(57)【要約】【課題】  半導体装置の素子分離領域等における浅い溝に、ボイドが発生しないように絶縁膜を埋め込む方法を含む半導体装置の製造法方法を提供する。【解決手段】  溝部の途中段階まで第１の埋込絶縁膜１５を形成した後、オーバーハング部を除去し、続いて第２の埋込絶縁膜を溝部へ埋め込む。【選択図】  図４
2006269765.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜及び半導体基板に溝部を形成する工程と、
前記溝部の開口部を露出させつつ前記マスク絶縁膜上および前記溝部内に第１の埋込絶縁膜を形成する工程と、
前記第１の埋込絶縁膜が形成された前記溝部内を埋込み、かつ前記マスク絶縁膜上に形成された前記第１の埋込絶縁膜上を覆うようにレジスト膜を形成する工程と、
前記マスク絶縁膜上に形成された前記第１の埋込絶縁膜が露出するように前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに、前記マスク絶縁膜上の前記第１の埋込絶縁膜を除去する工程と、
残存する前記レジスト膜を除去する工程と、
前記第１の埋込絶縁膜が形成された前記溝部内に第２の埋込絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記レジスト膜を除去する工程では、ドライエッチング法が用いられることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記レジスト膜を除去する工程では、ＣＭＰ法が用いられることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記レジスト膜を除去する工程では前記ドライエッチング法が用いられ、前記レジスト膜は、酸素ガス系のプラズマを含むガスによって除去され、かつ、前記ドライエッチング法の終点は、一酸化炭素ガスの発光を検出することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜、前記ゲート電極膜、前記ゲート絶縁膜及び前記半導体基板に溝部を形成する工程と、
前記溝部の途中段階まで第１の埋込絶縁膜を形成する工程と、
前記第１の埋込絶縁膜の間に埋込ながら、前記半導体基板を覆うようにレジスト膜を形成する工程と、
前記第１の埋込絶縁膜の表面が少なくとも露出するまで前記レジスト膜を除去する工程と、
前記レジスト膜をマスクにして、前記マスク絶縁膜上の前記第１の埋込絶縁膜を除去する工程と、
残存する前記レジスト膜を除去する工程と、
途中段階まで前記第１の埋込絶縁膜形成された前記溝部に埋め込みながら、前記半導体基板を覆うように第２の埋込絶縁膜を形成する工程と、
溝部に形成された前記第２の埋込絶縁膜を残存させるように、前記第２の埋込絶縁膜を平坦化しながら除去する工程とを
有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯機器等の電子機器は小型化、薄型化、高機能化が進み、集積回路は機器だけでなく、機器に挿入して用いられる携帯用記憶媒体等に広く応用されている。そのため、素子を微細化することによって、半導体装置に搭載されるメモリの大容量化を図ると共に、半導体装置を構成するＣＰＵ、メモリ等に関する回路動作の高速化等、高性能化が追求されている。
【０００３】
これを実現するため、製造技術、回路技術等、評価技術等、様々な角度からＭＩＳＦＥＴの微細化が進められている。製造技術においては、スケーリング則に従って、ゲート寸法、素子分離領域、ソースドレイン領域の接合深さ、多層配線等を微細化するための技術開発が進んでいる。
【０００４】
近年、素子分離技術においては、素子分離領域に熱酸化法を用いて酸化膜を形成する部分酸化法（ＬＯＣＯＳ法）と共に、素子分離領域に絶縁膜を埋め込む、浅いトレンチ分離法（ＳＴＩ法）が用いられている。ＳＴＩ法により、素子分離領域に形成されたトレンチ溝に絶縁膜を埋め込む際、その絶縁膜側面がオーバーハング状態となり、微細化と共に高アスペクト比しているトレンチ溝に十分に絶縁膜を埋め込むことが出来ず、ボイドが発生するという問題点があった。ボイドが発生した場合、その大きさや位置によって、その後の工程である、例えばＣＭＰ等による平坦化工程において、開口が発生し、ゲート電極のショート或いは素子分離領域の上層での加工不具合を引き起こす。このため、半導体装置の歩留まりを低下させる要因となる。
【０００５】
これを回避するため、例えば、絶縁膜成長時に形成されたオーバーハングを、等方性エッチングによって広げ、更にその広げられた溝に絶縁膜を埋め込む方法が提案されている。（例えば、特許文献１参照。）。しかし、この方法では、エッチングによる絶縁膜側面のオーバーハングを除去する際の制御が難しく、半導体装置の歩留まりを十分に上げることができないという問題があった。
【特許文献１】特開２００３−３１６４９号公報（第４ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体装置の素子分離領域等における浅い溝に、ボイドが発生しないように絶縁膜を埋め込む方法、を含む半導体装置の製造法方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、半導体装置の製造方法であって、半導体基板上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜及び半導体基板に溝部を形成する工程と、前記溝部の開口部を露出させつつ前記マスク絶縁膜上および前記溝部内に第１の埋込絶縁膜を形成する工程と、前記第１の埋込絶縁膜が形成された前記溝部内を埋込み、かつ前記マスク絶縁膜上に形成された前記第１の埋込絶縁膜上を覆うようにレジスト膜を形成する工程と、前記マスク絶縁膜上に形成された前記第１の埋込絶縁膜が露出するように前記レジスト膜を除去する工程と、前記レジスト膜をマスクに、前記マスク絶縁膜上の前記第１の埋込絶縁膜を除去する工程と、残存する前記レジスト膜を除去する工程と、前記第１の埋込絶縁膜が形成された前記溝部内に第２の埋込絶縁膜を形成する工程とを有することを特徴とする。
【０００８】
また、本発明の第２の態様は、半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜、前記ゲート電極膜、前記ゲート絶縁膜及び前記半導体基板に溝部を形成する工程と、前記溝部の途中段階まで第１の埋込絶縁膜を形成する工程と、前記第１の埋込絶縁膜の間に埋込ながら、前記半導体基板を覆うようにレジスト膜を形成する工程と、前記第１の埋込絶縁膜の表面が少なくとも露出するまで前記レジスト膜を除去する工程と、前記レジスト膜をマスクにして、前記マスク絶縁膜上の前記第１の埋込絶縁膜を除去する工程と、残存する前記レジスト膜を除去する工程と、途中段階まで前記第１の埋込絶縁膜形成された前記溝部に埋め込みながら、前記半導体基板を覆うように第２の埋込絶縁膜を形成する工程と、溝部に形成された前記第２の埋込絶縁膜を残存させるように、前記第２の埋込絶縁膜を平坦化しながら除去する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体装置の素子分離領域における溝部に形成された第１の埋込絶縁膜側面のオーバーハングを、レジスト膜をマスクにして除去する。これにより、第２の埋込絶縁膜を、溝部の残された領域に、ボイドなしで容易に埋込形成することが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１１】
第１の実施例で示す半導体装置の製造方法は、本発明を素子分離領域の形成に適用したものである。
【００１２】
先ず、図１（ａ）に示すように、半導体基板としてＰ型のシリコン基板１０を用意する。次に、図示しないウェル及びチャネルを形成するための不純物ドーピングを必要であれば実施する。続いて、シリコン酸化膜からなるゲート絶縁膜１１を熱酸化法により、例えば５〜８ｎｍ形成する。ゲート絶縁膜１１は、例えば、不揮発性メモリのトンネル酸化膜として使用されるが、この場合、続けて窒素が存在する雰囲気中で熱処理を実施しても良い。更に、多結晶シリコン膜からなるゲート電極膜１２をＣＶＤ法により、例えば１００〜２００ｎｍ程度、更に、後のＣＭＰ等を用いた平坦化法によるシリコン酸化膜表面の平坦化の際に利用するため、シリコン窒化膜からなるマスク絶縁膜１３を例えば２０〜１００ｎｍ、積層して形成する。
【００１３】
次に図１（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いてマスク絶縁膜１３、ゲート電極膜１２、ゲート絶縁膜１１、の積層構造膜を選択的にパターニングする。更に、パターニングされた積層構造膜をマスクにして、ドライエッチング法を用いてシリコン基板１０をエッチングする。シリコン基板１０に、溝部１４が形成される。
【００１４】
次に、図２（ｃ）に示すように、ＨＤＰ―ＣＶＤ法を用いて、シリコン酸化膜からなる第１の埋込膜１５をシリコン基板１０の溝部１４に埋め込みながら、マスク絶縁膜１３の上にも形成する。ＨＤＰ―ＣＶＤ法では、比較的アスペクト比の高い溝に対して用い、成膜と共にイオンやラジカルによるスパッタエッチングも行い、凸部に付着した成分を削りながら、凹部に膜を埋込していく。しかし、半導体装置を構成する素子の微細化が進行するなかで、例えば、溝の幅が１００ｎｍ程度に狭くなると、図２（ｃ）に示すように、側壁の成膜が進むことにより、その部分にオーバーハングがでてくる。従って、オーバーハングによって表面が塞がり、内部にボイドができないように、その途中において、ＨＤＰ―ＣＶＤによる第１の埋込絶縁膜１５の成膜を止める。
【００１５】
次に、スピンコート法或いはスキャンコート法により、シリコン基板１０上にレジスト膜１６を塗布する。続いて、塗布したレジスト膜１６をドライエッチング法により第１の埋込絶縁膜１５の先端部が露出するまで、第１の埋込絶縁膜１５に対し選択的にエッチングする。ドライエッチング条件としては、酸素ガス系のプラズマにより第１の埋込絶縁膜１５とレジスト膜１６との選択比をとり、図２（ｄ）に示すように、レジスト膜１６が途中まで除去されるように時間等の条件を制御する。また、エッチング時の反応生成物である一酸化炭素の発光強度を計測し、その変化からエッチングの終点を定める方法を用いても良い。
【００１６】
更に、弗化水素水溶液等により第１の埋込絶縁膜１５を除去する。図３（ｅ）に示すように、マスク絶縁膜１３の表面が露出するまで、第１の埋込絶縁膜１５をエッチングし、ストッパ用絶縁膜１３の上に空間領域１７を形成する。なお、マスク絶縁膜１３とレジスト膜１６との隙間部分からエッチング液がしみ込んで第１の埋込絶縁膜１５を或る程度エッチングする場合があっても良い。
【００１７】
その後、硫酸過水等の薬液でレジスト膜１６を剥離する。シリコン基板１０、ゲート絶縁膜１１、ゲート電極膜１２及びマスク絶縁膜１３によって形成された浅い溝の途中まで、図３（ｆ）に示すように、第１の埋込絶縁膜１５が形成された状態となる。このように、浅い溝の底上げにより、アスペクト比を初期の状態に比べてかなり小さくすることができるため、更に、ＨＤＰ法によりシリコン酸化膜からなる第２の埋込絶縁膜１９を形成することにより、図４（ｇ）に示すように、容易にボイドのない埋込を達成することが可能である。
【００１８】
更に、ＣＭＰ法等を用い、第２の埋込絶縁膜１９を平坦化しながら研磨し、マスク絶縁膜１３の表面が露出するまで除去する。続いて、燐酸等により、シリコン窒化膜からなるマスク絶縁膜１３を、シリコン酸化膜からなる第１の埋込絶縁膜１５及び第２の埋込絶縁膜１９に対し、選択的に除去する。更に、ウェットエッチング法或いはドライエッチング法により、第１の埋込絶縁膜１５及び第２の埋込膜絶縁１９を、ゲート電極膜１２に対し、選択的に除去する。図４（ｈ）に示すように、第１の埋込絶縁膜１５及び第２の埋込絶縁膜１９によって埋め込まれた、ボイドのない素子分離領域１４ａが形成される。
【００１９】
なお、微細化が更に進み、アスペクト比の更に大きくなり、埋込性が不十分な場合は、図２（ｃ）乃至図４（ｇ）のステップを繰り返せばよい。
【００２０】
以上に示したように、本実施例によれば、埋込絶縁膜の埋込工程を複数回用いて、高いアスペクト比を有する素子分離領域に絶縁膜を埋め込む方法において、レジストをマスクにした第１の埋込絶縁膜のオーバーハング除去工程を導入することにより、ボイドのない埋込を容易に達成することが可能になり、高い歩留りを有する半導体装置の製造方法を提供できる。
【００２１】
また、本実施例によれば、第１の埋込絶縁膜及び第２の埋込絶縁膜の形成には、共に、ＨＤＰ―ＣＶＤを用いることができるため、高品質のシリコン酸化膜により素子分離領域を形成できる。
【実施例２】
【００２２】
第２の実施例で示す半導体装置の製造方法は、基本的に第１の実施例と同様に、本発明を素子分離領域の形成に適用したものである。図４（ａ）から図８（ｈ）において、第１の実施例と同様の箇所は同符号で示し、省略しながら説明する。
【００２３】
先ず、図５（ａ）に示すように、半導体基板としてＰ型のシリコン基板１０を用意する。続いて、シリコン酸化膜からなるゲート絶縁膜１１を熱酸化法により、例えば６〜８ｎｍ形成する。ゲート絶縁膜１１は、例えば、不揮発性メモリのトンネル酸化膜として使用されるが、この場合、続けて窒素が存在する雰囲気中で熱処理を実施しても良い。更に、多結晶シリコン膜からなるゲート電極膜１２をＣＶＤ法により、例えば１００〜２００ｎｍ程度、更に、後のＣＭＰ等を用いた平坦化法によるシリコン酸化膜表面の平坦化の際に利用するため、シリコン窒化膜からなるマスク絶縁膜１３を例えば２０〜１００ｎｍ程度、積層して形成する。
【００２４】
次に図５（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いてストッパ用絶縁膜１３、ゲート電極膜１２、ゲート絶縁膜１１、の積層構造膜を選択的にパターニングする。更に、パターニングされた積層構造膜をマスクにして、ドライエッチング法を用いてシリコン基板１０をエッチングする。シリコン基板１０に、溝部１４が形成される。
【００２５】
次に、図６（ｃ）に示すように、ＨＤＰ―ＣＶＤ法を用いて、シリコン酸化膜からなる第１の埋込膜１５をシリコン基板１０の溝部１４に埋め込みながら、マスク絶縁膜１３の上にも形成する。ＨＤＰ―ＣＶＤ法では、比較的アスペクト比の高い溝に対して用い、成膜と共にイオンやラジカルによるスパッタエッチングも行い、凸部に付着した成分を削りながら、凹部に膜を埋込していく。しかし、半導体装置を構成する素子の微細化が進行するなかで、例えば、溝の幅が狭くなると、図６（ｃ）に示すように、側壁の成膜が進むことにより、その部分にオーバーハングがでてくる。従って、オーバーハングによって表面が塞がり、内部にボイドができないように、その途中において、ＨＤＰ―ＣＶＤによる第１の埋込絶縁膜１５の成膜を止める。
【００２６】
次に、スピンコート法或いはスキャンコート法により、シリコン基板１０上にレジスト膜１６を塗布する。続いて、塗布したレジスト膜１６をＣＭＰ法により、第１の埋込絶縁膜１５の表面が露出するまで、表面を平坦化しながら研磨する。比較的軟質なレジスト膜１６の研磨中に、比較的硬質な第１の埋込絶縁膜１５が露出することにより、シリコン基板１０とＣＭＰ装置における研磨パッド（図示せず）との間のトルクが変化することにより、その終点を検出する。また、図６（ｄ）に示すように、第１の埋込絶縁膜１５の先端部が多少研磨されても良い。
【００２７】
更に、弗化水素水溶液等により第１の埋込絶縁膜１５を除去する。図７（ｅ）に示すように、マスク絶縁膜１３の表面が露出するまで、第１の埋込絶縁膜１５をエッチングし、マスク絶縁膜１３の上に空間領域１７を形成する。なお、マスク絶縁膜１３とレジスト膜１６との隙間部分からエッチング液がしみ込んで第１の埋込絶縁膜１５を或る程度エッチングする場合があっても良い。
【００２８】
その後、硫酸過水等の薬液でレジスト膜１６を剥離する。シリコン基板１０、ゲート絶縁膜１１、ゲート電極膜１２及びマスク絶縁膜１３によって形成された浅い溝の途中まで、図７（ｆ）に示すように、第１の埋込絶縁膜１５が形成された状態となる。このように、浅い溝の底上げにより、アスペクト比を初期の状態に比べてかなり小さくすることができるため、更に、ＨＤＰ法によりシリコン酸化膜からなる第２の埋込絶縁膜１９を形成することにより、図８（ｇ）に示すように、容易にボイドのない埋込を達成することが可能である。
【００２９】
更に、ＣＭＰ法等を用い、第２の埋込絶縁膜１９を平坦化しながら研磨し、ストッパ用絶縁膜１３の表面が露出するまで除去する。続いて、燐酸等により、シリコン窒化膜からなるマスク絶縁膜１３を、シリコン酸化膜からなる第１の埋込絶縁膜１５及び第２の埋込絶縁膜１９に対し、選択的に除去する。更に、ウェットエッチング法或いはドライエッチング法により、第１の埋込絶縁膜１５及び第２の埋込膜絶縁１９を、ゲート電極膜１２に対し、選択的に除去する。図８（ｈ）に示すように、第１の埋込絶縁膜１５及び第２の埋込絶縁膜１９によって埋め込まれた、ボイドのない素子分離領域１４ａが形成される。
【００３０】
なお、微細化が更に進み、アスペクト比の更に大きくなり、埋込性が不十分な場合は、図６（ｃ）乃至図８（ｇ）のステップを繰り返せばよい。
【００３１】
以上に示したように、本実施例によれば、埋込絶縁膜の埋込工程を複数回用いて、高いアスペクト比を有する素子分離領域に絶縁膜を埋め込む方法において、レジストをマスクにした第１の埋込絶縁膜のオーバーハング除去工程を導入することにより、ボイドのない埋込を容易に達成することが可能になり、高い歩留りを有する半導体装置の製造方法を提供できる。
【００３２】
また、本実施例によれば、第１の埋込絶縁膜及び第２の埋込絶縁膜の形成には、共に、ＨＤＰ―ＣＶＤを用いることができるため、高品質のシリコン酸化膜により素子分離領域を形成できる。
【００３３】
更に、本実施例によれば、レジスト膜の平坦化にＣＭＰ法を用いることにより、平坦性を比較的精度良く保つことができる。
【実施例３】
【００３４】
第３の実施例で示す半導体装置の製造方法は、本発明を、不揮発性メモリを含む半導体装置のメモリセル領域における素子分離領域の形成に適用したものであり、素子分離領域の形成工程から半導体装置が形成されるまでの工程について、図９から図１３（ｈ）を用いて説明する。
【００３５】
図９は本実施例における不揮発性メモリを含む半導体装置の不揮発性メモリセルアレイを示す平面の模式図である。各メモリセル２０のゲート部を制御するワード線２０ａと、メモリセルのソース及びドレイン領域に対し、コンタクトホール２０ｂを介して接続するビット線２０ｃが平面上を直交するように形成されている。
【００３６】
図１０（ａ）乃至図１１（ｃ）は、図９のＡ―Ａ断面を拡大し、本実施例による不揮発性メモリを含む半導体装置の製造方法を工程順に示す断面図である。また、図１１（ｄ）乃至図１３（ｈ）は、図９のＢ―Ｂ断面を拡大して、本実施例による不揮発性メモリを含む半導体装置の製造方法を工程順に示す断面図である。
【００３７】
先ず、図１０（ａ）に示すように、半導体基板としてＰ型のシリコン基板３０を用意する。次に、図示しないウェル及びチャネルを形成するための不純物ドーピングを必要であれば実施する。続いて、シリコン酸化膜からなる第１のゲート絶縁膜３１を熱酸化法により、例えば６ｎｍ形成する。第１のゲート絶縁膜３１は不揮発性メモリのトンネル酸化膜として使用されるが、この場合、続けて窒素が存在する雰囲気中で熱処理を実施しても良い。更に、多結晶シリコン膜からなる第１のゲート電極膜３２をＣＶＤ法により、例えば１００ｎｍ程度、更に、後のＣＭＰ法によるシリコン酸化膜表面の平坦化の際に利用するため、シリコン窒化膜からなるマスク絶縁膜３３を、例えば２０ｎｍ、積層して形成する。
【００３８】
次に、リソグラフィ法、ドライエッチング法等を用いてストッパ用絶縁膜３３、第１のゲート電極膜３２、第１のゲート絶縁膜３１、の積層膜を選択的にパターニングし、更にパターニングされた積層膜をマスクにドライエッチング法を用いてシリコン基板３０をエッチングして、シリコン基板３０に溝部を形成する。続いて、図１０（ｂ）に示すように、第１の実施例或いは第２の実施例で示した絶縁膜の埋込方法を用い、埋込絶縁膜３４を形成する。
【００３９】
更に、マスク絶縁膜３３をＣＤＥ法或いは燐酸によるウェットエッチング法等で選択的に除去し、第１のゲート電極膜３２の上面を露出させる。更に埋込絶縁膜３４も、露出させた第１のゲート電極膜１２に合わせてエッチングを行う。次に、多結晶シリコン膜からなる第２のゲート電極膜１５をＣＶＤ法により、例えば１００ｎｍ程度形成した後、Ｎ型不純物として燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、９５０℃で熱処理を施し、第２のゲート電極膜３５並びに第１のゲート電極膜３２をＮ型半導体膜にする。
【００４０】
更に、リソグラフィ法、ドライエッチング法等を用いて第２のゲート電極膜３５を選択的にパターニングし、隣接するゲート電極間の電気的分離を図る。続いて、図１１（ｃ）に示すように、シリコン酸化膜からなる第２のゲート絶縁膜３６をＣＶＤ法により、例えば１５ｎｍ形成し、その後、多結晶シリコン膜からなる第３のゲート電極膜３７をＣＶＤ法により、例えば１００ｎｍ程度形成する。
【００４１】
図１１（ｄ）は、図１１（ｃ）と同じ工程における図９のＢ―Ｂ断面の状態を示している。更に、図１２（ｅ）乃至図１３（ｈ）は、以降の工程について同じＢ―Ｂ断面の状態を示している。図１１（ｄ）に示した断面においては、素子分離領域は形成されておらず、第１のゲート絶縁膜３１、第１のゲート電極膜３２、第２のゲート電極膜３５、第２のゲート絶縁膜３６、第３のゲート電極膜３７を積層した状態になっている。
【００４２】
次に、図１２（ｅ）に示すように、積層化している第３のゲート電極膜３７、第２のゲート絶縁膜３６、第２のゲート電極膜３５、第１のゲート電極膜３２、第１のゲート絶縁膜３１をリソグラフィ法、ドライエッチング法により選択的にパターニングし、シリコン基板３０の上面を露出させる。なお、選択的に除去された領域がコンタクト電極形成領域３７ａとなる。
【００４３】
次に、図１２（ｆ）に示すように、シリコン酸化膜からなる後酸化絶縁膜３８を熱酸化法、或いはＣＶＤ法により、例えば１０乃至２０ｎｍ程度、シリコン基板３０に形成する。更に、残存する積層膜をマスクとしてシリコン基板３０にイオン注入法より不純物を導入し、第１のソース及びドレイン領域３９を形成する。即ち、砒素イオンもしくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度注入し、その後、急速加熱法を用いて例えば、８００℃、数秒程度の熱処理を施し、導入した不純物を活性化する。
【００４４】
更に、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ程度、シリコン基板３０の全面に形成した後、ＲＩＥ法によってシリコン基板３０の上面にあるシリコン窒化膜だけを選択的に除去する異方性エッチングを行い、図１２（ｆ）に示すように、側壁絶縁膜４０を形成する。続いて、シリコン基板３０に砒素イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入し、その後、例えば、９５０℃熱処理を施し、不純物を活性化して第２のソース及びドレイン領域４１を形成する。
【００４５】
そして、図１３（ｇ）に示すように、シリコン窒化膜からなるバリヤ絶縁膜４２をＣＶＤ法により、例えば２０ｎｍ程度形成し、更に、ボロン並びに燐を添加したシリコン酸化膜（ＢＰＳＧ膜）からなるメルト絶縁膜４３をＣＶＤ法により、バリヤ絶縁膜４２の上に形成すると共に、空間領域３７ａに埋め込む。更に、メルト絶縁膜４３を、例えば９００℃、２０分間の熱処理を行い、ガラス状に流動化し、ボイド等がなく、また、緻密な膜として高品質化させ、かつ、表面を平坦化する。
【００４６】
次に、図１３（ｈ）に示すように、ＣＭＰ法によってバリヤ絶縁膜４２の上面が露出するまでメルト絶縁膜４３を研摩しその表面を平坦化する。更に残存するバリヤ絶縁膜４２及び後酸化絶縁膜３９をドライエッチング法若しくは燐酸によるウェットエッチング法等で選択的に除去し、第３のゲート電極膜３７の上面を露出させる。
【００４７】
その後、図示してないＳｉＯ2等の層間絶縁膜をシリコン基板全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ゲート電極膜やソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００４８】
以上に示したように、本実施例によれば、埋込絶縁膜の埋込工程を複数回用いて、高いアスペクト比を有する素子分離領域に絶縁膜を埋め込む方法において、レジストをマスクにした第１の埋込絶縁膜のオーバーハング除去工程を導入することにより、ボイドのない埋込を容易に達成することが可能な第１の実施例あるいは第２の実施例で示した方法を、不揮発性メモリを含む半導体装置の製造方法に適用することにより、高い歩留りを可能にできる。
【００４９】
なお、本発明は上述した実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５０】
第１乃至第３の実施例において、本発明を半導体基板に素子分離領域を形成する工程に適用したが、例えば配線工程のように、半導体基板上に形成された膜パターンによる凹凸部を表面に有する基板面上の凹部に埋込絶縁膜を形成する工程へ適用可能なことは勿論である。また、不揮発性メモリセルの素子分離領域だけでなく、論理回路あるいは他のメモリセルにも適用できる。
【００５１】
第１の埋込絶縁膜及び第２の埋込絶縁膜は、ＨＤＰ―ＣＶＤ法用いて形成したが、例えば、バイアススパッタ法、原子層デポジション法等の方法を用いても同様の効果を上げることができる。更に、これらの方法を組み合わせても良い。
【００５２】
また、素子分離工程では、ゲート絶縁膜及びゲート電極膜のゲート構造形成後に、素子分離領域を形成したが、ゲート絶縁膜及びゲート電極膜のゲート構造形成前に、素子分離領域を形成しても良い。この時、シリコン酸化膜、シリコン窒化膜等の絶縁膜をマスクにして、半導体基板をエッチングし、素子分離領域を形成する。
【図面の簡単な説明】
【００５３】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図６】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図７】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図８】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面の模式図。
【図９】本発明による半導体装置の第３の実施の形態におけるメモリセル部を概略的に示す平面図。
【図１０】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面の模式図。
【図１１】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面の模式図。
【図１２】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面の模式図。
【図１３】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面の模式図。
【符号の説明】
【００５４】
１０、３０  シリコン基板
１１  ゲート絶縁膜
１２  ゲート電極膜
１３、３３  マスク絶縁膜
１４  溝部
１４ａ  素子分離領域
１５  第１の埋込絶縁膜
１６  レジスト膜
１７  空間領域
１８  隙間
１９  第２の埋込絶縁膜
２０  メモリセル
２０ａ  ワード線
２０ｂ  コンタクトホール
２０ｃ  ビット線
３１  第１のゲート絶縁膜
３２  第１のゲート電極膜
３４  埋込絶縁膜
３５  第２のゲート電極膜
３６  第２のゲート絶縁膜
３７  第３のゲート電極膜
３７ａ  コンタクト電極形成領域
３８  後酸化絶縁膜
３９  第１のソース及びドレイン領域
４０  側壁絶縁膜
４１  第２のソース及びドレイン領域
４２  バリヤ絶縁膜
４３  メルト絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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