(57)【要約】  【課題】ヒューズを切断するか否かで回路状態を設定することなく、不良メモリセルを冗長メモリセルに簡単に置換することができる半導体装置を提供する。  【解決手段】半導体装置は、複数のメモリセルおよび冗長メモリセルを含むメモリを搭載する。選択信号に応じて、メモリセルの不良ビットを冗長メモリセルに置換するか否かを制御する冗長セルセレクタと、選択信号とグランドとの間に接続されたプルダウン抵抗とを備える。選択信号は接続パッドに接続され、接続パッドは、選択信号の電位に応じて、オープン状態とされているか、もしくは電源ピンにボンディングされている。【選択図】図１
2006344254.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルおよび冗長メモリセルを含むメモリを搭載する半導体装置であって、
選択信号に応じて、前記メモリセルの不良ビットを前記冗長メモリセルに置換するか否かを制御する冗長セルセレクタと、前記選択信号とグランドとの間に接続されたプルダウン抵抗とを備え、
前記選択信号は接続パッドに接続され、該接続パッドは、前記選択信号が必要とする電位に応じて、オープン状態とされているか、もしくは電源ピンにボンディングされていることを特徴とする半導体装置。
【請求項２】
複数のメモリセルおよび冗長メモリセルを含むメモリを搭載する半導体装置であって、
選択信号に応じて、前記メモリセルの不良ビットを前記冗長メモリセルに置換するか否かを制御する冗長セルセレクタと、前記選択信号と電源との間に接続されたプルアップ抵抗とを備え、
前記選択信号は接続パッドに接続され、該接続パッドは、前記選択信号が必要とする電位に応じて、オープン状態とされているか、もしくはグランドピンにボンディングされていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを搭載する半導体装置において、メモリセルの不良ビット（不良メモリセル）を冗長メモリセル（不良メモリセルと置換して使用される予備のメモリセル）に置換して救済する技術に関するものである。
【背景技術】
【０００２】
大規模メモリが搭載される半導体装置において、メモリの歩留まりを向上させる技術の１つにメモリリペアがある。メモリリペアとは、事前にメモリのテストを実施して不良メモリセルを把握しておき、不良メモリセルがアクセスされる場合に、あらかじめ作り込まれている冗長メモリセルがアクセスされるように回路を切り替えておくことによって、良品のメモリと同じ機能を実現する技術である。
【０００３】
なお、どのメモリセルを冗長メモリセルに置換するかは不良ビットの発生状況によって異なる。このため、半導体チップ毎に回路の切り替え仕様を変える必要があるとともに、恒久的にその切り替え情報が半導体チップ内部に保持される必要がある。
【０００４】
これを実現するために、レーザーで切断可能な複数のヒューズを半導体チップ内部に設けておき、半導体ウェハの製造後に、ヒューズを切断するか否かで回路状態を任意に設定する手法が用いられている。一度ヒューズを切断すると、回路状態はパッケージングされた後も保持されるため、不良メモリセルが冗長メモリセルに置換された状態が維持され、正常に動作する半導体装置を提供できる。
【０００５】
しかし、ヒューズ切断をレーザーで行うため、原理上、ヒューズの上下層とその周囲の領域にはデバイスや配線を配置できない。そのため、ヒューズ配置領域は半導体チップ内で相当な面積を占め、チップサイズの増大につながる。また、レーザーリペア装置を使用するため、その設備費、設置場所等を考慮する必要がある。さらに、リペア時間およびリペア後テストがテスト時間に上乗せされるため、テストコストが上昇する。
【０００６】
なお、本発明に関わる先行技術文献として、例えば特許文献１のマイクロプロセッサがある。
【０００７】
特許文献１には、冗長メモリセルを有するキャッシュメモリを内蔵したマイクロプロセッサにおいて、キャッシュメモリの各ビットが不良であるか否かを試験しその不良ビットを抽出する不良ビット検出手段と、検出手段により検出された不良ビットを含むメモリブロックを冗長メモリセルと置き換える手段とを備え、これらの手段が電源電圧の供給を受けてからシステムリセットが解除されるまでの間に実行されることが開示されている。
【０００８】
【特許文献１】特開平７−４４４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、ヒューズを切断するか否かで回路状態を設定することなく、不良メモリセルを冗長メモリセルに簡単に置換することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、複数のメモリセルおよび冗長メモリセルを含むメモリを搭載する半導体装置であって、
選択信号に応じて、前記メモリセルの不良ビットを前記冗長メモリセルに置換するか否かを制御する冗長セルセレクタと、前記選択信号とグランドとの間に接続されたプルダウン抵抗とを備え、
前記選択信号は接続パッドに接続され、該接続パッドは、前記選択信号が必要とする電位に応じて、オープン状態とされているか、もしくは電源ピンにボンディングされていることを特徴とする半導体装置を提供するものである。
【００１１】
ここで、前記選択信号は、電源パッドと隣接する接続パッドに接続され、該接続パッドは、前記選択信号が必要とする電位に応じて、オープン状態とされているか、もしくは前記接続パッドに隣接する電源パッドとともに、電源ピンにダブルボンディングされていることが望ましい。
【００１２】
また、本発明は、複数のメモリセルおよび冗長メモリセルを含むメモリを搭載する半導体装置であって、
選択信号に応じて、前記メモリセルの不良ビットを前記冗長メモリセルに置換するか否かを制御する冗長セルセレクタと、前記選択信号と電源との間に接続されたプルアップ抵抗とを備え、
前記選択信号は接続パッドに接続され、該接続パッドは、前記選択信号が必要とする電位に応じて、オープン状態とされているか、もしくはグランドピンにボンディングされていることを特徴とする半導体装置を提供する。
【００１３】
ここで、前記選択信号は、グランドパッドと隣接する接続パッドに接続され、該接続パッドは、前記選択信号が必要とする電位に応じて、オープン状態とされているか、もしくは前記接続パッドに隣接するグランドパッドとともに、グランドピンにダブルボンディングされていることが望ましい。
【発明の効果】
【００１４】
本発明の半導体装置では、ヒューズを切断するか否かによって回路状態を設定するのではなく、ボンディングをする時に、選択信号の電位を設定することによって、恒久的に任意の回路状態に設定することができる。本発明の半導体装置では、ヒューズが不要なので、そのチップサイズを削減することができ、ヒューズを切断するための特別な装置や追加のテスト時間も不要であり、コストダウンすることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。
【００１６】
図１は、本発明の半導体装置の構成を表す一実施形態の概略図である。同図に示す半導体装置１０は、メモリ１２と、冗長セルセレクタ１４と、２つのプルダウン抵抗（Pull Down）１６ａ、１６ｂとによって構成されている。なお、図１では、説明を容易にするために、上記以外の構成要素を省略しているが、実際には、上記以外の各種の構成要素が含まれていることは当然である。
【００１７】
メモリ１２は、図２に示すように、それぞれ複数のメモリセルを含む４つのメモリセルブロック３〜０と、複数の冗長メモリセルを含む冗長メモリセルブロックとによって構成されている。本実施形態では、不良メモリセルだけを冗長メモリセルに置換するのではなく、メモリセルブロック３〜０のうち、不良メモリセルを含むメモリブロックを冗長メモリセルブロックと置換するものとする。
【００１８】
冗長セルセレクタ１４は、選択信号Ｓ１，Ｓ０に応じて、不良メモリセルを冗長メモリセルに置換するか否かを制御する。本実施形態の場合、冗長セルセレクタ１４は、上記の通り、不良メモリセルを含むメモリブロックを冗長メモリセルブロックと置換するか否かを制御する。冗長セルセレクタ１４からは、置換するか否かを制御するための制御信号Ｃ３〜０が出力され、メモリ１２に入力される。
【００１９】
ここで、選択信号Ｓ１，Ｓ０は、その電位によって、メモリセルの不良ビットを冗長メモリセルに置換するか否かを決定するもので、従来、ヒューズを介して電源に接続されていた信号である。選択信号Ｓ１，Ｓ０は、それぞれ電源パッド（ＶＤＤ）１８ａ、１８ｂに隣接する接続パッド２０ａ、２０ｂと接続されている。また、選択信号Ｓ１，Ｓ０とグランドとの間に、それぞれプルダウン抵抗１６ａ、１６ｂが接続されている。
【００２０】
冗長セルセレクタ１４は、本実施形態の場合、図３に示すように、２つのインバータ２２ａ、２２ｂと、４つのＡＮＤ回路２４ａ、２４ｂ、２４ｃ、２４ｄとによって構成されている。
【００２１】
ＡＮＤ回路２４ａには、選択信号Ｓ１，Ｓ０と、イネーブル信号ＥＮとが入力され、ＡＮＤ回路２４ａからは制御信号Ｃ３が出力される。制御信号Ｃ３は、図２に示すように、メモリ１２のメモリセルブロック３に入力される。
【００２２】
以下順に、ＡＮＤ回路２４ｂには、選択信号Ｓ１と、インバータ２２ｂを介して選択信号Ｓ０の反転信号と、イネーブル信号ＥＮとが入力され、ＡＮＤ回路２４ｂから出力される制御信号Ｃ２は、メモリ１２のメモリセルブロック２に入力される。
【００２３】
ＡＮＤ回路２４ｃには、インバータ２２ａを介して選択信号Ｓ１の反転信号と、選択信号Ｓ０と、イネーブル信号ＥＮとが入力され、ＡＮＤ回路２４ｃから出力される制御信号Ｃ１は、メモリ１２のメモリセルブロック１に入力される。
【００２４】
ＡＮＤ回路２４ｄには、インバータ２２ａ、２２ｂを介して選択信号Ｓ１，Ｓ０の反転信号と、イネーブル信号ＥＮとが入力され、ＡＮＤ回路２４ｄから出力される制御信号Ｃ０は、メモリ１２のメモリセルブロック０に入力される。
【００２５】
なお、イネーブル信号ＥＮは、図１では省略しているが、選択信号Ｓ１，Ｓ０と同様のものとして扱う。従って、イネーブル信号ＥＮも接続パッドに接続され、イネーブル信号ＥＮとグランドとの間にプルダウン抵抗が接続されている。
【００２６】
冗長セルセレクタ１４では、イネーブル信号ＥＮがローレベルの時、制御信号Ｃ３〜Ｃ０は全てローレベルとなる。この場合、メモリ１２において、メモリセルブロック３〜０と冗長メモリセルブロックとの置換は行われない。
【００２７】
一方、イネーブル信号ＥＮがハイレベルで、かつ選択信号Ｓ１，Ｓ０がともにハイレベルの時、制御信号Ｃ３だけがハイレベルとなる。この場合、メモリ１２では、メモリセルブロック３が冗長メモリセルブロックと置換される。
【００２８】
以下同様に、イネーブル信号ＥＮがハイレベルで、かつ選択信号Ｓ１がハイレベル、選択信号Ｓ０がローレベルの時、制御信号Ｃ２だけがハイレベルとなり、メモリセルブロック２が冗長メモリセルブロックと置換される。
【００２９】
イネーブル信号ＥＮがハイレベルで、かつ選択信号Ｓ１がローレベル、選択信号Ｓ０がハイレベルの時、制御信号Ｃ１だけがハイレベルとなり、メモリセルブロック１が冗長メモリセルブロックと置換される。
【００３０】
イネーブル信号ＥＮがハイレベルで、かつ選択信号Ｓ１，Ｓ０がともにローレベルの時、制御信号Ｃ０だけがハイレベルとなり、メモリセルブロック０が冗長メモリセルブロックと置換される。
【００３１】
半導体装置１０では、事前にメモリ１２のテストを実施して、不良メモリセルが含まれているメモリブロックを把握しておく。そして、半導体装置１０の各接続パッドを接続ピンにボンディングする時に、選択信号Ｓ１，Ｓ０が必要とする電位に応じて、選択信号Ｓ１，Ｓ０が接続された接続パッド２０ａ、２０ｂを、オープン状態とするか、もしくは接続パッド２０ａ、２０ｂに隣接する電源パッド１８ａ、１８ｂとともに、電源ピン（ＶＤＤピン）にダブルボンディングする。
【００３２】
例えば、メモリセルブロック３〜０の全てに不良メモリセルが含まれていない場合、イネーブル信号ＥＮをローレベルとする必要がある。従って、イネーブル信号ＥＮが接続された接続パッドオープン状態とする。
【００３３】
これによって、イネーブル信号ＥＮは、プルダウン抵抗を介してグランドに接続され、所定電位のローレベルとなる。
【００３４】
一方、メモリセルブロック０に不良メモリセルが含まれている場合、選択信号Ｓ１，Ｓ０をローレベルとする必要がある。従って、選択信号Ｓ１，Ｓ０が接続された接続パッド２０ａ、２０ｂを、ともにオープン状態とする。
【００３５】
これによって、選択信号Ｓ１，Ｓ０は、それぞれプルダウン抵抗１６ａ、１６ｂを介してグランドに接続され、所定電位のローレベルに設定される。
【００３６】
以下同様に、メモリセルブロック１に不良メモリセルが含まれている場合、選択信号Ｓ１をローレベル、選択信号Ｓ０をハイレベルとする必要がある。従って、選択信号Ｓ１が接続された接続パッド２０ａをオープン状態とし、選択信号Ｓ０が接続された接続パッド２０ｂを、接続パッド２０ｂに隣接する電源パッド１８ｂとともに、電源ピンにダブルボンディングする。
【００３７】
これによって、選択信号Ｓ１は、上記と同様にしてローレベルに設定され、選択信号Ｓ０は、プルダウン抵抗１６ｂを介してグランドに接続されるとともに電源ピンに接続され、所定電位のハイレベルに設定される。
【００３８】
メモリセルブロック２に不良メモリセルが含まれている場合、選択信号Ｓ１をハイレベル、選択信号Ｓ０をローレベルとする必要がある。従って、選択信号Ｓ１が接続された接続パッド２０ａを、接続パッド２０ａに隣接する電源パッド１８ａとともに、電源ピンにダブルボンディングし、選択信号Ｓ０が接続された接続パッド２０ｂをオープン状態とする。
【００３９】
これによって、選択信号Ｓ１は、プルダウン抵抗１６ａを介してグランドに接続されるとともに電源ピンに接続され、所定電位のハイレベルに設定される。また、選択信号Ｓ０は、上記と同様にしてローレベルに設定される。
【００４０】
メモリセルブロック３に不良メモリセルが含まれている場合、選択信号Ｓ１，Ｓ０をともにハイレベルとする必要がある。従って、選択信号Ｓ１が接続された接続パッド２０ａを、接続パッド２０ａに隣接する電源パッド１８ａとともに、電源ピンにダブルボンディングし、選択信号Ｓ０が接続された接続パッド２０ｂを、接続パッド２０ｂに隣接する電源パッド１８ｂとともに、電源ピンにダブルボンディングする。
【００４１】
これによって、選択信号Ｓ１，Ｓ０は、上記と同様にしてともにハイレベルに設定される。
【００４２】
半導体装置１０では、ヒューズを切断するか否かによって回路状態を設定するのではなく、上記のように、ボンディングをする時に、選択信号Ｓ１，Ｓ０の電位を適宜設定することによって、恒久的に任意の回路状態に設定することができる。半導体装置１０では、ヒューズが不要なので、そのチップサイズを削減することができ、ヒューズを切断するための特別な装置や追加のテスト時間も不要であり、コストダウンすることができる。
【００４３】
なお、メモリに含まれるメモリセルブロックの数はいくつでもよく、１つのメモリセルブロックに含まれるメモリセルの数も何ら限定されない。また、メモリセルブロックを冗長メモリセルブロックに置換することも限定されず、例えば１ワード単位、１ビット単位など、任意の単位で置換してもよい。また、冗長セルセレクタの具体的な回路構成も何ら限定されず、同様の機能を果たすどのような回路であってもよい。
【００４４】
また、上記実施形態では、プルダウン抵抗と電源パッドおよび電源ピンを使用しているが、プルアップ抵抗とグランドパッドおよびグランドピンを使用しても同様の機能を実現できる。また、両者を組み合わせて使用しても良い。また、選択信号の本数も２本に限らず、必要に応じて何本の選択信号を使用しても良い。また、半導体装置には、上記以外の他の構成要素が含まれていても良い。
【００４５】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置の構成を表す一実施形態の概略図である。
【図２】図１に示すメモリの構成を表す概略図である。
【図３】図１に示す冗長セルセレクタの構成を表す概略図である。
【符号の説明】
【００４７】
１０  半導体装置
１２  メモリ
１４  冗長セルセレクタ
１６ａ、１６ｂ  プルダウン抵抗
１８ａ、１８ｂ  電源パッド
２０ａ、２０ｂ  接続パッド
２２ａ、２２ｂ  インバータ
２４ａ、２４ｂ、２４ｃ、２４ｄ  ＡＮＤ回路
Ｓ１，Ｓ０  選択信号
Ｃ３〜０  制御信号
ＥＮ  イネーブル信号
【図１】
2006344254.tif 000003
【図２】
2006344254.tif 000004
【図３】
2006344254.tif 000005