(57)【要約】    【課題】  変換ビット数以上のデジタル信号に含まれ、切り捨てていたビットを有効に活かし、最小限のサンプリング周波数アップと簡単な構成でビット精度を改善することができるデジタルアナログ変換装置を提供する。    【解決手段】  基準信号発生器１１により、入力されるデジタルデータのデータレートの２倍のデータレートで、２通りの値をとるデジタルデータが生成される。生成されたデジタルデータは、加算器１２により、入力デジタルデータの最下位ビットに加算される。ＤＡ変換器２には、加算器１２から出力されるデジタルデータの上位３ビットが入力される。ＤＡ変換器２は、入力デジタルデータの２倍のデータレートでＤＡ変換動作を行う。【選択図】  図３
2006101049.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号をアナログ信号に変換する並列型のＤＡ変換器を備えるデジタルアナログ変換装置において、
前記デジタル信号を構成するデジタルデータのビット数Ｄｎが前記ＤＡ変換器のビット数Ａｎより大きく、（Ｄｎ−Ａｎ）ビットのデータを切り捨てる場合において、前記デジタルデータのデータレートの、２の（Ｄｎ−Ａｎ）乗倍のデータレートで、かつ２の（Ｄｎ−Ａｎ）乗通りのデジタル値に対応するデジタルデータを生成する基準信号発生器と、
該基準信号発生器の出力データを、前記デジタルデータのうちの前記切り捨ての対象となるビットのデータに加算する加算器とを備え、
前記加算器から出力されるデジタルデータの上位Ａｎビットが、前記ＤＡ変換器に入力され、前記ＤＡ変換器は、前記デジタルデータのデータレートの、２の（Ｄｎ−Ａｎ）乗倍のデータレートで動作するように構成されていることを特徴とするデジタルアナログ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置に関し、特にデジタル信号を構成するデジタルデータの下位ビットを切り捨てて変換を行うものに関する。
【背景技術】
【０００２】
映像用のデジタル信号からアナログ信号への変換器は、原理的に抵抗はしご型または電流加算型と呼ばれるデジタルアナログ変換器（以下「ＤＡ変換器」という）が一般に用いられている。ビット精度は１０ビット程度の精度が現在一般的で、これを用いてデジタル処理した信号をアナログ信号に変換している。昨今のデジタル処理では、デジタルフィルタなどで処理された信号のビット精度を向上させるために、ビット数が拡張され１０ビット以上の精度が求められている。ＤＡ変換器以上のビット数、例えばＤＡ変換器の精度が１０ビットとすると、それ以上のビット数は変換することが出来ず、下位ビット側を切り捨てていた。これを改善する技術として例えば特許文献１に示されるようなノイズシェーピングによる方式が各種提案されている。このノイズシェーピング技術は、巡回型のフィルタを使ってサンプリングレートに添って量子化エラーを、細かく時間方向または画像の空間に分割することで、量子化ノイズを高域へシフトして信号帯域の量子化エラーを低減するものである。
【０００３】
【特許文献１】特開平８−１０２６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ノイズシェーピング技術を適用する場合、映像のデジタル信号処理では高速処理が必要であり、サンプリング周波数を充分に上げることができないときには、高域ノイズを増加させる弊害をともなう。すなわち、オーバーサンプリング比があまり上げられない場合、信号帯域の高域のノイズを増加させる問題があった。また回路構成はフィードバックループをともなう複雑で規模の大きなものとなり、高速動作を必要とする映像処理用としては不向きであった。
【０００５】
本発明はこの点に着目してなされたものであり、変換ビット数以上のデジタル信号に含まれ、切り捨てていたビットの情報を有効に活かし、最小限のサンプリング周波数アップと簡単な構成でビット精度を改善することができるデジタルアナログ変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため請求項１に記載の発明は、デジタル信号をアナログ信号に変換する並列型のＤＡ変換器を備えるデジタルアナログ変換装置において、前記デジタル信号を構成するデジタルデータのビット数Ｄｎが前記ＤＡ変換器のビット数Ａｎより大きく、（Ｄｎ−Ａｎ）ビットのデータを切り捨てる場合において、前記デジタルデータのデータレートの、２の（Ｄｎ−Ａｎ）乗倍のデータレートで、かつ２の（Ｄｎ−Ａｎ）乗通りのデジタル値に対応するデジタルデータを生成する基準信号発生器と、該基準信号発生器の出力データと、前記デジタルデータのうちの前記切り捨ての対象となるビットのデータとを加算する加算器とを備え、前記加算器から出力されるデジタルデータの上位Ａｎビットが、前記ＤＡ変換器に入力され、前記ＤＡ変換器は、前記デジタルデータのデータレートの、２の（Ｄｎ−Ａｎ）乗倍のデータレートで動作するように構成されていることを特徴とする。
【発明の効果】
【０００７】
請求項１に記載の発明によれば、入力されるデジタルデータのデータレートの、２の（Ｄｎ−Ａｎ）乗倍のデータレートで、かつ２の（Ｄｎ−Ａｎ）乗通りのデジタル値に対応するデジタルデータが基準信号発生器により生成され、該生成されたデジタルデータが、入力デジタルデータのうちの切り捨ての対象となるビットのデータと加算される。そして、その加算の結果得られるデジタルデータの上位Ａｎビットについて、入力デジタルデータのデータレートの、２の（Ｄｎ−Ａｎ）乗倍のデータレートでＤＡ変換処理が行われる。基準信号発生器により生成されるデジタルデータを加算することにより、切り捨てるビットの情報を生かしたＤＡ変換が可能となる。例えば２ビット切り捨てる場合には、４倍のデータレートで、４通りのデジタル値に対応するデジタルデータを生成すればよいので、最小限のサンプリング周波数アップと簡単な構成でビット精度を改善することができる。また、基準信号発生器で生成するデジタルデータの位相制御を適切に行うことにより、ＤＡ変換器の出力側に設けられる低域通過フィルタの阻止域の抑圧効果が十分でなくても、デジタル画像信号に適用した場合の妨害を視覚的に目立たないようにすることができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施の形態を図面を参照して説明する。
（第１の実施形態）
通常、映像用の抵抗ラダー型ＤＡ変換器は、現在１０ビット程度のビット精度を有している。しかし、デジタル回路で精度を落とさずに演算を繰り返しているとビット数が大きくなり、アナログに変換する際、ＤＡ変換器の精度である１０ビットを越えてしまう。ここでは、説明のためにＤＡ変換器の精度を３ビットとし、また切り捨てるビット数を１ビットとする。図１は４ビット精度でＤＡ変換する場合で、縦軸に階調０〜１５までの１６ステップを描いたもので、横軸は時間軸でデータ値を表しており、ここではデータ値が０〜１５までの１ステップずつ増加し、アナログに変換された階調（レベル）を棒グラフ状に表すものである。
【０００９】
今ＤＡ変換器の精度を３ビットとして、４ビットデータの最下位ビット（ＬＳＢ）を切り捨てなければならない場合を考える。これは現実のＤＡ変換器精度が１０ビットで、変換するデータが１１ビットとして１ビット切り捨てなければならないときと同様で、考察するにあたっては、切り捨てるビット数が重要となる。図１は階調が０〜１５で１ビット切り捨てて３ビットデータをＤＡ変換した場合である。横軸の各データ値は棒グラフが８ステップとなり４ビットデータからすると半減することを表している。
【００１０】
図２は本発明のＤＡ変換方法を説明するための図である。図１で１ビット切り捨てにより階調が丸められた奇数データ値のところに階調が再現されている。これは黒の太線で描いたように、奇数階調部をデータ周期の半周期のところから階調を次のステップに上げて平均的に奇数階調のレベルを作ったものである。すなわち、切り捨てるビットをパルス幅変調（ＰＷＭ）したことで、切り捨てたビットに相当する奇数値の階調を再現したものである。
【００１１】
図２に示す変換方法を実現するＤＡ変換装置の要部の回路構成を図３に示す。このＤＡ変換装置は、パルス幅変調器１と、ＤＡ変換器２とを備えている。ここでのＤＡ変換器２は、従来から使用されているものと同じであり、この例では、変換可能なビット数（３ビット）のみアナログ変換するものである。ビット数を補うパルス幅変調器１は、基準信号発生器１１と、並列型加算器１２とからなる。並列型加算器１２は、オーバフローを起こさないものである。例えば４ビットの場合、加算した結果が１０進数で「１５」（２進数で「１１１１」）を越えるときは、１５でリミットする。
【００１２】
基準信号発生器１１の出力は、図８（ｄ）に示すカウンタ出力のとおり、画素周期１／ｆｓ（ｆｓ：サンプリング周波数）内で「０１」と画素周期の１／２の周期１／２ｆｓで変化するものである。基準信号発生器１１の出力は、並列型加算器１２のＢ０に入力される。デジタル信号はＡ０〜Ａ３までの４ビットが入力されている。Ｂ１〜Ｂ３まではここでは値として、「０（零）」を与える。加算器１２からは、入力Ａ０〜Ａ３とＢ０〜Ｂ３までが加算された結果であるＳ０〜Ｓ３が出力される。ＤＡ変換器２には、この加算器１２から出力されるＳ１〜Ｓ３までの３ビットが入力され、アナログ値に変換される。Ｓ０はＤＡ変換器のビット数が足りず切り捨てられることになる。ＤＡ変換器２は、周波数２ｆｓのクロックで動作し、ＤＡ変換処理を行う。
【００１３】
本実施形態では、切り捨てられるビット成分を上位桁に送り、画素周期の１／２の周期で、基準信号発生器１１と並列型加算器１２にてパルス幅変調器を形成して、ＤＡ変換器出力のアナログ出力に平均的に切り捨てたビット成分の精度を再現する。切り捨てられたビット成分の桁上がり内容を表したものが、図４である。縦軸はデジタルデータＡ０がとりうる値が０，１であり、横軸が画素の時間軸で１／２ｆｓの周期で０，１が変化するものである。表の中は、Ｃ０，Ｓ０の値で、図３に示す並列型加算器１２の最下位桁の出力に相当する。桁上げはＡ０とＢ０が１のときで、デジタルデータが奇数であるとき、すなわちＡ０が１のとき画素周期の１／２でＣ０が１となり桁上げが生じ、上位のビットが１か０かによってとりうる値は１〜１５までの奇数値となる。図４では、桁上げ出力Ｃ１が「１」となるとき★印が付されている。
【００１４】
パルス幅変調によるビット精度の改善は、ＤＡ変換器３２の出力を低域通過フィルタでパルスを平滑することで得られる。充分にパルスを抑圧できない場合は、その成分が直接画面に表れたり、ＣＲＴディスプレイのシャドウマスクとのビート成分が低域に折り返し、目立った妨害になる場合がある。
【００１５】
図５は、デジタルデータが奇数値を画面の空間内及び時間方向で継続的にとりうる場合を示す。すなわち、時空間領域で固定のパターンの場合である。ＤＡ変換器の出力に設けられる低域通過フィルタで充分な抑圧が得られない場合は、図のように最下位ビットであるので軽微ではあるが縦筋になって見える。下側の図はこの奇数値の場合の振幅と時間方向の波形を表しており、低域通過フィルタで充分にパルスを抑圧できれば横線パターンのように平滑された波形となる。しかし、ＣＲＴのテレビジョン受像機のように外部に信号を取り出さない場合は、ＤＡ変換器後段の低域通過フィルタは充分な抑圧が得られない１ポールロールオフフィルタ程度の簡単なもので済ませることが通常である。したがって、前記のパルスパターンにまつわる妨害が発生する可能性があり、これに対する改善策も施しておく必要がある。
【００１６】
図６は、ＤＡ変換器出力の周波数特性を示し、信号成分のスペクトル分布をモデル化して描いたものである。前記したパルスのパターンは周波数がｆｓのところに存在する。ＤＡ変換器後段の低域通過フィルタは、ｆｓ／２以下の帯域の信号のみを通過させて歪みのないアナログ波形を再現させる。低域通過フィルタの抑圧効果が充分でないときは、ｆｓ成分が出力されてしまう。本実施形態では、低域通過フィルタの抑圧特性はそのままにして、視覚的に妨害が相殺される方式により、図５に示すような縦筋パターン妨害を改善する。
【００１７】
図３の基準信号発生器１１は、１画素内で「０」「１」をトグルさせるものである。これをカウンタで実現したものが図７に示されている。図７のカウンタ２１には周波数２ｆｓのクロックと、このクロックを分周する位相を制御する位相制御信号とが入力される。
【００１８】
図８は、カウンタ２１のタイミング図を表したものである。（ａ）は周波数が２ｆｓのクロックである２ｆｓクロックを示し、（ｂ）は周波数がｆｓのクロックであるｆｓクロックを示し、（ｃ）は画素データを示し、（ｄ）はカウンタ出力を示す。（ｂ）のｆｓクロックが（ｃ）の画像データのサンプリング周波数で、クロックの立ち上がりがデータの変化点となっている。このデータの周期、すなわちこの画素内を０１に区切るのがカウンタ出力である。カウンタ２１のクロックは（ａ）の２ｆｓで、これを分周したものが（ｄ）のカウンタ出力である。ここで２ｆｓクロックを分周した場合、とりうる１画素内での位相は０１と１０の２とおり存在する。この位相を決めるのが位相制御信号である。一般的なカウンタでは設定値を有効にするプリセットイネーブルやカウンタをリセットするクリアなどを活用して実現できるものである。
【００１９】
本実施形態では、カウンタ２１の出力である基準信号のとりうる位相を制御する。図９は、本実施形態における位相制御を説明するための図である。この図に示すように、基準信号の位相は、第１フレームの第１ラインと第２ライン間で反転させる。第２フレームも同様にライン間で反転させる。さらにフレーム間でも反転させる。これにより、図５のように奇数値をとったデータで縦筋になっていた現象は、図１０に示すように碁盤格子状になり、かつフレーム間で逆相になるため視覚的に目立たなくなる。テレビジョン信号において、フレーム数が６０Ｈｚで順次走査の場合、フレーム間の反転は視覚的に平均化されほぼ相殺される。インターレースで２フィールド（フレーム）で反転する場合は、振幅が大きいとフリッカが知覚されるが、１０ビット程度の最下位ビットの場合は振幅が小さく碁盤格子状で空間周波数が高いため同様に知覚され難い。このように基準信号の位相制御を行うことにより、ＤＡ変換器出力の低域通過フィルタは簡単なもので済ませることができる。
【００２０】
（第２の実施形態）
本実施形態は、切り捨てビット数が２ビットの場合に本発明を適用したものである。図１１は、階調が０〜１５で２ビットを単純に切り捨て、２ビットデータをＤＡ変換した場合である。横軸の各データ値は棒グラフが４ステップとなり元の４ビットデータからするとステップ数が１／４に減少することを表している。
【００２１】
図１２は、２ビット切り捨てを行う場合の、本発明のＤＡ変換方法を説明するための図である。図に示すとおり、階調が丸められていた４で割って余りの数が１，２，３のデータ値のところに階調が再現されている。これは黒の太線で描いたように、４で割った余りの数に相当するパルスを形成し、それを平滑して階調を再現したものである。すなわち、切り捨てるビットをパルス幅変調（ＰＷＭ）したことで、切り捨てたビットに相当する４で割った余りの数に相当する階調を再現したものである。
【００２２】
図１２に示したようなＤＡ変換を実現するＤＡ変換装置の要部の構成を図１３に示す。この装置は、パルス幅変調器３１と、ＤＡ変換器３２とを備えている。ここでのＤＡ変換器３２は、従来から使用しているものと同じでＤＡ変換器で変換可能なビット数のみアナログ変換するものである。ビット数を補うパルス幅変調器３１は、基準信号発生器４１と、並列型加算器４２とからなる。並列型加算器４２は、オーバーフローを起こさないリミッタ処理も行う。
【００２３】
基準信号発生器４１の出力は、図１７に示すカウンタ出力１，２のとおり、画素周期１／ｆｓ（ｆｓ：サンプリング周波数）内で０１２３と画素周期の１／４の周期（１／４ｆｓ）で変化するものである。基準信号発生器４１の出力の２ビットは、並列型加算器４２のＢ０とＢ１に入力される。デジタル信号はＡ０〜Ａ３までの４ビットが入力されている。Ｂ２，Ｂ３はここでは値とし０（零）を与える。加算器４２の出力は、入力Ａ０〜Ａ３とＢ０〜Ｂ３までが加算された結果であるＳ０〜Ｓ３に出力される。ＤＡ変換器３２には、この加算器４２から出力されるＳ２及びＳ３の２ビットが入力されアナログ値に変換される。Ｓ０，Ｓ１はＤＡ変換器３２のビット数が足りず切り捨てられることになる。ＤＡ変換器３２は、周波数４ｆｓのクロックで動作し、ＤＡ変換処理を行う。
【００２４】
本実施形態では、切り捨てられるビット成分を上位桁に送り、画素周期の１／４の周期で、基準信号発生器４１及び並列型加算器４２にて、パルス幅変調器３１を形成して、ＤＡ変換器出力のアナログ出力に切り捨てたビット成分の精度を再現する。図１４は、切り捨てられたビット成分の桁上がり内容を表している。縦軸はデジタルデータＡ０とＡ１のとりうる値が００，０１，１０，１１であり、横軸が時間軸で１／４ｆｓの周期でＢ０，Ｂ１がとりうる００，０１，１０，１１（１０進値：０，１，２，３）でその変化を表したものである。表の中は、Ｃ１，Ｓ１，Ｓ０の値で、図１３に示す並列型加算器４２の下位２ビットの出力に相当する。並列型加算器４２の桁上げ出力Ｃ１が「１」となるときにＤＡ変換器３２に影響する桁上げが生じ、パルス幅変調される。図１４では、桁上出力Ｃ１が「１」となるとき★印が付されている。
【００２５】
第１の実施形態と同様に、パルス幅変調によるビット精度の改善は、ＤＡ変換器３２の出力を低域通過フィルタでパルスを平滑することで得られる。充分にパルスを抑圧できない場合は、その成分が直接画面に表れたり、ＣＲＴディスプレイのシャドウマスクとのビート成分が低域に折り返し目立った妨害になる場合がある。
【００２６】
この２ビット切り捨ての場合も同様にパルス幅変調の基準信号の位相を規則的にまたはランダムに変化させることにより、パルス幅変調信号が固定パターンの妨害として知覚されないようにする。図１５は、基準信号の位相を制御したものである。ここではライン間フレーム間の和が常に１画素の３／４、換言すればライン間フレーム間のパルス幅の合計が１画素の３／４になるように位相を制御する。図１３に示す基準信号発生器４１は、図１６に示すように、２ビットのカウンタ５１で構成される。そして基準位相の制御は、カウンタ５１の位相制御信号によりなされる。より具体的には、例えば、カウンタ５１のプリセット値にライン毎フレーム毎に０（２進数：００），３（２進数：１１）をカウンタがスタートする画素周期の頭にセットして、０がセットされたときはアップカウント、３がセットされたときはダウンカウントするように構成する。
【００２７】
次に図１７について説明する。（ａ）の４ｆｓクロックは、切り捨てた２ビット成分の４階調を再現するために用いられる、元のデータの４倍の周波数のクロックである。（ｂ）のｆｓクロックは、元のデータのクロックである。（ｃ）は元の画素データで（ｂ）のｆｓクロックの立ち上がりで変化する。これらの波形に対して、基準信号は、前記したとおり、第１フレームと第２フレーム及びライン間で合計値が３／４になるようになっている。基準信号を発生させる２ビットカウンタ５１の上位ビットがＢ１、下位ビットがＢ０として並列型加算器４２に入力される。そしてデータＡ１，Ａ０とＢ１，Ｂ０が加算されて桁上がりＣ１が発生すると、ＤＡ変換器３２で有効なビットに作用してパルス幅変調となる。
【００２８】
ここでの例では基準信号は、０１２３または３２１０と規則的な内容であるが、状況に応じてディザで用いられるような特定のパターンを時空間で展開するようにしてもよい。
【００２９】
図１８にその場合の基準信号発生器４１ａの構成例を示す。基準信号発生器４１ａは、２ビットカウンタ５１と、セレクタ５２とからなる。カウンタ５１の出力により、セレクタ５２が切り替えられる。この切替は前記したとおり、本実施形態では２ビットを切り捨てる場合を考えているので、画素レートの４倍のクロック周波数となる。カウンタ５１は、この４倍のクロック周波数で切り替わるものである。
【００３０】
セレクタ５２の入力には２ビットの任意の値を設定可能であり、図１８では入力０のとき０、入力１のとき３、入力２のとき２、入力３のとき１を与えている。これは画素の中心に近いところにパルスがくる確立を高めた設定である。このセレクタ５２の入力設定は、これに限るものではなく、画像を主観的に評価し、妨害ができるだけ少ないパターンとなる設定を選ぶことができる。
【００３１】
図１９にＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を活用した場合の回路例を示す。すなわち、図１９に示す基準信号発生器４１ｂは、図１８に示す２ビットカウンタ５１、及びセレクタ５２に加えて、ＲＯＭ５３を備えており、ＲＯＭ５３の出力が、セレクタ５２に入力されている。基準信号のパターンをＲＯＭデータで与えるようにしたもので、ＲＯＭ５３のアドレスが画像の時空間の位置を示すので、任意のパターンを設定することが可能となる。このような回路方式は、切り捨てビットが２ビット以上で、ディザパターンとしてとりうる値が多い場合に向いている。
【００３２】
なお本発明は上述した実施形態に限るものではなく、種々の変形が可能である。例えば、上述した実施形態では、１ビットまたは２ビットを切り捨てる例を示したが、原理的にはｎビット切り捨てる場合は２のｎ乗倍のクロックレートで動作するパルス幅変調器を使用してビット精度を改善すると共に、２のｎ乗通りの基準信号を時空間において操作することで、妨害を視覚的に抑圧することが可能である。
【図面の簡単な説明】
【００３３】
【図１】ＤＡ変換装置に入力されるデジタルデータの下位１ビットを切り捨てた場合のアナログ信号レベルを示す図である。
【図２】本発明の第１の実施形態にかかるＤＡ変換方法を説明するための図である。
【図３】本発明の第１の実施形態にかかるデジタルアナログ変換装置の要部の構成を示すブロック図である。
【図４】切り捨てられたビット成分の桁上がりが発生する場合を説明するための図である。
【図５】本発明を適用した場合に発生する妨害を説明するための図である。
【図６】ＤＡ変換器から出力される信号のスペクトルを示す図である。
【図７】図３に示す基準信号発生器の構成を示すブロック図である。
【図８】図７に示すカウンタの出力と、画素データの周期との関係を説明するための図である。
【図９】画面上に表れる妨害を目立たなくするための位相制御を説明するための図である。
【図１０】図９に示す位相制御を行った場合の妨害パターンを示す図である。
【図１１】ＤＡ変換装置に入力されるデジタルデータの下位２ビットを切り捨てた場合のアナログ信号レベルを示す図である。
【図１２】本発明の第２の実施形態にかかるＤＡ変換方法を説明するための図である。
【図１３】本発明の第２の実施形態にかかるデジタルアナログ変換装置の要部の構成を示すブロック図である。
【図１４】切り捨てられたビット成分の桁上がりが発生する場合を説明するための図である。
【図１５】本実施形態における基準信号発生器のカウンタの位相制御を説明するための図である。
【図１６】図１３に示す基準信号発生器の構成を示すブロック図である。
【図１７】図１６に示すカウンタの出力と、画素データの周期との関係を説明するための図である。
【図１８】図１６に示す構成の変形例を示す図である。
【図１９】図１６に示す構成の他の変形例を示す図である。
【符号の説明】
【００３４】
１，３１  パルス幅変調器
２，３２  ＤＡ変換器
１１，４１  基準信号発生器
１２，４２  並列型加算器
【図１】
2006101049.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006101049.tif 000017
【図１６】
2006101049.tif 000018
【図１７】
2006101049.tif 000019
【図１８】
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【図１９】
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