(57)【要約】【課題】圧電薄膜への電界の発生を防止して圧電素子に高い圧電特性を確保させる製造方法を提供することを目的とするものである。【解決手段】基板１の上に下部電極層２、圧電薄膜層３および上部電極層４を形成する第一の工程と、エッチングにドライエッチングを含む第二の工程と、前記下部電極層２と上部電極層４との間に電圧を印加して圧電薄膜層３を分極処理する第三の工程と、それぞれの圧電素子に個片化処理する第四の工程とを少なくとも含む圧電素子の製造方法において、少なくともドライエッチングを行うときに下部電極層２と上部電極層４とを短絡保持する。【選択図】図１
2006237118.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に下部電極層、圧電薄膜層および上部電極層を順次積層する第一の工程と、エッチングにドライエッチングを含んでエッチング処理する第二の工程と、前記下部電極層と上部電極層の間に電圧を印加して分極処理する第三の工程と、それぞれの圧電素子に個片化処理する第四の工程を含む圧電素子の製造方法において、少なくともドライエッチングを行うときに下部電極層と上部電極層を短絡保持する圧電素子の製造方法。
【請求項２】
第一の工程において、下部電極層と上部電極層の短絡を薄膜電極で形成する請求項１に記載の圧電素子の製造方法。
【請求項３】
第一の工程において、圧電薄膜層の面積を下部電極層の面積より小さくするとともに、上部電極層の面積を圧電薄膜層の面積よりも大きくすることによって、上部電極層と下部電極層を短絡する請求項２に記載の圧電素子の製造方法。
【請求項４】
第一の工程において、下部電極層と上部電極層との短絡を導電性接着剤で形成する請求項１に記載の圧電素子の製造方法。
【請求項５】
第一の工程において、下部電極層と上部電極層の短絡をワイヤボンディングで形成する請求項１に記載の圧電素子の製造方法。
【請求項６】
第一の工程において、下部電極層と上部電極層の短絡を導電性テープで形成する請求項１に記載の圧電素子の製造方法。
【請求項７】
第二の工程において、ドライエッチングによって圧電素子の形状にエッチングを行った後、ウエットエッチングによって下部電極層と上部電極層の短絡を断線処理する請求項１に記載の圧電素子の製造方法。
【請求項８】
第三の工程において、分極処理の直前に下部電極層と上部電極層の短絡を断線処理する請求項１に記載の圧電素子の製造方法。
【請求項９】
第三の工程において、分極処理した後、再度上部電極層と下部電極層を短絡し、第四の工程において、個片化した後に下部電極層と上部電極層の短絡を断線処理する請求項１に記載の圧電素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えばセンサ、アクチュエータなどに用いられる圧電薄膜を用いた圧電素子の製造方法に関するものである。
【背景技術】
【０００２】
ペロブスカイト型構造を有する強誘電体の圧電薄膜は優れた誘電性・圧電性・焦電性を有しており、各種センサ、アクチュエータ、トランスデューサなど幅広い圧電デバイスへの応用が期待されている。
【０００３】
強誘電体の圧電薄膜は内部に自発分極を有しており、これに外圧が加わるとその歪みによって分極電荷に変化が生じ、電流が検出される。また、圧電薄膜に電圧を印加するとそれに応じて圧電薄膜は伸縮する。
【０００４】
このような圧電薄膜を用いた圧電素子は基板上に下部電極層、圧電薄膜層、上部電極層を順次積層形成することにより構成することができ、この下部電極層と上部電極層との間に電圧を印加すると圧電薄膜層は伸縮し、機械的変位が得られる。そのため圧電素子の性能を向上させるためには圧電薄膜層の分極方向を電圧印加方向、つまり膜厚方向に一致させることが重要となる。
【０００５】
従来の圧電素子の製造方法としては、図２２（ａ）〜図２２（ｅ）に示すようなものがあり、図２２（ａ）〜図２２（ｅ）は従来の圧電素子の製造方法を示す断面図である。
【０００６】
まず、図２２（ａ）に示すように二酸化珪素膜付き単結晶からなる第一の基板１０１の上に白金層、イリジウム層、チタン層の順にスパッタリング法を用いて下部電極層１０２を形成し、そしてこの下部電極層１０２を反応性イオンエッチング法によりパターンニングし、さらにゾルゲル法を用いて圧電薄膜層１０３をパターンニングして下部電極層１０２の上に形成する。この圧電薄膜層１０３としてはマグネシウムニオブ酸鉛を含むチタン酸ジルコン酸鉛（ＰＺＴ）を用いている。この圧電薄膜層１０３の上にチタン層、イリジウム層の順にスパッタリング法を用いて上部電極層１０４を形成し、反応性イオンエッチング法により上部電極層１０４をパターンニングする。
【０００７】
そして、図２２（ｂ）に示すように別の基板またはシート１０５を接着層１０６を介して第１の基板１０１の上の上部電極層１０４の側に接着する。ここで接着層１０６にはポリエステルフィルムシートを用いている。そして、図２２（ｃ）に示すようにこのポリエステルフィルムシートからなる接着層１０６にＵＶランプ照射して接着強度を弱めて第１の基板１０１を接着層１０６から剥離する。
【０００８】
そして、図２２（ｄ）に示すように予め加工してある第２の基板１０８の上に接着層１０７を介して下部電極層１０２に接着する。さらに、図２２（ｅ）に示すように別の基板またはシート１０５を介して接着層１０６にＵＶ光を照射し、接着層１０６と上部電極層１０４の間の接着強度を弱め、上部電極層１０４から接着層１０６および別の基板またはシート１０５を剥離・除去する。
【０００９】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開２０００−９１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の構成では、上部電極層１０４が帯電することにより圧電薄膜層１０３に電界が生じ、自発分極の分極状態が変化してしまうことである。上部電極層１０４の帯電は静電気ならびに加工工程およびドライエッチングなどに使用するプラズマ中の電荷発生、ならびに急激な温度変化等による圧電薄膜層１０３の焦電効果によって発生するが、この電界が分極処理の工程の前に分極する方向と反対の電界が発生した場合、分極処理の工程において、分極を所定方向に十分揃えることが困難となる。
【００１１】
本発明は、前記従来の課題を解決するもので、製造工程の途中における圧電薄膜層１０３への電界の発生を防止することにより高い圧電特性を確保することができる圧電素子の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
前記従来の課題を解決するために、本発明は、基板の上に下部電極層、圧電薄膜層および上部電極層を形成する第一の工程と、ドライエッチングを含んでエッチング処理する第二の工程と、前記下部電極層と上部電極層の間に電圧を印加して分極処理する第三の工程と、それぞれの圧電素子に個片化処理する第四の工程を含む圧電素子の製造方法において、少なくともドライエッチングを行うときに下部電極層と上部電極層を短絡保持する製造方法とするものである。
【発明の効果】
【００１３】
本発明の圧電素子の製造方法は、圧電薄膜層への電界の発生を防止し、分極処理する工程において所定の分極方向に高均質に揃えることができることから、高い圧電特性を確保することができる圧電素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
以下、本発明の実施の形態１における圧電素子の製造方法について、図面を参照しながら説明する。
【００１５】
図１は本発明の実施の形態１における圧電素子の製造方法を示すフローチャート、図２〜図１５は圧電素子の製造工程を説明するための断面図である。
【００１６】
図１のフローチャートに従って、それぞれの製造工程について説明する。図１〜図１５において、例えば圧電素子の製造方法として多数個取りの生産を考えた場合には各圧電素子の下部電極間および上部電極間を電気的に同電位になるように接続する構成とすることが好ましく、ここではその中の１個の圧電素子の断面構造を例として図示している。
【００１７】
まず初めに、第一の工程として、図２に示すようにシリコンからなる基板１の表面に下部電極層２としてＰｔ、ＰｔとＴｉの合金またはＴｉとこのＴｉの上にＰｔを積層してＰｔが＜１１１＞方向に結晶配向するように形成する。この下部電極層２を形成する方法としてはＤＣまたはＲＦのマグネトロンスパッタリングなどの方法が代表的である。
【００１８】
次に、図３に示すように前記下部電極層２の上に圧電薄膜層３としてＰｂ（Ｚｒ1-xＴｉx）Ｏ3を＜００１＞方向に結晶配向するようにスパッタリングなどの方法により形成するとともに、圧電薄膜層３の面積を下部電極層２の面積よりも小さくなるように形成する。
【００１９】
その後、図４に示すように圧電薄膜層３を形成していない下部電極層２の一部と電気的に接続するように圧電薄膜層３の上にＡｕなどの電極材料を用いてスパッタリング、真空蒸着などの方法により上部電極層４を形成する。このとき、圧電薄膜層３の面積を下部電極層２の面積より小さくするとともに、上部電極層４の面積を圧電薄膜層３の面積よりも大きくすることによって、上部電極層４と下部電極層２を短絡させるようにすると生産性の観点から効率が良い。
【００２０】
このとき、圧電薄膜層３の上に直接Ａｕを形成すると密着強度などが問題になる場合には、下地層にＣｒやＴｉなどを形成すれば良い。ここでは、Ｔｉを２０Åから１００Åの膜厚になるように真空蒸着により形成することで十分な密着性が得られた。
【００２１】
以上のように、下部電極層２の上に圧電薄膜層３が形成されない領域を設け、その領域を上部電極層４が覆うように基板１の上に下部電極層２、圧電薄膜層３および上部電極層４を順次積層して形成することで上部電極層４と下部電極層２を短絡し、上部電極層４と下部電極層２を同電位に保つことができる。このような構成とすることによって、上部電極層４が帯電することによっておこる圧電薄膜層３の電界発生によって圧電薄膜層３の分極状態の変化を回避することが可能となる。
【００２２】
また、上部電極層４のパターンニングによって下部電極層２と短絡させることが困難な場合には、上部電極層４とは別に導電性接着剤を用いて上部電極層４と下部電極層２を接続することも可能であり、この導電性接着剤を用いて短絡することによって分極処理の直前に導電性接着剤を機械的に除去したり、エッチングによって剥離したりすることによって簡単に除去することが可能となり、所定の分極方向に高均質に揃えることができる圧電素子の製造方法を実現することができる。
【００２３】
また、導電性接着剤と同様の効果を発揮することができる別の方法としてワイヤボンディングを用いたり、導電性テープを用いて上部電極層４と下部電極層２を短絡することも可能である。これらの方法は圧電素子の用途、構造、コストなどの観点から適宜選択することが可能である。
【００２４】
このような構成とすることにより、圧電薄膜層３を形成した後、分極処理を行う工程の前に下部電極層２と上部電極層４を短絡させることで圧電薄膜層３を安定した分極状態で保持することができることから、分極処理において所定の分極方向に揃えることができる。
【００２５】
また、後の工程も含めて電界が圧電薄膜層３にかかった場合に圧電薄膜層３の一部が焦電効果による放電破壊が起こることがある。これに対して、下部電極層２と上部電極層４を短絡しておくことによって、この焦電効果による放電破壊を防止することが可能である。
【００２６】
さらに、急激な温度変化によっても圧電薄膜層３の一部が焦電効果による放電破壊が起こることがあり、これに対しても下部電極層２と上部電極層４を短絡しておくことによって、この焦電効果による放電破壊を防止することが可能である。
【００２７】
次に、第二の工程として、図５に示すように第一のレジスト膜５を形成する。そして図６に示すようにドライエッチングによって上部電極層４および圧電薄膜層３を下部電極層２に到達するまで加工した後、図７に示すように第一のレジスト膜５を除去する。このとき、ドライエッチングを用いてエッチングすることによって微細なパターンを高精度に加工することができることから小型で高精度な圧電素子を生産するときにはこのドライエッチングが好ましい。このドライエッチングは、平行平板型反応性イオンエッチングが最も一般的であり、この方法は真空にしたチャンバー内にエッチングをしたい被加工物を入れ、エッチングガスとして例えばＣＦ4ガス；２０ｓｃｃｍ、Ａｒガス；４０ｓｃｃｍを導入する。この時の真空度は２０〜３０ｍｍＴｏｒｒが好ましい。
【００２８】
そして、ドライエッチング装置の上部電極と平行に置かれた被加工物ホルダーに高周波電力（７００Ｗ）を加えると、エッチングガスはプラズマ化される。このプラズマ中でエッチング種が膜中に吸着されると、被加工物の表面で化学反応が起こり、その生成物は被加工物の表面から離脱することによってエッチングを行うことができる。このとき、下部電極層２と上部電極層４は短絡されているので、上部電極層２と下部電極層４の間には電界はかからず、圧電薄膜層３の分極状態は安定して保持されている。
【００２９】
その後、図８に示すように第二のレジスト膜６を形成した後、図９に示すように、酸あるいはアルカリ液を用いてエッチングするウエットエッチングによって上部電極層４および下部電極層２を短絡している部分の上部電極層４の一部をエッチング加工する。次に、図１０に示すように第二のレジスト膜６を除去する。
【００３０】
ここで、エッチングには一般的に前述のドライエッチングとウエットエッチングがあり、ドライエッチングは微細形状の被加工物を高精度にエッチング加工できる技術であるが、焦電性を有する圧電薄膜などの材料の加工には加工ダメージなどの欠点も有している。一方、ウエットエッチングは加工ダメージは小さいがエッチングが等方的に進行することによってサイドエッチが生じることから、微細パターンの加工には適さない。このような特徴を組み合わせることによって高精度で高性能な圧電素子の製造方法を実現することができる。
【００３１】
なお、上部電極層４および下部電極層２を短絡させる部分を何処に形成するかについては圧電素子の形状と製造工程の観点から所定の任意の位置に形成することが可能である。
【００３２】
次に、第三の工程として、図１１に示すように下部電極層２と上部電極層４に直流電圧を印加することによって分極処理を行う。このときの分極温度は圧電材料のキューリ点付近まで加熱して行うことが望ましい。
【００３３】
なお、分極温度の昇降温の際には下部電極層２と上部電極層４を短絡することにより、さらに焦電効果による分極状態の劣化を回避することができることから、より好ましい。
【００３４】
次に、第四の工程として、図１２に示すように第三のレジスト膜７を個片化する圧電素子の形状になるように上部電極層４と圧電薄膜層３および下部電極層２の一部を覆うように形成する。
【００３５】
このとき、第三のレジスト膜７は上部電極層４と圧電薄膜層３を完全に被覆することになるので、後工程でのドライエッチングによっても放電破壊のダメージは比較的弱い。更に、この放電破壊によるダメージを防止するには第三のレジスト膜７に導電性を付与することによって防止することが可能である。
【００３６】
その後、図１３に示すようにドライエッチングにより表出した下部電極層２をエッチングした後、図１４に示すようにシリコンよりなる基板１をドライエッチングによりエッチングして圧電素子の個片に加工する。
【００３７】
このとき、下部電極層２をエッチングするときのガスを変えて、シリコンよりなる基板１をエッチングすることがより好ましく、エッチングガスを変えないでエッチングを行った場合には下部電極層２も横からサイドエッチングされる場合がある。例えば、下部電極層２をエッチングするガスとしてＣＦ4やＡｒによってエッチングを行い、シリコンからなる基板１をエッチングするガスとしてＳＦ6、Ｃ4Ｆ8等のガスを用いることによって下部電極層２をエッチングして形成した圧電薄膜層３の下方の裾野部分を損傷することなく、シリコンからなる基板１のみを垂直下方に高精度にエッチングすることが可能になる。
【００３８】
なお、第四の工程をエッチングによって個片化する方法について説明してきたが、ダイシングによって切断加工することによっても個片化することも可能である。いずれの方法によって個片化するかは圧電素子の形状と生産性の観点から適宜選択すればよい。
【００３９】
次に、図１５に示すように第三のレジスト膜７をＵＶ／オゾンを用いて除去することにより、製造工程の途中における圧電薄膜層３への電界の発生を防止することにより、高精度に加工できるとともに高い圧電特性を確保できる圧電素子を製造することができる。
【００４０】
その後、例えば個片化された圧電素子をセラミック等の気密パッケージ内に接着剤等により固定し、下部電極層２および上部電極層４をワイヤボンディング等でそれぞれ配線することにより圧電フィルタ、圧電アクチュエータおよび各種センサ素子などの圧電デバイスを作製することができる。
【００４１】
なお、圧電薄膜層３の形成後に上部電極層４と下部電極層２を短絡するために、後工程でこの短絡部分を除去することが容易な導電性接着剤、カーボン、銅箔などを用いた導電性テープあるいはワイヤボンディングなどにより結線することで上部電極層４と下部電極層２を短絡する方法を行うことも可能である。
【００４２】
また、複数の圧電素子の上面電極層４と下部電極層２を並列に短絡することで、分極状態が変化することを回避することも可能である。
【００４３】
以上説明してきたように、本発明の実施の形態１の圧電素子の製造方法は分極工程の前に下部電極層２と上部電極層４を短絡させることにより安定した分極状態を保持することができることから、高い圧電特性を確保することができる圧電素子の製造方法を提供することができる。
【００４４】
（実施の形態２）
以下、本発明の実施の形態２における圧電素子の製造方法について、図面を参照しながら説明する。
【００４５】
図１６は本実施の形態２における圧電素子の製造方法を示すフローチャート、図１７〜図２１は製造工程を説明するための断面図である。本実施の形態２について、図１６の製造工程を示すフローチャートに従って説明する。
【００４６】
本実施の形態２の圧電素子の製造方法において、特に実施の形態１と大きく異なっている点は、分極処理の後に下部電極層２と上部電極層４を再度短絡させることで、より分極後の分極状態を安定して保持できるとともに静電破壊、焦電破壊などの発生を防止するように構成したものである。その結果、分極処理の工程を通過した後も圧電素子が完成されるまで確実に分極状態を保持する製造方法を提供することができる。
【００４７】
本実施の形態２における圧電素子の製造方法においても、多数個取りの生産を考えた構成が生産性の観点から好ましく、それぞれの圧電素子の下部電極層２と上部電極層４を電気的に短絡接続する構成を基本としている。
【００４８】
また、第一の工程から第三の工程までの製造工程は実施の形態１と同様の製造工程によって製造することができる。従って、本実施の形態２における第一の工程〜第三の工程までの製造工程は実施の形態１の図２〜図１１までと同様であるので、その説明を省略する。
【００４９】
次に、第四の工程として、図１７に示すようにシリコンからなる基板１の表面に下部電極層２と上部電極層４を電気的に接続するように導電性接着剤などの導電体８の形成、カーボン、銅箔などを用いた導電性テープあるいはワイヤボンディングなどにより結線することで導電体８を形成して上部電極層４と下部電極層２を短絡する。これらの方法は後工程で短絡部分を断線処理する場合に速やか且つ容易に断線させることができる。
【００５０】
このような製造方法によって、基板１の上に形成される複数の圧電素子の上部電極層４と下部電極層２をそれぞれ結線することにより、基板１の上に形成した複数の圧電素子を容易に一括で短絡することが可能となり、製造工程の簡素化が図れる。
【００５１】
その後、図１８に示すように第三のレジスト膜７を下部電極層２の一部を残して表面部分を覆うように形成する。
【００５２】
次に、図１９に示すようにドライエッチングにより下部電極層２を基板１に到達するまでエッチングした後、図２０に示すようにシリコンよりなる基板１をドライエッチングによりエッチングする。このエッチング方法は実施の形態１と同じ方法によってエッチングすることができる。
【００５３】
次に、図２１に示すように第三のレジスト７をＵＶ／オゾンを用いて洗浄を行う方法によって除去する。以上の工程により素子化された圧電素子をセラミック等の気密パッケージに接着剤等により固定し、下部電極層２および上部電極層４をワイヤボンディング等でそれぞれ配線した後、最後に上部電極層４と下部電極層２の短絡部分を断線処理することによって、それぞれの圧電素子を完成することができる。
【産業上の利用可能性】
【００５４】
本発明にかかる圧電素子の製造方法は、上部電極層が帯電することにより圧電薄膜層に電界が生じることから回避することができるため、所定の分極状態の劣化を防止したり、加工のダメージを防止することができることから高性能な圧電素子の製造方法として有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１における圧電素子の製造方法を示すフローチャート
【図２】同製造方法を説明するための断面図
【図３】同断面図
【図４】同断面図
【図５】同断面図
【図６】同断面図
【図７】同断面図
【図８】同断面図
【図９】同断面図
【図１０】同断面図
【図１１】同断面図
【図１２】同断面図
【図１３】同断面図
【図１４】同断面図
【図１５】同断面図
【図１６】本発明の実施の形態２における圧電素子の製造方法を示すフローチャート
【図１７】同製造方法を説明するための断面図
【図１８】同断面図
【図１９】同断面図
【図２０】同断面図
【図２１】同断面図
【図２２】（ａ）〜（ｅ）はそれぞれ従来の圧電素子の製造方法を示す断面図
【符号の説明】
【００５６】
１  基板
２  下部電極層
３  圧電薄膜層
４  上部電極層
５  第一のレジスト膜
６  第二のレジスト膜
７  第三のレジスト膜
８  導電体
【図１】
2006237118.tif 000003
【図２】
2006237118.tif 000004
【図３】
2006237118.tif 000005
【図４】
2006237118.tif 000006
【図５】
2006237118.tif 000007
【図６】
2006237118.tif 000008
【図７】
2006237118.tif 000009
【図８】
2006237118.tif 000010
【図９】
2006237118.tif 000011
【図１０】
2006237118.tif 000012
【図１１】
2006237118.tif 000013
【図１２】
2006237118.tif 000014
【図１３】
2006237118.tif 000015
【図１４】
2006237118.tif 000016
【図１５】
2006237118.tif 000017
【図１６】
2006237118.tif 000018
【図１７】
2006237118.tif 000019
【図１８】
2006237118.tif 000020
【図１９】
2006237118.tif 000021
【図２０】
2006237118.tif 000022
【図２１】
2006237118.tif 000023
【図２２】
2006237118.tif 000024