(57)【要約】      （修正有）【課題】  論理回路とＮＶＭ素子の両方の性能を変えることなく（及び／又は論理回路とＮＶＭ素子の両方の製造ステップのシーケンスを変えることなく）、論理回路と共に不揮発性メモリを埋め込むための方法を提供する。【解決手段】  埋め込みプロセスは、ＣＭＯＳ性能を維持し、これにより既存の回路ライブラリの使用を可能にするような方法で、ＮＶＭデバイス及びアレイプロセスステップを既存の論理ＣＭＯＳプロセスに挿入する段階を含む。従ってＮＶＭは、性能又は信頼性を犠牲にすることなく高速低電圧ＣＭＯＳと組み合わせることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＮＲＯＭ（窒化物読出し専用メモリ）プロセスステップ及びＨＶ  ＣＭＯＳデバイスを高速論理ＣＭＯＳ（相補型金属酸化膜半導体）プロセスステップに組み込むための方法であって、前記方法は、
論理ＣＭＯＳ用分離エリアとＮＲＯＭ及び高電圧ＣＭＯＳ素子用の分離エリアとを形成する段階と、
前記ＮＲＯＭ及び前記高電圧（ＨＶ）ＣＭＯＳ素子の高温駆動プロセス素子を形成する段階と、
前記論理ＣＭＯＳ素子の中温駆動プロセス素子を形成する段階と、
前記論理ＣＭＯＳ用並びに前記ＮＲＯＭ及び前記高電圧ＣＭＯＳ素子用の低温駆動プロセス素子を形成する段階と、
を含む方法。
【請求項２】
前記ＮＲＯＭ及び前記高電圧ＣＭＯＳ素子の高温駆動素子を形成する段階が、少なくとも１つのＯＮＯ層と少なくとも１つのＨＶゲート酸化物とを形成する段階を含み、前記ＮＲＯＭ及び前記高電圧ＣＭＯＳ素子の高温駆動素子は、前記低温及び中温駆動プロセス素子の前に形成されることを特徴とする請求項１に記載の方法。
【請求項３】
前記論理ＣＭＯＳの中温駆動プロセス素子を形成する段階が、前記論理ＣＭＯＳの少なくとも１つのゲート酸化物層を形成する段階を含み、前記中温駆動プロセス素子は、前記低温駆動プロセス素子の前で且つ前記高温駆動素子の後に形成されることを特徴とする請求項１に記載の方法。
【請求項４】
前記ＮＲＯＭ及びＨＶ  ＣＭＯＳの低温駆動プロセス素子を形成する段階が、少なくとも１つのビットライン注入、少なくとも１つの高電圧Ｖｔ注入、少なくとも１つのＨＶ  ＬＤＤ（低ドープのドレイン）、及び少なくとも１つのドレイン／ソース注入を形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記分離エリアは、シャロートレンチ分離（ＳＴＩ）によって形成されることを特徴とする請求項１に記載の方法。
【請求項６】
論理回路と共に不揮発性メモリを埋め込むための方法であって、
不揮発性メモリ（ＮＶＭ）素子が埋め込まれていない回路基板上に高速低電圧ＣＭＯＳ（相補型金属酸化膜半導体）論理回路を形成するための製造ステップの第１セットを提供する段階と、
前記回路基板上にＮＶＭ素子を形成するための製造ステップの第２セットを製造ステップの前記第１セットと組み合わせて、前記論理回路と前記ＮＶＭ素子の両方の性能を変えることなく、前記ＮＶＭ素子と共に埋め込まれた前記論理回路を含む回路基板を形成する段階と、
を含む方法。
【請求項７】
前記ＮＶＭ素子を形成するための製造ステップの前記第２セットは、窒化物読出し専用メモリ（ＮＲＯＭ）素子を形成するためのステップを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記論理回路と前記ＮＶＭ素子の両方の製造ステップのシーケンスを変えることなく、前記回路基板上でＮＶＭ素子を形成するための製造ステップの前記第２セットを前記製造ステップの第１セットと組み合わせる段階を含む請求項６に記載の方法。
【請求項９】
シャロートレンチ分離（ＳＴＩ）によって前記ＮＲＯＭ素子を形成する段階を含む請求項７に記載の方法。
【請求項１０】
製造ステップの前記第１セットが、高速低電圧ＣＭＯＳ論理回路を形成するためのマスクを含み、製造ステップの前記第２セットが、前記ＮＶＭ素子を形成するための４つ以下の追加マスクを含むことを特徴とする請求項６に記載の方法。
【請求項１１】
製造ステップの前記第１セットが、前記論理回路を形成するためのマスクを含み、製造ステップの前記第２セットが、前記ＮＶＭ素子を形成するための２つ以下の追加マスクを含むことを特徴とする請求項６に記載の方法。
【請求項１２】
製造ステップの前記第２セットは、高電圧回路素子を形成するための追加マスクを含むことを特徴とする請求項６に記載の方法。
【請求項１３】
製造ステップの前記第２セットは、前記ＮＶＭ素子と前記高電圧回路素子を形成するための合計６つの追加マスクを含むことを特徴とする請求項６に記載の方法。
【請求項１４】
製造ステップの前記第２セットは、前記高電圧回路素子を形成するための４つ以下の追加マスクを含むことを特徴とする請求項６に記載の方法。
【請求項１５】
製造ステップの前記第１及び第２セットは、前記論理回路、前記ＮＶＭ素子、及びＨＶ  ＣＭＯＳ素子のいずれをも形成するための複数の共通マスクを含むことを特徴とする請求項６に記載の方法。
【請求項１６】
製造ステップの前記第２セットは、２つの異なるＮＶＭアーキテクチャのＮＶＭ素子を同時に形成するためのステップを含むことを特徴とする請求項６に記載の方法。
【請求項１７】
前記２つの異なるＮＶＭアーキテクチャは、以下のアーキテクチャ、すなわちＥＰＲＯＭ（電気的プログラム可能読出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラム可能読出し専用メモリ）、ＯＴＰ（ワンタイムプログラミング）、フラッシュ、コードフラッシュ、データフラッシュ、シリアルフラッシュ、ＲＯＭ（読出し専用メモリ）置き換え、及びシングルＮＶＭセルの少なくとも２つを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
製造ステップの前記第２セットは、１ビット当たり８Ｆ２より小さいプロセス最小特徴サイズを有するＮＶＭ素子と共に埋め込まれた前記論理回路で前記回路基板を形成するためのステップを含むことを特徴とする請求項６に記載の方法。
【請求項１９】
ＮＲＯＭプロセスステップ及びＨＶ  ＣＭＯＳデバイスを高速論理ＣＭＯＳプロセスステップに埋め込むための方法であって、
前記フローの早い段階で高速論理ＣＭＯＳ、ＨＶ  ＣＭＯＳ、及びＮＲＯＭのシャロー分離トレンチを形成する段階と、
ＨＶ  ｎ−ウェルの形成、ＯＮＯの形成、ＨＶ  ＧＯＸの形成、ＨＶ  ｐ−ウェル及びセル−ウェルの形成、ＭＶ及びＬＶ  ＧＯＸの形成、並びにポリ生成体の形成を含むステップのグループを実行する段階と、
次にその後で、高温駆動ステップに曝すべきではない影響を受けやすいステップを実行する段階と、
を含む方法。
【請求項２０】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＯＮＯ形成の前に形成されることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＯＮＯ形成の後に形成されることを特徴とする請求項１９に記載の方法。
【請求項２２】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＯＮＯ形成中に形成されることを特徴とする請求項１９に記載の方法。
【請求項２３】
前記ステップのグループにおいて、幾つかの注入は、前記ＧＯＸステップの１つの前に形成されることを特徴とする請求項１９に記載の方法。
【請求項２４】
前記ステップのグループにおいて、ビットライン注入は、ポリ生成後に形成されることを特徴とする請求項１９に記載の方法。
【請求項２５】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＭＶ  ＧＯＸ形成の前に形成されることを特徴とする請求項１９に記載の方法。
【請求項２６】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＭＶ  ＧＯＸ形成後に形成されることを特徴とする請求項１９に記載の方法。
【請求項２７】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＭＶ  ＧＯＸ形成中に形成されることを特徴とする請求項１９に記載の方法。
【請求項２８】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＬＶ  ＧＯＸ形成前に形成されることを特徴とする請求項１９に記載の方法。
【請求項２９】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＭＶ  ＧＯＶ形成の後に形成されることを特徴とする請求項１９に記載の方法。
【請求項３０】
前記ステップのグループにおいて、ＨＶ  ｎ−ウェル、ＨＶ  ｐ−ウェル、及びセル−ウェルの少なくとも１つは、ＭＶ  ＧＯＸ形成中に形成されることを特徴とする請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、限定ではないが、高速低電圧ＣＭＯＳなどの論理回路と共に不揮発性メモリを埋め込むための方法に関する。
【背景技術】
【０００２】
メモリを論理回路と組み合わせることは可能であり、これは本明細書において「埋め込みメモリ」と呼ばれる。埋め込み型アプリケーションにおいて特に重要なメモリのタイプは、限定ではないが、ＥＰＲＯＭ（電気的プログラム可能読出し専用メモリ）及びＥＥＰＲＯＭ（電気的消去可能プログラム可能読出し専用メモリ）、フラッシュ、及びシングル又はマルチレベルＮＶＭセル、或いはこれらの組み合わせなどの不揮発性メモリ（ＮＶＭ）である。メモリ素子は、スレショルド電圧が浮遊ゲート電極上の電荷の形態の書き込み情報により決定される浮遊ゲートを備えたトランジスタにより形成される。制御ゲートは、一方では、読み取り中のスレショルド電圧（書き込み情報）を検出し、他方では、書込み及び／又は消去中の浮遊ゲートの電位に影響を与えるよう機能する。このようなメモリは、ＣＭＯＳ（相補型金属酸化膜半導体）論理回路と共に埋め込むことができる。
【０００３】
不揮発性メモリの標準的な処理技術は、論理回路の標準的な処理技術とは容易には統合されないため、埋め込みメモリの製造には多くの課題がある。ＮＶＭ機能を高速ＭＯＳに組み込むには、ＮＶＭデバイスの製造ステップ並びにＮＶＭメモリ素子の動作に通常必要な高電圧ＣＭＯＳ素子のステップを組み込むことが必要とされる。
【０００４】
しかしながら、ＮＶＭ及び高電圧構成要素を形成するための製造ステップは、論理素子を形成するためのステップと容易には組み合わされない。これは、製造者に対して論理素子を形成するのに通常使用されるプロセスを劇的に変化させることになる。従って、製造者は、埋め込みメモリを標準的な低電圧論理ＣＭＯＳに組み込むために通常のワークフロー及び組み立てラインを使用することができない。
【０００５】
ＮＶＭ及びＨＶ  ＣＭＯＳを組み込むのに必要な追加の製造ステップは、高速ＣＭＯＳ性能に悪影響を与える可能性がある。典型的な組み込み作業は、ＮＶＭデバイス及び高速ＣＭＯＳデバイスの両方の性能を損なうことになり、製造者は、高速ＣＭＯＳトランジスタパラメータの劣化によりもはや妥当ではなくなった高速論理ＣＭＯＳの利用可能な設計ライブラリの修正を余儀なくされる。
【０００６】
【特許文献１】米国特許６，７９４，２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、本明細書で以下により詳細に説明されるように論理回路及びＮＶＭ素子の両方の性能を変えることなく、且つ論理回路及びＮＶＭ素子の両方の製造ステップのシーケンスを変えることなく、不揮発性メモリ及びＨＶ  ＣＭＯＳ回路を既存の論理低電圧ＣＭＯＳプロセスに埋め込むための方法を提供しようとするものである。埋め込みプロセスは、既存の回路ライブラリを使用できるＣＭＯＳ性能を維持するようにして、ＮＶＭプロセスステップを既存の論理ＣＭＯＳプロセスに挿入する段階を含む。ＣＭＯＳデバイスパラメータは、このような素子の組合せにより劣化することはなく、性能又は信頼性を犠牲にすることがない。
【課題を解決するための手段】
【０００８】
本発明は、例えば、１チップ内に論理回路と共に埋め込まれる１ビット、デュアルビット、又はマルチビットの窒化物読出し専用メモリ（ＮＲＯＭ）セルを形成するのに適用可能である。本発明の１つの実施形態では、ＮＲＯＭ素子は、以下の本明細書で更に詳細に説明されるように、シャロートレンチ分離で形成される。
【０００９】
本発明の実施形態によれば、ＮＶＭ  ＭＲＯＭデバイス及びＨＶ  ＣＭＯＳデバイスを高速論理ＣＭＯＳに組み込む（埋め込む）プロセスが提供される。製造ステップの幾つかは、１つより多いデバイスタイプに対し機能することができるが、他のステップは、特定のデバイス専用とすることができる。１つの実施形態では、ステップの全体的なシーケンスにおいて、ＮＶＭ、ＨＶ及び論理低電圧ＣＭＯＳシーケンスの変更がない。ＮＶＭ及びＨＶ  ＣＭＯＳの高温駆動製造ステップは、ＬＶ高速ＣＭＯＳデバイスへの影響を避けるために一般的なフローの早い段階で統合される。
【００１０】
従って、本発明の実施形態によれば、ＮＲＯＭプロセスステップを高速論理ＣＭＯＳプロセスステップに埋め込むための方法が提供され、本方法は、論理ＣＭＯＳ用分離エリア並びにＮＲＯＭ素子及び高電圧ＣＭＯＳ素子用の分離エリアを形成する段階と、ＮＲＯＭ及び高電圧（ＨＶ）ＣＭＯＳ素子の高温駆動素子を形成する段階と、論理ＣＭＯＳ用低温駆動素子とＮＲＯＭ及び高電圧ＣＭＯＳ素子用低温駆動素子を形成する段階とを含む。
【００１１】
本発明の実施形態によれば、ＮＲＯＭ及び高電圧ＣＭＯＳ素子の高温駆動プロセス素子を形成する段階は、少なくとも１つのＯＮＯ層と少なくとも１つのＨＶゲート酸化物とを形成する段階を含み、ＮＲＯＭ及び高電圧ＣＭＯＳ素子の高温駆動素子は、低温及び中温駆動素子の前に形成される。
【００１２】
更に本発明の実施形態によれば、論理ＣＭＯＳの中温駆動素子を形成する段階は、論理ＣＭＯＳの少なくとも１つのゲート酸化物層を形成する段階を含む。ＮＲＯＭ及びＨＶ  ＣＭＯＳの低温駆動素子は、種々の注入及び焼きなましステップを含むことができる。
【００１３】
本発明の実施形態によれば、論理回路と共に不揮発性メモリを埋め込むための方法が提供され、該方法は、不揮発性メモリ（ＮＶＭ）素子が埋め込まれていない回路基板上に高速低電圧ＣＭＯＳ（相補型金属酸化膜半導体）論理回路を形成するための製造ステップの第１セットを提供する段階と、回路基板上にＮＶＭ素子を形成するための製造ステップの第２セットを製造ステップの第１セットと組み合わせて、論理回路、ＮＶＭ素子、及びＨＶデバイスの性能を変えることなくＮＶＭ素子と共に埋め込まれた論理回路を含む回路基板を形成する段階を含む。
【００１４】
ＮＶＭ素子を形成するための製造ステップの第２セットは、ＮＲＯＭ素子を形成するためのステップを含むことができる。回路基板上でＮＶＭ素子を形成するための製造ステップの第２セットは、論理回路及びＮＶＭ素子の両方の製造ステップのシーケンスを変えることなく製造ステップの第１セットと組み合わせることができる。製造ステップの第１セットは、高速低電圧ＣＭＯＳ論理回路を形成するためのマスクを含むことができ、製造ステップの第２セットは、ＮＶＭ素子及び／又は高電圧回路素子を形成するための２つ、４つ、又は６つ以下の追加マスクを含むことができる。複数の共通マスクは、論理回路及びＮＶＭ素子の両方を形成するために使用できる。
【００１５】
本発明の実施形態によれば、限定ではないが、製造ステップの第２セットは、例えばＥＰＲＯＭ（電気的プログラム可能読出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラム可能読出し専用メモリ、ＯＴＰ（ワンタイムプログラミング）、フラッシュ、コードフラッシュ、データフラッシュ、シリアルフラッシュ、ＲＯＭ（読出し専用メモリ）置き換え、及びシングル又はマルチレベルＮＶＭセルなどの１つより多い種々のＮＶＭアーキテクチャのＮＶＭ素子を同時に形成するためのステップを含む。
【発明を実施するための最良の形態】
【００１６】
本発明は、添付図面と共に以下の詳細な説明を読むとより完全に理解され且つ評価されるであろう。
【００１７】
ここで図１を参照すると、本発明の実施形態による論理回路と共に不揮発性メモリを組み込むための方法を示している。
【００１８】
製造ステップの第１セットは、回路基板上に論理回路を形成する段階として与えられ定義することができる（ステップ１０１）。製造ステップの第１セットは、限定ではないが、ｐ−ウェル、ｎ−ウェル、接合部、接点、バイア、金属配線、ポリ配線、及び同様のものなどの種々の回路部品を形成するためのマスクを備えたプロセスの標準的なセットとすることができる。製造ステップの第１セットは、例えば高速低電圧ＣＭＯＳ論理回路を製造するための標準的な製造ステップとすることができる。製造ステップの第１セットは、不揮発性メモリ素子を形成するのに使用される製造ステップとは独立している。言い換えると、製造ステップの第１セットは、不揮発性メモリ素子を埋め込む段階とは全く関係なく論理回路を製造するのに用いることができる。これは、論理回路と共にメモリを埋め込むために論理回路の形成に使用される標準的な製造ステップの修正形態である論理製造ステップのある特別なセットを使用することが必要な従来技術とは対照的である。
【００１９】
本発明の実施形態によれば、回路基板上にＮＶＭ素子及びＨＶ  ＣＭＯＳを形成するための製造ステップの第２セットが提供される。製造ステップのこの第２セットは、製造ステップの第１セットと組み合わされて、論理回路及びＮＶＭ素子の両方の性能を変えることなく、及び／又は論理回路及びＮＶＭ素子を形成するための製造ステップの各シーケンスを変えることなく、ＮＶＭ素子及びＨＶ  ＣＭＯＳと共に埋め込まれた論理回路を含む回路基板を形成するようにする（ステップ１０２）。
【００２０】
埋め込みのプロセスは、既存の高速論理ＣＭＯＳ、ＨＶ  ＣＭＯＳデバイス、及びＮＶＭ素子の個々のプロセスフローをマージする段階を含み、組み合わされる埋め込みフローでは、３つの素子（高速論理ＣＭＯＳ、ＨＶ  ＣＭＯＳデバイス、及びＮＶＭ素子）の各々の各サブセットシーケンスは変わらない。このマージ段階は、組み合わされたフローの早い段階で、ＯＮＯ形成及び／又はＨＶ  ＧＯＸ（ゲート酸化物）形成（限定ではないが）などのような幾つかの高温駆動プロセスステップを配置する段階を含むことができる。中温駆動プロセスステップは、このフローの後の方に配置することができる。最後に、高温駆動に曝されるべきではない影響を受けやすいステップは、組み合わされたフローでの可能な限り遅い段階に配置される。
【００２１】
「論理回路及びＮＶＭ素子の両方の性能を変えることなく」とは、論理回路及びＮＶＭ素子の両方が別個の回路基板上で同じ製造ステップで製造されたように動作することを意味する。「製造ステップのシーケンスを変えることなく」とは、どのような製造ステップも個々に或いは全体として変更されず、ステップの順序が同じままであることを意味する。
【００２２】
本発明の実施形態によれば、製造ステップの第２セットで形成されたＮＶＭ素子は、窒化物読出し専用メモリ（ＮＲＯＭ）素子とすることができる。ＮＲＯＭ素子及びＣＭＯＳは、シャロートレンチ分離（ＳＴＩ）の同じトレンチで形成することができる（ステップ１０３）。これは、共通のマスクを用いて、論理素子並びにＮＲＯＭ素子のＳＴＩを形成することができる点で有利とすることができる（ステップ１０４）。ＳＴＩに提供されるトレンチは、マスクを用いてエッチングすることができ、該トレンチはその後で、例えば酸化物を充填することができる。他のマスク又はプロセスステップもまた、ステップを少なくするために可能な場合には組み合わせることができる。
【００２３】
ＮＲＯＭ素子を形成するためにＳＴＩを使用することは、公知の技術である。例えば、Ｐａｌｍらに付与された米国特許６，７９４，２４９号は、仮想接地アーキテクチャで使用することができるＯＮＯ（酸化物−窒化物−酸化物）層を備えた不揮発性メモリセルを記載しており、ここでセルのアクティブ領域は、ＳＴＩによって絶縁される。開示事項が引用により本明細書に組み込まれる米国特許６，７９４，２４９号は、例えばＮＲＯＭセル、或いはＳＯＮＯＳ（半導体−酸化物−窒化物−酸化物−半導体）で構成されたセルの何らかのタイプを形成するのに使用することができる。このようなセル（例えはＮＲＯＭ及びＳＯＮＯＳ）は、チャンネルホットエレクトロンによってプログラムすることができ、ホットホールを使用して消去することができる。
【００２４】
ここで図２を参照すると、本発明の実施形態による論理回路と共に不揮発性メモリを埋め込むためのプロセスチャートのより具体的な非制限的実施例を示している。プロセスステップは単に例示的な目的のために過ぎず、本発明はこの実施例にどのようにも限定されないことが強調される。
【００２５】
上述のように、高温駆動プロセスステップ（参照数字４０で示される）は、限定ではないが、ＯＮＯ形成及び／又はＨＶ  ＧＯＸ形成などの組み合わされたフローの早い段階に配置することができる。高温駆動ステップではない幾つかのプロセスは、該高温駆動ステップとほぼ同時に実行することができる。例えば、共通ＳＴＩは、ＯＮＯの前に形成することができ、高電圧深ｎウェルは、ＨＶ  ＧＯＸの前に形成することができる。次に、限定ではないが、既存の論理ＣＭＯＳのための低電圧／中電圧ＧＯＸ、ＨＶ  ＣＭＯＳのための高電圧スレショルド電圧ドーパントを含む、中温駆動プロセスステップ（参照数字４２で示される）が続くことができる。最後に、高温駆動に曝されるべきではない影響を受けやすいステップ（参照数字４４で示される低音駆動ステップと呼ばれる）は、組み合わされたフローのできるだけ遅い段階に配置される。このようなステップは、限定ではないが、ＮＲＯＭのためのビットライン形成、既存の論理ＣＭＯＳのための低電圧／中電圧ＬＤＤ（低ドープのドレイン）、ＨＶ  ＣＭＯＳのためのＨＶ  ＬＤＤ、ドレイン及びソース注入、並びに既存の論理ＣＭＯＳ及びＨＶ  ＣＭＯＳのためのドレイン／ソース／ビットライン／ポリサリサイデーションを含むことができる。金属化、接点、パッシベーション、及びパッドは、３つの素子全てについて形成することができる。
【００２６】
高温駆動及び中温駆動ステップの幾つかを形成する順序は、本発明の種々の実施形態により修正できる点に留意されたい。例えば、ＨＶｐ−ウェル又はセル−ウェル或いは両方は、ＯＮＯ形成の前／中／後、或いはＭＶ  ＧＯＸ形成の前／中／後、或いはＬＶ  ＧＯＸ形成の前／中／後に実装（形成）することができる。幾つかの注入は、ＧＯＸステップの１つの前に実装（形成）することができる。ビットライン注入は、ポリ注入後に実装（形成）することができる。
【００２７】
ここで図３を参照すると、本発明の実施形態による既存のＬＶ及び中電圧デバイスにＨＶ  ＣＭＯＳデバイス及びＮＲＯＭデバイスを統合する、埋め込みプロセスフローのためのマスクシーケンスのより具体的な非制限的実施例が示されている。これらのステップは単に例示の目的に過ぎず、本発明はどのようにもこの実施例に限定されないことが強調される。
【００２８】
例示された非制限的な実施例では、ＬＶ及びＭＶ論理回路のためのシャロー分離トレンチだけでなく、高電圧素子及びＮＲＯＭも単一の共通マスクでエッチングすることができる。言い換えると、第１ステップで、論理ＣＭＯＳ、高電圧素子、及びＮＲＯＭの全てのデバイスについて分離が形成される。
【００２９】
その後、高電圧深ｎ−ウェルを形成することができる。次いで、ＯＮＯ領域をブロックするアレイは、ＣＭＯＳ回路領域にＯＮＯをエッチングするために形成することができる。高電圧深ｐ−ウェルは、アレイウェルと共に形成し、１つのウェルにマージすることができる。
【００３０】
その後、第１高電圧ゲート酸化物層を形成することができ、続いて、低電圧／中電圧ｎ−ウェル及び低電圧／中電圧ｐ−ウェルを形成することができる。次いで、スレショルド電圧ｎ−ドーパント（Ｖｔｎ）及びスレショルド電圧ｐ−ドーパント（Ｖｔｐ）を添加し（両方とも低電圧）、続いてＨＶ  Ｖｔ注入を添加することができる。第２ゲート酸化物を形成した後で、プラスチック蒸着及びパターン形成及びアレイビットライン及び他の注入が続くことができる。次いで、１つ又はそれ以上の低ドープ又は中ドープのソース／ドレイン拡張注入ＮＬＤＤ（ｎ−低ドープのドレイン）及びＰＬＤＤ（ｐ−低ドープのドレイン）を形成することができる。その後、種々のｎ＋及びｐ＋ドーパント、接点、金属層、バイア、及びパッドを形成することができる。例えば、堆積した金属がシリコン及びポリシリコンと直接接触するエリアにだけシリサイド接点が形成されることを意味する、自己整合されたシリサイドプロセスであるサリサイドプロセスを実施することができる。ドーパントは、ホウ素、燐、及び他の種のマスクされた注入、及びその後の、例えば当該技術分野で公知のドーピングの焼きなましを伴うことができる。
【００３１】
２つ以下に過ぎない追加マスクを付加することによってＮＲＯＭ素子を形成できること、及び４つ以下に過ぎない追加マスクを付加することによって比較的高い電圧の回路素子を形成することができることが、図３に示された実施例から理解される。更に複雑な回路であっても、４つ以下に過ぎない追加マスクを付加することによってＮＲＯＭ素子を形成できること、及び合計で６つ以下の追加マスクを付加することによってＮＲＯＭ素子を備えた高電圧回路素子を形成できることが企図される。更に、特定の比較的単純な回路では、１つだけの追加マスクを付加することによってＮＲＯＭ素子を形成することができ、１つだけの追加マスクを付加することによって比較的高い電圧の回路素子を形成できることが企図される。
【００３２】
本発明により、１ビット当たり６Ｆ２のプロセス最小特徴サイズを有するＮＶＭ素子と共に埋め込んだ論理回路を用いて回路基板を形成することができるが、本発明はこの値に限定されるものではない。これは、埋め込み型ＮＶＭ素子において通常１ビット当たり１５Ｆ２を必要とする従来技術に比べると有意な改善である。
【００３３】
簡単且つ明確にするために、マスキング及びエッチングを伴う詳細なステップ（例えば保護層、熱酸化、洗浄などを施工及び除去する段階）は明記されていない点に留意されたい。このようなプロセスは、当業者にはよく知られており、当業者にはより詳細な説明は必要ではない。
【００３４】
要約すると、本発明の非制限的な実施形態によれば、本発明を用いて、限定ではないが、ＥＰＲＯＭ（電気的プログラム可能読出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラム可能読出し専用メモリ）、ＯＴＰ（ワンタイムプログラミング）、フラッシュ、コードフラッシュ、データフラッシュ、シリアルフラッシュ、ＲＯＭ（読出し専用メモリ）取り替え、及びシングル又はマルチＮＶＭセルなどの同じプロセスフローでの１つより多いＮＶＭアーキテクチャを組み込むことができる。
【００３５】
本発明は、上記の本明細書で具体的に図示され説明されたものに限定されるものではない点は当業者には理解されるであろう。逆に、本発明の範囲は、添付の請求項によって定義される。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態による不揮発性メモリデバイス及びＨＶ  ＣＭＯＳデバイスを既存の高速ＬＶＣＭＯＳプロセスと組み合わせるための一般化された方法を示す図である。
【図２】本発明の実施形態による論理回路と共に不揮発性メモリを埋め込むためのプロセスチャートのより具体的な非制限的実施例である。
【図３】本発明の実施形態による既存のＬＶ及び中電圧（ＭＶ）デバイスをＨＶＣＭＯＳデバイス及びＮＲＯＭデバイスと統合する埋め込みプロセスフローのためのマスクシーケンスの非制限的な実施例である。
【図１】
2006344945.tif 000003
【図２】
2006344945.tif 000004
【図３】
2006344945.tif 000005
【外国語明細書】
2006344945000001.pdf