(57)【要約】【課題】ジャンクションＦＥＴが形成されることを防止して黒スミアを抑制する。【解決手段】  光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第１拡散層を形成する工程と、前記光電変換素子の形成領域の前記第１拡散層上に一導電型の第２拡散層を形成する工程と、前記トランジスタの形成領域の前記第１の拡散層上に、前記第２拡散層と連続するように一導電型の第３拡散層を形成する工程と、前記第３拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、前記ゲート電極を形成する工程と、前記ゲート電極及び突部上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする。【選択図】      図１
2006237309.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、
前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第１拡散層を形成する工程と、
前記光電変換素子の形成領域の前記第１拡散層上に一導電型の第２拡散層を形成する工程と、
前記トランジスタの形成領域の前記第１の拡散層上に、前記第２拡散層と連続するように一導電型の第３拡散層を形成する工程と、
前記第３拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、
前記ゲート電極を形成する工程と、
前記ゲート電極及び突部上に絶縁膜を形成する工程と、
前記絶縁膜にコンタクトホールを形成する工程と、
前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記ソース領域は、前記コンタクトホールを介して不純物を導入することによって形成することを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記突部は、前記基板のエッチングによって形成されることを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項４】
前記突部は、前記基板表面に酸化膜を形成し、前記酸化膜をエッチングすることで形成されることを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項５】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置において、
基板と、
前記光電変換素子及び前記トランジスタの形成領域の前記基板に形成された第１拡散層と、
前記光電変換素子の形成領域の前記第１の拡散層上に形成された第２拡散層と、
前記トランジスタの形成領域の前記第１の拡散層上に形成され、前記第２拡散層と連続して形成された第３拡散層と、
前記第３拡散層上方の前記基板上に形成された、開口部を有するゲート電極と、
前記ゲート電極の前記開口部の前記基板表面において突出した形状を有する突部と、
前記ゲート電極及び突部を含む基板上方に形成された絶縁膜と、
前記突部の基板表面近傍に形成されるソース領域と、
前記突部上の前記絶縁膜に形成されたコンタクトホールとを具備したことを特徴とする固体撮像装置。
【請求項６】
前記ソース領域は、前記突部上から不純物の拡散によって形成されたことを特徴とする請求項５に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、黒スミアの発生を防止するようにした固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うためのトランジスタとを有している。
【０００４】
図１２は特許文献１に開示されているイメージセンサを示す模式的断面図である。
【０００５】
図１２のイメージセンサは、基板１１９上において、各単位画素毎に、受光ダイオード１１１と絶縁ゲート型電界効果トランジスタ１１２とが隣接配置されている。トランジスタ１１２のゲート電極１１３はリング状に形成されており、ゲート電極１１３の中央の開口部分には、ソース領域１１４が形成されている。ゲート電極１１３の周辺にはドレイン領域１１５が形成されている。
【０００６】
受光ダイオード１１１の開口領域から入射した光によって発生した電荷（光発生電荷）は、ゲート電極１１３下方のＰ型のウェル領域１１６に転送されて、この部分に形成されたキャリアポケット１１７に蓄積される。キャリアポケット１１７に蓄積された光発生電荷によってトランジスタ１１２の閾値電圧が変化する。これにより、入射光に対応した信号（画素信号）を、トランジスタ１１２のソース領域１１４から取り出すことができるようになっている。
【０００７】
なお、特許文献１の装置では、同一列に配列された単位画素の出力は、共通のソース線を介して取り出されるようになっている。トランジスタ１１２のゲートに印加する電圧をライン毎に制御することで、共通のソース線に接続された各単位画素のうち所定のラインの単位画素からの選択的な読み出しを可能にしている。即ち、読み出しを行う単位画素（選択画素）のトランジスタ１１２には比較的高いゲート電圧を印加し、他の読み出しを行わない単位画素（非選択画素）のトランジスタ１１２には比較的低いゲート電圧を印加する。高いゲート電圧を印加したトランジスタの出力の方が低いゲート電圧を印加したトランジスタの出力よりも高く、ソース線から選択画素の出力を得ることができる。
【特許文献１】特開２００１−１７７０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図１２の単位画素のソース領域１１４形成工程においては、不純物として例えばリンを注入する。ところが、リンは拡散係数が高いことから、ソース領域形成に必要なドーズ量でのイオン注入によって、ソース領域１１４下方のウェル領域１１６の一部（斜線領域）までリンが拡散されてしまう。即ち、ソース領域１１４が比較的深い位置まで形成され、ソース領域１１４によってウェル領域１１６が侵食されてしまい、侵食された部分とその隣接部分とによる破線にて囲った領域１３２において、ジャンクション電界効果トランジスタ（以下、ジャンクションＦＥＴともいう）が形成されてしまう。
【０００９】
図１３は図１２の単位画素の等価回路を示す説明図である。ゲート電極１１３周辺のドレイン領域１１５とＮ型の拡散層１１８とは電気的に接続されており、図１３に示すように、ドレイン領域１１５からソース領域１１４にいたるリーク経路１２５が形成される。Ｎ型拡散層１１８とソース領域１１４との間には、領域１３２においてＪＦＥＴ（図１３のジャンクショントランジスタＴr1）が形成されている。
【００１０】
図１４は横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域１１４及びその下方のウェル領域１１６における濃度分布を示すグラフである。
【００１１】
図１４の曲線ａはウェル領域１１６形成時の不純物注入による不純物濃度分布を示している。曲線ａは、不純物を基板表面から若干離間したウェル領域１１６形成位置に対応した深さに注入したことを示している。これにより、ウェル領域１１６の拡散層１１８近傍における不純物濃度は比較的高い値となっている。
【００１２】
曲線ｂはソース領域１１４形成時の不純物注入による不純物濃度分布を示している。基板表面近傍にソース領域１１４を形成するようにイオン注入が行われる。しかし、上述したように、ソース領域形成時のイオン注入によって不純物は比較的深い領域まで拡散する。これにより、ソース領域１１４の不純物濃度分布は、図１４の曲線ｃに示すものとなる。曲線ａ，ｃの比較から明らかなように、ウェル領域１１６はソース領域１１４の下方領域において、ソース領域形成のための不純物の影響によって濃度が低下する。
【００１３】
なお、ソース領域１１４下方以外の領域のウェル領域１１６では、ソース領域１１４によるこのような侵食は生じない。つまり、ゲート電極１１３直下に形成したキャリアポケット１１７及びその下方のウェル領域１１６は高い濃度のＰ型で形成されるのに対し、ソース領域１１４の下方のウェル領域１１６は侵食されてしまい、侵食された部分とそれに隣接する濃いＰ型のウェル領域１１６とによってジャンクションＦＥＴが形成される。
【００１４】
曲線ｃに示すように、ソース領域１１４の下方のウェル領域１１６は電位障壁が著しく低下し、トランジスタ１１２が導通していない場合でも、ジャンクションＦＥＴ（Ｔr1）は導通して、リーク経路１２５はドレイン領域１１５からソース領域１１４まで導通状態となる。このように、特許文献１の装置では、トランジスタ１１２が導通していない場合でも、ドレイン領域１１５とソース領域１１４との間にＪＦＥＴによるリーク経路１２５が形成される。
【００１５】
このため、トランジスタ１１２の特性は、特にゲート電圧Ｖｇが比較的低いレベルの領域において、リーク電流の影響を受けてしまう。このリーク電流の影響によって、非選択画素の出力が大きくなり、正確な受光量を検出することができなくなってしまうことがある。例えば、一部に強い光が入射した場合には、この強い光の入射光の影響によって黒く表示される縦筋ノイズ（以下黒スミア）が発生してしまうことがあるという問題点があった。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、ジャンクショントランジスタによるリーク電流を抑制し、変調トランジスタの特性を改善して、高画質化を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る固体撮像装置の製造方法は、光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第１拡散層を形成する工程と、前記光電変換素子の形成領域の前記第１拡散層上に一導電型の第２拡散層を形成する工程と、前記トランジスタの形成領域の前記第１の拡散層上に、前記第２拡散層と連続するように一導電型の第３拡散層を形成する工程と、前記第３拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、前記ゲート電極を形成する工程と、前記ゲート電極及び突部上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする。
【００１８】
このような構成によれば、基板上に第１拡散層が形成され、この第１拡散層上に、第２及び第３拡散層が形成される。第２拡散層は、光電変換素子形成領域に形成されて、光発生電荷を発生させる。第３拡散層はトランジスタの形成領域に形成されて、第２拡散層からの光発生電荷が転送されて、トランジスタのチャネルの閾値電圧を制御する。ゲート電極の開口部の基板表面は突出した形状の突部が設けられる。ソース領域は、この突部の基板表面近傍に設けられる。突部が基板の他の部分から突出して形成されているので、ソース領域は基板の浅い範囲にのみ形成される。これにより、第１拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【００１９】
また、前記ソース領域は、前記コンタクトホールを介して不純物を導入することによって形成することを特徴とする。
【００２０】
このような構成によれば、基板上方に形成された絶縁膜には、突部上方においてコンタクトホールが形成される。このコンタクトホールを介して、ゲート電極の開口部の突部から不純物を導入して、ソース領域を形成する。これにより、ソース領域は基板の浅い範囲にのみ形成され、第１拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【００２１】
また、前記突部は、前記基板のエッチングによって形成されることを特徴とする。
【００２２】
また、前記突部は、前記基板表面に酸化膜を形成し、前記酸化膜をエッチングすることで形成されることを特徴とする。
【００２３】
このような構成によれば、基板表面から突出した突部を形成することができる。
【００２４】
また、本発明に係る固体撮像装置は、光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置において、基板と、前記光電変換素子及び前記トランジスタの形成領域の前記基板に形成された第１拡散層と、前記光電変換素子の形成領域の前記第１の拡散層上に形成された第２拡散層と、前記トランジスタの形成領域の前記第１の拡散層上に形成され、前記第２拡散層と連続して形成された第３拡散層と、前記第３拡散層上方の前記基板上に形成された、開口部を有するゲート電極と、前記ゲート電極の前記開口部の前記基板表面において突出した形状を有する突部と、前記ゲート電極及び突部を含む基板上方に形成された絶縁膜と、前記突部の基板表面近傍に形成されるソース領域と、前記突部上の前記絶縁膜に形成されたコンタクトホールとを具備したことを特徴とする。
【００２５】
このような構成によれば、光電変換素子形成領域に発生した光発生電荷は、第２拡散層から第３拡散層に転送される。第３拡散層内に保持された光発生電荷によってトランジスタのチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号がトランジスタから出力される。ゲート電極の開口部には、突部が設けられる。基板上方に形成された絶縁膜には、突部上方においてコンタクトホールが形成される。ソース領域は、突部の基板表面近傍に形成される。従って、ソース領域は突部以外の基板表面の比較的浅い範囲に形成されることになる。即ち、第１拡散層とソース領域との間の距離が大きくなり、ジャンクショントランジスタは形成されにくくなって、黒スミアの発生を抑制することができる。
【００２６】
また、前記ソース領域は、前記突部上から不純物の拡散によって形成されたことを特徴とする。
【００２７】
このような構成によれば、コンタクトホールを介して、突部上から不純物を導入して、ソース領域を形成する。従って、ソース領域は基板の浅い範囲にのみ形成される。これにより、第１拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２９】
図１は本発明の一実施の形態に係る固体撮像装置の１センサセルの断面形状を示す模式的な断面図、図２は本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す説明図である。なお、図１は図２のＡ−Ａ’線断面図である。図３は素子の全体構造を等価回路によって示す回路ブロック図である。図４は本実施の形態におけるトランジスタ特性を示すグラフである。図５乃至図１１は製造方法を素子の断面形状及びマスクの平面形状によって説明するための工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００３０】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００３１】
先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセンサセルを示している。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。なお、図１は図２のＡ−Ａ’線で切断したセルの断面構造を示している。
【００３２】
図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。
【００３３】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域においては、基板１の表面に配線層を形成する段階において、光を透過する開口領域が形成される。基板１表面の比較的浅い位置には前記開口領域よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を収集する第２拡散層としての収集ウェル４が形成されている。収集ウェル４上には基板１の表面に、ピニング層としてのＮ型の拡散層３２が形成されている。
【００３４】
収集ウェル４と略同じ基板深さの位置には、変調トランジスタＴＭ形成領域にＰ型のウェルであり、収集ウェル４に収集された光発生電荷が転送されて変調トランジスタＴＭを制御するための第３拡散層としての変調用ウェル５が形成されている。なお、図１の例では、収集ウェル４と変調用ウェル５とは、一体的に形成されたＰウェル２４の各部分によって構成されるが、別々に形成してもよい。
【００３５】
変調用ウェル５上には、基板１表面に環状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口６ｅ部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７（図２の網線部）が形成されている。なお、図２ではリングゲート６及び後述するキャリアポケット等は円形状で示してあるが、楕円形状或いは任意の多角形状（例えば８角形状）であってもよい。
【００３６】
リングゲート６は、図１に示すように、下層からポリシリコン層６ａ、タングステンシリサイド層６ｂ及び酸化膜層６ｃによって構成されているが、例えばポリシリコン層からなる単層構造であってもよい。
【００３７】
本実施の形態においては、開口６ｅ部分には、基板１が突形状に形成されて、表面が他の部分よりも高い位置に形成された突部３５が設けられる。ソース領域７は、図１に示すように、突部３５の基板表面の近傍に形成される。
【００３８】
リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域（図示せず）が形成される。
【００３９】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図２の斜線部）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００４０】
＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。
【００４１】
隣接するセル同士のフォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＴＭ）との間にアイソレーション領域２２が設けられている。基板１の比較的深い位置には、Ｐ型基板１の全域に第１拡散層としてのＮ型ウェル２１，２１’が形成されている。フォトダイオード形成領域のＮ型ウェル２１上には、Ｐ型の収集ウェル４が形成されている。収集ウェル４上の基板表面側には、ピニング層であるＮ型の拡散層３２が形成されている。Ｎ型ウェル２１は基板の比較的深い位置まで形成されている。
【００４２】
一方、変調トランジスタＴＭ形成領域においては、基板１上にＰ型埋込層２３が形成されている。Ｐ型埋込層２３によってＮ型ウェル２１’は基板の比較的浅い位置までに制限される。Ｐ型埋込層２３上のＮ型ウェル２１’上には、Ｐ型の変調用ウェル５が形成されている。変調用ウェル５内には、キャリアポケット１０が形成されている。
【００４３】
キャリアポケット１０は、リングゲート６の下方に、平面的には環状に形成されている。キャリアポケット１０は、Ｐ+拡散による十分に濃い濃度の拡散層である。
【００４４】
変調トランジスタＴＭ形成領域においては、基板表面にゲート酸化膜３１を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ型の拡散層２７が形成される。上述したように、リングゲート６は、導電材料によるポリシリコン層６ａ、タングステンシリサイド層６ｂ及び絶縁層６ｃによる３層構造を有する。また、リングゲート６の側面にはサイドウォール６ｄが形成されている。
【００４５】
リングゲート６の中央開口６ｅ部分には、基板が突形状に形成されて表面が他の部分よりも高い位置に位置する突部３５が形成される。突部３５の表面近傍領域には、Ｎ+拡散層によるソース領域７が形成されている。ソース領域７とチャネル２７とは近接している。なお、図１の例では、突部３５の全体にチャネルドープされた例を示しているが、ソース領域７とチャネル２７とが電気的に接続されていれば、突部３５の全体にチャネルドープを施さなくてもよい。
【００４６】
また、リングゲート６の周囲の基板表面にはＮ型拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ型拡散層２７はソース領域７とドレイン領域８とに電気的に接続される。また前記アイソレーション領域２２はＮ型ウェル２１、２１’及びドレイン領域８とに電気的に接続される。
【００４７】
ドレイン領域８、拡散層２２、拡散層２１、拡散層２１’及び拡散層３２がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域下方においては、拡散層３２と収集ウェル４との境界面、拡散層２１と収集ウェル４の境界面から空乏層が収集ウェル４の全体及びその周囲に広がる。空乏領域において、前記開口領域を介して入射した光による光発生電荷が生じる。そして、上述したように、発生した光発生電荷は収集ウェル４に収集されるようになっている。
【００４８】
収集ウェル４に収集された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００４９】
リングゲート６及び突部３５を含み、基板表面の全域に、層間絶縁膜４１が形成されている。ソース領域７上、即ち、突部３５上の層間絶縁膜４１には、コンタクトホール４２が形成されており、コンタクトホール４２には導電材料（図示せず）が埋め込まれるようになってている。そして、この導電材料が層間絶縁膜４１上に形成される図示しない配線層に接続されるようになっている。
【００５０】
本実施の形態においては、後述するように、ソース領域７はコンタクトホール４２を介したイオン注入によって形成される。この場合において、突部３５の表面は、基板１の他の部分よりも高い位置に形成される。従って、ソース領域７形成のための不純物を突部３５の表面から注入すると、形成されるソース領域７は、突部３５以外の基板の表面近傍の比較的浅い位置までに拡散する。
【００５１】
なお、図１では、ソース領域７は、突部３５の表面から突部３５以外の基板１の表面と略等しい位置まで形成されているが、ソース領域７は、突部３５以外の基板１の表面から比較的浅い範囲に形成されていればよい。この構成によって、Ｎ型ウェル２１’からソース領域７へのリーク電流の経路長が長くなり、リーク電流を流れにくくすることができる。
【００５２】
＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００５３】
固体撮像装置６１は図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６３〜６５とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００５４】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷は収集ウェル４（図３では接続点ＰＤＷに相当）内に収集される。収集ウェル４に収集された光発生電荷は、変調トランジスタＴＭの閾値変調用の変調用ウェル５（図３では接続点ＴＭＷに相当）内のキャリアポケット１０に転送されて保持される。
【００５５】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００５６】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース領域７及びドレイン領域８に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。なお、ソース領域７からは、突部３５及びコンタクトホール４２内の導電材料４３等を介して層間絶縁膜４１上の図示しない配線に信号が出力される。
【００５７】
図示しないセル３の各部には図３に示すように、垂直駆動走査回路６３、ドレイン駆動回路６４及び水平駆動走査回路６５から信号が供給されるようになっている。垂直駆動走査回路６３は、各行のゲート線６７に走査信号を供給し、ドレイン駆動回路６４は各列のドレイン領域８にドレイン電圧を印加する。また、水平駆動走査回路６５は、各ソース線６６に接続されたスイッチ６８に駆動信号を供給する。
【００５８】
各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線６６と垂直方向に配列された複数のゲート線６７との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線６７に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線６６に接続される。
【００５９】
複数のゲート線６７の１つにオン信号（選択ゲート電圧）を供給することで、オン信号が供給されたゲート線６７に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線６６を介して画素信号が出力される。垂直駆動走査回路６３は１フレーム期間においてゲート線６７にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時に各ソース線６６から読み出されて各スイッチ６８に供給される。１ライン分の画素信号は水平駆動走査回路６５によって、スイッチ６８から画素毎に順次出力（ライン出力）される。
【００６０】
各ソース線６６に接続されたスイッチ６８は、共通の定電流源（負荷回路）６９を介して映像信号出力端子７０に接続されている。各センサセル３の変調トランジスタＴＭのソースは定電流源６９に接続されることになり、センサセル３のソースフォロワ回路が構成される。
【００６１】
＜作用＞
上述した特許文献１の装置においても、同一列の全ての変調トランジスタのソース領域を共通接続して、選択行と非選択行とで変調トランジスタのゲートに印加する電圧を制御することで、所望の行の変調トランジスタのソース電圧を検出するようになっている。即ち、選択行の全画素について、ゲート電極の電位（Ｖｇ）を高く設定し、非選択行のゲート電極の電位（Ｖｇ）を接地電位とする。
【００６２】
また、各単位画素同士のばらつきや、各種ノイズの除去のために、読出し動作において、選択行の光信号の読出し動作に続いて、非選択行の画素への電位付与状態はそのままにして、その選択行の画素を初期化し、引き続き、初期化した状態での閾値電圧を読み出す。そして、光発生電荷量に対応する閾値電圧と初期化した状態での閾値電圧の差の信号を算出し、正味の光信号成分を映像信号として出力する。
【００６３】
特許文献１の装置における読み出し処理を変調トランジスタＴＭの特性を示す図４を用いて説明する。図４の特性Ａは暗時におけるＶｇ（ゲート電圧）−Ｖｓ（ソース電圧）特性を示し、特性Ｂは通常の光の入射時におけるＶｇ−Ｖｓ特性を示し、特性Ｃは極めて強い光の入射時におけるＶｇ−Ｖｓ特性を示し、特性Ｄはクリア時におけるＶｇ−Ｖｓ特性を示している。
【００６４】
図４において、矢印の範囲は、通常レベルの入射光が入射した選択行の画素に基づく画素信号のレベルＶｓａとその初期化後のノイズ成分による画素信号のレベルＶｎｂとの差分を示している。また、レベルＶｃは極めて明るい入射光が入射した非選択行の画素に基づく画素信号のレベルを示している。通常の強さの光が入射した場合には、選択行の画素の画素信号として、レベルが（Ｖｓａ−Ｖｎｂ）（矢印の範囲）の信号が得られる。
【００６５】
いま、所定の列において、選択行の画素には通常レベルの入射光が入射し、非選択行の画素の１つに極めて明るい入射光が入射するものとする。選択行の画素に基づく初期化前の画素信号のレベルはＶｓａとなる。しかし、選択行の初期化後の画素信号のレベルＶｎｂは、極めて強い光が入射した場合の非選択行の画素に基づく画素信号のレベルＶｃよりも低い。同一列ではソース領域は共通接続されていることから、初期化後の読み出し時には、より高いレベルＶｃが初期化後の画素信号のレベルとして得られる。即ち、選択行の画素の画素信号として、レベルが（Ｖｓａ−Ｖｃ）の信号が出力されることになる。（Ｖｓａ−Ｖｃ）は比較的小さい値であり、この画素信号出力に基づく表示は黒くなる。極めて強い光が入射した画素の初期化が行われるまでは、当該ソース線６６に接続された各画素の出力は、全て比較的小さい値となって、画面表示は垂直方向の黒スミアとなる。
【００６６】
これに対し、本実施の形態においては、ソース領域７の形成位置において基板表面を突形状に形成して突部３５を設けることによって、強い光が入射した場合の黒スミアの発生を防止するようになっている。
【００６７】
先ず、センサセル３のフォトダイオードＰＤの光検出及び光発生電荷の収集動作並びに変調トランジスタＴＭの読み出し動作について説明する。
【００６８】
変調トランジスタＴＭのリングゲート６に低いゲート電圧を印加し、ドレイン領域８にトランジスタの動作に必要な例えば約２〜４Ｖの電圧（ＶＤＤ）を印加する。これにより、Ｎ型ウェル２１が空乏化する。また、ドレイン領域８とソース領域７との間に電界が生じる。
【００６９】
フォトダイオードＰＤの開口領域２を介して入射した光が、空乏化したＮ型ウェル２１に入射することで、電子−正孔対（光発生電荷）が生じる。Ｐ型の収集ウェル４は高濃度のＰ型不純物が導入されてポテンシャルが低くなっており、Ｎ型ウェル２１に発生した光発生電荷は収集ウェル４に収集される。更に、光発生電荷は収集ウェル４から変調トランジスタ形成領域内の変調用ウェル５に転送されて、キャリアポケット１０に蓄積される。
【００７０】
この場合には、キャリアポケット１０の下方における変調用ウェル５の膜厚が比較的薄く形成されており、光発生電荷は大部分が基板表面近傍のキャリアポケット１０に蓄積される。これにより、高い変調効率を得ることができる。
【００７１】
キャリアポケット１０に蓄積された光発生電荷によって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択画素のリングゲート６に例えば約２〜４Ｖのゲート電圧（選択ゲート電圧）を印加し、ドレイン領域８に例えば約２〜４Ｖの電圧ＶＤＤを印加する。更に、変調トランジスタＴＭのソース領域７に定電流源６９によって一定の電流を流す。これにより、変調トランジスタＴＭはソースフォロワ回路を形成し、光発生電荷による変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して、出力電圧が変化する。即ち、入射光に応じた出力が得られる。
【００７２】
初期化時には、キャリアポケット１０、収集ウェル４及び変調用ウェル５内に残留する電荷を排出する。例えば、変調トランジスタＴＭのドレイン領域８及びリングゲート６に５Ｖ以上の高い正電圧を印加する。ソース領域７の下方においては、変調用ウェル５下方のＮ型ウェル２１’の厚さは薄く、また、Ｎ型ウェル２１’に面する基板１には高濃度のＰ型埋込層２３が形成されているので、リングゲート６に印加した電圧による影響は変調用ウェル５（特にソース領域７下方）及びその隣接領域にのみ作用する。即ち、変調用ウェル５に急激なポテンシャル変化が生じ、光発生電荷を基板１側に掃き出すような強い電界が主として変調用ウェル５に印加されて、残留した光発生電荷は、低いリセット電圧でより確実に基板１に排出される。
【００７３】
初期化後において、非選択画素のリングゲート６には、比較的低い電圧値の非選択ゲート電圧を印加すると共に、選択画素のリングゲート６には比較的高い電圧値の選択ゲート電圧を印加する。そして、共通接続されたソース線６６から、選択画素の初期化後の信号出力を得る。
【００７４】
本実施の形態においては、ソース領域７の形成位置においては、基板表面を突形状に形成して突部３５を構成する。従って、コンタクトホール４２を介したイオン注入時には、不純物は、突部３５にインプラントされることになり、突部３５以外の基板表面からの深さが比較的浅いソース領域７が形成される。これにより、リーク経路となるジャンクションＦＥＴが形成されにくくなって、黒スミアの発生を防止することができる。
【００７５】
図４は破線太線によって本実施の形態におけるトランジスタ特性の変化を示している。本実施の形態におけるトランジスタ特性は、ソース領域７が突部３５以外の基板表面からの深さが浅く形成されて、Ｎ型ウェル２１’からソース領域７へのリーク電流経路が遮断されることから、変調トランジスタＴＭは低いゲート電圧の範囲においても、直線性が良好となる。図４は実線及び破線太線によって変調トランジスタＴＭの特性を示しており、各特性Ａ〜Ｄは、破線太線にて変化を示すように、比較的低いゲート電圧の範囲においても、直線性に優れたＶｇ−Ｖｓ特性となる。
【００７６】
図４に示すように、強い光が入射した非選択画素においても、十分に低い非選択ゲート電圧を印加した場合には、画素信号の出力レベルＶｃ’は初期化後の選択画素の画素信号レベルＶｎｂよりも低くなる。これにより、同一列の各画素が共通のソース線６６に接続されている場合でも、十分に高い選択ゲート電圧を変調トランジスタＴＭのリングゲート６に印加することによって、初期化前後の画素信号として選択画素から得た画素信号を得ることができる。即ち、極めて強い光が入射した場合でも、通常の明るさの光が入射した場合と同様に、選択画素に基づく初期化前後の信号が得られることになり、入射光量に応じた正常な画素信号を出力することができ、黒スミアの発生を防止することができる。
【００７７】
＜プロセス＞
次に、素子の製造方法について図５乃至図１１の工程図を参照して説明する。なお、図５乃至図１１においては、左側に素子の断面形状を示し、右側に左側の素子の製造工程に用いるマスクの平面形状を示している。図５乃至図１１においては、右側のＡ−Ａ’切断線の位置における断面を左側の断面形状で示している。また、図５乃至図１１において、基板上の矢印はイオン打ち込みを行うことを示している。
【００７８】
図５（ａ）に示すように、用意したＰ基板１の全面に、例えばボロン（Ｂ）イオンをイオン打ち込みして、基板１表面側において、Ｐ型ウェル２４を形成する。このＰ型ウェル２４は、フォトダイオード形成領域において収集ウェル４を構成し、変調トランジスタ形成領域において、変調用ウェル５を構成する。
【００７９】
次に、フォトダイオード形成領域以外の部分にレジストマスク９１を形成して、例えば燐（リン（Ｐ））イオンの打ち込みを行ってＮ型ウェル２１を形成する（図５（ｅ））。このイオン注入はフォトダイオード形成領域について比較的深い位置まで行う（図５（ｂ））。
【００８０】
次に、基板１にリンのイオン打ち込みを行うことによって、Ｐ型ウェル２４の下方にＮ型ウェルを形成する。こうして、フォトダイオード形成領域についてはＮ型ウェル２１、変調トランジスタ形成領域についてはＮ型ウェル２１’が形成される（図５（ｃ））。
【００８１】
次に、図５（ｆ）に示すレジストマスク９２を用いて、変調トランジスタ形成領域において、Ｐ型不純物を深くイオン注入して、Ｐ型埋込層２３を形成する（図５（ｄ））。更に、同一のレジストマスク９２を用いて、基板１表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ型拡散層２７を形成する。なお、Ｎ型拡散層２７は、後述する突部３５を形成するために、チャネルに必要な厚さよりも深い位置まで形成する。
【００８２】
次に、図６（ａ），（ｅ）に示すように、突部３５の形成位置にレジストマスク９３を形成し、突部３５の領域以外についてエッチングを施して、基板１の表面に突形状の突部３５を形成する（図６（ｂ））。
【００８３】
次に、図６（ｃ），（ｆ）に示すように、レジストマスク９４を形成して、素子分離用のアイソレーション領域２２を形成する。次いで、図６（ｄ）に示すように、基板１表面にゲート酸化膜３１を熱酸化によって形成する。
【００８４】
次に、図７（ａ），（ｅ）に示すように、レジストマスク９５，９６を用いて、リングゲート６下方の変調用ウェル５内に、濃いＰ+拡散層によるキャリアポケット１０を形成する（図７（ｂ））。リングゲート６の平面形状は環状である。
【００８５】
次に、図７（ｃ）に示すように、変調トランジスタＴＭのリングゲート６を形成するために、ゲート酸化膜３１上に、ポリシリコン層９７、タングステンシリサイド層９８及び絶縁層９９を形成する。次に、図７（ｄ），（ｆ）に示すように、レジストマスク１００を用いたエッチングにより、３層構造のリングゲート６を形成する（図８（ａ））。
【００８６】
次に、図８（ｂ），（ｃ）に示すように、リングゲート６の中央開口６ｅを塞ぐように形成されたレジストマスク１０１及びリングゲート６をマスクとして、Ｎ型不純物をイオン注入して、基板１表面にピニング層としてのＮ型拡散層３２を形成する。
【００８７】
次に、図８（ｃ）に示すように、リングゲート６にサイドウォール６ｄを形成するために、酸化膜５１を堆積させる。次いで、図８（ｄ）に示すように、異方性エッチングによって、サイドウォール６ｄを形成する。
【００８８】
次に、図９（ａ），（ｅ）に示すように、リングゲート開口及びフォトダイオード形成領域を覆うレジストマスク１０２及びリングゲート６をマスクとして、Ｎ型不純物をイオン注入してドレイン領域８を形成する。
【００８９】
次に、基板１表面上に層間絶縁膜４１を形成した後、リングゲート６の開口中央の突部３５表面に達するコンタクトホール４２を形成する（図９（ｂ），（ｆ））。
【００９０】
次に、図９（ｃ）に示すように、コンタクトホール４２を介した基板表面へのイオン注入によって、ソース領域７を形成する。ソース領域７は基板１の表面から突出した突部３５の表面への不純物の注入により形成されていることから、不純物は突部３５に拡散し、基板表面の比較的浅い部分のみにソース領域７が形成される。これにより、Ｎ型ウェル２１’及びソース領域７によるジャンクションＦＥＴが形成されることを防止することができ、黒スミアの発生を抑制することができる。
【００９１】
以後、コンタクトホール４２に、導電材料を形成する。この導電材料は突部３５の表面のソース領域７に接続されることになる。
【００９２】
ところで、図６（ａ），（ｂ）では、レジストマスク９３を用いて、エッチングにより基板１の表面に突部３５を形成するものと説明した。具体的には、図１０又は図１１に示す手法が考えられる。
【００９３】
図１０は基板１をエッチングする手法を示している。即ち、先ず、図１０（ａ），（ｅ）に示すように、基板１表面の全域に窒化膜１２０を堆積させ、次いで、突部３５の形成位置にレジストマスク１２１を形成する。レジストマスク１２１を用いて窒化膜１２０をエッチングすることにより、窒化膜によるマスク１２０’を得る（図１０（ｂ），（ｆ）））。
【００９４】
次に、窒化膜１２０’をマスクとして、シリコン基板をエッチングする（図１０（ｃ））。最後に窒化膜１２０’を除去して、基板１の表面に突形状の突部３５を形成する（図１０（ｄ））。
【００９５】
また、図１１は基板１上の酸化膜をエッチングする手法を示している。図１１（ａ），（ｂ），（ｅ），（ｆ）に示すように、突部３５の形成位置に窒化膜１２０’を形成する点は図１０と同様である。
【００９６】
図１１の例では、次に、窒化膜１２０’をマスクとして、シリコン基板を熱酸化させて酸化膜１２２を形成する。（図１１（ｃ））。最後に酸化膜１２２及び窒化膜１２０’をエッチング除去して、基板１の表面に突形状の突部３５を形成する（図１１（ｄ））。
【００９７】
なお、突部３５を形成する工程は、ゲート電極６を形成する工程の前であれば、いずれのタイミングに実施してもよい。
【００９８】
また、上記実施の形態では、ソース領域７をコンタクトホール４２を介したイオン注入によって形成したが、層間絶縁膜４１の形成前にソース領域７を形成してもよい。
【図面の簡単な説明】
【００９９】
【図１】本実施の形態に係る固体撮像装置の１センサセルの断面形状を示す模式的な断面図。
【図２】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す説明図。
【図３】素子の全体構造を等価回路によって示す回路ブロック図。
【図４】本実施の形態におけるトランジスタ特性を示すグラフ。
【図５】素子の製造方法を説明するための工程図。
【図６】素子の製造方法を説明するための工程図。
【図７】素子の製造方法を説明するための工程図。
【図８】素子の製造方法を説明するための工程図。
【図９】素子の製造方法を説明するための平面図。
【図１０】素子の製造方法を説明するための平面図。
【図１１】素子の製造方法を説明するための平面図。
【図１２】特許文献１に開示されているイメージセンサを示す模式的断面図。
【図１３】図１２の単位画素の等価回路を示す説明図。
【図１４】横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域１１４及びその下方のウェル領域１１６における濃度分布を示すグラフ。
【符号の説明】
【０１００】
１…基板、４…収集ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１０…キャリアポケット、３５…突部、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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