(57)【要約】【課題】  素子形成領域近傍の素子分離絶縁膜に窪みが形成されることを防止することで、ゲート酸化膜の耐圧劣化やゲートのショートなどの問題発生を回避することが可能な半導体装置の製造方法を提供する。【解決手段】  第１の素子形成領域（ＡＲ）と第２の素子形成領域（ＡＲ）とが素子分離絶縁膜（１２）で分離された構造を有する半導体基板（１１）を準備し、半導体基板（１１）上に第１ゲート絶縁膜（１３）を形成し、第１ゲート絶縁膜（１３）上に所定膜（１４）を形成し、第１の素子形成領域（ＡＲ）上の所定膜（１４）上に保護膜（１５ａ）を形成し、保護膜（１５ａ）をマスクとして所定膜（１４）を絶縁膜に変換することで第２素子形成領域（ＡＲ）上に第２ゲート絶縁膜（１３ｂ）を形成し、所定膜（１４）を除去することで露出した第１ゲート絶縁膜（１３ａ）および第２ゲート絶縁膜（１３ｂ）上にそれぞれゲート電極（１７）を形成する。【選択図】          図７
2006237425.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子形成領域と第２の素子形成領域とが素子分離絶縁膜で分離された構造を有する半導体基板を準備する工程と、
前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に所定膜を形成する工程と、
前記第１の素子形成領域上の前記所定膜上に保護膜を形成する工程と、
前記保護膜をマスクとして前記所定膜を絶縁膜に変換することで前記第２の素子形成領域上に第２ゲート絶縁膜を形成する工程と、
前記保護膜および絶縁膜に変換されずに残った前記所定膜を除去する工程と、
前記所定膜を除去することで露出した前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上にそれぞれゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記所定膜はシリコン膜であり、
前記第２ゲート絶縁膜を形成する工程は、熱酸化であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート絶縁膜はシリコン酸化膜であり、
前記所定膜はシリコン膜であり、
前記保護膜はシリコン窒化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に異なる耐圧を持つトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、異なる耐圧を持つトランジスタを有する半導体装置が存在する（例えば以下に示す特許文献１から３参照）。このような半導体装置では、異なる厚さのゲート酸化膜を用いることで、同一半導体基板上に形成された異なる耐圧のトランジスタが実現されていた。図１に、異なる耐圧を持つトランジスタを有する半導体装置の従来技術による製造プロセスを示す。
【０００３】
従来技術では、まず、図１（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法を用いて素子分離絶縁膜１０２を形成することで、半導体基板１０１にアクティブ領域ＡＲとフィールド領域ＦＲとを形成する。
【０００４】
次に、半導体基板１０１表面を熱酸化処理することで、図１（ｂ）に示すように、高耐圧用の膜厚よりも薄いゲート酸化膜１０３Ａを表面全体に形成する
次に、ゲート酸化膜１０３Ａ上に所定のレジスト液をスピン塗布し、これに既知の露光処理および現像処理を施すことで、高耐圧側の領域にのみレジストパターンＲ１０１を形成する。次に、既知のエッチング法を用いることで、レジストパターンＲ１０１をマスクとして低耐圧側の領域におけるゲート酸化膜１０３Ａを除去する。これにより、図１（ｃ）に示すように、高耐圧側の領域にのみにゲート酸化膜１０３ａが残る。なお、残ったゲート酸化膜１０３ａ上のレジストパターンＲ１０１は、エッチング完了後に除去される。
【０００５】
次に、半導体基板１０１全面を熱酸化処理することで、図２（ａ）に示すように、低耐圧用の膜厚を有するゲート酸化膜１０４を表面全体に形成する。この際、高耐圧側の領域には、ゲート酸化膜１０３ａとゲート酸化膜１０４とが積層されたゲート酸化膜１０３が形成される。このため、図１（ｂ）において形成されるゲート酸化膜１０３ａの膜厚は、ゲート酸化膜１０３の膜厚が高耐圧用の膜厚となる値に制御されている必要がある。
【０００６】
次に、ゲート酸化膜１０３ａおよび１０４が形成された半導体基板１０１全面にポリシリコンを堆積させ、これを既知のフォトリソグラフィ法およびエッチング法を用いて加工することで、図２（ｂ）に示すように、低耐圧側におけるアクティブ領域ＡＲ上のゲート酸化膜１０４上にゲートパターン１０７ａを形成すると共に、高耐圧側におけるアクティブ領域ＡＲ上のゲート酸化膜１０３上にゲートパターン１０７ｂを形成する。
【０００７】
以上の工程を経ることで、同一基板上に低耐圧用のトランジスタと高耐圧用のトランジスタとが形成された半導体装置を製造することができる。
【特許文献１】特開２０００−１５０６６５号公報
【特許文献２】特開２０００−２００８３６号公報
【特許文献３】特開２０００−１６４７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した従来の製造方法では、ゲート酸化膜１０３Ａが薄いため、これをエッチングによって除去する際、フィールド領域ＦＲにおける素子分離絶縁膜１０２、特にアクティブ領域ＡＲ近傍の素子分離絶縁膜１０２が過分に除去されてしまい、この部分に窪みが発生してしまうと言う問題が存在する。図３（ａ）に、低電圧側のゲート酸化膜１０３をエッチングする工程（図１（ｃ）参照）におけるフィールド領域ＦＲの拡大図を示す。
【０００９】
図３（ａ）に示すように、素子分離絶縁膜１０２とアクティブ領域ＡＲとの境界部分に窪み１０１ａが形成された状態でゲート酸化膜１０４形成のための熱酸化処理を施すと、ゲート酸化膜１０４は、図３（ｂ）に示すように、窪み１０１ａに沿って窪んだ形状（窪み１０１ｂ）となる。
【００１０】
窪み１０１ｂが存在すると、この窪み１０１ｂ部分へ電界が集中してしまう問題や、窪み１０１ｂ部分のゲート酸化膜１０４の膜厚が正常値とならない問題等が発生してしまう可能性がある。また、これらの問題は、ゲート酸化膜１０４の耐圧劣化などの問題を引き起こす要因となる。
【００１１】
さらに、図３（ｂ）に示すような窪み１０１ｂが存在すると、ゲートパターン１０７を形成する際、同図に示すように、窪み１０１ｂ部分に微小にゲートパターンの材料（本説明ではポリシリコン１０７ｃ）が残ってしまい、ゲートがショートしてしまうという問題が発生する可能性がある。
【００１２】
そこで本発明は、上記問題に鑑みなされたものであり、素子形成領域近傍の素子分離絶縁膜に窪みが形成されることを防止することで、ゲート酸化膜の耐圧劣化やゲートのショートなどの問題発生を回避することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するために、本発明による半導体装置の製造方法は、第１の素子形成領域と第２の素子形成領域とが素子分離絶縁膜で分離された構造を有する半導体基板を準備する工程と、半導体基板上に第１ゲート絶縁膜を形成する工程と、第１ゲート絶縁膜上に所定膜を形成する工程と、第１の素子形成領域上の所定膜上に保護膜を形成する工程と、保護膜をマスクとして所定膜を絶縁膜に変換することで第２の素子形成領域上に第２ゲート絶縁膜を形成する工程と、保護膜および絶縁膜に変換されずに残った所定膜を除去する工程と、所定膜を除去することで露出した第１ゲート絶縁膜および第２ゲート絶縁膜上にそれぞれゲート電極を形成する工程とを有する。
【００１４】
第１ゲート絶縁膜上に所定の膜を形成し、これを絶縁膜に変換することで、低耐圧側のトランジスタと高耐圧側のトランジスタとにおけるゲート絶縁膜を形成することができる。この際、本発明では、低耐圧側のトランジスタにおけるゲート絶縁膜を形成するために第１ゲート絶縁膜をエッチングする工程が不要である。このため、素子形成領域近傍の素子分離絶縁膜に窪みが形成されることを防止でき、結果、ゲート酸化膜の耐圧劣化やゲートのショートなどの問題発生を回避することが可能となる。
【発明の効果】
【００１５】
本発明によれば、素子形成領域近傍の素子分離絶縁膜に窪みが形成されることを防止することで、ゲート酸化膜の耐圧劣化やゲートのショートなどの問題発生を回避することが可能な半導体装置の製造法を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００１７】
まず、本発明による実施例１について図面を用いて詳細に説明する。
【００１８】
〔構成〕
図４は、本実施例による半導体装置１の構成を示す図である。なお、以下では、低耐圧のＭＯＳ（Metal-OxideSemiconductor）トランジスタ（以下、これを低耐圧ＭＯＳトランジスタと言う）ＬＶＭＯＳと高耐圧のＭＯＳトランジスタ（以下、これを高耐圧ＭＯＳトランジスタと言う）ＨＶＭＯＳとを結ぶ直線を含み、且つ半導体基板１１と平行な断面構造に基づいて、半導体装置１の構造および製造方法における各プロセスを説明する。
【００１９】
図４に示すように、半導体装置１は、半導体基板１１に素子分離絶縁膜１２が形成されることで、アクティブ領域（素子形成領域とも言う）ＡＲとフィールド領域（素子分離領域とも言う）ＦＲとが定義された構成を有する。
【００２０】
半導体基板１１における低耐圧ＭＯＳトランジスタＬＶＭＯＳを形成する側（以下、単に低耐圧側と言う）のアクティブ領域ＡＲ上には、第１の膜厚を有するゲート酸化膜１３ａが形成されている。このゲート酸化膜１３ａ上には、ゲート電極１７が形成されている。また、このアクティブ領域ＡＲには、ゲート電極１７下の領域を挟む一対の高濃度拡散領域１８ｐまたは１８ｎが形成されている。すなわち、低耐圧ＭＯＳトランジスタＬＶＭＯＳは、半導体基板１１のアクティブ領域ＡＲ上に形成された第１の膜厚のゲート酸化膜１３ａと、ゲート酸化膜１３ａ上に形成されたゲート電極１７と、アクティブ領域ＡＲに形成された一対の高濃度拡散領域１８ｐまたは１８ｎとを有する。
【００２１】
一方、半導体基板１１における高耐圧ＭＯＳトランジスタＨＶＭＯＳを形成する側（以下、単に高耐圧側と言う）のアクティブ領域ＡＲには、第１の膜厚よりも厚い第２の膜厚を有するゲート酸化膜１３ｂが形成されている。このゲート酸化膜１３ｂ上には、ゲート電極１７が形成されている。また、このアクティブ領域ＡＲには、ゲート電極１７下の領域を挟む一対の高濃度拡散領域１８ｐまたは１８ｎが形成されている。すなわち、高耐圧ＭＯＳトランジスタＨＶＭＯＳは、半導体基板１１のアクティブ領域ＡＲ上に形成され且つ第１の膜厚よりも厚い第２の膜厚のゲート酸化膜１３ｂと、ゲート酸化膜１３ｂ上に形成されたゲート電極１７と、アクティブ領域ＡＲに形成された一対の高濃度拡散領域１８ｐまたは１８ｎとを有する。
【００２２】
上記構成において、半導体基板１１は、例えばＰ型のシリコン基板とすることができる。この半導体基板１１には、上述したように素子分離絶縁膜１２が形成されている。素子分離絶縁膜１２は、例えばＳＴＩ法で形成することができる。
【００２３】
また、半導体基板１１における、Ｎ型のＭＯＳトランジスタを形成する領域には、Ｐ型の不純物が注入されることで、Ｐウェル領域１９ｐが形成されている。本実施例において、Ｐ型の不純物としては、例えば二フッ化ホウ素イオン（ＢＦ2+）などのＰ型のイオンを適用することができる。また、そのドーズ量は５×１０12／ｃｍ2程度とすることができる。一方、Ｐ型のＭＯＳトランジスタを形成する領域には、Ｎ型の不純物が注入されることで、Ｎウェル領域１９ｎが形成されている。本実施例において、Ｎ型の不純物としては、例えば燐イオン（Ｐ+）などのＮ型のイオンを適用することができる。また、そのドーズ量は５×１０12／ｃｍ2程度とすることができる。
【００２４】
Ｐウェル領域１９ｐにおけるチャネルが形成される領域には、しきい値調整を目的としてＰ型の不純物が拡散されている。この領域を以下、しきい値調整領域１９ｐと言う。このＰ型の不純物としては、上述と同様に、例えば二フッ化ホウ素イオン（ＢＦ2+）などのＰ型のイオンを適用することができる。また、そのドーズ量は２×１０12／ｃｍ2程度とすることができる。同様に、Ｎウェル領域１９ｎにおけるしきい値調整領域２０ｎには、同じくしきい値調整を目的としてＮ型の不純物が拡散されている。このＮ型の不純物としては、上述と同様に、例えば燐イオン（Ｐ+）などのＮ型のイオンを適用することができる。また、そのドーズ量は２×１０12／ｃｍ2程度とすることができる。
【００２５】
また、低耐圧側のアクティブ領域ＡＲ上には、上述のように、第１の膜厚を持つゲート酸化膜１３ａが形成されている。このゲート酸化膜１３ａは、例えばシリコン酸化膜（ＳｉＯx膜）を適用することができる。ただし、この他にも、例えばシリコン窒化膜（ＳｉＮx膜）なども適用することができる。また、その膜厚は、例えば低耐圧ＭＯＳトランジスタＬＶＭＯＳの耐圧を３．３Ｖ（ボルト）とする場合、７ｎｍ（ナノメートル）とすることができる。
【００２６】
ゲート酸化膜１３ａ上には、上述のように、ゲート電極１７が形成されている。このゲート電極１７は、例えばポリシリコン（poly-silicon）膜とすることができる。このポリシリコン膜は、例えばＰ型の不純物がドープされることで、低抵抗化されている。また、その膜厚は、例えば２００〜３００ｎｍとすることができる。
【００２７】
低耐圧側のアクティブ領域ＡＲにおけるゲート電極１７下を挟む一対の領域には、上述のように、高濃度拡散領域１８ｐまたは１８ｎが形成されている。この高濃度拡散領域１８ｐまたは１８ｎは、例えばＮ型のＭＯＳトランジスタを形成する場合、Ｐ型の不純物が注入されることで形成される。このＰ型の不純物としては、上述と同様に、例えば二フッ化ホウ素イオン（ＢＦ2+）などのＰ型のイオンを適用することができる。また、そのドーズ量は２×１０12／ｃｍ2程度とすることができる。一方、例えばＰ型のＭＯＳトランジスタを形成する場合、Ｎ型の不純物が注入されることで形成される。このＮ型の不純物としては、上述と同様に、例えば燐イオン（Ｐ+）などのＮ型のイオンを適用することができる。また、そのドーズ量は２×１０15／ｃｍ2程度とすることができる。
【００２８】
また、高耐圧側のアクティブ領域ＡＲ上には、上述のように、第１の膜厚よりも厚い第２膜厚を持つゲート酸化膜１３ｂが形成されている。このゲート酸化膜１３ｂは、例えばシリコン酸化膜（ＳｉＯx膜）を適用することができる。ただし、この他にも、例えばシリコン窒化膜（ＳｉＮx膜）なども適用することができる。また、その膜厚は、例えば高耐圧ＭＯＳトランジスタＨＶＭＯＳの耐圧を２０Ｖとする場合、５０ｎｍとすることができる。
【００２９】
ゲート酸化膜１３ｂ上には、上述のように、ゲート電極１７が形成されている。このゲート電極１７は、例えばポリシリコン（poly-silicon）膜とすることができる。このポリシリコン膜は、例えばＰ型の不純物がドープされることで、低抵抗化されている。また、その膜厚は、例えば２００〜３００ｎｍとすることができる。
【００３０】
高耐圧側のアクティブ領域ＡＲにおけるゲート電極１７下を挟む一対の領域には、上述のように、高濃度拡散領域１８ｐまたは１８ｎが形成されている。この高濃度拡散領域１８ｐまたは１８ｎは、例えばＮ型のＭＯＳトランジスタを形成する場合、Ｐ型の不純物が注入されることで形成される。このＰ型の不純物としては、上述と同様に、例えば二フッ化ホウ素イオン（ＢＦ2+）などのＰ型のイオンを適用することができる。また、そのドーズ量は２×１０15／ｃｍ2程度とすることができる。一方、例えばＰ型のＭＯＳトランジスタを形成する場合、Ｎ型の不純物が注入されることで形成される。このＮ型の不純物としては、上述と同様に、例えば燐イオン（Ｐ+）などのＮ型のイオンを適用することができる。また、そのドーズ量は２×１０15／ｃｍ2程度とすることができる。
【００３１】
〔製造方法〕
次に、本実施例による半導体装置１の製造方法について図面と共に詳細に説明する。図５は、本実施例による半導体装置１の製造方法を示すプロセス図である。
【００３２】
本製造方法では、まず、ｐウェル領域１９ｐおよびｎウェル領域１９ｎが形成された半導体基板１１を準備する。なお、半導体基板１１は例えばＰ型のシリコン基板とする。また、ｐウェル領域１９ｐのドーズ量を５×１０12／ｃｍ2とし、ｎウェル領域１９ｎのドーズ量を５×１０12／ｃｍ2とする。
【００３３】
次に、図５（ａ）に示すように、半導体基板１１の所定の領域に、既知のＳＴＩ法を用いて素子分離絶縁膜１２を形成する。これにより、半導体基板１１におけるアクティブ領域ＡＲとフィールド領域ＦＲとが定義される。
【００３４】
次に、Ｐ型のＭＯＳトランジスタを形成する領域上に、例えば既知のフォトリソグラフィ法を用いてレジストパターンＲ１１を形成する。次に、形成したレジストパターンＲ１１をマスクとして、しきい値調整を目的としたＰ型のイオンを注入する。これにより、図５（ｂ）に示すように、Ｎ型のＭＯＳトランジスタを形成する領域にしきい値調整領域１９ｐが形成される。この際、素子分離絶縁膜１２としきい値調整領域１９ｐとの境界はセルフアライメントとされるため、レジストパターンＲ１１は少なくともｐウェル領域１９ｐ上をカバーしていればよい。また、Ｐ型のイオンに例えば二フッ化ホウ素イオンＢＦ2+を適用した場合、イオン注入の際、このＢＦ2+は例えば５ＫｅＶ（キロエレクトロンボルト）程度に加速される。また、そのドーズ量は１×１０12〜３×１０12／ｃｍ2程度とすることができる。その後、レジストパターンＲ１１は除去される。
【００３５】
次に、Ｎ型のＭＯＳトランジスタを形成する領域上に、例えば既知のフォトリソグラフィ法を用いてレジストパターンＲ１２を形成する。次に、形成したレジストパターンＲ１２をマスクとして、しきい値調整を目的としたＮ型のイオンを注入する。これにより、図５（ｃ）に示すように、Ｐ型のＭＯＳトランジスタを形成する領域にしきい値調整領域１９ｎが形成される。この際、素子分離絶縁膜１２としきい値調整領域１９ｎとの境界はセルフアライメントとされるため、レジストパターンＲ１２は少なくともｎウェル領域１９ｎ上をカバーしていればよい。また、Ｎ型のイオンに例えば燐イオンＰ+を適用した場合、イオン注入の際、このＰ+は例えば５０ＫｅＶ（キロエレクトロンボルト）程度に加速して注入する。また、そのドーズ量を１×１０12〜３×１０12／ｃｍ2程度とする。その後、レジストパターンＲ１２は除去される。
【００３６】
次に、素子分離絶縁膜１２ならびにしきい値調整領域１９ｐおよび１９ｎが形成された半導体基板１１表面を熱酸化処理することで、図６（ａ）に示すように、第１の膜厚（例えば５ｎｍ）を有するゲート酸化膜１３を半導体基板１１全面に形成する。この際の熱処理条件としては、例えば温度を８５０℃とし、加熱時間を４０分とすることができる。
【００３７】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いてゲート酸化膜１３上にシリコン（Ｓｉ）を堆積させることで、図６（ｂ）に示すように、膜厚が例えば２０ｎｍのポリシリコン膜１４を形成する。このポリシリコン膜１４は、不純物がドープされた膜であっても不純物がドープされていない膜であってもよい。すなわち、熱酸化処理や窒化処理などの方法で絶縁膜に変換することが可能な膜であれば如何なるものも適用することができる。本発明では、このような膜を所定膜と言う。
【００３８】
次に、例えばＣＶＤ法などを用いてポリシリコン膜１４上に窒化シリコン（ＳｉＮ）を堆積させることで、図６（ｃ）に示すように、膜厚が例えば５０〜２００ｎｍのシリコン窒化膜１５を形成する。
【００３９】
次に、例えば既知のフォトリソグラフィ法を用いることで、図７（ａ）に示すように、低耐圧側における少なくともアクティブ領域ＡＲ上にレジストパターンＲ１３を形成する。
【００４０】
次に、レジストパターンＲ１３をマスクとしてシリコン窒化膜１５をエッチングすることで、高耐圧側におけるアクティブ領域ＡＲ上のポリシリコン膜１４を露出させると共に、低耐圧側におけるアクティブ領域ＡＲ上のポリシリコン膜１４を、残ったシリコン窒化膜１５ａで覆う。その後、レジストパターンＲ１３を除去する。これにより、図７（ｂ）に示す構造を得る。
【００４１】
次に、高耐圧側におけるアクティブ領域ＡＲ上のポリシリコン膜１４が露出された半導体基板１１表面を熱酸化処理することで、図７（ｃ）に示すように、ポリシリコン膜１４における露出された部分を酸化する。すなわち、熱酸化により所定膜であるポリシリコン膜を絶縁膜（本実施例ではシリコン酸化膜）に変化させる。この際、シリコン窒化膜１５ａは、低耐圧側におけるアクティブ領域ＡＲ上のポリシリコン膜１４が熱酸化しないための保護膜として機能する。これにより、高耐圧側におけるアクティブ領域ＡＲ上のゲート酸化膜１３ｂの膜厚が低耐圧側におけるアクティブ領域ＡＲ上のゲート酸化膜１３ａの第１の膜厚よりも厚い第２の膜厚（例えば５０ｎｍ）となる。なお、熱酸化処理の条件としては、例えば温度を８５０℃とし、加熱時間を３０分とすることができるが、これに限定されず、シリコン酸化膜１４の露出部分のみが完全に酸化される条件であればよい。
【００４２】
次に、酸化シリコンに対して窒化シリコンおよびポリシリコンのみを十分選択的にエッチングできる条件にてエッチングすることで、図８（ａ）に示すように、シリコン窒化膜１５ａおよびポリシリコン膜１４ａを選択的に除去する。なお、シリコン窒化膜１５ａをエッチングする条件としては、例えば混合比が１００：１００：３程度のＣＨＦ3／ＣＦ4／Ｏ2の混合ガスをエッチングガスとして用いるなどとすることができる。また、ポリシリコン膜１４ａをエッチングする条件としては、１００：１００：２〜４程度のＣｌ2：ＨＢｒ3：Ｏ2の混合ガスをエッチングガスとして用いるなどとすることができる。
【００４３】
次に、例えばＣＶＤ法を用いてゲート酸化膜１３ａおよび１３ｂ上にシリコン（Ｓｉ）を堆積させることで、例えば膜厚が２００〜３００ｎｍのポリシリコン膜を形成した後、既存のフォトリソグラフィ工程およびエッチング工程を経てポリシリコン膜を加工することで、図８（ｂ）に示すように、ゲート酸化膜１３ａおよび１３ｂ上にそれぞれゲート電極１７を形成する。
【００４４】
その後、Ｐ型のＭＯＳトランジスタを形成する領域上に例えば既知のフォトリソグラフィ法を用いてレジストパターンを形成し、これをマスクとしてＰ型のイオンをドーズ量が２×１０15／ｃｍ2程度となるように注入することで、Ｎ型のＭＯＳトランジスタにおける高濃度拡散領域１８ｐ（図４参照）を形成する。さらに、上記のレジストパターンを除去した後、今度はＮ型のＭＯＳトランジスタを形成する領域上に例えば既知のフォトリソグラフィ法を用いてレジストパターンを形成し、これをマスクとしてＮ型のイオンをドーズ量が２×１０15／ｃｍ2程度となるように注入することで、Ｐ型のＭＯＳトランジスタにおける高濃度拡散領域１８ｎを形成する。この際、ゲート電極１７もマスクとして機能するため、高濃度拡散領域１８ｐおよび１８ｎは、ゲート電極１７下の領域の両側に形成される。これにより、図４に示すような、低耐圧ＭＯＳトランジスタＬＶＭＯＳと高耐圧ＭＯＳトランジスタＨＶＭＯＳとが同一の半導体基板１１上に形成された半導体装置１を得ることができる。なお、層間絶縁膜、コンタクトホール、およびメタル配線は、後工程において形成されるが、ここでは詳細な説明を省略する。
【００４５】
〔作用効果〕
以上で説明したように、本実施例では、第１の素子形成領域（ＡＲ）と第２の素子形成領域（ＡＲ）とが素子分離絶縁膜（１２）で分離された構造を有する半導体基板（１１）を準備し、半導体基板（１１）上に第１ゲート絶縁膜（１３）を形成し、第１ゲート絶縁膜（１３）上に所定膜（１４）を形成し、第１の素子形成領域（ＡＲ）上の所定膜（１４）上に保護膜（１５ａ）を形成し、保護膜（１５ａ）をマスクとして所定膜（１４）を絶縁膜に変換することで第２素子形成領域（ＡＲ）上に第２ゲート絶縁膜（１３ｂ）を形成し、所定膜（１４）を除去することで露出した第１ゲート絶縁膜（１３ａ）および第２ゲート絶縁膜（１３ｂ）上にそれぞれゲート電極（１７）を形成する。
【００４６】
第１ゲート絶縁膜（１３）上に所定の膜（１４）を形成し、これを絶縁膜に変換することで、低耐圧側のトランジスタと高耐圧側のトランジスタとのゲート絶縁膜（１３ａ，１３ｂ）をそれぞれ形成することができる。この際、本発明では、低耐圧側のトランジスタにおけるゲート絶縁膜を形成するために第１ゲート絶縁膜（１３）をエッチングする工程が不要である。このため、素子形成領域（ＡＲ）近傍の素子分離絶縁膜（１２）に窪みが形成されることを防止でき、結果、ゲート酸化膜の耐圧劣化やゲートのショートなどの問題発生を回避することが可能となる。
【００４７】
なお、本実施例では、ゲート絶縁膜１３にシリコン酸化膜を用いたが、本発明はこれに限定されず、例えばこれをシリコン窒化膜で構成することも可能である。この場合、ポリシリコン膜１４上の保護膜はシリコン酸化膜に置き換えられる。また、上述の図７（ｃ）を用いて説明した熱酸化処理は、窒化処理に置き換えられる。さらに、窒化処理されずに残ったポリシリコン膜１４ａと保護膜であるシリコン酸化膜を除去する条件は、例えば混合比が１：１０程度のＣＦ4／ＣＨＦ3の混合ガスをエッチングガスとして用いるなどとすることができる。
【００４８】
また、上記実施例１は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００４９】
【図１】従来技術による低耐圧のトランジスタと高耐圧のトランジスタとが単一の半導体基板１０１に形成された半導体装置の製造方法を示すプロセス図である（１）。
【図２】従来技術による低耐圧のトランジスタと高耐圧のトランジスタとが単一の半導体基板１０１に形成された半導体装置の製造方法を示すプロセス図である（２）。
【図３】従来技術による低耐圧のトランジスタと高耐圧のトランジスタとが単一の半導体基板１０１に形成された半導体装置の製造方法における問題を説明するための図である。
【図４】本発明の実施例１による半導体装置１の構成を示す図である。
【図５】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。
【図６】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。
【図７】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（３）。
【図８】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（４）。
【符号の説明】
【００５０】
１  半導体装置
１１  半導体基板
１２  橇分離絶縁膜
１３、１３ａ、１３ｂ  ゲート酸化膜
１４、１４ａ  ポリシリコン膜
１５、１５ａ  シリコン窒化膜
１７  ゲート電極
１８ｎ、１８ｐ  高濃度拡散領域
１９ｎ  ｎウェル領域
１９ｐ  ｐウェル領域
２０ｎ、２０ｐ  しきい値調整領域
ＡＲ  アクティブ領域
ＦＲ  フィールド領域
ＨＶＭＯＳ  高耐圧ＭＯＳトランジスタ
ＬＶＭＯＳ  低耐圧ＭＯＳトランジスタ
Ｒ１１、Ｒ１２、Ｒ１３  レジストパターン
【図１】
2006237425.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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