(57)【要約】【課題】  クラックや位置合わせ精度の低下を防止すること、ダメージ起因の電気的特性が劣化を防ぐことが可能な半導体装置及びその製造方法を提供する。【解決手段】  基板（１０）上に形成された第１の半導体層（１５）と、第１の半導体層（１５）上に、選択的に成長されたＧａＮ系半導体層（２５）と、ＧａＮ系半導体層（２５）の側面に形成されたゲート電極（２８）と、ＧａＮ系半導体層（２５）上に形成されたソース電極（３０）またはエミッタ電極と、第１の半導体層のＧａＮ系半導体層と相対する面に接続されたドレイン電極（３４）またはコレクタ電極と、を具備する半導体装置とその製造方法である。【選択図】  図４
2006286954.tif 000002
【特許請求の範囲】
【請求項１】
基板上に開口部を有するマスク層と、
基板上に前記マスク層をマスクに選択的に形成されたＧａＮ系半導体層と、
該ＧａＮ系半導体層上に形成されたゲート電極並びにソース電極またはエミッタ電極と、
前記ＧａＮ系半導体層上または下に形成されたドレイン電極またはコレクタ電極と、を具備する半導体装置。
【請求項２】
前記基板はＳｉＣ基板、サファイア基板、Ｓｉ基板およびＧａＮを含む半導体基板のいずれかである請求項１記載の半導体装置。
【請求項３】
前記マスク層は、酸化珪素膜層、窒化珪素膜層、酸化チタン膜層および酸化ジルコニウム膜層の少なくともひとつである請求項１記載の半導体装置。
【請求項４】
前記マスク層の厚さは１００ｎｍ以下である請求項１記載の半導体装置。
【請求項５】
基板上に形成された第１の半導体層と、
該第１の半導体層上に、選択的に成長されたＧａＮ系半導体層と、
該ＧａＮ系半導体層の側面に形成されたゲート電極と、
前記ＧａＮ系半導体層上に形成されたソース電極またはエミッタ電極と、
前記第１の半導体層の前記ＧａＮ系半導体層と相対する面あるいは同じ面に接続されたドレイン電極またはコレクタ電極と、を具備する半導体装置。
【請求項６】
前記基板はＳｉＣ基板、サファイア基板、Ｓｉ基板およびＧａＮを含む半導体基板のいずれかである請求項５項記載の半導体装置。
【請求項７】
前記第１の半導体層と前記ゲート電極の間にマスク層を具備する請求項５記載の半導体装置。
【請求項８】
前記マスク層は酸化珪素膜層、窒化珪素膜層、酸化チタン膜層または酸化ジルコニウム膜層である請求項７記載の半導体装置。
【請求項９】
前記マスク層の厚さは１００ｎｍ以下である請求項７記載の半導体装置。
【請求項１０】
前記第１の半導体層と前記ＧａＮ系半導体層の間にシード層を具備する請求項５記載の半導体装置。
【請求項１１】
前記シード層を形成する前に第１の半導体層はＡｌＮを含む半導体層で覆う請求項１０記載の半導体装置。
【請求項１２】
基板上に開口部を有するマスク層を形成する工程と、
前記開口部内の前記基板上に、選択的にＧａＮ系半導体層を形成する工程と、
前記ＧａＮ系半導体層上にゲート電極並びにソース電極またはエミッタ電極を形成する工程と、
前記ＧａＮ系半導体層上または下にドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法。
【請求項１３】
前記マスク層を形成する工程は、島状に形成された開口部を有するマスク層を形成する工程である請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記ＧａＮ系半導体層を形成する工程は、ＭＯＣＶＤ法またはＭＢＥ法により前記ＧａＮ系半導体層を形成する工程である請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記マスク層は酸化珪素膜層、窒化珪素膜層、酸化チタン膜層または酸化ジルコニウム膜層である請求項１２記載の半導体装置の製造方法。
【請求項１６】
基板上に第１の半導体層を形成する工程と、
前記第１の半導体層上に、開口部を有するマスク層を形成する工程と、
前記開口部の第１の半導体層上に、ＧａＮ系半導体層を選択的に形成する工程と、
前記ＧａＮ系半導体層の側面にゲート電極を形成する工程と、
前記ＧａＮ系半導体層上にソース電極またはエミッタ電極を形成する工程と、
前記第１の半導体層の前記ＧａＮ系半導体層と相対する面あるいは同じ面に接続されたドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法。
【請求項１７】
前記第１の半導体層が、ＳｉＣ層またはＧａＮ系半導体層である請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１の半導体層の表面がＡｌＮを含む半導体層で覆われている請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記第１の半導体層がｎ型の基板上に形成されたｎ型半導体層である請求項１６記載の半導体装置の製造方法。
【請求項２０】
前記第１の半導体層がｐ型基板上に形成されたｐ型半導体層とその上に形成されたｎ型半導体層である請求項１６記載の半導体装置の製造方法。
【請求項２１】
前記ＧａＮ系半導体層を形成する工程は、ＭＯＣＶＤ法またはＭＢＥ法により前記ＧａＮ系半導体層を形成する工程である請求項１６記載の半導体装置の製造方法。
【請求項２２】
前記マスク層は酸化珪素膜層、窒化珪素膜層、酸化チタン膜層および酸化ジルコニウム膜層のいずれか１つを含む層である請求項１６記載の半導体装置の製造方法。
【請求項２３】
前記マスク層を形成する工程は、島状の開口部を有するマスク層を形成する工程である請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法、特に、ＧａＮ系半導体層が選択的に形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系半導体およびＳｉＣ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。ＧａＮ系半導体、ＳｉＣ系半導体を用いた半導体装置としては、例えばＨＥＭＴ（High Electron Mobility Transistor）等のＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metaｌ Oxide Semiconductor FET）が知られている。ＧａＮ系半導体とは、例えば、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶または混晶である。
【０００３】
ＧａＮ系半導体を用いた縦型構造を有する半導体装置を製造する際、ＧａＮ系半導体装置に開口部を形成する際の工程（従来技術１）を説明する。図１は従来技術１の製造工程の断面図である。図１（ａ）において、基板１００上にＧａＮ系半導体層１０８としてドリフト層１０２、電子制御層１０４およびコンタクト層１０６を形成する。
【０００４】
図１（ｂ）において、所定領域を開口したフォトレジスト１２０を形成する。図１（ｃ）において、フォトレジスト１２０をマスクにチャネル層１０６をＣｌ２を用いドライエッチングし、チャネル層１０６に開口部を形成する。開口部にゲート電極１１２を形成し、チャネル層１０６上にソース電極１１０を形成する。このようにＧａＮ系半導体層１０８にエッチングにより開口部を形成していた。
【０００５】
さらに、ＧａＮ系半導体層を形成する技術として以下の技術（従来技術２）が開示されている。特許文献１では、ＧａＮ系半導体と異なる基板上にＧａＮ系半導体からなる下地層を形成し、下地層上に部分的に保護膜を形成する。下地層から保護膜の上部に至るまでＧａＮ系半導体層を形成する技術が開示されている。特許文献２においては、基板上にストライプ状のマスクを形成し、マスクを覆うようにＧａＮ系半導体層を形成する技術が開示されている。
【特許文献１】特開平１１−２５１２５３号公報
【特許文献２】特開２０００−３４９３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術２においては、例えば、サファイア基板やＳｉＣ基板に厚いドリフト層を有するＧａＮ系半導体を形成した場合、基板に反りが発生する。その結果、基板やＧａＮ系半導体層にクラックが発生する。また半導体装置の製造工程において、露光工程の位置あわせ精度が低下する。
【０００７】
さらに、従来技術１においては、ＧａＮ系半導体層に開口部を形成する際、コンタクト層１０６の開口部側面や電子制御層１０４の開口部下部にダメージが導入される。ＧａＮ系半導体層の導電領域においては、ダメージにより半導体表面や半導体中にトラップ準位が発生し、キャリアが不活性化し電子やホール濃度が低下してしまう。また、ＧａＮ系半導体層の絶縁領域においては、ダメージにより発生したトラップ準位によりリーク電流が流れる。これらにより、半導体装置の電気的特性が劣化してしまう。
【０００８】
本発明は、基板の反りを防ぎ、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止すること、若しくはＧａＮ系半導体層に開口部を形成する際のダメージを防ぎ、電気的特性が劣化を防ぐことが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基板上に開口部を有するマスク層と、基板上に前記マスク層をマスクに選択的に形成されたＧａＮ系半導体層と、該ＧａＮ系半導体層上に形成されたゲート電極並びにソース電極またはエミッタ電極と、前記ＧａＮ系半導体層上または下に形成されたドレイン電極またはコレクタ電極と、を具備する半導体装置である。本発明によれば、基板の反りを防ぎ、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止し、若しくはＧａＮ系半導体層に開口部を形成する際のダメージを防ぎ、電気的特性が劣化を防ぐことが可能な半導体装置を提供することができる。
【００１０】
本発明は、前記基板はＳｉＣ基板、サファイア基板、Ｓｉ基板およびＧａＮを含む半導体基板のいずれかである半導体装置とすることができる。本発明は、前記マスク層は、酸化珪素膜層、窒化珪素膜層、酸化チタン膜層および酸化ジルコニウム膜層の少なくともひとつである半導体装置とすることができる。本発明は、前記マスク層の厚さは１００ｎｍ以下である半導体装置とすることができる。
【００１１】
本発明は、基板上に形成された第１の半導体層と、該第１の半導体層上に、選択的に成長されたＧａＮ系半導体層と、該ＧａＮ系半導体層の側面に形成されたゲート電極と、前記ＧａＮ系半導体層上に形成されたソース電極またはエミッタ電極と、前記第１の半導体層の前記ＧａＮ系半導体層と相対する面あるいは同じ面レイン電極またはコレクタ電極と、を具備する半導体装置である。本発明によれば、基板の反りを防ぎ、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止し、若しくはＧａＮ系半導体層に開口部を形成する際のダメージを防ぎ、電気的特性が劣化を防ぐことが可能な半導体装置を提供することができる。
【００１２】
本発明は、前記基板はＳｉＣ基板、サファイア基板、Ｓｉ基板およびＧａＮを含む半導体基板のいずれかである半導体装置とすることができる。本発明は、前記第１の半導体層と前記ゲート電極の間にマスク層を具備する半導体装置とすることができる。本発明は、前記マスク層は酸化珪素膜層、窒化珪素膜層、酸化チタン膜層または酸化ジルコニウム膜層である半導体装置とすることができる。本発明は、前記マスク層の厚さは１００ｎｍ以下である半導体装置とするこができる。本発明は、前記第１の半導体層と前記ＧａＮ系半導体層の間にシード層を具備する半導体装置とすることができる。本発明は、前記シード層を形成する前に第１の半導体層はＡｌＮを含む半導体層で覆う半導体装置とすることができる。
【００１３】
本発明は、基板上に開口部を有するマスク層を形成する工程と、前記開口部内の前記基板上に、選択的にＧａＮ系半導体層を形成する工程と、前記ＧａＮ系半導体層上にゲート電極並びにソース電極またはエミッタ電極を形成する工程と、前記ＧａＮ系半導体層上または下にドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、基板の反りを防ぎ、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止し、若しくはＧａＮ系半導体層に開口部を形成する際のダメージを防ぎ、電気的特性が劣化を防ぐことが可能な半導体装置の製造方法を提供することができる。
【００１４】
本発明は、前記マスク層を形成する工程は、島状に形成された開口部を有するマスク層を形成する工程である半導体装置の製造方法とすることができる。本発明は、前記ＧａＮ系半導体層を形成する工程は、ＭＯＣＶＤ法またはＭＢＥ法により前記ＧａＮ系半導体層を形成する工程である半導体装置の製造方法とすることができる。
【００１５】
本発明は、基板上に第１の半導体層を形成する工程と、前記第１の半導体層上に、開口部を有するマスク層を形成する工程と、前記開口部の第１の半導体層上に、ＧａＮ系半導体層を選択的に形成する工程と、前記ＧａＮ系半導体層の側面にゲート電極を形成する工程と、前記ＧａＮ系半導体層上にソース電極またはエミッタ電極を形成する工程と、前記第１の半導体層の前記ＧａＮ系半導体層と相対する面あるいは同じ面に接続されたドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法とすることができる。本発明によれば、基板の反りを防ぎ、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止し、若しくはＧａＮ系半導体層に開口部を形成する際のダメージを防ぎ、電気的特性が劣化を防ぐことが可能な半導体装置の製造方法を提供することができる。
【００１６】
本発明は、前記第１の半導体層が、ＳｉＣ層またはＧａＮ系半導体層である半導体装置の製造方法とすることができる。本発明は、前記ＧａＮ系半導体層を形成する工程は、ＭＯＣＶＤ法またはＭＢＥ法により前記ＧａＮ系半導体層を形成する工程である半導体装置の製造方法とすることができる。本発明は、前記第１の半導体層の表面がＡｌＮを含む半導体層で覆われている半導体装置の製造方法とすることができる。本発明は、前記第１の半導体層がｎ型の基板上に形成されたｎ型半導体層である半導体装置の製造方法とすることができる。本発明は、前記第１の半導体層がｐ型基板上に形成されたｐ型半導体層とその上に形成されたｎ型半導体層である半導体装置の製造方法とすることができる。本発明は、前記マスク層は酸化珪素膜層、窒化珪素膜層、酸化チタン膜層および酸化ジルコニウム膜層のいずれか１つを含む層である半導体装置の製造方法とすることができる。本発明は、前記マスク層を形成する工程は、島状の開口部を有するマスク層を形成する工程である半導体装置の製造方法とすることができる。
【発明の効果】
【００１７】
本発明によれば、基板の反りを防ぎ、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止し、若しくはＧａＮ系半導体層に開口部を形成する際のダメージを防ぎ、電気的特性が劣化を防ぐことが可能となる。
【発明を実施するための最良の形態】
【００１８】
従来技術における、基板が反る原因としては、各材料の熱膨張率の差がある。表１はＧａＮ系半導体であるＧａＮ、ＡｌＮ、および基板として使用されるＳｉＣ、Ｓｉおよびサファイアの熱膨張率である。ＳｉおよびサファイアはＧａＮ、ＡｌＮの熱膨張率と大きく異なる。ＳｉＣはＧａＮ、ＡｌＮの熱膨張率から１０％程度異なっている。ＧａＮ系半導体層の成膜は通常１０００℃前後で行われるため、１０％程度の熱膨張率の差であっても、常温においては熱膨張率に起因した応力は大きくなる。基板にこの応力にＧａＮ系半導体層の膜厚の積の力が加わり、基板は大きく反ってしまう。
【００１９】
【表１】
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【００２０】
そこで、基板に図２（ａ）のようなパターンのマスク層９０を形成し島状の開口部９２にのみＧａＮ系半導体層を選択的に成長させる。これにより、基板とＧａＮ系半導体層の熱膨張率の差に起因した応力が発生したとしても基板全体が反ることはない。よって、基板の反りに起因するＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止することができる。さらに、図２（ｂ）のように、マスク層をマスクとした選択成長でＧａＮ系半導体層を形成することにより、従来技術１のような開口部を形成する際のエッチングダメージによる電気的特性が劣化を防止することができる。
【００２１】
マスク層のパターンは、基板の反りを防止する効果があればよい。図２（ａ）の四角形の島状以外にも、例えばストライプ、三角形、六角形、八角形、十二角形であってもよい。また、マスク層はＧａＮ系半導体層が成膜し難い材料であればよく、例えば窒化珪素膜層、酸化チタン膜層、酸化ジルコニウム膜層であってもよい。マスク層と基板との熱膨張率の差によっても基板は反るため、マスク層の膜厚は１００ｎｍ以下が好ましい。
【００２２】
サファイア（０００１）基板上に、ＭＯＣＶＤ法を用い、マスク層９２をマスクとして領域９０に選択的にＧａＮ系半導体層を成長するときの成長条件を表２に示す。各条件Ａ、Ｂ、Ｃ、ＤおよびＥの温度、ＮＨ３流量、ＴＭＧ（Trimethylgallium）流量に対する（１１−２２）ファセット成長比を示している。（１１−２２）ファセット成長比は、（１１−２２）の成長面積の全成長面積に対する比である。
【００２３】
【表２】
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【００２４】
（１１−２２）ファセット成長比が０％である条件Ａにおいては、ＧａＮ系半導体層は（１１−２２）面に成長しないため、（０００１）面に平面に成長（Ｃ面成長）が進む。（１１−２２）ファセット成長比が１００％である条件Ｅにおいては、（１１−２２）面に成長が進むため、（０００１）面の面積が縮小する成長が進む。このように、成長条件によって、ファセット成長、Ｃ面成長あるいはその中間の成長を選択することができる。
【００２５】
以下、図面を参照し本発明の実施例を説明する。
【実施例１】
【００２６】
実施例１は、基板上に選択的にＧａＮ系半導体層を形成し、トランジスタを形成する例である。図３は実施例１の製造工程の断面図である。図３（ａ）において、サファイア基板７０上にマスク層８２として酸化シリコン膜を例えばＣＶＤ法により形成し、所定領域をエッチングする。これにより、開口部を有するマスク層８２が形成される。このときのパターンは例えば図２（ａ）と同様である。
【００２７】
図３(ｂ)において、マスク膜層８２をマスクに、マスク層８２以外の基板７０上に、ＧａＮ系半導体層７９として、ｎ型のＧａＮバッファ層７２、ｎ型のＧａＮドリフト層７４、ｐ型の電子制御層７６およびｎ型のＧａＮコンタクト層７８をＭＯＣＶＤ法で形成する。このときの成長条件は、例えば表２の条件Ａとする。
【００２８】
図３（ｃ）において所定領域にドリフト層７４に至る開口部をＣｌ２のドライエッチングにより形成する。開口部を覆うようにＡｌＮキャップ層８０をＭＯＣＶＤ法を用い形成する。キャップ層の所定領域を除去し、ソース電極８４を例えばＴｉ／Ａｌを用い形成する。ドリフト層７４に至る開口部上にキャップ層を介しゲート電極８６をＮｉ／Ａｕを形成する。所定領域をドリフト層７４まで除去し、ドレイン電極８８を例えばＴｉ／Ａｌで形成する。
【００２９】
実施例１は、電子が、ソース電極８４からコンタクト層７８、電子制御層７６のキャップ層８０界面を通りドリフト層７４に縦方向に流れドレイン電極８８に至る電子がゲート電極８６に制御されトランジスタ動作をする。
【００３０】
実施例１においては、ＧａＮ系半導体層７９を島状の領域に形成することにより、基板７０とＧａＮ系半導体層７９の熱膨張率の差に起因した基板７０の反りを防止し、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止することができる。
【実施例２】
【００３１】
実施例２は縦型ＦＥＴの例である。実施例２に係る縦型ＦＥＴの製造工程の断面図を図４に示す。図４（ａ）において、基板厚として４００μｍを有するｎ型キャリア濃度が１×１０１９ｃｍ−３のＳｉＣ基板１０上に、第１の半導体層１５として、５００ｎｍの膜厚を有するｎ型キャリア濃度が２×１０１９ｃｍ−３のＧａＮバッファ層１２、１０μｍの膜厚を有するｎ型キャリア濃度が２×１０１６ｃｍ−３のＧａＮドリフト層１４をＭＯＣＶＤ法で形成する。すなわち、第１の半導体層１５はｎ型の基板１０上にｎ型の半導体層である。
【００３２】
ドリフト層上に、酸化シリコン膜を例えばＣＶＤ法で形成し、所定領域を除去し、開口部を有するマスク層２６を形成する。マスク層２６は例えば図２（ｂ）のよう島状に形成する。
【００３３】
図４（ｂ）において、マスク膜２６をマスクに、マスク層以外の領域のドリフト層１４上に、ＧａＮ系半導体層２５として、１００ｎｍの膜厚を有するｎ型キャリア濃度が１０×１０１６ｃｍ−３のＧａＮスペーサ層１８、１００ｎｍの膜厚を有するｐ型キャリア濃度が１×１０１７ｃｍ−３の電子制御層２０、１００ｎｍの膜厚を有するｎ型キャリア濃度が２×１０１９ｃｍ−３ＧａＮコンタクト層２２を例えばＭＯＣＶＤ法を用い形成する。このとき、ＧａＮ系半導体層２５は、マスク層２６が存在していない部分に選択的に形成することができる。これにより、ＧａＮ系半導体層２５は開口部２８を有する。ＧａＮ系半導体層２５の成長は、例えば、表２の条件Ｅで行う。これにより開口部２８の側面は、（１１−２２）面を有する斜面となる。開口部２８を覆うようにＡｌＮキャップ層２４を１０ｎｍ形成する。
【００３４】
図４（ｃ）において、所定領域のキャップ層２４を除去した後、ＧａＮコンタクト層２２上にソース電極３０を例えばＴｉ／Ａｌを用い形成する。開口部２８のキャップ層２４上にゲート電極３２を例えばＮｉ／Ａｕを用い形成する。すなわち、ゲート電極３２をＧａＮ系半導体層２５の開口部２８の側面にキャップ層２４を介し形成する。基板１０を基板厚１００μｍまで研磨し背面に例えばＮｉ／Ａｌを用いドレイン電極３４を形成する。すなわち、ドリフト層１４のＧａＮ系半導体層２５と相対する面に接続されたドレイン電極３４を形成する。以上により実施例２に係るトランジスタが完成する。この場合、ＧａＮ系半導体層２５と同じ面にドレイン電極を形成することも可能である。
【００３５】
実施例２においては、電子が、ソース電極３０からコンタクト層２２、電子制御層２０のキャップ層２４界面、スペーサ層１８を通りドリフト層１４に縦方向に流れドレイン電極３４に至る電子がゲート電極３２に制御されトランジスタ動作をする
【００３６】
実施例２においては、ＧａＮ系半導体装置を島状の領域に形成することにより、基板１０とＧａＮ系半導体装置の熱膨張率の差に起因した基板１０の反りを防止し、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下を防止することができる。さらに、ゲート電極３２を形成するためＧａＮ系半導体層２５に形成された開口部２８を、ＧａＮ系半導体層２５を選択的に形成することにより設けている。よって、ＧａＮ系半導体層２５側部へ導入されるエッチング起因のダメージを防止できる。チャネル層２０のキャップ層２４の界面は電子が流れる領域である。従来技術のようにドライエッチングで開口部２８を形成すると、キャップ層２４やチャネル層２０にダメージが導入され、トランジスタの電気的特性は著しく劣化してしまう。実施例２においては、このような電気的特性の劣化を防止することができる。
【００３７】
さらに、ＧａＮ系半導体層２５の成長条件を、例えば表２の条件Ｅとすることにより開口部２８の側面は（１１−２２）面となる。これにより、開口部２８の斜面の角度を再現性よく製造することができる。縦型ＦＥＴにおいては、開口部２８の側面の角度によりゲート長が決まるため、側面の角度は電気的特性に大きく影響する。よって、実施例２においては、電気的特性の再現性を高めることもできる。開口部２８の側面の角度は、ファセット成長比を所望になるように選択することにより、所望の傾きを得ることができる。
【００３８】
実施例１の変形例１について説明する。変形例１はマスク層の代わりにシード層１６としてＡｌＮまたはＡｌＧａＮを用いた例である。変形例１に係るトランジスタの製造工程の断面図を図５に示す。図５（ａ）において、実施例２同様、ＳｉＣ基板１０上に第１の半導体層１５をエピタキシャル成長にて形成する。さらにＡｌＮまたはＡｌＧａＮ層（ＡｌＮを含む半導体層）をＭＯＣＶＤ法により形成し、所定領域をエッチングで除去する。これによりシード層１６を形成する。すなわち、シード層１６を形成する前に第１の半導体層１５の表面がＡｌＮを含む半導体層で覆われている。シード層１６のパターンは図２（ｃ）のように島のマスク層と逆のパターンに形成する。
【００３９】
図５（ｂ）において、パターン化したシード層１６を用いて、シード層１６上にＧａＮ系半導体層２５をＭＯＣＶＤ法を用い選択的に形成する。このとき、ＡｌＧａＮ上には成長するが、ＧａＮ上には成長し難い成長条件でＧａＮ系半導体層を形成する。成長条件は表２の条件Ｅとした。これにより、シード層１６上にＧａＮ系半導体層２５が形成される。ＧａＮ系半導体層２５の構成は実施例２と同じである。その後、実施例２と同じ製造工程により図５（ｃ）のトランジスタが完成する。
【００４０】
変形例１においては、実施例２と同様に、ＧａＮ半導体装置のクラックや製造工程における位置合わせ精度の低下の防止、トランジスタの電気的特性の劣化の防止、トランジスタの電気的特性の再現性向上という効果が得られる。さらに、シード層１６としてＡｌＧａＮ層を用いシード層１６上に選択的にＧａＮ系半導体層２５を形成しているため、マスク層１６のパターン形成時のエッチングに曝されていない領域にＧａＮ系半導体層２５を成長することができる。これより結晶性のよいＧａＮ半導体層２５を形成することができる。
【００４１】
次に、変形例２について説明する。変形例２はＳｉＣドリフト層を有する例である。変形例２に係るトランジスタの製造工程の断面図を図６に示す。図６（ａ）において、基板厚として４００μｍを有するｎ型キャリア濃度が１×１０１９ｃｍ−３のＳｉＣ基板１０ａ上に、第１の半導体層１５ａとして５００ｎｍの膜厚を有するｎ型キャリア濃度が２×１０１９ｃｍ−３のＳｉＣバッファ層１２ａ、１０μｍの膜厚を有するｎ型キャリア濃度が２×１０１６ｃｍ−３のＳｉＣドリフト層１４ａをＣＶＤ法により形成する。ドリフト層１４ａ上に、酸化シリコン膜を例えばＣＶＤ法で形成し、所定領域を除去し、開口部を有するマスク層２６として酸化シリコン膜層を形成する。マスク層２６は例えば図２（ｂ）のように形成する。
【００４２】
図６（ｂ）において、マスク層２６をマスクに、ドリフト層１４ａ上にＧａＮ系半導体層２５をＭＯＣＶＤ法を用い選択的に形成する。ＧａＮ系半導体層２５の層構成および成長方法は実施例２と同じである。その後、実施例２と同じ製造工程により図６（ｃ）のトランジスタが完成する。ＳｉＣドリフト層１４ａを有する変形例２においても、実施例２と同様に、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下の防止、トランジスタの電気的特性の劣化の防止、トランジスタの電気的特性の再現性向上という効果が得られる。また変形例１のように、シード層としてＡｌＧａＮ層を用いシード層上に選択的にＧａＮ系半導体層を形成することもできる。この場合も変形例１と同様に、結晶性のよいＧａＮ半導体層２５が得られるという効果が得られる。
【実施例３】
【００４３】
実施例３はＩＧＢＴ（Insulated Gate Bipolar Transistor）の例である。図７に実施例３に係るトランジスタの製造工程の断面図を示す。図７（ａ）において、ｐ型のＳｉＣ基板４０の（０００１）面上に、第１の半導体層４５として、ｐ型ＧａＮバッファ層４２、ｎ型ＧａＮドリフト層４４をＭＯＣＶＤ法により形成する。すなわち、第１の半導体層４５は、ｐ型の基板４０上に形成されたｐ型半導体層とその上に形成されたｎ型半導体層である。ドリフト層４４上に、酸化シリコン膜を例えばＣＶＤ法で形成し、所定領域を除去し、開口部を有するマスク層５６として酸化シリコン膜層を形成する。マスク層５６は例えば図２（ｂ）のように形成する。
【００４４】
図７（ｂ）において、マスク膜５６をマスクに、マスク層５６以外の領域のドリフト層４４上に、ＧａＮ系半導体層４５として、ｎ型ＧａＮスペーサ層４８、ｐ型ＧａＮ電子制御層５０、ｎ型ＧａＮコンタクト層５２を例えばＭＯＣＶＤ法を用い形成する。このとき、ＧａＮ系半導体層５５は、マスク層５６の開口部に選択的に形成することができる。これにより、ＧａＮ系半導体層４５は開口部５８を有する。ＧａＮ系半導体層４５の成長は、例えば、表２の条件Ｅで行う。これにより開口部５８の側面は、（１１−２２）面を有する斜面となる。開口部５８を覆うようにＡｌＮまたはＡｌＧａＮキャップ層５４をＭＯＣＶＤ法またはＭＢＥ法を用い形成する。
【００４５】
図７（ｃ）において、所定領域のキャップ層５４を除去した後、コンタクト層５２上にエミッタ電極６０を例えばＴｉ／Ａｌを用い形成する。開口部５８のキャップ層５４上にゲート電極６２を例えばＮｉ／Ａｕを用い形成する。すなわち、ゲート電極６２をＧａＮ系半導体層５５の開口部５８の側面にキャップ層５４を介し形成する。基板３０の背面に例えばＮｉ／Ａｕを用いコレクタ電極６４を形成する。すなわち、ドリフト層４４のＧａＮ系半導体層５５と相対する面に接続されたコレクタ電極６４を形成する。以上により実施例３に係るトランジスタが完成する。
【００４６】
実施例３においては、ＧａＮドリフト層を有するＩＧＢＴにおいても、実施例２と同様に、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下の防止、トランジスタの電気的特性の劣化の防止という効果が得られる。また、開口部５８の側面の角度を再現性良く製造することができる。これにより、ＩＧＢＴの電気特性を再現性良く製造することができる。
【００４７】
変形例１はＳｉＣドリフト層を有するＩＧＢＴの例である。図８に変形例１に係るトランジスタの製造工程の断面図を示す。図８（ａ）において、ｐ型のＳｉＣ基板４０ａの（０００１）面上に、第１の半導体層４５aとして、ｐ型ＳｉＣバッファ層４２a、ｎ型ＳｉＣドリフト層４４ａをＣＶＤ法により形成する。ドリフト層４４ａ上に、酸化シリコン膜を例えばＣＶＤ法で形成し、所定領域を除去し、開口部を有するマスク層５６を形成する。マスク層５６は例えば図２（ｂ）のように形成する。
【００４８】
図８（ｂ）において、マスク膜５６をマスクに、マスク層以外の領域のドリフト層４４ａ上に、ＧａＮ系半導体層５５をマスク層５６の開口部に選択的に形成する。ＧａＮ系半導体層５５の層構成および成長方法は実施例４と同じである。その後、実施例２と同じ製造工程により図８（ｃ）のトランジスタが完成する。ＳｉＣドリフト層を有する変形例１においても、実施例３と同様に、ＧａＮ半導体層のクラックや製造工程における位置合わせ精度の低下の防止、トランジスタの電気的特性の劣化の防止、トランジスタの電気的特性の再現性向上という効果が得られる。
【００４９】
実施例２、実施例３およびその変形例においては、電子制御層にＧａＮ系半導体層として、例えばＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を用いることによりオン抵抗を低くできる。これらの半導体は移動度が高いためである。さらに、キャップ層として、チャネル層よりバンドギャップの大きなＧａＮ系半導体層を用いることにより、さらに電子制御性を良くしリーク電流を低くすることができる。基板１０、４０はＳｉＣ基板以外にも、サファイア基板、Ｓｉ基板またはＧａＮを含む半導体基板を用いることもできる。これにより、結晶性の良い成長が可能となる。さらに、ＧａＮ系半導体層の形成はＭＯＣＶＤ法またはＭＢＥ法を用いることにより、より結晶性の良いＧａＮ系半導体層が形成できる。
【図面の簡単な説明】
【００５０】
【図１】図1は従来技術の製造工程を示す断面図である。
【図２】図２はマスク層とその開口部を示す図である。
【図３】図３は実施例１の製造工程を示す断面図である。
【図４】図４は実施例２の製造工程を示す断面図である。
【図５】図５は実施例２の変形例１の製造工程を示す断面図である。
【図６】図６は実施例２の変形例２の製造工程を示す断面図である。
【図７】図７は実施例３の製造工程を示す断面図である。
【図８】図８は実施例３の変形例１の製造工程を示す断面図である。
【符号の説明】
【００５１】
１０、４０          ＳｉＣ基板
１０ａ、４０ａ      ＳｉＣ基板
１２、４２          ＧａＮバッファ層
１２ａ、４２ａ      ＳｉＣバッファ層
１４、４４          ＧａＮドリフト層
１４ａ、４４ａ      ＳｉＣドリフト層
１５、１５ａ、４５、４５ａ  第１の半導体層
１６                シード層
１８                ＧａＮスペーサ層
２０                ＧａＮ電子制御層
２２                ＧａＮコンタクト層
２４                キャップ層
２５、５５          ＧａＮ系半導体層
２６、５６          マスク層
２８、５８          開口部
３０                ソース電極
３２                ゲート電極
３４                ドレイン電極
４８                ＧａＮスペーサ層
５０                ＧａＮ電子制御層
５２                ＧａＮコンタクト層
５４                キャップ層
６０                エミッタ電極
６２                ゲート電極
６４                コレクタ電極
７０                サファイア基板
７２                バッファ層
７４                ドリフト層
７６                電子制御層
７８                コンタクト層
８０                キャップ層
８２                マスク層
８４                ソース電極
８６                ゲート電極
８８                ドレイン電極
９０                開口部
９２                マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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