(57)【要約】【課題】  自動車のモータ制御用などで求められるノーマリオフ特性を有する高性能の接合型デバイスを容易な製造工程で実現できるデバイス構造の接合型半導体装置および接合型半導体装置の製造方法を提供する。【解決手段】  半導体結晶の一方の面に形成された第１の導電型の低抵抗層からなるドレイン領域１１と、半導体結晶のもう一方の面に形成された第１の導電型の低抵抗層からなるソース領域１２と、ソース領域１２の周囲に形成された第２の導電型のゲート領域１３と、ソース領域１２とドレイン領域１１の間の第１の導電型の高抵抗層１４とを有する接合型半導体装置１０において、ゲート領域１３とソース領域１２の間の半導体結晶の表面付近に第２の導電型の再結合抑制半導体層１６を設ける。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体結晶の一方の面に形成された第１の導電型の低抵抗層からなるドレイン領域と、前記半導体結晶のもう一方の面に形成された第１の導電型の低抵抗層からなるソース領域と、前記ソース領域の周囲に形成された第２の導電型のゲート領域と、前記ソース領域と前記ドレイン領域の間の第１の導電型の高抵抗層とを有する接合型半導体装置において、
前記ゲート領域と前記ソース領域の間の前記半導体結晶の表面付近に第２の導電型の再結合抑制半導体層を設けることを特徴とする接合型半導体装置。
【請求項２】
半導体結晶の一方の面に形成された第１の導電型の低抵抗層からなるドレイン領域と、前記半導体結晶のもう一方の面に形成された第１の導電型の低抵抗層からなるソース領域と、前記ソース領域の周囲に形成された第２の導電型のゲート領域と、前記ソース領域と前記ドレイン領域の間の第１の導電型の高抵抗層とを有する接合型半導体装置において、
前記ゲート領域と前記ソース領域の間の前記半導体結晶の表面付近に第１の導電型の再結合抑制半導体層を設けることを特徴とする接合型半導体装置。
【請求項３】
前記ゲート領域と前記ソース領域の間の前記半導体結晶の表面上に再結合抑制膜を設けることを特徴とする請求項１または２記載の接合型半導体装置。
【請求項４】
前記高抵抗層内に前記ゲート領域と接続されるように第２の導電型のチャネルドープ層を設けることを特徴とする請求項１〜３のいずれか１項に記載の接合型半導体装置。
【請求項５】
前記半導体結晶が炭化硅素であることを特徴とする請求項１〜４のいずれか１項に記載の接合型半導体装置。
【請求項６】
前記再結合抑制半導体層の前記半導体結晶の表面からの深さが前記ゲート領域の深さよりも浅いことを特徴とする請求項１〜５のいずれか１項に記載の接合型半導体装置。
【請求項７】
前記再結合抑制半導体層の不純物濃度が前記ゲート領域の不純物濃度よりも低いことを特徴とする請求項１〜６のいずれか１項に記載の接合型半導体装置。
【請求項８】
第１の導電型の半導体基板に第１導電型の高抵抗層を形成する高抵抗層形成工程と、
ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程と、
第２導電型のゲート領域を形成するゲート領域形成工程と、
前記ゲート領域と前記ソース領域の間の高抵抗層の表面付近に第２の導電型の再結合抑制半導体層を形成する再結合抑制半導体層形成工程と、
前記ゲート領域と前記ソース領域の間の半導体結晶表面上に再結合抑制膜を形成する再結合抑制膜形成工程と、
ソース電極とゲート電極とドレイン電極を形成する電極形成工程と、
ソース電極とゲート電極側に上層電極を形成する上層電極形成工程と、
を有することを特徴とする接合型半導体装置の製造方法。
【請求項９】
第１の導電型の半導体基板に第１導電型の高抵抗層を形成する高抵抗層形成工程と、
ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程と、
第２導電型のゲート領域を形成するゲート領域形成工程と、
前記ゲート領域と前記ソース領域の間の高抵抗層の表面付近に第１の導電型の再結合抑制半導体層を形成する再結合抑制半導体層形成工程と、
前記ゲート領域と前記ソース領域の間の半導体結晶表面上に再結合抑制膜を形成する再結合抑制膜形成工程と、
ソース電極とゲート電極とドレイン電極を形成する電極形成工程と、
ソース電極とゲート電極側に上層電極を形成する上層電極形成工程と、
を有することを特徴とする接合型半導体装置の製造方法。
【請求項１０】
前記高抵抗層形成工程の途中に第２の導電型のチャネルドープ層を形成するチャネルドープ層形成工程を設けたことを特徴とする請求項８または９記載の接合型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型半導体装置および接合型半導体装置の製造方法に関し、特に、ソース領域からの電子とゲート領域からの正孔との再結合を抑制させるのに好適な静電誘導トランジスタ（ＳＩＴ）等の接合型半導体装置および接合型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体炭化硅素（シリコン・カーバイド、ＳｉＣ）は、広くデバイスに応用されているシリコンと比べてバンドギャップエネルギーが大きいことなどから、高電圧・大電力・高温動作に適しており、パワーデバイスなどへの適用が期待されている。現在、研究開発が活発になされているＳｉＣパワーデバイスの構造は、主にＭＯＳ型デバイスと接合型デバイスに分類される。本発明は、静電誘導トランジスタ（Static Induction Transistor:SIT）や接合型電界効果トランジスタ（Junction Field Effect Transistor:JFET)などの接合型トランジスタの性能向上に関するものである。
【０００３】
これまでに報告されているＳｉＣを用いたＳＩＴ、ＪＦＥＴには下記の例がある。
【０００４】
ＳＩＴとしては、例えば、非特許文献１と非特許文献２に開示されたものが代表的である。図１２に非特許文献１に開示されたＳＩＴの断面模式図を示す。このＳＩＴ１００は、ｎ型低抵抗層であるドレイン領域１０１とｎ型高抵抗層であるドリフト領域１０２とｎ型低抵抗領域のソース領域１０３とそれらソース領域を囲むように形成されたｐ型低抵抗領域のゲート領域１０４とドレイン電極１０５とソース電極１０６とゲート電極１０７からなっている。そして、ゲート領域１０４に挟まれたチャネル領域１０８が形成されている。このＳＩＴ１００は、ドリフト領域１０２内にチャネルドープ層を持たず、ゲート電極１０７に電圧を印加しないときにも導通状態であるノーマリ・オン特性を示す静電誘導トランジスタである。そして、ゲート領域１０４からチャネル領域１０８に少数キャリアである正孔を注入しないＦＥＴ（電界効果トランジスタ）動作を前提としている。そのため、ゲート・ソース間表面での電子と正孔の再結合を抑制するための特別の工夫はなされていない。
【０００５】
ＪＦＥＴとしては、例えば、非特許文献３に開示されたものがある。図１３にその文献に開示されたＪＦＥＴの断面構造図を示す。このＪＦＥＴ１１０は、ｎ型低抵抗層であるドレイン領域１１１とｎ型高抵抗層であるドリフト領域１１２とｎ型低抵抗層のソース領域１１３とｐ型低抵抗領域とｐ型低抵抗のゲート領域１１４とパシベーション膜１１５とドレイン電極１１６とソース電極１１７とゲート電極１１８とトレンチ部１１９とソース金属層１２０からなっている。このＪＦＥＴのソースの幅ｄは、１．４５μｍから１．９５μｍのものであり、非常に狭いものであり、また、チャネル領域の深さＤも２．１μｍと深いものであり、ゲート電極１１８に電圧を印加しないときに非導通状態であるノーマリ・オフ特性にするには、ソースの幅を１．９５μｍよりも狭くする必要があり、非常に作製が難しいものであった。また、ゲート領域１１４は低抵抗にするために、不純物濃度は高いものにしている。
【０００６】
図１４で典型的な接合型トランジスタの動作を説明する。図１４では、符号２００がドレイン電極、符号２０１がドレイン領域、符号２０２がドリフト領域、符号２０３がソース領域、符号２０４がゲート領域、符号２０５がソース電極、符号２０６がゲート電極、符号２０７が表面保護膜である。接合型トランジスタでは、基板の両面に設けられたソース電極２０５とドレイン電極２００に電圧を印加し、ソース・ドレイン間に流れる主電流を、ソース領域２０３を囲むようにして設けられたゲート電極２０６に加える信号によって制御する。
【０００７】
ゲートにオフ信号が印加された状態では、主電流は流れない。例えば、前述したノーマリオン型のデバイスでは、デバイスをオフさせるためにゲートにオフ信号として負の電圧を印加する必要がある。図１４（ａ）で示すように、ゲート電極２０４にオフ信号を与えたとき、ドリフト領域２０２内で空乏領域ｄｒが広がり、ドリフト領域２０２内をソース領域２０３からの電子（矢印ｅ）が走行することができなくなる。このような状態（ピンチオフ）にするには、ノーマリ・オン型のトランジスタでは、負の電圧を印加する。また、ノーマリ・オフ型では、通常０Ｖでこの状態になる。図１４（ｂ）は、ゲート電極２０６にピンチオフ状態での電圧より高い電圧を印加した状態を示す。ゲート電圧をピンチオフ電圧よりも高い電圧印加すると、空乏領域ｄｒが小さくなり、トランジスタはオン状態となりソースからドレインに電子電流（矢印ｅ）が流れる。また、さらにゲートに印加する電圧を増加させると、図１４（ｃ）で示すように、ゲート領域２０４からドリフト領域２０２に正孔の注入（矢印ｈ）が起こる。その正孔の注入により、ｎ型のドリフト領域に正孔の注入により生じた正電荷を中性化するように、ソース領域２０３からの電子の注入が起こり、ドリフト領域の電気伝導率がより高くなる。それにより、オン抵抗がより低くなる。
【０００８】
このように、より低いオン電圧（抵抗）を得るためには、ゲートに正の電圧を印加してソースからドレインに注入させる電子を増加させることが有効である。この時、ゲート・ソース間に形成されているｐｎ接合が順バイアスされ、ゲートからソースに正孔電流が流れる。ＳＩＴを高効率で動作させるためには、より少ないゲート電流でより多くドレイン電流を制御することが望ましい。そのため、電流増幅率（＝ドレイン電流／ゲート電流）が重要なパラメータとなる。
【０００９】
次に、ゲート・ソース間表面準位が特性に及ぼす影響について考察する。半導体の表面には、未結合手に起因する表面準位が多数存在する。シリコンでは、熱酸化することでデバイス特性に悪影響を及ぼさない界面準位の少ないシリコン・酸化膜界面を作ることができる。一方、ＳｉＣでは、熱酸化やその後の熱処理（ＰＯＡ：Post Oxidation Anneal）などでは、十分に界面準位を下げることができないのが現状である。そのため、図１４（ｃ）のような接合型トランジスタをゲートに順バイアスを印加して動作させる場合、ゲートから注入される正孔（矢印ｈ２）とソースから注入される電子（矢印ｅ２）がゲート・ソース間のＳｉＣ表面の表面準位（図中ｘ印で表す）を介して再結合して、電流増幅率が低下することになる。
【００１０】
次に、ノーマリオフ特性について説明する。パワーデバイスでは、何らかの異常が発生してゲートへの制御信号が途絶えた場合に、デバイスがオフ状態になることが望まれる。そのため、パワーデバイスでは、ノーマリオフ特性を有することが重要な条件となる。前述の図１２の構造で、ノーマリオフ特性を得るためには、隣り合うゲート間距離やソース幅を極めて短くしなければならない。図１５は、ソース幅が狭い従来のデバイスとソース幅の広いデバイスの比較を示す図である。図１５（ａ）は、ソース幅が狭い場合、図１５（ｂ）は、ソース幅が広い場合を示す。符号２００がドレイン電極、符号２０１がドレイン領域、符号２０２がドリフト領域、符号２０３がソース領域、符号２０４がゲート領域、符号２０５がソース電極、符号２０６がゲート電極、符号２０７が表面保護膜である。
図１５（ａ）で示すデバイスのようにソース幅を狭くし、ゲート間距離を短くすると、製造が難しくなるとともに、図に示すようにデバイス全面積に占める有効領域（図中符号ＥＲで示す）が減り、結果としてオン電圧（抵抗）が上昇することになる。
【００１１】
図１２で示したＳＩＴの場合には、ゲート・ソース間のＳｉＣ表面での電子と正孔の再結合を抑制する手段が施されていないために、ゲートから少数キャリアを注入した場合にＳｉＣ表面での再結合が大きく、ドレイン・ソース間の高抵抗層に導電率変調を起こすバイポーラモード動作での特性が向上しない。また、チャネルドープ構造を取り入れていない構造であるために、ノーマリオフ特性を得るのが極めて困難である。
【００１２】
図１３で示したＪＦＥＴの場合には、ノーマリオフ特性を得るためには、幅１．５μｍ、深さ２μｍ程の極めて微細なトレンチ構造を作り、さらにその側壁にまでゲート層を設けなければならず、製造が難しい。また、デバイスに占めるソース領域の比率が低くならざるえ得ず、オン電圧（抵抗）の向上の妨げとなる。
【非特許文献１】四戸孝  他著「600V5A 4H-SiC SIT with Low RonS of 13mΩcm2」Silicon Carbide and Related Materials 2003, Part II, pp.1217-1220.
【非特許文献２】（財）新機能素子開発協会著「平成１４年度新エネルギー・産業技術総合開発機構委託成果報告書、超低損失電力素子技術開発、素子化技術」
【非特許文献３】J. H. Zhao et al. 「6A, 1kV 4H-SiC Normally-off Trenched-and-Implanted Vertical JFETs」Materials Science Forum Vols. 457-460 (2004) pp. 1213-1216.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の接合型トランジスタをゲートに順バイアスを印加して動作させる場合、ゲートから注入される正孔とソースから注入される電子がゲート・ソース間のＳｉＣ表面の表面準位を介して再結合して、電流増幅率が低下することになるという問題点がある。
【００１４】
また、従来の接合型トランジスタでは、ノーマリオフ特性を得るためには、隣り合うゲート間距離やソース幅を極めて短くしなければならない。ソース幅を狭くし、ゲート間距離を短くすると、製造が難しくなるとともに、デバイス全面積に占める有効領域が減り、結果としてオン電圧（抵抗）が上昇することになるという問題点がある。
【００１５】
本発明の目的は、上記の課題を鑑み、自動車のモータ制御用などで求められるノーマリオフ特性を有する高性能の接合型デバイスを容易な製造工程で実現できるデバイス構造の
接合型半導体装置および接合型半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る接合型半導体装置および接合型半導体装置の製造方法は、上記の目的を達成するために、次のように構成される。
【００１７】
第１の接合型半導体装置（請求項１に対応）は、半導体結晶の一方の面に形成された第１の導電型の低抵抗層からなるドレイン領域と、半導体結晶のもう一方の面に形成された第１の導電型の低抵抗層からなるソース領域と、ソース領域の周囲に形成された第２の導電型のゲート領域と、ソース領域とドレイン領域の間の第１の導電型の高抵抗層とを有する接合型半導体装置において、ゲート領域とソース領域の間の半導体結晶の表面付近に第２の導電型の再結合抑制半導体層を設けることで特徴づけられる。
【００１８】
第２の接合型半導体装置（請求項２に対応）は、半導体結晶の一方の面に形成された第１の導電型の低抵抗層からなるドレイン領域と、半導体結晶のもう一方の面に形成された第１の導電型の低抵抗層からなるソース領域と、ソース領域の周囲に形成された第２の導電型のゲート領域と、ソース領域とドレイン領域の間の第１の導電型の高抵抗層とを有する接合型半導体装置において、ゲート領域とソース領域の間の半導体結晶の表面付近に第１の導電型の再結合抑制半導体層を設けることで特徴づけられる。
【００１９】
第３の接合型半導体装置（請求項３に対応）は、上記の構成において、好ましくはゲート領域とソース領域の間の半導体結晶の表面上に再結合抑制膜を設けることで特徴づけられる。
【００２０】
第４の接合型半導体装置（請求項４に対応）は、上記の構成において、好ましくは高抵抗層内にゲート領域と接続されるように第２の導電型のチャネルドープ層を設けることで特徴づけられる。
【００２１】
第５の接合型半導体装置（請求項５に対応）は、上記の構成において、好ましくは半導体結晶が炭化硅素であることで特徴づけられる。
【００２２】
第６の接合型半導体装置（請求項６に対応）は、上記の構成において、好ましくは再結合抑制半導体層の半導体結晶の表面からの深さがゲート領域の深さよりも浅いことで特徴づけられる。
【００２３】
第７の接合型半導体装置（請求項７に対応）は、上記の構成において、好ましくは再結合抑制半導体層の不純物濃度がゲート領域の不純物濃度よりも低いことで特徴づけられる。
【００２４】
第１の接合型半導体装置の製造方法（請求項８に対応）は、第１の導電型の半導体基板に第１導電型の高抵抗層を形成する高抵抗層形成工程と、ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程と、第２導電型のゲート領域を形成するゲート領域形成工程と、ゲート領域とソース領域の間の高抵抗層の表面付近に第２の導電型の再結合抑制半導体層を形成する再結合抑制半導体層形成工程と、ゲート領域とソース領域の間の半導体結晶表面上に再結合抑制膜を形成する再結合抑制膜形成工程と、ソース電極とゲート電極とドレイン電極を形成する電極形成工程と、ソース電極とゲート電極側に上層電極を形成する上層電極形成工程と、を有することで特徴づけられる。
【００２５】
第２の接合型半導体装置の製造方法（請求項９に対応）は、第１の導電型の半導体基板に第１導電型の高抵抗層を形成する高抵抗層形成工程と、ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程と、第２導電型のゲート領域を形成するゲート領域形成工程と、ゲート領域とソース領域の間の高抵抗層の表面付近に第１の導電型の再結合抑制半導体層を形成する再結合抑制半導体層形成工程と、ゲート領域とソース領域の間の半導体結晶表面上に再結合抑制膜を形成する再結合抑制膜形成工程と、ソース電極とゲート電極とドレイン電極を形成する電極形成工程と、ソース電極とゲート電極側に上層電極を形成する上層電極形成工程と、を有することで特徴づけられる。
【００２６】
第３の接合型半導体装置の製造方法（請求項１０に対応）は、上記の方法において、好ましくは高抵抗層形成工程の途中に第２の導電型のチャネルドープ層を形成するチャネルドープ層形成工程を設けたことで特徴づけられる。
【発明の効果】
【００２７】
本発明によれば、ゲート・ソース間半導体表面にゲートと同じ導電型の領域（再結合抑制半導体層）を設ける。再結合抑制半導体層を設けることで、この領域の電子に対する電位が高くなるので、ソースから注入される電子が表面準位が多数存在するゲート・ソース間半導体表面から遠ざけられる。また、ゲート領域に対して、再結合抑制半導体層の厚さを薄く不純物濃度を低くすることで、必要以上に正孔濃度を高くせずにすむために、表面準位での再結合確率を低減することができる。また、本発明では、ゲート・ソース間半導体表面に再結合を低減する再結合抑制保護膜を設ける。再結合抑制半導体層と組み合わせることで、デバイスの特性をより向上させることができる。さらに、本発明では、チャネルドープ層を設ける。チャネルドープ層を設けることでノーマリオフ特性を保ちつつソース幅を広げることができるため、デバイスの有効領域を拡大でき、オン電圧（抵抗）を低減できる。また、本発明によれば、ゲート・ソース間半導体表面にソースと同じ導電型の領域（再結合抑制半導体層）を設ける。再結合抑制半導体層を設けることで、この領域の正孔に対する電位が高くなるので、ゲートから注入される正孔が、表面準位が多数存在するゲート・ソース間半導体表面から遠ざけられる。そのため、表面準位での再結合確率を低減することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２９】
図１と図２は、本発明の第１の実施形態である接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の一部の構造断面図と平面構造図である。図２にはソースを５本有する静電誘導トランジスタの例を示し、図１は、図２のＡ−Ａ断面でのソース１本分の構造を拡大して示してある。静電誘導トランジスタ１０は、炭化硅素（ＳｉＣ）結晶の一方の面に形成されたｎ型（第１の導電型）の低抵抗層（ｎ＋層）からなるドレイン領域１１と、ＳｉＣ結晶のもう一方の面に形成されたｎ型の低抵抗層（ｎ＋層）からなるソース領域１２と、ソース領域１２の周囲に形成されたｐ型（第２の導電型）のゲート領域１３と、ソース領域１２とドレイン領域１３の間のｎ型の高抵抗層（ｎ−層）１４と、ｎ型の高抵抗層１４内にゲート領域１３と接続されるようにｐ型のチャネルドープ層１５を設けている。また、この静電誘導トランジスタ１０は、ゲート領域１３とソース領域１２の間のＳｉＣ結晶の表面付近にｐ型の再結合抑制半導体層１６を設けている。さらに、ゲート領域１３とソース領域１２の間のＳｉＣ結晶の表面上に再結合抑制膜１７を設けている。また、ドレイン領域１１に接合するドレイン電極１８とソース領域１２に接合するソース電極１９とゲート領域１３に接合するゲート電極２０が設けられている。さらに、図２には、ソース電極１９とゲート電極２０の上部に設けられた上層電極２１が示されている。
【００３０】
また、この静電誘導トランジスタ１０では、再結合抑制半導体層１６のＳｉＣ結晶の表面Ｓからの深さがゲート領域１３の表面Ｓからの深さよりも浅くなるように形成されている。また、再結合抑制半導体層１６の不純物濃度がゲート領域１３の不純物濃度よりも低くなるように形成されている。
【００３１】
図３は、本実施形態に係る静電誘導トランジスタの動作を説明する図である。図３（ａ）では、この静電誘導トランジスタ１０に、ソース電極１９とドレイン電極１８間にドレイン電圧ＶＤが印加され、ゲート電極２０にピンチオフ電圧以下の電圧が印加されている状態を示す。このとき、ゲート領域１３のドリフト領域内で空乏領域ｄｒが広がり、また、チャネルドープ層１５の電位が高いために、ソース領域１２からの電子（矢印ｅ）は、空乏層ｄｒとチャネルドープ層１５の障壁に阻まれて、電子は、ドリフト領域１４ｂを流れない。一方、図３（ｂ）に示すように、ゲート電極２０にピンチオフ電圧以上の電圧が印加されたとき、空乏層が狭まり、また、チャネルドープ層１５の電位がさがり、ソース電極１９とドレイン電極２０間に電子（矢印ｅ２）が流れ、電流が流れる。また、さらにゲートに電圧を印加すると、ゲート領域からドリフト領域への正孔（矢印ｈ１）の注入が起こる。それにより、電荷中性化条件を満たすようように、ソース領域１２から電子（矢印ｅ１）の注入がおこり、高抵抗層の伝導度変調が起こる。それにより、高抵抗層の伝導度変調が生じ、オン抵抗も低下する。そこを電子、正孔が流れると考えられる。
【００３２】
図１３で示した従来の構造では、電圧が印加された場合、ソース領域からの電子とゲート領域からの正孔が再結合して、ゲートからより多くの正孔電流を流さないとオン状態を維持できない。そのため、電流増幅率が低下してしまう。しかしながら、このとき、本発明の構造では図１に示すように、再結合抑制半導体層１６と再結合抑制膜１７が設けられているため、その層によりゲートからの正孔とソースからの電子が近づきにくくなり再結合が抑制される。その結果、再結合する正孔が減り、電流増幅率が増加する。
【００３３】
再結合抑制半導体層を設けることで、この領域の電子に対する電位が高くなるので、ソースから注入される電子が表面準位が多数存在するゲート・ソース間半導体表面から遠ざけられる。また、ゲート領域に対して、再結合抑制半導体層の厚さを薄く不純物濃度を低くすることで正孔の密度を下げ、その結果、表面準位での再結合確率を低減することができる。また、本発明では、ゲート・ソース間半導体表面に再結合を低減する再結合抑制保護層を設け、再結合抑制半導体層と組み合わせることで、デバイスの特性をより向上させることができる。さらに、本発明では、チャネルドープ層を設けることでノーマリオフ特性を保ちつつ隣り合うゲート間距離やソース幅を広げることができる。そのため、製造が容易になり、デバイス全面積に占める有効領域を拡大でき、その結果、オン電圧（抵抗）の抑制が実現できる。
【００３４】
次に、図１を用いて本発明の第１実施形態に係る接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の構造を説明する。実施例として、阻止電圧６００Ｖを目標に設計されたＳＩＴを示す。基板には、（０００１）面から８度オフさせた低抵抗のｎ型４Ｈ−ＳｉＣ基板を使用しており、本ＳＩＴでは、この基板がドレイン領域１１となる。基板上のｎ型高抵抗層１４は、ソース・ドレイン間に加わる高電圧を阻止するための層であり、本実施例では６００Ｖ以上の電圧を阻止するように、厚み１０μｍ、不純物濃度１×１０１６ｃｍ−３に設定されている。高抵抗層上のｐ型チャネルドープ層は、ソース・ドレイン間に高電圧が印加されたときに、ゲート・ソース間電圧ＶＧＳ＝０Ｖにおいてもトランジスタがオンしないようにその厚みと不純物濃度が設計される。本実施例では、厚み０．１μｍ〜０．５μｍ、不純物濃度２×１０１７〜４×１０１９ｃｍ−３とした。チャネルドープ層上には、厚さ０．２〜０．４μｍ、不純物濃度１×１０１６ｃｍ−３の高抵抗層を挟んで、厚さ０．２〜０．４μｍ、不純物濃度１〜５×１０１９ｃｍ−３の低抵抗のｎ型ソース層が設けられている。さらに、ソースの周囲には、厚み２μｍ、不純物濃度１×１０１９ｃｍ−３程度の低抵抗ｐ型ゲート層が設けられている。図２に示すように、ソースは細長い島状の形状であり、ひとつのデバイスに複数のソースを備えている。ひとつのソースの寸法は、幅３〜１０μｍ、長さ１００〜１０００μｍ程度である。ゲート領域とソース領域を含めた単位デバイスの周期は、約１０〜３０μｍである。
【００３５】
図４に、第１の実施形態での実施例でのＳＩＴの電流電圧特性と本発明を用いないで製作したＳＩＴの特性を示す。また、両者の特性値を図５の表にまとめる。両者の違いは再結合抑制層の有無だけで、それ以外はデバイス構造、製作工程とも同一である。図４（ａ）は、再結合抑制層のないＳＩＴでの電流電圧特性であり、図４（ｂ）は、再結合抑制を設けた上記条件で作製した本発明でのトランジスタの電流電圧特性である。横軸は、ドレイン電圧を示し、縦軸はドレイン電流密度を示す。曲線Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５は、それぞれ、ゲート電流が０，１．６，３．２，４．８，６．３，７．９（Ａ／ｃｍ２）の電流電圧特性であり、曲線Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５は、それぞれ、ゲート電流が０，１．６，３．２，４．８，６．３，７．９（Ａ／ｃｍ２）の電流電圧特性である。これらの電流電圧特性から、図５の表に示すように、再結合抑制層の無い場合は、電流増幅率とオン電圧は、それぞれ、１４と１．３である。また、再結合抑制増がある場合は、電流増幅率とオン電圧は、それぞれ５１と０．７であった。明らかに、再結合抑制層を導入することで電流増幅率、オン電圧ともに大きく向上している。また、様々な構造のＳＩＴで比較したが、平均で約３倍程度の電流増幅率が確認できている。
【００３６】
図６は、製作したＳＩＴのなかで、特にオン電圧特性が優れているデバイスの電流電圧特性である。横軸は、ドレイン電圧を示し、縦軸はドレイン電流密度を示す。曲線Ｃ３０，Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５は、それぞれ、ゲート電流が０，１．９，３．７，５．６，７．４，９．３（Ａ／ｃｍ２）の電流電圧特性である。電流電圧特性から、このトランジスタでは、ドレイン電流密度２００Ａ／ｃｍ２でのオン抵抗は２．８ｍΩｃｍ２、ドレイン電流密度３００Ａ／ｃｍ２でのオン抵抗は２．６ｍΩｃｍ２となり、これまで発表されている６００Ｖ以上の耐圧のＳｉＣデバイスとしては最高の値を得ている。
【００３７】
次に、本発明の第１実施形態に係る接合型半導体（例としてＳＩＴ）の製造方法を説明する。図７は、本発明の第１実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタ（ＳＩＴ）を製造する工程を示すフローチャートである。また、図８と図９は、各工程での構造断面図である。接合型半導体装置の製造方法は、第１の導電型の半導体基板に第１導電型の高抵抗層を形成する高抵抗層形成工程（ステップＳ１１）と、第２の導電型のチャネルドープ層を形成するチャネルドープ層形成工程（ステップＳ１２）と、第１導電型の高抵抗層を形成する高抵抗層形成工程（ステップＳ１３）と、ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程（ステップＳ１４）と、第２導電型のゲート領域を形成するゲート領域形成工程（ステップＳ１５）と、ゲート領域とソース領域の間の高抵抗層の表面付近に第２の導電型の再結合抑制半導体層を形成する再結合抑制半導体層形成工程（ステップＳ１６）と、ゲート領域とソース領域の間の半導体結晶表面上に再結合抑制膜を形成する再結合抑制膜形成工程（ステップＳ１７）と、ソース電極とゲート電極とドレイン電極を形成する電極形成工程（ステップＳ１８）と、ソース電極とゲート電極側に上層電極を形成する上層電極形成工程（ステップＳ１９）と、から成る。
【００３８】
高抵抗層形成工程（ステップＳ１１）では、エピタキシャル成長法によりＳｉＣ高濃度ｎ型基板３０上に、厚さ１０μｍで濃度１×１０１６ｃｍ−３の窒素を不純物としてドープしたＳｉＣ層３１をエピタキシャル成長させる。次に、チャネルドープ層形成工程（ステップＳ１２）では、エピタキシャル成長法により、アルミニウムを不純物として１×１０１７〜１×１０１９ｃｍ−３の濃度で０．１〜０．５μｍのＳｉＣ３２を成長させる。高抵抗層形成工程（ステップＳ１３）では、その後、厚さ０．２〜０．５μｍで濃度１×１０１６ｃｍ−３の窒素を不純物としてドープしたＳｉＣ層３３をエピタキシャル成長させる。そして、低抵抗層形成工程（ステップＳ１４）では、その上に厚さ０．２〜０．４μｍで濃度１〜５×１０１９ｃｍ−３の窒素を不純物としてドープしたＳｉＣ層３４をエピタキシャル成長させる。（図８（ａ））。
【００３９】
ゲート領域形成工程（ステップＳ１５）では、ｐ型ゲート領域Ｇは、選択イオン注入によって形成する。図８（ｂ）において、まず、表面にゲートを形成しない領域を保護するためのイオン注入マスク３５を形成する。
【００４０】
マスク材料としては、ＣＶＤ（化学気相堆積法）シリコン酸化膜や金属が利用できる。
【００４１】
フォトリソグラフィー工程で、レジスト塗布後、イオン注入をする領域のレジストを取り除く。その後、フォトレジストにより、ゲート電極を形成する以外の領域を開口とするマスクを形成し、イオン注入をする領域のマスク材料を、反応性イオンエッチング（ＲＩＥ）などでエッチングして取り除く。このようにして、イオン注入マスクを形成した後、ゲート領域を形成するためのイオン注入を行う（図中矢印Ａ）。
【００４２】
例えば、表面からイオン注入法によりイオン種としてアルミニウムを用いる。約２μｍ程度のゲート深さを得るために、最大注入エネルギー２ＭｅＶ以上で複数のエネルギーを用いる多段注入を行う。注入量は、不純物濃度が約１×１０１８〜１×１０１９ｃｍ−３となるように設計している。注入後、イオン注入マスク３５を除去する。
【００４３】
次に、ソース領域を分離するためのエッチング工程を行う（図８（ｃ））。エッチングマスクにはＣＶＤシリコン酸化膜を用い、フォトリソグラフィー工程でレジストパターンを形成した後、ＣＶＤシリコン酸化膜をＲＩＥなどでエッチングし、さらにＣＶＤシリコン酸化膜をマスク３６として、ＳｉＣをエッチングする。ＳｉＣエッチングにはＳＦ６などを用いたＲＩＥなどが利用できる。エッチング深さは、約０．３〜０．６μｍである。
【００４４】
再結合抑制半導体層形成する工程（Ｓ１６）では、ソース領域を分離した後、再結合抑制半導体層３７を形成するためのイオン注入を行う（図８（ｄ））。ここでは、ソース領域を分離するためのエッチングに用いたエッチングマスクのＣＶＤシリコン酸化膜をイオン注入マスクとして利用できるため、新たなフォトリソグラフィー工程を必要としない。イオン種にはアルミニウムを用い、注入エネルギーは数十ＫｅＶ、注入量は不純物濃度が１×１０１６〜１×１０１７ｃｍ−３となるように設計する。このｐ型領域は、ゲートとしての機能は持たず、ソースからの電子を遠ざけることが目的であり、更に、ホールの濃度は低いことが望ましいため、ゲートイオン注入と比較して、注入量・注入エネルギーともに小さく設定されている。そのため、イオン注入による結晶の損傷を低く抑えることができるので、プロセスのデバイス特性への悪影響を抑えることができる。
【００４５】
イオン注入後に、注入イオンを半導体中で電気的に活性化するとともにイオン注入で発生した結晶欠陥を消すための活性化熱処理を行う（図９（ａ））。本実施例では、ゲートイオン注入と再結合抑制半導体層イオン注入の両方の活性化を同時に行っている。高周波熱処理炉などを用い、１７００〜１８００℃程度の高温下で約１０分程度の熱処理を行う。雰囲気ガスにはアルゴンを用いる。
【００４６】
再結合抑制保護膜３８を形成する工程（Ｓ１７）では、図９（ｂ）で示すように、はじめに、イオン注入と活性化熱処理の工程でできた表面層を取り除くために、熱酸化後に酸化膜を取り除く犠牲酸化を行う。酸化条件は、例えばドライ酸素中で１１００℃、２０時間などである。酸化膜の除去にはフッ化水素を用いる。犠牲酸化後に再び熱酸化を行い酸化膜を形成する。その後に、ＳｉＣ酸化膜界面の不純物準位を低減するための熱処理（ＰＯＡ：Post Oxidation Anneal)を行う。ＰＯＡは、水素や酸化窒素（ＮＯ、Ｎ２Ｏ）またはアルゴン雰囲気中で、８００〜１３００℃程度の高温下で行う。ＰＯＡ後、ＣＶＤ酸化膜やＣＶＤ窒化膜を形成する。
【００４７】
その後、ソース、ゲート、ドレインに電極ＳＣ，ＧＣ，ＤＣを形成する（図９（ｃ））。ソース、ドレインにはニッケルやチタンを用い、ゲートにはチタン・アルミニウムなどを用いる。各電極は、蒸着やスパッタリングなどで形成し、パターン形成には、フォトリソグラフィー工程とドライエッチング、ウェットエッチング、リフトオフ法などが利用できる。また、電極形成後には、金属と半導体の接触抵抗を低減するために熱処理を行う。条件は、８００〜１０００℃、１０〜３０分程度である。
【００４８】
最後に、分離されているソースをひとつの電極に取り出すための上層配線工程を行う（図９（ｄ））。ＣＶＤ酸化膜などを層間膜として形成した後、フォトリソグラフィー工程とエッチングによりソース電極部分のＣＶＤ酸化膜などを取り除きソース電極を露出させたあと上層電極ＯＣを堆積させる。電極材料にはアルミニウムを用いる。
【００４９】
このようにして、図１と図２で示したノーマリオフ特性を有する高性能のＳＩＴを作製することができる。
【００５０】
なお、上述の実施例では、図１に示す再結合抑制半導体層１６がｐ型である場合を説明したが、これをｎ型層としても良い。この場合、正孔が上述の実施例と同様の原理で遠ざけられ、再結合が抑制される。
【００５１】
図１０は、本発明の第２実施形態に係る半導体装置の断面図を示す。この接合型半導体装置は、炭化硅素（ＳｉＣ）結晶の一方の面に形成されたｎ型（第１の導電型）の低抵抗層（ｎ＋層）からなるドレイン領域４１と、ＳｉＣ結晶のもう一方の面に形成されたｎ型の低抵抗層（ｎ＋層）からなるソース領域４２と、ソース領域４２の周囲に形成されたｐ型（第２の導電型）のゲート領域４３と、ソース領域４２とドレイン領域４３の間のｎ型の高抵抗層（ｎ−層）４４と、ｎ型の高抵抗層４４内にゲート領域４３と接続されるようにｐ型のチャネルドープ層４５を設けている。また、この静電誘導トランジスタ４０は、ゲート領域４３とソース領域４２の間のＳｉＣ結晶の表面付近にｐ型の再結合抑制半導体層４６を設けている。さらに、ゲート領域４３とソース領域４２の間のＳｉＣ結晶の表面上に再結合抑制膜４７を設けている。また、ドレイン領域４１に接合するドレイン電極４８とソース領域４２に接合するソース電極４９とゲート領域４３に接合するゲート電極５０が設けられている。
【００５２】
また、このトランジスタ４０では、再結合抑制半導体層４６のＳｉＣ結晶の表面Ｓからの深さがゲート領域４３の表面Ｓからの深さよりも浅くなるように形成されている。また、再結合抑制半導体層４６の不純物濃度がゲート領域４３の不純物濃度よりも低くなるように形成されている。
【００５３】
第１の実施形態との違いは、ソース・ゲート間の一部にのみ再結合抑制半導体領域が形成されていることである。ソース・ゲート間に形成される段差形状には、エッチングマスクの形状やエッチングの手法によって違いがでる。第１の実施形態では、エッチングマスクの断面形状に傾斜があったり、ＳｉＣのエッチングが等方性を持つ場合の例を示した。第２の実施形態は、エッチングマスクの断面形状が垂直で、ＳｉＣのエッチングも異方性を有する場合の例である。この場合、ソース・ゲート間の段差形状は垂直に近くなる。このような状態で基板に垂直にイオン注入をした場合には、基板に垂直な面にはイオンは注入されない。再結合抑制半導体領域も基板と平行な面にのみ形成される。しかし、再結合抑制半導体領域は、ゲート・ソース間の一部にのみ形成されていても有効に機能する。
【００５４】
なお、上述の実施形態では、図１０に示す再結合抑制半導体層４６がｐ型層である場合を説明したが、これをｎ型層としても良い。
【００５５】
図１１は、本発明の第３の実施形態を示す。接合型半導体装置は、炭化硅素（ＳｉＣ）結晶の一方の面に形成されたｎ型（第１の導電型）の低抵抗層（ｎ＋層）からなるドレイン領域６１と、ＳｉＣ結晶のもう一方の面に形成されたｎ型の低抵抗層（ｎ＋層）からなるソース領域６２と、ソース領域６２の周囲に形成されたｐ型（第２の導電型）のゲート領域６３と、ソース領域６２とドレイン領域６３の間のｎ型の高抵抗層（ｎ−層）６４と、ｎ型の高抵抗層６４内にゲート領域６３と接続されるようにｐ型のチャネルドープ層６５を設けている。また、この静電誘導トランジスタ６０は、ゲート領域６３とソース領域６２の間のＳｉＣ結晶の表面付近にｐ型の再結合抑制半導体層６６を設けている。さらに、ゲート領域６３とソース領域６２の間のＳｉＣ結晶の表面上に再結合抑制膜６７を設けている。また、ドレイン領域６１に接合するドレイン電極６８とソース領域６２に接合するソース電極６９とゲート領域６３に接合するゲート電極７０が設けられている。さらに
【００５６】
また、このトランジスタ６０では、再結合抑制半導体層６６のＳｉＣ結晶の表面Ｓからの深さがゲート領域６３の表面Ｓからの深さよりも浅くなるように形成されている。また、再結合抑制半導体層６６の不純物濃度がゲート領域６３の不純物濃度よりも低くなるように形成されている。
【００５７】
第３の実施形態は、ソース領域がエッチングにより分離されているのではなく、選択的イオン注入により形成されている例である。この場合には、ゲートとソースは同一の高さの面に形成される。本構造では、エッチング工程がないことから、エッチングによって半導体表面が損傷を受けないことや、ソース電極間に電界が集中する部分ななくなることから、電子と正孔の再結合をより抑えることが可能になる。ソース領域のイオン種にはリンや窒素が利用できる。
【００５８】
なお、上述の実施形態では、図１１に示す再結合抑制半導体層６６がｐ型層である場合を説明したが、これをｎ型層としても良い。
【００５９】
以上、説明したように本発明は従来の接合型トランジスタと異なり、ゲート・ソース間半導体表面にゲートと同じ導電型の半導体領域で形成される再結合抑制半導体層が設けられているために、ゲートから注入される少数キャリアとソースから注入される多数キャリアの再結合が抑制され、電流増幅率を向上できオン電圧（抵抗）を小さくできる。また、本発明では、上記再結合抑制半導体層に加えてゲート・ソース間半導体表面に再結合抑制保護膜が設けられているために、より電流増幅率を向上させることができる。さらに、本発明では、チャネルドープ層を設けているために、ノーマリオフ特性を保ちつつ、低いオン電圧（抵抗）を比較的容易な製造方法で得ることができる。なお、各層の厚みやイオン注入エネルギー量など本実施例で示した具体的な数値はあくまでも一例であり、本発明を実現する範囲で適宜変更可能である。また、本発明において、再結合抑制膜１７およびチャネルドープ層１５は必須の構成要件ではなく、例えば何れか一方のみが再結合抑制半導体層１６と共に形成された構成としても良い。
【００６０】
なお、本実施形態においては、工程説明中のｐとｎの極性を逆にした逆極性タイプのものでも良い。また、本実施例では、ＳｉＣの例について説明したが、本発明は表面再結合が問題となる他の半導体にも適用できる。
【産業上の利用可能性】
【００６１】
本発明は、高性能の接合型半導体装置とそれを製造するために利用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の一部の断面図である。
【図２】本発明の第１実施形態に係る接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の平面図である。
【図３】第１実施形態に係る接合型半導体装置の動作を説明する図であり、（ａ）ゲート電極にピンチオフ電圧以下の電圧が印加されている状態、（ｂ）ゲート電極にピンチオフ電圧以上の電圧が印加されている状態、（ｃ）ゲート電極にさらに高い電圧を印加した状態を示す図である。
【図４】第１実施形態での実施例のＳＩＴの電流電圧特性を示し、（ａ）再結合抑制層のない場合、（ｂ）再結合抑制層のある場合である。
【図５】第１実施形態での実施例のＳＩＴの特性値を示す表である。
【図６】本発明で製作したＳＩＴのなかで、特にオン電圧特性が優れている接合型半導体装置の電流電圧特性である。
【図７】本発明の第１実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタを製造する工程を示すフローチャートである。
【図８】本発明の第１実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタを製造する各工程での半導体基板の断面図である。
【図９】本発明の第１実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタを製造する各工程での半導体基板の断面図である。
【図１０】本発明の第２実施形態に係る接合型半導体装置の断面図である。
【図１１】本発明の第３実施形態に係る接合型半導体装置の断面図である。
【図１２】従来のＳＩＴの断面模式図である。
【図１３】従来のＪＦＥＴの断面模式図である。
【図１４】従来の典型的な接合型トランジスタの動作を説明する図である。
【図１５】ソース幅が狭いデバイスとソース幅が広いデバイスの比較を示す図である。
【符号の説明】
【００６３】
１０      静電誘導トランジスタ
１１      ドレイン領域
１２      ソース領域
１３      ゲート領域
１４      ｎ型高抵抗層
１５      チャネルドープ層
１６      再結合抑制半導体層
１７      再結合抑制膜
１８      ドレイン電極
１９      ソース電極
２０      ゲート電極
２１      上層電極
【図１】
2006269681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006269681.tif 000007
【図６】
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【図７】
2006269681.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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