(57)【要約】【課題】  回路修正で既存の配線形状を出来るだけ変更しないよう配線の接続を行い、回路修正時のマスク修正層数を極力減らし、回路修正の際のコストを大幅に削減する。【解決手段】  従来の技術と同様に、マスク製造後の回路修正を考慮するため、図６に示す配置図のように、予めスペアセル１０１をファンクションセル１０２のない場所に配置するとともに、回路修正用スペアセル１０１の所要な入力ピンをチップ中の上位階層の電源／グランド配線２０２に接続し、所要の出力ピンに最上位配線層を通り最下位配線層まで配線された図１に示す配線２０３を接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
スタンダードセル方式の半導体集積回路において、
回路修正用スペアセルの所要な入力ピンの電位を安定させるために、チップ中の上位階層に配線されている電源／グランド配線に接続させたことを特徴とする半導体集積回路。
【請求項２】
前記回路修正用スペアセルにおいて、所要の出力ピンに最上位配線層を通り最下位配線層まで配線された配線を接続したことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記回路修正用スペアセルの配線工程において、各配線層を階段状に配線することを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
半導体集積回路の回路変更を行うレイアウト手法を用いる場合において、前記回路修正用スペアセルに接続された配線のみを用いて、回路修正を行うことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路にかかわり、特にマスク製造後の回路修正を容易に行えるレイアウト設計手法を応用した半導体集積回路に関するものである。
【背景技術】
【０００２】
特定用途向けＬＳＩを開発する上で、設計方法としては、主にゲートアレイ（Ｇａｔｅ
Ａｒｒａｙ）方式とスタンダードセル（Ｓｔａｎｄａｒｄ  Ｃｅｌｌ）方式の二つに分類される。上記したスタンダードセル方式は、個別のチップごとに全層のマスク製造を行う必要があり、マスク作成後に回路修正を行う場合、その都度セルの配置／配線を変更しなければならず、再度全層のマスク製造を行う必要があり開発期間／コストが増大する問題があった。
【０００３】
特許文献１（「特開平１１−１２６８２３号公報」）に、上記の問題を解決する半導体集積回路及びその製造方法が開示されている。
【０００４】
上記特許文献１では、図６に示すように、スタンダードセル方式の半導体集積回路において、予め未配線のスペアセル１０１をチップ３０１内に配置することで、アルミ配線のマスクを変更するだけで、容易に回路変更が可能になり、ゲートアレイ方式のように回路修正が容易に行えるようになることが記載されている。
【特許文献１】特開平１１−１２６８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来技術を用いた回路修正では、以下のような問題点を有する。
【０００６】
マスク作成後の回路修正では、予め挿入した、未配線のスペアセル１０１の接続情報を変更し、既存の配線情報を極力保ったまま、変更箇所のみの接続を行う、ＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）という技術を用いて配線工程を行うが、通常のＥＣＯ配線工程では、修正箇所を最短距離で接続するため、多層にまたがった配線を行ってしまい、全配線層もしくは、複数層のマスク修正を行う必要があり、回路修正の際のマスク製造コストが増大してしまう。
【０００７】
そこで、本発明は、上記した課題の解決を図るべく、創作したものであり、回路修正で既存の配線形状を出来るだけ変更しないよう配線の接続を行い、回路修正時のマスク修正層数を極力減らし、回路修正の際のコストを大幅に削減する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記した目的を達成するため、以下に記載する技術構成を採用するものである。
【０００９】
本発明に係る半導体集積回路は、スタンダードセル方式の半導体集積回路において、回路修正用スペアセルの所要な入力ピンの電位を安定させるために、チップ中の上位階層に配線されている電源／グランド配線に接続させたことを特徴とする。
【００１０】
また、本発明に係る半導体集積回路は、上記構成に加え、所要の出力ピンに最上位配線層を通り最下位配線層まで配線された配線を接続したことを特徴とする。
【００１１】
また、本発明に係る半導体集積回路は、上記構成において、各配線層を階段状に配線することを特徴とする。
【００１２】
さらに、本発明に係る半導体集積回路は、上記構成において、半導体集積回路の回路変更を行うレイアウト手法を用いる場合に、配線層のみを用いて、回路修正を行うことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体集積回路によれば、スペアセルの入出力ピンを予め各配線層に対して配線しておくことにより、回路修正する場合、再利用でき、１つの配線層と１つのコンタクト層の２層のマスク製造コストで実現でき、コストを大幅に削減することが可能となる。
【００１４】
また、上記の配線構造を階段状に配線することで、配線１層のみのマスク製造コストで実現でき、回路修正のコストを極限まで削減することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について添付図面を参照して説明する。
【００１６】
図１〜図５は発明を実施する形態の一例であって、図中、図と同一の符号を付した部分は同一物を表わし、基本的な構成は図に示す従来のものと同様である。
（第１の実施形態の説明）
【００１７】
以下、本発明に係る半導体集積回路の回路変更を行うレイアウトを用いた半導体集積回路の第１の実施形態について図面を参考にしながら説明する。
【００１８】
図１は、第１の実施形態に係る半導体集積回路の配線模式図である。
【００１９】
従来の技術と同様に、マスク製造後の回路修正を考慮するため、図６に示す配置図のように、予めスペアセル１０１をファンクションセル１０２のない場所に配置するとともに、回路修正用スペアセル１０１の所要な入力ピンを図７に示す電源／グランド配線図のようにＭｅｓｈ配線を行った電源／グランド配線２０２に接続させたことを特徴とする半導体集積回路である。
【００２０】
このように、本実施形態では、図１の半導体集積回路の配線模式図で示すように、回路修正用スペアセル１０１の所要な入力ピンをチップ中の上位階層の電源／グランド配線２０２に接続させたことによって、電位を安定させ、電源降下を防ぐこともできる。
（第２の実施形態の説明）
【００２１】
以下、本発明に係る半導体集積回路の回路変更を行うレイアウトを用いた半導体集積回路の第２の実施形態について図面を参考にしながら説明する。
【００２２】
第１の実施形態と同様なスペアセルにおいて、所要の出力ピンに最上位配線層を通り最下位配線層まで配線された図１に示す配線２０３を接続したことを特徴とする半導体集積回路である。
【００２３】
ここで、例えば、図８の配線模式図で示すように、ファンクションセル１０３，１０４が配線２０４で接続されているような場合において、マスク製造後に回路修正が必要となり、ファンクションセル１０３とファンクションセル１０４との接続の間にスペアセル１０１を接続する回路修正が発生した場合、従来技術の未配線のスペアセル１０１では、配線距離が最短となるよう、図９の配線模式図のように配線２０５を削除し、配線２０６，２０７を追加するＥＣＯ配線が行われ、全配線層もしくは、最善の方法でも複数層の配線層の修正が必要となりマスク製造コストが増大してしまう。
【００２４】
一方、本実施形態では、図３の配線模式図のようにＥＣＯ配線が行われる。第１の実施形態の技術を用いたスペアセルであれば、配線２０８を追加し、コンタクト４０１，４０２を削除すれば、ファンクションセル１０３とスペアセル１０１の接続を変更することができる。
【００２５】
また、第２の実施形態の技術を用いたスペアセルであれば、配線２０９を追加し、コンタクト４０３を削除すれば、ファンクションセル１０４とスペアセル１０１の接続を変更できる。上記の修正は、配線層２とコンタクト１層の２層のマスク製造で回路修正が行われ、回路修正するコストを最小限に抑えることが可能となる。
（第３の実施形態の説明）
【００２６】
以下、本発明に係る半導体集積回路の回路変更を行うレイアウトを用いた半導体集積回路の第３の実施形態について図面を参考にしながら説明する。
【００２７】
図２は、第３の実施形態に係る半導体集積回路の配線模式図である。
【００２８】
本発明の第１，２の実施形態と同様なスペアセルにおいて、配線工程で各配線層を図２のように階段状に配線することを特徴とする半導体集積回路である。
【００２９】
本実施形態では、図４に示すように各配線階層を階段状に配線することにより、配線２１０を削除し、配線２１１を追加することで、一階層の配線層を変更することで、接続情報を変更できる。同様に、配線２１２も、配線層２のみの変更で、上記の回路修正を極限の一階層のみのマスク製造コストで実現できる。
（第４の実施形態の説明）
【００３０】
以下、本発明に係る半導体集積回路の回路変更を行うレイアウトを用いた半導体集積回路の第４の実施形態について説明する。
【００３１】
上記回路修正用スペアセルに接続された配線２０１、２０３のみ用いて回路修正を行うことを特徴とする半導体集積回路である。
【００３２】
アンテナ違反の問題が発生した場合、アンテナダイオードセル、もしくは、上位階層へ接続を変更して、アンテナ違反を回避する。上記のアンテナ回避手法では、少なくとも複数層のマスク製造が必要となる。ここで、図５の配線２０４でアンテナ違反が発生した場合、第３の実施形態の技術を用いると、図３のように、コンタクト４０４，４０５を削除し、配線２０３を配線２０４に配線２１４のように接続し、配線２１３を削除することで、最上位階層への接続が配線層４とコンタクト１層の２層のマスク製造変更で実現する。さらに、第３の実施形態の技術を用いれば、配線層４のマスク製造費だけで実現する。
【００３３】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００３４】
【図１】本発明における半導体集積回路の配線模式図である。
【図２】本発明の第３の実施形態における半導体集積回路の配線模式図である。
【図３】本発明の第２の実施形態におけるＥＣＯ配線後の配線模式図である。
【図４】本発明の第３の実施形態におけるＥＣＯ配線後の配線模式図である。
【図５】本発明の第４の実施形態におけるＥＣＯ配線後の配線模式図である。
【図６】従来の技術で使用するスペアセルの配置図である。
【図７】電源／グランド配線図である。
【図８】回路修正前の配線模式図である。
【図９】従来の技術における、ＥＣＯ配線後の配線模式図である。
【符号の説明】
【００３５】
１０１  スペアセル
１０２、  １０３、  １０４  ファンクションセル
２０１  スペアセルの所要の入力ピンに接続された配線
２０２  電源／グランド配線
２０３  スペアセルの所要の出力ピンに接続された配線
２０４  既存の配線
２０５  従来の技術において、削除された配線
２０６，  ２０７  従来の技術において、追加された配線
２０８，  ２０９，  ２１１，  ２１２  本発明において、追加された配線
２１０  本発明のおいて、削除された配線
３０１  半導体集積回路
４０１，  ４０２，  ４０３，  ４０４，  ４０５  本発明において、削除されたコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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