(57)【要約】【課題】    小型化を実現しつつ、高速化を実現することができる乱数生成回路及び半導体集積回路を提供する。【解決手段】  乱数生成回路１において、ノイズ信号を発生するノイズ発生源２と、ノイズ信号の周波数帯域の一部を抽出するフィルタ３と、ノイズ信号の周波数帯域の一部と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータ４とを備える。半導体集積回路は基板上に乱数生成回路１を搭載する。【選択図】        図１
2006189946.tif 000002
【特許請求の範囲】
【請求項１】
ノイズ信号を発生するノイズ発生源と、
前記ノイズ信号の周波数帯域の一部を抽出するフィルタと、
前記ノイズ信号の周波数帯域の一部と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータと、
を備えたことを特徴とする乱数生成回路。
【請求項２】
ノイズ信号を発生するノイズ発生源と、
前記ノイズ信号の周波数帯域の低周波数帯域を抽出するローパスフィルタと、
前記ノイズ信号の低周波数帯域と前記ノイズ信号との間の信号差を増幅した乱数信号を生成するコンパレータと、
を備えたことを特徴とする乱数生成回路。
【請求項３】
ノイズ信号を発生するノイズ発生源と、
前記ノイズ信号の周波数帯域の高周波数帯域を抽出するハイパスフィルタと、
前記ノイズ信号の高周波数帯域と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータと、
を備えたことを特徴とする乱数生成回路。
【請求項４】
ノイズ信号を発生するノイズ発生源と、
前記ノイズ信号の周波数帯域の高周波数帯域を抽出するハイパスフィルタと、
前記ノイズ信号の高周波数帯域を遅延させた参照信号を生成する遅延回路と、
前記ノイズ信号の高周波数帯域と前記参照信号との間の信号差を増幅した乱数信号を生成するコンパレータと、
を備えたことを特徴とする乱数生成回路。
【請求項５】
前記ノイズ発生源から出力されるノイズ信号が制御電極に入力され、第１の主電極が第１の電源に接続され、第２の主電極が前記フィルタ及び前記コンパレータに接続されたトランジスタと、前記トランジスタの第２の主電極に一端が接続され、他端が第２の電源に接続された抵抗素子とを直列に接続した入力回路を更に備えたことを特徴とする請求項１乃至請求項４のいずれかに記載の乱数生成回路。
【請求項６】
前記コンパレータの出力端子に入力端子が接続されたバッファを更に備えたことを特徴とする請求項１乃至請求項５のいずれかに記載の乱数生成回路。
【請求項７】
前記ノイズ発生源は、電子チャネルと、前記電子チャネルの近傍に配設された、前記ノイズ信号を発生させる電子トラップとを備えていることを特徴とする請求項１乃至請求項６のいずれかに記載の乱数生成回路。
【請求項８】
前記ノイズ発生源は、第１の電極と、前記第１の電極上に配設され、疑似破壊によりノイズ信号を発生させる絶縁膜と、前記絶縁膜上の第２の電極とを備えていることを特徴とする請求項１乃至請求項６のいずれかに記載の乱数生成回路。
【請求項９】
前記ノイズ発生源は、前記乱数信号の出力周波数の平均電流値又は平均電圧値に対して、０．１％以上の揺らぎを有するノイズ信号を発生することを特徴とする請求項７又は請求項８に記載の乱数生成回路。
【請求項１０】
前記ローパスフィルタは、その入力端子に一端が接続され、その出力端子に他端が接続された抵抗素子と、前記抵抗素子の他端と前記出力端子との間に第１の電極が接続され、電源に第２の電極が接続されたコンデンサとを備えたことを特徴とする請求項２、請求項５乃至請求項９のいずれかに記載の乱数生成回路。
【請求項１１】
前記ハイパスフィルタは、その入力端子に第１の電極が接続され、その出力端子に第２の電極が接続されたコンデンサと、前記コンデンサの第２の電極と前記出力端子との間に一端が接続され、電源に他端が接続された抵抗素子とを備えたことを特徴とする請求項３乃至請求項９のいずれかに記載の乱数生成回路。
【請求項１２】
前記コンパレータは、第１のチャネル導電型絶縁ゲート型電界効果トランジスタ及び第２のチャネル導電型絶縁ゲート型電界効果トランジスタとを備えた差動増幅器であることを特徴とする請求項１乃至請求項１１のいずれかに記載の乱数生成回路。
【請求項１３】
前記バッファは、第１のチャネル導電型絶縁ゲート型電界効果トランジスタ及び第２のチャネル導電型絶縁ゲート型電界効果トランジスタとを備えたインバータであることを特徴とする請求項１乃至請求項１２のいずれかに記載の乱数生成回路。
【請求項１４】
ノイズ信号を発生するノイズ発生源と、
前記ノイズ信号の周波数帯域の一部を抽出するフィルタと、
前記ノイズ信号の周波数帯域の一部と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータと、を備えた乱数生成回路と、
前記乱数生成回路を搭載する基板と、
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、乱数生成回路及び半導体集積回路に関し、特に物理現象に基づき乱数信号を生成する乱数生成回路及びそれを搭載した半導体集積回路に関する。
【背景技術】
【０００２】
乱数は、情報通信の暗号化、計算機シミュレーション等の分野において、広く使われている。一般的に用いられている乱数は、あるアルゴリズムに基づいて、計算により擬似的に求められた算術乱数である。この算術乱数においては、その生成回路を小型にかつ簡易に製作することができるものの、計算に用いる初期値（シード）が一定であれば出力される乱数は常に同じ値になる。
【０００３】
一方、算術乱数とは異なる、物理的な揺らぎ現象をデジタル化して生成される物理乱数が知られている。物理乱数においては、算術乱数と違って物理現象に基づいて初期値を生成することができるので、一定の初期値が存在せず、出力される乱数の値は完全にランダムになる。
【０００４】
物理乱数の生成方法として、下記特許文献１には、装置の中に存在するノイズを利用して乱数を生成する方法が開示されている。この方法によれば、非常に良質の乱数を生成することができる特徴がある。
【０００５】
また、下記非特許文献には、乱数化の際に大きなノイズ信号を発生することができる素子が報告されている。
【特許文献１】特開平１１−８５４７２号公報
【非特許文献１】R. Ohba et al., Tech. Dig. IEDM 2003, p.745.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示された乱数の生成方法においては、良質の乱数を生成することができる反面、ノイズ源から出力される信号が小さく、この出力信号に大きな増幅が必要になる。このため、乱数生成回路の増幅回路の規模が大きくなり、更にこの乱数生成回路を搭載する半導体集積回路の集積度が低下するという点において、配慮がなされていなかった。
【０００７】
このような技術的課題を解決するには、上記非特許文献１に報告されている素子の適用が有効である。しかしながら、この種の素子は１／ｆ特性を持っているので、特許文献１に開示された乱数の生成方法に適用する場合には、増幅後のアナログデジタル変換処理の際にオフセット調整が必要になる。すなわち、乱数生成回路にフィードバック回路を追加する必要があり、乱数生成回路の規模が大きくなる。結果的に、乱数生成回路を搭載する半導体集積回路においては、集積度が低下する。また、乱数生成回路にフィードバック回路を備えた結果、乱数の出力速度が遅くなり、半導体集積回路の動作速度の高速化を実現することが難しい。
【０００８】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、小型化を実現しつつ、乱数の生成速度の高速化を実現することができる乱数生成回路を提供することである。
【０００９】
更に、本発明の目的は、乱数生成回路の小型化並びに高速化を実現することができ、集積度を向上しつつ、動作速度の高速化を実現することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明の実施の形態に係る第１の特徴は、乱数生成回路において、ノイズ信号を発生するノイズ発生源と、ノイズ信号の周波数帯域の一部を抽出するフィルタと、ノイズ信号の周波数帯域の一部と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータとを備える。
【００１１】
本発明の実施の形態に係る第２の特徴は、乱数生成回路において、ノイズ信号を発生するノイズ発生源と、ノイズ信号の周波数帯域の低周波数帯域を抽出するローパスフィルタと、ノイズ信号の低周波数帯域とノイズ信号との間の信号差を増幅した乱数信号を生成するコンパレータとを備える。
【００１２】
本発明の実施の形態に係る第３の特徴は、乱数生成回路において、ノイズ信号を発生するノイズ発生源と、ノイズ信号の周波数帯域の高周波数帯域を抽出するハイパスフィルタと、ノイズ信号の高周波数帯域と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータとを備える。
【００１３】
本発明の実施の形態に係る第４の特徴は、乱数生成回路において、ノイズ信号を発生するノイズ発生源と、ノイズ信号の周波数帯域の高周波数帯域を抽出するハイパスフィルタと、ノイズ信号の高周波数帯域を遅延させた参照信号を生成する遅延回路と、ノイズ信号の高周波数帯域と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータとを備える。
【００１４】
本発明の実施の形態に係る第５の特徴は、半導体集積回路において、ノイズ信号を発生するノイズ発生源と、ノイズ信号の周波数帯域の一部を抽出するフィルタと、ノイズ信号の周波数帯域の一部と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータとを備えた乱数生成回路と、この乱数生成回路を搭載する基板とを備える。
【発明の効果】
【００１５】
本発明によれば、小型化を実現しつつ、乱数の生成速度の高速化を実現することができる乱数生成回路を提供することができる。
【００１６】
更に、本発明によれば、乱数生成回路の小型化並びに高速化を実現することができ、集積度を向上しつつ、動作速度の高速化を実現することができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態に係る乱数生成回路及び半導体集積回路について、図面を参照して詳細に説明する。
【００１８】
（第１の実施の形態）
［乱数生成回路の構成］
図１に示すように、本発明の第１の実施の形態に係る乱数生成回路１は、ノイズ信号を発生するノイズ発生源２と、ノイズ信号の周波数帯域の一部を抽出するフィルタと、ノイズ信号の周波数帯域の一部と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータ４とを備えている。第１の実施の形態において、フィルタには、ノイズ信号の周波数帯域の低周波数帯域を抽出するローパスフィルタ３が使用されている。
【００１９】
乱数生成回路１のノイズ発生源２においてノイズ信号が生成されると、このノイズ信号が出力され、ノイズ信号は出力直後に２系統に分けられる。一方の系統において、ノイズ信号は参照信号として直接コンパレータ４の入力端子に入力される。他方の系統において、ノイズ信号はローパスフィルタ３を通してコンパレータ４の入力端子に入力される。
【００２０】
図２にノイズ発生源２から出力されるノイズ信号の出力波形（符号Ａ）とローパスフィルタ３の出力波形（符号Ｂ）との関係を示す。図２において、横軸は時間、縦軸は電圧又は電流である。ノイズ発生源２から出力されるノイズ信号の高周波成分は、ローパスフィルタ３を通過することにより除去される。ローパスフィルタ３においては、カットオフ周波数が適切に選択されており、ノイズ発生源２から出力されるノイズ信号に対して、その中心付近の電圧値又は電流値を有するノイズ信号を生成することができる。
【００２１】
図１に示すコンパレータ４においては、ノイズ発生源２から出力されるノイズ信号が参照信号として入力され、かつローパスフィルタ３から出力されるノイズ信号が入力されると、双方の信号の大小が比較され、この信号差が増幅され、信号差に応じたデジタル信号又はそれに近い信号が乱数信号として出力される。コンパレータ４は、双方の信号の大小によって「ハイレベル」か「ローレベル」かの２値の電圧のいずれか一方を出力する。
【００２２】
ノイズ発生源２において生成されるノイズ信号がランダムであれば、ローパスフィルタ３から出力されるノイズ信号に対して、ノイズ発生源２から出力されるノイズ信号が高い時間と低い時間とはランダムに分布するので、コンパレータ４から出力される乱数信号の「ハイレベル」の時間と「ローレベル」の時間とはランダムに揺らぐ。図示しない乱数生成回路１の内部若しくは外部に配設したラッチ回路において、コンパレータ４から出力される乱数信号を適切なクロック信号によってラッチすることにより、１ビットの乱数出力を得ることができる。
【００２３】
［ノイズ発生源の構成］
図３に示すように、乱数生成回路１のノイズ発生源２は、第１の電源端子２１に一端が接続された抵抗素子２３と、抵抗素子２３の他端に一端が接続され、他端が第２の電圧端子に接続されたノイズ素子２４と、抵抗素子２３の他端及びノイズ素子２４の一端に接続された出力端子２５とを備えている。すなわち、ノイズ発生源２は、第１の電源端子２１と第２の電源端子２２との間に電気的に直列接続された抵抗素子２３及びノイズ素子２４を配設し、抵抗素子２３とノイズ素子２４との間の中間ノードに出力端子２５を接続している。第１の電源端子２１から供給される電圧値又は電流値は第２の電源端子２２から供給される電圧値又は電流値に対して異なっており、いずれか一方が他方に対して大きくても小さくてもよい。
【００２４】
第１の実施の形態において、ノイズ発生源２から出力されるノイズ信号には大きな揺らぎを与えることができる。ここで、「揺らぎ」とは、ノイズ素子２４に一定電圧又は一定電流を加えたとき、出力端子２５から出力されるノイズ信号（電圧値又は電流値）が大きく変動するという意味で使用される。ノイズ発生源２は、乱数生成回路１から出力される乱数信号の出力周波数の平均電流又は平均電圧の値に対して、所望のサンプリング時間において０．１％以上の揺らぎを有するノイズ信号を発生することが好ましい。ここで、所望のサンプリング時間とは、乱数生成回路１の出力ビットレートに依存し、出力ビットレートの周波数の逆数である。
【００２５】
図４に示すように、ノイズ素子２４は、ナノスケールの微細な電子チャネル２４１と、電子チャネル２４１の近傍に配設された、ノイズ信号を発生させる電子トラップ２４２とを備えている。ノイズ素子２４は例えば絶縁ゲート型電界効果トランジスタ（以下、単に「ＩＧＦＥＴ」という。）である。電子チャネル２４１はソース領域とドレイン領域との間のチャネルであり、電子トラップ２４２はゲート絶縁膜中の電子トラップである。
【００２６】
電子トラップ２４２に電子ｅが捕獲されると、電子ｅが作るクーロン場により電子チャネル２４１を通過する電子ｅが影響を受け、電子チャネル２４１の伝導度が変化する。電子トラップ２４２において電子ｅの捕獲又は放出は、電子チャネル２４１と電子トラップ２４２との間に存在するエネルギ障壁を介して、電子チャネル２４１との間において行われる。電子ｅの捕獲又は放出は熱的にランダムに発生するので、電子チャネル２４１の伝導度はランダムに揺らぐことになる。結果的に、電子チャネル２４１に一定電流又は一定電圧を供給しても、電子チャネル２４１において電流値又は電圧値がランダムに揺らいだノイズ信号を生成することができる。
【００２７】
また、図５に示すように、ノイズ素子２４は、第１の電極２４５と、第１の電極２４５上に配設され、疑似破壊によりノイズ信号を発生させる絶縁膜２４６と、絶縁膜２４６上の第２の電極２４７とを備えて構成することもできる。このノイズ素子２４は、例えばコンデンサであり、第１の電極２４５と第２の電極２４７との間に絶縁膜２４６を挟み込んだ構造において構成されている。コンデンサにおいては、絶縁膜２４６に電気的ストレスを加えると、絶縁膜２４６の伝導度が若干増加した状態になる。このとき、絶縁膜２４６に（第１の電極２４５と第２の電極２４７との間に）一定電流又は一定電圧を供給すると、絶縁膜２４６中の電子トラップ間をトンネル現象により電子ｅがランダムに移動し、大きく揺らいだ電流値又は電圧値が得られる。この電流値又は電圧値の揺らぎにより、ノイズ信号を生成することができる。
【００２８】
第１の電極２４５、第２の電極２４７のそれぞれには、単結晶シリコン、多結晶シリコン、非晶質シリコン、金属等の導電性材料により構成されている。絶縁膜２４６には、シリコン酸化膜、シリコン窒化膜等の単層膜、それらを積層した複合膜等の絶縁性材料により構成されている。
【００２９】
［ローパスフィルタの構成］
図６に示すように、乱数生成回路１のローパスフィルタ３は、その入力端子３１に一端が接続され、その出力端子３２に他端が接続された抵抗素子３３と、抵抗素子３３の他端と出力端子３２との間に第１の電極３４１が接続され、基準電源（例えば、接地電位）３５に第２の電極３４２が接続されたコンデンサ３５とを備えている。
【００３０】
ローパスフィルタ３において、出力端子３２から出力されるノイズ信号が３ｄＢ程度下がるカットオフ周波数はおよそ１／（２πＣＲ）により求めることができる。従って、ローパスフィルタ３において、抵抗素子３３の抵抗値Ｒとコンデンサ３４の容量値Ｃとを調節すれば、コンパレータ４に入力するノイズ信号の強度を調整することができる。
【００３１】
このローパスフィルタ３は、入力端子３１に一端を接続した抵抗素子３３の他端のノードを出力端子３２に接続し、このノードと基準電源３５との間にはコンデンサ３４を挿入しているので、基準電源３５に発生するノイズはノイズ信号に加わらない。つまり、ローパスフィルタ３は、入力端子３１からノイズ信号を入力する、一系統の信号入力である。
【００３２】
［コンパレータの構成］
図７に示すように、乱数生成回路１のコンパレータ４は、電源端子４１及び基準電源４２に接続され、２個の第１の入力端子４３及び第２の入力端子４４と、１個の出力端子４７とを備え、第１のチャネル導電型ＩＧＦＥＴ４５１〜４５４と、第２のチャネル導電型ＩＧＦＥＴ４６１〜４６４とを備えている。第１の実施の形態において、ＩＧＦＥＴとは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のいずれも含む意味において使用されている。また、第１のチャネル導電型とはｐチャネル導電型であり、第２のチャネル導電型とはｎチャネル導電型である。
【００３３】
第１のチャネル導電型ＩＧＦＥＴ４５１のソース領域は電源端子４１に接続され、ドレイン領域は第２のチャネル導電型ＩＧＦＥＴ４６１のドレイン領域に接続され、ゲート電極は第２のチャネル導電型ＩＧＦＥＴ４５２のゲート電極に接続されている。第１のチャネル導電型ＩＧＦＥＴ４５２のソース領域は電源端子４１に接続され、ドレイン領域は第２のチャネル導電型ＩＧＦＥＴ４６２のドレイン領域に接続されている。
【００３４】
第２のチャネル導電型ＩＧＦＥＴ４６１のソース領域は基準電源４２に接続され、ゲート電極は第１の入力端子４３に接続されている。第２のチャネル導電型ＩＧＦＥＴ４６２のソース領域は基準電源４２に接続され、ゲート電極は第２の入力端子４４に接続されている。
【００３５】
第１のチャネル導電型ＩＧＦＥＴ４５３のソース領域は電源端子４１に接続され、ドレイン領域は第２のチャネル導電型ＩＧＦＥＴ４６３のドレイン領域及びゲート電極に接続され、ゲート電極は第１のチャネル導電型ＩＧＦＥＴ４５１のゲート電極及びドレイン領域と第１のチャネル導電型ＩＧＦＥＴ４５２のゲート電極とに接続されている。第２のチャネル導電型ＩＧＦＥＴ４６３のソース領域は基準電源４２に接続されている。
【００３６】
第１のチャネル導電型ＩＧＦＥＴ４５４のソース領域は電源端子４１に接続され、ドレイン領域は第２のチャネル導電型ＩＧＦＥＴ４６４のドレイン領域に接続され、ゲート電極は第１のチャネル導電型ＩＧＦＥＴ４５２のドレイン領域に接続されている。第２のチャネル導電型ＩＧＦＥＴ４６４のソース領域は基準電源４２に接続され、ゲート電極は第２のチャネル導電型ＩＧＦＥＴ４６３のゲート電極に接続されている。
【００３７】
出力端子４７は、第１のチャネル導電型ＩＧＦＥＴ４５４のドレイン領域と第２のチャネル導電型ＩＧＦＥＴ４６４のドレイン領域とに接続されている。
【００３８】
このような構成を備えたコンパレータ４においては、第１の入力端子４３に入力される信号（電圧）が第２の入力端子４４に入力される信号（電圧）に比べて高い場合、出力端子４７にはロウレベルの（又はそれに近い）電圧が出力される。逆に、第１の入力端子４３に入力される信号が第２の入力端子４４に入力される信号に比べて低い場合、出力端子４７にはハイレベルの（又はそれに近い）電圧が出力される。
【００３９】
［半導体集積回路の構成］
図８に示すように、乱数生成回路１は、基板１１上に搭載され、半導体集積回路１０を構築する。基板１１には、単結晶シリコン基板、半絶縁性基板等の半導体基板、表面上に半導体活性層を有する絶縁基板等を実用的に使用することができる。
【００４０】
半導体集積回路１０は、その用途により搭載する回路は様々であるが、第１の実施の形態において、乱数生成回路１の他に、逐次読み出し書き込みが可能な記憶回路（ＲＡＭ）１３、読み出し専用記憶回路（ＲＯＭ）１４、電気的不揮発性記憶回路（ＥＥＰＲＯＭ）１５、暗号処理用補助演算部１６及び演算部１７を搭載している。これらの回路はデータバス１２を通して相互に接続されている。
【００４１】
また、演算部１７には、電源回路１８１、基準電源回路１８２、リセット回路１８３、クロック信号発生回路１８４、入出力インターフェイス回路１８５のそれぞれが接続されている。なお、これらの電源回路１８１等においては、必ずしも基板１１上に回路として搭載する必要はなく、外部から電源や信号として入力するようにしてもよい。
【００４２】
半導体集積回路１０は、ＩＣカード、携帯電話機、計算機等に組み込まれ、暗号処理を行う。更に、第１の実施の形態に係る乱数生成回路１から出力される乱数は真正乱数であるので、半導体集積回路１０の消費電力を測定して内部の暗号鍵を読み出すようなハッキングに対して、消費電力を撹乱させる用途等に使用することができる。
【００４３】
以上説明したように、第１の実施の形態に係る乱数生成回路１においては、ノイズ発生源２から出力されるノイズ信号の一方をコンパレータ４に直接入力し、他方をローパスフィルタ３を通してコンパレータ４に入力し、コンパレータ４において信号差に基づきノイズ信号を増幅するようにしたので、微小なノイズ信号の増幅を重ねる複雑な構造の増幅回路を無くすことができる。従って、小型化を実現しつつ、乱数の生成速度の高速化を実現することができる乱数生成回路１を提供することができる。
【００４４】
更に、乱数生成回路１の小型化並びに高速化を実現することができるので、集積度を向上しつつ、動作速度の高速化を実現することができる半導体集積回路１０を提供することができる。
【００４５】
（第２の実施の形態）
本発明の第２の実施の形態は、第１の実施の形態に係る乱数生成回路１において、入力回路を追加した例を説明するものである。
【００４６】
［入力回路の構成］
図９に示すように、第２の実施の形態に係る乱数生成回路１は、ノイズ発生源２とローパスフィルタ３及びコンパレータ４との間に入力回路５を備えている。ノイズ発生源２とローパスフィルタ３及びコンパレータ４との間を直接接続した場合、ローパスフィルタ３やコンパレータ４の影響によりノイズ発生源２から充分なノイズ信号が得られなくなる可能性がある。入力回路５はこのような現象を防止することができる。
【００４７】
図１０に示すように、入力回路５は、ノイズ発生源２から出力されるノイズ信号が入力端子５３を通して制御電極に入力され、第１の主電極が電源端子５１に接続され、第２の主電極が出力端子５４を通してローパスフィルタ３及びコンパレータ４に接続されたトランジスタ５５と、トランジスタ５５の第２の主電極に一端が接続され、他端が基準電源５２に接続された抵抗素子５６とを備え、トランジスタ５５と抵抗素子５６との直列回路により構成されている。第２の実施の形態において、トランジスタ５５には第１のチャネル導電型ＩＧＦＥＴ、すなわちｐチャネル導電型ＩＧＦＥＴが使用されている。従って、制御電極はゲート電極であり、第１の主電極はソース領域であり、第２の主電極はドレイン領域である。
【００４８】
第２の実施の形態に係る乱数生成回路１及び半導体集積回路１０においては、ノイズ発生源２に大きなノイズ信号を発生するノイズ素子２４を使用しているので、入力回路５の利得は必要なく、入力回路５を小型化することができ、かつノイズ発生源２から充分なノイズ信号を発生させることができる。
【００４９】
［入力回路の変形例］
図１１に示すように、入力回路５は、ノイズ発生源２から出力されるノイズ信号が入力端子５３を通して制御電極に入力され、第１の主電極が基準端子５２に接続され、第２の主電極が出力端子５４を通してローパスフィルタ３及びコンパレータ４に接続されたトランジスタ５７と、トランジスタ５７の第２の主電極に一端が接続され、他端が電源端子５１に接続された抵抗素子５６とを備え、トランジスタ５７と抵抗素子５６との直列回路により構成されている。第２の実施の形態の変形例において、トランジスタ５７には第２のチャネル導電型ＩＧＦＥＴ、すなわちｎチャネル導電型ＩＧＦＥＴが使用されている。従って、制御電極はゲート電極であり、第１の主電極はソース領域であり、第２の主電極はドレイン領域である。
【００５０】
（第３の実施の形態）
本発明の第３の実施の形態は、第２の実施の形態に係る乱数生成回路１にバッファを追加した例を説明するものである。
【００５１】
［バッファの構成］
図１２に示すように、第３の実施の形態に係る乱数生成回路１は、コンパレータ４の出力端子（４７）に入力端子が接続されたバッファ６を備えている。前述の図６に示すコンパレータ４において、第１の入力端子４３、第２の入力端子４４のそれぞれに入力される信号の電圧差がそれほど無い場合、回路の感度が弱い辺りに電圧が分布している場合には、出力電圧が完全にハイレベル又はロウレベルに至らない。バッファ６はこのような現象を補正することができる。
【００５２】
図１３に示すように、バッファ６は、入力端子６３と出力端子６４とを有するインバータにより構成されている。インバータは、電源端子６１と基準電源６２との間に配設された、第１のチャネル導電型ＩＧＦＥＴ６５と第２のチャネル導電型ＩＧＦＥＴ６６との直列回路により構成されている。第１のチャネル導電型ＩＧＦＥＴ６５はｐチャネル導電型ＩＧＦＥＴであり、第２のチャネル導電型ＩＧＦＥＴ６６はｎチャネル導電型ＩＧＦＥＴである。
【００５３】
インバータにより構成されるバッファ６においては、入力端子６３に入力された乱数信号の信号波形を整形して、出力端子６４から乱数信号をデジタル信号として取り出すことができる。
【００５４】
（第４の実施の形態）
本発明の第４の実施の形態は、第２の実施の形態に係る乱数生成回路１において、ローパスフィルタ３に代えてハイパスフィルタを備えた例を説明するものである。
【００５５】
［乱数生成回路の構成］
図１４に示すように、第４の実施の形態に係る乱数生成回路１は、ノイズ信号を発生するノイズ発生源２と、入力回路５と、ノイズ信号の周波数帯域の一部を抽出するフィルタと、ノイズ信号の周波数帯域の一部と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータ４とを備えている。第１の実施の形態において、フィルタには、ノイズ信号の周波数帯域の高周波数帯域を抽出するハイパスフィルタ７が使用されている。
【００５６】
乱数生成回路１のノイズ発生源２においてノイズ信号が生成されると、このノイズ信号が出力され、ノイズ信号は入力回路５を通してハイパスフィルタ７に入力され、ハイパスフィルタ７においてノイズ信号の低周波数帯域が除去され、このノイズ信号がコンパレータ４の入力端子に入力される。第４の実施の形態において、乱数生成回路１は更に参照電圧発生回路８を備えており、この参照電圧発生回路８から出力される参照電圧はコンパレータ４の入力端子に入力される。
【００５７】
参照電圧発生回路８から出力される参照電圧には、基準電源（接地電位）を使用することができるが、コンパレータ４として使用するオペアンプの種類によっては基準電源周りの電圧の大小に関して感度が無い。感度を得ようとすれば、コンパレータ４の回路規模が大きくなる。第４の実施の形態においては、参照電圧発生回路８から出力され、ハイパスフィルタ７とコンパレータ４とにおいて使用される参照電圧を、コンパレータ４の最も感度のある電圧値付近の値に設定し、参照電圧発生回路８の回路規模が縮小されている。
【００５８】
図１５にハイパスフィルタ７から出力されるノイズ信号の出力波形（符号Ｃ）と参照電圧発生回路８から出力される参照電圧の出力波形（符号Ｄ）との関係を示す。図１５において、横軸は時間、縦軸は電圧又は電流である。ノイズ発生源２から出力されるノイズ信号の低周波成分は、ハイパスフィルタ７を通過することにより除去される。ハイパスフィルタ７を通過したノイズ信号は、カットオフ周波数を適切に選択することにより、参照電圧の周りで揺らいだノイズ信号になる。
【００５９】
このハイパスフィルタ７を通過したノイズ信号と参照電圧とをコンパレータ４において比較することにより、コンパレータ４は信号の電圧差に応じて増幅されたデジタル信号又はそれに近い信号からなる乱数信号を出力することができる。ノイズ発生源２から出力されるノイズ信号がランダムであれば、ハイパスフィルタ７を通過したノイズ信号の電圧が高い時間は参照電圧に対してランダムに分布し、電圧が低い時間は参照電圧に対してランダムに分布する。従って、コンパレータ４から出力される乱数信号のハイレベルの時間、ロウレベルの時間はいずれもランダムな揺らぎを有する。この乱数信号は前述のように適当なクロックにおいてラッチすることにより、１ビットの乱数出力を得ることができる。
【００６０】
なお、実際には、乱数生成回路１が持つ特性や外部の影響により、ハイパスフィルタ７を通過後のノイズ信号の中心電圧が参照電圧から多少ずれた電圧値の周りで揺らぐ場合がある。このような場合には、コンパレータ７に入力される参照電圧を適切な値に調整すれば、回避することができる。
【００６１】
また、コンパレータ４から出力される乱数信号の電圧スイングが充分に得られない場合には、前述の第３の実施の形態に係る乱数生成回路１に備えたバッファ６と同一のバッファ６をコンパレータ４の出力段に配設すればよい。
【００６２】
［ハイパスフィルタの構成］
図１６に示すように、ハイパスフィルタ７は、その入力端子７１に第１の電極７３１が接続され、その出力端子７２に第２の電極７３２が接続されたコンデンサ７３と、コンデンサ７３の第２の電極７３２と出力端子７２との間に一端が接続され、電源端子（参照電圧発生回路８の出力端子）７５に他端が接続された抵抗素子７４とを備えている。
【００６３】
ハイパスフィルタ７において、出力端子７２から出力されるノイズ信号が３ｄＢ程度下がるカットオフ周波数はおよそ１／（２πＣＲ）により求めることができる。従って、ハイパスフィルタ７において、抵抗素子７４の抵抗値Ｒとコンデンサ７３の容量値Ｃとを調節すれば、コンパレータ４に入力するノイズ信号の強度を調整することができる。
【００６４】
このように構成される第４の実施の形態に係る乱数生成回路１及び半導体集積回路１０においては、第２の実施の形態に係る乱数生成回路１及び半導体集積回路１０により得られる効果と同様の効果を得ることができる。
【００６５】
（第５の実施の形態）
本発明の第５の実施の形態は、第４の実施の形態に係る乱数生成回路１において、参照電圧を遅延回路により生成した例を説明するものである。
【００６６】
［乱数生成回路の構成］
図１７に示すように、第５の実施の形態に係る乱数生成回路１は、ノイズ信号を発生するノイズ発生源２と、ノイズ信号の周波数帯域の高周波数帯域を抽出するハイパスフィルタ７と、ノイズ信号の高周波数帯域を遅延させた参照信号を生成する遅延回路９と、ノイズ信号の高周波数帯域と参照信号との間の信号差を増幅した乱数信号を生成するコンパレータ４とを備えている。
【００６７】
乱数生成回路１のノイズ発生源２においてノイズ信号が生成されると、このノイズ信号が出力され、ノイズ信号は入力回路５、ハイパスフィルタ７のそれぞれを通過後に２系統に分けられる。一方の系統において、ノイズ信号は直接コンパレータ４の入力端子に入力される。他方の系統において、ノイズ信号は遅延回路９を通して参照電圧としてコンパレータ４の入力端子に入力される。
【００６８】
図１８にハイパスフィルタ７から出力されるノイズ信号の出力波形（符号Ｅ）と遅延回路９の出力波形（符号Ｆ）との関係を示す。図１８において、横軸は時間、縦軸は電圧又は電流である。
【００６９】
コンパレータ４においては、ハイパスフィルタ７から出力されるノイズ信号が入力され、かつ遅延回路９から出力される参照電圧が入力されると、双方の信号の大小が比較され、この信号差が増幅され、信号差に応じたデジタル信号又はそれに近い信号が乱数信号として出力される。そして、コンパレータ４から出力される乱数信号を適切なクロック信号によってラッチすることにより、１ビットの乱数出力を得ることができる。
【００７０】
このように構成される第５の実施の形態に係る乱数生成回路１及び半導体集積回路１０においては、第２の実施の形態に係る乱数生成回路１及び半導体集積回路１０により得られる効果と同様の効果を得ることができる。
【００７１】
なお、本発明は前述の実施の形態に限定されるものではない。例えば、乱数生成回路１を構成するローパスフィルタ３、ハイパスフィルタ７等は一例の回路構成を説明したものであり、本発明は、同様の機能を有する回路構成であれば、特に限定されるものではない。また、本発明は、抵抗素子、コンデンサ等を特に素子として製作するのではなく、半導体集積回路１０上に配設される配線の寄生抵抗や寄生コンデンサにより抵抗素子やコンデンサを製作してもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係る乱数生成回路の回路ブロック図である。
【図２】図１に示す乱数生成回路のノイズ発生源及びローパスフィルタの出力波形を示す図である。
【図３】図１に示す乱数生成回路のノイズ発生源の回路図である。
【図４】図３に示すノイズ発生源のノイズ素子の一例を示す構成図である。
【図５】図３に示すノイズ発生源のノイズ素子の他の一例を示す構成図である。
【図６】図１に示す乱数生成回路のローパスフィルタの回路図である。
【図７】図１に示す乱数生成回路のコンパレータの回路図である。
【図８】図１に示す乱数生成回路を搭載した半導体集積回路の機能回路ブロック図である。
【図９】本発明の第２の実施の形態に係る乱数生成回路の回路ブロック図である。
【図１０】図９に示す乱数生成回路の入力回路の回路図である。
【図１１】図９に示す乱数生成回路の他の例を示す入力回路の回路図である。
【図１２】本発明の第３の実施の形態に係る乱数生成回路の回路ブロック図である。
【図１３】図１２に示す乱数生成回路のバッファの回路図である。
【図１４】本発明の第４の実施の形態に係る乱数生成回路の回路ブロック図である。
【図１５】図１４に示す乱数生成回路のハイパスフィルタ及び参照電圧発生回路の出力波形を示す図である。
【図１６】図１４に示す乱数生成回路のハイパスフィルタの回路図である。
【図１７】本発明の第５の実施の形態に係る乱数生成回路の回路ブロック図である。
【図１８】図１７に示す乱数生成回路のハイパスフィルタ及び遅延回路の出力波形を示す図である。
【符号の説明】
【００７３】
１  乱数生成回路
２  ノイズ発生源
２１  第１の電源端子
２２  第２の電源端子
２３、３３、５６、７４  抵抗素子
２４  ノイズ素子
２５、３２、４７、５４、６４、７２  出力端子
２４１  電子チャネル
２４２  電子トラップ
２４５、３４１  第１の電極
２４６  絶縁膜
２４７、３４２  第２の電極
３  ローパスフィルタ
３１、５３、６３、７１  入力端子
３４、７３  コンデンサ
３５、４２、５２、６２  基準電源
４  コンパレータ
４１、５１、６１  電源端子
４３  第１の入力端子
４４  第２の入力端子
４５１〜４５４、６５  第１のチャネル導電型ＩＧＦＥＴ
４６１〜４６４、６６  第２のチャネル導電型ＩＧＦＥＴ
５  入力回路
５５、５７  トランジスタ
６  バッファ
７  ハイパスフィルタ
８  参照電圧発生回路
９  遅延回路
１０  半導体集積回路
１１  基板
１３〜１５  記憶回路
１６  暗号処理用補助演算部
１７  演算部
【図１】
2006189946.tif 000003
【図２】
2006189946.tif 000004
【図３】
2006189946.tif 000005
【図４】
2006189946.tif 000006
【図５】
2006189946.tif 000007
【図６】
2006189946.tif 000008
【図７】
2006189946.tif 000009
【図８】
2006189946.tif 000010
【図９】
2006189946.tif 000011
【図１０】
2006189946.tif 000012
【図１１】
2006189946.tif 000013
【図１２】
2006189946.tif 000014
【図１３】
2006189946.tif 000015
【図１４】
2006189946.tif 000016
【図１５】
2006189946.tif 000017
【図１６】
2006189946.tif 000018
【図１７】
2006189946.tif 000019
【図１８】
2006189946.tif 000020