(57)【要約】  【課題】増幅器の利得制御の手段としては、ＦＥＴの相互コンダクタンスを制御するか、負帰還量を制御するかが使用されていた。しかし、これら何れの手段においても利得制御と共に入出力インピーダンスが変化し、整合条件が変動するため、入出力端子での反射特性が劣化する問題があった。本発明は反射特性を劣化させることなく利得制御が可能な可変利得増幅器の提供を目的とする。  【解決手段】主増幅器の入力端子と出力端子とを可変抵抗素子で接続した構成の可変利得増幅器とし、利得制御に際して、可変利得増幅器の入力インピーダンスと出力インピーダンスとがそれぞれ一定値を保つように主増幅器の利得制御電圧と、可変抵抗素子の制御電圧とを同時に制御する。【選択図】図１
2006245843.tif 000002
【特許請求の範囲】
【請求項１】
主増幅器と可変抵抗素子とを有する可変利得増幅器において、
前記主増幅器の入力端子を前記可変利得増幅器の入力端子と前記可変抵抗素子の一端とに接続し、
前記主増幅器の出力端子を前記可変利得増幅器の出力端子と前記可変抵抗素子の他端とに接続した前記可変利得増幅器であって、
前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが、利得制御時において、それぞれ一定値となるように、前記主増幅器の制御電圧と前記可変抵抗素子の制御電圧とを同時に制御する構成を有することを特徴とする可変利得増幅器。
【請求項２】
請求項１に記載の可変利得増幅器であって、
前記主増幅器は電界効果トランジスタを有し、さらに前記可変利得増幅器は入力整合回路と出力整合回路とを有し、
前記主増幅器のゲート端子に前記入力整合回路の一端および前記可変抵抗素子の一端を接続し、
前記電界効果トランジスタのソース端子を接地し、
前記電界効果トランジスタのドレイン端子に前記出力整合回路の一端および前記可変抵抗素子の他端を接続し、
前記入力整合回路の他端を前記可変利得増幅器の入力端子に接続し、
前記出力整合回路の他端を前記可変利得増幅器の出力端子に接続し、
前記入力整合回路のバイアス端子を前記可変利得増幅器のゲート制御端子に接続し、
前記出力整合回路のバイアス端子を前記可変利得増幅器のドレイン制御端子に接続し、
前記可変抵抗素子のバイアス端子を前記可変利得増幅器の可変抵抗素子制御端子に接続し、
前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時において、それぞれ一定値となるように、前記ゲート制御端子に印加するゲート制御電圧と前記可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有することを特徴とする可変利得増幅器。
【請求項３】
請求項１に記載の可変利得増幅器であって、
前記主増幅器は第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、
前記可変利得増幅器は入力整合回路と出力整合回路とを有し、
前記第１の電界効果トランジスタのゲート端子を前記入力整合回路の一端および前記可変抵抗素子の一端に接続し、
前記第１の電界効果トランジスタのソース端子を接地し、
前記第１の電界効果トランジスタのドレイン端子を前記第２の電界効果トランジスタのソース端子に接続し、
前記第２の電界効果トランジスタのゲート端子を前記可変利得増幅器の第２のゲート制御端子に接続し、
前記第２の電界効果トランジスタのドレイン端子を前記出力整合回路の一端および前記可変抵抗素子の他端に接続し、
前記入力整合回路の他端を前記可変利得増幅器の入力端子に接続し、
前記出力整合回路の他端を前記可変利得増幅器の出力端子に接続し、
前記入力整合回路のバイアス端子を前記可変利得増幅器の第１のゲート制御端子に接続し、
前記出力整合回路のバイアス端子を前記可変利得増幅器のドレイン制御端子に接続し、
前記可変抵抗素子のバイアス端子を前記可変利得増幅器の可変抵抗素子制御端子に接続し、
前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時において、それぞれ一定値となるように、前記第１のゲート制御端子に印加する制御電圧と前記可変抵抗素子制御端子に印加する制御電圧とを同時に制御する構成を有することを特徴とする可変利得増幅器。
【請求項４】
請求項１に記載の可変利得増幅器であって、
前記主増幅器は第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、
前記可変利得増幅器は入力整合回路と、出力整合回路とを有し、
前記第１の電界効果トランジスタのゲート端子を前記入力整合回路の一端および可変抵抗素子の一端に接続し、
前記第１の電界効果トランジスタのソース端子を接地し、
前記第１の電界効果トランジスタのドレイン端子を前記第２の電界効果トランジスタのソース端子に接続し、
前記第２の電界効果トランジスタのゲート端子を前記可変利得増幅器の第２のゲート制御端子に接続し、
前記第２の電界効果トランジスタのドレイン端子を前記出力整合回路の一端および前記可変抵抗素子の他端に接続し、
前記入力整合回路の他端を前記可変利得増幅器の入力端子に接続し、
前記出力整合回路の他端を前記可変利得増幅器の出力端子に接続し、
前記入力整合回路のバイアス端子を前記可変利得増幅器の第１のゲート制御端子に接続し、
前記出力整合回路のバイアス端子を前記可変利得増幅器のドレイン制御端子に接続し、
前記可変抵抗素子のバイアス端子を前記可変利得増幅器の可変抵抗制御端子に接続し、
前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時において、それぞれ一定値となるように、前記第２のゲート制御端子に印加する制御電圧と前記可変抵抗素子制御端子に印加する制御電圧とを同時に制御する構成を有することを特徴とする可変利得増幅器。
【請求項５】
請求項２に記載の可変利得増幅器であって、
前記主増幅器の前記電界効果トランジスタをバイポーラトランジスタに置き換え、
前記ゲート端子をべース端子に、
前記ドレイン端子をコレクタ端子に、
前記ソース端子をエミッタ端子に、
前記ゲート制御端子をべース制御端子に、
前記ドレイン制御端子をコレクタ制御端子にそれぞれ置き換え、
前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時においてもそれぞれ一定値となるように、ベース制御端子に印加するベース制御電圧と可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有することを特徴とする可変利得増幅器。
【請求項６】
請求項３に記載の可変利得増幅器であって、
前記主増幅器の前記第１および第２の電界効果トランジスタを第１および第２のバイポーラトランジスタにそれぞれ置き換え、前記第１および第２の電界効果トランジスタそれぞれの
前記各ゲート端子をベース端子に、
前記各ドレイン端子をコレクタ端子に、
前記各ソース端子をエミッタ端子に置き換え、
かつ
前記第１および第２のゲート制御端子をそれぞれ第１および第２のベース制御端子に、
前記第１および第２のドレイン制御端子をそれぞれ第１および第２のコレクタ制御端子にそれぞれ置き換え、
前記可変利得増幅器の入力インピーダンスと出力インピーダンスが利得制御時においてもそれぞれ一定値となるように、前記第１のベース制御端子に印加するベース制御電圧と前記可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有することを特徴とする可変利得増幅器。
【請求項７】
請求項４に記載の可変利得増幅回路であって、
前記主増幅器の前記第１および第２の電界効果トランジスタを第１および第２のバイポーラトランジスタにそれぞれ置き換え、前記第１および第２の電界効果トランジスタそれぞれの
前記各ゲート端子をベース端子に、
前記各ドレイン端子をコレクタ端子に、
前記各ソース端子をエミッタ端子に置き換え、
かつ、前記第１および第２のゲート制御端子をそれぞれ第１および第２のベース制御端子に、
前記第１および第２のドレイン制御端子をそれぞれ第１および第２のコレクタ制御端子に置き換え、
前記可変利得増幅器の入力インピーダンスと出力インピーダンスが利得制御時においてもそれぞれ一定値となるように、前記第２のベース制御端子に印加するベース制御電圧と前記可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有することを特徴とする可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得制御時の入力端子および出力端子における反射特性を改善する可変利得増幅器に関する。
【背景技術】
【０００２】
従来、可変利得増幅器として、例えば図１０に示すような相互コンダクタンスを制御する構成、あるいは図１１に示す負帰還量を制御する構成が知られている（下記「非特許文献１」）。図１０の回路構成において、３１は入力端子、３２は出力端子、３３は電界効果トランジスタ（ＦＥＴ）、３４は入力整合回路、３５は出力整合回路、３６はゲート制御端子、３７はドレイン制御端子である。また、図９において、４１は入力端子、４２は出力端子、４３は電界効果トランジスタ、４４は入力整合回路、４５は出力整合回路、４６は可変抵抗素子、４７は容量素子、４８はゲート制御端子、４９はドレイン制御端子である。
【０００３】
図１０で示す相互コンダクタンスを制御する構成では、トランジスタの相互コンダクタンスが静特性上のバイアス点に依存する特性を利用し、電界効果トランジスタの場合、トランジスタのゲート・ソース間電圧をピンチオフ電圧に近づけることにより、相互コンダクタンスを抑圧し、増幅器の利得を下げ、利得の可変化を実現している。
【０００４】
また、図１１に示す負帰還量を制御する構成では、増幅器の入力信号と出力信号の位相差が逆相であることを利用し、入力段と出力段を可変抵抗素子で構成される帰還回路で接続し、可変抵抗素子の抵抗値を変化させ、出力信号と入力信号が逆相で打ち消しあう割合を変化させることにより、増幅器の利得を下げ、利得の可変化を実現している。
【０００５】
【非特許文献１】相川正義、大平孝、徳光恒雄、広田哲夫、村口正弘著「モノリシックマイクロ波集積回路（ＭＭＩＣ）」ｐｐ．１７０−１７１、電子情報通信学会、平成９年１月
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図１０に示す相互コンダクタンス（ｇｍ）を制御する構成では可変利得増幅器の入出力のインピーダンスはＡ／（Ｂ＋ｇｍ）（Ａ，Ｂは寄生素子に依存する係数）に比例するため、利得を下げる場合、相互コンダクタンス（ｇｍ）が小さくなり、可変利得増幅器の入出力のインピーダンスが高くなる。その結果、利得制御を行う場合、入出力のインピーダンスが変化し、整合条件が変動し、反射特性が劣化するという問題点を生じていた。
【０００７】
図１１に示す負帰還量を制御する構成では、利得を下げる場合、可変抵抗素子のインピーダンスは低くなり、かつ能動素子と並列で接続しているため、可変利得増幅器の入出力のインピーダンスが低くなる。その結果、利得制御を行う場合、上記図８の場合と同様に、入出力のインピーダンスが変化し、整合条件が変動し、反射特性が劣化するという問題点を生じていた。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明の請求項１においては、主増幅器と可変抵抗素子とを有する可変利得増幅器において、前記主増幅器の入力端子を前記可変利得増幅器の入力端子と前記可変抵抗素子の一端とに接続し、前記主増幅器の出力端子を前記可変利得増幅器の出力端子と前記可変抵抗素子の他端とに接続した前記可変利得増幅器であって、前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが、利得制御時において、それぞれ一定値となるように、前記主増幅器の制御電圧と前記可変抵抗素子の制御電圧とを同時に制御する構成を有する可変利得増幅器について規定している。
【０００９】
請求項２においては、請求項１に記載の可変利得増幅器であって、前記主増幅器は電界効果トランジスタを有し、さらに前記可変利得増幅器は入力整合回路と出力整合回路とを有し、前記主増幅器のゲート端子に前記入力整合回路の一端および前記可変抵抗素子の一端を接続し、前記電界効果トランジスタのソース端子を接地し、前記電界効果トランジスタのドレイン端子に前記出力整合回路の一端および前記可変抵抗素子の他端を接続し、前記入力整合回路の他端を前記可変利得増幅器の入力端子に接続し、前記出力整合回路の他端を前記可変利得増幅器の出力端子に接続し、前記入力整合回路のバイアス端子を前記可変利得増幅器のゲート制御端子に接続し、前記出力整合回路のバイアス端子を前記可変利得増幅器のドレイン制御端子に接続し、前記可変抵抗素子のバイアス端子を前記可変利得増幅器の可変抵抗素子制御端子に接続し、前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時において、それぞれ一定値となるように、前記ゲート制御端子に印加するゲート制御電圧と前記可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有する可変利得増幅器について規定している。
【００１０】
請求項３においては、請求項１に記載の可変利得増幅器であって、前記主増幅器は第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記可変利得増幅器は入力整合回路と出力整合回路とを有し、前記第１の電界効果トランジスタのゲート端子を前記入力整合回路の一端および前記可変抵抗素子の一端に接続し、前記第１の電界効果トランジスタのソース端子を接地し、前記第１の電界効果トランジスタのドレイン端子を前記第２の電界効果トランジスタのソース端子に接続し、前記第２の電界効果トランジスタのゲート端子を前記可変利得増幅器の第２のゲート制御端子に接続し、前記第２の電界効果トランジスタのドレイン端子を前記出力整合回路の一端および前記可変抵抗素子の他端に接続し、前記入力整合回路の他端を前記可変利得増幅器の入力端子に接続し、前記出力整合回路の他端を前記可変利得増幅器の出力端子に接続し、前記入力整合回路のバイアス端子を前記可変利得増幅器の第１のゲート制御端子に接続し、前記出力整合回路のバイアス端子を前記可変利得増幅器のドレイン制御端子に接続し、前記可変抵抗素子のバイアス端子を前記可変利得増幅器の可変抵抗素子制御端子に接続し、前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時において、それぞれ一定値となるように、前記第１のゲート制御端子に印加する制御電圧と前記可変抵抗素子制御端子に印加する制御電圧とを同時に制御する構成を有する可変利得増幅器について規定している。
【００１１】
請求項４においては、請求項１に記載の可変利得増幅器であって、前記主増幅器は第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記可変利得増幅器は入力整合回路と、出力整合回路とを有し、前記第１の電界効果トランジスタのゲート端子を前記入力整合回路の一端および可変抵抗素子の一端に接続し、前記第１の電界効果トランジスタのソース端子を接地し、前記第１の電界効果トランジスタのドレイン端子を前記第２の電界効果トランジスタのソース端子に接続し、前記第２の電界効果トランジスタのゲート端子を前記可変利得増幅器の第２のゲート制御端子に接続し、前記第２の電界効果トランジスタのドレイン端子を前記出力整合回路の一端および前記可変抵抗素子の他端に接続し、前記入力整合回路の他端を前記可変利得増幅器の入力端子に接続し、前記出力整合回路の他端を前記可変利得増幅器の出力端子に接続し、前記入力整合回路のバイアス端子を前記可変利得増幅器の第１のゲート制御端子に接続し、前記出力整合回路のバイアス端子を前記可変利得増幅器のドレイン制御端子に接続し、前記可変抵抗素子のバイアス端子を前記可変利得増幅器の可変抵抗制御端子に接続し、前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時において、それぞれ一定値となるように、前記第２のゲート制御端子に印加する制御電圧と前記可変抵抗素子制御端子に印加する制御電圧とを同時に制御する構成を有する可変利得増幅器について規定している。
【００１２】
請求項５においては、請求項２に記載の可変利得増幅器であって、前記主増幅器の前記電界効果トランジスタをバイポーラトランジスタに置き換え、前記ゲート端子をべース端子に、前記ドレイン端子をコレクタ端子に、前記ソース端子をエミッタ端子に、前記ゲート制御端子をベース制御端子に、前記ドレイン制御端子をコレクタ制御端子にそれぞれ置き換え、前記可変利得増幅器の入力インピーダンスと出力インピーダンスとが利得制御時においてもそれぞれ一定値となるように、ベース制御端子に印加するベース制御電圧と可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有する可変利得増幅器について規定している。
【００１３】
請求項６においては、請求項３に記載の可変利得増幅器であって、前記主増幅器の前記第１および第２の電界効果トランジスタを第１および第２のバイポーラトランジスタにそれぞれ置き換え、前記第１および第２の電界効果トランジスタそれぞれの前記各ゲート端子をベース端子に、前記各ドレイン端子をコレクタ端子に、前記各ソース端子をエミッタ端子に置き換え、かつ前記第１および第２のゲート制御端子をそれぞれ第１および第２のベース制御端子に、前記第１および第２のドレイン制御端子をそれぞれ第１および第２のコレクタ制御端子にそれぞれ置き換え、前記可変利得増幅器の入力インピーダンスと出力インピーダンスが利得制御時においてもそれぞれ一定値となるように、前記第１のベース制御端子に印加するベース制御電圧と前記可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有する可変利得増幅器について規定している。
【００１４】
請求項７においては、  請求項４に記載の可変利得増幅回路であって、前記主増幅器の前記第１および第２の電界効果トランジスタを第１および第２のバイポーラトランジスタにそれぞれ置き換え、前記第１および第２の電界効果トランジスタそれぞれの、前記各ゲート端子をベース端子に、前記各ドレイン端子をコレクタ端子に、前記各ソース端子をエミッタ端子に置き換え、かつ、前記第１および第２のゲート制御端子をそれぞれ第１および第２のベース制御端子に、前記第１および第２のドレイン制御端子をそれぞれ第１および第２のコレクタ制御端子に置き換え、前記可変利得増幅器の入力インピーダンスと出力インピーダンスが利得制御時においてもそれぞれ一定値となるように、前記第２のベース制御端子に印加するベース制御電圧と前記可変抵抗素子制御端子に印加する可変抵抗素子制御電圧とを同時に制御する構成を有する可変利得増幅器について規定している。  
このようにして、従来の可変利得増幅器において、利得を変更する際に生じる入力インピーダンスおよび出力インピーダンスの変動を低く抑えることが出来、入力および出力の反射特性を改善できる点が従来の技術と異なっている。
【発明の効果】
【００１５】
本発明によれば、利得制御時においても入力端子および出力端子における反射特性の劣化が小さい可変利得増幅器を実現でき、高周波帯で利得制御が求められる送信機や受信機に用いた場合に高周波帯でのダイナミックレンジを拡大することができる。
【発明を実施するための最良の形態】
【００１６】
（実施の形態１）
図１は本発明による実施の形態１における可変利得増幅器の基本構成を示すブロック図である。図中、１は入力端子、２は出力端子、３は主増幅器、４は可変抵抗素子、５は主増幅器の利得を制御する主増幅器制御端子、６は可変抵抗素子の抵抗値を制御する可変抵抗素子制御端子である。主増幅器３の入力端子に本発明の対象である可変利得増幅器の入力端子１および可変抵抗素子４の一端を接続し、主増幅器３の出力端子に同じく可変利得増幅器の出力端子２および可変抵抗素子４の他端を接続し、主増幅器３の制御端子に主増幅器制御端子５を接続し、可変抵抗素子４の制御端子に可変抵抗素子制御端子６を接続している。
【００１７】
ここで、高周波信号を入力した場合の動作を図２により説明する。図２は本発明による実施の形態１の可変利得増幅器を構成する電界効果トランジスタ（以下、ＦＥＴと記す）を簡略化し、入出力の整合回路およびバイアス回路を省略した等価回路図である。同図において５１は入力端子、５２は出力端子、５３はゲート・ソース間容量、５４はゲート・ソース間容量に印加される電圧を相互コンダクタンス倍した値を持つ電流源、５５はドレイン・ソース間抵抗、５６は可変抵抗素子である。ここで、図２の等価回路の入力インピーダンスＺｉｎ、出力インピーダンスＺｏｕｔは、ゲート・ソース間容量Ｃｇｓ、相互コンダクタンスｇｍ、ドレイン・ソース間抵抗Ｒｄｓ、可変抵抗素子ＲＦＢを用い、以下のように表すことが出来る。
【００１８】
【数１】
2006245843.tif 000003
【００１９】
【数２】
2006245843.tif 000004
可変利得増幅器を構成するＦＥＴでは
ＲＦＢ＞＞１／ｊωＣｇｓ、  ＲＦＢ＞＞Ｒｄｓ、  ＲＦＢ＞＞ｇｍ
であるので、（数１）式中の（Ｒｄｓｇｍ＋１）／（Ｒｄｓ＋ＲＦＢ）および（数２）式中の｛（ｇｍ／ｊωＣｇｓ）＋１｝／｛（１／ｊωＣｇｓ）＋ＲＦＢ｝の変動はＲＦＢの変動に依存する。
よって、
【００２０】
【数３】
2006245843.tif 000005
【００２１】
【数４】
2006245843.tif 000006
と置くと、（数１）式と（数２）式は
【００２２】
【数５】
2006245843.tif 000007
【００２３】
【数６】
2006245843.tif 000008
と置ける。ゲート電圧を制御することにより相互コンダクタンスｇｍを制御することにより主増幅器の利得を下げると、ＦＥＴの特性からｊωＣｇｓと１／Ｒｄｓとは小さくなる。一方、帰還回路を制御し可変抵抗素子の抵抗値ＲＦＢを下げると（数３）式および（数４）式で与えられるｆ(ＲＦＢ)とｇ(ＲＦＢ)とは大きくなる。従って、可変利得増幅器の利得制御に際して、入力インピーダンスＺｉｎ、出力インピーダンスＺｏｕｔが共に実質的に一定値と看做し得る範囲にあるように、すなわち
【００２４】
【数７】
2006245843.tif 000009
【００２５】
【数８】
2006245843.tif 000010
となるよう、可変抵抗素子制御端子６に印加する可変抵抗素子の抵抗値制御電圧および主増幅器制御端子５に印加する主増幅器の利得制御電圧を同時に制御することにより、可変利得時の入力インピーダンスＺｉｎおよび出力インピーダンスＺｏｕｔの変動を抑えることが出来、入力および出力の反射特性を改善することが出来る。
【００２６】
図３は、本発明による可変利得増幅器の他の基本回路構成を示すものである。図３において、１０１は主増幅器を構成するＦＥＴ、１０２は可変抵抗素子、１０３は可変抵抗素子制御端子で可変抵抗素子１０２の抵抗値制御用のバイアス端子に接続されており、１０４は入力整合回路、１０５はゲート制御端子で入力整合回路のバイアス端子に接続されており、１０６は出力整合回路、１０７はドレイン制御端子で出力整合回路のバイアス端子に接続されている。すなわち、主増幅器を構成しているＦＥＴ１０１の相互コンダクタンス（ｇｍ）をゲート制御端子１０５に印加する電圧により調整し、出力側からの負帰還量は可変抵抗素子１０２の抵抗値を可変抵抗素子制御端子１０３に印加する電圧により調整する。前述のように、主増幅器１０１の利得はゲート制御端子１０５に印加する電圧、および可変抵抗素子制御端子１０３に印加する電圧の両電圧を同時に制御することにより利得を変化させる。
【００２７】
図４は本発明による可変利得増幅器の具体例を示す回路図である。図中、１１は入力端子、１２は出力端子、１３，１４，１５はＦＥＴ、１６，１７，１８，１９，２０は容量素子、２１，２２，２３，２４はインダクタ素子、２５は第１のゲート制御端子、２６は第２のゲート制御端子でインダクタ２１およびインダクタ２２を介して第１のＦＥＴ１３のゲート端子に接続されている。すなわち、ゲート制御用の電圧を印加するバイアス端子はインダクタ２１の第１のゲート制御端子側となる。２７はドレイン制御端子、２８は可変抵抗素子制御端子である。図４においては、主増幅器３はＦＥＴ１３および１４をカスコード接続して構成しており、主増幅器３の利得は第１、第２のゲート制御端子に印加する電圧により制御される。電圧可変抵抗素子もＦＥＴ１５のゲート電圧を可変抵抗素子制御端子に印加する電圧を制御してコンダクタンスを変化させる構成としている。
【００２８】
図５は図４中のＦＥＴ１３，１４，１５としてゲート長０．３μｍ、ゲート幅１００μｍのＧａＡｓＭＥＳＦＥＴを使用した例である。ここで、容量素子１６の容量は５ｐＦ、容量素子１７の容量は０．３ｐＦ、容量素子１８の容量は０．５ｐＦ、容量素子１９の容量は１．２８ｐＦ、容量素子２０の容量は３ｐＦ、インダクタ素子２１のインダクタンスは５ｎＨ、インダクタ素子２２のインダクタンスは５．７ｎＨ、インダクタ素子２３のインダクタンスは３．１ｎＨ、インダクタ素子２４のインダクタンスは３．２ｎＨを使用している。
【００２９】
図５は、可変抵抗素子（ＦＥＴ１５）の可変抵抗素子制御電圧（ＶＣ）と、主増幅器を形成しているＦＥＴの第１のゲート制御電圧（Ｖｇ１）とを本発明の利得制御方法により制御を行った場合のＳパラメータのシミュレーション結果である。図５（ａ）は入力反射特性Ｓ１ｌ、図５（ｂ）は通過特性Ｓ２１、図５（ｃ）は出力反射特性Ｓ２２である。なお、上記の可変電圧発生器として、例えば、図５に記載の可変抵抗素子制御電圧（ＶＣ）と、主増幅器を形成しているＦＥＴの第１のゲート制御電圧（Ｖｇ１）との組み合わせを予めメモリ上にテーブルとして構成して置き、利得調整時に対応するこれら電圧の組を読み出すことにより入出力の反射特性の変動を抑えている。  
このとき、制御利得が０ｄＢ以下の−３．７ｄＢとなった際、入力反射特性Ｓｌｌは−１２．５ｄＢ、出力反射特性Ｓ２２は−２３．９ｄＢ、と良好な特性が得られていることが分かる。
【００３０】
図６は図４と同じ回路構成で、かつ図５と同じパラメータを使用し、可変抵抗素子と主増幅器の第２のゲート制御電圧、すなわちＦＥＴ１４のゲート制御電圧を図５の場合と同じ本発明の利得制御方法により制御を行った場合のＳパラメータのシミュレーション結果である。図６（ａ）は入力反射特性Ｓｌｌ、図６（ｂ）は通過特性Ｓ２１、図６（ｃ）は出力反射特性Ｓ２２である。  
このとき、制御利得が０ｄＢ以下の−５．２ｄＢとなった際、入力反射特性Ｓｌｌは−２３．１ｄＢ、出力反射特性Ｓ２２は−１９．０ｄＢ、と良好な特性が得られている。
【００３１】
以下、図７および図８は前記の図５および図６の場合、すなわち主増幅器の利得と可変抵抗素子の抵抗値との両者を同時に制御した場合との効果の差異を比較するためのＳパラメータのシミュレーション結果である。
【００３２】
図７は図４と同じ回路構成で、かつ図５と同じパラメータを使用し、可変抵抗素子のみを使用して利得制御を行った場合のＳパラメータのシミュレーション結果である。図７（ａ）は入力反射特性Ｓｌｌ、図７（ｂ）は通過特性Ｓ２１、図７（ｃ）は出力反射特性Ｓ２２であり、可変抵抗素子の抵抗値を変化させることにより負帰還量を制御する従来の利得制御方法に対応している。
【００３３】
このとき、制御利得が０ｄＢ以下の−３．３ｄＢとなった際、入力反射特性Ｓ１１は−５．９ｄＢ、出力反射特性Ｓ２２は−６．１ｄＢ、と−１０ｄＢ以下となり、本発明による図５および図６の場合に比べ入力反射波、出力反射波の抑圧比が低下していることが分かる。さらに、入力反射特性Ｓ１１は、利得の変化と共に反射波特性が顕著に変化しており、出力反射特性Ｓ２２についても最小反射波を与える周波数が利得の変化と共にシフトしていることが分かる。
【００３４】
図８は図４と同じ回路構成で、かつ図５と同じパラメータを使用し、主増幅器における第１のゲートの制御電圧（図４における制御端子２５に印加する電圧）のみを使用し利得制御を行った場合のＳパラメータのシミュレーション結果である。図８（ａ）は入力反射特性Ｓｌｌ、図８（ｂ）は通過特性Ｓ２１、図８（ｃ）は出力反射特性Ｓ２２であり、第１のゲート電圧をＦＥＴ１３のピンチオフ電圧に近づけることにより相互コンダクタンスｇｍを制御する従来の構成に対応している。
【００３５】
このとき、制御利得が０．５ｄＢとなった際、入力反射特性Ｓ１ｌは−６．０ｄＢ、出力反射特性Ｓ２２は−７．９ｄＢ、と−１０ｄＢ以下となり、本発明の可変利得増幅器に比べ特性が劣っていることが分かる。さらに、入力反射特性Ｓ１１および出力反射特性Ｓ２２についても、制御利得Ｓ２１の変化と共に顕著に変化していることが見て取れる。
【００３６】
図９は図４と同じ回路構成で、かつ図５と同じパラメータを使用し、主増幅器における第２のゲートの制御電圧（図４におけるゲート制御電圧端子２６の電圧）のみを使用し利得制御を行った場合のＳパラメータのシミュレーション結果である。図９（ａ）は入力反射特性Ｓｌｌ、図９（ｂ）は通過特性Ｓ２１、図９（ｃ）は出力反射特性Ｓ２２であり、第２のゲート電圧を制御することにより、第１の電界効果トランジスタのドレイン電圧を変化させ相互コンダクタンスを制御する従来の構成に対応している。
【００３７】
このとき、制御利得が０ｄＢ以下の−０．８ｄＢとなった際、入力反射特性Ｓ１１は−７．２ｄＢ、出力反射特性Ｓ２２は−１１．３ｄＢ、と−１２ｄＢ以下となり、前記図５および図６に示した本発明による可変利得増幅器に比べ特性が劣っていることが分かる。  
以上、本発明による可変利得増幅器の構成とすることにより、入力反射特性および出力反射特性を共に改善することが出来る。
（実施の形態２）
【００３８】
なお、本実施の形態では主増幅器としてカスコード接続したＦＥＴを使用した回路を例にとって説明したが、カスコード接続したＦＥＴをソース接地した回路構成に置き換えても同じ効果が得られることは言うまでもない。
【００３９】
また、以上述べた各実施の形態ではトランジスタとして電界効果トランジスタを使用した回路を例にとって説明したが、電界効果トランジスタをバイポーラトランジスタに置き換えて、ゲート端子をベース端子に、ソース端子をエミッタ端子に、ドレイン端子をコレクタ端子に対応付けて構成しても同じ効果が得られることは言うまでもない。  
また、以上述べた実施の形態は全て本発明の実施の形態を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様および変更態様で実施することができる。従って本発明の範囲は特許請求の範囲およびその均等範囲によってのみ規定されるものである。
【図面の簡単な説明】
【００４０】
【図１】実施の形態１による可変利得増幅器の基本構成を示すブロック図。
【図２】実施の形態１による可変利得増幅器の他の構成例を示すブロック図。
【図３】実施の形態１による可変利得増幅器で用いている電界効果トランジスタの簡略化した等価回路図。
【図４】実施の形態１による可変利得増幅器の構成例を示す回路図。
【図５】図４の回路において、第１のゲート制御電圧と可変抵抗素子制御電圧とを同時に変化させて利得制御を行った場合の可変利得増幅器のシミュレーションによるＳパラメータ特性図。
【図６】図４の回路において、第２のゲート制御電圧と可変抵抗素子制御電圧とを同時に変化させて利得制御を行った場合の可変利得増幅器のシミュレーションによるＳパラメータ特性図。
【図７】図４の回路において、可変抵抗素子制御電圧のみを変化させて利得制御を行った場合の可変利得増幅器のシミュレーションによるＳパラメータ特性図。
【図８】図４の回路において、第１のゲート制御電圧のみを変化させて利得制御を行った場合の可変利得増幅器のシミュレーションによるＳパラメータ特性図。
【図９】図４の回路において、第２のゲート制御電圧のみを変化させて利得制御を行った場合の可変利得増幅器のシミュレーションによるＳパラメータ特性図。
【図１０】従来の相互コンダクタンスを制御する構成の可変利得増幅器の回路図。
【図１１】従来の負帰還量を制御する構成の可変利得増幅器の回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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