(57)【要約】【課題】  ゲート電極のエッチングの制御を容易にし、オーバーエッチングを回避した設計どおりのトランジスタ素子を実現する半導体装置の製造方法を提供する。【解決手段】  半導体素子領域１１のゲート絶縁膜１２上にポリシリコン層１３が形成されている。このポリシリコン層１３は、不純物のドープされた領域１３１とノンドープ領域１３２が混在したものとなっている。このようなポリシリコン層１３を同一のドライエッチング工程でパターニングする場合、エッチングレートの違いから不純物のドープされた領域１３１の方が早くエッチングされてしまう。そこで、上記ドライエッチング工程の前に、予めポリシリコン層１３におけるノンドープ領域１３２の全域を所定厚さ分除去しておくプリエッチング工程を設けている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
不純物のドープされた領域とノンドープ領域が混在するポリシリコン層をドライエッチング工程によりパターニングする際において、
前記ドライエッチング工程の前に予め前記ポリシリコン層におけるノンドープ領域の全域を所定厚さ分除去しておくプリエッチング工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記プリエッチング工程は、所定時間のドライエッチング工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記プリエッチング工程は、前記ドライエッチング工程における各領域のエッチングレートの差分を相殺する量だけエッチングすることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板の所定領域上にゲート絶縁膜を介してノンドープポリシリコン層を堆積する工程と、
前記ノンドープポリシリコン層に対して与えられる第１のマスクパターンに従って選択的に所定導電型の不純物をイオン注入し、前記不純物のドープされた第１領域とノンドープの第２領域が混在するポリシリコン層を形成する工程と、
前記ポリシリコン層に対して与えられる第２のマスクパターンに従って前記第２領域の全域を所定時間エッチングするプリエッチング工程と、
前記ポリシリコン層に対して与えられる第３のマスクパターンに従って前記第１領域及び第２領域それぞれの選択された位置に不純物のドープされた第１ゲート電極及びノンドープの第２ゲート電極を同時にパターニングするメインエッチング工程と、
を含む半導体装置の製造方法。
【請求項５】
前記プリエッチング工程は、前記メインエッチング工程における前記第１領域と前記第２領域のエッチングレートの差分を相殺する厚さ分除去することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１のマスクパターンと前記第２のマスクパターンは、互いに反転したマスクパターンを有することを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記第１ゲート電極をマスクに前記所定導電型のソース／ドレインのエクステンション領域を形成する工程と、
前記第２ゲート電極をマスクに前記所定導電型と反対導電型のソース／ドレインのエクステンション領域を形成する工程と、
前記第１ゲート電極及び第２ゲート電極各々の側壁スペーサを形成する工程と、
前記第１ゲート電極及び前記側壁スペーサをマスクに前記所定導電型のソース／ドレイン拡散層を形成する工程と、
前記第２ゲート電極及び前記側壁スペーサをマスクに前記所定導電型と反対導電型のソース／ドレイン拡散層を形成する工程と、
をさらに含むことを特徴とする請求項４〜６いずれか一つに記載の半導体装置の製造方法。
【請求項８】
半導体基板の所定領域上にゲート絶縁膜を介してノンドープポリシリコン層を堆積する工程と、
前記ノンドープポリシリコン層に対して与えられる第１のマスクパターンに従って選択的にＮ型不純物をイオン注入し、前記Ｎ型不純物のドープされた第１領域とノンドープの第２領域が混在するポリシリコン層を形成する工程と、
前記ポリシリコン層に対して与えられる第２のマスクパターンに従って前記第２領域の全域を所定厚さ分除去するプリエッチング工程と、
前記ポリシリコン層に対して与えられる第３のマスクパターンに従って前記第１領域及び第２領域それぞれの選択された位置にＮ型不純物のドープされた第１ゲート電極及びノンドープの第２ゲート電極を同時にパターニングするメインエッチング工程と、
前記第１ゲート電極をマスクにＮ型不純物でなるソース／ドレインのエクステンション領域を形成する工程と、
前記第２ゲート電極をマスクにＰ型不純物でなるソース／ドレインのエクステンション領域を形成する工程と、
前記第１ゲート電極及び第２ゲート電極各々の側壁スペーサを形成する工程と、
前記第１ゲート電極及び前記側壁スペーサをマスクにＮ型不純物でなるソース／ドレイン拡散層を形成する工程と、
前記第２ゲート電極及び前記側壁スペーサをマスクにＰ型不純物でなるソース／ドレイン拡散層を形成する工程と、
を含む半導体装置の製造方法。
【請求項９】
前記メインエッチング工程は、前記第１領域のエッチング時間に対応する時間分行われ、結果、第２領域のエッチングも過不足なく達成されることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートアレイ等、ＣＭＯＳ構成の集積回路を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタ形成工程において、不純物のドープされたポリシリコン層とノンドープのポリシリコン層をエッチングする工程がある。ノンドープのポリシリコン層は、不純物のドープされたポリシリコン層に比べてエッチングレートが小さい。そのため、上記各ポリシリコン層を同時にエッチングする際、ノンドープのポリシリコン層に合わせてエッチング量をコントロールすることになる。すると、エッチングレートの大きい不純物のドープされたポリシリコン層側がオーバーエッチングになる。この結果、下地のＳｉ基板をもエッチングされ、設計どおりのＭＯＳトランジスタが形成されない恐れがある。
【０００３】
従来の対策として、ポリシリコン層のエッチングを早めたい領域に不純物をイオン注入し高ドープ領域とすることで、ポリシリコン層のエッチングレートをより大きくし、エッチング量を調整する技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開平７−１０２４９６号公報（３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の対策では、不必要な部分にまで不純物ドーピングがなされる可能性があり、エッチング制御が容易ではないという問題がある。近年の素子の微細化により、オーバーエッチングの違いがＣＭＯＳ構成のトランジスタ素子の仕上がりに大きく影響するようになってきた。よって、別の対策が必要である。
【０００５】
本発明は上記のような事情を考慮してなされたもので、ゲート電極のエッチングの制御を容易にし、オーバーエッチングを回避した設計どおりのトランジスタ素子を実現する半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、不純物のドープされた領域とノンドープ領域が混在するポリシリコン層をドライエッチング工程によりパターニングする際において、
前記ドライエッチング工程の前に予め前記ポリシリコン層におけるノンドープ領域の全域を所定厚さ分除去しておくプリエッチング工程を有することを特徴とする。
【０００７】
上記本発明に係る半導体装置の製造方法によれば、不純物ドープ、ノンドープの領域が混在するポリシリコン層のドライエッチング工程の前に、プリエッチング工程を設ける。これにより、エッチングレートの小さいノンドープ領域の全域を予め所定厚さ分除去しておけば、ドライエッチング工程でオーバーエッチングになる領域を無くすることができる。
なお、好ましくは、前記プリエッチング工程は、所定時間のドライエッチング工程であることを特徴とする。また、前記プリエッチング工程は、前記ドライエッチング工程における各領域のエッチングレートの差分を相殺する量だけエッチングすることを特徴とする。
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板の所定領域上にゲート絶縁膜を介してノンドープポリシリコン層を堆積する工程と、前記ノンドープポリシリコン層に対して与えられる第１のマスクパターンに従って選択的に所定導電型の不純物をイオン注入し、前記不純物のドープされた第１領域とノンドープの第２領域が混在するポリシリコン層を形成する工程と、前記ポリシリコン層に対して与えられる第２のマスクパターンに従って前記第２領域の全域を所定時間エッチングするプリエッチング工程と、前記ポリシリコン層に対して与えられる第３のマスクパターンに従って前記第１領域及び第２領域それぞれの選択された位置に不純物のドープされた第１ゲート電極及びノンドープの第２ゲート電極を同時にパターニングするメインエッチング工程と、を含む。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、ノンドープポリシリコン層は、不純物ドープ、ノンドープの領域が混在するポリシリコン層となり、プリエッチング工程、メインエッチング工程を経る。プリエッチング工程では、エッチングレートの小さいノンドープの第２領域全域を予め所定時間エッチング除去しておく。これにより、メインエッチング工程でオーバーエッチングになる領域を無くすることができる。
なお、好ましくは、前記プリエッチング工程は、前記メインエッチング工程における前記第１領域と前記第２領域のエッチングレートの差分を相殺する厚さ分除去することを特徴とする。また、前記第１のマスクパターンと前記第２のマスクパターンは、互いに反転したマスクパターンを有することを特徴とする。
【００１０】
また、上記本発明に係る半導体装置の製造方法において、前記第１ゲート電極をマスクに前記所定導電型のソース／ドレインのエクステンション領域を形成する工程と、前記第２ゲート電極をマスクに前記所定導電型と反対導電型のソース／ドレインのエクステンション領域を形成する工程と、前記第１ゲート電極及び第２ゲート電極各々の側壁スペーサを形成する工程と、前記第１ゲート電極及び前記側壁スペーサをマスクに前記所定導電型のソース／ドレイン拡散層を形成する工程と、前記第２ゲート電極及び前記側壁スペーサをマスクに前記所定導電型と反対導電型のソース／ドレイン拡散層を形成する工程と、をさらに含むことを特徴とする。設計に応じた高精度のＣＭＯＳ構成の実現に寄与する。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の所定領域上にゲート絶縁膜を介してノンドープポリシリコン層を堆積する工程と、前記ノンドープポリシリコン層に対して与えられる第１のマスクパターンに従って選択的にＮ型不純物をイオン注入し、前記Ｎ型不純物のドープされた第１領域とノンドープの第２領域が混在するポリシリコン層を形成する工程と、前記ポリシリコン層に対して与えられる第２のマスクパターンに従って前記第２領域の全域を所定厚さ分除去するプリエッチング工程と、前記ポリシリコン層に対して与えられる第３のマスクパターンに従って前記第１領域及び第２領域それぞれの選択された位置にＮ型不純物のドープされた第１ゲート電極及びノンドープの第２ゲート電極を同時にパターニングするメインエッチング工程と、前記第１ゲート電極をマスクにＮ型不純物でなるソース／ドレインのエクステンション領域を形成する工程と、前記第２ゲート電極をマスクにＰ型不純物でなるソース／ドレインのエクステンション領域を形成する工程と、前記第１ゲート電極及び第２ゲート電極各々の側壁スペーサを形成する工程と、前記第１ゲート電極及び前記側壁スペーサをマスクにＮ型不純物でなるソース／ドレイン拡散層を形成する工程と、前記第２ゲート電極及び前記側壁スペーサをマスクにＰ型不純物でなるソース／ドレイン拡散層を形成する工程と、を含む。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、ノンドープポリシリコン層は、Ｎ型不純物のドープされた第１領域と、そのままノンドープの第２領域とが混在するポリシリコン層となる。そこで、プリエッチング工程によって、予めエッチングレートの小さいノンドープの第２領域全域を所定厚さ分除去しておく。そのうえでメインエッチング工程を行うことによって、第１領域、第２領域互いにオーバーエッチングを無くしつつゲート電極の形成が達成できる。その後、エクステンション領域、スペーサ、ソース／ドレイン拡散層が形成され、設計に応じた高精度のＣＭＯＳ構成の実現に寄与する。
なお、好ましくは、メインエッチング工程は、前記第１領域のエッチング時間に対応する時間分行われ、結果、第２領域のエッチングも過不足なく達成されることを特徴とする。
【発明を実施するための形態】
【００１３】
図１は、本発明の基本的実施形態に係る半導体装置の製造方法の要部を示す断面図である。半導体素子領域１１のゲート絶縁膜１２上にポリシリコン層１３が形成されている。このポリシリコン層１３は、不純物のドープされた領域１３１とノンドープ領域１３２が混在したものとなっている。このようなポリシリコン層１３を同一のドライエッチング工程でパターニングする場合、エッチングレートの違いから不純物のドープされた領域１３１の方が早くエッチングされてしまう。そこで、上記ドライエッチング工程の前に、予めポリシリコン層１３におけるノンドープ領域１３２の全域を所定厚さ分除去しておくプリエッチング工程を設けている。このプリエッチング工程は、不純物のドープされた領域１３１をレジストマスク１４で覆い、ノンドープ領域１３２を所定時間ドライエッチングする。その後、ポリシリコン層１３を同一のドライエッチング工程でパターニングすればよい。
【００１４】
上記実施形態の方法によれば、不純物ドープ、ノンドープの領域が混在するポリシリコン層１３のドライエッチング工程の前に、プリエッチング工程を設ける。これにより、エッチングレートの小さいノンドープ領域１３２の全域を予め所定厚さ分除去しておけば、ドライエッチング工程でオーバーエッチングになる領域を無くすることができる。つまり、プリエッチング工程によって、その後のドライエッチング工程でノンドープ領域１３２のエッチング終了まで不純物ドープ領域１３１はオーバーエッチングされないようにすることができる。このプリエッチング工程は、好ましくは、その後のドライエッチング工程における各領域のエッチングレートの差分を相殺する量（厚さＤ）だけエッチングすればよい。
【００１５】
図２〜図７は、それぞれ本発明の一実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
図２に示すように、半導体シリコン基板２０にＮ型領域２１、Ｐ型領域２２が形成されている。Ｎ型領域２１、Ｐ型領域２２それぞれはウェル領域であることが考えられる。あるいはＰ型領域２２のみウェル領域であることも考えられる。素子分離領域２３は、選択酸化分離法（ＬＯＣＯＳ法）やトレンチ素子分離法等で形成される。素子分離領域２３に囲まれた素子領域上に熱酸化法によるゲート絶縁膜２４を形成する。その後、ゲート絶縁膜２４上にＣＶＤ（化学気相成長）技術を用いてノンドープポリシリコン層２５０を形成する。
【００１６】
次に、図３に示すように、フォトリソグラフィ技術を用いてノンドープポリシリコン層２５０上にレジストによる第１のマスクパターン２６を形成する。マスクパターン２６は、ここではＮ型領域２１上を覆うパターンである。その後、マスクパターン２６に従ってＰ（リン）等のＮ型の不純物をイオン注入し、Ｐ型領域２２上を含むノンドープポリシリコン層２５０にＮ型の不純物が導入される。これにより、Ｎ型ドープ領域２５１とノンドープ領域２５２が混在するポリシリコン層２５が形成される。Ｎ型ドープ領域２５１は、ＮチャネルＭＯＳトランジスタ素子のゲート電極になる部分を含んでおり、素子の高速化に作用させるために形成される。あるいは、Ｎ型ドープ領域２５１は、ポリシリコン抵抗素子の抵抗設定のための形成であることも考えられる。
【００１７】
次に、図４に示すように、マスクパターン２６を除去し、再びフォトリソグラフィ技術を用いてポリシリコン層２５上にレジストによる第２のマスクパターン２７を形成する。マスクパターン２７は、Ｎ型ドープ領域２５１を覆うパターンである。例えば第１のマスクパターン２６の反転パターンを用いるとよい。その後、マスクパターン２７に従ってノンドープ領域２５２の全域を所定時間ドライエッチングする。すなわち、エッチングレートの小さいノンドープ領域２５２の全域を予め所定厚さ分除去しておくプリエッチング工程である。このときのエッチングガスは塩素系を用いる。除去する厚さは、後述のメインエッチング工程におけるＮ型ドープ領域２５１とのエッチングレートの差分が相殺される量の厚さｄ１だけエッチングすることが望ましい。例えば、ポリシリコン層２５の形成厚さが２００ｎｍであるとすると、ノンドープ領域２５２のみを数ｎｍ、例えば５ｎｍ以上、１０ｎｍ未満の範囲で決めた所定厚さ分だけ除去されるようにエッチング時間を制御する。
【００１８】
次に、図５に示すように、マスクパターン２７を除去した後、さらにフォトリソグラフィ技術を用いてポリシリコン層２５上にレジストによる第３のマスクパターン２８を形成する。第３のマスクパターン２８は、Ｎ型ドープ領域２５１及びノンドープ領域２５２それぞれの選択された位置にゲート電極を形成するための島状パターンとなる。マスクパターン２８に従って少なくともＨＢｒガスを用いた所定時間のドライエッチングを実施し、Ｎ型ドープの第１ゲート電極２９１及びノンドープの第２ゲート電極２９２を同時にパターニングする（メインエッチング工程）。上記プリエッチング工程によって、メインエッチング工程は第１ゲート電極２９１側のエッチング時間に合わせれば、第２ゲート電極２９２もエッチングが終了し、お互いにオーバーエチングの領域がないように制御できる。
【００１９】
次に、図６に示すように、後酸化後、Ｎ型領域２１側を図示しないレジストでマスクしてＰ型領域２２にＮ型不純物を低濃度イオン注入し、Ｎ型低濃度エクステンション領域３０１を形成する。また、逆に、Ｐ型領域２２側を図示しないレジストでマスクしてＮ型領域２１にＰ型不純物を低濃度イオン注入し、Ｐ型低濃度エクステンション領域３０２を形成する。次に、ＣＶＤ法による絶縁膜（シリコン酸化膜等）の堆積、異方性のドライエッチングを経て絶縁膜スペーサ３１を形成する。次に、Ｎ型領域２１側を図示しないレジストでマスクしてＰ型領域２２にＮ型不純物を高濃度イオン注入し、Ｎ型ソース／ドレイン拡散層３０３を形成する。また、逆に、Ｐ型領域２２側を図示しないレジストでマスクしてＮ型領域２１にＰ型不純物を高濃度イオン注入し、Ｐ型ソース／ドレイン拡散層３０４を形成する。これにより、ＮチャネルＭＯＳトランジスタ素子３２、ＰチャネルＭＯＳトランジスタ素子３３が形成される。
【００２０】
また、図７に示すように、上記ＮチャネルＭＯＳトランジスタ素子３２、ＰチャネルＭＯＳトランジスタ素子３３に対し、ＴｉやＣｏを用いた高融点金属シリサイドを形成するサリサイド構造をとってもよい。
例えば、ＮチャネルＭＯＳトランジスタ素子３２及びＰチャネルＭＯＳトランジスタ素子３３上全面にＣｏ膜、キャップＴｉＮ膜をスパッタ積層し、シリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これにより、暫定的な相のシリサイド層を形成した後、未反応の金属膜（ＴｉＮやＣｏ）をウェットエッチングにより除去する。ウェハ洗浄及び乾燥後、再度アニール処理することにより、シリサイド層を安定させる（第２次アニール工程の実施）。これにより、それぞれのゲート電極２９１，２９２上部及びソース／ドレイン拡散層３０３，３０４上部に低抵抗のシリサイド層（ＣｏＳｉ２膜）３５を形成することができる。
【００２１】
上記実施形態の方法によれば、ノンドープポリシリコン層２５０は、Ｎ型ドープ領域２５１とそのままのノンドープ領域２５２が混在するポリシリコン層２５となることがある。そこで、プリエッチング工程によって、予めエッチングレートの小さいノンドープ領域２５２を所定厚さ分除去しておく。そのうえでメインエッチング工程を行うことによって、ゲート電極２９１，２９２加工時、互いにオーバーエッチングを無くすることができる。その後、エクステンション領域、スペーサ、ソース／ドレイン拡散層が形成され、設計に応じた高精度のＣＭＯＳ構成の実現に寄与する。
【００２２】
以上説明したように本発明によれば、不純物ドープ、ノンドープの領域が混在するポリシリコン層のドライエッチング工程の前に、プリエッチング工程を設ける。これにより、エッチングレートの小さいノンドープ領域の全域を予め所定厚さ分除去しておけば、ポリシリコン層のメインのドライエッチング工程でオーバーエッチングになる領域を無くすることができる。この結果、ゲート電極のエッチングの制御を容易にし、オーバーエッチングを回避した設計どおりのトランジスタ素子を実現する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】基本的実施形態に係る半導体装置の製造方法の要部を示す断面図。
【図２】一実施形態に係る半導体装置の製造方法を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】図５に続く第５断面図。
【図７】図６に続く第６断面図。
【符号の説明】
【００２４】
１１…半導体素子領域、１２…ゲート絶縁膜、１３…ポリシリコン層、１３１…不純物のドープされた領域、１３２…ノンドープ領域、１４…レジストマスク、２０…半導体シリコン基板、２１…Ｎ型領域、２２…Ｐ型領域、２３…素子分離領域、２４…ゲート絶縁膜、２５…ポリシリコン層、２５１…Ｎ型ドープ領域、２５２…ノンドープ領域、２６，２７，２８…マスクパターン、２９１…第１ゲート電極、２９２…第２ゲート電極、３０１…Ｎ型低濃度エクステンション領域、３０２…Ｐ型低濃度エクステンション領域、３０３…Ｎ型ソース／ドレイン拡散層、３０４…Ｐ型ソース／ドレイン拡散層、３１…絶縁スペーサ、３２…ＮチャネルＭＯＳトランジスタ素子、３３…ＰチャネルＭＯＳトランジスタ素子、３５…シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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