(57)【要約】【課題】  発熱量を抑えて多チャンネルの集積化を可能とし、小型化を達成することを課題とする。【解決手段】  スイッチング制御回路Ｃ１によりＦＥＴＴｒ１１がオフ状態となり、ＦＥＴＴｒ１１に接続された電源ＶＢとリニアソレノイドＳ１との間の電流経路が遮断された時に、スイッチング制御回路Ｃ１でＦＥＴＴｒ１２をオン状態とし、このＦＥＴＴｒ１２を介してリニアソレノイドＳ１とグランドとを接続してリニアソレノイドＳ１に誘導性の電流を流して構成される。【選択図】      図１
2006269540.tif 000002
【特許請求の範囲】
【請求項１】
駆動信号に基づいてスイッチング制御される第１のトランジスタを介して第１の電源からソレノイドに電流を供給制御して、ＰＷＭ制御により前記ソレノイドを駆動制御するソレノイド駆動回路において、
前記第１のトランジスタがオフ状態となり、前記第１の電源と前記ソレノイドとの間の電流経路が遮断された時に、前記ソレノイドと第２の電源とを接続して前記ソレノイドに誘導性の電流を流す第２のトランジスタと、
前記第１のトランジスタのスイッチング動作に対して相補的に前記第２のトランジスタをスイッチング制御する制御回路と
を有することを特徴とするソレノイド駆動回路。
【請求項２】
前記第１のトランジスタならびに前記第２のトランジスタは、電界効果トランジスタで構成されている
ことを特徴とする請求項１記載のソレノイド駆動回路。
【請求項３】
前記第１のトランジスタならびに前記第２のトランジスタは、１つの半導体集積回路に形成されて集積化されている
ことを特徴とする請求項１又は２に記載のソレノイド駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ制御（Pulse Wide Modulation：パルス幅変調制御）によりソレノイドを流れる電流を制御してソレノイドを駆動制御するソレノイド駆動回路に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献には、リニアソレノイドのコイルと並列に還流用ダイオードが接続され、ＰＷＭ制御において電源からコイルに電流が供給されない時には、誘導電流がコイルから還流用ダイオードに流れる技術が記載されている。
【０００３】
上記技術を詳細に説明すると、図３に示すように、一定周期のパルス信号の駆動信号によりスイッチングされるＦＥＴ（電界効果トランジスタ）Ｔｒ３を介してリニアソレノイドＳ３に電流を供給してリニアソレノイドＳ３を駆動している。すなわち、ＦＥＴＴｒ３がオンの時には、図３のｅに示すように、電源ＶＢからＦＥＴＴｒ３のソース−ドレイン間ならびにソレノイド電流を検出する抵抗Ｒ３を介してリニアソレノイドＳ３に電流（Ｉｓｏｌ）が供給される。一方、ＦＥＴＴｒ３がオフの時には、図３のｆに示すように、リニアソレノイドＳ３のインダクタンス成分が蓄えられたエネルギーを吸収する働きにより、グランドから還流用ダイオードＤ３ならびに抵抗Ｒ３を介してリニアソレノイドＳ３に電流が流れる。
【０００４】
このように、駆動信号によりＦＥＴＴｒ３をスイッチング動作させることで、リニアソレノイドＳ３を駆動制御し、図４のタイミングチャートにおいて、抵抗Ｒ３の両端の電圧を入力とする差動増幅器（ＡＭＰ）３のモニタ出力に示すように、駆動信号のデューティ比に応じてリニアソレノイドＳ３の電流が変化する。
【０００５】
また、リニアソレノイドＳ３の上流側で供給電流を制御する図３の構成に対して、図５に示すように、リニアソレノイドＳ５の下流側で供給電流を制御する構成においても、図３の構成と同様に駆動電流が供給制御される。すなわち、駆動信号に基づいてスイッチング制御されるＦＥＴＴｒ５がオンしている時には、図５のｇに示すように、電源ＶＢからリニアソレノイドＳ５→図３の抵抗Ｒ３と同様に機能する抵抗Ｒ５→ＦＥＴＴｒ５の経路でリニアソレノイドＳ５の電流が流れる一方、ＦＥＴＴｒ５がオフしている時には、図５のｈに示すように、電源ＶＢからリニアソレノイドＳ５→抵抗Ｒ５→図３の還流用ダイオードＤ３と同様に機能する還流用ダイオードＤ５の経路でリニアソレノイドＳ５の電流が流れる。
【特許文献１】特開２０００−１１２５４１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上説明したように、上記従来のソレノイド駆動回路においては、リニアソレノイドに電流を断続的に供給する際に、リニアソレノイドに供給される電流が遮断された際に、リニアソレノイドのインダクタンス成分によりリニアソレノイドへの通電を継続しようとして還流用ダイオードを介してリニアソレノイドに電流が流れていた。
【０００７】
このような構成において、抵抗と還流用ダイオードでは、電流が流れることで回路の発熱に寄与するエネルギーの損失が発生する。この損失するエネルギーＰｗ３は、リニアソレノイドを流れる電流をＩｓｏｌとし、駆動信号でスイッチング制御されるＦＥＴのオン抵抗をＲｏｎとし、還流用ダイオードの順方向電圧をＶｆとすると、次式で表される。
【０００８】
（数１）
Ｐｗ３＝Ｉｓｏｌ２×Ｒｏｎ＋Ｉｓｏｌ×Ｖｆ
このように表されるエネルギー損失を低減して発熱量を抑制するには、ＦＥＴのオン抵抗Ｒｏｎや還流用ダイオードの順方向電圧Ｖｆを小さくすることが考えられる。オン抵抗Ｒｏｎを下げるにはＦＥＴのサイズを大きくすることで比較的容易に実現することが可能となるが、還流用ダイオードの順方向電圧Ｖｆは、還流用ダイオードを形成するシリコンのＰＮ接合による物性値で決まるため、低減することは極めて困難であった。
【０００９】
このため、リニアソレノイドを駆動制御するコントロール部を小型化する目的で、複数のリニアソレノイドに対応してそれぞれのリニアソレノイドを駆動制御する複数のリニアソレノイド駆動回路を備えた多チャンネルの駆動回路を集積化することは、熱集中を招くおそれがあり、困難となっていた。
【００１０】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、発熱量を抑えて多チャンネルの集積化を可能とし、小型化を達成し得るソレノイド駆動回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１記載の発明は、駆動信号に基づいてスイッチング制御される第１のトランジスタを介して第１の電源からソレノイドに電流を供給制御して、ＰＷＭ制御により前記ソレノイドを駆動制御するソレノイド駆動回路において、前記第１のトランジスタがオフ状態となり、前記第１の電源と前記ソレノイドとの間の電流経路が遮断された時に、前記ソレノイドと第２の電源とを接続して前記ソレノイドに誘導性の電流を流す第２のトランジスタと、前記第１のトランジスタのスイッチング動作に対して相補的に前記第２のトランジスタをスイッチング制御する制御回路とを有することを特徴とする。
【００１２】
上記特徴の請求項１記載の発明によれば、トランジスタを介してソレノイドを流れる誘導性の電流を流すことで、エネルギー損失を低減して発熱量を抑制することが可能となる。これにより、多チャンネルの集積化が可能となり、小型化を図ることができる。
【００１３】
請求項２記載の発明は、前記請求項１記載の発明において、前記第１のトランジスタならびに前記第２のトランジスタは、電界効果トランジスタで構成されていることを特徴とする。
【００１４】
上記請求項１記載の発明によれば、電界効果トランジスタを採用することで、発熱量の削減とスイッチング特性の双方を満足させることができる。
【００１５】
請求項３記載の発明は、前記請求項１又は２記載の発明において、前記第１のトランジスタならびに前記第２のトランジスタは、１つの半導体集積回路に形成されて集積化されていることを特徴とする。
【００１６】
上記請求項３記載の発明によれば、集積化により多チャンネルの容易化ならびに小型化を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明を実施するための最良の実施例を説明する。
【実施例１】
【００１８】
図１は本発明の実施例１に係るソレノイド駆動回路の構成を示す図である。図１に示す実施例１のソレノイド駆動回路は、リニアソレノイドＳ１を流れる電流経路の上流側でリニアソレノイドＳ１を流れる電流を制御するようにした駆動方式であり、ＦＥＴ（電界効果トランジスタ）Ｔｒ１１，Ｔｒ１２と、スイッチング制御回路Ｃ１を備えて構成されている。駆動制御されるリニアソレノイドＳ１は、その一端がグランドに接続され、他端がリニアソレノイドＳ１を流れる電流を検出する電流検出用の抵抗Ｒ１に接続されている。
【００１９】
抵抗Ｒ１は、その一端がリニアソレノイドＳ１に接続されているとともに、リニアソレノイドＳ１に流れる電流（Ｉｓｏｌ１）に対応して抵抗Ｒ１の両端に発生する電圧を検出する差動増幅器（ＡＭＰ）１の一方の入力端に接続され、他端が差動増幅器（ＡＭＰ）１の他方の入力端に接続されているとともに、Ｎチャネル型のＦＥＴＴｒ１１のソース端子に接続されている。
【００２０】
ＦＥＴＴｒ１１は、そのゲート端子がスイッチング制御回路Ｃ１に接続され、ドレイン端子がリニアソレノイドＳ１に電流を供給する電源ＶＢに接続され、ソース端子がＮチャネル型のＦＥＴＴｒ１２のドレイン端子に接続されている。ＦＥＴＴｒ１２は、そのゲート端子がスイッチング制御回路Ｃ１に接続され、ソース端子がグランドに接続されている。
【００２１】
スイッチング制御回路Ｃ１は、ＰＷＭ制御によりリニアソレノイドＳ１を駆動制御するために、図４に示すと同様な、一定周期のパルス信号の駆動信号をＦＥＴＴｒ１１のゲート端子に供給し、かつＦＥＴＴｒ１１に供給される駆動信号を反転した反転駆動信号をＦＥＴＴｒ１２のゲート端子に供給する。スイッチング制御回路Ｃ１は、上記駆動信号をＦＥＴＴｒ１１に供給し、反転駆動信号をＦＥＴＴｒ１２に供給することで、ＦＥＴＴｒ１１とＦＥＴＴｒ１２を相補的にスイッチング制御する。すなわち、スイッチング制御回路Ｃ１は、ＦＥＴＴｒ１１をオン状態にスイッチング制御している時には、ＦＥＴＴｒ１２をオフ状態にスイッチング制御する一方、ＦＥＴＴｒ１１をオフ状態にスイッチング制御している時には、ＦＥＴＴｒ１２をオン状態にスイッチング制御する。
【００２２】
ＦＥＴＴｒ１１，Ｔｒ１２、スイッチング制御回路Ｃ１ならびに差動増幅器（ＡＭＰ）１は、集積化（ＩＣ化）されている。なお、図示されていないが、複数のリニアソレノイドを駆動制御する場合には、それぞれのリニアソレノイドに対応して少なくとも上記ＦＥＴＴｒ１１，Ｔｒ１２とスイッチング制御回路Ｃ１の構成が複数（多チャンネル）同一基板に集積化される。
【００２３】
このような構成において、駆動信号がハイレベルとなり、反転駆動信号がロウレベルになると、ＦＥＴＴｒ１１はオン状態になる一方、ＦＥＴＴｒ１２はオフ状態となる。このような状態では、図１のａで示すように、電源ＶＢ→オン状態のＦＥＴＴｒ１１のソース−ドレイン間→抵抗Ｒ１の経路でリニアソレノイドＳ１に電流が流れる。
【００２４】
一方、このような状態から、駆動信号がロウレベルとなり、反転駆動信号がハイレベルになると、ＦＥＴＴｒ１１はオフ状態となる一方、ＦＥＴＴｒ１２はオン状態となる。このような状態では、電源ＶＢとリニアソレノイドＳ１との電流経路が遮断されるので、リニアソレノイドＳ１のインダクタンス成分が蓄えたエネルギーを吸収する働きにより、ＦＥＴＴｒ１２のグランドからリニアソレノイドＳ１に誘導性の電流が流れる。すなわち、図１のｂで示すように、ＦＥＴＴｒ１２のソース端子が接続されたグランド→オン状態のＦＥＴＴｒ１２のソース−ドレイン間→抵抗Ｒ１の経路でリニアソレノイドＳ１に誘導性の電流が流れる。
【００２５】
このような一連のスイッチング動作において、ＦＥＴＴｒ１１とＦＥＴＴｒ１２にリニアソレノイドＳ１に供給される電流が流れることで、エネルギー損失が発生して発熱が生じることになる。このエネルギー損失Ｐｗ１は、リニアソレノイドＳ１を流れる電流をＩｓｏｌ１とし、駆動信号でスイッチング制御されるＦＥＴＴｒ１１のオン抵抗をＲｏｎ１１、ＦＥＴＴｒ１２のオン抵抗をＲｏｎ１２とすると、次式で表される。
【００２６】
（数１）
Ｐｗ１＝Ｉｓｏｌ１２×Ｒｏｎ１１＋Ｉｓｏｌ１２×Ｒｏｎ１２
このように表されるエネルギー損失Ｐｗ１を低減するには、ＦＥＴＴｒ１１のオン抵抗Ｒｏｎ１１ならびにＦＥＴＴｒ１２のオン抵抗Ｒｏｎ１２を小さくすればよい。ＦＥＴＴｒ１１のオン抵抗Ｒｏｎ１１ならびにＦＥＴＴｒ１２のオン抵抗Ｒｏｎ１２を小さくするには、両トランジスタＦＥＴＴｒ１１、ＦＥＴＴｒ１２のトランジスタサイズを大きくすることで容易に実現可能である。
【００２７】
このように、電源からリニアソレノイドに電流が供給されない期間にリニアソレノイドに電流を流す還流用のダイオードを使用していた従来に比べて、ＦＥＴを採用することで、エネルギー損失のパラメータをシリコンのＰＮ接合による物性値に代えて、低減が比較的容易なトランジスタのオン抵抗に置き換えることが可能となる。これにより、リニアソレノイドをＰＷＭ制御した際のエネルギー損失を低減して発熱量を削減することが可能となる。
【００２８】
ここで、前述した従来と上記実施例１とのエネルギー損失を比較すると、リニアソレノイドＳ１，Ｓ３を流れる電流を例えば１Ａ程度、図３に示す還流用ダイオードＤ３の順方向電圧を１Ｖ程度とすると、数１に示す従来のエネルギー損失における還流用ダイオード分の損失Ｐｄは、次式で表される。
【００２９】
（数３）
Ｐｄ＝Ｖｆ×Ｉｓｏｌ＝１（Ｖ）×１（Ａ）＝１Ｗ
これに対して、実施例１におけるＦＥＴＴｒ１２の損失Ｐｔは、次式で表される。
【００３０】
（数４）
Ｐｔ＝Ｉｓｏｌ１２×Ｒｏｎ１２＝１（Ａ）×Ｒｏｎ１２
ここで、ＦＥＴＴｒ１２のトランジスタの面積を例えば１ｍｍ２ 程度に設計すると、オン抵抗Ｒｏｎ１２は０．１Ω程度となり、数４のＰｔは０．１Ｗ程度となる。
【００３１】
このように、実施例１の構成を採用することで、従来に比べて１チャネルあたりのエネルギー損失を大幅に削減することが可能となる。したがって、発熱量が従来に比べて格段に低減され、多チャンネルの集積化が可能となり、小型化を図ることができる。
【実施例２】
【００３２】
図２は本発明の実施例２に係るソレノイド駆動回路の構成を示す図である。図２に示す実施例２のソレノイド駆動回路は、リニアソレノイドＳ２を流れる電流経路の下流側でリニアソレノイドＳ２を流れる電流を制御するようにした駆動方式であり、ＦＥＴ（電界効果トランジスタ）Ｔｒ２１，Ｔｒ２２と、スイッチング制御回路Ｃ２を備えて構成されている。駆動制御されるリニアソレノイドＳ２は、その一端が電源ＶＢに接続され、他端がリニアソレノイドＳ１を流れる電流を検出する電流検出用の抵抗Ｒ２に接続されている。抵抗Ｒ２は、その一端がリニアソレノイドＳ２に接続されているとともに、リニアソレノイドＳ２に流れる電流（Ｉｓｏｌ２）に対応して抵抗Ｒ２の両端に発生する電圧を検出する差動増幅器（ＡＭＰ）２の一方の入力端に接続され、他端が差動増幅器（ＡＭＰ）２の他方の入力端に接続されているとともに、Ｎチャネル型のＦＥＴＴｒ２１のドレイン端子に接続されている。
【００３３】
ＦＥＴＴｒ２１は、そのゲート端子がスイッチング制御回路Ｃ２に接続され、ソース端子がグランドに接続され、ドレイン端子がＮチャネル型のＦＥＴＴｒ２２のソース端子に接続されている。ＦＥＴＴｒ２２は、そのゲート端子がスイッチング制御回路Ｃ２に接続され、ドレイン端子が電源ＶＢに接続されている。
【００３４】
スイッチング制御回路Ｃ２は、ＰＷＭ制御によりリニアソレノイドＳ２を駆動制御するために、図４に示すと同様な、一定周期のパルス信号の駆動信号をＦＥＴＴｒ２１のゲート端子に供給し、かつＦＥＴＴｒ２１に供給される駆動信号を反転した反転駆動信号をＦＥＴＴｒ２２のゲート端子に供給する。スイッチング制御回路Ｃ２は、上記駆動信号をＦＥＴＴｒ２１に供給し、反転駆動信号をＦＥＴＴｒ２２に供給することで、ＦＥＴＴｒ２１とＦＥＴＴｒ２２を相補的にスイッチング制御する。すなわち、スイッチング制御回路Ｃ２は、ＦＥＴＴｒ２１をオン状態にスイッチング制御している時には、ＦＥＴＴｒ２２をオフ状態にスイッチング制御する一方、ＦＥＴＴｒ２１をオフ状態にスイッチング制御している時には、ＦＥＴＴｒ２２をオン状態にスイッチング制御する。
【００３５】
ＦＥＴＴｒ２１，Ｔｒ２２、スイッチング制御回路Ｃ２ならびに差動増幅器（ＡＭＰ）２は、集積化（ＩＣ化）されている。なお、図示されていないが、複数のリニアソレノイドを駆動制御する場合には、それぞれのリニアソレノイドに対応して少なくとも上記ＦＥＴＴｒ２１，Ｔｒ２２とスイッチング制御回路Ｃ２の構成が複数（多チャンネル）同一基板に集積化される。
【００３６】
このような構成において、駆動信号がハイレベルとなり、反転駆動信号がロウレベルになると、ＦＥＴＴｒ２１はオン状態になる一方、ＦＥＴＴｒ２２はオフ状態となる。このような状態では、図２のｃで示すように、電源ＶＢ→リニアソレノイドＳ２→抵抗Ｒ２→オン状態のＦＥＴＴｒ２１のソース−ドレイン間の経路でリニアソレノイドＳ２に電流が流れる。
【００３７】
一方、このような状態から、駆動信号がロウレベルとなり、反転駆動信号がハイレベルになると、ＦＥＴＴｒ２１はオフ状態となる一方、ＦＥＴＴｒ２２はオン状態となる。このような状態では、図２のｃに示す電流経路が遮断されるので、リニアソレノイドＳ２のインダクタンス成分が蓄えたエネルギーを吸収する働きにより、リニアソレノイドＳ２を介してドＦＥＴＴｒ２２のドレイン端子に接続された電源ＶＢに誘導性の電流が流れる。すなわち、図２のｄで示すように、リニアソレノイドＳ２に接続された電源ＶＢ→リニアソレノイドＳ２→抵抗Ｒ２→オン状態のＦＥＴＴｒ２２のソース−ドレイン間→ＦＥＴＴｒ２２のドレイン端子に接続された電源ＶＢの経路でリニアソレノイドＳ２に誘導性の電流が流れる。
【００３８】
このような一連のスイッチング動作において、ＦＥＴＴｒ２１とＦＥＴＴｒ２２にリニアソレノイドＳ２に供給される電流が流れることで、エネルギー損失が発生して発熱が生じることになる。このエネルギー損失Ｐｗ２は、リニアソレノイドＳ２を流れる電流をＩｓｏｌ２とし、駆動信号でスイッチング制御されるＦＥＴＴｒ２１のオン抵抗をＲｏｎ２１、ＦＥＴＴｒ２２のオン抵抗をＲｏｎ２２とすると、次式で表される。
【００３９】
（数１）
Ｐｗ２＝Ｉｓｏｌ２２×Ｒｏｎ２１＋Ｉｓｏｌ２２×Ｒｏｎ２２
このように表されるエネルギー損失Ｐｗ２を低減するには、ＦＥＴＴｒ２１のオン抵抗Ｒｏｎ２１ならびにＦＥＴＴｒ２２のオン抵抗Ｒｏｎ２２を小さくすればよい。ＦＥＴＴｒ２１のオン抵抗Ｒｏｎ２１ならびにＦＥＴＴｒ２２のオン抵抗Ｒｏｎ２２を小さくするには、両トランジスタＦＥＴＴｒ２１、ＦＥＴＴｒ２２のトランジスタサイズを大きくすることで容易に実現可能である。
【００４０】
このように、上記実施例２においても、上記実施例１と同様の効果を得ることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１に係るソレノイド駆動回路の構成を示す図である。
【図２】本発明の実施例２に係るソレノイド駆動回路の構成を示す図である。
【図３】従来のソレノイド駆動回路の構成を示す図である。
【図４】図３又は図５に示すソレノイド駆動回路の動作タイミングチャートを示す図である。
【図５】従来のソレノイド駆動回路の他の構成を示す図である。
【符号の説明】
【００４２】
１，２，３，５…差動増幅器
Ｃ１，Ｃ２…スイッチング制御回路
Ｄ３，Ｄ５…還流用ダイオード
Ｒ１，Ｒ２，Ｒ３，Ｒ５…抵抗
Ｓ１，Ｓ２，Ｓ３，Ｓ５…リニアソレノイド
Ｔｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２、Ｔｒ３，Ｔｒ５…ＦＥＴ
ＶＢ…電源
【図１】
2006269540.tif 000003
【図２】
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【図３】
2006269540.tif 000005
【図４】
2006269540.tif 000006
【図５】
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