(57)【要約】【課題】半導体装置において、製造工程を増加させることなく、保護回路が占める面積を縮小する。【解決手段】電極パッド７の形成領域において、Ｐ型半導体基板３の表面にフィールド酸化膜２１によって互いに分離されてＮ＋拡散領域１９ａ，１９ｂ，１９ｃが形成されている。フィールド酸化膜２１上及び絶縁膜２３上に下層メタル配線層２５ａ，２５ｂ，２５ｃが形成されている。さらにその上に層間絶縁層２７を介してＶｃｃライン１３ａ、ＧＮＤライン１３ｂ及びメタル配線層１３ｃが形成されている。Ｖｃｃライン１３ａ及びＧＮＤライン１３ｂは複数の電極パッド７の形成領域にまたがって連続して形成されている。さらにその上に層間絶縁膜２９を介して電極パッド７が形成されている。Ｖｃｃライン１３ａとＮ＋拡散領域１９ａ、ＧＮＤライン１３ｂとＮ＋拡散領域１９ｂ、及び電極パッド７とＮ＋拡散領域１９ｃはそれぞれ電気的に接続されている。【選択図】      図１
2006245596.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を外部に電気的に接続するための複数の電極パッドが配置され、前記電極パッドごとに保護回路を備えた半導体装置において、
電源ライン及びＧＮＤラインとして、内部コア領域用電源ライン及び内部コア領域用ＧＮＤラインとは別にＩ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインを備え、
前記Ｉ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインは前記電極パッド形成領域にまたがって連続して形成されていることを特徴とする半導体装置。
【請求項２】
前記Ｉ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインはメタル配線層又はポリシリコン配線層により構成されている請求項１に記載の半導体装置。
【請求項３】
半導体基板と前記電極パッドとの間の層に５層以上のメタル配線層が形成されている請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極パッドからの過大な入力電圧による内部回路の破壊を防止するための保護回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
図１０は、従来の半導体装置を示す平面図であり、（Ａ）は全体を示し、（Ｂ）は電源パッド及びＧＮＤパッドの周辺の一部を拡大して示す。
例えばＰ型半導体基板３からなる半導体装置４６の中央部に内部コア領域５が形成されている。内部コア領域５には複数の半導体素子により内部回路が形成されている。
半導体装置４６の周辺部に複数の電極パッド７が形成されている。内部コア領域５と電極パッド７の間の半導体基板３上にＩ／Ｏセル４７が電極パッド７ごとに設けられている。
【０００３】
内部コア領域５とＩ／Ｏセル４７の間に、内部コア領域５を囲むように連続して、メタル配線層からなる内部コア領域用Ｖｃｃライン１１ａ及び内部コア領域用ＧＮＤ（グラウンド）ライン１１ｂが形成されている。複数のＩ／Ｏセル４７上にまたがって連続して、メタル配線層からなるＩ／Ｏセル用Ｖｃｃライン４９ａ及びＩ／Ｏセル用ＧＮＤライン４９ｂが形成されている。
【０００４】
内部コア領域用Ｖｃｃライン１１ａは接続孔１１ｃを介して、Ｉ／Ｏセル用Ｖｃｃライン４９ａは接続孔４９ｃを介して、電源用電極パッド７ａに電気的に接続されたメタル配線層５１ａに電気的に接続されている。内部コア領域用ＧＮＤライン１１ｂは接続孔１１ｄを介して、Ｉ／Ｏセル用ＧＮＤライン４９ｂ接続孔は接続孔４９ｄを介して、ＧＮＤ用電極パッド７ｂに電気的に接続されたメタル配線層５１ｂに電気的に接続されている。内部コア領域用Ｖｃｃライン１１ａは接続孔１１ｅを介して、内部コア領域５側に延びるメタル配線層５３ａに電気的に接続されている。内部コア領域用ＧＮＤライン１１ｂは接続孔１１ｆを介して、内部コア領域５側に延びるメタル配線層５３ｂに電気的に接続されている。
【０００５】
図１１は電極パッド７及びＩ／Ｏセル４７の構成の一例を示す平面図である。図１２はその等価回路である。
各Ｉ／Ｏセル４７は保護回路５５と入力バッファ１７により構成されている。保護回路５５は、ダイオード接続されたＰチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下ＭＯＳトランジスタと称す）Ｔｒ５と、ダイオード接続されたＮチャネル型ＭＯＳトランジスタＴｒ６と、抵抗Ｒにより構成されている。
【０００６】
ＭＯＳトランジスタＴｒ５はＰ型半導体基板に形成されたＮ−ウエル（Ｎ−ＷＥＬＬ）のＰｃｈ領域に形成され、ＭＯＳトランジスタＴｒ５のソース及びドレインはＮ−ウエル内に形成されたＰ＋拡散層（Ｐ＋）により構成され、ゲート電極はポリシリコンゲート電極５５により構成される。ＭＯＳトランジスタＴｒ５を形成するために必要な面積は１８００μｍ2程度である。
ＭＯＳトランジスタＴｒ６はＰ型半導体基板のＮｃｈ領域に形成され、ＭＯＳトランジスタＴｒ６のソース及びドレインはＰ型半導体基板に形成されたＮ＋拡散層（Ｎ＋）により構成され、ゲート電極はポリシリコンゲート電極５７により構成される。ＭＯＳトランジスタＴｒ６を形成するために必要な面積は１０００μｍ2程度である。
【０００７】
ＭＯＳトランジスタＴｒ５のポリシリコンゲート電極５５及びソースは電源Ｖｃｃに接続されている。ＭＯＳトランジスタＴｒ５のドレインとＭＯＳトランジスタＴｒ６のドレインは互いに結線されて電極パッド７に接続されている。ＭＯＳトランジスタＴｒ６のポリシリコンゲート電極５７及びソースはＧＮＤに接続されている。ＭＯＳトランジスタＴｒ５のドレインとＭＯＳトランジスタＴｒ６のドレインの接続点には抵抗Ｒの一端が接続されている。
【０００８】
入力バッファ１７はＰチャネル型ＭＯＳトランジスタＴｒ３とＮチャネル型ＭＯＳトランジスタＴｒ４からなるインバータ回路により構成される。
ＭＯＳトランジスタＴｒ３はＰ型半導体基板に形成されたＮ−ウエル（Ｎ−ＷＥＬＬ）のＰｃｈ領域に形成され、ＭＯＳトランジスタＴｒ３のソース及びドレインはＮ−ウエル内に形成されたＰ＋拡散層（Ｐ＋）により構成され、ゲート電極はポリシリコンゲート電極５９により構成される。ＭＯＳトランジスタＴｒ４はＰ型半導体基板のＮｃｈ領域に形成され、ＭＯＳトランジスタＴｒ４のソース及びドレインはＰ型半導体基板に形成されたＮ＋拡散層（Ｎ＋）により構成され、ゲート電極はポリシリコンゲート電極６１により構成される。
【０００９】
ＭＯＳトランジスタＴｒ３のソースは電源Ｖｃｃに接続されている。ＭＯＳトランジスタＴｒ４のソースはＧＮＤに接続されている。ＭＯＳトランジスタＴｒ３ドレインとＭＯＳトランジスタＴｒ４のドレインは互いに結線されて内部コア領域５に導かれている。ＭＯＳトランジスタＴｒ３のポリシリコンゲート電極５９とＭＯＳトランジスタＴｒ４のポリシリコンゲート電極６１は互いに結線されて抵抗Ｒの他端に接続されている。
【００１０】
図１０から図１２に示したように、従来、電極パッド７の形成領域の半導体基板３には何も回路を形成していなかった。これは半導体装置の組立工程において、電極パッド７と外部の端子をボンディングワイヤーを介して電気的に接続するワイヤーボンディングの際に、電極パッド７を構成するメタル配線層の突き抜けなどが起こることがあったためである。その対策として電極パッド７の形成領域の半導体基板３にウエルなどが形成されていた。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近年の微細化に伴い、半導体製品のコストを下げるためのダウンサイジング（シュリンク化）が進んでいる。
一方、Ｉ／Ｏセルに関しては、電極パッドからの過大な入力電圧による内部回路の破壊を防止するために保護回路が設けられていることが一般的であるが、微細化によりＭＯＳトランジスタの耐圧は下がる一方であり、保護回路の占める面積を小さくすることができないために、シュリンク化の妨げになっている。
【００１２】
また、微細化に伴い、内部コア領域が小さくなり、Ｉ／Ｏセルの半導体装置に占める割合が増加し、シュリンク化を進めるにあたってはＩ／Ｏセルが半導体装置に占める面積を小さくすることが急務になってきた。また、図１１に示したように、電極パッド７の形成領域が占める割合が高い。
そこで本発明は、半導体装置の面積を縮小することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置は、外部に電気的に接続するための複数の電極パッドが配置され、前記電極パッドごとに保護回路を備えたものであって、電源ライン及びＧＮＤラインとして、内部コア領域用電源ライン及び内部コア領域用ＧＮＤラインとは別にＩ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインを備え、Ｉ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインは電極パッド形成領域にまたがって連続して形成されていることを特徴とする。
【００１４】
Ｉ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインはメタル配線層又はポリシリコン配線層により構成されたものとすることができる。
また、半導体基板と電極パッドとの間の層に５層以上のメタル配線層が形成されていてもよい。
本明細書において、第１導電型はＰ型又はＮ型の導電型を意味し、第２導電型は第１導電型とは反対のＮ型又はＰ型を意味する。また、電源電位の語は、例えばＶＤＤやＶｃｃなどの高電位側電位と、ＶＳＳやＧＮＤなどの低電位側電位の両方を含む。また、ＭＯＳトランジスタの語はフィールドトランジスタを含む。
【発明の効果】
【００１５】
本発明にかかる半導体装置では、従来、電極パッド形成領域とは異なる領域に形成されていたＩ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインを電極パッド形成領域にまたがって連続して形成したので、半導体装置の面積を縮小することができる。
【００１６】
Ｉ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインとして、メタル配線層又はポリシリコン配線層を用いるようにすれば、複数の電極パッド形成領域にまたがって連続してＩ／Ｏセル用電源ライン及びＩ／Ｏセル用ＧＮＤラインを形成することができる。
【００１７】
また、半導体基板と電極パッドとの間の層に５層以上のメタル配線層が形成されているようにすれば、保護回路についてワイヤーボンディングに起因する悪影響を低減することができる。
【発明を実施するための最良の形態】
【００１８】
図１は、半導体装置の一実施例の保護回路周辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図である。（Ａ）は（Ｂ）及び（Ｃ）のＣ−Ｃ位置での断面図である。図２はこの実施例を示す平面図であり、（Ａ）は全体を示し、（Ｂ）は（Ａ）の円で囲まれた部分を拡大して示している。
【００１９】
例えばＰ型半導体基板３からなる半導体装置１の中央部に内部コア領域５が形成されている。内部コア領域５には複数の半導体素子により内部回路が形成されている。
半導体装置１の周辺部に複数の電極パッド７が形成されている。電極パッド７の形成領域を含む半導体基板３上にＩ／Ｏセル９が電極パッド７ごとに設けられている。
【００２０】
内部コア領域５とＩ／Ｏセル９の間に、内部コア領域５を囲むように連続して、メタル配線層からなる内部コア領域用Ｖｃｃライン１１ａ及び内部コア領域用ＧＮＤライン１１ｂが形成されている。複数の電極パッド７の形成領域にまたがって連続して、メタル配線層からなるＩ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂが形成されている。ここで、Ｖｃｃは電源電位の高電位側電位であり、ＧＮＤは電源電位の低電位側電位である。
【００２１】
内部コア領域用Ｖｃｃライン１１ａ及びＩ／Ｏセル用Ｖｃｃライン１３ａは電極パッド７よりも下層のメタル配線により構成されており、電極パッド７と同じ層に形成されたメタル配線層（図示は省略）を介して電源用の電極パッド７に電気的に接続されている。
内部コア領域用ＧＮＤライン１１ｂ及びＩ／Ｏセル用ＧＮＤライン１３ｂは電極パッド７よりも下層のメタル配線により構成されており、電極パッド７と同じ層に形成されたメタル配線層（図示は省略）を介してＧＮＤ用の電極パッド７に電気的に接続されている。
【００２２】
図３は電極パッド７及びＩ／Ｏセル９の構成の一例を示す等価回路である。
各Ｉ／Ｏセル９は保護回路１５と入力バッファ１７により構成されている。保護回路１５は、Ｎチャネル型フィールドトランジスタＴｒ１と、Ｎチャネル型フィールドトランジスタＴｒ２と、拡散層からなる抵抗Ｒにより構成されている。ここでは抵抗Ｒを拡散層により構成しているが、本発明はこれに限定されるものではなく、ポリシリコン膜又は金属薄膜からなる抵抗であってもよい。
【００２３】
フィールドトランジスタＴｒ１のドレインは電源Ｖｃｃに接続されている。フィールドトランジスタＴｒ１のソースとフィールドトランジスタＴｒ２のドレインは互いに結線されて電極パッド７に接続されている。フィールドトランジスタＴｒ１のゲート電極とフィールドトランジスタＴｒ２のゲート電極は互いに結線されて電極パッド７に接続されている。フィールドトランジスタＴｒ１のソースとフィールドトランジスタＴｒ２のドレインの接続点には抵抗Ｒの一端が接続されている。
【００２４】
入力バッファ１７はＰチャネル型ＭＯＳトランジスタＴｒ３とＮチャネル型ＭＯＳトランジスタＴｒ４からなるインバータ回路により構成される。ＭＯＳトランジスタＴｒ３のソースは電源Ｖｃｃに接続されている。ＭＯＳトランジスタＴｒ４のソースはＧＮＤに接続されている。ＭＯＳトランジスタＴｒ３ドレインとＭＯＳトランジスタＴｒ４のドレインは互いに結線されて内部コア領域５に導かれている。ＭＯＳトランジスタＴｒ３のゲート電極とＭＯＳトランジスタＴｒ４のゲート電極は互いに結線されて抵抗Ｒの他端に接続されている。
【００２５】
ＭＯＳトランジスタＴｒ３，Ｔｒ４及び拡散抵抗Ｒは、図示は省略するが、図２（Ｂ）に示したＩ／Ｏセル９の形成領域の電極パッド７と内部コア領域用Ｖｃｃライン１１ａの間のＰ型半導体基板３上に形成されている。
【００２６】
図１を参照して保護回路１５の構成について説明する。図１では、抵抗Ｒの図示は省略している。
Ｐ型半導体基板（Ｐ−基板）３の表面にＮ＋拡散領域１９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃはフィールド酸化膜２１によって互いに分離されている。Ｎ＋拡散領域１９ａはＮ＋拡散領域１９ｃと間隔をもって形成されている。Ｎ＋拡散領域１９ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域１９ａとは反対側にＮ＋拡散領域１９ｃと間隔をもって形成されている。ここで、Ｎ＋拡散領域１９ａは本発明の半導体装置の保護回路を構成する第２拡散領域を構成し、Ｎ＋拡散領域１９ｂは第３拡散領域を構成し、Ｎ＋拡散領域１９ｃは第１拡散領域を構成する。
【００２７】
Ｎ＋拡散領域１９ａは図３のフィールドトランジスタＴｒ１のドレインに相当し、Ｎ＋拡散領域１９ｂは図３のフィールドトランジスタＴｒ２のソースに相当し、Ｎ＋拡散領域１９ｃは図３のフィールドトランジスタＴｒ１のソース及びフィールドトランジスタＴｒ２のドレインに相当する。
【００２８】
Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃの表面に絶縁膜２３がそれぞれ形成されている。フィールド酸化膜２１上及び絶縁膜２３上に下層メタル配線層２５ａ，２５ｂ，２５ｃが互いに分離されて形成されている。下層メタル配線層２５ａは絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１９ａと電気的に接続されている。下層メタル配線層２５ｂは絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１９ｂと電気的に接続されている。下層メタル配線層２５ｃは絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１９ｃと電気的に接続されている。下層メタル配線層２５ｃは、Ｎ＋拡散領域１９ａと１９ｃの間のフィールド酸化膜２１上からＮ＋拡散領域１９ｂと１９ｃの間のフィールド酸化膜２１上にまたがって形成されている。メタル配線層２５ｃは図３のフィールドトランジスタＴｒ１及びＴｒ２のゲート電極に相当する。
【００２９】
フィールド酸化膜２１上、絶縁膜２３上及び下層メタル配線層２５ａ，２５ｂ，２５ｃ上に層間絶縁層２７が形成され、さらにその上にメタル配線層からなるＩ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及びメタル配線層１３ｃが形成されている。Ｉ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂは、図２に示すように、複数の電極パッド７の形成領域にまたがって連続して形成されている。
【００３０】
層間絶縁層２７には、下層メタル配線層２５ａとＩ／Ｏセル用Ｖｃｃライン１３ａを電気的に接続するための接続孔、下層メタル配線層２５ｂとＩ／Ｏセル用ＧＮＤライン１３ｂを電気的に接続するための接続孔、及び下層メタル配線層２５ｃとメタル配線層１３ｃを電気的に接続するための接続孔が形成されている。
【００３１】
層間絶縁層２７上、Ｉ／Ｏセル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及びメタル配線層１３ｃ上に層間絶縁層２９が形成され、さらにその上にメタル配線層からなる電極パッド７が形成されている。層間絶縁層２９上及び電極パッド７上にパッシベーション膜３１が形成されている。パッシベーション膜３１には電極パッド７上にパッド開口部が形成されている。層間絶縁層２９には、メタル配線層１３ｃと電極パッド７を電気的に接続するための接続孔が形成されている。
【００３２】
半導体装置１上のいずれかの電極パッド７は、図４（Ａ）に示すように、Ｖｃｃ用電極パッド７ａとして用いられる。Ｖｃｃ用電極パッド７ａの形成領域においては、層間絶縁膜２９に、Ｖｃｃ用電極パッド７ａとＩ／Ｏセル用Ｖｃｃライン１３ａを電気的に接続するための接続孔が形成されている。
【００３３】
また、Ｖｃｃ用電極パッド７ａとは異なる半導体装置１上のいずれかの電極パッド７は、図４（Ａ）に示すように、ＧＮＤ用電極パッド７ｂとして用いられる。ＧＮＤ用電極パッド７ｂの形成領域においては、層間絶縁膜２９に、ＧＮＤ用電極パッド７ｂとＩ／Ｏセル用ＧＮＤライン１３ｂを電気的に接続するための接続孔が形成されている。
【００３４】
保護回路１５の動作の一例を図３及び表１を参照して説明する。
【表１】
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【００３５】
表１において、「サージ印加電圧」は電極パッド７に印加される過大な入力電圧を意味する。一般的にサージ試験はＨＢＭ（Human Body Model）と呼ばれる方法で試験されており、その際に印加される電圧としては表１のようなものが用いられる。
【００３６】
電源Ｖｃｃに対して＋２ｋＶ（キロボルト）の電圧が電極パッド７に印加された場合、フィールドトランジスタＴｒ１がオンして、オン電流によりサージ印加電圧が電源Ｖｃｃに引き抜かれる（表１中の（１）参照）。
電源Ｖｃｃに対して−２ｋＶの電圧が電極パッド７に印加された場合、フィールドトランジスタＴｒ１にパンチスルー電流が流れて、サージ印加電圧が電源Ｖｃｃに引き抜かれる（表１中の（２）参照）。
【００３７】
ＧＮＤに対して＋２ｋＶの電圧が電極パッド７に印加された場合、フィールドトランジスタＴｒ２がオンして、オン電流によりサージ印加電圧がＧＮＤに引き抜かれる（表１中の（１）参照）。
ＧＮＤに対して−２ｋＶの電圧が電極パッド７に印加された場合、フィールドトランジスタＴｒ２にパンチスルー電流が流れて、サージ印加電圧がＧＮＤに引き抜かれる（表１中の（２）参照）。
このようにして、電極パッド７に過大な入力電圧が印加されても入力バッファ１７を構成するＭＯＳトランジスタＴｒ３，Ｔｒ４を保護することができる。
【００３８】
この実施例では、保護回路１５を構成するフィールドトランジスタＴｒ１及びＴｒ２を電極パッド７の形成領域内に形成しているので、半導体装置１の面積を縮小することができる。さらに、Ｉ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂを電極パッド７の形成領域内に形成しているので、半導体装置１の面積を縮小することができる。
【００３９】
なお、電極パッド７の形成領域において、組立工程におけるワイヤーボンディングのダメージはゼロというわけではないので、内部コア領域５を構成する半導体素子を電極パッド７の形成領域に配置するには、そのダメージによる特性の変化が無視できないため、基本特性をもとにシミュレーションして設計している半導体素子を配置するわけにはいかない。しかし、保護回路に関しては、通常シミュレーションすることはなく、その機能さえ働けばよいものであるため、通常微妙な設計は必要とされない。したがって、保護回路１５を構成するフィールドトランジスタＴｒ１及びＴｒ２を電極パッド７の形成領域に形成しても問題はない。
【００４０】
この実施例は、図１（Ａ）に示したように、３層メタル配線構造であるが、本発明はこれに限定されるものではなく、１層メタル配線構造、２層メタル配線構造又は４層以上のメタル配線構造の半導体装置に適用することができる。ただし、１層メタル配線構造の場合は、電源ライン及びＧＮＤラインは電極パッド形成領域とは異なる領域に形成される。
【００４１】
デザインルールがハーフミクロンあたりでは、図１（Ａ）に示したような３層メタル配線構造が主流であった。図１（Ａ）において、例えば電極パッド７の形成領域における、下層メタル配線層２５ａ，２５ｂ，２５ｃ、Ｉ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ、メタル配線層１３ｃ及び電極パッド７の膜厚は７００ｎｍ（ナノメートル）程度であり、層間絶縁層２７，２９の膜厚は８００ｎｍ程度である。したがって、３層メタル配線構造では、フィールド酸化膜２１表面から電極パッド７表面までの膜厚は３７００ｎｍ程度である。
【００４２】
近年、デザインルールはクオーターミクロン又はサブクオーターミクロンになりつつある。これらのデザインルールを用いた半導体装置において、例えば６層メタル配線構造が用いられる。
【００４３】
図５は６層メタル配線構造に適用した実施例の保護回路を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型半導体基板３の表面に、フィールド酸化膜２１によって分離されて、Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃの表面に絶縁膜２３がそれぞれ形成されている。フィールド酸化膜２１上及び絶縁膜２３上に下層メタル配線層２５ａ，２５ｂ，２５ｃが互いに分離されて形成されている。下層メタル配線層２５ａとＮ＋拡散領域１９ａ、下層メタル配線層２５ｂとＮ＋拡散領域１９ｂ、及び下層メタル配線層２５ｃとＮ＋拡散領域１９ｃは絶縁膜２３に形成された接続孔を介してそれぞれ電気的に接続されている。
【００４４】
フィールド酸化膜２１上、絶縁膜２３上及び下層メタル配線層２５ａ，２５ｂ，２５ｃ上に層間絶縁層２７が形成され、さらにその上に互いに分離された第２メタル配線層３３ａ，３３ｂ，３３ｃ、層間絶縁膜３５、互いに分離された第３メタル配線層３７ａ，３７ｂ，３７ｃ、層間絶縁膜３８、互いに分離された第４メタル配線層３９ａ，３９ｂ，３９ｃが順に積層されている。層間絶縁層２７，３５，３８には所定の位置に接続孔が形成されており、下層メタル配線層２５ａ、第２メタル配線層３３ａ、第３メタル配線層３７ａ及び第４メタル配線層３９ａは電気的に接続され、下層メタル配線層２５ｂ、第２メタル配線層３３ｂ、第３メタル配線層３７ｂ及び第４メタル配線層３９ｂは電気的に接続され、下層メタル配線層２５ｃ、第２メタル配線層３３ｃ、第３メタル配線層３７ｃ及び第４メタル配線層３９ｃは電気的に接続されている。
【００４５】
層間絶縁層３８上及び第４メタル配線層３９ａ，３９ｂ，３９ｃ上に層間絶縁層４０が形成されており、さらにその上に第５メタル配線層からなるＩ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及びメタル配線層１３ｃが形成されている。Ｉ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂは、図２に示した実施例と同様に、複数の電極パッド７の形成領域にまたがって連続して形成されている。層間絶縁層４０上、Ｉ／Ｏセル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及びメタル配線層１３ｃ上に層間絶縁層２９が形成され、さらにその上にトップメタル配線層からなる電極パッド７が形成されている。層間絶縁層２９上及び電極パッド７上にパッシベーション膜３１が形成されている。パッシベーション膜３１には電極パッド７上にパッド開口部が形成されている。
【００４６】
この実施例の電極パッド７の形成領域において、下層メタル配線層２５ａ，２５ｂ，２５ｃ、第２メタル配線層３３ａ，３３ｂ，３３ｃ、第３メタル配線層３７ａ，３７ｂ，３７ｃ、第４メタル配線層３９ａ，３９ｂ，３９ｃ、Ｉ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ、メタル配線層１３ｃ及び電極パッド７の膜厚は７００ｎｍ程度である。メタル層間の絶縁層２７，３５，３８，４０，２９の膜厚は７００ｎｍ程度である。したがって、フィールド酸化膜２１表面から電極パッド７表面までの膜厚は７７００ｎｍ程度である。
【００４７】
このように、６層メタル配線構造では、３層メタル配線構造に比べて、電極パッド７の形成領域における膜厚が厚くなるので、ワイヤーボンディング時に半導体基板３に加えられるダメージを低減することができ、保護回路を構成するフィールドトランジスタの損傷を防止することができる。
【００４８】
上記の実施例では、保護回路の保護素子としてフィールドトランジスタを用いているが、本発明はこれに限定されるものではなく、保護回路の保護素子としてポリシリコンゲートをもつＭＯＳトランジスタを用いてもよい。
【００４９】
図６は、保護回路の保護素子としてポリシリコンゲートをもつＭＯＳトランジスタを用いた実施例の保護回路周辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。この実施例のＩ／Ｏセルの等価回路の一例を図７に示す。この実施例の平面図は図２と同じである。
【００５０】
Ｐ型半導体基板３の表面にＮ＋拡散領域１９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃはフィールド酸化膜４１に囲まれた領域に形成されている。Ｎ＋拡散領域１９ａはＮ＋拡散領域１９ｃと間隔をもって形成され、Ｎ＋拡散領域１９ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域１９ａとは反対側にＮ＋拡散領域１９ｃと間隔をもって形成されている。
【００５１】
Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃの表面を含む、フィールド酸化膜４１で囲まれた半導体基板３の表面に絶縁膜４３が形成されている。Ｎ＋拡散領域１９ａと１９ｃの間の絶縁膜４３上にポリシリコンゲート２２ａが形成されている。Ｎ＋拡散領域１９ｂと１９ｃの間の絶縁膜４３上にポリシリコンゲート２２ｂが形成されている。ポリシリコンゲート２２ａ，２２ｂの表面には絶縁膜が形成されている。
【００５２】
絶縁膜４３上及びポリシリコンゲート２２ａ，２２ｂ上に下層メタル配線層２６ａ，２６ｂ，２６ｃが互いに分離されて形成されている。下層メタル配線層２６ｂはポリシリコンゲート２２ｂ上からＮ＋拡散領域１９ｂ上にまたがって形成されている。下層メタル配線層２６ｃはポリシリコンゲート２２ａ上からＮ＋拡散領域１９ｃ上にまたがって形成されている。
【００５３】
下層メタル配線層２６ａは絶縁膜４３に形成された接続孔を介してＮ＋拡散領域１９ａと電気的に接続されている。下層メタル配線層２６ｂは、絶縁膜４３に形成された接続孔を介してＮ＋拡散領域１９ｂと電気的に接続され、ポリシリコンゲート２２ｂにも接続孔を介して電気的に接続されている。下層メタル配線層２６ｃは、絶縁膜４３に形成された接続孔を介してＮ＋拡散領域１９ｃと電気的に接続され、ポリシリコンゲート２２ａにも接続孔を介して電気的に接続されている。
【００５４】
フィールド酸化膜２１上、絶縁膜４３上、ポリシリコンゲート２２ａ，２２ｂ上及び下層メタル配線層２６ａ，２６ｂ，２６ｃ上に層間絶縁層２７が形成され、さらにその上にＩ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及びメタル配線層１３ｃが形成されている。Ｉ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂは、図２に示すように、複数の電極パッド７の形成領域にまたがって連続して形成されている。
層間絶縁層２７上、Ｉ／Ｏセル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及びメタル配線層１３ｃ上に層間絶縁層２９が形成され、さらにその上に電極パッド７及びパッシベーション膜３１が形成されている。
【００５５】
この実施例において、電極パッド７に過大な入力電圧が印加された場合、Ｎ＋拡散領域１９ａ，１９ｃ及びポリシリコンゲート２２ａにより構成されるＭＯＳトランジスタ又はＮ＋拡散領域１９ｂ，１９ｃ及びポリシリコンゲート２２ｂにより構成されるＭＯＳトランジスタのオン電流又はパンチスルー電流により、電極パッド７に過大な入力電圧が電源Ｖｃｃ又はＧＮＤに引き抜かれる。
【００５６】
図８は、保護回路の保護素子としてフィールドトランジスタを用いた他の実施例の保護回路周辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。この実施例のＩ／Ｏセルの等価回路の一例を図９に示す。この実施例の平面図は図２と同じである。
【００５７】
Ｐ型半導体基板３の表面にＮ＋拡散領域１９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃはフィールド酸化膜２１により互いに分離されている。Ｎ＋拡散領域１９ａはＮ＋拡散領域１９ｃと間隔をもって形成され、Ｎ＋拡散領域１９ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域１９ａとは反対側にＮ＋拡散領域１９ｃと間隔をもって形成されている。
【００５８】
Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃの表面に絶縁膜２３が形成されている。絶縁膜２３上に下層メタル配線層４５ａ，４５ｂ，４５ｃが互いに分離されて形成されている。下層メタル配線層４５ａは絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１９ａと電気的に接続されている。下層メタル配線層４５ｂは絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１９ｂと電気的に接続されている。下層メタル配線層４５ｃは絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１９ｃと電気的に接続されている。メタル配線層４５ｃはフィールド酸化膜２１上には形成されていない。
【００５９】
フィールド酸化膜２１上、絶縁膜２３上及び下層メタル配線層４５ａ，４５ｂ，４５ｃ上に層間絶縁層２７が形成され、さらにその上にＩ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及びメタル配線層１３ｃが形成されている。Ｉ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂは、図２に示すように、複数の電極パッド７の形成領域にまたがって連続して形成されている。
層間絶縁層２７上、Ｉ／Ｏセル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及びメタル配線層１３ｃ上に層間絶縁層２９が形成され、さらにその上に電極パッド７及びパッシベーション膜３１が形成されている。
【００６０】
この実施例において、電極パッド７に過大な入力電圧が印加された場合、Ｐ型半導体基板３及びＮ＋拡散領域１９ａ，１９ｃにより構成されるフィールドトランジスタ、又はＰ型半導体基板３及びＮ＋拡散領域１９ｂ，１９ｃにより構成されるフィールドトランジスタのパンチスルー電流により、電極パッド７に過大な入力電圧が電源Ｖｃｃ又はＧＮＤに引き抜かれる。
【００６１】
図１から図９に示した実施例では、第１拡散領域としてのＮ＋拡散領域１９ｃ、第２拡散領域としてのＮ＋拡散領域１９ａ及び第３拡散領域としてのＮ＋拡散領域１９ｂについて、電極パッド７の形成領域外に形成されている部分が存在するが、本発明はこれに限定されるものではなく、第１拡散領域、第２拡散領域及び第３拡散領域のすべてが電極パッド７の形成領域内に形成されていてもよい。
【００６２】
また、Ｎ＋拡散領域１９ｃ、Ｎ＋拡散領域１９ａ及びＮ＋拡散領域１９ｂについて、それらの一部がそれぞれ電極パッド７の形成領域内に配置されるようにしているが、本発明はこれに限定されるものではなく、電極パッド７の形成領域に保護回路の保護素子を構成する拡散領域の一部又は全部を配置し、半導体装置のサイズを縮小できる構成であれば、どのような構成であってもよい。
【００６３】
また、この実施例では、電源ラインとしてのＩ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂをメタル配線層により形成しているが、本発明はこれに限定されるものではなく、例えばシリサイド化により低抵抗化されたポリシリコン膜により形成するようにしてもよい。
【００６４】
また、図３に示した等価回路では、Ｉ／Ｏセルについて入力バッファ１７を備えたものを説明しているが、本発明はこれに限定されるものではなく、入力バッファ１７に替えて出力バッファを備えたＩ／Ｏセルにも本発明の半導体装置の保護回路及び半導体装置を適用することができる。
【００６５】
上記の実施例では、Ｐ型半導体基板に保護回路を形成しているが、本発明はこれに限定されるものではなく、保護回路をＰ型ウエルに形成してもよいし、Ｎ型半導体基板又はＮ型ウエルに形成してもよい。保護回路をＮ型半導体基板又はＮ型ウエルに形成する場合は、拡散領域はＰ型拡散領域により形成される。また、拡散領域は単層の拡散領域に限定されるものではなく、多層の拡散領域により構成されていてもよい。
【００６６】
また、上記の実施例で示した寸法、数値、形状及び配置は一例であり、本発明はこの実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００６７】
【図１】半導体装置の一実施例の保護回路周辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図であり、（Ａ）は（Ｂ）及び（Ｃ）のＣ−Ｃ位置での断面図である。
【図２】同実施例を示す平面図であり、（Ａ）は全体を示し、（Ｂ）は（Ａ）の円で囲まれた部分を拡大して示す。
【図３】同実施例の電極パッド及びＩ／Ｏセルの構成の一例を示す等価回路である。
【図４】（Ａ）は同実施例のＶｃｃ用電極パッドの周辺部の断面図、（Ｂ）は同実施例のＧＮＤ用電極パッドの周辺部の断面図である。
【図５】６層メタル配線構造に適用した保護回路の実施例を示す断面図である。
【図６】保護回路の保護素子としてポリシリコンゲートをもつＭＯＳトランジスタを用いた実施例の保護回路周辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図である。
【図７】同実施例の電極パッド及びＩ／Ｏセルの構成の一例を示す等価回路である。
【図８】保護回路の保護素子としてフィールドトランジスタを用いた他の実施例の保護回路周辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図である。
【図９】同実施例の電極パッド及びＩ／Ｏセルの構成の一例を示す等価回路である。
【図１０】従来の半導体装置を示す平面図であり、（Ａ）は全体を示し、（Ｂ）は電源パッド及びＧＮＤパッドの周辺の一部を拡大して示す。
【図１１】電極パッド及びＩ／Ｏセルの構成の一例を示す平面図である。
【図１２】図１１の電極パッド及びＩ／Ｏセルの等価回路である。
【符号の説明】
【００６８】
１      半導体装置
３      Ｐ型半導体基板
５      内部コア領域
７      電極パッド
９      Ｉ／Ｏセル
１１ａ    内部コア領域用Ｖｃｃライン
１１ｂ    内部コア領域用ＧＮＤライン
１３ａ    Ｉ／Ｏセル用Ｖｃｃライン
１３ｂ    Ｉ／Ｏセル用ＧＮＤライン
１３ｃ    メタル配線層
１５      保護回路
Ｔｒ１，Ｔｒ２    フィールドトランジスタ
１７      入力バッファ
Ｔｒ３，Ｔｒ４    ＭＯＳトランジスタ
Ｖｃｃ    電源
ＧＮＤ    グランド
１９ａ，１９ｂ，１９ｃ    Ｎ＋拡散領域
２１      フィールド酸化膜
２３      絶縁膜
２５ａ，２５ｂ，２５ｃ      下層メタル配線層
２７，２９      層間絶縁層
３１      パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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