(57)【要約】【課題】電力増幅を行うのに必要な大きさのドレイン電圧およびゲート電圧を電界効果トランジスタに印加するとき、ある特定のドレイン電圧およびゲート電圧の範囲に存在するこの電界効果トランジスタの異常発振領域の影響を回避する電力増幅器を提供する。【解決手段】電力増幅回路２０２を構成するエンハンスメント型の電力ＦＥＴ２０３のドレインＤには直流電源２０５がオンになると電圧が印加される。これに対してゲートＧにはゲート電圧印加回路２０４から時間Ｔ経過後に電圧が印加されるようになっているため、ドレイン電圧に対してゲート電圧が動作電圧に達するのに遅延が生じる。このようにゲート電圧およびドレイン電圧の印加タイミングを変えることで、異常発振を回避する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート端子およびドレイン端子のいずれか一方に対応する第１の動作電圧を印加し、ゲート端子およびドレイン端子のうちこの第１の動作電圧が印加されない方にこれに対応する第２の動作電圧を印加して高周波信号の増幅を行うエンハンスメント型の電界効果トランジスタと、
前記第１の動作電圧を印加する第１の動作電圧印加手段と、
この第１の動作電圧印加手段により前記第１の動作電圧が対応する端子に印加された後、前記第２の動作電圧を印加する第２の動作電圧印加手段
とを具備することを特徴とする電力増幅器。
【請求項２】
ゲート端子およびドレイン端子のいずれか一方に対応する第１の動作電圧を印加し、ゲート端子およびドレイン端子のうちこの第１の動作電圧が印加されない方にこれに対応する第２の動作電圧を印加して高周波信号の増幅を行うエンハンスメント型の電界効果トランジスタと、
前記第１の動作電圧を印加する第１の動作電圧印加手段と、
前記第２の動作電圧を印加する第２の動作電圧印加手段と、
これら第１および第２の動作電圧印加手段の動作電圧の印加のタイミングを異なって設定するタイミング設定手段
とを具備することを特徴とする電力増幅器。
【請求項３】
ゲート端子およびドレイン端子のいずれか一方に対応する第１の動作電圧を印加し、ゲート端子およびドレイン端子のうちこの第１の動作電圧が印加されない方にこれに対応する第２の動作電圧を印加して高周波信号の増幅を行うエンハンスメント型の電界効果トランジスタと、
前記第１の動作電圧を印加する第１の動作電圧印加手段と、
前記第２の動作電圧を印加する第２の動作電圧印加手段と、
前記第１の動作電圧印加手段の電圧印加の後、前記第２の動作電圧印加手段の電圧印加までの遅延時間を設定する遅延時間設定手段
とを具備することを特徴とする電力増幅器。
【請求項４】
前記第１の動作電圧印加手段および前記第２の動作電圧印加手段は、両者が同一の電源に接続されていることを特徴とする請求項１〜請求項３いずれかに記載の電力増幅器。
【請求項５】
前記第１の動作電圧印加手段は、電源投入時点に第１の動作電圧を印加され、
前記遅延時間設定手段は、前記電源が投入された時点から所定の時定数で電位を一方向に変化させる電位可変手段と、所定の基準電位を設定する基準電位設定手段と、前記電位可変手段が変化させる電位と基準電位設定手段の設定した電位を比較する比較手段と、この比較手段の比較結果が反転する時点でその接点をオンとして前記第２の動作電圧の印加を開始するスイッチ手段
とを具備することを特徴とする請求項３記載の電力増幅器。
【請求項６】
前記電位可変手段の時定数が一端が接地された容量成分により設定されることを特徴とする請求項５記載の電力増幅器。
【請求項７】
前記比較手段は比較結果に対応した異なる電位を出力する出力端子を備え、前記スイッチ手段は前記高周波信号の増幅を行う電界効果トランジスタとは別に設けられた電界効果トランジスタで、ゲート端子が前記比較手段の出力端子に接続され出力電位の変化によりオン・オフすることを特徴とする請求項５記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを使用して電力の増幅を行う電力増幅器に係わり、特に電界効果トランジスタの異常発振を防止した電力増幅器に関する。
【背景技術】
【０００２】
携帯電話機やＰＨＳ（Personal Handyphone System）のような無線通信端末の通信は、通信業者が設置する無線通信基地局との無線通信により実現されている。このような無線通信基地局では無線通信に使用する高周波信号の電力増幅を行うために、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）を使用することが多い。
【０００３】
このようなＦＥＴを使用して電力増幅器を作成すると、ＦＥＴが異常発振を起こして周辺機器の性能を劣化させたり、ときにはＦＥＴそのものが破壊されることもある。これは多かれ少なかれＦＥＴが持つ問題で、電力増幅器の設計はこのＦＥＴの異常発振現象の問題をクリアしたものでなければならない。
【０００４】
ところで、ＦＥＴはゲート電圧とドレイン電圧の組み合わせで、インピーダンス等の特性が変化する。様々あるＦＥＴの発振条件の中には、特定のゲート電圧とドレイン電圧の組み合わせで異常発振を起こすというものがある。
【０００５】
図９はＦＥＴの異常発振が特定のゲート電圧およびドレイン電圧の範囲で起きる様子を表わしたものである。ＦＥＴが増幅器として使用される際のゲート電圧およびドレイン電圧の範囲を表わす使用領域１０１と、発振が起こる範囲を表わす第１の発振領域１０２とが重なる場合、ＦＥＴは増幅器として動作させる際に常に発振が生じることになり、使用できない。これに対して、使用領域１０１と重ならない第２の発振領域１０３のみ発振が起きる場合には、増幅器として動作させる範囲そのものでは通常使用するだけでは発振は生じない。
【０００６】
しかしながら、ＦＥＴに電源を供給したとき、ゲート電圧とドレイン電圧がいきなり使用領域１０１に設定されるわけではなく、途中に電圧の遷移状態が存在する。つまり電源の供給を開始してから、ＦＥＴのゲート電圧およびドレイン電圧がそれぞれ動作電圧となるまでに、時間が必要となる。たとえば、ゲートとドレインに同時に電圧の印加行われると、ゲート電圧とドレイン電圧は、第１の遷移過程１０５のようなルートで使用領域１０１の電圧に至る。このようなルートでは、第２の発振領域１０３に到達したとき、そこで発振を起こしてしまうことになる。
【０００７】
そこで、ゲート電圧およびドレイン電圧の大きさとその印加タイミングを変え、電圧を印加してからＦＥＴの動作電圧に至る途中で生じる発振を防止するようにした提案が行われている（たとえば特許文献１参照）。この提案ではＦＥＴをピンチオフ状態にする電圧をゲートに印加してから、ドレイン電圧およびゲート電圧に動作電圧を設定するようになっている。ピンチオフとは、ＦＥＴのとる状態の１つであり、ドレイン電圧を増してもドレイン電流が一定に保たれる状態である。ピンチオフ領域とそれ以外の領域とではＦＥＴの性質は大きく異なる。動作電圧がピンチオフの領域にある場合、はじめにピンチオフ状態にしてそのまま動作電圧に遷移させることで、電圧を印加してから動作電圧に至る途中の状態が使用領域の状態に近いものに限られ、発振を回避することができる。
【特許文献１】特開平２−１４１１１０号公報（段落０００９、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、この提案はデプレッション型のＦＥＴに関するものである。デプレッション型のＦＥＴでは、ゲート電圧が０Ｖ（ボルト）のときに、ドレイン電流が流れる特性を備えている。これに対して、エンハンスメント型のＦＥＴでは、ゲート電圧が０Ｖ（ボルト）のときには、ドレイン電圧を印加してもドレイン電流が流れない特性となっている。このエンハンスメント型のＦＥＴでは、ゲートに電圧を印加しても、ＦＥＴをピンチオフ状態にすることはできない。したがって、この提案による手法では異常発振を回避することができない。
【０００９】
そこで本発明の目的は、エンハンスメント型のＦＥＴのゲート電圧およびドレイン電圧がそれぞれ動作電圧に達する過程で、異常発振を回避する電力増幅器を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載の発明では、（イ）ゲート端子およびドレイン端子のいずれか一方に対応する第１の動作電圧を印加し、ゲート端子およびドレイン端子のうちこの第１の動作電圧が印加されない方にこれに対応する第２の動作電圧を印加して高周波信号の増幅を行うエンハンスメント型の電界効果トランジスタと、（ロ）第１の動作電圧を印加する第１の動作電圧印加手段と、（ハ）この第１の動作電圧印加手段により第１の動作電圧が対応する端子に印加された後、第２の動作電圧を印加する第２の動作電圧印加手段とを電力増幅器に具備させる。
【００１１】
すなわち請求項１記載の発明では、電力増幅器で高周波信号の電力増幅を行うエンハンスメント型の電界効果トランジスタのゲート端子およびドレイン端子のいずれか一方に対応する動作電圧を印加し、その後、もう一方の電圧が印加されなかった方にも、その端子に対応する動作電圧を印加するようにしている。これにより、電界効果トランジスタのドレイン電圧およびゲート電圧の一方が動作電圧に達してから、もう一方が動作電圧に達するようにすることができる。このようにすることで両端子に同時に電圧を印加してから、ゲート電圧およびドレイン電圧がそれぞれ動作電圧に達する途中で起きる電界効果トランジスタの異常発振を回避することができる。
【００１２】
請求項２記載の発明では、（イ）ゲート端子およびドレイン端子のいずれか一方に対応する第１の動作電圧を印加し、ゲート端子およびドレイン端子のうちこの第１の動作電圧が印加されない方にこれに対応する第２の動作電圧を印加して高周波信号の増幅を行うエンハンスメント型の電界効果トランジスタと、（ロ）第１の動作電圧を印加する第１の動作電圧印加手段と、（ハ）第２の動作電圧を印加する第２の動作電圧印加手段と、（ニ）これら第１および第２の動作電圧印加手段の動作電圧の印加のタイミングを異なって設定するタイミング設定手段とを電力増幅器に具備させる。
【００１３】
すなわち請求項２記載の発明では、電力増幅器で高周波信号の電力増幅を行うエンハンスメント型の電界効果トランジスタのゲート端子およびドレイン端子にそれぞれ対応する動作電圧を印加するタイミングを設定できるようになっている。これにより、電界効果トランジスタのゲート電圧およびドレイン電圧がそれぞれ動作電圧に達するタイミングが設定できる。したがって、請求項１記載の電力増幅器と同様に、ゲート電圧およびドレイン電圧がそれぞれ動作電圧に達する途中で起きる電界効果トランジスタの異常発振を回避することができる。
【００１４】
請求項３記載の発明では、（イ）ゲート端子およびドレイン端子のいずれか一方に対応する第１の動作電圧を印加し、ゲート端子およびドレイン端子のうちこの第１の動作電圧が印加されない方にこれに対応する第２の動作電圧を印加して高周波信号の増幅を行うエンハンスメント型の電界効果トランジスタと、（ロ）第１の動作電圧を印加する第１の動作電圧印加手段と、（ハ）第２の動作電圧を印加する第２の動作電圧印加手段と、（ニ）第１の動作電圧印加手段の電圧印加の後、第２の動作電圧印加手段の電圧印加までの遅延時間を設定する遅延時間設定手段とを電力増幅器に具備させる。
【００１５】
すなわち請求項３記載の発明では、電力増幅器で高周波信号の電力増幅を行うエンハンスメント型の電界効果トランジスタのゲート端子およびドレイン端子のいずれか一方に動作電圧を印加してから、それに遅延してもう一方に動作電圧を印加するようになっている。これにより、電界効果トランジスタのゲート電圧およびドレイン電圧がそれぞれ動作電圧に達する時間に遅延を生じさせることができる。したがって、請求項１記載の電力増幅器と同様に、ゲート電圧およびドレイン電圧がそれぞれ動作電圧に達する途中で起きる電界効果トランジスタの異常発振を回避することができる。
【発明の効果】
【００１６】
以上説明したように本発明では、電力増幅器で高周波信号の電力増幅を行うエンハンスメント型の電界効果トランジスタのゲート電圧およびドレイン電圧のいずれかが動作電圧に達してから、もう一方が動作電圧に達するようにすることができる。このようにすることで両端子に同時に電圧を印加してから、ゲート電圧およびドレイン電圧がそれぞれ動作電圧に達する途中で起きる電界効果トランジスタの異常発振を回避することができる。
【発明を実施するための最良の形態】
【００１７】
以下実施例につき本発明を詳細に説明する。
【実施例１】
【００１８】
図１は、本発明の一実施例による電力増幅器の構成を表わしたものである。電力増幅器２００は、ＲＦ(Radio Frequency)信号２０１を増幅する電力増幅回路２０２と、この電力増幅回路２０２を構成するエンハンスメント型の電力ＦＥＴ２０３のゲートＧにゲート電圧を印加するゲート電圧印加回路２０４と、このゲート電圧印加回路２０４および電力ＦＥＴ２０３のドレインＤに電圧を印加する直流電源２０５によって構成されている。直流電源２０５は電源供給ライン２０６に接続して電圧２０７を入力し電源電圧２０８を出力するようになっている。電源電圧２０８を電圧Ｖｐで表わすことにする。
【００１９】
本実施例の電力増幅回路２０２を構成するエンハンスメント型の電力ＦＥＴ２０３のゲートＧには、ゲート側ＤＣカットコンデンサ２１２の一端が接続されており、他端にはＲＦ(Radio Frequency)信号２０１が入力されるようになっている。また、電力ＦＥＴ２０３のソースＳは接地されており、ドレインＤには、ドレイン側ＤＣカットコンデンサ２１３の一端が接続されている。このドレイン側ＤＣカットコンデンサ２１３の他端から出力信号２１４が外部に出力される。電力ＦＥＴ２０３のドレインＤには、直流電源２０５から電源電圧２０８が印加されるようになっている。また、ゲートＧにはゲート電圧印加回路２０４から所定のゲート制御電圧２１５が印加されるようになっている。電力ＦＥＴ２０３のゲート電圧をＶｇで、またドレイン電圧をＶｄで表わすことにする。
【００２０】
ゲート電圧印加回路２０４は、遅延時間生成回路２２１と、その出力側に接続されたゲート電圧生成回路２２２とから構成されている。遅延時間生成回路２２１は、直流電源２０５に一端を接続された第１および第２の抵抗２３１、２３２と、第１の抵抗２３１の他端に一端を接続し、他端を接地した第３の抵抗２３３と、この第３の抵抗２３３の一端および第１の抵抗２３１の他端と一端を共通接続した第４の抵抗２３４と、第２の抵抗２３２の他端と一端を接続し、他端を接地した第５の抵抗２３５と、この第５の抵抗２３５の一端および第２の抵抗２３２の他端と一端を共通接続した第６の抵抗２３６からなる抵抗回路を備えている。この抵抗回路の第４の抵抗２３４の他端は、オペアンプからなるコンパレータ２３７のプラス端子（＋）に接続されている。また、第６の抵抗２３６の他端はコンパレータ２３７のマイナス端子（−）に接続されると共に、一端を接地したコンデンサ２３８の他端に接続されている。このコンパレータ２３７には、直流電源２０５から電源電圧２０８が供給されるようになっている。コンパレータ２３７から出力される比較結果２３９は、ゲート電圧生成回路２２２に入力されるようになっている。
【００２１】
ゲート電圧生成回路２２２は、コンパレータ２３７の出力側と接続され比較結果２３９をその一端から入力する第７の抵抗２４７と、この第７の抵抗２４７と直列に接続された第８の抵抗２４８と、これらの抵抗２４７、２４８の共通接続点にゲートＧを接続したスイッチングＦＥＴ２５１を備えている。スイッチングＦＥＴ２５１のドレインＤには、第９の抵抗２４９の一端が接続され、その他端が第１０の抵抗２５０の一端と接続されている。第１０の抵抗２５０の他端は接地されている。また、第９の抵抗２４９と第１０の抵抗２５０の接続点は、電力増幅回路２０２を構成する電力ＦＥＴ２０３のゲートＧに接続されており、ゲート制御電圧２１５が印加されるようになっている。スイッチングＦＥＴ２５１のソースＳと第８の抵抗２４８の他端は共通ケース接続され、ここに直流電源２０５から電源電圧２０８が供給されている。
【００２２】
以上のような構成の電力増幅回路２０２の動作を次に説明する。図示しない電源スイッチの操作によって直流電源２０５がオンになると、電源電圧２０８が電力増幅回路２０２を構成する電力ＦＥＴ２０３のドレインＤに印加される。それと同時に、直流電源２０５に接続したゲート電圧印加回路２０４の各部にも電源電圧２０８が供給される。遅延時間生成回路２２１では、第１の抵抗２３１および第３の抵抗２３３は電源電圧２０８を分圧し、第１の基準電圧２６１を生成する。第２の抵抗２３２および第５の抵抗２３５も同様に電源電圧２０８を分圧し、第２の基準電圧２６２を生成する。第２の基準電圧２６２は第１の基準電圧２６１より大きく設定されている。第１の基準電圧２６１は第４の抵抗２３４を介してコンパレータ２３７のプラス端子（＋）に入力される。第２の基準電圧２６２は第６の抵抗２３６を介してコンパレータ２３７のマイナス端子（−）に入力される。これらはほぼ同時にコンパレータ２３７に入力される。
【００２３】
コンパレータ２３７のプラス端子側入力電圧２６３をＶ＋、マイナス端子側入力電圧２６４をＶ−で表わすことにする。直流電源２０５がオフの初期状態のとき、コンパレータ２３７のマイナス端子（−）側に接続したコンデンサ２３８は電荷が全くチャージされていない状態にある。そこで電源電圧２０８の供給が開始すると、コンデンサ２３８は時間の経過と共に充電され、充電量に応じてコンパレータ２３７のマイナス端子に印加される電圧が上昇することになる。
【００２４】
図２は、電源投入後の電源の電圧およびコンパレータのプラス端子とマイナス端子の電圧の時間変化を表わしたものである。図１と共に説明する。実線３０１は電源電圧２０８、実線３０２はプラス端子側入力電圧Ｖ＋、および実線３０３はマイナス端子側入力電圧Ｖ−のそれぞれの時間的な変化を表わしている。第１の基準電圧２６１をＶａで、第２の基準電圧２６２をＶｂで表わすことにする。直流電源２０５がオンとなる時間を０（ゼロ）とすると、電源電圧２０８は急激に立ち上がり電圧Ｖｐに達し、同様にプラス端子側入力電圧Ｖ＋も電圧Ｖａに達する。これに対して、マイナス端子側入力電圧Ｖ−は緩やかに立ち上がり、コンデンサ２３８にその電気容量に応じた電荷がチャージされるまで、電圧Ｖｂに達しない。つまり、プラス端子側入力電圧Ｖ＋が電圧Ｖａに達してから所定の時間、遅延して、マイナス端子側入力電圧Ｖ−が電圧Ｖｂに達するようになっている。この遅延時間は抵抗およびコンデンサからなるＲＣ回路の充電にかかる時間として見積もることができ、第６の抵抗２３６の抵抗値とコンデンサ２３８の電気容量の積で表わされる。
【００２５】
この２つ以外にコンパレータ２３７のマイナス端子には、第２の抵抗２３２と第５の抵抗２３５が接続されている。しかし、これらの抵抗には第６の抵抗２３６に比べて、抵抗値が２桁以上小さなものを使用している。このため、近似的に遅延時間の見積もりから除外できるようになっている。このような抵抗とコンデンサにより、マイナス端子側入力電圧Ｖ−が電圧Ｖｂまで上がるまでに時間がかかるようになっている。電圧Ｖｂは電圧Ｖａより高い値に設定されている。このため、電源投入から時間Ｔ経過後、実線３０２と実線３０３が交点３０４で交わり、それ以降はマイナス端子側入力電圧Ｖ−がプラス端子側入力電圧Ｖ＋を上回るようになる。
【００２６】
図３は、コンパレータのプラス端子とマイナス端子の電位差の時間変化を表わしたものである。図１と共に説明する。コンパレータ２３７のプラス端子とマイナス端子の電位差ΔＶは、このように直流電源２０５がオンになってから時間Ｔ経過後に正から負に変化する。
【００２７】
図４はコンパレータの出力電圧の時間変化を表わしたものである。図１と共に説明する。コンパレータ２３７はプラス端子側入力電圧Ｖ＋がマイナス端子側入力電圧Ｖ−より大きいときはハイ（Ｈｉｇｈ）レベルを、また小さいときはロー（Ｌｏｗ）レベルを出力するようになっている。つまり出力される比較結果２３９は、２つの入力端子間の電位差ΔＶが正のとき電圧Ｖｐで、電位差ΔＶが負のとき０（ゼロ）である。このため、図４に示すように時間Ｔでハイレベルとローレベルが切り替わる。
【００２８】
ゲート電圧生成回路２２２では、コンパレータ２３７の比較結果２３９が電圧Ｖｐのとき、これが電源電圧２０８に等しい。このため、第８の抵抗２４８の端子間電圧３６０は０（ゼロ）となる。この状態で、スイッチングＦＥＴ２５１は動作せず、オフ状態となっている。直流電源２０５がオンされて時間Ｔ経過後、図４に示すように比較結果２３９が０（ゼロ）となり、第８の抵抗２４８の端子間電圧３６０は、電源電圧２０８と比較結果２３９との電圧差Ｖｐを第７の抵抗２４７とで分圧したものとなる。このとき、この端子間電圧３６０に等しい大きさの電圧３６１がスイッチングＦＥＴ２５１のゲートＧに印加され、スイッチングＦＥＴ２５１がオンとなる。スイッチングＦＥＴ２５１のドレイン電圧３６２を電圧Ｖｓで表わすことにすると、オフ時には電圧Ｖｓは０（ゼロ）であるが、オン時には電源電圧２０８により電圧Ｖｐとなる。電圧Ｖｓは第９の抵抗２４９と第１０の抵抗２５０で分圧され、電力増幅回路２０２に出力するゲート制御電圧２１５が生成される。
【００２９】
図５は、電力ＦＥＴのゲート電圧およびドレイン電圧の時間変化を表わしたものである。図１と共に説明する。実線３７１は電力ＦＥＴ２０３のゲート電圧Ｖｇ、実線３７２はドレイン電圧Ｖｄの変化をそれぞれ表わしている。直流電源２０５がオンになってすぐに電圧Ｖｄは電圧Ｖｐに達する。これに対して、電圧Ｖｇは時間Ｔだけ遅延して電力ＦＥＴに印加される。電力ＦＥＴ２０３を動作させる際のゲート電圧をＶｘで表わすことにする。
【００３０】
図６は、電力ＦＥＴのゲート電圧およびドレイン電圧の変化を表わしたものである。この図で図９と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この電力ＦＥＴ２０３を動作させる際のドレイン電圧Ｖｐおよびゲート電圧Ｖｘはそれぞれ使用領域１０１内に設定されている。電圧Ｖｄおよび電圧Ｖｇが使用領域１０１に達するまでのルートは、第２の遷移過程３９０のようになり、第２の発振領域１０３を大きく迂回したものとなる。
【００３１】
なお、遅延時間は第６の抵抗２３６の抵抗値とコンデンサ２３８（図１参照）の容量を調整することで任意に設定することができる。これはＲＣ回路の充電時間に相当する。したがって、第６の抵抗２３６とコンデンサ２３８により電力ＦＥＴ２０３に対する電圧の印加タイミングを制御して、第３の遷移過程３９１のようなルートをとることもできる。たとえば、第２の遷移過程３９０の近傍に新たな発振領域が存在し異常発振が生じる場合、このように別のルートをとることで、異常発振を回避する可能性が高まる。
【００３２】
以上説明したように、本実施例によれば、エンハンスメント型の電界効果トランジスタのドレイン端子およびゲート端子にそれぞれ電圧を印加するタイミングを制御することができる。これにより、電力増幅器を起動時に、その使用する電界効果トランジスタがゲート電圧およびドレイン電圧がそれぞれ動作電圧に達する過程で異常発振を起こすのを回避することができる。
【００３３】
このような発振問題は電力ＦＥＴが多かれ少なかれ持つ問題である。そのため、電力増幅器の開発の初期段階では、使用予定の電力ＦＥＴがこのような異常発振を起こすかどうか単体での評価が行われ、事前に問題が発覚することもある。この場合は、代わりに他の電力ＦＥＴを使用するか、この電力ＦＥＴの設計変更を行うのが通常である。しかし発振条件は様々で、評価装置上では見つからなかったのに、実際の増幅器としたときに初めて発振が発覚することもある。原因が周辺回路や実装条件にあれば、その変更は比較的容易であるが、電力ＦＥＴ本体の設計に問題があると、対処が困難である。また、このような大出力の電力ＦＥＴは、使用用途が限られているため、代替品がほとんどないのが現状である。実際の増幅器として評価されるのは開発の後期になってからのことが多く、その時点で電力ＦＥＴの設計変更を行うと、開発期間が長期化してしまう可能性がある。本発明の電力増幅器では、発振が電力ＦＥＴ本体の設計に問題があるときでも、ある特定のドレイン電圧およびゲート電圧の範囲に異常発振領域が存在する場合は、この影響を回避して起動することが可能である。したがって、このような場合に開発期間が長期化するのを防ぐことができる。
【００３４】
また、電界効果トランジスタを使用した無線通信基地局では、通信データ容量の増大に伴い、高い送信出力を可能にするための電力増幅能力が要求されている。高い電力増幅能力を得るためには、電力ＦＥＴの大型化が必要となる。しかしながら、無線通信基地局を限られたスペースにも設置できるようにするために、電力ＦＥＴを小型化することも重要である。つまり、無線通信基地局で使用される電力ＦＥＴは、高い電力増幅能力と同時に小型化を実現しなければならないという課題を持っている。本実施例では１つの電源をもとに比較的簡単な回路で、ドレイン電圧およびゲート電圧を電界効果トランジスタに印加させるようにした。これにより、複雑な回路を使用したり、２つの電源を使用したりする場合に較べて、スペースだけでなくコストも節約することができる。
＜本発明の変形例＞
【００３５】
図７は、本発明の変形例の電力増幅器の構成を表わしたものである。この図で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。電力増幅器２００Ａは、ＲＦ(Radio Frequency)信号２０１を増幅する電力増幅回路２０２Ａと、この電力増幅回路２０２Ａを構成するエンハンスメント型の電力ＦＥＴ２０３のドレインＤにドレイン電圧を印加するドレイン電圧印加回路５０１と、このドレイン電圧印加回路５０１および電力ＦＥＴ２０３のゲートＧに電圧を印加する直流電源２０５によって構成されている。
【００３６】
この変形例の電力増幅回路２０２Ａを構成するエンハンスメント型の電力ＦＥＴ２０３ゲートＧには、ゲート側ＤＣカットコンデンサ２１２の一端が接続されており、他端にはＲＦ信号２０１が入力されるようになっている。また、電力ＦＥＴ２０３のソースＳは接地されており、ドレインＤには、ドレイン側ＤＣカットコンデンサ２１３の一端が接続されている。このドレイン側ＤＣカットコンデンサ２１３の他端から出力信号２１４が外部に出力される。電力ＦＥＴ２０３のゲートＧには、第１１の抵抗５１１の一端が接続され、その他端が電源電圧２０８に接続されている。また電力ＦＥＴ２０３のゲートＧと第１１の抵抗５１１の共通接点には第１２の抵抗５１２の一端が接続され、その他端が接地されている。また、ドレインＤにはドレイン電圧印加回路５０１から所定のドレイン制御電圧５１５が印加されるようになっている。電力ＦＥＴ２０３のゲート電圧をＶｇで、またドレイン電圧をＶｄで表わすことにする。
【００３７】
ドレイン電圧印加回路５０１は、遅延時間生成回路２２１と、その出力側に接続されたドレイン電圧生成回路５０２から構成されている。遅延時間生成回路２２１のコンパレータ２３７から出力される比較結果２３９は、ドレイン電圧生成回路５０２に入力されるようになっている。遅延時間生成回路２２１は実施例と同一であるため説明を省略する。ドレイン電圧生成回路５０２は、コンパレータ２３７の出力側と接続され比較結果２３９をその一端から入力する第７の抵抗２４７と、この第７の抵抗２４７と直列に接続された第８の抵抗２４８と、これらの抵抗２４７、２４８の共通接続点にゲートＧを接続したスイッチングＦＥＴ２５１を備えている。スイッチングＦＥＴ２５１のドレインＤは、電力増幅回路２０２Ａを構成する電力ＦＥＴ２０３のドレインＤに接続されており、ドレイン制御電圧５１５が印加されるようになっている。スイッチングＦＥＴ２５１のソースＳと第８の抵抗２４８の他端は共通ケース接続され、ここに直流電源２０５から電源電圧２０８が供給されている。
【００３８】
以上のような構成の電力増幅回路２０２Ａの動作を次に説明する。直流電源２０５がオンになると、電源電圧２０８が電力増幅回路２０２Ａを構成する電力ＦＥＴ２０３のゲートＧに供給される。ゲート電圧５２０は第１１の抵抗５１１および第１２の抵抗５１２により分圧された大きさとなっている。これはこの電力ＦＥＴ２０３を動作させる際のゲート電圧Ｖｘに設定されている。それと同時に、直流電源２０５に接続したドレイン電圧印加回路５０１の各部にも電源電圧２０８が供給される。遅延時間生成回路２２１からドレイン電圧生成回路５０２に入力される比較結果２３９は、実施例と同様に、時間Ｔ経過後に電圧Ｖｐから０（ゼロ）に変わるものとなっている。ドレイン電圧生成回路５０２ではこれにより時間Ｔ経過後にスイッチングＦＥＴ２５１のスイッチがオンとなり、ドレイン制御電圧５１５が生成される。
【００３９】
図８は、この変形例による電力増幅器に使用した電力ＦＥＴのゲート電圧およびドレイン電圧の印加の様子を表わしたものである。この図で図６と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。図７とともに説明を行う。この変形例の電力増幅器２００Ａでは、直流電源２０５をオンにするタイミングで、電力ＦＥＴ２０３のゲートＧにはゲート電圧５２０が印加される。これに対して、ドレインＤにはドレイン電圧印加回路５０１により時間Ｔ経過後にドレイン制御電圧５１５が印加される。したがって、図８に示す第４の遷移過程５３０のようなルートを実現することができる。遅延時間は第６の抵抗２３６とコンデンサ２３８の抵抗値とコンデンサの値で任意に設定することができ、第５の遷移過程５３１のようなルートも設定が可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施例による電力増幅器の構成を表わした回路図である。
【図２】電源投入後の電源の電圧およびコンパレータのプラス端子とマイナス端子の電圧の時間変化を表わした説明図である。
【図３】コンパレータのプラス端子とマイナス端子の電位差の時間変化を表わした説明図である。
【図４】コンパレータの出力電圧の時間変化を表わした説明図である。
【図５】電力ＦＥＴのゲート電圧およびドレイン電圧の時間変化を表わした説明図である。
【図６】電力増幅器の電力ＦＥＴのゲート電圧およびドレイン電圧の印加の様子を表わした説明図である。
【図７】本発明の変形例による電力増幅器の構成を表わした説明図である。
【図８】本発明の変形例による電力増幅器の電力ＦＥＴのゲート電圧およびドレイン電圧の印加の様子を表わした説明図である。
【図９】ＦＥＴの異常発振が特定のゲート電圧およびドレイン電圧の範囲で起きる様子を表わした説明図である。
【符号の説明】
【００４１】
２００、２００Ａ  電力増幅器
２０２、２０２Ａ  電力増幅回路
２０３  電力ＦＥＴ
２０４  ゲート電圧印加回路
２０５  直流電源
２２１  遅延時間生成回路
２２２  ゲート電圧生成回路
２３７  コンパレータ
２５１  スイッチングＦＥＴ
５０１  ドレイン電圧印加回路
５０２  ドレイン電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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