(57)【要約】【課題】  フレーム長が変化してもＩＦＧ長が一定なので、瞬時的な送信レートが一定値にならないという課題を解決する。【解決手段】  比率レジスタに送信レートを設定し、フレームカウンタにフレーム長を設定してこれをデクリメントすると共に前記比率レジスタに設定した送信レートを加算して加算レジスタに格納する操作を繰り返す。前記フレームカウンタの値がゼロになるとフレームトリガ信号を出力してＩＦＧ送信を開始すると共に前記加算レジスタの値から１を減算する動作を繰り返し、加算レジスタの格納値が１より小さくなるとＩＦＧトリガ信号を出力して送信フレーム出力に切り換える。フレーム長に従ってＩＦＧ長が変化するので、瞬時的な送信レートを一定値に保つことができる。【選択図】                    図１
2006352538.tif 000002
【特許請求の範囲】
【請求項１】
送信フレームとインターフレームギャップを交互に送信して情報を交換するネットワークの負荷試験を行うネットワーク負荷試験器であって、
前記送信フレームのフレーム長および送信レートが入力され、これらの入力値から前記インターフレームギャップの長さであるＩＦＧ長と前記フレーム長の比率を演算して出力する比率演算部と、
ＩＦＧトリガ信号が入力されてから前記フレーム長に等しい値だけクロック信号をカウントすると、フレームトリガ信号を出力するフレームカウンタと、
前記ＩＦＧトリガ信号が入力されると、前記クロック信号に同期して前記比率演算部の出力値を累算し、前記フレームトリガ信号が入力されると、前記クロック信号に同期して固定値を累算する累算部と、
前記累算部が累算した値と所定の値を比較し、この累算値が前記所定の値より小さくなると前記ＩＦＧトリガ信号を出力する比較器と、
前記ＩＦＧトリガ信号が入力されたときに送信フレームの出力を開始し、前記フレームトリガ信号が入力されたときにインターフレームギャップの出力を開始するフレーム生成部と
を具備したことを特徴とするネットワーク負荷試験器。
【請求項２】
送信フレームとインターフレームギャップを交互に送信して情報を交換するネットワークの負荷試験を行うネットワーク負荷試験機であって、
前記インターフレームギャップの長さであるＩＦＧ長および送信レートが入力され、これらの入力値から前記送信フレームの長さであるフレーム長と前記ＩＦＧ長の比率を演算して出力する比率演算部と、
フレームトリガ信号が入力されてから前記ＩＦＧ長に等しい値だけ前記クロック信号をカウントすると、ＩＦＧトリガ信号を出力するＩＦＧカウンタと、
前記フレームトリガ信号が入力されると、前記クロック信号に同期して前記比率演算部の出力値を累算し、前記ＩＦＧトリガ信号が入力されると、前記クロック信号に同期して固定値を累算する累算部と、
前記累算部が累算した値と所定の値を比較し、前記累算値が前記所定の値より小さくなると前記フレームトリガ信号を出力する比較器と、
前記ＩＦＧトリガ信号が入力されたときに送信フレームの出力を開始し、前記フレームトリガ信号が入力されたときにインターフレームギャップの出力を開始するフレーム生成部と
を具備したことを特徴とするネットワーク負荷試験器。
【請求項３】
前記累算部は前記比率演算部が演算した比率の整数部と小数部を分けて累算し、かつ前記固定値を−１とするようにしたことを特徴とする請求項１若しくは請求項２に記載のネットワーク負荷試験器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、瞬時的な送信レートを一定に保つことができるネットワークの負荷試験器に関するものである。
【背景技術】
【０００２】
イーサネット（登録商標）などのネットワークでは、フレーム長の異なる送信フレームを連続して送信して負荷試験を行う。なお、イーサネット（登録商標）では、送信フレームの間には、最小長さが定まっているＩＦＧ(Inter Frame Gap)を設けることが規定されている。
【０００３】
図６にこのようなネットワークの負荷試験を行う負荷試験器の構成を示す。図６において、タイミング発生部１０はフレームカウンタ１１およびＩＦＧカウンタ１２で構成され、フレームトリガ信号およびＩＦＧトリガ信号を出力する。
【０００４】
フレームカウンタ１１は４つのカウンタ１１ａ〜１１ｄで構成される。これらのカウンタ１１ａ〜１１ｄは順番に動作する。カウンタを４つ内蔵しているので、この負荷試験器はフレーム長の異なる４種類の送信フレームを生成することができる。
【０００５】
カウンタ１１ａ〜１１ｄは図示しないクロック発生器からのクロックでカウントアップされ、カウント値が予め定められた設定値になるとフレームトリガ信号をフレーム生成部２０およびＩＦＧカウンタ１２に出力し、自身をリセットする。ＩＦＧカウンタ１２はフレームトリガ信号が入力されるとカウントアップを開始し、予め定められた設定値に達すると自身をリセットして、ＩＦＧトリガ信号をカウンタ１１ａ〜１１ｄおよびフレーム生成部２０に出力して自身をリセットする。このＩＦＧトリガ信号により、次のカウンタがカウントアップを開始する。
【０００６】
ＩＦＧカウンタ１２の設定値は、送信レート（＝送信フレーム長／（送信フレーム長＋ＩＦＧ長）））の平均値が一定になるように、下記（１）式に基づいて決められる。
設定値＝（（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）／４）×（１００−Ａ）／Ａ・・・（１）
なお、Ｆ１、Ｆ２、Ｆ３、Ｆ４はそれぞれカウンタ１１ａ〜１１ｄの設定値（送信フレーム長）、Ａは送信レート（％単位）である。
【０００７】
次に、図７を用いてタイミング発生部１０およびフレーム生成部２０の動作を説明する。図２において、（Ａ）〜（Ｄ）はそれぞれカウンタ１１ａ〜１１ｄの動作、（Ｅ）はＩＦＧカウンタ１２の動作、（Ｆ）はフレーム生成部２０の出力である。
【０００８】
カウンタ１１ａは時刻ｔ１からカウントアップを開始し、同時にフレーム生成部２０はフレームデータ部３０が出力するフレームデータ（宛先アドレス、送信元アドレス、データ、ペイロード等）を用いて送信フレームを生成して出力する。時刻ｔ２でカウンタ１１ａがカウントアップすると、フレームトリガ信号が出力される。フレーム生成部２０はこのフレームトリガ信号が入力されると送信フレームの生成を中止し、ＩＦＧ（データ“０”）を連続して出力する。時刻ｔ３でＩＦＧトリガ信号が出力されると、カウンタ１１ｂがカウントアップを開始し、フレーム生成部２０はＩＦＧの出力を中止して再び送信フレームを生成する。
【０００９】
同様にして、時刻ｔ４でフレームトリガ信号が出力され、フレーム生成部２０は送信フレームの生成を中止してＩＦＧを出力する。時刻ｔ５でＩＦＧトリガ信号が出力されるので、ＩＦＧの出力を中止して送信フレームの生成を再開する。以後同様にして、カウンタ１１ｃ、１１ｄが順番にカウントアップし、送信フレームの生成とＩＦＧの出力を交互に繰り返す。
【００１０】
特許文献１には、ＡＴＭ(Asyncronous Transfer Mode)で用いられるタイミング発生回路の発明が記載されている。このタイミング発生回路の構成を図８に示す。ＡＴＭでは複数の固定ビットレートが設定されており、これらの固定ビットレート毎に定められたセルギャップの周期で、データをＡＴＭ網に送出しなければならない。このセルギャップの周期を生成するために、所定の周波数のクロックを計数し、この計数値が規定値に達する毎にタイミングパルスを出力するようにしている。しかし、規定のセルギャップ精度を満たすためにはギガヘルツオーダーのクロックを計数しなければならず。回路規模が大きくなるという課題があった。
【００１１】
そのため、２８ビット加算器の出力を２ＭＨｚのクロックに同期してラッチ４２に格納し、このラッチの出力と初期値を２８ビット加算器４１で加算する動作を繰り返して、２８ビット加算器４１のオーバーフロー信号をセル生成トリガパルスとする。このようにすることにより、初期値を変えるだけで、２ＭＨｚという低い周波数のクロックを用いて種々のビットレートに対応することができる。
【特許文献１】特開２００３−２８９３２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、このようなタイミング発生回路や負荷試験器には、次のような課題があった。図６に示すネットワーク負荷試験器は、前記（１）を用いることにより平均の送信レートを所望の値に設定することはできる。しかし、ＩＦＧ長をＦＩＦＧとすると、各送信フレームの送信レートはそれぞれＦ１／ＦＩＦＧ、Ｆ２／ＦＩＦＧ、Ｆ３／ＦＩＦＧ、Ｆ４／ＦＩＦＧとなる。Ｆ１〜Ｆ４はそれぞれ異なっているので、各送信フレームの送信レートが一定にならないという課題があった。
【００１３】
また、特許文献１に記載されたタイミング発生回路は、所定の精度のセルギャップ周期を得るためには２８ビットの加算器およびラッチが必要であり、回路規模が大きくなると課題があった。
【００１４】
従って本発明の目的は、送信フレーム単位で送信レートを一定にすることができるネットワーク負荷試験器を提供することにある。
【課題を解決するための手段】
【００１５】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
送信フレームとインターフレームギャップを交互に送信して情報を交換するネットワークの負荷試験を行うネットワーク負荷試験器であって、
前記送信フレームのフレーム長および送信レートが入力され、これらの入力値から前記インターフレームギャップの長さであるＩＦＧ長と前記フレーム長の比率を演算して出力する比率演算部と、
ＩＦＧトリガ信号が入力されてから前記フレーム長に等しい値だけクロック信号をカウントすると、フレームトリガ信号を出力するフレームカウンタと、
前記ＩＦＧトリガ信号が入力されると、前記クロック信号に同期して前記比率演算部の出力値を累算し、前記フレームトリガ信号が入力されると、前記クロック信号に同期して固定値を累算する累算部と、
前記累算部が累算した値と所定の値を比較し、この累算値が前記所定の値より小さくなると前記ＩＦＧトリガ信号を出力する比較器と、
前記ＩＦＧトリガ信号が入力されたときに送信フレームの出力を開始し、前記フレームトリガ信号が入力されたときにインターフレームギャップの出力を開始するフレーム生成部と
を具備したものである。瞬時的にも送信レートを一定にすることができる。
【００１６】
請求項２記載の発明は、
送信フレームとインターフレームギャップを交互に送信して情報を交換するネットワークの負荷試験を行うネットワーク負荷試験機であって、
前記インターフレームギャップの長さであるＩＦＧ長および送信レートが入力され、これらの入力値から前記送信フレームの長さであるフレーム長と前記ＩＦＧ長の比率を演算して出力する比率演算部と、
フレームトリガ信号が入力されてから前記ＩＦＧ長に等しい値だけ前記クロック信号をカウントすると、ＩＦＧトリガ信号を出力するＩＦＧカウンタと、
前記フレームトリガ信号が入力されると、前記クロック信号に同期して前記比率演算部の出力値を累算し、前記ＩＦＧトリガ信号が入力されると、前記クロック信号に同期して固定値を累算する累算部と、
前記累算部が累算した値と所定の値を比較し、前記累算値が前記所定の値より小さくなると前記フレームトリガ信号を出力する比較器と、
前記ＩＦＧトリガ信号が入力されたときに送信フレームの出力を開始し、前記フレームトリガ信号が入力されたときにインターフレームギャップの出力を開始するフレーム生成部と
を具備したものである。瞬時的にも送信レートを一定にすることができる。
【００１７】
請求項３記載の発明は、請求項１若しくは請求項２に記載の発明において、
前記累算部は前記比率演算部が演算した比率の整数部と小数部を分けて累算し、かつ前記固定値を−１とするようにしたものである。構成を簡単にできる。
【発明の効果】
【００１８】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２および３の発明によれば、送信フレームとインターフレームギャップの２つのフレームのうち、長さを設定するフレームを送信している間は２つの長さの比率を累算し、長さを設定しないフレームを送信している間は固定値を累算して、この累算値が所定の値以下になると長さを設定するフレームの送信に切り換えるようにした。
【００１９】
長さを設定するフレームの長さに応じて、長さを設定しないフレームの長さが調整されるので、平均的な送信レートだけでなく、瞬時的な送信レートをも一定にすることができるという効果がある。また、加算器のビット長を短くすることができるので、回路規模を小さくすることができるという効果もある。
【発明を実施するための最良の形態】
【００２０】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るネットワーク負荷試験器の一実施例を示す構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。図１において、５０はタイミング発生部であり、比率演算部５１、フレームカウンタレジスタ５２、フレームカウンタ５３、固定レジスタ５４、比率レジスタ５５、スイッチ５６、加算器５７、加算レジスタ５８および比較器５９で構成され、フレーム発生部２０にフレームトリガ信号およびＩＦＧトリガ信号を出力する。
【００２１】
比率演算部５１は、送信するフレームのフレーム長と送信レートをフレームデータ部３０から取得し、下記（２）式を用いて送信フレーム長に対するＩＦＧ長さの比率を計算する。なお、Ａは％単位で表したフレームの送信レートである。
ＩＦＧ長さの比率＝（１００―Ａ）／Ａ  ・・・・・  （２）
フレームカウンタレジスタ５２には、比率演算部５１が取得したフレーム長が格納される。
【００２２】
固定レジスタ５４には値−１が格納され、比率レジスタ５５には比率演算部５１が上記（２）式で計算したＩＦＧ長さの比率が格納される。この比率は、整数部と小数部に分けて格納される。格納される小数部の桁数は任意であるが、桁数が多くなるほど送信レートの精度を高めることができる。
【００２３】
スイッチ５６のＡ側には固定レジスタ５４に格納された値が、Ｂ側には比率レジスタ５５に格納された値が入力される。スイッチ５６はこれらの値を選択して出力する。加算器５７はスイッチ５６で選択された値と加算レジスタ５８の値を加算して出力する。加算レジスタ５８は加算器５７で加算した値を保持する。比較器５９は加算レジスタ５８の値と予め定められた設定値とを比較し、その比較結果であるＩＦＧトリガ信号をフレームカウンタ５３およびスイッチ５６に出力する。
【００２４】
なお、加算器５７と加算レジスタ５８で累算器を構成している。スイッチ５６は、ＩＦＧトリガ信号が入力されると、それ以降比率レジスタ５５の出力をこの累算器に入力し、フレームトリガ信号が入力されると、それ以降固定レジスタ５４の値を累算器に入力する役割を果たしている。
【００２５】
次に、この実施例の動作を図２フローチャートに基づいて説明する。なお、工程（Ａ−４）から（Ａ−６）までと、工程（Ａ−１１）から（Ａ−１２）までの一連の工程は、同じクロックに同期して実行される。図２において、まず工程（Ａ−１）でフレームカウンタレジスタ５２にフレーム長を設定し、加算レジスタ５８をゼロクリアして、スイッチ５６をＢ側に設定する初期設定を行う。
【００２６】
次に、工程（Ａ−２）で、送信レートから前記（２）式を用いて比率演算部５１が計算したＩＦＧ長さの比率を比率レジスタ５５に設定する。この比率は整数部と小数部に分けて格納される。そして、工程（Ａ−３）でフレームカウンタレジスタ５２に格納されているフレーム長をフレームカウンタ５３に設定する。
【００２７】
次に、工程（Ａ−４）でフレームカウンタ５３をカウントダウンし、工程（Ａ−５）で加算レジスタ５８の値に比率レジスタ５５に格納されている値を加算し、加算レジスタ５８に格納する。この加算は、整数部と小数部を別々に行う。そして、工程（Ａ−６）でフレームカウンタ５３のカウント値が０であるかどうかをチェックし、０でないと工程（Ａ−４）に戻る。すなわち、フレームカウンタ５３の値が０になるまで、クロックに同期して比率レジスタ５５の値を加算レジスタ５８に加算していく。
【００２８】
フレームカウンタ５３の値が０になると、工程（Ａ−７）でフレームトリガ信号を出力する。フレーム生成部２０は、このフレームトリガ信号が入力されると送信フレームの出力を中断し、ＩＦＧの出力を開始する。そして、工程（Ａ−８）でフレーム停止割り込みが発生しているかを調べ、発生しているとフレーム送信を停止する。
【００２９】
フレーム割り込みが発生していないと、工程（Ａ−１０）でスイッチ５６をＡ側に切り換える。実際には、スイッチ５６はフレームトリガ信号が入力されるとＡ側に切り換えられる。これによって、加算器５７には固定レジスタ５４に格納された値、すなわち−１が入力される。
【００３０】
次に、工程（Ａ−１１）で、加算器５７の出力を加算レジスタ５８にラッチする。加算器５７には加算レジスタ５８の値と−１（固定レジスタ５４に格納されている値）が入力されているので、クロックに同期して加算器５７の出力を加算レジスタ５８にラッチすることにより、加算レジスタ５８をクロックに同期してデクリメントさせることができる。
【００３１】
そして、工程（Ａ−１２）で、比較器５９によって加算レジスタ５８に格納された値が１より小さいかどうかを判定し、小さいとＩＦＧトリガ信号を出力する。スイッチ５６はＢ側に切り換えられ、加算レジスタ５８は０にクリアされる。そして、工程（Ａ−３）に戻る。フレーム生成部２０は、ＩＦＧトリガ信号が入力されるとＩＦＧの出力を中断し、送信フレームの出力を開始する。
【００３２】
このようにすることにより、送信フレーム毎にＩＦＧ長は比率レジスタ５５に設定された比率の長さに制御されるので、瞬時的にも送信レートを一定にすることができる。また、ＩＦＧ長とフレーム長の比率を整数部と小数部に分けて比率レジスタ５５に設定し、加算器５７この整数部と小数部を分けて加算するようにしたので、短いデータ長で正確に送信レートを一定にすることができる。
【００３３】
次に、図３に基づいてこの実施例の動作を更に詳しく説明する。なお、フレームの送信レートを６２．５％とした。比率レジスタ５５には、前記（２）式で計算した０．６が格納される。
【００３４】
図３（Ａ）はクロックであり、このクロックの立ち上がりと立ち下がりの両方に同期して動作する。（Ｂ）はフレームトリガ信号、（Ｃ）はフレームカウンタ５３のカウント値である。フレームカウンタ５３はクロックの立ち上がり、立ち下がりに同期してデクリメントする。（Ｄ）は加算レジスタ５８の整数部の格納値、（Ｅ）は同小数部の格納値、（Ｆ）はＩＦＧトリガ信号、（Ｇ）はフレーム生成部２０の出力である送信信号である。
【００３５】
図３は送信フレームを出力している状態から始まっている。加算器５７は、クロックの立ち上がり、立ち下がりに同期して加算レジスタ５８に比率レジスタ５５に格納された値（＝０．６）を加算する。なお、小数部が１０以上になると、桁上がりを発生させる。
【００３６】
時刻ｔ１で小数部の値が１２になるので桁上がりが発生し、整数部は１増加し、小数部は２になる。時刻ｔ２でフレームカウンタ５３の値が０になり、フレームトリガ信号が発生する。そのため、フレーム生成部２０は送信フレームの出力を中断し、ＩＦＧの出力を開始する。また、スイッチ５５はＡ側に切り換えられる。これ以降、加算レジスタ５８は１ずつ減算される。
【００３７】
時刻ｔ３で加算レジスタ５８の値が１より小さくなるので、ＩＦＧトリガ信号が出力される。そのため、フレームカウンタ５３にはフレーム長が設定され、フレーム生成部２０はＩＦＧ出力を中断してフレーム送信を開始する。また、スイッチ５５はＢ側に切り換えられるので、加算レジスタ５８の格納値は比率レジスタ５５に格納された値（＝０．６）で増加する。この一連の動作は、フレーム停止割り込みが発生するまで継続する。
【００３８】
図４に本実施例による送信レートの計算結果を示す。なお、送信レートの設定値を６２．５％とした。図５（Ａ）は従来例（図５）におけるＩＦＧ長、（Ｂ）は同瞬時送信レート、（Ｃ）は図１実施例のＩＦＧ長の計算値、（Ｄ）は実際のＩＦＧ長、（Ｅ）は瞬時送信レートである。
【００３９】
（Ａ）に示すように、従来例ではフレーム長が変化してもＩＦＧ長は３８５バイト一定である。そのため、（Ｂ）に示すように瞬時送信レートはフレーム長を６９〜１５１８バイトの間で変化させると、平均送信レートは６２．４７６％と設定値に近い値になるが、瞬時送信レートは１５．１９８から７９．７６８％と変化する。
【００４０】
それに対して、図１実施例ではフレーム長に従ってＩＦＧ長も変化する。（Ｃ）は瞬時送信レートを一定（＝６２．５％）にするＩＦＧ長の計算値である。実際には、ＩＦＧ長は整数値しか取れないので、（Ｄ）に示すように小数点以下を切り捨てた値になる。このＩＦＧ長のときの瞬時送信レートを（Ｅ）に示す。この図から、フレーム長を６９から１５１８バイトに変化させても、瞬時送信レートは高々０．２％しか変化しない。
【００４１】
なお、この実施例では比率レジスタ５５および加算レジスタにＩＦＧ長とフレーム長の比率の整数部と小数部を格納するようにしたが、比率をｎ倍して整数部のみを格納するようにしてもよい。この場合は、固定レジスタ５４には−ｎを格納する。ＩＦＧ出力期間（図３のｔ２からｔ３までの期間）は、加算レジスタ５８の格納値からｎを減算することになる。
【００４２】
図５に本発明の他の実施例を示す。この実施例は、ＩＦＧ長を設定し、このＩＦＧ長に応じた長さの送信フレームを出力するようにしたものである。なお、図１と同じ要素には同一符号を付し、説明を省略する。
【００４３】
図５において、６０はタイミング発生部である。比率演算部６１はフレームデータ部３０からＩＦＧ長さと送信レートを取得し、下記（３）式を用いてＩＦＧ長に対する送信フレーム長さの比率を計算する。なお、Ａは％単位で表したフレームの送信レートである。
送信フレーム長さの比率＝Ａ／（１００―Ａ）  ・・・・・  （３）
ＩＦＧカウンタレジスタ６２には、比率演算部５１が取得したＩＦＧ長が格納される。
【００４４】
動作は図２フローチャートとほぼ同じである。ＩＦＧカウンタ６３にはＩＦＧカウンタレジスタ６２に格納されたＩＦＧ長が設定さる。この設定値はカウントダウンされ、同時に比率レジスタ５５に設定された送信フレーム長さの比率は加算レジスタ５８に加算される。
【００４５】
ＩＦＧカウンタが０になると、ＩＦＧトリガ信号が出力される。フレーム生成部２０は、このＩＦＧトリガ信号でＩＦＧの出力を中止し、送信フレームの出力を開始する。また、加算レジスタ５８の値から固定レジスタ５４の値（−１）を減算していく。
【００４６】
加算レジスタ５８の値が１より小さくなると、フレームトリガ信号が発生する。フレーム生成部２０は、このフレームトリガ信号により送信フレームの出力を中止し、ＩＦＧの出力を開始する。これら一連の動作は、フレーム停止割り込みが発生するまで継続される。
【００４７】
なお、この実施例でも図１実施例と同様に、比率は整数部と小数部を分けて格納あるいは加算してもよく、また、ｎ倍して格納、加算してもよい。この場合、固定レジスタ５４には−ｎの値を格納すればよい。
【００４８】
また、図１実施例のフレームカウンタ５３および図５実施例のＩＦＧカウンタ６３は、最初に長さを設定しておき、クロック信号に同期してデクリメントして、ゼロになるとフレームトリガ信号（ＩＦＧトリガ信号）を出力するようにしたが、最初にゼロクリアして、クロック信号に同期してインクリメントして、長さに相当する値になるとトリガ信号を出力する等、他の構成を用いてもよい。要は、ＩＦＧトリガ信号（フレームトリガ信号）が入力されてから、設定長さに相当するクロックをカウントすると、フレームトリガ信号（ＩＦＧトリガ信号）を出力する構成であればよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の動作を説明するためのフローチャートである。
【図３】本発明の一実施例の動作を説明するためのタイムチャートである。
【図４】本発明の効果を示す表である。
【図５】本発明の他の実施例の構成図である。
【図６】従来のネットワーク負荷試験器の構成図である。
【図７】従来のネットワーク負荷試験器の動作を説明するためのタイムチャートである。
【図８】従来のタイミング発生回路の構成図である。
【符号の説明】
【００５０】
２０  フレーム生成部
３０  フレームデータ部
５０、６０  タイミング発生部
５１、６１  比率演算部
５２  フレームカウンタレジスタ
５３  フレームカウンタ
５４  固定レジスタ
５５  比率レジスタ
５６  スイッチ
５７  加算器
５８  加算レジスタ
５９  比較器
６２  ＩＦＧカウンタレジスタ
６３  ＩＦＧカウンタ
【図１】
2006352538.tif 000003
【図２】
2006352538.tif 000004
【図３】
2006352538.tif 000005
【図４】
2006352538.tif 000006
【図５】
2006352538.tif 000007
【図６】
2006352538.tif 000008
【図７】
2006352538.tif 000009
【図８】
2006352538.tif 000010