(57)【要約】【課題】ＳＯＩ層の厚さのバラツキの無いＳＯＩ基板及び該ＳＯＩ基板の製造方法を提供する。【解決手段】シリコン基板上にエピタキシャル剥離層を介してＡＬＥ成長でＳＯＩ層を形成し、ボデイウエーハを貼り付けた後、前記エピタキシャル剥離層を溶解除去することによって、全てがＡＬＥ成長で作成したＳＯＩ層を形成し、ＳＯＩ層の厚さのバラツキの無いＳＯＩ基板とした。【選択図】        図５
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【特許請求の範囲】
【請求項１】
ＡＬＥ成長単独で作成したＳＯＩ層を有することを特徴とするＳＯＩ基板。
【請求項２】
ボデイウエーハ上に、絶縁膜を介して前記ＡＬＥ成長で作成したＳＯＩ層を形成する請求項１記載のＳＯＩ基板。
【請求項３】
前記ボデイウエーハは、前記ＳＯＩ層とは熱膨張係数の異なる材料である請求項２記載のＳＯＩ基板。
【請求項４】
前記ボデイウエーハがＳｉＣである請求項２又は３記載のＳＯＩ基板。
【請求項５】
前記ＳｉＣが、非結晶体である請求項４記載のＳＯＩ基板。
【請求項６】
シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でＳｉ含有層を成長させる工程と、を有することを特徴とするＳＯＩ基板の製造方法。
【請求項７】
シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でＳｉ含有層を成長させる工程とで形成したウエーハの成長面と、表面酸化したボデイウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造することを特徴とするＳＯＩ基板の製造方法。
【請求項８】
シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でＳｉ含有層を成長させる工程と、該Ｓｉ含有層を酸化する工程とで形成した酸化膜と、ボデイウエーハの表面とを密着させることによって、貼り合わせたウエーハを製造することを特徴とするＳＯＩ基板の製造方法。
【請求項９】
前記酸化膜が、前記原子層エピタキシャル成長で形成したＳｉ含有層表面を酸化した後、ＣＶＤを用いて形成した酸化膜である請求項８記載の製造方法。
【請求項１０】
シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でＳｉ含有層を成長させる工程と、該Ｓｉ含有層を酸化する工程とで形成した酸化膜と、表面酸化したボデイウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造することを特徴とするＳＯＩ基板の製造方法。
【請求項１１】
前記請求項７〜１０のいずれかに記載の貼り合わせたウエーハから、前記剥離層を溶解除去することによって、前記原子層エピタキシャル成長したＳｉ含有層を酸化した前記ボデイウエーハ上に形成するＳＯＩ基板の製造方法。
【請求項１２】
前記エピタキシャル剥離層は、その上にエピタキシャル成長可能であって、水若しくは薬液によって剥離し得る層である請求項６〜１１のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等の電子デバイスに使用されるＳＯＩ（Silicon On Insulator）基板及び該基板の製造方法に関する。
【背景技術】
【０００２】
絶縁体上にシリコン活性層を有するＳＯＩ基板は、ＬＳＩ等の電子デバイスの基板として使用されつつある。このＳＯＩ構造を作るには、大きく分けてＳＩＭＯＸ法と貼り合わせ法が知られている。
【０００３】
（ＳＩＭＯＸ（Separation by implanted oxygen）法）
ＳＩＭＯＸ法と呼ばれる方法は、高濃度の酸素をシリコン基板に高加速イオン注入し、これを熱処理することによって、シリコン結晶内部にＳｉＯ２層を形成すると共にシリコン表面近傍に再結晶化したシリコン層ができることを利用したＳＯＩ基板の作成方法である。
【０００４】
この方法は、イオン注入深さの制御は精度良くできるため、表面近傍にできる再結晶シリコン層の膜厚の均一性は良いが、熱処理時に非単結晶ＳｉＯ２層ができ、その上に再結晶シリコン層ができるため、この再結晶シリコン層内には多数の結晶欠陥が発生する。この結晶欠陥低減に多くの努力がなされてきたが、本質的ともいえる欠陥発生の機構であるために、未だ克服できていない。今後もこの欠陥低減は難しいと考えられる。
【０００５】
（貼り合わせ法）
そこで提案されたのがウエーハ貼り合わせ法であり、ＰＡＣＥ(Plasma assisted chemical etching)、Ｕｎｉｂｏｎｄ、ＥＬＴＲＡＮ等の貼り合わせ方法が知られている。
【０００６】
（１）ＰＡＣＥ法
ＰＡＣＥ法というのは、酸化表面をもつシリコンウエーハ表面ともう一枚のシリコンウエーハとを対面させて貼り合わせ、一方のウエーハを研磨してＳＯＩ基板をつくるものであり、厚膜ＳＯＩ基板技術として用いられている。しかしながらこの方法は、ＳＯＩ層の厚さ制御をすべて研摩に頼るものであることから、薄いＳＯＩ層が要求される場合には適用困難であるほか、1枚のＳＯＩ基板作製に２枚のウエーハが必要になるという欠点があった。そこで以下に述べるＵＮＩＢＯＮＤ法やＥＬＴＲＡＮ（Epitaxial Layer TRANsfer）方がＳＯＩ作製技術として主流になりつつある。
【０００７】
（２）ＵＮＩＢＯＮＤ法
この方法は、シリコン基板表面に酸化膜を形成し、酸化膜を通して水素のイオン注入を行い、これを支持基板と貼り合わせた後、熱処理し、前記水素注入位置で剥離してＳＯＩ基板を形成する方法（以下、水素イオン剥離法と呼ぶ）である。
【０００８】
次に、図１に基づいて、水素イオン剥離法によるＳＯＩ基板の形成工程を説明する。
【０００９】
まず、シリコン基板１とシリコン支持基板２をそれぞれ用意する（図１（ａ）および（e））。通常、シリコン基板１としては、（１００）面もしくは（１００）面から微傾斜を持つ面を主面とするシリコンウエーハを用いる。支持基板２についても同様のシリコンウエーハが用いられる。
【００１０】
次に、シリコン基板１の表面にシリコン酸化膜３を形成する（図１（ａ））。このシリコン酸化膜３は、最終的に形成されるＳＯＩ構造の絶縁膜となるので、その膜厚は、最終的にＳＯＩ基板上に形成されるデバイスが要求する埋め込み酸化膜厚である。
【００１１】
次に、シリコン基板１の表面からシリコン酸化膜３を通して水素のイオン注入を行う（図１（ｂ））。後に行う熱処理により、水素イオン注入高濃度領域４で剥離が生じ、シリコン酸化膜３と水素注入高濃度領域４の間に残ったシリコン層５がＳＯＩ活性層５となる。従って、この水素のイオン注入は、所望の活性層５膜厚が得られるように加速エネルギーを制御する。
【００１２】
次に、シリコン基板１とシリコン支持基板２とを、互いの表面が接触するように重ね合わせ（図１（ｃ））た状態で熱処理する。第１段階の熱処理は比較的低温（４００〜６００℃程度）で行う。この第１段階の熱処理の目的は、重ね合わせたシリコン基板１及び支持基板２を密着させると同時に、シリコン基板１内にイオン注入された水素４の位置で剥離を起こすことにある（図１（ｄ））。シリコン基板１内にイオン注入された水素４は、昇温過程で（１１１）面、あるいは表面に平行な（１００）面に凝集し、微小な空洞を形成する。
【００１３】
支持基板２がなければ、４００〜６００℃の熱処理で発生する水素ガスの圧力で表面層に剥がれが生じる。支持基板２がある場合には、薄いＳＯＩ活性層５およびシリコン酸化膜３を支持基板２側に残してシリコン基板１の剥離が生じ、ＳＯＩ構造が得られる。次に１０００℃以上の比較的高温で熱処理する。第２段階の熱処理の目的は、支持基板２とシリコン酸化膜３間の結合を強化するものである。
【００１４】
しかし、剥離後の表面層にはまだ水素が欠陥として存在するなど乱れがある。そのため表面層を１０ｎｍ程度、ＣＭＰ(Chemical Mechanical Polishing)により除去する必要があるため、ウエーハ全面で均一な厚さをもったＳＯＩ層の形成は困難である。
【００１５】
なお、この水素イオン剥離法によるＳＯＩ基板形成を繰り返す際には、上記第１の熱処理工程で取り去られたシリコン基板１は、次回の工程におけるシリコン基板１または支持基板２として再利用することが可能であるためにコスト削減に有効であると言われている。しかし、この基板表面も乱れがあるために再利用にあたってはＣＭＰ等の事前処理が必要ではある。
【００１６】
（３）ＥＬＴＲＡＮ法
ＥＬＴＲＡＮ法を図２に基づいて説明する。ＥＬＴＲＡＮ法は先に述べたＵＮＩＢＯＮＤ法とは異なり、水素注入をしない。その代わりにまず、シリコン基板１の表面を陽極酸化により、ポーラスシリコン層６を形成する。ポーラスシリコン層６上に熱ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）によって熱ＣＶＤシリコンエピタキシャル層７を成長させる。シリコン層７の表面を熱酸化して、シリコン層を所定厚だけ残すように、熱酸化膜（ＳｉＯ2膜）８を形成する。熱酸化膜８上にシリコン支持基板２を貼り合わせる。次にポーラスＳｉ層６が弱いことを利用してジェットウオーターなどによりポーラスシリコン層部６で剥離させる。
【００１７】
次いで、露出したシリコン層７の表面を水素アニールすると、平坦な表面になってＳＯＩ基板の作製を完了するというものである。すなわち、先に述べたＵＮＩＢＯＮＤ法との決定的違いは剥離方法であり、ＵＮＩＢＯＮＤ法が水素イオン注入、熱処理でのボイドを利用して剥離するのに対し、ＥＬＴＲＡＮ法ではポーラスシリコン部６を剥離に使うということにある。
【００１８】
もう一つの違うところは、ＥＬＴＲＡＮ法ではポーラスシリコン層６上へのエピタキシャル成長が必須なことである。最後の水素アニールでＳＯＩ層６表面は充分に平坦化するということについては疑問が残るが、それを除いてもＳＯＩ層の膜厚の均一性は、シリコンエピタキシャル層７の膜厚均一性によって決定するので、数１０ｎｍの均一なＳＯＩ層を得ることは困難である。
【００１９】
なお、このようにＥＬＴＲＡＮ法は極めて巧妙な方法であるが、陽極酸化膜の形成を２段階でする必要があったり、エピタキシャル成長前に熱処理をしてポーラス状態を変化させる必要があったりするようなので、容易に追試できるものではなく、高度のノウハウがこの技術には存在するようである。
【００２０】
（４）ＡＬＥ（Atomic Layer Epitaxy）−ＥＬＴＲＡＮ法
このＥＬＴＲＡＮ法のエピタキシャル成長に原子層成長を適用した特許公開２００３−１４２６６３について、図３に基づいて説明する。エピタキシャル成長層を原子層（ＡＬＥ）成長にしたことを除けば、基本的にはＥＬＴＲＡＮ法と同じものである。
【００２１】
絶縁層上に半導体層（特にＳＯＩ活性層）が形成されている半導体基板（特にＳＯＩ基板）において、前記半導体層の少なくとも一部がＡＬＥ（Atomic Layer Epitaxy:原子層エピタキシャル成長：以下、同様）によって形成されていることを特徴とする半導体基板に係るものである。そしてこの発明が述べるところは、第１の基板１（例えばシリコン基板）上に多孔質層（特にポーラスシリコン層）６´を形成する工程と、前記多孔質層６´上に、少なくとも一部が原子層エピタキシャル成長（ＡＬＥ）層からなる半導体層９（特にＳＯＩ層）を形成する工程と、同半導体層９上に絶縁層１０を形成する工程と、同絶縁層１０を介して第２の基板（例えばシリコン支持基板）２を貼り合わせる工程と、前記第１の基板１を除去する工程と、前記多孔質層６´を除去する工程とを有する、半導体基板（特にＳＯＩ基板）の製造方法を提供することにある。
【００２２】
この製造方法によれば、公報中で、ＳＯＩ活性層の如き半導体層９の少なくとも一部をＡＬＥによって原子層エピタキシャル成長させているので、半導体層を原子層レベルで膜厚制御して均一に形成することができ、特にＳＯＩ活性層の膜厚ばらつきに起因する完全空乏型ＳＯＩトランジスタのＶthばらつきをほぼ零にすることが可能となると述べている。
【００２３】
しかも、この半導体層９を有する半導体基板を製造するために、第１の基板上に形成した多孔質層６´上に、少なくとも一部が原子層エピタキシャル成長層からなる半導体層９を形成し、この半導体層９上に絶縁層１０を形成し、この絶縁層１０を介して第２の基板２を貼り合わせ、前記第１の基板１及び前記多孔質層６´を除去しているので、いわゆる貼り合わせ法に基づくことから、活性層として形成される前記半導体層の結晶性及び埋め込み絶縁層との界面特性が良好となると共に、ＡＬＥによる原子層エピタキシャル成長のために膜厚均一性も良好となり、デバイス特性に影響を与えるこれらの物理的パラメータを両立させることができるとしている。
【００２４】
ＥＬＴＲＡＮの如き公知の手法では、ポーラスシリコン６上に形成されたシリコンエピタキシャル層をＳＯＩ活性層に加工するものであり、この場合はシリコンエピタキシャル層の膜厚均一性が最終的なＳＯＩ活性層の膜厚均一性を決定するので、ポーラスシリコン６上にシリコンエピタキシャル層を形成するにあたり、従来のＣＶＤ法ではなく、原子層エピタキシー（Atomic Layer Epitaxy：ＡＬＥ）を適用することにより、原子層レベルで膜厚が制御されたシリコン結晶層が形成可能であるとした。
【００２５】
即ち、ＡＬＥにより原子層レベルで膜厚を制御することによって、マクロ及びミクロのいずれでも、せいぜい１原子層程度の膜厚分布しか存在しないように制御可能となり、これによって特にＳＯＩ活性層の膜厚が均一となり、そのばらつきに起因する完全空乏型ＳＯＩトランジスタのＶthばらつきをほぼ零にすることが可能となったと述べられている。
【００２６】
こうしたＡＬＥによる成膜法は、堆積面の吸着サイトを利用した原子層レベルの成長によるものであるため、熱ＣＶＤによる場合に比べて均一な堆積が可能となり、また堆積面への物理的付着によるＭＢＥ（Molecular Beam Epitaxy）法などと比べると生産性良く均一な成膜を行うことができる。しかも、ＡＬＥによる成膜は、原子層レベルでの堆積であるため、量子物理学的な現象を利用した高速量子デバイスを提供することができると述べている。
【００２７】
ところでＭＩＳ構造を作った場合の最大空乏層幅Ｗmax は次式で与えられることが知られている。
Ｗmax ＝（２εsiε0２φF／ｑＮA）1/2 ---（１）式φF＝（ｋＴ／ｑ）ln（ＮA ／ｎi ）＝０．０２５９ｌｎ（ＮA／１．５×１０10） （Ｔ＝３００Ｋの場合）
ここで、εsi：シリコンの比誘電率、ε0：真空の誘電率、ｑ：素電荷ＮA：不純物濃度、ｋ：ボルツマン定数、Ｔ：温度
この最大空乏層幅Ｗmaxに対してＳＯＩ層が厚いか、薄いかによりＭＩＳトランジスタはそれぞれ部分空乏型、完全空乏型で動作する。部分空乏型ＳＯＩ・ＭＯＳＦＥＴは、しきい値電圧を高く設定できるため、トランジスタのスタンバイリーク電流を低く抑えることができる。一方、完全空乏化ＳＯＩ−ＭＩＳＦＥＴは、短チャネル効果の抑制、パンチスルー耐圧の向上、サブシュレッショルド係数の改善、そしてチャネル移動度の増大などの利点がある。
【００２８】
実際、M.J.Sherony, et al.,"Minimization of Threshold Voltage
Variation in SOI MOSFETs", Proceedings 1994 IEEEE International SOI
Conference,pp.131-132, Oct., 1994 によれば、しきい値電圧Ｖt がＳＯＩ層の膜厚ｔsiに依存せず一定の値を維持している領域は、部分空乏型ＭＯＳＦＥＴになっており、一方、しきい値Ｖt がＳＯＩ層の膜厚ｔsiの低下と共に低下している領域は、完全空乏型ＭＯＳＦＥＴなっていることが示されている。
【００２９】
ここでデバイスに求められるＳＯＩ層の厚さについての具体例を前掲文献を参考に示す。前掲文献によればＳＯＩ層の膜厚ＴSOI2＝５９ｎｍ、チャネル領域の不純物濃度ＮA＝５×１０17cm-3では部分空乏型ＳＯＩ・ＭＯＳＦＥＴであり、ＳＯＩ層の膜厚ＴSOI1＝５９ｎｍ、チャネル領域の不純物濃度ＮA＝２×１０17cm-3では完全空乏型ＳＯＩ・ＭＯＳＦＥＴになるとしている。
【００３０】
すなわち、部分空乏型、完全空乏型によらずＳＯＩ層の厚さは数十nmと極めて薄いものである。特に多くの利点がある完全空乏型のＳＯＩ−ＭＩＳＦＥＴでは前掲文献で述べられているようにしきい値電圧がＳＯＩ膜厚で変化するため、ＳＯＩ膜厚の均一性への要求が厳しく、±５％以内でなければならない。現在、ウエーハ・サイズの主流は３００ｍｍ直径であり、この大きなウエーハ内で数十ｎｍ厚のＳＯＩ層の均一性を保障する必要がある。先に述べたように水素イオン剥離法においては剥離後に１０ｎｍ程度のＣＭＰ工程が必須であるが、ウエーハ全体でのＳＯＩ層の厚さバラツキは±２０％を超えてしまい、デバイス要求を満たさない。
【特許文献１】半導体基板及びその製造方法：特許公開２００３−１４２６６３
【非特許文献１】貼り合わせSOIウエハーの今後の展開：応用物理, 第66巻, 第11号，p.1220(1997)）
【非特許文献２】0.1μm時代の高品質SOIウエーハー技術：応用物理、第71巻、第9号、p.1102(2002)
【発明の開示】
【発明が解決しようとする課題】
【００３１】
さて、従来技術の最後で述べたＡＬＥ成長を適用したＥＬＴＲＡＮ法について提案された特許公開２００３−１４２６６３では上記のようなＳＯＩ層の厚さバラツキは解決されたとしている。しかし、ポーラスシリコン層上に１００層相当のＡＬＥ成長を行っても成長表面が平坦化することはなかった。
【００３２】
また、ＡＬＥ成長するとポーラスシリコンの隙間にもシリコンが成長してしまい、絶縁膜のついたウエーハと貼り合わせた後でのポーラスシリコン部での剥離も不可能になることがわかった。いみじくも特許公開２００３−１４２６６３の発明者はこのようにポーラスシリコン上にＡＬＥによる成長を行うこと自体、これまでの手法からは想定しえないことであると述べているが、成長速度が限りなく遅いＡＬＥではポーラスシリコンのポーラス性を損うことなく、かつ１００Ａ程度の膜厚で表面平坦なエピタキシャル層を得るのは想定どおり困難であるという結果しか得られなかった。
【００３３】
特許公開２００３−１４２６６３においても以下の記述がある。
すなわち、“多孔質層上に熱ＣＶＤ（Chemical Vapor Deposition：化学的気相成長：以下、同様）によって熱ＣＶＤエピタキシャル層を形成した後、この熱ＣＶＤエピタキシャル層上にＡＬＥによって前記原子層エピタキシャル成長層を形成して、前記半導体層を形成すれば、前記熱ＣＶＤエピタキシャル層によって前記多孔質層上の表面状態を向上させて、ＡＬＥによる前記半導体層を結晶性良く成長させることができる。前記ポーラスＳｉ層上に熱ＣＶＤエピタキシャル成長によって熱ＣＶＤエピタキシャルＳｉ層を形成し、この熱ＣＶＤエピタキシャルＳｉ層上にＡＬＥによって原子層エピタキシャルＳｉ層を形成して、前記Ｓｉ結晶層を形成するのがよい。”というものである。
【００３４】
すなわち、現実的には図３に示すようにシリコンのエピタキシャル層（ＳＯＩ層）９は、熱ＣＶＤ層１１とＡＬＥ層１２の２つの層からなるものであり、最初に熱ＣＶＤによってポーラスシリコン層６´の空隙を埋めることなくエピタキシャル表面を平坦化するという、本発明者にとってもきわめて納得のいくものである。
【００３５】
（図３(b)では、ＡＬＥ層１２の表面を酸化した状態、すなわち酸化膜層１０が形成された状態を示している。これを図４に基づいて、更に詳しく説明する。
【００３６】
図４は、はポーラスシリコン層６´の上にＡＬＥ成長した場合（a）であって、通常の成長速度で熱ＣＶＤ成長した場合の模式的断面構造を示している。
【００３７】
良く知られているように、ＡＬＥ成長はコンフォーマルなエピタキシャル成長層１２ａができるので、図４（a）に示すように、ポーラスシリコン層６´を構成する柱状構造の全面を均等に覆うように成長し、ポーラスシリコン層６´の空隙を埋めてしまうまで成長表面の平坦化は達成されない。一方、図４（ｂ）に示すように、一般的な成長速度の速い場合は、ポーラスシリコン層６´の空隙を埋めることのないエピタキシャル層１２ｂが形成されることは、結晶成長に従事する者の広く知るところである。
【００３８】
すなわち、ポーラスシリコン層６´上に表面が平坦になるまで、多大の成長時間を覚悟して直接ＡＬＥ成長するならば、貼り合わせ法に肝心なポーラスシリコン層６´の空隙は完全に埋まり、剥離プロセスが不可能になるわけである。
【００３９】
この記述の反映と考えられるが、特許公開２００３−１４２６６３の請求項１では“絶縁層上に半導体層が形成されている半導体基板において、前記半導体層の少なくとも一部がＡＬＥ（Atomic Layer Epitaxy:原子層エピタキシャル成長：以下、同様）によって形成されていることを特徴とする半導体基板”となっている。この場合の少なくとも一部というのは、実際には全部を含まないものである。上記したように完全にＡＬＥにすると、剥離プロセスが不可能になるからであり、該公報の方法によっては、ＡＬＥ単独のＳＯＩ層は形成し得ないからである。
【００４０】
本発明者の実験によっても、特許公開２００３−１４２６６３の記述にあるように成長速度の速い熱ＣＶＤをまず施した後にＡＬＥ成長を行えば、ポーラスシリコン層６´のポーラス性を保持でき、かつＡＬＥ成長層表面の平坦化も達成できることは認められた。しかし、ポーラス層６´で剥離して残ったＳＯＩ層９は、熱ＣＶＤ層１１の厚さとＡＬＥ層１２の厚さの和となるため、ＳＯＩ層９の厚さのバラツキは、熱ＣＶＤ層１１の厚さのバラツキで解決することが困難な問題があることがわかった。
【００４１】
この発明は、ＳＯＩ層の厚さのバラツキの無いＳＯＩ基板及び該ＳＯＩ基板の製造方法を提供することを目的とする。しかして従来、ＳＯＩ層として全てがＡＬＥ成長で作成したＳＯＩ層とすれば、厚さのバラツキの無いＳＯＩ層とできるが、このようなＳＯＩ基板は現実には知られていない。このような基板を従来法で作成することは不可能であったからである。
【課題を解決するための手段】
【００４２】
上記目的を達成するため本発明者は鋭意研究の結果、シリコン基板上にエピタキシャル剥離層を介してＡＬＥ成長でＳＯＩ層を形成し、ボデイウエーハを貼り付けた後、前記エピタキシャル剥離層を溶解除去することによって、全てがＡＬＥ成長で作成したＳＯＩ層が形成できるという驚くべき事実を見出し、本発明に到達した。しかして従来、エピタキシャル剥離層を利用した貼り合わせ法は知られていないし、このような発想も全く知られていない。
【００４３】
即ち本発明は、ＳＯＩ基板のＳＯＩ層を、ＡＬＥ成長単独で作成したＳＯＩ層としたことを特徴とする。
【００４４】
要するに本発明のＳＯＩ基板は、ボデイウエーハ上に、直接ＡＬＥ成長で作成したＳＯＩ層を有する（請求項２）。該ボデイウエーハは、前記ＳＯＩ層とは熱膨張係数の異なる材料とするのが、引っ張り応力を受けたＳＯＩ層が形成できることから好ましい（請求項３）。ボデイウエーハとしては、ＳｉＣであるのが好ましく（請求項４）、ＳｉＣとしては、非結晶体であるのが好ましい（請求項５）。
【００４５】
本発明のＳＯＩ基板の作成方法は、シリコン基板上に（格子整合した）エピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でシリコン含有層を成長させる工程と、を有することを特徴とする（請求項６）。
【００４６】
上記のようにして形成したウエーハの成長面と、表面酸化した他のウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造し（請求項７）、貼り合わせたウエーハから、前記剥離層を溶解除去することによって、原子層エピタキシャル成長したシリコン含有層を酸化したシリコンウエーハ上に形成（移動）せしめることができる（請求項１１）。
【００４７】
前記貼り合わせたウエーハは、原子層エピタキシャル成長で成長させたＳｉ含有層を酸化して形成した酸化膜と、ボデイウエーハの表面とを密着させることによって、製造することができる（請求項８）。
【００４８】
前記酸化膜は、前記原子層エピタキシャル成長で形成したＳｉ含有層表面を酸化した後、ＣＶＤを用いて形成した酸化膜とすることができる（請求項９）。
【００４９】
前記原子層エピタキシャル成長で成長させたシリコン含有層を酸化して形成した酸化膜と、表面酸化したボデイウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造することができる（請求項１０）。
【００５０】
前記エピタキシャル剥離層は、エピタキシャル成長可能であって、水若しくは薬液によって剥離し得る層である（請求項１２）。
【発明の効果】
【００５１】
本発明によれば、ＳＯＩ層の全てがＡＬＥ成長により形成されているので、原子層単位レベルで厚さが均一なＳＯＩ基板が再現性よく得られるから、所望のしきい値電圧で動作する完全空乏型ＳＯＩ−ＭＯＳＦＥＴがウエーハ全面で得られるという従来技術では得られなかった絶大な効果を奏する。更に、ＳＯＩ構造完成後に残るＡＬＥウエーハは、特別な処理をすることなく、何度でも繰り返し使用できるため、材料費と工数でのコスト削減効果が極めて大きい。
【発明を実施するための最良の形態】
【００５２】
次に、本発明の一実施例としてのＳＯＩの製造方法を図５の図面に基づいて説明する。
（剥離層１０２の形成）
【００５３】
まず、1枚のシリコン基板（以後、ＡＬＥ基板１とする。）にＡｌＮ層（本発明においては一般化して剥離層１3と呼ぶ。）を形成する。ＡｌＮ層は、ＴＭＡ（トリメチルアルミニウム）とＮ２Ｈ４（ヒドラジン）を原料ガスとして用い、ｌｌｌ属元素Ａｌに対するＶ族元素Ｎの比（通常Ｖ／ｌｌｌ比と呼ぶ）を数百として供給し、基板温度６５０℃でのＭＯＣＶＤで形成した。試行の限りではあるがＡｌＮの厚みは２ｎｍほどとした。ＡｌＮは通常、ウルツ鉱型結晶でシリコンとは結晶型が異なるが、上記の条件で形成すると、シリコンと同じ立方晶型の構造となる。格子定数についても異なるものであるが、２ｎｍ程度の薄膜にすると結晶欠陥の発生も抑制できる。
【００５４】
この実施例においては剥離層１３を全てＡｌＮにしたが、ＣａＦ２などエピタキシャル成長可能な材料であって、シリコンとＳｉＯ２を溶かさず、エピタキシャル剥離層を溶解するような薬液を選択できるならば、剥離層１３はどのような材料であっても差し支えない。
【００５５】
この実施例では、エピタキシャル剥離層１３としてＡｌＮとＣａＦ２を使用したのは、これらの材料がいずれも水溶性であるためである。同様に水溶性の材料としては、ＡｌＰやＡｌＡｓあるいは数％のＮを含んだＡｌＰ、ＡｌＡｓ等が挙げられるが、これらは本発明の貼り合わせＳＯＩウエーハを作製するのにたいへん都合のよい材料である。格子定数がシリコンに極めて近く、シリコン基板上に厚いエピタキシャル層でも容易に形成できることと、やはり水溶性であるためである。
（ＳＯＩ層９の形成：ＡＬＥ工程）
【００５６】
次に、シリコンを原子層エピタキシャル（ＡＬＥ）技術を用いて成長させる。シリコンやゲルマニウムのような単体元素を原子層成長させる場合には、基板と原料ガスが完全には反応しない特定の温度に保持しながら原料ガスを飽和吸着させ、（１）その吸着層をほかのガスと反応させて，吸着層中の不要原子を脱離させる方法と、（２）その吸着層を瞬時加熱や光照射により分解させる方法とがある。
【００５７】
前者の例として、ＳｉＨ２Ｃｌ２を原料ガスとして用い、Ｈ２により還元させることによって，１サイクル当たり1原子層の成長が確認されている。後者の例として、Ｇｅ（Ｃ２Ｈ２）２Ｈ２を飽和吸着させ，Ａｒレーザ加熱によって，Ｇｅの1原子層成長が確認されている。
【００５８】
ハイドライド系原料ガスを用いた例として、Ｓｉ２Ｈ６を吸着させ、ＡｒＦレーザ光照射によりシリコンの1原子層成長が確認されている。更に、数Ｐａ以上の高分圧下でＳｉＨ２やＧｅＨ２を流した状態で、Ｘｅフラシュランプ光照射により、シリコンやゲルマニウムの原子層成長の可能性が示されている。
【００５９】
以上、いずれの方法を採用してもよいが、本発明に至った原子層成長を、図６に基づいてまず説明する。
【００６０】
図６は、シリコン超薄膜の気相成長に用いる反応チェンバーとその周辺の主要な部分を示す横断面図である。図６（a）で１５はステンレス製のチェンバー、１６は基板１７の加熱ステージであり、チェンバー１５の上面は、Ｏリングシールを介して合成石英でできた石英窓１８によって閉じる構造となっている。
【００６１】
基板加熱ステージ１６は、石英等でつくられた柱１９でチェンバー１５から浮かすことでチェンバーの過度な加熱を防止すると共に基板過熱パワーの省電力化を図っている。ＡＬＥの原料ガスは、バルブ２１を開けばステンレス管２０より供給されるが、チェンバー１５の直前に合成石英で作られた石英導管２３を用意した。石英導管２３とステンレス管２０およびチェンバー１５とは、Ｏリングシール継ぎ手２２で連結されている。なお、石英導管２３を上面より覗いた図は図６（ｂ）のようになっており、扁平な構造としてここでのガス流速を弱めるとともに、後に述べる紫外光３３照射効率を高めている。
【００６２】
チェンバーよりバルブ２４を介して接続されたステンレス管２５は、真空排気のための管であり、ターボ分子ポンプに接続されている。後に説明するが紫外光の役割は原料ガスの分解にあるが、紫外光源として低圧水銀ランプを用いた。またフラッシュ加熱用ランプ光の役割は、電流加熱されたシリコン基板表面を瞬時にさらに加熱するものである。
【００６３】
上記の他に図示はしないが、この装置のチェンバー側壁には基板加熱用の電流投入端子や温度測定用の熱電対測定端子、さらには実験のバリエーションを広げるために複数のステンレス配管がバルブを介して接続され必要に応じて各種のガスの導入が可能になっている。
【００６４】
次に、図６に示す装置でのＡＬＥ成長を説明する。実施例ではまずバルブ２１を閉じた状態でバルブ２４を開として、チェンバー１５内を充分に真空排気し、基板温度を上昇させた。基板温度が３００℃から３８０℃に上昇し安定した後、原料ガスとしてＳｉ２Ｈ６（ジシラン）を用いた成長を開始する。ＡＬＥ成長のプロセスを図７のタイムチャートで示す。
【００６５】
開始前の状態は真空排気状態なので、図７のタイムチャートの左端のようにバルブ２４が開でバルブ２１が閉であり、紫外光３３および加熱用ランプ光２６共に消光状態にある。ＡＬＥ層の形成は、次の吸着・脱離プロセスで達成される。
【００６６】
（１）バルブ２４を閉じた後、紫外光２３をオンした状態で、バルブ２１を開き、原料ガスＳｉ２Ｈ６を分圧にして５×１０-5気圧ほど導入し、１０秒間ほど保持してシリコン基板１７表面に吸着層を形成する。
【００６７】
（２）バルブ２１を閉じ、紫外光３３をオフし、バルブ２４を開いて真空排気を開始し、５秒ほど経過したら加熱用ランプ光をオンして、吸着層を構成するシリコン以外の余剰な化学種を脱離させる。この間はおよそ３０秒である。
【００６８】
吸着プロセスにおける紫外光はその１８４ｎｍ付近の輝線が、Ｓｉ2Ｈ6を分解する作用をすると考えられ、基板表面に吸着する化学種はＳｉＨ２の形をとっていると考えられる。
【００６９】
脱離プロセスでの加熱用ランプによるシリコン基板の表面温度は、明確にはわからないが、ＡｌＥ実験と同一条件で行ったシリコン基板上に置かれた１mgほどの微小なＴｅ（融点４５０℃）がランプ加熱開始後５秒以内に溶融し、同じく１mgほどのＳｂ（融点６３０℃）が１０分間加熱しても溶融しないという条件に決定した。過去の基礎的な実験結果を参酌すれば、基板の表面温度は５５０℃近辺になっていると考えられる。
【００７０】
図７において、1サイクルと記載したプロセスを踏むことによって、1原子層の層シリコンが積まれることになる。２５サイクルのプロセスの終わったウエーハで成長層の膜厚を測定したところ、ウエーハ全面で５．５ｎｍを中心に±０.３ｎｍの範囲（測定誤差も含む）にあった。
【００７１】
以上のようにしてＡＬＥ成長したシリコン層が得られたが、先に述べたようにＡＬＥの手法にこだわるものではない。吸着化学種によっては1サイクルで約０．６原子層がつくという報告もなされているが、これらもＡＬＥと呼ぶにふさわしいものであり、これらの手法を用いても良い。なお、ＡＬＥの説明を装置図面である図７において行ったため、図６において基板１７としたものは、ＡＬＥが終わった段階では図５における（ｂ）の状態を表し、ＡＬＥ層が出来上がるわけである。
【００７２】
なお、貼り合わせ法による種々のＳＯＩ基板の作成法を以下に説明するが、各図で剥離層、ＡＬＥ層と呼ぶものはそれぞれすべて図５における剥離層１３、ＡＬＥ層９と同様の方法によって作られるものなので、この点については以下に詳しくは説明しない。
（貼り合わせ実施例１）
図５の（ｃ）から始まる貼り合わせ工程は以下のようになされる。まず、上記で作製したウエーハとは別のシリコンウエーハ２を通常の方法で熱酸化する。これが図５（e）に横断面図で示したものである。このウエーハ２をボデイウエーハＢと呼んでおく。
【００７３】
図５（b）は、上記工程で作られたシリコンのＡＬＥ成長を終えたウエーハの断面図である。このウエーハをＡＬＥウエーハＡと呼ぶ。次に貼り合わせであるが、ボデイウエーハＢの酸化膜１４面とＡＬＥウエーハＡのＡＬＥ面９を対抗させて密着させ、４００℃から６００℃の温度で熱処理すれば、貼り合わせウエーハを示す図５（ｃ）の状態が完成する。
【００７４】
次に、貼り合わせたウエーハを煮沸した純水につけておくと剥離層１３が溶解し、図５（ｄ）のようにＡＬＥ成長したシリコン層９がボデイウエーハＢの酸化膜１４上に移り、ＳＯＩウエーハが完成する。なお、この後で出来上がったＳＯＩウエーハを１０００℃ほどで窒素中などで熱処理すると、ＳＯＩ層の酸化膜への密着強度が上がり、最終的なデバイス適用ができるＳＯＩウエーハが完成する。
【００７５】
ここで特記すべきは、ＳＯＩウエーハ完成で役割を終えたＡＬＥウエーハ１についてである。エピタキシャル剥離層は煮沸した純水に溶解し、エピタキシャル剥離層成長前と同じ表面をもったシリコンウエーハ１が残るだけである。すなわち、純水中での煮沸による自然酸化膜を希薄なフッ酸等で取り除くだけで再びＡＬＥウエーハ１として使用できる。従来の貼り合わせ法では、ＳＯＩ形成後に役目を終えたウエーハは表面に凹凸が残るために再使用するには表面を化学機械研磨等を施す必要があり、その後の洗浄工程も必須で多大な工数を要したのとは大きな違いであり、コスト削減効果は著しいものがある。
（貼り合せ実施例２）
【００７６】
図８は貼り合わせ法の第２の実施例を示すものである。この実施例ではＡＬＥ層９を形成した後にＡＬＥ層９表面に酸化膜１４を形成（図６（ｂ）の状態）し、ボデイウエーハＢと貼り合わせる（図６（ｃ）の状態）以外は、第1の実施例と同様である。なお、第1の実施例との構造的な違い、完成したＳＯＩ基板におけるＡＬＥ層９と酸化膜１４´の界面が、第1の実施例では貼り合わせた界面であるのに対して、第２の実施例では熱酸化された界面となっていることである。
（貼り合わせ実施例３）
【００７７】
酸化膜１４´の形成が異なる以外は、第２の実施例と同様に行ったのが、図９に示す第３の実施例である。すなわち、ＡＬＥ層９を厚く形成するのは一般には時間がかかるので、ＡＬＥ層９の表面を僅かに熱酸化（例えば２nm厚）して熱酸化膜２７を形成した後に通常のＣＶＤ法を用いて所定の酸化膜厚となるようにＣＶＤ酸化膜２８を形成して酸化膜を所定の厚みとする方法をとった。
（貼り合わせ実施例４）
【００７８】
同様に酸化膜２７の形成において異なるのが、図１０に示す第４の実施例である。この実施例ではＡＬＥ層９ならびにボデイウエーハＢ双方の表面にそれぞれ酸化膜１４´および１４を形成し、これらを対向させて貼り付けるものである。
（貼り合わせ実施例５〉
【００７９】
貼り合わせ実施例１〜４においては、ＳＯＩ層は酸化膜を介してシリコン基板上に形成された例を示したが、この実施例５では、ＳＯＩ層が酸化膜を介してＳｉＣ基板上に形成される例を示す。すなわち、実施例５は図５、図８〜図１０と同様であるので図示しないが、図５、図８〜図１０の実施例においては、ボデイウエーハＢはシリコンであったが、本実施例においては単結晶ＳｉＣ（炭化ケイ素）を用いた。
【００８０】
図５に示したと同様にボデイウエーハＢであるＳｉＣを酸化して表面に酸化膜１４を形成する。ただし、ＳｉＣの酸化はＮＯ雰囲気中１３００℃で行った。この後のプロセスについては実施例１から４と同様に貼り合わせ、剥離層１３を溶解すればＳｉＣをボデイウエーハとしたＳＯＩ基板が完成する。
【００８１】
このＳｉＣをボデイウエーハとしたＳＯＩはいくつかの特徴を有する。第１に、ボデイウエーハがシリコンに較べて熱伝導に優れたＳｉＣであるために、ＳＯＩ層で動作するデバイスは駆動電流を大きくできるという付帯的効果が期待できる。第２に、ＳｉＣはシリコンに較べて熱膨張係数が大きい（熱膨張係数としてはシリコンでは〜２．５×１０-6、ＳｉＣでは〜４．５×１０-6である。）ので、貼り合わせ温度４００℃から６００℃で接着し、剥離層を溶融すればＳＯＩ層は４００℃貼りあわせでは８×１０-4、６００℃貼りあわせでは１．２×１０-3ほど圧縮されている。
【００８２】
圧縮された状態のでシリコンは担体移動度が高くなることが報告されており、デバイスの高速動作に対しても多大な効果をもつ。単結晶ＳｉＣウエーハサイズは現時点で最大4インチ直径ほどであり、価格もシリコンに較べて大幅に高い。しかし、前記したように付帯的メリットも大きい。ＳｉＣは良く知られているように多くの結晶系があり、結晶系の違いによっても熱膨張率が微妙に異なるので、ＳＯＩ層の歪の大きさは張り合わせ温度、ＳｉＣの結晶系の選択により適宜設計できる。
（貼り合わせ実施例６）
【００８３】
実施例５ではボデイウエーハとしては、単結晶ＳｉＣとした。ここではボデイウエーハとして焼結体ＳｉＣあるいはＣＶＤ−ＳｉＣを用いた例を示す。
こうしたＳｉＣは次のような方法で作られる。
（１）常圧焼結法：ＳｉＣ微粉末原料に焼結助材を添加して焼結
機械的強度が強いものができるが焼成収縮が大きく、寸法精度確保困難。大型製品は特に難しい。純度悪い。
（２）再結晶焼結法：焼結助材を用いずＳｉＣ極微粉末を２０００℃以上の高温で焼成、ＳｉＣ粉末の再配列、粒成長で焼結する。
【００８４】
寸法精度確保はできるが、数％−数十％の気孔が残り、機械的強度弱い。気密性向上、機械的強度強化に高温での溶融シリコンへの含浸処理をすることもある。
（３）反応焼結法：ＳｉＣ粉末と炭素粉末の混合成形体に高温で溶融シリコンを含浸する。
【００８５】
寸法精度確保、機械的強度も強い。
（４）ＣＶＤ法：純度は石英に近いがそれ自身で製品をつくることは時間的、コスト的に制約があるが、一部のボートやホルダーが製品化。
【００８６】
純度、製品の大きさ、寸法精度、機密性の観点から（２）あるいは（３）のＳｉＣが半導体装置の一部に適用されることが多い。特に高純度が要請される半導体プロセス用冶具には一般に主に（２）のＳｉＣにＣＶＤ法でコーテイングし、表面を緻密化し、気密性と機械的強度を増したものを用いる。
【００８７】
ここでは（３）と（４）で作られたＳｉＣをボデイウエーハとして採用した。（４）については一般的な半導体冶具に用いられるように（３）のＳｉＣにＣＶＤでコーテイングしたものを用いた。何れのＳｉＣもＳｉウエーハと同じような形状に仕上げたものである。実施例２の単結晶ＳｉＣウエーハは表面を鏡面研磨したものが容易に入手できる。しかし、通常入手できる（３）や（４）のＳｉＣの表面は１０μｍ以上の凹凸がある。そこでこれらについてはまず表面を鏡面研磨し、その後に実施例２の場合よりは低い温度、１１５０℃で酸化を行った。
【００８８】
たとえ鏡面研磨を行った後、酸化したとはいえ、酸化後の表面は単結晶Ｓｉや単結晶ＳｉＣを酸化した場合に較べて凹凸がある。これはここで用いたＳｉＣは非単結晶であり、多結晶体であるから、シリコン含浸処理したＳｉＣでは微細な組成揺らぎもあるためと考えられる。これらが原因で酸化後の表面には凹凸が残るため、酸化後の表面は再び鏡面研磨にかけた。
【００８９】
その後の貼り合わせプロセスについては前の実施例に準じるものである。この実施例の付加的メリットは実施例２の場合に単結晶ＳｉＣのウエーハ径がＳｉのウエーハ径に現時点で追いついていないのに較べ、いかような大きさ、あるいは形状にも対応できることである。もちろん、単結晶ＳｉＣに較べて価格的にも大幅に安くなるという付帯的効果も合わせ持つ。
【００９０】
ここで述べた非単結晶ＳｉＣはその種類によって単結晶ＳｉＣ以上に熱膨張率を変えることができるので、ＳＯＩ層の歪の大きさを単結晶ＳｉＣの場合以上に自由度を持って設計できるというメリットもある。なお、実施例５、６のようにＳｉＣをボデイウエーハとした場合には貼り合わせに先立ってＳｉＣ表面に酸化膜をつけておくプロセスを使うことが好ましい。なぜならば、ＳｉＣボデイウエーハを酸化せずに貼り合わせる場合には、貼り合わせ温度を高くしないと安定した貼り合わせが行えないためである。
【００９１】
以上、６つの実施例を示した。すべての実施例に共通なことは、ＡＬＥウエーハＡは、全て最初の状態で残るので、簡単に再利用することが可能であるから、コスト削減効果は多大となる。
【００９２】
また、この明細書ではシリコンのＳＯＩ層作製について述べたが、ＳＯＩ層がＳｉＧｅ層であったり、ＳｉＧｅとシリコンの多層構造であったり、あるいはＣ（炭素）を含有する場合においても、それぞれの層のＡＬＥ成長が可能であるので本発明が適用できることは言うまでもない。したがって、この明細書で述べるＡＬＥ層とはＳｉ、ＳｉＧｅあるいはＳｉＧｅＣ、あるいはそれらの多層構造を含むものであり、総括してシリコン含有層と呼ぶことにする。
【００９３】
実施例５および６ではボデイウエーハにＳｉＣを用いた例を述べ、歪をもったＳＯＩ層 をもったＳＯＩ基板ができることを示した。勿論、このボデイウエーハとしては他の材料を用いることもできることは言うまでもなく、ボデイウエーハの材料を選択するならば所望の歪量をもったＳＯI基板が得られる。
【００９４】
ＳｉＣの場合はシリコンより一般には熱 膨張係数が大きいのでＳＯＩ層は圧縮されるが、シリコンに較べ熱膨張係数の小さい材料を選択すれば、引っ張り応力を受けたＳＯＩ層も形成される。すなわち、実施例５および実施例が述べることは、ＳＯＩ層とは熱膨張係数の異なる材料をボデイウエーハに用いたＳＯＩ基板ということに集約される。なお、ボデイウエーハ用材料としてはシリコン酸化膜との密着性のよい酸化物あるいは酸化することで表面に酸化物を主体とする層が形成される材料が好ましい。
【産業上の利用可能性】
【００９５】
半導体デバイス製作用基板材料、特に現状あるいは近未来においては、ハイエンドの半導体デバイス用の基板材料に利用されるものである。
【図面の簡単な説明】
【００９６】
【図１】従来のＵＮＩＢＯＮＤ法によるＳＯＩ基板の形成工程を示す断面図である。
【図２】従来のＥＬＴＲＡＮ法によるＳＯＩ基板の形成工程を示す断面図である。
【図３】従来のＡＬＥ−ＥＬＴＲＡＮ法によるＳＯＩ基板の形成工程を示す断面図である。
【図４】ポーラスシリコン層上面に、（ａ）遅い速度と、（ｂ）速い速度、でエピタキシャル成長させた場合の模式的断面図である。
【図５】実施例１のＳＯＩ基板の形成工程を示す断面図である。
【図６】気相成長に用いるチェンバーとその周辺を示す横断面図である。
【図７】ＡＬＥ成長のプロセスを示すタイムチャートである。
【図８】実施例２のＳＯＩ基板の形成工程を示す断面図である。
【図９】実施例３のＳＯＩ基板の形成工程を示す断面図である。
【図１０】実施例４のＳＯＩ基板の形成工程を示す断面図である。
【符号の説明】
【００９７】
１・・・・・・・シリコン基板
２・・・・・・・支持基板、第２の基板、
３・・・・・・・シリコン酸化膜
６・・・・・・・ポーラスシリコン層
７・・・・・・・熱ＣＶＤシリコン層
８・・・・・・・熱酸化膜
９・・・・・・・半導体層、ＳＯＩ層
１０・・・・・・絶縁層
１１・・・・・・熱ＣＶＤシリコン層
１２・・・・・・ＡＬＥ層
１２ｂ・・・・・エピタキシャル層
１３・・・・・・剥離層
１４・・・・・・熱酸化膜
１４´・・・・・・ＣＶＤＳｉＯ２膜
２７・・・・・・熱酸化膜
２８・・・・・・ＣＶＤＳｉＯ２膜
Ａ・・・・・・ＡＬＥウェーハ
Ｂ・・・・・・ボデイウェーハ
【図１】
2006344865.tif 000003
【図２】
2006344865.tif 000004
【図３】
2006344865.tif 000005
【図４】
2006344865.tif 000006
【図５】
2006344865.tif 000007
【図６】
2006344865.tif 000008
【図７】
2006344865.tif 000009
【図８】
2006344865.tif 000010
【図９】
2006344865.tif 000011
【図１０】
2006344865.tif 000012