(57)【要約】【課題】メモリセルサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供すること【解決手段】不揮発性半導体記憶装置１は、トレンチ２０を有する基板１０と、そのトレンチ２０内を埋め、且つ、基板１０表面から突出するように形成された中心構造体６０と、その中心構造体６０に接するように基板１０上に形成された第２ゲート絶縁膜７０と、その第２ゲート絶縁膜７０上に形成された浮遊ゲート８０と、絶縁層８１を介して浮遊ゲート８０を覆うように形成された制御ゲート９０とを備える。中心構造体６０は、補助ゲート５０と、その補助ゲート５０の周囲を覆うように形成された第１ゲート絶縁膜４０とを備える。浮遊ゲート８０は、中心構造体６０側面にサイドウォール状に形成される。【選択図】      図３
2006012871.tif 000002
【特許請求の範囲】
【請求項１】
トレンチを有する基板と、
前記トレンチ内を埋め、前記基板表面から突出するように形成された中心構造体と、
前記中心構造体に接するように前記基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された浮遊ゲートと、
絶縁層を介して前記浮遊ゲートを覆うように形成された制御ゲートと
を具備し、
前記中心構造体は、
補助ゲートと、
前記補助ゲートの周囲を覆うように形成された第１ゲート絶縁膜と
を備え、
前記浮遊ゲートは、前記中心構造体側面にサイドウォール状に形成された
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記補助ゲートは、前記中心構造体内で、前記基板表面から突出するように形成された
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置であって、
前記中心構造体の下の前記基板中に形成されたソース領域と、
前記浮遊ゲートの一部の下の前記基板中に形成されたドレイン領域と
を更に具備する
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
消去動作時、前記制御ゲートに正電圧が印加される
不揮発性半導体記憶装置。
【請求項５】
（Ａ）基板上にマスク層を形成する工程と、
（Ｂ）前記マスク層を貫通し前記基板内部に至るトレンチ領域を形成する工程と、
（Ｃ）前記トレンチ領域内の前記基板及び前記マスク層の表面に第１ゲート絶縁膜を形成する工程と、
（Ｄ）前記トレンチ領域内に前記第１ゲート絶縁膜に囲まれるように補助ゲートを形成する工程と、
（Ｅ）前記マスク層を除去する工程と、
（Ｆ）前記基板上に、第２ゲート絶縁膜を、前記第１ゲート絶縁膜に接するように形成する工程と、
（Ｇ）前記第２絶縁膜上に、浮遊ゲートを、前記第１ゲート絶縁膜の外側面に接するようにセルフアラインに形成する工程と、
（Ｈ）前記浮遊ゲートを覆うように絶縁層を介して制御ゲートを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置の製造方法であって、
前記（Ｄ）形成する工程において、
前記補助ゲートは、前記基板表面から突出するように形成される
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、「トレンチ式のフラッシュメモリ」が開示されている。このフラッシュメモリは、トレンチを有する基板と、ゲート構造体と、トレンチの底部周辺の基板中に配置されるソース領域と、トレンチの頂部周辺の基板中に配置されるドレイン領域とを備えている。そのゲート構造体には、トレンチ中において外側から内側へ順番に、トンネル酸化物層、浮遊ゲート、ゲート誘電層、制御ゲートが配置されている。また、それらトンネル酸化物層、浮遊ゲート、ゲート誘電層によって、上記制御ゲートは包囲被覆されている。
【０００３】
また、「スプリットゲート型フラッシュメモリ」が知られている。このスプリットゲート型フラッシュメモリによれば、トランジスタをＯＮするためには、制御ゲートだけでなく、補助ゲート（選択ゲート）もＯＮにする必要がある。従って、浮遊ゲートから電荷が過剰に消去された場合においても、チャネル領域が常に導通状態になる過剰消去問題が防止される。また、ソースサイド注入（ＳＳＩ）により、ホットエレクトロンの注入効率は、スタックゲート型フラッシュメモリの場合と比べて、向上する。
【０００４】
また、特許文献２には、「トレンチスプリットゲート型フラッシュメモリ」が開示されている。図１は、この従来のトレンチスプリットゲート型のフラッシュメモリセルの構造を示す断面図である。このフラッシュメモリセルは、Ｐ型基板１００、深いＮウェル層１０２、及びＰウェル層１０４を含んでいる。深いＮウェル層の内部の高濃度にドープされた領域は、ソース領域１０６を形成している。そのソース領域１０６上の補助ゲート領域１０８は、ポリシリコン層（補助ゲート）１１０及び酸化物層１１２を含んでいる。ゲート１１４は、補助ゲート領域１０８の片側でＰウェル層１０４の上にある。ゲート１１４は、第一ポリシリコン層１１６、第二ポリシリコン層１１８、及び絶縁層１２０を有すしている。ドレイン領域１０７は、ゲート１１４の片側でＰウェル層１０４の内部に埋め込まれている。金属ケイ素化合物層１２２は、ドレイン領域１０７とポリシリコン層１１０の表面上に形成されている。
【０００５】
この特許文献２に開示された技術によれば、浮遊ゲート（第一ポリシリコン層１１６）は、マスクパターンを用いて形成される。よって、その浮遊ゲートのサイズは、最小加工寸法（Feature Size）Ｆ以上となる。この時、メモリセルのチャネル方向のサイズの最小値は“２×Ｆ”であり、そのメモリセルの面積の最小値は、原理的には“４×Ｆ２”である。
【０００６】
近年、フラッシュメモリは大容量化の一途を辿っており、メモリセルサイズの更なる縮小、集積密度の更なる向上、ビットコストの更なる低減が望まれている。
【０００７】
【特許文献１】特開２００４−２３０９３号公報
【特許文献２】特表２００２−３７３９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、メモリセルサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明に係る不揮発性半導体記憶装置（１）は、トレンチ（２０）を有する基板（１０）と、そのトレンチ（２０）内を埋め、且つ、基板（１０）表面から突出するように形成された中心構造体（６０）と、その中心構造体（６０）に接するように基板（１０）上に形成された第２ゲート絶縁膜（７０）と、その第２ゲート絶縁膜（７０）上に形成された浮遊ゲート（８０）と、絶縁層（８１）を介して浮遊ゲート（８０）を覆うように形成された制御ゲート（９０）とを備える。中心構造体（６０）は、補助ゲート（５０）と、その補助ゲート（５０）の周囲を覆うように形成された第１ゲート絶縁膜（４０）とを備える。本発明において、浮遊ゲート（８０）は、中心構造体（６０）側面にサイドウォール状に形成される。このサイドウォール状の浮遊ゲート（８０）は、フォトリソグラフィを用いずに形成されるため、そのサイズは最小加工寸法以下である。従って、メモリセル（２）のサイズが縮小され、集積密度が増加する。
【００１１】
また、上記補助ゲート（５０）は、上記中心構造体（６０）内で、基板（１０）表面から突出するように形成されると好ましい。これにより、チャネル領域（３３）における抵抗が減少する。
【００１２】
本発明に係る不揮発性半導体記憶装置（１）は、中心構造体（６０）の下の基板（１０）中に形成されたソース領域（３１）と、浮遊ゲート（８０）の一部の下の基板（１０）中に形成されたドレイン領域（３２）とを更に備える。
【００１３】
また、本発明に係る不揮発性半導体記憶装置（１）によれば、消去動作時に、制御ゲート（９０）に正の高電圧が印加される。この場合、ＦＮ（Fowler Nordheim）電流によって、浮遊ゲート（８０）に蓄積された電子は、絶縁層（８１）を通って制御ゲート（９０）に放出される。従って、第２ゲート絶縁膜（７０）の劣化が抑制され、装置の信頼性が向上する。
【００１４】
本発明に係る不揮発性半導体記憶装置の製造方法は、（Ａ）基板（１０）上にマスク層（１１、１２）を形成する工程と、（Ｂ）マスク層（１１、１２）を貫通し、基板（１０）内部に至るトレンチ領域（２２）を形成する工程と、（Ｃ）そのトレンチ領域（２２）内の基板（１０）及びマスク層（１１、１２）の表面に第１ゲート絶縁膜（４０）を形成する工程と、（Ｄ）トレンチ領域（２２）内に第１ゲート絶縁膜（４０）に囲まれるように補助ゲート（５０）を形成する工程と、（Ｅ）上記マスク層（１１、１２）を除去する工程と、（Ｆ）基板（１０）上に、第２ゲート絶縁膜（７０）を、第１ゲート絶縁膜（４０）に接するように形成する工程と、（Ｇ）その第２絶縁膜（７０）上に、浮遊ゲート（８０）を、第１ゲート絶縁膜（４０）の外側面に接するようにセルフアラインに形成する工程と、（Ｈ）その浮遊ゲート（８０）を覆うように絶縁層（８１）を介して制御ゲート（９０）を形成する工程とを備える。上記（Ｄ）形成する工程において、補助ゲート（５０）は、基板（１０）表面から突出するように形成されると好ましい。
【００１５】
このように、本発明によれば、浮遊ゲート（８０）は、第１ゲート絶縁膜（４０）の外側面に接するように“セルフアライン”に形成され、位置合わせ及びパターニングを行う必要がない。従って、補助ゲート（５０）と浮遊ゲート（８０）との間の距離がばらつくことが防止される。すなわち、製造されるメモリセル（２）の書き込み特性のばらつきが抑制される。
【発明の効果】
【００１６】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、メモリセルサイズが縮小され、集積密度が向上する。
【００１７】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、コストが低減される。
【００１８】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、書き込み特性のばらつきが抑制される。
【００１９】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００２０】
添付図面を参照して、本発明による不揮発性半導体記憶装置及びその製造方法を説明する。
【００２１】
（構造）
図２は、本発明に係る不揮発性半導体記憶装置の構造を示す平面図である。また、図３は、図２における線III−III’に沿った不揮発性半導体記憶装置の構造を示す断面図である。
【００２２】
図３に示されるように、本発明に係る不揮発性半導体記憶装置１において、半導体基板１０には、トレンチ２０が形成されている。このトレンチ２０内には、中心構造体６０が形成されている。この中心構造体６０は、トレンチ２０を埋め、且つ、半導体基板１０から突出している。
【００２３】
中心構造体６０は、第１ゲート絶縁膜４０、補助ゲート５０、及び酸化膜５１を含んでいる。第１ゲート絶縁膜４０は、この中心構造体６０の最外周に形成されており、中心構造体６０の表面に相当する。補助ゲート５０は、ポリシリコンから成り、中心構造体６０の内部に形成されている。ここで、その補助ゲート５０は、図３に示されるように、半導体基板１０の表面から突出するように形成されている。酸化膜５１は、中心構造体６０内部の補助ゲート５０以外の領域を充填している。
【００２４】
中心構造体６０下部の半導体基板１０中には、ソース領域３１が形成されている。また、半導体基板１０中の所定の領域には、ドレイン領域３２が形成されている。
【００２５】
半導体基板１０上には、中心構造体６０に接するように第２ゲート絶縁膜７０が形成されている。この第２ゲート絶縁膜７０は、「トンネル絶縁膜」としての役割を果たす。この第２ゲート絶縁膜７０上には、ポリシリコンからなる浮遊ゲート８０が形成されている。この浮遊ゲート８０は、上記ドレイン領域３２の一部にオーバーラップしている。つまり、ドレイン領域３２は、この浮遊ゲート８０の一部の下に形成されている。
【００２６】
本発明に係る不揮発性半導体記憶装置１によれば、浮遊ゲート８０は、上述の中心構造体６０の外側面に接するように形成されている。つまり、この浮遊ゲート８０は、中心構造体６０に隣接する領域において、“サイドウォール形状”を有するように形成されている。この時、浮遊ゲート８０は、中心構造体６０の第１ゲート絶縁膜４０と接する「第１表面」、第２ゲート絶縁膜（トンネル絶縁膜）７０と接する「第２表面」、及びそれ以外の「第３表面」を有している。
【００２７】
また、浮遊ゲート８０及び中心構造体６０を覆うように、絶縁層８１が形成されている。この時、絶縁層８１は、浮遊ゲート８０の第３表面に接している。また、この絶縁層８１は、例えば、ＯＮＯ（酸化物−窒化物−酸化物）膜である。そして、この絶縁層８１上には、ポリシリコンからなる制御ゲート９０が、浮遊ゲート８０を覆うように形成されている。
【００２８】
図２に示されるように、補助ゲート５０と制御ゲート９０は、互いに直交するように形成されている。また、ドレイン領域３２と制御ゲート９０は、互いに直交するように形成されている。更に、浮遊ゲート８０の境界は、補助ゲート５０（中心構造体６０）の境界と一致している。
【００２９】
（製造方法）
上述の構造を有する不揮発性半導体記憶装置１は、例えば、以下の工程により製造される。図４Ａ〜図４Ｉは、本発明に係る不揮発性半導体記憶装置１を製造するプロセスを示す断面図である。図４Ａ〜図４Ｉにおいて、図２及び図３で示された構成と同様の構成には、同一の参照番号が付与されている。
【００３０】
図４Ａに示されるように、まず、半導体基板１０の上にダミー酸化膜１１が形成される。更に、そのダミー酸化膜１１の上に窒化膜１２が形成される。この窒化膜１２の厚さは、例えば、０．２μｍである。これらダミー酸化膜１１及び窒化膜１２は、マスク層としての役割を果たす。
【００３１】
次に、図４Ｂに示されるように、トレンチエッチングによってトレンチ領域２２が形成される。このトレンチ領域２２は、上記窒化膜１２及びダミー酸化膜１１を貫通し、半導体基板１０の内部に到達している。以下、半導体基板１０に対応するトレンチ領域２２は、下部トレンチ領域２０と参照され、ダミー酸化膜１１及び窒化膜１２に対応するトレンチ領域２２は、上部トレンチ領域２１と参照される。
【００３２】
次に、図４Ｃに示されるように、トレンチ領域２２底部の半導体基板１０中に不純物イオンが注入され、ソース領域３１が形成される。この不純物イオンとして、例えばヒ素イオンが用いられる。
【００３３】
次に、図４Ｄに示されるように、熱酸化法等により、トレンチ領域２２内に第１ゲート絶縁膜４０が形成される。この第１ゲート絶縁膜４０は、半導体基板１０、ダミー酸化膜１１、及び窒化膜１２のトレンチ領域２２内における表面（内壁）に形成される。
【００３４】
次に、ドープされたポリシリコンが全面に堆積された後、トレンチ領域２２内にのみそのポリシリコンが残るようにＣＭＰ（化学的機械研磨）やエッチバックが行われる。これにより、トレンチ領域２２内の上記第１ゲート絶縁膜４０に囲まれるように、補助ゲート５０が形成される。ここで、図４Ｅに示されるように、補助ゲート５０は、下部トレンチ領域２０を完全に埋めるように、すなわち、半導体基板１０の表面から突出するように形成されると好適である。続いて、酸化膜層が全面に形成された後、ＣＭＰが行われる。これにより、トレンチ領域２２（上部トレンチ領域２１）内の残りの領域が、酸化膜５１によって充填される。このようにして、図４Ｅに示される構造が得られる。
【００３５】
次に、図４Ｆに示されるように、ウェットエッチングにより、窒化膜１２及びダミー酸化膜１１が除去され、半導体基板１０の表面が露出する。このようにして、第１ゲート絶縁膜４０、補助ゲート５０、酸化膜５１からなる中心構造体６０が形成される。図４Ｆに示されるように、この中心構造体６０は、下部トレンチ領域２０を埋め、且つ、半導体基板１０の表面から突出している。また、第１ゲート絶縁膜４０は、中心構造体６０の外壁を形成している。
【００３６】
次に、図４Ｇに示されるように、露出した半導体基板１０の表面上に、第２ゲート絶縁膜７０が形成される。この第２ゲート絶縁膜７０は、中心構造体６０の第１ゲート絶縁膜４０に接している。また、この第２ゲート絶縁膜７０は、トンネル酸化膜として用いられるため、その膜厚が例えば１０ｎｍとなるように形成される。更に、半導体基板１０中の所定の領域に不純物イオンが注入され、ドレイン領域３２が形成される。この不純物イオンとして、例えばヒ素イオンが用いられる。
【００３７】
次に、この第２ゲート絶縁膜７０上に、例えば厚さ０．２μｍのポリシリコン膜が形成され、その後、エッチバックが行われる。これにより、図４Ｈに示されるように、中心構造体６０の側面に“サイドウォール状”の浮遊ゲート８０が形成される。ここで、フォトリソグラフィは用いられていない。従って、本発明によれば、最小加工寸法Ｆ以下のサイズを有する浮遊ゲート８０を形成することが可能である。更に、本発明によれば、浮遊ゲート８０は、中心構造体６０の第１ゲート絶縁膜４０の外側面に接するように、“セルフアライン”に形成される。従って、補助ゲート５０と浮遊ゲート８０との間の距離がばらつくことが防止される。
【００３８】
次に、図４Ｉに示されるように、浮遊ゲート８０上に、ＯＮＯ（酸化物−窒化物−酸化物）膜からなる絶縁層８１が形成される。そして、この絶縁層８１上に、ポリシリコンからなる制御ゲート９０が形成される。ここで、この制御ゲート９０は、浮遊ゲート８０を覆うように形成される。
【００３９】
（動作）
以上に示された不揮発性半導体記憶装置１の動作は、以下の通りである。
【００４０】
図５は、ある選択メモリセル３に対する「書き込み動作」の一例を説明するための断面図である。図５に示されるように、例えば、ソース領域３１に０Ｖが印加され、ドレイン領域３２に３．５Ｖが印加され、制御ゲート９０に５Ｖが印加され、補助ゲート５０に２Ｖが印加される。これにより、第１ゲート絶縁膜４０の側壁近傍に、チャネル領域３３が形成され、エネルギー障壁を超えることができるホットエレクトロンが、浮遊ゲート８０に注入される。この時、選択メモリセル３の閾値電圧は増加する。ここで、ホットエレクトロンの注入は、ソース領域３１側から行われる（ソースサイド注入）。よって、優良なホットエレクトロンの注入効率が得られる。また、ホットエレクトロンの注入方向は、チャネル領域３３における電子の加速方向と一致するため、その注入効率は更に向上する。
【００４１】
また、本発明において、第１ゲート絶縁膜４０の側壁近傍は、チャネル領域３３となるため、補助ゲート５０は、中心構造体６０内において半導体基板１０の表面から突出するように形成されていると好適である。これにより、チャネル領域３３における電子の移動度が増加し、抵抗が減少する。
【００４２】
図６は、「消去動作」の一例を説明するための断面図である。消去動作時、制御ゲート９０には、負の高電圧が印加され、ドレイン領域３２に正電圧が印加される。例えば、制御ゲート９０に−１０Ｖが印加され、ドレイン領域３２に３．５Ｖが印加され、補助ゲート５０及びソース領域３１には０Ｖが印加される。これにより、浮遊ゲート８０とドレイン領域３２との間に、ＦＮ（Fowler Nordheim）電流が流れる。すなわち、浮遊ゲート８０に蓄積された電子が、第２ゲート絶縁膜（トンネル絶縁膜）７０を通って、ドレイン領域３２に放出される。また、ドレイン領域３２の代わりに、半導体基板１０に正電圧が印加されてもよい。この場合、ＦＮ電流により、浮遊ゲート８０に蓄積された電子は、半導体基板１０に放出される。
【００４３】
図７は、「消去動作」の他の例を説明するための断面図である。消去動作時、制御ゲート９０には、正の高電圧が印加されてもよい。例えば、制御ゲート９０に＋１２Ｖが印加される。この場合、ＦＮ電流により、浮遊ゲート８０に蓄積された電子は、絶縁層８１を通って、制御ゲート９０に放出される。このように、電子が第２ゲート絶縁膜７０を通過しないので、第２ゲート絶縁膜（トンネル絶縁膜）７０の劣化が抑制される。従って、この不揮発性半導体記憶装置１の信頼性が向上する。
【００４４】
更に、本発明に係る浮遊ゲート８０は“サイドウォール形状”を有しており、その頭頂部８５は、ＦＮ電流による電子の放出を誘起しやすい構造である。従って、浮遊ゲート８０と制御ゲート９０との間の絶縁層８１の膜厚を大きくすることが可能である。これにより、不揮発性半導体記憶装置１の信頼性が向上する。
【００４５】
（効果）
本発明に係る不揮発性半導体記憶装置１による効果は、以下の通りである。
【００４６】
本発明によれば、浮遊ゲート８０は、半導体基板１０表面から突出した中心構造体６０の側面に、“サイドウォール状”に形成される。ここで、フォトリソグラフィは用いられていない。従って、最小加工寸法Ｆ以下のサイズを有する浮遊ゲート８０を形成することが可能である。この時、図２及び図３に示されたように、例えば“１．５×Ｆ”のチャネル方向サイズを有するメモリセル２を形成することが可能である。そして、図２に示されるように、原理的には、“３×Ｆ２”の面積を有するメモリセル２を形成することが可能となる。このように、本発明によれば、メモリセルサイズが縮小され、デバイスの集積密度が増加する。従って、コストが低減される。
【００４７】
更に、本発明によれば、浮遊ゲート８０は、中心構造体６０の第１ゲート絶縁膜４０の外側面に接するように、“セルフアライン”に形成される。浮遊ゲートを形成するために、位置合わせ及びパターニングを行う必要がない。従って、補助ゲート５０と浮遊ゲート８０との間の距離がばらつくことが防止される。すなわち、本発明によれば、製造されたメモリセルの書き込み特性のばらつきが抑制される。
【００４８】
また、中心構造体６０中の補助ゲート５０は、半導体基板１０の表面から突出するように形成されると好適である。これにより、チャネル領域３３における抵抗が低減される。また、消去動作時に、制御ゲート９０に正の電圧が印加されると好適である。これにより、不揮発性半導体記憶装置１の信頼性が向上する。
【図面の簡単な説明】
【００４９】
【図１】図１は、従来のスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図である。
【図２】図２は、本発明に係る不揮発性半導体記憶装置の構造を示す平面図である。
【図３】図３は、本発明に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図４Ａ】図４Ａは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｂ】図４Ｂは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｃ】図４Ｃは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｄ】図４Ｄは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｅ】図４Ｅは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｆ】図４Ｆは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｇ】図４Ｇは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｈ】図４Ｈは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図４Ｉ】図４Ｉは、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す断面図である。
【図５】図５は、本発明に係る不揮発性半導体記憶装置における書き込み動作の例を示す断面図である。
【図６】図６は、本発明に係る不揮発性半導体記憶装置における消去動作の一例を示す断面図である。
【図７】図７は、本発明に係る不揮発性半導体記憶装置における消去動作の他の例を示す断面図である。
【符号の説明】
【００５０】
１    不揮発性半導体記憶装置
２    メモリセル
３    選択メモリセル
１０    半導体基板
１１    ダミー酸化膜
１２    窒化膜
２０    下部トレンチ領域
２１    上部トレンチ領域
２２    トレンチ領域
３１    ソース領域
３２    ドレイン領域
４０    第１ゲート絶縁膜
５０    補助ゲート
５１    酸化膜
６０    中心構造体
７０    第２ゲート絶縁膜
８０    浮遊ゲート
８１    絶縁層
８５    頭頂部
９０  制御ゲート
【図１】
2006012871.tif 000003
【図２】
2006012871.tif 000004
【図３】
2006012871.tif 000005
【図４Ａ】
2006012871.tif 000006
【図４Ｂ】
2006012871.tif 000007
【図４Ｃ】
2006012871.tif 000008
【図４Ｄ】
2006012871.tif 000009
【図４Ｅ】
2006012871.tif 000010
【図４Ｆ】
2006012871.tif 000011
【図４Ｇ】
2006012871.tif 000012
【図４Ｈ】
2006012871.tif 000013
【図４Ｉ】
2006012871.tif 000014
【図５】
2006012871.tif 000015
【図６】
2006012871.tif 000016
【図７】
2006012871.tif 000017