(57)【要約】【課題】基板の構造を改良することにより、画質、感度、および電気的特性の向上が図られた固体撮像素子を提供する。【解決手段】Ｎ／Ｐ+ 基板１を用いてＣＭＯＳイメージセンサー１３を製造する。基板１は、Ｂを含むＰ型半導体基板２および基板２上に設けられているリンを含むＮ型エピタキシャル成長層３からなる。層３の基板２側には、Ｂを含むＰウェル５が設けられている。層３の表層部には、リンからなるフォトダイオード８が互いに独立して複数箇所に設けられている。各ダイオード８を個別に囲んで、層３の表層部に設けられている各ＳＴＩ９に沿って各ＳＴＩ９からＰウェル５の表層部に達して第２のＰ型半導体層１０が連続して設けられている。また、基板１を複数個のチップに切り分けるチップ切断部１１に沿って層３の表面からＰウェル５の表層部に達して第２のＰ型半導体層１０が連続して設けられている。【選択図】      図６
2006286933.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型の不純物を含む基板本体およびこの基板本体上に設けられているＮ型の不純物を含む第１のＮ型半導体層からなるとともに、この第１のＮ型半導体層の前記基板本体側に前記Ｐ型の不純物を含む第１のＰ型半導体層が設けられている半導体基板と、
前記第１のＮ型半導体層の表層部において互いに独立して複数箇所に設けられている第２のＮ型半導体層からなる光電変換部と、
これら各光電変換部を個別に囲んで前記第１のＮ型半導体層の表層部の複数箇所に設けられている素子分離領域に沿って、前記第１のＮ型半導体層の表層部から前記第１のＰ型半導体層の表層部に達して連続して設けられている第２のＰ型半導体層と、
を具備することを特徴とする固体撮像素子。
【請求項２】
前記各第２のＰ型半導体層は、前記素子分離領域の下側に形成されていることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記各第２のＰ型半導体層は、前記第１のＰ型半導体層とともに前記各光電変換部を隣接する他の前記各光電変換部から電気的に切り離すバリア層として機能することを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
前記各第２のＰ型半導体層は、さらに前記半導体基板を複数個のチップに切り分けるチップ切断部に沿って前記第１のＮ型半導体層の表面から前記第１のＰ型半導体層の表層部に達して連続して設けられていることを特徴とする請求項１に記載の固体撮像素子。
【請求項５】
前記半導体基板および前記第１のＰ型半導体層に含まれる前記Ｐ型の不純物はボロンであり、前記第１のＰ型半導体層は熱拡散により前記半導体基板から拡散されたボロンにより形成されており、前記第１のＮ型半導体層は前記Ｎ型の不純物としてリンを含むエピタキシャル成長層であり、かつ、前記各第２のＰ型半導体層はイオン注入されたボロンからなることを特徴とする請求項１に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に係り、特にウェルをはじめとする基板の構造を改良することにより、画質、感度、および電気的特性の向上が図られた固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子としては、電荷結合素子型の固体撮像素子である、いわゆるＣＣＤ（Charge Coupled device）タイプの固体撮像素子（ＣＣＤイメージセンサー）が一般によく知られている。ＣＣＤイメージセンサーは、通常、Ｎ型基板上に形成されている。また、ＣＣＤイメージセンサーは、その駆動のために互いに電圧値の異なる３つの電源が必要とされる。例えば、ＣＣＤイメージセンサーは、駆動電源として５Ｖ、８Ｖ、そして１５Ｖの３つの電源が必要になる。このようなＣＣＤイメージセンサーの消費電力は、およそ５００ｍＷとなっている。
【０００３】
また、近年では、ＣＣＤイメージセンサーとは異なる動作原理からなる固体撮像素子として、いわゆるＣＭＯＳタイプの増幅型固体撮像素子（ＣＭＯＳイメージセンサー）が提案され、商品化されている。このＣＭＯＳイメージセンサーは、ＣＣＤイメージセンサーとは異なる特徴を有している。具体的には、ＣＭＯＳイメージセンサーは、単一電源、低電圧駆動、および低消費電力などの特徴を有している。例えば、ＣＭＯＳイメージセンサーは、駆動電源として３Ｖの電源が１つあればよい。また、このようなＣＭＯＳイメージセンサーの消費電力は、およそ５０ｍＷとなっている。
【０００４】
ただし、ＣＭＯＳイメージセンサーは、ＣＣＤイメージセンサーとともに近年著しく多画素化（高画素化）されている。センサーの大きさを変えることなく画素数を増やすと、当然のことながら１つ１つの画素（素子）は微細化される。すると、フォトダイオードの受光面積も、当然のことながら縮小される。この結果、１つ１つのフォトダイオードの感度は低下する。
【０００５】
これに対して、ＣＭＯＳイメージセンサーは、前述したようにＣＣＤイメージセンサーと比較して低電圧で駆動する仕組みになっているため、ＣＣＤイメージセンサーに比べてフォトダイオードの空乏層を広げ難い。すなわち、ＣＭＯＳイメージセンサーでは、フォトダイオードの空乏層を広げて感度を向上させることにより、素子の微細化に起因する感度の低下を補うという方法を採用するのは困難である。したがって、ＣＭＯＳイメージセンサーについては、ＣＣＤイメージセンサーとは異なる方法で感度を上げることできる技術の開発が、今後のさらなる高画素化に向けての重要な技術的課題となっている（例えば特許文献１および２参照）。また、只単に感度を向上させることができるだけではなく、併せてブルーミングや混色等の画質劣化が生じるおそれも抑制することができる技術の開発が望まれている。
【０００６】
このような課題の解決策の一つとして、例えばＮ／Ｐ+ 基板を用いることによりフォトダイオードに電子を効率良く集める技術が検討されている。Ｎ／Ｐ+ 基板は、Ｐ／Ｐ+ 基板と同様に、基板本体となるＰ+ 基板上にＮ型半導体層をエピタキシャル成長させて堆積させた構造からなる。このＮ／Ｐ+ 基板のＮ型エピタキシャル層に、例えばＰ（リン）などのＮ型の不純物を加速器によりイオン注入してフォトダイオード（Ｎ型半導体層）を形成すると、フォトダイオードの空乏層がＰ／Ｐ+ 基板に比べて広がり易い。このため、ＣＭＯＳイメージセンサーの駆動電圧を高めることなく、その感度を向上させることができる。それとともに、キャリアのライフタイムの短さも利用することができるので、ブルーミングや混色等の画質劣化が生じるおそれも抑制することができる。したがって、Ｎ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを作製することにより、前述した課題を解決することができる。
【０００７】
ところが、Ｐ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを作製する場合と異なり、Ｎ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを作製する場合には、Ｎ／Ｐ+ 基板特有の問題が幾つか生じる。第１に、複数個のフォトダイオード間の分離に関する問題である。Ｐ／Ｐ+ 基板では、Ｐ型エピタキシャル層に複数個のフォトダイオード（Ｎ型半導体層）を形成するので、各フォトダイオード間はＰ型エピタキシャル層のＰ型半導体層により素子分離される。すなわち、各フォトダイオード同士が電気的に接続されない。これに対して、Ｎ／Ｐ+ 基板では、Ｎ型エピタキシャル層に複数個のフォトダイオード（Ｎ型半導体層）を形成するので各フォトダイオード同士が素子分離されず、各フォトダイオード同士が電気的に接続されてしまうという問題が生じる。
【０００８】
第２に、リーク電流に関する問題である。Ｐ／Ｐ+ 基板では、一枚のＳｉウェーハから複数個の個別の半導体チップに切り分けるダイシング工程において、各チップの切断面にＰ型半導体層が現れる。これに対して、Ｎ／Ｐ+ 基板では、ダイシング工程において、各チップの切断面にＰ型基板本体とＮ型エピタキシャル層との界面であるＰＮ接合面が現れる。チップ切断面にＰＮ接合面が現れると、切断面の表面がリーク電流の発生原因となったり、あるいはリーク電流の流路となったりするおそれが高くなる。ひいては、リーク電流の増大を招くおそれが高くなる。
【特許文献１】特開２００１−１６０６２０号公報
【特許文献２】特開２００１−２２３３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、基板の構造を改良することにより、画質、感度、および電気的特性の向上が図られた固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、本発明の一態様に係る固体撮像素子は、Ｐ型の不純物を含む基板本体およびこの基板本体上に設けられているＮ型の不純物を含む第１のＮ型半導体層からなるとともに、この第１のＮ型半導体層の前記基板本体側に前記Ｐ型の不純物を含む第１のＰ型半導体層が設けられている半導体基板と、前記第１のＮ型半導体層の表層部において互いに独立して複数箇所に設けられている第２のＮ型半導体層からなる光電変換部と、これら各光電変換部を個別に囲んで前記第１のＮ型半導体層の表層部の複数箇所に設けられている素子分離領域に沿って、前記第１のＮ型半導体層の表層部から前記第１のＰ型半導体層の表層部に達して連続して設けられている第２のＰ型半導体層と、を具備することを特徴とするものである。
【発明の効果】
【００１１】
本発明は、基板の構造が改良されており、画質、感度、および電気的特性の向上が図られた固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る一実施形態を図１〜図９を参照しつつ説明する。図１〜図５は、それぞれ本実施形態に係る固体撮像素子の製造工程を示す工程断面図である。図６は、本実施形態に係る固体撮像素子およびその製造工程を示す断面図である。図７は、図６に示す固体撮像素子をその上方から臨んで示す平面図である。図８は、図６に示す固体撮像素子の主要部を簡略化して示す回路図である。図９は、図６に示す固体撮像素子の図６中実線Ａ−Ａ’に沿う部分の不純物濃度、電子分布、およびポテンシャルをグラフにして示す図である。
【００１３】
本実施形態は、Ｎ／Ｐ+ 基板を用いる増幅型固体撮像素子およびその製造方法に関する。具体的には、Ｎ／Ｐ+ 基板を用いるＣＭＯＳイメージセンサーおよびその製造方法に関する。以下、詳しく説明する。
【００１４】
先ず、図１に示すように、２層構造からなる半導体基板１を用意する。この半導体基板１は、その下側の部分（下層部分）がＰ型の不純物を含む基板本体２となっている。また、半導体基板１は、その上側の部分（上層部分）がＮ型の不純物を含む第１のＮ型半導体層３となっている。シリコン（Ｓｉ）からなる基板本体２には、Ｐ型の不純物としてボロン（Ｂ）が含まれている。したがって、基板本体２は、Ｐ型半導体基板とも称することができる。基板本体２におけるボロンの濃度（Ｐ型不純物濃度）は、例えば約２×１０18 ｃｍ-3 に設定されている。また、第１のＮ型半導体層３は、基板本体２の表面上にエピタキシャル成長されて設けられている。本実施形態では、図１中実線矢印Ｔ１で示す半導体層３の厚さが約５μｍとなるまで、第１のＮ型半導体層３が基板本体２の表面上にエピタキシャル成長法により堆積させられている。エピタキシャル成長層としての第１のＮ型半導体層３には、Ｎ型の不純物としてリン（Ｐ）が含まれている。したがって、第１のＮ型半導体層３は、Ｎ型エピタキシャル層とも称することができる。第１のＮ型半導体層３におけるリンの濃度（Ｎ型不純物濃度）は、例えば約２×１０15 ｃｍ-3 に設定されている。
【００１５】
このように、半導体基板１は、Ｐ型半導体基板２の上にＮ型エピタキシャル層３が積層された２層構造となっている。以下の説明において、半導体基板１をＮ／Ｐ+ 基板１と称することとする。通常、このＮ／Ｐ+ 基板１を作製するにあたっては、Ｎ型エピタキシャル層３は、その成長速度を約１μｍ／分に設定されてＰ型半導体基板２上でエピタキシャル成長させられる。このような設定では、半導体基板１の深い位置（深層部）であるＰ型半導体基板２側から半導体基板１の浅い位置（表層部）であるＮ型エピタキシャル層３側へ向けては、Ｐ型不純物であるボロン（Ｂ）は殆ど拡散（移動）しない。このため、Ｐ型半導体基板２とＮ型エピタキシャル層３との界面においては、ボロン濃度（Ｂ濃度）のプロファイルが後述するように急峻になっている。また、作製されたままの状態のＮ／Ｐ+ 基板１においては、ＰＮ接合面４はＰ型半導体基板２とＮ型エピタキシャル層３との界面に相当する。すなわち、ストック状態のＮ／Ｐ+ 基板１においては、ＰＮ接合面４は、前述したようにＮ／Ｐ+ 基板１の表面から約５μｍの深さに位置している。
【００１６】
次に、図２に示すように、Ｎ／Ｐ+ 基板１に加熱処理を施す。これにより、Ｐ型半導体基板２中のボロン（Ｂ）をＮ型エピタキシャル層３中に拡散させる。この加熱処理は、例えば約１１５０℃で約１．５時間かけて行われる。この加熱処理の結果、図２に示すように、Ｐ型半導体基板２中からＮ型エピタキシャル層３中にＰ型不純物であるボロン（Ｂ）が染み出して、Ｐ型半導体基板２の上に第１のＰ型半導体層としてのＰ型のウェル５が形成される。そして、加熱処理が施された後のＮ／Ｐ+ 基板１においては、ＰＮ接合面４はＰウェル５とＮ型エピタキシャル層３との界面に相当する。また、図２中実線矢印Ｔ２で示すＰウェル５が形成された後のＮ型半導体層３の厚さは、約２．５〜３．５μｍとなっている。すなわち、加熱処理が施された後のＮ／Ｐ+ 基板１においては、ＰＮ接合面４は、Ｎ／Ｐ+ 基板１の表面から約２．５〜３．５μｍの深さに位置している。さらに、Ｐウェル５のＰＮ接合面４付近におけるＢ濃度は、約２×１０15 ｃｍ-3 となっている。
【００１７】
このように、Ｐ型半導体基板２上に形成されたＰウェル５のＰ型不純物の濃度は、そのＰＮ接合面４付近におけるＢ濃度が約２×１０15 ｃｍ-3 に設定されている。これに対して、Ｐ型半導体基板２のＰ型不純物の濃度であるボロン濃度（Ｂ濃度）は、前述したように約２×１０18 ｃｍ-3 に設定されている。すなわち、Ｎ／Ｐ+ 基板１のうち、その表面から約５μｍ以下の深い位置（深層部）は、その直上である深さ約２．５〜３．５μｍから約５μｍの浅い位置よりもＰ型不純物の濃度が高く設定されている。一般に、Ｐ型不純物の濃度が高い領域においては、キャリアである電子のライフタイムは短く、すぐに正孔（ホール）と再結合する。したがって、Ｎ／Ｐ+ 基板１中で生成された電子がＮ／Ｐ+ 基板１の表面から約５μｍ以下の深層部まで拡散しても、その電子はすぐに正孔と再結合する。また、Ｎ／Ｐ+ 基板１の表面から約５μｍ以上の浅い位置で生成された電子がＮ／Ｐ+ 基板１の深層部に拡散しようとしても、Ｐ型不純物の濃度が急激に変化するＰウェル５とＮ型エピタキシャル層３との界面付近においてＮ／Ｐ+ 基板１の表面側に向けて跳ね返される。具体的には、Ｎ／Ｐ+ 基板１の表面から約５μｍ以上の浅い位置で生成された電子がＮ／Ｐ+ 基板１の深層部に拡散しようとしても、ＰＮ接合面４付近に存在するポテンシャルの壁により、Ｎ／Ｐ+ 基板１の表面側に戻される。
【００１８】
次に、図３に示すように、Ｎ／Ｐ+ 基板１の表面付近に、読み出しトランジスタのゲート６や検出部としてのドレイン７等を通常のプロセスにより形成する。それとともに、Ｎ／Ｐ+ 基板１の表面付近に、図示は省略するが、キャパシタやゲート配線等を通常のプロセスにより形成する。
【００１９】
続けて、図３に示すように、光電変換部としてのフォトダイオード（Photo Diode：ＰＤ）を、通常のプロセスによりＮ型エピタキシャル層３（Ｎ／Ｐ+ 基板１）の表層部に互いに独立して複数箇所に設ける。具体的には、Ｎ型エピタキシャル層３の表面上に図示しないレジスト膜を所定のパターンで塗布してパターニングする。この後、Ｎ型エピタキシャル層３の表層部にＮ型不純物であるリン（Ｐ）をイオン注入する。この際、Ｎ型不純物の濃度であるリン濃度（Ｐ濃度）のピークの深さは、主としてＰイオンを注入する際のエネルギーの大きさで決まる。本実施形態では、Ｐイオンの注入条件として、Ｐイオンのドーズ量を約３００ＫｅＶで１．２×１０12 ｃｍ-2 に設定する。この設定の下、Ｎ型エピタキシャル層３の表層部にリン（Ｐ）をイオン注入することにより、Ｐ濃度のピークがＮ型エピタキシャル層（第１のＮ型半導体層）３の表面から約０．４μｍの深さとなるＰ濃度プロファイルを有する第２のＮ型半導体層８が、Ｎ型エピタキシャル層３の表層部の複数箇所に形成される。すなわち、Ｎ型エピタキシャル層３の表層部に、複数個のフォトダイオード８が設けられる。この後、Ｎ型エピタキシャル層３の表層部において、各フォトダイオード８の周囲の複数箇所に、素子分離領域として例えば酸化膜からなるＳＴＩ（Shallow Trench Isolation）９を形成する。これら各ＳＴＩ９は、Ｎ型エピタキシャル層３の表面から約０．３〜０．３５μｍの深さに達して形成される。
【００２０】
次に、図４に示すように、各フォトダイオード８を個別に囲むパターンで、かつ、Ｎ型エピタキシャル層３の表面側からＰウェル５側に向けて複数層の第２のＰ型半導体層１０を設ける。本実施形態では、各ＳＴＩ９および検出部７の下側に複数層の第２のＰ型半導体層１０を設ける。各第２のＰ型半導体層１０は、Ｐ型不純物として例えばボロン（Ｂ）をＮ型エピタキシャル層３に複数回イオン注入することにより形成される。各第２のＰ型半導体層１０においては、その中央部１０ａのＢ濃度が周辺部のＢ濃度よりも高くなっている。
【００２１】
図５に示すように、本実施形態では、５層の第２のＰ型半導体層１０を各ＳＴＩ９および検出部７の下側に形成する。したがって、これら５層の第２のＰ型半導体層１０を形成するために、ボロン（Ｂ）のイオン注入を５回行う。これら５回のＢイオンのドーズ量は、１回目から順番に約２００ＫＶで約７Ｅ１２ｃｍ-2、約４００ＫＶで約５Ｅ１１ｃｍ-2、約６５０ＫＶで約５Ｅ１１ｃｍ-2、約１１００ＫＶで約５Ｅ１１ｃｍ-2、そして約１７００ＫＶで約５Ｅ１１ｃｍ-2 に設定されている。このような設定の下、５回のイオン注入が終了した時点では、図５に示すように、各ＳＴＩ９および検出部７とＰウェル５の表層部との間は、５層の第２のＰ型半導体層１０により隙間なく埋められている。すなわち、５回のイオン注入が終了した時点で、各ＳＴＩ９および検出部７とＰウェル５の表層部との間のＮ型エピタキシャル層３は、５層の第２のＰ型半導体層１０により実質的にＰ型半導体化されている。なお、検出部７の下側に設けられている各第２のＰ型半導体層１０のうち、検出部７の直下の第２のＰ型半導体層１０、すなわち最上層の第２のＰ型半導体層１０は、いわゆるパンチスルーストッパ層としても機能する。
【００２２】
また、このイオン注入工程における熱拡散によっても、Ｐ型半導体基板２中のボロン（Ｂ）はＰ型半導体基板２中からＮ型エピタキシャル層３側に向かって染み出してくる。これにより、Ｎ型エピタキシャル層３とＰウェル５との接合界面であるＰＮ接合面４は、イオン注入を行う前に比べてＮ／Ｐ+ 基板１の表面側に向かってさらに上昇する。具体的には、図５中実線矢印Ｔ３で示す５回のイオン注入が終了した時点でのＮ型半導体層３の厚さは、約２．０μｍとなっている。すなわち、５回のイオン注入が終了した時点では、ＰＮ接合面４はＮ／Ｐ+ 基板１の表面から約２．０μｍの深さに位置している。したがって、実質的にＮ／Ｐ+ 基板１の表面からＰＮ接合面４までの約２μｍの厚さのＮ型エピタキシャル層３を、５層の第２のＰ型半導体層１０により略Ｐ型半導体層化することができる。
【００２３】
このように、各ＳＴＩ９および検出部７に沿って各フォトダイオード８を個別に囲んで、かつ、各ＳＴＩ９および検出部７からＰウェル５の表層部に達して、５層の第２のＰ型半導体層１０が途切れることなく連続して設けられている。これにより、各フォトダイオード８は、互いに隣接し合う他のフォトダイオード８から電気的に素子分離されている。すなわち、各フォトダイオード８を個別に、かつ、３次元的に（立体的に）囲んで設けられた５層の第２のＰ型半導体層１０により、各フォトダイオード８は互いに隣接し合う他のフォトダイオード８から電気的に切断（分離）されている。したがって、各ＳＴＩ９および検出部７に沿ってそれらの下方に設けられている各第２のＰ型半導体層１０は、Ｐウェル５とともに各フォトダイオード８を隣接する他の各フォトダイオード８から電気的に切り離すバリア層として機能する。
【００２４】
また、図４および図５に示すように、本実施形態では、各ＳＴＩ９および検出部７の下側にボロン（Ｂ）をイオン注入する際に、併せてＮ／Ｐ+ 基板１を複数個のチップに切り分けるチップ切断部１１にも同様にボロン（Ｂ）をイオン注入する。これら各チップ切断部１１は、通常、ダイシングライン部と称される。すなわち、本実施形態では、各ＳＴＩ９および検出部７の下側にバリア層となる５層の第２のＰ型半導体層１０を設ける際に、併せてＮ型エピタキシャル層３の各ダイシングライン部１１にもボロン（Ｂ）をイオン注入する。これにより、各ＳＴＩ９および検出部７の下側に設けられている各第２のＰ型半導体層１０と同様に、各ダイシングライン部１１に沿って、かつ、Ｎ型エピタキシャル層３の表面から各ＳＴＩ９および検出部７からＰウェル５の表層部に達して５層の第２のＰ型半導体層１０が途切れることなく連続して設けられる。すなわち、Ｎ／Ｐ+ 基板１の各ダイシングライン部１１においても、Ｎ／Ｐ+ 基板１の表面からＰＮ接合面４までの約２μｍの厚さのＮ型エピタキシャル層３を、５層の第２のＰ型半導体層１０により実質的にＰ型半導体層化することができる。このような工程によれば、バリア層としての各第２のＰ型半導体層１０と各ダイシングライン部１１の各第２のＰ型半導体層１０とを、工程数を増やすことなく併行して容易に形成することができる。
【００２５】
Ｎ／Ｐ+ 基板１は、後工程において各ダイシングライン部１１に沿って複数個のチップに切り分けられる。各ダイシングライン部１１においては、Ｎ／Ｐ+ 基板１の表面から裏面までが、各第２のＰ型半導体層１０、Ｐウェル５、およびＰ型半導体基板２により構成されている。すなわち、各ダイシングライン部１１においてＮ／Ｐ+ 基板１を切断しても、その切断面にはＰＮ接合面４は現れない。
【００２６】
次に、図６に示すように、各フォトダイオード８をＳ３（Surface Shield Sensor）構造とするために、各フォトダイオード８の表層部にシールド層１２を設ける。具体的には、先ず、各フォトダイオード８の表面上に図示しないレジスト膜を所定のパターンで塗布してパターニングする。この後、各フォトダイオード８の表層部にＰ型不純物であるボロン（Ｂ）をイオン注入する。この際、Ｂイオンのドーズ量は、約１０ＫｅＶで１×１０13 ｃｍ-2 に設定される。これにより、Ｎ型半導体層である各フォトダイオード８の表層部（表面準位）をボロン（Ｂ）からなるＰ型半導体層１２で覆ってシールドする。すなわち、各フォトダイオード８の表層部にＰＤ−ｐ層１２を形成する。この結果、光電変換を実質的に行うＮ型半導体層８がＮ／Ｐ+ 基板１（Ｎ型エピタキシャル層３）の表層部に埋め込まれるとともに、各Ｎ型半導体層８の表面がボロン（Ｂ）からなるＰ型半導体層（ＰＤ−ｐ層）１２でシールドされたＳ３構造の各フォトダイオード８がＮ／Ｐ+ 基板１（Ｎ型エピタキシャル層３）の表層部に形成される。このような構造によれば、各フォトダイオード８の表面近傍においては、Ｐ型不純物であるボロン（Ｂ）の濃度が再び高くなっている。具体的には、各フォトダイオード８の表面近傍におけるＢ濃度は、約１×１０19 ｃｍ-3 となっている。
【００２７】
この後、通常の方法でＡｌ配線等を形成するなど所定の工程を経るとともに、各ダイシングライン部１１に沿ってＮ／Ｐ+ 基板１を個々のチップ単位にダイシングする。これにより、本実施形態に係る固体撮像素子１３の製造を終了とする。この結果、所望の構造からなる固体撮像素子１３を得る。すなわち、Ｎ／Ｐ+ 基板１を用いて形成されているとともに、各フォトダイオード８がＰウェル５および複数層の第２のＰ型半導体層１０により個別にかつ３次元的に囲まれて互いに電気的に分離されており、かつ、各チップの切断面にＰＮ接合面４が現れていない、増幅型固体撮像素子としてのＣＭＯＳイメージセンサー１３を得る。
【００２８】
図７には、図６に示すＣＭＯＳイメージセンサー１３をその上方から臨んだ平面図を示す。この図７から明らかなように、各フォトダイオード８はその四方から各第２のＰ型半導体層１０により囲まれている。そして、各フォトダイオード８は、その周囲に設けられている各第２のＰ型半導体層１０により、隣接する他の各フォトダイオード８から電気的に隔離されて絶縁されている。
【００２９】
また、図８には、ＣＭＯＳイメージセンサー１３の主要部の回路図を簡略化して示す。ＣＭＯＳイメージセンサー１３は、リセットトランジスタ１４、読み出しトランジスタ１５、アンプトランジスタ１６、アドレストランジスタ１７、およびダイオード１８などから構成されている。リセットトランジスタ１４と読み出しトランジスタ１５とは、それらのソース・ドレインが直接接続されている。同様に、アンプトランジスタ１６とアドレストランジスタ１７とは、それらのソース・ドレインが直接接続されている。また、アンプトランジスタ１６のゲートは、リセットトランジスタ１４および読み出しトランジスタ１５のソース・ドレインに直接接続されている。さらに、ダイオード１８は、その順方向側の端子を読み出しトランジスタ１５のソース（ドレイン）に直接接続されている。
【００３０】
背景技術において説明したように、Ｐ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを製造する場合は、Ｐ型半導体層であるＰ型エピタキシャル層上にＮ型半導体層であるフォトダイオードを複数個形成するので、隣接する各フォトダイオード同士は互いに電気的に分離される。これに対して、Ｎ／Ｐ+ 基板１を用いて製造される本実施形態のＣＭＯＳイメージセンサー１３では、前述したようにＮ型半導体層であるＮ型エピタキシャル層３中に同じくＮ型半導体層であるフォトダイオード８を複数個形成する。このため、本実施形態のＣＭＯＳイメージセンサー１３について、Ｐ／Ｐ+ 基板を用いる従来のフォトダイオードの形成方法を適用するだけでは、隣接する各フォトダイオード同士が互いに電気的に接続されるおそれが高い。各フォトダイオード同士が互いに電気的に接続されると、光電変換により生成された電子が本来信号処理されるべき画素の信号にならない。これは、混色の原因となる。ひいては、再生画像の劣化等、画質の劣化を招く原因となる。
【００３１】
このような各フォトダイオード同士が互いに電気的に接続されることによる画質の劣化を防ぐ対策方法の一つとして、背景技術において説明したように、Ｎ型基板を用いるＣＣＤイメージセンサーでは、各フォトダイオードを囲むようにボロン（Ｂ）からなるＰ型半導体層を形成する。そして、Ｎ／Ｐ+ 基板１を用いて製造される本実施形態のＣＭＯＳイメージセンサー１３においても、図４〜図６に示すように、Ｎ型基板を用いるＣＣＤイメージセンサーと同様に、各フォトダイオード８を個別に囲むようにボロン（Ｂ）からなる第２のＰ型半導体層１０を複数層形成する。すなわち、本実施形態のＣＭＯＳイメージセンサー１３においても、隣接する各フォトダイオード８同士を互いに電気的に分離するために、各フォトダイオード８を個別に囲むようにＢイオンを図示しない加速器によりＮ型エピタキシャル層３中に注入する。そして、Ｎ型エピタキシャル層３中に注入されたＢイオンからなる各第２のＰ型半導体層１０を、隣接する各フォトダイオード８同士を互いに電気的に分離するバリア層として機能させる。
【００３２】
また、Ｎ／Ｐ+ 基板１を用いて製造される本実施形態のＣＭＯＳイメージセンサー１３では、その製造工程中の各種熱工程において、Ｐ+ 領域であるＰ型半導体基板２中からＮ領域であるＮ型エピタキシャル層３中に向けてＰ型不純物であるボロン（Ｂ）が拡散する。すなわち、Ｎ／Ｐ+ 基板１の裏面側から表面側に向けてボロン（Ｂ）が染み出す。これにより、ＣＭＯＳイメージセンサー１３の製造工程が進むに連れて、Ｐウェル５の領域がＮ／Ｐ+ 基板１の裏面側から表面側に向けて徐々に拡大する。すなわち、ＰＮ接合面４がＮ／Ｐ+ 基板１の深い位置から浅い位置に向けて徐々に移動する。この結果、Ｎ／Ｐ+ 基板１（Ｎ型エピタキシャル層３）の表層部に形成された各ＳＴＩ９および検出部（ドレイン）７と、Ｎ型エピタキシャル層３とともにＰＮ接合面４を形成するＰ型半導体領域であるＰウェル５とを、バリア層となる複数層の第２のＰ型半導体層１０により途切れることなく接続することができる。これにより、Ｎ／Ｐ+ 基板１を用いて製造される本実施形態のＣＭＯＳイメージセンサー１３においても、各ＳＴＩ９、検出部（ドレイン）７、各Ｐ型半導体層（バリア層）１０、およびＰウェル５によって各フォトダイオード８を個別にかつ３次元的（立体的）に囲んで互いに電気的に分離することができる。
【００３３】
このような構造からなる本実施形態のＣＭＯＳイメージセンサー１３では、各フォトダイオード８に太陽光などの強い光が入射して各フォトダイオード８から電子が漏れ出しても、電子の移動は各ＳＴＩ９、検出部（ドレイン）７、各Ｐ型半導体層（バリア層）１０、およびＰウェル５によって制限される。すなわち、各フォトダイオード８から漏れ出した電子が、Ｎ／Ｐ+ 基板１の深い位置を経て隣接する他の各フォトダイオード８に漏れ込むおそれは殆どない。したがって、本実施形態のＣＭＯＳイメージセンサー１３では、そのデバイス構造上、ブルーミング等が生じるおそれは殆どない。
【００３４】
また、このような構造からなる本実施形態のＣＭＯＳイメージセンサー１３では、その画素部を従来のＰ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを製造する場合と同様の方法により形成することができる。すなわち、Ｎ／Ｐ+ 基板１のための特別な工程を必要とすることなく、ＣＭＯＳイメージセンサー１３の画素部を形成することがきる。
【００３５】
また、固体撮像素子とはじめとする各種半導体装置は、その製造工程の最終段階においてダイシングにより１枚のウェーハから複数個のチップに切り出される。Ｐ／Ｐ+ 基板を用いて製造されるＣＭＯＳイメージセンサーでは、各チップの切断面はすべてＰ型半導体層であるか、あるいは一部表面近傍に素子分離のための酸化膜が現れるだけである。したがって、Ｐ／Ｐ+ 基板を用いて製造されるＣＭＯＳイメージセンサーでは、各チップの切断面にはＰＮ接合面は露出しない。また、Ｎ型半導体基板を用いて製造されるＣＣＤイメージセンサーでは、ダイシングライン部などにＮ型不純物であるリン（Ｐ）をイオン注入したり、あるいは固溶拡散させたりするのが一般的である。このため、Ｎ型半導体基板を用いて製造されるＣＣＤイメージセンサーでは、各チップの切断面はすべてＮ型半導体層となっている。したがって、Ｐ／Ｐ+ 基板を用いて製造されるＣＭＯＳイメージセンサーと同様に、Ｎ型半導体基板を用いて製造されるＣＣＤイメージセンサーでも、各チップの切断面にはＰＮ接合面は露出しない。
【００３６】
ところが、Ｎ／Ｐ+ 基板を用いて製造されるＣＭＯＳイメージセンサーでは、基板の深い領域（裏面側）はＰ型半導体基板であるが、基板の浅い領域（表面側）はＮ型半導体層となっている。すなわち、Ｎ／Ｐ+ 基板からそのままチップを切り出すと、各チップの切断面にはＰＮ接合面が露出してしまう。ＰＮ接合面が露出すると、基板深層部のＰ+ 領域と基板表層部のＮ型エピタキシャル領域との間で電流がリークする原因となる。このリーク電流は、デバイス特性上、暗時むらの原因となる。すなわち、リーク電流の発生は、画質の劣化を招くおそれがある。
【００３７】
このようなリーク電流の発生やリーク電流に起因する画質の劣化を防止するために、Ｎ／Ｐ+ 基板１を用いて製造される本実施形態のＣＭＯＳイメージセンサー１３では、前述したようにバリア層となる複数層の第２のＰ型半導体層１０を形成する際に、併せて各ダイシングライン部１１にもボロン（Ｂ）をイオン注入して複数層の第２のＰ型半導体層１０を形成する。そして、Ｎ／Ｐ+ 基板１（Ｎ型エピタキシャル層３）の表面からＰウェル５の表面まで、各第２のＰ型半導体層１０を途切れることなく連続して設ける。これにより、Ｎ／Ｐ+ 基板１の表面から裏面にかけて、各ダイシングライン部１１を実質的にＰ型半導体層化する。この結果、Ｎ／Ｐ+ 基板１をダイシングライン部１１において複数個のチップに切り分けたで各チップの切断面には、基板の深い領域（裏面側）がＰ型半導体基板であるとともに、基板の浅い領域（表面側）がＰ型半導体層となっている２層構造のＰ型半導体層が露出する。すなわち、各チップの切断面を全てＰ型半導体層とすることができる。したがって、本実施形態のＣＭＯＳイメージセンサー１３も、前述したＰ／Ｐ+ 基板を用いるＣＭＯＳイメージセンサーやＮ型半導体基板を用いるＣＣＤイメージセンサーと同様に、各チップの切断面にＰＮ接合面４は露出しない。
【００３８】
さらに、本実施形態のＣＭＯＳイメージセンサー１３におけるダイシングライン部１１の各第２のＰ型半導体層１０は、前述したようにバリア層となる各第２のＰ型半導体層１０を形成する際に併行して形成される。具体的には、バリア層となる各第２のＰ型半導体層１０を形成するためにＮ／Ｐ+ 基板１の表層部（Ｎ型エピタキシャル層３）にＰ型不純物であるボロン（Ｂ）をイオン注入する際に、併せてダイシングライン部１１にもボロン（Ｂ）をイオン注入する。これにより、ダイシングライン部１１の各第２のＰ型半導体層１０を、バリア層となる各第２のＰ型半導体層１０と併行して形成することができる。したがって、本実施形態によれば、特別な工程や専用の工程を一切必要とすることなく、ダイシングライン部１１の各第２のＰ型半導体層１０を形成することができる。すなわち、本実施形態によれば、工程数を増やすことなく、バリア層となる各第２のＰ型半導体層１０とダイシングライン部１１の各第２のＰ型半導体層１０とを併行して容易に、かつ、迅速に形成することができる。
【００３９】
次に、図９を参照しつつ、本実施形態のＣＭＯＳイメージセンサー１３のＮ／Ｐ+ 基板１の厚さ方向に沿った不純物濃度、電子分布、およびポテンシャルについて説明する。図９に示す各グラフは、図６に示すＣＭＯＳイメージセンサー１３の図６中実線Ａ−Ａ’に沿う部分の不純物濃度、電子分布、およびポテンシャルをそれぞれ示している。
【００４０】
先ず、図９の上段に示すグラフについて説明する。図９の上段に実線で示すグラフのうち図９中Ｂで示す領域が、Ｐ型半導体層からなるシールド層としてのＰＤ−ｐ層１２における不純物濃度を示している。また、図９の上段に実線で示すグラフのうち図９中Ｃで示す領域が、Ｎ型半導体層からなるフォトダイオード８における不純物濃度を示している。また、図９の上段に実線で示すグラフのうち図９中Ｄで示す領域が、Ｎ型エピタキシャル層３における不純物濃度を示している。また、図９の上段に実線で示すグラフのうち図９中Ｅで示す領域が、Ｐウェル５における不純物濃度を示している。そして、図９の上段に実線で示すグラフのうち図９中Ｆで示す領域が、Ｐ型半導体基板２における不純物濃度を示している。
【００４１】
図９の上段に実線で示すグラフから明らかなように、Ｐ型半導体基板２の深層部からＰウェル５の表面にかけては、不純物濃度であるＰ濃度が徐々に落ち込んでいる。そして、深さ約２．０μｍに位置しているＰウェル５とＮ型エピタキシャル層３との界面では、不純物がそれぞれ異なっているため、不純物濃度が急激に変化しており、急峻なプロファイルとなっている。また、Ｎ型エピタキシャル層３とＮ型半導体層からなるフォトダイオード８との界面においては、不純物が同じなので不純物濃度が滑らかに変化している。そして、フォトダイオード８においては、深さ約０．４μｍで不純物濃度であるＮ濃度がピークに達している。さらに、フォトダイオード８とＰ型半導体層からなるＰＤ−ｐ層１２との界面においては、不純物がそれぞれ異なっているため、不純物濃度が一旦落ち込んでいる。そして、ＰＤ−ｐ層１２においては、その表面付近で不純物濃度であるＰ濃度がピークに達している。また、図９の上段に破線で示すグラフから明らかなように、Ｎ／Ｐ+ 基板１中の電子（キャリア）の分布のピーク（極大）は、フォトダイオード８中の不純物濃度（Ｎ濃度）のピーク（極大）と略一致している。
【００４２】
次に、図９の下段に実線で示すグラフについて説明する。図９の下段に実線で示すグラフは、Ｎ／Ｐ+ 基板１中のポテンシャルの分布を示すものである。この図９の下段に実線で示すグラフおよび図９の上段に実線で示すグラフから明らかなように、Ｎ／Ｐ+ 基板１中のポテンシャルが極小（最小）となる位置は、フォトダイオード８中の不純物濃度（Ｎ濃度）のピーク（極大）およびＮ／Ｐ+ 基板１中の電子分布のピーク（極大）と略一致している。すなわち、Ｎ／Ｐ+ 基板１中の電子の振る舞いは、一般的に知られている物理現象に極めて良く整合している。すなわち各フォトダイオード８の光電変換作用によりＮ／Ｐ+ 基板１内に発生した電子が各フォトダイオード８から漏れてＮ／Ｐ+ 基板１の深層部側であるＰ型半導体基板２側に拡散しようとしても、ポテンシャルの壁によりＮ／Ｐ+ 基板１の表層部側に跳ね返される。そして、各フォトダイオード８から漏れた電子は、最終的には拡散などにより、Ｎ／Ｐ+ 基板１中でポテンシャルが低くなっている各フォトダイオード８中に再び集まってくる。特に、Ｎ／Ｐ+ 基板１中のポテンシャルが極小（最小）となるフォトダイオード８中の不純物濃度がピークになっている位置に、各フォトダイオード８から漏れた電子再び集められる。この結果、Ｎ／Ｐ+ 基板１を用いる本実施形態のＣＭＯＳイメージセンサー１３において、各フォトダイオード８の感度を向上させることができる。
【００４３】
このように、本実施形態によれば、Ｎ／Ｐ+ 基板１を用いる本実施形態のＣＭＯＳイメージセンサー１３について、Ｎ／Ｐ+ 基板１内におけるＰ型不純物（Ｂ）およびＮ型不純物（Ｐ）のそれぞれの濃度プロファイルを、各フォトダイオード８の感度を向上させることができる不純物濃度プロファイルに容易に設定することができる。すなわち、本実施形態によれば、Ｎ／Ｐ+ 基板１を用いる本実施形態のＣＭＯＳイメージセンサー１３について、各フォトダイオード８の感度を向上させることができる不純物濃度プロファイルを容易に得ることができる。
【００４４】
次に、図１０〜図１４を参照しつつ、本実施形態に係る固体撮像素子に対する第１および第２の比較例としての固体撮像素子について説明する。図１０は、本実施形態に係る固体撮像素子に対する第１の比較例としての背景技術に係る固体撮像素子を示す断面図である。図１１は、図１０に示す第１の比較例としての固体撮像素子の図１０中実線Ｘ−Ｘ’に沿う部分の不純物濃度をグラフにして示す図である。図１２は、図１０に示す第１の比較例としての固体撮像素子の図１０中実線Ｘ−Ｘ’に沿う部分のポテンシャルをグラフにして示す図である。図１３は、本実施形態に係る固体撮像素子に対する第２の比較例としての背景技術に係る他の固体撮像素子を示す断面図である。図１４は、図１３に示す第２の比較例としての固体撮像素子の図１３中実線Ｙ−Ｙ’に沿う部分の不純物濃度、電子分布、およびポテンシャルをグラフにして示す図である。
【００４５】
先ず、図１０に示す第１の比較例としてのＣＣＤイメージセンサー１０１について説明する。図１０に示すように、ＣＣＤイメージセンサー１０１では、Ｎ型半導体基板１０２の上にフラットＰウェル１０３が設けられている。また、このフラットＰウェル１０３上にＮ型エピタキシャル成長層１０４が設けられている。そして、このＮ型エピタキシャル成長層１０４の表層部にＮ型半導体層からなるフォトダイオード１０５が設けられている。フォトダイオード１０５の表面はＰ型半導体層からなるシールド層としてのＰＤ−ｐ層１０６により覆われている。
【００４６】
次に、図１１を参照しつつ、ＣＣＤイメージセンサー１０１の基板の厚さ方向に沿った不純物濃度について説明する。図１１に示すグラフは、図１０に示すＣＣＤイメージセンサー１０１の図１０中実線Ｘ−Ｘ’に沿う部分の不純物濃度を示している。図１１に示すグラフのうちＧで示す領域が、ＰＤ−ｐ層１０６における不純物濃度を示している。また、図１１に示すグラフのうちＨで示す領域が、フォトダイオード１０５における不純物濃度を示している。また、図１１に示すグラフのうちＩで示す領域が、Ｎ型エピタキシャル成長層１０４における不純物濃度を示している。また、図１１に示すグラフのうちＪで示す領域が、フラットＰウェル１０３における不純物濃度を示している。そして、図１１に示すグラフのうちＫで示す領域が、Ｎ型半導体基板１０２における不純物濃度を示している。図１１に示すグラフによれば、フラットＰウェル１０３における不純物濃度のピークがその上下のＮ型エピタキシャル成長層１０４およびＮ型半導体基板１０２における不純物濃度よりも高くなっていることがわかる。
【００４７】
次に、図１２を参照しつつ、ＣＣＤイメージセンサー１０１の基板の厚さ方向に沿ったポテンシャルについて説明する。図１２に示すグラフは、図１０に示すＣＣＤイメージセンサー１０１の図１０中実線Ｘ−Ｘ’に沿う部分のポテンシャルの分布を示している。この図１２に示すグラフによれば、ＣＣＤイメージセンサー１０１中のポテンシャルのピーク（極大）は、Ｎ型エピタキシャル成長層１０４の表面から約３．７μｍの深さに設定されていることが分かる。そして、この図１２に示すグラフによれば、深さが約３．７μｍよりも浅い位置に生じた電子は深さが約０．５μｍに位置しているポテンシャルの極小部に集められることが分かる。また、深さが約３．７μｍよりも深い位置に生じた電子は基板のさらに深い位置に向けて移動させられることが分かる。
【００４８】
これら図１１に示されているＣＣＤイメージセンサー１０１のＸ−Ｘ’に沿った不純物濃度のプロファイル、および図１２に示されているＣＣＤイメージセンサー１０１のＸ−Ｘ’に沿ったポテンシャルのプロファイルによれば、ＣＣＤイメージセンサー１０１について以下のことが分かる。つまり、ＣＣＤイメージセンサー１０１では、各フォトダイオード１０５に例えば太陽光などの強い光が入射して大量の電子が発生した場合、過剰な電子をフラットＰウェル１０３を介してＮ型半導体基板１０２に捨てる構造となっている。当然、フラットＰウェル１０３の不純物濃度は、そのような過剰な電子の放出を可能な濃度およびプロファイルに設定されている。
【００４９】
ところが、このような設定では、以下のような問題が生じる。例えば、フラットＰウェル１０３よりも深い位置で発生した電子はすべてＮ型半導体基板１０２に捨てられる。これにより、感度が低くなるおそれが極めて高くなる。また、各フォトダイオード１０５に例えば太陽光などの強い光が入射して大量の電子が発生した場合、過剰な電子が各フォトダイオード１０５から溢れ出したままでは、ブルーミングや混色が発生する原因になる。あるいは、Ｎ型半導体基板１０２の深い位置で発生した電子が隣接する他の各フォトダイオード１０５に漏れ込んだ場合にもブルーミングや混色が発生する原因になる。すなわち、図１０に示す構造からなるＣＣＤイメージセンサー１０１では、感度の低下やブルーミングや混色等の画質の劣化が発生するおそれが高い。ひいては、図１０に示す構造からなるＣＣＤイメージセンサー１０１は、素子の微細化において不利となる。
【００５０】
次に、図１３に示す第２の比較例としてのＣＭＯＳイメージセンサー２０１について説明する。図１３に示すように、ＣＭＯＳイメージセンサー２０１では、Ｐ型半導体基板２０２の上にＰ型エピタキシャル成長層２０３が設けられている。そして、このＰ型エピタキシャル成長層２０３の表層部にＮ型半導体層からなるフォトダイオード２０４が設けられている。フォトダイオード２０４の表面はＰ型半導体層からなるシールド層としてのＰＤ−ｐ層２０５により覆われている。
【００５１】
次に、図１４を参照しつつ、ＣＭＯＳイメージセンサー２０１の厚さ方向に沿った不純物濃度、電子分布、およびポテンシャルについて説明する。図１４に示す各グラフは、図１３に示すＣＭＯＳイメージセンサー２０１の図１３中実線Ｙ−Ｙ’に沿う部分の不純物濃度、電子分布、およびポテンシャルをそれぞれ示している。
【００５２】
先ず、図１４の上段に示すグラフについて説明する。図１４の上段に実線で示すグラフのうち図１４中Ｌで示す領域が、ＰＤ−ｐ層２０５における不純物濃度を示す。また、図１４の上段に実線で示すグラフのうち図１４中Ｍで示す領域が、フォトダイオード２０４における不純物濃度を示す。また、図１４の上段に実線で示すグラフのうち図１４中Ｎで示す領域が、Ｐ型エピタキシャル層２０３における不純物濃度を示す。そして、図１４の上段に実線で示すグラフのうち図１４中Ｏで示す領域が、Ｐ型半導体基板２０２における不純物濃度を示す。図１４の上段に実線で示すグラフから明らかなように、Ｐ型エピタキシャル層２０３の深い位置からＰ型半導体基板２０２に向けて不純物濃度であるＰ濃度が高くなっている。そして、Ｐ型半導体基板２０２におけるＰ濃度は、ＣＭＯＳイメージセンサー２０１中もっとも高く設定されている。また、図１４の上段に破線で示すグラフから明らかなように、ＣＭＯＳイメージセンサー２０１中の電子（キャリア）の分布のピークは、フォトダイオード２０４内に入っている。
【００５３】
次に、図１４の下段に実線で示すグラフについて説明する。図１４の下段に実線で示すグラフは、ＣＭＯＳイメージセンサー２０１中のポテンシャルの分布を示すものである。この図１４の下段に実線で示すグラフおよび図１４の上段に実線で示すグラフから明らかなように、ＣＭＯＳイメージセンサー２０１中のポテンシャルが極小（最小）となる位置は、フォトダイオード８中の不純物濃度（Ｎ濃度）のピーク（極大）と略一致している。
【００５４】
これら図１４に示されているＣＭＯＳイメージセンサー２０１のＹ−Ｙ’に沿った不純物濃度、電子分布、およびポテンシャルのプロファイルによれば、ＣＭＯＳイメージセンサー２０１について以下のことが分かる。つまり、ＣＭＯＳイメージセンサー２０１では、各フォトダイオード２０４に例えば太陽光などの強い光が入射して大量の電子が発生し、電子がＣＭＯＳイメージセンサー２０１の深い位置まで拡散しても、Ｐ型半導体基板２０２は不純物濃度が高いので、電子のライフタイムが短い。したがって、ＣＭＯＳイメージセンサー２０１の深い位置まで拡散した電子はすぐに正孔と再結合する。これにより、光照射された各フォトダイオード２０４に隣接する他のフォトダイオード２０４にＣＭＯＳイメージセンサー２０１の深い位置を介して電子が漏れ込むおそれを抑制することができる。また、各フォトダイオード２０４で発生した電子がＣＭＯＳイメージセンサー２０１の表層部側から基板の深層部側に拡散しようとしても、不純物濃度が急激に変化するＰ型エピタキシャル層２０３と各フォトダイオード２０４との界面においてＣＭＯＳイメージセンサー２０１の表層部側に跳ね返される。すると、ＣＭＯＳイメージセンサー２０１の表層部側に跳ね返された電子の一部が、拡散などにより光照射されたフォトダイオード２０４に再び集まる。
【００５５】
ところが、このような設定では、以下のような問題が生じる。例えば、ＣＭＯＳイメージセンサー２０１は、前述したＣＣＤイメージセンサー１０１と比較して低電圧で駆動する仕組みになっているため、ＣＣＤイメージセンサー１０１に比べてフォトダイオード２０４の空乏層を広げ難い。すなわち、ＣＭＯＳイメージセンサー２０１では、フォトダイオード２０４の空乏層を広げて感度を向上させることにより、素子の微細化に起因する感度の低下を補うという方法を採用するのは困難である。
【００５６】
以上説明したように、この一実施形態に係る固体撮像素子は、基板の構造が改良されており、画質、感度、および電気的特性の向上が図られている。すなわち、本実施形態に係るＣＭＯＳイメージセンサー１３においては、各フォトダイオード８の受光面積を大きく形成したり、あるいはＣＭＯＳイメージセンサー１３の駆動電圧を高めたりすることなく、各フォトダイオード８の感度が向上されている。それとともに、本実施形態に係るＣＭＯＳイメージセンサー１３においては、ブルーミングや混色等の画質の劣化が生じるおそれが殆どないとともに、リーク電流が発生するおそれも殆どない。
【００５７】
なお、本発明に係る固体撮像素子は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００５８】
例えば、ＣＭＯＳイメージセンサー１３の各ダイシングライン部１１に第２のＰ型半導体層１０を形成する工程は、必ずしもバリア層となる第２のＰ型半導体層１０を形成する工程と併行して行われる必要は無い。例えば、各ダイシングライン部１１に第２のＰ型半導体層１０を形成する工程は、第１のＰ型半導体層であるＰウェル５を形成する工程と併行して行われても構わない。このような工程で各ダイシングライン部１１に第２のＰ型半導体層１０を形成しても、特別な工程を用いたりするなど工程数を増やす必要は一切無い。したがって、各ダイシングライン部１１に第２のＰ型半導体層１０を容易にかつ迅速に形成することができる。
【００５９】
また、ＣＭＯＳイメージセンサー１３の表層部に形成した素子分離領域は、必ずしも前述したＳＴＩ９にする必要は無い。例えば、ＳＴＩ９の代わりにＬＯＣＯＳを形成しても構わない。また、ＳＴＩ９は、必ずしも第２のＰ型半導体層１０を形成する前に形成する必要はない。例えば、第２のＰ型半導体層１０を形成した後、ＳＴＩ９を形成してもよい。
【００６０】
さらに、読み出しトランジスタのゲート６等は、必ずしもフォトダイオード８を形成する前に形成する必要はない。例えば、読み出しトランジスタのゲート６等を形成した後、フォトダイオード８を形成してもよい。
【図面の簡単な説明】
【００６１】
【図１】一実施形態に係る固体撮像素子の製造工程を示す工程断面図。
【図２】一実施形態に係る固体撮像素子の製造工程を示す工程断面図。
【図３】一実施形態に係る固体撮像素子の製造工程を示す工程断面図。
【図４】一実施形態に係る固体撮像素子の製造工程を示す工程断面図。
【図５】一実施形態に係る固体撮像素子の製造工程を示す工程断面図。
【図６】一実施形態に係る固体撮像素子およびその製造工程を示す断面図。
【図７】図６に示す固体撮像素子をその上方から臨んで示す平面図。
【図８】図６に示す固体撮像素子の主要部を簡略化して示す回路図。
【図９】図６に示す固体撮像素子の図６中実線Ａ−Ａ’に沿う部分の不純物濃度、電子分布、およびポテンシャルをグラフにして示す図。
【図１０】図６に示す固体撮像素子に対する第１の比較例としての背景技術に係る固体撮像素子を示す断面図。
【図１１】図１０に示す第１の比較例としての固体撮像素子の図１０中実線Ｘ−Ｘ’に沿う部分の不純物濃度をグラフにして示す図。
【図１２】図１０に示す第１の比較例としての固体撮像素子の図１０中実線Ｘ−Ｘ’に沿う部分のポテンシャルをグラフにして示す図。
【図１３】図６に示す固体撮像素子に対する第２の比較例としての背景技術に係る他の固体撮像素子を示す断面図。
【図１４】図１３に示す第２の比較例としての固体撮像素子の図１３中実線Ｙ−Ｙ’に沿う部分の不純物濃度、電子分布、およびポテンシャルをグラフにして示す図。
【符号の説明】
【００６２】
１…半導体基板、２…Ｐ型半導体基板（Ｐ型の不純物を含む基板本体）、３…Ｎ型エピタキシャル成長層（Ｎ型の不純物を含む第１のＮ型半導体層）、４…ＰＮ接合面（Ｐ型ウェルの表層部）、５…Ｐウェル（第１のＰ型半導体層）、８…フォトダイオード（第２のＮ型半導体層からなる光電変換部）、９…ＳＴＩ（素子分離領域）、１０…第２のＰ型半導体層（バリア層）、１１…ダイシングライン部（チップ切断部）、１３…ＣＭＯＳイメージセンサー（固体撮像素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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