(57)【要約】【課題】ゲート電極の側壁に電荷保持部を有する半導体記憶装置で、書き込み動作の速度を向上させるために電荷保持部をゲート絶縁膜とチャネル領域との界面よりも下に配置する構造では、読み出し電流経路が長くなることを抑制し、読み出しのアクセス時間を短くする。【解決手段】ゲート電極に垂直な方向の断面において、凸部の段差を有する半導体基板の凸部両側底面であって電荷保持部の直下である領域が、活性領域上では、全てソース／ドレインである拡散層領域の一部である構造にした。さらに、ゲート電極の左右両端部下の基板の凸部側面をオフセット領域とする構造にした。このため、書き込み動作時の電荷注入効率が高いと言う特長を有したまま、従来の構造よりも読み出し電流量を多くすることができる。【選択図】図１
2006237244.tif 000002
【特許請求の範囲】
【請求項１】
凸部の段差を有する半導体基板と、
前記半導体基板の凸部の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記凸部の両側底面の半導体基板に拡散層領域を有し、
前記拡散層領域の間であって、前記ゲート電極下に配置されたチャネル領域と、
前記半導体基板の凸部の両側面の少なくともいずれか一方に形成された電荷保持部とを備え、
前記拡散層領域は少なくとも半導体基板の凸部の側面端まで達していることを特徴とする半導体記憶装置。
【請求項２】
凸部の段差を有する半導体基板内に素子分離領域によって分離された複数の活性領域を備えた半導体記憶装置において、
前記活性領域内では、
前記半導体基板の凸部上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下に配置されたチャネル領域と、
前記チャネル領域を間にして前記半導体基板表面に形成された２つの拡散層領域と、
前記ゲート電極の両側壁の少なくともいずれか一方に形成された電荷保持部とを備え、
前記電荷保持部の一部が前記半導体基板の凸部上面よりも下に存し、
前記半導体基板の凸部の両側底面であって、前記活性領域内の電荷保持部の直下の領域全てが、前記拡散層領域の一部である構造を有することを特徴とする半導体記憶装置。
【請求項３】
前記半導体記憶装置は、前記電荷保持部に保持された電荷の多寡により、前記ゲート電極に電圧を印加した際の前記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させることを特徴とする請求項１から２のいずれかに記載の半導体記憶装置。
【請求項４】
前記電荷保持部は、電荷を保持する機能を有する第１の絶縁体と、第1の絶縁体に保持された電荷の散逸を防ぐ機能を有する第２及び第３の絶縁体とを有し、第1の絶縁体が第２の絶縁体と第３の絶縁体とに挟まれていることを特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１の絶縁体とはシリコン窒化物であり、
前記第２及び第３の絶縁体とはシリコン酸化物であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第２の絶縁体は膜状であって、前記半導体基板と前記第１の絶縁体の間にあり、
前記半導体基板上における前記第２の絶縁体からなる膜の厚さは、１．５ｎｍ以上であって１５ｎｍ以下であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１の絶縁体からなる膜の厚さは、前記半導体基板上において、２ｎｍ以上であって１５ｎｍ以下であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記第２の絶縁体は膜状であって、前記第１の絶縁体と、前記半導体基板及び前記ゲート電極の側壁との間にあり、
前記ゲート電極の側壁近傍における前記第２の絶縁体からなる膜の厚さは、前記半導体基板の凸部側面における前記第２の絶縁体からなる膜の厚さよりも厚いことを特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
【請求項９】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記半導体基板よりも熱酸化レートの大きい材料からなる膜をゲート電極の材料として形成する工程と、
前記ゲート電極の材料となる膜を加工することによりゲート電極を形成する工程と、
前記半導体基板を加工することにより半導体基板表面に凸部の段差を形成する工程と、
前記半導体基板表面と前記ゲート電極とを熱酸化して前記第２の絶縁体からなる膜を形成する工程と、
を有することを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記半導体基板の凸部側面における前記第２の絶縁体からなる膜の厚さが、前記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１１】
前記半導体基板の凸部側面における前記第２の絶縁体からなる膜の厚さが、前記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ゲート絶縁膜に電荷保持効果を有するトランジスタ型の半導体記憶装置では、ゲート絶縁膜の膜厚に関するスケーリングが困難であり、短チャネル効果の増大を招くことにより、素子の微細化が果たせないという問題があった。そこで本出願人は、先に特許文献１で、１つのトランジスタで２ビットの記憶保持を実現しながら、更に微細化ができる半導体記憶装置を提案している。
【０００３】
この半導体記憶装置は、図１３に示したように、半導体基板５１上に形成されたゲート絶縁膜５２とゲート電極５３と、ゲート電極５３の両側の側壁に形成された電荷保持部５０Ａ，５０Ｂと、半導体基板５１表面に形成されたソース／ドレインである第１の拡散層領域５７と第２の拡散層領域５８とから構成される。さらに、電荷保持部５０Ａ，５０Ｂは、電荷を蓄積する機能を有する第1の絶縁体であるシリコン窒化膜５５が、該第1の絶縁体に保持された電荷の散逸を防ぐ機能を有する第２の絶縁体であるシリコン酸化膜５４と第３の絶縁体であるシリコン酸化膜５６とに挟まれた構造であり、第１の絶縁体５５に保持された電荷の多寡により、ゲート電極５３に電圧を印加した際の第1の拡散層領域５７から第２の拡散層領域５８に、若しくは第２の拡散層領域５８から第１の拡散層領域５７に流れる電流量を変化させるように構成されている。
この半導体記憶装置では、電荷保持部５０Ａ，５０Ｂは、ゲート絶縁膜５２から独立して形成されているので、電荷保持部５０Ａ，５０Ｂが担うメモリ機能と、ゲート絶縁膜５２が担うトランジスタ動作機能とは分離されている。また、ゲート電極５３の両側に形成された２つの電荷保持部５０Ａと５０Ｂは、ゲート電極５３により物理的に分離されているので、書き換え時の干渉が効果的に抑制される。したがって、２ビット以上の記憶が可能で、かつ微細化が容易にできる。
【特許文献１】特開２００４−１８６６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した特許文献１の半導体記憶装置では、電荷保持部５０Ａ，５０Ｂの一部が、ゲート絶縁膜５２とチャネル領域５９との界面よりも下に存在することにより、書き込み動作時における電荷保持部５０Ａ，５０Ｂへの電荷注入効率が著しく向上し、書き込み動作の速度を向上させている。この際、ゲート絶縁膜５２とチャネル領域５９との界面（第１の面）と、電荷保持部５０Ａ，５０Ｂの下面を含む面（第２の面）との距離Ｄは、上記効果を実現するには、２ｎｍ〜１５ｎｍの範囲にあることが好ましいとしている。
【０００５】
ここで例えば、ドレイン側を拡散層領域５７、ソース側を拡散層領域５８とすると、読み出し時にドレイン／ソース間を流れる電流は、本来、ドレイン側のオフセット領域６０Ａと、チャネル領域５９と、ソース側のオフセット領域６０Ｂとを経路とする。しかしながら、上述した半導体記憶装置では、チャネル領域５９の両側で、第１の面と第２の面との距離Ｄ分だけ余分な経路が存在するので、読み出し電流経路が長くなる。
また、特許文献１の半導体記憶装置では、図１３に示すようにオフセット領域の長さをＷ１、サイドウォールスペーサ状の電荷保持部の幅をＷ２とすると、安定な高速読み出しを実現するには、Ｗ２−Ｗ１＞１０ｎｍであることが好ましいとしている。このことは、例えばＷ１を６０ｎｍに設計した場合、電荷を保持する第１の絶縁体と、電荷の散逸を防ぐ第２の及び第３の絶縁体とから成る電荷保持部の膜構成にＷ２＞７０ｎｍという制約を与えることになる。
【０００６】
そこで本発明では上記問題に鑑み、電荷保持部がゲート絶縁膜とチャネル領域との界面より下に存する構造においても、ドレインからソースまでの読み出し電流経路が長くなることを抑制した半導体記憶装置を提供することを目的としている。
また、電荷保持部の膜厚に制約を与えずにオフセット領域の長さを設定できる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成させるために、本発明の半導体記憶装置では、凸部の段差を有する半導体基板と、前記半導体基板の凸部の上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記凸部の両側底面の半導体基板に拡散層領域を有し、前記拡散層領域の間であって、前記ゲート電極下に配置されたチャネル領域と、前記半導体基板の凸部の両側面の少なくともいずれか一方に形成された電荷保持部とを備え、前記拡散層領域は少なくとも半導体基板の凸部の側面端まで達していることを特徴とする。
【０００８】
または、本発明の半導体記憶装置では、凸部の段差を有する半導体基板内に素子分離領域によって分離された複数の活性領域を備えた半導体記憶装置において、前記活性領域内では、前記半導体基板の凸部上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域を間にして前記半導体基板表面に形成された２つの拡散層領域と、前記ゲート電極の両側壁の少なくともいずれか一方に形成された電荷保持部とを備え、前記電荷保持部の一部が前記半導体基板の凸部上面よりも下に存し、前記半導体基板の凸部の両側底面であって、前記活性領域の電荷保持部の直下の領域全てが、前記拡散層領域の一部である構造を有することを特徴としている。
【０００９】
また、本発明の半導体記憶装置では、電荷保持部に保持された電荷の多寡により、ゲート電極に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させることを特徴としている。
また、本発明の半導体記憶装置では、電荷保持部は、電荷を保持する機能を有する第１の絶縁体と、第1の絶縁体に保持された電荷の散逸を防ぐ機能を有する第２及び第３の絶縁体とを有し、第1の絶縁体が第２の絶縁体と第３の絶縁体とに挟まれていることを挟まれていることを特徴としている。
【００１０】
また、本発明の半導体記憶装置では、第１の絶縁体とはシリコン窒化物であり、第２及び第３の絶縁体とはシリコン酸化物であることを特徴としている。
また、本発明の半導体記憶装置では、第２の絶縁体は膜状であって、半導体基板と第１の絶縁体の間にあり、半導体基板上における第２の絶縁体からなる膜の厚さは、１．５ｎｍ以上であって１５ｎｍ以下であることを特徴としている。
また、本発明の半導体記憶装置では、第１の絶縁体からなる膜の厚さは、半導体基板上において、２ｎｍ以上であって１５ｎｍ以下であることを特徴としている。
また、本発明の半導体記憶装置では、第２の絶縁体は膜状であって、第１の絶縁体と、半導体基板及びゲート電極の側壁との間にあり、ゲート電極の側壁近傍における第２の絶縁体からなる膜の厚さは、半導体基板の凸部側面における第２の絶縁体からなる膜の厚さよりも厚いことを特徴としている。
【００１１】
また、本発明の半導体記憶装置の製造方法では、半導体基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に、半導体基板よりも熱酸化レートの大きい材料からなる膜をゲート電極の材料として形成する工程と、該ゲート電極の材料となる膜を加工することによりゲート電極を形成する工程と、半導体基板を加工することにより半導体基板表面に凸部の段差を形成する工程と、半導体基板表面とゲート電極とを熱酸化して第２の絶縁体からなる膜を形成する工程とを有することを特徴としている。
また、本発明の半導体記憶装置では、半導体基板の凸部側面における第２の絶縁体からなる膜の厚さが、ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であることを特徴としている。
また、本発明の半導体記憶装置では、半導体基板の凸部側面における第２の絶縁体からなる膜の厚さが、ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であることを特徴としている。
【発明の効果】
【００１２】
本発明の半導体記憶装置では、凸部の段差を有する半導体基板を用いて、前記凸部の両側底面の半導体基板に拡散層領域を有し、拡散層領域が少なくとも半導体基板の凸部の側面端まで達している構造にした。或いは、本発明の半導体記憶装置の活性領域上では凸部の段差を有する半導体基板の凸部の両側底面であって電荷保持部直下の領域全てを、ソース／ドレインである拡散層領域の一部とする構造にした。つまり、ゲート電極の両端部下の半導体基板の凸部側面のみをオフセット領域とする構造にしたので、ドレインからソースまでの読み出し電流経路に余分な経路が加算されることが無い。このため、書き込み動作時の電荷注入効率が高いと言う特長を有したまま、従来の構造よりも電流量を多くすることができるので、読み出しのアクセス時間をより短くすることが可能になる。
【００１３】
また、電荷保持部を拡散層領域上に配置させたので、電荷保持部であるサイドウォールスペーサの幅（Ｗ２）に依らず、オフセット領域の長さ（Ｗ１）を半導体基板の深さ方向に任意に設定できる。従って、電荷を保持する第１の絶縁体と、電荷の散逸を防ぐ第２の及び第３の絶縁体とから成る電荷保持部の膜構成を決定する自由度が増すばかりでなく、トランジスタの面積はオフセット領域の制約を受けないので、メモリセルトランジスタの微細化が可能になる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の半導体記憶装置について、図面に基づいて詳細に説明する。
（第１の実施形態）
【００１５】
本発明の第1の実施形態の半導体記憶装置を構成するメモリ素子は、２ビットの記憶が可能な不揮発性メモリセルとして、図１に示したように、表面に凸部の段差を有する半導体基板１１の凸部上面に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長、例えば０．０２５μｍ〜０．５μｍ程度の単一のゲート電極１３が形成されており、ゲート絶縁膜１２及びゲート電極１３の両側の側壁に、サイドウォールスペーサ形状の電荷保持部１０Ａ、１０Ｂが形成されて構成されている。電荷保持部１０Ａ，１０Ｂは、電荷を蓄積する機能を有する第１の絶縁体の一例としてのシリコン窒化膜１５が、該第１の絶縁体に保持された電荷の散逸を防ぐ機能を有する第２の絶縁体の一例としてのシリコン酸化膜１４と第３の絶縁体の一例としてのシリコン酸化膜１６とに挟まれた構造であり、該電荷保持部１０Ａ、１０Ｂの一部は、半導体基板１１の凸部上面よりも下に存している。また、半導体基板１１の凸部の両側底面には、ソース／ドレインである第１の拡散層領域１７及び第２の拡散層領域１８が形成されており、電荷保持部１０Ａ，１０Ｂは、第１及び第２の拡散層領域１７，１８上に形成されている。つまり、本発明の構成では、半導体基板１１の凸部の両側底面に設けられた第１の拡散層領領域１７及び第２の拡散層領域１８は、凸部の側面端まで充分に達しており、特許文献１のような凸部の両側底面にオフセット領域を有さないことに特徴がある。
【００１６】
拡散層領域１７，１８と電荷保持部１０Ａ，１０Ｂとの位置関係を、平面レイアウト図２、及び図３（ａ）から図３（ｃ）を以ってさらに以下に説明する。図２は、本発明の第1の実施形態の半導体記憶装置の平面レイアウトである。また、図３（ａ）から図３（ｃ）は、図２の平面レイアウトにおいて、重なり合う各構成要素の領域を判り易くするために、一部の構成要素の領域のみを示したものである。即ち、図３（ａ）は、図２の平面レイアウトのうち、活性領域２１と素子分離領域２２のみを示したものである。また、図３（ｂ）は同じく、ゲート電極１３の領域と、半導体基板１１の凸部の両側底面に形成された第１及び第２の拡散層領域１７，１８のみを、それぞれ太実線部と右下がり斜線部（左上から右下への斜線縞の領域）で示したものである。隣接するメモリセルとの第１の拡散層領域１７同士間、及び第２の拡散層領域１８同士間は、素子分離領域２２で分離されている。また、図３（ｃ）は同じく、ゲート電極１３の領域と、該ゲート電極１３の側壁に形成されたサイドウォールスペーサ形状の電荷保持部１０Ａ，１０Ｂのみを、それぞれ太実線部と左下がり斜線部（右上から左下への斜線縞の領域）で示したものである。
【００１７】
本発明の第1の実施形態の半導体記憶装置では、活性領域内の半導体基板１１の凸部の両側底面であり、且つ、電荷保持部１０Ａ，１０Ｂの直下である領域、即ち、図２において右下がり斜線部と左下がり斜線部が重なる交差格子縞で示された領域は、第１及び第２の拡散層領域１７，１８の一部であるように構成されている。なお、図１に示したメモリセルの断面図は、図２中に破線（Ｘ−Ｘ’）で示した位置の断面に対応している。尚、本実施例では、電荷保持部を活性領域及び素子分離領域にまたがって構成しているが、活性領域内の第１及び第２の拡散層領域１７、１８上のみに構成しても構わない。
【００１８】
次に、本実施形態の半導体記憶装置の書込み方法について、以下に説明する。このメモリ素子の書込み方法は、従来の構造と全く同様な手順により、ドレイン電界により加速された電子を電荷保持部に注入することにより行う。
まず、一方の電荷保持部１０Ｂに電子を注入する（書込む）ためには、図４に示すように、第１の拡散層領域１７をソース電極とし、第２の拡散層領域１８をドレイン電極とする。例えば、第１の拡散層領域１７および半導体基板１１に０Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋２Ｖを印加すればよい。このような電圧条件によれば、反転層３１が、第１の拡散層領域１７（ソース電極）から伸びるが、第２の拡散層領域１８（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散層領域１８（ドレイン電極）までドレイン電界により加速され、電荷保持部１０Ｂ（より正確には電荷保持部１０Ｂ内のシリコン窒化膜１５）に注入されて、書込みが行なわれる。
なお、他方の電荷保持部１０Ａ近傍では、ドレイン電界により加速された電子が発生しないため、書込みは行なわれない。また、書込み動作のための電圧は上記に限らず、例えば、第１の拡散層領域１７および半導体基板１１に０Ｖ、第２の拡散層領域１８に＋１０Ｖ、ゲート電極１３に＋５Ｖを印加した場合も、電荷保持部１０Ｂにホットエレクトロン（熱電子）が注入されて書込みが行なわれた。
【００１９】
本実施形態の半導体記憶装置では、従来の構造と同様に電荷保持部１０Ａ，１０Ｂを半導体基板１１とチャネル領域１９の界面よりも下に配置したので、電子は図４の矢印３２の方向に運動し、その多くがそのまま第２の電荷保持部１０Ｂ内のシリコン窒化膜１５に注入される。言い換えれば、ピンチオフ点から加速された電子の殆どは、矢印３２の向きに大きな運動量を持つため、シリコン酸化膜１４を通過してシリコン窒化膜１５に注入される電子の数が飛躍的に大きくなるのである。従って、書込み動作の効率が著しく向上するため、書込み動作の速度を飛躍的に向上させることができる。また、書込み時の電流が小さい場合でも書込み動作が可能になるので、半導体記憶素子の書込み時の消費電力を低減させることができる。
一方、他方の電荷保持部１０Ａに電子を注入する（書込む）ためには、電荷保持部１０Ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、書込みを行うことができる。即ち、第２の拡散層領域１８をソース電極とし、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８および半導体基板１１に０Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋２Ｖを印加すればよい。
【００２０】
次に、本実施形態の半導体記憶装置の読み出し動作原理を説明する。本実施形態における読み出し動作原理について図１を用いて説明する。一方の電荷保持部１０Ｂに記憶された情報を読み出す場合、第１の拡散層領域１７をドレイン電極に、第２の拡散層領域１８をソース電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散層領域１８及び半導体基板１１に０Ｖ、第１の拡散層領域１７に＋２Ｖ、ゲート電極１３に＋１Ｖを印加すればよい。この際、電荷保持部１０Ｂに電子が蓄積していない場合には、ドレイン電流が流れやすく、電荷保持部１０Ｂに電子が蓄積している場合には、電荷保持部１０Ｂ近傍で反転層が形成されにくいのでドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、電荷保持部１０Ｂの記憶情報を読み出すことができる。このとき、他方の電荷保持部１０Ａにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
また、他方の電荷保持部１０Ａに記憶された情報を読み出す場合は、上述した電荷保持部１０Ｂに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、その読み出しを行なうことができる。
【００２１】
本実施形態の半導体記憶装置においては、ゲート電極１３の両端部下の略垂直な半導体基板表面にオフセット領域２０Ａ，２０Ｂが形成されるので、例えば、電荷保持部１０Ｂに記憶された情報を読み出す場合のドレイン（第１の拡散層領域１７）／ソース（第２の拡散層領域１８）間に流れる電流は、ドレイン側のオフセット領域２０Ａとチャネル領域１９とソース側のオフセット領域２０Ｂとをその経路とする。
【００２２】
また、本実施形態の半導体記憶装置は、以下の工程を経て形成することができる。本実施例の半導体記憶装置の製造方法を図５（ａ）〜（ｄ）に基づいて説明する。まず、素子分離領域（図示せず）を形成した半導体基板１１上に、膜厚１〜６ｎｍ程度の例えばシリコン酸窒化膜からなるゲート絶縁膜１２、及び膜厚５０〜４００ｎｍ程度の例えばポリシリコン、ポリシリコンと高融点金属シリサイドの積層膜又はポリシリコンと金属との積層膜からなるゲート電極材料膜を形成し、所望の形状に、例えば異方性エッチングでパターニングすることにより単一のゲート電極１３を形成する。次に、シリコン酸窒化膜からなるゲート絶縁膜１２をエッチングした後、半導体基板１１も、例えば異方性エッチングにより１５ｎｍ〜１００ｎｍ程度の深さにパターニングする。当該工程により、図５（ａ）に示すように、ゲート電極１３直下の半導体基板１１の凸部上面に対して、ゲート電極１３以外の少なくとも活性領域に半導体基板１１表面が下がった凸部の両側底部を形成した。
なお、ゲート絶縁膜１２及びゲート電極１３は、通常のロジックプロセスと同様の工程を経て形成することが出来るので、ロジックプロセスにおけるその時代のスケーリング則に則って使われる材料を用いればよく、上記材料に限定されるものではない。
【００２３】
次に、図５（ｂ）に示すように、得られた半導体基板１１上に、イオン注入（図中矢印３３）を行うことにより、ソース／ドレインとなる第１及び第２の拡散層領域１７，１８を形成した。この際、オフセット領域となるゲート電極１３の両端部下の略垂直な半導体基板１１表面部分（凸部側面）には注入されないように、角度０度を以って、すなわち基板の法線方向から注入することが好ましい。このような工程により、拡散層領域が凸部の両側底面から凸部の側面端まで達するような構造とすることができる。
次に、図５（ｃ）に示すように、膜厚１．５〜１５ｎｍ、より好ましくは膜厚５〜１２ｎｍの例えばシリコン酸化膜１４をＣＶＤ(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法により堆積した。なお、シリコン酸化膜１４は熱酸化によって形成してもよい。
次に、シリコン酸化膜１４上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜７ｎｍの例えばシリコン窒化膜１５をＣＶＤ法により堆積した。更に、シリコン窒化膜１５上全面に、２０〜１５０ｎｍのシリコン酸化膜１６をＣＶＤ法により堆積した。
続いて、異方性エッチングによりシリコン酸化膜１６、１４及びシリコン窒化膜１５をエッチバックすることにより、図５（ｄ）に示すような記憶に最適な電荷保持部１０Ａ，１０Ｂを、ゲート電極１３の両側の側壁にサイドウォールスペーサ状に形成した。ここで、図１３で示される従来の半導体記憶装置と同じく、Ｗ１はオフセット領域２０Ａ，２０Ｂの長さを、Ｗ２はサイドウォールスペーサの幅を表す。
【００２４】
以上の方法により作製した本発明の第１の実施形態の半導体記憶装置によれば、電荷保持部１０Ａ，１０Ｂであるサイドウォールスペーサを形成する前に、ソース／ドレインである第１及び第２の拡散層領域１７，１８を形成している。従って、オフセット領域２０Ａ，２０Ｂの長さＷ１は、サイドウォール幅Ｗ２に依らず、半導体基板１１の凸部上面と凸部の両側底面との距離により、即ち、図５（ａ）の工程において半導体基板１１をエッチングした深さにより決定される。
また、上述した本発明の第１の実施形態の半導体記憶装置では、第２の絶縁体であるシリコン酸化膜１４の厚さを１．５ｎｍ〜１５ｎｍとしたが、以下にその理由を記す。シリコン酸化膜１４の厚さが１．５ｎｍ以下の場合、第１の絶縁体であるシリコン窒化膜１５に蓄積した電荷がシリコン酸化膜１４を通して逃げやすくなり、保持時間が著しく短くなる。一方、シリコン酸化膜１４の厚さが１５ｎｍ以上では、シリコン窒化膜１５への電荷注入効率が悪化し、書込み時間の増大が無視できなくなる。したがって、第２の絶縁体であるシリコン酸化膜１４の厚さは、１．５ｎｍ〜１５ｎｍとすれば、十分な保持時間と高速な書換えが両立するので、好ましい。
【００２５】
また、上述した本発明の第１の実施形態の半導体記憶装置では、第１の絶縁体であるシリコン窒化膜１５の厚さを２ｎｍ〜１５ｎｍとしたが、以下にその理由を記す。シリコン窒化膜１５の厚さが２ｎｍ以下の場合、シリコン窒化膜１５中に含まれる電荷トラップ密度が十分でなくなるため、メモリ素子の閾値変化（あるいは読み出し電流変化）が十分でなくなる。更には、シリコン窒化膜１５の膜厚ばらつきが与える素子間ばらつきが無視できなくなる。一方、シリコン窒化膜１５の厚さが１５ｎｍ以上では、書換え時にシリコン窒化膜中に一様に電荷を注入するのが難しく、もしくはより長い時間を要する。また、シリコン窒化膜に一様に電荷が注入されなかった場合、記憶保持中にシリコン窒化膜中で電荷が移動し、閾値（あるいは読み出し電流）の変化が問題となる。したがって、第１の絶縁体であるシリコン窒化膜１５の厚さは、２ｎｍ〜１５ｎｍとすれば、メモリ素子は十分な信頼性を備えるので、好ましい。
（第２の実施形態）
【００２６】
本発明の第２の実施形態の半導体記憶装置を構成するメモリ素子は、その構造において、図１により示した半導体記憶装置と同様の構成を有する。しかしながら、半導体記憶装置の製造方法において、拡散層領域を形成する方法が第１の実施の形態の半導体記憶装置と異なる。以下、本実施例２の製造方法について説明する。
このメモリ素子は、以下の工程を経て形成することができる。まず、第１の実施形態と全く同様な手順により、図６（ａ）に示すように、単一のゲート電極１３直下の半導体基板１１表面（凸部上面）に対して、ゲート電極１３以外の領域に半導体基板１１表面が下がった面（凸部の両側底部）を形成した。
次に、図６（ｂ）に示すように、膜厚１．５〜１５ｎｍ、より好ましくは膜厚５〜１２ｎｍの例えばシリコン酸化膜１４をＣＶＤ法により堆積した。なお、シリコン酸化膜１４は熱酸化によって形成してもよい。次に、シリコン酸化膜１４上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜７ｎｍの例えばシリコン窒化膜１５をＣＶＤ法により堆積した。更に、シリコン窒化膜１５上全面に、２０〜１５０ｎｍのシリコン酸化膜１６をＣＶＤ法により堆積した。
【００２７】
続いて、異方性エッチングによりシリコン酸化膜１６、１４及びシリコン窒化膜１５をエッチバックすることにより、図６（ｃ）に示すような記憶に最適な電荷保持部１０Ａ、１０Ｂを、ゲート電極１３の側壁にサイドウォールスペーサ状に形成した。
次に、イオン注入（図６（ｄ）中矢印３４）を行うことにより、ソース／ドレイン領域である第１及び第２の拡散層領域１７、１８を形成する。この際、該電荷保持部１０Ａ、１０Ｂ直下の半導体基板１１の凸部の両側底部に出来るだけ注入されるように、角度を付けて注入しなければならない。本実施例では、半導体基板１１の法線方向に対して６０度の角度を以って、ゲート電極１３の両側から注入した。さらに、熱処理による拡散で、図６（ｄ）に示すように、電荷保持部１０Ａ、１０Ｂの直下である半導体基板１１の凸部の両側底部まで第１及び第２の拡散層領域１７、１８を形成させた。
（第３の実施形態）
【００２８】
本発明の第３の実施形態の半導体記憶装置を構成するメモリ素子は、図７に示したように、ゲート電極の両端部下の略垂直な基板側面の一部までを拡散層領域とした構成である。オフセット領域の長さＷ１１は、半導体基板１１をエッチングした深さよりも短く設定され、第１及び第２の実施形態より電流量を向上することができる。
このメモリ素子は、以下の工程を経て形成することができる。第１の実施の形態の半導体記憶装置と全く同様な手順により、図５（ｂ）に示す第1及び第２の拡散層領域１７、１８を形成した後、熱処理により延ばして第１及び第２の拡散層領域７７、７８を形成することができる。或いは、図５（ｄ）に示すような電荷保持部１０Ａ、１０Ｂを形成した後に、熱処理により第1及び第２の拡散層領域１７、１８を延ばして第１及び第２の拡散層領域７７、７８を形成することができる。
（第４の実施形態）
【００２９】
図４で示される第１の実施形態において、シリコン酸化膜１４の膜厚を厚くするほど、ゲート電極１３からシリコン窒化膜１５への電荷の注入（あるいはシリコン窒化膜１５からゲート電極１３への電荷の放出）を抑制することができる。しかしながら、該厚膜化に応じて、矢印３２の方向に加速された電子のシリコン酸化膜１４を通過してのシリコン窒化膜１５への注入がしにくくなるので、書き込み時の効率が低下してしまう。本発明の第４の実施形態の半導体記憶装置を構成するメモリ素子は、上記第１の実施形態の半導体記憶装置において、ゲート電極の側壁のみのシリコン酸化膜１４を厚くすることによりゲート電極から電荷保持部への電荷の注入（あるいは電荷保持部からゲート電極への電荷の放出）を抑制したものである。
【００３０】
本実施形態のメモリ素子を、図８を用いて説明する。該図において、実施例１と同一部材には同一符号を付しており、相違する点は、以下の通りである。すなわち、本実施の形態のメモリ素子は、ゲート電極４３の側壁でのシリコン酸化膜４４の厚さＴ１Ｂが、オフセット領域２０Ａ，２０Ｂである半導体基板１１の凸部側面でのシリコン酸化膜４４の厚さＴ１Ａよりも厚いことを特徴としている。そのため、書き込み時の効率が低下してしまうこと無く、ゲート電極４３からシリコン窒化膜４５への電荷の注入（あるいはシリコン窒化膜４５からゲート電極４３への電荷の放出）を効果的に抑制することができる。したがって、メモリ素子の書換え特性が安定し、信頼性が向上する。
【００３１】
本実施形態のメモリ素子を形成する手順を、図９（ａ）から図９（ｃ）により説明する。以下、半導体基板はシリコン基板であり、ゲート電極は多結晶シリコンからなる場合を説明する。まず、素子分離領域（図示せず）を形成した半導体（シリコン）基板１１上にゲート絶縁膜１２および多結晶シリコンからなる単一のゲート電極４３を形成した。次に、第１の実施形態の図５（ｂ）までの工程と全く同様な手順により、図９（ａ）に示すように、ゲート電極４３直下の半導体基板の凸部上面に対して、ゲート電極４３以外の領域に半導体基板表面が下がった凸部の両側底部と、第1及び第２の拡散層領域１７，１８を形成した。
次に、図９（ｂ）に示すように、熱酸化によりシリコン基板１１及びゲート電極４３の表面にシリコン酸化膜４４を形成した。この時、シリコン酸化膜４４の膜厚は、シリコン基板１１上（オフセット領域２０Ａ，２０Ｂ）よりも、ゲート電極４３の側壁（領域２３Ａ，２３Ｂ）の方が厚くなった。これは、シリコン基板１１である単結晶シリコンよりもゲート電極４３の材料である多結晶シリコンの熱酸化レートが大きいからである。その後、図９（ｃ）に示すように、第１の実施形態と同様な手順でメモリ素子を完成した。
【００３２】
上述した本発明の第４の実施形態の半導体記憶装置では、ゲート電極の材料を多結晶シリコンとしたがこれに限定されるものではなく、半導体基板よりも熱酸化レートが大きい材料であれば良い。シリコン基板を半導体基板として用いた場合は、例えば、銅、アルミニウム等の金属：タングステン、チタン等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。
上記手順によれば、結晶性若しくは材料の違いによる酸化レートの違いを利用することにより、特に工程を増やすことなくゲート電極側壁の酸化膜厚を選択的に厚くすることができる。したがって、安定した書換え特性が有し、信頼性が高いメモリ素子を簡単な工程で形成することが可能となる。
（第５の実施形態）
【００３３】
本発明の第５の実施形態の半導体記憶装置を構成するメモリ素子は、図１０に示すように、上記第１の実施形態の半導体記憶装置において、電荷保持膜（シリコン窒化膜１５）と半導体基板の凸部側面との間にあるシリコン酸化膜１４の厚さ（Ｔ２）が、ゲート絶縁膜１２の厚さ（Ｔ３）よりも薄いこと以外は、実質的に同様の構成を有する。
ゲート絶縁膜１２は、メモリの書換え動作時における耐圧の要請から、その厚さＴ３には下限値が存在する。しかし、シリコン酸化膜１４の厚さＴ２は、厚さＴ３よりも薄くすることが可能である。厚さＴ２を薄くすることにより、電荷保持部への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１５に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【００３４】
したがって、厚さＴ２＜Ｔ３とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、本実施形態のように第２の絶縁膜としてシリコン酸化膜１４を用いる場合、絶縁膜の厚さＴ２は、実施例１と同様に１．５ｎｍ以上であることが好ましいが、シリコン酸化膜以外の絶縁膜を材料とすることにより、さらに薄くすることができる。例えば、第２の絶縁膜として酸化ハフニウム、酸化アルミニウム等の高誘電率膜を用いた場合、第２の絶縁膜に印加される実効的な電圧は、同じ膜厚でのシリコン酸化膜の場合に比べて緩和されるからである。ただし、この場合でも、絶縁膜の厚さＴ２は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることが好ましい。
本実施形態に示す厚さＴ２＜Ｔ３の構成にした半導体記憶装置は、低消費電力を必要とする場合や低電圧動作を必要とする機器に適している。
（第６の実施形態）
【００３５】
本発明の第６の実施形態の半導体記憶装置を構成するメモリ素子は、図１１に示すように、上記第１の実施形態の半導体記憶装置において、電荷保持膜（シリコン窒化膜１５）と半導体基板の凸部側面との間にあるシリコン酸化膜１４の厚さ（Ｔ２）が、ゲート絶縁膜１２の厚さ（Ｔ３）よりも厚いこと以外は、実質的に同様の構成を有する。
ゲート絶縁膜１２は、素子の短チャネル効果防止の要請から、その厚さＴ３には上限値が存在する。しかし、シリコン酸化膜の厚さＴ２は、厚さＴ３よりも厚くすることが可能である。Ｔ２を厚くすることにより、電荷保持部に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、厚さＴ２＞Ｔ３とすることにより、メモリの短チャネル効果を悪化させることなくメモリの保持特性を改善することが可能となる。
【００３６】
本実施形態に示す厚さＴ２＞Ｔ３の構成にした半導体記憶装置は、電荷保持特性の高いものを必要とする機器、例えば高温下で使用するような機器に適している。
なお、本実施形態のように第２の絶縁膜としてシリコン酸化膜１４を用いる場合、絶縁膜の厚さＴ２は、実施例１と同様に１５ｎｍ以下であることが好ましいが、シリコン酸化膜以外の絶縁膜を材料とすることにより、さらに厚くすることができる。例えば、第２の絶縁膜として酸化ハフニウム、酸化アルミニウム等の高誘電率膜を用いた場合、第２の絶縁膜に印加される電界を変えることなく、シリコン酸化膜の場合に比べて実際の膜厚を厚くすることができる。ただし、この場合でも、絶縁膜の厚さＴ２は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【００３７】
以上説明した本発明の第１から第６の実施形態の半導体記憶装置は、１つの電荷保持部に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能する。
また、本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。
【００３８】
なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３９】
上述した本発明の第１から第６の実施形態の半導体記憶装置では、ゲート電極を加工した後、これをマスクに半導体基板を凸部の段差を形成するように加工したがこれに限定されるものでは無い。ゲート電極を形成する前に、凸部の段差を有する半導体基板を作成しても良い。例えば、図１２（ａ）に示すように、シリコン半導体基板１１上に酸化膜２４をＣＶＤ法により堆積させて、所望の形状に加工する。その後、図１２（ｂ）に示すように、酸化膜２４の無い領域のみに選択的にエピタキシャルシリコン膜２５を成長させることにより、凸部の段差のあるシリコン半導体基板１１を形成することができる。
【００４０】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。
【００４１】
電荷保持部は、少なくとも、電荷を保持するか、電荷を蓄え保持する機能を有するか、電荷をトラップする機能を有する膜又は領域を含んで構成される。これらの機能を果たす膜又は領域としては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；金属等が挙げられる。
電荷保持部は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００４２】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜を電荷保持部として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接する電荷保持部が接触しても、電荷保持部が導電体からなる場合のように夫々の電荷保持部に記憶された情報が失われることがない。また、コンタクトプラグをより電荷保持部と接近して配置することができ、場合によっては電荷保持部と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００４３】
さらに記憶保持に関する信頼性を高めるために、電荷保持部において、電荷保持機能を有する絶縁体は、必ずしも膜状である必要はなく、電荷保持機能を有する絶縁体が絶縁膜に離散的に存在しても良い。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散する構造でも良い。
また、電荷保持機能を有する絶縁体、導電膜もしくは半導体層を内部に含む絶縁体膜を電荷保持部として用いることにより、電荷保持機能を有する絶縁体、導電膜もしくは半導体層中への電荷の注入量を自由に制御できるため、多値化しやすい効果があるだけでなく、蓄積した電荷を保持する機能が増す。
【００４４】
つまり、電荷保持部は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。従って、電荷保持機能を有する絶縁体が膜状である場合、電荷を逃げにくくする機能を有する膜との２層以上の構成であることが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていてもよいし、一部を覆うように形成されてもよいが、少なくとも凸部の両側面のどちらか一方に形成すればよい。
【００４５】
電荷保持部は、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのがより好ましい。電荷を蓄積する第１の絶縁体が膜状であるから、電荷の注入により短い時間で第１の絶縁体内の電荷密度を上げ、また、電荷密度を均一にすることができる。電荷を蓄積する第１の絶縁体内の電荷分布が不均一であった場合、保持中に第１の絶縁体内を電荷が移動してメモリ素子の信頼性が低下する恐れがある。また、電荷を蓄積する第１の絶縁体は、導電体部（ゲート電極、拡散層領域、半導体基板）とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記サンドウィッチ構造を有する場合、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。
【００４６】
更には、蓄積される電荷が電子の場合、上記第１の絶縁体の電子親和力が、上記第２及び第３の絶縁体の電子親和力よりも大きいことが好ましい。ここで、電子親和力とは、真空準位と伝導電子体の最低準位とのエネルギー差である。もしくは、蓄積される電荷がホール（正孔）の場合、上記第１の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差が、上記第２及び第３の絶縁体における真空準位と価電子帯の最高準位とのエネルギー差よりも小さいことが好ましい。上記条件を満たす場合、電荷を蓄積する第１の絶縁体からなる膜からの電荷の散逸が効果的に抑制され、記憶保持時間が長くなる。更には、電荷を蓄積する第１の絶縁体への電荷注入効率が高くなって書換え時間が短縮する。
上記条件を満たす電荷保持部としては、上記第１の絶縁体をシリコン窒化膜とし、第２及び第３の絶縁体をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。
また、シリコン酸化膜およびシリコン窒化膜は共にＬＳＩプロセスでごく標準的に用いられる材料であるため、好ましい。また、第１の絶縁体として、窒化シリコンのほかに、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイドなどを用いることができる。更には、第２及び第３の絶縁体として、酸化シリコンのほかに、酸化アルミニウなどを用いることができる。なお、上記第２及び第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【００４７】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、チャネル側は少なくとも凸部の側面端まで達し、反対側は素子分離領域まで達して形成されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【図面の簡単な説明】
【００４８】
【図１】第１及び第２の実施形態の半導体記憶装置を示す要部の概略断面図である。
【図２】第１の実施形態の半導体記憶装置を示す要部の概略平面レイアウト図である。
【図３ａ】図２のうち活性領域と素子分離領域のみを図示した平面レイアウト図である。
【図３ｂ】図２のうちゲート電極と拡散層領域のみを図示した平面レイアウト図である。
【図３ｃ】図２のうちゲート電極と電荷保持部のみを図示した平面レイアウト図である。
【図４】第１の実施形態の半導体記憶装置の書込み動作を説明するための要部の概略断面図である。
【図５ａ】第１の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図５ｂ】第１の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図５ｃ】第１の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図５ｄ】第１の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図６ａ】第２の実施形態の半導体記憶装置の製造方法を説明するための工程順に記載した概略断面図である。
【図６ｂ】第２の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図６ｃ】第２の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図６ｄ】第２の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図７】第３の実施形態の半導体記憶装置を示す要部の概略断面図である。
【図８】第４の実施形態の半導体記憶装置を示す要部の概略断面図である。
【図９ａ】第４の実施形態の半導体記憶装置の製造方法を説明するための工程順に記載した概略断面図である。
【図９ｂ】第４の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図９ｃ】第４の実施形態の半導体記憶装置の製造方法を工程順に記載した概略断面図である。
【図１０】第５の実施形態の半導体記憶装置を示す要部の概略断面図である。
【図１１】第６の実施形態の半導体記憶装置を示す要部の概略断面図である。
【図１２ａ】凸部の段差を有する半導体基板の製造方法の一実施形態を説明するための工程順に記載した概略断面図である。
【図１２ｂ】凸部の段差を有する半導体基板の製造方法の一実施形態を説明するための工程順に記載した概略断面図である。
【図１３】従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
【００４９】
１０Ａ，１０Ｂ，４０Ａ，４０Ｂ，５０Ａ，５０Ｂ      電荷保持部
１１，５１      半導体基板
１２，５２      ゲート絶縁膜
１３，４３，５３      ゲート電極
１４，４４，５４      シリコン酸化膜
１５，４５，５５      シリコン窒化膜
１６，４６，５６      シリコン酸化膜
１７，５７，７７      第１の拡散層領域
１８，５８，７８      第２の拡散層領域
１９，５９      チャネル領域
２０Ａ，２０Ｂ，６０Ａ，６０Ｂ      オフセット領域
２１            活性領域
２２            素子分離領域
３１            反転層
３２            書込み時の加速された電子の運動量方向
３３，３４      イオン注入
２３Ａ，２３Ｂ  ゲート電極の側面領域
２４            シリコン酸化膜
２５            エピタキシャルシリコン膜
【図１】
2006237244.tif 000003
【図２】
2006237244.tif 000004
【図３ａ】
2006237244.tif 000005
【図３ｂ】
2006237244.tif 000006
【図３ｃ】
2006237244.tif 000007
【図４】
2006237244.tif 000008
【図５ａ】
2006237244.tif 000009
【図５ｂ】
2006237244.tif 000010
【図５ｃ】
2006237244.tif 000011
【図５ｄ】
2006237244.tif 000012
【図６ａ】
2006237244.tif 000013
【図６ｂ】
2006237244.tif 000014
【図６ｃ】
2006237244.tif 000015
【図６ｄ】
2006237244.tif 000016
【図７】
2006237244.tif 000017
【図８】
2006237244.tif 000018
【図９ａ】
2006237244.tif 000019
【図９ｂ】
2006237244.tif 000020
【図９ｃ】
2006237244.tif 000021
【図１０】
2006237244.tif 000022
【図１１】
2006237244.tif 000023
【図１２ａ】
2006237244.tif 000024
【図１２ｂ】
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【図１３】
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