(57)【要約】【課題】電力消費を抑えたラッチクロック生成回路及びシリアル−パラレル変換回路を提供する。【解決手段】ラッチ信号生成回路２２は、ＥＸＮＯＲ素子２４、ＮＯＲ素子２６及びＤ−ＦＦ２８を備え、ＥＸＮＯＲ素子２４及びＮＯＲ素子２６は、制御信号Ｘｎ−１とフィードバック信号Ｘｎ−１の組み合わせによって、ラッチ信号ＬＣＫｎのレベルを制御する。Ｄ−ＦＦ２８はラッチ信号の反転信号を受け、ラッチ信号がローレベルになるタイミングでＸｎをＥＸＮＯＲ素子２４及び次段のラッチ信号生成回路２２のＥＸＮＯＲ素子２４に出力する。【選択図】図３
2006101269.tif 000002
【特許請求の範囲】
【請求項１】
所定の周期で変化するシステムクロック信号を受けて、当該システムクロック信号の整数倍の周期でラッチ信号を出力するラッチ信号生成回路、を複数含み、当該複数のラッチ信号生成回路が直列に接続されたラッチクロック生成回路であって、
前記ラッチ信号生成回路は、
システムクロック信号に基づいてラッチ信号を出力するゲート回路と、
前記ゲート回路から出力されたラッチ信号を保持すると共に、次段のラッチ信号生成回路のゲート回路への制御信号及び自段のゲート回路へのフィードバック信号として出力する出力同期回路と、を含み、
前記ゲート回路は、制御信号と前記フィードバック信号とを受けて、前記制御信号と前記フィードバック信号との組み合わせに応じて、前記システムクロック信号の１クロック分のパルスを反転させた前記ラッチ信号を出力することを特徴とするラッチクロック生成回路。
【請求項２】
請求項１に記載のラッチクロック生成回路において、
前記ゲート回路は、
制御信号とフィードバック信号とを受けてゲート信号を出力するＥＸＮＯＲ素子と、
システムクロック信号と前記ＥＸＮＯＲ素子から出力されたゲート信号とを受けて、システムクロック信号が変化したタイミングでラッチパルスを出力するＮＯＲ素子と、
を含むことを特徴とするラッチクロック生成回路。
【請求項３】
請求項１〜２に記載のラッチクロック生成回路において、
前記フィードバック信号は、前記制御信号であることを特徴とするラッチクロック生成回路。
【請求項４】
請求項１〜２のいずれか１つに記載のラッチクロック生成回路を含むシリアル−パラレル変換回路であって、
シリアルデータが入力される入力端子を備え、複数のラッチ信号生成回路から出力されるラッチ信号のいずれか1つを受けて、入力端子から入力される前記シリアルデータを保持及び出力するラッチ回路、
を複数含むデータ保持回路を備えることを特徴とするシリアル−パラレル変換回路。
【請求項５】
請求項４に記載のシリアル−パラレル変換回路において、
データ保持回路に含まれる複数のラッチ回路からの出力を受けて、出力制御信号に同期してそれらの出力を一括して出力するパラレル出力回路を備えることを特徴とするシリアル−パラレル変換回路。
【請求項６】
請求項４又は５に記載のシリアル−パラレル変換回路において、
ラッチ回路の入力端子に入力される前記シリアルデータは、システムクロック信号に同期して更新されることを特徴とするシリアル−パラレル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムクロックに同期して複数の出力端子から順次ラッチ信号を出力するラッチクロック生成回路及びそのラッチクロック生成回路を含むシリアル−パラレル変換回路に関する。
【背景技術】
【０００２】
システムクロックに同期して複数の出力端子からの出力を順次変化させるラッチクロック生成回路が様々な電気回路で用いられている。例えば、時系列的に受信されるシリアルデータをパラレルデータとして一括出力するシリアル−パラレル変換回路に組み込まれ、データを保持する複数のラッチ回路に対するトリガ信号を生成するために用いられる。
【０００３】
ラッチクロック生成回路７０は、図７に示すように、複数のラッチ信号生成回路７２を備える。各ラッチ信号生成回路７２は、システムクロック信号ＧＣＬＫを受け、そのシステムクロックに同期してそれぞれラッチ信号ＬＣＫｎを出力する。
【０００４】
ラッチ信号生成回路７２は、図７に示すように、Ｄ−フリップ・フロップ（Ｄ−ＦＦ）７４及びＡＮＤ素子７６を備える。Ｄ−ＦＦ７４の入力端子Ｄには前段からの制御信号Ｘｎ−１又はラインクロック信号ＳＴＰが入力され、クロック端子Ｃにはシステムクロック信号ＧＣＬＫの反転信号が入力される。Ｄ−ＦＦ７４の出力端子Ｑは、ＡＮＤ素子７６と次段のラッチ信号生成回路７２に含まれるＤ−ＦＦ７４の入力端子Ｄに接続される。また、ＡＮＤ素子７６には、システムクロック信号ＧＣＬＫも入力される。
【０００５】
Ｄ−ＦＦ７４の入力端子Ｄに供給される制御信号Ｘｎ−１又はラインクロック信号ＳＴＰがハイレベルである場合、システムクロック信号ＧＣＬＫがローレベルとなるタイミングで、Ｄ−ＦＦ７４の出力端子Ｑからハイレベルの制御信号Ｘｎが出力される。したがって、ＡＮＤ素子７６は、システムクロック信号ＧＣＬＫが次にハイレベルに変化したタイミングで、ハイレベルのラッチ信号ＬＣＫｎを出力端子から出力する。
【０００６】
制御信号Xｎ−１又はラインクロック信号ＳＴＰがローレベルである場合、システムクロック信号ＧＣＬＫがローレベルとなるタイミングで、Ｄ−ＦＦ７４の出力端子Ｑからローレベルの信号が出力される。このとき、ＡＮＤ素子７６は、システムクロック信号ＧＣＬＫのレベルに関係なく、ローレベルのラッチ信号ＬＣＫｎを出力端子から出力する。
【０００７】
図８に、ラッチクロック生成回路７０動作におけるタイミングチャートを示す。図８ではラッチ信号生成回路７２が４つ設けられている場合のタイミングチャートを示している。ラッチクロック生成回路７０に入力されるラインクロック信号ＳＴＰは、外部のコントロール部（図示しない）によって生成される。ラインクロック信号ＳＴＰは、システムクロック信号ＧＣＬＫの周期にラッチ信号生成回路７２の個数を掛け合わせた時間以上の周期を有する。例えばラッチ信号生成回路７２がｎ個ある場合、ラインクロック信号ＳＴＰの周期は、システムクロック信号ＧＣＬＫの周期のｎ倍以上とする。この場合、ラインクロック信号ＳＴＰは、システムクロック信号ＧＣＬＫの周期Ａの４倍の時間と待機時間Ｔとの和、すなわち４Ａ＋Ｔの周期を有するものとする。ラインクロック信号ＳＴＰは１周期において、システムクロック信号ＧＣＬＫに同期して１クロック分の時間だけハイレベルとされる。初段のラッチ信号生成回路７２に含まれるＤ−ＦＦ７４の入力端子Ｄには、このラインクロック信号ＳＴＰが入力される。
【０００８】
時刻ｔ０でラインクロック信号ＳＴＰがハイレベルとされ、続いて時刻ｔ１においてシステムクロック信号ＧＣＬＫがローレベルとなると初段のＤ−ＦＦ７４の出力端子Ｑからハイレベルの制御信号Ｘ０が出力される。時刻ｔ２において、システムクロック信号ＧＣＬＫがハイレベルになると、初段のＡＮＤ素子７６からハイレベルのラッチ信号ＬＣＫ０が出力される。第二段のＤ−ＦＦ７４は、初段のＤ−ＦＦ７４から制御信号Ｘ０を受けるので、時刻ｔ３においてシステムクロック信号ＧＣＬＫがローレベルとなると第二段のＤ−ＦＦ７４の出力端子Ｑからハイレベルの制御信号Ｘ１が出力される。時刻ｔ４において、システムクロック信号ＧＣＬＫがハイレベルになると、第二段のＡＮＤ素子７６からハイレベルのラッチ信号ＬＣＫ１が出力される。以下同様に、第三段、第四段のラッチ信号生成回路７２から制御信号及びラッチ信号が出力される。
【０００９】
これによって、ラインクロック信号ＳＴＰの１周期の間に、初段から最終段までのラッチ信号生成回路７２から、システムクロック信号ＧＣＬＫに同期してハイレベルのラッチ信号ＬＣＫ０，ＬＣＫ１・・・が順次出力される。
【００１０】
シリアル−パラレル変換回路は、図７に示すように、複数のフリップフロップセット９０を含んで構成される。各フリップフロップセット９０は、シリアル伝送路Ｄｎと同数のＤ−ＦＦ９２で構成される。各フリップフロップセット９０に含まれるＤ−ＦＦ９２の入力端子Ｄには、時系列的に送信されてくるデータＤｎ［０］〜Ｄｎ［１７］（データセットＤｎ［０，１７］）がそれぞれ入力される。各フリップフロップセット９０に含まれるＤ−ＦＦ９２のクロック端子Ｃには、ラッチクロック生成回路７０に含まれるラッチ信号生成回路７２から出力されるラッチ信号ＬＣＫｎがそれぞれフリップフロップセット９０毎に共通に入力される。
【００１１】
したがって、システムクロック信号ＧＣＬＫに同期してラッチ信号ＬＣＫ０，ＬＣＫ１・・・が初段から最終段に向けてハイレベルに変化する毎に、その時点で入力されているデータが各フリップフロップセット９０に保持されることとなる。
【００１２】
ここで、システムクロック信号ＧＣＬＫに同期させてシリアルデータＤｎ［０，１７］を入力することによって、システムクロック信号ＧＣＬＫに同期させて各フリップフロップセット９０にデータＤｎ［０，１７］を順次保持及び出力させることができる。このようにして、シリアルデータがパラレルデータに変換される。
【００１３】
特許文献１には、データの取り込みを短い周期で可能にし、フリップフロップセットに相当する回路や、ラッチクロック生成回路に相当する回路の規模を小さくし、電力消費を削減したシリアル−パラレル変換回路についての記載がある。
【００１４】
また特許文献２には、ラッチ信号生成回路に含まれるＤ−ＦＦを単純なゲート回路に変更することで、ラッチクロック生成回路の消費電力の低減化を図るシリアル−パラレル変換回路についての記載がある。
【００１５】
また特許文献３には、スイッチを介してシステムクロック信号を受け取るラッチ信号生成回路についての記載がある。このスイッチの開閉を制御することにより、有意のレベルになった段のラッチ信号生成回路のみ、システムクロック信号が選択的に供給される。そのためラッチ信号生成回路での消費電力を低減させることができる。
【００１６】
【特許文献１】特開平０５−０３７４００号公報
【特許文献２】特開２０００−１９５２８７号公報
【特許文献３】特開２００１−０７５５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記のように、従来のラッチクロック生成回路７０は、多数のＤ−ＦＦ７４を含み、システムクロック信号ＧＣＬＫに同期して動作する。システムクロック信号ＧＣＬＫは高周波であるため、ラッチクロック生成回路７０で消費される電力は大きくなる。携帯電話やデジタルカメラ向けのＬＣＤコントローラに用いられるシリアル−パラレル変換回路では、省電力化の必要性が高く、ラッチクロック生成回路での消費電力が問題となる。
【００１８】
本発明は、上記従来技術の問題を鑑み、処理速度を維持しつつ、電力消費を抑えたラッチクロック生成回路及びシリアル−パラレル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、所定の周期で変化するシステムクロック信号を受けて、当該システムクロック信号の整数倍の周期でラッチパルスを出力するラッチ信号生成回路、を複数含み、当該複数のラッチ信号生成回路が直列に接続されたラッチクロック生成回路であって、前記ラッチ信号生成回路は、システムクロック信号に基づいてラッチ信号を出力するゲート回路と、前記ゲート回路から出力されたラッチ信号を保持すると共に、次段のラッチ信号生成回路のゲート回路への制御信号及び自段のゲート回路へのフィードバック信号として出力する出力同期回路と、を含み、前記ゲート回路は、制御信号と前記フィードバック信号とを受けて、前記制御信号と前記フィードバック信号との組み合わせに応じて、前記システムクロック信号の１クロック分のパルスを反転させた前記ラッチ信号を出力することを特徴とする。
【００２０】
ここで、前記ゲート回路は、前記システムクロック信号の１クロック分のパルスを反転させたラッチパルスを出力することが好適である。また、前記フィードバック信号と前記制御信号とを共通な信号とすることが好適である。
【００２１】
具体的には、前記ゲート回路は、制御信号とフィードバック信号とを受けてゲート信号を出力するＥＸＮＯＲ素子と、システムクロック信号と前記ＥＸＮＯＲ素子から出力されたゲート信号とを受けて、システムクロック信号が変化したタイミングでラッチパルスを出力するＮＯＲ素子と、を含む回路とすることが好適である。
【００２２】
さらに、本発明は、上記本発明におけるラッチクロック生成回路を含むシリアル−パラレル変換回路であって、シリアルデータが入力される入力端子を備え、複数のラッチ信号生成回路から出力されるラッチ信号のいずれか1つを受けて、入力端子から入力される前記シリアルデータを保持及び出力するラッチ回路、を複数含むデータ保持回路を備えることを特徴とする。
【００２３】
ここで、前記ラッチ回路は、ラッチ信号生成回路から出力されるラッチ信号の立ち下りのタイミングで、入力端子から入力される前記シリアルデータを保持することが好適である。
【００２４】
さらに、データ保持回路に含まれる複数のラッチ回路からの出力を受けて、出力制御信号に同期してそれらの出力を一括して出力するパラレル出力回路を備えることも好適である。
【００２５】
ここで、ラッチ回路の入力端子に入力される前記シリアルデータは、システムクロック信号に同期して更新されることが好適である。
【発明の効果】
【００２６】
本発明によれば、ラッチクロック生成回路における消費電力を従来よりも低減することができる。また、シリアル−パラレル変換回路全体における消費電力も低減することができる。
【００２７】
また、本発明によれば、ゲート開閉回路を用いたことで、ラッチ信号の出力をシステムクロック信号に対して半周期ずらすことが可能となり、データ保持回路としてラッチ回路を使用できるようになる。そのため従来のデータ保持回路がＤ−ＦＦ構成されている場合より、素子を減らすことが出来るため、電力消費を減らすことが出来る。
【発明を実施するための最良の形態】
【００２８】
シリアル−パラレル変換回路１０は、図１に示すように、ラッチクロック生成回路２０、ラッチ素子セット４０及びパラレル出力回路５０を備える。本実施の形態におけるシリアル−パラレル変換回路１０も、従来技術と同様に、時系列で送信されてくるデータＤｎ［０，１７］を受けて、所定のビット数のパラレルデータに変換して出力する。
【００２９】
ラッチクロック生成回路２０は、図２に示すように、ラッチ信号生成回路２２を複数接続した構成を有する。
【００３０】
各ラッチ信号生成回路２２は、図３に示すように、ＥＸＮＯＲ素子２４、ＮＯＲ素子２６及びＤ−ＦＦ２８を備える。ＥＸＮＯＲ素子２４は、制御信号Ｘｎ−１又はラインクロック信号ＳＴＰとＤ−ＦＦ２８からの出力信号Ｘｎを受けて、ゲート信号ＣＫＥＮＢｎを出力する。ＮＯＲ素子２６は、ＥＸＮＯＲ素子２４からのゲート信号ＣＫＥＮＢｎと外部からのシステムクロック信号ＧＣＬＫを受けて、ラッチ信号ＬＣＫｎを出力する。ＮＯＲ素子２６が出力するラッチ信号ＬＣＫｎはラッチ素子セット４０へ出力される。
【００３１】
Ｄ−ＦＦ２８の入力端子Ｄにはラインクロック信号ＳＴＰが入力される。Ｄ−ＦＦ２８のクロック端子Ｃには、ＮＯＲ素子２６から出力されるラッチ信号ＬＣＫｎの反転信号が入力される。Ｄ−ＦＦ２８の出力端子Ｑからは制御信号Ｘｎが出力される。制御信号Ｘｎは、次段のラッチ信号生成回路２２のＥＸＮＯＲ素子２４に制御信号Ｘ（ｎ＋１）−１として入力されると共に、自段のＥＸＮＯＲ素子２４にフィードバック信号として入力される。
【００３２】
ＥＸＮＯＲ素子２４とＮＯＲ素子２６とを組み合わせた回路は、ラッチ信号ＬＣＫｎのレベルを制御するゲート回路としての役割を果たす。
【００３３】
ＥＸＮＯＲ素子２４は、制御信号Ｘｎ−１と制御信号Ｘｎとが同レベルの場合、出力端子からハイレベルのゲート信号ＣＫＥＮＢｎを出力する。ＮＯＲ素子２６は、ゲート信号ＣＫＥＮＢｎがハイレベルである場合、システムクロック信号ＧＣＬＫのレベルに関係なく、ローレベルのラッチ信号ＬＣＫｎを出力する。このとき、Ｄ−ＦＦ２８は、ラインクロック信号ＳＴＰのレベルに関わらず、それまでの制御信号Ｘｎの出力レベルを維持して出力端子Ｑから出力する。
【００３４】
制御信号Ｘｎ−１と制御信号Ｘｎとが異なるレベルである場合、ＥＸＮＯＲ素子２４はローレベルのゲート信号ＣＫＥＮＢｎを出力する。ＮＯＲ素子２６は、ゲート信号ＣＫＥＮＢｎがローレベルである場合、システムクロック信号ＧＣＬＫの反転信号をラッチ信号ＬＣＫｎとして出力する。すなわち、システムクロック信号ＧＣＬＫがハイレベルである場合にはラッチ信号ＬＣＫｎはローレベルとされ、システムクロック信号ＧＣＬＫがローレベルである場合にはラッチ信号ＬＣＫｎはハイレベルとされる。次に、Ｄ−ＦＦ２８は、ラッチ信号ＬＣＫｎが立ち下がるタイミングで、ラインクロック信号ＳＴＰと同レベルの制御信号Ｘｎを出力端子Ｑから出力する。
【００３５】
次に、ラッチクロック生成回路２０における処理について、図４のタイミングチャートを参照して説明する。
【００３６】
初段のラッチ信号生成回路２２に含まれるＤ−ＦＦ２８の入力端子Ｄには、ラインクロック信号ＳＴＰが入力される。ラインクロック信号ＳＴＰは、外部のコントロール部（図示しない）によって生成される。ラインクロック信号ＳＴＰは、図４に示すように、システムクロック信号ＧＣＬＫの周期にラッチ信号生成回路２２の個数を掛け合わせた時間の２倍以上の周期を有する。例えばラッチ信号生成回路２２（又は、それに対応するラッチ素子セット４０）がｎ個ある場合、ラインクロック信号ＳＴＰの周期は、システムクロック信号ＧＣＬＫの周期の２ｎ倍以上とする。本実施の形態では、ラッチ信号生成回路２２が４つ設けられているので、ラインクロック信号ＳＴＰは、システムクロック信号ＧＣＬＫの周期Ａの４倍の時間と待機時間Ｔとの和の２倍の周期、すなわち２＊（４Ａ＋Ｔ）の周期を有するものとする。このラインクロック信号ＳＴＰの前半の半周期がハイレベルとされ、後半の半周期がローレベルにされる。
【００３７】
時刻ｔ０より前では、ラインクロック信号ＳＴＰはローレベルであるとする。時刻ｔ０において、システムクロック信号ＧＣＬＫがローレベルとされるタイミングに同期してラインクロック信号ＳＴＰがハイレベルにされる。このとき、初段のラッチ信号生成回路２２のＥＸＮＯＲ素子２４にフィードバックされる制御信号Ｘ０はローレベルであるので、ＥＸＮＯＲ素子２４はローレベルのゲート信号ＣＫＥＮＢ０を出力する。初段のラッチ信号生成回路２２のＮＯＲ素子２６は、このゲート信号ＣＫＥＮＢ０を受けて、システムクロック信号ＧＣＬＫがローレベルの間、ラッチ信号ＬＣＫ０をハイレベルとする。
【００３８】
時刻ｔ１では、システムクロック信号ＧＣＬＫがハイレベルに変化する。それと共に初段のラッチ信号ＬＣＫ０はローレベルとなる。ラッチ信号ＬＣＫ０がローレベルになるタイミングで、初段のラッチ信号生成回路２２のＤ−ＦＦ２８は、ラインクロック信号ＳＴＰをラッチして出力端子Ｑからハイレベルの制御信号Ｘ０を出力する。初段のラッチ信号生成回路２２のＥＸＮＯＲ素子２４はフィードバック信号Ｘ０を受け、ハイレベルのゲート信号ＣＫＥＮＢ０を出力する。第二段のラッチ信号生成回路２２に含まれるＥＸＮＯＲ素子２４は、ハイレベルの制御信号Ｘ０とローレベルの制御信号Ｘ１とを受け、ローレベルのゲート信号ＣＫＥＮＢ１を出力する。第二段のラッチ信号生成回路２２に含まれるＮＯＲ素子２６は、このゲート信号ＣＫＥＮＢ１を受け、システムクロック信号ＧＣＬＫはハイレベルであるので、ラッチ信号ＬＣＫ１をローレベルに維持する。
【００３９】
時刻ｔ２では、システムクロック信号ＧＣＬＫがローレベルに変化する。初段のラッチ信号生成回路２２ではゲート信号ＣＫＥＮＢ０がハイレベルであるので、ラッチ信号ＬＣＫ０はローレベルに維持される。一方、第二段のラッチ信号生成回路２２ではゲート信号ＣＫＥＮＢ１がローレベルであるので、ラッチ信号ＬＣＫ１はハイレベルとなる。
【００４０】
時刻ｔ３ではシステムクロック信号ＧＣＬＫがハイレベルに変化する。それと共に第二段のラッチ信号ＬＣＫ１はローレベルとなる。ラッチ信号ＬＣＫ１がローレベルになるタイミングで第二段のラッチ信号生成回路２２のＤ−ＦＦ２８は、ラインクロック信号ＳＴＰをラッチして出力端子Ｑからハイレベルの制御信号Ｘ１を出力する。第二段段のラッチ信号生成回路２２のＥＸＮＯＲ素子２４はフィードバック信号Ｘ１を受け、ハイレベルのゲート信号ＣＫＥＮＢ１を出力する。第三段のラッチ信号生成回路２２に含まれるＥＸＮＯＲ素子２４は、ハイレベルの制御信号Ｘ１とローレベルの制御信号Ｘ２を受け、ローレベルのゲート信号ＣＫＥＮＢ２を出力する。
【００４１】
時刻ｔ３以降も同様に処理が行われ、第三段以降のラッチ信号生成回路２２からラッチ信号ＬＣＫｎが順次出力される。
【００４２】
ラインクロックの半周期後の時刻ｔｈにおいて、システムクロック信号ＧＣＬＫがローレベルとされるタイミングに同期してラインクロック信号ＳＴＰはローレベルにされる。
【００４３】
このとき、初段のラッチ信号生成回路２２のＥＸＮＯＲ素子２４にフィードバックされる制御信号Ｘ０はハイレベルであるので、ＥＸＮＯＲ素子２４はローレベルのゲート信号ＣＫＥＮＢ０を出力する。初段のＮＯＲ素子２６は、このゲート信号ＣＫＥＮＢ０を受けて、システムクロック信号ＧＣＬＫがローレベルの間、ラッチ信号ＬＣＫ０をハイレベルとする。
【００４４】
このように、ラインクロック信号ＳＴＰの前半の半周期と同様に、初段から最終段までの各ラッチ信号生成回路２２からラッチパルスが順に出力される。
【００４５】
本実施形態によれば、各ラッチ信号生成回路２２から次段へと出力される制御信号Ｘｎを自段のゲート回路へのフィードバック信号として利用することによって、ＥＸＮＯＲ素子２４とＮＯＲ素子２６とからなるゲート回路の作用により、ラッチ信号ＬＣＫｎがハイレベルになってからシステムクロック信号ＧＣＬＫの半周期後に、ラインクロック信号ＳＴＰによらずラッチ信号ＬＣＫｎをローレベルに戻すことができる。これによって、ラインクロック信号ＳＴＰの周波数を低減させることができ、回路全体としての消費電力を低減することができる。
【００４６】
また、本実施形態によれば、ラッチ信号ＬＣＫｎがローレベルで維持されている間、Ｄ−ＦＦ２８が動作しないのでラッチクロック生成回路２０における消費電力を従来よりも低減することができる。
【００４７】
各ラッチ素子セット４０は、シリアル伝送路と同数のラッチ素子４２で構成される。各ラッチ素子セット４０に含まれるラッチ素子４２の入力端子Ｄには、時系列的に送信されてくるデータＤｎ［０］〜Ｄｎ［１７］（データセットＤｎ［０，１７］）がそれぞれ入力される。各ラッチ素子セット４０に含まれるラッチ素子４２のクロック端子Ｃには、ラッチクロック生成回路２０に含まれるラッチ信号生成回路２２から出力されるラッチ信号ＬＣＫｎがそれぞれラッチ素子セット４０毎に共通に入力される。ラッチ素子４２の出力端子Ｑは、パラレル出力回路５０に接続される。
【００４８】
ラッチ素子４２は、クロック端子Ｃに入力されるラッチ信号ＬＣＫｎがローレベルに変化するタイミングにおいて入力端子Ｄに入力されているデータを保持及び出力する。したがって、システムクロック信号ＧＣＬＫに同期してラッチ信号ＬＣＫ０，ＬＣＫ１・・・が初段から最終段に向けてローレベルに変化する毎に、その時点で入力されているデータＤｎ［０，１７］が各ラッチ素子セット４０に保持されることとなる。
【００４９】
ここで、システムクロック信号ＧＣＬＫに同期させてシリアルデータＤｎ［０，１７］を入力することによって、システムクロック信号ＧＣＬＫに同期させて各ラッチ素子セット４０にデータＤｎ［０，１７］を順次保持及び出力させることができる。このようにして、シリアルデータがパラレルデータに変換される。
【００５０】
なお、図２では時系列的に送信されてくるデータＤｎの数を１８としているが、その数は適宜変更することができる。
【００５１】
図４のタイミングチャートにあるように、最終段のラッチ信号生成回路２２がハイレベルのラッチ信号ＬＣＫ３を出力した後、パラレル出力回路は、外部のコントロール部からハイレベルのパラレル出力信号ＬＡＴＣＫを受ける。システムクロック信号ＳＴＰの半周期後、パラレル出力信号ＬＡＴＣＫがローレベルとされるタイミングで、各ラッチ素子セット４０の各ラッチ素子４２に保持されているデータを、一括して複数の画素に対する表示ドライバへ出力する。これにより、シリアル−パラレル変換回路１０は、従来技術と同様に、時系列で送信されてくるデータを受けて、所定のビット数のパラレルデータに変換して出力する。
【００５２】
本実施形態によれば、データ保持回路として、ラッチ信号ＬＣＫｎがローレベルとなるタイミングでデータを保持するラッチ素子を使用することができる。このようなラッチ素子は、Ｄ−ＦＦに比べて回路規模を小さくできると共に、素子の数が抑えられるので電力消費を抑えることもできる。
【００５３】
更に、本実施形態によれば、ゲート回路に相当する部分は、ＥＸＮＯＲ素子２４とＮＯＲ素子２６からなる簡単な構成であるため、ラッチ信号生成回路２２の回路規模はあまり拡大しない。そして、データ保持回路としてラッチ素子４２を用いることで、シリアル−パラレル変換回路１０全体としては、回路規模を抑えたまま消費電力を従来よりも低減することができる。
【００５４】
なお、本実施形態におけるラッチ信号生成回路２２に含まれるＥＸＮＯＲ素子２４をＥＸＯＲ素子に代え、ＮＯＲ素子２６をＡＮＤ素子に代えることによって、ラッチ素子に代えてＤ−ＦＦをデータ保持回路として使用することもできる。
【００５５】
＜変形例＞
これまでは、ラッチ信号は初段から最終段へ向けて順次出力されていたが、最終段から初段へ向けて順次出力することを可能とする実施の形態について説明する。
【００５６】
変形例におけるラッチクロック生成回路３０は、図５に示すように、ラッチ信号生成回路３２を複数接続した構成を有する。図６に示すように、各ラッチ信号生成回路３２は、スイッチ３４、ＥＸＮＯＲ素子２４、ＮＯＲ素子２６及びＤ−ＦＦ２８を備える。スイッチ３４は、順入力端ＤＩＬ及び逆入力端ＤＩＲを備え、スイッチ端子ＬＲへ入力される切替信号ＬＲに基づいて、これらの入力端のいずれか一方を切り替えて出力端に接続する。
【００５７】
順入力端ＤＩＬには前段から制御信号Ｘｎ−１が入力され、逆入力端ＤＩＲには後段から制御信号Ｘｎ＋１が入力される。ただし、初段の順入力端ＤＩＬと、最終段の逆入力端ＤＩＲにはラインクロック信号ＳＴＰの信号が入力される。ラッチ出力の順序を指定する切替信号ＬＲは、スイッチ端子ＬＲに入力される。スイッチ３４の出力端はＥＸＮＯＲ素子２４の入力端に接続されている。ＥＸＮＯＲ素子２４以降の構成は既に記載している実施の形態と同様である。なお、出力端Ｘｎは次段の順入力端ＤＩＬに接続されると共に、前段の逆入力端ＤＩＲに接続される。
【００５８】
スイッチ３４は切替信号ＬＲを受ける。切替信号ＬＲがハイレベルであれば順入力端ＤＩＬとＥＸＮＯＲ素子２４を接続する。切替信号ＬＲがローレベルであれば逆入力端ＤＩＲとＥＸＮＯＲ素子２４を接続する。これにより、スイッチ３４は一方から入力された制御信号ＥＸＮＯＲ素子２４へ出力する。ＥＸＮＯＲ素子２４以降の動作は、既に記載している実施の形態に記載した動作と同じであるため、説明を省略する。但しＤ−ＦＦ２８の出力信号Ｘｎは、次段のスイッチ３４の順入力端子ＤＩＬと、前段のスイッチ３４の逆入力端子ＤＩＲへ出力される。それと共に、そのＤ−ＦＦ２８を含むラッチ信号生成回路３２のＥＸＮＯＲ素子２４に、フィードバック信号として出力される。
【００５９】
ラッチクロック生成回路３０は、切替信号ＬＲを制御することで、各ラッチクロック生成回路３２のラッチ出力の順番を制御する。切替信号ＬＲがハイレベルの場合は、スイッチ３４は順入力端ＤＩＬとＥＸＮＯＲ素子２４を接続するため、ＥＸＮＯＲ素子２４は前段の出力信号Ｘｎ−１またはラインクロック信号ＳＴＰを制御信号として受ける。そのため後段へ進む順序で、順次ラッチ信号が出力される。切替信号ＬＲがローレベルの場合は、スイッチ３４は逆入力端ＤＩＲとＥＸＮＯＲ素子２４を接続するため、ＥＸＮＯＲ素子２４は後段の出力信号Ｘｎ＋１またはラインクロック信号ＳＴＰを制御信号として受ける。そのため前段へ戻る順序で、順次ラッチ信号が出力される。
【００６０】
本実施形態によれば、切替信号ＬＲの信号をハイレベルにすることで、初段のラッチ信号生成回路３２から最終段のラッチ信号生成回路３２へ向けて、順次ハイレベルのラッチ信号ＬＣＫｎを出力することが出来ると共に、切替信号ＬＲの信号をローレベルにすることで、最終段のラッチ信号生成回路３２から初段のラッチ信号生成回路３２へ向けて、順次ハイレベルのラッチ信号ＬＣＫｎを出力することができる。
【図面の簡単な説明】
【００６１】
【図１】実施形態のシリアル‐パラレル変換回路の構成ブロック図である。
【図２】ラッチクロック生成回路及びラッチ素子セットのブロック図である。
【図３】ラッチ信号生成回路の回路図である。
【図４】実施形態におけるタイミングチャートである。
【図５】実施形態の変形例におけるラッチクロック生成回路の構成図である。
【図６】実施形態の変形例におけるラッチ信号生成回路の回路図である。
【図７】従来のシリアル‐パラレル変換回路の構成ブロック図である。
【図８】従来のラッチクロック生成回路の動作におけるタイミングチャートである。
【符号の説明】
【００６２】
１０  シリアル−パラレル変換回路、２０  ラッチクロック生成回路、２２  ラッチ信号生成回路、２４  ＥＸＮＯＲ素子、２６  ＮＯＲ素子、２８  Ｄフリップ・フロップ、３０  ラッチクロック生成回路、３２  ラッチ信号生成回路、３４  スイッチ、４０  ラッチ素子セット、４２  ラッチ素子、５０  パラレル出力回路、７０  ラッチクロック生成回路、７２  ラッチ信号生成回路、７４  Ｄフリップ・フロップ、７６  ＡＮＤ素子、９０  フリップフロップセット、９２  Ｄフリップ・フロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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