(57)【要約】【課題】  高温高湿環境下における絶縁抵抗劣化の発生を抑制することが可能な電子部品、積層セラミックコンデンサ及び電子機器を提供すること。【解決手段】  一対の端子電極１１，１３は、第１の電極層１１ａ，１３ａ、第２の電極層１１ｂ，１３ｂ及び第３の電極層１１ｃ，１３ｃを有する。第１の電極層１１ａ，１３ａは、コンデンサ素体３の外表面に形成されており、且つ導電性ペーストの焼付により形成されている。第２の電極層１１ｂ，１３ｂは、第１の電極層１１ａ，１３ａ上にＮｉめっきにより形成されている。第３の電極層１１ｃ，１３ｃは、第２の電極層１１ｂ，１３ｂ上にＳｎめっきにより形成されている。第１の電極層１１ａ，１３ａの厚みは１０μｍ以上に設定されている。第１の電極層１１ａ，１３ａのポアの発生率は、切断面におけるポア面積比率で１０％以下に設定されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
素体と、当該素体に形成された端子電極と、を備える電子部品であって、
前記端子電極が、
前記素体の外表面に形成されており、且つ導電性ペーストの焼付により形成された第１の電極層と、
前記第１の電極層上にＮｉめっきにより形成された第２の電極層と、
前記第２の電極層上にＳｎめっきあるいはＳｎ合金めっきにより形成された第３の電極層と、を有しており、
前記第１の電極層の厚みが、１０μｍ以上に設定され、
前記第１の電極層のポアの発生率が、切断面におけるポア面積比率で１０％以下に設定されていることを特徴とする電子部品。
【請求項２】
前記第１の電極層のポアの発生率が、切断面におけるポア面積比率で２％以上に設定されていることを特徴とする請求項１に記載の電子部品。
【請求項３】
請求項１又は２に記載の電子部品と、
配線パターンが形成された基板と、を備えており、
前記電子部品の前記端子電極と前記基板に形成された前記配線パターンとが、Ｚｎを含む鉛フリーはんだを用いて電気的及び機械的に接合されていることを特徴とする電子機器。
【請求項４】
複数の誘電体層と複数の内部電極とが交互に積層された素体と、当該素体に形成された複数の端子電極と、を備える積層セラミックコンデンサであって、
前記複数の端子電極が、
前記素体の外表面に形成されており、且つ導電性ペーストの焼付により形成された第１の電極層と、
前記第１の電極層上にＮｉめっきにより形成された第２の電極層と、
前記第２の電極層上にＳｎめっきあるいはＳｎ合金めっきにより形成された第３の電極層と、をそれぞれ有しており、
前記第１の電極層の厚みが、１０μｍ以上２０μｍ以下に設定され、
前記第１の電極層のポアの発生率が、切断面におけるポア面積比率で１０％以下に設定されていることを特徴とする積層セラミックコンデンサ。
【請求項５】
前記第１の電極層のポアの発生率が、切断面におけるポア面積比率で２％以上に設定されていることを特徴とする請求項４に記載の積層セラミックコンデンサ。
【請求項６】
請求項４又は５に記載の積層セラミックコンデンサと、
配線パターンが形成された基板と、を備えており、
前記積層セラミックコンデンサの前記端子電極と前記基板に形成された前記配線パターンとが、Ｚｎを含む鉛フリーはんだを用いて電気的及び機械的に接合されていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品、積層セラミックコンデンサ及び電子機器に関する。
【背景技術】
【０００２】
この種の電子部品として、素体と当該素体に形成された端子電極とを備えるものが知られている（例えば、特許文献１を参照）。特許文献１に記載された電子部品は積層セラミックコンデンサであって、端子電極が、素体の外表面に形成されており、且つ導電性ペーストの焼付により形成された第１の電極層と、第１の電極層上にＮｉめっきにより形成された第２の電極層と、第２の電極層上にＳｎめっきあるいはＳｎ合金めっきにより形成された第３の電極層とを有している。
【特許文献１】特開２００２−２０３７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、高温高湿環境下における絶縁抵抗劣化の発生を抑制することが可能な電子部品、積層セラミックコンデンサ及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
近年、環境保護の要請から、電子部品をはんだ付けにより基板に実装する場合、鉛を含有しないはんだ、いわゆる鉛フリーはんだが使用されるようになっている。この鉛フリーはんだは、Ｓｎを主成分としたもが主流であり、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｓｂ系、Ｓｎ−Ｚｎ−Ａｌ系及びＳｎ−Ｚｎ−Ｂｉ系のはんだが使用されているが、最近になり、はんだ付け性（はんだ濡れ性）及びはんだ付け強度等に優れたＳｎ−Ｚｎ系のはんだが多く採用されるようになっている。
【０００５】
そこで、本発明者等が、Ｚｎを含む鉛フリーはんだを使用して基板に実装した電子部品の各種特性を実験調査したところ、高温高湿環境下において絶縁抵抗が大きく劣化してしまうという事実を新たに判明した。
【０００６】
本発明者等は、積層セラミックコンデンサがＳｎ−Ｚｎ−Ａｌ系のはんだにより基板に実装された電子機器を作製し、当該電子機器に対して加速試験を行った。加速試験の対象とした積層セラミックコンデンサは、２０１２タイプ（長さ２．０ｍｍ、幅１．２ｍｍ及び高さ１．０ｍｍ）の積層セラミックコンデンサであって、特許文献１に記載された積層セラミックコンデンサと同じく、端子電極が、Ｃｕを含む導電性ペーストの焼付により形成された第１の電極層と、第１の電極層上にＮｉめっきにより形成された第２の電極層と、第２の電極層上にＳｎめっきにより形成された第３の電極層とを有している。
【０００７】
加速試験では、電子機器（積層セラミックコンデンサ）に、恒温恒湿環境（温度：１２１℃、相対湿度：９５％、圧力：２気圧）中で４．０ＶのＤＣ電圧を４０時間連続して印加した。加速試験前の積層セラミックコンデンサの絶縁抵抗が１×１０８Ωであったのに対し、加速試験から所定時間（２時間以上）経過した後の積層セラミックコンデンサの絶縁抵抗が１×１０６Ωであり、絶縁抵抗の劣化が生じていた。なお、加速試験の対象とした積層セラミックコンデンサのＢ特性は、１０μＦである。
【０００８】
本発明者等が、加速試験により絶縁抵抗の劣化が生じた積層セラミックコンデンサを解析したところ、鉛フリーはんだに含まれているＺｎ原子が第２の電極層と第３の電極層との境界領域に存在しているという事実が確認された。この事実から推測すると、鉛フリーはんだに含まれているＺｎ原子が何らかの要因により積層セラミックコンデンサの素体内に移動して、絶縁抵抗を劣化させていると考えられる。したがって、鉛フリーはんだに含まれているＺｎ原子の素体内への移動を抑制することができれば、絶縁抵抗劣化の防止も可能であると考えられる。
【０００９】
そこで、本発明者等は、高温高湿環境下における絶縁抵抗劣化の発生を抑制し得る電子部品についても鋭意研究を行った。まず、本発明者等は、第１の電極層の厚みに着目し、第１の電極層の厚みを大きくすることにより、高温高湿環境下における絶縁抵抗劣化の発生を抑制できるという新たな事実を見出すに至った。すなわち、第１の電極層の厚みを大きくすることにより、鉛フリーはんだに含まれているＺｎ原子が素体内に移動するのが抑制されると考えられる。
【００１０】
次に、本発明者等は、第１の電極層の形成に用いられる導電性ペーストに着目した。第１の電極層の形成に用いられる導電性ペーストは、一般にガラスフリットが含まれている。このため、第１の電極層を形成した際に、ガラス成分が第１の電極層の表面や素体との界面に移動し、第１の電極層の内部に無数のポアが発生する。本発明者等は、Ｚｎ原子が第１の電極層の内部に発生したポアを通って、第１の電極層と素体との界面に移動し、その後に素体内へ移動するのではないかと考え、第１の電極層の構造を緻密なものとすることにより、高温高湿環境下における絶縁抵抗劣化の発生を抑制できるという新たな事実を見出すに至った。すなわち、第１の電極層をポアが少なく緻密な構造とすることにより、鉛フリーはんだに含まれているＺｎ原子が素体内に移動するのが抑制されると考えられる。
【００１１】
かかる事実を踏まえ、本発明に係る電子部品は、素体と、当該素体に形成された端子電極と、を備える電子部品であって、端子電極が、素体の外表面に形成されており、且つ導電性ペーストの焼付により形成された第１の電極層と、第１の電極層上にＮｉめっきにより形成された第２の電極層と、第２の電極層上にＳｎめっきあるいはＳｎ合金めっきにより形成された第３の電極層と、を有しており、第１の電極層の厚みが、１０μｍ以上に設定され、第１の電極層のポアの発生率が、切断面におけるポア面積比率で１０％以下に設定されていることを特徴とする。
【００１２】
本発明に係る電子部品では、第１の電極層の厚みが１０μｍ以上に設定されると共に、第１の電極層のポアの発生率が切断面におけるポア面積比率で１０％以下に設定されているので、高温高湿環境下における絶縁抵抗劣化の発生を抑制できる。
【００１３】
また、第１の電極層のポアの発生率が、切断面におけるポア面積比率で２％以上に設定されていることが好ましい。第１の電極層を導電性ペーストの焼付により形成する場合、上述したように、第１の電極層の内部にポアが発生する。ポアの発生を抑制するためには焼付温度やガラスフリットの量等の調整が必要となり、第１の電極層にポアを発生させないようにすると、当該第１の電極層の工程管理が必要以上に複雑化してしまう。これに対して、本発明では、第１の電極層のポアの発生率が切断面におけるポア面積比率で２％以上に設定されているので、ポアの発生を抑制するための第１の電極層の工程管理が必要以上に複雑化することはない。
【００１４】
本発明に係る電子機器は、上記電子部品と、配線パターンが形成された基板と、を備えており、電子部品の端子電極と基板に形成された配線パターンとが、Ｚｎを含む鉛フリーはんだを用いて電気的及び機械的に接合されていることを特徴とする。
【００１５】
本発明に係る電子機器では、上述したように、高温高湿環境下における絶縁抵抗劣化の発生を抑制できる。
【００１６】
本発明に係る積層セラミックコンデンサは、複数の誘電体層と複数の内部電極とが交互に積層された素体と、当該素体に形成された複数の端子電極と、を備える積層セラミックコンデンサであって、複数の端子電極が、素体の外表面に形成されており、且つ導電性ペーストの焼付により形成された第１の電極層と、第１の電極層上にＮｉめっきにより形成された第２の電極層と、第２の電極層上にＳｎめっきあるいはＳｎ合金めっきにより形成された第３の電極層と、をそれぞれ有しており、第１の電極層の厚みが、１０μｍ以上２０μｍ以下に設定され、第１の電極層のポアの発生率が、切断面におけるポア面積比率で１０％以下に設定されていることを特徴とする。
【００１７】
本発明に係る積層セラミックコンデンサでは、第１の電極層の厚みが１０μｍ以上に設定されると共に、第１の電極層のポアの発生率が切断面におけるポア面積比率で１０％以下に設定されているので、高温高湿環境下における絶縁抵抗劣化の発生を抑制できる。
【００１８】
ところで、第１の電極層の厚みを大きくすると、積層セラミックコンデンサのサイズを同じにするためには、素体のサイズを小さくせざるを得ない。素体のサイズが小さくなると、各内部電極の面積が小さくならざるを得ず、静電容量が小さくなり、積層セラミックコンデンサの基本性能が保証できなくなってしまう。しかしながら、本発明にあっては、第１の電極層の厚みが２０μｍ以下に設定されているので、素体のサイズが小さくなってしまうのを抑えて、各内部電極の面積が小さくなるのを抑制している。この結果、静電容量が小さくなってしまうのを抑制することができ、積層セラミックコンデンサの基本性能を保証することができる。
【００１９】
また、第１の電極層のポアの発生率が、切断面におけるポア面積比率で２％以上に設定されていることが好ましい。第１の電極層を導電性ペーストの焼付により形成する場合、上述したように、第１の電極層の内部にポアが発生する。ポアの発生を抑制するためには焼付温度やガラスフリットの量等の調整が必要となり、第１の電極層にポアを発生させないようにすると、第１の電極層の工程管理が必要以上に複雑化してしまう。これに対して、本発明では、第１の電極層のポアの発生率が切断面におけるポア面積比率で２％以上に設定されているので、ポアの発生を抑制するための第１の電極層の工程管理が必要以上に複雑化することはない。
【００２０】
本発明に係る電子機器は、上記積層セラミックコンデンサと、配線パターンが形成された基板と、を備えており、積層セラミックコンデンサの端子電極と基板に形成された配線パターンとが、Ｚｎを含む鉛フリーはんだを用いて電気的及び機械的に接合されていることを特徴とする。
【００２１】
本発明に係る電子機器では、上述したように、高温高湿環境下における絶縁抵抗劣化の発生を抑制できる。
【発明の効果】
【００２２】
本発明によれば、高温高湿環境下における絶縁抵抗劣化の発生を抑制することが可能な電子部品、積層セラミックコンデンサ及び電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本実施形態は、本発明を積層セラミックコンデンサに適用した例である。
【００２４】
図１及び図２を参照して、本実施形態に係る電子機器ＥＤの構成を説明する。図１は、本実施形態に係る電子機器の構成を示す模式図である。図２は、本実施形態に係る積層セラミックコンデンサの断面構成を示す模式図である。
【００２５】
電子機器ＥＤは、図１に示されるように、電子部品としての積層セラミックコンデンサ１と、配線パターンＷＰが形成された基板Ｂとを備えている。積層セラミックコンデンサ１は、直方体形状のコンデンサ素体３と、一対の端子電極１１，１３とを備えている。積層セラミックコンデンサ１は、２０１２タイプ（長さ２．０ｍｍ、幅１．２ｍｍ及び高さ１．０ｍｍ）の積層セラミックコンデンサである。
【００２６】
積層セラミックコンデンサ１は、一対の端子電極１１，１３を配線パターンＷＰにはんだ付けすることにより、一対の端子電極１１，１３と配線パターンＷＰとが電気的及び機械的に接合された状態で基板Ｂに実装されている。このとき、各端子電極１１，１３と配線パターンＷＰとにわたって、はんだフィレットＳＦが形成される。はんだ付けに用いるはんだは、Ｚｎを含む鉛フリーはんだが用いられている。本実施形態では、Ｓｎ−Ｚｎ系のはんだ、特にＳｎ−Ｚｎ−Ｂｉ系のはんだが用いられている。Ｓｎ−Ｚｎ−Ｂｉ系のはんだの換わりに、Ｓｎ−Ｚｎ−Ａｌ系のはんだを用いてもよい。
【００２７】
はんだ付けは、予め基板Ｂ上の配線パターンＷＰに塗布しておいたはんだペースト上に積層セラミックコンデンサ１を載せた後に、電子機器ＥＤ全体をはんだ溶融温度以上に加熱してはんだを溶融させて固定する、いわゆるリフローにより行うことができる。
【００２８】
コンデンサ素体３は、図２に示されるように、誘電体層２１を介在させて第１の内部電極２３と第２の内部電極２５とが交互に積層されることにより構成される。すなわち、コンデンサ素体３にあっては、複数の誘電体層２１と複数の内部電極２３，２５とが交互に積層されている。実際の積層セラミックコンデンサ１は、誘電体層２１の間の境界が視認できない程度に一体化されている。本実施形態においては、第１の内部電極２３、第２の内部電極２５及び誘電体層２１により構成されるコンデンサが内部回路要素となる。
【００２９】
一対の端子電極１１，１３は、コンデンサ素体３の外表面に形成されている。詳細に説明すると、一方の端子電極１１は、コンデンサ素体３の端面のうち、コンデンサ素体３の厚さ方向（第１の内部電極２３と第２の内部電極２５との積層方向）に延在し且つ互いに対向する一対の端面のうち一方の端面に、当該端面の全領域を覆うように形成されている。  他方の端子電極１３は、コンデンサ素体３の端面のうち、コンデンサ素体３の厚さ方向に延在し且つ互いに対向する一対の端面のうち他方の端面に、当該端面の全領域を覆うように形成されている。
【００３０】
第１の内部電極２３は、長方形状を呈している。第１の内部電極２３は、上記他方の端面とは所定の間隔を有した位置に形成され、上記一方の端面に臨むように伸びている。これにより、第１の内部電極２３は、一方の端面に引き出されることとなり、一方の端子電極１１に電気的に接続される。
【００３１】
第２の内部電極２５は、長方形状を呈している。第２の内部電極２５は、上記一方の端面とは所定の間隔を有した位置に形成され、上記他方の端面に臨むように伸びている。これにより、第２の内部電極２５は、他方の端面に引き出されることとなり、他方の端子電極１３に電気的に接続される。
【００３２】
誘電体層２１は、ＢａＴｉＯ３を主成分とする層であり、ＢａＴｉＯ３を含むセラミックグリーンシートを焼成して形成される。第１及び第２の内部電極２３，２５は、Ｎｉを主成分として含む電極層である。第１及び第２の内部電極２３，２５は、Ｐｄ、Ａｇ−Ｐｄ、ＣｕあるいはＣｕ合金を主成分として含む電極層であってもよい。
【００３３】
一対の端子電極１１，１３は、第１の電極層１１ａ，１３ａ、第２の電極層１１ｂ，１３ｂ、及び、第３の電極層１１ｃ，１３ｃをそれぞれ有している。
【００３４】
第１の電極層１１ａ，１３ａは、コンデンサ素体３の外表面に形成されており、且つ導電性ペーストの焼付により形成されている。第１の電極層１１ａ，１３ａの厚みは１０μｍ以上２０μｍ以下に設定されている。また、本実施形態においては、導電性ペーストとして、Ｃｕを主成分とする金属粉末にガラスフリット及び有機ビヒクルを混合したものが用いられている。金属粉末は、Ｎｉ、Ａｇ−ＰｄあるいはＡｇを主成分とするものであってもよい。
【００３５】
第１の電極層１１ａ，１３ａのポアの発生率は、切断面におけるポア面積比率で２％以上１０％以下に設定されている。ここで、切断面におけるポア面積比率は、以下のようにして求める。まず、第１の電極層１１ａ，１３ａの切断面を鏡面加工した後、走査型電子顕微鏡（ＳＥＭ）を用いて、１０００倍の倍率で鏡面加工面を写真撮影する。つぎに、撮影した写真を画像処理して、ポアの領域とポア以外の領域とを２値化する。次に、２値化された画像から、ポアの領域の面積をポア面積として求め、写真の視野面積に対するポア面積をポア面積比率として求める。
【００３６】
第２の電極層１１ｂ，１３ｂは、第１の電極層１１ａ，１３ａ上にＮｉめっきにより形成されている。第２の電極層１１ｂ，１３ｂの厚みは１〜３μｍであり、本実施形態においては、２μｍ程度に設定されている。Ｎｉめっきは、Ｎｉめっき浴（例えば、ワット浴）を用いたバレルめっき法にて行うことができる。
【００３７】
第３の電極層１１ｃ，１３ｃは、第２の電極層１１ｂ，１３ｂ上にＳｎめっきにより形成されている。本実施形態においては、第３の電極層１１ｃ，１３ｃの厚みは、３μｍ程度に設定されている。Ｓｎめっきは、Ｓｎめっき浴（例えば、中性Ｓｎめっき浴）を用いたバレルめっき法にて行うことができる。第３の電極層１１ｃ，１３ｃは、Ｓｎ合金めっきにより形成してもよい。
【００３８】
ここで、第１の電極層１１ａ，１３ａの厚み及びポア面積比率と、積層セラミックコンデンサ１の絶縁抵抗劣化との関係について、詳細に説明する。
【００３９】
本発明者等は、第１の電極層１１ａ，１３ａの厚み及びポア面積比率と、絶縁抵抗ＩＲとの関係を明らかにするために、以下のような実験をおこなった。すなわち、第１の電極層１１ａ，１３ａの厚み及びポア面積比率が異なる積層セラミックコンデンサのサンプルを１５個（サンプル１〜１５）準備して、各サンプル１〜１５をはんだ付け（リフロー）により基板に実装した状態で加速試験を行い、各サンプル１〜１５の加速試験前後における絶縁抵抗ＩＲをそれぞれ測定した。その測定結果を、図３の表に示す。本実験では、第１の電極層１１ａ，１３ａの厚みは、導電性ペーストに含まれる溶剤を調整し、導電性ペーストの塗布量を変えることにより異ならせている。第１の電極層１１ａ，１３ａのポア面積比率は、焼付温度やガラスフリットの量等を調整することにより異ならせている。一般に、焼付温度を高くすることにより、ポアの発生が抑制される。また、ガラスフリットの量を多くすることによっても、ポアの発生が抑制される。
【００４０】
加速試験では、恒温恒湿環境（温度：１２１℃、相対湿度：９５％、圧力：２気圧）中で、各サンプル１〜６に４．０ＶのＤＣ電圧を４０時間連続して印加した。加速試験後の絶縁抵抗は、加速試験から所定時間（２時間以上）経過した後に測定した値とした。第１の電極層１１ａ，１３ａの厚み及びポア面積比率が異なる点を除いては、各サンプル１〜１５とも上述した実施形態の積層セラミックコンデンサ１と同じ構成であり、Ｂ特性が１０μＦとなるように設計されている。はんだ付けに用いたＳｎ−Ｚｎ−Ｂｉ系のはんだの組成は、Ｓｎ：８９ｗｔ％、Ｚｎ：８ｗｔ％、Ｂｉ：３ｗｔ％とした。リフローは、リフロー炉を用いて行い、炉内雰囲気温度を２３０〜２５０℃に設定し、炉通過時間を４〜６分に設定した。
【００４１】
図３に示される測定結果から、第１の電極層１１ａ，１３ａの厚みを大きくすると共に、ポア面積比率を小さくすることにより、絶縁抵抗劣化の発生が抑制されていることがわかる。第１の電極層１１ａ，１３ａの厚みが９μｍであるサンプル１〜３は、加速試験後の絶縁抵抗ＩＲが５．０×１０６〜６．０×１０６Ωであり、加速試験前の絶縁抵抗ＩＲである１．３×１０８Ωよりも著しく小さくなっている。また、第１の電極層１１ａ，１３ａの厚みが１０μｍ以上であっても、ポア面積比率が１５％であるサンプル４，８，１２は、加速試験後の絶縁抵抗ＩＲが５．０×１０５Ω〜１．０×１０６Ωであり、加速試験前の絶縁抵抗ＩＲである１．３×１０８Ωよりも著しく小さくなっている。これに対して、第１の電極層１１ａ，１３ａの厚みが１０μｍ以上であると共にポア面積比率が１０％であるサンプル５〜７，９〜１１，１３〜１５は、加速試験後の絶縁抵抗ＩＲが１．２×１０８Ω〜１．３×１０８Ωであり、加速試験前の絶縁抵抗ＩＲである１．３×１０８Ωと殆ど変化していない。したがって、第２の電極層１１ｂ，１３ｂの厚みの下限は１０μｍとなり、ポア面積比率の上限は１０％となる。
【００４２】
以上のように、本実施形態においは、第１の電極層１１ａ，１３ａの厚みが１０μｍ以上に設定されると共に、第１の電極層１１ａ，１３ａのポアの発生率が切断面におけるポア面積比率で１０％以下に設定されているので、高温高湿環境下における絶縁抵抗劣化の発生を抑制できる。
【００４３】
ところで、第１の電極層１１ａ，１３ａの厚みを大きくすると、積層セラミックコンデンサ１のサイズを同じにするためには、コンデンサ素体３のサイズを小さくせざるを得ない。コンデンサ素体３のサイズが小さくなると、各内部電極２３，２５の面積が小さくならざるを得ず、静電容量が小さくなり、積層セラミックコンデンサ１の基本性能が保証できなくなってしまう。しかしながら、本発明にあっては、第１の電極層１１ａ，１３ａの厚みが２０μｍ以下に設定されているので、コンデンサ素体３のサイズが小さくなってしまうのを抑えて、各内部電極２３，２５の面積が小さくなるのを抑制している。この結果、静電容量が小さくなってしまうのを抑制することができ、積層セラミックコンデンサ１の基本性能を保証することができる。
【００４４】
また、本実施形態においては、第１の電極層１１ａ，１３ａのポアの発生率が、切断面におけるポア面積比率で２％以上に設定されている。第１の電極層１１ａ，１３ａを導電性ペーストの焼付により形成する場合、第１の電極層１１ａ，１３ａの内部にポアが発生する。ポアの発生を抑制するためには焼付温度やガラスフリットの量等の調整が必要となり、第１の電極層１１ａ，１３ａにポアを発生させないようにすると、当該第１の電極層１１ａ，１３ａの工程管理が必要以上に複雑化してしまう。これに対して、本実施形態は、第１の電極層１１ａ，１３ａのポアの発生率が切断面におけるポア面積比率で２％以上に設定されているので、ポアの発生を抑制するための第１の電極層１１ａ，１３ａの工程管理が必要以上に複雑化することはない。
【００４５】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。例えば、誘電体層２１、第１の内部電極２３及び第１の内部電極２５の層数は、図示された数に限られるものではない。また、積層セラミックコンデンサ１は、上述した２０１２タイプに限られることなく、２０１２タイプよりも大きい積層セラミックコンデンサであってもよく、２０１２タイプよりも小さい積層セラミックコンデンサであってもよい。
【００４６】
本発明は、積層セラミックコンデンサに限られることなく、素体と、当該素体に形成された端子電極と、を備える電子部品であれば、コンデンサ、サーミスタ、バリスタ、これらを含む複合電子部品に適用してもよい。
【図面の簡単な説明】
【００４７】
【図１】本実施形態に係る電子機器の構成を示す模式図である。
【図２】本実施形態に係る積層セラミックコンデンサの断面構成を示す模式図である。
【図３】加速試験前後における絶縁抵抗の測定結果を示す図表である。
【符号の説明】
【００４８】
１…積層セラミックコンデンサ、３…コンデンサ素体、１１，１３…端子電極、１１ａ，１３ａ…第１の電極層、１１ｂ，１３ｂ…第２の電極層、１１ｃ，１３ｃ…第３の電極層、２１…誘電体層、２３…第１の内部電極、２５…第２の内部電極、Ｂ…基板、ＥＤ…電子機器、ＷＰ…配線パターン。
【図１】
2006245048.tif 000003
【図２】
2006245048.tif 000004
【図３】
2006245048.tif 000005