(57)【要約】      （修正有）【課題】ヒューズボックスを備えず、フラッシュセルボックスに欠陥セルのアドレスをプログラムして欠陥セルをリペアすることにより、その占有面積を減らす。【解決手段】セルプログラム信号と欠陥セルに対応するアドレス信号、またはセル読み出し信号と入力アドレス信号に応答して、プログラム制御信号または読み出し制御信号とワードラインバイアス電圧を発生するフラッシュセルデコーダと、前記プログラム制御信号または前記読み出し制御信号と前記ワードラインバイアス電圧に応答してプログラム動作または読み出し動作を行い、前記プログラム動作の際に欠陥セルに対応するアドレス信号がプログラムされ、前記読み出し動作の際にリダンダンシ制御信号を出力するフラッシュセルボックスと、前記リダンダンシ制御信号に応答してデコーダ選択信号を出力する制御信号発生器とを含む、リペア制御回路を提供する。【選択図】図２
2006286166.tif 000002
【特許請求の範囲】
【請求項１】
セルプログラム信号と欠陥セルに対応するアドレス信号、またはセル読み出し信号と入力アドレス信号に応答して、プログラム制御信号または読み出し制御信号と、ワードラインバイアス電圧を発生するフラッシュセルデコーダと、
前記プログラム制御信号または前記読み出し制御信号と、前記ワードラインバイアス電圧に応答して、プログラム動作または読み出し動作を行い、前記プログラム動作の際に前記欠陥セルに対応するアドレス信号がプログラムされ、前記読み出し動作の際にリダンダンシ制御信号を出力するフラッシュセルボックスと、
前記リダンダンシ制御信号に応答して、デコーダ選択信号を出力する制御信号発生器とを含むことを特徴とするリペア制御回路。
【請求項２】
前記制御信号発生器は、前記リダンダンシ制御信号に応答して、前記入力アドレス信号と前記欠陥セルに対応するアドレス信号とが一致するか否かを判断し、その判断結果に応じて前記デコーダ選択信号をイネーブルまたはディスエーブルさせ、
前記デコーダ選択信号に応答して、リダンダンシメモリセルの駆動を制御するリダンダンシデコーダとノーマルメモリセルの駆動を制御するノーマルデコーダのいずれか一つがイネーブルされることを特徴とする請求項１に記載のリペア制御回路。
【請求項３】
前記フラッシュセルデコーダは、前記リダンダンシ制御信号を反転させて、反転されたリダンダンシ制御信号をさらに出力し、前記セルプログラム信号または前記セル読み出し信号に応答して、スイッチング制御電圧、ドレイン選択ライン電圧、ソース選択ライン電圧およびセンシング制御電圧をさらに発生し、
前記反転されたリダンダンシ制御信号に応答して、リダンダンシデコーダがリダンダンシメモリセルの駆動を制御することを特徴とする請求項１に記載のリペア制御回路。
【請求項４】
前記フラッシュセルボックスは、
制御ワードライン、複数のワードライン対、ドレイン選択ライン、ソース選択ライン、およびソースラインを共有し、前記制御ワードラインおよび前記複数のワードライン対を介して前記ワードラインバイアス電圧を受信し、前記ドレイン選択ラインを介して前記ドレイン選択ライン電圧を、前記ソース選択ラインを介して前記ソース選択ライン電圧をそれぞれ受信し、前記スイッチング制御電圧と前記センシング制御電圧をさらに受信する複数のフラッシュセル回路を含み、
前記複数のフラッシュセル回路それぞれは、プログラム制御信号のいずれか一つと、書き込み制御信号に応答して、前記欠陥セルに対応するアドレス信号をプログラムし、前記読み出し制御信号に応答して、前記リダンダンシ制御信号のいずれか一つを出力することを特徴とする請求項３に記載のリペア制御回路。
【請求項５】
前記複数のフラッシュセル回路それぞれは、
前記制御ワードライン、前記複数のワードライン対、前記ドレイン選択ライン、前記ソース選択ライン、および前記ソースラインに連結され、前記プログラム動作の際には、センシングノードから受信される前記プログラム制御信号のいずれか一つと前記ワードラインバイアス電圧に応答して、前記欠陥セルに対応するアドレス信号を格納し、前記読み出し動作の際には、その格納状態に応じて前記センシングノードの電圧を変化させるかまたはそのまま維持するリダンダンシセルストリングと、
前記読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて前記リダンダンシ制御信号のいずれか一つを出力ノードに出力するセンシング回路と、
前記書き込み制御信号に応答して、前記出力ノードから受信される前記プログラム制御信号のいずれか一つを前記センシングノードに出力する書き込み制御回路とを含むことを特徴とする請求項４に記載のリペア制御回路。
【請求項６】
前記複数のフラッシュセル回路それぞれは、
前記センシングノードと前記リダンダンシセルストリングとの間に連結され、前記スイッチング制御電圧に応答して、前記リダンダンシセルストリングを前記センシングノードに対して連結または分離するストリングスイッチ回路をさらに含むことを特徴とする請求項５に記載のリペア制御回路。
【請求項７】
前記ワードラインバイアス電圧は、第１ワードラインバイアス電圧、第２ワードラインバイアス電圧、および第３ワードラインバイアス電圧を含み、
前記リンダンシセルストリングは、
前記ドレイン選択ラインを介して受信される前記ドレイン選択ライン電圧に応答して、ターンオンまたはオフされるトレイン選択トランジスタと、
前記ソースラインに連結され、前記ソース選択ラインを介して受信される前記ソース選択ライン電圧に応答してターンオンまたはオフされるソース選択トランジスタと、
前記ドレイン選択トランジスタに連結され、前記制御ワードラインを介して前記第１ワードラインバイアス電圧を受信する制御メモリセルと、
前記制御メモリセルと前記ソース選択トランジスタとの間に直列に連結され、前記複数のワードライン対それぞれに一つずつ対応するように連結され、それぞれが対応する一対のワードラインを介して、前記第２ワードラインバイアス電圧のいずれか一つと、前記第３ワードラインバイアス電圧のいずれか一つを受信し、前記プログラム動作の際に、前記欠陥セルに対応するアドレス信号をそれぞれ格納する複数のアドレスセル回路とを含むことを特徴とする請求項５に記載のリペア制御回路。
【請求項８】
前記フラッシュセルデコーダは、マスキングアドレス信号にさらに応答して、プログラム電圧、パス電圧および消去電圧のいずれか一つを前記第１ワードラインバイア電圧として出力し、
前記制御メモリセルは、前記消去電圧に応答して消去され、前記プログラム動作の際に前記プログラム電圧に応答してプログラムされるかまたは前記パス電圧に応答してプログラムされず、
前記制御メモリセルがプログラムされた状態のときには、前記リダンダンシセルストリングがディスエーブルされて動作を停止し、前記制御メモリセルが消去された状態のときには、前記リダンダンシセルストリングがイネーブルされて動作することを特徴とする請求項７に記載のリペア制御回路。
【請求項９】
前記複数のアドレスセル回路それぞれは、
前記一対のワードラインのいずれか一方を介して前記第２ワードラインバイアス電圧のいずれか一つを受信する第１メモリセルと、
前記一対のワードラインの他方を介して前記第３ワードラインバイアス電圧のいずれか一つを受信する第２メモリセルとを含むことを特徴とする請求項７に記載のリペア制御回路。
【請求項１０】
前記プログラム動作の際に、前記フラッシュセルデコーダは、前記欠陥セルに対応するアドレス信号がそれぞれロジック「１」のとき、プログラム電圧レベルの前記第２ワードラインバイアス電圧と、パス電圧レベルの前記第３ワードラインバイアス電圧を出力し、前記欠陥セルに対応するアドレス信号がそれぞれロジック「０」のとき、前記パス電圧レベルの前記第２ワードラインバイアス電圧と、前記プログラム電圧レベルの前記第３ワードラインバイアス電圧を出力することを特徴とする請求項９に記載のリペア制御回路。
【請求項１１】
前記第２ワードラインバイアス電圧のいずれか一つが前記プログラム電圧レベルのとき、前記第１メモリセルがプログラムされ、前記第３ワードラインバイアス電圧のいずれか一つが前記プログラム電圧レベルのとき、前記第２メモリセルがプログラムされ、
前記第１メモリセルがプログラムされるとき、前記第２メモリセルがプログラムされないことを特徴とする請求項１０に記載のリペア制御回路。
【請求項１２】
前記読み出し動作の際に、前記フラッシュセルデコーダは、前記入力アドレス信号がそれぞれロジック「１」のとき、読み出し電圧レベルの前記第２ワードラインバイアス電圧と、接地電圧レベルの前記第３ワードラインバイアス電圧を出力し、前記入力アドレス信号がそれぞれロジック「０」のとき、前記接地電圧レベルの前記第２ワードラインバイアス電圧と、前記読み出し電圧レベルの前記第３ワードラインバイアス電圧を出力し、
前記読み出し電圧は、前記第１および第２メモリセルのうちプログラムされたいずれか一つのセルのしきい値電圧より大きいことを特徴とする請求項９に記載のリペア制御回路。
【請求項１３】
前記入力アドレス信号のいずれか一つがロジック「１」であり且つ前記第１メモリセルがプログラムされた状態のとき、前記第２ワードラインバイアス電圧のいずれか一つに応答して前記第１メモリセルがターンオンされ、前記第３ワードラインバイアス電圧のいずれか一つに応答して前記第２メモリセルがターンオンされ、
前記入力アドレス信号のいずれか一つがロジック「０」であり且つ前記第１メモリセルがプログラムされた状態のとき、前記第２ワードラインバイアス電圧のいずれか一つに応答して前記第１メモリセルがターンオフされ、前記第３ワードラインバイアス電圧のいずれか一つに応答して前記第２メモリセルがターンオンされることを特徴とする請求項１２に記載のリペア制御回路。
【請求項１４】
前記入力アドレス信号のいずれか一つがロジック「１」であり且つ前記第２メモリセルがプログラムされた状態のとき、前記第２ワードラインバイアス電圧のいずれか一つに応答して前記第１メモリセルがターンオンされ、前記第３ワードラインバイアス電圧のいずれか一つに応答して前記第２メモリセルがターンオフされ、
前記入力アドレス信号のいずれか一つがロジック「０」であり且つ前記第２メモリセルがプログラムされた状態のとき、前記第２ワードラインバイアス電圧のいずれか一つに応答して前記第１メモリセルがターンオンされ、前記第３ワードラインバイアス電圧のいずれか一つに応答して前記第２メモリセルがターンオンされることを特徴とする請求項１２に記載のリペア制御回路。
【請求項１５】
前記読み出し動作の際に、前記複数のアドレスセル回路それぞれの前記第１及び第２メモリセルが全てターンオンされるとき、前記センシングノードが接地電圧にディスチャージされ、前記複数のアドレスセル回路それぞれの前記第１および第２メモリセルのいずれか一つまたは一部がターンオフされるとき、前記センシングノードの電圧がそのまま維持されることを特徴とする請求項９に記載のリペア制御回路。
【請求項１６】
前記センシング回路は、
前記センシング制御電圧に応答して、前記センシングノードを内部電圧にプリチャージするプリチャージ回路と、
前記読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシングされた信号をラッチし、そのラッチされた信号を前記リダンダンシ制御信号のいずれか一つとして前記出力ノードに出力するラッチ回路を含むことを特徴とする請求項１５に記載のリペア制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、半導体メモリ装置のリペア制御回路に関する。
【背景技術】
【０００２】
一般に、半導体装置は、製造工程中に発生する欠陥(fail)セルをリペア(repair)するために、リダンダンシ(redundancy)メモリセルアレイを備えるように設計される。したがって、一つ以上の欠陥セルを有するメインメモリセルアレイのローラインまたはカラムラインがリダンダンシメモリセルで代替できる。図１は従来の半導体メモリ装置のリペア制御回路、ノーマルデコーダおよびリダンダンシデコーダの概略ブロック図である。図１を参照すると、リペア制御回路１０はヒューズボックス１１と制御信号発生器１２を含む。前記ヒューズボックス１１には、リペアされる欠陥セルのアドレスが予めプログラムされる。その後、前記ヒューズボックス１１は、受信されるアドレスＡＤＤと自分にプログラムされたアドレスとを比較し、その比較結果に基づいて比較信号ＣＯＭを出力する。前記制御信号発生器１２は、前記比較信号ＣＯＭに応答して、前記ノーマルデコーダ２０と前記リダンダンシデコーダ３０のいずれか一方を選択的にイネーブルさせるための制御信号ＣＴＬを出力する。上述したように、前記リペア制御回路１０は、欠陥セルのアドレスをプログラムする回路であって、前記ヒューズボックス１１が使用される。ここで、前記ヒューズボックス１１に含まれたヒューズ（図示せず）がレーザによって選択的に切断されることにより、前記ヒューズボックス１１に前記欠陥セルのアドレスがプログラムされる。ところが、前記ヒューズがレーザによって容易に切断されるためには、前記ヒューズが比較的大きいサイズに設計されなければならない。このような前記ヒューズボックス１１の占有面積は、半導体メモリ装置を高集積化し、チップ全体の大きさを減らすのに制限的な要因として増加している。また、このような問題は、リペアされるべき欠陥セルの数が増加するときにさらに激しく現われる。すなわち、リダンダンシメモリセルの数が増加するほど、前記ヒューズボックス１１に含まれるヒューズの数も増加するので、その占有面積が増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明の目的は、ヒューズボックスを備えず、フラッシュセルボックスにリペアされるべき欠陥セルのアドレスをプログラムし、これを用いて欠陥セルをリペアすることにより、その占有面積を減らして全体チップサイズを減少させることが可能な半導体メモリ装置のリペア制御回路を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明に係る半導体メモリ装置のリペア制御回路は、セルプログラム信号と欠陥セルに対応するアドレス信号、またはセル読み出し信号と入力アドレス信号に応答して、プログラム制御信号または読み出し制御信号とワードラインバイアス電圧を発生するフラッシュセルデコーダと；プログラム制御信号または読み出し制御信号とワードラインバイアス電圧に応答して、プログラム動作または読み出し動作を行い、プログラム動作の際に欠陥セルに対応するアドレス信号がプログラムされ、読み出し動作の際にリダンダンシ制御信号を出力するフラッシュセルボックスと；およびリダンダンシ制御信号に応答してデコーダ選択信号を出力する制御信号発生器と；を含む。
【発明の効果】
【０００５】
上述したように、本発明によれば、ヒューズボックスを備えず、フラッシュセルボックスにリペアされるべき欠陥セルのアドレスをプログラムし、これを用いて欠陥セルをリペアすることにより、リペア制御回路の占有面積と全体チップサイズが減少できる。
【発明を実施するための最良の形態】
【０００６】
以下に添付図面を参照しながら、本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
【０００７】
図２は本発明に係る半導体メモリ装置のリペア制御回路、ノーマルデコーダ及びリダンダンシデコーダのブロック図である。図２を参照すると、リペア制御回路１００は、フラッシュセルデコーダ１１０、フラッシュセルボックス１２０および制御信号発生器１３０を含む。前記フラッシュセルデコーダ１１０は、セルプログラム信号ＣＰＧＭと欠陥セルに対応するアドレス信号ＦＡ１〜ＦＡｎ（ｎは整数）、またはセル読み出し信号ＣＲＥＡＤと入力アドレス信号Ａ１〜Ａｎ（ｎは整数）に応答して、前記フラッシュセルボックス１２０のプログラム動作、読み出し動作および消去動作を制御する。前記プログラム動作の際、前記フラッシュセルボックス１２０には、前記欠陥セルに対応するアドレス信号ＦＡ１〜ＦＡｎがプログラムされる。また、前記読み出し動作の際、前記フラッシュセルボックス１２０は、プログラムされた状態に応じてリダンダンシ制御信号ＲＥＰｂ１〜ＲＥＰｂＫ（Ｋは整数）を出力する。前記制御信号発生器１３０は、前記リダンダンシ制御信号ＲＥＰｂ１〜ＲＥＰｂＫに応答して、デコーダ選択信号ＲＧＥＮと反転されたリダンダンシ制御信号ＲＥＰ１〜ＲＥＰＫを出力する。より詳しくは、前記制御信号発生器１３０は、前記リダンダンシ制御信号ＲＥＰｂ１〜ＲＥＰｂＫに応答して、前記フラッシュセルデコーダ１１０に入力される前記入力アドレス信号Ａ１〜Ａｎと前記フラッシュセルボックス１２０にプログラムされた前記欠陥セルのアドレス信号ＦＡ１〜ＦＡｎとが一致するか否かを判断し、その判断結果に基づいて前記デコーダ選択信号ＲＧＥＮをイネーブルまたはディスエーブルさせる。例えば、前記入力アドレス信号Ａ１〜Ａｎと前記欠陥セルのアドレスＦＡ１〜ＦＡｎとが一致するとき、前記フラッシュセルデコーダ１１０は、前記デコーダ選択信号ＲＧＥＮをイネーブルさせ、前記入力アドレス信号Ａ１〜Ａｎと前記欠陥セルのアドレスＦＡ１〜ＦＡｎとが一致しないとき、前記デコーダ選択信号ＲＧＥＮをディスエーブルさせる。また、前記フラッシュセルデコーダ１１０は、セルプログラム信号ＣＰＧＭが受信されるとき、マスキングアドレス信号ＭＡをさらに受信し、前記マスキングアドレス信号ＭＡに応答して、前記フラッシュセルボックス１２０をイネーブルまたはディスエーブルさせる。
【０００８】
前記制御信号発生器１３０が前記デコーダ選択信号ＲＧＥＮをノーマルデコーダ１０１とリダンダンシデコーダ１０２に出力し、前記反転されたリダンダンシ制御信号ＲＥＰ１〜ＲＥＰＫを前記リダンダンシデコーダ１０２に出力する。その結果、前記デコーダ選択信号ＲＧＥＮを応答して、前記ノーマルデコーダ１０１と前記リダンダンシデコーダ１０２のいずれか一方がイネーブルされる。好ましくは、前記デコーダ選択信号ＲＧＥＮがイネーブルされるとき、前記リダンダンシデコーダ１０２がイネーブルされ、前記ノーマルデコーダ１０１はディスエーブルされる。逆に、前記デコーダ選択信号ＲＧＥＮがディスエーブルされるとき、前記ノーマルデコーダ１０１がイネーブルされ、前記リダンダンシデコーダ１０２がディスエーブルされる。
【０００９】
ここで、前記ノーマルデコーダ１０１はノーマルメモリセル（図示せず）のプログラム動作または読み出し動作を制御し、前記リダンダンシデコーダ１０２はリダンダンシメモリセル（図示せず）のプログラム動作または読み出し動作を制御する。ここで、前記ノーマルデコーダ１０１と前記リダンダンシデコーダ１０２は、それぞれローデコーダまたはカラムデコーダである。また、前記リダンダンシデコーダ１０２がイネーブルされるとき、前記反転されたリダンダンシ制御信号ＲＥＰ１〜ＲＥＰＫに応答して、前記リダンダンシメモリセルの一部または全体を選択し、その選択されたリダンダンシメモリセルのプログラム動作または読み出し動作を制御する。
【００１０】
図３は図２に示したフラッシュセルデコーダとフラッシュセルボックスの詳細なブロック図である。図３を参照すると、フラッシュセルデコーダ１１０は、セル読み出し信号ＣＲＥＡＤに応答して読み出し制御信号ＲＣＴＬを出力し、セルプログラム信号ＣＰＧＭに応答して書き込み制御信号ＷＣＴＬを出力する、また、前記フラッシュセルデコーダ１１０は、前記セルプログラム信号ＣＰＧＭと前記セル読み出し信号ＣＲＥＡＤのいずれか一方に応答して、スイッチング制御電圧ＶＢ、ドレイン選択ライン電圧ＶＤ、ソース選択ライン電圧ＶＳおよびセンシング制御電圧ＶＳＥＮを発生する。より詳しくは、前記フラッシュセルデコーダ１１０が前記スイッチング制御電圧ＶＢをスイッチング制御ラインＢＳＬに、前記ドレイン選択ライン電圧ＶＤをドレイン選択ラインＤＳＬに、前記ソース選択ライン電圧ＶＳをソース選択ラインＳＳＬにそれぞれ出力する。
【００１１】
前記フラッシュセルデコーダ１１０は、前記セルプログラム信号ＣＰＧＭと前記マスキングアドレス信号ＭＡまたは前記セル読み出し信号ＣＲＥＡＤに応答して、第１ワードラインバイアス電圧ＶＷＳを発生して制御ワードラインＦＷＬに出力する。より詳しくは、前記セルプログラム信号ＣＰＧＭと前記マスキングアドレス信号ＭＡに応答して、前記フラッシュセルデコーダ１１０が前記第１ワードラインバイアス電圧ＶＷＳとしてプログラム電圧Ｖｐｇｍ（例えば１８Ｖ）とパス電圧Ｖｐｓｓ（例えば１０Ｖ）のいずれか一方を出力する。好ましくは、前記フラッシュセルデコーダ１１０は、前記マスキングアドレス信号ＭＡがロジック「１」のとき、前記第１ワードラインバイアス電圧ＶＷＳとして前記プログラム電圧Ｖｐｇｍを出力し、前記マスキングアドレス信号ＭＡがロジック「０」のとき、前記第１ワードラインバイアス電圧ＶＷＳとして前記パス電圧Ｖｐｓｓを出力する。択一的に、前記フラッシュセルデコーダ１１０は、前記マスキングアドレス信号ＭＡがロジック「０」のとき、前記第１ワードラインバイアス電圧ＶＷＳとして前記プログラム電圧Ｖｐｇｍを出力し、前記マスキングアドレス信号ＭＡがロジック「１」のとき、前記第１ワードラインバイアス電圧ＶＷＳとして前記パス電圧Ｖｐｓｓを出力することもできる。また、前記フラッシュセルデコーダ１１０は、前記セルプログラム信号ＣＰＧＭに応答して、初期に（すなわち、前記プログラム電圧Ｖｐｇｍを出力する前に）前記第１ワードラインバイアス電圧ＶＷＳとして消去電圧（すなわち、接地電圧Ｖｓｓ）（例えば０Ｖ）を出力する。また、前記セル読み出し信号ＣＲＥＡＤに応答して、前記第１ワードラインバイアス電圧ＶＷＳとして前記接地電圧Ｖｓｓを出力する。
【００１２】
前記フラッシュセルデコーダ１１０は、前記セルプログラム信号ＣＰＧＭと前記欠陥セルに対応するアドレス信号ＦＡ１〜ＦＡｎ、または前記セル読み出し信号ＣＲＥＡＤと前記入力アドレス信号Ａｌ〜Ａｎに応答して、第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬｎ（ｎは整数）を第１ワードラインＷＬ１〜ＷＬｎ（ｎは整数）にそれぞれ出力し、第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂｎ（ｎは整数）を第２ワードラインＷＬｂ１〜ＷＬｂｎ（ｎは整数）にそれぞれ出力する。より詳しくは、前記フラッシュセルデコーダ１１０が前記セルプログラム信号ＣＰＧＭと前記欠陥セルに対応するアドレス信号ＦＡ１〜ＦＡｎに応答して、前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬｎと前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂｎをそれぞれ前記プログラム電圧Ｖｐｇｍまたは前記パス電圧Ｖｐｓｓのレベルで出力する。例えば、前記アドレス信号ＦＡ１〜ＦＡｎがそれぞれロジック「１」のとき、前記フラッシュセルデコーダ１１０は、前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬｎをそれぞれ前記プログラム電圧Ｖｐｇｍレベルで出力し、前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂｎを前記パス電圧Ｖｐｓｓレベルで出力する。また、前記アドレス信号ＦＡ１〜ＦＡｎがそれぞれロジック「０」のとき、前記フラッシュセルデコーダ１１０は、前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬｎをそれぞれ前記パス電圧Ｖｐｓｓレベルで出力し、前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂｎを前記プログラム電圧Ｖｐｇｍレベルで出力する。一方、例えば、前記アドレス信号ＦＡ１〜ＦＡ５のロジック値が「１１０１０」のとき、前記フラッシュセルデコーダ１１０は、前記第２ワードラインバイアス電圧ＶＷＬ１、ＶＷＬ２、ＶＷＬ４と前記第３ワードラインバイアス電圧ＶＷＬｂ３、ＶＷＬｂ５を前記プログラム電圧Ｖｐｇｍレベルで出力し、前記第２ワードラインバイアス電圧ＶＷＬ３、ＶＷＬ５と前記第３ワードラインバイアス電圧ＶＷＬｂ１、ＶＷＬｂ２、ＶＷＬｂ４を前記パス電圧Ｖｐｓｓレベルで出力する。
【００１３】
また、前記セル読み出し信号ＣＲＥＡＤと前記入力アドレス信号Ａ１〜Ａｎに応答して、前記フラッシュセルデコーダ１１０が前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬｎと、前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂｎをそれぞれ読み出し電圧Ｖｒｅまたは前記接地電圧Ｖｓｓのレベルで出力する。好ましくは、前記読み出し電圧Ｖｒｅは、プログラムされたメモリセルＣ１〜Ｃｎのいずれか一つ、図４参照）のしきい値電圧より大きく設定される。
【００１４】
前記入力アドレス信号Ａ１〜Ａｎがそれぞれロジック「１」のとき、前記フラッシュセルデコーダ１１０は、前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬｎをそれぞれ前記読み出し電圧Ｖｒｅレベルで出力し、前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂｎを前記接地電圧Ｖｓｓレベルで出力する。また、前記入力アドレス信号Ａ１〜Ａｎがそれぞれロジック「０」のとき、前記フラッシュセルデコーダ１１０は、前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬｎをそれぞれ前記接地電圧Ｖｓｓレベルで出力し、前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂｎを前記読み出し電圧Ｖｒｅレベルで出力する。一方、例えば、前記入力アドレス信号Ａ１〜Ａｎのロジック値が「１１０１０」のとき、前記フラッシュセルデコーダ１１０は、前記第２ワードラインバイアス電圧ＶＷＬ１、ＶＷＬ２、ＶＷＬ４と前記第３ワードラインバイアス電圧ＶＷＬ３、ＶＷＬ５を前記読み出し電圧Ｖｒｅレベルで出力し、前記第２ワードラインバイアス電圧ＶＷＬ３、ＶＷＬ５と前記第３ワードラインバイアス電圧ＶＷＬｂ１、ＶＷＬｂ２、ＶＷＬｂ４を前記接地電圧Ｖｓｓレベルで出力する。
【００１５】
前記フラッシュセルボックス１２０は、複数のフラッシュセル回路ＦＣ１〜ＦＣＫ（Ｋは整数）を含む。前記複数のフラッシュセル回路ＦＣ１〜ＦＣＫは、前記スイッチング制御ラインＢＳＬ、前記ドレイン選択ラインＤＳＬ、前記ソース選択ラインＳＳＬおよびソースラインＳＬを共有する。また、前記複数のフラッシュセル回路ＦＣ１〜ＦＣＫは、前記第１ワードラインＦＷＬ、前記第２ワードラインＷＬ１〜ＷＬｎおよび前記第３ワードラインＷＬｂ１〜ＷＬｂｎを共有する。また、前記フラッシュセル回路ＦＣ１〜ＦＣＫのＰウェルには、バルク電圧ＶＰＷＥが入力される。好ましくは、前記フラッシュセル回路ＦＣ１〜ＦＣＫのプログラム動作の際または読み出し動作の際に、前記接地電圧Ｖｓｓレベルの前記バルク電圧ＶＰＷＥが前記フラッシュセル回路ＦＣ１〜ＦＣＫに入力される。また、前記フラッシュセル回路ＦＣ１〜ＦＣＫの消去動作の際に、プログラム電圧Ｖｐｐｇｍ（例えば、２０Ｖ）レベルの前記バルク電圧ＶＰＷＥが前記フラッシュセル回路ＦＣ１〜ＦＣＫに入力される。一方、前記リペア制御回路１００がフラッシュメモリ装置に備えられる場合、前記フラッシュセル回路ＦＣ１〜ＦＣＫのＰウェルは、前記フラッシュメモリ装置のメモリセルアレイのＰウェルと分離されるように設計されることが好ましい。
【００１６】
読み出し動作の際に、前記フラッシュセル回路ＦＣ１〜ＦＣＫは、前記センシング制御電圧ＶＳＥＮ、前記第１〜第３ワードラインバイアス電圧ＶＷＳ、ＶＷＬ１〜ＶＷＬｎ、ＶＷＬｂ１〜ＶＷＬｂｎ、および前記読み出し制御信号ＲＣＴＬに応答して、リダンダンシ制御信号ＲＥＰｂ１〜ＲＥＰｂＫをそれぞれ出力する。また、プログラム動作の際に、前記第１〜第３ワードラインバイアス電圧ＶＷＳ、ＶＷＬ１〜ＶＷＬｎ、ＶＷＬｂ１〜ＶＷＬｂｎ、プログラム制御信号ＡＰ１〜ＡＰＫ（Ｋは整数）、および前記書き込み制御信号ＷＣＴＬに応答して、前記フラッシュセル回路ＦＣ１〜ＦＣＫがプログラム動作を行う。その結果、前記フラッシュセル回路ＦＣ１〜ＦＣＫに前記欠陥セルに対応するアドレス信号ＦＡ１〜ＦＡｎがプログラムされる。
【００１７】
次に、前記フラッシュセル回路ＦＣ１〜ＦＣＫについてより詳しく説明する。前記フラッシュセル回路ＦＣ１〜ＦＣＫの構成および具体的な動作は、実質的に類似なので、前記フラッシュセル回路ＦＣ１の構成および動作を中心として説明する。図４は前記フラッシュセル回路ＦＣ１の詳細な回路図である。前記フラッシュセル回路ＦＣ１は、リダンダンシセルストリング２１０、ストリングスイッチ回路ＢＳＴ、センシング回路２２０、および書き込み制御回路ＷＴを含む。前記リダンダンシセルストリング２１０は、ドレイン選択トランジスタＤＳＴ、ソース選択トランジスタＳＳＴ、制御メモリセルＣＳ、およびアドレスセル回路ＡＣＣ１〜ＡＣＣｎ（ｎは整数）を含む。
【００１８】
前記ドレイン選択トランジスタＤＳＴのゲートは前記ドレイン選択ラインＤＳＬに連結され、前記ソース選択トランジスタＳＳＴのゲートは前記ソース選択ラインＳＳＬに連結される。前記ドレイン選択トランジスタＤＳＴは、前記ストリングスイッチ回路ＢＳＴにさらに連結され、前記ドレイン選択ラインＤＳＬを介して受信される前記ドレイン選択ライン電圧ＶＤに応答してターンオンまたはオフされる。前記ソース選択トランジスタＳＳＴはソースラインＳＬにさらに連結され、前記ソース選択ラインＳＳＬを介して受信される前記ソース選択ライン電圧ＶＳに応答してターンオンまたはオフされる。前記制御メモリセルＣＳのゲートは、前記第１ワードラインＦＷＬに連結される。前記制御メモリセルＣＳは、前記第１ワードラインＦＷＬを介して受信される前記第１ワードラインバイアス電圧ＶＷＳに応答して、プログラムされるか又はプログラムされない。例えば、前記第１ワードラインバイアス電圧ＶＷＳが前記プログラム電圧Ｖｐｇｍレベルのときには、前記制御メモリセルＣＳがプログラムされ、前記第１ワードラインバイアス電圧ＶＷＳが前記パス電圧Ｖｐｓｓレベルのときには、前記制御メモリセルＣＳがプログラムされない。ここで、前記制御メモリセルＣＳがプログラムされた状態であれば、前記リダンダンシセルストリング２１０がディスエーブルされて動作を停止し、前記制御メモリセルＣＳが消去された状態であれば、前記リダンダンシセルストリング２１０がイネーブルされて動作する。したがって、前記制御メモリセルＣＳが消去された場合には、前記リダンダンシセルストリング２１０が欠陥セルのリペアのために使用でき、前記制御メモリセルＣＳがプログラムされた場合には、前記リダンダンシセルストリング２１０が欠陥セルのリペアのために使用できない。
【００１９】
前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎは、前記第１ワードラインＷＬ１〜ＷＬｎのいずれか一つと、前記第２ワードラインＷＬｂ１〜ＷＬｂのいずれか一つとからなる一対のワードラインごとにそれぞれ一つずつ対応するように連結される。より詳しくは、例えば、前記アドレスセル回路ＡＣＣ１は、前記第１ワードラインＷＬ１と前記第２ワードラインＷＬｂ１に連結される。また、前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎは、前記制御メモリセルＣＳと前記ソース選択トランジスタＳＳＴとの間に直列に連結される。
【００２０】
前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎそれぞれは、第１メモリセルＣ１〜Ｃｎのいずれか一つと、第２メモリセルＣｂ１〜Ｃｂｎのいずれか一つを含む。例えば、前記アドレスセル回路ＡＣＣ１は、前記第１メモリセルＣ１および第２メモリセルＣｂ１を含む。前記第１メモリセルＣ１〜Ｃｎのゲートは前記第２ワードラインＷＬ１〜ＷＬｎにそれぞれ連結され、前記第２メモリセルＣｂ１〜Ｃｂｎのゲートは前記第３ワードラインＷＬｂ１〜ＷＬｂｎにそれぞれ連結される。前記プログラム動作の際に、前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎには、前記欠陥セルに対応するアドレス信号ＦＡ１〜ＦＡｎがそれぞれプログラムされる。より詳しくは、前記アドレス信号ＦＡ１〜ＦＡｎのロジック値に応じて前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎそれぞれの前記第１メモリセルＣ１〜Ｃｎのいずれか一つまたは前記第２メモリセルＣｂ１〜Ｃｂｎのいずれか一つがプログラムされる。例えば、前記アドレス信号ＦＡ１のロジック値が「１」のときには、前記アドレスセル回路ＡＣＣ１の前記第１メモリセルＣ１がプログラムされ、前記アドレス信号ＦＡ１のロジック値が「０」のときには、前記アドレスセル回路ＡＣＣ１の前記第２メモリセルＣｂ１がプログラムされる。
【００２１】
前記読み出し動作の際に、前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎのプログラム状態と、前記入力アドレス信号Ａ１〜Ａｎのロジック値に応じて前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎの前記第１および第２メモリセルＣ１、Ｃｂ１〜Ｃｎ、Ｃｂｎが全てまたは一部がターンオンされる。例えば、前記第１メモリセルＣ１〜Ｃｎが全てプログラムされた状態であり且つ前記入力アドレス信号Ａ１〜Ａｎのロジック値が全て「１」のときには、前記第１および第２メモリセルＣ１、Ｃｂ１〜Ｃｎ、Ｃｂｎが全てターンオンされる。このように、前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎの前記第１および第２メモリセルＣ１〜Ｃｎ、Ｃｂ１〜Ｃｂｎが全てターンオンされると、前記センシングノードＳＯが前記ソースラインＳＬに連結され、前記ソースラインＳＬに供給される接地電圧Ｖｓｓにディスチャージされる。また、例えば、前記第１メモリセルＣ１〜Ｃｎが全てプログラムされた状態であり且つ前記入力アドレス信号Ａ１〜Ａｎのロジック値が全て「０」のときには、前記第１メモリセルＣ１〜Ｃｎが全てターンオフされ、前記第２メモリセルＣｂ１〜Ｃｂｎが全てターンオンされる。このように、前記アドレスセル回路ＡＣＣ１〜ＡＣＣｎの前記第１及び第２メモリセルＣ１〜Ｃｎ、Ｃｂ１〜Ｃｂｎのいずれか一つまたは一部がターンオフされると、前記センシングノードＳＯが前記ソースラインＳＬから分離されるので、前記センシングノードＳＯの電圧がそのまま維持される。
【００２２】
前記ストリングスイッチ回路ＢＳＴは、ＮＭＯＳトランジスタで実現される。前記ストリングスイッチ回路ＢＳＴは、高電圧素子で実現されることが好ましい。前記ストリングスイッチ回路ＢＳＴは、前記センシングノードＳＯと前記リダンダンシセルストリング２１０との間に連結される。前記ストリングスイッチ回路ＢＳＴは、前記スイッチング制御電圧ＶＢに応答して、前記リダンダンシセルストリング２１０を前記センシングノードＳＯに対して連結または分離する。
【００２３】
前記センシング回路２２０は、プリチャージ回路ＰＴとラッチ回路２２１を含む。前記プリチャージ回路ＰＴは、ＰＭＯＳトランジタで実現でき、前記センシング制御電圧ＶＳＥＮに応答して、前記センシングノードＳＯを内部電圧Ｖｃｃにプリチャージする。好ましくは、前記プリチャージ回路ＰＴは、前記リダンダンシセルストリング２１０のメモリセルＣ１〜Ｃｎ、Ｃｂ１〜Ｃｂｎの電流駆動能力より小さい電流駆動能力を有するＰＭＯＳトランジスタで実現されることが好ましい。前記ラッチ回路２２１はインバータ２２２とラッチ２２３を含む。前記ラッチ２２３はインバータ２２４、２２５を含む。前記インバータ２２２は、前記読み出し制御信号ＲＣＴＬに応答して、前記センシングノードＳＯの電圧をセンシングし、そのセンシング信号ＩＲＥＰ１を出力する。前記ラッチ２２３は、センシング信号ＩＲＥＰ１をラッチし、そのラッチした信号をリダンダンシ制御信号ＲＥＰｂ１として出力ノードＯＵＴに出力する。前記書き込み制御回路ＷＴは、ＮＭＯＳトランジスタで実現でき、書き込み制御信号ＷＣＴＬに応答して、前記出力ノードＯＵＴから受信されるプログラム制御信号ＡＰ１を前記センシングノードＳＯに出力する。
【００２４】
次に、図５を参照しながら、前記フラッシュセル回路ＦＣ１のプログラム動作を詳細に説明する。説明の簡略化のために、前記リダンダンシセルストリング２１０がアドレスセル回路ＡＣＣ１〜ＡＣＣ５を含むものと仮定する。
【００２５】
まず、前記フラッシュセルデコーダ１１０が初期に、前記制御メモリセルＣＳと、アドレスセル回路ＡＣＣ１〜ＡＣＣ５の第１及び第２メモリセルＣ１〜Ｃｎ、Ｃｂ１〜Ｃｂｎの消去動作を制御する。前記制御メモリセルＣＳと第１および第２メモリセルＣ１〜Ｃｎ、Ｃｂ１〜Ｃｂｎの消去動作は、当該技術分野における通常の知識を有する者であれば理解できるので、これについての詳細な説明は省略する。
【００２６】
以後、前記フラッシュセルデコーダ１１０が、前記セルプログラム信号ＣＰＧＭに応答して、前記センシング制御電圧ＶＳＥＮを内部電圧Ｖｃｃレベルで出力し、前記スイッチング制御電圧ＶＢを電圧Ｖｃｃ＋Ｖｔ１（Ｖｔ１はストリングスイッチ回路であるＮＭＯＳトランジスタＢＳＴのしきい値電圧）レベルで出力する。その結果、前記センシング回路２２０のプリチャージ回路ＰＴがターンオフされ、前記ＮＭＯＳトランジスタＢＳＴがターンオンされる。また、前記フラッシュセルデコーダ１１０が、前記セルプログラム信号ＣＰＧＭに応答して、前記ドレイン選択ライン電圧ＶＤを前記内部電圧Ｖｃｃレベルで、前記ソース選択ライン電圧Ｖｓｓを前記接地電圧Ｖｓｓレベルでそれぞれ出力する。その結果、前記ドレイン選択トランジスタＤＳＴがターンオンされ、前記ソース選択トランジスタＳＳＴがターンオフされる。
【００２７】
また、前記フラッシュセルデコーダ１１０が前記セルプログラム信号ＣＰＧＭに応答して書き込み制御信号ＷＣＴＬを発生する。この際、前記フラッシュセルデコーダ１１０は、前記書き込み制御信号ＷＣＴＬを電圧Ｖｃｃ＋Ｖｔ２（Ｖｔ２は書き込み制御回路であるＮＭＯＳトランジスタＷＴのしきい値電圧）レベルで出力する。その結果、前記ＮＭＯＳトランジスタＷＴがターンオンされるため、前記出力ノードＯＵＴから受信されるプログラム制御信号ＡＰ１を前記センシングノードＳＯに出力する。この際、前記プログラム制御信号ＡＰ１がロジック「１」（すなわち、内部電圧Ｖｃｃレベル）のとき、前記センシングノードＳＯに前記内部電圧Ｖｃｃが印加されるので、前記アドレスセル回路ＡＣＣ１〜ＡＣＣ５はプログラム動作が行われない。また、前記プログラム制御信号ＡＰ１がロジック「０」（すなわち、接地電圧Ｖｓｓレベル）のとき、前記センシングノードＳＯに前記接地電圧Ｖｓｓが印加されるので、前記アドレスセル回路ＡＣＣ１〜ＡＣＣ５はプログラム動作が行われる。
【００２８】
例えば、受信される欠陥セルに対応するアドレス信号ＦＡ１〜ＦＡ５のロジック値が「１１１００」のとき、前記フラッシュセルデコーダ１１０は、前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬ３と前記第３ワードラインバイアス電圧ＶＷＬｂ４、ＶＷＬｂ５を前記プログラム電圧Ｖｐｇｍで出力し、前記第２ワードラインバイアス電圧ＶＷＬ４、ＶＷＬ５と前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂ３を前記パス電圧Ｖｐｓｓで出力する。その結果、前記第１メモリセルＣ１〜Ｃ３と前記第２メモリセルＣｂ４、Ｃｂ５がプログラムされ、前記第１メモリセルＣ４、Ｃ５と前記第２メモリセルＣｂ１〜Ｃｂ３がプログラムされず、消去された状態に維持される。
【００２９】
次に、図６を参照しながら、前記フラッシュセル回路ＦＣ１の読み出し動作を詳細に説明する。説明の簡略化のために、前記リダンダンシセルストリング２１０がアドレスセル回路ＡＣＣ１〜ＡＣＣ５を含むものと仮定する。また、前記第１メモリセルＣ１〜Ｃ３と前記第２メモリセルＣｂ４、Ｃｂ５がプログラムされた場合、前記フラッシュセル回路ＦＣ１の読み出し動作を説明する。
【００３０】
前記フラッシュセルデコーダ１１０が、前記セル読み出し信号ＣＲＥＡＤに応答して、前記センシング制御電圧ＶＳＥＮを所定の時間接地電圧Ｖｓｓで出力する。その結果、前記センシング回路２２０のプリチャージ回路ＰＴが前記所定の時間前記センシングノードＳＯを前記内部電圧Ｖｃｃでプリチャージする。また、前記フラッシュセルデコーダ１１０が、前記セル読み出し信号ＣＲＥＡＤに応答して、前記ドレイン選択ライン電圧ＶＤと前記ソース選択ライン電圧Ｖｓｓを前記内部電圧Ｖｃｃレベルでそれぞれ出力する。その結果、前記ドレイン選択トランジスタＤＳＴと前記ソース選択トランジスタＳＳＴがターンオンされる。
【００３１】
例えば、前記入力アドレス信号Ａ１〜Ａｎのロジック値が「１１１００」のとき、前記フラッシュセルデコーダ１１０が前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬ３と前記第３ワードラインバイアス電圧ＶＷＬｂ４、ＶＷＬｂ５を前記読み出し電圧Ｖｒｅで出力し、前記第２ワードラインバイアス電圧ＶＷＬ４、ＶＷＬ５と前記第３ワードラインバイアス電圧ＶＷＬｂ１、ＶＷＬｂ３が前記接地電圧Ｖｓｓで出力する。その結果、前記第１及び第２メモリセルＣ１〜Ｃ５、Ｃｂ１〜Ｃｂ５が全てターンオンされるため、前記センシングノードＳＯを前記ソースラインＳＬに連結する。この際、前記ソースラインＳＬに前記接地電圧Ｖｓｓが供給されるので、前記センシングノードＳＯが前記接地電圧Ｖｓｓにディスチャージされる。その後、前記フラッシュセルデコーダ１１０が、前記セル読み出し信号ＣＲＥＡＤに応答して、前記読み出し制御信号ＲＣＴＬをイネーブルさせる。その結果、前記ラッチ回路２２１の前記インバータ２２２が前記センシングノードＳＯの電圧をセンシングし、ハイレベルのセンシング信号ＩＲＥＰ１を出力する。前記ラッチ２２３は、前記センシング信号ＩＲＥＰ１をラッチし、ローレベルの前記リダンダンシ制御信号ＲＥＰｂ１を前記出力ノードＯＵＴに出力する。
【００３２】
一方、前記入力アドレス信号Ａ１〜Ａｎのロジック値が「０００１１」のとき、前記フラッシュセルデコーダ１１０が前記第２ワードラインバイアス電圧ＶＷＬ１〜ＶＷＬ３と前記第３ワードラインバイアス電圧ＶＷＬｂ４、ＶＷＬｂ５を前記接地電圧Ｖｓｓで出力し、前記第２ワードラインバイアス電圧ＶＷＬ４、ＶＷＬ５と前記第３ワードラインバイアス電圧ＶＷＬｂ１〜ＶＷＬｂ３を前記読み出し電圧Ｖｒｅで出力する。その結果、前記第１メモリセルＣ１〜Ｃ３と前記第２メモリセルＣｂ４、Ｃｂ５がターンオフされ、前記第１メモリセルＣ４、Ｃ５と前記第２メモリセルＣｂ１〜Ｃｂ３がターンオンされる。したがって、前記センシングノードＳＯが前記ソースラインＳＬから分離されるので、前記センシングノードＳＯは、前記内部電圧Ｖｃｃレベルに維持される。以後、前記フラッシュセルデコーダ１１０が、前記セル読み出し信号ＣＲＥＡＤに応答して、前記読み出し制御信号ＲＣＴＬをイネーブルさせる。その結果、前記ラッチ回路２２１の前記インバータ２２２が前記センシングノードＳＯの電圧をセンシングし、ローレベルのセンシング信号ＩＲＥＰ１を出力する。前記ラッチ２２３は、前記センシング信号ＩＲＥＰ１をラッチし、ハイレベルの前記リダンダンシ制御信号ＲＥＰｂ１を前記出力ノードＯＵＴに出力する。
【００３３】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において様々な実施例に想到し得ることを理解できるであろう。
【図面の簡単な説明】
【００３４】
【図１】従来の半導体メモリ装置のリペア制御回路、ノーマルデコーダおよびリダンダンシデコーダの概略ブロック図である。
【図２】本発明に係る半導体メモリ装置のリペア制御回路、ノーマルデコーダおよびリダンダンシデコーダのブロック図である。
【図３】図２に示したフラッシュセルデコーダとフラッシュセルボックスの詳細なブロック図である。
【図４】図３に示したフラッシュセル回路の詳細な回路図である。
【図５】図４に示したフラ主セル回路の読み出し動作を説明するための図である。
【図６】図４に示したフラッシュセル回路のプログラム動作を説明するための図である。
【符号の説明】
【００３５】
１００    リペア制御回路
１０１    ノーマルデコーダ
１０２    リダンダンシデコーダ
１１０    フラッシュセルデコーダ
１２０    フラッシュセルボックス
１３０    制御信号発生器
ＦＣ１〜ＦＣＫ    フラッシュセル回路
２１０    リダンダンシセルストリング
２２０    センシング回路
２２１    ラッチ回路
ＢＳＴ    ストリングスイッチ回路
ＷＴ    書き込み制御回路
ＡＣＣ１〜ＡＣＣｎ    アドレスセル回路
【図１】
2006286166.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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