(57)【要約】【課題】シリコンとの界面に酸化シリコンを配置した上に酸化アルミニウムの層を設ける構造の絶縁層において、固定電荷や界面準位密度の問題が抑制されかつより高い誘電率が得られるようにする。【解決手段】ゲート絶縁層１０５を、酸化シリコン層１５１と酸化アルミニウム層１５２とが交互に積層され、最上層に酸化アルミニウム層１５３を備えた構造とし、ゲート絶縁層１０５において、シリコン層１０４とは酸化シリコン層１５１が接触した状態とされているようにする。酸化シリコン層１５１は、膜厚０．２ｎｍ程度に形成され、酸化アルミニウム層１５２は、膜厚０．２ｎｍ程度に形成され、酸化アルミニウム層１５３は、４９．４ｎｍ程度に形成されている。酸化シリコン層１５１と酸化アルミニウム層１５２と酸化アルミニウム層１５３との合計の膜厚は、５０ｎｍ程度あればよい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板の上に形成されたシリコン層と、
このシリコン層の上に接して形成され、前記シリコン層の側から酸化シリコン層と酸化アルミニウム層とが交互に積層された絶縁層と、
この絶縁層の上に形成された電極と
を少なくとも備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記電極を挾むように前記シリコン層に設けられたソース及びドレインを備える
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化アルミニウムと酸化シリコンとが積層された絶縁層をゲート絶縁層などに用いた半導体装置に関するものである。
【背景技術】
【０００２】
近年、電子的なネットワークの普及とともに、携帯電話などの携帯が可能な小型の電子機器が数多く登場している。このような電子機器においては、高機能化とともに、省電力化が必要となる。例えば、液晶表示装置などの電子機器においては、ＬＳＩや薄膜トランジスタ（ＴＦＴ）など多くの電界効果型トランジスタが用いられている（特許文献１，２参照）。このような電子機器の省電力化には、上記トランジスタなどの半導体装置の低消費電力化が重要である。
【０００３】
例えば、電界効果型トランジスタにおいては、トンネル電流を押さえてより低いゲート電圧で動作可能とすることで、消費電力を押さえることができる。ゲート電圧を低く抑えて電界効果型トランジスタを動作させるには、半導体に反転層を生じさせるだけの容量を与える必要があるため、ゲート絶縁層を薄くして容量を確保することが行われてきた。しかしながら、ゲート絶縁層を薄くすると、トンネル電流の増大を招き、消費電力の増加を招く一因となる。このため、電界効果型のトランジスタにおいては、トンネル電流を抑えて電力消費を抑えることが重要となる。
【０００４】
最近では、これまで用いられてきた二酸化シリコン（ＳｉＯ2）膜よりも比誘電率の大きい絶縁材料をゲート絶縁層に用い、容量を確保しつつ膜厚を厚くすることにより、トンネル電流を抑える方法が盛んに研究されている。例えば、二酸化シリコンに代わる高誘電率材料として、酸化アルミニウム（Ａｌ2Ｏ3）が注目されている。しかしながら、シリコン半導体において酸化アルミニウムからなるゲート絶縁層に用いる場合、酸化アルミニウムは、原子の配位数や配置がシリコンと異なることや、製造時に界面に混入する不純物などにより、半導体層と絶縁層との界面における界面準位密度や固定電荷密度が高くなり、界面特性が劣化する。
【０００５】
これらの欠点を改善するために、酸化アルミニウム膜とシリコン層との界面に酸化シリコンの層を設ける技術が提案されている（特許文献３参照）。特許文献３では、オゾンによりシリコン基板の表面を酸化し、酸化表面に原子層蒸着（ＡＬＤ）法により酸化アルミニウムの薄膜を形成している。
【０００６】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開平１−１７９４２３号公報
【特許文献２】特開平５−１６０１５２号公報
【特許文献３】特開２００３−１８８１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の技術では、不純物のシリコン界面への混入などによる界面特性の劣化は抑制できるが、酸化アルミニウムにおける固定電荷密度の問題を抑制するためには、シリコンを酸化した層の厚さが１ｎｍ程度必要となるため、誘電率を低下させるという問題がある。シリコン半導体において酸化アルミニウムからなるゲート絶縁層を用いる場合、半導体層と絶縁層との界面に大きな負の固定電荷が発生する。固定電荷の存在により電位差が発生するため、これを打ち消すための動作に関わらないゲート電圧（フラットバンド電圧）が必要となる。この固定電荷密度による問題や、前述した界面準位密度の問題を、ある程度解消するためには、界面に配置する酸化シリコンの層の厚さが、１ｎｍ程度は必要となる。ところが、誘電率の低い酸化シリコン層を挿入するため、絶縁層全体としての誘電率が低下してしまう。
【０００８】
本発明は、以上のような問題点を解消するためになされたものであり、シリコンとの界面に酸化シリコンを配置した上に酸化アルミニウムの層を設ける構造の絶縁層において、固定電荷密度や界面準位密度の問題が抑制されかつより高い誘電率が得られるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、基板の上に形成されたシリコン層と、このシリコン層の上に接して形成され、シリコン層の側から酸化シリコン層と酸化アルミニウム層とが交互に積層された絶縁層と、この絶縁層の上に形成された電極とを少なくとも備えるようにしたものである。例えば、電極を挾むようにシリコン層に設けられたソース及びドレインを備えるようにしてもよい。上述した構成の絶縁層によれば、酸化アルミニウムが有する負の固定電荷が、酸化シリコンにより緩和され、また、シリコン層との間の界面準位密度が抑制される。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、絶縁層を酸化シリコン層と酸化アルミニウム層とが交互に積層された構成としたので、シリコンとの界面に酸化シリコンを配置した上に酸化アルミニウムの層を設ける構造の絶縁層において、固定電荷密度や界面準位密度の問題が抑制されかつより高い誘電率が得られるようになるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における半導体装置の構成例を示す模式的な断面図である。図１では、液晶表示装置などに用いられるトップゲート型の薄膜トランジスタを例にしている。図１（ａ）に示す半導体装置は、ガラス基板１０１の上に、互いに離間して配置されたソース電極１０２及びドレイン電極１０３を備え、これらにまたがるように、シリコン層１０４が配置されている。また、シリコン層１０４の上には、ゲート絶縁層１０５を介してゲート電極１０６が形成され、シリコン層１０４には、不純物としてリンなどが導入されたソース１０７及びドレイン１０８が形成されている。
【００１２】
また、図１（ｂ）に示すように、ゲート絶縁層１０５は、酸化シリコン層１５１と酸化アルミニウム層１５２とが交互に積層され、最上層に酸化アルミニウム層１５３を備えた構造となっている。従って、ゲート絶縁層１０５において、シリコン層１０４とは酸化シリコン層１５１が接触した状態となっている。酸化シリコン層１５１は、膜厚０．２ｎｍ程度に形成され、酸化アルミニウム層１５２は、膜厚０．２ｎｍ程度に形成され、酸化アルミニウム層１５３は、４９．４ｎｍ程度に形成されている。酸化アルミニウム層１５２と酸化アルミニウム層１５３と酸化シリコン層１５１との合計の膜厚は、５０ｎｍ程度あればよい。
【００１３】
図１に示す本実施の形態におけるゲート絶縁層１０５によれば、シリコン層１０４との界面に酸化シリコン層１５１を備えるようにしたので、直接酸化アルミニウムが接触する場合に比較して、界面準位密度を低くすることが可能となる。また、図１に示すゲート絶縁層１０５では、酸化シリコン層１５１の合計膜厚が０．４ｎｍと薄いが、酸化アルミニウムの持つ大きな負の固定電荷の問題が解消されている。これは、酸化シリコン層１５１と酸化アルミニウム層１５２とが交互に積層された構造としたことによる。図１に示すゲート絶縁層１０５によれば、界面準位密度８×１０10ｃｍ-2ｅＶ-1，固定電荷密度５×１０10ｃｍ-2，絶縁破壊電界６ＭＶ／ｃｍという電気特性が得られる。
【００１４】
酸化アルミニウム層とシリコン層との間に交互に積層せずに酸化シリコン層を備える構成では、図１（ｂ）に示す構成と同程度の効果を得るために、酸化シリコン層の厚さが１ｎｍ程度必要となる。これに対し、図１（ｂ）に示すように酸化シリコン層１５１と酸化アルミニウム層１５２とが交互に積層された構造とすることで、酸化シリコン層の全膜厚は、０．４ｎｍ程度でよい。このように、従来に比較して酸化シリコン層の全膜厚が薄くできるので、図１に示すゲート絶縁層１０５によれば、絶縁層全体としての誘電率の低下が抑制できるようになる。なお、酸化シリコン層１５１と酸化アルミニウム層１５２との積層数や膜厚は、図１（ｂ）に示す構成に限るものではない。
【００１５】
次に、図１に示す半導体装置の製造方法例について説明する。まず、ガラス基板１０１の上に、所定の間隔を開けてソース電極１０２,ドレイン電極１０３が形成された状態とする。これらは、例えば、所定の金属膜をガラス基板１０１の上に形成した後、金属膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成できる。次に、ガラス基板１０１の上にソース電極１０２,ドレイン電極１０３に渡る半導体層１０４が形成された状態とする。半導体層１０４は、ガラス基板１０１の上に、例えば、膜厚１００ｎｍ程度にアモルファスＳｉの膜を形成した後、この膜を公知のフォトリソグラフィ技術とエッチング技術とにより加工することで形成できる。
【００１６】
次に、形成した半導体層１０４や各電極を含めたガラス基板１０１の上に、公知の原子層成長方法により膜厚０．２ｎｍ程度に酸化シリコンを堆積する。ついで、やはり公知の原子層成長方法により膜厚０．２ｎｍ程度に酸化アルミニウムを堆積する。これらを所定数繰り返した後、原子層成長方法により膜厚０．２ｎｍ程度に酸化シリコンを堆積し、この上に原子層成長方法により膜厚４９．４ｎｍ程度に酸化アルミニウムを堆積することで、図１に示すゲート絶縁層１０５となれる絶縁層が形成された状態とする。なお、図１では、酸化シリコンの堆積と酸化アルミニウムニウムの堆積とを１サイクル行った後、膜厚０．２ｎｍ程度に酸化シリコンを堆積し、膜厚４９．４ｎｍ程度に酸化アルミニウムを堆積した例を示している。原子層成長法は、ガラス基板１０１が溶解するなどの高温の処理がないため、図１に示すような薄膜トランジスタの製造に適している。
【００１７】
次に、ソース電極１０２とドレイン電極１０３とに挟まれた領域の上記絶縁層の上に、例えばアルミニウムからなるゲート電極１０６が形成された状態とする。例えば、上記絶縁層の上に膜厚１００ｎｍ程度にアルミニウムの膜を形成し、この上に所望の形状のレジストパターンを形成し、これをマスクとしてアルミニウム膜を選択的にエッチングすることで、ゲート電極１０６を形成することができる。次に、ゲート電極１０６の形成に用いた上記レジストパターンを用い、上記絶縁層を選択的にエッチングすれば、ゲート絶縁膜１０５が形成された状態が得られる。また、これらの加工により、ゲート電極１０６の両脇の領域の半導体層１０４が露出された状態とする。
【００１８】
次に、ゲート電極１０６をマスクとして利用し、この両脇に露出した半導体層１０４に例えばリンをイオン注入し、加えてこれらの上部よりレーザを照射してアニールすることで、ソース１０７及びドレイン１０８が形成された状態とする。半導体層１０４においては、ゲート電極１０６の両脇に露出した領域にレーザが照射され、イオンが注入された領域が結晶化されて活性化され、低抵抗なｎ形多結晶シリコンとなる。
【００１９】
これらの結果、ソース電極１０２にオーミック接続したソース１０７及びドレイン電極１０３にオーミック接続したドレイン１０８が形成される。また、半導体層１０４のゲート電極１０６の下方の領域は、イオンが注入されずにノンドープであり、チャネルが形成される領域（チャネル領域）となる。従って、図１に示す薄膜トランジスタは、チャネル領域を挾むように接して配置されたソース１０７及びドレイン１０８と、チャネル領域の上に形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５の上に形成されたゲート電極１０６とから構成されたものとなる。
【００２０】
なお、上述では、トップゲート型の薄膜トランジスタを例に説明したが、本発明に係る酸化シリコン層と酸化アルミニウム層とが交互に積層された構造を備えた絶縁層は、薄膜トランジスタのゲート絶縁層に限らず、他の絶縁層に用いるようにしてもよい。例えば、他の形態の電界効果型トランジスタのゲート絶縁膜や、一方の電極がシリコンから構成されたキャパシタを構成する容量絶縁層などに用いるようにしてもよいことはいうまでもない。また、上述では、ガラス基板の上にシリコン層を備えるようにしたが、これらの形態に限らず、例えばシリコン基板を用いてもよい。この場合、シリコン基板をシリコン層として用いればよい。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態における半導体装置の構成例を示す模式的な断面図である。
【符号の説明】
【００２２】
１０１…ガラス基板、１０２…ソース電極、１０３…ドレイン電極、１０４…シリコン層、１０５…ゲート絶縁層、１０６…ゲート電極、１０７…ソース、１０８…ドレイン、１５１…酸化シリコン層、１５２…酸化アルミニウム層、１５３…酸化アルミニウム層。
【図１】
2006245194.tif 000003