(57)【要約】【課題】光信号の伝送の間の伝送損失を低減する。【解決手段】ギャップを形成する方法は、微細構造に側壁１８，２０を形成するステップと、側壁１８，２０の間のギャップ１６の幅ｄを決定するステップと、を含む。側壁１８，２０の間には、幅ｄのギャップ１６を有する。ギャップ１６の決定した幅ｄは、ギャップ１６の幅ｄに関する選択された公差限界より小さく、側壁１８，２０の少なくとも一つを消費して、選択された公差限界を満たすギャップを形成する。【選択図】図１
2006146239.tif 000002
【特許請求の範囲】
【請求項１】
微細構造に側壁を形成するステップであって、前記側壁の間にギャップを有し、前記ギャップは前記側壁の間に幅を有する、ステップと、
前記側壁の間の前記ギャップの前記幅を決定するステップと、
を含む、ギャップを形成する方法であって、
前記ギャップの決定した前記幅は、前記ギャップの前記幅に関する選択された公差限界より小さく、前記側壁の少なくとも一つを消費して前記選択された公差限界を満たすギャップを形成する、方法。
【請求項２】
請求項１に記載の方法において、
少なくとも一つの前記側壁は、
（ａ）前記側壁の一部を酸化し、前記酸化した部分を除去するステップと、
（ｂ）異方性エッチングでウエットエッチングするステップと、
の少なくとも一つによって消費される、方法。
【請求項３】
請求項１に記載の方法において、
前記公差限界は、ｄ＝ｄＲ±０．５[λ／４]という式によって定義されるギャップ幅を規定するように選択され、
上記の式において、
ｄは、前記ギャップ幅であり、
ｄＲは、前記ギャップを横切って通過する波長λの光信号の伝送損失が最小になるギャップの幅である、方法。
【請求項４】
請求項１に記載の方法において、
前記ギャップは、２０マイクロメートル未満の幅を有する、方法。
【請求項５】
請求項１に記載の方法によって形成されたギャップを備える導波路デバイス。
【請求項６】
光信号の伝送の間の伝送損失を低減する方法であって、
請求項１に記載の方法によって、少なくとも一つのギャップを有する導波路デバイスを形成するステップと、
前記ギャップを横切って前記光信号を伝送するステップと、
を含む、方法。
【請求項７】
光信号の伝送のための導波路デバイスを形成する方法であって、
微細構造に複数の側壁を形成するステップを含み、
前記複数の側壁は、それらの間にｄ＝ｄＲ±０．５[λ／４]という式によって定義される幅を有するギャップを規定し、
上記の式において、
ｄは、前記幅であり、
ｄＲは、前記光信号の伝送損失が最小になる前記ギャップの幅であり、
λは、前記光信号の波長である、方法。
【請求項８】
少なくとも一つの駆動アクチュエータと、
少なくとも一つのラッチアクチュエータと、
前記少なくとも一つの駆動アクチュエータによって前記少なくとも一つのラッチアクチュエータに係合するように選択的に移動される可動素子と、
を備え、
前記可動素子は、請求項１または請求項７の方法によって形成された少なくとも一つのギャップを有する導波路デバイスを含む、
光学ラッチングスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学素子（ｏｐｔｉｃａｌ  ｅｌｅｍｅｎｔ）におけるギャップの幅を制御する方法に関する。
【背景技術】
【０００２】
本発明の例示的な実施形態は、光学素子におけるギャップの幅を制御する方法に関している。これは、光学的伝送損失（ｏｐｔｉｃａｌ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｏｓｓ）を最小にするための導波路（ｗａｖｅｇｕｉｄｅ）ギャップ幅の制御に関して特定のアプリケーションを見出しており、これに関して特に記述される。しかし、この例示的な実施形態が他の同様なアプリケーションにもまた適用可能であることを認識されたい。
【０００３】
光波及びビームを使用して情報を運ぶ光通信部品は、テレコミュニケーション産業において広く使用されている。多くの光部品は、導波路を使用して光信号を運ぶ。シリカにおける導波路の製造は、典型的には、ＧｅまたはＴｉＯ２のような他の材料がドープされた主にＳｉＯ２であるコア層の形成を含む。クラッド層（ｃｌａｄｄｉｎｇ  ｌａｙｅｒ）は、Ｂ２Ｏ３及び／またはＰ２Ｏ５のような他の材料がドープされた、ＳｉＯ２のようなコア層の上に形成され、ここに導波路が形成される。トレンチが、導波路を通ってシリコン基板内にエッチングされる。
【０００４】
微小電気機械システム（ＭＥＭＳ）デバイスを形成するプロセス技術（ｐｒｏｃｅｓｓｉｎｇ  ｔｅｃｈｎｏｌｏｇｉｅｓ）は、単結晶（ｓｉｎｇｌｅ  ｃｒｙｓｔａｌ）シリコンのバルクマイクロマシニング（ｂｕｌｋ  ｍｉｃｒｏｍａｃｈｉｎｉｎｇ）と多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）シリコンの表面マイクロマシニングとを含む。単結晶シリコンのバルクマイクロマシニングは、典型的にはウエット異方性（ｗｅｔ  ａｎｉｓｏｔｒｏｐｉｃ）ウエットエッチングを利用する。エッチレート（ｅｔｃｈ  ｒａｔｅ）は、結晶格子内でシリコン原子を置換するボロンのようなドーパント原子の導入によって改変されることができる。深反応性イオンエッチング（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ、ＤＲＩＥ）は、側壁パシベーション（ｐａｓｓｉｖａｔｉｏｎ）とイオンビームの方向性とを利用して、エッチングの異方性を達成する。多結晶シリコンの表面マイクロマシニングは、典型的には、化学的気相蒸着（ＣＶＤ）及び反応性イオンエッチング（ＲＩＥ）パターニング技法を利用して、薄膜の積層された層から機械素子（ｍｅｃｈａｎｉｃａｌ  ｅｌｅｍｅｎｔｓ）を形成する。通常は、ＣＶＤポリシリコンは機械素子を形成するために利用され、ＣＶＤ窒化物は電気絶縁体（ｅｌｅｃｔｒｉｃａｌ  ｉｎｓｕｌａｔｏｒｓ）を形成するために使用され、ＣＶＤ酸化物は犠牲層として使用される。ウエットエッチングまたはドライエッチングによる酸化物の除去は、ポリシリコン薄膜構造を解放する（ｒｅｌｅａｓｅ）。
【０００５】
光スイッチ（ｏｐｔｉｃａｌ  ｓｗｉｔｃｈｅｓ）はＭＥＭＳデバイスの例であり、光ファイバ伝送ネットワークにおいて使用されて、様々な信号パスに沿って光信号を割り振る（ｒｏｕｔｅ）。ＭＥＭＳシャトルスイッチは２つの導波路ギャップを利用し、カンチレバー（ｃａｎｔｉｌｅｖｅｒ）スイッチは一つのギャップを使用する。一つの静止導波路（ｓｔａｔｉｏｎａｒｙ  ｗａｖｅｇｕｉｄｅ）を伝搬する光信号は、ギャップを介して他の静止導波路に伝送される。また、導波路ギャップは一般的には空気で満たされるが、他の光学的媒体も利用されてきている。
【０００６】
【特許文献１】米国特許第５，５７８，９７６号明細書
【特許文献２】米国特許第５，６１９，０６１号明細書
【特許文献３】米国特許第５，６３８，９４６号明細書
【特許文献４】米国特許第６，２２９，６８３号明細書
【特許文献５】米国特許第６，７４４，９５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ファブリペローキャビティ（Ｆａｂｒｙ−Ｐｅｒｏｔ  ｃａｖｉｔｙ）の形成による破壊的干渉（ｄｅｓｔｒｕｃｔｉｖｅ  ｉｎｔｅｒｆｅｒｅｎｃｅ）が、導波路ギャップのような光学的に透明な媒体の内部で生じ得る。破壊的干渉は、光学的に透明な媒体を通してレーザエネルギー束を減衰させる。そのようなデバイスにおける導波路ギャップによる光学的損失は、システムの全体的な伝送損失に対する顕著な寄与になり得る。
【課題を解決するための手段】
【０００８】
本発明は、微細構造に側壁を形成するステップであって、前記側壁の間にギャップを有し、前記ギャップは前記側壁の間に幅を有する、ステップと、前記側壁の間の前記ギャップの前記幅を決定するステップと、を含む、ギャップを形成する方法であって、前記ギャップの決定した前記幅は、前記ギャップの前記幅に関する選択された公差限界より小さく、前記側壁の少なくとも一つを消費して前記選択された公差限界を満たすギャップを形成する。
【発明を実施するための最良の形態】
【０００９】
本実施形態の一つの態様によれば、ギャップを形成する方法が提供される。この方法は、それらの間にギャップを有する微細構造（ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ）に側壁を形成するステップを含む。このギャップは、側壁の間に幅を有する。側壁の間のギャップの幅が決定される。決定したギャップの幅が、ギャップの幅に関する選択された公差限界（ｔｏｌｅｒａｎｃｅ  ｌｉｍｉｔｓ）より小さい（ｂｅｌｏｗ）場合には、側壁の少なくとも一つが消費され（ｃｏｎｓｕｍｅ）て、選択された公差限界を満たす（ｍｅｅｔ）ギャップを形成する。
【００１０】
側壁は、既知のレート（ｋｎｏｗｎ  ｒａｔｅ）で、例えば、（ａ）側壁の一部を酸化しかつ酸化した部分を除去するステップと、（ｂ）異方性エッチングでウエットエッチングするステップと、の少なくとも一つによって、消費され得る。熱酸化によって消費され、その後に酸化された材料をエッチングする場合には、熱酸化による側壁の消費レート（ｔｈｅ  ｒａｔｅ  ｏｆ  ｃｏｎｓｕｍｐｔｉｏｎ）は、あらかじめ決定されていてもよい。微細構造は、主にシリコンの層から構成され得る。側壁は、シリコン層に深反応性（ｄｅｅｐ  ｒｅａｃｔｉｖｅ）イオンエッチングによって形成され得る。側壁は、微細構造の層にトレンチを形成することによって形成され得る。公差限界は、ｄ＝ｄＲ±０．５[λ／４]という式によって定義されるギャップ幅を規定する（ｐｒｏｖｉｄｅ）ように選択され得る。なお、上記の式において、ｄはギャップ幅であり、ｄＲは、ギャップを横切って通過する波長λの光信号の伝送損失が最小になるギャップの幅である。
【００１１】
ある態様では、以下に示す（ａ）または（ｂ）の条件の一つが満足される。すなわち、（ａ）波長λが約１．５〜１．６マイクロメートルであり、公差限界が約±０．２０マイクロメートルより大きくない（以下である）、（ｂ）波長λが約１．２５〜１．３５マイクロメートルであり、公差限界が約±０．１６マイクロメートルより大きくない（以下である）。ギャップは、２０マイクロメートル未満の幅を有し得る。微細構造は、第１の導波路素子及び第２の導波路素子を備えてよく、これらの導波路素子のそれぞれは、側壁の一つを規定するファセット（ｆａｃｅｔ）を有する。一つの態様では、導波路デバイスは上述の方法によって形成されたギャップを備える。導波路デバイスは、ギャップ内の光信号の光学的干渉（ｏｐｔｉｃａｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）のために伝送損失を最小化するように選択されたギャップ幅を有し得る。
【００１２】
本発明の実施形態の他の態様に従うと、光信号の伝送のための導波路デバイスを形成する方法が提供される。この方法は、微細構造に側壁を形成するステップを含み、この側壁はそれらの間にギャップを規定する。ギャップは、ｄ＝ｄＲ±０．５[λ／４]という式によって定義される幅を有する。ここで、ｄは幅であり、ｄＲは、光信号の伝送損失が最小になるギャップの幅である。
【００１３】
ある態様では、ｄＲ＝ｍλ／（２ｎｆ）＋ｃであり、ｍは整数、ｎｆはギャップ内の光学媒体の屈折率、ｃは側壁の角度の関数である。
【００１４】
ある態様では、媒体は空気であり、ｄＲ＝ｍλ／２＋ｃである。他のものでは、ｄ＝ｍλ／２±０．５[λ／４]であり、ｍは整数である。波長は１．５５μｍであってもよく、ｄ＝ｄＲ±０．２μｍである。より限定された態様では、ｄ＝ｄＲ±０．４[λ／４]である。
【００１５】
他の態様では、導波路デバイスは幅ｄのギャップを有する微細構造を含み、幅はｄ＝ｄＲ±０．５[λ／４]という式を満たすように決定されている。ここで、ｄはギャップ幅であり、ｄＲは、ギャップを横切って通過する波長λの光信号の伝送損失が最小になるギャップの幅である。
【００１６】
他の態様では、光信号の伝送の間に伝送損失を低減する方法が、上述の方法の一つによって形成された少なくとも一つのギャップを有する導波路デバイスを形成するステップと、光信号を、ギャップを越えて伝送するステップとを含む。この方法はさらに、導波路デバイスを入力導波路と出力導波路との間に位置決めするステップをさらに含んでよく、それによって光信号が入力導波路から出力導波路に伝送される。
【００１７】
他の態様では、光学ラッチングスイッチが、一つまたはそれ以上の駆動アクチュエータと、一つまたはそれ以上のラッチアクチュエータと、一つまたはそれ以上の駆動アクチュエータによって一つまたはそれ以上のラッチアクチュエータに係合するように選択的に移動される可動素子（ｍｏｖａｂｌｅ  ｅｌｅｍｅｎｔ）と、を備える。この可動素子は、上述の方法の一つによって形成された少なくとも一つのギャップを有する導波路デバイスを含む。
【００１８】
ＭＥＭＳデバイスを形成するために適した微細製造プロセスが提供され、これは、ファブリペロー効果を使用して伝送損失を最小にすることができるように、導波路素子の間の導波路ギャップ幅の正確な制御を可能にする。伝送損失および伝送損失の低減がここで参照される場合、これは光学システムにおける他の伝送損失というよりも、他のことが特定されない限りは、考慮されている導波路ギャップ幅の関数である伝送損失である。これらのギャップ幅に関係した損失は、ここではファブリペロー損失と称され得る。
【００１９】
ある態様では、微細構造に、選択された公差限界を満たす幅のギャップが形成される。別の態様では、選択された公差限界を満たす幅の微細構造に、ギャップが形成されてもよい。公差限界は、ギャップ及びギャップの側壁を通過する光信号の間の破壊的干渉のために生じ得る伝送損失を低減するために、選択されてよい。この方法は、微細構造の層にトレンチを形成するステップを含む。トレンチは、微細構造の端（ｅｎｄ）の間に延在する長さと微細構造の導波路素子の側壁の間で規定される幅とを有し得る。このステップで形成されるトレンチの幅は、公差限界を満たすことができ、またはギャップの所望の幅よりも小さい（すなわち、公差限界の外側にある）ことができる。トレンチの幅が決定され、トレンチの決定された幅がギャップの幅に対して選択された公差限界よりも小さい（ｂｅｌｏｗ）ときには、側壁が消費されてトレンチの幅を増やし、それによって、あらかじめ選択された公差限界を満たすギャップを形成する。
【００２０】
この方法は、光ファイバのような、一つまたはそれ以上の入力導波路と一つまたはそれ以上の出力導波路との間のブリッジギャップ（ｂｒｉｄｇｉｎｇ  ｇａｐ）として機能する（ｓｅｒｖｅ）導波路デバイスの形成に適している。導波路デバイスは、トレンチの形態において、複数の導波路ギャップを含み得て、トレンチの各々は所定の公差限界を満たす。導波路デバイスは光スイッチの部品として機能し得て、ここでは導波路デバイスは並進されて（ｉｓ  ｔｒａｎｓｌａｔｅｄ）、入力チャンネル及び出力チャンネルの異なるものを導波路ギャップと位置合わせし（ａｌｉｇｎ）、それによって入力チャンネルの異なるものが出力チャンネルの異なるものに選択的に接続される。
【００２１】
図１を参照して、例示的な光導波路デバイス１０が示されている。この導波路デバイス１０は、光ファイバのような静止した入力チャンネル及び出力チャンネル１２，１３と選択的に結合されることができる。導波路デバイス１０は、ギャップ１６によって隔てられた第１及び第２の導波路素子１４，１５を含んでおり、このギャップは導波路素子１４，１５の間の接続として機能することができる。ギャップ１６は、デバイス１０の導波路素子１４，１５の対向する端１８，２０の間にギャップ幅ｄを有する。ギャップ１６はフロア２２によって規定されており、これは、その上に導波路素子１４，１５が支持されているプレーナ基板２４の上側表面と、導波路素子の対向する端における側壁１８，２０とを備える。側壁１８，２０は平面の、一般的には平行なファセットの形態であることができ、ギャップを横切って通る光信号を反射する傾向がある。空気のような光学的に透明な媒体が、ギャップ１６を満たす。導波路デバイス１０は光ファイバの間で信号を伝送するために使用されることができ、光スイッチの部品を形成し得る。光ファイバ１２，１３の端３４，３６はそれぞれ滑らかな表面を有しており、これらは導波路素子１４，１５のそれぞれの端３８，４０に位置合わせされ得る。導波路デバイス１０が、チャンネルが入力チャンネル及び出力チャンネル１２，１３に位置合わせされるように位置されるとき、光信号は入力チャンネル１２から第１の導波路素子１４に入り、そこを通過して第１の端１８から第２の端２０までギャップを横切り、第２の導波路素子１５に入って、そこを通過して出力チャンネル１３に入る。導波路素子１４，１５が端１８，３８及び２０，４０の間に線状に示されているが、導波路素子は湾曲していても、あるいは端（ｅｎｄ）１８が端３８からオフセットされかつ端２０が端４０からオフセットされるような形状をしていてもよい。
【００２２】
導波路素子１４を基板２４に対して動かす、例えば回転または並進運動することによって、ファセット１８は、第３の導波路素子（図示せず）のファセットと位置合わせするようにされることができ、これによって入力チャンネル１２と第２の出力チャンネル（図示せず）との間の光信号の転送を可能にする。
【００２３】
空気のような導波路チャンネル内の流体媒体（ｆｌｕｉｄ  ｍｅｄｉｕｍ）を介して光ファイバケーブル（ｆｉｂｅｒ  ｏｐｔｉｃ  ｃａｂｌｅｓ）の間でテレコミュニケーション信号を運ぶためのレーザ光波のような光信号の伝送を特に参照するが、他の電磁信号及び伝送媒体もまた具現化され、かつチャンネルは信号の伝送以外の用途を有し得ることを理解されたい。
【００２４】
シャトルスイッチのような典型的なＭＥＭＳデバイスでは、所望のギャップ幅ｄは一般的におよそ数ミクロン、例えば約２μｍにすぎない。光信号の波長は、一般的には、ギャップにおける多重散乱（ｍｕｌｔｉｐｌｅ  ｓｃａｔｔｅｒｉｎｇ）による光の干渉効果が顕著になるようになっている。ギャップの幅ｄは、伝送損失を最小にするように選ばれとよい。例えばテレコミュニケーションでは、光信号の波長は典型的には約１．３０μｍまたは１．５５μｍである。チャンネル１６のギャップ幅ｄは、形成中に、伝送損失を低減するように制御される。例えば、約１．５５μｍの波長に対して、ギャップの幅ｄは空気中では、伝送損失が最小になる最適幅の約±０．２μｍ以内またはそれより小さく制御され、ある実施形態では、最適幅の約０．１５μｍ以内またはそれより小さく制御される。約１．３μｍの波長に対して、ギャップの幅ｄは空気中では、約±０．１６μｍ以内に制御され得る。
【００２５】
ギャップ１６を形成するために、ほぼ所望のギャップ幅のバイア（ｖｉａ）またはトレンチが、シリコンベースの（ｓｉｌｉｃｏｎ−ｂａｓｅｄ）微細構造のような微細構造に、適当なエッチング技法を使用して生成される。それから、生成されたトレンチの幅が決定される。次にトレンチの側壁が、例えば熱酸化とそれに引き続く酸化物の除去によって、またはシリコンのウエットエッチングによって消費され、所望のギャップ幅が達成されるまでトレンチの幅を増す。この方法は、シリコンの厚さのサブミクロン調整のための信頼できる技法を提供する。
【００２６】
開示の範囲（ｓｃｏｐｅ）を制約することを意図することなく、以下の理論的な考察は、ギャップ１６の最適な幅を決定する方法を提供する。反射率Ｒを有する２つの平行な同一の大きな平面１８，２０の間のギャップ幅ｄに関して、伝送係数Ｔは以下の表現によって与えられる。
【００２７】
【化１】
2006146239.tif 000003
式（１）において、ｋは光の波数ベクトルである。波数ベクトルは、波長をλとして２π／λで定義される。Ｔは、ｓｉｎ（ｋｄ）＝０のときに最大になる。ファブリペロー共鳴条件は、これより以下の式となる。
【００２８】
［化２］
ｄＲ＝ｍλ／２                                    （２）
式（２）において、ｄＲは共鳴ギャップ値であり、ｍは整数、すなわちｍ＝１、２、３、などであり、λは光の波長である。例えば、ｍは１から２０の間の整数であることができる。λ＝１．５５μｍに対して、共鳴ギャップ値ｄＲは０．７７５μｍ、１．５５μｍ、２．３２５μｍ、３．１μｍ、３．８７５μｍ、４．６５μｍなどである。選択されたｍの値は、一般的にギャップの幅に依存する。大きなギャップ幅は光学損失を増加させる傾向にあるので、一般にｍの値は合理的に可能な限り小さくする。
【００２９】
図２は、２つの垂直なシリコン平面１８，２０の間のギャップの伝送係数を、ギャップサイズｄの関数として示している。伝送係数はｄＢで表現され、ｄＢ＝１０ｌｏｇ１０Ｔであり、ｄ＝ｄＲの共鳴条件で最高理論値０、すなわち伝送損失なしになる。ギャップ幅ｄを共鳴条件にまたはその近傍に選ぶことによって、伝送損失が低減される。
【００３０】
ピーク・バレイ距離（ｐｅａｋ−ｔｏ−ｖａｌｌｅｙ  ｄｉｓｔａｎｃｅ）ｗは、隣接する最高及び最低の伝送損失の間のギャップ幅における差である。ギャップｄの幅を制御して共鳴条件の効果を得るために、任意の製造方法が、ｄＲ±ｘ（ここでｘ＜ｗ）である幅でギャップを形成することができるべきである。ある実施形態では、ｘ≦０．５ｗである。ピーク・バレイ距離ｗはλ／４であり、すなわち、この実施形態では、ｘ≦０．５［λ／４］である。ある特定の実施形態ではｘ≦０．４ｗ、すなわちｘ≦０．４［λ／４］である。他の特定の実施形態ではｘ≦０．３［λ／４］である。
【００３１】
波長１．５５μｍの伝送に対しては、ピーク・バレイ距離ｗは約０．３９μｍである。ある特定の実施形態ではｘ≦０．２μｍであり、他の特定の実施形態ではｘ≦０．１５μｍである。
【００３２】
上記の値は、無限の高さ（ｉｎｆｉｎｉｔｅ  ｈｅｉｇｈｔ）を有するギャップの側壁１８，２０を規定するファセットの平坦さのような、理想的な条件を推定している。実際には、ギャップ１６は、限定的な高さｈとファセットの粗さのような不完全さとを有する２つの導波路素子１４，１５の間に位置しており、ギャップを通過する光は、単一の波長であるよりも有限の波長帯域幅（ｗａｖｅｌｅｎｇｔｈ  ｂａｎｄｗｉｄｔｈ）を有している。しかし、ギャップ幅の選択は、このタイプのマイナーな乱れ（ｍｉｎｏｒ  ｐｅｒｔｕｒｂａｔｉｏｎｓ）をカバーする。
【００３３】
例えば、ファセットの粗さが生じると、最高伝送値においてさえ、いくらかの伝送損失が避けられない。図３は、伝送係数（ｔｒａｎｓｍｉｓｓｉｏｎ  ｃｏｅｆｆｉｃｉｅｎｔ）におけるファセットの粗さの影響を、ギャップ幅ｄの関数として示す。粗さは、平均値の周囲でギャップ幅をランダムに変えることによって生成され、伝送係数は平均される。結果は、粗さがピークにて０．５ｄＢの損失を導入するものの、式（２）で与えられる共鳴条件がファセット粗さと共に保持されることを示している。
【００３４】
式（２）はまた、信号が比較的狭い波長帯域（ｂａｎｄ  ｏｆ  ｗａｖｅｌｅｎｇｔｈｓ）に渡っている多波長伝送と呼ばれる場合にも保持される。波長分割／多重（ｗａｖｅｌｅｎｇｔｈ  ｄｉｖｉｓｉｏｎ／ｍｕｌｔｉｐｌｅｘｉｎｇ、ＷＤＭ）または密波長分割／多重（ｄｅｎｓｅ  ｗａｖｅｌｅｎｇｔｈ  ｄｉｖｉｓｉｏｎ／ｍｕｌｔｉｐｌｅｘｉｎｇ、ＤＷＤＭ）においては、多波長光が伝送される。例えば、１．５５μｍ波長帯域（ｗａｖｅｌｅｎｇｔｈ  ｂａｎｄ）においては、１．５４３μｍから１．５５８μｍまで変わる波長が典型的に見出され、すなわち波長帯域は約１．５５±０．００７５である。図４は、この帯域について計算された伝送係数を示す。明らかに、中心波長または平均波長として選択されたλにて式（２）にしたがって設計されたギャップ幅は、変動が大きすぎなければ、この帯域で動作する。ある実施形態では波長変動の標準偏差は、１％  λ／４より小さく、他の実施形態では、０．４％  λ／４より小さい。例えば、平均波長が約１．６μｍである場合、変動は１０ｎｍ未満であり得る。
【００３５】
いくつかの製造（ｆａｂｒｉｃａｔｉｏｎ）プロセスでは、ギャップの側壁を正確に垂直に形成することは実現可能ではない可能性がある。ファセット１８，２０とギャップフロア２２に垂直な軸ｙとの間の角度として定義されるギャップファセット角度θ（図５）は、ｄＲの値に影響を与える。しかし、ギャップファセット角度θを知ると、ｄＲへの影響を決定することができる。図６は、伝送係数をギャップサイズ及びギャップファセット角度の関数として示す。シミュレーションにおける導波路素子の高さｈは３μｍである。シミュレーションから、ファセット角度が、ｄＲを式（２）にて与えられるピーク位置からファセット角度に依存してある値だけシフトさせることは明らかである。これは、ギャップにおける多重散乱から光の干渉を生じさせる光路長（ｏｐｔｉｃａｌ  ｐａｔｈ  ｌｅｎｇｔｈ）が角度と共に変化するからである。この影響を扱う（ｄｅａｌ）ために、これは、除去されるかまたは考慮（ａｃｃｏｕｎｔ）に入れられることができる。例えば、ギャップファセットを垂直にまたはできるだけ垂直に近く生成する製造プロセスが選択され、この場合、ファセット角度の影響は最小化されるかまたは本質的に除去される。ある実施形態では、θは垂直から（ｏｆ  ｖｅｒｔｉｃａｌ）約±２°の範囲内である。あるいは、既知の角度でファセットを生成するプロセスが使用される。ギャップサイズはそれから、図６に示されるシミュレーション結果を使用して、既知の角度に対して設計されることができる。ファセット角度が０でなければ、ｄは、一つのファセット１８の中心から、対向するファセット２０の中心までのギャップの平均幅である。
【００３６】
ギャップの高さｈの、最適ギャップ幅に対する影響は、ｈがギャップ幅及び波長よりも実質的に大きい限りは、（例えば少なくともギャップ幅の２倍であれば、）顕著ではない。
【００３７】
共鳴値ｄＲに影響を与えることができる他の要因は、ギャップを満たす流体のタイプである。式（２）は、流体として空気について導出されている。異なる流体をカバーする（ａｃｃｏｍｍｏｄａｔｅ）ために、式（２）のギャップ設計ルールが改変され得る。具体的には、屈折率ｎｆを有する流体またはその他の光透過性媒体で満たされたギャップに対して、式（２）は以下のようになる。
【００３８】
［化３］
ｄＲ＝ｍλ／（２ｎｆ）                            （３）
【００３９】
図７は、ギャップがｎｆ＝１．５の流体で満たされているときの伝送係数を、２つの垂直なシリコン平面の間のギャップサイズの関数として示している。図７を図２と比較すると、ギャップを満たしている流体が共鳴条件を式（３）に変えるだけではなく、反射率Ｒが空気で満たされたギャップと比較して低減されるにつれて、伝送係数におけるピーク・バレイ変動の大きさも低減することが分かる。
【００４０】
上記のシミュレーションは、導波路がシリコンからできていることを推定している。導波路がシリコン以外の材料から形成されている場合、反射率は伝送損失に影響を与えるが、共鳴条件は変えない。テレコミュニケーション産業における多くの光導波路は、シリコンではなくシリカ、ＩｎＰなどからできている。材料によって反射率Ｒが変わるが、式（２）及び（３）は依然として適用可能である。図８は、屈折率ｎｆ＝１．４６のシリカでできた導波路デバイスに対して、伝送係数をギャップサイズの関数として示している。
【００４１】
ファセット角度、ギャップ内の光学媒体、及び波長（または平均波長）における変動をカバーするために、導波路ギャップ幅ｄは、以下の一般的な式によって定義されることができる。
【００４２】
［化４］
ｄＲ＝ｍλ／（２ｎｆ）＋ｃ                        （４）
式（４）において、λは光信号の波長、ｍは整数、ｎｆは導波路ギャップ内の光学媒体の屈折率であり、またｃはファセット角度の関数である定数であって、ギャップの（側）壁が垂直であるときには０である。
【００４３】
例えば、ｄ＝ｄＲ±０．５［λ／４］の場合、ｄ＝［ｍλ／（２ｎｆ）＋ｃ］±０．５［λ／４］である。
【００４４】
簡便のために、壁が実質的に垂直（基板フロアに対する垂直から０．５°未満）であるときには、ｃは０として取り扱われ得る。ファセット角度θが２°に対してはｃ＝０．１８μｍであり、ファセット角度θが５°に対してはｃ＝０．４５μｍである。
【００４５】
導波路ギャップに対する適切な公差限界の決定にあたっては、所望の適切なギャップ幅が最初に決定される。真のまたはシミュレーションされた伝送対ギャップ幅（ｔｒａｎｓｍｉｓｓｉｏｎ  ｖｓ．  ｇａｐ  ｗｉｄｔｈ）のプロットを使用して、所望の範囲内に収まる最適な、１つまたは複数のギャップ幅ｄＲを決定することができ、あるいはｃの値が既知であれば、ｄＲは式（４）から決定され得る。ｄＲの可能性のある値から一つの値が、それから目標ギャップ幅及び決定された適切な公差限界として選択される。例えば、微細構造の仕様は、３〜４μｍの間のギャップ幅を要求し得る。図２に描かれている実施形態では、３．１μｍまたは３．８７５μｍのギャップ幅ｄＲが、この仕様を満たす。３．８７５μｍという値が選択されると、ギャップは３．８７５μｍ±０．５［λ／４］となり、例えば１．５５μｍの平均波長に対して、ギャップサイズは、公差が３．８７５μｍ±〜０．２μｍであれば、あるいはより低い伝送損失に対して３．８７５μｍ±〜０．１５μｍであれば、これらの公差範囲内になり得る。利用可能な製造技法及びギャップ測定技法の正確さに依存して、より精細な公差さえも達成されることができる。
【００４６】
この方法は、ファブリペロー損失が所定の限界内に低減され、かつ／または制御されることを可能にする。一つの実施形態では、この方法によって形成される導波路デバイスのファブリペロー損失は、ファブリペロー効果のために（ｄＢにおいて）伝送係数の最大値と最小値との間の差の半分未満であり、ある実施形態では４０％未満であり、特定の実施形態では３０％未満である。例えば、最大伝送係数が０ｄＢであり最小伝送係数が約―５．５ｄＢである図２の描写（ｉｌｌｕｓｔｒａｔｉｏｎ）を使用すると、ギャップ幅の制御は、形成される全ての導波路デバイスに対して（あるいは形成される導波路の特定のパーセンテージ、例えば少なくとも９０％または少なくとも９５％に対して）、ファブリペロー損失による伝送係数が−２．７５より大きいこと、ある実施形態では−２．２より大きいこと、他の実施形態では−１．６５ｄＢより大きいことを確実にする。導波路幅の制御なしでは、製造される導波路素子の一部は自動的に特定の公差範囲内に収まり、これにより、これらの範囲内のファブリペロー損失を有する。しかし、形成される導波路の大部分は、幅が制御されるときに達成されることができるものよりも大きいファブリペロー損失を有する。実際、形成されるこれらの導波路のいくつかは、最大値の、またはそれに近いファブリペロー損失を有し、これにより顕著に悪く動作する。本方法は、この方法によって形成された導波路素子のファブリペロー伝送損失が選択された範囲内に収まり、最大の、またはそれに近いファブリペロー損失を有する導波路素子の形成を避けることを確実にする。
【００４７】
上述のように、ピーク・バレイ距離は、λ／４である。図示した実施形態では、平均波長１．５５μｍの光が空気ギャップに入りピーク・バレイ距離が約０．３９μｍであって、ギャップサイズの変動を±０．１５μｍ未満に制御して、光学損失を最小化することが望ましい。従来のＭＥＭＳ製造技法は、そのようなギャップ幅の正確な制御を許容しない。例えば、接触位置合わせ器及び１．２μｍのフォトレジストを使用してそのような公差を達成することは、不可能ではないが困難である。
【００４８】
以下の製造方法は、フォトレジストレベルの上のギャップ幅が公差外であった場合に、ギャップが特定の公差内、例えば所望の幅ｄＲの±０．２μｍ以内になるように、ギャップを補正することができる。あらかじめ形成されたギャップの側壁を消費するプロセスを利用することによって、側壁が所望の公差内に収められる。
【００４９】
最初に、トレンチが適切なエッチング技法によって基板材料に形成される。ギャップの幅が、公差内にある幅と特定の公差外になるものとを区別することができる技法によって測定される。例えば、公差範囲が±０．１５μｍであると、測定技法は幅を約０．１μｍまたはそれ未満内で測定することができる。
【００５０】
トレンチが導波路ギャップに対する所定の公差内であれば、更なる補正は必要ない。幅が実質的に所望のギャップ幅よりも広く、かつ補正によって所望の公差範囲に持っていくことができないときには、その部品（ｃｏｍｐｏｎｅｎｔ）は廃棄され得る。したがって、所望の幅よりも僅かに小さくなるようにトレンチをエッチングして、所望のギャップサイズが確実に達成できるようにすることが、効果的である。
【００５１】
トレンチの幅が所望の公差範囲の外であり、かつそれよりも小さいときには、トレンチの幅は、所望の公差範囲内になるように補正される。
【００５２】
トレンチを形成するプロセスは重要ではなく、ある程度までは、使用される材料に依存する。図９〜１５は、製造されることができる典型的な微細構造６０の形成における例示的なステップを描いており、図９に示されるシリコン・オン・インシュレータ構造（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ  ｓｔｒｕｃｔｕｒｅ）６２からスタートする。この構造６２は、シリコンウエハの形態の基板６４と、その中に導波路素子が規定されることになる単結晶シリコン（ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ−ｓｉｌｉｃｏｎ、ＳＣＳ）、シリカ、ＩｎＰなどのような層６６と、それらの間の埋め込み酸化物（ｂｕｒｉｅｄ  ｏｘｉｄｅ、ＢＯＸ）層のような絶縁体層６８と、を含んでいる。ＢＯＸ層６８は、ＳＣＳ層を基板層６４に一体的に結合する（ｂｏｎｄ）。この埋め込み酸化物層はまた、ウエットエッチング及びドライエッチング手法（ｐｒｏｃｅｄｕｒｅ）において、エッチストップ層（ｅｔｃｈ  ｓｔｏｐ）としても使用されることができる。ＳＣＳ層６６がエッチングされて、トレンチ７０を形成する（図１２）。図示されている実施形態では、下地ＳＣＳ（ｕｎｄｅｒｌｙｉｎｇ  ＳＣＳ）層とフォトレジスト層７４との深反応性イオンエッチング（ｄｅｅｐ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ、ＤＲＩＥ）に適したマスク層７２が、微細構造６２を完成させる。マスク層に対して適切な材料は、シリコン酸化物及び窒化物を含む。
【００５３】
プロセスを開始するために、シリコン・オン・インシュレータ（ＳＯＩ）ウエハが使用される。ＳＯＩウエハは、バルクシリコン層６４の頂部の上にあるＢＯＸ層６８の表面７６の上に、厚さ約２〜１０μｍの単結晶シリコン（ＳＣＳ）の層６６を含む（図９）。
【００５４】
マスク層７２は、ＳＣＳ層６６の表面７８に形成される。例えば、シリコン酸化物がプラズマ（強化）化学気相成長法（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）、減圧（低圧）化学気相成長法（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＬＰＣＶＤ）によって形成されるか、または熱的に成長された酸化物が形成される。マスク層７２はまたシリコン窒化物であることができて、これはＬＰＣＶＤまたはＰＥＣＶＤを使用して堆積されることができる。
【００５５】
フォトレジスト層７４がＰＥＣＶＤ酸化物の上に堆積され、リソグラフィプロセス（ｌｉｔｈｏｇｒａｐｈｉｃ  ｐｒｏｃｅｓｓ）を使用してパターニングされて、図９に示されるように対向する導波路素子を規定する。
【００５６】
フォトレジストのパターニング後に、層７２が図１０に示されるようにエッチングされる。（緩衝ＨＦ溶液（ｂｕｆｆｅｒｅｄ  ＨＦ  ｓｏｌｕｔｉｏｎ）のような）ウエットエッチング法または（反応性イオンエッチングのような）ドライエッチング法を使用して、シリコン酸化物をエッチングすることができる。ウエットまたはドライエッチング法は、シリコン窒化物のエッチングに使用されることができる。
【００５７】
フォトレジスト層７４がそれから除去され（図１１）、層６６がＤＲＩＥを使用して酸化物または窒化物マスク層７２を通してエッチングされる（図１２）。
【００５８】
酸化物の開口幅ｗが測定される。これはグレーティングを使用して、例えば、等間隔に、例えば０．０５μｍまたは０．１μｍ離れてパターニングされた多数の線を有する設計されたクロム（Ｃｒ）パターンをマスク７２の上に置くことによって、実行される。Ｃｒパターンを形成するために、クロムが適切なスパッタリング法によってガラスのような透明基板の上に堆積され、堆積されたクロム層がフォトリソグラフィ法によってエッチングされてクロムパターンを形成する。Ｃｒパターンは、目盛として機能する。例えば、Ｃｒパターンの線の一つが、一つの導波路に位置合わせされ、もう一方の導波路までの幅が、線の数を決定することによって測定される。あるいは、Ｃｒパターンは０．１μｍ毎に増加する固定幅を有することができる。例えば、Ｃｒパターンは、幅が１．１μｍ、１．２μｍ、１．３μｍなどのパターンを有する。パターンが今度はギャップに位置合わせされて、ギャップ幅に最も近い幅を有する、１つまたは複数のパターンを見出す。ギャップ幅が、それから推定される。あるいは、測長走査型電子顕微鏡（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ  ｓｃａｎｎｉｎｇ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ、ＣＤ  ＳＥＭ）またはその他の適切な測定装置を使用して、幅ｗが約０．１μｍまたはそれ以下となる精度で測定する。
【００５９】
酸化物開口ｗがギャップ幅ｄに対する特定の公差範囲内に無ければ、幅ｗが増加される。ある実施形態では、このステップは、ギャップの最終幅が仕様の範囲内になるまで、トレンチ７０の側壁８０，８２の制御された比較的低速の除去を可能にする方法を使用する。側壁の消費レートが既知であるかまたは決定されることができれば、除去ステップの間を通してまたはその後に、ギャップを再測定する必要はない。側壁をゆっくりした再現可能なレートで消費する一つの方法は、熱酸化（図１３）及びその後の成長した酸化物の除去である。この方法では、微細構造は、ゆっくりした酸化物の成長に適した温度、例えば９００℃〜１１００℃の炉内で酸素または空気に露出される。この結果として、側壁材料が、例えば１時間当たり約０．１〜０．５μｍのシリコンの除去という制御されたレートで、次第に酸化される。酸化レートは、選択された温度におけるサンプルについてのテストで決定されてよく、任意の与えられたギャップ幅の増加に対して、酸化時間をあらかじめ決定することができる。これにより成長した熱酸化物層（ｔｈｅｒｍａｌ  ｏｘｉｄｅ  ｌａｙｅｒ）８４は、それからＨＦ溶液のような適切なエッチャントを使用して除去される。酸化条件は、シリコンを消費してギャップサイズが例えば所望の距離の±０．１５μｍ以内になるように、選択される。図１４は、ＤＲＩＥのパターニングマスク７２を除去した後の最終的な微細構造６０を示している。これは、酸化物を除去するために使用されたＨＦまたは緩衝ＨＦの中で除去されることができる。微細構造は、直接的に導波路素子１０として、あるいは他の層及び／または部品を付加して、利用され得る。
【００６０】
両方の側壁を同時に酸化するほうが好都合ではあるが、側壁の一方のみが酸化されかつ除去され得ることも予期されるものである。
【００６１】
基板に対する導波路素子１４，１５の移動を可能にするために、層６８の全てまたは一部がエッチングで除去され得る。一つの実施形態では、アンカー部８６，８８が残され、これらは導波路素子の限定された回転を許容する（図１５）。
【００６２】
側壁物質（ｓｉｄｅｗａｌｌ  ｍａｔｔｅｒ）をゆっくりと除去してトレンチの幅を増やすその他の方法は、フッ化水素酸、硝酸、及び酢酸の混合物（ＨＮＡ）をエッチャントとして使用する異方性エッチングのような異方性エッチングを使用した、シリコンのウエットエッチングである。
【００６３】
いくつかの導波路１６が上記の技法を使用して単一の微細構造内に形成されることができる点を理解されたい。導波路は、スイッチのようなデバイス内に組み込まれ得る。
【００６４】
スイッチは、しばしば「ラッチング（ｌａｔｃｈｉｎｇ）」または「非ラッチング（ｎｏｎ−ｌａｔｃｈｉｎｇ）」と記述されることができる。ラッチングスイッチは、パワーが除去または失われても、既知の位置に確実に残存する。非ラッチングスイッチは、パワーが失われると、例えば電磁ソレノイドまたは熱アクチュエータへ供給された電流が失われると、未知の位置（ｕｎｋｎｏｗｎ  ｐｏｓｉｔｉｏｎ）またはスイッチ状態（ｓｗｉｔｃｈ  ｓｔａｔｅｓ）の間の中間位置にさえ戻り得る。ラッチングスイッチの一つのタイプは、パワーが失われた時点でスイッチがどのような状態にあっても、既知のデフォルト位置（状態）に戻る。他のタイプのラッチングスイッチは、状態がどうであってもスイッチ状態を保持する。後者の場合は、「双安定性」スイッチとして知られている。導波路デバイス１０は、両方のタイプのスイッチにおける使用に適している。
【００６５】
単一の光ファイバに沿って伝送され得る情報量を最適化するために、波長分割マルチプレクサ（ｗａｖｅｌｅｎｇｔｈ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘｅｒ（ｓ）、ＷＤＭ）は、多くの独立した（ｄｉｓｃｒｅｔｅ）狭帯域光信号（ｎａｒｒｏｗ  ｂａｎｄ  ｏｐｔｉｃａｌ  ｓｉｇｎａｌｓ）（異なる信号ストリーム（ｓｉｇｎａｌ  ｓｔｒｅａｍ）に対応する個々のチャンネル）を備える広波長帯域（ｂｒｏａｄ  ｗａｖｅｌｅｎｇｔｈ  ｂａｎｄｓ）を、指定された出力位置で、それぞれが個々の信号チャンネルに対応する多くの所定の狭波長帯域に分けるように設計される。本導波路素子が一緒に使用され得るマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）の一つのタイプは、アド・ドロップマルチプレクサ（ａｄｄ／ｄｒｏｐ  ｍｕｌｔｉｐｌｅｘｅｒ）であり、これは、単一の光ファイバから異なる波長で多くの光チャンネルを有する入力光信号を受け取る。光信号は、それらの波長に基づいて個別の光チャンネルに分波される。ひとたび分波されると、個別の光チャンネルの各々は、光アド・ドロップマルチプレクサを通過してマルチプレクサに行くか、あるいはドロップされ得る。ドロップされるどのチャンネルに対しても、新しい信号が追加されて、そのチャンネルを使用することができる。通過され、追加されたチャンネルは、出力光信号に再び多重化されて、単一の光ファイバに送り出される。
【００６６】
図１６〜図１９を参照すると、導波路素子１０を使用している例示的な光（ｏｐｔｉｃａｌ）ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ、微小電気機械システム）ラッチングスイッチ１００の動作時の上部平面図が示されている。示されている全ての部品は、自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）プロセスを使用して単結晶シリコン（ＳＣＳ）層内に製造され得る。光ＭＥＭＳスイッチは、１つまたは複数のアクチュエータ１１２に関連してラッチング機構１１０を使用して、導波路シャトル１１４のような可動素子を位置合わせする。可動導波路シャトル１１４は、素子１４及び１５と同様な一つまたはそれ以上の光導波路素子１１５，１１６，１１７を規定する。アクチュエータ１１２及びラッチング機構１１０は、例えば熱的、静電的、または磁気的のような任意の適切なタイプであり得る。図１６は、熱駆動アクチュエータ（ｔｈｅｒｍａｌ  ｄｒｉｖｅ  ａｃｔｕａｔｏｒ）１１２を描いている。部品の一つまたはそれ以上は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハのデバイス層の中に製造され得て、埋め込み酸化物層の犠牲エッチングによって解放され得る。使用時には、光ＭＥＭＳスイッチ１００は、他の光部品（ｏｐｔｉｃａｌ  ｃｏｍｐｏｎｅｎｔｓ）と一体化されてプレーナ光回路（ＰＬＣ）を形成し得る。スイッチ及びＰＬＣがシリコンチップ上に一緒に一体化されると、再設定可能な（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）光アド・ドロップマルチプレクサ（ＲＯＡＤＭ）のようなコンパクトな高機能性デバイスが製造され得る。
【００６７】
光スイッチ１００は、一つまたはそれ以上の熱駆動アクチュエータ１１２を備えてよく、各々が製造中に、関連した一つまたはそれ以上の熱ラッチアクチュエータ１１０を有する。熱ラッチアクチュエータ１１０は、一対のラッチ歯（ｌａｔｃｈ  ｔｅｅｔｈ）１２０を含み、これがシャトル上のラッチ部材１２２と係合する。可動導波路シャトル１１４は、一つまたはそれ以上の折り畳みばね（ｆｏｌｄｅｄ  ｓｐｒｉｎｇ）１２４として示されているようなサスペンション素子を有するデバイスに対して、共通基板（ｃｏｍｍｏｎ  ｓｕｂｓｔｒａｔｅ）１２３に接続され得る。ラッチ歯１２０は、一つまたはそれ以上のラッチ状態位置を決定するように移動可能で、電気的刺激（ｅｌｅｃｔｒｉｃａｌ  ｓｔｉｍｕｌｉ）のタイミングを合わせて熱駆動アクチュエータ１１２及び熱ラッチアクチュエータ１１０を駆動し、平衡状態とラッチ状態との間でスイッチングする。図１６及び図１７に示されているように、ラッチ部材１２２は、ラッチ歯１２０に関して直交方向に移動する。
【００６８】
再び図１６を参照すると、光スイッチ１００が、その初期クロス状態位置に示されている。熱駆動アクチュエータ（単数または複数）１１２が駆動されて導波路シャトル１１４をその非平衡位置（パス状態（ｐａｓｓ−ｓｔａｔｅ））に動かす一方、熱ラッチ機構のラッチ歯１２０は、ラッチ機構を通して電流を流すことによって駆動されて、図１７に示される開状態に動く。歯はそれから、ラッチ部材１２２の周囲で閉じる（図１８）。動作時には、光スイッチ１００は、ラッチアクチュエータ１１０を通して電流を流すことによってラッチを外す（ｕｎｌａｔｃｈ）こともでき、それによってラッチを開いて、導波路シャトルが４つの折りたたまれたシャトルばね１２４によって供給される復元力の元でその平衡位置（クロス状態）に戻る。
【００６９】
第１のまたは平衡位置（クロス状態）では、静止した入力導波路１３０は、シャトル内で導波路１１７の第１の端に位置合わせされ、そこから第１の導波路ギャップ１１８だけ離れている。静止した出力導波路１３２は、導波路１１７の第２の端に位置合わせされ、そこから第２の導波路ギャップ１３６だけ離れていて、それによって信号が入力及び出力導波路の間を運ばれる。第２の位置または非平衡位置（パス状態）では、ギャップ１１８，１３６及び可動シャトル内の導波路デバイス１１６は静止入力導波路１３０を静止出力導波路１３４に接続し、これは、描かれた実施形態ではＤＲＯＰ導波路である。ＡＤＤ導波路１３８もまた、出力導波路１３２に、可動シャトルの導波路素子１１５を介して、ギャップ１１８及び１３６を通して接続される。
【００７０】
ギャップ１１８及び１３６は各々単一のギャップであり、シャトル１１４の各々の側部に横方向に延在しているトレンチから形成され得るとして記述されているが、各ギャップ１１８、１３６が２つの別個に形成されたギャップを備え得て、すなわち静止導波路素子１３０、１３２、１３４、及び１３８の各々の端に隣接した別個のギャップであり得ることを理解されたい。
【００７１】
熱酸化は、所望のギャップ幅ｄを達成するためのトレンチ側壁の制御された除去のための有効な方法である。炉（ｆｕｒｎａｃｅ）内で実行される熱酸化は、シリコンを消費するための非常にロバストな（ｒｏｂｕｓｔ）手法である。例えば、２５個のウエハのバッチの実行時に、厚さにおける約１．２％の標準偏差しか見出されなかった。これは、シリコンギャップの制御のための熱酸化プロセスの使用が、シリコンの厚さのサブミクロン調整（ｓｕｂｍｉｃｒｏｎ  ａｄｊｕｓｔｍｅｎｔ）のために非常に信頼できることを例証している。成長したシリコン酸化物の１ミクロン（１μｍ）毎に対して、０．４４ミクロンのシリコンが消費される。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態に従った導波路デバイスと関連する入力導波路及び出力導波路との分解斜視図である。
【図２】２つの垂直なシリコン平面の間の空気ギャップ幅の関数として、伝送係数のシミュレーションされたプロットを示す図である。
【図３】０．２μｍのピーク・バレイ粗さを有するファセット壁に対する空気ギャップ幅の関数として、伝送係数のシミュレーションされたプロットを示す図である。
【図４】１．５４３μｍ〜１．５５８μｍの波長帯の光に対する空気ギャップ幅の関数として、伝送係数のシミュレーションされたプロットを示す図である。
【図５】本発明の第２の実施形態に従った導波路素子を通した側断面図である。
【図６】０°、２°、及び５°のギャップファセット角度に対する空気ギャップ幅の関数として、伝送係数のシミュレーションされたプロットを示す図である。
【図７】ギャップがｎｆ＝１．５の流体で満たされているときに、２つの垂直なシリコン平面の間のギャップ幅の関数として、伝送係数のシミュレーションされたプロットを示す図である。
【図８】屈折率＝１．４６のシリカで形成された導波路に対するギャップ幅の関数として、伝送係数のシミュレーションされたプロットを示す図である。
【図９】導波路ギャップサイズの制御のためのプロセスにおける製造ステップを示す図である。
【図１０】導波路ギャップサイズの制御のためのプロセスにおける製造ステップを示す図である。
【図１１】導波路ギャップサイズの制御のためのプロセスにおける製造ステップを示す図である。
【図１２】導波路ギャップサイズの制御のためのプロセスにおける製造ステップを示す図である。
【図１３】導波路ギャップサイズの制御のためのプロセスにおける製造ステップを示す図である。
【図１４】導波路ギャップサイズの制御のためのプロセスにおける製造ステップを示す図である。
【図１５】導波路ギャップサイズの制御のためのプロセスにおける製造ステップを示す図である。
【図１６】本発明の実施の形態に従った導波路デバイスを利用したシャトルスイッチの動作を描いた図である。
【図１７】本発明の実施の形態に従った導波路デバイスを利用したシャトルスイッチの動作を描いた図である。
【図１８】本発明の実施の形態に従った導波路デバイスを利用したシャトルスイッチの動作を描いた図である。
【図１９】本発明の実施の形態に従った導波路デバイスを利用したシャトルスイッチの動作を描いた図である。
【符号の説明】
【００７３】
１０  光導波路デバイス、１２  静止入力チャンネル、１３  静止出力チャンネル、１４  第１の導波路素子、１５  第２の導波路素子、１６  ギャップ、１８  側壁、２０  側壁、２２  基板フロア、２４  基板、３４  入力チャンネルの端、３６  出力チャンネルの端、３８，４０  導波路素子の端、６２  シリコン・オン・インシュレータ構造、６４  基板（層）またはバルクシリコン層、６６  ＳＣＳ層、６８  絶縁体層またはＢＯＸ層、７０  トレンチ、７２  マスク層、７４  フォトレジスト層、７６  表面、７８  表面、８０，８２  側壁、８４  熱酸化物層、８６，８８  アンカー部、１００  光ＭＥＭＳ（ラッチング）スイッチ、１１０  ラッチング機構または熱ラッチアクチュエータ、１１２  （熱駆動）アクチュエータ、１１４  （可動）導波路シャトル、１１５，１１６，１１７  （光）導波路素子、１１８，１３６  （光）導波路ギャップ、１２０  ラッチ歯、１２２  ラッチ部材、１２３  共通基板、１２４  折り畳みばねまたはシャトルばね、１３０  静止入力導波路または静止導波路素子、１３２，１３４  静止出力導波路または静止導波路素子、１３８  ＡＤＤ導波路または静止導波路素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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