(57)【要約】      （修正有）【課題】消費電力の低減を図ることが可能な半導体集積回路のレイアウト設計方法の提供。【解決手段】Ｌｖｔセルライブラリにより構成されたレイアウト前ネットリスト１００１中の論理ブロックの少なくとも一部をＨｖｔセルライブラリに入れ換える工程１００と、前記入れ換え処理後の前記レイアウト前ネットリストに対してタイミングエラーを検出する遅延時間解析工程２００と、遅延時間解析工程において、タイミングエラーを生じたパスの少なくとも一部に対してＬｖｔセルライブラリ中のセルを優先的に使用する処理を、タイミングエラーが無くなるまで繰り返し実行する工程２１０と、レイアウトデータに対してタイミングエラーを検出する遅延時間解析工程５００と、遅延解析工程において、タイミングエラーが検出された場合に該当パスのセルに対してセルのリサイズ、バッファ挿入、セルの入れ換えを含む処理を行うタイミング最適化工程５１０とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
低閾値電圧のＭＯＳＦＥＴを備えて成る第一のセルライブラリにより構成されたレイアウト前ネットリスト中の論理ブロックの少なくとも一部を高閾値電圧のＭＯＳＦＥＴを備えて成る第二のセルライブラリに入れ換える工程と、
前記入れ換え処理後の前記レイアウト前ネットリストに対してタイミングエラーを検出する遅延時間解析工程と、
前記遅延時間解析工程において、タイミングエラーを生じたパスの少なくとも一部に対して前記第一のセルライブラリ中のセルを優先的に使用する処理を、前記タイミングエラーが所定のエラー閾値以下となるまで繰り返し実行する工程と、
セルの配置を行うレイアウト配置工程と、
各セル間の配線経路を決定して配線を行い、レイアウトデータを生成するレイアウト配線工程と、
前記レイアウトデータに対してタイミングエラーを検出する遅延時間解析工程と、
前記遅延解析工程において、タイミングエラーが検出された場合に該当パスのセルに対してセルのリサイズ、バッファ挿入、セルの入れ換えを含む処理を行うタイミング最適化工程と、
を備えたことを特徴とする半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路のレイアウト設計方法、特に、消費電力を抑えるためのレイアウト設計方法に関する。
【背景技術】
【０００２】
【特許文献１】特開平９−２４６３８９号公報
【特許文献２】特開平９−２８２３４１号公報
【０００３】
半導体集積回路は、高集積、高速に加えて、低消費電力であることが求められている。一般的に、消費電力は、動作時の消費電力すなわちダイナミックパワーと、待機時の消費電力すなわちリーク電流によるものとに分けられる。
【０００４】
近年、プロセスの微細化が進むにつれて半導体集積回路を構成するＭＯＳＦＥＴのゲート長も小さくなり、リーク電流が無視できなくなっている。最近では、このリーク電流を抑えるために、しきい値電圧の異なる二種類のセルライブラリを組み合わせて半導体集積回路を構成することが多くなっている。
【０００５】
一つはリーク電流は小さいが動作速度が遅いような高しきい値電圧のＭＯＳＦＥＴにより構成されたセルライブラリ（以下、Ｈｖｔセルライブラリ）、もう一つは、リーク電流は大きいが動作速度が速いような低しきい値電圧のＭＯＳＦＥＴにより構成されたセルライブラリ（以下、Ｌｖｔセルライブラリ）である。
【０００６】
例えば、ＬｖｔセルライブラリとＨｖｔセルライブラリとしては、
動作速度（遅延時間）  Ｌｖｔ：Ｈｖｔ＝１：２
リーク電流            Ｌｖｔ：Ｈｖｔ＝１：０．０５
のようなライブラリが用いられる。
【０００７】
このような場合、レイアウト工程前の論理合成の段階では、低リーク電流を実現させるためにＨｖｔセルライブラリを用いても動作速度が間に合わず、Ｌｖｔセルライブラリを使用して論理合成し、レイアウト工程前の動作制約条件を満たすことが一般的である。
（以降、Ｌｖｔセルライブラリ、Ｈｖｔセルライブラリは、前記ライブラリを示すものとする。）
【０００８】
以下、従来の半導体集積回路、特にリーク電流を抑えるレイアウト設計方法について説明する。
【０００９】
図２は、従来の半導体集積回路のレイアウト設計方法のフローチャートである。ここで、１０３はＬｖｔセルライブラリで構成されたレイアウト前ネットリスト、１０４はレイアウト工程直後のレイアウトデータ、１０５は、一部分がＨｖｔセルライブラリに置き換わったレイアウトデータである。
【００１０】
まず、レイアウト配置工程３０において、レイアウト前ネットリスト１０３を用いてセルの配置を行い、レイアウト配線工程４０において、各セル間の配線経路を決定し、配線を行うことによりレイアウトデータ１０４を生成する。
【００１１】
次に遅延時間解析工程５０においてセットアップタイムのタイミング解析を行う。その結果、信号経路にそって信号が伝わる遅延時間が動作速度制約条件を満たしていない場合、タイミング修正工程５１にてセルのリサイズ等を行い、再度レイアウト配置工程３０を行う。
【００１２】
当該遅延時間解析工程５０にて遅延時間が動作速度制約条件を十分に満たしていれば、非クリティカルパス入れ替え工程６０にて、該当パスに存在するＬｖｔセルを同一の論理、同一のサイズを持つＨｖｔセルに入れ替えを行い、レイアウトデータ１０５を生成する。その後、遅延時間解析工程７０においてホールドタイムのタイミング解析を行う。その結果、ホールドエラーを起こした場合、タイミング修正工程７１にて遅延調整セルを挿入し、再度レイアウト配置工程３０を行う。遅延時間が動作速度制約条件を満たしていれば、レイアウト設計が終了する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記構成のレイアウト設計方法では、非クリティカルパス入れ替え工程において、遅延時間が動作速度制約条件を十分に満たしているパスに対してのみＨｖｔセルライブラリの入れ替えを実施する。そのため、Ｈｖｔセルライブラリの含有率が低く、リーク電流が高くなってしまう。その結果、消費電力に関するシステムの仕様条件を満足する半導体集積回路を設計できない場合がある。
【００１４】
この発明の課題は、消費電力の低減を図ることが可能な半導体集積回路のレイアウト設計方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明に係る半導体集積回路のレイアウト設計方法においては、低閾値電圧のＭＯＳＦＥＴを備えて成る第一のセルライブラリ（Ｌｖｔセルライブラリ）により構成されたレイアウト前ネットリスト（１００１）中の論理ブロックの少なくとも一部を高閾値電圧のＭＯＳＦＥＴを備えて成る第二のセルライブラリ（Ｈｖｔセルライブラリ）に入れ換える工程（１００）と、前記入れ換え処理後の前記レイアウト前ネットリストに対してタイミングエラーを検出する遅延時間解析工程（２００）と、遅延時間解析工程において、タイミングエラーを生じたパスの少なくとも一部に対して第一のセルライブラリ中のセルを優先的に使用する処理を、タイミングエラーが無くなるまで繰り返し実行する工程（２１０）と、セルの配置を行うレイアウト配置工程（３００）と、各セル間の配線経路を決定して配線を行い、レイアウトデータ（１００４）を生成するレイアウト配線工程（４００）と、レイアウトデータ（１００４）に対してタイミングエラーを検出する遅延時間解析工程（５００）と、遅延解析工程において、タイミングエラーが検出された場合に該当パスのセルに対してセルのリサイズ、バッファ挿入、セルの入れ換えを含む処理を行うタイミング最適化工程（５１０）とを備えている。
【発明の効果】
【００１６】
本発明に係る半導体集積回路のレイアウト設計方法においては、前述のような工程によりレイアウト設計を行うため、従来の方法に比べてＨｖｔセルライブラリからのセルを多く使用したレイアウト設計が可能となり、リーク電流の抑制効果により消費電力の低減を図ることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施形態について、図面を参照して説明する。尚、各図面は、この発明が理解出来る程度に概略的に記載されているにすぎない。
【００１８】
図１は、本発明に係る半導体集積回路のレイアウト設計方法の実施形態を示すフローチャートであり、Ｈｖｔセルライブラリ入れ替え工程（１００）、遅延時間解析工程（２００）、タイミング修正工程（２１０）、レイアウト配置工程（３００）、レイアウト配線工程（４００）、遅延時間解析工程（５００）、タイミング最適化工程（５１０）、から構成されている。また、図中、１００１はレイアウト前ネットリスト、１００２，１００３は修正ネットリスト、１００４はレイアウトデータである。
【００１９】
この実施形態に於ける半導体集積回路のレイアウト設計方法の手順を説明する。まず、Ｈｖｔセルライブラリ入れ替え工程１００にてレイアウト前ネットリスト１００１を入力し、Ｌｖｔセルライブラリで構成された論理ブロックの一部または全部をＨｖｔセルライブリに入れ換える。ここで、ＭｖｔセルとＨｖｔセルは少なくとも同一の論理機能をもつものとする。
【００２０】
次に、遅延時間解析工程２００にて遅延時間解析を行う。ここではＨｖｔセルライブラリに入れ換えられたネットリストについて、存在するすべてのパスの遅延時間をレイアウト処理前における仮配線の配線長に基づいて計算し、所定のセットアップタイムを満たすか否かを判定する。
【００２１】
この判定において条件を満たさない場合、すなわち、セットアップタイムエラーを起こしている場合、タイミング修正工程２１０において、セットアップタイムエラーを起こしている該当パスに対し、Ｌｖｔセルを優先的に使用して、セットアップタイムエラーを無くすまで繰り返し修正を行い、修正ネットリスト１００３を作成する。
【００２２】
次に、レイアウト配置工程３００においてセルの配置を行い、レイアウト配線工程４００において各セル間の配線経路を決定し、配線を行い、レイアウトデータ１００４を生成する。
【００２３】
次に、遅延時間解析工程５００において、前記レイアウトデータに対して遅延時間解析を行い、動作速度制約条件を満たすか否かを判定する。この判定において条件を満たさない場合、すなわち、タイミングエラーを起こしている場合、タイミング最適化工程５１０において、タイミングエラーを起こしている該当パスに対して、セルのリサイズ、バッファ挿入、セルの入れ換えを含むタイミング最適化処理を行い、再度、レイアウト配置工程３００においてセルの再配置を行う。
【００２４】
遅延時間解析工程５００において条件を満たす場合、すなわちタイミングエラーを起こしていない場合、処理を終了する。
【００２５】
以上説明したように、この実施形態においては、レイアウト配置工程３００前の、Ｈｖｔセルライブラリの入れ替え工程１００において、Ｌｖｔセルライブラリで構成されたレイアウト前ネットリスト１００１に対して、強制的にＨｖｔセルに入れ換えを行うため、Ｈｖｔセルの含有率を最大で１００％まで高められる。
【００２６】
この発明による効果の一例を挙げると、従来のレイアウト設計方法では、Ｈｖｔセルの含有率が３７〜４０％、リーク電流が１４６．７５〜１５０．４２であったものが、本発明のレイアウト設計方法によれば、Ｈｖｔセルの含有率を８７．４〜９６．９％、リーク電流を５８．７〜１５．５３とすることが可能となる。
【００２７】
本実施形態においては、遅延時間解析工程２００において、タイミングエラーが無くなるまで、タイミング修正工程２１０を繰り返し実施することを説明したが、遅延時間解析工程２００に判定のためのエラーしきい値を持たせ、このエラーしきい値以下のタイミングエラーとなった時点でタイミング修正工程２１０を終了させることも可能である。
【００２８】
また、本実施形態においては、動作速度（遅延時間）がＬｖｔ：Ｈｖｔ＝１：２，リーク電流がＬｖｔ：Ｈｖｔ＝１：０．０５となるようなＬｖｔセルライブラリとＨｖｔセルライブラリを用いて説明したが、プロセスや対象商品に応じて、性能比を変更したライブラリを用いることも可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る実施形態に於ける半導体集積回路のレイアウト設計方法を示すフローチャートである。
【図２】従来の半導体集積回路のレイアウト設計方法を示すフローチャートである。
【符号の説明】
【００３０】
１００    Ｈｖｔセルライブラリ入れ替え工程
２００    遅延時間解析工程
２１０    タイミング修正工程
３００    レイアウト配置工程
４００    レイアウト配線工程
５００    遅延時間解析工程
５１０    タイミング最適化工程
１００１    レイアウト前ネットリスト
１００２、１００３  修正ネットリスト
１００４    レイアウトデータ
【図１】
2006146601.tif 000003
【図２】
2006146601.tif 000004