(57)【要約】      （修正有）【課題】複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすことが可能なフラッシュメモリ装置を提供する。【解決手段】複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体のサイズを減らしたフラッシュメモリ装置とそのアクセス制御方法を提供する。【選択図】図２
2006269044.tif 000002
【特許請求の範囲】
【請求項１】
複数のビットラインの各々に複数のメモリセルが連結されてなるメモリセルアレイと、
前記複数のビットラインのうち設定された数のビットライン対ごとに一つずつ対応するように連結され、それぞれが、読出し動作の際に伝送制御信号のいずれか一つとラッチ制御信号に応答して、前記設定された数のビットライン対の一部を介して受信される読出しデータに対応するセンシングデータを順次連続して記憶し、その記憶されたデータを前記伝送制御信号のいずれか一つに応答して内部入出力ラインの一つに順次連続して出力するページバッファ回路と、
前記内部入出力ラインのそれぞれを介してページバッファ回路のそれぞれに一つずつ対応するように連結され、それぞれが、入出力制御信号のいずれか一つに応答して、内部入出力ラインの一つをデータ入出力ラインに対して連結または分離するＹゲート回路と、
カラムアドレス信号と読出し命令またはプログラム命令に応答して、前記伝送制御信号と前記入出力制御信号を発生するＹデコーダと
を備えてなるフラッシュメモリ装置。
【請求項２】
請求項１に記載のフラッシュメモリ装置において、
前記ページバッファ回路のそれぞれが少なくとも２対のビットラインに連結される
ことを特徴とするフラッシュメモリ装置。
【請求項３】
請求項１に記載のフラッシュメモリ装置において、
前記ページバッファ回路のそれぞれは、プログラム動作の際に前記伝送制御信号のいずれか一つに応答して、前記内部入出力ラインの一つを介して順次連続して受信されるプログラムデータを順次連続して記憶し、その記憶されたデータをプログラム制御信号に応答して、前記設定された数のビットライン対の一部に同時に出力する
ことを特徴とするフラッシュメモリ装置。
【請求項４】
請求項３に記載のフラッシュメモリ装置において、
前記伝送制御信号のそれぞれは、前記設定された数のビットを含む
ことを特徴とするフラッシュメモリ装置。
【請求項５】
請求項４に記載のフラッシュメモリ装置において、
前記Ｙデコーダは、前記伝送制御信号のそれぞれのビットの値に基づいて前記入出力制御信号のそれぞれを発生する
ことを特徴とするフラッシュメモリ装置。
【請求項６】
請求項４に記載のフラッシュメモリ装置において、
前記Ｙデコーダは、
読出し命令またはプログラム命令に応答して、前記伝送制御信号とイネーブル制御信号を出力する伝送制御部と、
前記イネーブル制御信号にそれぞれ応答してイネーブルまたはディスエーブルされ、それぞれが、イネーブルされるときに前記伝送制御信号のいずれか一つと前記カラムアドレス信号のいずれか一つに応答して前記入出力制御信号の一つを出力する入出力制御部とを含む
ことを特徴とするフラッシュメモリ装置。
【請求項７】
請求項６に記載のフラッシュメモリ装置において、
前記ページバッファ回路のそれぞれは、
それぞれが、前記設定された数のビットライン対のいずれか一対のビットラインと、第１センシングノードのいずれか一つとの間に連結され、ビットライン選択信号に応答して、前記一対のビットラインの一つを前記第１センシングノードの一つに連結するビットライン選択回路と、
プリチャージ制御信号に応答して、第２センシングノードを設定された電圧レベルにプリチャージするプリチャージ回路と、
前記第１センシングノードと前記第２センシングノードとの間にそれぞれ連結され、読出し制御信号に応答して前記第１センシングノードを前記第２センシングノードに同時に連結または分離する第１スイッチと、
前記読出し動作の際に、前記ラッチ制御信号に応答してイネーブルされ、前記読出しデータによって順次連続して変更される前記第２センシングノードの電圧をセンシングし、前記センシングデータを順次連続して発生するセンシング回路と、
前記センシングデータまたは前記プログラムデータをそれぞれラッチする前記設定された数のラッチ回路と、
前記内部入出力ラインのうち対応する内部入出力ラインを共有し、前記設定された数のラッチ回路にそれぞれ連結され、前記伝送制御信号のうち対応する伝送制御信号のビットにそれぞれ応答して、対応するラッチ回路を前記対応する内部入出力ラインに連結または分離するパス回路と、
前記ラッチ回路と前記第１センシングノードとの間にそれぞれ連結され、前記プログラム制御信号に応答して、前記ラッチ回路を前記第１センシングノードに同時に連結または分離する第２スイッチとを含む
ことを特徴とするフラッシュメモリ装置。
【請求項８】
請求項７に記載のフラッシュメモリ装置において、
前記伝送制御部は、前記読出し命令に応答して、第１設定時間に前記イネーブル制御信号を非アクティブレベルに維持し、第２設定時間に前記伝送制御信号それぞれのビットのうち第１ビットを第１論理値に維持し、残りのビットをそれぞれ一つずつ順次第３設定時間に前記第１論理値に変更し、前記ページバッファ回路のそれぞれが前記センシングデータのうち最後のセンシングデータを記憶するとき、前記伝送制御信号のそれぞれのビットを全て第２論理値に維持し、
前記第１設定時間に前記ページバッファ回路のそれぞれが前記センシングデータを順次連続して記憶する
ことを特徴とするフラッシュメモリ装置。
【請求項９】
請求項８に記載のフラッシュメモリ装置において、
前記伝送制御部は、前記ページバッファ回路のそれぞれが前記最後のセンシングデータを記憶した後、前記イネーブル制御信号をそれぞれ一つずつ順次第４設定時間にアクティブレベルにし、前記イネーブル制御信号のいずれか一つがアクティブレベルになる度に、前記伝送制御信号の一つのビットをそれぞれ一つずつ順次前記第３設定時間に前記第１論理値に変更し、
前記第４設定時時間の間、前記ページバッファ回路のいずれか一つが、自己に記憶された前記センシングデータを順次連続して前記内部入出力ラインの一つに出力する
ことを特徴とするフラッシュメモリ装置。
【請求項１０】
請求項９に記載のフラッシュメモリ装置において、
前記パス回路のうち第１パス回路は、前記第１ビットが前記第１論理値になるとき、前記ラッチ回路のうち第１ラッチ回路を前記対応する内部入出力ラインに連結し、
前記第１ラッチ回路は、前記第１パス回路によって前記対応する内部入出力ラインに連結されるとき、前記センシング回路から受信される前記センシングデータを順次連続してラッチして前記対応する内部入出力ラインに出力し、前記第１パス回路によって前記対応する内部入出力ラインから分離されるとき、前記最後のセンシングデータをラッチし、
前記第１パス回路を除いた残りのパス回路それぞれは、前記残りのビットがそれぞれ前記第１論理値に変更されるとき、対応するラッチ回路を前記対応する内部入出力ラインに連結し、
前記第１ラッチ回路を除いた残りのラッチ回路のそれぞれは、前記内部入出力ラインを介して前記第１ラッチ回路から受信される前記ラッチされたセンシングデータのいずれか一つをラッチする
ことを特徴とするフラッシュメモリ装置。
【請求項１１】
請求項１０に記載のフラッシュメモリ装置において、
前記対応する伝送制御信号のビットがそれぞれ一つずつ順次前記第１論理値に変更されるとき、前記パス回路が一つずつ順次対応するラッチ回路を前記対応する内部入出力ラインに連結し、
前記ラッチ回路のそれぞれは、前記内部入出力ラインに連結されるとき、自己がラッチしたデータを前記内部入出力ラインに出力する
ことを特徴とするフラッシュメモリ装置。
【請求項１２】
請求項９に記載のフラッシュメモリ装置において、
前記入出力制御部のそれぞれは、前記イネーブル制御信号のいずれか一つがアクティブレベルになるときにイネーブルされ、前記伝送制御信号のいずれか一つのビットの一つが前記第１論理値のとき、前記入出力制御信号の一つをイネーブルさせ、
前記入出力制御信号の一つがイネーブルされるとき、前記Ｙゲート回路のいずれか一つが前記内部入出力ラインの一つを前記データ入出力ラインに連結する
ことを特徴とするフラッシュメモリ装置。
【請求項１３】
請求項７に記載のフラッシュメモリ装置において、
前記伝送制御部は、前記プログラム命令に応答して、前記イネーブル制御信号をそれぞれ一つずつ順次第１設定時間の間アクティブレベルにし、前記イネーブル制御信号のいずれか一つがアクティブレベルになる度に、前記伝送制御信号のいずれか一つのビットをそれぞれ一つずつ順次前記第１設定時間より短い第２設定時間の間第１論理値に変更し、
前記第１設定時間の間、前記ページバッファ回路のいずれか一つが前記プログラムデータを順次連続して記憶する
ことを特徴とするフラッシュメモリ装置。
【請求項１４】
請求項１３に記載のフラッシュメモリ装置において、
前記伝送制御部は、前記ページバッファ回路のそれぞれが前記プログラムデータを全て記憶した後、前記伝送制御信号のそれぞれのビットを全て第２論理値に維持し、前記イネーブル制御信号を全て非アクティブレベルに維持する
ことを特徴とするフラッシュメモリ装置。
【請求項１５】
請求項１４に記載のフラッシュメモリ装置において、
前記対応する伝送制御信号のビットがそれぞれ一つずつ順次前記第１論理値に変更されるとき、前記パス回路が一つずつ順次対応するラッチ回路を前記対応する内部入出力ラインに連結し、
前記ラッチ回路それぞれは、前記内部入出力ラインに連結されるとき、前記プログラムデータのいずれか一つをそれぞれラッチする
ことを特徴とするフラッシュメモリ装置。
【請求項１６】
請求項１４に記載のフラッシュメモリ装置において、
前記入出力制御部のそれぞれは、前記イネーブル制御信号のいずれか一つがアクティブレベルになるときにイネーブルされ、前記伝送制御信号のいずれか一つの前記ビットの一つが前記第１論理値のとき、前記入出力制御信号の一つをイネーブルさせ、
前記入出力制御信号のいずれか一つがイネーブルされるとき、前記Ｙゲート回路のいずれか一つが前記内部入出力ラインの一つを前記データ入出力ラインに連結する
ことを特徴とするフラッシュメモリ装置。
【請求項１７】
請求項６に記載のフラッシュメモリ装置において、
前記入出力制御部のそれぞれは、
前記カラムアドレス信号のいずれか一つに応答して、論理信号を出力する第１論理回路と、
前記伝送制御信号のいずれか一つのビット、前記イネーブル制御信号のいずれか一つおよび前記論理信号に応答して、前記入出力制御信号の一つを出力する第２論理回路とを含む
ことを特徴とするフラッシュメモリ装置。
【請求項１８】
読出し命令に応答して、設定された数のビットライン対ごとに一つずつ対応するように連結されるページバッファ回路のそれぞれに、前記設定された数のビットリン対の一部を介して受信される読出しデータに対応するセンシングデータを順次連続して記憶する段階と、
前記ページバッファ回路それぞれに前記センシングデータを記憶する間、内部の入出力ラインを介して前記ページバッファ回路に一つずつそれぞれ連結されるＹゲート回路によって、前記内部入出力ラインをデータ入出力ラインから分離する段階と、
前記ページバッファ回路のそれぞれが前記センシングデータを全て記憶した後、Ｙゲート回路によって、前記内部入出力ラインを一つずつ順次連続して前記データ入出力ラインに連結する段階と、
前記内部入出力ラインのいずれか一つが前記データ入出力ラインに連結される度に、前記ページバッファ回路のいずれか一つに記憶された前記センシングデータを前記データ入出力ラインに連結された前記内部入出力ラインに順次連続して出力する段階と
を含んでなるフラッシュメモリ装置の読出し動作制御方法。
【請求項１９】
請求項１８に記載のフラッシュメモリ装置の読出し動作制御方法であって、さらに、
前記読出し命令に応答して、伝送制御信号と入出力制御信号を発生する段階を含んでなり、
前記ページバッファ回路が前記伝送制御信号によってそれぞれ制御され、前記Ｙゲート回路が前記入出力制御信号によってそれぞれ制御され、
前記発生する段階で、前記入出力制御信号のそれぞれは、前記伝送制御信号のそれぞれのビットの値に基づいて発生する
ことを特徴とするフラッシュメモリ装置の読出し動作制御方法。
【請求項２０】
プログラム命令に応答して、設定された数のビットライン対ごとに一つずつ対応するように連結されるページバッファ回路に、内部入出力ラインを介してそれぞれ連結されるＹゲート回路によって、前記内部入出力ラインを一つずつ順次連続して設定された時間の間、データ入出力ラインに連結する段階と、
前記内部入出力ラインのいずれか一つが前記データ入出力ラインに連結される度に、前記ページバッファ回路の一つにプログラムデータを順次連続して記憶する段階と、
前記ページバッファ回路のそれぞれに前記プログラムデータが全て記憶されたとき、前記Ｙゲート回路によって、前記内部入出力ラインを全て前記データ入出力ラインから分離する段階と、
前記分離する段階の後、前記ページバッファ回路のそれぞれに記憶された前記プログラムデータを前記設定された数のビットライン対の一部に同時に出力する段階と
を含んでなるフラッシュメモリ装置のプログラム動作制御方法。
【請求項２１】
請求項２０に記載のフラッシュメモリ装置のプログラム動作制御方法であって、さらに、
前記プログラム命令に応答して、伝送制御信号と入出力制御信号を発生する段階を含んでなり、
前記ページバッファ回路が前記伝送制御信号によってそれぞれ制御され、前記Ｙゲート回路が前記入出力制御信号によってそれぞれ制御され、
前記発生する段階で、前記入出力制御信号のそれぞれは前記伝送制御信号のそれぞれのビットの値に基づいて発生する
ことを特徴とするフラッシュメモリ装置のプログラム動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置に関し、特に、フラッシュメモリ装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、ＥＰ−ＲＯＭの一種で、読出し動作、プログラム動作および消去動作を行い、ページバッファ回路を含んで構成されている。ページバッファ回路によって、短時間に大容量のデータをページ単位でフラッシュメモリ装置にプログラムし、あるいはフラッシュメモリ装置から大容量のデータをページ単位で読み出すことができる。図１は、従来のフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す図である。図１を参照すると、ページバッファ回路Ｐ１〜ＰＫ（Ｋは整数）のそれぞれが各一対のビットラインＢＬｅ１とＢＬｏ１〜ＢＬｅＫとＢＬｏＫのそれぞれに一つずつ対応するように連結されている。また、ページバッファ回路Ｐ１〜ＰＫには、それぞれＹゲート回路Ｇ１〜ＧＫ（Ｋは整数）が一つずつ対応するように連結されている。ページバッファ回路Ｐ１〜ＰＫのそれぞれは、ＮＭＯＳトランジスタＮＭ１〜ＮＭ６、ＰＭＯＳトランジスタＰＭ１およびラッチ回路ＬＡを含み、図示のように連結されている。ＮＭＯＳトランジスタＮＭ１、ＮＭ２は、ビットライン選択信号（ＢＳＬｅ１〜ＢＳＬｅＫのいずれか一つ、ＢＳＬｏ１〜ＢＳＬｏＫのいずれか一つ）にそれぞれ応答して、ターンオン／ターンオフされる。ＮＭＯＳトランジスタＮＭ１、ＮＭ２のそれぞれは、ターンオンされたときに、自己に連結されたビットラインＢＬｅ１〜ＢＬｅＫのいずれか一つとＢＬｏ１〜ＢＬｏＫのいずれか一つのそれぞれにセンシングノードＳ１〜ＳＫのいずれか一つを連結する。ＰＭＯＳトランジスタＰＭ１は、プリチャージ制御信号ＰＲＣＨｂ１〜ＰＲＣＨｂＫのいずれかに応答して、ターンオンまたはターンオフされる。ＰＭＯＳトランジスタＰＭ１は、ターンオンされたとき、センシングノードＳ１〜ＳＫのいずれか一つを電圧ＶＣＣレベルにプリチャージする。ＮＭＯＳトランジスタＮＭ３は、プログラム制御信号ＰＧＭ１〜ＰＧＭＫのいずれか一つに応答してターンオン／ターンオフされる。ＮＭＯＳトランジスタＮＭ３は、ターンオンされたとき、ラッチ回路ＬＡから受信されるデータ（図示せず）をセンシングノードＳ１〜ＳＫのいずれか一つに連結されたビットラインＢＬｅ１〜ＢＬｅＫのいずれか一つまたはＢＬｏ１〜ＢＬｏＫのいずれか一つに出力する。ＮＭＯＳトランジスタＮＭ４は、センシングノードＳ１〜ＳＫのいずれか一つの電圧レベルに応じてターンオンまたはターンオフされ、ＮＭＯＳトランジスタＮＭ５は、ラッチ制御信号ＬＣＨ１〜ＬＣＨＫのいずれか一つに応答してターンオン／ターンオフされる。ＮＭＯＳトランジスタＮＭ６は、リセット制御信号ＲＳＴに応答してラッチ回路ＬＡを初期化する。Ｙゲート回路Ｇ１〜ＧＫのそれぞれは、制御信号ＹＳ１〜ＹＳＫのいずれか一つに応答して、対応するページバッファ回路Ｐ１〜ＰＫのいずれか一つから受信される読出しデータ（図示せず）を入出力ラインＩＯＬに出力し、あるいは入出力ラインＩＯＬを介して受信されるプログラムデータ（図示せず）を対応するページバッファ回路Ｐ１〜ＰＫのいずれか一つに出力する。
【０００３】
上述したように、従来のフラッシュメモリ装置では、一対のビットラインごとに一つのＹゲート回路が必要であるので、ビットラインの数が増加すると、Ｙゲート回路の数も増加する。その結果、Ｙゲート回路の占有面積が増加するので、フラッシュメモリ装置の大きさが増加するという問題点がある。また、Ｙゲート回路の数が増加すると、Ｙデコーダは増加したＹゲート回路の数だけ各Ｙゲート回路の動作を制御するための制御信号をさらに発生しなければならず、その制御信号を供給するための制御信号ラインの数も増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、この発明の目的は、複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすことが可能なフラッシュメモリ装置を提供することにある。
【０００５】
この発明の他の目的は、複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすことが可能なフラッシュメモリ装置の読出し動作制御方法を提供することにある。
【０００６】
この発明のさらに別の目的は、複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすことが可能なフラッシュメモリ装置のプログラム動作制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、この発明に係るフラッシュメモリ装置は、メモリセルアレイ、ページバッファ回路、Ｙゲート回路およびＹデコーダを備えて構成されている。メモリセルアレイは、複数のビットライン対に連結されたメモリセルを含む。ページバッファ回路は、複数のビットラインのうち設定された数のビットライン対ごとに一つずつ対応するように連結され、それぞれが、読出し動作の際に伝送制御信号のいずれか一つとラッチ制御信号に応答して前記設定された数のビットライン対の一部を介して受信される読出しデータに対応するセンシングデータを順次連続して記憶し、その記憶されたデータを前記伝送制御信号のいずれか一つに応答して内部入出力ラインのいずれか一つに次々と連続して出力する。Ｙゲート回路は、内部入出力ラインのそれぞれを介してページバッファ回路のそれぞれに一つずつ対応するように連結され、それぞれが、入出力制御信号のいずれか一つに応答して、内部入出力ラインのいずれか一つをデータ入出力ラインに対して連結しまたは分離する。Ｙデコーダは、カラムアドレス信号と読出し命令またはプログラム命令に応答して、前記伝送制御信号と前記入出力制御信号を発生する。
【０００８】
前記他の技術的課題を解決するために、この発明に係るフラッシュメモリ装置のデータ読出し制御方法は、読出し命令に応答して、設定された数のビットライン対ごとに一つずつ対応するように連結されたページバッファ回路のそれぞれに、前記設定された数のビットライン対の一部を介して受信される読出しデータに対応するセンシングデータを順次連続して記憶する段階と、前記ページバッファ回路のそれぞれにセンシングデータを記憶する間、内部入出力ラインを介してページバッファ回路に一つずつれぞれ連結されたＹゲート回路によって、内部入出力ラインをデータ入出力ラインから分離する段階と、ページバッファ回路のそれぞれがセンシングデータを全て記憶した後、Ｙゲート回路によって、前記内部入出力ラインを一つずつ次々と連続して前記データ入出力ラインに連結する段階と、前記内部入出力ラインのいずれか一つが前記データ入出力ラインに連結される度に、ページバッファ回路の一つに記憶されたセンシングデータを前記データ入出力ラインに連結された前記内部入出力ラインに順次連続して出力する段階とを含んでいる。
【０００９】
前記さらに別の技術的課題を解決するために、この発明に係るフラッシュメモリ装置のプログラム制御方法は、プログラム命令に応答して、設定された数のビットライン対ごとに一つずつ対応するように連結されたページバッファ回路に内部入出力ラインを介してそれぞれ連結されるＹゲート回路によって、前記内部入出力ラインを一つずつ次々と連続して設定された時間、データ入出力ラインに連結する段階と、前記内部入出力ラインのいずれか一つが前記データ入出力ラインに連結される度に、ページバッファ回路の一つにプログラムデータを順次連続して記憶する段階と、ページバッファ回路のそれぞれにプログラムデータが全て記憶されたとき、Ｙゲート回路によって、前記内部入出力ラインを全て前記データ入出力ラインから分離する段階と、その分離する段階の後、ページバッファ回路のそれぞれに記憶されたプログラムデータを前記設定された数のビットライン対の一部に同時に出力する段階とを含んでいる。
【発明の効果】
【００１０】
この発明によれば、複数のビットライン対のそれぞれに連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにしたことにより、Ｙゲート回路の数とフラッシュメモリ装置全体の大きさを減少させることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、添付図面を参照してこの発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。
【００１２】
図２は、この発明の一実施例に係るフラッシュメモリ装置を概略的に示すブロック図である。図２を参照すると、フラッシュメモリ装置１００は、メモリセルアレイ１１０、Ｙデコーダ１２０、Ｘデコーダ１３０、ページバッファ回路ＰＢ１〜ＰＢＪ（Ｊは整数）およびＹゲート回路ＹＧ１〜ＹＧＪを含む。メモリセルアレイ１１０は、複数のビットラインＢＬｅ１１〜ＢＬｏＪＮ（Ｊ、Ｎは整数）に連結されたメモリセル（図示せず）を含む。Ｙデコーダ１２０は、クロック信号ＣＬＫ、カラムアドレス信号ＣＡＤＤ１〜ＣＡＤＤＪ（Ｊは整数）、および読出し命令ＲＥＡＤまたはプログラム命令ＰＧＭに応答して、伝送制御信号ＴＣＬ１〜ＴＣＬＪ（Ｊは整数）と入出力制御信号ＹＧＳ１〜ＹＧＳＪ（Ｊは整数）を出力する。伝送制御信号ＴＣＬ１〜ＴＣＬＪは、それぞれ、設定された数のビットをそれぞれ含む。例えば、伝送制御信号ＴＣＬ１は、ビットＴ１１〜Ｔ１Ｎを含み、伝送制御信号ＴＣＬＪはビットＴＪ１〜ＴＪＮを含む。Ｘデコーダ１３０は、ロウアドレス信号ＲＡＤＤに応答して、メモリセルアレイ１１０のメモリセルに連結されたワードライン（図示せず）のいずれか一つを選択する。
【００１３】
ページバッファ回路ＰＢ１〜ＰＢＪのそれぞれは、複数のビットラインＢＬｅ１１〜ＢＬｏＪＮのうち設定された数のビットライン対に連結される。例えば、ページバッファ回路ＰＢ１は、ビットライン対ＢＬｅ１１、ＢＬｏ１１〜ＢＬｅ１Ｎ、ＢＬｏ１Ｎに連結される。また、ページバッファ回路ＰＢ１〜ＰＢＪは、内部入出力ラインＩＩＯ１〜ＩＩＯＪにそれぞれ連結される。ページバッファ回路ＰＢ１〜ＰＢＪは、伝送制御信号ＴＣＬ１〜ＴＣＬＪにそれぞれ応答して動作する。ページバッファ回路ＰＢ１〜ＰＢＪの動作は、互いに類似しているので、ページバッファ回路ＰＢ１の動作を中心として説明する。読出し動作の際は、ページバッファ回路ＰＢ１は、伝送制御信号ＴＣＬ１に応答して、ビットライン対ＢＬｅ１１、ＢＬｏ１１〜ＢＬｅ１Ｎ、ＢＬｏ１Ｎの一部を介して受信される読出しデータ（図示せず）に対応するセンシングデータ（図示せず）を順次連続してそれぞれ記憶する。また、ページバッファ回路ＰＢ１は、伝送制御信号ＴＣＬ１に応答して、記憶されたデータを内部入出力ラインＩＩＯ１に順次連続して出力する。また、プログラム動作の際には、ページバッファ回路ＰＢ１は、伝送制御信号ＴＣＬ１に応答して、内部入出力ラインＩＩＯ１を介して受信されるプログラムデータを順次連続して記憶し、その記憶されたデータをビットライン対ＢＬｅ１１、ＢＬｏ１１〜ＢＬｅ１Ｎ、ＢＬｏ１Ｎの一部に同時に出力する。
【００１４】
Ｙゲート回路ＹＧ１〜ＹＧＪは、内部入出力ラインＩＩＯ１〜ＩＩＯＪを介してページバッファ回路ＰＢ１〜ＰＢＪにそれぞれ一つずつ対応するように連結される。また、Ｙゲート回路ＹＧ１〜ＹＧＪは、データ入出力ラインＤＩＯにさらに連結される。Ｙゲート回路ＹＧ１〜ＹＧＪのそれぞれは、入出力制御信号ＹＧＳ１〜ＹＧＳＪの一つに応答して、対応する内部入出力ラインＩＩＯ１〜ＩＩＯＪの一つをデータ入出力ラインＤＩＯに連結または分離する。ここで、入出力制御信号ＹＧＳ１〜ＹＧＳＪのいずれか一つがイネーブルされるとき、残りはディスエーブルされるので、Ｙゲート回路ＹＧ１〜ＹＧＪの一つが内部入出力ラインＩＩＯ１〜ＩＩＯＪの一つをデータ入出力ラインＤＩＯに連結する。たとえば、前記読出し動作の際に、Ｙゲート回路ＹＧ１が内部入出力ラインＩＩＯ１をデータ入出力ラインＤＩＯに連結するとき、Ｙゲート回路ＹＧ２〜ＹＧＪが内部入出力ラインＩＩＯ２〜ＩＩＯＪをデータ入出力ラインＤＩＯから分離する。その結果、ページバッファ回路ＰＢ１に記憶されたセンシングデータが次々と続いて内部入出力ラインＩＩＯ１とデータ入出力ラインＤＩＯを介して入出力回路（図示せず）に伝送される。また、プログラム動作の際には、Ｙゲート回路ＹＧ１が内部入出力ラインＩＩＯ１をデータ入出力ラインＤＩＯに連結するとき、データ入出力ラインＤＩＯと内部入出力ラインＩＩＯ１を介して入出力回路からのプログラムデータが次々と続いてページバッファ回路ＰＢ１に入力される。
【００１５】
次に、ページバッファ回路ＰＢ１〜ＰＢＪとＹゲート回路ＹＧ１〜ＹＧＪの構成および具体的な動作をより詳しく説明する。ページバッファ回路ＰＢ１〜ＰＢＪの構成および具体的な動作が互いに類似しており、Ｙゲート回路ＹＧ１〜ＹＧＪの構成および具体的な動作が互いに類似しているので、図３を参照しながら、ページバッファ回路ＰＢ１とＹゲート回路ＹＧ１について、その構成および動作を中心として説明する。
【００１６】
ページバッファ回路ＰＢ１は、ビットライン選択回路ＢＳ１〜ＢＳＮ（Ｎは整数）、プリチャージ回路Ｐ１、第１スイッチＦＷ１〜ＦＷＮ、センシング回路１４０、ラッチ回路ＬＡ１〜ＬＡＮ、パス回路ＰＡ１〜ＰＡＮ、および第２スイッチＳＷ１〜ＳＷＮを含む。ビットライン選択回路ＢＳ１〜ＢＳＮのそれぞれは、各対応する一対のビットラインと第１センシングノードＦＳ１〜ＦＳＮのそれぞれとの間に連結される。ビットライン選択回路ＢＳ１〜ＢＳＮのそれぞれは、２つのＮＭＯＳトランジスタＮ１、Ｎ２を含むことができる。
【００１７】
ここで、ページバッファ回路ＰＢ１に含まれるビットライン選択回路の数は、ページバッファ回路ＰＢ１に連結されるビットライン対の数と同一に設定できる。例えば、ページバッファ回路ＰＢ１に４対のビットラインが連結される場合、ページバッファ回路ＰＢ１は、４つのビットライン選択回路を含むことができる。また、ページバッファ回路ＰＢ１に含まれる第１スイッチ、ラッチ回路、パス回路、および第２スイッチのそれぞれの個数は、ビットライン選択回路の個数と同一に設定できる。
【００１８】
ビットライン選択回路ＢＳ１〜ＢＳＮは、ビットライン選択信号ＢＳＬｅ１１、ＢＳＬｏ１１〜ＢＳＬｅ１Ｎ、ＢＳＬｏ１Ｎにそれぞれ応答して、自己に連結された一対のビットラインを第１センシングノードＦＳ１〜ＦＳＮのうちの対応する一つに連結する。これをより詳しく説明すると、ビットライン選択回路ＢＳ１〜ＢＳＮの各ＮＭＯＳトランジスタＮ１のソースは、ビットラインＢＬｅ１１〜ＢＬｅ１Ｎのうちの対応する一つに連結され、そのドレインは、第１センシングノードＦＳ１〜ＦＳＮのうちの対応する一つに連結される。また、各ＮＭＯＳトランジスタＮ１のゲートには、ビットライン選択信号ＢＳＬｅ１１〜ＢＳＬｅ１Ｎのいつの対応する一つが入力される。ＮＭＯＳトランジスタＮ１のそれぞれは、ビットライン選択信号ＢＳＬｅ１１〜ＢＳＬｅ１Ｎにそれぞれ応答して、ターンオンまたはターンオフされる。ＮＭＯＳトランジスタＮ１のそれぞれは、ターンオンされたとき、ビットラインＢＬｅ１１〜ＢＬｅ１Ｎのそれぞれを第１センシングノードＦＳ１〜ＦＳＮにそれぞれ連結する。
【００１９】
また、ビットライン選択回路ＢＳ１〜ＢＳＮの各ＮＭＯＳトランジスタＮ２のソースは、ビットラインＢＬｏ１１〜ＢＬｏ１Ｎのうちの対応する一つに連結され、そのドレインは、第１センシングノードＦＳ１〜ＦＳＮのうちの対応する一つに連結される。また、各ＮＭＯＳトランジスタＮ２のゲートには、ビットライン選択信号ＢＳＬｏ１１〜ＢＳＬｏ１Ｎのうちの対応する一つが入力される。ＮＭＯＳトランジスタＮ２のそれぞれは、ビットライン選択信号ＢＳＬｏ１１〜ＢＳＬｏ１Ｎにそれぞれ応答して、ターンオンまたはターンオフされる。ＮＭＯＳトランジスタＮ２のそれぞれは、ターンオンされたとき、ビットラインＢＬｏ１１〜ＢＬｏ１Ｎのそれぞれを第１センシングノードＦＳ１〜ＦＳＮにそれぞれ連結する。
【００２０】
プリチャージ回路Ｐ１は、プリチャージ制御信号ＰＲＣＨｂに応答して、第２センシングノードＳＳ０を設定された電圧レベルにプリチャージする。好ましくは、プリチャージ回路Ｐ１は、ＰＭＯＳトランジスタで実現することができ、プリチャージ制御信号ＰＲＣＨｂがディスエーブルされるとき、第２センシングノードＳＳ０を電圧ＶＣＣレベルにプリチャージする。
【００２１】
第１スイッチＦＷ１〜ＦＷＮは、第１センシングノードＦＳ１〜ＦＳＮと第２センシングノードＳＳ０との間にそれぞれ連結され、読出し制御信号ＲＣＴＬに応答して第１センシングノードＦＳ１〜ＦＳＮを第２センシングノードＳＳ０に同時に連結しまたは分離する。好ましくは、第１スイッチＦＷ１〜ＦＷＮは、ＮＭＯＳトランジスタで実現することができる。したがって、読出し制御信号ＲＣＴＬがイネーブルされるとき、第１スイッチＦＷ１〜ＦＷＮが第１センシングノードＦＳ１〜ＦＳＮを第２センシングノードＳＳ０に同時に連結する。
【００２２】
センシング回路１４０は、ＮＭＯＳトランジスタＮ３、Ｎ４で実現できる。ＮＭＯＳトランジスタＮ３は、そのゲートが第２センシングノードＳＳ０に連結され、そのドレインがラッチ回路ＬＡ１に連結される。ＮＭＯＳトランジスタＮ３は、第２センシングノードＳＳ０の電圧レベルに応じてターンオン／ターンオフされる。また、ＮＭＯＳトランジスタＮ４のゲートには、ラッチ制御信号ＬＣＨが入力され、そのドレインは、ＮＭＯＳトランジスタＮ３のソースに連結され、そのソースには、接地電圧ＶＳＳが入力される。ＮＭＯＳトランジスタＮ４は、ラッチ制御信号ＬＣＨに応答してターンオンまたはターンオフされる。センシング回路１４０は、読出し動作の際に、ラッチ制御信号ＬＣＨに応答してイネーブルされ、ビットラインＢＬｅ１１〜ＢＬｏ１Ｎの一部から連続的に第２センシングノードＳＳ０に伝達される読出しデータＲＤ１〜ＲＤＮを連続的にセンシングし、センシングデータＳＱ１ｂ〜ＳＱＮｂを連続的に発生する。
【００２３】
ラッチ回路ＬＡ１〜ＬＡＮは、それぞれ２つのインバータＩ１、Ｉ２で実現することができる。インバータＩ１の入力がインバータＩ２の出力に連結され、インバータＩ２の入力がインバータＩ１の出力に連結される。ラッチ回路ＬＡ１〜ＬＡＮは、センシングデータＳＱ１ｂ〜ＳＱＮｂをそれぞれラッチしあるいはプログラムデータＰＱ１〜ＰＱＮをそれぞれラッチする。また、ラッチ回路ＬＡ１は、読出し動作の際にセンシング回路１４０から順次連続して受信されるセンシングデータＳＱ１ｂ〜ＳＱＮｂを順次連続してラッチして出力する。また、ラッチ回路ＬＡ１には、リセット回路Ｎ５がさらに連結されている。リセット回路Ｎ５は、リセット制御信号ＲＳＴに応答して、ラッチ回路ＬＡ１を初期化する。
【００２４】
パス回路ＰＡ１〜ＰＡＮは、内部入出力ラインＩＩＯ１を共有し、ラッチ回路ＬＡ１〜ＬＡＮにそれぞれ連結される。パス回路ＰＡ１〜ＰＡＮは、ＮＭＯＳトランジスタでそれぞれ実現できる。パス回路ＰＡ１〜ＰＡＮは、伝送制御信号ＴＣＬ１のＴ１１〜Ｔ１Ｎにそれぞれ応答して、ラッチ回路ＬＡ１〜ＬＡＮを内部入出力ラインＩＩＯ１に連結または分離する。好ましくは、パス回路ＰＡ１〜ＰＡＮは、それぞれビットＴ１１〜Ｔ１Ｎが論理「１」状態のとき、ラッチ回路ＬＡ１〜ＬＡＮを内部入出力ラインＩＩＯ１にそれぞれ連結する。
【００２５】
第２スイッチＳＷ１〜ＳＷＮは、ラッチ回路ＬＡ１〜ＬＡＮと第１センシングノードＦＳ１〜ＦＳＮとの間にそれぞれ連結される。第２スイッチＳＷ１〜ＳＷＮは、プログラム制御信号ＰＣＴＬに応答して、ラッチ回路ＬＡ１〜ＬＡＮを第１センシングノードＦＳ１〜ＦＳＮに同時に連結しまたは分離する。Ｙゲート回路ＹＧ１は、ＮＭＯＳトランジスタで実現でき、内部入出力ラインＩＩＯ１とデータ入出力ラインＤＩＯとの間に連結される。Ｙゲート回路ＹＧ１は、入出力制御信号ＹＧＳ１に応答して、内部入出力ラインＩＩＯ１とデータ入出力ラインＤＩＯを連結または分離する。好ましくは、入出力制御信号ＹＧＳ１がイネーブルされるとき、Ｙゲート回路ＹＧ１が内部入出力ラインＩＩＯ１をデータ入出力ラインＤＩ０に連結する。
【００２６】
図４は、図２に示したＹデコーダ１２０を詳細に示す図である。図４を参照すると、Ｙデコーダ１２０は、伝送制御部１２１と入出力制御部ＣＵ１〜ＣＵＪ（Ｊは整数）を含む。伝送制御部１２１は、クロック信号ＣＬＫと読出し命令ＲＥＡＤまたはプログラム命令ＰＧＭに応答して、伝送制御信号ＴＣＬ１〜ＴＣＬＪとイネーブル制御信号ＥＮ１〜ＥＮＪを出力する。好ましくは、伝送制御信号ＴＣＬ１〜ＴＣＬＪのそれぞれは、複数のビットを含む。伝送制御信号ＴＣＬ１〜ＴＣＬＪのそれぞれのビット数は、一つのページバッファ回路に含まれるパス回路の数と同一に設定できる。伝送制御部１２１は、読出し命令ＲＥＡＤに応答して、前記設定された時間にはイネーブル制御信号ＥＮ１〜ＥＮＪを非アクティブレベルに維持し、前記設定された時間の経過後にはイネーブル制御信号ＥＮ１〜ＥＮＪを一つずつ順次アクティブレベルにする。イネーブル制御信号ＥＮ１〜ＥＮＪのいずれか一つがアクティブレベルになるとき、残りは全て非アクティブレベルに維持される。
【００２７】
また、伝送制御部１２１は、プログラム命令ＰＧＭに応答して、別の設定された時間にイネーブル制御信号ＥＮ１〜ＥＮＪを一つずつ順次アクティブレベルにする。イネーブル制御信号ＥＮ１〜ＥＮＪのいずれか一つがアクティブレベルになるとき、残りは全て非アクティブレベルに維持される。前記別の設定時間が経過した後は、伝送制御部１２１は、イネーブル制御信号ＥＮ１〜ＥＮＪを全て非アクティブレベルに維持する。
【００２８】
入出力制御部ＣＵ１〜ＣＵＪは、イネーブル制御信号ＥＮ１〜ＥＮＪに応答してイネーブルまたはディスエーブルされる。また、入出力制御部ＣＵ１〜ＣＵＪは、イネーブルされたとき、伝送制御信号ＴＣＬ１〜ＴＣＬＪとカラムアドレス信号ＣＡＤＤ１〜ＣＡＤＤＪにそれぞれ応答して、入出力制御信号ＹＧＳ１〜ＹＧＳＪをそれぞれ出力する。例えば、入出力制御部ＣＵ１がイネーブル制御信号ＥＮ１に応答してイネーブルされるとき、入出力制御部ＣＵ１は、伝送制御信号ＴＣＬ１とカラムアドレス信号ＣＡＤＤ１に応答して、入出力制御信号ＹＧＳ１を出力する。
【００２９】
次に、図５を参照して、入出力制御部ＣＵ１〜ＣＵＪの構成および具体的な動作をより詳細に説明する。入出力制御部ＣＵ１〜ＣＵＪの構成および動作は、実質的に互いに類似しているので、図５では入出力制御部ＣＵ１を中心として説明する。また、伝送制御部１２１から発生する伝送制御信号ＴＣＬ１がビットＴ１１〜Ｔ１４を含む場合について、入出力制御部ＣＵ１の構成および動作を例として説明する。図５を参照すると、入出力制御部ＣＵ１は、第１論理回路１５１と第２論理回路１５２を含む。第１論理回路１５１は、インバータＩＶ１〜ＩＶ８とＮＡＮＤゲートＮＤ１〜ＮＤ４を含む。第１論理回路１５１は、カラムアドレス信号ＣＡＤＤ１のビットＡ０、Ａ１に応答して、論理信号Ｌ１〜Ｌ４を出力する。これをより詳しく説明すると、インバータＩＶ１、ＩＶ２は、ビットＡ０、Ａ１をそれぞれ反転させる。インバータＩＶ３、ＩＶ４は、インバータＩＶ１、ＩＶ２の出力信号をそれぞれ反転させる。ＮＡＮＤゲートＮＤ１は、インバータＩＶ１とＩＶ２の出力信号を否定論理積演算し、その演算結果を出力する。ＮＡＮＤゲートＮＤ２は、インバータＩＶ２とＩＶ３の出力信号を否定論理積演算し、その演算結果を出力する。ＮＡＮＤゲートＮＤ３は、インバータＩＶ１とＩＶ４の出力信号を否定論理積演算し、その演算結果を出力し、ＮＡＮＤゲートＮＤ４は、インバータＩＶ３とＩＶ４の出力信号を否定論理積演算し、その演算結果を出力する。インバータＩＶ５〜ＩＶ８は、ＮＡＮＤゲートＮＤ１〜ＮＤ４の出力信号をそれぞれ反転させ、その反転した信号を論理信号Ｌ１〜Ｌ４としてそれぞれ出力する。ここで、ビットＡ０、Ａ１がトグルされる度に、論理信号Ｌ１〜Ｌ４のいずれか一つが論理「１」となり、残りは論理「０」となる。
【００３０】
第２論理回路１５２は、インバータＩＶ９、ＮＡＮＤゲートＮＤ５〜ＮＤ９、およびＮＯＲゲートＮＲ１〜ＮＲ６を含む。第２論理回路１５２は、ロック信号Ｌ１〜Ｌ４、伝送制御信号ＴＣＬ１のビットＴ１１〜Ｔ１４およびイネーブル制御信号ＥＮ１に応答して、入出力制御信号ＹＧＳ１を出力する。これをより詳しく説明すると、インバータＩＶ９は、イネーブル制御信号ＥＮ１を反転させ、その反転した信号ＥＮ１ｂを出力する。ＮＡＮＤゲートＮＤ５〜ＮＤ８は、論理信号Ｌ１〜Ｌ４とビットＴ１１〜Ｔ１４とをそれぞれ否定論理積演算し、その演算結果をそれぞれ出力する。例えば、ＮＡＮＤゲートＮＤ５は、論理信号Ｌ１とビットＴ１１を否定論理積演算し、その演算結果を出力する。ＮＯＲゲートＮＲ１〜ＮＲ４は、反転した信号ＥＮ１ｂとＮＡＮＤゲートＮＤ５〜ＮＤ８の出力信号とをそれぞれ否定論理和演算し、その演算結果をそれぞれ出力する。例えば、ＮＯＲゲートＮＲ１は、ＮＡＮＤゲートＮＤ５の出力信号と反転した信号ＥＮ１ｂとを否定論理和演算し、その演算結果を出力する。
【００３１】
また、ＮＯＲゲートＮＲ５は、ＮＯＲゲートＮＲ１、ＮＲ２の出力信号を否定論理和演算し、その演算結果を出力し、ＮＯＲゲートＮＲ６は、ＮＯＲゲートＮＲ３、ＮＲ４の出力信号を否定論理和演算し、その演算結果を出力する。ＮＡＮＤゲートＮＤ９は、ＮＯＲゲートＮＲ５、ＮＲ６の出力信号を否定論理積演算し、その演算結果を入出力制御信号ＹＧＳ１として出力する。好ましくは、第２論理回路１５２は、論理信号Ｌ１〜Ｌ４のいずれか一つが論理「１」となり、ビットＴ１１〜Ｔ１４のいずれか一つが論理「１」になるとき、入出力ＹＧＳ１をイネーブルさせる。上述したように、複数のビットライン対ごとに一つのページバッファ回路と一つのＹゲート回路がそれぞれ連結されるので、Ｙゲート回路の数が減少してフラッシュメモリ装置１００の大きさが減少できる。
【００３２】
次に、図２〜図５を参照して、上述したように構成されたフラッシュメモリ装置１００の読出し動作とプログラム動作を詳細に説明する。説明の簡略化のために、伝送制御信号ＴＣＬ１〜ＴＣＬＪがそれぞれ４ビットであり、ページバッファ回路ＰＢ１〜ＰＢＪのそれぞれが４対のビットラインに連結される場合のフラッシュメモリ装置１００の読出し動作とプログラム動作を説明する。また、ページバッファ回路ＰＢ２〜ＰＢＪの動作は、互いに類似しているので、ページバッファ回路ＰＢ２〜ＰＢＪの具体的な動作説明を省略し、ページバッファ回路ＰＢ１の動作を中心として説明する。
【００３３】
まず、フラッシュメモリ装置１００の読出し動作を説明する。図３を参照すると、読出し動作の際に、読出し制御信号ＲＣＴＬがイネーブルされ、プログラム制御信号ＰＣＴＬはディスエーブルされる。その結果、第１スイッチＦＷ１〜ＦＷ４が読出し制御信号ＲＣＴＬに応答してターンオンされ、第１センシングノードＦＳ１〜ＦＳ４を第２センシングノードＳＳ０に同時に連結する。また、第２スイッチＳＷ１〜ＳＷ４は、プログラム制御信号ＰＣＴＬに応答してターンオフされ、第１センシングノードＦＳ１〜ＦＳ４からラッチ回路ＬＡ１〜ＬＡ４をそれぞれ分離する。
【００３４】
また、設定された時間にディスエーブルされるプリチャージ制御信号ＰＲＣＨｂに応答して、プリチャージ回路Ｐ１が第２センシングノードＳＳ０を電圧ＶＳＳレベルにプリチャージする。この際、Ｘデコーダ１３０がメモリセルアレイ１１０のワードライン（図示せず）のいずれか一つにバイアス電圧を印加する。その後、ビットライン選択信号ＢＳＬｅ１１〜ＢＳＬｅ１４が一つずつ次々と連続してイネーブルされるか、あるいはビットライン選択信号ＢＬＳｏ１１〜ＢＳＬｏ１４が一つずつ次々と連続してイネーブルされる。また、ビットライン選択信号ＢＳＬｅ１１〜ＢＬＳｅ１４のいずれか一つがイネーブルされるとき、残りのビットライン選択信号は全てディスエーブルされる。これと同様に、ビットライン選択信号ＢＳＬｏ１１〜ＢＳＬｏ１４のいずれか一つがイネーブルされるとき、残りのビットライン選択信号は全てディスエーブルされる。
【００３５】
例えば、ビットライン選択信号ＢＳＬｅ１１〜ＢＳＬｅ１４が一つずつ次々と連続してイネーブルされるとき、ビットライン選択回路ＢＳ１〜ＢＳ４の各ＮＭＯＳトランジスタＮ１が一つずつ次々と連続してターンオンされ、ビットラインＢＬｅ１１〜ＢＬｅ１４を一つずつ次々と連続して第１センシングノードＦＳ１〜ＦＳ４にそれぞれ連結する。より詳しくは、ビットライン選択信号ＢＳＬｅ１１〜ＢＳＬｅ１４がＢＳＬｅ１４→ＢＳＬｅ１３→ＢＳＬｅ１２→ＢＳＬｅ１１の順序で一つずつイネーブルされる。したがって、ビットラインＢＬｅ１４が第１センシングノードＦＳ４に連結された後、さらに分離されるとき、ビットラインＢＬｅ１３が第１センシングノードＦＳ３に連結される。また、ビットラインＢＬｅ１３が第１センシングノードＦＳ３から分離されるとき、ビットラインＢＬｅ１２が第１センシングノードＦＳ２に連結される。その後、ビットラインＢＬｅ１２が第１センシングノードＦＳ２から分離されるとき、ビットラインＢＬｅ１１が第１センシングノードＦＳ１に連結される。
【００３６】
結局、ビットラインＢＬｅ１１〜ＢＬｅ１４からの読出しデータＲＤ１〜ＲＤ４が第１スイッチＦＷ１〜ＦＷ４をそれぞれ介して、ＲＤ４、ＲＤ３、ＲＤ２、ＲＤ１の順序で次々と連続してに第２センシングノードＳＳ０に伝達される。この際、ラッチ制御信号ＬＣＨがイネーブルされると、センシング回路１４０がラッチ制御信号ＬＣＨに応答してイネーブルされる。センシング回路１４０は、読出しデータＲＤ４、ＲＤ３、ＲＤ２、ＲＤ１によって次々と連続して変更される第２センシングノードの電圧をセンシングし、そのセンシングデータＳＱ３ｂ、ＳＱ３ｂ、ＳＱ２ｂ、ＳＱ１ｂを次々と連続して発生する。
【００３７】
一方、Ｙデコーダ１２０の伝送制御部１２１が読出し命令ＲＥＡＤに応答して、第１設定時間にイネーブル制御信号ＥＮ１をディスエーブル状態に維持する。ここで、第１設定時間は、ページバッファ回路ＰＢ１がセンシングデータＳＱ１ｂ〜ＳＱ４ｂを全て記憶するのにかかる時間である。その結果、第１設定時間にＹデコーダ１２０の入出力制御部ＣＵ１がディスエーブルされ、入出力制御部ＹＧＳ１をディスエーブル状態に維持する。結局、第１設定時間にＹゲート回路ＹＧ１が内部入出力ラインＩＩＯ１をデータ入出力ラインＤＩＯから分離する。
【００３８】
また、第２設定時間の間、伝送制御部１２１は、伝送制御信号ＴＣＬ１のビットＴ１１〜Ｔ１４の中でも第１ビットＴ１１の論理値を「１」に維持し、ビットＴ１４、Ｔ１３、Ｔ１２の論理値を一つずつ次々と連続して第３設定時間に「１」にそれぞれ変更させる。すなわち、ビットＴ１２〜Ｔ１４のいずれか一つが論理「１」になるとき、残りのビットは論理「０」になる。第２設定時間は、ページバッファ回路ＰＢ１がセンシングデータＳＱ２ｂ〜ＳＱ４ｂを記憶するのにかかる時間である。伝送制御部１２１は、クロック信号ＣＬＫのサイクル数によって第１〜第３設定時間をそれぞれ認識することができる。
【００３９】
第１ビットＴ１１に応答して、パス回路ＰＡ１が第２設定時間にラッチ回路ＬＡ１を内部入出力ラインＩＩＯ１に連結する。ラッチ回路ＬＡ１は、センシングデータＳＱ４ｂ、ＳＱ３ｂ、ＳＱ２ｂを順次連続してラッチし、そのラッチされたデータＳＱ４、ＳＱ３、ＳＱ２を順次連続してラッチし、そのラッチされたデータＳＱ４、ＳＱ３、ＳＱ２を次々と連続して出力する。ラッチされたデータＳＱ４、ＳＱ３、ＳＱ２は、パス回路ＰＡ１によって内部入出力ラインＩＩＯ１に次々と連続して伝達される。ラッチ回路ＬＡ１がラッチされたデータＳＱ４を内部入出力ラインＩＩＯ１に出力するとき、ビットＴ１４の論理値が「１」なので、ビットＴ１４に応答して、パス回路ＰＡ４が第３設定時間にラッチ回路ＬＡ４を内部入出力ラインＩＩＯ１に連結する。ラッチ回路ＬＡ４は、内部入出力ラインＩＩＯ１を介して受信されるラッチされたデータＳＱ４をラッチする。その後、パス回路ＰＡ３、ＰＡ２とラッチ回路ＬＡ３、ＬＡ２もパス回路ＰＡ４およびラッチ回路ＬＡ４と同様に動作する。その結果、ラッチ回路ＬＡ３がラッチされたデータＳＱ３をラッチし、ラッチ回路ＬＡ２がラッチされたデータＳＱ２をラッチする。また、ラッチ回路ＬＡ１が最後のセンシングデータＳＱ１ｂをラッチするとき、伝送制御部１２１がビットＴ１１〜Ｔ１４の論理値を全て「０」に維持する。その結果、パス回路ＰＡ１〜ＰＡ４がラッチ回路ＬＡ１〜ＬＡ４を内部入出力ラインＩＩＯ１から分離する。
【００４０】
その後、伝送制御部１２１がイネーブル制御信号ＥＮ１をアクティブレベルにし、ビットＴ１１〜Ｔ１４の論理値を順次連続して第３設定時間の間「１」に変更する。その結果、パス回路ＰＡ１〜ＰＡ４によってラッチ回路ＬＡ１〜ＬＡ４が一つずつ続いて内部入出力ラインＩＩ０１に連結される。したがって、ラッチ回路ＬＡ１〜ＬＡ４がラッチされたデータＳＱ１〜ＳＱ４を一つずつ順次続いて内部入出力ラインＩＩＯ１に出力する。一方、イネーブル制御信号ＥＮ１がアクティブレベルになるので、入出力制御部ＣＵ１がイネーブル制御信号ＥＮ１に応答してイネーブルされる。入出力制御部ＣＵ１は、カラムアドレス信号ＣＡＤＤ１のビットＡ０、Ａ１とビットＴ１１〜Ｔ１４に応答して、入出力制御信号ＹＧＳ１を出力する。この際、ビットＴ１１〜Ｔ１４のいずれか一つの論理値が「１」に変更される度に、入出力制御部ＣＵ１が入出力制御信号ＹＧＳ１をイネーブルさせる。結局、ラッチされたデータＳＱ１〜ＳＱ４が一つずつ次々と続いて内部入出力ラインＩＩＯ１に伝達される間、入出力制御信号ＹＧＳ１に応答して、Ｙゲート回路ＹＧ１が内部入出力ラインＩＩＯ１をデータ入出力ラインＤＩＯに連結する。したがって、ラッチされたデータＳＱ１〜ＳＱ４がデータ入出力ラインＤＩＯに伝達される。
【００４１】
次に、フラッシュメモリ装置１００のプログラム動作について説明する。図３を参照すると、プログラム動作の際に、読出し制御信号ＲＣＴＬとラッチ制御信号ＬＣＨがディスエーブルされる。その結果、第１スイッチＦＷ１〜ＦＷ４が読出し制御信号ＲＣＴＬに応答してターンオフされ、第１センシングノードＦＳ１〜ＦＳ４を第２センシングノードＳＳ０から同時に分離する。また、ラッチ制御信号ＬＣＨに応答してセンシング回路１４０がディスエーブルされる。
【００４２】
また、伝送制御部１２１がイネーブル制御信号ＥＮ１をアクティブレベルにし、ビットＴ１１〜Ｔ１４の論理値を順次連続して第３設定時間の間「１」に変更させる。その結果、パス回路ＰＡ１〜ＰＡ４によってラッチ回路ＬＡ１〜ＬＡ４が一つずつ次々と続いて内部入出力ラインＩＩＯ１に連結される。
【００４３】
一方、イネーブル制御信号ＥＮがアクティブレベルになるので、入出力制御部ＣＵ１がイネーブルされる。入出力制御部ＣＵ１は、ビットＡ０、Ａ１とビットＴ１１〜Ｔ１４に応答して、入出力制御信号ＹＧＳ１を出力する。この際、ビットＴ１１〜Ｔ１４のいずれか一つの論理値が「１」に変更される度に、入出力制御部ＣＵ１が入出力制御信号ＹＧＳ１をイネーブルさせる。入出力制御信号ＹＧＳ１に応答して、Ｙゲート回路ＹＧ１が内部入出力ラインＩＩＯ１をデータ入出力ラインＤＩＯに連結する。その結果、データ入出力ラインＤＩＯに順次続いて入力されるプログラムデーアＰＱ１〜ＰＱ４がＹゲート回路ＹＧ１を介して内部入出力ラインＩＩＯ１に次々と連続して伝達される。
【００４４】
パス回路ＰＡ１〜ＰＡ４によってラッチ回路ＬＡ１〜ＬＡ４が一つずつ順次続いて内部入出力ラインＩＩＯ１に連結されるとき、ラッチ回路ＬＡ１〜ＬＡ４は、内部入出力ラインＩＩＯ１を介して受信されるプログラムデータＰＱ１〜ＰＱ４をそれぞれラッチする。すなわち、ラッチ回路ＬＡがプログラムデータＰＱ１をラッチし、ラッチ回路ＬＡ２がプログラムデータＰＱ２をラッチする。また、ラッチ回路ＬＡ３がプログラムデータＰＱ３をラッチし、ラッチ回路ＬＡ４がプログラムデータＰＱ４をラッチする。
【００４５】
その後、伝送制御部１２１がイネーブル制御信号ＥＮ１を非アクティブレベルに維持し、ビットＴ１１〜Ｔ１４の論理値を全て「０」に維持する。その結果、入出力制御部ＣＵ１が入出力制御信号ＹＧＳ１をディスエーブルさせ、Ｙゲート回路ＹＧ１が入出力制御信号ＹＧＳ１に応答して内部入出力ラインＩＩＯ１をデータ入出力ラインＤＩＯから分離する。また、パス回路ＰＡ１〜ＰＡ４は、ビットＴ１１〜Ｔ１４にそれぞれ応答して、ラッチ回路ＬＡ１〜ＬＡ４を内部入出力ラインＩＩＯ１からそれぞれ分離する。
【００４６】
その次に、プログラム制御信号ＰＣＴＬがイネーブルされると、第２スイッチＳＷ１〜ＳＷ４がプログラム制御信号ＰＣＴＬに応答して同時にターンオンされ、ラッチ回路ＬＡ１〜ＬＡ４を第１センシングノードＦＳ１〜ＦＳ４にそれぞれ連結する。その結果、ラッチ回路ＬＡ１〜ＬＡ４がそれぞれラッチしたプログラムデータＰＱ１〜ＰＱ４が第１センシングノードＦＳ１〜ＦＳ４にそれぞれ伝達される。
【００４７】
この際、ビットライン選択信号ＢＳＬｅ１１〜ＢＳＬｅ１４が同時にイネーブルされるか、またはビットライン選択信号ＢＳＬｏ１１〜ＢＳＬｏ１４が同時にイネーブルされる。例えば、ビットライン選択信号ＢＳＬｅ１１〜ＢＳＬｅ１４が同時にイネーブルされるとき、プログラムデータＰＱ１〜ＰＱ４がビットラインＢＬｅ１１〜ＢＬｅ１４にそれぞれ伝達される。その結果、ビットラインＢＬｅ１１〜ＢＬｅ１４に連結されたメモリセルにプログラムデータＰＱ１〜ＰＱ４がプログラムされる。
【００４８】
以上に、この発明の技術的思想について好適な実施例を具体的に説明したが、これらの実施例は、この発明を説明するためのものであって、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明はこの発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００４９】
【図１】従来のフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す回路図である。
【図２】この発明の一実施例に係るフラッシュメモリ装置を概略的に示すブロック図である。
【図３】図２に示すページバッファ回路とＹゲート回路を詳細に示す回路図である。
【図４】図２に示すＹ−デコーダを詳細に示すブロック図である。
【図５】図４に示す入出力制御部を詳細に示す回路図である。
【符号の説明】
【００５０】
１００  …  フラッシュメモリ装置
１１０  …  メモリセルアレイ
１２０  …  Ｙデコーダ
１２１  …  伝送制御部
１３０  …  Ｘデコーダ
１４０  …  センシング回路
１５１  …  第１論理回路
１５２  …  第２論理回路
ＰＢ１〜ＰＢＪ  …  ページバッファ回路
ＹＧ１〜ＹＧＪ  …  Ｙゲート回路
ＢＳ１〜ＢＳＮ  …  ビットライン選択回路
ＬＡ１〜ＬＡＮ  …  ラッチ回路
ＰＡ１〜ＰＡＮ  …  パス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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