(57)【要約】【課題】  半導体装置およびその製造方法に関し、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を実現することができる。【解決手段】  半導体基板上に素子を配置してなるチップ内部素子領域と、チップ内部素子領域を包囲して半導体基板上に環状のシールリング２を形成してなるチップ周辺領域とからなり、シールリング２は、環状の溝部に金属を埋め込んで形成された環状の金属壁１４（ｂ）と、金属壁１４（ｂ）の幅より広い幅で金属壁上面を覆った環状のシリコン窒化膜１５（ｂ）と、シリコン窒化膜上面を覆った環状のメタルパッド層１６（ｂ）とを備えている。【選択図】  図３
2006269519.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、
前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の金属壁と、前記金属壁の幅より広い幅で前記金属壁上面を覆った環状のシリコン窒化膜と、前記シリコン窒化膜上面を覆った環状のメタルパッド層とを備えていることを特徴とする半導体装置。
【請求項２】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、
前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の第１の金属壁と、前記第1の金属壁上に導通するように形成された環状の第１のメタルパッド層と、前記第１のメタルパッド層上に接し前記第１の金属壁の幅より広い幅で形成された環状のシリコン窒化膜と、前記シリコン窒化膜上に接し前記第１の金属壁の幅より広い幅で形成された環状の第２のメタルパッド層とを備え、
前記第２のメタルパッド層は、環状の第２の金属壁を介して、前記第２のメタルパッド層より高い位置に形成された環状の第３のメタルパッド層と導通していることを特徴とする半導体装置。
【請求項３】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、
前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の第１の金属壁と、前記第1の金属壁上に導通するように形成された環状の第１のメタルパッド層と、前記第１のメタルパッド層上に接し前記第１の金属壁の幅より広い幅で形成された環状の高誘電体膜と、前記高誘電体膜上に接し前記第１の金属壁の幅より広い幅で形成された環状の第２のメタルパッド層とを備え、
前記第１のメタルパッド層の幅は、前記第２のメタルパッド層の幅より広く形成され、前記第１のメタルパッド層は、環状の第２の金属壁を介して、前記第２のメタルパッド層より高い位置に形成された環状の第３のメタルパッド層と導通していることを特徴とする半導体装置。
【請求項４】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、
前記シールリングは、絶縁膜に設けた環状の溝部に金属を埋め込んで形成された環状の金属壁と、前記溝部と前記金属壁の間に形成され前記溝部上端で前記絶縁膜上に延長するように形成された環状のメタル層と、前記メタル層上に接し前記メタル層より狭く前記金属壁より広い幅で前記金属壁上面を覆って形成された環状の高誘電体膜と、前記高誘電体膜を覆った環状のメタルパッド層とを備え、
前記金属壁は、前記メタル層を介して、前記メタルパッド層と導通していることを特徴とする半導体装置。
【請求項５】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、
前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の第１の金属壁と、前記第１の金属壁上に導通するように形成された環状の第１のメタルパッド層と、前記第１のメタルパッド層上に接し前記第1のメタルパッド層より狭く前記第１の金属壁より広い幅で前記第１のメタルパッド層上面を覆って形成された環状の高誘電体膜と、前記高誘電体膜を覆った環状の第２のメタルパッド層とを備え、
前記第１のメタルパッド層と前記第２のメタルパッド層は接して導通し、
前記第２のメタルパッド層は、環状の第２の金属壁を介して、前記第２のメタルパッド層より高い位置に形成された環状の第３のメタルパッド層と導通していることを特徴とする半導体装置。
【請求項６】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成する工程と、前記チップ周辺領域の前記絶縁膜に環状溝を形成する工程と、前記環状溝に金属を埋め込んで環状の金属壁を形成する工程と、前記半導体基板全面にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状のシリコン窒化膜を形成する工程と、前記半導体基板全面に配線膜を堆積する工程と、前記配線膜をエッチングして前記チップ周辺領域の前記シリコン窒化膜上に環状のメタルパッド層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成する工程と、前記チップ周辺領域の前記絶縁膜に環状溝を形成する工程と、前記環状溝に金属を埋め込んで環状の金属壁を形成する工程と、前記半導体基板全面に第１の配線膜を堆積した後、シリコン窒化膜を堆積し、続いて第２の配線膜を堆積する工程と、前記第２の配線膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状の第２のメタルパッド層を形成する工程と、前記シリコン窒化膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状のシリコン窒化膜を形成する工程と、前記第１の配線膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状の第１のメタルパッド層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記シリコン窒化膜のエッチングと前記第１の配線膜のエッチングを同時に実施することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、
前記半導体基板上に第１の絶縁膜を形成する工程と、前記チップ周辺領域の前記第１の絶縁膜に第１の環状溝を形成する工程と、前記第１の環状溝に金属を埋め込んで環状の第１の金属壁を形成する工程と、前記半導体基板全面に第１の配線膜を堆積した後、高誘電体膜を堆積し、続いて第２の配線膜を堆積する工程と、前記第２の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の第２のメタルパッド層を形成する工程と、前記高誘電体膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の高誘電体膜を形成する工程と、前記第１の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で、かつ前記第２のメタルパッド層の幅より広く配置した環状の第１のメタルパッド層を形成する工程と、前記半導体基板上に第２の絶縁膜を形成する工程と、前記チップ周辺領域の前記第２のメタルパッド層から離れた前記第１のメタルパッド層上で、前記第２の絶縁膜に第２の環状溝を形成する工程と、前記第２の環状溝に金属を埋め込んで環状の第２の金属壁を形成する工程と、前記半導体基板全面に第３の配線膜を堆積する工程と、前記第３の配線膜をエッチングして前記チップ周辺領域の前記第２の金属壁上に第３のメタルパッド層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記高誘電体膜のエッチングと前記第１の配線膜のエッチングを同時に実施することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成する工程と、前記チップ周辺領域の前記絶縁膜に環状溝を形成する工程と、前記環状溝内から前記絶縁膜上に渡ってメタルを形成し、前記環状溝に金属を埋め込んで環状の金属壁を形成する工程と、前記半導体基板全面に高誘電体膜を堆積する工程と、前記高誘電体膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状の高誘電体膜を形成する工程と、前記半導体基板全面に配線膜を堆積する工程と、前記配線膜をエッチングして前記チップ周辺領域の前記高誘電体膜上に環状のメタルパッド層を形成する工程と、前記メタルをエッチングして前記溝部上端で前記絶縁膜上に延長するように環状のメタル層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、
前記半導体基板上に第１の絶縁膜を形成する工程と、前記チップ周辺領域の前記第１の絶縁膜に第１の環状溝を形成する工程と、前記第１の環状溝に金属を埋め込んで環状の第１の金属壁を形成する工程と、前記半導体基板全面に第１の配線膜を堆積した後、高誘電体膜を堆積する工程と、前記高誘電体膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の高誘電体膜を形成する工程と、前記半導体基板全面に第２の配線膜を堆積する工程と、前記第２の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の第２のメタルパッド層を形成する工程と、前記第１の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の第１のメタルパッド層を形成する工程と、前記半導体基板上に第２の絶縁膜を形成する工程と、前記チップ周辺領域の前記第２のメタルパッド層上で、前記第２の絶縁膜に第２の環状溝を形成する工程と、前記第２の環状溝に金属を埋め込んで環状の第２の金属壁を形成する工程と、前記半導体基板全面に第３の配線膜を堆積する工程と、前記第３の配線膜をエッチングして前記チップ周辺領域の前記第２の金属壁上に第３のメタルパッド層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にチップ内部素子領域への水分や湿気などの浸透を防止するためにチップ周辺に設けたシールリングに関する。
【背景技術】
【０００２】
従来、半導体装置の製造工程において、ウエハをチップ状態にダイシングした際、ダイシングされたチップ断面から大気中やダイシング中の水分が浸透し、内部素子の性能が劣化するという問題があった。そこで、チップ内部素子領域への水分や湿気などの浸透を防止するために、通常シールリングと呼ばれる水分が浸透しない膜構造を、チップ周辺領域に環状に配置してチップ内部素子領域を取り囲む手法が採用されている（例えば、特許文献１参照）。
【０００３】
ところで、近年の半導体集積回路装置の高機能化および高速化に伴って、ＭＩＭ容量を用いた集積回路の開発が進んでいる。このＭＩＭ容量を搭載した従来の半導体装置をシールリングも含めて、図３２ないし図３７に示す。
【０００４】
図３２は従来例の半導体装置においてチップ周辺領域のシールリングを含んだ平面図、図３３は図３２のXXXIII部分の拡大図、図３４は図３２のXXXIV-XXXIV断面図である。
【０００５】
図３２ないし図３４において、１０１はスクライブライン、１０２はシールリング、１０３はＭＩＭ容量、１０４はシリコン基板、１０５はＰ+拡散層、１０６はフィールド酸化膜、１０７は層間絶縁膜、１０８は第１環状壁、１０９（ａ）は第１層目配線、１０９（ｂ）は第１環状パッド、１１０は層間絶縁膜、１１１は第２環状壁、１１２（ａ）は第２層目配線、１１２（ｂ）は第２環状パッド、１１３は層間絶縁膜、１１４（ａ）はヴィアホール、１１４（ｂ）は第３環状壁、１１５はシリコン窒化膜、１１６（ａ）は第３層目配線、１１６（ｂ）は第３環状パッド、１１７はシリコン窒化保護膜である。
【０００６】
図３５は他の従来例の半導体装置においてチップ周辺領域のシールリングを含んだ平面図、図３６は図３５のXXXVI部分の拡大図、図３７は図３５のXXXVII-XXXVII断面図である。
【０００７】
図３５ないし図３７において、１１８はＭＩＭ上部電極用メタルであり、その他、図３２ないし図３４と同一部分には同一符号を付す。
【０００８】
これら図３２ないし図３７に示す従来例の半導体装置において、チップ内部素子領域にはＭＩＭ容量１０３が形成され、チップ周辺領域には環状壁１０８、１１１、１１４（ｂ）と環状パッド１０９（ｂ）、１１２（ｂ）、１１６（ｂ）が繰り返して形成され、チップ内部素子領域を取り囲んでいる。この環状壁１０８、１１１、１１４（ｂ）と環状パッド１０９（ｂ）、１１２（ｂ）、１１６（ｂ）の積層構造により、チップ内部素子領域への水分や湿気の浸透を防止するためのシールリングを構成している。
【特許文献１】特開平８−３７２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、図３２ないし図３７に示した半導体装置において、シールリング１０２のプラグは、チップ内部素子領域を取り囲んだ形で溝型に形成されているため、円柱状のヴィアホール部に比べて体積が大きく、タングステン等の導電性膜の埋め込み量が不足し、窪みが発生し易い。
【００１０】
このため、ＭＩＭ容量を形成する際に、シールリング１０２の第２環状パッド１１２（ｂ）や第３環状壁１１４（ｂ）の窪み上に堆積したシリコン窒化膜等の容量誘電膜１１５や電極用のメタル膜１１８を取り除くエッチング工程において、前記窪み部にシリコン窒化膜残渣１１５’やＭＩＭ上部電極用メタル残渣１１８’が発生し、パーティクル源になるという問題があった。
【００１１】
したがって、本発明は、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る第１の半導体装置は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の金属壁と、前記金属壁の幅より広い幅で前記金属壁上面を覆った環状のシリコン窒化膜と、前記シリコン窒化膜上面を覆った環状のメタルパッド層とを備えていることを特徴とする。
【００１３】
本発明に係る第２の半導体装置は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の第１の金属壁と、前記第1の金属壁上に導通するように形成された環状の第１のメタルパッド層と、前記第１のメタルパッド層上に接し前記第１の金属壁の幅より広い幅で形成された環状のシリコン窒化膜と、前記シリコン窒化膜上に接し前記第１の金属壁の幅より広い幅で形成された環状の第２のメタルパッド層とを備え、前記第２のメタルパッド層は、環状の第２の金属壁を介して、前記第２のメタルパッド層より高い位置に形成された環状の第３のメタルパッド層と導通していることを特徴とする。
【００１４】
本発明に係る第３の半導体装置は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の第１の金属壁と、前記第1の金属壁上に導通するように形成された環状の第１のメタルパッド層と、前記第１のメタルパッド層上に接し前記第１の金属壁の幅より広い幅で形成された環状の高誘電体膜と、前記高誘電体膜上に接し前記第１の金属壁の幅より広い幅で形成された環状の第２のメタルパッド層とを備え、前記第１のメタルパッド層の幅は、前記第２のメタルパッド層の幅より広く形成され、前記第１のメタルパッド層は、環状の第２の金属壁を介して、前記第２のメタルパッド層より高い位置に形成された環状の第３のメタルパッド層と導通していることを特徴とする。
【００１５】
本発明に係る第４の半導体装置は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、前記シールリングは、絶縁膜に設けた環状の溝部に金属を埋め込んで形成された環状の金属壁と、前記溝部と前記金属壁の間に形成され前記溝部上端で前記絶縁膜上に延長するように形成された環状のメタル層と、前記メタル層上に接し前記メタル層より狭く前記金属壁より広い幅で前記金属壁上面を覆って形成された環状の高誘電体膜と、前記高誘電体膜を覆った環状のメタルパッド層とを備え、前記金属壁は、前記メタル層を介して、前記メタルパッド層と導通していることを特徴とする。
【００１６】
本発明に係る第５の半導体装置は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置であって、前記シールリングは、環状の溝部に金属を埋め込んで形成された環状の第１の金属壁と、前記第１の金属壁上に導通するように形成された環状の第１のメタルパッド層と、前記第１のメタルパッド層上に接し前記第1のメタルパッド層より狭く前記第１の金属壁より広い幅で前記第１のメタルパッド層上面を覆って形成された環状の高誘電体膜と、前記高誘電体膜を覆った環状の第２のメタルパッド層とを備え、前記第１のメタルパッド層と前記第２のメタルパッド層は接して導通し、前記第２のメタルパッド層は、環状の第２の金属壁を介して、前記第２のメタルパッド層より高い位置に形成された環状の第３のメタルパッド層と導通していることを特徴とする。
【００１７】
本発明の半導体装置によると、窪み部が発生する環状の金属壁やメタルパッド層の上面を、シリコン窒化膜，高誘電体膜，メタルパッド層で覆うことにより、環状の金属壁やメタルパッド層の窪み部にエッチング残渣が発生するのを防止して、安定したシールリング構造を実現することができる。
【００１８】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記チップ周辺領域の前記絶縁膜に環状溝を形成する工程と、前記環状溝に金属を埋め込んで環状の金属壁を形成する工程と、前記半導体基板全面にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状のシリコン窒化膜を形成する工程と、前記半導体基板全面に配線膜を堆積する工程と、前記配線膜をエッチングして前記チップ周辺領域の前記シリコン窒化膜上に環状のメタルパッド層を形成する工程とを含むことを特徴とする。
【００１９】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記チップ周辺領域の前記絶縁膜に環状溝を形成する工程と、前記環状溝に金属を埋め込んで環状の金属壁を形成する工程と、前記半導体基板全面に第１の配線膜を堆積した後、シリコン窒化膜を堆積し、続いて第２の配線膜を堆積する工程と、前記第２の配線膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状の第２のメタルパッド層を形成する工程と、前記シリコン窒化膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状のシリコン窒化膜を形成する工程と、前記第１の配線膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状の第１のメタルパッド層を形成する工程とを含むことを特徴とする。
【００２０】
前記シリコン窒化膜のエッチングと前記第１の配線膜のエッチングを同時に実施してもよい。
【００２１】
本発明に係る第３の半導体装置の製造方法は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、前記半導体基板上に第１の絶縁膜を形成する工程と、前記チップ周辺領域の前記第１の絶縁膜に第１の環状溝を形成する工程と、前記第１の環状溝に金属を埋め込んで環状の第１の金属壁を形成する工程と、前記半導体基板全面に第１の配線膜を堆積した後、高誘電体膜を堆積し、続いて第２の配線膜を堆積する工程と、前記第２の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の第２のメタルパッド層を形成する工程と、前記高誘電体膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の高誘電体膜を形成する工程と、前記第１の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で、かつ前記第２のメタルパッド層の幅より広く配置した環状の第１のメタルパッド層を形成する工程と、前記半導体基板上に第２の絶縁膜を形成する工程と、前記チップ周辺領域の前記第２のメタルパッド層から離れた前記第１のメタルパッド層上で、前記第２の絶縁膜に第２の環状溝を形成する工程と、前記第２の環状溝に金属を埋め込んで環状の第２の金属壁を形成する工程と、前記半導体基板全面に第３の配線膜を堆積する工程と、前記第３の配線膜をエッチングして前記チップ周辺領域の前記第２の金属壁上に第３のメタルパッド層を形成する工程とを含むことを特徴とする。
【００２２】
前記高誘電体膜のエッチングと前記第１の配線膜のエッチングを同時に実施してもよい。
【００２３】
本発明に係る第４の半導体装置の製造方法は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記チップ周辺領域の前記絶縁膜に環状溝を形成する工程と、前記環状溝内から前記絶縁膜上に渡ってメタルを形成し、前記環状溝に金属を埋め込んで環状の金属壁を形成する工程と、前記半導体基板全面に高誘電体膜を堆積する工程と、前記高誘電体膜をエッチングして前記チップ周辺領域に前記金属壁の幅より拡張した幅で環状の高誘電体膜を形成する工程と、前記半導体基板全面に配線膜を堆積する工程と、前記配線膜をエッチングして前記チップ周辺領域の前記高誘電体膜上に環状のメタルパッド層を形成する工程と、前記メタルをエッチングして前記溝部上端で前記絶縁膜上に延長するように環状のメタル層を形成する工程とを含むことを特徴とする。
【００２４】
本発明に係る第５の半導体装置の製造方法は、半導体基板上に素子を配置してなるチップ内部素子領域と、前記チップ内部素子領域を包囲して前記半導体基板上に環状のシールリングを形成してなるチップ周辺領域とからなる半導体装置の製造方法であって、前記半導体基板上に第１の絶縁膜を形成する工程と、前記チップ周辺領域の前記第１の絶縁膜に第１の環状溝を形成する工程と、前記第１の環状溝に金属を埋め込んで環状の第１の金属壁を形成する工程と、前記半導体基板全面に第１の配線膜を堆積した後、高誘電体膜を堆積する工程と、前記高誘電体膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の高誘電体膜を形成する工程と、前記半導体基板全面に第２の配線膜を堆積する工程と、前記第２の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の第２のメタルパッド層を形成する工程と、前記第１の配線膜をエッチングして前記チップ周辺領域に前記第１の金属壁の幅より拡張した幅で環状の第１のメタルパッド層を形成する工程と、前記半導体基板上に第２の絶縁膜を形成する工程と、前記チップ周辺領域の前記第２のメタルパッド層上で、前記第２の絶縁膜に第２の環状溝を形成する工程と、前記第２の環状溝に金属を埋め込んで環状の第２の金属壁を形成する工程と、前記半導体基板全面に第３の配線膜を堆積する工程と、前記第３の配線膜をエッチングして前記チップ周辺領域の前記第２の金属壁上に第３のメタルパッド層を形成する工程とを含むことを特徴とする。
【００２５】
本発明の半導体装置の製造方法によると、窪み部が発生する環状の金属壁やメタルパッド層の上面を覆ったシリコン窒化膜，高誘電体膜，メタルパッド層をエッチングにより除去しないため、環状の金属壁やメタルパッド層の窪み部にエッチング残渣が発生するのを防止して、安定したシールリング構造を実現することができる。
【００２６】
また、シリコン窒化膜あるいは高誘電体膜のエッチングと、第１の配線膜のエッチングを同時に実施することで、製造工程数の削減を図ることができる。
【発明の効果】
【００２７】
本発明の半導体装置およびその製造方法によると、窪み部が発生する環状の金属壁やメタルパッド層の上面を覆ったシリコン窒化膜，高誘電体膜，メタルパッド層をエッチングにより除去しないため、環状の金属壁やメタルパッド層の窪み部にエッチング残渣が発生せず、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を実現することができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１ないし図３を参照しながら説明する。図１は半導体装置を示す平面図、図２は図１のII部分の拡大図、図３は図１のIII-III断面図である。
【００２９】
図１ないし図３において、１はスクライブライン、２はシールリング、３はＭＩＭ容量である。チップ内部素子領域にはＭＩＭ容量３が形成され、チップ周辺領域には環状壁８，１１，１４（ｂ）と環状パッド９（ｂ），１２（ｂ），１６（ｂ）が繰り返して形成され、さらに、環状壁１４（ｂ）より幅広い環状のシリコン窒化膜１５（ｂ）が、環状壁１４（ｂ）の上部に接して形成されている。このチップ周辺領域の構造により、チップ内部素子領域を取り囲み、チップ内部素子領域への水分や湿気の浸透を防止するためのシールリング２を構成している。なお、請求項１，６が第１の実施形態に相当し、請求項１，６における環状の金属壁が環状壁１４（ｂ）、環状のシリコン窒化膜がシリコン窒化膜１５（ｂ）、環状のメタルパッド層が環状パッド１６（ｂ）に対応する。
【００３０】
シールリング２のプラグは、チップ内部素子領域を取り囲んだ形で溝型に形成するため、円柱状のヴィアホールに比べて体積が大きく、タングステン等の導電性膜の埋め込み量が不足し、窪みが発生しやすい。環状壁１４（ｂ）上の窪み部に成膜したシリコン窒化膜１５（ｂ）を、シールリングとして配置することにより、シリコン窒化膜を除去した場合に窪み部にエッチング残渣が発生するのを防止し、安定したシールリング構造を実現している。
【００３１】
上記の構成は、環状壁８または環状壁１１の上部に接して前記シリコン窒化膜を形成するような場合についても有効である。
【００３２】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図４ないし図６を用いて説明する。図４ないし図６は、図１のIII-III断面における製造工程を示す断面図である。
【００３３】
まず、図４に示す製造工程について説明する。シリコン基板４上にフィールド酸化膜６を熱酸化により形成する。その後、所望の半導体形成工程を経てトランジスタ等の素子をチップ内部素子領域に形成し、Ｐ+拡散層５を形成する。その後、層間絶縁膜７を堆積した後、８５０℃、Ｎ2雰囲気で約６０分間熱処理する。本実施形態では、層間絶縁膜７は、膜厚１００ｎｍの酸化シリコン膜上にボロン（４．５重量％）とリン（５重量％）を含んだ膜厚７００ｎｍの酸化シリコン膜を堆積して形成した。
【００３４】
次に、チップ内部素子領域において、層間絶縁膜７を貫通してシリコン基板４と導通するとコンタクトホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第１の環状溝を形成する。そして、前記コンタクトホールおよび前記第１の環状溝の双方にタングステンを埋め込んで、コンタクトプラグ（図示せず）と第１環状壁８を形成する。
【００３５】
次に、第１の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第１層目配線９（ａ）と第１環状パッド９（ｂ）を同時に形成する。
【００３６】
次に、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１０を形成する。
【００３７】
次に、チップ内部素子領域において、層間絶縁膜１０を貫通して第１層目配線９（ａ）と導通するための第１のヴィアホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第２の環状溝を形成する。そして、前記第１のヴィアホールおよび前記第２の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ（図示せず）と第２環状壁１１を形成する。
【００３８】
次に、第２の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第２層目配線１２（ａ）と第２環状パッド１２（ｂ）を同時に形成する。
【００３９】
次に、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１３を形成する。
【００４０】
次に、チップ内部素子領域において、層間絶縁膜１３を貫通して第２層目配線１２（ａ）と導通するための第２のヴィアホールを形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第３の環状溝を形成する。そして、前記第２のヴィアホールおよび前記第３の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ１４（ａ）と第３環状壁１４（ｂ）を形成する。
【００４１】
上記タングステンを埋め込む方法として、タングステンをＣＶＤ法により全面に堆積した後、そのままエッチングする方法を用いた。
【００４２】
次に、図５に示すように、チップ内部素子領域におけるＭＩＭ容量３の形成部分において、フォトレジストをマスクとするエッチングにより、層間絶縁膜１３をエッチングして開口する。続いて、ＣＶＤ法によりＭＩＭ容量３の誘電膜となるシリコン窒化膜を堆積し、フォトレジストをマスクとするエッチングにより、シリコン窒化膜１５（ａ）と環状のシリコン窒化膜１５（ｂ）を同時に形成する。
【００４３】
次に、図６に示すように、第３の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第３層目配線１６（ａ）と第３環状パッド１６（ｂ）を同時に形成する。最後に、保護膜として、シリコン窒化保護膜１７を全面に堆積する。
【００４４】
このように構成された半導体装置およびその製造方法によると、窪み部が発生する第３環状壁１４（ｂ）の上面をシリコン窒化膜１５（ｂ）にて覆い、当該部分はエッチングにより除去しないため、第３環状壁１４（ｂ）の窪み部にエッチング残渣が発生せず、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を実現することができる。
【００４５】
また、第３環状壁１４（ｂ）の窪み部を覆うシリコン窒化膜１５（ｂ）を、誘電膜となるシリコン窒化膜１５（ａ）と同時に形成でき、製造工程が増加することなくエッチング残渣の発生を防止できる。
【００４６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について、図７ないし図９を参照しながら説明する。図７は半導体装置を示す平面図、図８は図７のVIII部分の拡大図、図９は図７のIX-IX断面図である。
【００４７】
図７ないし図９において、チップ内部素子領域にはＭＩＭ容量３が形成され、チップ周辺領域には環状壁８，１１，１４（ｂ）と環状パッド９（ｂ），１２（ｂ），１６（ｂ）が繰り返して形成され、環状壁１１より幅広い環状のシリコン窒化膜１５（ｂ）が環状パッド１２（ｂ）の上部に接して形成され、続いて環状壁１１より幅広い環状のメタル１８（ｂ）がシリコン窒化膜１５（ｂ）の上部に接して形成されている。このチップ周辺領域の構造により、チップ内部素子領域を取り囲み、チップ内部素子領域への水分や湿気の浸透を防止するためのシールリング２を構成している。なお、請求項２，７，８が第２の実施形態に相当し、請求項２，７，８における環状の第１の金属壁が環状壁１１、環状の第１のメタルパッド層が環状パッド１２（ｂ）、環状のシリコン窒化膜がシリコン窒化膜１５（ｂ）、環状の第２のメタルパッド層が環状のメタル１８（ｂ）、環状の第２の金属壁が環状壁１４（ｂ）、環状の第３のメタルパッド層が環状パッド１６（ｂ）に対応する。
【００４８】
シールリング２のプラグは、チップ内部素子領域を取り囲んだ形で溝型に形成するため、円柱状のヴィアホールに比べて体積が大きく、タングステン等の導電性膜の埋め込み量が不足し、窪みが発生しやすい。環状パッド１２（ｂ）上の窪み部に成膜したシリコン窒化膜１５（ｂ）およびメタル１８（ｂ）を、シールリングとして配置することにより、メタルおよびシリコン窒化膜を除去した場合に窪み部にエッチング残渣が発生するのを防止し、安定したシールリング構造を実現している。
【００４９】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について、図１０ないし図１３を用いて説明する。図１０ないし図１３は、図７のIX-IX断面における製造工程を示す断面図である。
【００５０】
まず、図１０に示す製造工程について説明する。シリコン基板４上にフィールド酸化膜６を熱酸化により形成する。その後、所望の半導体形成工程を経てトランジスタ等の素子をチップ内部素子領域に形成し、Ｐ+拡散層５を形成する。その後、層間絶縁膜７を堆積した後、８５０℃、Ｎ2雰囲気で約６０分間熱処理する。本実施形態では、層間絶縁膜７は、膜厚１００ｎｍの酸化シリコン膜上にボロン（４．５重量％）とリン（５重量％）を含んだ膜厚７００ｎｍの酸化シリコン膜を堆積して形成した。
【００５１】
次に、チップ内部素子領域において、層間絶縁膜７を貫通してシリコン基板４と導通するとコンタクトホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２にチップ内部素子領域を取り囲んで第１の環状溝を形成する。そして、前記コンタクトホールおよび前記第１の環状溝の双方にタングステンを埋め込んで、コンタクトプラグ（図示せず）と第１環状壁８を形成する。
【００５２】
次に、第１の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第１層目配線９（ａ）と第１環状パッド９（ｂ）を同時に形成する。
【００５３】
次に、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１０を形成する。
【００５４】
次に、チップ内部素子領域において、層間絶縁膜１０を貫通して第１層目配線９（ａ）と導通するための第１のヴィアホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第２の環状溝を形成する。そして、前記第１のヴィアホールおよび前記第２の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ（図示せず）と第２環状壁１１を形成する。
【００５５】
次に、第２層目配線膜１２を堆積して、図１０に示す構造を得る。
【００５６】
次に、図１１に示すように、シリコン窒化膜を全面に堆積した後、続いてＭＩＭ容量３の上部電極用のメタルを全面に堆積する。
【００５７】
次に、フォトレジストをマスクとするエッチングにより、ＭＩＭ容量３の上部電極用のメタルをエッチングしてＭＩＭ上部電極メタル１８（ａ）を形成すると同時に、環状のメタル１８（ｂ）を形成する。次に、フォトレジストをマスクとするエッチングにより、前記シリコン窒化膜をエッチングして、シリコン窒化膜１５（ａ）および環状のシリコン窒化膜１５（ｂ）を形成する。なお、シリコン窒化膜１５（ａ）および環状のシリコン窒化膜１５（ｂ）の形状加工は、第２層目配線および第２環状パッドの形状加工で兼ねてもよい。より簡単に言うと、シリコン窒化膜１５（ａ）および環状のシリコン窒化膜１５（ｂ）は、第２層目配線および第２環状パッドのエッチングで同時に形成してもよい。
【００５８】
次に、図１２に示すように、第２層目配線１２（ａ）および第２環状パッド１２（ｂ）を形成する。続いて、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１３を形成する。
【００５９】
次に、チップ内部素子領域において、層間絶縁膜１３を貫通して第２層目配線１２（ａ）と導通するための第２のヴィアホールを形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第３の環状溝を形成する。そして、前記第２のヴィアホールおよび前記第３の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ１４（ａ）と第３環状壁１４（ｂ）を形成する。
【００６０】
上記タングステンを埋め込む方法として、タングステンをＣＶＤ法により全面に堆積した後、そのままエッチングする方法を用いた。
【００６１】
次に、図１３に示すように、第３の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第３層目配線１６（ａ）と第３環状パッド１６（ｂ）を同時に形成する。最後に、保護膜として、シリコン窒化保護膜１７を全面に堆積する。
【００６２】
このように構成された半導体装置およびその製造方法によると、窪み部が発生する第２環状パッド１２（ｂ）の上面をシリコン窒化膜１５（ｂ），環状のメタル１８（ｂ）にて覆い、当該部分はエッチングにより除去しないため、第２環状パッド１２（ｂ）の窪み部にエッチング残渣が発生せず、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を実現することができる。
【００６３】
また、第２環状パッド１２（ｂ）の窪み部を覆うシリコン窒化膜１５（ｂ），環状のメタル１８（ｂ）を、誘電膜となるシリコン窒化膜１５（ａ），ＭＩＭ上部電極メタル１８（ａ）と同時に形成でき、製造工程が増加することなくエッチング残渣の発生を防止できる。
【００６４】
さらに、シリコン窒化膜１５のエッチングと、配線膜１８のエッチングを同時に実施することで、製造工程数の削減を図ることができる。
【００６５】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置について、図１４ないし図１６を参照しながら説明する。図１４は半導体装置を示す平面図、図１５は図１４のXV部分の拡大図、図１６は図１４のXVI-XVI断面図である。
【００６６】
図１４ないし図１６において、チップ内部素子領域にはＭＩＭ容量３が形成され、チップ周辺領域には環状壁８，１１と環状パッド９（ｂ），１２（ｂ）が繰り返して形成され、環状壁１１より幅広い環状のシリコン酸窒化膜１９（ｂ）が環状パッド１２（ｂ）の上部に接して形成され、続いて環状壁１１より幅広い環状のメタル１８（ｂ）がシリコン酸窒化膜１９（ｂ）の上部に接して形成されている。さらに、環状壁１４（ｂ）は、メタル１８（ｂ）およびシリコン酸窒化膜１９（ｂ）から離れて形成され、環状壁１４（ｂ）は環状パッド１２（ｂ）と接続しており、環状パッド１２（ｂ）は、環状壁１４（ｂ）を介して環状パッド１６（ｂ）と導通している。環状のシリコン酸窒化膜１９（ｂ）のように、シリコン窒化膜に比べて吸湿性が高い膜の場合にも、このチップ周辺領域の構造により、チップ内部素子領域を取り囲み、チップ内部素子領域への水分や湿気の浸透を防止するためのシールリング２を形成できる。なお、請求項３，９，１０が第３の実施形態に相当し、請求項３，９，１０における環状の第１の金属壁が環状壁１１、環状の第１のメタルパッド層が環状パッド１２（ｂ）、環状の高誘電体膜が環状のシリコン酸窒化膜１９（ｂ）、環状の第２のメタルパッド層が環状のメタル１８（ｂ）、環状の第２の金属壁が環状壁１４（ｂ）、環状の第３のメタルパッド層が環状パッド１６（ｂ）に対応する。
【００６７】
シールリング２のプラグは、チップ内部素子領域を取り囲んだ形で溝型に形成するため、円柱状のヴィアホールに比べて体積が大きく、タングステン等の導電性膜の埋め込み量が不足し、窪みが発生しやすい。環状パッド１２（ｂ）上の窪み部に成膜したシリコン酸窒化膜１９（ｂ）およびメタル１８（ｂ）を、シールリングとして配置することにより、メタルおよびシリコン酸窒化膜を除去した場合に窪み部にエッチング残渣が発生するのを防止し、安定したシールリング構造を実現している。
【００６８】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について、図１０，１１，１７，１８を用いて説明する。図１７，１８は、図１４のXVI-XVI断面における製造工程を示す断面図である。
【００６９】
まず、第２の実施形態の製造工程の説明と同様の方法で、図１０の構造、続いて図１１の構造を得る。
【００７０】
次に、図１７に示すように、第２層目配線１２（ａ）および第２環状パッド１２（ｂ）を形成する。この時、前記第２環状パッド１２（ｂ）の幅は、環状のメタル１８（ｂ）の幅より広く配置して形成している。
【００７１】
次に、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１３を形成する。
【００７２】
次に、チップ内部素子領域において、層間絶縁膜１３を貫通して第２層目配線１２（ａ）と導通するための第２のヴィアホールを形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第３の環状溝を形成する。そして、前記第２のヴィアホールおよび前記第３の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ１４（ａ）と第３環状壁１４（ｂ）を形成する。この時、第３環状壁１４（ｂ）は、第２環状パッド１２（ｂ）と接続している。
【００７３】
次に、図１８に示すように、第３の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第３層目配線１６（ａ）と第３環状パッド１６（ｂ）を同時に形成する。最後に、保護膜として、シリコン窒化保護膜１７を全面に堆積する。
【００７４】
このように構成された半導体装置およびその製造方法によると、窪み部が発生する第２環状パッド１２（ｂ）の上面をシリコン酸窒化膜１９（ｂ），環状のメタル１８（ｂ）にて覆い、当該部分はエッチングにより除去しないため、第２環状パッド１２（ｂ）の窪み部にエッチング残渣が発生せず、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を実現することができる。
【００７５】
また、第２環状パッド１２（ｂ）の窪み部を覆うシリコン酸窒化膜１９（ｂ），環状のメタル１８（ｂ）を、誘電膜となるシリコン酸窒化膜１９（ａ），ＭＩＭ上部電極メタル１８（ａ）と同時に形成でき、製造工程が増加することなくエッチング残渣の発生を防止できる。
【００７６】
また、シリコン酸窒化膜１９のエッチングと、配線膜１８のエッチングを同時に実施することで、製造工程数の削減を図ることができる。
【００７７】
さらに、第３環状パッド１６（ｂ）と第２環状パッド１２（ｂ）が導通しているため、シリコン窒化膜以上に吸湿性の高い誘電膜を形成する製造工程のシールリングにおいても有効である。
【００７８】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置について、図１９ないし図２１を参照しながら説明する。図１９は半導体装置を示す平面図、図２０は図１９のXX部分の拡大図、図２１は図１９のXXI-XXI断面図である。
【００７９】
図１９ないし図２１において、チップ内部素子領域にはＭＩＭ容量３が形成され、チップ周辺領域には環状壁８，１１，１４（ｂ）と環状パッド９（ｂ），１２（ｂ），１６（ｂ）が繰り返して形成されている。さらに、環状壁１４（ｂ）の側面から延長して形成された環状のメタル２０（ｂ）と、メタル２０（ｂ）上に接してメタル２０（ｂ）より幅狭く環状壁１４（ｂ）より幅広い環状のシリコン酸窒化膜１９（ｂ）が形成され、環状パッド１６（ｂ）はシリコン酸窒化膜１９（ｂ）より幅広く形成されている。これにより、環状壁１４（ｂ）は、環状のメタル２０（ｂ）を介して、環状パッド１６（ｂ）と導通している。環状のシリコン酸窒化膜１９（ｂ）のように、シリコン窒化膜に比べて吸湿性が高い膜の場合にも、このチップ周辺領域の構造により、チップ内部素子領域を取り囲み、チップ内部素子領域への水分や湿気の浸透を防止するためのシールリング２を形成できる。なお、請求項４，１１が第４の実施形態に相当し、請求項４，１１における環状の金属壁が環状壁１４（ｂ）、環状のメタル層が環状のメタル２０（ｂ）、環状の高誘電体膜が環状のシリコン酸窒化膜１９（ｂ）、環状のメタルパッド層が環状パッド１６（ｂ）に対応する。
【００８０】
シールリング２のプラグは、チップ内部素子領域を取り囲んだ形で溝型に形成するため、円柱状のヴィアホールに比べて体積が大きく、タングステン等の導電性膜の埋め込み量が不足し、窪みが発生しやすい。環状壁１４（ｂ）上の窪み部に成膜したシリコン酸窒化膜１９（ｂ）を、シールリングとして配置することにより、シリコン酸窒化膜１９（ｂ）を除去した場合に窪み部にエッチング残渣が発生するのを防止し、安定したシールリング構造を実現している。
【００８１】
上記の構成は、環状壁８または環状壁１１の上部に接して前記シリコン酸窒化膜を形成するような場合についても有効である。
【００８２】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について、図２２ないし図２４を用いて説明する。図２２ないし図２４は、図１９のXXI-XXI断面における製造工程を示す断面図である。
【００８３】
まず、図２２に示す製造工程について説明する。シリコン基板４上にフィールド酸化膜６を熱酸化により形成する。その後、所望の半導体形成工程を経てトランジスタ等の素子をチップ内部素子領域に形成し、Ｐ+拡散層５を形成する。その後、層間絶縁膜７を堆積した後、８５０℃、Ｎ2雰囲気で約６０分間熱処理する。本実施形態では、層間絶縁膜７は、膜厚１００ｎｍの酸化シリコン膜上にボロン（４．５重量％）とリン（５重量％）を含んだ膜厚７００ｎｍの酸化シリコン膜を堆積して形成した。
【００８４】
次に、チップ内部素子領域において、層間絶縁膜７を貫通してシリコン基板４と導通するとコンタクトホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２にチップ内部素子領域を取り囲んで第１の環状溝を形成する。そして、前記コンタクトホールおよび前記第１の環状溝の双方にタングステンを埋め込んで、コンタクトプラグ（図示せず）と第１環状壁８を形成する。
【００８５】
次に、第１の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第１層目配線９（ａ）と第１環状パッド９（ｂ）を同時に形成する。
【００８６】
次に、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１０を形成する。
【００８７】
次に、チップ内部素子領域において、層間絶縁膜１０を貫通して第１層目配線９（ａ）と導通するための第１のヴィアホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第２の環状溝を形成する。そして、前記第１のヴィアホールおよび前記第２の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ（図示せず）と第２環状壁１１を形成する。
【００８８】
次に、第２の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第２層目配線１２（ａ）と第２環状パッド１２（ｂ）を同時に形成する。
【００８９】
次に、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１３を形成する。
【００９０】
次に、チップ内部素子領域において、層間絶縁膜１３を貫通して第２層目配線１２（ａ）と導通するための第２のヴィアホールを形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第３の環状溝を形成する。そして、前記第２のヴィアホールおよび前記第３の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ１４（ａ）と第３環状壁１４（ｂ）を形成する。
【００９１】
上記タングステンを埋め込む方法として、タングステンをＣＶＤ法により全面に堆積した後、そのままエッチングする方法を用いた。このエッチング終了時点として、タングステンを成長する前に成長したＴｉ，ＴｉＮ膜２０を全面に残した。
【００９２】
次に、フォトレジストをマスクとするエッチングにより、ＭＩＭ容量３の領域の前記Ｔｉ，ＴｉＮ膜をエッチングする。
【００９３】
次に、図２３に示すように、ＭＩＭ容量３の領域において、フォトレジストをマスクとするエッチングにより、層間絶縁膜１３をエッチングして開口する。続いて、ＣＶＤ法によりＭＩＭ容量３の誘電膜となるシリコン酸窒化膜を堆積し、フォトレジストをマスクとするエッチングにより、シリコン酸窒化膜１９（ａ）と環状のシリコン酸窒化膜１９（ｂ）を同時に形成する。
【００９４】
次に、図２４に示すように、第３の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第３層目配線１６（ａ）、第３環状パッド１６（ｂ）、Ｔｉ，ＴｉＮからなるメタル２０（ａ）および環状メタル２０（ｂ）を同時に形成する。最後に、保護膜として、シリコン窒化保護膜１７を全面に堆積する。
【００９５】
このように構成された半導体装置およびその製造方法によると、窪み部が発生する第３環状壁１４（ｂ）の上面をシリコン酸窒化膜１９（ｂ）にて覆い、当該部分はエッチングにより除去しないため、第３環状壁１４（ｂ）の窪み部にエッチング残渣が発生せず、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を実現することができる。
【００９６】
また、第３環状壁１４（ｂ）の窪み部を覆うシリコン酸窒化膜１９（ｂ）を、誘電膜となるシリコン酸窒化膜１９（ａ）と同時に形成でき、製造工程が増加することなくエッチング残渣の発生を防止できる。
【００９７】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置について、図２５ないし図２７を参照しながら説明する。図２５は半導体装置を示す平面図、図２６は図２５のXXVI部分の拡大図、図２７は図２５のXXVII-XXVII断面図である。
【００９８】
図２５ないし図２７において、チップ内部素子領域にはＭＩＭ容量３が形成され、チップ周辺領域には環状壁８，１１，１４（ｂ）と環状パッド９（ｂ），１２（ｂ），１６（ｂ）が繰り返して形成されている。さらに、環状壁１１より幅広い環状のシリコン酸窒化膜１９（ｂ）が環状パッド１２（ｂ）の上部に接して形成され、続いて環状壁１１および環状のシリコン酸窒化膜１９（ｂ）より幅広い環状のメタル１８（ｂ）が、シリコン酸窒化膜１９（ｂ）の上部に接して形成されている。これにより、環状パッド１２（ｂ）は、環状のメタル１８（ｂ）を介して環状壁１４（ｂ）と導通している。環状のシリコン酸窒化膜１９（ｂ）のように、シリコン窒化膜に比べて吸湿性が高い膜の場合にも、このチップ周辺領域の構造により、チップ内部素子領域を取り囲み、チップ内部素子領域への水分や湿気の浸透を防止するためのシールリング２を形成できる。なお、請求項５，１２が第５の実施形態に相当し、請求項５，１２における環状の第１の金属壁が環状壁１１、環状の第１のメタルパッド層が環状パッド１２（ｂ）、環状の高誘電体膜が環状のシリコン酸窒化膜１９（ｂ）、環状の第２のメタルパッド層が環状のメタル１８（ｂ）、環状の第２の金属壁が環状壁１４（ｂ）、環状の第３のメタルパッド層が環状パッド１６（ｂ）に対応する。
【００９９】
シールリング２のプラグは、チップ内部素子領域を取り囲んだ形で溝型に形成するため、円柱状のヴィアホールに比べて体積が大きく、タングステン等の導電性膜の埋め込み量が不足し、窪みが発生しやすい。環状パッド１２（ｂ）上の窪み部に成膜したシリコン酸窒化膜１９（ｂ）およびメタル１８（ｂ）を、シールリングとして配置することにより、メタルおよびシリコン酸窒化膜を除去した場合に窪み部にエッチング残渣が発生するのを防止し、安定したシールリング構造を実現している。
【０１００】
次に、本発明の第５の実施形態に係る半導体装置の製造方法について、図２８ないし図３１を用いて説明する。図２８ないし図３１は、図２５のXXVII-XXVII断面における製造工程を示す断面図である。
【０１０１】
まず、図２８に示す製造工程について説明する。シリコン基板４上にフィールド酸化膜６を熱酸化により形成する。その後、所望の半導体形成工程を経てトランジスタ等の素子をチップ内部素子領域に形成し、Ｐ+拡散層５を形成する。その後、層間絶縁膜７を堆積した後、８５０℃、Ｎ2雰囲気で約６０分間熱処理する。本実施形態では、層間絶縁膜７は、膜厚１００ｎｍの酸化シリコン膜上にボロン（４．５重量％）とリン（５重量％）を含んだ膜厚７００ｎｍの酸化シリコン膜を堆積して形成した。
【０１０２】
次に、チップ内部素子領域において、層間絶縁膜７を貫通してシリコン基板４と導通するとコンタクトホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２にチップ内部素子領域を取り囲んで第１の環状溝を形成する。そして、前記コンタクトホールおよび前記第１の環状溝の双方にタングステンを埋め込んで、コンタクトプラグ（図示せず）と第１環状壁８を形成する。
【０１０３】
次に、第１の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第１層目配線９（ａ）と第１環状パッド９（ｂ）を同時に形成する。
【０１０４】
次に、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１０を形成する。
【０１０５】
次に、チップ内部素子領域においては、層間絶縁膜１０を貫通して第１層目配線９（ａ）と導通するための第１のヴィアホール（図示せず）を形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第２の環状溝を形成する。そして、前記第１のヴィアホールおよび前記第２の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ（図示せず）と第２環状壁１１を形成する。
【０１０６】
次に、第２の配線膜を堆積して、図２８に示す構造を得る。
【０１０７】
次に、図２９に示すように、シリコン酸窒化膜を全面に堆積した後、フォトレジストをマスクとするエッチングにより、前記シリコン酸窒化膜をエッチングして、シリコン酸窒化膜１９（ａ）、環状のシリコン酸窒化膜１９（ｂ）を形成する。
【０１０８】
続いてＭＩＭ上部電極用のメタルを全面に堆積した後、フォトレジストをマスクとするエッチングにより、前記ＭＩＭ上部電極用のメタルをエッチングしてＭＩＭ上部電極メタル１８（ａ）を形成する。
【０１０９】
次に、図３０に示すように、フォトレジストをマスクとするエッチングにより、第２層目配線１２（ａ）、第２環状パッド１２（ｂ）および環状のメタル１８（ｂ）を形成する。
【０１１０】
続いて、酸化シリコン系の絶縁膜をＰ−ＣＶＤ法にて堆積した後、レジストエッチバック法やＣＭＰにより平坦化処理を実施し、層間絶縁膜１３を形成する。
【０１１１】
次に、チップ内部素子領域において、層間絶縁膜１３を貫通して第２層目配線１２（ａ）と導通するための第２のヴィアホールを形成する。この時、チップ周辺領域のシールリング２に、チップ内部素子領域を取り囲んで第３の環状溝を形成する。そして、前記第２のヴィアホールおよび前記第３の環状溝の双方にタングステンを埋め込んで、ヴィアプラグ１４（ａ）と第３環状壁１４（ｂ）を形成する。
【０１１２】
上記タングステンを埋め込む方法として、タングステンをＣＶＤ法により全面に堆積した後、そのままエッチングする方法を用いた。
【０１１３】
次に、図３１に示すように、第３の配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、第３層目配線１６（ａ）と第３環状パッド１６（ｂ）を同時に形成する。最後に、保護膜として、シリコン窒化保護膜１７を全面に堆積する。
【０１１４】
このように構成された半導体装置およびその製造方法によると、窪み部が発生する第２環状パッド１２（ｂ）の上面をシリコン酸窒化膜１９（ｂ），環状のメタル１８（ｂ）にて覆い、当該部分はエッチングにより除去しないため、第２環状パッド１２（ｂ）の窪み部にエッチング残渣が発生せず、エッチング残渣に起因するパーティクルの発生を防止して、安定したシールリング構造を実現することができる。
【０１１５】
また、第２環状パッド１２（ｂ）の窪み部を覆うシリコン酸窒化膜１９（ｂ），環状のメタル１８（ｂ）を、誘電膜となるシリコン酸窒化膜１９（ａ），ＭＩＭ上部電極メタル１８（ａ）と同時に形成でき、製造工程が増加することなくエッチング残渣の発生を防止できる。
【０１１６】
なお、第１〜５の実施形態において、チップ内部素子領域にＭＩＭ容量３を設ける例を挙げたが、チップ内部素子領域設ける素子は容量に限るものではない。
【産業上の利用可能性】
【０１１７】
本発明は、ＭＩＭ容量を用いた集積回路であってチップ内部領域に水分や湿気などの浸透を防止するシールリングを備えた半導体装置等に有用である。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図
【図２】図１のII部分の拡大図
【図３】図１のIII-III断面図
【図４】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図７】本発明の第２の実施形態に係る半導体装置を示す平面図
【図８】図７のVIII部分の拡大図
【図９】図７のIX-IX断面図
【図１０】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１１】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１２】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１４】本発明の第３の実施形態に係る半導体装置を示す平面図
【図１５】図１４のXV部分の拡大図
【図１６】図１４のXVI-XVI断面図
【図１７】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１８】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１９】本発明の第４の実施形態に係る半導体装置を示す平面図
【図２０】図１９のXX部分の拡大図
【図２１】図１９のXXI-XXI断面図
【図２２】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図
【図２３】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図
【図２４】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図
【図２５】本発明の第５の実施形態に係る半導体装置を示す平面図
【図２６】図２５のXXVI部分の拡大図
【図２７】図２５のXXVII-XXVII断面図
【図２８】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図
【図２９】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図
【図３０】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図
【図３１】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図
【図３２】従来例の半導体装置を示す平面図
【図３３】図３２のXXXIII部分の拡大図
【図３４】図３２のXXXIV-XXXIV断面図
【図３５】他の従来例の半導体装置を示す平面図
【図３６】図３５のXXXVI部分の拡大図
【図３７】図３５のXXXVII-XXXVII断面図
【符号の説明】
【０１１９】
１          スクライブライン
２          シールリング
３          ＭＩＭ容量
４          シリコン基板
５          Ｐ+拡散層
６          フィールド酸化膜
７          層間絶縁膜
８          第１環状壁（環状の金属壁）
９（ａ）    第１層目配線
９（ｂ）    第１環状パッド（環状のメタルパッド層）
１０        層間絶縁膜
１１        第２環状壁（環状の金属壁）
１２        第２層目配線膜
１２（ａ）  第２層目配線
１２（ｂ）  第２環状パッド（環状のメタルパッド層）
１３        層間絶縁膜
１４（ａ）  ヴィアプラグ
１４（ｂ）  第３環状壁（環状の金属壁）
１５（ａ）  シリコン窒化膜（容量の誘電膜）
１５（ｂ）  シリコン窒化膜
１６（ａ）  第３層目配線
１６（ｂ）  第３環状パッド（環状のメタルパッド層）
１７        シリコン窒化保護膜
１８（ａ）  ＭＩＭ上部電極メタル
１８（ｂ）  環状のメタル（環状のメタルパッド層）
１９（ａ）  シリコン酸窒化膜（容量の誘電膜）
１９（ｂ）  シリコン酸窒化膜（高誘電体膜）
２０        Ｔｉ，ＴｉＮ膜
２０（ａ）  メタル
２０（ｂ）  環状メタル（環状のメタル層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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