(57)【要約】 【課題】  レジスタ型メモリモジュール及び関連方法が開示される。【解決手段】  メモリモジュールは、外部クロック信号を関連して、第１及び第２内部クロック信号を発生するクロック発生器と第１及び第２内部クロックを受信するレジスタを備える。前記レジスタは、第１外部内部クロック信号に応答して、外部制御／アドレス信号を保存して、第２内部制御／アドレス信号に応答して外部制御／アドレス信号に基づいて発生された内部制御及びアドレス信号を伝送する。【選択図】    図７
2006344216.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号に基づいて第１内部クロック信号及び第２内部クロック信号を供給するクロック発生器と、
前記第１内部クロック信号及び前記第２内部クロック信号を受信し、前記第１内部クロック信号に応答して外部制御／アドレス信号を保存し、前記第２内部クロック信号に応答して前記外部制御／アドレス信号に基づいて発生された内部制御／アドレス信号を伝送するレジスタと、を備えるメモリモジュール。
【請求項２】
前記第１内部クロック信号及び前記第２内部クロック信号は、それぞれ差動クロック信号を含むことを特徴とする請求項１記載のメモリモジュール。
【請求項３】
伝達時間を有する信号ラインを通じて前記内部制御／アドレス信号を受信する複数のメモリ装置を更に具備し、
前記出力クロック信号は、前記伝達時間と関連して、定められた遅延値だけ前記入力クロック信号に先行することを特徴とする請求項１記載のメモリモジュール。
【請求項４】
前記内部制御／アドレス信号は複数のアドレス及び複数の制御信号の少なくとも一方を含み、前記信号ラインは信号ラインバスを含むことを特徴とする請求項３記載のメモリモジュール。
【請求項５】
前記レジスタは、第１信号ラインを通じて前記第１内部クロック信号を受信し、第２信号ラインを通じて前記第２内部クロック信号を受信し、
前記第１信号ライン及び前記第２信号ラインのうち、少なくとも一つは信号伝達時間を調節するように構成されたキャパシタを含むことを特徴とする請求項３記載のメモリモジュール。
【請求項６】
前記第１内部クロック信号は第１差動内部クロック信号を含み、前記第２内部クロック信号は第２差動内部クロック信号を含むことを特徴とする請求項５記載のメモリモジュール。
【請求項７】
外部クロック信号に基づいて第１内部クロック入力信号及び第２内部入力クロック信号を発生するクロック発生器と、
第１信号ラインを通じて前記第１内部クロック信号を受信する複数のメモリ装置と、
第２信号ラインを通じて前記第２内部クロック信号を受信し、第３信号ラインを通じて第３内部クロック信号を受信するレジスタと、を具備し、
前記レジスタは、前記第３内部クロック信号に応答して外部制御／アドレス信号を保存し、前記第２内部クロック信号に応答して前記外部制御／アドレス信号に基づいて発生された内部制御／アドレス信号を第４信号ラインを通じて前記複数のメモリ装置に伝送し、
前記第２内部クロック信号の位相は、前記第４信号ラインの伝達時間と関連して、定められた遅延値だけ前記第３内部クロック信号の位相に先行することを特徴とするメモリモジュール。
【請求項８】
前記第２信号ラインに接続され、前記第２内部クロック信号を前記遅延値だけ遅延させて前記第３内部クロック信号を発生する遅延回路を更に含むことを特徴とする請求項７記載のメモリモジュール。
【請求項９】
前記遅延回路は、前記第３信号ラインに接続されたキャパシタを含むことを特徴とする請求項８記載のメモリモジュール。
【請求項１０】
前記第１、第２、第３、及び第４信号ラインがそれぞれ第１、第２、第３、及び第４伝達時間を決定し、
前記第１伝達時間及び第２伝達時間は実質的に同一であり、前記第３伝達時間は前記第１又は第２伝達時間から第４伝達時間を引いた値と実質的に同一であることを特徴とする請求項７記載のメモリモジュール。
【請求項１１】
前記第３信号ラインは、前記クロック発生器から前記レジスタに延長されるか、前記第２信号ラインから前記レジスタに延長されることを特徴とする請求項１０記載のメモリモジュール。
【請求項１２】
前記外部クロック信号と前記第１、第２、及び第３内部クロック信号は、それぞれ差動クロック信号を含むことを特徴とする請求項７記載のメモリモジュール。
【請求項１３】
外部制御／アドレス信号と外部クロック信号を発生するチップセットと、
それぞれのモジュールが前記外部制御／アドレス信号と前記外部クロック信号を受信する複数のメモリモジュールと、を含み、
前記複数のメモリモジュールのそれぞれは、
前記外部クロック信号に基づいて第１内部クロック信号及び第２内部クロック信号を発生するクロック発生器と、
前記第１内部クロック信号及び前記第２内部クロック信号を受信し、前記第１内部クロック信号に応答して外部制御／アドレス信号を保存し、前記第２内部クロック信号に応答して前記外部制御／アドレス信号に基づいて発生された内部制御／アドレス信号を伝送するレジスタと、を備えることを特徴とするメモリシステム。
【請求項１４】
前記外部クロック信号、前記第１内部クロック信号、及び前記第２内部クロック信号は、それぞれ差動クロック信号を含むことを特徴とする請求項１３記載のメモリシステム。
【請求項１５】
複数のメモリモジュールのそれぞれは、伝達時間を有する信号ラインを通じて前記内部制御／アドレス信号を受信する複数のメモリ装置を更に具備し、
前記第２内部クロック信号の位相は、前記伝達時間に関連して、定められた遅延値だけ前記第１内部クロック信号の位相に先行することを特徴とする請求項１３記載のメモリシステム。
【請求項１６】
内部制御／アドレス信号は複数のアドレス及び制御アドレスを含み、前記信号ラインは、信号ラインバスを含むことを特徴とする請求項１３記載のメモリシステム。
【請求項１７】
前記レジスタは、第１信号ラインを通じて前記第１内部クロック信号を受信し、第２信号ラインを通じて前記第２内部クロック信号を受信し、
前記第１信号ライン及び前記第２信号ラインのうち、少なくとも一つは、信号伝達時間を調整するためのキャパシタを備えることを特徴とする請求項１５記載のメモリシステム。
【請求項１８】
前記外部クロック信号、前記第１内部クロック信号及び前記第２内部クロック信号は、それぞれの差動クロック信号を含むことを特徴とする請求項１７記載のメモリシステム。
【請求項１９】
受信された外部制御／アドレス信号から発生された内部制御／アドレス信号を、レジスタからメモリモジュールに配置された複数のメモリ装置に伝送する方法において、
外部クロック信号から内部クロック信号を発生する段階と、
前記内部クロック信号を前記レジスタに伝送する段階と、
内部クロック信号を遅延し、前記遅延された内部クロック信号を前記レジスタに伝送する段階と、
前記遅延された内部クロック信号に応答して、前記外部制御／アドレス信号を前記レジスタに保存する段階と、
前記内部クロック信号に応答して、前記内部制御／アドレス信号を制御／アドレス信号バスを通じて前記レジスタから前記複数のメモリ装置に伝送する段階と、を含むことを特徴とする方法。
【請求項２０】
前記内部クロック信号の位相は、前記制御／アドレス信号バス上での前記内部制御／アドレス信号の伝達時間によって決定された遅延値だけ前記遅延された内部クロック信号の位相に先行することを特徴とする請求項１９記載の方法。
【請求項２１】
前記内部クロック信号と前記遅延された内部クロック信号のそれぞれは、差動信号を含むことを特徴とする請求項１９記載の方法。
【請求項２２】
第１伝達時間を有する第１信号ラインを通じて前記内部クロック信号を複数のメモリ装置に伝送する段階を更に含み、
前記内部クロック信号は、第２伝達時間を有する第２信号ラインを通じて前記レジスタに伝送され、前記遅延された内部クロック信号は、第３伝達時間を有する第３信号ラインを通じて前記レジスタに伝送され、前記制御／アドレス信号バスは第４伝達時間を有し、
前記第１伝達時間及び前記第２伝達時間は実質的に同一であり、前記第３伝達時間は第１又は第２伝達時間から前記第４伝達時間を引いた値と実質的に同一であることを特徴とする請求項１９記載の方法。
【請求項２３】
前記第２信号ライン及び前記第３信号ラインのうち、少なくとも一つは遅延回路を含むことを特徴とする請求項２２記載の方法。
【請求項２４】
メモリモジュールにおいて、外部制御／アドレス信号に基づいて発生された内部制御／アドレス信号を伝送する方法において、
前記メモリモジュールは、
外部クロック信号から第１内部クロック信号を発生するクロック発生器と、
レジスタと、
複数のメモリ装置と、
前記レジスタを前記複数のメモリ装置に接続し、特定の制御／アドレス信号伝達時間を有する制御／アドレス信号バスと、を含み、
前記方法は、
前記制御／アドレス信号の伝達時間に相応する遅延値だけ前記第１内部クロック信号を遅延させて第２内部クロック信号を発生する段階と、
前記第２内部クロック信号に応答して、前記外部制御／アドレス信号を保存する段階と、
前記第１内部クロック信号に応答して前記内部制御／アドレス信号を伝送する段階と、を含むことを特徴とする方法。
【請求項２５】
前記外部クロック信号、前記第１内部クロック信号、及び前記第２内部クロック信号は、それぞれ差動クロック信号を含むことを特徴とする請求項２４記載の方法。
【請求項２６】
メモリモジュールで内部制御／アドレス信号に対するデータ伝送ウィンドウを定める方法において、
前記メモリモジュールは、
可変外部クロック信号から第１内部クロック信号を発生するクロック回路と、
レジスタと、
複数のメモリ装置と、
前記レジスタを前記複数のメモリ装置に接続させ、特定の制御／アドレス信号伝達時間を有する制御／アドレス信号バスと、を含み、
前記方法は、
前記制御／アドレス信号伝達時間と相応する遅延値だけ前記第１内部クロック信号を遅延させて第２内部クロック信号を発生する段階と、
前記第２内部クロック信号に応答して前記レジスタに前記外部制御／アドレス信号を保存する段階と、
前記データ伝送ウィンドウが同じデータセットアップタイムとデータホールドタイムを含むように、前記第１内部クロック信号に応答して、前記制御／アドレス信号バスを通じて前記内部制御／アドレス信号を伝送する段階と、を含む方法。
【請求項２７】
内部制御／アドレス信号が実質的に同一データセットアップタイムとデータホールドタイムを有するように、前記データ伝送ウィンドウを維持しながら、前記外部クロック信号を変化させる段階を更に含むことを特徴とする請求項２６記載の方法。
【請求項２８】
前記外部クロック信号は、差動クロック信号であることを特徴とする請求項２７記載の方法。
【請求項２９】
第１動作周波数と第２動作周波数で択一的に動作する外部クロック信号を提供するチップセット、及びそれぞれのレジスタを有する複数のメモリモジュールを含むメモリシステムの動作方法において、
前記複数のメモリモジュールのうち、それぞれのモジュールに対して、
前記外部クロック信号から第１内部クロック信号を発生する段階と、
前記第１内部信号から第２内部クロック信号を発生する段階と、
前記第２内部クロック信号に応答して前記レジスタに外部制御／アドレス信号を保存する段階と、
前記第１内部クロック信号に応答して、特定の信号伝達信号を有する制御／アドレス信号バスを通じてデータ伝送ウィンドウの間に、前記外部制御／アドレス信号から発生された内部制御／アドレス信号を前記レジスタから複数のメモリ装置に伝送する段階と、を含み、
前記データ伝送ウィンドウは、前記外部クロック信号が前記第１動作周波数で動作する場合及び前記第２動作周波数で動作する場合に対して、いずれも実質的に同一データセットアップタイプとデータホールドタイムを有することを特徴とする方法。
【請求項３０】
前記第１内部クロック信号の位相は、前記信号伝達時間によって決定された遅延値だけ第２内部クロック信号の位相に先行することを特徴とする請求項２９記載の方法。
【請求項３１】
第１動作周波数と第２動作周波数で択一的に動作する外部クロック信号を提供するチップセット、及びレジスタと複数のメモリ装置をそれぞれ含む複数のメモリモジュールを具備したメモリシステムの動作方法において、
前記複数のメモリモジュールのうち、それぞれのモジュールに対して、
前記外部クロック信号から第１、第２、及び第３内部クロック信号を発生する段階と、
第１伝送時間を有する第１信号ラインを通じて前記複数のメモリ装置に前記第１内部クロック信号を伝送する段階と、
第２伝送時間を有する第２信号ラインを通じて前記レジスタに前記第２内部クロック信号を伝送する段階と、
第３伝送時間を有する第３信号ラインを通じて前記複数のレジスタに前記内部クロック信号を伝送する段階と、
前記第３内部クロック信号に応答して前記レジスタに前記外部制御／アドレス信号を保存する段階と、
前記第２内部クロック信号に応答して、第４伝達時間を有する制御／アドレス信号バスを通じてデータ伝送ウィンドウの間に、前記外部制御／アドレス信号から発生された内部制御／アドレス信号を前記レジスタから前記複数のメモリ装置に伝送する段階と、を含み、
前記データ伝送ウィンドウは、前記外部クロック信号が前記第１動作周波数で動作する場合及び前記第２動作周波数で動作する場合に対して、いずれも実質的に同一データセットアップタイムとデータホールドタイムを有することを特徴とする方法。
【請求項３２】
前記第２内部クロック信号は、前記第４伝達時間によって決定された遅延値だけ前記第３内部クロック信号に先行することを特徴とする請求項３１記載の方法。
【請求項３３】
前記第１及び第２伝達時間は実質的に同一であり、前記第３伝達時間は前記第１又は第２伝達時間から前記第４伝達時間を引いた値と実質的に同一であることを特徴とする請求項３１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム及びメモリモジュール並びにこれらの制御方法に関し、より詳細には、複数の動作周波数によって動作可能で、動作周波数と関係なく、制御／アドレス信号が適当なセットアップタイムとホールドタイムを維持するレジスタ型メモリモジュールに関する。
【背景技術】
【０００２】
サーバー、個人用コンピュータ、ノートパソコン、及びＰＤＡのような従来のホストシステムは、一つ以上のメモリモジュールとグループ化され動作する複数のメモリ装置を備える。メモリモジュールは、典型的には、対応する複数のスロット接続器を通じて大型のＰＣＢ（例えば、マザーボード）と機械的、電気的に接続されるように構成された小型のプリント回路基板（ＰＣＢ）（例えば、ドーターボード）上に実装される。
【０００３】
図１は、関連チップセットを具備したマザーボード上の従来のメモリモジュールの配置図である。ここで、「チップセット」という用語は、一般的にクロック、コントロール、又はドライブ回路等を示すために使用される。このような回路は、単一の直接回路パッケージ（即ち、ワンチップ）、及び関連チップの組み合せで製造されることができる。このような回路は、多様な形態を有する。例えば、チップセットは、メモリコントローラ、バスリドライブ回路、位相固定及び遅延固定ループ回路、電源回路又はクロック発生器やクロックバッファ回路を含む。しかし、チップセットという用語は、少なくとも外部クロック信号（ＥＣＬＫ）をメモリモジュール（ＭＭ０、ＭＭ１、．．．、ＭＭｎ）に提供し、メモリモジュールに搭載されたメモリ装置（ＤＲＡＭ）に一般的に適用することができる多様な制御／アドレス信号（Ｃ／Ａ）を提供する最小限の回路を含む。
【０００４】
実際の実装では、メモリモジュールに使用される外部クロック信号と一部又は全ての制御／アドレス信号は、それぞれ差動信号でも良い。メモリモジュールに統合されたメモリシステムでの差動信号方式の利用はよく知られているので、このような特定のデザインオプションは詳細に説明せず、複数の差動信号と関連した事項は、図面に含まない。メモリシステム設計者が適切であると判断すれば、本発明の好適な実施の形態に係るクロックと制御／アドレスとデータ信号（ＤＡＴＡ）は、一つ以上の差動信号を使用することができる。
【０００５】
同様に、メモリモジュールを統合したメモリシステムと関連したデータ入力／出力信号と制御／アドレス信号の一般的な使用も容易に理解することができる。当業者は、アドレス信号、アドレス信号ライン、制御信号、制御信号ライン、データ信号及び／又はデータ信号ラインの指定は、デザイン選択と別の問題であることを理解することができる。アドレス、制御又はデータ信号は、共通信号ラインに多重化されているか、特別に専用信号ラインの一つ以上の集合に一義的に割り当てられることができる。アドレス信号によって定められ、データ信号によって提供されるように、データワードは任意の適当な方式でシステム設計者によって定められうる。
【０００６】
それぞれのチップ選択信号（ＣＳ０、ＣＳ１、．．．、ＣＳｎ）は、特定のメモリモジュールに実行される一つ以上の動作を初期化するか、終了するために、チップセットから提供されることができる。それぞれのメモリモジュールは、一般的に複数のメモリ装置（ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ等）を備える。初期の従来の実施では、ＤＲＡＭベースのメモリモジュールは、関連するメモリコントローラからのデータ信号がメモリモジュールに実装された各ＤＲＡＭのデータ信号ラインに電気的に接続されることを要求するスタブ−バストポロジーを使用した。このトポロジーは、広範囲なデータバスの使用を可能にする。
【０００７】
しかし、発展されるサーバーとＰＣの設計がより多くの数の信号ライン接続を要求することになり、メモリモジュールを統合したメモリシステムの動作速度がより増加することによって、従来の接続構造は非効率的なものになり、データ信号ライン、インピーダンスミスマッチング、ノイズ、減少された信号しきい値（ｓｉｇｎａｌ  ｔｈｒｅｓｈｏｌｄｓ）、スウィング電圧等と関連した問題によってデータ信号の品質が低下した。結果的に、メモリシステム設計者は、高い動作速度でのデータエラーを減少させるためにメモリ密度を制限するか、又は、データ密度を向上させるために低い動作速度を許容するかをまず選択しなければならない。
【０００８】
このような難しい選択を避けるために、メモリシステム設計者は、スタブ−バストポロジーを代替することができる代替的メモリ構造を開発した。このような代替的メモリ構造で使用される従来のアクセス方式では、それぞれのメモリモジュールと前記チップセット（例えば、メモリコントローラを統合したチップセット）間にレジスタ（又は、バッファ）を提供する。前記レジスタは、関連するデータ信号のインテグリティー（ｉｎｔｅｇｒｉｔｙ）を改善するためにチップセット上の電気負荷を減少させ、又、各メモリモジュールがポイント−トゥ−ポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でデータを送受信できるようにする。即ち、前記レジスタは、メモリモジュールとチップセットとの間の直列通信を可能にする。
【０００９】
例えば、直列通信は、メモリシステムでメモリモジュールに統合されたチップセットとそれぞれのレジスタとの間のパケットベースの伝送を通じて実現されることができる。多様な従来のルーティング又はスイッチングメカニズムと方法は、パケットを生成して送受信するために使用されることができる。
【００１０】
前記レジスタは、チップセットによって送受信したデータ信号の歪曲とノイズを減少させるのみならず、メモリシステムのためのピンカウント（例えば、信号ライン接続）の必要性を減少させ、チップセットとそれぞれのメモリモジュール間の高い伝送率を可能にする。
【００１１】
図２は、関連チップセットを具備したマザーボード上の従来のレジスタ型メモリモジュールの配置図である。
【００１２】
図２を参照すると、各メモリモジュールは、少なくともチップセット及び複数のメモリモジュール（ＭＭ０、ＭＭ１、...、ＭＭｎ）間で複数の制御／アドレス信号（Ｃ／Ａ）を送受信することができるレジスタを含む。外部クロック信号（ＥＣＬＫ）は、前記チップセットから各メモリモジュールに提供され、データ信号（ＤＡＴＡ）は、一つ以上のデータバスを通じて複数のメモリモジュールとチップセットとの間で伝送される。一般的に、各メモリモジュールはデータを保存し（即ち、書き込み）、取り出す（即ち、読み込み）するために、メモリ装置（ＤＲＡＭ）へのアクセスのための制御／アドレス信号を使用する。
【００１３】
多数の現存するメモリ構造は、メモリモジュールのレジスタを含む。このようなメモリ構造は、例えば、完全バッファ型二重インラインメモリモジュール（ＦＢＤＩＭＭ；Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）、レジスタ型二重インラインメモリモジュール（ＲＤＩＭＭ；Ｒｅｇｉｓｔｅｒｅｄ  Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）、そしてレジスタ型インラインメモリモジュール（ＲＩＭＭ；Ｒｅｇｉｓｔｅｒｅｄ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）を含む。以下、少なくとも一つのメモリモジュールがチップセットとの通信のためにレジスタを含むメモリ構造をレジスタ型メモリと呼ぶことにする。同様に、このようなレジスタを含むメモリモジュールをレジスタ型メモリモジュールと呼ぶことにする。
【００１４】
図３は、従来のレジスタ型メモリモジュールのブロック図である。
【００１５】
図３を参照すると、従来のレジスタ型メモリシステム３００は、チップセット３０１及びメモリモジュール３０２を含む。メモリモジュール３０２は、チップセット３０１から外部クロック信号（ＥＣＬＫ）を受信する位相固定ループ（ＰＬＬ）回路３０３を含み、前記外部クロック信号と同期された第１及び第２内部クロック信号（ＩＣＬＫ１、ＩＣＬＫ２）を発生する。一実施形態において、第１内部クロック信号ＩＣＬＫ１は、それぞれのクロックが複数のメモリ装置（ＤＲＡＭ）３０５のうちの一つに適用されるように構成された複数の内部クロックを含む。メモリモジュール３０２は、チップセット３０１からの外部制御／アドレス信号（ＥＣ／Ａ）と前記第２内部クロック信号を受信して、前記第２内部クロック信号に応答して内部制御／アドレス信号（ＩＣ／Ａ）を発生するレジスタ（ＲＥＧ）３０４を更に備える。又、メモリモジュール３０２は、前記内部制御／アドレス信号と第１内部クロック信号を受信して、前記内部制御／アドレス信号と前記第１内部クロック信号に相応するデータバスを通じてチップセット３０１とデータ（ＤＡＴＡ）を交換する複数のメモリ装置３０５を更に含む。
【００１６】
メモリモジュール３０２が適切に動作するために、前記外部クロック、第１内部クロック信号、及び第２内部クロック信号は、位相固定ループ３０３、一つ以上のメモリ装置３０５、及びレジスタ３０４（例えば、図３に示した点Ｐ１、Ｐ２、及びＰ３）でそれぞれサンプリングされた時に同じ位相を有しなければならない。従って、前記第１内部クロック信号を伝達する信号ラインＬ１と前記内部クロック信号を伝達する信号ラインＬ２は、実質的に同じ遅延特性を有しなければならない（即ち、同じ信号伝達時間を有しなければならない）。
【００１７】
前記内部制御／アドレス信号は、実質的に同時にそれぞれのメモリ装置３０５に到着しなければならない。即ち、メモリ装置３０５のうちのいずれか一つも、メモリ装置３０５のうちの他の一つが受信する前には前記内部制御／アドレス信号を受信することができない。このための一つの方法として、Ｈ−ツリータイプの信号ライントポロジーでレジスタ３０４をメモリ装置３０５に接続する信号ラインＬ３を配置する方法がある。典型的なＨ−ツリートポロジーは、図４に図示されている。Ｈ−ツリータイプのトポロジーは、信号がほぼ同じ時間に多数の異なる到達点に信号が分配されるようにする信号ラインの階層的配列を含む。又、前記Ｈ−ツリートポロジーは、各信号ラインのインピーダンスを平衡を保つことにより、信号の歪曲と関連した伝送を減少させる。
【００１８】
内部制御／アドレス信号（ＩＣ／Ａ）は、第１内部クロック信号ＩＣＬＫ１によって決定された間隔にメモリ装置（ＤＲＡＭ）によって周期的にサンプリングされる。内部制御／アドレス信号（ＩＣ／Ａ）を確実にサンプリングするために、第１内部クロック信号ＩＣＬＫ１と関連した内部制御／アドレス信号（ＩＣ／Ａ）のセットアップタイムとホールドタイムは、サンプリングする時に内部制御／アドレス信号（ＩＣ／Ａ）が安定されることを確実にするために充分に大きい必要がある。ここで、セットアップタイムは、制御／アドレス信号（ＩＣ／Ａ）の以前遷移とサンプリングイベント間の間隔に定められ、前記ホールドタイムは、前記サンプリングイベントと内部制御／アドレス信号（ＩＣ／Ａ）の次ぎ遷移間の間隔に定められる。
【００１９】
以下、前述した従来の例と関連して、制御／アドレス信号（ＩＣ／Ａ）がチップセットからレジスタを通じて個別的なメモリ装置に伝達される過程をより詳細に説明する。
【００２０】
理想的には、前記内部制御／アドレス信号のセットアップタイムとホールドタイムは同じである。即ち、前記レジスタに前記外部制御／アドレス信号を保存することと関連したセットアップタイムと前記内部制御／アドレス信号が前記レジスタと前記メモリ装置を接続する信号ラインバス上にある場合のホールドタイムは平衡を保ち、従って、セットアップタイム及びホールドタイムは、それぞれ前記外部クロック信号の半周期と同じである。セットアップタイムとホールドタイムのこのような平衡は、前記内部制御／アドレス信号が一つ以上のメモリ装置によってサンプリングされる前に、前記外部クロックサイクルの半周期の間、内部制御／アドレス信号が安定化されるようにする。セットアップタイムやホールドタイムが前記外部クロック信号の周波数に対して相対的に過度に短くなると、内部制御／アドレス信号が間違った（安定化されない）制御／アドレス情報をメモリ装置３０５に伝送する可能性が高くなる。
【００２１】
セットアップタイムとホールドタイムの周期を安定に維持することは、メモリシステムと関連した他の性能を維持するためにより複雑になる。一つ期待されることは、一つのメモリシステム内で異なる動作周波数を供給することである。一般的に、メモリシステムが他の周波数で動作するプロセッサ又はホスト装置と共に使用されるように、メモリシステムが異なる周波数で動作することができるのが好ましい。
【００２２】
例えば、典型的な従来のメモリシステムの制御／アドレス信号の動的特性と関連して、動作周波数を変える効果を考える。図５と図６は、それぞれ４００ＭＨｚと２００ＭＨｚの動作周波数で従来のレジスタ型メモリシステム３００の動作波形を示すタイミング図である。図５と図６の波形を比較すると、メモリシステムの動作周波数を変更することがレジスタ型メモリモジュールの信号の動的特性に及ぼす影響が分かる。
【００２３】
図５は、メモリシステムの４００ＭＨｚでの動作を示しているが、その結果として、２．５ｎｓの周期を有する外部クロック信号を出力することが分かる。前記メモリシステムが４００ＭＨｚで最適化されたと仮定すると、出力されるセットアップタイムとホールドタイムはそれぞれ１．２５ｎｓである。
【００２４】
図５において、信号Ｃ／Ａ＿ＲＩＮは、外部制御／アドレス信号（ＥＣ／Ａ）のレジスタ３０４への入力と関連したタイミングを示す。外部制御／アドレス信号（ＥＣ／Ａ）は、第２内部クロック信号ＩＣＬＫ２の立ち上りエッジで信号Ｃ／Ａ＿ＲＩＮとしてレジスタ３０４に保存される。信号ＩＣ／Ａ＿ＭＩＮは、内部制御／アドレス信号（ＩＣ／Ａ）としてレジスタ３０４から信号Ｃ／Ａ＿ＲＩＮに出力されることと、メモリ装置から内部制御／アドレス信号（ＩＣ／Ａ）に入力されることと関連するタイミングを示す。メモリ装置３０５は、第１内部クロック信号ＩＣＬＫ１の立ち上りエッジで信号ＩＣ／Ａ＿ＭＩＮをサンプリングする。
【００２５】
従って、信号Ｃ／Ａ＿ＲＩＮが内部制御／アドレス信号（ＩＣ／Ａ）として出力されメモリ装置３０５に印加されるために、遅延周期（ｔｐｄｆ）が必要である。この遅延周期は、レジスタ３０４のインターバル動作と関連した一つのディレイ（例えば、ｄ＿ＲＥＧ、信号（Ｃ／Ａ＿ＲＩＮ）を受信した後、前記内部クロック／アドレス信号を出力するのに必要な時間）、及び信号ラインＬ３の前記信号伝達時間遅延と関連した他のディレイ（例えば、ｄ＿Ｌ３、前記内部制御／アドレス信号のレジスタ３０４からメモリ装置３０５への信号伝達時間）を含む。
【００２６】
図５で典型的なメモリシステムの動作が４００ＭＨｚで動作するのに最適化された場合、前記遅延周期は１．２４ｎｓ又は前記外部クロック信号の半周期に設計される。その結果、セットアップタイム「ｔｓ」とホールドタイム「ｔｈ」は、いずれも外部クロック信号半周期と同じである。図を参照すると、遅延周期はレジスタ３０４のレジスタ遅延（ｄ＿ＲＥＧ）を０．５ｎｓに設定して、信号ラインＬ３（ｄ＿Ｌ３）の伝達時間を０．７５ｎｓに設定することで、前記遅延周期は１．２５ｎｓになる。一方、レジスタ遅延（ｄ＿ＲＥＧ）は０．７５ｎｓに設定され、Ｌ３の伝達時間遅延（ｄ＿Ｌ３）は０．５ｎｓに設定されることができる。いずれも、遅延周期「ｔｐｄｆ」は、外部クロック半周期（例えば、１．２５ｎｓ）の時間が要求されるように正確に設定される。
【００２７】
ところが、図５に示すシステムの動作は、動作周波数が４００ＭＨｚから２００ＭＨｚに変わりうる。この変化の結果は、図６に示している。図６から分かるように、定められた遅延周期（ｔｐｄｆ）は、１．２５ｎｓに維持される。その結果、前記セットアップタイム（ｔｓ）は３．７５ｎｓになり、ホールドタイム（ｔｈ）は１．２５ｎｓに維持される。外部クロック信号によって定められるホールドタイムは、メモリシステムの動作周波数に対して非常に短いので、一つ以上のメモリ装置３０５は、レジスタ３０４から出力される内部制御／アドレス信号を適切に受信するのに失敗する場合がある。
【００２８】
この問題の解決策の一つは、セットアップタイムとホールドタイムを外部クロック信号の周期の半分に平衡を保つように、遅延周期を調節することである。遅延周期がレジスタディレイとＬ３の伝達時間ラインディレイとの和で決定されるので、この２個の値のうち、一つを修正することで、遅延周期が変更することができる。
【００２９】
ところが、レジスタディレイは、レジスタ３０４を物理的に改造するか、再構成することで、変更が可能なレジスタ３０４の固有の特性である。従って、レジスタ型メモリシステム３００が他の周波数で動作するようにレジスタディレイを動的に変えることはできない。レジスタディレイの変更は、レジスタ３０４の製造過程と関連される。メモリモジュール製造者が互いに異なるレジスタ製造者から複数の異なるレジスタを購買するので、実際の環境でレジスタディレイの変更は非常に難しい。
【００３０】
一方、遅延周期を調節するために、伝達時間ラインディレイを動的に変更することができる。前記伝達時間ラインディレイを変えることによって、遅延周期を調整する従来の２つのアクセス方式が特許文献１と特許文献２に開示されている。特許文献１と特許文献２では、レジスタ３０４は、レジスタ型メモリシステム３００の動作周波数が変更される時に伝達時間ラインディレイを調節するように更にプログラムされることができる遅延回路（例えば、遅延−固定ループ）を含む。
【特許文献１】米国特許出願第２００３／０２２１０４４号
【特許文献２】米国特許第６，７５４，１２２号  しかしながら、レジスタ３０４に変更可能な遅延回路を含ませることは、少なくとも２つの問題を発生させる。第一に、前記遅延回路を含むことは、生産コストを増加させ、レジスタ３０４のサイズを増大させる。第二に、レジスタ型メモリシステムの動作周波数を変更するために要求されるプログラミングプロセスにおいて、更に他の手続きを付加する。メモリシステムのための動作周波数選択が断続的ではなく、ホストシステムに対してできるだけ透過性を有しなければならないので、このような付加された手続きは好ましくない。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
多様なホストシステムのプロセッサと動作できるためには、複数のクロック周波数で非常に信頼性の高いメモリシステム動作が要求される。メモリシステムの動作周波数の変化は、メモリシステムの内部信号の動的特性を低下させるか、統合されたホストシステム上で付加プログラミングの負担を有するという問題がある。
【００３２】
本発明は、上記の課題に鑑みてなされたものであり、多様なホストシステムのプロセッサと動作することができるように、複数のクロック周波数で信頼性の高いメモリシステムの動作を可能にすることを目的とする。
【課題を解決するための手段】
【００３３】
本発明の好適な第１の実施形態に係るメモリモジュールは、外部クロック信号に基づいて第１内部クロック信号及び第２内部クロック信号を供給するクロック発生器と、前記第１内部クロック信号及び前記第２内部クロック信号を受信し、前記第１内部クロック信号に応答して外部制御／アドレス信号を保存し、前記第２内部クロック信号に応答して前記外部制御／アドレス信号に基づいて発生された内部制御／アドレス信号を伝送するレジスタと、を備える。
【００３４】
一側面において、前記第１内部クロック信号及び前記第２内部クロック信号は、それぞれ差動クロック信号を含むことができる。他の側面において、伝達時間を有する信号ラインを通じて前記内部制御／アドレス信号を受信する複数のメモリ装置を更に備えることができる。この際、前記出力クロック信号は、前記伝達時間と関連して、定められた遅延値だけ前記入力クロック信号に先行するように定めることができる。
【００３５】
更に他の側面において、前記レジスタは、第１信号ラインを通じて前記第１内部クロック信号を受信し、第２信号ラインを通じて前記第２内部クロック信号を受信することができ、前記第１信号ライン及び前記第２信号ラインのうち、少なくとも一つは信号伝達時間を調節するように構成されたキャパシタを含むことができる。
【００３６】
他の実施形態において、本発明は、外部クロック信号に基づいて第１内部クロック入力信号及び第２内部入力クロック信号を発生するクロック発生器と、第１信号ラインを通じて前記第１内部クロック信号を受信する複数のメモリ装置と、第２信号ラインを通じて前記第２内部クロック信号を受信し、第３信号ラインを通じて第３内部クロック信号を受信するレジスタと、を備えるメモリモジュールを提供する。前記レジスタは、前記第３内部クロック信号に応答して外部制御／アドレス信号を保存し、前記第２内部クロック信号に応答して前記外部制御／アドレス信号に基づいて発生された内部制御／アドレス信号を第４信号ラインを通じて前記複数のメモリ装置に伝送し、前記第２内部クロック信号の位相は、前記第４信号ラインの伝達時間と関連して、定められた遅延値だけ前記第３内部クロック信号の位相に先行する。
【００３７】
更に他の実施形態において、本発明は、外部制御／アドレス信号と外部クロック信号を発生するチップセットと、それぞれのモジュールが前記外部制御／アドレス信号と前記外部クロック信号を受信する複数のメモリモジュールと、を含むメモリシステムを提供する。この構成において、複数のメモリモジュールのそれぞれは、前記外部クロック信号に基づいて第１内部クロック信号及び第２内部クロック信号を発生するクロック発生器を具備し、前記第１内部クロック信号及び前記第２内部クロック信号を受信し、前記第１内部クロック信号に応答して外部制御／アドレス信号を保存し、前記第２内部クロック信号に応答して前記外部制御／アドレス信号に基づいて発生された内部制御／アドレス信号を伝送するレジスタと、を備える。
【００３８】
更に他の実施形態において、本発明は、レジスタからメモリモジュールに配置された複数のメモリ装置に伝送する方法を示す。前記内部制御／アドレス信号は、受信された外部制御／アドレス信号に基づいて発生される。前記方法は、外部クロック信号から内部クロック信号を発生する段階と、前記内部クロック信号を前記レジスタに伝送する段階と、内部クロック信号を遅延し、前記遅延された内部クロック信号を前記レジスタに伝送する段階と、前記遅延された内部クロック信号に応答して、前記外部制御／アドレス信号を前記レジスタに保存する段階と、前記内部クロック信号に応答して、前記内部制御／アドレス信号を制御／アドレス信号バスを通じて前記レジスタから前記複数のメモリ装置に伝送する段階と、を含む。
【００３９】
更に他の実施形態において、本発明は、メモリモジュールにおいて、内部制御／アドレス信号を伝送する方法を提供する。前記内部制御／アドレス信号は、外部制御／アドレス信号に基づいて発生される。前記メモリモジュールは、外部クロック信号から第１内部クロック信号を発生するクロック発生器と、レジスタと、複数のメモリ装置と、前記レジスタを前記複数のメモリ装置に接続し、特定の制御／アドレス信号伝達時間を有する制御／アドレス信号バスと、を含む。前記方法は、前記制御／アドレス信号の伝達時間に相応する遅延値だけ前記第１内部クロック信号を遅延させて第２内部クロック信号を発生する段階と、前記第２内部クロック信号に応答して、前記外部制御／アドレス信号を保存する段階と、前記第１内部クロック信号に応答して前記内部制御／アドレス信号を伝送する段階と、を含む。
【００４０】
更に他の実施形態において、本発明は、メモリモジュールで内部制御／アドレス信号に対するデータ伝送ウィンドウを定める方法を示す。  前記メモリモジュールは、可変外部クロック信号から第１内部クロック信号を発生するクロック回路と、レジスタと、複数のメモリ装置と、前記レジスタを前記複数のメモリ装置に接続させ、特定の制御／アドレス信号伝達時間を有する制御／アドレス信号バスと、を含む。前記方法は、前記制御／アドレス信号伝達時間と相応する遅延値だけ前記第１内部クロック信号を遅延させて第２内部クロック信号を発生する段階と、前記第２内部クロック信号に応答して前記レジスタに前記外部制御／アドレス信号を保存する段階と、前記データ伝送ウィンドウが同じデータセットアップタイムとデータホールドタイムを含むように、前記第１内部クロック信号に応答して、前記制御／アドレス信号バスを通じて前記内部制御／アドレス信号を伝送する段階と、を含む。
【００４１】
更に他の実施形態において、本発明は、 第１動作周波数と第２動作周波数で択一的に動作する外部クロック信号を提供するチップセット、及びそれぞれのレジスタを有する複数のメモリモジュールを含むメモリシステムの動作方法を含む。前記複数のメモリモジュールのうち、それぞれのモジュールに対して、前記方法は、前記外部クロック信号から第１内部クロック信号を発生する段階と、前記第１内部信号から第２内部クロック信号を発生する段階と、前記第２内部クロック信号に応答して前記レジスタに外部制御／アドレス信号を保存する段階と、前記第１内部クロック信号に応答して、特定の信号伝達信号を有する制御／アドレス信号バスを通じてデータ伝送ウィンドウの間に、前記外部制御／アドレス信号から発生された内部制御／アドレス信号を前記レジスタから複数のメモリ装置に伝送する段階と、を含み、前記データ伝送ウィンドウは、前記外部クロック信号が前記第１動作周波数で動作する場合及び前記第２動作周波数で動作する場合に対して、いずれも実質的に同一のデータセットアップタイプとデータホールドタイムを有することを特徴とする。
【００４２】
更に他の実施形態において、本発明は、第１動作周波数と第２動作周波数で択一的に動作する外部クロック信号を提供するチップセット、及びレジスタと複数のメモリ装置をそれぞれ含む複数のメモリモジュールを具備したメモリシステムの動作方法を示す。前記方法は、前記複数のメモリモジュールのうち、それぞれのモジュールに対して、前記外部クロック信号から第１、第２、及び第３内部クロック信号を発生する段階と、第１伝送時間を有する第１信号ラインを通じて前記複数のメモリ装置に前記第１内部クロック信号を伝送する段階と、第２伝送時間を有する第２信号ラインを通じて前記レジスタに前記第２内部クロック信号を伝送する段階と、第３伝送時間を有する第３信号ラインを通じて前記複数のレジスタに前記内部クロック信号を伝送する段階と、前記第３内部クロック信号に応答して前記レジスタに前記外部制御／アドレス信号を保存する段階と、前記第２内部クロック信号に応答して、第４伝達時間を有する制御／アドレス信号バスを通じてデータ伝送ウィンドウの間に、前記外部制御／アドレス信号から発生された内部制御／アドレス信号を前記レジスタから前記複数のメモリ装置に伝送する段階と、を含み、前記データ伝送ウィンドウは、前記外部クロック信号が前記第１動作周波数で動作する場合及び前記第２動作周波数で動作する場合に対して、いずれも実質的に同一のデータセットアップタイムとデータホールドタイムを有することを特徴とする。
【発明の効果】
【００４３】
本発明によれば、多様なホストシステムのプロセッサと動作することができるように、複数のクロック周波数で信頼性の高いメモリシステムの動作を実現することができる。
【発明を実施するための最良の形態】
【００４４】
以下、添付図面を参照して、本発明の好適な実施の形態を具体的に説明する。このような実施形態は、本発明を説明するために提示され、本発明の技術的範囲は、願書に添付した特許請求の範囲の記載に基づいて定められる。
【００４５】
他の多様な側面のうち、本発明の好適な実施の形態は、レジスタ型メモリモジュールを含むメモリシステムを開示する。このメモリシステムは、外部クロック信号でレジスタ型メモリモジュール（以下、メモリモジュール）のタイミングを調節する。しかし、従来のメモリモジュールとは対照的に、下記に説明されるメモリモジュールは、制御／アドレス信号を含むメモリ装置に送信するのにかかる遅延時間を調節するように改善され、メモリモジュール内の一つ以上の内部レジスタを代替したり、更にプログラムしたりすることなく、前記外部クロック信号の周波数を変えることができる。
【００４６】
それぞれのメモリモジュールは、関連チップセットから受信した前記外部クロック信号と関連して、複数の内部クロック信号を供給するように構成された内部クロック発生器を含む。この内部クロック発生器は、公知の回路を使用して、多様に構成されることができる。例えば、位相同期ループ回路（ＰＬＬ）、遅延同期ループ回路（ＤＬＬ）、及びクロックバッファ回路は、前記内部クロック信号を発生するのに使用されることができる。
【００４７】
それぞれのメモリモジュールは、一般的に複数の内部クロック信号のうち、少なくとも一つを受信するように構成されたレジスタを備える。前記レジスタは、一つ以上の前記内部クロック信号によって調節されるタイミング動的特性に沿うように前記外部制御／アドレス信号を受信して、前記内部制御／アドレス信号を複数個のメモリ装置に送信するように具現される。前述したように、前記外部クロック信号又は前記内部クロック信号のうち、任意の一つの信号は、高スピード差動信号方式で一般的に使用する信号と同様に一対の差動クロック信号を含む。
【００４８】
例えば、図７で本発明の好適な実施の形態としてメモリシステム７００を参照すると、メモリシステム７００は、チップセット７０１に接続された一つのメモリモジュール７０２を含む。メモリモジュール７０２は、クロック発生器７０３、レジスタ（ＲＥＧ）７０４、及び複数のメモリ装置（ＤＲＡＭ）７０５を備える。従来のレジスタ型メモリモジュールによれば、メモリモジュールは、チップセットから外部クロック信号ＥＣＬＫと外部制御アドレス信号（ＥＣ／Ａ）を受信する。又、メモリモジュールは、データバスを通じてチップセットからデータ（ＤＡＴＡ）を受信するか、チップセットにデータ（ＤＡＴＡ）を伝送する。
【００４９】
本実施形態では、クロック発生器７０３は、外部クロック信号ＥＣＬＫを受信して、外部クロック信号と関連した（例えば、外部クロック信号に基づいて発生される）第１内部クロック信号ＩＣＬＫ１、第２内部クロック信号ＩＣＬＫ２、及び第３内部クロック信号ＩＣＬＫ３を供給する。内部クロック信号（例えば、入力クロック信号と出力クロック信号）の発生は、クロック発生器７０３と関連する従来の構成要素を付加して具現することができる。少なくともクロック発生器７０３は、一般的に前記外部クロック信号と共に第１内部クロック信号、第２内部クロック信号、及び第３内部クロック信号を同期させるように構成された回路を含む。例えば、図７に図示された実施形態では、クロック発生器７０３が少なくとも位相固定ループ（ＰＬＬ）回路を含む。
【００５０】
本実施形態において、前記外部クロック信号はＰ１、Ｐ２、Ｐ３の各点でそれぞれサンプリングされた場合、第１内部クロック信号及び第２内部クロック信号と同じ位相を有する。しかし、Ｐ４でサンプリングされた場合、前記第３内部クロック信号の位相は、前記外部クロック信号より先行する。結果的に、前記第３内部クロック信号は、同様な位相関係又は遅延関係によって第１内部クロック信号及び第２内部クロック信号に先行する。（本実施形態の説明に使用されるクロック信号は規則的な周期を有し、当業者であれば、相対的な位相差（先行と後行）が信号間に遅延を発生させるか、信号間の遅延を維持することで作り出されることを理解することができるであろう。従って、以前に同期されていた２つの信号のうち一つのクロック又は２つの信号全部に対して定められた遅延を正確に発生させることにより、一つの信号が他の信号に正確に先行するように調整されることができる）。
【００５１】
レジスタ７０４は、前記第２内部クロック信号及び第３内部クロック信号と前記外部制御／アドレス信号を受信して、メモリ装置７０５に前記内部クロック／アドレス信号を提供する。例えば、内部制御／アドレス信号は、前記外部制御／アドレス信号がレジスタ７０４によってラッチされた、又はバッファリングされた（例えば、保存された、又は連続に与えられる）形態に提供される。他の例を挙げると、前記外部制御／アドレス信号は、メモリ装置７０５に内部制御／アドレス信号として提供される前に、レジスタ７０４によって調節される周波数又は信号のしきい値である。当業者に容易に認識される多数の異なる例のみならず、前記２つの例でも、前記内部信号は前記外部制御／アドレス信号から発生される（又は、誘導される）といえる。
【００５２】
図７を参照すると、レジスタ７０４は、前記外部制御／アドレス信号から内部制御アドレス信号の発生を調節するために、前記第２内部クロック信号及び第３内部クロック信号を使用する。前述したように、前記外部制御／アドレス信号及び内部制御／アドレス信号は、データに接続するためのメモリ装置（例えば、ＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ等）に従来使用するタイプの一つ以上の制御信号又は一つ以上のアドレス信号を含む。例えば、前記外部制御／アドレス信号及び内部制御／アドレス信号は、読み込むか保存する作業が行われることを指示するか、又は、データの読み込み／書き込みアドレスを提供することができる。
【００５３】
メモリ装置７０５は、前記内部制御／アドレス信号と前記第１クロック信号を受信し、前記受信された信号に相応するチップセット７０１にデータを送信するか、前記チップセット７０１にデータを受信する。例えば、メモリ装置７０５は、レジスタ７０４から前記内部制御／アドレス信号をサンプリングし、前記第１内部クロック信号として定められた時間間隔を置いてデータを送信する。
【００５４】
前記第１内部クロック信号は、第１信号ラインＬ１１を通じてクロック発生器７０３からメモリ装置７０５に伝送される。前記第２内部クロック信号及び第３内部クロック信号は、それぞれの信号ラインＬ１２、Ｌ１３を通じてクロック発生器７０３からレジスタ７０４に伝送される。この信号ラインの実際の属性とタイプは、メモリシステムのデザインによって異なり、伝送される関連信号の設定によって異なる。例えば、一つ以上の信号ラインＬ１１、Ｌ１２、Ｌ１３は、２重差動信号ラインを含むことができる。
【００５５】
前記第１信号ライン、第２信号ライン、及び第３信号ラインは、ｄ１、ｄ２、及びｄ３でそれぞれ表示された信号伝播遅延（即ち、信号伝達時間）によって特定される。前記内部制御／アドレス信号は、信号伝播遅延時間「ｄ４」がかかる信号ラインＬ１４を通じてメモリ装置７０５に伝送される。実施形態で現れた多くの実際の具現において、前記「信号ライン」（Ｌ１４）は、複数のアドレス及び複数の制御信号の少なくとも一方を伝達する信号ラインバスを含む。このような例として、前記信号伝播遅延時間「ｄ４」は、信号ラインＬ１４を形成する個々の信号ラインで発生する実際の伝播遅延のグループに対する近似値であり得る。
【００５６】
前記実施形態において、可変キャパシタ７０６は、信号伝播遅延時間「ｄ３」を調整するために（即ち、信号ラインＬ１３の信号伝達時間を調整するために）、信号ラインＬ１３（例えば、信号ラインＬ１３と接地を接続）と関連している。可変キャパシタは、第２内部クロック信号と第３内部クロック信号（例えば、制御ディレイ「ｄ２」及び／又は「ｄ３」）の相対的な位相特性を修正するために、信号ラインＬ１３及び／又は信号ラインＬ１２と関連されることができる多くの「遅延回路」のうちの一つである。
【００５７】
メモリモジュール７０２が信頼性良く動作するために、内部クロック／アドレス信号のタイミングは、少なくとも内部クロック信号（例えば、第１クロック信号）のうちの一つと関連して調整されなければならない。図８は、図７の例示的なメモリモジュール７０２の動作を示す波形タイミング図である。図８において、メモリモジュール７０２は、４００ＭＨｚ周波数で動作するメモリシステムに含まれると仮定する。
【００５８】
図８を参照すると、ディレイ「ｄ１」、「ｄ２」、「ｄ３」、及び「ｄ４」は、それぞれ０．７ｎｓ、０．７ｎｓ、０．２ｎｓ、及び０．５ｎｓに設定される。外部制御／アドレス信号は、前記第２内部クロック信号ＩＣＬＫ２の立ち上りエッジでレジスタ入力信号（Ｃ／Ａ＿ＲＩＮ）としてレジスタ７０４に保存される。従って、前記第２内部クロック信号は、このような特定の実施形態において、「レジスタ入力クロック信号」として表示されることができる。レジスタ入力信号（Ｃ／Ａ＿ＲＩＮ）は、第３内部クロック信号ＩＣＬＫ３の立ち下りエッジで、レジスタ７０４から信号ラインＬ１４を通じてレジスタ入力信号（Ｃ／Ａ＿ＲＯＵＴ）として出力される。従って、第３内部クロック信号は、このような特定の実施形態で「レジスタ出力クロック信号」として表示されることができる。
【００５９】
レジスタ７０４と関連したレジスタディレイ（ｄ＿ＲＥＧ）は、前記第２内部クロック信号の立ち上りエッジと後に従う前記第３内部クロック信号の立ち下りエッジとの間の時間的な差異で決定される。信号ラインＬ１４と関連するレジスタディレイ（ｄ＿ＲＥＧ）と信号伝播遅延時間「ｄ４」に関連して遅延された後、前記レジスタ出力信号（Ｃ／Ａ＿ＲＯＵＴ）は、メモリ装置入力信号（即ち、内部制御／アドレス信号ＩＣ／Ａ＿ＭＩＮ）としてメモリ装置７０５に入力される。
【００６０】
レジスタ出力信号（Ｃ／Ａ＿ＲＯＵＴ）が前記第１内部クロック信号の立ち上りエッジからクロック半サイクル前の時点にメモリ装置７０５に入力されるように、遅延時間「ｄ３」をセッティングすることで、メモリバンク入力信号（ＩＣ／Ａ＿ＭＩＮ）のためのセットアップ（ｔｓ）又はホールド（ｔｈ）タイムは、両者が外部クロック信号半周期と同じ１．２５ｎｓになる。従って、メモリ装置７０５は、前記内部制御／アドレス信号を有効にサンプリングすることができる。
【００６１】
図７に図示された実施形態において、ディレイ「ｄ３」と、ディレイ「ｄ１」又は「ｄ２」（この値は、例と同じである）のうち、遅延時間「ｄ４」を引いた値と同様に決定することで、前記内部制御／アドレス信号のためのセットアップタイムとホールドタイムは外部クロック信号半周期になるように効果的に設定されることができる（例えば、「ｄ３」＝（「ｄ１」ｏｒ「ｄ２」）−「ｄ４」）。例えば、図７と図８の実施形態と関連して説明したディレイ条件を使用すると、遅延時間「ｄ３」は、「ｄ１」（０．７ｎｓ）から「ｄ４」（０．５ｎｓ）を引いた値、即ち、０．２ｎｓである。図８に関する内容を更に説明するために、ｔ０が前記第３内部クロック信号の立ち上りエッジを示し、ｔ１が前記第１内部クロック信号の立ち上りエッジを示し、ｔ２をｔ１以後の前記第３内部クロック信号の立ち下りエッジを示すこととする。又、「Ｐ」は、前記説明した前記第１内部クロック信号の周期を示すのみならず、前記外部クロック信号の周期を示すこととする。
【００６２】
前記例示的に定めたように、前記第１内部クロック信号の立ち上りエッジは、式ｔ１＝ｔ０＋（ｄ１−ｄ３）で表された遅延時間値によって前記第３内部クロック信号の立ち上りエッジ後に発生する。前記第３内部クロック信号の立ち下りエッジは、式ｔ２＝ｔ０−１／２（Ｐ）によって、同じ信号の立ち上りエッジの半周期後に発生する。従って、前記第１内部クロック信号と前記第３内部クロック信号の立ち上りエッジとの間で、レジスタ遅延時間（ｄ＿ＲＥＧ）は、式ｄ＿ＲＥＧ＝ｔ２−ｔ１として示すことができる。これを代入すると、（ｄ＿ＲＥＧ）＝ｔ０＋１／２（Ｐ）−ｔ０−（ｄ１−ｄ３）＝１／２（Ｐ）−ｄ１＋ｄ３となる。この式にｄ＝ｄ１−ｄ４を代入すると、ｄ＿ＲＥＧ＝１／２（ｐ）−ｄ１＋ｄ１−ｄ４又はｄ＿ＲＥＧ＋ｄ４＝１／２（Ｐ）を得ることができる。従って、ｄ３＝ｄ１−ｄ４により、前記第１内部クロック信号の立ち上りエッジ後に半周期を経た時点で内部制御／アドレス信号（ＩＣ／Ａ＿ＭＩＮ）のデータ伝送がなされる結果をもたらす。結果的に、メモリ装置７０５に伝送される内部制御／アドレス信号のセットアップ（ｔｓ）タイムとホールド（ｔｈ）タイムは、いずれも外部クロックアドレス信号（又は、例示で説明された相応する前記第１内部クロック信号）の半周期に設定される。図９は、周波数２００ＭＨｚ（図８と関連して前記説明した例で動作周波数の半分）で動作する図７に図示されたメモリモジュール７０２の動作を説明したアナログ型波形タイミング図である。図９において、比較を容易にするため、ディレイ「ｄ１」〜「ｄ４」は、図８と関連して説明されたものと同じであると仮定する。しかし、前記レジスタ遅延時間（ｄ＿ＲＥＧ）は、式（ｄ＿ＲＥＧ）＝１／２（Ｐ）−ｄ４によって変わる。従って、メモリモジュールの動作周波数が変化するにもかかわらず、内部制御／アドレス信号と関連した前記セットアップ時間とホールド時間は外部（又は、第１内部）クロック信号半周期に維持される。
【００６３】
図１０は、本発明の好適な他の実施形態に係るメモリモジュール１００２と関連チップセット７０１を含むメモリシステム１０００を示す回路配置図である。図１０を参照すると、メモリモジュール１００２は、クロック発生器（ＰＬＬ）７０３から個別的な第３内部クロック信号を発生させないことを除けば、メモリモジュール７０２と同様である。一方、第３内部クロック信号ＩＣＬＫ３は、前記第２内部クロック信号を通じて誘導される。例えば、図１０に示すように、第３信号ラインＬ１３は、レジスタ（ＲＥＧ）７０４の第１クロック信号入力Ｐ４と第２クロック信号入力Ｐ３に適用されるように、前記第２信号ラインＬ１２間に接続されることができる。遅延回路（例、１００３）は、前記第２信号ラインＬ１２又は前記第３クロック信号Ｌ１３と関連されることができる。
【００６４】
図１１は、本発明の更に他の具現方法によるメモリモジュール１１０２を含むメモリシステム１１００の回路図である。図１１を参照すると、メモリモジュール１１０２は、差動信号対を含むことを除けば、図７に示すメモリモジュール７０２と同様である。例えば、外部クロック信号ＥＣＬＫは、一対の差動クロック信号ラインで伝送される差動（例えば、対）外部クロック信号を示す。同様に、メモリ装置７０５でメモリ装置の数を「ｍ」とする場合、信号ラインＬ１１は、「ｍ」対の内部クロック信号を伝送する「ｍ」対の差動クロック信号ラインを示す。信号ライン（Ｌ１２及びＬ１３）は、内部ペアークロック信号を伝送する差動クロック信号ラインの対を示す。「ｎ」を信号ラインＬ１４のバス幅とする場合、信号ラインＬ１４は、「ｎ」対の差動信号ラインを含む。最後に、「ｋ」をデータラインのバス幅とする場合、チップセット７０１をメモリ装置７０５に接続するデータラインは、「ｋ」対のデータ信号を伝送する「ｋ」差動信号ラインを含む。遅延回路は、差動信号に提供される第２及び／又は第３内部クロック信号を伝送する信号ラインの対と関連される。例えば、キャパシタが位相特性を調節してノイズを減少させるために、ライン対の間に含まれることができる。
【００６５】
図１２は、内部制御／アドレス信号をレジスタからメモリモジュールに配置された複数のメモリ装置に伝送する一般的な方法を示す流れ図である。図１２の方法で前記内部制御／アドレス信号（ＩＣ／Ａ）は、外部制御／アドレス信号（ＥＣ／Ａ）から誘導される。複数の内部クロック信号（例えば、第１内部クロック信号（ＩＣＬＫ１）、第２内部クロック信号（ＩＣＬＫ２）、及び第３内部クロック信号（ＩＣＬＫ３）又は第１内部クロック信号（ＩＣＬＫ１）及び第２内部クロック信号（ＩＣＬＫ２））は、外部クロック信号ＥＣＬＫから発生される（ステップ１２０１）。前記方法は、メモリモジュールに位置したＰＬＬのようなクロック発生器によって一般的に行われる。
【００６６】
複数の内部クロック信号のうち、いずれか一つの立ち上りエッジ又は立ち下りエッジは、レジスタに外部制御／アドレス信号を保存（入手）する制御を行うように機能する（ステップ１２０２）。内部から発生した他のクロック信号の立ち上りエッジ又は立ち下りエッジは、内部制御／アドレス信号がレジスタからメモリ装置に出力されることを制御するように機能する（ステップ１２０３）。
【００６７】
前記方法と関連して、前記説明したメモリシステムとメモリモジュールを利用する場合に、立ち上りクロックエッジ及び立ち下りクロックエッジは、データを伝送するのに使用され、回路の動作を初期化するのに使用されることができる。立ち上りクロックエッジと立ち下りクロックエッジを使用する方法は単に選択された例で、当業者でれば、クロック信号の詳細なデザイン（例えば、周期、周波数、エッジの設定等）がメモリシステム設計者の選択によって変わることを理解することができる。
【００６８】
前述した方法において、前記説明したメモリシステムとメモリモジュールを使用する場合に、レジスタで外部制御アドレス信号の入力をゲーティング（ゲートで調節すること）する内部クロック信号と、外部制御／アドレス信号から誘導された内部制御／アドレス信号の出力をゲーティングする更に他の内部クロック信号（即ち、以前クロック信号の遅延バージョン）間の所望の位相関係を提供するための関連信号ライン伝達時間の観点で、内部クロック信号が提供され調整されることができる。
【００６９】
以上のように、本発明の好適な実施の形態によれば、メモリシステムとメモリモジュールに関して、複数の動作周波数によって動作が可能で、動作周波数と関係なく制御／アドレス信号が適当なセットアップタイムとホールドタイムを維持することができる。従って、多様なホストシステムのプロセッサと動作することができるように複数のクロック周波数で非常に信頼性の高いメモリシステムの動作を可能にする。メモリシステムの動作周波数変化は、メモリシステムの内部信号化動的特性を低下するか、統合されたホストシステム上で付加プログラミングに負担を与えるという問題点があるが、本発明はこの問題点を解決することができる。
【００７０】
以上、本発明の好適な実施の形態によって詳細に説明したが、本発明はこれに限定されず、当業者あれば本発明の思想と意図を逸脱しない範囲で、本発明を修正または変更できる。
【図面の簡単な説明】
【００７１】
【図１】関連チップセットを具備したマザーボード上の従来のメモリモジュールの配置図である。
【図２】関連チップセットを具備したマザーボード上の従来のレジスタ型メモリモジュールの配置図である。
【図３】従来のレジスタ型メモリモジュールのブロック図である。
【図４】Ｈ−ツリートポロジーで構成されたラインを通じてコントロールアドレス信号を受信する複数のメモリ装置を具備した従来のレジスタ型メモリモジュールのブロック図である。
【図５】図４の従来のレジスタ型メモリモジュールの４００ＭＨｚ動作周波数での動作波形を示すタイミング図である。
【図６】図４の従来のレジスタ型メモリモジュールの２００ＭＨｚ動作周波数での動作波形を示すタイミング図である。
【図７】本発明の好適な一実施形態に係るレジスタ型メモリモジュールを示すブロック図である。
【図８】図７のレジスタ型メモリモジュールの４００ＭＨｚ動作周波数での動作波形を示すタイミング図である。
【図９】図７のレジスタ型メモリモジュールの２００ＭＨｚ動作周波数での動作波形を示すタイミング図である。
【図１０】本発明の好適な他の実施の形態に係るレジスタ型メモリモジュールを示すブロック図である。
【図１１】本発明の好適な更に他の実施の形態に係るレジスタ型メモリモジュールを示すブロック図である。
【図１２】メモリモジュールに配置されたレジスタから複数のメモリ装置に内部制御／アドレス信号を伝送する一例を説明する流れ図である。
【符号の説明】
【００７２】
７００    メモリシステム
７０１    チップセット
７０２    メモリモジュール
７０３    クロック発生器
７０４    レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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