(57)【要約】【課題】  ｎチャネルＭＯＳトランジスタ上に引張り応力膜を形成し、ｎチャネルＭＯＳトランジスタのチャネル領域に上下方向に圧縮応力を印加し、動作速度を向上させると同時に、同じ基板上に形成されたｐチャネルＭＯＳトランジスタのチャネル領域に、同じ引張り応力膜から上下方向に圧縮応力が印加されて動作速度が低下する問題を軽減する。【解決手段】  引張り応力膜のうち、ｐチャネルＭＯＳトランジスタを覆う部分の少なくともゲート電極基部近傍に、Ｇｅを斜め方向からイオン注入により、導入されたＧｅイオンが側壁絶縁膜表面近傍にまで到達するように導入する工程と、さらにＧｅをイオン注入した引張り応力膜を、Ｇｅ濃度の高い部分において選択エッチングして除去し、ｐチャネルＭＯＳトランジスタのゲート電極側壁面を覆う引張り応力膜の引張り応力が、前記ゲート電極直下のチャネル領域に伝達される応力伝播経路を遮断する。【選択図】  図５
2006237263.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に素子分離領域により画成された第１および第２の素子領域と、
前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとよりなり、
前記ｎチャネルＭＯＳトランジスタは、
前記第１の素子領域中において前記ｎチャネルＭＯＳトランジスタのチャネル領域に対応して、第１のゲート絶縁膜を介して形成され、両側壁面上に側壁絶縁膜を担持し、ｎ型にドープされた第1のゲート電極と、
前記第１の素子領域中、前記第1のゲート電極の両側に形成された、ｎ型のソースおよびドレイン領域と、
前記第２の素子領域中において前記ｐチャネルＭＯＳトランジスタのチャネル領域に対応して、第２のゲート絶縁膜を介して形成され、両側壁面上に側壁絶縁膜を担持し、ｐ型にドープされた第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された、ｐ型のソースおよびドレイン領域とよりなる半導体集積回路装置において、
前記基板上には、前記第1および第２の素子領域にわたって、前記第1の素子領域においては前記第１のゲート電極を、その側壁絶縁膜を含めて連続的に覆うように、また前記第２の素子領域においては前記第２のゲート電極を、その側壁絶縁膜を含めて覆うように引張り応力膜が形成され、
前記引張り応力膜は、前記第２の素子領域中、少なくとも前記第２のゲート電極の基部近傍において膜厚を減少させていることを特徴とする半導体集積回路装置。
【請求項２】
前記引張り応力膜は、前記第２のゲート電極の基部近傍において欠損していることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第２のゲート電極の基部近傍において、前記第２のゲート電極の側壁絶縁膜が、前記引張り応力膜から露出されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
基板上、素子分離領域により画成された第１および第２の素子領域に、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成する工程と、
前記基板上に、前記第１および第２の素子領域を、前記ｎチャネルＭＯＳトランジスタのゲート電極および前記ｐチャネルＭＯＳトランジスタのゲート電極を、それぞれの側壁絶縁膜を含めて連続的に覆うように、引張り応力膜を、引張り応力を蓄積するように形成する工程と、
前記第２の素子領域において、前記引張り応力膜に、前記基板の面に対して斜めに、前記引張り応力膜中の引張り応力を緩和する元素をイオン注入する工程とよりなり、
前記イオン注入工程は、前記引張り応力膜中に、前記引張り応力膜中の引張り応力を緩和するような元素を、少なくとも前記第２のゲート電極の基部近傍において、前記第２のゲート電極の側壁絶縁膜に到達するようなエネルギで導入することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
さらに前記イオン注入工程の後、前記引張り応力膜を前記第２の素子領域において、エッチングする工程をさらに含むことを特徴とする付記４記載の半導体集積回路装置の製造方法。
【請求項６】
前記エッチング工程は、前記引張り応力膜のうち、前記元素が導入された部分が優先的に除去されるように実行されることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【特許文献１】WO２００２／０４３１５１号公報
【非特許文献１】Shimizu. A.,et al. IEDM2001
【非特許文献２】Nakahara, Y.,et al. IEDM2003
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特に従来、ｎチャネルＭＯＳトランジスタの動作速度を向上させるため、ｎチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはＳｉＮ膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が知られている。
【０００５】
図１は、このような応力膜を有するｎチャネルＭＯＳトランジスタの概略的構成を示す。
【０００６】
図１を参照するに、シリコン基板１１上にはＳＴＩ型の素子分離領域１１Ｉにより、前記ｎチャネルＭＯＳトランジスタの素子領域１１Ａがｐ型ウェルとして画成されており、前記素子領域１１Ａにおいては前記シリコン基板１１上にチャネル領域に対応してゲート電極１３が、ゲート絶縁膜１２を介して形成されており、前記シリコン基板１１中には前記ゲート電極１３の両側にｎ型ソース／ドレインエクステンション領域１１ａ，１１ｂが形成されている。
【０００７】
さらに前記ゲート電極の両側には側壁絶縁膜１３Ａ，１３Ｂが形成され、前記シリコン基板１１中、前記側壁絶縁膜１３Ａ，１３Ｂの外側領域にはｎ+型のソース・ドレイン拡散領域１１ｃ，１１ｄが、前記ソース／ドレインエクステンション領域１１ａ，１１ｂに重なるように形成されている。
【０００８】
前記ソース・ドレイン拡散領域１１ｃ，１１ｄの表面部分にはシリサイド層１４Ａ，１４Ｂがそれぞれ形成されており、さらに前記ゲート電極１３上にはシリサイド層１４Ｃが形成されている。
【０００９】
さらに図１の構成ではシリコン基板１１上に、前記ゲート電極１３および側壁絶縁膜１３Ａ，１３Ｂ、さらにシリサイド層１４を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したＳｉＮ膜１５が形成されている。
【００１０】
かかる引っ張り応力膜１５は、前記ゲート電極１３をシリコン基板１１の方向に押す作用を有し、その結果、前記ゲート電極１３直下のチャネル領域には基板面に垂直方向に圧縮応力が、また基板面に平行方向に引張り応力（面内引張り応力）が印加される。
【００１１】
このような構成により、ｎチャネルＭＯＳトランジスタにおいてはチャネル領域において電子移動度が向上し、動作速度が向上するが、同じシリコン基板１１上にｐチャネルＭＯＳトランジスタが形成されていた場合、このような引張り応力膜１５を同じようにｐチャネルＭＯＳトランジスタ上に形成すると、ｐチャネルＭＯＳトランジスタのチャネル領域においてホール移動度が低下してしまい、ｐチャネルＭＯＳトランジスタの動作速度が低下してしまう問題が生じるのが知られている。
【００１２】
そこで従来、この問題を解決するため、例えば非特許文献１には、ｐチャネルＭＯＳトランジスタの素子領域においてのみ、引張り応力膜を構成するＳｉＮ膜にＧｅをイオン注入し、応力を緩和させる構成が記載されている。
【００１３】
図２は、かかる非特許文献１によるＣＭＯＳ半導体装置の構成を示す。ただし図２中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００１４】
図２を参照するに、前記シリコン基板１１上には前記素子分離領域１１Ｉにより、ｐチャネルＭＯＳトランジスタの素子領域１１Ｂがｎ型ウェルとして画成されており、前記素子領域１１Ｂにおいては前記シリコン基板１１上にチャネル領域に対応してゲート電極２３が、ゲート絶縁膜２２を介して形成されており、前記シリコン基板１１中には前記ゲート電極２３の両側にｐ型ソース／ドレインエクステンション領域２１ａ，２１ｂが形成されている。
【００１５】
さらに前記ゲート電極２３の両側には側壁絶縁膜２３Ａ，２３Ｂが形成され、前記シリコン基板１１中、前記側壁絶縁膜２３Ａ，２３Ｂの外側領域にはｐ+型ソース・ドレイン拡散領域２１ｃ，２１ｄが、前記ソース／ドレインエクステンション領域２１ａ，２１ｂに重なるように形成されている。
【００１６】
前記ソース・ドレイン拡散領域２１ｃ，２１ｄの表面部分にはシリサイド層２４Ａ，２４Ｂがそれぞれ形成されており、さらに前記ゲート電極２３上にはシリサイド層１４Ｃが形成されている。
【００１７】
さらに図２の構成では、前記ＳｉＮ膜１５が、前記素子領域１１Ｂを、前記ゲート電極２３を含めて覆うように形成されている。
【００１８】
このような構成では前記ＳｉＮ引張り応力膜１５によるチャネル領域への圧縮応力印加の結果、先の図１の場合と同様、ｎチャネルＭＯＳトランジスタにおいてはチャネル領域において望ましい電子移動度の向上が得られるが、ｐチャネルＭＯＳトランジスタにおいては、チャネル領域のホール移動度は減少してしまう。
【００１９】
そこで図２の構成においては、前記素子領域１１ＡをレジストパターンＲ１により覆い、前記レジストパターンＲ１をマスクに、前記素子領域１１Ｂに、より正確には、前記素子領域１１Ｂを覆うＳｉＮ引張り応力膜１５に、Ｇｅのイオン注入を行うことにより、前記ＳｉＮ膜１５中の引張り応力を、前記素子領域１１Ｂに対応する部分において緩和させる。
【００２０】
図２の構成によれば、このように前記素子領域１１Ｂにおいて前記ＳｉＮ膜１５中に蓄積された引張り応力が緩和されるため、前記素子領域１１Ｂに形成されるｐチャネルＭＯＳトランジスタの動作速度の劣化は回避することができるが、このようなＧｅイオン注入によるＳｉＮ膜１５の効果的な応力緩和を実現するためには、注入されるＧｅイオンが、図２中に破線矢印で示すように、前記ＳｉＮ膜１５中を斜めに通過し、前記ＳｉＮ膜１５中、その下のシリサイド層２４Ａあるいは２４Ｂとの界面近傍まで到達する必要がある。しかし、ＳｉＮ膜１５中、このような深い位置にＧｅイオンを導入するには、前記イオン注入工程の際に、非常に大きな加速エネルギが必要となり、実用的な半導体装置の製造工程に、この技術を適用するのは困難であると考えられる。
【００２１】
また従来、非特許文献２において、図３に示すように、前記図２の構成において前記ＳｉＮ膜１５の膜厚を、レジストパターンＲ１をマスクとしたエッチングにより減少させ、前記素子領域１１ＢにおいてｐチャネルＭＯＳトランジスタのチャネル領域に印加される圧縮応力を減少させる技術が記載されている。ただし図３中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２２】
このような構成によれば、確かにｎチャネルＭＯＳトランジスタのチャネル領域には基板面に垂直方向に圧縮応力を印加しつつ、ｐチャネルＭＯＳトランジスタのチャネル領域に印加される同様な圧縮応力を低減させることができるが、前記ＳｉＮ膜１５の膜厚の制御は困難で、ｐチャネルＭＯＳトランジスタの特性ばらつきが大きくなってしまう問題を有している。また前記ＳｉＮ膜１５は、前記ソース／ドレイン領域２４Ａ，２４Ｂにコンタクトホールを形成する際のコンタクトエッチングストッパ膜としても使われる膜であり、このように膜厚を減少させてしまうと、コンタクトホール形成時に、使われるエッチングがＳｉＮ膜１５で停止せず、シリサイド層２４Ａ，２４Ｂおよびその下の拡散領域２１ｃ、２１ｄに到達してしまい、これらを損傷させる恐れがある。
【００２３】
さらに、かかる構成によれば、前記ｎチャネルＭＯＳトランジスタの素子領域１１ＡとｐチャネルＭＯＳトランジスタの素子領域１１Ｂとの境界部で、ＳｉＮ膜１５に段差が生じてしまい、その後、多層配線構造を形成する際に大きな障害となってしまう。
【課題を解決するための手段】
【００２４】
本発明は一の側面において上記の課題を、基板と、前記基板上に素子分離領域により画成された第１および第２の素子領域と、前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとよりなり、前記ｎチャネルＭＯＳトランジスタは、前記第１の素子領域中において前記ｎチャネルＭＯＳトランジスタのチャネル領域に対応して、第１のゲート絶縁膜を介して形成され、両側壁面上に側壁絶縁膜を担持し、ｎ型にドープされた第1のゲート電極と、前記第１の素子領域中、前記第1のゲート電極の両側に形成された、ｎ型のソースおよびドレイン領域と、前記第２の素子領域中において前記ｐチャネルＭＯＳトランジスタのチャネル領域に対応して、第２のゲート絶縁膜を介して形成され、両側壁面上に側壁絶縁膜を担持し、ｐ型にドープされた第２のゲート電極と、前記第２の素子領域中、前記第２のゲート電極の両側に形成された、ｐ型のソースおよびドレイン領域とよりなる半導体集積回路装置において、前記基板上には、前記第1および第２の素子領域にわたって、前記第1の素子領域においては前記第１のゲート電極を、その側壁絶縁膜を含めて連続的に覆うように、また前記第２の素子領域においては前記第２のゲート電極を、その側壁絶縁膜を含めて覆うように引張り応力膜が形成され、前記引張り応力膜は、前記第２の素子領域中、少なくとも前記第２のゲート電極の基部近傍において膜厚を減少させていることを特徴とする半導体集積回路装置により、解決する。
【００２５】
本発明は他の側面において上記の課題を、基板上に素子分離領域により画成された第１および第２の素子領域に、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成する工程と、前記基板上に、前記第１および第２の素子領域を、前記ｎチャネルＭＯＳトランジスタのゲート電極および前記ｐチャネルＭＯＳトランジスタのゲート電極を、それぞれの側壁絶縁膜を含めて連続的に覆うように、引張り応力膜を、引張り応力を蓄積するように形成する工程と、前記第２の素子領域において、前記引張り応力膜に、前記基板の面に対して斜めに、前記引張り応力膜中の引張り応力を緩和する元素をイオン注入する工程とよりなり、前記イオン注入工程は、前記引張り応力膜中に、前記引張り応力膜中の引張り応力を緩和するような元素を、少なくとも前記第２のゲート電極の基部近傍において、前記第２のゲート電極の側壁絶縁膜に到達するようなエネルギで導入することを特徴とする半導体集積回路装置の製造方法により、解決する。
【発明の効果】
【００２６】
本発明によれば、基板上の第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、前記基板上の第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置において、前記基板上に前記ｎチャネルＭＯＳトランジスタ覆うように引張り応力膜を形成し、前記ｎチャネルＭＯＳトランジスタの動作速度を向上させる際に、前記引っ張り応力膜中に前記引張り応力膜中の応力を緩和する元素を、斜めイオン注入により、前記元素が、前記引張り応力膜のうち前記ｐチャネルＭＯＳトランジスタを覆う部分の、特にそのゲート電極基部近傍を覆う部分に、前記ゲート電極側壁面に形成された側壁絶縁膜表面に到達するようなエネルギで導入することにより、前記ｐチャネルＭＯＳトランジスタのチャネル領域に前記引張り応力膜により、前記ゲート電極を介して基板面に垂直方向に印加される応力の伝播経路が遮断され、ｐチャネルＭＯＳトランジスタにおける動作速度の劣化が回避される。特にこのようにしてイオン注入した引張り応力膜を引き続きエッチング処理することにより、前記引張り応力膜のうち、前記元素が深く導入された部分が選択的にエッチングされ、応力伝播がさらに効果的に遮断される。
【００２７】
本発明によれば、前記第２の素子領域全体にわたって前記引張り応力膜の膜厚を減少させる必要はないため、ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域にコンタクトプラグがコンタクトする部分においては充分な膜厚を確保でき、前記引張り応力幕を、効果的なコンタクトエッチストッパとして使うことが可能である。
【発明を実施するための最良の形態】
【００２８】
［第１実施例］
図４〜６は、本発明の第１実施例による半導体集積回路装置の製造工程を示す図である。
【００２９】
図４を参照するに、シリコン基板４１上にはＳＴＩ型の素子分離領域４１Ｉにより、ｐ型ウェルよりなる第１の素子領域４１Ａとｎ型ウェルよりなる第２の素子領域４１Ｂが形成されており、前記第１の素子領域４１ＡにはｎチャネルＭＯＳトランジスタが、また前記第２の素子領域４１ＢにはｐチャネルＭＯＳトランジスタが形成される。
【００３０】
より具体的には、前記素子領域４１Ａにおいては前記シリコン基板４１上に典型的にはＳｉＯＮなどのゲート絶縁膜４２Ａを介してn+型のポリシリコンゲート電極４３Ａが形成されており、前記ポリシリコンゲート電極４３Ａの両側壁面上には、典型的にはＳｉＮよりなる一対の側壁絶縁膜４４Ａが形成されている。
【００３１】
さらに前記素子領域４１Ａでは前記シリコン基板１１中、前記ゲート電極４３Ａの両側にｎ型ソースエクステンション領域４１ａおよびｎ型ドレインエクステンション領域４１ｂが形成されており、さらに前記側壁絶縁膜４４Ａの外側には、ｎ+型ソース領域４１ｃおよびｎ+型ドレイン領域４１ｄが、それぞれ前記ソースエクステンション領域４１ａおよびドレインエクステンション領域４１ｂに重畳して形成されている。
【００３２】
さらに前記ソース領域４１ｃおよびドレイン領域４１ｄの表面にはコバルトあるいはニッケルシリサイド層４１ＳＡが形成されており、同様なシリサイド層４３ＳＡがポリシリコンゲート電極４３Ａ上にも形成されている。
【００３３】
同様に、前記素子領域４１Ｂにおいては前記シリコン基板４１上に典型的にはＳｉＯＮなどのゲート絶縁膜４２Ｂを介してｐ+型のポリシリコンゲート電極４３Ｂが形成されており、前記ポリシリコンゲート電極４３Ｂの両側壁面上には、典型的にはＳｉＮよりなる一対の側壁絶縁膜４４Ｂが形成されている。
【００３４】
さらに前記素子領域４１Ｂでは前記シリコン基板１１中、前記ゲート電極４３Ｂの両側にｎ型ソースエクステンション領域４１ｅおよびｎ型ドレインエクステンション領域４１ｆが形成されており、さらに前記側壁絶縁膜４４Ｂの外側には、ｎ+型ソース領域４１ｇおよびｎ+型ドレイン領域４１ｈが、それぞれ前記ソースエクステンション領域４１ｅおよびドレインエクステンション領域４１ｆに重畳して形成されている。
【００３５】
さらに前記ソース領域４１ｇおよびドレイン領域４１ｈの表面にはコバルトあるいはニッケルシリサイド層４１ＳＢが形成されており、同様なシリサイド層４３ＳＢがポリシリコンゲート電極４３Ｂ上にも形成されている。
【００３６】
前記素子領域４１Ａおよび４１Ｂに形成されるｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタは、いずれも１００ｎｍ以下、例えば４０ｎｍのゲート長を有している。
【００３７】
さらに図４の構成では、前記シリコン基板４１上に、前記ゲート電極４３Ａおよび４３Ｂを、それぞれの側壁絶縁膜４４Ａおよび４４Ｂを含めて覆うように、引張り応力を蓄積したＳｉＮ膜４５が、典型的には減圧ＣＶＤ法により、６００℃の基板温度でＳｉＣｌ2Ｈ2とＮＨ3の混合ガスを原料ガスとして供給することにより、１００ｎｍの厚さに形成されており、その結果、前記素子領域４１Ａにおいては、先に図１で説明したと同様に、前記ＳｉＮ膜４５中に蓄積された圧縮応力により、前記ゲート電極４３Ａ直下のチャネル領域が基板面に垂直方向に圧縮され、これに伴って前記チャネル領域には、基板面に平行に、面内引張り応力を印加した場合と同様な歪みが、矢印で示すように誘起される。これにより、前記素子領域４１ＡにおいてはｎチャネルＭＯＳトランジスタの動作速度が、先に図１で説明したように、向上する。
【００３８】
一方、図４の状態では前記素子領域４１Ａにおいて前記ＳｉＮ膜４５がレジストパターンＲ２により覆われ、前記素子領域４１Ｂにおいて、前記ＳｉＮ膜４５にＧｅイオンが、前記シリコン基板４１の基板面に対して例えば４５度の角度で、６０ｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入される。
【００３９】
このようにして基板面に対して斜めにイオン注入されたＧｅ原子は、先に図１で説明した場合と異なり、前記ＳｉＮ膜４５に対してより垂直に近い角度で入射するため、前記膜４５中、より深い位置まで到達するが、特に前記ゲート電極４３Ｂの基部近傍においては、Ｇｅイオンは前記ＳｉＮ膜４５のうち、基板面に平行な部分および前記側壁絶縁膜４４Ｂ上を延在する部分に導入され、この部分にＧｅイオンの濃集が生じる。また前記ＳｉＮ膜４５のうち、前記ゲート電極４３Ｂの上部を、前記側壁絶縁膜４４Ｂを介して覆う部分では、ＧｅイオンがＳｉＮ膜４５中により深い角度で入射するため、Ｇｅイオンが膜４５中の深くまで侵入する。
【００４０】
このようにＳｉＮ膜中にＧｅが導入されると、ＳｉＮ膜の、例えば燐酸（Ｈ3ＰＯ4）エッチャントによるエッチングが促進され、Ｇｅ濃度の高い部分が選択的にエッチングを受ける。。
【００４１】
そこで、本実施例においては、図４の工程の後、図５の工程において、図４の構造を、前記レジスト膜Ｒ２を除去した後、熱燐酸水溶液中においてウェットエッチングする。
【００４２】
その結果、図５に示すように前記ＳｉＮ膜４５は、前記ゲート電極４３Ｂの基部近傍の領域４５Ｘおよびゲート電極４３Ｂの上部近傍の領域４５Ｙにおいて深く侵食され、かかる領域を介した応力の伝達が確実に妨げられる。
【００４３】
特に前記ｎチャネルＭＯＳトランジスタの場合と同様なメカニズムによる、ｐチャネルＭＯＳトランジスタのチャネル領域への圧縮応力の印加は、このような侵食領域４５Ｘをゲート電極４５Ｂの基部の一箇所に形成することにより、効果的に抑制することができる。
【００４４】
図５の工程の後、図６の工程において前記シリコン基板４１上には層間絶縁膜４６が堆積され、さらに前記層間絶縁膜４６中に、前記ｎ+型ソース領域４１ｃおよびドレイン領域４１ｄ、前記ｐ+型ソース領域４１ｇおよび４１ｈに形成されたシリサイド層４１ＳＡ，４１ＳＢを露出するようにコンタクトホール４６Ａ〜４６Ｄを形成し、さらにかかるコンタクトホール４６Ａ〜４６ＤをＷなどの導体プラグ４７Ａ〜４７Ｄにより充填することにより、シリコン基板４１上に応力印加により動作速度の向上したｎチャネルＭＯＳトランジスタと、応力印加による動作速度の低下を回避したｐチャネルＭＯＳトランジスタとが形成された、半導体集積回路装置が得られる。
【００４５】
その際、本実施例では前記素子領域４１Ｂにおいて前記導体プラグ４７Ｃ，４７Ｄがソース拡散領域４１ｇおよびドレイン拡散領域４１ｈとコンタクトする部分において、前記ＳｉＮ膜４５は前記１００ｎｍの膜厚を維持しており、従って効果的なコンタクトエッチストッパとして作用する。
【００４６】
すなわち、前記層間絶縁膜４６中に前記コンタクトホール４６Ａ〜４６Ｄを形成する際に、前記コンタクトホール４６Ａ〜４６Ｄの形成は、いったん前記ＳｉＮ膜４５が露出した時点で停止し、前記ＳｉＮ膜４５を前記コンタクトホール４６Ａ〜４６Ｄの底部において選択的に除去することにより、前記拡散領域４２ｃ，４２ｄ、４２ｇ，４２ｈの表面のシリサイド層４１ＳＡ、４１ＳＢを損傷することなく露出させることが可能になる。
【００４７】
図７は、図６の半導体集積回路装置の一変形例を示す。図７中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４８】
図７の構成では、前記領域４５Ｘおよび４５Ｙにおけるエッチング量を増大させ、その結果、前記ＳｉＮ膜４５は、前記領域４５Ｘおよび４５Ｙにおいて欠損している。
【００４９】
この場合、前記ゲート電極４３Ｂ上のＳｉＮ膜４５は、前記領域４５Ｘ，４５Ｙよりも上の部分が前記シリコン基板面に形成された部分から切り離されており、前記ＳｉＮ膜４５中の引張り応力が前記ｐチャネルＭＯＳトランジスタのチャネル領域に伝達されることはない。
【００５０】
図７の構成では、前記領域４５ｘ、４５Ｙにおいて前記シリサイド層４１ＳＢあるいは前記側壁絶縁膜４４Ｂが前記ＳｉＮ膜４５の欠損に伴って露出しており、これらの部分には、先に図４の工程で注入されたＧｅイオンが到達している。
［第２実施例］
図８〜１１は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、その説明を省略する。
【００５１】
図８を参照するに、本実施例では前記シリコン基板４１上、素子領域４１Ａにｎ+型ポリシリコンゲート電極４３Ａおよびｎ型ソース／ドレインエクステンション領域４１ａ，４１ｂ、さらにｎ+型ソース／ドレイン領域４１ｃ，４１ｄを有するｎチャネルＭＯＳトランジスタを形成し、また素子領域４１Ｂにｐ+型ポリシリコンゲート電極４３Ｂおよびｐ型ソース／ドレインエクステンション領域４１ｅ，４１ｆ、さらにｐ+型ソース/ドレイン領域４１ｇ、４１ｈを有するｐチャネルＭＯＳトランジスタを形成するが、本実施例においては、前記素子領域４１中に前記ｐチャネルＭＯＳトランジスタを形成する際に、前記ｐ+型ソース／ドレイン領域４１ｇ、４１ｈを形成する前に、前記シリコン基板４１中、前記側壁絶縁膜４４Ｂの外側に、複数のファセットで画成された溝４１ＴＡ，４１ＴＢを、前記側壁絶縁膜４４Ｂをマスクとした、ドライエッチングとウェットエッチングを組み合わせたエッチングにより、自己整合的に形成する。
【００５２】
次に図９の工程において、前記溝４１ＴＡ，４１ＴＢ中に、ＳｉＨ4およびＧｅＨ4を原料とし、Ｂ2Ｈ6をドーパントガスとし、さらにＨＣｌをエッチングガスとして使った減圧ＣＶＤ法により、ｐ型ＳｉＧｅ混晶層領域４１ＳＧをエピタキシャルに成長させる。
【００５３】
ＳｉＧｅ混晶層領域４１ＳＧは、前記シリコン基板４１よりも大きな格子定数を有しているため、図９中に黒矢印で示したように基板面に垂直方向に膨張し、これに伴って、前記ゲート電極４３Ｂ直下のチャネル領域も前記基板面に垂直方向に延伸される。
【００５４】
その結果、前記チャネル領域を構成するＳｉ結晶は基板面に平行な方向に収縮し、前記ＳｉＧｅ混晶層領域４１ＳＧから圧縮応力を受けた場合と同様な歪みが、前記チャネル領域を構成するＳｉ結晶に生じる。その結果、前記ｐチャネルＭＯＳトランジスタのチャネル領域においては、価電子帯において生じていた重いホールのバンドと軽いホールのバンドの縮退が解け、ホールの移動度が向上する。
【００５５】
次に図１０の工程において前記素子領域４１Ａにおいて前記ソース／ドレイン領域４１ｃ，４１ｄ上にシリサイド層４１ＳＡが、素子領域４１Ｂにおいて前記ソース／ドレイン領域４１ｅ，４１ｆ上にシリサイド層４１ＳＧが、また前記ポリシリコンゲート電極４３Ａ，４３Ｂ上にそれぞれシリサイド層４３ＳＡ，４３ＳＢが、サリサイド工程により形成された後、前記ＳｉＮ膜４５が先に述べた減圧ＣＶＤ法により、膜中に引っ張り応力が蓄積されるような条件下で堆積される。
【００５６】
図１０の工程では、さらに先に図５で説明したエッチング工程が実行され、その結果、前記素子領域４１Ｂにおいてはゲート電極４３Ｂの基部において前記ＳｉＮ膜４５の膜厚が減少し、あるいはＳｉＮ膜４５が欠損しており、前記ＳｉＧｅ混晶層４１ＳＧの基板面に垂直方向への膨張により、前記チャネル領域４３Ｂ直下に生じる、基板面に垂直方向へのチャネル領域の延伸が、前記ゲート電極４３Ｂが前記ＳｉＮ膜４５中の引張り応力によりシリコン基板４１に押圧され、相殺される問題が回避される。
【００５７】
一方、前記素子領域４１Ａでは、先に説明したように前記ＳｉＮ膜４５中の引張り応力により、ゲート電極４３Ａがシリコン基板４１に押圧され、その結果、前記ゲート電極４３Ａ直下のチャネル領域に生じるＳｉ結晶の基板面内方向への膨張により、前記チャネル領域における電子の移動度が増大し、ｎチャネルＭＯＳトランジスタの動作速度が向上する。
【００５８】
さらに図１１の工程において図１０の構造上に層間絶縁膜４６が形成され、さらに前記層寛絶縁膜４６中に導電性プラグ４７Ａ〜４７Ｄが形成されることにより、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのいずれにおいても、応力印加により動作速度が向上した半導体集積回路装置が得られる。
【００５９】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００６０】
（付記１）
基板と、
前記基板上に素子分離領域により画成された第１および第２の素子領域と、
前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとよりなり、
前記ｎチャネルＭＯＳトランジスタは、
前記第１の素子領域中において前記ｎチャネルＭＯＳトランジスタのチャネル領域に対応して、第１のゲート絶縁膜を介して形成され、両側壁面上に側壁絶縁膜を担持し、ｎ型にドープされた第1のゲート電極と、
前記第１の素子領域中、前記第1のゲート電極の両側に形成された、ｎ型のソースおよびドレイン領域と、
前記第２の素子領域中において前記ｐチャネルＭＯＳトランジスタのチャネル領域に対応して、第２のゲート絶縁膜を介して形成され、両側壁面上に側壁絶縁膜を担持し、ｐ型にドープされた第２のゲート電極と、
前記第２の素子領域中、前記第２のゲート電極の両側に形成された、ｐ型のソースおよびドレイン領域とよりなる半導体集積回路装置において、
前記基板上には、前記第1および第２の素子領域にわたって、前記第1の素子領域においては前記第１のゲート電極を、その側壁絶縁膜を含めて連続的に覆うように、また前記第２の素子領域においては前記第２のゲート電極を、その側壁絶縁膜を含めて覆うように形成され、引張り応力を蓄積した引張り応力膜が形成され、
前記引張り応力膜は、前記第２の素子領域中、少なくとも前記第２のゲート電極の基部近傍において膜厚を減少させていることを特徴とする半導体集積回路装置。
【００６１】
（付記２）
前記引張り応力膜は、前記第２のゲート電極の基部近傍において欠損していることを特徴とする付記１記載の半導体集積回路装置。
【００６２】
（付記３）
前記第２のゲート電極の基部近傍において、前記第２のゲート電極の側壁絶縁膜が、前記引張り応力膜から露出されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【００６３】
（付記４）
前記第２の素子領域において、前記露出された側壁絶縁膜は、Ｇｅを含むことを特徴とする付記３記載の半導体集積回路装置。
【００６４】
（付記５）
前記第２のゲート電極の基部近傍において、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域が、前記引張り応力膜から露出されており、前記ソースおよびドレイン領域の露出部は、Ｇｅを含むことを特徴とする付記１〜４のうち、いずれか一項記載の半導体集積回路装置。
【００６５】
（付記６）
前記ソースおよびドレイン領域の露出部には、シリサイド層が形成されており、前記シリサイド層がＧｅを含むことを特徴とする付記５記載の半導体集積回路装置。
【００６６】
（付記７）
前記引張り応力膜は、シリコン窒化膜よりなることを特徴とする付記１〜６のうち、いずれか一項記載の半導体集積回路装置。
【００６７】
（付記８）
前記基板上には、前記第1および第２の素子領域にわたり層間絶縁膜が、前記第１および第２のゲート電極を、前記引張り応力膜を介して覆うように形成されており、
前記層間絶縁膜中には、前記第１の素子領域において、前記ｎチャネルＭＯＳトランジスタのｎ型ソース領域およびドレイン領域と、前記引っ張り応力膜中に形成された開口部を介してコンタクトする一対のコンタクトプラグが形成されており、
さらに前記層間絶縁膜中には、前記第２の素子領域において、前記ｐチャネルＭＯＳトランジスタのｐ型ソース領域およびドレイン領域と、前記引っ張り応力膜中に形成された開口部を介してコンタクトする別の一対のコンタクトプラグが形成されていることを特徴とする付記１〜７のうち、いずれか一項記載の半導体集積回路装置。
【００６８】
（付記９）
基板上に素子分離領域により画成された第１および第２の素子領域に、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成する工程と、
前記基板上に、前記第１および第２の素子領域を、前記ｎチャネルＭＯＳトランジスタのゲート電極および前記ｐチャネルＭＯＳトランジスタのゲート電極を、それぞれの側壁絶縁膜を含めて連続的に覆うように、引張り応力膜を、引張り応力を蓄積するように形成する工程と、
前記第２の素子領域において、前記引張り応力膜に、前記基板の面に対して斜めに、前記引張り応力膜中の引張り応力を緩和する元素をイオン注入する工程とよりなり、
前記イオン注入工程は、前記引張り応力膜中に、前記引張り応力膜中の引張り応力を緩和するような元素を、少なくとも前記第２のゲート電極の基部近傍において、前記第２のゲート電極の側壁絶縁膜に到達するようなエネルギで導入することを特徴とする半導体集積回路装置の製造方法。
【００６９】
（付記１０）
前記イオン注入工程の後、前記引張り応力膜を前記第２の素子領域において、エッチングする工程をさらに含むことを特徴とする付記９記載の半導体集積回路装置の製造方法。
【００７０】
（付記１１）
前記エッチング工程は、前記引張り応力膜のうち、前記元素が導入された部分が優先的に除去されるように実行されることを特徴とする付記１０記載の半導体集積回路装置の製造方法。
【００７１】
（付記１２）
前記元素はＧｅであり、前記引張り応力膜はシリコン窒化膜よりなり、前記エッチング工程は、燐酸を使って実行されることを特徴とする付記１１記載の半導体集積回路装置の製造方法。
【００７２】
（付記１３）
さらに、前記基板上に前記第１および第２の素子領域にわたり層間絶縁膜を、前記層間絶縁膜が前記第１および第２のゲート電極を、前記引張り応力膜を介して覆うように形成する工程と、
前記層間絶縁膜中に、前記ｎチャネルＭＯＳトランジスタのソース領域およびドレイン領域、および前記ｐチャネルＭＯＳトランジスタのソース領域およびドレイン領域にそれぞれ対応するコンタクトホールを、前記引張り応力膜をエッチングストッパとして形成する工程と、
前記コンタクトホールにおいて、前記引張り応力膜を選択的にエッチング除去する工程を含むことを特徴とする付記９〜１２のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【図面の簡単な説明】
【００７３】
【図１】従来の応力膜を有するｎチャネルＭＯＳトランジスタの原理を示す図である。
【図２】応力膜をｎチャネルＭＯＳトランジスタに形成した、従来の半導体集積回路装置の構成を示す図である。
【図３】応力膜をｎチャネルＭＯＳトランジスタに形成した、従来の別の半導体集積回路装置の構成を示す図である。
【図４】本発明の第1実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図５】本発明の第1実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図６】本発明の第1実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図７】本発明第1実施例による半導体集積回路装置の一変形例を示す図である。
【図８】本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図９】本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図１０】本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図１１】本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その４）である。
【符号の説明】
【００７４】
１１，４１    基板
１１Ａ，１１Ｂ、４１Ａ，４１Ｂ    素子領域
１１Ｉ，４１Ｉ    素子分離領域
１１ａ，２１ａ，４１ａ，４１ｅ    ソースエクステンション領域
１１ｂ，２１ｂ，４１ｂ，４１ｆ    ドレインエクステンション領域
１１ｃ，２１ｃ，４１ｃ，４１ｇ    ソース領域
１１ｄ，２１ｄ，４１ｄ，４１ｈ    ドレイン領域
１２，４２Ａ，４２Ｂ    ゲート絶縁膜
１３，４３Ａ，４３Ｂ    ゲート電極
１３Ａ，１３Ｂ，２３Ａ，２３Ｂ，４４Ａ，４４Ｂ    側壁絶縁膜
１４Ａ〜１４Ｃ，２４Ａ〜２４Ｃ，４１ＳＡ，４１ＳＢ，４３ＳＡ，４３ＳＢ    シリサイド層
１５，４５    引張り応力膜
４１ＳＧ    ＳｉＧｅ混晶層再成長領域
４１ＴＡ，４１ＴＢ    溝部
４５Ｘ，４５Ｙ    引張り応力膜薄膜部
４６    層間絶縁膜
４６Ａ〜４６Ｄ    コンタクトホール
４７Ａ〜４７Ｄ    コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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