(57)【要約】【課題】  本発明は、低コストで高信頼性となる画像処理装置を提供する。【解決手段】  本発明における記憶部は、読取部からの入力画像を半導体メモリへ書き込む処理の処理ライン数を計数する書き込み処理ライン数計数手段と、半導体メモリに記憶した入力画像を半導体メモリから読み出して２次記憶装置へ転送する処理の処理ライン数を計数する読み出し処理ライン数計数手段と、半導体メモリが満杯になった後のメモリアドレスをページの最初のアクセス先である初期アドレスに戻すようにメモリアドレスを出力するメモリアドレス発生手段と、半導体メモリに記憶した画像データの読み出し処理を、読み出し処理ライン数計数手段による計数値が、書き込み処理ライン数計数手段による計数値よりも小さい場合のみ許可されるように制御される半導体メモリの書き込み及び読み出しが時分割で並行して実行するメモリアクセス制御手段とを有することに特徴がある。【選択図】        図５
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【特許請求の範囲】
【請求項１】
原稿を読み取り、読み取った画像データをラスタ形式でラインの先頭を示すライン同期信号及び画素に同期した画素同期信号を順次出力する読取部と、該読取部からの画像データを記憶し、記憶した画像データを読み出し、前記読取部におけるライン同期信号と異なったライン同期信号を出力し、半導体メモリ及び２次記憶装置を含む記憶部と、該記憶部からの画像データにより可視像を形成する像形成部と、前記読取部、前記記憶部及び前記像形成部を制御するシステム制御部とを有する画像処理装置において、
前記記憶部は、
前記読取部からの入力画像を前記半導体メモリへ書き込む処理の処理ライン数を計数する書き込み処理ライン数計数手段と、
前記半導体メモリに記憶した入力画像を前記半導体メモリから読み出して前記２次記憶装置へ転送する処理の処理ライン数を計数する読み出し処理ライン数計数手段と、
前記半導体メモリが満杯になった後のメモリアドレスをページの最初のアクセス先である初期アドレスに戻すようにメモリアドレスを出力するメモリアドレス発生手段と、
前記半導体メモリに記憶した画像データの読み出し処理を、前記読み出し処理ライン数計数手段による計数値が前記書き込み処理ライン数計数手段による計数値よりも小さい場合のみ許可されるように制御される前記半導体メモリの書き込み及び読み出しが時分割で並行して実行するメモリアクセス制御手段と
を有することを特徴とする画像処理装置。
【請求項２】
前記半導体メモリの満杯となるメモリアドレスを、搭載メモリ量に応じて任意に設定する請求項１記載の画像処理装置。
【請求項３】
画像データを圧縮するための画像データ圧縮手段を有し、前記２次記憶装置に圧縮した状態で記憶する請求項１記載の画像処理装置。
【請求項４】
原稿を読み取り、読み取った画像データをラスタ形式でラインの先頭を示すライン同期信号及び画素に同期した画素同期信号を順次出力する読取部と、該読取部からの画像データを記憶し、記憶した画像データを読み出し、前記読取部におけるライン同期信号と異なったライン同期信号を出力し、半導体メモリ及び２次記憶装置を含む記憶部と、該記憶部からの画像データにより可視像を形成する像形成部と、前記読取部、前記記憶部及び前記像形成部を制御するシステム制御部とを有する画像処理装置において、
前記記憶部は、
前記２次記憶装置に記憶された画像データを転送し前記半導体メモリに書き込む処理の処理ライン数を計数する書き込み処理ライン数計数手段と、
前記２次記憶装置から転送され前記半導体メモリに書き込まれた画像データを、読み出して前記像形成部へ送出する読み出し処理の処理ライン数を計数する読み出し処理ライン数計数手段と、
前記半導体メモリが満杯になった後のメモリアドレスをページの最初のアクセス先である初期アドレスに戻すようにメモリアドレスを出力するメモリアドレス発生手段と、
前記半導体メモリへの書き込み処理を、前記半導体メモリが満杯になるまで許可し、満杯後は、前記書き込み処理ライン数計数手段による計数値が前記読み出し処理ライン数計数手段による計数値よりも小さい場合のみ許可され、かつ前記半導体メモリからの読み取り処理を、前記半導体メモリが満杯になった後から開始されるように制御される前記半導体メモリの書き込み及び読み出しが時分割で並行して実行するメモリアクセス制御手段と
を有することを特徴とする画像処理装置。
【請求項５】
前記半導体メモリの満杯となるメモリアドレスを、搭載メモリ量に応じて任意に設定する請求項４記載の画像処理装置。
【請求項６】
画像データを圧縮するための画像データ圧縮手段を有し、前記２次記憶装置に圧縮した状態で記憶する請求項４記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関し、特に画像情報のデジタル処理を行うデジタル複写機、スキャナー、プリンタ、ＦＡＸ等の画像処理装置のメモリ活用に関する。
【背景技術】
【０００２】
近年、複写機のデジタル化が進むと共に、画像メモリを応用した、加工や編集が盛んとなってきている。その中で、原稿複数枚分の画像データをメモリに記憶することで、指定数まとめてコピーし仕分けの作業をなくす電子ソートという機能がある。複数枚の画像データを保持するため、半導体メモリのみで実現するにはメモリコストが膨大になるという理由から、半導体メモリと蓄積用メモリの併用した構成とし、蓄積用メモリとしては、半導体メモリより安価なハードディスク等の２次記憶装置の使用が一般的である。
【０００３】
前述の半導体メモリの必要性としては、２次記憶装置の転送速度と入出力画像転送速度との速度差吸収用バッファメモリ、メモリの読み出し時のアドレス操作による画像回転機能の実現が理由としてあげられる。画像回転が必要としないシステムにおいて、２次記憶装置の転送速度が入出力画像転送速度と比べて十分早い場合は、入出力画像を２次記憶装置に直接記憶すればよく、半導体メモリは必要ない。また、２次記憶装置ではシーケンシャルに記憶したデータを同一並びのシーケンシャルなデータとして読み出すのに対し、回転した並びとなるようにランダムに読み出した場合には極端にアクセス速度が低下し、複写機が要求する画像出力の速度を満たすことができない。
【０００４】
以上の理由により、電子ソートを実現するデジタル複写機には、半導体メモリと２次記憶装置の併用した構成が多々用いられている。半導体メモリの容量としては、出力可能な最大転写紙サイズ分の量を持っているのが慣用的である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、最大転写紙サイズ分のメモリ量を持っていても、出力可能な最大転写紙サイズでの画像回転を行うケースは少ない。また、２次記憶装置のアクセス速度が複写機のコピー速度に対応した画像転送速度に限りなく近い場合は、それ以下のメモリ量で速度差吸収の機能も果たしてしまい、余分な半導体メモリとも言える。更に、長尺等の特殊サイズに対応するため半導体メモリのみを使用した場合、過度なコストアップを引き起こしてしまう。
【０００６】
本発明はこれらの問題点を解決するためのものであり、低コストで高信頼性となる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は前記問題点を解決するために、原稿を読み取り、読み取った画像データをラスタ形式でラインの先頭を示すライン同期信号及び画素に同期した画素同期信号を順次出力する読取部と、該読取部からの画像データを記憶し、記憶した画像データを読み出し、読取部におけるライン同期信号と異なったライン同期信号を出力し、半導体メモリ及び２次記憶装置を含む記憶部と、該記憶部からの画像データにより可視像を形成する像形成部と、読取部、記憶部及び像形成部を制御するシステム制御部とを有する画像処理装置において、記憶部は、読取部からの入力画像を半導体メモリへ書き込む処理の処理ライン数を計数する書き込み処理ライン数計数手段と、半導体メモリに記憶した入力画像を半導体メモリから読み出して２次記憶装置へ転送する処理の処理ライン数を計数する読み出し処理ライン数計数手段と、半導体メモリが満杯になった後のメモリアドレスをページの最初のアクセス先である初期アドレスに戻すようにメモリアドレスを出力するメモリアドレス発生手段と、半導体メモリに記憶した画像データの読み出し処理を、読み出し処理ライン数計数手段による計数値が、書き込み処理ライン数計数手段による計数値よりも小さい場合のみ許可されるように制御される半導体メモリの書き込み及び読み出しが時分割で並行して実行するメモリアクセス制御手段とを有することに特徴がある。よって、読取部から入力され半導体メモリに書き込まれる画像データに対し、読み出して２次記憶装置へ転送される画像データの追い越しがなく、同一のものとなるように、処理ラインを計数比較することで管理がなされ、また、使用するメモリアドレスは重複していることで、例えば半導体メモリとしては１ページ未満のメモリ量しか持たない場合でも、低コストで高信頼性となる画像処理装置を提供できる。
【０００８】
また、別の発明は、記憶部は、２次記憶装置に記憶された画像データを転送し半導体メモリに書き込む処理の処理ライン数を計数する書き込み処理ライン数計数手段と、２次記憶装置から転送され半導体メモリに書き込まれた画像データを、読み出して像形成部へ送出する読み出し処理の処理ライン数を計数する読み出し処理ライン数計数手段と、半導体メモリが満杯になった後のメモリアドレスをページの最初のアクセス先である初期アドレスに戻すようにメモリアドレスを出力するメモリアドレス発生手段と、半導体メモリへの書き込み処理を、半導体メモリが満杯になるまで許可し、満杯後は、書き込み処理ライン数計数手段による計数値が読み出し処理ライン数計数手段による計数値よりも小さい場合のみ許可され、かつ半導体メモリからの読み取り処理を、半導体メモリが満杯になった後から開始されるように制御される半導体メモリの書き込み及び読み出しが時分割で並行して実行するメモリアクセス制御手段とを有することに特徴がある。よって、２次記憶装置へ転送され半導体メモリに書き込まれる画像データに対し、半導体メモリより読み出し像形成部に送出される画像データの追い越しがなく同一のものとなるように、処理ラインを計数比較することで管理がなされ、また、使用するメモリアドレスは重複していることで、例えば半導体メモリとしては１ページ未満のメモリ量しか持たない場合でも、低コストで高信頼性となる画像処理装置を提供できる。
【０００９】
更に、半導体メモリの満杯となるメモリアドレスを、搭載メモリ量に応じて任意に設定することにより、メモリアドレスの最大値をアドレスカウンタ部分に与えて等しいと０に戻すようにしているため、搭載メモリ量が変化にも柔軟に対応できる。
【００１０】
また、画像データを圧縮するための画像データ圧縮手段を有し、２次記憶装置に圧縮した状態で記憶することにより、データ量を削減し、ハードディスクのアクセスの負担を軽減できる。
【発明の効果】
【００１１】
本発明の画像処理装置によれば、低コストで高信頼性となる画像処理装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施例を図面に基づいて説明する。
図１は本発明の一実施例に係る画像処理装置の構成を示すブロック図である。同図において、本実施例に係る画像処理装置は、読取部１０、像形成部２０、システム制御部４０、操作部５０、ＦＡＸ部６０、セレクタ部７０及び記憶部８０を含んで構成されている。読取部１０は露光ランプ１１、イメージセンサ（以下ＣＣＤと略す）１２、イメージプロセッシングユニット（以下ＩＰＵと略す）１３及びスキャナー制御部１４を含んでおり、像形成部２０は帯電チャージャ２１、感光体２２、書込部２３、現像装置２４、給紙コロ２５、給紙トレイ２６、レジストローラ２７、転写チャージャ２８、分離チャージャ２９、定着装置３０、排紙コロ３１、排紙トレイ３２、クリーニング装置３３、除電チャージャ３４及びプロッタ制御部３５を含んでいる。
【００１３】
はじめに、読取部１０の読取プロセスについて、及び像形成部２０の像形成プロセスについて各々簡単に説明する。先ず、原稿を原稿台に沿って可動な露光ランプ１１によってスキャン露光を行い、その反射光をＣＣＤ１２によって光電変換を行い、光の強弱に応じた電気信号とする。ＩＰＵ１３により、その電気信号をシェーディング補正等の処理を行いＡ／Ｄ変換し、８ビットのデジタル信号とし、さらに変倍処理、ディザ処理等の画像処理を行い、画像同期信号と共に画像信号を像形成部２０に送る。ここで、図２は原稿台を上方から見た図である。スキャナー制御部１４は以上のプロセスを実行するために、各種センサの検知、駆動モータ等の制御を行い、またＩＰＵ１３に各種パラメータの設定を行う。
【００１４】
また、像形成部２０では、帯電チャージャ２１によって一様に帯電された一定回転する感光体２２を、書込部２３からの画像データによって変調されたレーザー光により露光する。そして、感光体２２には静電潜像ができ、それを現像装置２４によりトナーで現像することにより顕像化したトナー像となる。そこで、あらかじめ給紙コロ２５によって給紙トレイ２６より給紙搬送されレジストローラ２７で待機していた転写紙を、感光体２２とタイミングを図って搬送し、転写チャージャ２８によって感光体２２上のトナーを転写紙に静電転写し、分離チャージャ２９によって転写紙を感光体２２より分離する。そして、転写紙上のトナー像を定着装置３０により加熱定着し、排紙コロ３１により排紙トレイ３２に排紙する。一方、静電転写後の感光体２２に残留したトナー像は、クリーニング装置３４が感光体２２に圧接、除去し、感光体２２は除電チャージャ３４により除電される。プロッタ制御部３５は以上のプロセスを実行するために、各種センサの検知、駆動モータ等の制御を行う。
【００１５】
ここで、読取部２０のＩＰＵ１３より出力される画像同期信号の様子を図３に示し説明する。フレームゲート信号（／ＦＧＡＴＥ）は副走査方向の画像エリアに対しての画像有効範囲を表す信号でこの信号がローレベル（ローアクティブ）の間の画像データが有効とされる。また、この／ＦＧＡＴＥはライン同期信号（／ＬＳＹＮＣ）の立ち下がりエッジでアサート、あるいはネゲートされる。／ＬＳＹＮＣは画素同期信号（ＰＣＬＫ）の立ち上がりエッジで所定クロック数だけでアサートされ、この信号の立ち上がり後、所定のクロック後に主走査方向の画像データが有効とされる。送られてくる画像データは、ＰＣＬＫの１周期に対して１つであり、図２の矢印部分より４００ＤＰＩ相当に分割されたものである。画像データは矢印部分を先頭にラスタ形式のデータとして送出される。また、画像データの副走査有効範囲は、通常、転写紙サイズによって決まる。
【００１６】
システム制御部４０では、オペレータによる操作部５０への入力状態を検知し、読取部１０、像形成部２０、ＦＡＸ部６０、記憶部８０への各種パラメータの設定、プロセス実行指示等を、通信にて行う。また、システム全体の状態を操作部５０にて表示する。システム制御部４０への指示はオペレータの操作部５０へのキー入力にてなされる。
【００１７】
ＦＡＸ部６０では、システム制御部４０からの指示により、送られてきた画像データをＧ３又はＧ４のＦＡＸのデータ転送規定に基づき２値圧縮を行い、図示していない電話回線へ転送する。また、電話回線よりＦＡＸ部６０に転送されたデータは復元されて２値の画像データとされ、像形成部２０の書込部２３へ送られて顕像化される。
【００１８】
セレクタ部７０では、システム制御部４０からの指示により、セレクタの状態を変化させ、像形成を行う画像データのソースを読取部１０、ＦＡＸ部６０、記憶部８０の何れかより選択する。
【００１９】
記憶部８０では、通常、ＩＰＵ１３から入力される原稿の画像データを記憶することで、リピートコピー、回転コピー等の複写アプリケーションに使用される。また、ＦＡＸ部６０からの２値画像データを一時記憶させるバッファメモリとしても使用する。これらデータ記憶の指示は、システム制御部４０によってなされる。
【００２０】
図４は図１の記憶部８０の構成を示すブロック図である。本実施例の記憶部８０は、画像入出力部１１０、圧縮伸張部１２０、メモリ制御部１３０、ハードディスク（以下ＨＤと略す）１４０及び半導体メモリ１５０を含んで構成されている。
【００２１】
画像入出力部１１０はＣＰＵ及びロジックで構成され、メモリ制御部１３０と通信を行ってコマンドを受信し、そのコマンドに応じた動作設定を行い、また、画像入出力部１１０の状態を知らせるためステータス情報として送信する。画像入力のコマンドを受けた場合、入力画像データを入力画像同期信号に従って、８画素単位のメモリデータとしてメモリ制御部１３０にメモリアクセス信号と共に随時出力する。画像出力のコマンドを受けた場合、メモリ制御部１３０からの画像データを出力画像同期信号に同期させて出力する。
【００２２】
また、圧縮伸張部１２０はＣＰＵ及びロジックで構成され、メモリ制御部１３０と通信を行ってコマンドを受信し、そのコマンドに応じた動作設定を行い、また、圧縮伸張処理の状態を知らせるためステータス情報として送信する。圧縮のコマンドを受けた場合、メモリ制御部１３０にメモリアクセス要求信号を出力し、メモリアクセス許可信号がアクティブの場合に画像データを受け取って圧縮処理を行い、圧縮データとしてハードディスク１４０に記憶する。伸張のコマンドを受けた場合、ハードディスク１４０に記憶する圧縮データを読み出して伸張処理を行い、圧縮時と同様なアクセス方法でメモリ制御部１３０に出力する。
【００２３】
更に、メモリ制御部１３０はＣＰＵ及びロジックで構成され、図１のシステム制御部４０と通信を行ってコマンドを受信し、そのコマンドに応じた動作設定を行い、また記憶部の状態を知らせるためステータス情報として送信する。図１のシステム制御部４０からの動作コマンドには、画像入力、画像出力、圧縮、伸張等があり、画像入力、画像出力のコマンドは画像入出力部１１０に、圧縮、伸張のコマンドは圧縮伸張部１２０に送信される。
【００２４】
図５は図４のメモリ制御部１３０の構成を示すブロック図である。同図において、入出力画像アドレスカウンタ１３１は、入出力メモリアクセス信号に応じてカウントアップするアドレスカウンタで、入力画像データが格納される格納場所を示す２２ビットのメモリアドレスを出力する。メモリアクセス開始時、及び後述するアドレス比較器１３８からの初期化信号によりアドレスは初期化される。
【００２５】
また、転送画像アドレスカウンタ１３２は、メモリアクセス要求信号に応じてカウントアップするアドレスカウンタで、転送画像データが格納されている格納場所を示す２２ビットのメモリアドレスを出力する。メモリアクセス開始時、及び後述するアドレス比較器１３７からの初期化信号によりアドレスは初期化される。
【００２６】
更に、処理ライン数比較器１３３は、外部からの画像入力時は画像入出力部が出力する入出力処理ライン数と圧縮伸張部が出力する転送処理ライン数を大小比較し、転送処理ライン数が小ならば後述するアービタ１３５に出力する比較結果の処理ライン数比較信号をアクティブとする。また、入出力画像が動作中でない状態では、アクティブを出力する。
【００２７】
また、アドレスセレクタ１３４は、アービタ１３５により選択されるセレクタで、入出力画像または転送画像のアドレスのどちらかが選択される。
【００２８】
更に、アービタ１３５は、圧縮伸張部のアクセスのためのメモリアクセス許可信号を出力する。アドレス比較信号がアクティブで入出力メモリアクセス信号が非アクティブの条件でメモリアクセス許可信号を出力する。
【００２９】
そして、アクセス制御回路１３６は、入力される物理アドレスをアクセス制御回路からの信号により半導体メモリであるＤＲＡＭに対応したロウアドレス、カラムアドレスに分割し１１ビットのアドレスバスに出力する。また、アービタ１３５からのアクセス開始信号に従い、ＤＲＡＭ制御信号（ＲＡＳ、ＣＡＳ、ＷＥ）を出力する。
【００３０】
また、アドレス比較器１３７，１３８は、２つの画像アドレスカウンタが出力するアドレス値とＣＰＵより設定される最大アドレスとを比較し、アドレス初期化信号を出力する。画像出力時には転送画像アドレスカウンタはページ最初のアドレス初期化信号と同期して、画像入出力部に出力のトリガとなる画像出力開始信号と、転送処理ライン数初期化信号を出力する。
【００３１】
次に、本実施例の半導体メモリは画像データを記憶するためのものであり、ＤＲＡＭ等の半導体記憶素子で構成され、メモリ量の合計は４００ＤＰＩ、２値画像データのＡ４サイズ分の２Ｍバイトとしている。メモリ制御部から読み出し、書き込みの制御をされる。また、本実施例の２次記憶装置はハードディスクである。
【００３２】
そして、本実施例の記憶部の全体の動作としては、システム制御部からの指示により、入力された画像データを半導体メモリに記憶し、その記憶動作中に既に入力された画像データを、蓄積用メモリのハードディスクに圧縮データに変換して記憶する。
【００３３】
図６は画像入力中の様子を示す図である。同図は、画像メモリに入力画像データとして書き込まれる際の画像データ量（右下斜線部分）とアクセスするメモリアドレス、読み出して転送画像データとして出力される際の画像データ量（右上斜線部分）とアクセスするメモリアドレスのそれぞれの関係を示している。メモリ制御部は２つの処理ライン数を比較するし、アドレスの追い越しがないようにメモリアクセス許可信号を制御しているため、画像データが正しく転送される。
【００３４】
また、図７は画像出力中の様子を示す図である。同図は、半導体メモリに転送画像データとして書き込まれる際の画像データ量（右下斜線部分）とアクセスするメモリアドレス、読み出して出力画像データとして出力される際の画像データ量（右上斜線部分）とアクセスするメモリアドレスのそれぞれの関係を示している。外部への画像データ出力時はあらかじめ２次記憶装置からの画像データを半導体メモリに書き込む動作を開始し、転送アドレスが所定アドレスとなった時点で一旦転送処理ライン数を０に戻し、画像出力を開始するようにし、メモリ制御部は２つの処理ライン数を比較してアドレスの追い越しがないようにメモリアクセス許可信号を制御しているため、画像データが正しく転送される。
【００３５】
上述のように処理ライン数に対し、半導体メモリに出力するアドレスは重複していることと、アドレスの追い越し管理がなされていることで、半導体メモリとしては１ページ未満のメモリ量で済み、低コストで高信頼性となるデジタル複写機を提供することができる。
【００３６】
また、図５に示したように、最大アドレスをアドレスカウンタの出力値と比較して、等しいと０に戻すようにしているため、搭載のメモリ量の変化にも柔軟に対応できる。更に、図４に示したように、ハードディスクと半導体メモリとの間に画像圧縮部を設けたことにより、データ量を削減し、ハードディスクのアクセスの負担を軽減している。
【００３７】
なお、本発明は上記実施例に限定されることはなく、特許請求の範囲に記載の範囲内であれば多種の変形や置換可能であることは言うまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例の画像処理装置の構成を示すブロック図である。
【図２】原稿台を上方から見た図である。
【図３】読取部のＩＰＵより出力される画像同期信号の様子を示す図である。
【図４】図１の記憶部の構成を示すブロック図である。
【図５】図４のメモリ制御部の構成を示すブロック図である。
【図６】画像入力中の様子を示す図である。
【図７】画像出力中の様子を示す図である。
【符号の説明】
【００３９】
１３１；入出力画像アドレスカウンタ、１３２；転送画像アドレスカウンタ、
１３３；処理ライン数比較器、１３４；アドレスセレクタ、
１３５；アービタ、１３６；アクセス制御回路、
１３７，１３８；アドレス比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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