(57)【要約】【課題】  パターン精度に優れ、しかも適正な所望の動作を実現することが可能な半導体装置を提供する。【解決手段】  第１のゲート絶縁膜１２ａと、第１のゲート電極１３ａと、第２のゲート絶縁膜１４ａと、第２のゲート電極１５ａとを有するメモリセルゲート構造１０１と、第３のゲート絶縁膜１２ｂと、第１の電極部分Ｐ１と第２の電極部分Ｐ２と第１の電極部分と第２の電極部分との間の第３の電極部分Ｐ３とを含む第３のゲート電極１８と、を有する選択ゲート構造１０３と、半導体基板１１の表面領域であって、メモリセルゲート構造と選択ゲート構造の第１の電極部分との間の領域に対応した領域に形成された第１の不純物拡散層２１ｂと、半導体基板の表面領域であって、選択ゲート構造の第１の電極部分と第２の電極部分との間の領域に対応した領域に形成された第２の不純物拡散層２１ｃと、を備える。【選択図】      図６
2006269788.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を有するメモリセルゲート構造と、
前記半導体基板上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成され且つ第１の電極部分と第２の電極部分と前記第１の電極部分と第２の電極部分との間の第３の電極部分とを含む第３のゲート電極と、を有する選択ゲート構造と、
前記半導体基板の表面領域であって、前記メモリセルゲート構造と前記選択ゲート構造の第１の電極部分との間の領域に対応した領域に形成された第１の不純物拡散層と、
前記半導体基板の表面領域であって、前記選択ゲート構造の前記第１の電極部分と第２の電極部分との間の領域に対応した領域に形成された第２の不純物拡散層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記メモリセルゲート構造、前記第１の電極部分及び前記第２の電極部分は、同一ピッチで配置されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜と前記第３のゲート絶縁膜とは、膜厚及び材料の少なくとも一方が異なる
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のゲート絶縁膜と前記第３のゲート絶縁膜とは、膜厚及び材料ともに同じである
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記メモリセルゲート構造と前記選択ゲート構造との間に形成された第１の絶縁部と、
前記第３の電極部分と前記第２の不純物拡散層との間に介在した第２の絶縁部と、
をさらに備え、
前記第２の絶縁部の上面の高さは前記第１の絶縁部の上面の高さよりも低い
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極膜と、前記第１のゲート電極膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極膜と、をそれぞれが有するメモリセルゲート構造と第１のダミーゲート構造と第２のダミーゲート構造とを形成する工程と、
前記半導体基板の表面領域であって前記メモリセルゲート構造と前記第１のダミーゲート構造との間の領域に対応した領域に第１の不純物拡散層を形成し、前記半導体基板の表面領域であって前記第１のダミーゲート構造と前記第２のダミーゲート構造との間の領域に対応した領域に第２の不純物拡散層を形成する工程と、
前記第１及び第２のダミーゲート構造の少なくとも第２のゲート電極膜及び第２のゲート絶縁膜を除去して穴を形成する工程と、
前記穴内に導電膜を形成して選択ゲート構造を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電気的に消去可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが広く用いられている。このＮＡＮＤ型フラッシュメモリには多数のＮＡＮＤセルユニットが含まれており、各ＮＡＮＤセルユニットは、直列接続された複数のメモリセルが選択トランジスタ間に設けられた構成となっている。各メモリセルにはそれぞれコントロールゲートライン（ワードライン）が接続されており、各選択トランジスタにはそれぞれ選択ゲートラインが接続されている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは通常、選択ゲートラインの幅がコントロールゲートラインの幅よりも広くなっている。すなわち、コントロールゲートラインは同一ピッチで配置されているが、選択ゲートラインはコントロールゲートラインとは異なるピッチで配置されている。そのため、選択ゲートラインによってライン配置の周期性が乱される。その結果、半導体装置が微細化されると、リソグラフィー工程における解像度やマージンが悪化し、選択ゲートライン及びコントロールゲートラインのパターンをともに精度良く形成することが困難になってくる。
【０００４】
特許文献１には、ライン幅の広い１つの選択ゲートラインの代わりに、コントロールゲートラインのライン幅と同一のライン幅を有する２つの選択ゲートラインを設けた構造が開示されている。この構造によれば、コントロールゲートラインのピッチと同一のピッチで選択ゲートラインを配置することが可能である。
【０００５】
しかしながら、上記提案では、２つの選択ゲートラインは、両選択ゲートラインの上面に接する導電部によって接続されているだけである。すなわち、２つの選択ゲートラインは互いに分離されており、接続用の導電部が形成された領域以外では、２つの選択ゲートラインには別々に制御信号が伝搬することになる。そのため、２つの選択ゲートラインに対応した２つ選択トランジスタの動作タイミングにずれが生じ、高速動作が妨げられるといった問題が生じる。
【０００６】
このように、従来は、精度良くパターンを形成することが困難であるといった問題や、２つ選択トランジスタの動作タイミングにずれが生じて適正な所望の動作が妨げられるといった問題があった。
【特許文献１】特開２００３−５１５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、パターン精度に優れ、しかも適正な所望の動作を実現することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体装置は、半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を有するメモリセルゲート構造と、前記半導体基板上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成され且つ第１の電極部分と第２の電極部分と前記第１の電極部分と第２の電極部分との間の第３の電極部分とを含む第３のゲート電極と、を有する選択ゲート構造と、前記半導体基板の表面領域であって、前記メモリセルゲート構造と前記選択ゲート構造の第１の電極部分との間の領域に対応した領域に形成された第１の不純物拡散層と、前記半導体基板の表面領域であって、前記選択ゲート構造の前記第１の電極部分と第２の電極部分との間の領域に対応した領域に形成された第２の不純物拡散層と、を備える。
【０００９】
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極膜と、前記第１のゲート電極膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極膜と、をそれぞれが有するメモリセルゲート構造と第１のダミーゲート構造と第２のダミーゲート構造とを形成する工程と、前記半導体基板の表面領域であって前記メモリセルゲート構造と前記第１のダミーゲート構造との間の領域に対応した領域に第１の不純物拡散層を形成し、前記半導体基板の表面領域であって前記第１のダミーゲート構造と前記第２のダミーゲート構造との間の領域に対応した領域に第２の不純物拡散層を形成する工程と、前記第１及び第２のダミーゲート構造の少なくとも第２のゲート電極膜及び第２のゲート絶縁膜を除去して穴を形成する工程と、前記穴内に導電膜を形成して選択ゲート構造を形成する工程と、を備える。
【発明の効果】
【００１０】
本発明によれば、パターン精度に優れ、しかも適正な所望の動作を実現することが可能な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面を参照して説明する。
【００１２】
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置（ＮＡＮＤ型フラッシュメモリ）の基本構成を示した等価回路図である。図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した平面図である（ただし、ビットラインは図示していない）。
【００１３】
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。メモリセルＭ１〜Ｍ８並びに選択トランジスタＳ１及びＳ２は素子領域に形成されており、隣接する素子領域は素子分離領域（素子分離絶縁膜）によって分離されている。選択トランジスタＳ１及びＳ２には選択ゲートラインＳＧ１及びＳＧ２が接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲートライン（ワードライン）ＣＧ１〜ＣＧ８が接続されている。各選択トランジスタＳ１には、ビットラインコンタクトＢＣを介してビットラインＢＬ１及びＢＬ２が接続されている。また、各選択トランジスタＳ２には、ソースライン（図示せず）が接続されている。
【００１４】
なお、後述するように、選択トランジスタＳ１及びＳ２はいずれも、共通のゲート電極を有する実質的に２つのＭＩＳトランジスタによって形成されたものであるが、ゲート電極が共通であるため１つの選択トランジスタとして機能する。そのため、図面上ではこれらの２つのＭＩＳトランジスタを１つの選択トランジスタとして描いている。また、ここでは各ＮＡＮＤセルユニットに含まれるメモリセルが８個の場合について示したが、メモリセルの数は８個に限定されるものではない。
【００１５】
図６〜図８は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した断面図である。図６、図７及び図８はそれぞれ、図２のＡ−Ａに沿った断面（ビットライン方向の断面）、図２のＢ−Ｂに沿った断面（ワードライン方向の断面）及び図２のＣ−Ｃに沿った断面（ワードライン方向の断面）に対応している。
【００１６】
図２に示した複数のメモリセルＭ１〜Ｍ８に対応して、複数のメモリセルゲート構造１０１が形成されており、選択トランジスタＳ１及びＳ２それぞれに対応して、選択ゲート構造１０３が形成されている。図７及び図８に示すように、シリコン基板（半導体基板）１１は素子分離溝によって分離された素子領域１１ａを有しており、素子領域１１ａ上にメモリセルゲート構造１０１及び選択ゲート構造１０３が形成されている。素子分離溝は、素子分離絶縁膜１７によって埋められている。
【００１７】
図６及び図７に示すように、各メモリセルゲート構造１０１は、シリコン基板１１上に形成されたトンネル絶縁膜（第１のゲート絶縁膜）１２ａと、トンネル絶縁膜１２ａ上に形成されたフローティングゲート電極（第１のゲート電極）１３ａと、フローティングゲート電極１３ａ上に形成された電極間絶縁膜（第２のゲート絶縁膜）１４ａと、電極間絶縁膜１４ａ上に形成されたコントロールゲート電極（第２のゲート電極）１５ａとによって形成されている。また、コントロールゲート電極１５ａ上には、ＣＭＰ（chemical mechanical polishing）用のストッパー膜１６が形成されている。
【００１８】
図６及び図８に示すように、選択ゲート構造１０３は、シリコン基板１１上に形成されたゲート絶縁膜（第３のゲート絶縁膜）１２ｂと、ゲート絶縁膜１２ｂ上に形成されたゲート電極（第３のゲート電極）１８とによって形成されている。本実施形態では、選択ゲート構造１０３のゲート絶縁膜１２ｂは、メモリセルゲート構造１０１のトンネル絶縁膜１２ａと同一の工程で形成されており、ゲート絶縁膜１２ｂとトンネル絶縁膜１２ａとは膜厚及び材料ともに同一である。また、本実施形態では、選択ゲート構造１０３のゲート電極１８は、下層導電膜１３ｂと上層導電膜２５によって形成されている。下層導電膜１３ｂは、メモリセルゲート構造１０１のフローティングゲート電極１３ａと同一工程及び同一材料で形成され、上層導電膜２５は、メモリセルゲート構造１０１を形成した後に形成される。
【００１９】
また、シリコン基板１１の素面に対して平行な方向で考えると、ゲート電極１８は、第１の電極部分Ｐ１と、第２の電極部分Ｐ２と、第１の電極部分Ｐ１と第２の電極部分Ｐ２との間の第３の電極部分Ｐ３とから構成されていることになる。電極部分Ｐ１とシリコン基板１１との間及び電極部分Ｐ２とシリコン基板１１との間にはゲート絶縁膜１２ｂが形成されているが、電極部分Ｐ３とシリコン基板１１との間にはゲート絶縁膜１２ｂは形成されておらず、ゲート絶縁膜１２ｂ以外の絶縁膜（後述する絶縁部２２ｃ）が形成されている。
【００２０】
隣接するメモリセルゲート構造１０１間の領域には絶縁部２２ａが、メモリセルゲート構造１０１と選択ゲート構造１０３の電極部分Ｐ１との間の領域には絶縁部（第１の絶縁部）２２ｂが形成されている。絶縁部２２ｂの上面の高さは、ゲート電極１８の上面の高さと同じである。また、選択ゲート構造１０３の電極部分Ｐ１と電極部分Ｐ２との間の領域であって電極部分Ｐ３の下の領域には、絶縁部２２ｃ（第２の絶縁部）が形成されている。この絶縁部２２ｃの上面の高さは、絶縁部２２ａ及び２２ｂの上面の高さよりも低い。本実施形態では、これらの絶縁部２２ａ、２２ｂ及び２２ｃは、層間絶縁膜２２によって形成されている。
【００２１】
電極部分Ｐ１、電極部分Ｐ２及びメモリセルゲート構造１０１の幅（ビットライン方向の幅）は互いに等しくなっている。また、絶縁部２２ａ、２２ｂ及び２２ｃの幅（ビットライン方向の幅）の幅も互いに等しくなっている。すなわち、隣接するメモリセルゲート構造１０１間の間隔、メモリセルゲート構造１０１と電極部分Ｐ１との間隔、及び電極部分Ｐ１と電極部分Ｐ２との間隔は、互いに等しくなっている。したがって、メモリセルゲート構造１０１、電極部分Ｐ１及び電極部分Ｐ２は、同一ピッチで配置されていることになる。
【００２２】
絶縁部２２ａ下のシリコン基板１１の表面領域には、ソース・ドレイン用の不純物拡散層２１ａが形成されている。言い換えると、シリコン基板１１の表面領域であって、隣接するメモリセルゲート構造１０１間の領域に対応した領域に、不純物拡散層２１ａが形成されている。また、絶縁部２２ｂ下のシリコン基板１１の表面領域には、ソース・ドレイン用の不純物拡散層２１ｂ（第１の不純物拡散層）が形成されている。言い換えると、シリコン基板１１の表面領域であって、メモリセルゲート構造１０１と電極部分Ｐ１の間の領域に対応した領域に、不純物拡散層２１ｂが形成されている。また、絶縁部２２ｃ下のシリコン基板１１の表面領域には、ソース・ドレイン用の不純物拡散層２１ｃ（第２の不純物拡散層）が形成されている。言い換えると、シリコン基板１１の表面領域であって、電極部分Ｐ１と電極部分Ｐ２の間の領域に対応した領域に、不純物拡散層２１ｃが形成されている。
【００２３】
選択ゲート構造１０３のゲート電極１８にオン電圧が印加されると、電極部分Ｐ１下に位置する領域にチャネルが誘起されるとともに、電極部分Ｐ２下に位置する領域にチャネルが誘起される。これらのチャネルは、不純物拡散層２１ｃを介して結合される。そのため、ゲート電極１８にオン電圧を印加することにより、選択ゲート構造１０３を有する選択トランジスタＳ１（或いは選択トランジスタＳ２）全体がオン状態となる。すなわち、選択トランジスタＳ１（或いは選択トランジスタＳ２）は、実質的に２つのＭＩＳトランジスタによって形成されたものであるが、ゲート電極１８が共通であるため、１つの選択トランジスタとして機能する。
【００２４】
以下、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を、図３〜図６を参照して説明する。なお、図３〜図６は、図２のＡ−Ａに沿った断面（ビットライン方向の断面）に対応している。
【００２５】
まず、図３に示すように、ｐ型のシリコン基板（半導体基板）１１の表面に、トンネル絶縁膜（第１のゲート絶縁膜）１２として、厚さ１０ｎｍのシリコン酸化膜を熱酸化法で形成する。続いて、トンネル絶縁膜１２上に、フローティングゲート電極膜（第１のゲート電極膜）１３として、リンがドープされた厚さ４０ｎｍの多結晶シリコン膜をＬＰＣＶＤ（low pressure chemical vapor deposition）法で堆積する。その後、ビットライン方向に延伸したマスクパターン（図示せず）をマスクとして、フローティングゲート電極膜１３、トンネル絶縁膜１２及びシリコン基板１１を順次エッチングして、複数の素子領域及び複数の素子分離溝を形成する。さらに、素子分離溝を素子分離絶縁膜（図７及び図８に示した素子分離絶縁膜１７）で埋めることにより、素子分離領域を形成する。
【００２６】
次に、電極間絶縁膜（第２のゲート絶縁膜）１４として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜を、ＬＰＣＶＤ法によって形成する。続いて、電極間絶縁膜１４上に、コントロールゲート電極膜（第２のゲート電極膜）１５として、リンがドープされた厚さ２００ｎｍの多結晶シリコン膜を、ＬＰＣＶＤ法によって堆積する。さらに、ＣＭＰ用のストッパー膜１６として、ＬＰＣＶＤ法によってシリコン窒化膜を形成する。
【００２７】
次に、ワードライン方向に延伸したレジストパターン（図示せず）をマスクとして用い、ＲＩＥ（reactive ion etching）法により、ストッパー膜１６、コントロールゲート電極膜１５、電極間絶縁膜１４、フローティングゲート電極膜１３及びトンネル絶縁膜１２を順次エッチングする。これにより、トンネル絶縁膜１２ａ、フローティングゲート電極膜１３ａ、電極間絶縁膜１４ａ及びコントロールゲート電極膜１５ａで形成された複数のメモリセルゲート構造１０１が形成される。また同時に、トンネル絶縁膜１２ｂ、フローティングゲート電極膜１３ｂ、電極間絶縁膜１４ｂ及びコントロールゲート電極膜１５ｂで形成されたダミーゲート構造１０２ａ及び１０２ｂが形成される。
【００２８】
このとき、メモリセルゲート構造１０１、ダミーゲート構造１０２ａ及びダミーゲート構造１０２ｂのビットライン方向の幅が互いに等しくなるように、マスク用のレジストパターンは形成されている。また、隣接するメモリセルゲート構造１０１間の間隔、メモリセルゲート構造１０１とダミーゲート構造１０２ａとの間隔、及びダミーゲート構造１０２ａとダミーゲート構造１０２ｂとの間隔が互いに等しくなるように、マスク用のレジストパターンは形成されている。その結果、メモリセルゲート構造１０１、ダミーゲート構造１０２ａ及びダミーゲート構造１０２ｂは同一ピッチで形成される。したがって、レジストパターンを形成する際のリソグラフィー工程における解像度の悪化やマージンの低下を防止することができ、メモリセルゲート構造１０１、ダミーゲート構造１０２ａ及びダミーゲート構造１０２ｂを精度良く形成することが可能である。
【００２９】
次に、図４に示すように、イオン注入法を用いて、ソース・ドレイン用の不純物拡散層２１ａ、２１ｂ及び２１ｃを形成する。不純物拡散層２１ａは、隣接するメモリセルゲート構造１０１間のシリコン基板１１の表面領域に形成される。不純物拡散層２１ｂは、メモリセルゲート構造１０１とダミーゲート構造１０２ａとの間のシリコン基板１１の表面領域に形成される。不純物拡散層２１ｃは、ダミーゲート構造１０２ａとダミーゲート構造１０２ｂとの間のシリコン基板１１の表面領域に形成される。
【００３０】
次に、ＬＰＣＶＤ法により全面に層間絶縁膜２２を形成する。続いて、ストッパー膜１６をＣＭＰストッパーとして用い、層間絶縁膜２２をＣＭＰ法によって研磨することにより、層間絶縁膜２２を平坦化する。その結果、隣接するメモリセルゲート構造１０１間の領域は絶縁部２２ａで埋められ、メモリセルゲート構造１０１とダミーゲート構造１０２ａとの間の領域は絶縁部２２ｂで埋められ、ダミーゲート構造１０２ａとダミーゲート構造１０２ｂとの間の領域は絶縁部２２ｃで埋められる。
【００３１】
次に、図５に示すように、レジストパターン２３をマスクとして用い、ダミーゲート構造１０２ａ及び１０２ｂに対応する領域に形成されたストッパー膜１６、コントロールゲート電極膜１５及び電極間絶縁膜１４を、ＲＩＥ法によってエッチングする。このとき絶縁部２２ｃも同時にエッチングされ、その高さが低くなる。フローティングゲート電極膜１３及びトンネル絶縁膜１２はエッチングせずに残す。このようにして、穴（或いは溝）２４が形成される。
【００３２】
次に、図６に示すように、レジストパターン２３を除去した後、導電膜２５としてリンがドープされた多結晶シリコン膜を、ＬＰＣＶＤ法によって全面に堆積する。続いて、ＣＭＰ法によって導電膜２５を研磨し、導電膜２５を平坦化する。その結果、穴２４が導電膜２５によって埋められた構造が得られる。このようにして、フローティングゲート電極膜１３ｂ及び導電膜２５で形成されたゲート電極１８が形成され、選択ゲート構造１０３が得られる。
【００３３】
以上のように、本実施形態では、メモリセルゲート構造１０１、ダミーゲート構造１０２ａ及びダミーゲート構造１０２ｂを形成した後、ダミーゲート構造１０２ａ及びダミーゲート構造１０２ｂに対応した領域にそれぞれ選択ゲート構造１０３の電極部分Ｐ１及び電極部分Ｐ２を形成し、且つ電極部分Ｐ１と電極部分Ｐ２の間に電極部分Ｐ３を形成する。メモリセルゲート構造１０１、ダミーゲート構造１０２ａ及びダミーゲート構造１０２ｂは同一ピッチで形成されるため、リソグラフィー工程における解像度の悪化やマージンの低下を防止することが可能である。選択ゲート構造１０３の電極部分Ｐ１と電極部分Ｐ２の間には電極部分Ｐ３が存在するため、選択ゲート構造１０３の幅はメモリセルゲート構造１０１の幅よりも広くなる。したがって、本実施形態によれば、リソグラフィー工程における解像度の悪化やマージンの低下を回避しつつ、メモリセルゲート構造１０１よりも幅の広い選択ゲート構造１０３を精度よく形成することが可能である。
【００３４】
また、本実施形態では、電極部分Ｐ１、Ｐ２及びＰ３が一体となって選択ゲート構造１０３のゲート電極１８が形成されているため、電極部分Ｐ１及び電極部分Ｐ２に制御信号を同時に供給することができる。そのため、電極部分Ｐ１に対応したＭＩＳトランジスタの動作タイミングと、電極部分Ｐ２に対応したＭＩＳトランジスタの動作タイミングとの間の時間的なずれを防止することが可能であり、適正な所望の動作を確保することが可能である。
【００３５】
したがって、本実施形態によれば、パターン精度に優れ、しかも適正な所望の動作を実現することが可能なＮＡＮＤ型フラッシュメモリを得ることできる。
【００３６】
また、本実施形態では、選択ゲート構造１０３のゲート絶縁膜１２ｂを、メモリセルゲート構造１０１のトンネル絶縁膜１２ａと同一材料及び同一工程で形成する。そのため、選択ゲート構造１０３のゲート絶縁膜を新たに形成する必要がなく、製造工程の簡単化をはかることが可能である。
【００３７】
（実施形態２）
図９及び図１０は、本発明の第２の実施形態に係る半導体装置（ＮＡＮＤ型フラッシュメモリ）の製造方法を模式的に示した断面図である。なお、等価回路図及び平面図については、第１の実施形態で示した図１及び図２と同様である。また、基本的な構成及び製造方法についても第１の実施形態と同様であるため、第１の実施形態で説明した事項については省略する。
【００３８】
まず、第１の実施形態で説明した工程と同様の工程を行うことで、図４に示したような構造を形成する。
【００３９】
次に、図９に示すように、レジストパターン２３をマスクとして用い、ＲＩＥ法により、ダミーゲート構造１０２ａ及び１０２ｂ（図４参照）に対応する領域に形成されたストッパー膜１６、コントロールゲート電極膜１５、電極間絶縁膜１４、フローティングゲート電極膜１３及びトンネル絶縁膜１２をエッチングする。このとき絶縁部２２ｃ（図４参照）も全てエッチング除去される。その結果、穴（或いは溝）２４が形成され、シリコン基板１１の表面が露出する。
【００４０】
次に、図１０に示すように、レジストパターン２３を除去した後、露出したシリコン基板１１の表面上に、ゲート絶縁膜（第３のゲート絶縁膜）３１を新たに形成する。このゲート絶縁膜３１は、熱酸化法で形成してもよいし堆積法で形成してもよい。続いて、導電膜２５として、リンがドープされた多結晶シリコン膜を、ＬＰＣＶＤ法によって全面に堆積する。さらに、ＣＭＰ法によって導電膜２５を研磨し、導電膜２５を平坦化する。その結果、穴２４が導電膜２５によって埋められた構造が得られる。このようにして、導電膜２５で形成されたゲート電極１８がゲート絶縁膜３１上に形成され、選択ゲート構造１０３が得られる。露出したシリコン基板１１の表面上にゲート絶縁膜３１が形成されるため、第１の実施形態とは異なり、選択ゲート構造１０３の電極部分Ｐ３と不純物拡散層２１ｃとの間にも、ゲート絶縁膜３１が介在する。
【００４１】
このように、本実施形態も第１の実施形態と基本的に同様の手法によって、メモリセルゲート構造１０１及び選択ゲート構造１０３が形成されるため、第１の実施形態と同様の効果を得ることができる。また、本実施形態では、穴２４を形成してシリコン基板１１の表面を露出させた後、新たなゲート絶縁膜３１を形成する。そのため、選択ゲート構造１０３のゲート絶縁膜３１とメモリセルゲート構造１０１のトンネル絶縁膜１２ａとを、膜厚及び材料の少なくとも一方において異ならせることが可能である。したがって、選択ゲート構造１０３のゲート絶縁膜３１及びメモリセルゲート構造１０１のトンネル絶縁膜１２ａそれぞれを最適化することが可能であり、特性や信頼性に優れた半導体装置を得ることができる。
【００４２】
（実施形態３）
図１１〜図１３は、本発明の第３の実施形態に係る半導体装置（ＮＡＮＤ型フラッシュメモリ）の製造方法を模式的に示した断面図である。なお、等価回路図及び平面図については、第１の実施形態で示した図１及び図２と同様である。また、基本的な構成及び製造方法についても第１の実施形態と同様であるため、第１の実施形態で説明した事項については省略する。
【００４３】
まず、第１の実施形態で説明した工程と同様の工程を行うことで、図３に示したような構造を形成する。
【００４４】
次に、図１１に示すように、第１の実施形態と同様にして、イオン注入法を用いて、ソース・ドレイン用の不純物拡散層２１ａ、２１ｂ及び２１ｃを形成する。続いて、図示しない制御回路（周辺回路）内のＭＩＳトランジスタのゲート電極にＬＤＤ用の側壁膜を形成するために、ＬＰＣＶＤ法によって側壁絶縁膜４１を形成し、さらに側壁絶縁膜４１をエッチバックする。半導体装置が微細化されると、メモリセル間の間隔が狭くなるため、隣接するメモリセルゲート構造１０１間の領域は側壁絶縁膜４１（絶縁部４１ａ）によって完全に埋められる。同様に、メモリセルゲート構造１０１とダミーゲート構造１０２ａとの間の領域は側壁絶縁膜４１（絶縁部４１ｂ）によって完全に埋められ、ダミーゲート構造１０２ａとダミーゲート構造１０２ｂとの間の領域は側壁絶縁膜４１（絶縁部４１ｃ）によって完全に埋められる。ただし、ビットライン方向で隣接するＮＡＮＤセルユニット間の領域（ビットラインコンタクトが形成される領域）には、幅の広い空隙４２が存在するため、この空隙４２は側壁絶縁膜４１によって完全には埋められない。
【００４５】
次に、図１２に示すように、ＬＰＣＶＤ法により全面に層間絶縁膜４３を形成する。続いて、ストッパー膜１６をＣＭＰストッパーとして用い、層間絶縁膜４３をＣＭＰ法によって研磨し、層間絶縁膜４３を平坦化する。その結果、空隙４２は層間絶縁膜４３で埋められる。
【００４６】
次に、第１の実施形態と同様にして、レジストパターン２３をマスクとして用い、ダミーゲート構造１０２ａ及び１０２ｂに対応する領域に形成されたストッパー膜１６、コントロールゲート電極膜１５及び電極間絶縁膜１４を、ＲＩＥ法によってエッチングする。このとき絶縁部４１ｃも同時にエッチングされ、その高さが低くなる。フローティングゲート電極膜１３及びトンネル絶縁膜１２はエッチングせずに残す。このようにして、穴（或いは溝）２４が形成される。
【００４７】
次に、図１３に示すように、レジストパターン２３を除去した後、第１の実施形態と同様にして穴２４を導電膜２５で埋める。このようにして、フローティングゲート電極膜１３ｂ及び導電膜２５で形成されたゲート電極１８が形成され、選択ゲート構造１０３が得られる。
【００４８】
このように、本実施形態も第１の実施形態と基本的に同様の手法によって、メモリセルゲート構造１０１及び選択ゲート構造１０３が形成されるため、第１の実施形態と同様の効果を得ることができる。
【００４９】
なお、本実施形態では、図１２の工程で穴２４を形成する際に、第１の実施形態と同様にトンネル絶縁膜１２ｂ及びフローティングゲート電極膜１３ｂを残すようにしたが、第２の実施形態と同様にトンネル絶縁膜１２ｂ及びフローティングゲート電極膜１３ｂを除去するようにしてもよい。この場合には、穴２４を形成した後、第２の実施形態と同様の方法及び構造を適用することが可能である。
【００５０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示した等価回路図である。
【図２】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した平面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の構成を模式的に示したワードライン方向の断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の構成を模式的に示したワードライン方向の断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図１１】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図１２】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示したビットライン方向の断面図である。
【符号の説明】
【００５２】
Ｓ１、Ｓ２…選択トランジスタ      Ｍ１〜Ｍ８…メモリセル
ＳＧ１、ＳＧ２…選択ゲートライン
ＣＧ１〜ＣＧ８…コントロールゲートライン
ＢＣ…ビットラインコンタクト      ＢＬ１、ＢＬ２…ビットライン
１１…シリコン基板      １２…トンネル絶縁膜
１３…フローティングゲート電極膜      １４…電極間絶縁膜
１５…コントロールゲート電極膜      １６…ストッパー膜
１７…素子分離絶縁膜      １８…ゲート電極
２１ａ、２１ｂ、２１ｃ…不純物拡散層
２２…層間絶縁膜      ２２ａ、２２ｂ、２２ｃ…絶縁部
２３…レジストパターン      ２４…穴      ２５…導電膜
３１…ゲート絶縁膜
４１…側壁絶縁膜      ４２…空隙      ４３…層間絶縁膜
１０１…メモリセルゲート構造
１０２ａ、１０２ｂ…ダミーゲート構造
１０３…選択ゲート構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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