(57)【要約】【課題】少なくとも１つの開口部を有する最上部金属層を具備する半導体素子を提供する。【解決手段】前記半導体素子はセルアレイ領域を有する半導体基板及び前記セルアレイ領域を有する基板を覆う層間絶縁膜を具備する。前記セルアレイ領域内の前記層間絶縁膜上部に最上部金属層が配置される。前記最上部金属層は少なくとも１つの開口部を有する。前記半導体素子の製造方法も提供される。【選択図】図２
2006352137.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイ領域を有する半導体基板と、
前記セルアレイ領域を有する基板を覆う層間絶縁膜と、
前記セルアレイ領域内の前記層間絶縁膜上部に配置され、少なくとも１つの開口部を有する最上部金属層と、
を含むことを特徴とする半導体素子。
【請求項２】
前記セルアレイ領域は前記半導体基板に形成された複数のメモリセルを含み、前記層間絶縁膜は前記メモリセルを覆うことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記メモリセルのそれぞれは前記半導体基板に形成されたセルＭＯＳトランジスタ及び前記セルＭＯＳトランジスタのソース／ドレイン領域のうちいずれか１つに電気的に接続されたセルキャパシタを含むことを特徴とする請求項２記載の半導体素子。
【請求項４】
前記セルアレイ領域内の前記層間絶縁膜上に配置された下部金属配線と、
前記下部金属配線を有する基板上に形成された下部金属層間絶縁膜と、をさらに含み、前記最上部金属層は前記下部金属層間絶縁膜上部に配置され、前記少なくとも１つの開口部は前記下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置することを特徴とする請求項１記載の半導体素子。
【請求項５】
前記セルアレイ領域内の前記下部金属層間絶縁膜上に配置され、前記下部金属配線の上部を横切る上部金属配線と、
前記上部金属配線を有する基板上に形成された上部金属層間絶縁膜と、をさらに含み、前記最上部金属層は前記上部金属層間絶縁膜上部に配置され、前記少なくとも１つの開口部は前記下部金属配線間の前記下部金属層間絶縁膜と前記上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも１つの上部に位置することを特徴とする請求項４記載の半導体素子。
【請求項６】
前記少なくとも１つの開口部は前記最上部金属層を貫通する複数の開口部を含むことを特徴とする請求項１記載の半導体素子。
【請求項７】
前記複数の開口部は複数のスリット及び／または複数のホールを含むことを特徴とする請求項６記載の半導体素子。
【請求項８】
前記複数のスリット幅及びそれら間の間隔は０．５μｍより大きいか同一であることを特徴とする請求項７記載の半導体素子。
【請求項９】
前記複数のホール直径及びそれら間の間隔は０．２μｍより大きいか同一であることを特徴とする請求項７記載の半導体素子。
【請求項１０】
前記最上部金属層を有する基板を覆うパッシベーション膜をさらに含むことを特徴とする請求項１記載の半導体素子。
【請求項１１】
前記パッシベーション膜は順に積層されたシリコン酸化膜及びシリコン窒化膜を含むことを特徴とする請求項１０記載の半導体素子。
【請求項１２】
セルアレイ領域及び前記セルアレイ領域に隣接した周辺回路領域を有する半導体基板と、
前記セルアレイ領域内の前記半導体基板に形成された複数のメモリセルと、
前記周辺回路領域内の前記半導体基板に形成された少なくとも１つの周辺ＭＯＳトランジスタと、
前記メモリセル及び前記周辺ＭＯＳトランジスタを有する基板を覆う層間絶縁膜と、
前記セルアレイ領域内の前記層間絶縁膜上部に配置され、少なくとも１つの第１開口部を有する第１最上部金属層と、
前記周辺回路領域内の前記層間絶縁膜上部に配置され、前記周辺ＭＯＳトランジスタの上部に位置する少なくとも１つの第２開口部を有する第２最上部金属層と、
を含むことを特徴とする半導体素子。
【請求項１３】
前記周辺ＭＯＳトランジスタは高電圧ＭＯＳトランジスタであることを特徴とする請求項１２記載の半導体素子。
【請求項１４】
前記セルアレイ領域内の前記層間絶縁膜上に配置された第１下部金属配線と、
前記第１下部金属配線及び前記層間絶縁膜を覆う下部金属層間絶縁膜と、をさらに含み、前記第１最上部金属層は前記下部金属層間絶縁膜上部に配置され、前記少なくとも１つの第１開口部は前記第１下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置することを特徴とする請求項１２記載の半導体素子。
【請求項１５】
前記周辺回路領域内の前記層間絶縁膜と前記下部金属層間絶縁膜との間に配置された第２下部金属配線をさらに含み、前記第２最上部金属層は前記下部金属層間絶縁膜上部に配置され、前記少なくとも１つの第２開口部は前記第２下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置することを特徴とする請求項１４記載の半導体素子。
【請求項１６】
前記セルアレイ領域内の前記下部金属層間絶縁膜上に配置されて前記第１下部金属配線の上部を横切る第１上部金属配線と、
前記第１上部金属配線及び前記下部金属層間絶縁膜を覆う上部金属層間絶縁膜と、をさらに含み、前記第１最上部金属層は前記上部金属層間絶縁膜上部に配置され、前記少なくとも１つの第１開口部は前記第１下部金属配線間の前記下部金属層間絶縁膜と前記第１上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち、少なくとも１つの上部に位置することを特徴とする請求項１４記載の半導体素子。
【請求項１７】
前記周辺回路領域内の前記下部金属層間絶縁膜と前記上部金属層間絶縁膜との間に配置された第２上部金属配線をさらに含み、前記第２最上部金属層は前記上部金属層間絶縁膜上部に配置され、前記少なくとも１つの第２開口部は前記第２下部金属配線間の前記下部金属層間絶縁膜と前記第２上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち、少なくとも１つの上部に位置することを特徴とする請求項１６記載の半導体素子。
【請求項１８】
前記少なくとも１つの第１開口部は前記第１最上部金属層を貫通する複数の第１開口部を含むことを特徴とする請求項１２記載の半導体素子。
【請求項１９】
前記複数の第１開口部は複数の第１スリット及び／または複数の第１ホールを含むことを特徴とする請求項１８記載の半導体素子。
【請求項２０】
前記複数の第１スリット幅及びそれら間の間隔は０．５μｍより大きいか同一であることを特徴とする請求項１９記載の半導体素子。
【請求項２１】
前記複数の第１ホール直径及びそれら間の間隔は０．２μｍより大きいか同一であることを特徴とする請求項１９記載の半導体素子。
【請求項２２】
前記少なくとも１つの第２開口部は前記第２最上部金属層を貫通する複数の第２開口部を含むことを特徴とする請求項１２記載の半導体素子。
【請求項２３】
前記複数の第２開口部は複数の第２スリット及び／または複数の第２ホールを含むことを特徴とする請求項２２記載の半導体素子。
【請求項２４】
前記複数の第２スリット幅及びそれら間の間隔は０．５μｍより大きいか同一であることを特徴とする請求項２３記載の半導体素子。
【請求項２５】
前記複数の第２ホール直径及びそれら間の間隔は０．２μｍより大きいか同一であることを特徴とする請求項２３記載の半導体素子。
【請求項２６】
前記第１及び第２最上部金属層を有する基板を覆うパッシベーション膜をさらに含むことを特徴とする請求項１２記載の半導体素子。
【請求項２７】
前記パッシベーション膜は順に積層されたシリコン酸化膜及びシリコン窒化膜を含むことを特徴とする請求項２６記載の半導体素子。
【請求項２８】
セルアレイ領域を有する半導体基板を準備する段階と、
前記半導体基板を覆う層間絶縁膜を形成する段階と、
前記セルアレイ領域内の前記層間絶縁膜上に少なくとも１つの開口部を有する最上部金属層を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２９】
前記層間絶縁膜を形成する前に前記セルアレイ領域内の前記半導体基板に複数のメモリセルを形成する段階をさらに含むことを特徴とする請求項２８記載の半導体素子の製造方法。
【請求項３０】
前記最上部金属層を形成する前に前記セルアレイ領域内の前記層間絶縁膜上に下部金属配線を形成する段階と、
前記下部金属配線を有する基板上に下部金属層間絶縁膜を形成する段階と、をさらに含み、前記最上部金属層は前記少なくとも１つの開口部が前記下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成されることを特徴とする請求項２８記載の半導体素子の製造方法。
【請求項３１】
前記セルアレイ領域内の前記下部金属層間絶縁膜上に上部金属配線を形成し、前記上部金属配線は前記下部金属配線の上部を横切るように形成する段階と、
前記上部金属配線を有する基板上に上部金属層間絶縁膜を形成する段階と、をさらに含み、前記最上部金属層は前記少なくとも１つの開口部が前記下部金属配線間の前記下部金属層間絶縁膜と前記上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち、少なくとも１つの上部に位置するように形成されることを特徴とする請求項３０記載の半導体素子の製造方法。
【請求項３２】
前記少なくとも１つの開口部は前記最上部金属層を貫通する複数のスリット及び／または複数のホールを具備するように形成されることを特徴とする請求項２８記載の半導体素子の製造方法。
【請求項３３】
前記複数のスリットは０．５μｍより大きいか同一の幅を有するように形成されることを特徴とする請求項３２記載の半導体素子の製造方法。
【請求項３４】
前記複数のホールは０．２μｍより大きいか同一の直径を有するように形成されることを特徴とする請求項３２記載の半導体素子の製造方法。
【請求項３５】
前記最上部金属層を有する基板上にパッシベーション膜を形成する段階と、
前記パッシベーション膜を有する基板を熱処理する段階と、
をさらに含むことを特徴とする請求項２８記載の半導体素子の製造方法。
【請求項３６】
前記パッシベーション膜はシリコン酸化膜及びシリコン窒化膜を順に積層させて形成することを特徴とする請求項３５記載の半導体素子の製造方法。
【請求項３７】
前記基板を熱処理することは少なくとも水素ガスを含む雰囲気ガスを用いて実施することを特徴とする請求項３５記載の半導体素子の製造方法。
【請求項３８】
セルアレイ領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記セルアレイ領域内の前記半導体基板及び前記周辺回路領域内の前記半導体基板にそれぞれ複数のメモリセル及び少なくとも１つの周辺ＭＯＳトランジスタを形成する段階と、
前記メモリセル及び前記周辺ＭＯＳトランジスタを有する基板上に層間絶縁膜を形成する段階と、
前記セルアレイ領域内の前記層間絶縁膜上部及び前記周辺回路領域内の前記層間絶縁膜上部にそれぞれ第１最上部金属層及び第２最上部金属層を形成する段階と、を含み、前記第１最上部金属層は少なくとも１つの第１開口部を有するように形成され、前記第２最上部金属層は前記周辺ＭＯＳトランジスタの上部に位置する少なくとも１つの第２開口部を有するように形成されることを特徴とする半導体素子の製造方法。
【請求項３９】
前記周辺ＭＯＳトランジスタは高電圧ＭＯＳトランジスタであることを特徴とする請求項３８記載の半導体素子の製造方法。
【請求項４０】
前記セルアレイ領域内の前記層間絶縁膜上に第１下部金属配線を形成する段階と、
前記第１下部金属配線を有する基板上に下部金属層間絶縁膜を形成する段階と、をさらに含み、前記第１最上部金属層は前記少なくとも１つの第１開口部が前記第１下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成されることを特徴とする請求項３８記載の半導体素子の製造方法。
【請求項４１】
前記セルアレイ領域内の前記下部金属層間絶縁膜上に第１上部金属配線を形成し、前記第１上部金属配線は前記第１下部金属配線の上部を横切るように形成する段階と、
前記第１上部金属配線を有する基板上に上部金属層間絶縁膜を形成する段階と、をさらに含み、前記第１最上部金属層は前記少なくとも１つの第１開口部が前記第１下部金属配線間の前記下部金属層間絶縁膜と前記第１上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも１つの上部に位置するように形成されることを特徴とする請求項４０記載の半導体素子の製造方法。
【請求項４２】
前記セルアレイ領域内の前記層間絶縁膜及び前記周辺回路領域内の前記層間絶縁膜上にそれぞれ第１下部金属配線及び第２下部金属配線を形成する段階と、
前記第１及び第２下部金属配線を有する基板上に下部金属層間絶縁膜を形成する段階と、をさらに含み、前記第１最上部金属層は前記少なくとも１つの第１開口部が前記第１下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成され、前記第２最上部金属層は前記少なくとも１つの第２開口部が前記第２下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成されることを特徴とする請求項３８記載の半導体素子の製造方法。
【請求項４３】
前記セルアレイ領域内の前記下部金属層間絶縁膜及び前記周辺回路領域内の前記下部金属層間絶縁膜上にそれぞれ第１上部金属配線及び第２上部金属配線を形成し、前記第１上部金属配線は前記第１下部金属配線の上部を横切るように形成され、前記第２上部金属配線は前記第２下部金属配線の上部を横切るように形成する段階と、
前記第１及び第２上部金属配線を有する基板上に上部金属層間絶縁膜を形成する段階と、をさらに含み、前記第１最上部金属層は前記少なくとも１つの第１開口部が前記第１下部金属配線間の前記下部金属層間絶縁膜と前記第１上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも１つの上部に位置するように形成され、前記第２最上部金属層は前記少なくとも１つの第２開口部が前記第２下部金属配線間の前記下部金属層間絶縁膜と前記第２上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも１つの上部に位置するように形成されることを特徴とする請求項４２記載の半導体素子の製造方法。
【請求項４４】
前記少なくとも１つの第１開口部は前記第１最上部金属層を貫通する複数の第１スリット及び／または複数の第１ホールを具備するように形成され、前記少なくとも１つの第２開口部は前記第２最上部金属層を貫通する複数の第２スリット及び／または複数の第２ホールを具備するように形成されることを特徴とする請求項３８記載の半導体素子の製造方法。
【請求項４５】
前記第１及び第２スリットは０．５μｍより大きいか同一の幅を有するように形成され、前記第１及び第２ホールは０．２μｍより大きいか同一の幅を有するように形成されることを特徴とする請求項４４記載の半導体素子の製造方法。
【請求項４６】
前記第１及び第２最上部金属層を有する基板上にパッシベーション膜を形成する段階と、
前記パッシベーション膜を有する基板を熱処理する段階と、
をさらに含むことを特徴とする請求項３８記載の半導体素子の製造方法。
【請求項４７】
前記パッシベーション膜はシリコン酸化膜及びシリコン窒化膜を順に積層させて形成することを特徴とする請求項４６記載の半導体素子の製造方法。
【請求項４８】
前記基板を熱処理することは少なくとも水素ガスを含む雰囲気ガスを用いて実施することを特徴とする請求項４６記載の半導体素子の製造方法。
【請求項４９】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記半導体基板と前記ゲート電極との間に介在されたゲート絶縁膜と、
前記ゲート電極上に配置された金属層間絶縁膜と、
前記金属層間絶縁膜上に配置されたパッシベーション膜と、
前記パッシベーション膜と前記金属層間絶縁膜との間に介在された最上部導電膜と、を含み、前記最上部導電膜は前記ゲート絶縁膜と整列された少なくとも１つの開口部を具備し、前記開口部は外部の水素原子が前記ゲート絶縁膜と前記半導体基板との間の界面に達する経路を提供することを特徴とする半導体素子。
【請求項５０】
前記少なくとも１つの開口部は前記ゲート絶縁膜上部に位置することを特徴とする請求項４９記載の半導体素子。
【請求項５１】
前記最上部導電膜は前記パッシベーション膜と直接接触することを特徴とする請求項４９記載の半導体素子。
【請求項５２】
前記半導体基板の表面に平行な平面内に配置されてそれらとの間の上部開口部を画定する少なくとも一対の平行な上部金属配線と、
前記半導体基板の表面に平行な平面内に配置されてそれらとの間の下部開口部を画定する少なくとも一対の平行な下部金属配線と、をさらに含み、
前記上／下部開口部は互いに重畳して前記半導体基板の表面に垂直となる少なくとも１つの開口領域を画定し、前記最上部導電膜内の前記開口部は前記少なくとも１つの開口領域と整列されて前記水素原子の経路を限定することを特徴とする請求項４９記載の半導体素子。
【請求項５３】
前記上部金属配線は前記下部金属配線の厚さと異なる厚さを有することを特徴とする請求項５２記載の半導体素子。
【請求項５４】
前記金属層間絶縁膜は流動性酸化膜を含むことを特徴とする請求項４９記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、少なくとも１つの開口部を有する最上部金属層を備える半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ素子のような半導体素子は複数のセルを具備する。前記ＤＲＡＭセルのそれぞれは電気的に直列接続されたセルキャパシタ及びセルトランジスタで構成され、前記セルトランジスタはビットラインに電気的に接続される。前記セルトランジスタは書き込み動作中にオンにされて前記ビットラインに誘導電圧に相応するデータを前記セルキャパシタに伝送する。また、前記セルトランジスタは、読み出し動作中にもオンにされて前記セルキャパシタに保存されたデータを前記ビットラインに伝送する。これとは反対に、前記セルトランジスタは待機モードでオフにされて前記セルキャパシタに保存されたデータを保持する。
【０００３】
しかしながら、前記セルトランジスタが待機モードでオフにされても前記セルキャパシタに保存されたデータ（すなわち、電荷）は多様な漏洩電流経路を介して時間が経過するとともに消滅される。このような漏洩電流経路は前記セルトランジスタの特性と密接な関係がある。例えば、前記セルトランジスタのゲート絶縁膜の界面トラップ密度が増加したり、前記セルトランジスタのチャネル長が減少したりする場合に、前記セルトランジスタはオフにされても前記セルトランジスタは高い漏洩電流を示す。これによって、前記ＤＲＡＭ素子はリフレッシュ回路を採用して前記セルキャパシタ内にデータを周期的に書き込む。
【０００４】
前記セルトランジスタが高い漏洩電流を示すと、前記リフレッシュ動作の周期は減少されなければならない。この際、前記ＤＲＡＭ素子の電力消耗は増加する。よって、低電力ＤＲＡＭ素子を具現するためには前記セルトランジスタの漏洩電流特性を改善させなければならない。
【０００５】
前記ＤＲＡＭ素子を含む大部分の半導体素子は、後半工程（ｂａｃｋ−ｅｎｄ  ｐｒｏｃｅｓｓ）として水素熱処理（ｈｙｄｒｏｇｅｎ  ａｌｌｏｙ）工程を用いて製造される。前記水素熱処理工程はＭＯＳトランジスタの欠陷、特に、ゲート絶縁膜の界面トラップ密度を減少させるのに非常に効果的である。よって、前記水素熱処理工程を実施する場合、前記ＤＲＡＭ素子のリフレッシュ特性は改善できる。前記水素熱処理工程は一般に金属配線及びパッシベーション膜を形成した後に実施される。
【０００６】
一方、前記ＤＲＡＭ素子の集積度及び動作速度を改善させるために、多層金属配線技術（ｍｕｌｔｉ−ｌａｙｅｒｅｄ  ｍｅｔａｌ  ｔｅｃｈｎｉｑｕｅ）が広く用いられ、前記セルトランジスタは徐々に縮小されつつある。この場合、前記ＤＲＡＭ素子のセルアレイ領域上部に電源線として用いられる最上部金属層が配置される。前記電源線は一般に平板状を有するように設計されて前記セルアレイ領域の大部分を覆う。これは、前記電源線を介して電流が流れるとき、前記電源線による電圧降下を最小化させることができるためである。この場合、前記水素熱処理工程を実施しても、前記セルアレイ領域を覆う前記平板状の最上部金属層は前記水素熱処理工程間に供給される水素原子が前記セルトランジスタのゲート絶縁膜の界面に達するのを妨害する。よって、前記多層金属配線技術がＤＲＡＭ素子に適用された場合でも、前記ＤＲＡＭ素子のリフレッシュ特性を改善させるのには限界がある。
【０００７】
金属層を有する半導体素子は、特許文献１に“導電膜を有する樹脂成型型半導体素子”という名称で、原らによって開示されている。原らによると、四角形の半導体基板の端上に金属ガードリングが提供され、前記金属ガードリングを有する基板はパッシベーション膜で覆われる。前記パッシベーション膜を有する基板が樹脂成型膜）を用いるパッケージ工程によって密封されると、前記樹脂成型膜による応力は前記半導体基板における４つのコーナー領域上のパッシベーション膜に集中される。その結果、前記パッシベーション膜内に亀裂が発生する。よって、原らは前記樹脂成型膜の応力を緩和させるために前記４つのコーナー領域上の前記金属ガードリング内にスリットのようなホールを設けた。
【特許文献１】米国特許第５２２９６４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、水素熱処理効果（ｈｙｄｒｏｇｅｎ  ａｌｌｏｙ  ｅｆｆｅｃｔ）を極大化させるのに好適な金属層を有する半導体素子を提供することにある。
【０００９】
本発明が解決しようとする他の技術的課題は水素熱処理効果を極大化させることができる金属層を有する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一様態によれば、少なくともセルアレイ領域上部に配置された最上部金属層を有する半導体素子が提供される。前記半導体素子はセルアレイ領域を有する半導体基板及び前記セルアレイ領域を有する基板を覆う層間絶縁膜を含む。前記セルアレイ領域内の前記層間絶縁膜上部に最上部金属層が配置される。前記最上部金属層は少なくとも１つの開口部を有する。
【００１１】
本発明のいくつかの実施形態において、前記セルアレイ領域は前記半導体基板に形成された複数のメモリセルを含むことができる。この場合、前記層間絶縁膜は前記メモリセルを覆う。前記メモリセルのそれぞれは前記半導体基板に形成されたセルＭＯＳトランジスタ及び前記セルＭＯＳトランジスタのソース／ドレイン領域のうちいずれか１つに電気的に接続されたセルキャパシタを含むことができる。
【００１２】
他の実施形態において、前記セルアレイ領域内の前記層間絶縁膜上に下部金属配線が配置され、前記下部金属配線及び前記層間絶縁膜は下部金属層間絶縁膜で覆うことができる。この場合、前記最上部金属層は前記下部金属層間絶縁膜上部に配置され、前記少なくとも１つの開口部は前記下部金属配線との間の前記下部金属層間絶縁膜の少なくとも一部分上に位置することができる。さらに、前記セルアレイ領域内の前記下部金属層間絶縁膜上に上部金属配線が配置されることができ、前記上部金属配線及び前記下部金属層間絶縁膜を上部金属層間絶縁膜で覆うことができる。この場合、前記上部金属配線は前記下部金属配線の上部を横切るように配置することができ、前記最上部金属層は前記上部金属層間絶縁膜上部に配置することができる。また、前記少なくとも１つの開口部は、前記下部金属配線間の前記下部金属層間絶縁膜と前記上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも１つの上部に位置することができる。
【００１３】
また他の実施形態において、前記少なくとも１つの開口部は前記最上部金属層を貫通する複数の開口部を含むことができる。前記複数の開口部は複数のスリット及び／または複数のホールを含むことができる。前記複数のスリット幅及びそれら間の間隔は０．５μｍより大きいか同一とすることができる。前記複数のホール直径及びそれら間の間隔は０．２μｍより大きいか同一とすることができる。
【００１４】
また他の実施形態において、前記最上部金属層を有する基板はパッシベーション膜で覆うことができる。前記パッシベーション膜は順に積層されたシリコン酸化膜及びシリコン窒化膜を含むことができる。
【００１５】
本発明の他の様態によれば、前記半導体素子はセルアレイ領域及び前記セルアレイ領域に隣接した周辺回路領域を有する半導体基板を含む。前記セルアレイ領域内の前記半導体基板に複数のメモリセルが提供される。前記周辺回路領域内の前記半導体基板に少なくとも１つの周辺ＭＯＳトランジスタ（ｐｅｒｉｐｈｅｒａｌ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）が提供される。前記メモリセル及び前記周辺ＭＯＳトランジスタを有する基板は層間絶縁膜で覆われる。前記セルアレイ領域内の前記層間絶縁膜上部に第１最上部金属層が配置され、前記第１最上部金属層は少なくとも１つの第１開口部を有する。前記周辺回路領域内の前記層間絶縁膜上部に第２最上部金属層が配置され、前記第２最上部金属層は前記周辺ＭＯＳトランジスタの上部に位置する少なくとも１つの第２開口部を有する。
【００１６】
本発明の更なる他の様態によれば、少なくともセルアレイ領域上部に配置された最上部金属層を有する半導体素子の製造方法が提供される。この方法はセルアレイ領域を有する半導体基板を準備する段階と、前記半導体基板を覆う層間絶縁膜を形成する段階とを含む。前記セルアレイ領域内の前記層間絶縁膜上に少なくとも１つの開口部を有する最上部金属層を形成する。
【００１７】
本発明のいくつかの実施形態において、前記層間絶縁膜を形成する前に、前記セルアレイ領域内の前記半導体基板に複数のメモリセルを形成することができる。
【００１８】
他の実施形態において、前記最上部金属層を形成する前に前記セルアレイ領域内の前記層間絶縁膜上に下部金属配線を形成することができ、前記下部金属配線を有する基板上に下部金属層間絶縁膜を形成することができる。この場合、前記最上部金属層は前記少なくとも１つの開口部が前記下部金属配線間の前記下部金属層間絶縁膜の少なくとも一部分上に位置するように形成することができる。さらに、前記セルアレイ領域内の前記下部金属層間絶縁膜上に上部金属配線を形成することができ、前記上部金属配線を有する基板上に上部金属層間絶縁膜を形成することができる。前記上部金属配線は前記下部金属配線の上部を横切るように形成されることができ、前記最上部金属層は前記少なくとも１つの開口部が前記下部金属配線間の前記下部金属層間絶縁膜と前記上部金属配線間の前記上部金属層間絶縁膜との重畳領域のうち少なくとも１つの上部に位置するように形成することができる。
【００１９】
また他の実施形態において、前記少なくとも１つの開口部は、前記最上部金属層を貫通する複数のスリット及び／または複数のホールを具備するように形成することができる。前記複数のスリットは０．５μｍより大きいか同一幅を有するように形成することができ、前記複数のホールは０．２μｍより大きいか同一直径を有するように形成することができる。
【００２０】
また他の実施形態において、前記最上部金属層を有する基板上にパッシベーション膜を形成することができ、前記パッシベーション膜を有する基板は熱処理することができる。前記パッシベーション膜はシリコン酸化膜及びシリコン窒化膜を順に積層させて形成することができる。前記熱処理は少なくとも水素ガスを含む雰囲気ガスを用いて実施することができる。
【００２１】
本発明の更なる他の様態によれば、前記半導体素子を製造する方法はセルアレイ領域及び周辺回路領域を有する半導体基板を準備する段階を含む。前記セルアレイ領域内の前記半導体基板及び前記周辺回路領域内の前記半導体基板にそれぞれ複数のメモリセル及び少なくとも１つの周辺ＭＯＳトランジスタを形成する。前記メモリセル及び前記周辺ＭＯＳトランジスタを有する基板上に層間絶縁膜を形成する。前記セルアレイ領域内の前記層間絶縁膜上部及び前記周辺回路領域内の前記層間絶縁膜上部にそれぞれ第１最上部金属層及び第２最上部金属層を形成する。前記第１最上部金属層は少なくとも１つの第１開口部を有するように形成され、前記第２最上部金属層は前記周辺ＭＯＳトランジスタの上部に位置する少なくとも１つの第２開口部を有するように形成される。
【００２２】
本発明の更なる他の様態によれば、前記半導体素子は半導体基板及び前記半導体基板上に形成されたゲート電極を含む。前記半導体基板と前記ゲート電極との間にゲート絶縁膜が提供され、前記ゲート電極上に金属層間絶縁膜及びパッシベーション膜が順に積層される。前記パッシベーション膜と前記金属層間絶縁膜との間に介在された最上部導電膜が提供される。前記最上部導電膜は前記ゲート絶縁膜と整列された少なくとも１つの開口部を具備し、前記開口部は外部の水素原子が前記ゲート絶縁膜と前記半導体基板との間の界面に逹する経路を提供する。
【００２３】
本発明のいくつかの実施形態において、前記少なくとも１つの開口部は前記ゲート絶縁膜上部に位置することができる。
【００２４】
他の実施形態において、前記最上部導電膜は前記パッシベーション膜と直接接触することができる。
【００２５】
さらに他の実施形態において、前記半導体基板の表面に平行な平面内に一対の平行な上部金属配線が配置されることができる。前記上部金属配線はそれら間の上部開口部を画定する。また、前記半導体基板の表面に平行な平面内に一対の平行な下部金属配線が配置されることができる。前記下部金属配線はそれら間の下部開口部を画定する。前記上／下部開口部は、互いに重畳して前記半導体基板の表面に垂直である少なくとも１つの開口領域を画定し、前記最上部導電膜内の前記開口部は前記少なくとも１つの開口領域と整列されて前記水素原子の経路を提供する。前記上部金属配線は前記下部金属配線の厚さと異なる厚さを有することができる。
【００２６】
さらに他の実施形態において、前記金属層間絶縁膜は流動性酸化膜（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ  ｌａｙｅｒ）を含むことができる。
【発明の効果】
【００２７】
本発明によれば、セルアレイ領域上部及び／または周辺回路領域上部に形成される最上部金属層を貫通する開口部が提供される。これによって、金属熱処理工程間にセルＭＯＳトランジスタ及び／または周辺ＭＯＳトランジスタのゲート絶縁膜の界面に供給される水素原子の数量を増加させることができるので、ＤＲＡＭ素子の性能（収率及び／またはリフレッシュ特性）を改善させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００２９】
図１は本発明の実施形態に適用可能な半導体記憶素子を示す概略的なブロックダイヤグラムである。
【００３０】
図１を参照すると、前記半導体記憶素子１は、セルアレイ領域及び前記セルアレイ領域に隣接した周辺回路領域を有する半導体基板１１を具備する。セルアレイ領域は複数のセルブロック、例えば４つのセルブロック３ａ、３ｂ、３ｃ、３ｄを含むことができる。前記セルブロックのそれぞれは複数のメモリセル、例えば複数のＤＲＡＭセルで構成される。また、前記周辺回路領域は前記セルブロック３ａ、３ｂ、３ｃ、３ｄ間の半導体基板１１または前記セルブロックに隣接した半導体基板１１に形成されたローデコーダ７、感知増幅器５ａ及びコラムデコーダ５ｂを含むことができる。また、前記ローデコーダ７は高電圧回路領域Ｈを含むことができる。
【００３１】
図２は本発明の実施形態による半導体素子を説明する図１のセルブロック３ｂの一部分Ｃを示す拡大平面図であり、図３Ａ及び図３Ｂはそれぞれが図２のＩ−Ｉ’及びＩＩ−ＩＩ’線の断面図である。
【００３２】
図２、図３Ａ及び図３Ｂを参照すると、半導体基板１１の所定領域に素子分離膜１３が提供されてセル活性領域１３ａを画定する。前記セル活性領域１３ａを有する基板上に層間絶縁膜３８が提供され、前記層間絶縁膜３８上に複数の第１下部金属配線３９が配置されることができる。前記層間絶縁膜３８は順に積層された下部層間絶縁膜２１、中間層間絶縁膜２７及び上部層間絶縁膜３７を含むことができ、前記第１下部金属配線３９はＤＲＡＭセルのようなメモリセルのストラッピング（ｓｔｒａｐｐｉｎｇ）ワードラインとして用いられることができる。前記第１下部金属配線３９及び前記層間絶縁膜３８は下部金属層間絶縁膜４４で覆われる。
【００３３】
前記下部金属層間絶縁膜４４上に複数の第１上部金属配線４５が提供されることができ、前記第１上部金属配線４５及び前記下部金属層間絶縁膜４４は上部金属層間絶縁膜５０で覆われる。前記第１上部金属配線４５は前記第１下部金属配線３９の上部を横切るように配置することができる。その結果、前記第１下部金属配線３９間の前記下部金属層間絶縁膜４４と前記第１上部金属配線４５間の前記上部金属層間絶縁膜５０との重畳領域Ｖが存在することができる。すなわち、前記第１下部金属配線３９間の下部ギャップ領域と前記第１上部金属配線４５間の上部ギャップ領域との交差領域にはいかなる金属配線も含まない。
【００３４】
前記上部金属層間絶縁膜５０上に第１最上部金属層５１が提供される。前記第１最上部金属層５１は図１の周辺回路領域から延長された電源線または高電圧金属配線とすることができる。この場合、前記第１最上部金属層５１は平面図から見た場合、広い表面積を有するように設計することができる。これは前記第１最上部金属層５１を介して流れる電流による電圧降下を最小化させるためである。しかし、前記第１最上部金属層５１が前記セルアレイ領域、すなわち前記セルブロック３ｂの全面を覆うように配置されると、前記第１最上部金属層５１は後続の熱処理工程間に前記セル活性領域１３ａに形成されたＤＲＡＭセルのＭＯＳトランジスタに達する水素原子の経路を遮断する。よって、本発明の実施形態において、前記第１最上部金属層５１は前記第１最上部金属層５１を貫通する少なくとも１つの第１開口部を有することができる。
【００３５】
前記少なくとも１つの第１開口部は複数の第１開口部を含む。例えば、前記第１開口部は図２に示すように複数の第１スリット５１ｓを含むことができる。この場合、前記第１スリット５１ｓのそれぞれは０．５μｍより大きいか同一幅Ｗを有することができ、前記第１スリット５１ｓ間の間隔Ｄも０．５μｍより大きいか同一とすることができる。本発明の他の実施形態において、前記第１開口部は複数の第１ホール（図示せず）を含むことができる。この場合、前記第１ホール直径及びそれら間の間隔は０．２μｍより大きいか同一とすることができる。本発明の更なる他の実施形態において、前記第１開口部は少なくとも１つの第１スリット及び少なくとも１つの第１ホールを含むことができる。いかなる場合においても、前記第１開口部（すなわち、前記第１スリット５１ｓ及び／または前記第１ホール）は前記第１下部金属層間絶縁膜４４と前記第１上部金属層間絶縁膜５０との前記重畳領域Ｖのうち少なくとも１つの上部に位置するのが好ましい。
【００３６】
一方、前記第１上部金属配線４５及び前記上部金属層間絶縁膜５０が提供されない場合、前記第１開口部は前記第１下部金属配線３９間の前記下部金属層間絶縁膜４４の少なくとも一部分上に位置するのが好ましい。
【００３７】
前記第１最上部金属層５１を有する基板はパッシベーション膜５６で覆われる。前記パッシベーション膜５６は順に積層されたシリコン酸化膜５３及びシリコン窒化膜５５を含むことができる。
【００３８】
図４は本発明の他の実施形態を説明するための図１における高電圧回路領域Ｈの一部を示す拡大平面図であり、図５は図４のＩＩＩ−ＩＩＩ’線の断面図である。本実施形態は高電圧回路領域を例として説明しているが、本発明は高電圧回路領域に限定されず、感知増幅器（図１の５ａ）及びコラムデコーダ（図１の５ｂ）のような周辺回路領域にも適用することができる。
【００３９】
図４及び図５を参照すると、半導体基板１１の所定領域に素子分離膜１３が提供されて周辺活性領域１３ｈを画定する。前記周辺活性領域１３ｈ内にソース領域１９ｓ’及びドレイン領域１９ｄ’が提供され、前記ソース／ドレイン領域１９ｓ’、１９ｄ’間のチャネル領域上部にゲート電極１７ｈが配置される。前記ゲート電極１７ｈは前記チャネル領域からゲート絶縁膜１５ｈによって絶縁される。前記ゲート電極１７ｈ及び前記ソース／ドレイン領域１９ｓ’、１９ｄ’は周辺ＭＯＳトランジスタ（ｐｅｒｉｐｈｅｒａｌ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）、例えば、高電圧ＭＯＳトランジスタを構成することができる。
【００４０】
前記高電圧ＭＯＳトランジスタを有する基板上に層間絶縁膜３８が提供される。前記層間絶縁膜３８は、順に積層された下部層間絶縁膜２１、中間層間絶縁膜２７及び上部層間絶縁膜３７を含むことができる。前記ソース領域１９ｓ’及び前記ドレイン領域１９ｄ’はそれぞれが前記層間絶縁膜３８を貫通するソースコンタクトホール３８ｓ及びドレインコンタクトホール３８ｄによって露出されることができる。同様に、前記ゲート電極１７ｈは前記層間絶縁膜３８を貫通するゲートコンタクトホール３８ｇによって露出することができる。記ソースコンタクトホール３８ｓ及びドレインコンタクトホール３８ｄはそれぞれがソースコンタクトプラグ３９ｓ及びドレインコンタクトプラグ３９ｄで埋め込まれることができ、前記ゲートコンタクトホール３８ｇはゲートコンタクトプラグ（図示せず）で埋め込まれることができる。
【００４１】
前記層間絶縁膜３８上に第２下部金属配線が提供される。前記第２下部金属配線は前記ソースコンタクトプラグ３９ｓを覆うソース配線３９ｉ’及び前記ドレインコンタクトプラグ３９ｄを覆うドレイン配線３９ｉ”を含むことができる。さらに、前記第２下部金属配線は前記ゲートコンタクトプラグを覆うゲート配線３９ｇを含むことができる。結果的に、前記ソース配線３９ｉ’及びドレイン配線３９ｉ”はそれぞれが前記ソース領域１９ｓ’及びドレイン領域１９ｄ’に電気的に接続され、前記ゲート配線３９ｇは前記ゲート電極１７ｈに電気的に接続される。前記第２下部金属配線３９ｉ’、３９ｉ”、３９ｇ間のギャップ領域は前記高電圧ＭＯＳトランジスタ上部に位置するのが好ましい。例えば、前記第２下部金属配線３９ｉ’、３９ｉ”、３９ｇ間のギャップ領域は前記高電圧ＭＯＳトランジスタの少なくともチャネル領域上部に提供されるのが好ましい。前記第２下部金属配線３９ｉ’、３９ｉ”、３９ｇ及び前記層間絶縁膜３８は下部金属層間絶縁膜４４で覆われる。
【００４２】
前記下部金属層間絶縁膜４４上に少なくとも１つの第２上部金属配線４５ｇが配置されることができる。前記第２上部金属配線４５ｇは前記第２下部金属配線３９ｉ’、３９ｉ”、３９ｇのうちいずれか１つと電気的に接続されることができる。例えば、前記第２上部金属配線４５ｇは図４に示すように前記下部金属層間絶縁膜４４を貫通するビアホール４４ｇを介して前記ゲート配線３９ｇに電気的に接続されることができる。前記第２上部金属配線４５ｇは前記第２下部金属配線３９ｉ’、３９ｉ”、３９ｇの上部を横切るように配置することができる。この場合、前記第２上部金属配線４５ｇも前記高電圧ＭＯＳトランジスタの少なくともチャネル領域上部を覆わないように配置されることが好ましい。前記第２上部金属配線４５ｇ及び前記下部金属層間絶縁膜４４は上部金属層間絶縁膜５０で覆われる。
【００４３】
前記上部金属層間絶縁膜５０上に第２最上部金属層５１’が提供される。前記第２最上部金属層５１’は図２、図３Ａ及び図３Ｂを参照して説明した前記第１開口部５１ｓと同じ形態を有する少なくとも１つの第２開口部５１ｓ’を具備することができる。この場合、前記第２開口部５１ｓ’は前記高電圧ＭＯＳトランジスタの上部に位置するのが好ましい。結果的に、前記高電圧ＭＯＳトランジスタの少なくともチャネル領域上部にはいかなる金属配線も存在しない。よって、前記高電圧ＭＯＳトランジスタ上に図２、図３Ａ及び図３Ｂを参照して説明された前記重畳領域Ｖと同じ垂直構造を有する、さらに他の重畳領域Ｖ’が提供される。前記重畳領域Ｖ’は外部の水素原子が前記高電圧ＭＯＳトランジスタに容易に逹することのできる経路の役割をする。
【００４４】
前記第２最上部金属層５１’を有する基板はパッシベーション膜５６で覆うことができる。前記パッシベーション膜５６は順に積層されたシリコン酸化膜５３及びシリコン窒化膜５５を含むことができる。
【００４５】
図６Ａないし図９Ａは本発明の実施形態によるＤＲＡＭ素子の製造方法を説明する図２のＩ−Ｉ’線の断面図であり、図６Ｂないし図９Ｂは本発明の実施形態によるＤＲＡＭ素子の製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【００４６】
図６Ａ及び図６Ｂを参照すると、半導体基板１１の所定領域に素子分離膜１３を形成してセル活性領域１３ａを画定する。前記セル活性領域１３ａ上にセルゲート絶縁膜１５を形成し、前記セルゲート絶縁膜１５を有する基板上にゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記セル活性領域１３ａの上部を横切る複数のワードライン１７を形成する。続いて、前記ワードライン１７及び前記素子分離膜１３をイオン注入マスクとして用いて前記セル活性領域１３ａ内に不純物イオンを注入してドレイン領域１９ｄ及びソース領域１９ｓを形成する。前記ワードライン１７及びこれに隣接した前記ソース／ドレイン領域１９ｓ、１９ｄはセルＭＯＳトランジスタを構成する。
【００４７】
前記セルＭＯＳトランジスタを有する基板上に下部層間絶縁膜２１を形成する。前記下部層間絶縁膜２１内に前記ドレイン領域１９ｄと電気的に接続されたビットラインコンタクトプラグ２３を形成する。前記下部層間絶縁膜２１上に複数のビットライン２５を形成する。前記ビットライン２５は前記ワードライン１７の上部を横切るように形成される。また、前記ビットライン２５は前記ビットラインコンタクトプラグ２３と接触するように形成される。前記ビットライン２５を有する基板上に中間層間絶縁膜２７を形成する。前記下部層間絶縁膜２１及び前記中間層間絶縁膜２７はシリコン酸化膜で形成することができる。
【００４８】
図７Ａ及び図７Ｂを参照すると、前記中間層間絶縁膜２７及び下部層間絶縁膜２１をパターニングして前記ソース領域１９ｓを露出させるストレージノードコンタクトホールを形成し、前記ストレージノードコンタクトホール内にストレージノードコンタクトプラグ２９を形成する。前記各ストレージノードコンタクトプラグ２９上に複数のストレージノード３１を形成し、前記ストレージノード３１の表面上に誘電体膜３３を形成する。前記ストレージノード３１は多様な形態で形成することができる。例えば、前記ストレージノード３１は図のようにシリンダ状に形成することができる。
【００４９】
前記誘電体膜３３を有する基板上にプレート電極３５を形成する。前記プレート電極３５は図１の各セルブロック３ａ、３ｂ、３ｃ、３ｄを覆うように形成することができる。前記プレート電極３５はポリシリコン膜を含む導電膜で形成することができる。例えば、前記プレート電極３５はドーピングされたポリシリコン膜３５ａ及びチタン窒化膜３５ｂを順に積層させて形成することができる。この場合、前記チタン窒化膜３５ｂは４００Å〜５００Åの薄い厚さで形成するのが好ましい。これは前記チタン窒化膜３５ｂが数千Åの厚い厚さで形成されると、水素原子が前記チタン窒化膜３５ｂを貫通することができないからである。前記プレート電極３５を有する基板上に上部層間絶縁膜３７を形成する。前記上部層間絶縁膜３７もまたシリコン酸化膜で形成することができる。下部層間絶縁膜２１、中間層間絶縁膜２７及び上部層間絶縁膜３７は層間絶縁膜３８を構成する。
【００５０】
図８Ａ及び図８Ｂを参照すると、前記上部層間絶縁膜３７上に複数の第１下部金属配線３９を形成することができる。前記第１下部金属配線３９はアルミニウム膜のような金属膜で形成することができる。前記アルミニウム膜は純アルミニウム膜（またはアルミニウム合金膜とすることができる。また、前記第１下部金属配線３９は低い電気抵抗を有するように数千Åの厚い厚さで形成することができる。例えば、前記第１下部金属配線３９は約４０００Åの厚さを有するアルミニウム膜で形成することができる。前記第１下部金属配線３９は前記ワードライン１７による信号遅延時間（ｓｉｇｎａｌ  ｄｅｌａｙ  ｔｉｍｅ）を減少させるためのストラッピングワードラインとして用いられることができる。この場合、前記第１下部金属配線３９は前記ワードライン１７に平行線にように形成することができる。
【００５１】
前記第１下部金属配線３９を有する基板上に下部金属層間絶縁膜４４を形成する。前記下部金属層間絶縁膜４４を多様な方法を用いて形成されることができる。例えば、前記下部金属層間絶縁膜４４は下部キャッピング絶縁膜４１及び上部キャッピング絶縁膜４３を順に積層させて形成することができる。前記下部キャッピング絶縁膜４１は、約１０００Åの薄い厚さを有するプラズマ強化のＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ；以下“ＰＥ−ＴＥＯＳ”と称する。）膜で形成することができ、前記上部キャッピング絶縁膜４３は優れたギャップ充填特性を有する高密度プラズマ酸化膜で形成することができる。一方、前記上部キャッピング絶縁膜４３は流動性酸化膜（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅｌａｙｅｒ）４３ａ及びＰＥ−ＴＥＯＳ膜４３ｂを用いて形成することができる。この場合、前記流動性酸化膜（Ｆｏｘ  ｌａｙｅｒ）４３ａは前記下部キャッピング絶縁膜４１上に液状の酸化物を塗布して前記第１下部金属配線３９間のギャップ領域を埋め込み前記液状の酸化物を約４００℃の温度で焼き付けることによって形成することができ、前記ＰＥ−ＴＥＯＳ膜４３ｂは約３０００Å〜４０００Åの厚さで形成することができる。
【００５２】
続いて、前記下部金属層間絶縁膜４４上に複数の第１上部金属配線４５を形成することができる。前記第１上部金属配線４５は前記ビットライン２５に電気的に接続される金属配線とすることができる。この場合、前記第１上部金属配線４５は前記第１下部金属配線３９の上部を横切るように形成することができる。前記第１上部金属配線４５は前記第１下部金属配線３９を形成する方法を用いて形成することができる。しかし、前記第１上部金属配線４５は前記第１下部金属配線３９と異なる厚さで形成することができる。例えば、前記第１上部金属配線４５は約６０００Åの厚さで形成することができる。前記第１上部金属配線４５を有する基板上に上部金属層間絶縁膜５０を形成する。前記上部金属層間絶縁膜５０は前記下部金属層間絶縁膜４４を形成する方法を用いて形成することができる。すなわち、前記上部金属層間絶縁膜５０は下部キャッピング絶縁膜４７及び上部キャッピング絶縁膜４９を順に積層させて形成することができる。また、前記上部キャッピング絶縁膜４９は流動性酸化膜４９ａ及びＰＥ−ＴＥＯＳ膜４９ｂを含むように形成することもできる。
【００５３】
図９Ａ及び図９Ｂを参照すると、前記上部金属層間絶縁膜５０上に最上部金属層を形成し、前記最上部金属層をパターニングして図１の前記セルブロック３ａ、３ｂ、３ｃ及び３ｄ上にそれぞれ第１最上部金属層５１を形成する。本発明の実施形態によれば、前記第１最上部金属層５１のそれぞれは少なくとも１つの第１開口部を有するように形成することができる。前記少なくとも１つの第１開口部は複数の第１スリット５１ｓ及び／または複数の第１ホールを含むように形成することができる。前記第１スリット５１ｓ及び／または前記第１ホールは前記最上部金属層をパターニングする間に形成することができる。前記第１スリット５１ｓの幅Ｗ及びそれら間の間隔Ｄは０．５μｍより大きいか同一とすることができ、前記第１ホール直径及びそれら間の間隔は０．２μｍより大きいか同一とすることができる。
【００５４】
前記少なくとも１つの第１開口部が前記第１スリット５１ｓを含むように形成され、前記第１下部金属配線３９及び前記第１上部金属配線４５が形成される場合、前記第１スリット５１ｓのそれぞれは図９Ａ及び図９Ｂに示すように前記第１下部金属配線３９間の前記下部金属層間絶縁膜４４と前記第１上部金属配線４５間の前記上部金属層間絶縁膜５０との重畳領域Ｖのうち少なくとも１つの上部に形成されることが好ましい。同様に、前記少なくとも１つの第１開口部が前記第１ホールを含むように形成され、前記第１下部金属配線３９及び前記第１上部金属配線４５が形成される場合に前記第１ホールのそれぞれも前記重畳領域Ｖのうち少なくとも１つの上部に形成されることが好ましい。
【００５５】
一方、前記第１上部金属配線４５及び前記上部金属層間絶縁膜５０を形成する工程が省略される場合、前記第１スリット５１ｓまたは前記第１ホールのそれぞれは前記第１下部金属配線３９間の前記下部金属層間絶縁膜４４の少なくとも一部分上に形成されることが好ましい。
【００５６】
前記第１最上部金属層５１を有する基板上にパッシベーション膜５６を形成する。前記パッシベーション膜５６は少なくともシリコン窒化膜を含むように形成することができる。例えば、前記パッシベーション膜５６はプラズマシリコン酸化膜５３及びプラズマシリコン窒化膜５５を順に積層させて形成することができる。この場合、前記プラズマシリコン窒化膜５５はシリコンソースガス及び窒素ソースガスを工程ガスとして用いて形成される。前記シリコンソースガスはシラン（ＳｉＨ４）ガスとすることができ、前記窒素ソースガスはアンモニア（ＮＨ３）ガスとすることができる。この場合、前記プラズマシリコン窒化膜５５は水素原子を含むことができる。
【００５７】
前記パッシベーション膜５６を有する基板は熱処理工程、すなわち金属熱処理工程（ｍｅｔａｌ  ａｌｌｏｙ  ｐｒｏｃｅｓｓ）に支配される。前記金属熱処理工程は、約４００℃の温度で水素及び窒素を雰囲気ガス５７として用いて実施することができる。前記金属熱処理工程間に雰囲気ガス内の水素原子は前記第１開口部５１ｓ及び前記重畳領域Ｖを介して前記セルゲート絶縁膜１５の界面に達することができる。すなわち、前記第１開口部５１ｓは前記水素原子が前記セルゲート絶縁膜１５の界面に達することができる水素経路（ｈｙｄｒｏｇｅｎ  ｐａｔｈｓ）を提供する。その結果、前記セルゲート絶縁膜１５の界面トラップサイトは前記水素原子で埋め込まれて前記セルゲート絶縁膜１５の界面トラップ密度を著しく減少させる。これによって、前記セルＭＯＳトランジスタの漏洩電流特性はより改善されてＤＲＡＭ素子のリフレッシュ周期を増加させる。
【００５８】
さらに、前記金属熱処理工程の間に前記パッシベーション膜５６、すなわち前記プラズマシリコン窒化膜５５内の水素原子も前記第１開口部５１ｓを介して前記セルゲート絶縁膜１５の界面に拡散することができる。よって、前記セルＭＯＳトランジスタの漏洩電流特性はさらに改善させることができる。
【００５９】
図４及び図５に示した高電圧回路領域Ｈは、図６Ａないし図９Ａ及び図６Ｂないし図９Ｂを参照して説明された実施形態と同じ方法を用いて製造することができる。よって、前記高電圧回路領域Ｈの製造方法に関する説明は省略する。
【００６０】
＜実験例＞
図１０は本発明の効果を間接的に確認するために製造された２５６メガビットＤＲＡＭ素子のセルテスト結果を示すグラフである。図１０において、横軸は不良ビット数Ｎを示し、縦軸は累積分布率（ＣＤＲ）を示す。
【００６１】
図１０において、参照番号“１０１”ないし“１１２”で示されたデータは次の表１に記載された主要工程条件を用いて製造された試料から得た。また、セルキャパシタの上部電極（すなわち、プレート電極はドーピングされたポリシリコン膜及びチタン窒化膜（ＴｉＮ）を順に積層させて形成し、前記チタン窒化膜は４００Åの厚さで形成した。ここで、前記セルテストは、マーチテスト（ｍａｒｃｈ  ｔｅｓｔ）プログラム及び２００ｍｓｅｃのリフレッシュ周期を用いて実施された。
【００６２】
【表１】
2006352137.tif 000003
【００６３】
図１０及び表１から分かるように、ＰＥ−ＴＥＯＳ膜／流動性酸化膜（Ｆｏｘ）／ＰＥ−ＴＥＯＳ膜で構成された下部金属層間絶縁膜及び開口部がない最上部金属層を用いて製造された２５６メガビットＤＲＡＭ素子の５０％は、１０〜３０個の不良ビットを示し、ＰＥ−ＴＥＯＳ膜／ＨＤＰ酸化膜で構成された下部金属層間絶縁膜及び開口部がない最上部金属層を用いて製造された２５６メガビットＤＲＡＭ素子の５０％は、２０〜５５個の不良ビットを示した。すなわち、金属層間絶縁膜として流動性酸化膜を採用するＤＲＡＭ素子が金属層間絶縁膜としてＨＤＰ酸化膜を採用するＤＲＡＭ素子よりもさらに高い収率を示した。これは前記流動性酸化膜が前記ＨＤＰ酸化膜よりもさらに多孔質であるからと理解される。すなわち、後続の金属熱処理工程中に発生された水素原子が前記ＨＤＰ酸化膜より前記流動性酸化膜を貫通するのが容易であったと理解される。
【００６４】
これとは反対に、最上部金属層なしのＰＥ−ＴＥＯＳ膜／流動性酸化膜（Ｆｏｘ）／ＰＥ−ＴＥＯＳ膜で構成された下部金属層間絶縁膜を用いて製造した２５６メガビットＤＲＡＭ素子の５０％は、１０個より小さい不良ビット数Ｎを示した。
図１１は従来技術及び本発明の実施形態により製造された２５６メガビットＤＲＡＭ素子のセルテスト結果を示すグラフである。図１１のグラフにおいて、横軸は不良ビット数Ｎを示し、縦軸（ｏｒｄｉｎａｔｅ）は累積分布率ＣＤＲを示す。
【００６５】
図１１において、参照番号“１２１”ないし“１３８”で示されたデータは次の表２に記載された主要工程条件を用いて製造された試料から得た。また、セルキャパシタの上部電極（すなわち、プレート電極）はドーピングされたポリシリコン膜及びチタン窒化膜（ＴｉＮ）を順に積層させて形成し、前記チタン窒化膜は４００Åの厚さで形成した。さらに、前記２５６メガビットＤＲＡＭ素子のそれぞれは複数の単位セルブロックを有するように設計され、前記単位セルブロックのそれぞれは１４５μｍの幅及び２７３．４μｍの長さを有するように設計された。ここで、前記セルテストもテスト（ｍａｒｃｈ  ｔｅｓｔ）プログラム及び２００ｍｓｅｃのリフレッシュ周期を用いて実施された。
【００６６】
【表２】
2006352137.tif 000004
【００６７】
図１１及び表２から分かるように、スリットなしの平板状の最上部金属層を用いて製造された２５６メガビットＤＲＡＭ素子の５０％は、約３７〜５０個の不良ビットを示した。一方、１０μｍのスリットピッチを有する最上部金属層を用いて製造された２５６メガビットＤＲＡＭ素子の５０％は、約１５〜３５個の不良ビットを示し、６μｍのスリットピッチを有する最上部金属層を用いて製造した２５６メガビットＤＲＡＭ素子の５０％は、約２０〜３０個の不良ビットを示した。
【００６８】
結果的に、セルアレイ領域上に形成される金属層及び／または金属配線の重畳面積が減少する場合、同一のリフレッシュ周期でのＤＲＡＭ素子の収率は増加するものとして理解される。すなわち、セルアレイ領域上に配置される最上部金属層の開口部の面積を増加させると、金属熱処理工程中にＤＲＡＭ素子のセルＭＯＳトランジスタに達する水素原子の数が増加されてセルゲート絶縁膜の界面トラップ密度を著しく減少させることができる。その結果、前記セルＭＯＳトランジスタの漏洩電流特性が改善されて前記ＤＲＡＭ素子のリフレッシュ周期を増加させることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に適用可能な半導体記憶素子の概略的なブロックダイヤグラムである。
【図２】図１のセルアレイ領域の一部分を示す拡大平面図である。
【図３Ａ】図２のＩ−Ｉ’線の断面図である。
【図３Ｂ】図２のＩＩ−ＩＩ’線の断面図である。
【図４】図１の周辺回路領域の一部分を示す拡大平面図である。
【図５】図４のＩＩＩ−ＩＩＩ’線の断面図である。
【図６Ａ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩ−Ｉ’線の断面図である。
【図６Ｂ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩＩ−ＩＩ’線の断面図である。
【図７Ａ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩ−Ｉ’線の断面図である。
【図７Ｂ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩＩ−ＩＩ’線の断面図である。
【図８Ａ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩ−Ｉ’線の断面図である。
【図８Ｂ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩＩ−ＩＩ’線の断面図である。
【図９Ａ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩ−Ｉ’線の断面図である。
【図９Ｂ】本発明の実施形態による半導体素子の製造方法を説明する図２のＩＩ−ＩＩ’線の断面図である。
【図１０】本発明の効果を間接的に確認するために製造されたＤＲＡＭ素子のセルテスト結果を示すグラフである。
【図１１】従来技術及び本発明の実施形態によって製造されたＤＲＡＭ素子のセルテスト結果を示すグラフである。
【符号の説明】
【００７０】
１  半導体記憶素子
３ａ、３ｂ、３ｃ、３ｄ  セルブロック
５ａ  感知増幅器
５ｂ  コラムデコーダ
７  ローデコーダ
１１  半導体基板
１３  素子分離膜
１３ａ  セル活性領域
２１  下部層間絶縁膜
２７  中間層間絶縁膜
３７  上部層間絶縁膜
３８  層間絶縁膜
３９  第１下部金属配線
４４  下部金属層間絶縁膜
４５  第１上部金属配線
５０  上部金属層間絶縁膜
５１  第１最上部金属層
５１ｓ  第１スリット
５３  シリコン酸化膜
５５  シリコン窒化膜
５６  パッシベーション膜
Ｈ  高電圧回路領域
Ｖ  重畳領域
【図１】
2006352137.tif 000005
【図２】
2006352137.tif 000006
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2006352137.tif 000012
【図７Ａ】
2006352137.tif 000013
【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
2006352137.tif 000018
【図１１】
2006352137.tif 000019
【図１０】
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