(57)【要約】【課題】  本発明は上記の問題に鑑みてなされたものであり、その目的は、情報の書込み時及び消去時における過渡電流を小さくし、消費電流を低減することができる不揮発性記憶素子及びその製造方法を提供する点にある。【解決手段】  電気抵抗状態の高低を情報として記憶することができる可変抵抗体４と、可変抵抗体４に接する複数の電極２を備えてなる不揮発性記憶素子であって、複数の電極２の内の少なくとも１つの電極２の可変抵抗体４との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを特徴とする。【選択図】        図１
2006344876.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗状態の高低を情報として記憶することができる可変抵抗体と、前記可変抵抗体に接する複数の電極を備えてなる不揮発性記憶素子であって、
前記複数の電極の内の少なくとも１つの電極の前記可変抵抗体との接触面積が、前記不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを特徴とする不揮発性記憶素子。
【請求項２】
前記複数の電極の内の少なくとも１つの電極が、前記可変抵抗体の側面と接する側方電極であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記側方電極の内の少なくとも１つの側方電極の膜厚が前記最小加工寸法より薄く形成され、少なくとも１つの前記側方電極の前記可変抵抗体との接触面積が前記最小加工寸法の２乗よりも小さいことを特徴とする請求項２に記載の不揮発性記憶素子。
【請求項４】
前記複数の電極の内の１つの電極が、前記側方電極であることを特徴とする請求項２または３に記載の不揮発性記憶素子。
【請求項５】
前記複数の電極の内の相互に接触しない２以上の電極が、前記側方電極であることを特徴とする請求項２または３に記載の不揮発性記憶素子。
【請求項６】
１つの前記側方電極の前記可変抵抗体との接触面積と、他の前記側方電極の前記可変抵抗体との接触面積が異なることを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項７】
１つの前記側方電極の膜厚と、他の前記側方電極の膜厚が異なることを特徴とする請求項５または６に記載の不揮発性記憶素子。
【請求項８】
前記複数の電極の内の１つの電極が、前記可変抵抗体の下面と接する下部電極であることを特徴とする請求項２〜７の何れか１項に記載の不揮発性記憶素子。
【請求項９】
前記複数の電極が、２つの前記側方電極と１つの前記下部電極であることを特徴とする請求項８に記載の不揮発性記憶素子。
【請求項１０】
前記複数の電極の内の１つの電極が、前記可変抵抗体の上面と接する上部電極であることを特徴とする請求項２〜７の何れか１項に記載の不揮発性記憶素子。
【請求項１１】
前記複数の電極が、２つの前記側方電極と１つの前記上部電極であることを特徴とする請求項１０に記載の不揮発性記憶素子。
【請求項１２】
電気的パルス印加により、前記可変抵抗体の電気抵抗状態が可逆的に変化することを特徴とする請求項１〜１１の何れか１項に記載の不揮発性記憶素子。
【請求項１３】
前記可変抵抗体が、金属酸化物材料により形成されていることを特徴とする請求項１２に記載の不揮発性記憶素子。
【請求項１４】
前記金属酸化物が、ペロブスカイト型金属酸化物であることを特徴とする請求項１３に記載の不揮発性記憶素子。
【請求項１５】
前記金属酸化物が、遷移金属酸化物であることを特徴とする請求項１３に記載の不揮発性記憶素子。
【請求項１６】
前記金属酸化物の構成元素にＰｒとＭｎが含まれることを特徴とする請求項１３に記載の不揮発性記憶素子。
【請求項１７】
前記の金属酸化物が、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であることを特徴とする請求項１３に記載の不揮発性素子。
【請求項１８】
請求項５に記載の不揮発性記憶素子の製造方法であって、
少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記電極膜を加工して、２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、
を有することを特徴とする製造方法。
【請求項１９】
請求項７に記載の不揮発性記憶素子の製造方法であって、
少なくとも表面が絶縁性の基板の表面に第１電極マスクパターンを用いて段差を形成する工程と、
前記段差の形成された前記基板の全面に電極材料を堆積して平坦化し、部分的に膜厚の異なる電極膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記電極膜を加工して、膜厚の異なる２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、
を有することを特徴とする製造方法。
【請求項２０】
請求項８に記載の不揮発性記憶素子の製造方法であって、
少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、
下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、
前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、
第１可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、
第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、
前記基板全面に絶縁材料を堆積して、前記可変抵抗体と前記側方電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。
【請求項２１】
請求項８に記載の不揮発性記憶素子の製造方法であって、
少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、
下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、
前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記側方電極の上に絶縁材料を堆積して、第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。
【請求項２２】
請求項１０に記載の不揮発性記憶素子の製造方法であって、
少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、
前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
第１可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、
前記可変抵抗体膜と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、
上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、
第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、
前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。
【請求項２３】
請求項１０に記載の不揮発性記憶素子の製造方法であって、
少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、
前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、
可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、
前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、
前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、
前記可変抵抗体と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、
上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、
前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上に第２絶縁膜を形成する工程と、
を有することを特徴とする製造方法。
【請求項２４】
前記可変抵抗体材料が、金属酸化物であることを特徴とする請求項１８〜２３の何れか１項に記載の製造方法。
【請求項２５】
前記可変抵抗体材料が、ペロブスカイト型金属酸化物であることを特徴とする請求項２４に記載の製造方法。
【請求項２６】
前記可変抵抗体材料が、遷移金属酸化物であることを特徴とする請求項２４に記載の製造方法。
【請求項２７】
前記可変抵抗体材料が、ＰｒとＭｎを含む金属酸化物であることを特徴とする請求項２４に記載の製造方法。
【請求項２８】
前記可変抵抗体材料が、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であることを特徴とする請求項２４に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
電気抵抗を利用して情報を記憶する不揮発性記憶素子、及び、この不揮発性記憶素子の製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代の不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ） として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）等の様々なデバイス構造を持つメモリが開発されており、高性能化、高信頼性化、低コスト化、及び、プロセス整合性等の観点から、様々なデバイス構造が提案されている。
【０００３】
これらの既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、電気抵抗（可変抵抗体）を利用した不揮発性記憶素子において、可変抵抗体として超巨大磁気抵抗効果で知られるペロブスカイト材料を用い、可変抵抗体に電気的パルスを印加することによって、電気抵抗の特性、ここでは、抵抗値を可逆的に変化させる方法が開示されている（特許文献１及び非特許文献１参照）。この方法は、可変抵抗体として超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温において、数桁にわたる抵抗値の変化が現れるという極めて画期的なものである。
【０００４】
この現象を利用した可変抵抗体を用いた不揮発性記憶素子からなる可変抵抗型不揮発性メモリは、ＭＲＡＭと異なり、磁場を印加する必要がないため消費電力が極めて低く、微細化、高集積化も容易である。更に、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため、多値記憶が可能であるという優れた特徴を持つ。実際のデバイスにおける不揮発性記憶素子の基本構造は極めて単純で、基板垂直方向に、下部電極材料、可変抵抗体としてのペロブスカイト型金属酸化物、及び、上部電極材料が順に積層された構造となっている。より具体的には、特許文献１の方法によって作製される記憶素子は、下部電極材料が、ランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜から形成され、ペロブスカイト型金属酸化物が、結晶性プラセオジム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜から形成され、上部電極材料が、スパッタリングで堆積されたＡｇ膜から形成されている。この不揮発性記憶素子は、上部電極及び下部電極の間に、５１ボルトの電圧パルス印加し、正、負の異なる極性のパルスを印加することにより、可変抵抗体の抵抗値を可逆的に変化させることができる。そして、この可逆的な抵抗変化現象（以下、適宜「スイッチング動作」と称す）における抵抗値を読み出すことによって、不揮発性記憶素子からデータを読み出すことができる。
【０００５】
更に、上記ＰＣＭＯ膜等で構成される可変抵抗体の抵抗値の変化を利用して情報を記憶する不揮発性記憶素子を、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成し、該メモリセルアレイの周辺に、メモリセルアレイの各不揮発性記憶素子に対するデータの書込み、消去、及び、読出し等を制御する回路を配置することで、不揮発性半導体記憶装置を構成することができる。
【０００６】
可変抵抗体を備える不揮発性記憶素子（メモリセル）を利用したメモリセルアレイとしては、例えば、クロスポイントメモリがある（特許文献２参照）。ここで、図１３は、特許文献２のクロスポイントメモリの構造を示す斜視図である。このクロスポイントメモリは、絶縁膜２０中に形成された電極１８を構成する電極線１８’と、電極線１８’に直行し電極１９を構成する電極線１９’の交点（クロスポイント）の夫々に、可変抵抗体１７が配置されている。図１４は、図１３中の一点鎖線で囲まれた断面における一つのメモリセルの断面図である。このメモリセルは、可変抵抗体１７の上下に２つの電極が接する構造となっており、電極１９と電極１８の間に適当な電気的パルスを印加することにより、可変抵抗体１７の抵抗値を変化させることができる。この抵抗変化現象を利用し、可変抵抗体１７の抵抗値を情報に対応させることにより、情報の記憶や消去を行うことができる。尚、情報の読み出しは、電極１９と電極１８の間に適当な電位差を与えて、各メモリセルの抵抗値を電極に流れる信号として読み出して行う。
【０００７】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００３−６８９８３号公報
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献２の不揮発性記憶素子は、電極１９と電極１８の間に電気的パルスを印加して情報の書込み及び消去を行うため、情報の書込み時及び消去時に過渡電流が流れ、この過渡電流によって、不揮発性半導体記憶装置における消費電流が増加するという問題があった。
【０００９】
ここで、不揮発性記憶素子を利用した可変抵抗型不揮発性メモリでは、不揮発性記憶素子の各電極に印加する電気的パルスの極性を変えることによって、可変抵抗体の抵抗値が可逆的に変化する。また、可変抵抗体に接する２つの電極の接触面積を逆転させると、電気パルスの極性と抵抗値の高低の対応が逆転する。このことから、可変抵抗体の抵抗変化は、可変抵抗体全体で生じている現象ではなく、電極と可変抵抗体の接触領域、または、電極と可変抵抗体の接触領域の近傍で起こる現象であることがわかった。尚、可変抵抗体を構成する金属酸化物が均質であれば、電流が流れる方向のメモリセルの断面積が小さいほど、書込み時と消去時の電流は小さくなる。書込み時及び消去時において、電流が流れる方向の断面積を小さくすれば過渡電流が小さくなるが、不揮発性記憶素子における抵抗変化は、可変抵抗体中の電極近傍の現象であるので、電極と可変抵抗体の接触面積を低減することで、書込み時及び消去時の過渡電流を低減することができる。
【００１０】
尚、特許文献２の不揮発性記憶素子では、電極と可変抵抗体１７の接触面積が、製造プロセスにおける最小加工寸法で決まり、図１３に示すように、最小加工寸法の２乗よりも接触面積を小さくすることができない。また、電流方向のメモリセル断面積は、微細加工技術によって下限が与えられるが、微細加工技術の進展は益々困難になってきており、更に、最先端の微細加工のコストは増大する一方である。
【００１１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、情報の書込み時及び消去時における過渡電流を小さくし、消費電流を低減することができる不揮発性記憶素子を提供する点にある。更に、本発明の目的は、より高コストな最先端微細加工技術を用いることなく、低コストで、情報の書込み時及び消去時の過渡電流を低減することができる不揮発性記憶素子の製造方法を提供する点にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る不揮発性記憶素子は、電気抵抗状態の高低を情報として記憶することができる可変抵抗体と、前記可変抵抗体に接する複数の電極を備えてなる不揮発性記憶素子であって、前記複数の電極の内の少なくとも１つの電極の前記可変抵抗体との接触面積が、前記不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを第１の特徴とする。
【００１３】
上記特徴の本発明に係る不揮発性記憶素子は、更に、前記複数の電極の内の少なくとも１つの電極が、前記可変抵抗体の側面と接する側方電極であることを第２の特徴とする。
【００１４】
更に、上記特徴の本発明に係る不揮発性記憶素子は、前記側方電極の内の少なくとも１つの側方電極の膜厚が前記最小加工寸法より薄く形成され、少なくとも１つの前記側方電極の前記可変抵抗体との接触面積が前記最小加工寸法の２乗よりも小さいことを第３の特徴とする。
【００１５】
上記第２または第３の特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の１つの電極が、前記側方電極であることを第４の特徴とする。
【００１６】
また、上記第２または第３の特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の相互に接触しない２以上の電極が、前記側方電極であることを第５の特徴とする。
【００１７】
上記第５の特徴の本発明に係る不揮発性記憶素子は、１つの前記側方電極の前記可変抵抗体との接触面積と、他の前記側方電極の前記可変抵抗体との接触面積が異なることを第６の特徴とする。
【００１８】
上記第５または第６の特徴の本発明に係る不揮発性記憶素子は、１つの前記側方電極の膜厚と、他の前記側方電極の膜厚が異なることを第７の特徴とする。
【００１９】
上記第２〜第７の何れかの特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の１つの電極が、前記可変抵抗体の下面と接する下部電極であることを第８の特徴とする。
【００２０】
上記特徴の本発明に係る不揮発性記憶素子は、前記複数の電極が、２つの前記側方電極と１つの前記下部電極であることを第９の特徴とする。
【００２１】
上記第２〜第７の何れかの特徴の本発明に係る不揮発性記憶素子は、前記複数の電極の内の１つの電極が、前記可変抵抗体の上面と接する上部電極であることを第１０の特徴とする。
【００２２】
上記特徴の本発明に係る不揮発性記憶素子は、前記複数の電極が、２つの前記側方電極と１つの前記上部電極であることを第１１の特徴とする。
【００２３】
上記第１〜第１１の何れかの特徴の本発明に係る不揮発性記憶素子は、電気的パルス印加により、前記可変抵抗体の電気抵抗状態が可逆的に変化することを第１２の特徴とする。
【００２４】
上記特徴の本発明に係る不揮発性記憶素子は、前記可変抵抗体が、金属酸化物材料により形成されていることを第１３の特徴とする。
【００２５】
上記特徴の本発明に係る不揮発性記憶素子は、前記金属酸化物が、ペロブスカイト型金属酸化物であることを特徴とする。
【００２６】
上記第１３の特徴の本発明に係る不揮発性記憶素子は、更に、前記金属酸化物が、遷移金属酸化物であることを特徴とする。
【００２７】
更に、上記第１３の特徴の本発明に係る不揮発性記憶素子は、前記金属酸化物の構成元素にＰｒとＭｎが含まれることを特徴とする。
【００２８】
更に、他の上記第１３の特徴の本発明に係る不揮発性記憶素子は、前記の金属酸化物が、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であることを特徴とする。
【００２９】
上記目的を達成するための本発明の製造方法は、上記第５の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、可変抵抗体マスクパターンを用いて前記電極膜を加工して、２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、を有することを第１の特徴とする。
【００３０】
上記目的を達成するための本発明の製造方法は、上記第７の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板の表面に第１電極マスクパターンを用いて段差を形成する工程と、前記段差の形成された前記基板の全面に電極材料を堆積して平坦化し、部分的に膜厚の異なる電極膜を形成する工程と、可変抵抗体マスクパターンを用いて前記電極膜を加工して、膜厚の異なる２以上の前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記側方電極の上に、絶縁材料を堆積して絶縁膜を形成する工程と、を有することを第２の特徴とする。
【００３１】
上記目的を達成するための本発明の製造方法は、上記第８の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、第１可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、前記基板全面に絶縁材料を堆積して、前記可変抵抗体と前記側方電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、を有することを第３の特徴とする。
【００３２】
上記目的を達成するための本発明の製造方法は、上記第８の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜を形成する工程と、下部電極マスクパターンを用いて前記下部電極膜を加工して、前記下部電極を形成する工程と、前記下部電極上に絶縁材料を堆積して第１絶縁膜を形成する工程と、前記第１絶縁膜を平坦化して、電極材料を堆積して電極膜を形成する工程と、可変抵抗体マスクパターンを用いて前記第１絶縁膜と前記電極膜を前記下部電極が露出するまで加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記側方電極が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記側方電極の上に絶縁材料を堆積して、第２絶縁膜を形成する工程と、を有することを第４の特徴とする。
【００３３】
上記目的を達成するための本発明の製造方法は、上記第１０の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、第１可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体膜を形成する工程と、前記可変抵抗体膜と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、第２可変抵抗体マスクパターンを用いて、前記埋め込み領域内の前記可変抵抗体膜を加工して一部を除去し、前記可変抵抗体を形成する工程と、前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上、及び、前記埋め込み領域内の前記可変抵抗体膜の一部が除去された部分に、第２絶縁膜を形成する工程と、を有することを第５の特徴とする。
【００３４】
上記目的を達成するための本発明の製造方法は、上記第１０の特徴の本発明に係る不揮発性記憶素子の製造方法であって、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜を形成する工程と、前記電極膜上に絶縁材料を堆積して第１絶縁膜を形成する工程と、可変抵抗体マスクパターンを用いて前記電極膜と前記第１絶縁膜を加工して、前記側方電極を形成するとともに、前記可変抵抗体の埋め込み領域を形成する工程と、前記基板全面に可変抵抗体材料を堆積して可変抵抗体膜を形成する工程と、前記可変抵抗体膜を前記第１絶縁膜が露出するまで平坦化して前記埋め込み領域内に前記可変抵抗体を形成する工程と、前記可変抵抗体と前記第１絶縁膜の上に、上部電極材料を堆積して上部電極膜を形成する工程と、上部電極マスクパターンを用いて前記上部電極膜を加工して、前記上部電極を形成する工程と、前記基板全面に絶縁材料を堆積して、少なくとも前記上部電極の上に第２絶縁膜を形成する工程と、を有することを第６の特徴とする。
【００３５】
上記何れかの特徴の本発明に係る製造方法は、前記可変抵抗体材料が、金属酸化物であることを第７の特徴とする。
【００３６】
上記特徴の本発明に係る製造方法は、前記可変抵抗体材料が、ペロブスカイト型金属酸化物であることを特徴とする。
【００３７】
上記第７の特徴の本発明に係る製造方法は、前記可変抵抗体材料が、遷移金属酸化物であることを特徴とする。
【００３８】
更に、上記第７の特徴の本発明に係る製造方法は、前記可変抵抗体材料が、ＰｒとＭｎを含む金属酸化物であることを特徴とする。
【００３９】
更に、他の上記第７の特徴の本発明に係る製造方法は、前記可変抵抗体材料が、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であることを特徴とする。
【００４０】
上記特徴の不揮発性記憶素子によれば、複数の電極の内の少なくとも１つの電極の可変抵抗体との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことから、情報の書込み時及び消去時における過渡電流を低減でき、消費電力を低減できる。特に、本発明を用いて構成される半導体記憶装置が、電池駆動のシステム中で使用される場合には、消費電流を小さくすることができるため、半導体記憶装置をより長時間に亘って使用することが可能になる。また、本発明によれば、書込み時と消去時に流れる過渡電流を小さくすることができるため、本発明につながるＣＭＯＳ駆動回路が扱うべき電流を小さくすることができ、駆動回路を構成するトランジスタのサイズを小さくすることができる。これにより、本発明を用いて構成される半導体記憶装置のチップ面積を縮小することができ、半導体記憶装置のコストが低減される。
【発明を実施するための最良の形態】
【００４１】
以下、本発明に係る不揮発性記憶素子（以下、適宜、「本発明素子」と略称する）、及びその製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００４２】
本発明素子は、電気抵抗状態の高低を情報として記憶することができる可変抵抗体と、可変抵抗体に接する複数の電極を備えてなる不揮発性記憶素子であって、複数の電極の内の少なくとも１つの電極の可変抵抗体との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さくなるように構成されており、これによって、書込み時及び消去時の過渡電流を低減するものである。
【００４３】
〈第１実施形態〉
本発明素子及びその製造方法の第１実施形態について、図１及び図２を基に説明する。
【００４４】
本実施形態の本発明素子は、複数の電極の内の少なくとも１つの電極が、可変抵抗体の側面と接する側方電極であり、より詳細には、複数の電極の内の相互に接触しない２以上の電極が、側方電極となっている。ここで、図１は、本実施形態における本発明素子の構造を示す断面図である。図１に示すように、本発明素子は、電気的パルス印加によって抵抗変化現象を発現する可変抵抗体４の側面に、２つの側方電極２が接するように構成されている。
【００４５】
尚、側方電極２と可変抵抗体４の接触面積は、側方電極２の膜厚と、断面に垂直な方向、即ち、奥行き方向における側方電極２と可変抵抗体４とが接する部分の長さの積で決まる。奥行き方向における側方電極２と可変抵抗体４とが接する部分の長さは、可変抵抗体４の奥行き方向の長さまたは側方電極２の奥行き方向の長さで決まる。そして、可変抵抗体４の奥行き方向の長さ及び側方電極２の奥行き方向の長さの何れも微細加工技術の最小加工寸法で下限が与えられる。従って、側方電極２と可変抵抗素子４とが接する部分の面積の下限は、側方電極２の膜厚と最小加工寸法の積となる。側方電極２の膜厚は、微細加工技術におけるフォトリソグラフィ技術で制限される最小加工寸法によっては制限を受けないことから、最小加工寸法以下にすることができる。一般的に、現在の微細加工技術における最小加工寸法は、数十ｎｍであるのに対し、側方電極２の膜厚は、１ｎｍ以下にすることができる。従って、本実施形態の本発明素子は、側方電極２と可変抵抗体４とが接する部分の接触面積を、製造プロセスの最小加工寸法の２乗より小さくすることができる。
【００４６】
次に、本実施形態の本発明素子の製造方法について、図２を基に説明する。ここで、図２は、本実施形態の本発明方法の各工程を順に示している。
【００４７】
先ず、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜２’を形成する。具体的には、図２（ａ）に示すように、半導体基板上に絶縁膜１を形成することで、半導体基板の表面を絶縁性にする。ここでは、例えば、絶縁膜１は、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨して形成する。更に、図示しないが、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。
【００４８】
続いて、図２（ｂ）に示すように、絶縁膜１の上に側方電極２を形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、例えば、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。尚、電極材料としては、導電性酸化物または他の導電材料を用いることができ、ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）やＰｔ、Ｉｒを用いても良い。ここでは、更に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、このフォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。
【００４９】
引き続き、可変抵抗体マスクパターンを用いて電極膜２’を加工して、２以上の側方電極２を形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図２（ｃ）に示すように、フォトリソグラフィ技術を用い、電極膜２’上に、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。そして、図２（ｄ）に示すように、フォトレジスト３をマスクとして、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、２つの側方電極２が形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。
【００５０】
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、図２（ｅ）に示すように、フォトレジスト３を除去した後、基板全面に可変抵抗体材料を堆積し、可変抵抗体膜４’を形成する。ここで、可変抵抗体材料としては、好適には、電気的パルス印加によって電気抵抗状態、ここでは抵抗値が可逆的に変化する材料、例えば、金属酸化物材料を用いることができる。金属酸化物材料としては、遷移金属酸化物材料、または、ペロブスカイト型金属酸化物材料の何れかを用いることができる。更に、金属酸化物材料は、ＰｒとＭｎを含む材料であっても良いし、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であっても良い。尚、可変抵抗体材料としてＰＣＭＯを用いる場合には、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。
【００５１】
引き続き、可変抵抗体膜４’を側方電極２が露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図２（ｆ）に示すように、ＣＭＰ法によって、可変抵抗体膜４’を平坦化し、側方電極２の表面を露出させる。
【００５２】
その後、図２（ｇ）に示すように、可変抵抗体４及び側方電極２の上に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面を平坦化して、絶縁膜５を形成する。絶縁膜５としては、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等の絶縁膜を用いることができる。絶縁材料は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。ここでは、更に、図２（ｇ）の工程後、図示しないが、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。
【００５３】
〈第２実施形態〉
本発明素子及びその製造方法の第２実施形態について、図３及び図４を基に説明する。本実施形態では、上記第１実施形態とは本発明素子の構造が異なり、２つの側方電極を備え、１つの側方電極の可変抵抗体との接触面積と、他の側方電極の可変抵抗体との接触面積が異なる場合を想定して説明する。ここでは、１つの側方電極の膜厚と、他の側方電極の膜厚が異なる場合について説明する。
【００５４】
ここで、図３は、本実施形態における本発明素子の構造を示す断面図である。図３に示すように、本発明素子は、可変抵抗体４の側面に、２つの側方電極２ａ及び側方電極２ｂが接し、且つ、側方電極２ａ及び側方電極２ｂの膜厚が夫々異なるように構成されている。より具体的には、側方電極２ａの膜厚が側方電極２ｂの膜厚より薄く形成され、側方電極２ａの可変抵抗体４との接触面積が側方電極２ｂの可変抵抗体４との接触面積よりも小さくなっている。
【００５５】
尚、本実施形態では、側方電極２ａの可変抵抗体４との接触面積及び側方電極２ｂの可変抵抗体４との接触面積が異なる構造を持つことにより、側方電極２ａ及び側方電極２ｂの可変抵抗体４との界面が非対称となっている。これによって、電気パルスの印加により抵抗変化が生じる領域が、一方の側方電極の界面でのみ生じるようにすることを可能にし、印加する電気パルスの極性に応じて、可変抵抗体４の抵抗変化現象を安定させることが可能となっている。更に、第１実施形態と同様に、側方電極２ａの可変抵抗体４との接触面積は、その下限値が最小加工寸法と側方電極２ａの膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。同様に、側方電極２ｂの可変抵抗体４との接触面積は、その下限値が最小加工寸法と側方電極２ｂの膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。
【００５６】
次に、本実施形態の本発明素子の製造方法について、図４を基に説明する。ここで、図４は、本実施形態の本発明方法の各工程を順に示している。
【００５７】
先ず、少なくとも表面が絶縁性の基板の表面に第１電極マスクパターンを用いて段差を形成する。具体的には、図４（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、第１実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。更に、図４（ｂ）に示すように、フォトリソグラフィ技術を用い、側方電極２ａに比して厚い膜厚を持つ側方電極２ｂのパターンに基づいて、第１電極マスクパターンとしてのフォトレジスト６を形成する。そして、図４（ｃ）に示すように、フォトレジスト６をマスクとして、２つの側方電極２ａと側方電極２ｂとの膜厚の違いに相当する分、絶縁膜１をエッチングする。この後、図示しないが、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。
【００５８】
引き続き、段差の形成された基板の全面に電極材料を堆積して平坦化し、部分的に膜厚の異なる電極膜２’を形成する。具体的には、図４（ｄ）に示すように、段差の形成された絶縁膜１の上に側方電極２ａ及び側方電極２ｂを形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、例えば、第１実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。更に、電極材料は、第１実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。更に、図示しないが、第１実施形態と同様に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、フォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。
【００５９】
引き続き、可変抵抗体マスクパターンを用いて電極膜２’を加工して、膜厚の異なる２つの側方電極２ａ及び側方電極２ｂを形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図４（ｅ）に示すように、フォトリソグラフィ技術を用い、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。次に、図４（ｆ）に示すように、フォトレジスト３をマスクとして、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、側方電極２ａ及び側方電極２ｂが形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。
【００６０】
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、図４（ｇ）に示すように、フォトレジスト３を除去した後、可変抵抗体材料を堆積し、可変抵抗体膜４’を形成する。可変抵抗体材料としては、第１実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗体材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。
【００６１】
引き続き、可変抵抗体膜４’を側方電極２ａ及び側方電極２ｂが露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図４（ｈ）に示すように、ＣＭＰ法によって、可変抵抗体４の表面を平坦化し、側方電極２ａ及び側方電極２ｂの表面を露出させる。
【００６２】
その後、図４（ｉ）に示すように、可変抵抗体４及び側方電極２ａ及び側方電極２ｂの上に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面を平坦化して、絶縁膜５を形成する。絶縁膜５は、第１実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。更に、図示しないが、図４（ｉ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。
【００６３】
〈第３実施形態〉
本発明素子及びその製造方法の第３実施形態について、図５及び図６を基に説明する。本実施形態では、上記第１及び第２実施形態とは本発明素子の構造が異なり、複数の電極の内の１つの電極が、側方電極であり、他の複数の電極の内の１つの電極が、可変抵抗体の下面と接する下部電極である場合を想定して説明する。
【００６４】
ここで、図５は、本実施形態における本発明素子の構造を示す断面図である。図５に示すように、本発明素子は、可変抵抗体４の側面に側方電極２が接し、可変抵抗体４の下面に下部電極７が接するように構成されている。尚、本実施形態において、側方電極２の可変抵抗体４との接触面積は、第１及び第２実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。
【００６５】
次に、本実施形態の本発明素子の製造方法について、図６を基に説明する。ここで、図６は、本実施形態の本発明方法の各工程を順に示している。
【００６６】
先ず、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜７’を形成する。具体的には、図６（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、第１及び第２実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。
【００６７】
続いて、図６（ｂ）に示すように、絶縁膜１の上に、下部電極７を形成するための下部電極材料を堆積し、下部電極膜７’を形成する。下部電極膜７’は、例えば、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。下部電極材料としては、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。
【００６８】
引き続き、下部電極マスクパターンを用いて下部電極膜７’を加工して、下部電極７を形成する。具体的には、図６（ｃ）に示すように、フォトリソグラフィ技術によって、下部電極７のパターンに基づいて、下部電極マスクパターンとしてのフォトレジスト９を形成する。更に、フォトレジスト９をマスクとして、下部電極膜７’をドライエッチングし、下部電極７を形成する。
【００６９】
引き続き、下部電極７上に絶縁材料を堆積して第１絶縁膜８を形成する。具体的には、図６（ｄ）に示すように、フォトレジスト９を除去した後、絶縁材料を堆積する。
【００７０】
引き続き、第１絶縁膜８を平坦化して、電極材料を堆積して電極膜２’を形成する。具体的には、図６（ｅ）に示すように、ＣＭＰ法で第１絶縁膜８の表面を平坦化し、第１絶縁膜８の上に側方電極２を形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、例えば、第１及び第２実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。また、電極材料は、第１及び第２実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。更に、図示しないが、第１及び第２実施形態と同様に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、このフォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。
【００７１】
引き続き、第１可変抵抗体マスクパターンを用いて第１絶縁膜８と電極膜２’を下部電極７が露出するまで加工して、側方電極２を形成するとともに、可変抵抗体４の埋め込み領域４１を形成する。具体的には、図６（ｆ）に示すように、フォトリソグラフィ技術を用い、可変抵抗体４の埋め込み領域４１のパターンに基づいて、第１可変抵抗体マスクパターンとしてのフォトレジスト３’を形成する。更に、図６（ｇ）に示すように、フォトレジスト３’をマスクとして、下部電極７の表面が露出するまで電極膜２’及び第１絶縁膜８をドライエッチングする。これによって、側方電極２が形成されるとともに、可変抵抗体４の埋め込み領域４１が形成される。
【００７２】
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４”を形成する。具体的には、フォトレジスト３’を除去した後、図６（ｈ）に示すように、可変抵抗体材料を堆積し、可変抵抗体膜４”を形成する。可変抵抗体材料は、第１及び第２実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４”の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。
【００７３】
引き続き、可変抵抗体膜４”を側方電極２が露出するまで平坦化して埋め込み領域４１内に可変抵抗体膜４’を形成する。具体的には、図６（i）に示すように、ＣＭＰ法によって、可変抵抗体膜４”の表面を平坦化する。
【００７４】
引き続き、第２可変抵抗体マスクパターンを用いて、埋め込み領域４１内の可変抵抗体膜４’を加工して一部を除去し、可変抵抗体４を形成する。具体的には、図６（ｊ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４のパターンに基づいて、第２可変抵抗体マスクパターンとしてのフォトレジスト３”を形成する。更に、図６（ｋ）に示すように、フォトレジスト３”をマスクとして、可変抵抗体膜４’をエッチングし、可変抵抗体膜４’の一部を除去する。
【００７５】
引き続き、基板全面に絶縁材料を堆積して、可変抵抗体４と側方電極２の上、及び、埋め込み領域４１内の可変抵抗体膜４’の一部が除去された部分に、第２絶縁膜５を形成する。具体的には、図６（ｌ）に示すように、基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記第１及び第２実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図６（ｌ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。
【００７６】
〈第４実施形態〉
本発明素子及びその製造方法の第４実施形態について、図７及び図８を基に説明する。本実施形態では、上記第３実施形態とは本発明素子の構造が異なり、複数の電極が、２つの側方電極と１つの下部電極である場合を想定して説明する。
【００７７】
ここで、図７は、本実施形態における本発明素子の構造を示す断面図である。図７に示すように、本発明素子は、可変抵抗体４の側面に側方電極２ａ及び側方電極２ｂが接し、可変抵抗４の下面に下部電極７が接するように構成されている。本実施形態では、可変抵抗体４は、側方電極２ａと下部電極７との間に電気パルスを印加することにより、側方電極２ａの近傍の可変抵抗体４の抵抗値を変化させることができる。また、側方電極２ｂと下部電極７との間に電気パルスを印加することにより、側方電極２ｂの近傍の可変抵抗体４の抵抗値を変化させることができる。このため、本実施形態の本発明素子は、側方電極２ａ近傍と側方電極２ｂ近傍の２箇所で抵抗変化を起こすことができ、４値の情報記憶が可能である。更に、本実施形態では、側方電極２ａの可変抵抗体４との接触面積、及び、側方電極２ｂの可変抵抗体４との接触面積は、同じであり、上記各実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。
【００７８】
次に、本実施形態の本発明素子の製造方法について、図８を基に説明する。ここで、図８は、本実施形態の本発明方法の各工程を順に示している。
【００７９】
先ず、少なくとも表面が絶縁性の基板上に下部電極材料を堆積して下部電極膜７’を形成する。具体的には、図８（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、上記各実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。
【００８０】
続いて、図８（ｂ）に示すように、絶縁膜１の上に、下部電極７を形成するための下部電極材料を堆積し、下部電極膜７’を形成する。下部電極膜７’は、ここでは、第３実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。下部電極材料は、第３実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。
【００８１】
引き続き、下部電極マスクパターンを用いて下部電極膜７’を加工して、下部電極７を形成する。具体的には、図８（ｃ）に示すように、フォトリソグラフィ技術によって、下部電極７のパターンに基づいて、下部電極マスクパターンとしてのフォトレジスト９を形成する。更に、フォトレジスト９をマスクとして、下部電極膜７’をドライエッチングし、下部電極７を形成する。
【００８２】
引き続き、下部電極７上に絶縁材料を堆積して第１絶縁膜８を形成する。具体的には、図８（ｄ）に示すように、フォトレジスト９を除去した後、第１絶縁膜８を堆積する。
【００８３】
引き続き、第１絶縁膜８を平坦化して、電極材料を堆積して電極膜２’を形成する。具体的には、図８（ｅ）に示すように、ＣＭＰ法で第１絶縁膜８の表面を平坦化し、第１絶縁膜８の上に側方電極２ａ及び側方電極２ｂを形成するための電極材料を堆積して電極膜２’を形成する。電極膜２’は、上記各実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。また、電極材料は、第３実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。更に、図示しないが、上記各実施形態と同様に、フォトリソグラフィ技術によって、本発明素子を形成する領域上にフォトレジストを形成し、このフォトレジストをマスクとして、電極膜２’をドライエッチングする。これによって、本発明素子を形成する領域以外の領域の電極膜２’を除去する。フォトレジストを除去した後、絶縁膜を堆積しＣＭＰ法で平坦化して、電極膜２’を露出させる。
【００８４】
引き続き、可変抵抗体マスクパターンを用いて第１絶縁膜８と電極膜２’を下部電極７が露出するまで加工して、側方電極２ａ及び側方電極２ｂを形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図８（ｆ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。更に、図８（ｇ）に示すように、フォトレジスト３をマスクとして、下部電極７が露出するまで電極膜２’及び第１絶縁膜８をドライエッチングする。これによって、側方電極２ａ及び側方電極２ｂが形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。
【００８５】
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、フォトレジスト３を除去した後、図８（ｈ）に示すように、可変抵抗体材料を堆積する。可変抵抗体材料は、上記各実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、可変抵抗材料として、ＰｒとＭｎを含む金属酸化物、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、第３実施形態と同様に、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。
【００８６】
引き続き、可変抵抗体膜４’を側方電極２ａ及び側方電極２ｂが露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図８（i）に示すように、ＣＭＰ法によって、可変抵抗体膜４’の表面を平坦化し、側方電極２ａ及び側方電極２ｂの表面を露出させる。
【００８７】
引き続き、可変抵抗体４と側方電極２ａと側方電極２ｂの上に絶縁材料を堆積して、第２絶縁膜５を形成する。具体的には、図８（ｊ）に示すように、半導体基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記各実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等の絶縁膜を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図８（ｊ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。
【００８８】
〈第５実施形態〉
本発明素子及びその製造方法の第５実施形態について、図９及び図１０を基に説明する。本実施形態では、上記各実施形態とは本発明素子の構造が異なり、複数の電極の内の１つの電極が、可変抵抗体の上面と接する上部電極である場合を想定して説明する。
【００８９】
ここで、図９は、本実施形態における本発明素子の構造を示す断面図である。図９に示すように、本実施形態の本発明素子は、可変抵抗体４の側面に側方電極２が接し、可変抵抗体４の上面に上部電極１０が接するように構成されている。尚、本実施形態において、側方電極２の可変抵抗体４との接触面積は、上記各実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。
【００９０】
次に、本実施形態の本発明素子の製造方法について、図１０を基に説明する。ここで、図１０は、本実施形態の本発明方法の各工程を順に示している。
【００９１】
先ず、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜２’を形成する。具体的には、図１０（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、上記各実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。本実施形態では、更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。続いて、図１０（ｂ）に示すように、絶縁膜１の上に、側方電極２を形成するための電極材料を堆積し、電極膜２’を形成する。電極膜２’は、例えば、上記各実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。電極材料は、上記各実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。ここでは、また、フォトリソグラフィ技術によって、本発明素子を形成する領域にフォトレジストを形成する。そして、フォトレジストをマスクとして、電極膜２’をドライエッチングして、本発明素子を形成する領域以外の領域の電極膜２’を除去する。
【００９２】
引き続き、電極膜２’上に絶縁材料を堆積して第１絶縁膜１１を形成する。具体的には、フォトレジストを除去した後、図１０（ｂ）に示すように、電極膜２’の上に絶縁膜１１を堆積し、ＣＭＰ法によって絶縁膜１１の表面を平坦化する。
【００９３】
引き続き、第１可変抵抗体マスクパターンを用いて電極膜２’と第１絶縁膜１１を加工して、側方電極２を形成するとともに、可変抵抗体４の埋め込み領域４１を形成する。具体的には、図１０（ｃ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４の埋め込み領域４１のパターンに基づいて、第１可変抵抗体マスクパターンとしてのフォトレジスト３’を形成する。更に、図１０（ｄ）に示すように、フォトレジスト３’をマスクとして、第１絶縁膜１１、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、側方電極２が形成されるとともに、可変抵抗体４の埋め込み領域４１が形成される。
【００９４】
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４”を形成する。具体的には、フォトレジスト３’を除去した後、図１０（ｅ）に示すように、可変抵抗体材料を堆積し、可変抵抗体膜４”を形成する。可変抵抗体材料は、上記各実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４”の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。
【００９５】
引き続き、可変抵抗体膜４”を第１絶縁膜１１が露出するまで平坦化して埋め込み領域４１内に可変抵抗体膜４’を形成する。具体的には、図１０（ｆ）に示すように、ＣＭＰ法によって、可変抵抗体膜４”の表面を平坦化する。
【００９６】
引き続き、可変抵抗体膜４’と第１絶縁膜１１の上に、上部電極材料を堆積して上部電極膜１０’を形成する。具体的には、図１０（ｇ）に示すように、可変抵抗体膜４’の上に上部電極１０を形成するための上部電極材料を堆積する。上部電極膜１０’は、例えば、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。上部電極材料としては、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。
【００９７】
引き続き、上部電極マスクパターンを用いて上部電極膜１０’を加工して、上部電極１０を形成する。具体的には、図１０（ｇ）に示すように、フォトリソグラフィ技術によって、上部電極１０のパターンに基づいて、上部電極マスクパターンとしてのフォトレジスト１２を形成する。更に、図１０（ｈ）に示すように、フォトレジスト１２をマスクとして、上部電極膜１０’をドライエッチングし、上部電極１０を形成する。
【００９８】
引き続き、第２可変抵抗体マスクパターンを用いて、埋め込み領域４１内の可変抵抗体膜４’を加工して一部を除去し、可変抵抗体４を形成する。具体的には、図１０（ｉ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４のパターンに基づいて、第２可変抵抗体マスクパターンとしてのフォトレジスト１３を形成する。更に、図１０（ｊ）に示すように、フォトレジスト１３をマスクとして、可変抵抗体膜４’をエッチングし、可変抵抗体膜４’の一部を除去する。
【００９９】
引き続き、基板全面に絶縁材料を堆積して、少なくとも上部電極１０の上、及び、埋め込み領域４１内の可変抵抗体膜４’の一部が除去された部分に、第２絶縁膜５を形成する。具体的には、図１０（ｋ）に示すように、基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記各実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図１０（ｋ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。
【０１００】
〈第６実施形態〉
本発明素子及びその製造方法の第６実施形態について、図１１及び図１２を基に説明する。本実施形態では、上記第５実施形態とは本発明素子の構造が異なり、複数の電極が、２つの側方電極と１つの上部電極である場合を想定して説明する。
【０１０１】
ここで、図１１は、本実施形態における本発明素子の構造を示す断面図である。図１１に示すように、本実施形態の本発明素子は、可変抵抗体４の側面に側方電極２ａ及び側方電極２ｂが接し、可変抵抗体４の上面に上部電極１０が接するように構成されている。本実施形態では、可変抵抗体４は、側方電極２ａと上部電極１０の間に電気パルスを印加することにより、側方電極２ａの近傍の可変抵抗体４の抵抗値を変化させることができる。また、上部電極１０と側方電極２ｂの間に電気パルスを印加することにより、側方電極２ｂの近傍の可変抵抗体４の抵抗値を変化させることができる。このため、本実施形態の本発明素子は、側方電極２ａ近傍と側方電極２ｂ近傍の２箇所で、抵抗変化を起こすことができ、４値の情報記憶が可能である。更に、本実施形態では、側方電極２ａの可変抵抗体４との接触面積、及び、側方電極２ｂの可変抵抗体４との接触面積は、同じであり、上記各実施形態と同様に、その下限値が最小加工寸法と側方電極２の膜厚との積で与えられ、製造プロセスの最小加工寸法の２乗より小さくすることができる。
【０１０２】
次に、本実施形態の本発明素子の製造方法について、図１０を基に説明する。ここで、図１２は、本実施形態の本発明方法の各工程を順に示している。
【０１０３】
先ず、少なくとも表面が絶縁性の基板上に電極材料を堆積して電極膜２’を形成する。具体的には、図１２（ａ）に示すように、半導体基板上に絶縁膜１を形成する。ここでは、上記各実施形態と同様に、シリコン半導体基板上に、ＢＰＳＧ膜を１５００ｎｍ堆積し、ＣＭＰ法で１０００ｎｍの厚さまで研磨する。本実施形態では、更に、図示しないが、絶縁膜１の形成後に、本発明素子の各電極と半導体基板とを接続するコンタクトプラグを形成する。続いて、図１２（ｂ）に示すように、絶縁膜１の上に、側方電極２ａ及び側方電極２ｂを形成するための電極材料２を堆積し、電極膜２’を形成する。電極膜２’は、上記各実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。電極材料は、上記各実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。ここでは、また、フォトリソグラフィ技術によって、本発明素子を形成する領域にフォトレジストを形成する。そして、フォトレジストをマスクとして、電極膜２’をドライエッチングして、本発明素子を形成する領域以外の領域の電極膜２’を除去する。
【０１０４】
引き続き、電極膜上に絶縁材料を堆積して第１絶縁膜１１を形成する。具体的には、フォトレジストを除去した後、図１０（ｂ）に示すように、電極膜２’の上に第１絶縁膜１１を堆積し、ＣＭＰ法によって縁膜１１の表面を平坦化する。
【０１０５】
引き続き、可変抵抗体マスクパターンを用いて電極膜２’と第１絶縁膜１１を加工して、側方電極２ａ及び側方電極２ｂを形成するとともに、可変抵抗体４の埋め込み領域４０を形成する。具体的には、図１２（ｃ）に示すように、フォトリソグラフィ技術を用いて、可変抵抗体４の埋め込み領域４０のパターンに基づいて、可変抵抗体マスクパターンとしてのフォトレジスト３を形成する。更に、図１２（ｄ）に示すように、フォトレジスト３をマスクとして、第１絶縁膜１１、電極膜２’及び絶縁膜１の所定深さまでをドライエッチングする。これによって、側方電極２ａ及び側方電極２ｂが形成されるとともに、可変抵抗体４の埋め込み領域４０が形成される。
【０１０６】
引き続き、基板全面に可変抵抗体材料を堆積して可変抵抗体膜４’を形成する。具体的には、フォトレジスト３を除去した後、図１２（ｅ）に示すように、可変抵抗体材料を堆積し、可変抵抗体膜４’を形成する。可変抵抗体材料は、上記各実施形態と同様に、好適には、電気的パルス印加によって抵抗値が可逆的に変化する金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかを用いることができる。また、ＰｒとＭｎを含む金属酸化物や、ＰＣＭＯを用いても良い。可変抵抗材料としてＰＣＭＯを用いる場合は、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、または、有機金属化学気相成長等の堆積技術を用い、可変抵抗体膜４’の膜厚が１０ｎｍ〜５００ｎｍとなるように可変抵抗体材料を堆積する。
【０１０７】
引き続き、可変抵抗体膜４’を第１絶縁膜１１が露出するまで平坦化して埋め込み領域４０内に可変抵抗体４を形成する。具体的には、図１２（ｆ）に示すように、ＣＭＰ法によって、可変抵抗体膜４’の表面を平坦化する。
【０１０８】
引き続き、可変抵抗体４と第１絶縁膜１１の上に、上部電極材料を堆積して上部電極膜１０’を形成する。具体的には、図１２（ｇ）に示すように、可変抵抗体４及び第１絶縁膜１１の上に上部電極１０を形成するための上部電極材料を堆積して上部電極膜１０’を形成する。上部電極膜１０’は、例えば、上記第５実施形態と同様に、ＴｉＮ膜をスパッタリング法で堆積した上にＰｔ膜をスパッタリング法で堆積し、１ｎｍから５００ｎｍの範囲の厚さに形成する。上部電極材料は、上記第５実施形態と同様に、導電性酸化物または他の導電材料を用いることができ、ＹＢＣＯやＰｔ、Ｉｒを用いることができる。
【０１０９】
引き続き、上部電極マスクパターンを用いて上部電極膜１０’を加工して、上部電極１０を形成する。具体的には、図１２（ｇ）に示すように、フォトリソグラフィ技術によって、上部電極１０のパターンに基づいて、上部電極マスクパターンとしてのフォトレジスト１２を形成する。更に、図１２（ｈ）に示すように、フォトレジスト１２をマスクとして、上部電極膜１０’をドライエッチングし、上部電極１０を形成する。
【０１１０】
引き続き、基板全面に絶縁材料を堆積して、少なくとも上部電極１０の上に第２絶縁膜５を形成する。具体的には、図１２（ｉ）に示すように、基板全面に絶縁材料を堆積し、ＣＭＰ法によって絶縁材料の表面の平坦化を行い、第２絶縁膜５を形成する。第２絶縁膜５は、上記各実施形態と同様に、ＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜、ＳｉＯＦ膜等を用い、パルス化レーザー堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸着、熱蒸着、有機金属堆積、スピンオン堆積、または、有機金属化学気相成長等の堆積技術を用いて堆積する。本実施形態では、更に、図示しないが、図１２（ｉ）の工程後、本発明素子の各電極と配線とを接続するコンタクトと配線を形成する。
【０１１１】
〈別実施形態〉
以下、本発明の別実施形態について説明する。
【０１１２】
〈１〉上記各実施形態では、シリコン基板上に絶縁膜１を堆積したが、不揮発性記憶素子を制御する回路を形成した半導体基板上に絶縁膜１を堆積しても構わない。この場合には、絶縁膜１を堆積した後、ＣＭＰ法（化学的機械的研磨）により研磨して、絶縁膜を平坦化する。また、シリコン基板上に絶縁膜１を堆積するのではなく、絶縁基板を用いても構わない。
【０１１３】
〈２〉上記各実施形態において、本発明素子に、不揮発性記憶素子以外の素子、例えば、ＭＯＳトランジスタやバイポーラトランジスタ、ダイオード、サイリスタ等の素子が直列に接続されている場合においても、本発明を適用可能である。
【０１１４】
〈３〉上記各実施形態では、各電極の電極材料となる導電体として、ＹＢＣＯや、Ｐｔ、Ｉｒ等を含む材料を例に説明したが、白金族の金属を含む合金、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）の中から選択される酸化物導電体の内の少なくとも１つを含むものであっても構わない。
【０１１５】
〈４〉また、上記各実施形態では、可変抵抗体材料として、金属酸化物、遷移金属酸化物、ペロブスカイト型金属酸化物の何れかであって、ＰｒとＭｎを含む金属酸化物、若しくはＰＣＭＯである場合について説明したが、可変抵抗材料は、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの中の少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中の少なくとも１種の元素を含む酸化物であっても構わない。更に、可変抵抗体４は、Ｐｒ１−ｘＣａｘ（Ｍｎ１−ｚ）Ｍｚ）Ｏ３系（ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの何れかの元素）、Ｌａ１−ｘＡＥｘＭｎＯ３（ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの何れかの元素）、ＲＥ１−ｘＳｒｘＭｎＯ３系（ＲＥは、Ｓｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの何れかの３価の希土類元素）、Ｌａ１−ｘＣｏｘ（Ｍｎ１−ｚＣｏｚ）Ｏ３系、Ｇｄ１−ｘＣａｘＭｎＯ３系、及び、Ｎｄ１−ｘＧｄｘＭｎＯ３系の何れか（０≦Ｘ≦１、０≦Ｚ≦１）の酸化物であっても構わない。
【図面の簡単な説明】
【０１１６】
【図１】本発明に係る不揮発性記憶素子の第１実施形態における構成を示す断面図
【図２】本発明に係る製造方法の第１実施形態における各工程の不揮発性記憶素子の断面図
【図３】本発明に係る不揮発性記憶素子の第２実施形態における構成を示す断面図
【図４】本発明に係る製造方法の第２実施形態における各工程の不揮発性記憶素子の断面図
【図５】本発明に係る不揮発性記憶素子の第３実施形態における構成を示す断面図
【図６】本発明に係る製造方法の第３実施形態における各工程の不揮発性記憶素子の断面図
【図７】本発明に係る不揮発性記憶素子の第４実施形態における構成を示す断面図
【図８】本発明に係る製造方法の第４実施形態における各工程の不揮発性記憶素子の断面図
【図９】本発明に係る不揮発性記憶素子の第５実施形態における構成を示す断面図
【図１０】本発明に係る製造方法の第５実施形態における各工程の不揮発性記憶素子の断面図
【図１１】本発明に係る不揮発性記憶素子の第６実施形態における構成を示す断面図
【図１２】本発明に係る製造方法の第６実施形態における各工程の不揮発性記憶素子の断面図
【図１３】従来技術に係る不揮発性記憶素子の構成を示す斜視図
【図１４】従来技術に係る不揮発性記憶素子の構成を示す断面図
【符号の説明】
【０１１７】
１    ：  絶縁膜
２    ：  側方電極
２ａ  ：  側方電極
２ｂ  ：  側方電極
２’  ：  電極膜
２”  ：  電極膜
３    ：  フォトレジスト
３’  ：  フォトレジスト
３”  ：  フォトレジスト
４    ：  可変抵抗体
４’  ：  可変抵抗体膜
４”  ：  可変抵抗体膜
５    ：  絶縁膜
６    ：  フォトレジスト
７    ：  下部電極
７’  ：  下部電極膜
８    ：  絶縁膜
９    ：  フォトレジスト
１０  ：  上部電極
１０’：  上部電極膜
１１  ：  絶縁膜
１２  ：  フォトレジスト
１３  ：  フォトレジスト
１７  ：  可変抵抗体
１８  ：  下部電極
１８’：  下部電極線
１９  ：  上部電極
１９’：  上部電極線
２０  ：  絶縁膜
２１  ：  絶縁膜
４０  ：  埋め込み領域
４１  ：  埋め込み領域
【図１】
2006344876.tif 000003
【図２】
2006344876.tif 000004
【図３】
2006344876.tif 000005
【図４】
2006344876.tif 000006
【図５】
2006344876.tif 000007
【図６】
2006344876.tif 000008
【図７】
2006344876.tif 000009
【図８】
2006344876.tif 000010
【図９】
2006344876.tif 000011
【図１０】
2006344876.tif 000012
【図１１】
2006344876.tif 000013
【図１２】
2006344876.tif 000014
【図１３】
2006344876.tif 000015
【図１４】
2006344876.tif 000016