(57)【要約】【課題】  塗布絶縁膜からの脱ガス反応を押さえ、塗布絶縁膜の変形やクラック等を回避して半導体装置としての信頼性向上をはかる。【解決手段】  ヒューズ素子の側壁部もしくはそれを覆う絶縁談をテーパ形状に加工することにより、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくすることで塗布絶縁膜へ加わる熱ストレスを緩和し、塗布絶縁談からの脱ガス反応を押さえ塗布絶縁談の変形やクラック等を避ける。また、ヒューズ素子の側壁部もしくはそれを覆う絶縁膜にサイドスペーサを形成し、あるいはヒューズ素子の側壁部とさらにそれを覆う絶縁談にもサイドスペーサを形成することにより、一層、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくする。【選択図】      図８
2006286858.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるヒューズ素子を備えた半導体装置構造であって、
前記ヒューズ素子の側壁部、もしくはそれを覆う絶縁膜をテーパ状に形成したことを特徴とする半導体装置構造。
【請求項２】
前記ヒューズ素子を覆いサイドスペーサとなる絶縁膜を成膜して、異方性エッチングにより前記絶縁膜の平坦部を除去し、前記ヒューズ素子の側壁にテーパ形状を持つ絶縁膜による前記サイドスペーサを形成することを特徴とする請求項１に記載の半導体装置構造。
【請求項３】
前記ヒューズ素子を覆う絶縁膜を、ＡｒまたはＯ２エッチングによってテーパ形状に形成したことを特徴とする請求項２に記載の半導体装置構造。
【請求項４】
前記ヒューズ素子を覆う絶縁膜をミリングによってテーパ形状に形成したことを特徴とする請求項２に記載の半導体装置構造。
【請求項５】
前記テーパ形状に形成された絶縁膜上に、さらに別の絶縁膜を形成したことを特徴とする請求項３または４に記載の半導体装置構造。
【請求項６】
前記ヒューズ素子を覆う絶縁膜の側壁部をテーパ形状に成膜したことを特徴とする請求項１または２に記載の半導体装置構造。
【請求項７】
半導体基板上に形成されるヒューズ素子を備えた半導体装置の製造方法であって、
前記ヒューズ素子を覆い、サイドスペーサとなる絶縁膜を成膜するステップと、
異方性エッチングにより前記絶縁膜の平坦部を除去するステップと、
前記ヒューズ素子の側壁にテーパ形状を持つ絶縁膜による前記サイドスペーサを形成するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体装置は、
任意の電気エネルギーを持つ電気パルスを生成し、前記ヒューズ素子に対して任意のインターバルをもって繰り返し印加するパルス発生回路を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ヒューズ素子を積層してヒューズアレイ構造とするステップ、
を更に有することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成されるヒューズ素子を備えた半導体装置構造およびその製造方法に関し、より具体的には、電気ヒューズ素子による層間絶縁膜へのダメージを低減した半導体装置構造とそれを実現する半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、ＤＲＡＭや多くのメモリ素子に組み込まれる冗長回路等で利用されるヒューズ素子につき、その切断は、レーザ等のエネルギービームによる方法が主流である。このヒューズ素子の切断方法では、一度のエネルギービームの照射によってヒューズ素子を完全に切断し、切断が不十分なため電気的に接続されている部分が残っていたり、再デポ膜による抵抗を持って接続されていたりするような切断不具合が発生しないようにするため、照射エネルギー量はヒューズ素子が切断されるだけでなく、ヒューズ材料の蒸発・飛散等による爆発あるいは破裂のような物理的破壊現象が充分に発現されるような大きなエネルギーに設定され、それをヒューズ素子の一部分に集中的に照射していた（例えば、特許文献１参照）。
【０００３】
ところが上記したエネルギービームによるヒューズ素子の切断方法によれば、ヒューズ上にそのエネルギービームを邪魔し、エネルギーを吸収する層間絶縁膜等が存在すると、ヒューズに必要なエネルギーが到達しないため、ヒューズの切断が出来なくなってしまう。
このため、本来ならばヒューズ素子の上部や周辺に覆われているはずの層間絶縁膜やパッシベーション膜、保護樹脂膜等を別プロセス工程によって除去し、ヒューズ素子の切断時にはその上部や周辺にこれら膜が存在しないような構造としていた。また、半導体の製造プロセスの途中で製造ラインから製品を取り出し、別工程でヒューズ切断のためのメモリ素子の回路動作テストやエネルギービームによるヒューズ素子の切断を行った後に再び製造ラインに戻し、上層の成膜やパターニングを行うという複雑な工程を必要としていた。このため、工程負担の増大によるコストの上昇という問題が不可避である。
さらに、半導体回路の微細化に合わせてヒューズ素子自身の微細化も進展するため、エネルギービームの位置合わせも高難度となり、微細な位置合わせの調節のための時間的ロスが大きくなる等の問題もあった。
【０００４】
一方、電気エネルギーによるヒューズ素子の切断手法はかなり古くから知られまた実用化されているが、ヒューズ素子を切断するためには大きなパワーが必要である。このため、電流駆動能力の大きなバイポーラ型トランジスタを用いたり、ＣＭＯＳ回路の寄生バイポーラ回路の動作を利用したり、もしくはＭＯＳトランジスタのスナップバック（電子雪崩降状態）のような非可逆的あるいは破壊的な動作状態を利用した大きな電流パワーを引き出すための工夫が必要であった（例えば、特許文献２、３、４参照）。
またこれらのヒューズ素子の切断方法によれば、一度の電気エネルギーの印加によってヒューズ素子を完全に切断されるような十分にマージンを取った大きなエネルギーがヒューズ素子に加えられているため、上記したエネルギービームと同様、ヒューズ素子材料が完全に溶融飛散もしくは蒸発してしまうため、溶融物や蒸発物が周辺に飛散し再付着等しているという問題があった。
【０００５】
この様な電気的なヒューズ素子の切断方法によれば、切断回路に大きな素子面積が必要であること、電気的に非常に大きなエネルギーを流すための導電回路を太く、もしくは幅広くする必要がある等の問題もある。さらに切断時の溶融物や蒸発物が周辺に飛散し再付着等してしまい、周辺回路のショートやパーティクルの原因となる等々の問題があった。
このヒューズ素子の溶融破断によるエネルギーの放出は、上記した物理的な破壊状況に至らなくても、溶融破断時の熱エネルギーの伝導と発散による急激な温度上昇・下降による熱的ストレスにより、ヒューズ素子を囲む絶縁膜や配線及びその周辺回路への熱的ストレスの蓄積による配線抵抗の変動や回路上の信頼性の低下を来たすといった問題をも発生させている。
【特許文献１】特開平１１−２０３８８８号公報
【特許文献２】特開２００２−１５８２８９号公報
【特許文献３】特開平６−３７２５４号公報
【特許文献４】特開平７−３０７３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、ヒューズ素子の大電流による切断やエネルギービームによる切断では、その投入される電流エネルギーやビームエネルギーが非常に大きいため、ヒューズ素子やその周辺の半導体回路の破壊的状況をもたらすことがあった。特に、ヒューズ素子上部を覆っている層間絶縁膜やパッシベーション膜、保護樹脂膜等が破壊され飛散してクラックが入った場合、溶融変形して半導体装置の製造上の歩留まり低下や装置そのものの信頼性低下等の問題を発生させる。
このため、本来ならば半導体集積回路の製造工程完了時にはヒューズ素子の上部や周辺を覆っている層間絶縁膜やパッシベーション膜、保護樹脂膜等を除去するためわざわざ別プロセス工程を付加して除去し、ヒューズ素子の切断時にはその上部や周辺にこれら膜が存在しないような構造とし、あるいはヒューズ素子切断後におけるＬＳＩの信頼性向上のためにこれら膜を再び成膜したりするという手間を要していた。
【０００７】
一方、近年における半導体素子のデザインルールの微細化によりヒューズ素子自身の微細化も進み、ヒューズ素子切断のために投入される電気エネルギーを小さくすることが可能となった。また、ヒューズ素子のサイズや形状の最適化、トランジスタの駆動能力に合わせた最適ヒューズ抵抗値への調整、通常のトランジスタの動作範囲内で電流コントロールの可能な条件でパルス状電流を生成し、このパルス電流による極短時間の発熱でヒューズ素子を切断するというような種々の工夫を施すことにより、層間絶縁膜やパッシベーション膜さらには保護樹脂膜等の物理的破壊に至るような状況は回避することが出来るようになった。
しかしながら、このようなヒューズ素子切断時におけるエネルギー印加等の最適化によっても、特に、ヒューズ素子の切断時の発熱が伝達する範囲に塗布絶縁膜が多量に存在していた場合には、塗布絶縁膜の熱による脱ガス反応により、層間絶縁膜中に水分ガスが放出され、ＬＳＩの信頼性上の問題が危惧されることとなる。さらにはこの厚い塗布絶縁膜の部分的な熱収縮等により軽度な層間絶縁膜の変形や絶縁膜自身のクラックが発生する危険性も存在する。
【０００８】
本発明は上記事情に鑑みてなされたものであり、電気パルスによりヒューズ素子を切断したときに発生する熱エネルギーによる物理的な層間絶縁膜の破壊もしくは層間絶縁膜に用いた塗布絶縁膜への熱ストレスを緩和することにより、塗布絶縁膜からの脱ガス反応を押さえ、塗布絶縁膜の変形やクラック等を回避して半導体装置としての信頼性向上をはかった、半導体装置構造およびその製造方法を提供することを目的とする。また、本発明により積層されたヒューズ素子アレイを実現し、高集積で安価な半導体装置構造およびその製造方法を提供することも目的とする。
【課題を解決するための手段】
【０００９】
上記した課題を解決するために本発明は、半導体基板上に形成されるヒューズ素子を備えた半導体装置構造であって、前記ヒューズ素子の側壁部、もしくはそれを覆う絶縁膜をテーパ状に形成したことを特徴とする。
【００１０】
また、本発明において、前記ヒューズ素子を覆いサイドスペーサとなる絶縁膜を成膜し、異方性エッチングにより前記絶縁膜の平坦部を除去し、前記ヒューズ素子の側壁にテーパ形状を持つ絶縁膜による前記サイドスペーサを形成することを特徴とする。
【００１１】
また、本発明において、前記ヒューズ素子を覆う絶縁膜を、ＡｒまたはＯ２エッチングによってテーパ形状に形成したことを特徴とする。
【００１２】
また、本発明において、前記ヒューズ素子を覆う絶縁膜をミリングによってテーパ形状に形成したことを特徴とする。
【００１３】
また、本発明において、前記テーパ形状に形成された絶縁膜上に、さらに別の絶縁膜を形成したことを特徴とする。
【００１４】
また、本発明において、前記ヒューズ素子を覆う絶縁膜の側壁部をテーパ形状に成膜したことを特徴とする。
【００１５】
また、本発明は、半導体基板上に形成されるヒューズ素子を備えた半導体装置の製造方法であって、前記ヒューズ素子を覆い、サイドスペーサとなる絶縁膜を成膜するステップと、異方性エッチングにより前記絶縁膜の平坦部を除去するステップと、前記ヒューズ素子の側壁にテーパ形状を持つ絶縁膜による前記サイドスペーサを形成するステップと、を有することを特徴とする。
【００１６】
また、本発明において、前記半導体装置は、任意の電気エネルギーを持つ電気パルスを生成し、前記ヒューズ素子に対して任意のインターバルをもって繰り返し印加するパルス発生回路を備えることを特徴とする。
【００１７】
また、本発明において、前記ヒューズ素子を積層してヒューズアレイ構造とするステップ、を更に有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ヒューズ素子にサイドスペーサを形成し、これを覆って絶縁膜を形成することで、上方に成膜される塗布絶縁膜との距離を大きくすることができ、ヒューズ素子周辺に存在する塗布絶縁膜が除去されるため、ヒューズ素子の切断時の高熱が直接塗布絶縁膜に伝達することなく、塗布絶縁膜からの脱ガス反応が押さえられ、塗布絶縁膜の変形やクラック等が回避でき、信頼性の向上をはかった半導体装置構造およびその製造方法を提供することができる。
また、ヒューズ素子の全体を覆って絶縁膜を成膜して、この絶縁膜におけるヒューズ素子の側壁部でカバレッジの低下した部分にサイドスペーサを形成し、上方に成膜される塗布絶縁膜との距離を大きくすることで熱的ストレスを緩和することができる。更に、サイドスペーサが形成されたヒューズ素子の全体を覆って絶縁膜を成膜して、この絶縁膜とヒューズ素子の側壁部でカバレッジの低下した部分にさらにサイドスペーサを形成し、上方に成膜される塗布絶縁膜との距離を大きくすることで熱的ストレスを緩和することができる。
【００１９】
また、ヒューズ素子の全体を覆って絶縁膜を成膜して、この絶縁膜をＡr又はＯ２エッチングによってテーパ状に加工し、この上方に成膜される塗布絶縁膜との距離を大きくすることで熱的ストレスを緩和することができる。更に、テーパ形状に加工された絶縁膜上に、さらに別の絶縁膜を成膜して、上方に成膜される塗布絶縁膜との距離をより一層大きくし、更なる熱的ストレスを緩和することができる。
更に、ヒューズ素子の全体を覆って絶縁膜を成膜して、この絶縁膜をミリングによってテーパ形状に加工し、この上方に成膜される塗布絶縁膜との距離を大きくして、熱的ストレスを緩和することもできる。また、テーパ形状に加工された絶縁膜上にさらに別の絶縁膜を成膜し、この上方に成膜される塗布絶縁膜との距離をより一層大きくして更なる熱的ストレスを緩和することができる。
【００２０】
また、ヒューズ素子に印加された電気エネルギーによる発熱はその周囲に存在する絶縁膜を熱伝導媒体として周囲に拡散するが、その時の伝熱温度はヒューズ素子の温度に比例し、その伝播堆積(略距離の３乗)と比熱の積に逆比例して急激に減少する。さらに、塗布絶縁膜はその成膜時に通常４００℃前後の熱をかけて焼き締められているため、この程度までの熱的負荷がかかっても、ヒューズの発熱による塗布絶縁談の膜質の劣化は見られず、クラックや熱脱ガス反応も発生せず信頼性上全く影響の無いレベルに押さえることが出来る。そこで、ヒューズ素子の周辺部において上記した温度以上の熱が伝播する範囲に塗布絶縁膜が存在することが無いように塗布絶縁膜を除去し、あるいはヒューズ素子より距離を置くことにすれば、塗布絶縁膜に伝達する熱量は信頼性上問題の無いレベルとすることが可能となる。
また、塗布絶縁膜による半導体回路の凹凸の平坦化という利点は残したまま上記を実現するため、ヒューズ素子の近縁に存在する塗布絶縁膜を除去もしくは遠ざけることにより、ヒューズ素子上方の塗布絶縁膜をエッチバックするだけでなく、その側壁方向にも存在する塗布絶縁談についてもサイドスペーサを設け、熱的ストレスによる膨張・収縮に強い絶縁膜をヒューズ素子周りに配置することで、一層熱的ストレスを緩和することができる。なお、本発明により、積層されたヒューズ素子アレイを実現することで、高集積で安価な半導体装置構造およびその製造方法を提供することもできる。
【発明を実施するための最良の形態】
【００２１】
一度の電気パルスによりヒューズ素子を切断するためには大きなパワーが必要なのに対し、複数のパルスによりヒューズ素子を切断する場合には１個ずつのパルスのパワーは少なくて済む。
１度の電気パルスでヒューズ素子を切断するのに必要十分且つ最小限のエネルギーを“Ｅ"とすれば、このヒューズ素子に加えられる全ての電気パルスのエネルギーの合計"Ｅ'"は、上記した１度の電気パルスの持つ電気エネルギーと同レベルかもしくはそれよりも大きいエネルギーが必要となる。すなわち、Ｅ'≧Ｅと表される。例えば、１つのヒューズ素子を１回の電気パルスで切断するためにＥ＝５．０Ｅ−７［Ｉ］の電気エネルギーが必要であった場合には、同じヒューズ素子を２回の電気パルスで切断するためには少なくとも１回目＋２回目の電気エネルギーの合計Ｅ’（１＋２）≧５．０Ｅ−７［Ｉ］となる電気エネルギーに設定すればよい。
【００２２】
すなわち、上記したエネルギーを均等に２分割する場合には、各１回のパルス電気エネルギーは少なくともＥ／２＝２．５Ｅ−７［Ｉ］よりも大きい値に設定すればよい。換言すれば、各１回当たりのパルス電気エネルギーはほぼ１／２と少なくて済む。また１回目と２回目の電気パルスのエネルギーは均等でなくともよく、Ｅ’（１）≠Ｅ’（２）、これらはどちらか一方が大きくても構わない、Ｅ≧Ｅ’（１）≧Ｅ’（２）、Ｅ≧Ｅ’（２）≧Ｅ’（１）。但し、これら２つの電気パルスの合計がＥ≦Ｅ'(１＋２)を満たす必要がある。
さらに、これをｎ回に均等分割したとすれば、上記と同じヒューズ素子の切断のためには５．０Ｅ−７／ｎよりは大きい電気エネルギーとなるように各パルス１回当たりの電気エネルギーを設定すれば良いため、各１個ずつの電気パルスの持つエネルギーはかなり小さくできることとなる(ｎ回に分割した場合ではその各１回ずつのパルスのエネルギーはＥ’（１）、Ｅ’（２）、・・・Ｅ’（ｎ）≦Ｅであり、これら全ての電気パルスのエネルギー総和Ｅ’（１＋２＋・・・＋ｎ）≧Ｅである)。
【００２３】
この様に１／ｎ程度に小さくなった一つずつの電気パルスのエネルギーではヒューズ素子を溶融飛散させるほどのエネルギーを持ち得ないためヒューズ素子周辺への物理的破壊は起こりえない。何故ならばヒューズ素子の切断はそのヒューズ素子を切断するために必要な最小限の電気エネルギー“Ｅ"よりも複数回に分割して印加される電気パルスの全てのエネルギー総和Ｅ’（１＋２＋・・・＋ｎ）がＥ’（１＋２＋・・・＋ｎ）≧Ｅとなる最後に印加された電気パルスＥ’（ｎ）：Ｅ’（ｎ）≒Ｅ／ｎによってヒューズ素子の切断が最終的に完結されるからである。
【００２４】
また、上記した例では説明の簡略化のためｎは整数として説明したが、特に整数に限られているわけではなく、ヒューズ素子が複数回の電気パルスで確実に切断されるような設定であれば、各電気パルスのエネルギーの大きさは任意に設定が可能であることはいうまでも無い(上記した数式:Ｅ’（Ｄ、Ｅ’（２）、・・・Ｅ’（ｎ）≦Ｅ、且つＥ’（１＋２＋・・・＋ｎ）≧Ｅが満たされる条件であればｎの値は限定されない）。
例えば、電気パルスが持つエネルギーが前記Ｅ＝５．０Ｅ−７［Ｊ］の８０％（ｎ＝１．２５）として設定されれば、１回の電気パルスではＥ’（０） ＝４．０Ｅ−７［Ｉ］であり切断されないが、２回の電気パルスでは２つの電気エネルギーの和がＥ’（１＋２） ＝８．０Ｅ−７［Ｊ］となり上記したＥ＝５．０Ｅ−７［Ｊ］を越えることになるため、２回目に加えられた電気パルスで上記したヒューズ素子が確実に切断されることになる。同様に、Ｅ＝５．０Ｅ−７［Ｊ］の３０％（ｎ＝３．３３３）として設定されれば３回の電気パルスではＥ’（１＋２＋３）＝４．５Ｅ−７［Ｊ］となり切断されないが、４回目に加えられた電気パルスではＥ’（１＋２＋３＋４）＝６．０Ｅ−７［Ｊ］となり、パルス印加回数が4回目で切断されると計算される。
なお、実際のデバイスでは理想状態でヒューズが切断されていないためこの様な理論的なパルス回数で完全に切断はされてはいないため、このパルス印加回数がバラツキ(分布)を持つことになるが、上記した計算方法が目安として基本的な考え方であることを補足しておく。
【００２５】
一度の電気パルスによりヒューズ素子を切断するために必要な電気エネルギー:Ｅに対し、この複数のパルスに分割された電気パルスのエネルギー:Ｅ’（１）、 Ｅ’（２）、≫・・Ｅ’（ｎ）をＥ’（１＋２＋・・・＋ｎ）≧Ｅとするための方法としては、Ｅ＝Ｗ＊ｓ＝Ｖ＊Ａ＊ｓ(Ｅ:エネルギー、Ｗ:電気パワー、Ｖ:電圧、Ａ:電流、ｓ:時間)の関係式から（Ａ）パルス長(時間:ｓ)を短くする、（Ｂ）パルスの電流:Ａもしくは電圧:Ｖを小さくする、（Ｃ）（Ａ）と（Ｂ）の両方を同時に小さくする、の３つの方法のうちから任意に選択が可能であることが分かる。
以下、上記した（Ａ）（Ｂ）（Ｃ）の具体的方法について説明する。尚、（Ｃ）の方法において、ヒューズ素子の切断を行う場合における電気パルスのエネルギーの設定方法は、時間をｎ回に分割し、エネルギーを１／ｎに設定し、電流(電圧)は同じくｎ回に分割し同じく１／ｍに設定した場合においては、これらのエネルギーの分割回数はｎとｍの積で表され、ｎ＊ｍ回に分割され、同エネルギーは１／（ｎ＊ｍ）に設定される。以降では、簡略のため改めて表記しないが、ｎ＝ｎ＊ｍと置いて表現している。
【００２６】
（Ａ）パルス長(時間)を短くコントロールしてｎ回に分割した場合には、ｓ≧ｓ’（１）、ｓ’（２）・・・ｓ’Ｃｎ)、且つｓ≦ｓ’（１）＋ｓ’（２）＋・・・＋ｓ’（ｎ）へ複数回に分割された電気パルスのエネルギー:Ｅ’（１）＝Ｅ＊ｓ’（１）／ｓ、 Ｅ’（２）＝Ｅ＊ｓ’（２）／ｓ・・・Ｅ’（ｎ）＝Ｅ＊ｓ’（ｎ）／ｓとおいて、Ｅ'(１)Ｅ'(２)‥‥Ｅ'(ｎ)≦Ｅ且つＥ’（１＋２＋・・・＋ｎ）≧Ｅが満たされる条件に設定する。
（Ｂ）同様に、パルス電流(電圧)を小さくコントロールしてｎ回に分割した場合においても、Ａ≧Ａ'（１）Ａ'(２)・・・Ａ'（ｎ）、且つＡ≦Ａ'（１）＋Ａ'(２)＋・・・＋Ａ'（ｎ）、複数回に分割された電気パルスのエネルギー:Ｅ'（１）＝Ｅ＊Ａ'（１）／ＡＥ'(２)＝Ｅ＊Ａ'(２)／Ａ・・・Ｅ'（ｎ）＝Ｅ＊Ａ’（ｎ）／Ａとおいて、Ｅ'(０、Ｅ'(２)・・・Ｅ'（ｎ）≦Ｅ、且つＥ'(１＋２＋・・・＋ｎ)≧Ｅが満たされる条件に設定する。ここで、ヒューズ抵抗が一定の場合には、Ｖ＝Ａ＊Ｒ(Ｒ:ヒューズ抵抗)の関係が成り立っているため、電流：Ａをコントロールする場合も、電圧:Ｖをコントロールする場合も上式は同じことを表している。
【００２７】
但し、上記手法により分割したエネルギーではそれ以上に小さくしてしまうと有限の時間内ではヒューズ素子が切断できないという下限が存在する。この下限直をＡｍｉｎとするとＡ′（１）、Ａ′(２)、・・・、Ａ′（ｎ）＞Ａｍｉｎ、且つＡ′（１）＋Ａ′(２)，＋・・・＋Ａ′（ｎ）＞ｎ＊Ａｍｉｎ、複数回に分割された電気パルスのエネルギー:Ｅ′(１)＝Ｅ＊A′（１）／Ａ＞Ｅ＊Ａｍｉｎ／Ａ Ｅ′(２)＝Ｅ＊Ａ′(２)／Ａ＞Ｅ＊Ａｍｉｎ／Ａ、 ・・・Ｅ′（ｎ）＝Ｅ＊Ａ′（ｎ）／Ａ＞Ｅ＊Ａｍｉｎ／Ａが満たされる条件に設定する。
【００２８】
（Ｃ）上記した（Ａ）（Ｂ）の両方を適応し、パルス長とパルス電流(電圧)を小さくするために、ｎ回とｍ回に分割した場合においても、ｓ≧ｓ′(１)、ｓ′(２)、＋・・・＋ｓ′（ｎ）且つｓ≦ｓ′（１）＋ｓ′(２)、＋・・・＋ｓ′（ｎ）、且つＡ≧Ａ′(１)Ａ′(２)，‥‥，Ａ′(ｎ)且つＡ≦Ａ′(１)＋Ａ′(２)、＋・・・＋Ａ′（ｎ）複数回に分割された電気パルスのエネルギー:Ｅ′（１）＝Ｅ＊ｓ′（１）／ｓ＊Ａ′（１）／ＡＥ′(２)＝Ｅ＊ｓ′(２)／ｓ＊Ａ′(２)／Ａ、・・・Ｅ′（ｎ）＝Ｅ＊ｓ′（ｎ）／ｓ＊Ａ′（ｎ）／Ａとおいて、Ｅ′（１）、Ｅ′(２)、・・・Ｅ′（ｎ）≦Ｅ且つＥ′(１＋２＋・・・＋ｎ)≧Ｅが満たされる条件に設定する。
上記（Ｃ）で説明したルス電流(電圧)のｍ回の分割においては有限の時間内ではヒューズ素子が切断できないという下限よりも大きなエネルギー以上に設定する必要があるのはいうまでも無い。
【００２９】
（Ｄ）上記した（Ａ）（Ｂ）、もしくは（Ｃ）の方法を適応しパルス長とパルス電流(電圧)もしくはその両方を同時に小さくするためにｎ回とｍ回に分割した場合において、これら分割の方法は均等でなく不均等に分割しても良く、階級的に大きくしていっても良いし、その選択の手法は壬意である。さらにそのパルスの印加のためのインターバルについても任意に選択が可能である。
上記（Ｃ）で説明したパルス電流(電圧)のｍ回の分割においては有限の時間内ではヒューズ素子が切断できないという下限よりも大きなエネルギー以上に設定する必要があるのはいうまでも無い。
【００３０】
（実施例Ａ）
ヒューズ素子を切断する方法で、（Ａ）パルス時間を短くコントロールしてｎ回に分割した場合については、電気パルスの時間的長さが短くなればその分切断までに必要とされるパルスの印加回数は増加していくが、このパルス長が短い場合においてもヒューズ素子の切断は可能であり、パルスの印加を複数回繰り返すことで１００％切断される。
図１に、ヒューズ素子が複数のパルス入力により切断されるか否かを確認するための回路構成例を示す。図１において、ヒューズ素子１が切断されるまでは切断信号として入力される電気パルス信号がヒューズ素子切断用Ｔｒ２のゲートに入力され、この信号に対応して前記トランジスタがＯＮし、Ｔｒ２のドレインを通じて電流パルスがヒューズ素子１に流れる。このパルス信号を繰り返すことによって電流パルスが繰り返しヒューズ素子１に流れ、このヒューズ素子１を切断することができる。このパルス信号は図示せぬパルス信号発生器によって上記のように任意の時間長と任意のインターバルを持つパルス信号が発せられる。
【００３１】
ヒューズ素子１に流れる電流:Ｉｆｕｓｅは上記した様に、切断されるヒューズ素子１自身の抵抗値(Ｒｆｕｓｅ)と切断用Ｔｒに駆動能力(内部抵抗:チャネルが開いた状態でのＴｒのＯＮ抵抗:Ｒｏｎ)及び電源電圧:Ｖｄｄによって決定される。
Ｉｆｕｓｅ＝Ａ＊ｆ(１／Ｌｆ、Ｗｇ)
但し、Ｗｇ：トランジスタのゲート幅、Ｌｆ：ヒューズの長さ
上記した式で、Ｒｏｎは切断用Ｔｒ２の駆動能力と逆の関係に有り、駆動能力が大きくなればＲｏｎは下がる。ヒューズ素子１を切断するための電流:Ｉｆｕｓｅを大きくしようとすればＲｏｎを小さくする必要がある。このＲｏｎは切断用Ｔｒ２の設計時にほぼ決定されていて、切断用Ｔｒ２のゲートサイズ(デザインルール):Ｌとゲート幅：Ｗによって決められる。
【００３２】
ヒューズ素子１が切断されると、その後にいくら切断信号が入力されてもヒューズ切断用Ｔｒ２のドレイン電流は流れることが無い。
例えば、ここで使用しようとしているヒューズ素子１が１００％の確率で間違いなく切断できるかどうかを確認する切断実験において、実際の生産に用いるヒューズ素子１が１００％切断できることが統計的に確認できるだけの十分なサンプル数を用いれば良い。このサンプル数は任意に選択が可能であるところは周知の事実である。例えばこのサンプル数は１００〜１００万個程度の中で選択することが可能であり、さらに、サンプル数は１０００〜１０００００個程度の範囲で選択するのが望ましい。切断結果の信頼性と評価コスト・時間の関係からは５０００〜５００００個程度で選択するのが好ましいであろう。ここではヒューズ素子が１００％の確率で間違いなく切断できる条件決定するために用いたヒューズ素子１の個数は５０００個とした。
【００３３】
ここで、本実験または以後に説明する全ての実験において、複数回の電気パルスのヒューズ素子１への印加のタイミングであるが、電気パルスによる発熱が十分に冷えた段階で次の電気パルスが印加されるように、そのインターバルを数秒〜１０数秒たってから次の電気パスルが印加されるようにした。
一方、インターバルを短くすれば印加された電気パルスによる発熱量が放熱される前に次々と電気パルスが印加されてくるため、ヒューズ素子１に熱量が蓄積されさらにヒューズ素子１が切れやすくなるのは自明のことである。したがって本発明における(ｍ−１)回目の電気パルスとｍ回目の電気パルスのインターバル時間は任意に設定が可能であることを示している(ここで、ｍ：２≦ｍ≦ｎである)。
【００３４】
上記した統計的手法により決定された、ヒューズ素子に加えられる１回の電気パルスでヒューズ素子１が１００％切断でき、且つ最小の電気パルスのエネルギーはパルス長が１２００［ｎｓｅｃ］と決定される。この時の電気パルスのエネルギーをＥ(１２００)とする。
次に、パルス長が８６０［ｎｓｅｃ］では、エネルギーをＥ(８６０)とすると、１つの電気パルスでヒューズ素子に加えられる電気エネルギーはＥ(８６０)＝Ｅ(１２００)＊８６０／１２００≒０．７１７＊Ｅ(１２００)となり、２回のパルスエネルギーの和で上記式Ｅ′(１＋２)≧Ｅの関係が満たされることとなる。従ってＥ(８６０)を持つ電気パルスによる前記ヒューズ素子の切断においては、２回目の電気パルスの印加で切断されることになる。実際にはヒューズ素子の製造上のばらつき等によりＥ(８６０)でも１回で切断されているヒューズ素子もあり、さらに３回のパルス回数で切断されているヒューズ素子もあることが分かる。
【００３５】
さらに短いパルス長を持つＥ(６００)においても、ヒューズ素子の切断状況のバラツキが見られるが、Ｅ(１２００)に対してそのパルス長が１／２であるＥ(６００)ではパルス印加回数２回で切断されるものが７０％弱と最も多い。これはＥ′(１＋２)≧Ｅの関係が満たされているためで、この条件で切断されるヒューズ素子数が最も多くなるためである(バラツキが無ければ１００％になると考えられる)。
さらに短いパルス長を持つＥ(４８０)についてはバラツキの裾が広範囲に広がっているが切断されなかったヒューズ素子は見られずパルス回数を増やせば１００％切断されていた。Ｅ(４８０)ではその電気パルスのエネルギーは４８０／１２００＝０．４となりこの逆数２．５、つまりこれ以上のパルス回数＝３回で上記したＥ′(１＋２＋・・・＋ｎ)≧Ｅの関係式が成り立ち、パルス回数＝３回以上でヒューズ素子が十分に切断されると推測されるが、やはり製造上のばらつきで切断までに必要であったパルス回数はばらつくことになる。
【００３６】
Ｅ(２５０)でもその電気パルスのエネルギーは２５０／１２００＝０．２１となりこの逆数４．８、つまりこれ以上のパルス回数＝５回で切断される。
同様に製造上のばらつき等の理由で、Ｅ(２５０)では実際に１５回のパルスを複数回加えられるまで切断されないものも見られたが、この事実は電気パルスが１５回に分割されてヒューズ素子に印加されてもヒューズ素子を切断することが可能であることを示している。
尚、上記ではヒューズ切断のための分割回数が２回、３回、５回、１５回のみを示したが、２回から１５回までの間でその分割数を任意に選択することが可能である。この様にして小さなエネルギーを持つ複数の電気パルスをヒューズ素子に印加するようにし繰り返し熱ストレスによるヒューズ構成材料のマイグレート現象を利用して穏やかな条件下でヒューズ素子を切断することができる。
【００３７】
（実施例Ｂ）
複数回に分割した電気パルスのエネルギーが上記した時間分割だけでなく、ヒューズ素子を切断するために必要な電流(電圧)についても、繰り返し熟ストレスによるヒューズ構成材料のマイグレート現象を利用してヒューズ素子を切断することが可能である。この切断のために必要な電流(電圧)について必要十分且つ最低の電気パルスエネルギーを複数に分割して繰り返し印加することは下記の様に行うことが出来る。
例えばあるヒューズ素子に流した１回の電気パルスの電流量が７０ｍＡであった場合には、ヒューズ素子のうちほとんどの略９０％が１回の電気パルスの印加で切断されて、残りの略１０％が２回の電気パルスで切断されていた。つまりヒューズ素子の製造上のバラツキを含んではいるが、２回の電気パルスでヒューズ素子の切断が可能であった。この時に切断までに必要な電気パルスの長さは０．１［ｎｓｅｃ］〜１０［ｎｓｅｃ］であった。さらに、この電気パルスのエネルギーを６０ｍＡ、５０ｍＡ、４０ｍＡ、と減少させていっても切断に要する電気パルスの繰り返し印加回数は桁違いに長くなるが１００％のヒューズ素子が十分に切断可能であった。この時に必要な電気パルスの長さは１．０［ｎｓｅｃ］〜１Ｅ７［ｎｓｅｃ］であった。
【００３８】
つまり切断に要する電気パルスのエネルギーをそのパルス長で減少させるだけでなく、電流量(ヒューズ素子の抵抗が一定とすればＶ＝Ａ＊Ｒの関係から、電気パルスの電圧でも同意)によっても、その減少量、もしくは印加回数の分割数は任意に選択が可能であることが分かる。
また、上記で切断までに要した電気パルスの回数ではなく所要の切断時間で示したが、ヒューズ素子の切断までに要した電気パルスの印加回数とそのパルスの時間長さの積が所要の切断時間となるため、切断までの所要時間の長さで示すほうが任意のパルス時間を設定する場合には切断回数で示されているよりもその利用が容易となるためである。
【００３９】
（実施例Ｃ）
上記した(Ａ)時間分割，（Ｂ）パルス電流(電圧)のどちらの方法によるパルスエネルギーの分割方法でもヒューズ素子の繰り返し熱ストレスによるヒューズ構成材料のマイグレート現象を利用してヒューズ素子を切断することが可能である。
さらに両者を同時に用いて、上記説明と同様にしてヒューズ素子に加えられる電気パルスのエネルギーが時間で細分化され減少しただけではなく、さらに電圧(電流)によってもそのエネルギーを減少してもヒューズ素子は切断可能である。
尚、（Ｃ）の方法においてヒューズ素子の切断を行う場合の電気パルスのエネルギーの設定方法は、時間をn回に分割しエネルギーを１／ｎに設定し、電流(電圧)は同n回に分割し同１/ｍに設定した場合においては、これらのエネルギーの分割回数はnとｍの積で表されn＊ｍ回に分割され、同エネルギーは１／(ｎ＊ｍ)により細分化され分割が可能である。
【００４０】
例えば次のような試算が成り立つ。この結果を利用して計算すれば、４０ｍＡの電流量でヒューズ素子を切断する場合には、その度数分布の中心的ピーク値１０００［ｍｓｅｃ］を用いて、例えば前述のパルス長が１２００［ｎｓｅｃ］とした場合においてはパルス印加回数＝８３４回で切断されることとなり、パルス長２５０［ｎｓｅｃ］で切断段所要時間１Ｅ７［ｎｓｅｃ］の場合を計算すると４００００回のパルス印加回数で切断されるということとなる。
つまりここではヒューズの切断はエネルギーを減少させた複数の電気パルスによって切断が可能で２回以上であればその回数設定は任意であり、その回数の上限も任意で、この計算の結果では１回から略４００００回までの印加回数の中で任意設定が可能であることが示されている。
【００４１】
上記したように、印加される電気パルスの波形形状は矩形波でも良いし、この形が鈍った形状のものでも良い。さらにサイン波や任意の波形形状でも自由に選択可能である。さらにデータでは示さなかったが、電気パルスの持つエネルギーが複数に分割されているような交流波形でも十分にヒューズ素子の切断は可能であり、もちろん交流波形の形状や２相、３相波も可能である。
ここで上記の結果によって、ヒューズ素子に印加されるn回に分割された電気パルスのエネルギーにおいて、その各１回ずつのパルスのエネルギーはＥ′（１）Ｅ′(２)、・・・Ｅ′（ｎ）≦Ｅでありこれらn回の電気パルスの全エネルギーの総和Ｅ′(１＋２＋・・・＋ｎ)≧Ｅであり、且つ、Ｅ′(１＋２＋・・・＋ｎ)≧Ｅとなる最後の電気パルスＥ′（ｎ）によってヒューズ素子が切断されると言う事実が、前述の説明で矛盾無く説明されたことを確認しておく。
【００４２】
なお、電気パルスのエネルギーは、１／ｎになど分割される必要はなく任意に選択が可能である。
上記の説明から、ヒューズ素子に印加されるn回に分割された電気パルスのエネルギーにおいて、その各１回ずつのパルスのエネルギーはＥ′(Ｄ、Ｅ′(２)、・・・Ｅ′（ｎ）≦Ｅであり、これらn回の電気パルスの全エネルギーの総和Ｅ′（１＋２＋・・・＋ｎ）≧Ｅであり、且つ、Ｅ′(１＋２＋・・・＋ｎ)≧Ｅとなる最後の電気パルスＥ′（ｎ）によってヒューズ素子が切断されると言う事実に従えば、各１回ずつの電気パルスエネルギーはＥ′(１)、Ｅ′(２)、・・・Ｅ′（ｎ）≦Ｅであれぱよいのであって、特にＥ′（１）＝Ｅ′(２)＝Ｅ′（ｎ）≒Ｅ／ｎが満たされている必要はなく、このことは前述の説明とも矛盾しない。
【００４３】
n回に分割された電気パルスエネルギーは均等分割でなくとも良いということを、以下の実験結果によって確認した。この実験で用いたフローチャートが、図２、図３に示されている。
図２に示すフローチャートに従い、ヒューズの切断時間Ｔを、Ｔ(１)＝０．１０ｍｓｅｃ、 Ｔ(２)＝０．１５ｍｓｅｃ、Ｔ(３)＝０．２５ｍｓｅｃ、 Ｔ(４)＝０．５０ｍｓｅｃ、 Ｔ(５)＝１．０ｍｓｅｃ、 Ｔ(６)＝３．０ｍｓｅｃ、 Ｔ(７)＝５．０ｍｓｅｃ、 Ｔ(８)＝１０ｍｓｅｃ、 Ｔ(９)＝３０ｍｓｅｃ、Ｔ(１０)＝５０ｍｓｅｃ、 Ｔ(１１)＝１００ｍｓｅｃ、 Ｔ(１２)＝３００ｍｓｅｃ、 Ｔ(１３)＝５００ｍｓｅｃ、 Ｔ(１４)＝ １０００ｍｓｅｃとし、ヒューズ素子が切断されるまで繰り返し電気パルスを加えていった。
このフローチヤートに従えば、電気パルス信号の長さのコントロール方法はパルス長を階級的に変化させるところに特徴がある。ここでは、上記した測定ヒューズの切断条件を設定し（Ｓ２１）、確認、記憶した後（Ｓ２２）、ヒューズの初期抵抗値を測定し（Ｓ２３）、ヒューズ素子が切断されるまで電気パルスの供給を繰り返して抵抗値の変化を確認することでヒューズ素子の切断を確認している（Ｓ２４〜Ｓ３０）。この手順に従いヒューズ素子を切断した結果を図６に示した。
図４によれば、パルス時間を階級的に変化させることによってもヒューズ素子は十分に切断されることが確認され、また４５ｍＡ以上であればほとんどのヒューズ素子が０．１ｍｓｅｃ以下の短時間で切断されていたので、級数的なパルス時間の増加は不要であったが、それ以下の電気パルスのエネルギー量では級数的にパルス時間を長くしていく手法によっても十分に切断が可能であった。
【００４４】
この方法の特徴は、電気パルスのエネルギーがn回に分割された場合、分割数nが大きいと最も長い切断段所要時間１００００［ｍｓｅｃ］の累積パルス時間を得るためには各１回のパルス長を２５０［ｎｓｅｃ］とするとn：４００００回で、インターバルを短くして２５０［ｎｓｅｃ］も１サイクルで５００［ｎｓｅｃ］、４００００回では２００００［ｍｓｅｃ］も必要となってしまう。これを前述のように階級的にパルス時間を増やしていくと、インターバルの時間分を節約できて、インターバルを短くして２５０［ｎｓｅｃ］固定とすれば１６回目のパルスの印加で１００００［ｍｓｅｃ］となるので、トータルの所要時間は１００００＋(０．２５０＊１６)＝１４０００［ｍｓｅｃ］となり６０００［ｍｓｅｃ］も時間を節約できる。
【００４５】
さらにこの様に最初よりも後に印加される電気パルスとなるほど時間を延ばしていく方法の別の利点としては次のようなことがある。
一般的なヒューズ素子の傾向として、電気パルスによる発熱によりヒューズ素子の抵抗は時間が経つほど上昇していく傾向が見られる。このため定電圧(例えば電源電圧：Ｖｄｄ＝５．０Ｖ一定)での電気パルスを印加している条件下では、このヒューズ素子の抵抗上昇により電気パルスの印加回数が増えるほど１回当たりの電気パルスによる電力量が低下してしまうという現象が見られることである。
定電流源を利用した電源ではヒューズ素子の抵抗が上昇しても問題なく一定の電流を流すことができるので電気パルスの１回当たりのエネルギーが減少することは無い(もしくは極少ない)が、電圧電源でのこの対策としてはヒューズ素子の抵抗が上昇する後ろのパルスほど時間を長くして１回当たりの投入電気エネルギーを一定もしくは減少量を小さくする工夫があるとより確実にヒューズ素子の切断が達成されることとなる。
【００４６】
例えばこの手法の応用として、１回のパルス時間(Ｔｐ:パルスの時間長さ)をパルス印加回数毎に２倍ずつ、２．５倍、４倍、５倍ずつ一様に増加させる、すなわちＴｐ＝Ａ＊ｎ（Ａ：任意の定数）とする。もしくはＴｐ＝Ａ＊ｎの２乗、２．５乗などＴｐ＝Ａ＊ｎのｘ乗（Ａ、 ｘ：任意の定数）のような応用、１桁ずつ長くしていく：Ｔｐ＝１０のｎ乗、Ａのｎ乗、ｎ＊（Ａのｎ乗）など自由に応用が可能である。各パルス間のインターバルの時間(Ｔｉｎｔ：インターバル時間の長さ)を固定で一定：Ｔｉｎｔ＝Ｂ(Ｂ：任意の定数)としても良いし、パルス長と同じ長さ：Ｔｉｎｔ＝Ｔｐにしても良い。またこれらの取り方もそのＴｐに対応したインターバルの時間の長さに対応して、前記のパルス長;Ｔｐで示した様な数式で示されるように設定しても良い。
またこれらの関係を一定の数式を用いて表すだけでなく、以下の表に示されたようなテーブルを用意してＴｐとＴｉｎｔの関係を自由に設定しても良く、必要に応じて任意にその長さとインターバルの調節が可能である。
【００４７】
【表１】
2006286858.tif 000003
【００４８】
それ以上に小さく分割してしまうと有限の時間内ではヒューズ素子が切断できないという下限が存在する。
図４に示されたヒューズ切断時間を階級的に変化させた時の切断結果において、図中への記載は無いがパルス電圧２．１［Ｖ］のときに流れるパルス電流が３５［ｍＡ］未満の場合において、全てのヒューズ素子がパルス印加時間の累積時間が２０００［ｍｓｅｃ］では切断されなかった。さらに小さなパルス電流が例えば３０［ｍＡ］であると、計測可能な有限の時間内にそのヒューズ素子が切断されることは無いことが考えられる。
【００４９】
この様に有限の時間内ではヒューズ素子が切断できないというパルス電流の下限：Ａｍｉｎ(上記であればＡｍｉｎ≒３０［ｍＡ］)が存在することは明確であり、例えばポリシリコンヒューズ素子の場合には、その同じポリシリコン材料をヒューズ素子以外の抵抗素子や配線として利用する場合の通電試験による信頼性評価によっても証明されるところである。
従って、ヒューズ素子として用いる場合には、信頼性評価により保証された通電量(電流密度)を越えるパルス電流を確保した上で、繰り返しパルス電流の入力を行ってそのヒューズ素子を切断する条件を確定しなければならない。
【００５０】
逆にこの様な条件下であれば、ヒューズ素子を切断に至らしめることなく何度でも任意にその切断/非切断状態を微小なパルス電流を流すことによって確認することが可能となる。この様なＡｍｉｎ未満の微小なパルス電流を用いてヒューズ素子の切断／非切断を確認する手法はヒューズ素子を用いた半導体メモリ装置において重要な情報読み出し方法を与える。
【００５１】
上記の様に、ヒューズ素子を複数の電気パルスによって切断する方法を実現することが出来る電気回路について以下に説明する。
図１には最も簡単な複数のパルス入力によるヒューズ素子の切断回路の構成例を示した。上記構成によれば、ヒューズ素子１に流れる電流：Ｉｆｕｓｅは上記した様に、切断されるヒューズ素子自身の抵抗値(Ｒｆｕｓｅ)と切断用Ｔｒの駆動能力(内部抵抗：チャネルが開いた状態でのＴｒのＯＮ抵抗：Ｒｏｎ)及び電源電圧：Ｖｄｄによって決定される。
Ｉｆｕｓｅ＝Ａ＊ｆ(１／Ｌｆ、Ｗｇ)
Ｗｇ：トランジスタのゲート幅、Ｌｆ：ヒューズの長さ
【００５２】
上記した式で、ＲｏｎはＴｒの駆動能力と逆の関係に有り、駆動能力が大きくなればＲｏｎは下がる。ヒューズを切断するための電流：Ｉｆｕｓｅを大きくしようとすればＲｏｎを小さくする必要がある。このＲｏｎはＴｒの設計時にほぼ決定されていて、Ｔｒのゲートサイズ(デザインルール)：Ｌとゲート幅：Ｗによって決められる。
図１中では、ヒューズ素子１を1つのみ記してあるが、複数並べてヒューズアレイを構成しても良い。その場合にはヒューズ素子１の切断用Ｔｒは1でも良いし、各ヒューズ素子１に1つのＴｒを用意しても良い。またその場合には各切断用Ｔｒ２のゲートにはヒューズ素子１の選択信号が入力されるように工夫して、ヒューズ素子１が一つずつ選択されるようにしてもよい。
また図１中では、切断用Ｔｒには1個のＭＯＳＦＥＴで示したが、複数のトランジスタを用いて切断電流を大きくしても良く、ＣＭＯＳ構成としても良いし、ラッチ回路を用いて複数回に分割した切断電流が流れるように工夫しても良い。またＭＯＳ以外のＦＥＴでも良いしその他のスイッチング素子でも良い。電流駆動能力の高いバイポーラ型Ｔｒを用いてももちろん良い。
【００５３】
また、ここには図示しなかったが、ヒューズ素子に加えられるパルス信号はパルス信号発生器により形成されるようにしても良い。この生成されるパルス信号はシステムのクロック信号に同期して加えられことにしても良いし、分周器等を用いてクロック周波数を変換（周波数を高くｏｒ低く）しても良いし遅延回路を付加して同期をずらしても良い。
ここに記した様な回路的工夫以外にも、同じようなパルス的信号を複数回ヒューズ素子に加えられるような内容の電気回路であれば任意に選択できることは明らかである。
【００５４】
さらには、複数のパルス入力によるヒューズ素子の切断において、切断／非切断のどちらの状態であるかまた何回目のパルス入力でヒューズ素子が切断されたのか確認するための回路を付加しても良い。この切断／非切断確認回路からの信号をフィードバックして、それ以上ヒューズ素子にパルス入力が行われないような回路構成、もしくはプログラムを組み込んでも良い。
以上のような、ヒューズ素子への情報書き込み・読み出しのための回路的もしくはプログラム的工夫は同業者であれば任意に選択が可能であることは自明である。
【００５５】
複数の電気パルスによりヒューズ素子を切断した後、その情報を読み出すための回路構成の一例が図５に示されている。以下、図５を参照しながら、ヒューズ素子を複数の電気パルスによって切断し、あるいはそのヒューズの切断状態の情報を読み出すことが出来る電気回路について簡単に説明する。
ここでは、切断用Ｔｒのドレインとヒューズ素子間の電位がｈｉｇｈ／Ｌｏｗのいずれであるかによって簡単な回路構成でヒューズ素子１が切断されたか否かを判断することが可能となる。まずこの回路において、ヒューズ素子１を切断するまでの動作についてであるが、複数のパルス入力によるヒューズ素子１の切断回路の構成例として、２値入力のAND回路３をヒューズ切断用Ｔｒ２のゲート入力部に用いた場合を示している。
【００５６】
この様な構成とした場合には、ヒューズ素子１を切断するための切断信号を切断用Ｔｒ２のゲートに繰り返し入力しなくても、切断信号がＯＮしている期間中ずっとクロック信号のｈｉｇｈ／Ｌｏｗに同期させた形のパルス信号が切断用Ｔｒ２のゲートに入力されこの切断用Ｔｒ２のＯＮ電流がパルス的に繰り返しヒューズ素子１に入力されることとなり、最終的にヒューズ素子１が切断される。
この回路の利点は切断信号をパルス的に入力しなくても、例えばある一定の期間ＯＮ（ｈｉｇｈ）させておくだけでクロック信号に応じたパルス信号が自動的に切断用Ｔｒ２に加えられることである。例えば、切断／非切断のどちらの状態であるかまた何回目のパルス入力でヒューズ素子が切断されたのか確認するための回路を付加し、この切断／非切断確認回路からの信号を上図の切断信号としてフィードバックするような構成としておいた場合には、ヒューズ素子１が切断されるまでは切断信号がｈｉｇｈ、切断後はＬｏｗとなるように設定しておくだけでそれ以上ヒューズ素子１にパルス入力が行われないような回路が構成可能となる。
【００５７】
次に、図５に示した回路構成で、ヒューズ素子１が切断／非切断のどちらの状態であるかを確認する方法について説明する。
まず、ヒューズ素子１が非切断状態であった場合、ヒューズ素子１の一端にはＶｄｄ電圧が印加されており、ＡＮＤ回路３２に接続されている他方の端子の電位レベルもｈｉｇｈであるため、ＡＮＤ回路３２にはｈｉｇｈ信号が入力されている。情報読み出し信号の入力端子から読み出し信号(ｈｉｇｈ)がＡＮＤ回路３２に入力されると、クロック回路の入力(ｈｉｇｈ)に同期して、情報出力信号端子には非切断の情報として信号：ｈｉｇｈが出力される。
これに対して、ヒューズ素子１が切断状態であった場合、ヒューズ素子１によってＶｄｄ電圧が切断されているため、ＡＮＤ回路３２に接続されている他方の端子の電位レベルはＬｏｗとなり、ＡＮＤ回路３２にはＬｏｗ信号が入力される。この状態では、情報読み出し信号の入力端子に読み出し信号(ｈｉｇｈ)とクロック回路の入力(ｈｉｇｈ)がＡＮＤ回路３２に入力されたとしても、情報出力信号端子には切断状態の情報として信号：Ｌｏｗが出力される。
【００５８】
ここではヒューズの切断情報が読み出せる構成としているので、切断信号を入力する端子を持ったＡＮＤ回路３に対してその切断状態のフィードバックを行っていないが、もちろんそのような回路構成としても差し支えない。もしくは、ヒューズの切断状態は後述のように情報信号出力を用いて切断信号発生回路にフィードバックを行い、切断状態にあると判断された場合には切断信号をそれ以上出力しないでシステムの動作が次のステップに進むようにプログラムしておけばよい。
【００５９】
またヒューズ素子１のＶｄｄ側ではない、ＡＮＤ回路３２に接続されている一端のノードの電位を安定化させるために以下の回路的工夫を行うことも出来る。すなわち、一つ目の方法は、この部分にヒューズ素子１よりも十分に大きな抵抗を持つ固定抵抗を付加してこの固定抵抗の他端をＶｓｓ線に接続しておく。こうすることで、ヒューズ切断前はヒューズ抵抗が小さいので、この部分のノード電位はｈｉｇｈとなっているが、ヒューズが切断された後は固定抵抗を通じてＶｓｓ側の電位と同じＬｏｗとなる(但し、ヒューズ素子が切断されるまでこの固定抵抗とヒューズ素子間にわずかながら電流が流れている)。
二つ目の方法は、この固定抵抗に替えてＯＮ抵抗がヒューズ素子よりも十分に大きな小型Ｔｒを付加し、そのゲートを情報読み出し信号線にソース側をＶｓｓ線に接続する。情報読み出し信号線がＯＮとなったときにこのＴｒもＯＮして極わずかの電流が流れる様にしておくと固定抵抗と同様の効果が得られるが、ヒューズ素子１が切断されていない状態でもヒューズ素子１に通常的に微小電流が流れることは無い。
【００６０】
その他、デプレッション型ＴｒやＣＭＯＳインパータを用いる手法や、定電流回路から極わずかの電流を流しておく手法など種々の回路的工夫によっても同様の効果が得られる。
また、ヒューズ素子の切断／非切断状態の情報の読み出し回路としてラッチ回路を付加して、読み出し信号が入力された時におけるヒューズの状態の情報を保持する様にしてもよい。このラッチ回路の保持情報であれば読み出し信号に関係なく任意のタイミングでヒューズ状態の情報を利用することが可能である。この時の読み出し信号はラッチ回路の動作の基点となるが、ラッチのタイミングがクロックに同期して行われるように回路を構成しても良い。
さらに上記の様に複数のパルス入力によるヒューズ素子の切断のためには大きな電気エネルギーを投入する必要がないため、ヒューズ素子の切断時の影響が及ばないようにするための特別な保護回路等を情報の読み出し回路側に用意しておく必要がなく、回路をシンプルで小型にできる。
【００６１】
図５に示す回路構成によれば、クロック信号に同期させてヒューズ素子１の切断のためのパルス信号を入力しまた同じクロック信号でヒューズ素子の切断／非切断の情報を読み出していたが、切断側については任意の時間長さとインターバルを持つパルス信号(以後これをＴｐ／Ｔｉｎｔと略記)の信号発生器を通してこのＡＮＤ回路３の入力端子にパルス信号が加えられるようにして、切断情報の読み出し回路とは完全に分離制御しても良い。
さらに回路的工夫として、ＡＮＤ回路ではなくＮＡＮＤ回路を用いればヒューズが切断状態にある時のみ情報出力信号端子にＬｏｗを出力するようにもできる。また、読み出し回路に限らず書き込み回路においても、インバータ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ等の任意の回路を用いまだは組み合わせて、システム側に最適のヒューズ素子への情報書き込み・読み出し回路を構成することは、同業者であれば容易に応用が可能であることは明らかである。
【００６２】
以下、上記したヒューズ素子を含む回路構成の製造方法について説明する。
図６は、以下に説明する工程により作製されたヒューズ素子を同時形成したＣＭＯＳ集積回路装置の構成を示す平面図である。ここには、半導体基板上に形成されたアクティブ領域、ＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、コンタクトホール、配線が例示されている。
また、図７、図８に示す（ａ）〜（ｆ）は、図６に示す各素子が各工程（ａ）〜（ｆ）の実施により順次形成されていく様子を示す図であり、図６中の一点鎖線Ａ−Ａ'における断面図に対応している。また一点鎖線Ｂ−Ｂ′における断面図は図８で示すヒューズ素子部のみの断面図に対応している。
【００６３】
以下、図７、図８に示した（ａ）〜（ｆ）を参照しながら本実施形態による各製造工程を説明する。
まず、シリコンからなる半導体基板を準備し、図７（ａ）に示すように、半導体基板の表面上にＬＯＣＯＳ領域を形成する所定の厚さのフィールド酸化膜・ゲート酸化膜を形成したＭＯＳＦＥＴ素子領域と基板コンタクトエリアの下側にＰ−ｗｅｌｌを形成する。この形成方法は半導体プロセスにおける通常のＬＯＣＯＳ法等を用いることが出来る。
例えば、全面に５０ｎｍ程度の薄い熱酸化膜を形成した半導体基板上全面を覆うように厚さ１５０ｎｍ程度のＳｉＮ膜等からなるマスク膜(図示せず)を形成する。このマスク膜を選択的に除去しＭＯＳＦＥＴ等が形成される活性領域に対応する領域にマスク膜を残す。このマスク膜は、半導体基板の表面上への酸化膜の形成を妨げるので、高温熱酸化処理を行いマスク膜の除去された領域のみ基板を酸化して、例えば厚さ５００ｎｍ程度の厚いフィールド酸化膜を形成することができる。フィールド酸化膜の形成後、マスク膜を除去すると、ＳｉＮマスク膜で覆われていた活性領域では酸化膜が形成されず、薄い酸化膜のみが形成された状態のままで残る。
【００６４】
次に、希フッ酸によりＭＯＳＦＥＴ等が形成される活性領域上の薄い酸化膜を除去した後、再び熱処理を行って薄いゲート酸化膜を形成する。この活性領域では基板が酸化され薄いゲート酸化膜のみが形成された状態になる。
ここでゲート酸化膜は、シリコン酸化膜の単層で構成してもよいし、より誘電率の高い材料を選択しシリコン酸化膜とシリコン窒化膜との積層構造、または酸化タンタル膜とシリコン酸化膜との積層構造としてもよい。また、ゲート酸化膜を、２層のシリコン酸化膜の間にシリコン窒化膜が挟まれた３層構造としてもよい。シリコン窒化膜の代わりにシリコン酸化窒化膜を用いてもよい。
【００６５】
シリコン窒化膜の形成方法としては、先に形成された酸化膜を、窒素ガス中もしくは窒素ガスにＮＯｘを含む混合ガスを用いて熱窒化して形成することが可能である。また、ゲート酸化膜を、２層のシリコン酸化膜の間にシリコン窒化膜が挟まれた３層構造とする場合の窒化膜の形成やシリコン酸化窒化膜の形成に関しては、シリコン窒化膜原料ガスとしてテトラエチルオルソシリケート(ＴＥＯＳ)と酸素(Ｏ２)やオゾン(Ｏ３)、にＮＯｘを含む混合ガスを用いたプラズマ励起型ＣＶＤにより、またはエレクトロンサイクロトロン共鳴(ＥＣＲ)プラズマを用いたＣＶＤにより形成してもよい。
これら熱窒化法やＣＶＤ法により形成された窒化膜を酸化性雰囲気中で熱酸化することで２層のシリコン酸化膜の間にシリコン窒化膜が挟まれた３層構造が得られる。上記のどの様な誘電率の高いゲート絶縁膜の形成方法についても膜材料と膜厚等の選択は任意である。
【００６６】
図示しないが、ヒューズ素子Ｆが形成される領域のｐ型基板中には半導体基板の導電型とは逆導電型のｗｅｌｌ(ｐ型基板を用いた場合であればｎ−ｗｅｌｌとなる)をあらかじめ形成しておいても良い。このｎ−ｗｅ１１を形成しておくことで、例えばヒューズ素子Ｆの切断時の発熱により基板へのダメージが残った場合にも不要な基板リーク電流が流れることを防止することが可能となる。またヒューズ素子とフィールド酸化膜を容量誘電膜とし半導体基板との間で極小さな容量を持つことになるが、このｎ−ｗｅｌｌを形成しておくことでヒューズ素子下にある基板領域への基板側の電荷の不要な移動を防止することが出来る。
逆にｎ型基板を用いる場合には、基板と逆導電型のｐ−ｗｅｌｌが有効である。また（ａ）に示したアクティブ領域についてはｎチャネル型のＭＯＳＦＥＴの形成方法を例示するが、簡単のためｐチャネル型のＭＯＳＦＥＴの形成方法は図中からは省略した。もちろん本特許による製造方法によってもｐチャネル型のＭＯＳＦＥＴの形成も容易であり、相補型ＭＯＳＦＥＴ構成の回路形成（以後ＣＭＯＳと略記）も可能であることは自明である。
【００６７】
ＣＭＯＳ構成ではｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを含む。ＣＭＯＳ構成にする場合には、フィールド酸化膜を形成する前にアクティブ領域に２つの導電型を持つウェルを形成する。例えば、シリコン基板がｐ型である場合には、ｐチャネルＭＯＳＦＥＴを形成すべき領域にｎ型ウェルを形成する。またｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのそれぞれのゲート電極は、ポリサイドエッチング工程までの工程と同一の工程で同時に形成されるので全ての説明図中からは省略している。
これら２つの導電型のＭＯＳＦＥＴを作り分けるためには、ここで説明したウェルの導電型以外にもＬＤＤ形成のための低濃度領域とソース・ドレインの高濃度領域の形成のためのイオン注入における不純物イオンの種類等が異なる。
なお、所望の閾値電圧を得るために、図−７（ａ）に示す工程において活性領域を画定した後、チャネル領域に所定濃度の不純物を添加してもよいし、ｎチャネルＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのゲート電極となる領域にそれぞれ適当な不純物を添加してゲート電極の仕事関数を変化させてもよい。これらの不純物の添加はイオン注入法によるのが一般である。
【００６８】
またこれらの応用として、図７（ｂ）に示す第１ポリシリコン層を形成後、同上のｎチャネルＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのゲート電極となる領域にそれぞれ適当な不純物を添加する方法を取ってもよい。
また上記製造方法ではＳｉ基板を用いたＬＯＣＯＳ法によるフィールド酸化膜の形成方法を例示しているが、ＳＴＩ法による素子分離方法によってもアクティブ領域の形成は可能であり、この場合にはフィールド酸化膜の形成が熱酸化膜でなくとも他の種々な絶縁膜の形成方法によっても本特許の適応が可能であることは同業者であれば明らかであり本特許の適応を狭めるものではない。
また半導体基板についてもＳｉ基板に限られるものではなくＳｉＧｅなどのＩＶ−ＩＶ化合物、ＧａＡｓなどのＩＩＩ−Ｖ化合物を用いていも良いし、また能動素子がＭＯＳＦＥＴに限定されるものでも無く、ＨＥＭＴ型、バイポーラ型、ＳＩＴ型等のいかなる能動素子でもよく、これらが形成可能な半導体基板であれば任意に選択が可能である。
【００６９】
さらにＭＯＳＦＥＴ以外の電極の形成についても本方法によるヒューズ素子Ｆ、容量素子Ｃ、抵抗素子Ｒ、による機能素子や配線等の形成方法・材料が任意に適応されることが可能である。
また、必要により、これら機能素子の一部が削除され任意の素子のみの組み合わせによる半導体装置への利用が可能なこともまた同業者によっては明らかなことである。
【００７０】
次に、図７（ｂ）のポリシリコン堆積工程において、基板表面上の全領域に化学気相成長（ＣＶＤ）によりポリシリコン層を堆積する。ポリシリコン層の成長条件は一例として、使用される原料ガスは、ＳｉＨ４（２０％）とＮ２（８０％）との混合ガス、流量は２００ｓｃｃｍ、成長時の圧力は３０Ｐａ、基板温度は６００度である。基板温度を上記温度よりもかなり低くすると、ポリシリコンの代わりにアモルファスシリコンが成長する。この場合、基板温度を上記温度以上まで加熱すると、アモルファスシリコンが結晶化してポリシリコンになる。この様なアモルファスシリコンをそのまま利用しても良いし、これらを結晶化したポリシリコンを用いても良く、選択は任意である。
第１ポリシリコン層の堆積膜厚は任意に選択が可能であるが、望ましくは２０ｎｍから１０００ｎｍの間、さらに望ましくは８０ｎｍから２００nmの間で選択される。引き続き、不純物拡散工程においてこのポリシリコン層に不純物濃度が約１０２０ｃｍ−３程度になるようにリン等の不純物を一様に拡散させる。この条件は１例として、使用される原料ガスは、ＰＯＣＩ３＝５０［１／ｍｉｎ］とＮ２＝７．５［１／ｍｉｎ］、拡散温度は８００度〜９００度程度の温度で達成される。
この拡散工程では高濃度にリンがドープされたシリコン酸化膜が形成されてしまうのでこの酸化膜はバッファードフッ酸等により除去し表面をクリーニングしておく。
【００７１】
そして、ポリシリコン上に高融点金属シリサイド層または金属層もしくは金属合金層を堆積する。
この高融点金属シリサイド層または金属層もしくは金属合金層の堆積工程においては、例えば高融点金属シリサイド層の堆積については、タングステンシリサイド（ＷＳｉｘ）等の高融点金属シリサイドを選択し、ポリシリコン層及び誘電体膜をコンフォーマルに覆う。このＷＳｉｘ膜等は、スパッタリング法またはＣＶＤ法により形成される。
スパッタリングにより形成する場合には、例えばターゲットとしてＷＳｉｘを用いるが、この組成は任意に選択が可能であり形成されるシリサイド膜の特性から組成：ｘは１．５≦ｘ≦３．５、望ましくは２．０≦ｘ≦３．０の中から選択するのが適当である。１例として、ターゲット組成：ＷＳｉ２．７の組成を持つものを用い、ＤＣマグネトロンスパッタリング装置を使用し堆積条件は、圧力８ｍＴｏｒｒ、Ａｒガス流量３０ｓｃｃｍ、基板温度１５０度、投入電力２０００Ｗの条件下で行った。堆積膜厚は任意に選択が可能であるが、望ましくは２５ｎｍから５００ｎｍの間、さらに望ましくは８０ｎｍから２００ｎｍの間で選択される。
【００７２】
ＣＶＤにより形成する場合には、例えば原料ガスとしてタングステンヘキサフルオライド（ＷＦ６）とシラン（ＳｉＨ４）を用い、下記の反応を利用してＷＳｉ２膜を堆積する。このときの化学式は以下に従う。
ＷＦ６＋２ＳｉＨ４→ＷＳｉ２＋６ＨＦ＋Ｈ２
この高融点金属シリサイド層は、ＭｏＳｉｘ、ＴｉＳｉｘ、ＴａＳｉｘなどにより形成されてもよい。この場合のスパッタリング法によればスパッタリングターゲットは各金属シリサイド・その組成を任意に用いることで形成が可能であり、ＣＶＤ法による成膜では各元素の蒸気圧の高いフッ素化合物や有機金属化合物等のソースを用いることで形成される。
【００７３】
また、上述高融点金属シリサイド層の代わりに金属や金属の合金で形成してもよい。またこれら金属や金属の合金については上述の高融点金属シリサイドとして用いた高融点金属：Ｍｏ、Ｔｉ、Ｔａ、Ｗがそのまま利用できる他、Ｃｏ、Ｃｒ、Ｈｆ、Ｉｒ、Ｎｂ、Ｐｔ、Ｚｒ、Ｎｉ等の遷移金属やこれらの任意な選択による合金も利用できる。また、これら遷移金属の方が融点が低いため、ヒューズ素子の切断がより容易になる。
成膜後の熱処理によりポリシリコン層と反応させて金属シリサイドとしてもよい。また金属シリサイドを形成する方法では通常シリサイドプロセスと呼ばれるプロセスを利用して金属シリサイドを形成する方法を用いてもよい。
なお、本明細書中で単に「金属」と表記した場合、金属シリサイドをも含む場合がある。
【００７４】
続いて高融点金属シリサイド層の堆積後、層間絶縁膜の形成前に熱処理を行い、高融点金属シリサイドを用いたポリサイドゲート電極やヒューズ素子の電気抵抗を低減させる。またこの熱処理はその後にこの金属シリサイドに加えられる熱処理、例えば第１層間絶縁膜の形成後の焼き締め熱処理によって金属シリサイドとポリシリコン層との間で剥離が生じるのを防ぐ効果も併せて持っている。
この熱処理は通常の拡散炉を用いても良いし、ＲＴＡによる加熱でもよい。この熱処理温度は８００度〜１１５０度の間で選択され、望ましくは９００度〜１１００度での熱処理を行う。拡散炉の場合には熱処理時間は５ｍｉｎ〜９０ｍｉｎの間で任意に選択が可能であるが、望ましくは１５ｍｉｎ〜３０ｍｉｎ程度である。 ＲＴＡを用いた場合には熱処理時間は１ｓｅｃ〜１２０ｓｅｃの間で任意に選択が可能であるが、望ましくは５ｓｅｃ〜３０ｓｅｃ程度である。ここではＲＴＡ法を用いて、１１００度で１０ｓｅｃの熱処理を行った。
この熱処理工程は、後述のゲート電極のパターニング後に行っても良いし、サイドスペーサの形成と同時に行っても良い。
【００７５】
この熱処理後に、次工程での微細ゲート電極及びヒューズ素子の加工に必要な反射防止膜を成膜しても良い。この反射防止膜の成膜は省略も可能であり図中には示していない。
例えば、ＴｉＮもしくはＴｉＯｘＮ（Ｏ元素の組成ｘは５〜３０ａｔｍ％程度、望ましくは１０〜１５ａｔｍ％）を、膜厚１０ｎｍ〜１００ｎｍ程度、望ましくは３０ｎｍ〜６０ｎｍを堆積する。成膜方法はターゲットにＴｉを用いたＤＣマグネトロンスパッ夕装置を用い、スパッタガスとしてＡｒ、Ｎ２、Ｏ２の混合ガスを用いる反応性スパッタ法により成膜する。この成膜によりゲート電極及びヒューズ素子の表面のシリサイドからの反射光が減少し、フォトリソ工程での微細加工が可能となる。この反射防止膜の成膜は前記熱処理の前に行っても良いし、熱処理工程は次工程での微細ゲート電極及びヒューズ素子の加工後にこの反射防止膜を除去した後で行っても良い。
【００７６】
次に、上記により形成された第１ポリシリコン層、第１金属（金属シリサイド）をパターニングする、具体的には、図７（ｃ）に示すゲート電極等のパターニングを実施する。
まず、最初に高融点金属シリサイド層の表面上にフォトレジストを塗布する。フォトレジストを選択的に露光及び除去しＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、（図中に表記の無い配線Ｍ）が形成される領域にフォトレジストパターンを残す。
ここでは、残されたフォトレジストパターンをエッチングマスクとし、通常のポリサイドエッチングを行う。ポリサイドのエッチング装置としては、例えば住友金属工業株式会社から入手可能なＥＣＲプラズマエッチング装置を用いてエッチングに利用できる。エッチングガスは、Ｃｉ２＋Ｏ２ガスであり、それぞれのガス流量が２５Ｓｃｃｍと１１Ｓｅｅｍである。また、例えば圧力約２ｍＴｏｒｒ、ＲＦ電力４０Ｗ、ＲＦ周波数１３．５６ＭＨｚ、マイクロ波パワー１４００Ｗ、マイクロ波周波数２．４５ＧＨｚ、電極温度１５〜２０度の条件下でエッチングを行う。
【００７７】
この結果、フォトレジストパターンによりマスクされていない高融点シリサイド層とポリシリコン層が選択的にエッチングされＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、配線Ｍが同時に形成される。
ポリサイド及びポリシリコンのエッチング工程の後、高融点金属シリサイド層上のフォトレジストパターンを除去する。図７（ｃ）に示すようにＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、配線Ｍ、に対応する部分ではポリシリコン層の上に金属シリサイド層が形成されたパターンが得られる(一般にこの構造はポリサイドと総称されるので以下、ポリサイド層もしくはポリサイド電極と省略して呼ぶ)。
【００７８】
次に、上記によりパターニングで残されたＭＯＳＦＥＴのゲート電極をマスクとして、活性化領域にＬＤＤ構造の拡散層を形成する。
活性化領域ではここで形成されたポリサイド層を持つＭＯＳＦＥＴのゲート電極をマスクとして自己整合的に、ＬＤＤ構造を形成するためのn型イオンの注入を行う。図７（ｄ）中には、nチャネル型のＬＤＤ構造のＭＯＳＦＥＴの製造方法を図示しているが、ｐチャネル型のＭＯＳＦＥＴの製造ももちろん可能で、フォトリソ工程でのレジストをマスクとしてn型イオンの注入とｐ型イオンの注入をそれぞれ別領域に打ち分けることが可能である。
しかし、この場合のｐ型イオンの注入においてはｐチャネル型のＭＯＳＦＥＴが形成される活性化領域以外の各種素子や配線へのｐ型イオンの注入は避けられるべきである。ＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆのポリサイド層のシート抵抗が、そこにあらかじめドーピングされているｎ型イオン（一般にリン）とは逆導電型のｐ型イオン（一般にボロン）の注入によって微妙に変化するためである。
【００７９】
図７（ｄ）中には図示されていないが、ｎ型イオンの注入は特にマスク層を用いないでウェハー前面に打ち込みが行われるためヒューズ素子上にもｎ型イオンの注入が行われている。これにより若干でその効果はほとんど見られないのであるがヒューズ素子の抵抗値を減少させることが出来る。この抵抗減少の効果は、ある一定の駆動能力のＭＯＳＦＥＴをヒューズ素子切断用に用いた場合には、ヒューズ素子の抵抗値の低減によってそこに流すことの出来る電流量を増加させることが出来るのでよりヒューズ素子の切断が容易となるためである。
p型イオンの注入に際しては、フォトリソ工程を利用してｐチャネル型のＭＯＳＦＥＴを形成する活性化領域のみを窓開けしたレジストパターニングで、不要な部分へのｐ型イオンの注入がされない様にする（図７（ｄ）中では図示省略）。
この様にｐ型イオンの注入はマスク層を用いて限定的に行われるため、Ｐチャネル型のＭＯＳＦＥＴのＬＤＤ部分では事前に打ち込まれたｎ型イオンの注入量を打ち消すようにｐ型イオンの注入量を設定すればよい。
【００８０】
次に、高濃度のソース、ドレイン領域拡散層を形成する。ここでは、ＬＤＤ構造を自己整合的に完成させるためのサイドウォールを形成した後、図７（ｄ）に示す工程によって同じＭＯＳＦＥＴ部分へのパターニングとイオン注入を行い高濃度のソース・ドレイン領域を形成する。サイドウォールスペーサは、ＣＶＤによる絶縁膜の堆積とリアクティブイオンエッチング（ＲＩＥ）を用いて形成するが、このＬＤＤ構造を形成するためのＣＶＤ膜のエッチバック工程（サイドウォールスペーサ形成）がある場合には、抵抗素子として作用するポリシリコン層の表面がわずかに削られ、抵抗値にばらつきが生ずる場合がある。
しかし、反射防止膜の膜材料・膜厚を適切に選択することにより、反射防止膜をエッチング保護膜として活用することができ、高精度の抵抗素子を容易に形成することが可能になる。エッチング保護膜として用いた反射防止膜はサイドウォールスペーサを形成後は選択的エッチングによって除去される。特に除去しなければならないものではなく、シリサイド膜厚に比較して十分薄いためこの一部として残しても以後の半導体製造工程に支障が生ずることはない。
【００８１】
図７（ｄ）と同じ理由で、ＣＭＯＳの回路構成をとる場合にはｐ型イオンが高濃度ソース／ドレイン形成のためにイオン注入されるが、略同一の手法によってレジストパターニングで不要な部分へのｐ型イオンの注入がされない様にする。この理由も前記の通りであり、高濃度のイオン注入が行われるためシリサイド膜のシート抵抗ヘの影響はより大きい。
また、ソース及びドレイン領域形成のためのイオン注入前、もしくは後に通称シリサイドプロセスと呼ばれる半導体製造プロセスを用いた金属シリサイドの形成工程を導入することも可能である。この場合は、上記したポリサイド成膜プロセスではそのままでも変形シリサイドプロセスとして利用が可能であるし、ポリサイド成膜上のシリサイド膜厚を薄くしても良いし、通常のシリサイドプロセスの様にポリシリコンのみの成膜としてももちろん良い。
【００８２】
図７（ｂ）におけるポリサイド成膜プロセスではそのままで変形サリサイド／ＳＡＬＩＣＩＤＥプロセスとして利用した場合には、拡散層部分やポリサイド膜の上にシリサイドプロセスにより利用される金属（一般にはＴｉやＣｏやＮｉ、ＴｉＣｏ合金が用いられる）によるがＴｉＳｉｘやＣｏＳｉｘなどの反応膜が成膜される。このシリサイド層上の反応膜はあらかじめ成膜されている下層のシリサイドからのＳｉの供給が極少ないためほとんど成膜されないかもしくは極薄い膜となっている。このためヒューズ素子に用いるポリサイド膜もそのシート抵抗の変化は少ないため特に大きな変更は不要であり、電器パルスによる切断特性もほとんど変化が見られない。
この方法でシリサイドプロセスを用いるメリットは、拡散層のシート抵抗が小さくなるためＭＯＳトランジスタの駆動能力が大きくなり、同じサイズのトランジスタから同じ抵抗のヒューズ素子に対してより大きな電気パルスが印加できるようになることである。
【００８３】
一方、図７（ｂ）におけるポリサイド成膜プロセスをポリシリコンのみが成膜されシリサイドは省略された形で、通常のサリサイドプロセスの適応が行われた場合には、前述と同じくＴｉＳｉｘやＣｏＳｉｘなどのシリサイドの反応膜が拡散層部分やポリサイド膜の上に形成される。この場合には成膜されたシリサイド膜とその下層のポリシリコン膜との積層によるポリサイド構造となっているがポリシリコン層の上に成膜された金属がその下のポリシリコン層からＳｉを奪って反応しシリサイドが形成されるため、(２)の通常方法によるシリサイド膜とは全体膜厚やシート抵抗が若干異なっている。
もちろんこれらの反応前の成膜厚や反応温度で調整してヒューズ素子に用いるシリサイド層のシート抵抗を合わせこむことも可能であるし、異なったシート抵抗であっても切断側のトランジスタの駆動能力の調節やヒューズ素子の抵抗に合わせた電気パルスの持っているパワーの調節で問題なく適応が可能である。
この様なサリサイドプロセスの本発明への応用についても、本特許の請求の範囲内で形成が可能であることは同業者であれば自明のことである。
【００８４】
続いて、第１層間絶縁膜・コンタクトホール・コンタクトホールの埋め込み（ｗプラグ）の形成を行う。
ここでは、ＭＯＳ型トランジスタ、ヒューズ素子等を覆って、第１層間絶縁膜としてＰＳＧ（リンケイ酸ガラス）及もしくはＢＰＳＧ（ボロン・リンケイ酸ガラス）を堆積し、もしくはこの２種の膜をこの順で成膜して０．６μｍ〜０．８μｍ程度の厚さを有する層間絶縁膜を形成する。そして、周知のフォトリソグラフィ及びドライエッチング処理によりこの層間絶縁膜にコンタクトホールをそれぞれソース領域及びドレイン領域、等の基板上の拡散領域及びＭＯＳトランジスタのゲート電極、ヒューズ素子、ポリサイド配線（図示しない）の各部分に達するように形成する。
【００８５】
また、第１層間絶縁膜表面の平坦化を達成するために必要に応じてＣＭＰ処理を行いその絶縁膜表面を平坦・平滑にしても良い。このように平滑化された膜上にヒューズ素子が形成された場合には、下地形状による凹凸の影響でヒューズ素子の切断特性のバラツキが減少される効果がある。さらにはコンタクトホールやヒューズ素子・配線等の微細加工にとってもこの平坦化は有利である（レジストの薄膜化による微細加工の容易化、露光マージンの増加、エッチングばらつきの減少等の効果あり）。
【００８６】
ＣＭＰ工程を行う場合には被研磨膜となる前記ＢＰＳＧ膜はＣＭＰによって研磨されても下地のＰＳＧ膜が表出しないように十分な膜厚を持って成膜されることが望ましい。こうすることでＬＯＣＯＳ酸化膜等の凸部上に形成されたポリサイドの表面がＣＭＰによる研磨で表出されることが無く、上層の配線やヒューズ素子との間のショートや相関膜の薄いことによる寄生容量等の問題が無くなる。またＰＳＧ膜が表出しないことでＣＭＰ研磨時にＰＳＧとＢＰＳＧ膜の研磨レートの違いによるＰＳＧ膜の膜減り、さらにはＣＭＰ研磨後のスラリー除去のための薬液洗浄時にＢＰＳＧとＰＳＧとのエッチングレートの違いによるＰＳＧ膜の膜減り防止が計られる。
ＣＭＰ後に最終的に残される第１層間絶縁膜の最小膜厚がゼロとなりＳＰＳＧ膜が表出しないように条件を設定した場合、ＣＭＰ処理条件の１例としてはＰＳＧ膜の成膜厚＝１００ｎｍ、ＢＰＳＧ膜の成膜厚＝９００ｎｍ、ＣＭＰ研磨量＝４００ｎｍとすることが出来る。この条件下では下地の段差形状によるが、Ｗｅｌｌ段差やＬＯＣＯＳ等による下地凸部上のＢＰＳＧ膜の最小膜厚は１００〜２００ｎｍ程度となっている。
この工程に引き続きコンタクトホールの形成を行うが。この工程では周知のフォトリソグラフィ処理及びドライエッチング処理方法を用いて微細コンタクトホールの加工が完成される。
【００８７】
続いてコンタクトホールの内部及び層間絶縁膜を覆ってＴｉＮｘ、ＴｉＯｘＮｙ（以後、ＴｉＯＮと略記する。）、Ｔｉなどを含む密着層をスパッタ法又はＣＶＤ法等により形成する。
例えば、密着眉は、５〜５０（好ましくは２０）nmの厚さのＴｉ膜を堆積した後、Ｔｉの上に５０〜２００（好ましくは１００）ｎｍの厚さのＴｉＮ膜を堆積し形成する。ＴｉＮ膜の代りにＴｉＯＮ膜（Ｏ元素の組成ｘは５〜３０ａｔｍ％程度、望ましくは１０〜１５ ａｔｍ％）を用いてもよい。
Ｔｉ膜は、スパッタ法により堆積することができ成膜条件は、一例として、ターゲットにＴｉを用い基板温度：１５０℃、Ａｒ流量：１５ｓｃｃｍ、圧力：４ｍＴｏｒｒ、スパッタリングパワー：１１５０Ｗとすることができる。Ｔｉ膜の堆積には、コリメートスパッタ法又はロングスロースパッタ法を用いるのが好ましい。このような方法を用いると、微細なコンタクトホールの底部で十分なＴｉ膜厚を得ることができるので低抵抗なコンタクトを形成するのに好適である。また、Ｔｉ膜の成膜に対してＣＶＤ法を用いれば理想的な被覆性を持ったＴｉ膜を形成可能である。
【００８８】
この密着層の材料としては、上記したものに限らず、ＴｉＷ等の高融点金属の合金、ＴｉＳｉｘなどの金属シリサイド、金属シリサイド゛とＴｉＮｘなどの金属窒化物（もしくは窒化酸化物）との積層、Ｔａ／ＴａＮｘなどの高融点金属とその窒化物（窒化酸化物又はホウ化物）との積層等を用いてもよい。
ＴｉＮｘ膜またはＴｉＯｘＮｙ膜はスパッタ法により堆積することができ成膜条件は、ＴｉＮ膜形成の一例として、ターゲットにＴｉを用い基板温度：１５０度、Ａｒ／Ｎ２流量：４０／８５ｓｃｃｍ、圧力：４ｍＴｏｒｒ、スパッタリングパワー：１１００Ｗとするごとができる。 ＴｉＮ膜の堆積にも、コリメートスパッタ法又はロングスロースパッタ法を用いることが出来、微細なコンタクトホールの底部で十分なＴｉＮ（ＴｉＯＮ）膜厚を得ることができるので高性能なバリア膜を形成するのに好適である。
ＴｉＯＮ膜の形成には上記ＴｉＮ膜形成条件のＡｒ／Ｎ２流量を、Ａｒ／Ｎ２／Ｏ２流量：３０／１０／８５ｓｃｃｍとすることで同様の手法・条件によって形成することができる。
上記のターゲットのＴｉを例えばTaに置き換えることで、高融点金属膜（例えばＴａ）とその窒化膜もしくは窒化酸化膜（例えばＴａＮｘ、ＴａＯｘＮｙ）を同様の手法・条件にて形成が可能である。
【００８９】
密着層を形成した後、密着層の耐熱性及びバリア性を向上させるために、Ｎ２雰囲気中で５００−８００度の基板温度にて１０−６０秒間の高速熱処理（ランプアニールのようなＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ処理を行ってもよい。
この後、コンタクトホールの内部及び密着層を覆ってＷ等のプラグ材料からなる導電材層をＣＶＤ法で形成する。導電材層の厚さは、コンタクトホールが導電材で埋まるように選択される。すなわち、埋めたいコンタクトホールの直径の１／２以上の膜厚が選定され、一例としてコンタクトホール直径が０．５０μｍ程度の場合にはその半径の１．２〜２．０倍程度の膜厚が選択され成膜厚＝３００〜５００ｎｍ（好ましくは同１．４倍〜１．６倍：同３５０〜４００ｎｍ）が選定される。ここで堆積される導電材層の厚さが薄いほど成膜装置及びその後のエッチバックの負荷が少なくて済むためホール半径にできるだけ近い膜厚とすることが好ましい。
【００９０】
導電材層の材料としては、ＷＦ６等の蒸気圧の高い化合物を持つ金属種が選択される。一例としてＷをＣＶＤ法により堆積する場合、核成長条件を基板温度：４３０度、ガス流量：ＷＦ６／ＳｉＨ４＝７〜２０／４ｓｃｃｍ、圧力：４Ｔｏｒｒ、時間：３０〜５０ｓｅｃとし、成膜条件は基板温度：４５０度、ガス流量：ＷＦ６／Ｈ２／Ａｒ＝８０／７２０ｓｅｅｍ、圧力：５０〜８０Ｔｏｒｒ、成膜速度：０．３〜０．５μｍ／ｍｉｎとすることができる。
続いて導電材層の異方性エッチバック処理により導電材層をエッチングして、コンタクトホール内にのみ導電材層を残す。このエッチバック処理は、密着層が露呈するまで導電材層を次に示す異方性エッチング条件にてドライエッチングする。このときのドライエッチングを一例として有磁場マイクロ波プラズマエッチャーを用いて行う場合のエッチング条件はガス流量：ＳＦ６＝１４０ｓｃｃｍ、高周波バイアス電力：２００Ｗ、圧力：２７０Ｐａ、基板温度３０度とすることができる。
Ｗのエッチング終点の検出は、Ｆ+の発光強度（波長７０４ｎｍ）をモニターし、Ｆ+の発光強度が増大してくる所（発光強度の微分が大きくなる時）を検出することにより行うことができる。なお、このエッチングは、層間絶縁膜上で密着層が除去されて絶縁膜が露呈するまで行うようにしてもよい。
【００９１】
上記した方法の他に密着層及び配線層及びコンタクトプラグをダマシン法デュアルマシン（周知の方法）に用いて形成することも可能で、その場合に密着層及びコンタクトプラグをスパッタ法又はＣＶＤ法、もしくはメッキ法等により形成しＣＭＰ法によって不要な部分の前記密着層・プラグ材料を除去することで前述同様のコンタクト埋め込みプラグを形成することができる。
このダマシン法の場合のコンタクトプラグ材料としては前述のＷ等の高融点金属に替えて、Ａｌ又はＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等のＡｌ合金やＣｕはＣｕ−ｃｒ、Ｃｕ−Ｚｒ、Ｃｕ−Ａｇ、Ｃｕ−ＰｄなどのＣｕ合金等の導電材料を形成し用いることができる。必要に応じてＣＭＰの前工程として密着層及びコンタクトプラグが成膜された段階で真空中で加熱し、リフロー処理を行な埋め込み・平坦化を促進しても良い。
【００９２】
このときの成膜条件は、一例として、コンタクトメタル／バリアメタルは前述のＷ−プラグの場合と同様としこの上にＡｌ−Ｓｉ合金をターゲットとして基板温度：２００度、Ａｒ流量：３３ｓｃｃｍ、圧力：２ｍＴｏｒｒ，スパッタリングパワー：９００Ｗとすることができる。このようにしてプラグ材層を形成した後、基板を真空中に保持したまま４００〜５５０度に加熟しリフロー処理を行うことでコンタクトホールの埋め込みが完了する。
プラグ材料として、Ｃｕ又はＣｕ合金（Ｃｕ−ｃｒ、Ｃｕ−Ｚｒ、Ｃｕ−Ｐｄなど）を用いてもよく、この場合にはスパッタリング時のターゲットをＣｕ又はＣｕ合金に置き換えるだけである。この様なＣｕやＣｕ合金はメッキ法によっても成膜が可能である。
【００９３】
第２ポリシリコン層、第２金属層（金属シリサイド）の形成とパターニングについて説明する。ここでは、第１層間絶縁膜及びコンタクトプラグ上にヒューズ素子・配線となる第２ポリシリコン層および第２金属層（金属シリサイド）を形成しパターニングする。
この工程でのポリシリコン堆積工程においては上記した図７（ｂ）（ｃ）で示した製造工程・条件が略そのまま適応することが可能であるため、詳しい説明は省略する。
【００９４】
まず、第２ポリシリコン層、第２金属層（金属シリサイド）の成膜とその構造について説明する。ヒューズ素子の特性によっては、第２ポリシリコン層のみ、もしくは第２金属層（金属シリサイド層）のみによってヒューズ素子は配線を形成しても良い。第２ポリシリコン層のみの場合にはヒューズ素子や配線層の抵抗は上昇するがその膜厚は薄くすることが可能であり、第n層にヒューズ素子を重ねて形成するような場合に有利となる。
第２金属層（金属シリサイド）のみにより形成する場合も第２ポリシリコン層のみでヒューズ素子を形成する場合と同じく薄くすることが可能で、さらにはヒューズ素子や配線自身の抵抗を低下させることが可能である。ヒューズ素子の抵抗が小さいということは切断電流を流すためのＴｒの駆動能力を小さくすることができるので集積度向上、消費電力の低下にとって有利である。
【００９５】
さらには第２ポリシリコン層と第２金属層（金属シリサイド層）の成膜順を逆にして形成し、２金属層（金属シリサイド層）の上に第２ポリシリコン層を成膜するようにしても良い。こうすることで下地のコンタクト埋め込みプラグとの接触抵抗を低減させることが可能となり、ヒューズ素子と切断用Ｔｒとの間の配線抵抗が一段と低抵抗化できる。
また、第２ポリシリコン層を金属層（金属シリサイド層）でサンドイッチした３層構造を用いることも出来る。この場合には、ポリシリコンの膜厚はほぼ同じとして、上下の金属層はそれぞれ約１／２の厚さにすることでヒューズ抵抗を一定にして膜厚（段差）を増加させることが無い。
またこの用にすると下地のコンタクト埋め込みプラグとの接触抵抗の低減だけでなく、上方のスルーホールの埋め込みプラグとの接触抵抗も低減することが可能となる。
【００９６】
第２ポリシリコン層と第２高融点金属シリサイド層（または金属層、金属合金層）の堆積膜厚はヒューズ素子の所望の切断特性に応じて任意に選択が可能である。第２ポリシリコン層の堆積膜厚はそのシート抵抗値：ヒューズ素子に加工した時の素子抵抗と切断特性の関係から、望ましくは５０ｎｍから５００ｎｍの間、さらに望ましくは１００ｎｍから３００ｎｍの間で選択されるのが好ましい。
このポリシリコン上（もしくは下層）に成膜される第２高融点金属シリサイド層または金属層もしくは金属合金層も同様の理由から、その堆積膜厚は望ましくは５０ｎｍから５００ｎｍの間、さらに望ましくは１００ｎｍから３００ｎｍの間で選択されるのが好ましく、切断用Ｔｒの駆動能力との関係においてヒューズ素子の抵抗値の上昇が許されるのであれば高融点金属シリサイド層の膜厚はポリシリコンよりも薄いほうが好ましい。高融点金属シリサイド層はポリシリコンよりもその融点が圧倒的に高く熱ストレスによる切断が難しいためである。
尚、サンドイッチ構造をとる場合には上下の膜厚の合計膜厚がこの値となるように設定する。
【００９７】
この第２高融点金属シリサイド層または金属層もしくは金属合金層の堆積工程においては、例えば高融点金属シリサイド層の堆積については、ＷＳｉｘやＴｉＳｉｘ、 ＴａＳｉｘ、 ＭｏＳｉｘなどの高融点金属シリサイドやさらに、ＮｉＳｉｘ、ＣｏＳｉｘ、ＣｒＳｉｘなどの遷移金属類等も選択することができる。この高融点金属やそのシリサイド膜等はスパッタリング法またはＣＶＤ法により形成される。
スパッタリングにより形成する場合には、例えばターゲットとしてＷＳｉｘを用いるが、この組成は任意に選択が可能であり形成されるシリサイド膜の特性から組成：ｘは１．５≦ｘ≦３．５、望ましくは２．０≦ｘ≦３．０の中から選択するのが適当である。ここでは、例えばＷＳｉ２．７の組成を持つものを用いる（膜条件は上記した図７（ｂ）と同様であるため省略する）。
【００９８】
また、上記した高融点金属シリサイド層の代わりに金属や金属の合金で形成してもよい。またこれら金属や金属の合金については上述の高融点金属シリサイドとして用いた高融点金属：Ｍｏ、Ｔｉ、Ｔａ、Ｗがそのまま利用できる他、Ｃｏ、ｃｒ、Ｈｆ、Ｉｒ、Ｎｂ、Ｐｔ、Ｚｒ、Ｎｉ等の遷移金属やこれらの任意な選択による合金も利用できる。成膜後の熱処理によりポリシリコン層と反応させて金属シリサイドとしてもよい。なお、本明細書中で単に「金属」と表記した場合、金属シリサイドをも含む場合がある。
【００９９】
次に、ポリサイド膜成膜後の熱処理について説明する。高融点金属シリサイド層の堆積後、層間絶縁膜の形成前に熱処理を行い、高融点金属シリサイドを用いたポリサイドゲート電極やヒューズ素子の電気抵抗を低減させる。またこの熱処理はその後にこの金属シリサイドに加えられる熱処理、例えば第1層間絶縁膜の形成後の焼き締め熱処理によって金属シリサイドとポリシリコン層との間で剥離が生じるのを防ぐ効果も併せて特っている。
この熱処理は通常の拡散炉を用いても良いし、ＲＴＡによる加熱でもよい。例えば、ＲＴＡ法を用いて、９５０，１０００，１０５０，１１００、１１５０度で各１０ｓｅｃの熱処理を行った場合について、ヒューズ素子の初期抵抗（平均）とその切断特性：つまり１００％ヒューズ素子を切断するために必要な切断電流（以下単に切断電流と表記）の結果を以下の表に示した。この表中では、９５０度の結果を１００として他の条件の結果をその相対値として比較評価できるように表記した。
【０１００】
【表２】
2006286858.tif 000004
【０１０１】
この結果より、ＲＴＡ温度が低いほど形成されたシリサイド薄膜によるヒューズ素子の初期抵抗値は上昇しているが、このヒューズ素子に対して同じＬＳＩ電源電圧＝５Ｖで駆動されたＭＯＳ−Ｔｒによる切断電流を用いて切断特性を評価したところ、より小さな切断電流で切断が可能となっていることが分かった。ＲＴＡ温度によるヒューズ素子の平均の初期抵抗と切断電流の相対比較を以下の表に示す。
上記した表からはヒューズ素子の平均抵抗は１１００度から９００度に掛けて温度が低下するほどヒューズ素子抵抗はほぼリニアに増加している。逆にヒューズ素子を切断するために必要な切断電流は１１００度から９５０度までは減少傾向を示すが９５０度から９００度ではその傾向が鈍化しＲＴＡ温度を減少しても切断電流の減少傾向は少なくなっている。さらに９００度以下ではこの切断電流の減少傾向が一段と鈍化することが推測される。
【０１０２】
また、ヒューズ素子の平均抵抗が上昇すると切断電流を流すためのＴｒに対しては負荷抵抗が上昇することになるので、ヒューズ素子の切断に必要な切断電流が流せなくなることも理解される。同じ駆動能力（同規模のＴｒサイズ）のＭＯＳ−Ｔｒを用いた場合にはヒューズ素子の初期抵抗は小さいほど有利である。
しかしながら、同じ電源電圧＝５Ｖで駆動されたＭＯＳ−Ｔｒによればより小さな切断電流で切断が可能ということは必要とされるＭＯＳ−Ｔｒのサイズが小さくできるというメリットが有り、集積回路の更なる高集積化・低コスト化にとって好ましい。
一方、１ｓｔＩ／Ｉの形成までの温度処理においてＴｒの拡散処理によるＴｒ特性がほとんど決定されており、この後に行われる温度処理は極力小さい温度が好ましい。特に１０００度を越えての温度処理はこのヒューズ素子のアニール前までに形成されたＴｒの拡散層の不純物分布を決定的に崩してしまうため良好なＴｒ特性を維持できない。このようなＴｒ特性側からの限定条件によるとＲＴＡ温度については９５０度以下が好ましい。
【０１０３】
以上のように、ヒューズ素子の初期抵抗値、切断電流、Ｔｒ形成後の熱処理条件を考慮すると、ＲＴＡによる熱処理は９５０度以下が好ましいことが理解される。 ＲＴＡによる金属シリサイド膜の熱処理の効果を考えるとこの熱処理温度は６００度〜９５０度の間で選択され、焼き締めによるはがれ防止効果を考慮すれば８００度〜９５０度での熱処理を行うのが好ましい。 ＲＴＡを用いた場合には熱処理時間は１ｓｅｃ〜１２０ｓｅｃの間で任意に選択が可能であるが、望ましくは５ｓｅｃ〜３０ｓｅｃ程度とする、ここでは１０ｓｅｃとした。
また、遷移金属やそのシリサイドを用いた場合には、この熱処理温度をさらに低下させることが可能となり、ＲＴＡ条件は、４００〜８００℃、望ましくは４５０〜６００℃、処理時間は１〜１２０ｓｅｃ、望ましくは５〜３０ｓｅｃ程度とすることが可能となる。例えば、ＣｏＳｉ２を用いた場合、５５０℃、１０ｓｅｃでもよい。
拡散炉を用いた場合にもＲＴＡと同様の条件が設定されることは周知であり、例えばこの熱処理温度は６００度〜９５０度の間で選択され、焼き締めによるはがれ防止効果を考慮すれば８００度〜９５０度での熱処理を行うのが好ましく、その熱処理時間は５ｍｉｎ〜９０ｍｉｎの間で任意に選択が可能であるが、望ましくは１５ｍｉｎ〜３０ｍｉｎ程度である。同様に、遷移金属では低温化が可能で、４００〜８００℃、５〜３０ｍｉｎ、望ましくは４５０〜６００℃、５〜１０ｍｉｎとすることができる。
上記した熱処理工程は、後述のゲート電極のパターニング後に行っても良いし、サイドスペーサ用の酸化膜の成膜の後、もしくはサイドスペーサ形成の後に行っても良い。
【０１０４】
この熱処理の前、もしくは後に、パターニング工程での微細寸法を持つヒューズ素子の加工に必要な反射防止膜を成膜しても良い。この反射防止膜の省略も可能であり図中に示していない。
この反射防止膜は、例えばＴｉＮもしくはＴｉＯｘＮ（Ｏ元素の組成ｘは５〜３０ａｔｍ％）を膜厚１０ｎｍ〜１００ｎｍ程度、望ましくは３０ｎｍ〜６０ｎｍを推積する。成膜方法はターゲットにＴｉを用いたＤＣマグネトロンスパッタ装置を用い、スパッタガスとしてＡｒ、Ｎ２、Ｏ２の混合ガスを用いる反応性スパッタ法により成膜する（成膜条件は既に説明済みのものと同等）。
なお、シリサイドに用いるだけでなく、金属層の形成後シリサイド化反応を行う前に、ＴｉＮやＴｉＯＮ膜を形成してから熱処理をしてシリサイド化を行ってもよい。
この反射防止膜の成膜によりヒューズ素子の表面のシリサイドからの反射光が減少し、フォトリソ工程での微細加工が可能となる。またこの反射防止膜はヒューズ素子のパターニング後にエッチング除去されても良い。この反射防止膜の除去によってヒューズ素子の切断特性が安定化され、併せて切断電流も減少することができる。
【０１０５】
次に、サイドスペーサの形成と第２層間絶縁膜の形成について説明する。最初にサイドスペーサの形成について説明する。
ここでは、ヒューズ素子等を覆ってサイドスペーサとなる絶縁膜を成膜し、この後異方性エッチングにより前記絶縁膜の平坦部を除去することによって、ヒューズ素子の側壁にテーパ形状を持った絶縁膜によるサイドスペーサを形成することができる。このサイドスペーサの幅がヒューズ発熱部からのSＯＧの距離を決定するので膜厚が厚いほど遮温効果は大きいが、あまり厚くなると成膜・ドライエッチングでの工程負荷が増えるので、膜厚は１５０〜７００ｎｍで選択され、望ましくは膜厚２００〜５００ｎｍの条件内で選択するのが好ましい。
【０１０６】
コンフォーマルなカバレッジを示す絶縁膜の方がサイドスペーサを厚く残すのに有利であり、このような膜の形成方法としてはＬＰ−ＴＥＯＳ、ＰＬ−ＴＥＯＳなどの絶縁膜形成方法が、また膜種としては酸化膜、窒化膜や酸化窒化膜等が利用出来る。さらにＦ素含有絶縁膜（酸化膜，酸化窒化膜）やバイアスＣＶＤ絶縁膜も同様に利用が可能である。
サイドスペーサを形成するための膜種は任意に選定が可能であり、第１層間絶縁膜表面の絶縁膜に対してこのサイドスペーサの膜種を異ならせることはエッチング特性の違いによるサイドスペーサエッチ時の選択性を向上させる効果がある。
【０１０７】
ＬＰ−ＴＥＯＳ酸化膜（ＴＥＯＳ：Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ〔Ｓｉ（ＯＣ２Ｈ５）４〕）を成膜する場合の成膜条件は、１例として、基板温度７００℃、原料ガス：ＴＥＯＳ／０２＝６０／０〜５ｃｃｍ、反応室内圧力：０．２５Ｔｏｒｒであり、成膜厚＝３５０ｎｍとすることが出来る。窒化膜を成膜する場合には同じ装置を利用することが可能で、この場合には原料ガス系をＳｉＨ２Ｃｉ２／ＮＨ３（ＮＨ３＋Ｎ２）＝４０／４００ｃｃｍとして選択すればよい。
この絶縁膜をＰＬ−ＴＥＯＳ酸化膜により成膜する場合には、１例として基板温度：４００度、原料ガス：ＴＥＯＳ（液体として供給：１．８ｃｃ／ｍｉｎ）＋Ｏ２（８０００ｓｃｃｍ）、反応室内圧力；２．５Ｔｏｒｒ、プラズマパワー：１０００Ｗ、成膜厚＝４５０ｎｍとすることが出来る。窒化酸化膜を成膜する場合には同じ装置を利用することが可能で、この場合には原料ガス系をＴＥＯＳ（ｌｉｑ：１．８ｃｃ／ｍｉｎ）＋Ｏ２又はＮ２（８０００−ｘｓｃｃｍ）：ここでｘ＝０〜５０００ｓｃｃｍ、として選択すればよい。
【０１０８】
このようにして成膜された絶縁膜を異方性エッチングしヒューズ素子の側壁にサイドスペーサを形成する。絶縁膜のエッチングは１例として、平行平板型プラズマエッチャーをもちいてエッチング条件は、ＣＨＦ３／Ｏ２／Ｈｅ＝２７／４／８８ｓｃｃｍ、圧力２Ｔｏｒｒ、ＲＦパワー４５０Ｗとすることが出来る。エッチング量（時間）は平坦部の酸化膜がほぼ無くなり、側壁に酸化膜によるサイドスペーサが形成されるように選択される。
またこのエッチングでは図示していないが、過剰なオーバーエッチングにより平坦部の絶縁膜がエッチングされ段差が大きくならないために平坦部の酸化膜を残してエッチングすることが望ましい。
一方、上述の窒化膜を用いた場合のエッチングは１例として、平行平板型プラズマエッチャーをもちいエッチング条件は、圧力：０．１Ｔｏｒｒ、ＲＦパワー４００Ｗとすることが出来る。前述と同様にエッチング量は平坦部の膜厚がほとんど無くなり側壁にサイドスペーサが形成される条件で設定し、もしくは平坦部に絶縁膜を残してエッチングをストップするのが好ましい。
【０１０９】
次に、絶縁膜−１の形成について説明する。このようにして形成されたサイドスペーサ上には再び絶縁膜−１（酸化膜もしくは酸化窒化膜、Ｆ含有絶縁膜）が成膜される。この膜厚はヒューズ発熱部からのＳＯＧの距離を決定するため膜厚が厚いほど遮温効果は大きくなり好ましいが、あまり厚くなると成膜時の工程負荷が増えさらに層間絶縁膜厚が増加してホールが深くなりドライエッチングの負荷増加、プラグ抵抗の増加等の問題が顕在化するので、膜厚は１５０〜８００ｎｍで選択され、望ましくは膜厚２５０〜５００ｎｍの条件内で選択するのが望ましい。
絶縁膜−1の成膜は上記した絶縁膜（ＬＰ−ＴＥＯＳ酸化膜、窒化膜、ＰＬ−ＴＥＯＳ酸化膜、窒化酸化膜、Ｆ素含有絶縁膜、バイアスＣＶＤ絶縁膜等々）のいずれも選択が可能であるので同膜種についての記述は省略する。
【０１１０】
絶縁膜の成膜条件は一例として、プラズマCVD法等によりシリコン酸化膜を形成する場合には、基板温度：４００度、原料ガス：ＳｉＨ４／Ｎ２０／Ｎ２＝２４０／５０００／２８００ｓｃｃｍ、反応室内圧力：２．２Ｔｏｒｒであり、成膜厚＝３００ｎｍとすることが出来る。
尚、ここで前述のＬＰ−ＴＥＯＳ酸化膜、窒化膜、ｐ１−ＴＥＯＳ酸化膜、窒化酸化膜等の成膜を同程度の膜厚で成膜しても良い。
さらにはＦ素含有酸化膜を成膜しても良く、この時の成膜条件の1例としては基板温度：４５０度、原料ガス：ＴＥＯＳ／Ｏ２／Ｃ２Ｆ６＝５０／２５０／２５０ｃｃｍ、反応室内圧力；３．０Ｔｏｒｒ、プラズマパワー：６００Ｗとすることが出来る。
【０１１１】
次に、ＳＯＧ膜の形成について説明する。ここでは、上記した絶縁膜を覆って塗布絶縁膜を成膜する。本発明によるヒューズ素子のカバー膜構造を用いた場合には上記したようにヒューズ切断時の発熱に対する遮温効果が高いため、塗布絶縁膜には無機系ＳＯＧ、有機系ＳＯＧ、ＨＳＱ（水素シルセスキオキサン）ＲＳＱ（有機化シルセルスキオンサン）等の塗布樹脂膜材料が任意に選択可能となる。特に有機化合物を含む塗布樹脂膜においては耐熱性が低いためヒューズの発熱による膜応力変化、説ガス、膜質変化等の信頼性上の問題もより深刻となるので、本発明による手法の応用は好都合となる。
塗布絶縁膜の成膜条件は一例として、ＨＳＱ樹脂膜を用いた場合には、水素シルセスキオキサン樹脂をＭＩＢＫに溶解した溶液をスピンコートにより塗布し膜厚＝３００〜７００ｎｍの範囲で任意の膜厚に成膜可能であるが、好ましくは３５０〜５５０ｎｍであり、ここでは４５０ｎｍとした。
【０１１２】
この樹脂膜を塗布した基板を不活性ガス雰囲気中で比較的低温で熱処理することにより溶剤を除去するとともに前記樹脂膜をプレセラミック状の酸化シリコン膜とする。この熱処理条件は1例として不活性ガスＮ２ガスを用い、１５０度以上３５０度未満の温度で１〜６０分間熱処理を行う。例えばこの熱処理を多段ステップにしても良く、この熱処理条件の１例としてはＮ２ガス雰囲気中でホットプレートを用い１５０度、１分間＋２００度、１分間＋３００度、１分間のベーク熱処理をする。
次にこのプレセラミック状の水素シルセスキオキサン膜をセラミック状の酸化シリコン膜にするための熱処理を行う。例えばＮ２ガス等の不活性ガス雰囲気中で３５０度〜５５０度で５〜１２０分間の熱処理を行う。このガス雰囲気は酸化性ガス雰囲気中であっても良いし、不活性ガスと酸化性ガスとの混合ガスであっても良い。この熱処理条件の１例としては、Ｎ２ガス雰囲気中で４００度、１０分間の熱処理を行った。
【０１１３】
また、有機ＳＯＧを用いた場合の塗布・熱処理の１例としては、３００ｎｍの膜厚で塗布し、Ｎ２ガス雰囲気中でホットプレートを用い１５０度、１分間＋２００度、１分間＋２５０度、１分間のベーク熱処理をし、続いてアニール炉を用いてＮ２ガス雰囲気中で４００度、３０分間の熱処理を行う。無機ＳＯＧの場合にも同じ装置で同じガス雰囲気とアニール条件を用いることが出来る。
【０１１４】
この様にして形成された塗布絶縁膜を任意にエッチバックしてヒューズ素子上に塗布絶縁膜が残らない、もしくは残っていても極僅かで信頼性上の影響が見られなくなるようにエッチバック工程を追加しても良い。この場合のエッチング条件としては並行平板型プラズマエッチヤを用いてエッチバック処理を行う場合の条件として、１例はドライエッチングガス：ＣＨＦ３＋ＣＦ４=４０ｓｃｃｍ／Ｈｅ＝８８ｓｃｃｍ、圧力：にＴｏｒｒ、パワー：２７５Ｗとして、ガス比率：ＣＨＦ３／ＣＦ４＝３０〜７０％の中で任意に設定可能、望ましくは４０〜５５％とし、エッチング量は絶縁膜―１上の塗布絶縁膜のみがエッチング除去されるだけのエッチング時間に設定することが出来る。
特に絶縁膜−1と塗布絶縁膜とのエッチングレートの比がほぼ等しくなる、もしくは塗布絶縁膜が若干速くなるように上記エッチバック条件を任意に設定すれば塗布絶縁膜による表面の平坦性を劣化させることなく、ヒューズ上の絶縁膜−１の上に残る塗布絶縁膜のみを除去することが可能となる。
本発明においては上述の塗布膜種・処理方法によらずどのような塗布絶縁膜：塗布膜種、塗布・加熱条件、エッチバック条件であっても利用可能であることは同業者であれば自明である。
【０１１５】
次に、絶縁膜−２の形成について設類する。このようにして形成された塗布絶縁膜上には再び絶縁膜−２を成膜する。この膜厚は上層に形成される第２ヒューズの発熱部からのＳＯＧの距離を決定するため膜厚が厚いほど遮温効果は大きくなり好ましいが、あまり厚くなると成膜時の工程負荷が増えさらに層間絶縁膜厚が増加してホールが深くなりドライエッチングの負荷増加、プラグ抵抗の増加等の問題が顕在化するので、膜厚は１５０〜８００ｎｍで選択され、望ましくは膜厚２５０〜５００ｎｍの条件内で選択するのが好ましい。
絶縁膜−２の成膜は、上記により説明した絶縁膜（ＬＰ−ＴＥＯＳ酸化膜、窒化膜、ＰＬ−ＳｉＨ４酸化勝・窒化酸化勝・窒化膜、ＰＬ−ＴＥＯＳ酸化膜・窒化酸化膜、Ｆ含有絶縁膜等）のいずれも選択が可能であるが同膜種についての成膜方法は省略する。
さらに第２絶縁膜としては常圧−ＴＥＯＳ絶縁膜も利用出来、その成膜条件の一例としては基板温度＝４００度として、ＴＥＯＳ＝２．５ｓｌｍ、Ｏ２＝ ７．５ｓｌｍ、Ｏ３＝８５ｇ／Ｎｍ３、Ｎ２＝１８ｓｌｍを用い成膜厚５００ｎｍとする。
【０１１６】
ここでは、絶縁膜−２の表面に残っている段差を取り除き平坦性を向上するために、必要に応じてＣＭＰ処理を行いその絶縁膜表面を平坦・平滑にしても良い。その場合には披研磨腰となる絶縁膜−２はＣＭＰによって研磨されても下地のＳＯＧ膜が表出しないように十分な膜厚を持って成膜されることが望ましい。 ＳＯＧ膜は最終アニールを経てセラミック化された後においても耐薬品性が弱いため、ＣＭＰ研磨で用いられるスラリーに触れるとクラックや剥がれ等の不良を引き起こし、あるいはＣＭＰ後のパーティクル除去のための薬液洗浄によって局部的にエッチングされてしまうためである。
ＣＭＰ後に最終的に残される絶縁膜−2の最小膜厚がゼロとなりＳＯＧ膜が表出しないように条件を設定した場合、ＣＭＰ処理条件の1例としては絶縁膜−２の成膜厚＝１０００ｎｍ、ＣＭＰ研磨量＝５００ｎｍとすることが出来る。下地の段差形状によるが、絶縁膜−２の最小膜厚は１００〜２００ｎｍ程度となっている。
【０１１７】
次に、図８（ｅ）を用いてスルーホール及びホールの埋め込み（プラグ）と配線膜の形成について説明する。
ここでは、第２層間絶縁膜にスルーホール及びホールの埋め込み（Ｗ−プラグ）と配線膜の形成・パターニングを行う。スルーホール及びホールの埋め込みプラグの形成方法は上記とほぼ同じであるため省略する。配線膜の形成は、Ａｌ又はＡｌ−Ｓｉ、Ａｌ−Ｓｉ−ＣｕなどのＡｌ合金やＣｕはＣｕ−Ｃｒ、Ｃｕ−Ｚｒ、Ｃｕ−Ａｇ、Ｃｕ−ＰｄなどのＣｕ合金等の導電材料を形成し用いることができる。スパッタ法を用いた成膜条件としては、一例としてターゲットにＡｌ−Ｓｉ−Ｃｕを用い基板温度：１５０°Ｃ、Ａｒ流量：１８ｓｃｃｍ、圧力：８ｍＴｏｒｒ、スパッタリングパワー：１２００Ｗとすることができる。
必要に応じて配線膜の形成に先立ってバリア膜を成膜する。バリア膜はＴｉＮやＴｉＯＮが利用出来、必要に応じてコンタクトメタルとしてのＴｉとの積層構造（Ｔｉ／ＴｉＮ（ＴｉＯＮ）やＴｉ／ＴｉＮ（ＴｉＯＮ）／Ｔｉ）としても良い。さらに必要に応じて配線膜の形成後にこの上層にキャップ膜（反射防止膜：Ｔｉ／ＴｉＮ（ＴｉＯＮ））を成膜してもよい。
【０１１８】
配線膜の形成において真空中で加熱しリフロー処理を行ない配線膜の平坦化を促進しても良い。このときの成膜条件は、一例として、Ａｌ−Ｓｉ合金をターゲットとして基板温度：２００度、Ａｒ流量：３３ｓｃｃｍ、圧力：にｍＴｏｒｒ、スパッタリングパワー：９００Ｗとすることができる。このようにしてプラグ材層を形成した後、基板を真空中に保持したまま４００〜５５０度に加熟しリフロー処理を行うことでリフローが完了する。
【０１１９】
ここでは図示していないが、スルーホール・ホールの埋め込みプラグ・配線膜の形成に、ダマシン法やデュアルダマシン法を用いて形成することも可能で、コンタクトプラグ（密着層を含む）や配線は前述のスパッタ法又はＣＶＤ法、もしくはメッキ法等により形成しＣＭＰ法によって不要な部分の前記密着層・プラグ材料を除去することで上記同様に埋め込みプラグと配線層を形成することができる。
この場合のバリアメタル、プラグおよび配線等の材料としては上記した材料及び成膜手法が応用可能である（埋め込みプラグ・配線プロセス工程の選択はヒューズ素子そのものの特性にはほとんど無関係であり、影響があっても接続抵抗が変化する程度のため任意の選択が可能であることは同業者であれば自明である）。
【０１２０】
次に、図８（ｆ）を用いて保護膜とパッドの形成について説明する。以上により形成された基板表面上のパターンを全て覆って表面保護膜としてのパッシベーション膜を形成し、周知のフォトリソグラフィ及びドライエッチング処理によりこのパッシベーション膜に外部との接続端子となるパッド上及びチップを切断するスクライブのみホール加工を行う。
このパッシベーション膜は周知のＣＶＤ法等を用いて成膜し、ＮＳＧもしくはＳｉＯ２膜を５０ｎｍ〜２００ｎｍ程度、望ましくは１００ｎｍの厚さ及びＳｉＮ膜もしくはＳｉＯＮ膜を６００ｎｍ〜１２００ｎｍ程度、望ましくは１０００ｎｍの厚さを順次に堆積してパッシベーション膜全体の厚さが０．８μｍ〜１． ４μｍ程度、望ましくは１．１ μｍ程度の厚さを有するパッシベーション膜を形成する．
最終的に、図８（ｆ）に示す断面構造を有するアナログＭＯＳ集積回路装置が完成する。
【０１２１】
上記の説明で記述したようなプロセス工程や条件の任意の選択意外にも、半導体プロセスや製造方法として周知の事実は任意に選択が可能であることは同業者であれば自明のことである。
【０１２２】
図１０〜図１５は、ヒューズ素子のサイドスペーサを別の構造で形成した場合の断面図を示す。図１０〜図１５に示したヒューズ素子部の断面図は、図６の平面図における1点鎖線B−B′におけるヒューズ素子部分のみの断面図を示している。図１０については上記説明の通りであり、図１１〜図１５における製造方法についても図６〜図８を用いて詳述したプロセス工程や製造条件と略同一であるため、以下ではその製造方法や製造条件が異なる点のみをまとめる。
【０１２３】
まず、図１１の断面構造において、ヒューズ素子を形成後、直ぐにサイドスペーサを形成するのでは無く、絶縁膜−１を全面に成膜後にサイドスペーサを形成する。その条件はほぼ同一でありサイドスペーサの形成の順番のみが異なっている。
工程負荷が少なくポリサイドの表面がサイドスペーサ形成時のエッチング環境(プラズマガスやイオン衝撃)に直接曝されることが無いためヒューズ素子の特性ばらつきの低減に有効である。また絶縁膜−１の段差形状の改善効果があるためＳＯＧによる平坦化も容易となる。
【０１２４】
図１２の断面構造において、ヒューズ素子を形成後、直ぐにサイドスペーサを形成し、その後絶縁層−１を全面に成膜後に再びサイドスペーサを形成する。その条件は上記と略同一であり、サイドスペーサの形成の順番のみが異なっている。このことにより、さらにＳＯＧとヒューズ素子との距離が大きくなり切断時の熱の遮温効果が大きいためＳＯＧに対するダメージがより小さく出来る。
【０１２５】
図１３の断面構造では、図１０のヒューズ素子構造において、絶縁膜−１を全面に成膜後にサイドスペーサを形成する工程に替えてテーパ加工を施す工程を行う。このようにすることで、絶縁膜−１のカバレッジの低下している部分にはテーパ加工で削られた絶縁膜の再付着物が成膜される(サイドスペーサと同等の効果あり)と同時に絶縁膜−１の低カバレッジが改善されるこのためヒューズ素子からのＳＯＧの距離が短くなることは無い。
このような加工を実現する手法としてはＡｒなどの不活性ガスによるミリングやＯ２やＡｒなどを用いたテーパエッチングが利用出来る。テーパエッチングされる絶縁膜-1はヒューズ素子の上部端からの４５〜６０°の角度に対して最も削れ量が大きくなるためこの部分の膜厚が十分確保されるように、その形成膜厚を設定する。例えば、ＰＬ−ＴＥＯＳ酸化膜を用いてその膜厚を３００〜１０００ｎｍで選択し、望ましくは膜厚５００〜８００ｎｍの条件で選択するのが好ましい。
【０１２６】
Ａｒミリング条件として1例は、Ａｒ流量４ｓｃｃｍ、圧力２．０Ｅ−４Ｔｏｒｒ、パワー５００Ｖ １９０ｍＡ、チラー水温２３度(基板温度４０〜１２０°Ｃ程度)、ミリング角度が４５〜８０°程度(望ましくは６０°)として、テーパ角度が６０〜４５°程度となるように加工時間やパワー、ミリング角度を調節することで実現される。
Ａｒテーパエッチング条件として1例は、アノード結合のダウンフロータイプのエッチング装置を用いＡｒ流量１００ｓｃｃｍ、圧力０．１Ｔｏｒｒ、ＲＦパワー８００〜１２００Ｗ、基板温度１００度であり、テーパ角度が６０〜４５°程度となるように加工時間やパワーを調節することで実現される。Ｏ２テーパエッチング条件として1例は、ＥＣＲエッチング装置を用い、Ｏ２流量１００ｓｃｃｍ、圧力０．０１Ｔｏｒｒ、マイクロ波パワー３００ｍＷ、ＲＦパワー１５０Ｗ、基板温度４０度であり、テーパ角度が８０〜６０°程度となるように加工時間やパワーを調節する。
【０１２７】
このようにテーパが形成された絶縁膜-1の上にＳＯＧ膜を塗布し成膜しても良いし、図１３に示したようにもう一度酸化膜、例えば同じＰＬ−ＴＥＯＳ酸化膜を１００〜５００ｎｍ、望ましくは２５０〜３５０ｎｍ程度成勝しても良い。
【０１２８】
図１４に示す断面構造は、ヒューズ素子上へ絶縁膜−１，２を２回形成することを特徴としている。
すなわち、図１３のヒューズ素子構造においてカバレッジの低い絶縁膜―１に対してテーパ加工による形状改善を行う工程を追加するのでは無く、あらかじめテーパ形状を持った絶縁膜の形成を直接おこなうことも出来る。
このような形状を持った絶縁膜の成膜方法としてはバイアスＣＶＤ絶縁膜が知られている。バイアスＣＶＤ絶縁膜の成膜条件は１例として、基板温度：４００度(原料ガス:ＳｉＨ４／Ｏ２／Ａｒ ＝ ４５／５５／７０ｓｃｃｍ、マイクロ波パワーに０００Ｗ、ＲＦパワー１４００Ｗ(１３．５６ＭＨｚ)、反応室内圧力：にｍＴｏｒｒとすることが出来る。その形成膜厚の設定は３００〜１０００ｎｍで選択し、望ましくは膜厚５００〜８００ｎｍの条件で選択するのが好ましい。
【０１２９】
こうして成膜されるテーパ形状を持った絶縁膜−１は、ヒューズ素子の上部端から４５〜６０°の角度に対して最も膜厚が薄くなるためこの部分の膜厚を確保するように、その上部を覆ってさらに別途絶縁膜を成膜する。
例えば、ＰＬ−ＴＥＯＳ酸化膜を用いてその膜厚を２００〜８００ｎｍで選択し、望ましくは膜厚３５０〜６００ｎｍの条件で選択するのが好ましい。
【０１３０】
図１５は、ヒューズ素子をｎポリシリコン層、もしくはｎポリサイド層で構成する方法を説明するために引用した図である。
図６〜図８に示す例では、ヒューズ素子を第１層間絶縁膜と第２層間絶縁膜の間に形成していたが、ここでは、さらにその上層の第ｎ層間絶縁膜の間にも形成した場合の断面図を示している。
本発明によれば、層間絶縁膜に用いたＳＯＧ膜への熱ストレスが緩和され、塗布絶縁膜からの脱ガス反応が押さえられ塗布絶縁膜の変形やクラック等が避けられて半導体集積回路の信頼性が向上する。このため、図６〜図１４を用いて説明した方法によって第ｎポリシリコン層、もしくは第ｎポリサイド層でヒューズ素子を形成する方法を繰り返し行うことによって、図１５に示すように、任意の層数で上方もしくは近傍に積層されたヒューズ素子(ヒューズ素子アレイ)を得ることが出来る。
【０１３１】
この製造方法については、上記した図７、図８及び図１０〜図１４を用いて詳述したプロセス工程や製造条件と略同一であるため省略する。なお、ここに示す例では、ヒューズ素子を何層にも重ねるため、その下地段差を軽減することは、上層へ行くほど増加する層間絶縁膜の段差のより一層の軽減に効果がある。このためＬＯＣＯＳ形成による段差の軽減のため、先に説明された方法によって形成されるＳＴＩによって素子が分離されるようにしてある。またＴｒ及び拡散層はその低抵抗化と薄膜化のために、先に説明された方法によってシリサイドプロセスにより形成されている様子を示している。
ＳＴＩ上に形成された第１ヒューズ素子(アレイ)は、シリサイドプロセスによって形成されるゲート電極と略同一材料・同一工程で作製されている。このヒューズ素子(アレイ)もしくはＴｒ素子の上方には、図７、図８に示す製造プロセスと同じく第２ヒューズ素子(アレイ)が形成され、さらに第３ヒューズ素子(アレイ)が積層されている。図１５には詳細は図示されていないが、さらに任意の層数:第ｎヒューズ素子(アレイ)の積層も同方法によって自由に形成が可能である。
【０１３２】
この様に、上方に積層された構造のヒューズ素子アレイ、あるいは第ｎポリシリコン層もしくはポリサイド層で構成されたヒューズ素子アレイは、図５、図６に示すヒューズ素子を複数用いた情報の書き込み読み出し可能な回路構成に用いて好適である。特に、多くの情報を書き込むメモリ素子等にヒューズ素子が適用された場合に、そのヒューズ素子数に応じて必要とされるＳｉ基板面積を大幅に減少し、集積度の向上・コスト低減という大きな効果を得ることが出来る。
【０１３３】
以上説明のように本発明は、ヒューズ素子の側壁部もしくはそれを覆う絶縁層をテーパ形状に加工することにより、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくすることで塗布絶縁膜へ加わる熱ストレスを緩和し、塗布絶縁談からの脱ガス反応を押さえ塗布絶縁談の変形やクラック等を避けて半導体集積回路の信頼性を向上させるものである。また、ヒューズ素子の側壁部もしくはそれを覆う絶縁膜にサイドスペーサを形成し、あるいはヒューズ素子の側壁部とさらにそれを覆う絶縁談にもサイドスペーサを形成することにより、一層、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きしたものである。
また、ヒューズ素子を覆う絶縁談をＡｒ又はＯ２エッチングによってテーパ形状に加工し、あるいは、ヒューズ素子を覆う絶縁談をミリングによってテーパ形状に加工することで、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくして塗布絶縁膜へ加わる熱ストレスを緩和ししたものである。
【０１３４】
更には、このようにして形成されるヒューズ素子に対し複数の電気パルスを供給して切断することで、ヒューズ素子切断時の物理的、熱的ダメージをさらに低減するものである。また、このように形成されるヒューズ素子の熱処理温度を４００〜９００度とすることで切断用Ｔｒに対する熱的なダメージを低減しヒューズの切断特性を向上させることも可能である。
以上説明したように、本発明によれば、製造工程の複雑化、製造コストの大幅な増大を招くことなく簡便な方法によって、層間絶縁膜に用いた塗布絶縁膜への熱ストレスが緩和され、塗布絶縁膜からの説ガス反応が押さえられ塗布絶縁膜の変形やクラック等が避けられて半導体集積回路の信頼性が向上する。さらに本発明方法よれば短時間で低パワーの電気パルスを複数回印加する半導体装置(回路)とヒューズ素子の切断が達成され、ヒューズ素子を用いた高集積で安価な半導体メモリ装置を提供することができる。
以上実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、周知の半導体製造方法、プロセス技術によって種々の変更、改良、組み合わせ等が可能なことは当業者にとって自明である。
【図面の簡単な説明】
【０１３５】
【図１】本発明の実施形態に係わる半導体装置の回路構成の一例を示す図である。
【図２】本発明の実施形態に係わるヒューズ素子切断プログラムの処理手順を示すフローチャートである。
【図３】本発明の実施形態に係わるヒューズ素子切断プログラムの処理手順を示すフローチャートである。
【図４】ヒューズ切断時間を段階的に変化させたときの切断結果を説明するために引用した図である。
【図５】本発明の実施形態に係わる半導体装置の回路構成の他の例を示す図である。
【図６】本発明の実施形態に係わる半導体装置の構造を示す平面図である。
【図７】本発明の実施形態に係わる半導体装置の製造工程を説明するために引用した図である。
【図８】本発明の実施形態に係わる半導体装置の製造工程を説明するために引用した図である。
【図９】従来技術に係わる半導体装置の断面構造の一例を示す図である
【図１０】本発明の実施形態に係わる半導体装置の断面構造の一例を示す図である
【図１１】本発明の実施形態に係わる半導体装置の断面構造の一例を示す図である
【図１２】本発明の実施形態に係わる半導体装置の断面構造の一例を示す図である
【図１３】本発明の実施形態に係わる半導体装置の断面構造の一例を示す図である
【図１４】本発明の実施形態に係わる半導体装置の断面構造の一例を示す図である
【図１５】本発明の実施形態に係わる半導体装置の断面構造の一例を示す図である
【符号の説明】
【０１３６】
１…ヒューズ素子、２…ヒューズ切断用トランジスタ、３（３１、３２）…ＡＮＤ回路
【図１】
2006286858.tif 000005
【図２】
2006286858.tif 000006
【図３】
2006286858.tif 000007
【図４】
2006286858.tif 000008
【図５】
2006286858.tif 000009
【図６】
2006286858.tif 000010
【図７】
2006286858.tif 000011
【図８】
2006286858.tif 000012
【図９】
2006286858.tif 000013
【図１０】
2006286858.tif 000014
【図１１】
2006286858.tif 000015
【図１２】
2006286858.tif 000016
【図１３】
2006286858.tif 000017
【図１４】
2006286858.tif 000018
【図１５】
2006286858.tif 000019