(57)【要約】【課題】  ヒューズラッチ回路のレイアウト上の制約を除去し、ヒューズラッチ回路の面積の増大を抑制できる半導体集積回路装置を提供すること。【解決手段】  ヒューズ(FUSE)がレイアウトされる第１のレイアウト部３が、第１の繰り返しピッチＰ１で繰り返して配置されているヒューズエリア１と、ヒューズラッチ回路(FUSE LAT.)がレイアウトされる第２のレイアウト部４が、第１の繰り返しピッチＰ１よりも小さい第２の繰り返しピッチＰ２で繰り返して配置されているヒューズラッチ回路エリア４と、ヒューズラッチ回路エリア４内に設けられ、かつ第１の繰り返しピッチＰ１と第２の繰り返しピッチＰ２との差により生じたスペースに配置されたローカルアドレス信号線５がレイアウトされる第３のレイアウト部６とを具備する。【選択図】    図１
2006237642.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズがレイアウトされる第１のレイアウト部が、第１の繰り返しピッチで繰り返して配置されているヒューズエリアと、
前記ヒューズに対応するヒューズラッチ回路がレイアウトされる第２のレイアウト部が、前記第１の繰り返しピッチよりも小さい第２の繰り返しピッチで繰り返して配置されているヒューズラッチ回路エリアと、
前記ヒューズラッチ回路エリア内に設けられ、かつ前記第１の繰り返しピッチと前記第２の繰り返しピッチとの差により生じたスペースに配置された、前記第２のレイアウト部それぞれで繰り返しが不可能、および繰り返す必要がないパターンの少なくともいずれか一方がレイアウトされる第３のレイアウト部と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記第１及び第２の繰り返しピッチと、前記スペースとの関係は、
ｎ×Ｐ１＝ｎ×Ｐ２＋Ｓ
（ただし、ｎは自然数、Ｐ１は前記第１の繰り返しピッチ、Ｐ２は前記第２の繰り返しピッチ、Ｓは前記スペース）
で示されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第３のレイアウト部には、前記ヒューズラッチ回路に信号を供給する配線、及び前記ヒューズラッチ回路が形成されている半導体基体へのコンタクトの少なくともいずれか一方が配置されていることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記ヒューズ及び前記ヒューズラッチ回路は、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路であり、
前記第２のレイアウト部が繰り返して配置されている方向には、グローバルなアドレス配線が複数配置され、
前記第３のレイアウト部には、前記複数配置されたグローバルなアドレス配線のいずれかを対応する前記ヒューズラッチ回路に接続するローカルなアドレス配線が配置されていることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項５】
前記第３のレイアウト部は、前記ヒューズラッチ回路のうち、互いに隣り合い、かつ異なる２つのアドレスに対応するヒューズラッチ回路間に存在することを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
ヒューズがレイアウトされるレイアウト部が、不規則な繰り返しピッチで配置されているヒューズエリアを具備することを特徴とする半導体集積回路装置。
【請求項７】
前記不規則な繰り返しピッチは、ヒューズブロウマシンのブロウポイント位置決め精度、またはヒューズブロウマシンのブロウ精度から制限されるピッチに整合していることを特徴とする請求項６に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置のヒューズ及びヒューズラッチ回路に係わり、特にそれらのレイアウトに関する。
【背景技術】
【０００２】
図１６に、従来のヒューズ及びヒューズラッチ回路のレイアウトを示す。図１６には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【０００３】
図１６に示すように、従来から、ヒューズ（FUSE）と、このヒューズに一対一に対応するヒューズラッチ回路（FUSE LAT.）とはそれぞれ、チップ内に設定され、かつ互いに隣接したヒューズエリア１０１及びヒューズラッチ回路エリア１０２に配置されている。
【０００４】
ヒューズ及びヒューズラッチ回路には、それぞれ基本パターン１０３、１０４がある。ヒューズエリア１０１及びヒューズラッチ回路エリア１０２には、これら基本パターン１０３、１０４を所定数繰り返すことで、所定数のヒューズ及びヒューズラッチ回路が、チップ内にレイアウトされる。
【０００５】
従来のヒューズラッチ回路の基本パターン１０４の繰り返しピッチＰ２は、ヒューズの基本パターン１０３の繰り返しピッチＰ１に等しかった。繰り返しピッチＰ２を、繰り返しピッチＰ１に等しくすることで、ヒューズと、このヒューズに一対一に対応するヒューズラッチ回路との接続が容易になるためである。
【０００６】
ところで、ヒューズラッチ回路エリア１０２内には、複数のヒューズラッチ回路それぞれで、各々繰り返すことが可能な基本パターン１０４と、繰り返すことが不可能なパターンとが存在する。
【０００７】
たとえば図１６に示したリダンダンシ回路に使用されるヒューズラッチ回路の場合、繰り返すことが可能な基本パターン１０４は、ヒューズラッチ回路のパターンのうち、複数のアドレスに対して共通なパターンであり、繰り返すことが不可能なパターンは、ローカルアドレス信号線１０５のパターンである。ローカルアドレス信号線１０５は、たとえば基本パターン１０４の繰り返し方向に配置されたグローバルアドレス信号線をヒューズラッチ回路に接続するものである。
【０００８】
入力されるアドレスは、ヒューズラッチ回路によって異なる。このため、ローカルアドレス信号線１０５のパターンは、複数のアドレスに対して共通なパターンとはレイアウト的に異なる階層にレイアウトされる。ここで述べる階層とは、物理的な“上”や“下”のことではない。たとえば半導体メモリでは、同じレイアウトを複数配置する。このため、あるレイアウトブロック（セル）内に、別のレイアウトブロックが配置されることが多い。このような構造を、レイアウトにおける“階層”と呼ぶ。
【０００９】
ローカルアドレス信号線１０５は、ヒューズラッチ回路の基本パターン１０４とは異なる階層であり、かつ基本パターン１０４が存在する場所に一つ一つレイアウトされる。
【００１０】
しかし、このようなレイアウトでは、ローカルアドレス信号線１０５の数が多くなってしまう。このため、グローバルアドレス信号線を含めたアドレス信号線全体の寄生容量が増え、アドレス信号の伝搬遅延が顕著になる事情がある。
【００１１】
そこで、図１７に示すように、同じアドレスに対応する複数のヒューズラッチ回路を隣り合わせに配置し、ローカルアドレス信号線１０５を複数のヒューズラッチ回路で共通として、ローカルアドレス信号線１０５の数を削減し、アドレス信号線全体の寄生容量を低減させた半導体記憶装置もある（特許文献１）。
【特許文献１】特開平１１−１３５７５４号
【特許文献２】特開平１１−１７７０３９号
【特許文献３】特開平０８−２７９６０２号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、いずれにせよ、ローカルアドレス信号線１０５は、ヒューズラッチ回路の基本パターン１０４とは異なるレイアウト階層、かつ基本パターン１０４が存在する場所にレイアウトされる。このため、ヒューズラッチ回路の基本パターン１０４には、予めローカルアドレス信号線１０５を配置するためのスペース（あるいは領域）１０６を設けておく必要がある。このスペース（あるいは領域）１０６には、ローカルアドレス信号線１０５と同一の配線層の配線は通すことができないので、レイアウト上の制約となる。
【００１３】
このようなレイアウト上の制約は、レイアウトの自由度に制限を与え、ヒューズラッチ回路の面積の縮小を阻害し、ひいては無用な面積の増大につながってしまう。
【００１４】
また、従来では、ヒューズラッチ回路エリア１０２に、ヒューズラッチ回路の基本パターン１０４が繰り返して隙間なくレイアウトされていることから、必ずしもピッチＰ２で繰り返す必要がないパターンが繰り返されてしまう事情がある。必ずしも繰り返す必要がないパターンは、たとえばヒューズラッチ回路が形成される半導体基板、あるいはウェルへのウェルコンタクトである。
【００１５】
このように必ずしもピッチＰ２で繰り返す必要がないパターンが、必要以上に繰り返されていることからも、ヒューズラッチ回路の面積の縮小が阻害され、面積増大を招く。
【００１６】
この発明は、ヒューズラッチ回路のレイアウト上の制約を除去し、ヒューズラッチ回路の面積の増大を抑制できる半導体集積回路装置を提供する。
【００１７】
また、この発明は、ヒューズの基本パターンの繰り返しピッチが、ヒューズブロウマシンの最小位置決め繰り返しピッチ未満まで縮小された場合においても、ブロウミスの発生を抑制できる半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１８】
この発明の第１態様に係る半導体集積回路装置は、  ヒューズがレイアウトされる第１のレイアウト部が、第１の繰り返しピッチで繰り返して配置されているヒューズエリアと、前記ヒューズに対応するヒューズラッチ回路がレイアウトされる第２のレイアウト部が、前記第１の繰り返しピッチよりも小さい第２の繰り返しピッチで繰り返して配置されているヒューズラッチ回路エリアと、前記ヒューズラッチ回路エリア内に設けられ、かつ前記第１の繰り返しピッチと前記第２の繰り返しピッチとの差により生じたスペースに配置された、前記第２のレイアウト部それぞれで繰り返しが不可能、および繰り返す必要がないパターンの少なくともいずれか一方がレイアウトされる第３のレイアウト部とを具備する。
【００１９】
上記構成を有する半導体集積回路装置であると、ヒューズラッチ回路それぞれで繰り返しが不可能、あるいは繰り返す必要がないパターンの少なくともいずれか一方が、ヒューズに対応するヒューズラッチ回路がレイアウトされる第２のレイアウト部とは異なる第３のレイアウト部にレイアウトされる。これにより、第２のレイアウト部におけるレイアウト上の制約が除去され、あるいは繰り返す必要がないパターンが必要以上に繰り返されることは無くなり、ヒューズラッチ回路の面積の増大を抑制することが可能になる。
【００２０】
この発明の第２態様に係る半導体集積回路装置は、ヒューズがレイアウトされるレイアウト部が、不規則な繰り返しピッチで配置されているヒューズエリアを具備する。
【００２１】
上記構成を有する半導体集積回路装置であると、ヒューズがレイアウトされる第１のレイアウト部を、不規則な繰り返しピッチで配置するので、たとえば規則的な繰り返しピッチで配置すると、ヒューズブロウマシンの最小位置決め繰り返しピッチからずれてしまう場合に、ブロウミスの発生を少なくすることが可能となる。
【発明の効果】
【００２２】
この発明によれば、ヒューズラッチ回路のレイアウト上の制約を除去し、ヒューズラッチ回路の面積の増大を抑制できる半導体集積回路装置を提供できる。
【００２３】
また、この発明によれば、ヒューズの基本パターンの繰り返しピッチが、ヒューズブロウマシンの最小位置決め繰り返しピッチ未満まで縮小された場合においても、ブロウミスの発生を抑制できる半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００２４】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図１には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００２６】
図１に示すように、チップ内に設定されたヒューズエリア１には、複数のヒューズ(FUSE)が配置されている。ヒューズの基本パターンは第１のレイアウト部３にレイアウトされ、この第１のレイアウト部３を第１の繰り返しピッチＰ１で所定数繰り返して配置することで、所定数のヒューズをチップ内に配置する。
【００２７】
また、チップ内にはヒューズエリア１に隣接して、ヒューズラッチ回路エリア２が設定されている。ヒューズラッチ回路エリア２には、複数のヒューズラッチ回路(FUSE LAT.)が配置されている。ヒューズラッチ回路の基本パターンは第２のレイアウト部４にレイアウトされ、この第２のレイアウト部４を第２の繰り返しピッチＰ２で所定数繰り返して配置することで、所定数のヒューズラッチ回路をチップ内に配置する。図２（Ａ）にヒューズを、図２（Ｂ）にヒューズラッチ回路の一回路例をそれぞれ示す。図２（Ｂ）に示す一回路例の概要を説明する。信号Ａ、Ｂはヒューズラッチ回路を初期化するための信号である。信号Ａは、たとえば電源投入後に、一定の時間“LOW”レベルとなる信号であり、信号Ｂは、信号Ａが“LOW”レベルから“HIGH”レベルになった後、一定の時間“HIGH”レベルとなる信号である。これによりラッチ回路５１の出力は初期化されるとともに、図２（Ａ）に示すヒューズの状態、即ち“切れている”、“切れていない”のいずれかの状態に応じた出力に固定される。ヒューズが“切れている場合”には、ラッチ回路５１の出力OUT1が“LOW”レベルとなり、トランスファゲート５２がオフ、クロックトインバータ５３がオンとなり、出力信号ＦOUTは、アドレスＡｎのレベルを反転させたレベルとなる。反対にヒューズが“切れていない場合”には、ラッチ回路５１の出力OUT1が“HIGH”レベルとなり、トランスファゲート５２がオン、クロックトインバータ５３がオフとなり、出力信号ＦOUTは、アドレスＡｎのレベルとなる。
【００２８】
さらにこの第１の実施形態は、第２の繰り返しピッチＰ２を、第１の繰り返しピッチＰ１よりも小さくし、第２の繰り返しピッチＰ２と第１の繰り返しピッチＰ１との差により生じたスペースＳに、第３のレイアウト部６を配置する。第３のレイアウト部６には、ヒューズラッチ回路それぞれで繰り返しが不可能なパターンがレイアウトされる。繰り返しが不可能なパターンは、たとえばヒューズラッチ回路に信号を供給する配線であり、図１に示すようなリダンダンシ回路に使用されるヒューズラッチ回路では、たとえばローカルアドレス信号線５である。ローカルアドレス信号線５は、第３のレイアウト部６内に予め設定されたローカルアドレス信号線５を配置するための領域７に配置される。ローカルアドレス信号線５は、グローバルアドレス信号線のいずれかを、対応するヒューズラッチ回路に接続する。グローバルアドレス信号線は、たとえばローカルアドレス信号線５とクロスする方向に延びる配線で、ローカルアドレス信号線５のたとえば上方に配置されている。図中、参照符号８は、ローカルアドレス信号線５とグローバルアドレス信号とのコンタクトである。また、図中参照符号１１は、ローカルアドレス信号線５を、ヒューズラッチ回路に接続する基本パターン内アドレス信号線である。図３（Ａ）に、ローカルアドレス信号線５とグローバルアドレス信号線との関係を示す。
【００２９】
図３（Ａ）に示すように、アドレスＡ０が伝搬されるグローバルアドレス信号線９-A0は、このグローバルアドレス信号線９-A0にクロスするローカルアドレス信号線５-A0に接続される。さらにローカルアドレス信号線５-A0は、たとえばこのローカルアドレス信号線５-A0にクロスする方向に延び、かつローカルアドレス信号線５-A0のたとえば下方に配置された基本パターン内アドレス信号線１１-A0に接続される。これによりアドレスＡ０は、ヒューズラッチ回路(FUSE LAT.0)〜(FUSE LAT.3)に入力される。同様に、アドレスＡ１が伝搬されるグローバルアドレス信号線９-A1は、このグローバルアドレス信号線９-A1にクロスするローカルアドレス信号線５-A1に接続される。さらにローカルアドレス信号線５-A1は、たとえばこのローカルアドレス信号線５-A1にクロスする方向に延び、かつローカルアドレス信号線５-A1のたとえば下方に配置された基本パターン内アドレス信号線１１-A1に接続される。これによりアドレスＡ１は、ヒューズラッチ回路(FUSE LAT.4)〜(FUSE LAT.7)に入力される。
【００３０】
また、図３（Ｂ）に、図３（Ａ）中のＢ−Ｂ線に沿う断面を示す。
【００３１】
図３（Ｂ）に示すように、基本パターン内アドレス信号線１１（１１-A0、１１-A1）は、たとえば半導体基板上に形成された第１の導電体層（1ST）により形成され、ローカルアドレス信号線５（５-A0、５-A1）は、たとえば第１の導電体層（1ST）より上方の第２の導電体層（2ND）により形成され、グローバルアドレス信号線９は、たとえば第２の導電体層（2ND）より上方の第３の導電体層（3RD）により形成される。
【００３２】
このような第１の実施形態に係る半導体集積回路装置であると、ローカルアドレス信号線５がレイアウトされる第３のレイアウト部６を、ヒューズラッチ回路の基本パターンがレイアウトされる第２のレイアウト部４から分離する。これにより、第２のレイアウト部４における、ローカルアドレス信号線５と同一の配線層を用いて形成されるような配線のレイアウトの自由度が増す。
【００３３】
また、詳しくは第３の実施形態で説明されるが、必ずしも繰り返す必要がないパターン、たとえばウェルコンタクト等についても、第３のレイアウト部６にレイアウトすることができる。これにより、第２のレイアウト部４からウェルコンタクトを無くすことも可能である。
【００３４】
なお、第２のレイアウト部４の繰り返しピッチＰ２が、図１６や図１７に示した繰り返しピッチＰ２よりも小さくなることは、定性的に第２のレイアウト部４の面積を増加させるように思われる。しかし、実際にはレイアウトの自由度が向上する。さらに、第２のレイアウト部４から、従来必要であった図１６や図１７に示したスペース１０６、及びウェルコンタクトが不要となることなどから、第２のレイアウト部４の面積を縮小することができる。
【００３５】
また、第２のレイアウト部４の面積が縮小されれば、ローカルアドレス信号線５の長さも短くすることができ、グローバル、ローカルを含めたアドレス信号線の寄生容量を抑制できる利点を得ることができる。
【００３６】
また、ヒューズは、ヒューズラッチ回路と、ある配線層を使用して単純に接続されるだけであるので、その接続の自由度は高い。つまり、ピッチＰ１と、ピッチＰ２との差が、ヒューズとヒューズラッチ回路との接続を困難にする、ということは全く無い。
【００３７】
次に、第１の実施形態の変形例を説明する。
【００３８】
図４は、第１の実施形態の変形例を示すレイアウト図である。
【００３９】
図４に、参照符号５４に示されるマークは、第２のレイアウト部４にレイアウトされるヒューズラッチ回路の向きを示している。図１にも同様のマーク５４を示してある。
【００４０】
図１に示す第１の実施形態では、マーク５４の向きが全て同じであり、これは、第２のレイアウト部４に配置される基本パターンの向きが同一であることを示している。
【００４１】
これに対し、図４に示す第１の実施形態の変形例では、マーク５４の向きが交互に反転されており、これは第２のレイアウト部４に配置される基本パターンが、交互に鏡面パターンになっていることを示している。
【００４２】
このように第２のレイアウト部４に配置される基本パターンは、交互に鏡面パターンであって良い。
【００４３】
さらに第２のレイアウト部４に配置される基本パターンの向きが、図１や図４とは異なるバリエーションであっても構わない。
【００４４】
なお、この変形は、第１の実施形態に限らず、以下説明される実施形態の全てに適用することが可能である。
【００４５】
また、第１の実施形態およびその変形例では、同一アドレスに対応するヒューズラッチ回路の数を４つとしたが、この数が増えれば、第１のレイアウト部３と第２のレイアウト部４とのずれは、その分積算される。このため、第２のピッチＰ２を、第１のピッチＰ１に近づける、即ち大きくすることが可能である。これにより、たとえば第２のレイアウト部４の長軸方向の長さを縮小することが可能になる、あるいは第２のレイアウト部４におけるレイアウトの自由度が向上する等の利点を得ることができる。この利点は、半導体メモリの大規模容量化が進み、リダンダンシ回路がさらに増加するに連れて、より顕著に得ることができる。
【００４６】
［第２の実施形態］
図５は、この発明の第２の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図５には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００４７】
図５に示すように、第２の実施形態が第１の実施形態と異なるところは、第３のレイアウト部６’を、ヒューズラッチ回路のうち、互いに隣り合い、かつ異なる２つのアドレスに対応するヒューズラッチ回路間に生じたスペースＳに配置したことである。
【００４８】
このような第２の実施形態においても、第１の実施形態と同様の効果を得ることができるのに加え、下記するような効果を、さらに得ることができる。
【００４９】
第１の実施形態では、第３のレイアウト部６に１本ずつローカルアドレス信号線５を配置した。
【００５０】
これに対し、第２の実施形態では、２つの第３のレイアウト部６を一つにまとめ、まとめられた第３のレイアウト部６’に、２本ずつローカルアドレス信号線５を配置する。このようにすることで、第３のレイアウト部６’の幅を、２つの第３のレイアウト部６を足した幅に比べて小さくすることができる。
【００５１】
なぜならば、第３のレイアウト部６に１本のローカルアドレス信号線５を配置した場合、１本のローカルアドレス信号線５の両側にスペースが生ずる。よって、２本のローカルアドレス信号線５を配置する場合には、２本の信号線５それぞれの両側に、４つのスペースが生じる。しかし、第３のレイアウト部６’に２本のローカルアドレス信号線５を配置すれば、２本の信号線５の片側のスペース２つ、およびその間のスペース１つ、合計３つのスペースしか生じないためである。
【００５２】
これにより、第２の実施形態は、第１の実施形態に比べて、第２のピッチＰ２を、第１のピッチＰ１により近づけることができ、第２のレイアウト部４の長軸方向の長さを縮小することが可能になる、あるいは第２のレイアウト部４におけるレイアウトの自由度が向上する等の利点を得ることができる。
【００５３】
［第３の実施形態］
第３の実施形態は、この発明が適用されたヒューズおよびヒューズラッチ回路の具体的なレイアウト例である。
【００５４】
図６、図７はそれぞれ、この発明の第３の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。
【００５５】
図６に示す具体的なレイアウト例は、第２の実施形態に準じており、かつ第２のレイアウト部４に配置されるヒューズラッチ回路の基本パターンを、交互に鏡面パターンとなるようにレイアウトしたものである。
【００５６】
また、図６に示すレイアウト例は、第３のレイアウト部６’には、ローカルアドレス信号線５が形成されている。また、第２のレイアウト部４には、ローカルアドレス信号線５と同じ導電体層により形成された配線５’が形成されている。配線５’は、ヒューズラッチ回路を構成するＭＯＳＦＥＴどうしを、接続する配線である。
【００５７】
図７は、図６に示す配線層とは別の配線層の平面パターンを示している。
【００５８】
図７に示すように、図６に示す配線パターン下には、他の配線パターンが形成されており、特に第３のレイアウト部６’には、ウェルへ電位を供給する配線１１'が形成されている。また、配線１１'には、ヒューズラッチ回路を構成するＮチャネル型ＭＯＳＦＥＴ、あるいはＰチャネル型ＭＯＳＦＥＴのいずれかが形成されているウェルへのウェルコンタクト１０が形成されている。
【００５９】
第２のレイアウト部４には、基本パターン内アドレス信号線１１や、ウェルへ電位を供給する配線１１’と同じ導電体層により形成された配線１１''が形成されている。配線１１''もまた、配線５’と同様に、ヒューズラッチ回路を構成するＭＯＳＦＥＴどうしを、接続する配線である。
【００６０】
このように第３のレイアウト部６’には、ローカルアドレス信号線５ばかりでなく、ヒューズラッチ回路を構成するＮチャネル型ＭＯＳＦＥＴ、あるいはＰチャネル型ＭＯＳＦＥＴのいずれかが形成されているウェルへの配線１１’や、ウェルコンタクト１０を形成するようにしても良い。配線１１’やウェルコンタクト１０は、ヒューズラッチ回路それぞれで、必ずしも繰り返す必要がないパターンである。
【００６１】
このように配線１１’やウェルコンタクト１０を、第３のレイアウト部６’に配置すれば、必ずしも繰り返す必要がないパターンが、無用に繰り返されることが無くなり、ヒューズラッチ回路の面積の増大を、より効果的に抑制することができる。
【００６２】
［第４の実施形態］
図８は、この発明の第４の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図８には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００６３】
図８に示すように、第４の実施形態が第１の実施形態と異なるところは、ヒューズラッチ回路を配置する方向である。第１の実施形態では、第２のレイアウト部４を配置する方向を、第１のレイアウト部３を配置する方向に一致させた。これに対し、第４の実施形態では、第２のレイアウト部４を９０度回転させ、第２のレイアウト部４を配置する方向を、第１のレイアウト部３を配置する方向に対してクロスするように配置している。また、第４の実施形態では、一度に４つの第２のレイアウト部４を９０度回転させている。
【００６４】
この場合、第２の繰り返しピッチＰ２は、第１の繰り返しピッチＰ１よりも大きくなる。具体的な範囲は、第２の繰り返しピッチＰ２は、第１の繰り返しピッチＰ１×４未満である。そして、第４の実施形態では、第１の繰り返しピッチＰ１×４と第２の繰り返しピッチＰ２との差により生じたスペースＳに、第３のレイアウト部６を配置した。
【００６５】
このような第４の実施形態においても、第１の実施形態と同様な効果を得ることができる。
【００６６】
［第５の実施形態］
図９は、この発明の第５の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図９には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００６７】
図９に示すように、第５の実施形態は、第４の実施形態を第２の実施形態に応用したものである。
【００６８】
このような第５の実施形態においても、第２の実施形態と同様な効果を得ることができる。
【００６９】
［第６の実施形態］
図１０は、この発明の第６の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図１０には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００７０】
図１０に示すように、第６の実施形態は、たとえば４つのヒューズラッチ回路を一括に基本パターンとし、これを、第２のレイアウト部４に配置したものである。第６の実施形態は、特に第１の実施形態に準じており、第１の繰り返しピッチＰ１×４と第２の繰り返しピッチＰ２との差により生じたスペースＳに、第３のレイアウト部６を配置している。
【００７１】
このような第６の実施形態においても、第１の実施形態と同様な効果を得ることができる。
【００７２】
さらに４つのヒューズラッチ回路を一括に基本パターンとすることは、レイアウトの自由度が大きくなるので、第１の実施形態よりも第２のレイアウト部４の面積を、さらに小さくできる。
【００７３】
なお、図１０には、第２のピッチＰ２を、第１のピッチＰ１よりも大きくする例を示したが、複数のヒューズに対応する複数のヒューズラッチ回路を一括に基本パターンとした場合、第２のピッチＰ２は、第１のピッチＰ１よりも小さくすることも可能である。このような変形は、以下に説明する第７、第８、第９の実施形態でも同様である。
【００７４】
［第７の実施形態］
図１１は、この発明の第７の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図１１には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００７５】
図１１に示すように、第７の実施形態は、たとえば４個のヒューズに対応する４つのヒューズラッチ回路を一括に基本パターンとし、これを、第２のレイアウト部４に配置したものである。第７の実施形態は、特に第２の実施形態に準じており、互いに隣接する異なった２つのアドレスに対応するヒューズラッチ回路間に、第１の繰り返しピッチＰ１×４と第２の繰り返しピッチＰ２との差により生じたスペースに、第３のレイアウト部６’を配置している。
【００７６】
このような第７の実施形態においても、第２の実施形態と同様な効果を得ることができる。
【００７７】
さらに第７の実施形態においては、４つのヒューズラッチ回路が一括に基本パターンとされるので、第６の実施形態と同様にレイアウトの自由度を大きくできる。よって、第２の実施形態よりも第２のレイアウト部４の面積を、さらに小さくできる。
【００７８】
［第８の実施形態］
図１２は、この発明の第８の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図１２には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００７９】
図１２に示すように、第８の実施形態は、たとえば４個のヒューズに対応する４つのヒューズラッチ回路を一括に基本パターンとし、これを、第２のレイアウト部４に配置したものである。第８の実施形態が、第６、第７の実施形態と異なるところは、第２のレイアウト部４内に、第３のレイアウト部６を配置したことにある。この場合、第２の繰り返しピッチＰ２は、第１の繰り返しピッチＰ１の整数倍となる。
【００８０】
このような第８の実施形態では、第６、第７の実施形態のように、第１の繰り返しピッチＰ１×４と第２の繰り返しピッチＰ２との差により生じたスペースに、第３のレイアウト部６を配置する、という構成とはならない。しかし、第８の実施形態では、ヒューズラッチ回路それぞれで繰り返しが不可能、あるいは繰り返す必要がないパターンを配置するためのスペース（あるいは領域）は、４個のヒューズラッチ回路に対して一つ設けるだけで済むようになる。よって、第６、第７の実施形態と同様な効果を得ることができる。
【００８１】
［第９の実施形態］
図１３は、この発明の第９の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図である。図１３には、半導体メモリのリダンダンシ回路に使用されるヒューズ及びヒューズラッチ回路の例が示されている。
【００８２】
図１３に示すように、第９の実施形態が、第１〜第８の実施形態と異なるところは、ヒューズエリア１の両側に、ヒューズラッチ回路エリア２Ｒ、２Ｌをそれぞれ配置したことである。ヒューズラッチ回路エリア２Ｒ、２Ｌにはそれぞれ、４つのヒューズ（FUSE）に対して半分ずつ、即ち２つのヒューズに対応したヒューズラッチ回路(FUSE LAT.)が配置される。
【００８３】
このような配置を持つ装置に、第１の実施形態の構成を取りいれることで、第１の実施形態と同様の効果を得ることができる。
【００８４】
また、図１３に示すように、第２のピッチＰ２は、たとえば第１のピッチＰ１より大きくされても良いが、第２のピッチＰ２を第１のピッチＰ１以下とすることも可能である。
【００８５】
また、図１３に示すように、第２のピッチＰ２を第１のピッチＰ１より大きくした場合、第２のレイアウト部４が配置される方向に対してクロスする方向の長さを短くすることも可能である。
【００８６】
なお、第９の実施形態は、特に第１の実施形態に準じたものを説明したが、第２〜第８の実施形態の構成を取り入れることも可能である。
【００８７】
［第１０の実施形態］
第１０の実施形態は、複数のヒューズを連続して並べる時のピッチを不規則にする、というものである。
【００８８】
従来、複数のヒューズを連続して並べる場合、隣接するヒューズ間のピッチをＸ［μｍ］とすれば、各ヒューズのセンター座標は、あるヒューズのセンターを中心として、ｎＸ［μｍ］の位置にあった（ｎは整数）。ところが、今後微細化が進むと、ヒューズのピッチに対して、ヒューズブロウマシン（たとえばレーザーブロウマシン）の位置決め精度が十分でない場合が起こり得る。
【００８９】
図１４は、この発明の第１０の実施形態に係る半導体集積回路装置のレイアウトを説明するための図である。
【００９０】
図１４に示すように、ヒューズ（FUSE1〜FUSEm+2）のピッチをＸ［μｍ］、レイアウト上の最小グリッド（レイアウト上の位置指定の最小ポイント）を、Ｘ／１００［μｍ］と仮定する。また、ヒューズブロウマシンの性能で決まるブロウポイント（BLOW0〜BLOWm+2）の最小位置決めピッチが、Ｘ［μｍ］よりわずかに大きいＸ’［μｍ］であったと仮定する。
【００９１】
このとき、ヒューズのセンター座標とブロウポイントの座標のずれがヒューズ一本移動する毎に（Ｘ’−Ｘ）［μｍ］ずつ増えていく。そして、ｍ本移動した時のずれ、ｍ×（Ｘ’−Ｘ）［μｍ］がＸ／１００［μｍ］に達したとき、そのｍ番目のヒューズのセンター座標を、ｍ番目のブロウポイントの座標に合わせるように、１グリッド移動させれば良い。
【００９２】
このようにすることで、ヒューズブロウマシンの位置決め精度の不足を補うことができ、座標のずれに起因したブロウミス発生の確率を抑えることができる。  以上では、Ｘ’［μｍ］をブロウポイントの最小位置決めピッチとしたが、あるヒューズをブロウした時に、隣接するヒューズにダメージを与えないためのレーザー精度から制限されるピッチと考えても構わない。
【００９３】
［第１１の実施形態］
第１１の実施形態は、第１０の実施形態と同様に、複数のヒューズを連続して並べる時のピッチを不規則にする、というものである。
【００９４】
図１５は、この発明の第１１の実施形態に係るヒューズ座標の決め方を説明するための図である。
【００９５】
図１５に示すように、ヒューズ座標が仮に１．２５［μｍ］ピッチであり、ブロウマシンのブロウポイントの位置指定の最小桁が０．１［μｍ］までであったとする。この場合、１．２５［μｍ］の座標に対しては、１．２［μｍ］、または１．３［μｍ］というように指定しなければならない。このため、両者の間に、誤差が生じてしまう。そこで、第１１の実施形態では、最初からブロウマシンの精度を見越して、ヒューズ座標を１．２［μｍ］、または１．３［μｍ］に補正してしまう。
【００９６】
最初からヒューズのピッチを１．２［μｍ］にできれば問題ないが、厳しいヒューズラッチ回路のレイアウトから、１．２［μｍ］ピッチにできない場合もあるだろうし、リラックスした１．３［μｍ］ピッチでは、必要な数だけヒューズを限られた領域に並べられない場合もある。また、リダンダンシ回路のレイアウトを、何世代かにわたって使用する場合に、設計データにある縮小倍率を掛けて使用することがあるが、その縮小倍率によってヒューズ座標の最小桁の数字が、ブロウポイントの位置指定の最小桁の数字より小さくなることは良くある。
【００９７】
このような場合でも、第１１の実施形態によれば、ヒューズブロウマシンの位置決め精度の不足を補えるので、この座標のずれに起因したブロウミス発生の確率を抑えることができる。
【図面の簡単な説明】
【００９８】
【図１】図１はこの発明の第１の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図２】図２（Ａ）はヒューズを示す図、図２（Ｂ）はヒューズラッチ回路の一回路例を示す回路図。
【図３】図３は(Ａ)ローカルアドレス信号線とグローバルアドレス信号線との関係を示す図、図３（Ｂ）は図３（Ａ）中のＢ−Ｂ線に沿う断面図。
【図４】図４は第１の実施形態の変形例を示すレイアウト図。
【図５】図５はこの発明の第２の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図６】図６はこの発明の第３の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図７】図７はこの発明の第３の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図８】図８はこの発明の第４の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図９】図９はこの発明の第５の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図１０】図１０はこの発明の第６の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図１１】図１１はこの発明の第７の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図１２】図１２はこの発明の第８の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図１３】図１３はこの発明の第９の実施形態に係る半導体集積回路装置のレイアウトを示すレイアウト図。
【図１４】図１４はこの発明の第１０の実施形態に係る半導体集積回路装置のレイアウトを説明するための図。
【図１５】図１５はこの発明の第１１の実施形態に係る半導体集積回路装置のヒューズ座標の決め方を説明するための図。
【図１６】図１６は従来の半導体集積回路装置のレイアウトを示すレイアウト図。
【図１７】図１７は従来の他の半導体集積回路装置のレイアウトを示すレイアウト図。
【符号の説明】
【００９９】
１…ヒューズエリア、２…ヒューズラッチ回路エリア、３…第１のレイアウト部、４…第２のレイアウト部、５…ローカルアドレス信号線、６…第３のレイアウト部、７…ローカルアドレス信号線を配置するための領域、８…コンタクト、９…グローバルアドレス信号線、１０…ウェルコンタクト、１１…配線。
【図１】
2006237642.tif 000003
【図２】
2006237642.tif 000004
【図３】
2006237642.tif 000005
【図４】
2006237642.tif 000006
【図５】
2006237642.tif 000007
【図６】
2006237642.tif 000008
【図７】
2006237642.tif 000009
【図８】
2006237642.tif 000010
【図９】
2006237642.tif 000011
【図１０】
2006237642.tif 000012
【図１１】
2006237642.tif 000013
【図１２】
2006237642.tif 000014
【図１３】
2006237642.tif 000015
【図１４】
2006237642.tif 000016
【図１５】
2006237642.tif 000017
【図１６】
2006237642.tif 000018
【図１７】
2006237642.tif 000019