(57)【要約】【課題】バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくできる半導体集積回路の提供。【解決手段】この発明は、順序回路１〜３と、組み合わせ回路４、５と、スキャンテスト回路６と、記憶回路７と、ＢＩＳＴ回路８と、選択回路９とを備えている。ＢＩＳＴ回路８内には、バーンインテスト用データを記憶回路７の所定の記憶領域に書き込む制御回路８１が設けてある。選択回路９は、バーンインテスト時に、記憶回路７に書き込まれているバーンインテスト用データを選択して順序回路１〜３に分配するようになっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のフリップフロップ回路から構成される、少なくとも２つの順序回路と、
前記順序回路の間に配置される少なくとも１つの組み合わせ回路と、
前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、
データを記憶する記憶回路と、
前記記憶回路の故障検出を行うＢＩＳＴ回路と、
前記ＢＩＳＴ回路内に設け、バーンインテスト用データを前記記憶回路の所定の記憶領域に書き込むデータ書き込み回路と、
外部から入力されるスキャンテスト用データと前記記憶回路から読み出される前記バーンインテスト用データとを、前記順序回路に対して選択的に出力する選択回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記記憶回路は、ＲＡＭまたはフラッシュ・メモリであることを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
複数のフリップフロップ回路から構成される、少なくとも２つの順序回路と、
前記順序回路の間に配置される少なくとも１つの組み合わせ回路と、
データを一時的に記憶する記憶回路と、
前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、
データを記憶する記憶回路と、
前記記憶回路の故障検出を行うＢＩＳＴ回路と、を備えた半導体集積回路において、
バーンインテスト時に使用されるバーンインテスト用データを、前記記憶回路の所定の記憶領域に予め書き込んでおき、
前記バーンインテスト時には、前記記憶回路に書き込まれているバーンインテスト用データを前記順序回路に分配するようにしたことを特徴とする半導体集積回路のバーンインテスト方法。
【請求項５】
前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなることを特徴とする請求項４に記載の半導体集積回路のバーンインテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バーンインテストを行う回路を含む半導体集積回路、および半導体集積回路のバーンインテスト方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路において、半導体ウェハのレベルでバーンインテストを行う方法として、例えば以下のようなものが知られている。
（１）順序回路、組み合わせ回路、およびこれらの故障検出を行うためのスキャンテスト回路を含む半導体集積回路において、バーンインテスト時に、１つのスキャン入力端子を用いて全てのスキャンパスにバーンインテスト用データを入力する方法。
（２）バーンインテストに際して、ＬＳＩチップ上のバーンインテストパターン回路で複数のバーンインテストパターンを選択的に発生し、スキャンパスを形成するスキャン用フリップフロップ回路に並列に入力する方法（特許文献１参照）。
【０００３】
しかし、上記の（１）の方法では、１つのスキャン入力端子を用いて全てのスキャンパスにバーンインテスト用データを入力するため、テスト時に半導体集積回路の内部が十分に活性化されないという不具合がある。
また、上記の（２）の方法では、テスト時に半導体集積回路の内部が十分に活性化されるが、テスト回路のオーバヘッドが大きいという不具合がある。
【特許文献１】特開２００２−２５７９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、上記の点に鑑み、バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくできる半導体集積回路およびそのバーンインテスト方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、複数のフリップフロップ回路から構成される、少なくとも２つの順序回路と、前記順序回路の間に配置される少なくとも１つの組み合わせ回路と、前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、データを記憶する記憶回路と、前記記憶回路の故障検出を行うＢＩＳＴ回路と、前記ＢＩＳＴ回路内に設け、バーンインテスト用データを前記記憶回路の所定の記憶領域に書き込むデータ書き込み回路と、外部から入力されるスキャンテスト用データと前記記憶回路から読み出される前記バーンインテスト用データとを、前記順序回路に対して選択的に出力する選択回路と、を備えている。
【０００６】
第２の発明は、第１の発明において、前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなる。
第３の発明は、第１または第２の発明において、前記記憶回路は、ＲＡＭまたはフラッシュ・メモリである。
第４の発明は、複数のフリップフロップ回路から構成される、少なくとも２つの順序回路と、前記順序回路の間に配置される少なくとも１つの組み合わせ回路と、データを一時的に記憶する記憶回路と、前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、データを記憶する記憶回路と、前記記憶回路の故障検出を行うＢＩＳＴ回路と、を備えた半導体集積回路において、バーンインテスト時に使用されるバーンインテスト用データを、前記記憶回路の所定の記憶領域に予め書き込んでおき、前記バーンインテスト時には、前記記憶回路に書き込まれているバーンインテスト用データを前記順序回路に分配するようにした。
【０００７】
第５の発明は、第４の発明において、前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなる。
このような構成からなる本発明によれば、バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくできる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の半導体集積回路の実施形態の構成例を示すブロック図である。
この実施形態に係る半導体集積回路は、図１に示すように、複数（この例では３つ）の順序回路１〜３と、複数（この例では２つ）の組み合わせ回路４、５と、スキャンテスト回路６と、記憶回路７と、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ−ｔｅｓｔ）回路８と、選択回路９とを備えている。
【０００９】
また、この実施形態は、半導体集積回路の初期不良を除去するためのバーンインテスト、およびその故障検出を行うことができ、その後の通常の動作時には、順序回路１〜３および組み合わせ回路４、５が本来の論理回路として使用できるとともに、記憶回路７を本来のメモリとして使用できるようになっている。
順序回路１〜３は、それぞれ複数のフリップフロップ回路１１、２１、３１からなる。そして、その各フリップフロップ回路１１、２１、３１は、後述のスキャンテスト回路６の働きに従い、バーンインテスト動作、スキャンテスト動作、または通常動作では、その機能が異なるようになっている。この点については後述する。
【００１０】
組み合わせ回路４、５は、順序回路１〜３の間にそれぞれ配置され、バーンインテストおよびスキャンテストの対象になる回路である。
スキャンテスト回路６は、順序回路１〜３のフリップフロップ回路１１、２１、３１を利用してスキャンテストを行うための回路を形成するものであり、切り替えスイッチ６１ａ、６１ｂ、６１ｃなどからなる。
【００１１】
すなわち、切り替えスイッチ６１ａは、通常動作の場合には、その接点が図示の位置となり、各フリップフロップ回路１１に本来の回路機能を実現させるようになっている。また、切り替えスイッチ６１ａは、故障検出を行うスキャンテスト時には、その接点が図示の位置とは反対側に切り替わり、各フリップフロップ回路１１を直列に接続させてシフトレジスタとして機能させるようになっている。
【００１２】
また、切り替えスイッチ６１ｂは、通常動作時には各フリップフロップ回路２１に本来の回路機能を実現させ、スキャンテスト時には各フリップフロップ回路２１を直列に接続させてシフトレジスタとして機能させるようになっている。
さらに、切り替えスイッチ６１ｃは、通常動作時には各フリップフロップ回路３１に本来の回路機能を実現させ、スキャンテスト時には各フリップフロップ回路３１を直列に接続させてシフトレジスタをとして機能させるようになっている。
【００１３】
記憶回路７は、通常の動作時にデータを記憶するためのメモリであり、例えばＲＡＭやフラッシュ・メモリなどからなる。この記憶回路７は、ＢＩＳＴ回路８によりその故障検出の対象となるものである。また、この記憶回路７の記憶領域の一部である所定の記憶領域には、バーンインテスト時に使用するバーンインテスト用データが格納されるようになっている。
【００１４】
ＢＩＳＴ回路８は、記憶回路７の故障検出を行うものであり、図示しないテストパターン発生回路、テスト出力圧縮回路、比較回路などから構成される。また、ＢＩＳＴ回路８内には、バーンインテスト用データを記憶回路７の所定の記憶領域に書き込むためのバーンインテスト用データ書き込み機能と、バーンインモード時にその記憶領域に書かれたバーンインテスト用データを各フリップフロップに与える制御をする機能を有する制御回路８１が設けてある。
【００１５】
選択回路９は、外部からのスキャンテスト信号または記憶回路７から読み出されるバーンインテスト用データを選択し、この選択したデータをスキャンテスト回路６を介して順序回路１〜３に供給する回路である。このため、選択回路９は、複数のマルチプレクサ９１〜９３からなり、その各マルチプレクサ９１〜９３はバーンインテスト信号に基づき、上記のデータを選択的に出力できるようになっている。
【００１６】
次に、このような構成からなる実施形態のテスト動作の一例について、図１を参照して説明する。
この実施形態では、バーンインテストを行うときには、そのテストに先立って、ＢＩＳＴ回路８内に設けた制御回路８１を用いて、所定のバーンインテスト用データを記憶回路７の所定の記憶領域に予め書き込んでおく。
【００１７】
ここで、バーンインテスト用データは外部から入力され、そのデータの内容は、テスト対象の回路動作を活性化させるパターンからなる。
まず、バーンインテストを行う場合について説明する。
この場合には、スキャンテスト回路６の切り替えスイッチ６１ａ、６１ｂ、６１ｃの各接点を、図１に示す位置とは反対の位置に切り替える。次に、選択回路９の各マルチプレクサ９１〜９３は、バーンインテスト信号によって、バーインテスト動作に切り替えられる。
【００１８】
このときには、そのバーインインテスト信号などに基づき、記憶回路７の所定の記憶領域に書き込まれている各バーンインテスト用データが読み出され、この読み出された各データは、各マルチプレクサ９１〜９３によって対応する順序回路１〜３の各フリップフロップ回路１１、２１、３１にそれぞれ直列に入力される。
そして、順序回路１〜３の各フリップフロップ回路１１、２１、３１に入力された各バーンインテスト用データを用いて、組み合わせ回路４、５などのバーンインテストを行う。このときには、組み合わせ回路４、５には、その各回路の特質に応じて、その各回路動作を活性化させるパターンからなる各データが分配される。このため、バーンインテスト時には、その分配された各データを使用することにより、各回路の内部を十分に活性化させることができる。
【００１９】
次に、スキャンテストを行う場合について説明する。
この場合には、スキャンテスト回路６の切り替えスイッチ６１ａ、６１ｂ、６１ｃの各接点を、図１に示す位置とは反対の位置に切り替える。このときには、選択回路９の各マルチプレクサ９１〜９３は、外部からのスキャンテスト信号を各順序回路１〜３に出力するようになっている。
【００２０】
この状態で、各マルチプレクサ９１〜９３に各スキャンテスト用データが入力されると、その入力された各スキャンテスト用データは、対応する順序回路１〜３の各フリップフロップ回路１１、２１、３１にそれぞれ直列に入力される。
その各フリップフロップ回路１１、２１に入力された各データは、組み合わせ回路４、５にそれぞれ並列に入力される。次に、切り替えスイッチ６１ａ、６１ｂ、６１ｃの各接点を図示の位置に切り替えると、組み合わせ回路４、５の各出力が順序回路２、３の各フリップフロップ回路２１、３１に格納される。
【００２１】
その後、切り替えスイッチ６１ａ、６１ｂ、６１ｃの各接点を図示の位置とは反対の位置に切り替えると、順序回路２、３のスキャン出力が取り出せ、これにより組み合わせ回路４、５などの故障検査ができる。
以上説明したようにこの実施形態では、半導体集積回路に含まれる記憶回路に、バーンインテスト時にテスト対象を十分に活性化させることができるバーンインテスト用データ格納するようにし、バーンインテスト時には、そのバーンインテスト用データを読み出して検査対象ごとに分配するようにした。
【００２２】
このため、この実施形態によれば、バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくすることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態の構成を示す回路ブロック図である。
【符号の説明】
【００２４】
１〜３・・・順序回路、４、５・・・組み合わせ回路、６・・・スキャンテスト回路、７・・・記憶回路、８・・・ＢＩＳＴ回路、９・・・選択回路、１１、２１、３１・・・フリップフロップ回路、８１・・・制御回路
【図１】
2006189286.tif 000003