(57)【要約】【課題】  データの書込み／読出し時におけるメモリセルの動作速度が従来よりも速い、フルディプレッション型の半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、半導体基板１０と、半導体基板上に設けられた絶縁層２０と、絶縁層上に設けられ、該絶縁層によって半導体基板から電気的に絶縁された半導体層３０と、半導体層に形成された第１導電型のソース層９０と、半導体層に形成された第１導電型のドレイン層９１と、ソース層と前記ドレイン層との間の前記半導体層に形成され、電気的に浮遊状態であり、電荷を充放電することによってデータを記憶可能な第１導電型のボディ領域９９と、ボディ領域上に形成された第１のゲート絶縁膜５０と、第１のゲート絶縁膜上に形成された第１のゲート電極６０とを備え、少なくともデータを書き込みまたは読み出すときに、ボディ領域が完全空乏化する。【選択図】  図４
2006269535.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層上に設けられ、該絶縁層によって半導体基板から電気的に絶縁された半導体層と、
前記半導体層に形成された第１導電型のソース層と、
前記半導体層に形成された第１導電型のドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に形成され、電気的に浮遊状態であり、電荷を充放電することによってデータを記憶可能な第１導電型のボディ領域と、
前記ボディ領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
少なくともデータを書き込みまたは読み出すときに、前記ボディ領域が完全空乏化することを特徴とする半導体記憶装置。
【請求項２】
前記ボディ領域の不純物濃度は、前記ソース層および前記ドレイン層の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板のうち前記絶縁層近傍の領域は第１導電型であり、前記半導体基板のうち前記絶縁層から離間した領域は第２導電型であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
第１導電型の半導体基板上に設けられた絶縁層と前記絶縁層上に設けられた第１導電型の半導体層と備えたＳＯＩ基板上に半導体記憶装置を製造する方法であって、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体層内に第１導電型の不純物を注入し、前記絶縁層に達する第１導電型のソース層および第１導電型のドレイン層を形成することを具備し、
前記ソース層と前記ドレイン層との間の前記半導体層は第１導電型のまま維持されることを特徴とする半導体記憶装置を製造する方法。
【請求項５】
第２導電型の半導体基板上に設けられた絶縁層と前記絶縁層上に設けられた第２導電型の半導体層と備えたＳＯＩ基板上に半導体記憶装置を製造する方法であって、
前記半導体層および前記絶縁層を貫通して前記半導体基板に達するように第１導電型の不純物を注入することによって、前記絶縁層近傍の前記半導体基板および前記半導体層を第１導電型に変更し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体層内に第１導電型の不純物を注入し、前記絶縁層に達する第１導電型のソース層および第１導電型のドレイン層を形成することを具備する半導体記憶装置を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭに代わるメモリセルとしてＦＢＣ(Floating Body Cell)メモリが開発されている。さらに、素子の微細化に伴い、フルディプレション（full-depression）型ＦＢＣ（以下、ＦＤ−ＦＢＣともいう）メモリが開発されている。
【０００３】
従来、ＦＤ−ＦＢＣメモリは、Ｎ＋型ソース層、Ｐ型ボディ領域およびＮ＋型ドレイン層（以下、Ｎ＋ＰＮ＋型という）で構成されていた。この場合、ボディ領域内に含まれているＰ型不純物の濃度が高いと、メモリセルの閾値電圧が高くなる。これにより、メモリセルの電流駆動力が低下し、データの書込み／読出し時においてメモリセルの動作速度が低下するという問題があった。
【特許文献１】特開平２−２０９７７２号公報
【特許文献２】特開２００３−３１６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、データの書込み／読出し時におけるメモリセルの動作速度が従来よりも速い、フルディプレッション型の半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられ、該絶縁層によって半導体基板から電気的に絶縁された半導体層と、前記半導体層に形成された第１導電型のソース層と、前記半導体層に形成された第１導電型のドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に形成され、電気的に浮遊状態であり、電荷を充放電することによってデータを記憶可能な第１導電型のボディ領域と、前記ボディ領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、少なくともデータを書き込みまたは読み出すときに、前記ボディ領域が完全空乏化する。
【０００６】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、第１導電型の半導体基板上に設けられた絶縁層と前記絶縁層上に設けられた第１導電型の半導体層と備えたＳＯＩ基板上に半導体記憶装置を製造する方法であって、
前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体層内に第１導電型の不純物を注入し、前記絶縁層に達する第１導電型のソース層および第１導電型のドレイン層を形成することを具備し、前記ソース層と前記ドレイン層との間の前記半導体層は第１導電型のまま維持される。
【０００７】
本発明に係る他の実施形態に従った半導体記憶装置の製造方法は、第２導電型の半導体基板上に設けられた絶縁層と前記絶縁層上に設けられた第２導電型の半導体層と備えたＳＯＩ基板上に半導体記憶装置を製造する方法であって、
前記半導体層および前記絶縁層を貫通して前記半導体基板に達するように第１導電型の不純物を注入することによって、前記絶縁層近傍の前記半導体基板および前記半導体層を第１導電型に変更し、前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体層内に第１導電型の不純物を注入し、前記絶縁層に達する第１導電型のソース層および第１導電型のドレイン層を形成する。
【発明の効果】
【０００８】
本発明に係る半導体記憶装置は、データの書込み／読出し時におけるメモリセルの動動作速度が従来よりも速い。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は本発明を限定するものではない。以下の実施形態において、Ｎ型半導体に代えてＰ型半導体を用い、尚且つ、Ｐ型半導体に代えてＮ型半導体を用いても本発明の効果は失われない。
【００１０】
図１から図４は、本発明に係る第１の実施形態に従ったＦＤ−ＦＢＣメモリの製造方法の流れを示す断面フロー図である。まず、図１に示すように、ＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、半導体基板１０と、半導体基板１０上に設けられた絶縁層（以下、ＢＯＸ層ともいう）２０と、ＢＯＸ層２０上に設けられた半導体層（以下、ＳＯＩ層ともいう）３０とを備えている。半導体基板１０は、例えば、Ｎ型のシリコン基板またはＮ型のＧａＡｓ基板である。ＢＯＸ層２０は、例えば、シリコン酸化膜からなる。また、ＢＯＸ層２０の厚みは、例えば、３０ｎｍ以下である。ＳＯＩ層３０は、例えば、Ｎ型のシリコンからなる。ＳＯＩ層３０の厚みは、例えば、５０ｎｍ以下であり、その不純物濃度は、例えば、１×１０１７ｃｍ−３以下である。
【００１１】
次に、図２に示すように、素子分離領域にＳＴＩ（Shallow Trench Isolation）４０を形成する。ＳＴＩ４０を形成するために、まず、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、素子形成領域以外のＳＯＩ層３０を除去し、トレンチを形成する。続いて、シリコン酸化膜等の絶縁膜をトレンチ内に充填する。
【００１２】
次に、ゲート絶縁膜材料（５０）をＳＯＩ層３０上に形成する。続いて、ゲート電極材料（６０）を堆積する。ゲート絶縁膜材料（５０）は、例えば、シリコン酸化膜からなり、その厚みは、例えば、１０ｎｍである。ゲート電極材料（６０）は、例えば、ポリシリコンからなり、その厚みは、例えば、３００ｎｍである。
【００１３】
次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、ゲート電極材料（６０）ポリシリコン層６０およびゲート絶縁膜材料（５０）をエッチングする。これにより、ゲート電極６０およびゲート絶縁膜５０が形成される。ここで、ゲート絶縁膜５０およびゲート電極６０の形成前に、チャネルイオン注入が行われていないことに注意されたい。
【００１４】
次に、図３に示すように、ゲート電極６０の両側にあるＳＯＩ層３０にＮ型不純物（例えば、砒素または燐）をイオン注入する。これにより、ＬＤＤ（Lightly Diffused Drain）領域７０が形成される。ＬＤＤ領域７０の不純物濃度は、例えば、１０１８ｃｍ−３である。
【００１５】
次に、シリコン酸化膜を基板全面に堆積し、ＲＩＥ法によってこのシリコン酸化膜をエッチングする。これにより、側壁酸化膜８０がゲート電極６０の側壁に形成される。側壁酸化膜８０をマスクとして用いて、ゲート電極６０の両側にＮ型不純物（例えば、砒素または燐）をイオン注入する。イオン注入後、熱処理を施すことによって、不純物が活性化されるとともに、不純物拡散層がＳＯＩ層３０の表面からＢＯＸ層２０に達する。これにより、ソース層９０およびドレイン層９１が形成される。ソース層およびドレイン層の不純物濃度は、ボディ領域９９の不純物濃度よりも高い。ソース層およびドレイン層の不純物濃度は、例えば、１０２０ｃｍ−３である。ソース層９０およびドレイン層９１がＳＯＩ層３０の表面からＢＯＸ層２０に達するので、ボディ領域９９がソース層９０およびドレイン層９１の間に形成される。
【００１６】
次に、図４に示すように、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法等により、層間絶縁膜９５を基板上に堆積する。層間絶縁膜９５は、例えば、シリコン酸化膜であり、その厚みは、例えば、６００ｎｍである。次に、コンタクトホール（図示せず）を層間絶縁膜９５に設け、電極材料を充填する。その後、公知の方法を利用して、ＦＢＣメモリが完成する。
【００１７】
ＢＯＸ層２０の厚みが３０ｎｍ以下である。尚且つ、ＳＯＩ層３０の厚みが５０ｎｍ以下であり、その不純物濃度が１×１０１７ｃｍ−３以下である。これにより、半導体基板１０が第２のゲート電極（バックゲート電極）として機能し、ボディ領域９９が完全に空乏化することができる。
【００１８】
第１の実施形態に従った製造方法によれば、チャネルイオン注入を行うことなく、ＳＯＩ層３０の一部をそのままボディ領域９９（チャネル領域）として用いている。よって、第１の実施形態は、従来技術よりも製造工程数が少ない。その結果、半導体装置の製造におけるサイクルタイムを短縮することができ、半導体装置のコストを低減させることができる。
【００１９】
また、第１の実施形態に従った製造方法によれば、Ｎ＋型ソース層９０、Ｎ型ボディ領域９９およびＮ＋型ドレイン層９１（以下、Ｎ＋ＮＮ＋型という）を備えたＦＤ−ＦＢＣメモリが形成される。ソース層９０およびドレイン層９１がＳＯＩ層３０の表面からＢＯＸ層２０まで拡散されているので、ボディ領域９９は、電気的に浮遊状態である。このＦＤ−ＦＢＣメモリにデータを書き込みまたは読み出すときには、ボディ領域が完全空乏化する。従って、ＦＤ−ＦＢＣでは、ボディ領域９９（チャネル領域）の導電型をソース層９０およびドレイン層９１と反対の導電型にしておく必要はない。即ち、空乏化しやすいように不純物濃度が低ければ(１×１０１７ｃｍ−３以下)、ボディ領域９９は、ソース層９０およびドレイン層９１と同一導電型でよいことが分かった。このとき、ボディ領域９９の導電型が、ソース層９０およびドレイン層９１の導電型と同じであるので、ＦＤ−ＦＢＣメモリの閾値電圧は、従来よりも低下する。閾値電圧が低下すると、データ“１”の書込み電流が増加する。また、ソース−ボディ間またはドレイン−ボディ間を通過する電流は、Ｎ＋ＰＮ＋型メモリセルよりもＮ＋ＮＮ＋型メモリセルの方が大きい。その結果、本実施形態によるＦＤ−ＦＢＣメモリは、データの書込み／読出し時におけるメモリセルの動作速度が従来よりも速くなる。
【００２０】
ボディ領域９９の導電型をソース層９０およびドレイン層９１の導電型と同じにすることによって、ＦＤ−ＦＢＣメモリのオフ時における電流リークが懸念される。しかし、ボディ領域９９は、書込み／読出し動作時だけでなく、データ保持時においても完全空乏化状態にあるので、電流リークは生じない。又、Ｎ＋ＮＮ＋型はＮ＋ＰＮ＋型に比べソース層／ドレイン層とチャネルとの間にビルトインポテンシャルが無い。それにより、ソース層／ドレイン層のエッジの電界がその分緩和されるので、データ保持特性が向上する。
【００２１】
（第２の実施形態）
図５から図７は、本発明に係る第２の実施形態に従ったＦＤ−ＦＢＣメモリの製造方法の流れを示す断面フロー図である。第１の実施形態における構成要素と同様の構成要素には、同じ参照番号が付されている。
【００２２】
まず、図５に示すように、ＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、半導体基板１１と、半導体基板１１上に設けられたＢＯＸ層２０と、ＢＯＸ層２０上に設けられたＳＯＩ層３１とを備えている。半導体基板１１は、Ｐ型のシリコン基板またはＧａＡｓ基板である。ＳＯＩ層３１は、Ｐ型のシリコンからなる。ＳＯＩ層３１の厚みは、例えば、５０ｎｍ以下であり、その不純物濃度は、例えば、１×１０１７ｃｍ−３以下である。
【００２３】
次に、図６に示すように、ＳＴＩ４０が、第１の実施形態と同様の方法を用いて形成される。次に、ＳＯＩ層３１およびＢＯＸ層２０を貫通して半導体基板１１に達するようにＮ型の不純物（例えば、砒素または燐）をイオン注入する。これにより、半導体基板１１のうちＢＯＸ層２０に隣接する領域およびＳＯＩ層３１をＮ型半導体に変更する。半導体基板１１のうちＢＯＸ層２０に隣接するＮ型半導体領域を第２のゲート電極１２とする。このとき、不純物注入エネルギーは、不純物濃度のピークが半導体基板１１とＢＯＸ層２０との界面以下になるように設定される。これにより、第２のゲート電極１２のＮ型不純物濃度は比較的高く、ＳＯＩ層３１のそれは比較的低くなる。例えば、第２のゲート電極１２のＮ型不純物濃度は１×１０１９ｃｍ−３以上であり、ＳＯＩ層３１のＮ型不純物濃度は１×１０１７ｃｍ−３以下である。第２のゲート電極１２は低抵抗であればよいので、第２のゲート電極１２のＮ型不純物濃度の正確な制御は必要ない。しかし、ＳＯＩ層３１のＮ型不純物濃度は、メモリセルの閾値電圧に関係するので、正確に制御する必要がある。ここでのＮ型不純物濃度は、Ｐ型不純物よりも余剰に注入されたＮ型不純物の濃度を意味する。
【００２４】
その後、第１の実施形態と同様の工程を経て、図７に示すように、ＦＤ−ＦＢＣメモリセルが完成する。図６から図７の工程は、第１の実施形態と同様であるので、その説明を省略する。
【００２５】
第２の実施形態によれば、Ｐ型のＳＯＩ基板を用いても、Ｎ＋ＮＮ＋型のＦＤ−ＦＢＣメモリを製造することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００２６】
以上の実施形態によるＦＤ−ＦＢＣメモリは、接合リークを低減させることができる。これは、ボディ領域９９は、書込み／読出し動作時だけでなく、データ保持時においても完全空乏化状態にあるからである。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る第１の実施形態に従ったＦＤ−ＦＢＣメモリの製造方法を示す断面フロー図。
【図２】図１に続く、ＦＤ−ＦＢＣメモリの製造方法を示す断面フロー図。
【図３】図２に続く、ＦＤ−ＦＢＣメモリの製造方法を示す断面フロー図。
【図４】図３に続く、ＦＤ−ＦＢＣメモリの製造方法を示す断面フロー図。
【図５】本発明に係る第２の実施形態に従ったＦＤ−ＦＢＣメモリの製造方法の流れを示す断面フロー図。
【図６】図５に続く、ＦＤ−ＦＢＣメモリの製造方法を示す断面フロー図。
【図７】図６に続く、ＦＤ−ＦＢＣメモリの製造方法を示す断面フロー図。
【符号の説明】
【００２８】
１０…半導体基板
２０…ＢＯＸ層
３０…ＳＯＩ層
４０…ＳＴＩ
５０…ゲート絶縁膜
６０…ゲート電極
７０…ＬＤＤ領域
８０…側壁酸化膜
９０…ソース層
９１…ドレイン層
９９…ボディ領域
９５…層間絶縁膜
【図１】
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【図２】
2006269535.tif 000004
【図３】
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【図４】
2006269535.tif 000006
【図５】
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【図６】
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【図７】
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