(57)【要約】【課題】  基準電流の均一度を高めることができるデータ駆動チップ及び発光表示装置を提供する。【解決手段】  複数の走査線で走査信号を順次印加する走査駆動部１００、基準電流を出力する第１データドライバ及びこの基準電流を受ける第２データドライバを備え、複数のデータ線に前記基準電流に相応するデータ電流を印加するデータ駆動部２００、及び複数の走査線Ｓ１〜Ｓｎに印加された走査信号及び複数のデータ線Ｄ１〜Ｄｍに印加されるデータ電流によって画像を表示する画像表示部３００を具備し、データ駆動部２００は基準電圧と抵抗によって決定される基準電流を出力する第１データ駆動チップ２１０、及び出力される基準電流を入力受ける第２データ駆動チップ２２０を含む発光表示装置を提供する。【選択図】            図２
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【特許請求の範囲】
【請求項１】
複数の走査線に走査信号を印加する走査駆動部と、
複数のデータ線にデータ電流を印加するデータ駆動部と、
前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、
前記データ駆動部は、
基準電圧と抵抗によって決定される基準電流を出力する第１データ駆動チップと、
前記第１データ駆動チップから前記基準電流を受ける第２データ駆動チップと、
を含むことを特徴とする発光表示装置。
【請求項２】
複数の走査線に走査信号を印加する走査駆動部と、
複数のデータ線にデータ電流を印加するデータ駆動部と、
前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、
前記データ駆動部は、基準電圧と抵抗によって決定される差動基準電流を出力する第１データ駆動チップと、
前記出力される差動基準電流を受ける第２データ駆動チップと、
を含むことを特徴とする発光表示装置。
【請求項３】
前記第２データ駆動チップは、前記入力される差動基準電流に対応する差動基準電流を出力し、
前記データ駆動部は、前記第２データ駆動チップから出力される差動基準電流を受ける第３データ駆動チップを追加的に含むことを特徴とする請求項２に記載の発光表示装置。
【請求項４】
前記第１データ駆動チップから出力される差動基準電流値の差は、
前記基準電圧値を前記抵抗値で除算した値に比例することを特徴とする請求項２に記載の発光表示装置。
【請求項５】
前記第１データ駆動チップから出力される差動基準電流のうち、一つの電流の値は基準電圧の値を前記抵抗値で除算した値にあたり、他の一つの電流の値は基準電圧の値を前記抵抗値で除算した値の倍にあたることを特徴とする請求項２に記載の発光表示装置。
【請求項６】
前記第１データ駆動チップにおいて、
各階調に対応するデータ電流の値は、前記基準電圧及び前記抵抗によって決定されることを特徴とする請求項２に記載の発光表示装置。
【請求項７】
前記第２データ駆動チップにおいて、
各階調に対応するデータ電流の値は、前記第２データ駆動チップに入力される差動基準電流によって決定されることを特徴とする請求項２に記載の発光表示装置。
【請求項８】
前記抵抗は、前記第１データ駆動チップの外部に位置することを特徴とする請求項２に記載の発光表示装置。
【請求項９】
走査駆動部制御信号を前記走査駆動部に伝達し、データ駆動部制御信号を前記データ駆動部に伝達し、ビデオデータを前記データ駆動部に伝達するタイミング制御部を追加的に含むことを特徴とする請求項２に記載の発光表示装置。
【請求項１０】
前記第２データ駆動チップから出力される差動基準電流の値は、
前記第１データ駆動チップから出力される差動基準電流の値と同一であることを特徴とする請求項２に記載の発光表示装置。
【請求項１１】
前記第３データ駆動チップにおいて、
各階調に対応するデータ電流の値は、前記第３データ駆動チップに入力される差動基準電流によって決定されることを特徴とする請求項３に記載の発光表示装置。
【請求項１２】
前記第１及び第２データ駆動チップは、デジタル／アナログ変換器の入力側と出力側に設置されるマルチプレクサー及びデマルチプレクサーを具備することを特徴とする請求項１または請求項２に記載の発光表示装置。
【請求項１３】
クロック信号及び同期信号に対応してラッチ制御信号を出力するシフトレジスターと、
前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、
前記データラッチの出力をアナログ変換したデータ電流を出力するＤ／Ａ変換器と、
第１モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力基準電流を生成し、第２モードにあたる制御信号が印加される場合には、入力基準電流を利用して前記基準電流及び前記出力基準電流を生成し、前記生成された基準電流をＤ／Ａ変換器に伝達し、前記出力基準電流を出力するバイアス回路と、
を含むことを特徴とするデータ駆動チップ。
【請求項１４】
クロック信号及び同期信号に対応してラッチ制御信号を出力するシフトレジスターと、
前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、
前記データラッチの出力をアナログ変換したデータ電流を出力するＤ／Ａ変換器と、
第１モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力差動基準電流を形成し、第２モードにあたる制御信号が印加される場合には、入力差動基準電流を利用して前記基準電流及び前記出力差動基準電流を形成し、前記基準電流をＤ／Ａ変換器に伝達して前記差動基準電流を出力するバイアス回路と、
を含むことを特徴とするデータ駆動チップ。
【請求項１５】
前記Ｄ／Ａ変換器において、
各階調に対応する前記データ電流の値は、前記基準電流によって決定されることを特徴とする請求項１４に記載のデータ駆動チップ。
【請求項１６】
前記バイアス回路に第１モードにあたる制御信号が印加される場合、前記基準電流の値は、前記基準電圧の値を前記抵抗値で除算した値にあたり、
前記出力差動基準電流のうち、一つの電流の値は、前記基準電圧の値を前記抵抗値で除算した値にあたり、他の一つの電流の値は前記基準電圧の値を前記抵抗値で除算した値の倍にあたることを特徴とする請求項１４に記載のデータ駆動チップ。
【請求項１７】
前記バイアス回路に第２モードにあたる制御信号が印加される場合、前記基準電流の値は前記入力差動基準電流の値の差にあたり、
前記出力差動基準電流の値は、前記入力差動基準電流の値にあたることを特徴とする請求項１４に記載のデータ駆動チップ。
【請求項１８】
前記抵抗は、前記第１データ駆動チップの外部に位置することを特徴とする請求項１４に記載のデータ駆動チップ。
【請求項１９】
前記基準電流を生成する電流生成回路を具備し、
前記電流生成回路は、
第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子に前記基準電圧が入力される第１演算増幅器と、
第１電極、第２電極及びゲートを具備し、前記ゲートが前記第１演算増幅器の前記出力端子に接続され、前記第１電極が前記バイアス電源を供給する電源線に接続され、前記第２電極が前記第１演算増幅器の前記第２入力端子及び前記抵抗の一端に接続される第１トランジスタと、
を含み、
前記外部抵抗の他端はグラウンドに接続されることを特徴とする請求項１４に記載のデータ駆動チップ
【請求項２０】
前記電流生成回路は、
第１電極、第２電極及びゲートを具備し、前記ゲートが前記第２電極に接続され、前記第１電極が前記バイアス電源を供給する電源線に接続され、前記第２電極が前記第１トランジスタの前記第１電極に接続される第２トランジスタと、
第１電極、第２電極及びゲートを具備し、前記ゲートが前記第２トランジスタの前記ゲートに接続され、前記第１電極が前記第２トランジスタの前記第１電極及び前記バイアス電源を供給する前記電源線に接続される第３トランジスタと、
第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子が前記第１トランジスタの前記第１電極に接続され、前記第２入力端子が前記第３トランジスタの前記第２電極に接続される第２演算増幅器と、
第１電極、第２電極及びゲートを具備し、前記第１電極が前記第３トランジスタの前記第２電極及び前記第２演算増幅器の前記第２入力端子に接続され、前記ゲートが前記第２演算増幅器の前記出力端子に接続される第４トランジスタを追加的に含むことを特徴とする請求項１９に記載のデータ駆動チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ駆動チップ及び発光表示装置に関し、特に、基準電流の均一度を高めることができるデータ駆動チップ及び発光表示装置に関する。
【背景技術】
【０００２】
最近、陰極線管の短所である重さとかさを減らすことができる各種平板表示装置が開発されている。平板表示装置（フラットパネルディスプレイ）としては、液晶表示装置、電界放出表示装置、プラズマディスプレイパネル及び発光表示装置などがある。
【０００３】
平板表示装置のうち、発光表示装置は、電子と正孔の再結合によって蛍光物質を発光させる自発光素子であり、材料及び構造によって無機物の発光層を含む無機発光表示装置と、有機物の発光層を含む有機発光表示装置に大別される。
【０００４】
また、有機発光表示装置を特に有機電界発光表示装置と称する。このような発光表示装置は、液晶表示装置のように別途の光源を要する受動型発光素子に比べて陰極線管のような早い応答速度を持つという長所がある。
【０００５】
発光表示装置の駆動方式としては、受動マトリックス方式と能動マトリックス方式がある。このうち、受動マトリックス方式は陽極と陰極を直交するように形成し、ラインを選択して駆動する方式である。
【０００６】
能動マトリックス方式は、能動素子を利用して発光素子に流れる電流量を制御する方式である。能動素子としては薄膜トランジスタ（以下、ＴＦＴという。）が主に使用される。能動マトリックス方式は、多少複雑であるが電流消耗量が少なく、発光時間が長くなるという長所がある。
【０００７】
発光表示装置の書込方式としては、電圧書込方式と電流書込方式がある。このうち、電圧書込方式は、データ駆動部がデータ信号に対応する電圧を出力する方式である。電圧書込方式は、液晶表示装置などに使用されるデータ駆動部をそのまま使用することができるという長所があるが、能動素子として使用されるＴＦＴのしきい値電圧と、移動度等の偏差によって均一な画面を表現しにくいという短所がある。
【０００８】
電流書込方式は、データ駆動部がデータ信号に対応する電流を出力する方式である。電流書込方式は、ＴＦＴのしきい値電圧と移動度の偏差を容易に補償して均一な画面を表現することができるという長所があるので、データ電流を出力するデータ駆動部の開発が必要とされる。
【０００９】
一方、表示装置のサイズが大きくなり、解像度が高くなることによって使用されるデータ線の数が増加し、これによってデータ駆動部を一つのチップで具現するより複数個のデータ駆動チップを利用して具現することが技術的に容易な面がある。
【００１０】
図１は、従来の技術による複数のデータ駆動チップを利用したデータ駆動部を概略的に示す図である。
【００１１】
図１を参照すれば、データ駆動部は第１ないし４データ駆動チップ１０ないし４０を含む。各データ駆動チップ１０ないし４０は、３００チャンネルの出力を持つのでデータ駆動部は最大１２００チャンネルの出力を持つことができる。各データ駆動チップ１０ないし４０は、基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔ１ないしＲｅｘｔ４を利用して基準電流を形成する。
【００１２】
また、形成された基準電流はデータ駆動チップ１０ないし４０内部に位置するＤ／Ａ変換器（図示せず）などで使用され、基準電流が変われば各階調に対応するデータ電流値が変更されるので、データ線に連結された画素の輝度が変わるようになる。
【００１３】
したがって、基準電流値がデータ駆動チップ間で互いに異なると各データ駆動チップ１０ないし４０に連結された画素の輝度に差が発生するので、画質の不均一性をもたらすことになる。
【００１４】
一般に、外部抵抗値は製造工程による偏差、温度などの要因によって差が発生し、これによって各データ駆動チップ１０ないし４０間の基準電流の差が発生して画質の不均一性をもたらしうるという問題点がある。
【００１５】
一方、従来のデータ駆動チップ及び発光表示装置に関する技術を記載した文献としては、下記特許文献１および２等がある。
【特許文献１】米国特許出願公開２００３／０１６４８１１号明細書
【特許文献２】特開平２００３−３４５２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、本発明の目的は、各データ駆動チップで使用される基準電流の誤差を減らすことにより、画質の均一度を高めることができるデータ駆動チップ及び発光表示装置を提供することである。
【課題を解決するための手段】
【００１７】
前記目的を果たすための技術的手段として、本発明の第１側面は、複数の走査線に走査信号を順次印加する走査駆動部と、複数のデータ線にデータ電流を印加するデータ駆動部と、前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、前記データ駆動部は、基準電圧と抵抗によって決定される基準電流を出力する第１データ駆動チップと、前記第１データ駆動チップから前記基準電流を受ける第２データ駆動チップとを含むことを特徴とする発光表示装置が提供される。
【００１８】
好ましくは、前記基準電流は差動基準電流を含む。
【００１９】
また、前記目的を果たすための技術的手段として、本発明の第２側面は、クロック信号及び同期信号に対応してラッチ制御信号を出力するシフトレジスターと、前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、前記データラッチの出力をアナログ変換したデータ電流を出力するＤ／Ａ変換器と、第１モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力基準電流を生成し、第２モードにあたる制御信号が印加される場合には、入力基準電流を利用して前記基準電流及び前記出力基準電流を生成し、前記生成された基準電流をＤ／Ａ変換器に伝達し、前記出力基準電流を出力するバイアス回路とを含むことを特徴とするデータ駆動チップが提供される。
【００２０】
好ましくは、前記バイアス回路は、基準電流及び出力差動基準電流を形成し、第２モードにあたる制御信号が印加される場合には入力差動基準電流を利用して前記基準電流及び前記出力差動基準電流を形成し、前記基準電流をＤ／Ａ変換器に伝達して前記差動基準電流を出力する。
【発明の効果】
【００２１】
上述したように、本発明によるデータ駆動チップ及び発光表示装置によれば、データドライバ内の第１データ駆動チップで基準電流を生成し、それを残りの第２データ駆動チップに供給することで、チップの間の出力電流を非常に均一にすることができる。したがって、本発明によるデータ駆動部を搭載した発光表示装置はより優秀な画質を具現することができる。
【００２２】
また、本発明によるデータ駆動チップ及び発光表示装置によれば、各データ駆動チップで使用される基準電流の誤差を減らすことで、画質の均一度を高めることができる。
【００２３】
また、本発明によるデータ駆動チップ及び発光表示装置によれば、データ駆動チップの間に伝達される電流として差動基準電流を利用することで、ＣＭＲＲを高めることができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付された図を参照して本発明によるデータ駆動チップ及び発光表示装置の好適な実施形態について詳しく説明する。
【００２５】
図２は、本発明の一実施形態による発光表示装置を示す図である。
【００２６】
図２を参照すれば、発光表示装置は、走査駆動部１００、データ駆動部２００、画像表示部３００及びタイミング制御部５００を具備する。
【００２７】
走査駆動部１００は、走査線Ｓ１ないしＳｎを駆動する。このような走査駆動部１００は、走査駆動部制御信号ＳＣＳに応答して走査信号を生成し、生成された走査信号を走査線Ｓ１ないしＳｎに順次供給する。
【００２８】
データ駆動部２００は、データ線Ｄ１ないしＤｍを駆動する。このようなデータ駆動部２００は、データ駆動部制御信号ＤＣＳ及びビデオデータに応答してデータ電流を生成し、生成されたデータ電流をデータ線Ｄ１ないしＤｍに供給する。
【００２９】
また、データ駆動部２００は、複数個のデータ駆動チップ（図示せず）を具備しており、複数のデータ駆動チップのうち、少なくとも一つの駆動チップは基準電圧及び外部抵抗を利用して差動基準電流（ｄｉｆｆｅｒｅｎｔｉａｌ  ｒｅｆｅｒｅｎｃｅ  ｃｕｒｒｅｎｔ）を形成し、残りのデータ駆動チップは他のデータ駆動チップから伝達を受けた差動基準電流を利用する。
【００３０】
画像表示部３００は、走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍによって制御される複数の画素４００を含む。
【００３１】
また、画像表示部３００は外部から第１電源電圧ＶＤＤ及び第２電源電圧ＶＳＳの印加を受ける。ここで、第１電源電圧ＶＤＤ及び第２電源電圧ＶＳＳは、それぞれの画素４００に伝達される。画素４００各々は自分に供給されるデータ信号に対応する画像を表示する。
【００３２】
タイミング制御部５００は、走査駆動部制御信号ＳＣＳを走査駆動部１００に供給し、データ駆動部制御信号ＤＣＳ及びビデオデータをデータ駆動部に供給する。
【００３３】
図３は、図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第１実施形態によるデータ駆動部を概略的に示した図である。図３を参照すれば、本発明の第１実施形態によるデータ駆動チップを具備したデータ駆動部は、発光表示装置の画面のサイズによって要求されるチャンネルを確保することができるように、複数のデータ駆動チップ１１０、１２０、１３０、１４０を具備する。
【００３４】
各データ駆動チップは、半導体チップで形成されており、好ましくは、実質的に同一の構造に製作される。また、データ駆動チップのうち、第１データ駆動チップ１１０はマスタチップで設置され、第２データ駆動チップ１２０、第３データ駆動チップ１３０、第４データ駆動チップ１４０は、マストチップ１１０に連結されるスレーブチップで設置される。
【００３５】
本発明の実施形態において、各データ駆動チップそれぞれは、３００個のチャンネルを具備し、各チャンネルに連結されたデータ線に所定のデータ信号をそれぞれ供給する。
【００３６】
第１データ駆動チップ１１０は、抵抗Ｒｅｘｔに電気的に接続され、外部から所定の基準電圧Ｖｒｅｆを受ける。そして、第１データ駆動チップ１１０は、抵抗Ｒｅｘｔと基準電圧Ｖｒｅｆに基づいて基準電流Ｉｒｅｆを生成する。また、第１データ駆動チップ１１０は生成された基準電流Ｉｒｅｆをベースとして、外部から入力されるデジタルビデオデータをアナログデータ信号に変換して出力する。
【００３７】
第２データ駆動チップ１２０は、第１データ駆動チップ１１０から基準電流を受ける。そして、第２データ駆動チップ１２０は、第１データ駆動チップ１１０から受けた基準電流をベースとして、外部から入力されるデジタルビデオデータをアナログデータ信号にデジタル／アナログ変換して出力する。この時、基準電流は、第１データ駆動チップ１１０から生成された基準電流をコピーした電流になる。
【００３８】
第３データ駆動チップ１３０及び第４データ駆動チップ１４０は、第２データ駆動チップ１２０の構成と同様である。したがって、第３データ駆動チップ１３０及び第４データ駆動チップ１４０についての詳細な説明は省略する。
【００３９】
本発明の実施形態で、第１データ駆動チップ１１０から生成される基準電流Ｉｒｅｆは、外部入力の基準電圧Ｖｒｅｆを外部に位置する抵抗Ｒｅｘｔで除算した値になる。
【００４０】
一方、各データ駆動チップ内のデジタル／アナログ変換器の最大値と最小値は、基準電流Ｉｒｅｆによって決定される。したがって、各駆動チップ内の集積回路に印加される基準電流の誤差は、各集積回路の出力電流誤差に伝播される。言い替えれば、通常の外部抵抗は、製造工程による偏差、温度などの要因によって小さくは１％から大きくは１０％以上の抵抗値の差を持つ。したがって、従来のデータ駆動部内のチップの間には、出力電流の偏差が発生する。
【００４１】
しかし、本発明ではデータ駆動部内のデータ駆動チップをマスタチップとスレーブチップで形成し、マスタチップから生成された基準電流Ｉｒｅｆをスレーブチップに供給することによってチップの間の出力電流の偏差を大きく減少させることができる。
【００４２】
このように本発明では、データ駆動部内のデータ駆動チップが基準電流を共有することによって外部抵抗の変化にかかわらずチップの間の出力電流の均一性を確保することができる。
【００４３】
図４は、図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第２実施形態によるデータ駆動部を概略的に示した図である。
【００４４】
図４を参照すれば、データ駆動部２００は、第１ないし４データ駆動チップ２１０ないし２４０を含む。
【００４５】
第１データ駆動チップ２１０は、基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔを利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成し、これを第２データ駆動チップ２２０に伝達する。このように基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔを利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成するデータ駆動チップをマスタデータ駆動チップと言う。差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２と基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔとの関係は式１のように表現することができる。
【００４６】
（Ｉｒｅｆ２  −  Ｉｒｅｆ１）  ∝  （Ｖｒｅｆ  ／  Ｒｅｘｔ）  …式１
すなわち、差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２の差は、基準電圧Ｖｒｅｆを外部抵抗Ｒｅｘｔで除算した値に比例する関係を持つ。差動基準電流は、一例として式２のような値を持つことができる。
【００４７】
Ｉｒｅｆ１  ＝  （Ｖｒｅｆ／Ｒｅｘｔ）
Ｉｒｅｆ２  ＝  ２×（Ｖｒｅｆ／Ｒｅｘｔ）  …式２
第２データ駆動チップ２２０は、入力される差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成し、これを第３データ駆動チップ２３０に伝達する。このような方式で、第３データ駆動チップ２３０は、入力される差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成し、これを第４データ駆動チップ２４０に伝達する。このように入力される差動基準電流を利用して出力される差動基準電流を形成するデータ駆動チップをスレーブデータ駆動チップと言う。
【００４８】
各データ駆動チップ２１０ないし２４０は、３００チャンネルの出力を持つので、データ駆動部は最大１２００のチャンネル出力を持つことができる。各データ駆動チップ２１０ないし２４０は、差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２に対応する電流または差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２の差に対応する基準電流をＤ／Ａ変換器（図示せず）に供給する。Ｄ／Ａ変換器において、各階調に対応する電流値は、前記供給される基準電流によって決定される。
【００４９】
このようにマスタデータ駆動チップ２１０のみが基準電圧Ｖｒｅｆと外部抵抗Ｒｅｘｔを利用して前記基準電流及び差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を形成し、スレーブデータ駆動チップ２２０ないし２４０は、マスタデータ駆動チップ２１０または他のスレーブデータ駆動チップ２２０ないし２４０から伝達される差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を利用して前記基準電流及び差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を形成することにより、各データ駆動チップ２１０ないし２４０で使用される基準電流の同一性を維持することができるので、結果的に画質の均一度を高めることができる。
【００５０】
また、データ駆動チップ２１０ないし２４０の間に伝達される電流として差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を利用することにより、同像成分除去比（ｃｏｍｍｏｎ  ｍｏｄｅ  ｒｅｊｅｃｔｉｏｎ  ｒａｔｉｏ、以下、ＣＭＲＲという、）を高められるという長所がある。
【００５１】
図５は、図４のデータ駆動部に採用されたデータ駆動チップの一例を示す図である。
【００５２】
図５を参照すれば、データ駆動チップはシフトレジスター２６０、データラッチ２７０、Ｄ／Ａ変換器２８０及びバイアス回路２９０を含む。
【００５３】
シフトレジスター２６０は、水平クロック信号ＨＣＬＫ及び水平同期信号ＨＳＹＮＣに対応してデータラッチ２７０を制御する機能を遂行する。水平クロック信号ＨＣＬＫ及び水平同期信号ＨＳＹＮＣは、図２のデータ駆動部制御信号ＤＣＳの一種である。
【００５４】
データラッチ２７０は、ビデオデータを順次入力してもらい、並列的にＤ／Ａ変換器２８０に出力する。データラッチ２７０は、シフトレジスター２６０から出力される制御信号によって制御される。
【００５５】
Ｄ／Ａ変換器２８０は、前記データラッチ２７０から並列的に出力される信号をアナログ電流に変換して出力する。各階調に対応する電流は、バイアス回路２９０から伝達される基準電流Ｉｒｅｆによって決定される。
【００５６】
バイアス回路２９０は、マスタデータ駆動チップとスレーブデータ駆動チップの両方に使用可能なバイアス回路２９０である。バイアス回路２９０がマスタモードに動作される場合、第１モード、すなわち、マスタモードにあたるモード制御信号Ｃｔｒｌが印加される場合には、バイアス回路２９０は基準電圧Ｖｒｅｆと外部抵抗Ｒｅｘｔを利用して基準電流Ｉｒｅｆを形成してＤ／Ａ変換器２８０に伝達し、また基準電圧Ｖｒｅｆと外部抵抗Ｒｅｘｔを利用して出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成してデータ駆動チップの外部に出力する。
【００５７】
バイアス回路２９０がスレーブモードに動作される場合、第２モード、すなわちスレーブモードにあたるモード制御信号Ｃｔｒｌが印加される場合には、バイアス回路２９０は入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を利用して基準電流Ｉｒｅｆを形成してＤ／Ａ変換器２８０に伝達し、また入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を利用して出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成してデータ駆動チップの外部に出力する。
【００５８】
図６は、図５のデータ駆動チップに採用されたバイアス回路の一例を示す図である。
【００５９】
図６を参照すれば、バイアス回路２９０は電流生成回路２９１、単一／差動変換回路２９２、モード選択回路２９３、差動／単一変換回路２９４及び基準電流と出力差動基準電流形成回路２９５を含む。
【００６０】
電流生成回路２９１は、基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔを利用して第１電流Ｉ１を生成する回路である。第１電流は一例として式３のような値を持つ。
【００６１】
Ｉ１  ＝  （Ｖｒｅｆ／Ｒｅｘｔ）  …式３
単一／差動変換回路２９２は、第１電流を差動電流Ｉ２、Ｉ３に変換する回路である。単一／差動変換回路２９２から出力される差動電流は、一例として式４のような値を持つ。
【００６２】
Ｉ２  ＝  Ｉ１
Ｉ３  ＝  ２×Ｉ１  …式４
モード選択回路２９３は、モード制御信号Ｃｔｒｌによって単一／差動変換回路２９２から出力される差動電流Ｉ２、Ｉ３と入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）のうち、いずれか一つの差動電流を出力する。マスタモードにあたるモード制御信号Ｃｔｒｌが入力される場合には、モード選択回路２９３は単一／差動変換回路２９２から出力される差動電流Ｉ２、Ｉ３を出力し、スレーブモードにあたるモード制御信号Ｃｔｒｌが入力される場合には、すべての選択回路２９３は入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を出力する。モード選択回路２９３から出力される差動電流Ｉ４、Ｉ５は一例として式５のような値を持つ。
【００６３】
Ｉ４  ＝  Ｉ２、Ｉ５  ＝  Ｉ３  （マスタモードの場合）
Ｉ４  ＝  Ｉｒｅｆ１（ｉｎ）、
Ｉ５  ＝  Ｉｒｅｆ２（ｉｎ）  （スレーブモードの場合）    …式５
差動／単一変換回路２９４は、モード選択回路２９３から出力される差動電流Ｉ４、Ｉ５を単一電流Ｉ６に変換する回路である。差動／単一変換回路２９４から出力される単一電流Ｉ６は一例として式６のような値を持つ。
【００６４】
Ｉ６  ＝  Ｉ５  −  Ｉ４  …式６
基準電流と出力差動基準電流形成回路２９５は、差動／単一変換回路から出力される単一電流Ｉ６から基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成する回路である。基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）は一例として式７のような値を持つ。
【００６５】
Ｉｒｅｆ  ＝  Ｉ６
Ｉｒｅｆ１（ｏｕｔ）  ＝  Ｉ６
Ｉｒｅｆ２（ｏｕｔ）  ＝  ２×Ｉ６  …式７
このような方式で動作することにより、バイアス回路２９０はマスタモードの場合には電流生成回路２９１で第１電流Ｉ１を生成し、単一／差動変換回路２９２及び差動／単一変換回路２９４で第１電流を差動電流Ｉ２、Ｉ３に変換した後、これを再び単一電流Ｉ６に変換し、基準電流と出力差動基準電流形成回路２９５で前記単一電流Ｉ６を利用して基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成する。
【００６６】
また、バイアス回路２９０はスレーブモードの場合には、モード選択回路２９３で入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を入力してもらい、差動／単一変換回路２９４でこれを単一電流Ｉ６に変換し、基準電流と出力差動基準電流形成回路２９５で前記単一電流Ｉ６を利用して基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成する。
【００６７】
図７は、本発明の第１及び第２実施形態によるデータ駆動部に採用された電流生成回路の一例を示す図である。
【００６８】
図７を参照すれば、本発明の実施形態による電流生成回路２９１は、複数の駆動チップ内のデジタル／アナログ変換器の出力電流のレベルを均一にさせるためにすべての駆動チップ（マスタチップ及びスレーブチップ）が共通に使用する基準電流Ｉｒｅｆをマスタチップで生成して供給する。このため、電流生成回路２９１は第１回路部３１０、第２回路部３２０及び第３回路部３３０を持つ。
【００６９】
まず、第１回路部３１０は、第１演算増幅器ＯＰＡ１とＮ−タイプの第１トランジスタＭ１を含む。第１演算増幅器ＯＰＡ１は、基準電圧Ｖｒｅｆが入力される第１入力端子と、第１トランジスタＭ１のソースに接続される第２入力端子、及び第１トランジスタＭ１のゲートに接続される出力端子を具備する。
【００７０】
第１トランジスタＭ１は、第１電極、第２電極及びゲートを具備し、第１電極にはバイアス電源ＡＶＤＤが接続され、第２電極にはパッド３１２を介して外部に位置した抵抗Ｒｅｘｔに接続される。第１トランジスタＭ１は、ゲート電圧によって第１電極から第２電極にバイアス電源ＡＶＤＤによる電流が流れるように動作する。
【００７１】
この時、第１トランジスタＭ１のゲートと第１ノードＮ１の間には、これらの間の電圧差に相応する電圧を格納する第１キャパシターＣ１が接続される。第１キャパシターＣ１は、格納された電圧によって第１トランジスタＭ１を介して所望の電流が正常に流れるように第１トランジスタＭ１のターンオンレベルを維持する。
【００７２】
このように、第１回路部３１０は、第１演算増幅器ＯＰＡ１とＮ−タイプの第１トランジスタＭ１のネガティブフィードバック（ｎｅｇａｔｉｖｅ  ｆｅｅｄｂａｃｋ）ルーフによって第１ノードＮ１に所望の電圧、すなわち、基準電圧Ｖｒｅｆが安定に印加され、同時に第１トランジスタＭ１を介して所望の電流が流れるように動作する。
【００７３】
次に、第２回路部３２０は、第１回路部３１０に流れる電流をコピーして基準電流Ｉｒｅｆを生成する。このために、第２回路部３２０は第２トランジスタＭ２、第３トランジスタＭ３、第２演算増幅器ＯＰＡ２及び第４トランジスタＭ４を具備する。ここで、第２ないし第４トランジスタＭ２、Ｍ３、Ｍ４は、Ｐ−タイプのトランジスタに形成されている。
【００７４】
第２トランジスタＭ２は、第１電極、第２電極及びゲートを具備し、第１電極がバイアス電源ＡＶＤＤを供給する電源線に接続され、第２電極がゲートに接続される。
【００７５】
第３トランジスタＭ３は、第１電極、第２電極及びゲートを具備し、第１電極が第２トランジスタの第１電極とともにバイアス電源ＡＶＤＤを供給する電源線に接続され、第２電極が第２演算増幅器ＯＰＡ２の第２入力端子に接続された第４トランジスタＭ４の第１電極に接続され、ゲートが第２トランジスタのゲートに接続される。
【００７６】
これにより、第２及び第３トランジスタＭ２、Ｍ３はミラー構造を持ち、第２トランジスタＭ２を介して流れる電流がコピーされて第３トランジスタＭ３を介して流れるように動作する。
【００７７】
第２演算増幅器ＯＰＡ２は第１入力端子、第２入力端子及び出力端子を具備し、第１入力端子に第２トランジスタの第２電極が接続された第２ノードＮ２の電圧が印加され、前記第２入力端子が第４トランジスタの第１電極に接続され、出力端子が第４トランジスタのゲートに接続される。
【００７８】
第４トランジスタＭ４は第１電極、第２電極及びゲートを具備し、第１電極が第３トランジスタの第２電極と第２演算増幅器の第２入力端子に共通接続され、ゲートが第２演算増幅器の出力端子に接続される。
【００７９】
この時、第４トランジスタＭ４のゲートと第３ノードＮ３の間には、これらの間の電圧差に相応する電圧を格納する第２キャパシターＣ２が接続される。第２キャパシターＣ２は、格納された電圧によって第４トランジスタＭ４を介してコピーされた電流が正常に流れるように第４トランジスタＭ４のターンオンレベルを維持する。
【００８０】
これにより、第２回路部３２０は、第２演算増幅器ＯＰＡ２と第４トランジスタＭ４のネガティブフィードバック回路を利用して第２及び第３トランジスタＭ２、Ｍ３の第２電極の電圧、すなわち、ドレイン電圧が互いに一定に維持されるようにする。
【００８１】
したがって、第２回路部３２０は、第２及び第３トランジスタＭ２、Ｍ３の特性差を補償してさらに精密に第２トランジスタＭ２を介して流れる電流を第３トランジスタＭ３がコピーできるようにする。
【００８２】
第３回路部３３０は、第２トランジスタＭ２に流れる電流をコピーする第３トランジスタＭ３と同様に、第２トランジスタＭ２に流れる電流をそれぞれコピーしてそれぞれのデジタル／アナログ変換器に供給するように機能する。
【００８３】
このために、第３回路部３３０は第１ないし第６デジタル／アナログ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３、ＤＡＣ４、ＤＡＣ５、ＤＡＣ６にコピーした基準電流をそれぞれ供給する第５ないし第１６トランジスタＭ５、Ｍ６と、Ｍ７、Ｍ８と、Ｍ９、Ｍ１０と、Ｍ１１、Ｍ１２と、Ｍ１３、Ｍ１４と、Ｍ１５、Ｍ１６とを具備する。
【００８４】
第５、第７、第９、第１１、第１３及び第１５トランジスタＭ５、Ｍ７、Ｍ９、Ｍ１１、Ｍ１３、Ｍ１５は、第３トランジスタＭ３と同様に第２トランジスタＭ２にミラー構造でそれぞれ接続される。そして、第６、第８、第１０、第１２、第１４及び第１６トランジスタＭ６、Ｍ８、Ｍ１０、Ｍ１２、Ｍ１４、Ｍ１６は、第２トランジスタＭ２でコピーした電流がデジタル／アナログ変換器に供給されるように第４トランジスタＭ４のターンオンとともにターンオンされる。
【００８５】
このように本実施形態による電流生成回路は、基準電圧と外部抵抗によって決定される基準電流を生成し、それをコピーしてデジタル／アナログ変換器に供給するように構成される。また、生成された基準電流をスレーブ駆動チップに供給することで、実質的に各駆動チップで均一な出力電流が生成されるように機能する。
【００８６】
図８は、図２の発光表示装置に採用されたデータ駆動チップの一例を示す図である。以下の実施形態でデータ駆動チップは、電流モードデジタル／アナログ変換器を具備し、デジタル／アナログ変換器に入力される信号と出力される信号が多重化され、再度逆多重化されるように形成されている。まず、このような構成を採択した理由について簡単に説明する。
【００８７】
従来のＴＦＴ−ＬＣＤ用集積回路駆動チップの場合、各チャンネル内にデジタル／アナログ変換器及び出力端用バッファー回路を構成することが一般的であり、一つの駆動チップ内に普通３００個から４８０個程度のチャンネルを集積する。また、すべての出力チャンネルのパッドを一つの長辺に配置するようになる。
【００８８】
この際、駆動チップの長辺の長さが最大２０，０００μｍであり、出力チャンネル数を３００チャンネルと仮定すれば、チャンネル間隔（ｃｈａｎｎｅｌ  ｐｉｔｃｈ）は約６７μｍになる。大部分のＴＦＴ−ＬＣＤ用集積回路駆動チップに使用されるデジタル／アナログ変換器は、ＲＯＭデコーダ構造が一般的であり、それは６７μｍ内に充分に集積可能である。
【００８９】
しかし、本発明による電流モード（停電流駆動型）集積回路駆動チップの場合、デジタル／アナログ変換器の出力は電流であり、したがって電流モードデジタル／アナログ変換器が必須である。このような電流モードデジタル／アナログ変換器は占める面積が非常に大きいので、すべての出力チャンネルにデジタル／アナログ変換器を集積するのが難しい。
【００９０】
したがって、本発明による集積回路駆動チップは、一つのデジタル／アナログ変換器が多くのチャンネルの出力を担当するようにデジタル／アナログ変換器の入力側と出力側にマルチプレックシング機能及びデマルチプレックシング機能を形成している。
【００９１】
具体的には、図８に示したように、データ駆動チップ４００は、外部から入力されるデジタルビデオデータをサンプリングして格納する第１駆動回路と、格納されたデジタルビデオデータをアナログデータ信号に変換して出力する第２駆動回路、及び制御信号と基準電流を利用して第２駆動回路を制御するバイアスまたはバイアス回路を具備する。ここで、第１及び第２駆動回路は、デジタル回路部及びアナログ回路部にそれぞれ言及されることができる。
【００９２】
まず、第１駆動回路は、上端シフトレジスター４１０、サンプリングラッチ４２０、ホルディングラッチ４３０、第１下端シフトレジスター及びマルチプレクサー４４０（以下、第１下端シフトレジスターと言う。）、第２下端シフトレジスター及びマルチプレクサー４４２（以下、第２下端シフトレジスターと言う。）及び出力端制御ロジック４５０を含む。
【００９３】
上端シフトレジスター４１０は、第１入力端子４９２を介して同期信号、クロック信号などの制御信号を受け、サンプリングラッチ４２０及びホルディングラッチ４３０を制御するためのラッチ制御信号を生成する。
【００９４】
サンプリングラッチ４２０及びホルディングラッチ４３０は、上端シフトレジスター４１０のラッチ制御信号によって第２入力端子４９４を介して入力されるデジタルビデオデータをサンプリングして格納する。ここで、デジタルビデオデータは例えば、１０ビットのＲＧＢビデオデータ信号になる。
【００９５】
第１及び第２下端シフトレジスター４４０、４４２はホルディングラッチ４３０に格納された１０ビットのデジタルビデオデータを第１及び第２デジタル／アナログ変換器４６０、４６２にそれぞれ伝達する。この時、第１及び第２下端シフトレジスター４４０、４４２は、マルチプレックシング機能によってデジタルビデオデータを多重化し、第１及び第２デジタル／アナログ変換器４６０、４６２に伝達する。それは一つのデジタル／アナログ変換器が多くのチャンネルの出力を担当できるようにするためである。
【００９６】
出力端制御ロジック４５０は、第１及び第２下端シフトレジスター４４０、４４２から第１及び第２デジタル／アナログ変換器４６０、４６２に伝達されたデジタルビデオデータがアナログデータ信号に変換された後、出力端４７０から適切に出力されるように、第１及び第２下端シフトレジスター４４０、４４２から制御信号を受けて出力端４７０を制御する。
【００９７】
次に、アナログ回路部は、第１デジタル／アナログ変換器４６０、第２デジタル／アナログ変換器４６２、出力端４７０及びバイアス回路部４８０を含む。
【００９８】
第１及び第２デジタル／アナログ変換器４６０、４６２は、第１及び第２下端シフトレジスター４４０、４４２から受けたデジタルビデオデータをアナログデータ信号に変換する。この時、第１及び第２デジタル／アナログ変換器４６０、４６２は、基準電流によって決定されるアナログデータ信号の出力レベルを持つ。また、第１及び第２デジタル／アナログ変換器４６０、４６２の出力端側には、一つのラインが出力されるデータ信号を複数のラインに選択的に供給するデマルチプレクサーが結合される。そして第１及び第２デジタル／アナログ変換器４６０、４６２のアナログデータ信号、すなわち、出力電流信号は、各チャンネルの出力端４７０で伝達される。
【００９９】
出力端４７０は、第１及び第２デジタル／アナログ変換器４６０、４６２から受けた出力電流信号を出力端４７０に接続されたチャンネル４９８を介して出力する。出力端４７０から出力された電流が最終的に表示装置の画素を駆動するようになる。
【０１００】
バイアス回路４８０は、入力端子に接続される外部抵抗Ｒｅｘｔと他の入力端子に印加される外部電圧Ｖｒｅｆに基づいて基準電流Ｉｒｅｆを生成する。そして、生成された基準電流を第１及び第２デジタル／アナログ変換器４６０、４６２及び出力端４７０に供給する。また、生成された基準電流は、データ駆動部内の他のデータ駆動チップに供給される。
【０１０１】
以上、上述したように本発明の詳細な説明と図は、単なる本発明の例示的なものであり、これは単に本発明を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、前記説明した内容を介して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。
【０１０２】
したがって、本発明の技術的保護範囲は、明細書の詳細な説明に記載した内容に限定されず、特許請求の範囲によって決められなければならない。
【図面の簡単な説明】
【０１０３】
【図１】従来技術による複数のデータ駆動チップを利用したデータ駆動部を概略的に示す図である。
【図２】本発明の実施形態による発光表示装置を示す図である。
【図３】図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第１実施形態によるデータ駆動部を概略的に示した図である。
【図４】図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第２実施形態によるデータ駆動部を概略的に示した図である。
【図５】図４のデータ駆動部に採用されたデータ駆動チップの一例を示す図である。
【図６】図５のデータ駆動チップに採用されたバイアス回路の一例を示す図である。
【図７】本発明の第１及び第２実施形態によるデータ駆動部に採用された電流生成回路の一例を示す図である。
【図８】図２の発光表示装置に採用されたデータ駆動チップの一例を示す図である。
【符号の説明】
【０１０４】
１００…走査駆動部、
１１０、１２０、１３０、１４０…データ駆動チップ、
２００…データ駆動部、
２１０…マスタデータ駆動チップ、
２２０、２３０、２４０…スレーブデータ駆動チップ、
２６０…シフトレジスター、
２７０…データラッチ、
２８０…Ｄ／Ａ変換器、
２９０…バイアス回路、
２９１…電流生成回路、
２９２…差動変換回路、
２９３…モード選択回路、
２９４…単一変換回路、
２９５…出力差動基準電流形成回路、
３００…画像表示部、
３１０…第１回路部、
３１２…パッド、
３２０…第２回路部、
３３０…第３回路部、
４００…データ駆動チップ、
４１０…上端シフトレジスター、
４２０…サンプリングラッチ、
４３０…ホルディングラッチ、
４４０…マルチプレクサー、
４４０…下端シフトレジスター、
４４２…マルチプレクサー、
４５０…出力端制御ロジック、
４６０…第１デジタル／アナログ変換器、
４６２…第２デジタル／アナログ変換器、
４７０…出力端、
４８０…バイアス回路、
４９２…第１入力端子、
４９４…第２入力端子、
４９８…チャンネル、
５００…タイミング制御部、
ＡＶＤＤ…バイアス電源、
Ｃ１、Ｃ２…キャパシター、
Ｍ１〜Ｍ１６…トランジスタ、
Ｎ１〜Ｎ３…ノード、
ＯＰＡ１、ＯＰＡ２…演算増幅器、
Ｒｅｘｔ…外部抵抗、
Ｓ１〜Ｓｎ…走査線、
Ｄ１〜Ｄｍ…データ線。
【図１】
2006146171.tif 000003
【図２】
2006146171.tif 000004
【図３】
2006146171.tif 000005
【図４】
2006146171.tif 000006
【図５】
2006146171.tif 000007
【図６】
2006146171.tif 000008
【図７】
2006146171.tif 000009
【図８】
2006146171.tif 000010