(57)【要約】【課題】本発明は、非晶質薄膜トランジスタの駆動の熱化現象を除去して安定された出力を提供するゲート駆動用シフトレジストに係り、より詳しくは、第１駆動電源及び第２駆動電源が各々入力を受けて交差駆動される液晶表示装置ゲート駆動用シフトレジストに関する。【解決手段】持続されるバイアスの印加によって特性の変化が誘発されないように、ペアで駆動トランジスタを構成して、駆動と非駆動休止区間が反復されるようにすることと同時に、非駆動休止期間には、逆バイアスまたは、基底電源に当たるバイアスを印加することによって、駆動区間の間、トランジスタに印加されたバイアスストレスを相殺させて、素子の安定化による回路の正常駆動及び寿命延長効果を導出する長所がある。【選択図】図８
2006189762.tif 000002
【特許請求の範囲】
【請求項１】
以前ステージの出力信号が入力されＱノードに連結されて、自己のゲート電極が自分のドレイン電極に連結されるダイオード構造の第１薄膜トランジスタと；
前記Ｑノードと供給電源端間に連結され、次のステージの出力信号によって開閉の可否が決定される第２薄膜トランジスタと；
第１駆動電源端と第１ＱＢノード間に連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−１薄膜トランジスタと；
第２駆動電源端と第２ＱＢノード間に連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−２薄膜トランジスタと；
第１クロック入力端と当ステージの信号出力端間に連結されて、前記Ｑノードの電圧によって開閉の可否が決定される第４薄膜トランジスタと；
前記第１ＱＢノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−１薄膜トランジスタと；
前記第２ＱＢノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−２薄膜トランジスタと；
前記第１ＱＢノードと供給電源端間に連結され、前記第２駆動電源端の出力によって開閉の可否が決定される第６−１薄膜トランジスタと；
前記第２ＱＢノードと供給電源端間に連結され、前記第１駆動電源端の出力によって開閉の可否が決定される第６−２薄膜トランジスタと；
前記Qノードと供給電源端間に連結され、前記第１ＱＢノードの電圧によって開閉の可否が決定される第７−１薄膜トランジスタと；
前記Ｑノードと供給電源端間に連結され、前記第２ＱＢノードの電圧によって開閉の可否が決定される第７−２薄膜トランジスタと；
前記当ステージの信号出力端と供給電源端間に連結され、前記第１ＱＢノードの電圧によって開閉の可否が決定される第８−１薄膜トランジスタと；前記当ステージの信号出力端と供給電源端間に連結され、前記第２ＱＢノードの電圧によって開閉の可否が決定される第８−２薄膜トランジスタとを含む前記当ステージを構成する平板表示装置用駆動回路のシフトレジスト。
【請求項２】
前記第１駆動電源及び第２駆動電源は、同一な周期を有して、位相が相互に反対のパルスであることを特徴とする請求項１に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項３】
前記パルスの周期は、１フレーム駆動周期以上であることを特徴とする請求項２に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項４】
前記各トランジスタは、Nタイプの非晶質シリコン薄膜トランジスタであることを特徴とする請求項１に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項５】
前記シフトレジストの１番目のステージのための前記以前ステージの出力信号は、スタート信号であることを特徴とする請求項１に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項６】
前記供給電源端は、接地電圧または、ローレベル電圧を有することを特徴とする請求項１に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項７】
以前ステージの出力信号を入力してQノードに連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第１薄膜トランジスタと；
前記Ｑノードと供給電源端間に連結され、次のステージの出力信号によって開閉の可否が決定される第２薄膜トランジスタと；
第１駆動電源端と第１ＱＢノード間に連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−１１薄膜トランジスタと；
前記第１駆動電源端と第１ＱＢノード間に連結されて、第１ノードの電圧によって開閉の可否が決定される第３−１２薄膜トランジスタと；
前記第１ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−１３薄膜トランジスタと；
前記第１ノードと供給電源端間に連結され、前記以前ステージの出力信号によって開閉の可否が決定される第３−１４薄膜トランジスタと；
第２駆動電源端と第２ＱＢノード間に連結され、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−２１薄膜トランジスタと；
前記第２駆動電源端と第２ＱＢノード間に連結され、第２ノードの電圧によって開閉の可否が決定される第３−２２薄膜トランジスタと；
前記第２ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−２３薄膜トランジスタと；
前記第２ノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第３−２４薄膜トランジスタと；
第１クロック入力端と当ステージの信号出力端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第４薄膜トランジスタと；
前記第１QBノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−１薄膜トランジスタと；
前記第２ＱBノードと供給電源端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第５−２薄膜トランジスタと；
前記第１ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−１薄膜トランジスタと；
前記第２ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−２薄膜トランジスタと；
前記Qノードと供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第７−１薄膜トランジスタと；
前記Qノードと供給電源端間に連結され、前記第２ＱBノードの電圧によって開閉の可否が決定される第７−２薄膜トランジスタと；
前記当ステージの信号出力端と供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第８−１薄膜トランジスタと；
前記当ステージの信号出力端と供給電源端間に連結され、前記第２QBノードの電圧によって開閉の可否が決定される第８−２薄膜トランジスタとを含む前記当ステージを構成する平板表示装置用駆動回路のシフトレジスト。
【請求項８】
前記第１駆動電源及び第２駆動電源は、同一な周期を有して、位相が相互に反対のパルスであることを特徴とする請求項７に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項９】
前記パルスの周期は、１フレーム駆動周期以上であることを特徴とする請求項８に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１０】
前記各トランジスタは、Nタイプの非晶質シリコン薄膜トランジスタであることを特徴とする請求項７に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１１】
前記シフトレジストの１番目のステージのための前記以前ステージの出力信号は、スタート信号であることを特徴とする請求項７に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１２】
前記供給電源端は、接地電圧または、ローレベル電圧を有することを特徴とする請求項７に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１３】
以前ステージの出力信号を入力してQノードに連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第１薄膜トランジスタと；
前記Qノードと供給電源端間に連結され、次のステージの出力信号によって開閉の可否が決定される第２薄膜トランジスタと；
第１駆動電源端と第１ＱＢノード間に連結され、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−１１薄膜トランジスタと；
前記第１駆動電源端と第１ＱＢノード間に連結されて、第１ノードの電圧によって開閉の可否が決定される第３−１２薄膜トランジスタと；
前記第１ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−１３薄膜トランジスタと；
前記第１ノードと供給電源端間に連結され、第２駆動電源端の出力によって開閉の可否が決定される第３−１４薄膜トランジスタと；
前記第２駆動電源端と第２ＱＢノード間に連結され、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−２１薄膜トランジスタと；
前記第２駆動電源端と第２ＱＢノード間に連結され、第２ノードの電圧によって開閉の可否が決定される第３−２２薄膜トランジスタと；
前記第２ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−２３薄膜トランジスタと；
前記第２ノードと供給電源端間に連結され、前記第２駆動電源端の出力によって開閉の可否が決定される第３−２４薄膜トランジスタと；
第１クロック入力端と当ステージの信号出力端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第４薄膜トランジスタと；
前記第１QBノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−１薄膜トランジスタと；
前記第２ＱBノードと供給電源端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第５−２薄膜トランジスタと；
前記第１ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−１薄膜トランジスタと；
前記第２ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−２薄膜トランジスタと；
前記Qノードと供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第７−１薄膜トランジスタと；
前記Qノードと供給電源端間に連結され、前記第２ＱBノードの電圧によって開閉の可否が決定される第７−２薄膜トランジスタと；
前記当ステージの信号出力端と供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第８−１薄膜トランジスタと；
前記当ステージの信号出力端と供給電源端間に連結され、前記第２QBノードの電圧によって開閉の可否が決定される第８−２薄膜トランジスタとを含む前記当ステージを構成する平板表示装置用駆動回路のシフトレジスト。
【請求項１４】
前記第１駆動電源及び第２駆動電源は、同一な周期を有して、位相が相互に反対のパルスであることを特徴とする請求項１３に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１５】
前記パルスの周期は、１フレーム駆動周期以上であることを特徴とする請求項１４に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１６】
前記各トランジスタは、Nタイプの非晶質シリコン薄膜トランジスタであることを特徴とする請求項１３に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１７】
前記シフトレジストの１番目のステージのための前記以前ステージの出力信号は、スタート信号であるとを特徴とする請求項１３記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１８】
前記供給電源端は、接地電圧または、ローレベル電圧を有することを特徴とする請求項１３に記載の平板表示装置用駆動回路のシフトレジスト。
【請求項１９】
スタート信号によってQノードを充電する第１薄膜トランジスタと；
次のステージの出力信号によってQノードを充電する第２薄膜トランジスタと；
前記Qノードの電圧によって当ステージの出力電圧を増加させるプルアップ駆動部と；
奇数番目のフレームに、ＱＢ−ｏノードの電圧によって前記当ステージの出力電圧を減少させる第１プルダウン駆動部と；
偶数番目のフレームに、ＱＢ−ｅノードの電圧によって前記当ステージの出力電圧を減少させる第２プルダウン駆動部と；
前記ＱＢ−ｏノードに連結され、自己のゲート電極と自己のドレイン電極が相互に連結されて、第１駆動電圧が印加される第３−１薄膜トランジスタと；
前記ＱＢ−ｅノードに連結され、自己のゲート電極と自己のドレイン電極が相互に連結されて、第２駆動電圧が印加される第３−２薄膜トランジスタとを含む平板表示装置用駆動回路の多数のシフトレジストステージ。
【請求項２０】
前記スタート信号は、以前ステージの出力電圧を含むことを特徴とする請求項１９に記載の平板表示装置用駆動回路の多数のシフトレジストステージ。
【請求項２１】
前記第１駆動電圧は、前記奇数番目のフレームの間は、ハイレベルの電圧を有して、前記偶数番目のフレームの間は、ローレベルの電圧を有し、前記第２駆動電圧は、前記奇数番目のフレームの間、ローレベルの電圧を有して、前記偶数番目のフレームの間は、ハイレベルの電圧を有することを特徴とする請求項１９に記載の平板表示装置用駆動回路の多数のシフトレジストステージ。
【請求項２２】
前記平板表示装置は、平板パネルと前記駆動回路で構成されて、前記多数のシフトレジストステージは、前記平板パネルに内臓されることを特徴とする請求項１９に記載の平板表示装置用駆動回路の多数のシフトレジストステージ。
【請求項２３】
前記プルアップ駆動部は、前記Ｑノードの電圧によって開閉が決定される第４薄膜トランジスタを含むことを特徴とする請求項１９に記載の平板表示装置用駆動回路の多数のシフトレジストステージ。
【請求項２４】
前記第３−１薄膜トランジスタとＱＢ−ｏノード間に連結される第５−１薄膜トランジスタと；
前記第３−２薄膜トランジスタとＱＢ−ｅノード間に連結される第５−２薄膜トランジスタと；
前記第３−１薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−１薄膜トランジスタと；
前記第３−２薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−２薄膜トランジスタと；
前記第３−１薄膜トランジスタに連結され、前記スタート信号によって開閉が決定される第７−１薄膜トランジスタと；
前記第３−２薄膜トランジスタに連結され、前記スタート信号によって開閉が決定される第７−２薄膜トランジスタとをさらに含むことを特徴とする請求項２３に記載の平板表示装置用駆動回路の多数のシフトレジストステージ。
【請求項２５】
前記第３−１薄膜トランジスタとＱＢ−ｏノード間に連結される第５−１薄膜トランジスタと；
前記第３−２薄膜トランジスタとＱＢ−ｅノード間に連結される第５−２薄膜トランジスタと；
前記第３−１薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−１薄膜トランジスタと；
前記第３−２薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−２薄膜トランジスタと；
前記第３−１薄膜トランジスタに連結され、前記第２駆動電圧によって開閉が決定される第７−１薄膜トランジスタと；
前記第３−２薄膜トランジスタに連結され、前記第１駆動電圧によって開閉が決定される第７−２薄膜トランジスタとをさらに含むことを特徴とする請求項１６に記載の平板表示装置用駆動回路の多数のシフトレジストステージ。
【請求項２６】
スタート信号端子に連結されたゲート電極及びドレイン電極を備えた第１薄膜トランジスタと；
第１駆動電圧端子に連結されたゲート電極及びドレイン電極を備えた第２薄膜トランジスタと；
第２駆動電圧端子に連結されたゲート電極及びドレイン電極を備えた第３薄膜トランジスタと；
クロック端子とシフトレジストステージの出力ノード間に連結され、自己のゲート電極が自己のソース電極と相互に連結された第４薄膜トランジスタとを含む平板表示装置用駆動回路のシフトレジストステージ。
【請求項２７】
前記シフトレジストステージにおいて、前記第２薄膜トランジスタ及び 第３薄膜トランジスタだけが、自己のドレイン電極等が前記第１駆動電圧及び第２駆動電圧に各々連結される薄膜トランジスタであることを特徴とする請求項２６に記載の平板表示装置用駆動回路のシフトレジストステージ。
【請求項２８】
前記第４薄膜トランジスタのゲート電極と供給電源間に連結され、次のステージの出力に連結されるゲート電極を備えた第５薄膜トランジスタをさらに含むことを特徴とする請求項２６に記載の平板表示装置用駆動回路のシフトレジストステージ。
【請求項２９】
前記供給電源は、接地電圧または、ローレベルの電圧を有することを特徴とする請求項２８に記載の平板表示装置用駆動回路のシフトレジストステージ。
【請求項３０】
前記シフトレジストステージにおいて、前記クロック端子だけが、前記薄膜トランジスタ等にクロック信号を供給する端子であることを特徴とする請求項２６に記載の平板表示装置用駆動回路のシフトレジストステージ。
【請求項３１】
前記第１駆動電圧端子に連結されて、前記第２薄膜トランジスタのソース電極に連結されるゲート電極を備えた第６薄膜トランジスタと、前記第２駆動電圧端子に連結されて、前記第３薄膜トランジスタのソース電極に連結されるゲート電極を備えた第７薄膜トランジスタをさらに含むことを特徴とする請求項２６に記載の平板表示装置用駆動回路のシフトレジストステージ。
【請求項３２】
前記第２薄膜トランジスタのソース電極と供給電源間に連結される第１薄膜トランジスタペアと、前記第３薄膜トランジスタのソース電極と前記供給電源間に連結される第２薄膜トランジスタペアをさらに含み、前記第１薄膜トランジスタペアの１番目の薄膜トランジスタと、前記第２薄膜トランジスタペアの１番目の薄膜トランジスタは、前記第４薄膜トランジスタのゲート電極に連結される、ゲート電極を有して、前記第１薄膜トランジスタペアの２番目の薄膜トランジスタと、前記第２薄膜トランジスタペアの２番目の薄膜トランジスタは、前記スタート信号端子に連結されるゲート電極を有することを特徴とする請求項２６に記載の平板表示装置用駆動回路のシフトレジストステージ。
【請求項３３】
前記第２薄膜トランジスタのソース電極と供給電源間に連結される第１薄膜トランジスタペアと、前記第３薄膜トランジスタのソース電極と前記供給電源間に連結される第２薄膜トランジスタペアをさらに含み、前記第１薄膜トランジスタペアの１番目の薄膜トランジスタと、前記第２薄膜トランジスタペアの１番目の薄膜トランジスタは、前記第４薄膜トランジスタのゲート電極に連結される、ゲート電極を有して、前記第１薄膜トランジスタペアの２番目の薄膜トランジスタは、前記第１駆動電圧端子に連結されるゲート電極を有して、前記第２薄膜トランジスタペアの２番目の薄膜トランジスタは、前記第２駆動電圧端子に連結されるゲート電極を有することを特徴とする請求項２６に記載の平板表示装置用駆動回路のシフトレジストステージ。
【請求項３４】
前記平板表示装置は、平板パネルと前記駆動回路で構成されて、前記シフトレジストステージは、前記平板パネルに内臓されることを特徴とする請求項２６に記載の平板表示装置用駆動回路のシフトレジストステージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板表示装置に関し、より詳しくは、非晶質薄膜トランジスタ駆動による熱化現象を除去して安定された出力を提供するシフトレジストを含む平板表示装置用駆動回路に関する。
【背景技術】
【０００２】
平板表示装置のうち、最も幅広く使用されている液晶表示装置は、液晶の特定な分子配列に電圧を印加して、他の分子配列に変換させて、このような分子配列により発光する液晶セルの複屈折性、旋光性、２色性及び光散乱の特性等の光学的性質の変化を、視覚変化に変換させて、液晶セルによる光の変調を利用したディスプレー装置として、通常の液晶表示装置は、液量パネル上の液晶セル等の光透過率を調節することによって、ビデオ信号に当たる画像を表示する。液晶パネル上の液晶セル等を駆動するために、液晶表示装置は、液晶パネル駆動回路を備える。
【０００３】
図１を参照すると、通常の能動マトリックス液晶表示装置は、液晶セル等が２枚の透明基板を間に、マトリックス状で配列されている液晶パネル３と、液晶パネル３上のデータ配線等(ＤＬ１ないしＤＬｎ)にデータを供給するためのデータ駆動ＩＣ(１)と、ゲート配線等(ＧＬ１ないしＧＬｍ)を順に駆動するためのゲート駆動ＩＣ(２)とを備える。液晶パネル３には、多数の液晶セル等と、これら液晶セル等各々に供給されるデータ信号をスイッチングする薄膜トランジスタ等(以下、ＴＦＴと称する。)が設けられている。
【０００４】
多数の液晶セル等は、データ配線等及びゲート配線等が交差する交差点に各々設けられると共に、薄膜トランジスタ等と前記交差点等に各々位置する。
【０００５】
データ駆動ＩＣ(１)は、シフトレジストとラッチを含み、データシフトクロックに応答してデータ信号をシフトさせて、データ出力イネーブル信号に応答して１ライン分のデータ信号をデータ配線等に同時に供給する。
【０００６】
ゲート駆動ＩＣ(２)は、各ゲート配線等を駆動するために、シフトレジストを含む多数のステージで構成され、ゲートスタート信号に応答してゲート配線等にゲート信号を順に印加する。
【０００７】
ゲートスタート信号がゲート駆動ＩＣ(２)等に供給されると、ゲート駆動ＩＣ(２)は、図２に示したように、液晶パネル上のｍ個のゲート配線等に、順にゲート信号(ＶＧＬｍ−２、ＶＧＬｍ−１、ＶＧＬｍ)を供給することによって、ｍ個のゲート配線等が順に駆動される。すると、液晶パネル上のＴＦＴ等は、１ゲート配線分ずつ順序的に駆動され、１ゲート配線分ずつの液晶セル等にデータ信号等が順に駆動される。
【０００８】
前述した構成において、ゲート駆動ＩＣ(２)は、多数のシフトレジストによりゲート信号が順に出力されるが、非晶質シリコン(ａ−Ｓｉ)トランジスタを利用するシフトレジストの場合、各々のトランジスタに長時間高い電圧が印加される時、熱化による特性の変化が発生する問題があって、以下、従来のシフトレジストを例えて、その問題を説明する。
【０００９】
図３は、従来の液晶表示装置用シフトレジストのｎ番目のステージを示した回路図であって、図４は、図３のシフトレジストの駆動のために印加して出力される信号等のタイミング図である。ここで例えた回路構成のトランジスタ素子は、Ｎ−タイプの非晶質シリコン(ａ−Ｓｉ)薄膜トランジスタを利用して構成された。
【００１０】
駆動を考慮すると、以前のステージ回路(Ｎ−１番目のステージ)の出力であるスタート信号(Ｖｓｔ−Ｎ)と、第４クロック(ＣＬＫ４)のハイレベル電圧の入力により、第１トランジスタ(Ｔ１)及び第２トランジスタ(Ｔ２)がオン(ｏｎ)状態に転換され、Ｑ−ノード(Ｑ)が充電状態になる。
【００１１】
ここで、前記スタート信号(Ｖｓｔ−Ｎ)と第４クロック(ＣＬＫ４)は、相互に同期された信号である。
【００１２】
この時、前記Ｑ−ノード(Ｑ)は、ブートストラップ(bootstrap)され、電圧が上昇して、以後、第１クロック(ＣＬＫ１)が入力されると、第６トランジスタ(Ｔ６)がオン(ｏｎ)され、出力(Ｖｏｕｔ−Ｎ)が発生する。この時の出力は、次のステージ回路(Ｎ＋１番目のステージ)のスタート信号{Ｖｓｔ-(Ｎ＋１)}で入力される。
【００１３】
第２クロック(ＣＬＫ２)のハイレベル電圧が入力される時、第３トランジスタ(Ｔ３)がオン(ｏｎ)され、前記Ｑ−ノード(Ｑ)に充電されていた電荷が放電される。
【００１４】
前述したような方式により動作されるシフトレジスト回路は、薄膜トランジスタ各々の役割によって、相互に異なるバイアスストレスを受けるが、このように、薄膜トランジスタに印加されるバイアスストレスは、閾値電圧の特性の変化を起こして、回路の動作の信頼性を低下させる。
【００１５】
特に、図３に示した回路の構成では、ＱＢ−ノード(ＱＢ)によりプルダウン機能の素子として使用される第３トランジスタ(Ｔ３)及び第７トランジスタ(Ｔ７)は、１フレームの動作週期のうちで出力が発生される動作区間を除いた時間の間、持続的にバイアスストレスを受ける状態であるので、最も大きい特性の変化を起こす。従って、シフトレジスト回路の動作の信頼性の上昇のためには、ＱＢ−ノード(ＱＢ)の充電/放電によるオン/オフ状態によって発生する前記第３トランジスタ(Ｔ３)及び第７トランジスタ(Ｔ７)の特性の変化を最小化させなければならない。
【００１６】
図５は、図３の単一駆動の第４トランジスタ(Ｔ４)に印加されるバイアスストレス状態をグラフに示した図面である。
【００１７】
図５の単一駆動による第４トランジスタ(Ｔ４)のゲート電極Ｇに、ハイレベルの電圧が印加される時、ドレイン電極Ｄ及びソース電極Ｓにも、各々ハイレベルの電圧が印加される。従って、ゲート電極Ｇとドレイン電極Ｄ及びソース電極Ｓ間に、電圧の差がほとんどなく、よって、第４トランジスタ(Ｔ４)は、ローバイアスストレスが印加される。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、前述したような問題を解決するために案出されており、交差駆動のためのデュアルプルダウン駆動部の構成のシフトレジストのステージで、熱化によるトランジスタの特性の変化を改善することを目的として、このために、新しく提案された非晶質シリコントランジスタを利用した液晶表示装置用シフトレジストのステージを提供して、駆動信頼性をさらに向上させる。
【課題を解決するための手段】
【００１９】
前述したような目的を達成するために本発明は、以前ステージの出力信号が入力されＱノードに連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第１薄膜トランジスタと；前記Ｑノードと供給電源端間に連結され、次のステージの出力信号によって開閉の可否が決定される第２薄膜トランジスタと；第１駆動電源端と第１ＱＢノード間に連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−１薄膜トランジスタと；第２駆動電源端と第２ＱＢノード間に連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−２薄膜トランジスタと；第１クロック入力端と当ステージの信号出力端間に連結されて、前記Ｑノードの電圧によって開閉の可否が決定される第４薄膜トランジスタと；前記第１ＱＢノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−１薄膜トランジスタと；前記第２ＱＢノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−２薄膜トランジスタと；前記第１ＱＢノードと供給電源端間に連結され、前記第２駆動電源端の出力によって開閉の可否が決定される第６−１薄膜トランジスタと；前記第２ＱＢノードと供給電源端間に連結され、前記第１駆動電源端の出力によって開閉の可否が決定される第６−２薄膜トランジスタと；前記Qノードと供給電源端間に連結され、前記第１ＱＢノードの電圧によって開閉の可否が決定される第７−１薄膜トランジスタと；前記Qノードと供給電源端間に連結され、前記第２ＱＢノードの電圧によって開閉の可否が決定される第７−２薄膜トランジスタと；前記当ステージの信号出力端と供給電源端間に連結され、前記第１ＱＢノードの電圧によって開閉の可否が決定される第８−１薄膜トランジスタと；前記当ステージの信号出力端と供給電源端間に連結され、前記第２ＱＢノードの電圧によって開閉の可否が決定される第８−２薄膜トランジスタとを含む前記当ステージを構成する平板表示装置用駆動回路のシフトレジストを提供する。
【００２０】
前記第１駆動電源及び第２駆動電源は、同一な周期を有して、位相が相互に反対のパルスであり、前記パルスの周期は、１フレーム駆動周期以上である。
【００２１】
また、前記各トランジスタは、Nタイプの非晶質シリコン薄膜トランジスタであることを特徴とする。
【００２２】
前記シフトレジストの１番目のステージのための前記以前ステージの出力信号は、スタート信号であって、前記供給電源端は、接地電圧または、ローレベル電圧を有する。
【００２３】
一方、本発明は、以前ステージの出力信号を入力してQノードに連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第１薄膜トランジスタと；前記Qノードと供給電源端間に連結され、次のステージの出力信号によって開閉の可否が決定される第２薄膜トランジスタと；第１駆動電源端と第１ＱＢノード間に連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−１１薄膜トランジスタと；前記第１駆動電源端と第１ＱＢノード間に連結されて、第１ノードの電圧によって開閉の可否が決定される第３−１２薄膜トランジスタと；前記第１ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−１３薄膜トランジスタと；前記第１ノードと供給電源端間に連結され、前記以前ステージの出力信号によって開閉の可否が決定される第３−１４薄膜トランジスタと；第２駆動電源端と第２ＱＢノード間に連結され、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−２１薄膜トランジスタと；前記第２駆動電源端と第２ＱＢノード間に連結され、第２ノードの電圧によって開閉の可否が決定される第３−２２薄膜トランジスタと；前記第２ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−２３薄膜トランジスタと；前記第２ノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第３−２４薄膜トランジスタと；第１クロック入力端と当ステージの信号出力端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第４薄膜トランジスタと；前記第１QBノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−１薄膜トランジスタと；前記第２ＱBノードと供給電源端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第５−２薄膜トランジスタと；前記第１ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−１薄膜トランジスタと；前記第２ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−２薄膜トランジスタと；前記Qノードと供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第７−１薄膜トランジスタと；前記Qノードと供給電源端間に連結され、前記第２ＱBノードの電圧によって開閉の可否が決定される第７−２薄膜トランジスタと；前記当ステージの信号出力端と供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第８−１薄膜トランジスタと；前記当ステージの信号出力端と供給電源端間に連結され、前記第２QBノードの電圧によって開閉の可否が決定される第８−２薄膜トランジスタとを含む前記当ステージを構成する平板表示装置用駆動回路のシフトレジストを提供する。
【００２４】
前記第１駆動電源及び第２駆動電源は、同一な周期を有して、位相が相互に反対のパルスであり、前記パルスの周期は、１フレーム駆動周期以上である。
【００２５】
また、前記各トランジスタは、Nタイプの非晶質シリコン薄膜トランジスタであることを特徴とする。
【００２６】
前記シフトレジストの１番目のステージのための前記以前ステージの出力信号は、スタート信号であって、前記供給電源端は、接地電圧または、ローレベル電圧を有する。
【００２７】
一方、本発明は、以前ステージの出力信号を入力してQノードに連結されて、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第１薄膜トランジスタと；前記Qノードと供給電源端間に連結され、次のステージの出力信号によって開閉の可否が決定される第２薄膜トランジスタと；第１駆動電源端と第１ＱＢノード間に連結され、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−１１薄膜トランジスタと；前記第１駆動電源端と第１ＱＢノード間に連結されて、第１ノードの電圧によって開閉の可否が決定される第３−１２薄膜トランジスタと；前記第１ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−１３薄膜トランジスタと；前記第１ノードと供給電源端間に連結され、第２駆動電源端の出力によって開閉の可否が決定される第３−１４薄膜トランジスタと；前記第２駆動電源端と第２ＱＢノード間に連結され、自己のゲート電極が自己のドレイン電極に連結されるダイオード構造の第３−２１薄膜トランジスタと；前記第２駆動電源端と第２ＱＢノード間に連結され、第２ノードの電圧によって開閉の可否が決定される第３−２２薄膜トランジスタと；前記第２ノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第３−２３薄膜トランジスタと；前記第２ノードと供給電源端間に連結され、前記第２駆動電源端の出力によって開閉の可否が決定される第３−２４薄膜トランジスタと；第１クロック入力端と当ステージの信号出力端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第４薄膜トランジスタと；前記第１QBノードと供給電源端間に連結され、前記Ｑノードの電圧によって開閉の可否が決定される第５−１薄膜トランジスタと；前記第２ＱBノードと供給電源端間に連結され、前記Qノードの電圧によって開閉の可否が決定される第５−２薄膜トランジスタと；前記第１ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−１薄膜トランジスタと；前記第２ＱBノードと供給電源端間に連結され、前記以前ステージの出力によって開閉の可否が決定される第６−２薄膜トランジスタと；前記Qノードと供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第７−１薄膜トランジスタと；前記Qノードと供給電源端間に連結され、前記第２ＱBノードの電圧によって開閉の可否が決定される第７−２薄膜トランジスタと；前記当ステージの信号出力端と供給電源端間に連結され、前記第１QBノードの電圧によって開閉の可否が決定される第８−１薄膜トランジスタと；前記当ステージの信号出力端と供給電源端間に連結され、前記第２QBノードの電圧によって開閉の可否が決定される第８−２薄膜トランジスタとを含む前記当ステージを構成する平板表示装置用駆動回路のシフトレジストを提供する。
【００２８】
前記第１駆動電源及び第２駆動電源は、同一な周期を有して、位相が相互に反対のパルスであり、前記パルスの周期は、１フレーム駆動周期以上である。
【００２９】
また、前記各トランジスタは、Nタイプの非晶質シリコン薄膜トランジスタであることを特徴とする。
【００３０】
前記シフトレジストの１番目のステージのための前記以前ステージの出力信号は、スタート信号であって、前記供給電源端は、接地電圧または、ローレベル電圧を有する。
【００３１】
一方、本発明は、スタート信号によってQノードを充電する第１薄膜トランジスタと；次のステージの出力信号によってQノードを充電する第２薄膜トランジスタと；前記Qノードの電圧によって当ステージの出力電圧を増加させるプルアップ駆動部と；奇数番目のフレームに、ＱＢ−ｏノードの電圧によって前記当ステージの出力電圧を減少させる第１プルダウン駆動部と；偶数番目のフレームに、ＱＢ−ｅノードの電圧によって前記当ステージの出力電圧を減少させる第２プルダウン駆動部と；前記ＱＢ−ｏノードに連結され、自己のゲート電極と自己のドレイン電極が相互に連結されて、第１駆動電圧が印加される第３−１薄膜トランジスタと；前記ＱＢ−ｅノードに連結され、自己のゲート電極と自己のドレイン電極が相互に連結されて、第２駆動電圧が印加される第３−２薄膜トランジスタとを含む平板表示装置用駆動回路の多数のシフトレジストステージを提供する。
【００３２】
前記スタート信号は、以前ステージの出力電圧を含み、前記第１駆動電圧は、前記奇数番目のフレームの間は、ハイレベルの電圧を有して、前記偶数番目のフレームの間は、ローレベルの電圧を有し、前記第２駆動電圧は、前記奇数番目のフレームの間、ローレベルの電圧を有して、前記偶数番目のフレームの間は、ハイレベルの電圧を有する。
【００３３】
前記平板表示装置は、平板パネルと前記駆動回路で構成されて、前記多数のシフトレジストステージは、前記平板パネルに内臓されることを特徴とする。
【００３４】
前記プルアップ駆動部は、前記Ｑノードの電圧によって開閉が決定される第４薄膜トランジスタを含む。
【００３５】
また、平板表示装置用駆動回路の多数のシフトレジストステージは、前記第３−１薄膜トランジスタとＱＢ−ｏノード間に連結される第５−１薄膜トランジスタと；前記第３−２薄膜トランジスタとＱＢ−ｅノード間に連結される第５−２薄膜トランジスタと；前記第３−１薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−１薄膜トランジスタと；前記第３−２薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−２薄膜トランジスタと； 前記第３−１薄膜トランジスタに連結され、前記スタート信号によって開閉が決定される第７−１薄膜トランジスタと；前記第３−２薄膜トランジスタに連結され、前記スタート信号によって開閉が決定される第７−２薄膜トランジスタとをさらに含む。
【００３６】
なお、平板表示装置用駆動回路の多数のシフトレジストステージは、前記第３−１薄膜トランジスタとＱＢ−ｏノード間に連結される第５−１薄膜トランジスタと；前記第３−２薄膜トランジスタとＱＢ−ｅノード間に連結される第５−２薄膜トランジスタと；前記第３−１薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−１薄膜トランジスタと；前記第３−２薄膜トランジスタに連結され、前記Ｑノードの電圧によって開閉が決定される第６−２薄膜トランジスタと； 前記第３−１薄膜トランジスタに連結され、前記第２駆動電圧によって開閉が決定される第７−１薄膜トランジスタと；前記第３−２薄膜トランジスタに連結され、前記第１駆動電圧によって開閉が決定される第７−２薄膜トランジスタとをさらに含む。
【００３７】
一方、本発明は、スタート信号端子に連結されたゲート電極及びドレイン電極を備えた第１薄膜トランジスタと；第１駆動電圧端子に連結されたゲート電極及びドレイン電極を備えた第２薄膜トランジスタと；第２駆動電圧端子に連結されたゲート電極及びドレイン電極を備えた第３薄膜トランジスタと；クロック端子とシフトレジストステージの出力ノード間に連結され、自己のゲート電極が自己のソース電極と相互に連結された第４薄膜トランジスタとを含む平板表示装置用駆動回路のシフトレジストステージを提供する。
【００３８】
前記シフトレジストステージにおいて、前記第２薄膜トランジスタ及び第３薄膜トランジスタだけが、自己のドレイン電極等が前記第１駆動電圧及び第２駆動電圧に各々連結される薄膜トランジスタである。
【００３９】
平板表示装置用駆動回路のシフトレジストステージは、前記第４薄膜トランジスタのゲート電極と供給電源間に連結され、次のステージの出力に連結されるゲート電極を備えた第５薄膜トランジスタをさらに含む。
【００４０】
前記供給電源は、接地電圧または、ローレベルの電圧を有することを特徴とする。
【００４１】
また、前記シフトレジストステージにおいて、前記クロック端子だけが、前記薄膜トランジスタ等にクロック信号を供給する端子である。
【００４２】
平板表示装置用駆動回路のシフトレジストステージは、前記第１駆動電圧端子に連結されて、前記第２薄膜トランジスタのソース電極に連結されるゲート電極を備えた第６薄膜トランジスタと、前記第２駆動電圧端子に連結されて、前記第３薄膜トランジスタのソース電極に連結されるゲート電極を備えた第７薄膜トランジスタをさらに含む。
【００４３】
なお、平板表示装置用駆動回路のシフトレジストステージは、前記第２薄膜トランジスタのソース電極と供給電源間に連結される第１薄膜トランジスタペアと、前記第３薄膜トランジスタのソース電極と前記供給電源間に連結される第２薄膜トランジスタペアをさらに含み、前記第１薄膜トランジスタペアの１番目の薄膜トランジスタと、前記第２薄膜トランジスタペアの１番目の薄膜トランジスタは、前記第４薄膜トランジスタのゲート電極に連結される、ゲート電極を有して、前記第１薄膜トランジスタペアの２番目の薄膜トランジスタと、前記第２薄膜トランジスタペアの２番目の薄膜トランジスタは、前記スタート信号端子に連結されるゲート電極を有する。
【００４４】
また、平板表示装置用駆動回路のシフトレジストステージは、前記第２薄膜トランジスタのソース電極と供給電源間に連結される第１薄膜トランジスタペアと、前記第３薄膜トランジスタのソース電極と前記供給電源間に連結される第２薄膜トランジスタペアをさらに含み、前記第１薄膜トランジスタペアの１番目の薄膜トランジスタと、前記第２薄膜トランジスタペアの１番目の薄膜トランジスタは、前記第４薄膜トランジスタのゲート電極に連結される、ゲート電極を有して、前記第１薄膜トランジスタペアの２番目の薄膜トランジスタは、前記第１駆動電圧端子に連結されるゲート電極を有して、前記第２薄膜トランジスタペアの２番目の薄膜トランジスタは、前記第２駆動電圧端子に連結されるゲート電極を有する。
【００４５】
前記平板表示装置は、平板パネルと前記駆動回路で構成されて、前記シフトレジストステージは、前記平板パネルに内臓されることを特徴とする。
【００４６】
以下、添付された図面を参照して、本発明による平板表示装置用シフトレジスト各々の実施例を説明する。
【発明の効果】
【００４７】
本発明による液晶表示装置用シフトレジストは、ステージの非晶質シリコン薄膜トランジスタ、特に、プルダウン駆動部トランジスタだけではなく、プルダウン駆動部トランジスタの駆動を制御するトランジスタで発生されるバイアスによる素子の特性の変化を最小化させる。
【００４８】
すなわち、持続されるハイバイアスの印加によって、特性の変化が誘発されないように、ペアでトランジスタを構成して、駆動と非駆動の休止区間が反復されることと同時に、非駆動の休止期間には、逆バイアスまたは、基底電源に当たるバイアスを印加することによって、駆動時、印加されたバイアスストレスを相殺させて、回路駆動を行う各非晶質シリコン薄膜トランジスタの素子安定化による回路の正常駆動及び寿命延長の効果がある。
【実施例】
【００４９】
図６は、本発明による液晶表示装置用シフトレジストのｎ番目のステージを示した回路図であって、図７は、図６のシフトレジストのための信号等のタイミング図である。もちろん、シフトレジストの駆動のためのスタート信号とクロック信号は、第１従来技術に示された図４のタイミング図と同様である。
【００５０】
図６に示したように、シフトレジストのステージは、２つのプルダウン駆動分(Ｔ３ｏ、Ｔ７ｏ)(Ｔ３ｅ、Ｔ７ｅ)を適用して入力電源をフレーム別に交差させて駆動する方式であって、このようなステージが多数構成されたシフトレジストは、４つのクロック信号(ＣＬＫ１〜ＣＬＫ４)と３つの直流電源(ＶＤＤ−ｏ、ＶＤＤ−ｅ、ＶＳＳ)及びスタート信号(Ｖｓｔ−Ｍ)を利用して駆動される。
【００５１】
ここで、パネルの奇数番目のフレームの動作時に印加される第１駆動電源(ＶＤＤ−ｏ)とパネルの偶数番目のフレームの動作時に印加される第２駆動電源(ＶＤＤ−ｅ)は、相互に位相が反対の直流電源であって、各電源のパルス持続時間は、１フレーム時間以上である。
【００５２】
動作を察すると、図７のタイミング図に示したように、液晶表示パネルの奇数番目のフレーム駆動の場合、前記第１駆動電源(ＶＤＤ−ｏ)でハイレベルの電圧が入力されて、前記第２駆動電源(ＶＤＤ−ｅ)には、ローレベルの電圧が入力される。よって、奇数番目のフレームの駆動で、前記(ＱＢ−ｏ)ノードには、ハイレベルの電圧が印加されて、前記(ＱＢ−ｅ)ノードには、ローレベルの電圧が印加される。
【００５３】
以後、液晶表示パネルの偶数番目のフレームの駆動では、出力信号(Ｖｏｕｔ−Ｎ)の発生以後には、前記第２駆動電源(ＶＤＤ−ｅ)に、ハイレベルの電圧が印加されて、前記第１駆動電源(ＶＤＤ−ｏ)に、ローレベルの電圧が印加され、前記(ＱＢ−ｅ)ノードにハイレベルの電圧が印加され、前記(ＱＢ−ｏ)ノードに、ローレベルの電圧が印加される。
【００５４】
以後の動作は、前述した第１従来技術と同様な方法によりフレーム別に反復されて行われるために、示されたシフトレジストのステージ回路のプルダウン駆動部を構成する各トランジスタ(Ｔ３ｏ、Ｔ３ｅ、Ｔ７ｏ、Ｔ７ｅ)に印加されるバイアスストレスは、奇数番目と偶数番目のフレームの反復によって、電圧レベルが反転して入力される第１駆動電源(ＶＤＤ−ｏ)及び第２駆動電源(ＶＤＤ−ｅ)により相殺される効果がある。
【００５５】
ところが、図６に示したように、シフトレジストのステージは、長時間の連続駆動を行う場合、第４トランジスタ(Ｔ４ｏ、Ｔ４ｅ)等の熱化による回路の誤動作が発生されて、前記第４トランジスタ(Ｔ４ｏ、Ｔ４ｅ)等の熱化による閾値電圧の特性の変化は、前記電源の交差駆動によるプルダウントランジスタの特性の変化を抑えるにも拘らず、前記各ＱＢ−ノード(ＱＢ−ｏ、ＱＢ−ｅ)に伝達される有効電圧を減少させる問題が発生する。
【００５６】
図８は、図６の交差駆動の第４トランジスタ(Ｔ４ｏ、Ｔ４ｅ)に印加されるバイアスストレス状態のグラフを示した図面である。
【００５７】
図８のような交差駆動において、第１駆動電源(ＶＤＤ−o)と第２駆動電源(ＶＤＤ−ｅ)が各々ローレベルの電圧である場合、これに当たる各第４トランジスタ(Ｔ４ｏ、Ｔ４ｅ)のドレイン電極Ｄとソース電極Ｓに各々ローレベルの電圧が印加された状態になる。
【００５８】
以後、前記各第４トランジスタ(Ｔ４ｏ、Ｔ４ｅ)のゲート電極Ｇにハイレベルの電圧が印加される場合、前記各第４トランジスタ(Ｔ４ｏ、Ｔ４ｅ)には、ハイバイアスストレスが印加され特性の変化、ずなわち、閾値電圧Ｖｔｈの移動現象が現れる問題が発生する。
【００５９】
図９は、本発明の実施例１による液晶表示装置用シフトレジストのｍ番目のステージの図面である。
【００６０】
構造の特徴において、駆動回路を液晶表示パネルのフレーム別に交差駆動するための第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)が入力されて、ゲート信号出力端(Ｎｏｕｔ)からゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)を出力するための任意のクロック(ＣＬＫ１)が入力される。回路の最初の駆動にためのスタート信号(Ｖｓｔ−Ｍ)は、以前ステージ(Ｍ−１番目のステージ)のゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ−１))が入力されて、ゲート駆動回路出力信号(Ｖｏｕｔ−Ｎ)の出力後Ｑノード(Ｑ)の放電のための信号として、次のステージ(Ｍ＋１番目のステージ)のゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ＋１))が入力される構造である。前記第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)は、ハイレベルの電圧の印加時間がパネルの１フレーム駆動時間以上であって、同一な周期を有する反対の位相の電圧信号であり、前記クロックは、最小１フレーム駆動時間の間、ハイレベルの電圧を維持する電圧信号である。
【００６１】
また、そのゲート電極とドレイン電極が相互に連結されるダイオード構造の第３トランジスタ郡(Ｔ３ｏ、Ｔ３ｅ)は、奇数番目及び偶数番目の駆動フレーム順に交差入力される第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)の入力を受けて、ダイオード動作を行い、第１ＱＢノード(ＱＢ−ｏ)及び第２ＱＢノード(ＱＢ−ｅ)を放電させることによって、プルダウントランジスタ(Ｔ５ｏ、Ｔ５ｅ、Ｔ６ｏ、Ｔ６ｅ)に持続的なハイバイアスストレスが印加されることを防ぐための構造であって、入力される前記第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)は、ハイレベルの電圧及びローレベルの電圧がフレーム周期時間ごと反復して入力される。ここで、前記第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)のローレベルの電圧は、ハイレベルの電圧の反対の極性または、接地電圧ＶＳＳレベルを有する。
【００６２】
さらに、前記第３トランジスタ郡(Ｔ３ｏ、Ｔ３ｅ)の動作により第１ＱＢノード(ＱＢ−ｏ)及び第２ＱＢノード(ＱＢ−ｅ)に印加されるハイレベルの電圧をローレベルの電圧に転換させるために、第５トランジスタ郡(Ｔ５ｏ、Ｔ５ｅ)及び第６トランジスタ郡(Ｔ６ｏ、Ｔ６ｅ)が各々構成される。ここで、各トランジスタは、非晶質シリコン薄膜トランジスタ(ａ−ＳｉＴＦＴ)であって、全てＮタイプで構成される。
【００６３】
このような構造の特徴を有する本発明の実施例１によるステージの動作をは下記のようである。ここで、回路の動作のためのスタート信号及びクロック信号は、図４に示したように入力される。
【００６４】
液晶表示パネルの奇数番目のフレーム駆動の場合、第１駆動電源(ＶＤＤ−ｏ)は、ハイレベルの電圧を有して、第２駆動電源(ＶＤＤ−ｅ)は、ローレベルの電圧を有するために、以前ステージのゲート駆動回路出力信号をスタート信号として入力を受ける第１トランジスタ(Ｔ１)は、オン(ｏｎ)状態になり、Ｑノード(Ｑ)を充電する。この時、第３−１トランジスタ(Ｔ３ｏ)の、そのゲート電極とドレイン電極が相互に連結されたダイオード構造によって第１ＱＢノード(ＱＢ−ｏ)は、ハイレベルの電圧になる。
【００６５】
以後、前記第１クロック(ＣＬＫ１)が印加されると、Ｑノード(Ｑ)は、ブートストラップにより電圧がさらに上昇して、よって、前記第４トランジスタ(Ｔ４)をオン(ｏｎ)させてゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)を出力する。この時のゲート駆動回路出力信号は、次のステージのスタート信号として入力されて、次のステージのゲート駆動回路出力信号が第２トランジスタ(Ｔ２)に入力されると、Ｑノード(Ｑ)が可放電され、ゲート駆動回路出力信号の出力は中止される。
【００６６】
パネルの偶数番目のフレーム駆動の場合、第１駆動電源(ＶＤＤ−ｏ)は、ローレベルの電圧を有して、第２駆動電源(ＶＤＤ−ｅ)は、ハイレベルの電圧を有するために、以前フレームの駆動で前記第３−１トランジスタ(Ｔ３ｏ)によりハイレベルの電圧が印加された第１ＱＢノード(ＱＢ−ｏ)は、第６−１トランジスタ(Ｔ６ｏ)により放電されローレベルの電圧に転換されるので、第７−１トランジスタ(Ｔ７ｏ)及び第８−１トランジスタ郡(Ｔ８ｏ)には、逆レベルバイアスにより継続的にハイバイアスストレスが印加されない。
【００６７】
また、前記第３−１トランジスタ(Ｔ３ｏ)も、電圧レベルの転換による逆バイアスストレスの印加によって特性の変化が抑えられて、素子の安定化及び寿命向上の効果が発生する。
【００６８】
さらに、以前ステージのゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ−１))をスタート信号として入力を受けた第１トランジスタ(Ｔ１)は、オン(ｏｎ)状態になってＱノード(Ｑ)を充電する。
【００６９】
以後、前記第１クロック(ＣＬＫ１)が印加されると、Ｑノードは、ブートストラップにより電圧がさらに上昇して、よって、前記第４トランジスタ(Ｔ４)をオン(ｏｎ)させてゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)を出力する。
【００７０】
この時のゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)は、次のステージのスタート信号として入力されて、次のステージのゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ＋１))が第２トランジスタ(Ｔ２)に入力されると、Ｑノードは、放電される。
【００７１】
パネルの奇数番目のフレーム駆動の場合、第１駆動電源(ＶＤＤ−ｏ)は、ハイレベルの電圧に、第２駆動電源(ＶＤＤ−ｅ)は、ローレベルの電圧に転換されて、以前フレームの駆動で前記第３−２トランジスタ(Ｔ３ｅ)によりハイレベルの電圧が印加された第２ＱＢノード(ＱＢ−ｅ)は、第６−２トランジスタ(Ｔ６ｅ)により放電されて、ローレベルの電圧に転換されるので、第７−２トランジスタ(Ｔ７ｅ)及び第８−２トランジスタ(Ｔ８ｅ)は、逆レベルバイアスにより継続的にハイバイアスストレスが印加されない。
【００７２】
また、前記第３−２トランジスタ(Ｔ３ｅ)も、電圧レベルの転換による逆バイアスの印加によって特性の変化が抑えられて、素子の安定化及び寿命向上の効果が発生する。
【００７３】
図１０は、本発明の実施例２による液晶表示装置用シフトレジストのｍ番目のステージの図面である。
【００７４】
構造の特徴において、回路を液晶表示パネルのフレーム別に交差駆動するための第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)が入力されて、ゲート信号出力端(Ｎｏｕｔ)からゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)を出力するための任意のクロック(ＣＬＫ１)が入力される。回路の最初の駆動のためのスタート信号(Ｖｓｔ−Ｍ)は、以前ステージ(Ｍ−１番目のステージ)のゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ−１))が入力されて、ゲート駆動回路出力信号(Ｖｏｕｔ−Ｎ)の出力後Ｑノード(Ｑ)の放電のための信号として、次のステージ(Ｍ＋１番目のステージ)のゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ＋１))が入力される構造である。前記第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)は、ハイレベルの電圧の印加時間がパネルの１フレーム駆動時間以上であって、同一な周期を有する反対の位相の信号であり、前記クロックは、最小１フレーム駆動時間の間、ハイレベルの電圧を維持する信号である。また、前記第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)のローレベルの電圧は、ハイレベルの電圧の反対の極性または、接地電圧ＶＳＳレベルを有する。
【００７５】
さらに、液晶表示パネルの奇数番目及び偶数番目の駆動フレーム別に交差入力される第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)の入力を受けて、以前ステージのゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ−１))を開始信号(Ｖｓｔ−Ｍ)として入力を受けて動作されるインバーター構造の第３トランジスタ郡(Ｔ３ｏ１〜Ｔ３ｏ４、Ｔ３ｅ１〜Ｔ３ｅ４)の駆動により第１ＱＢノード(ＱＢ−ｏ)及び第２ＱＢノード(ＱＢ−ｅ)に連結されたプルダウントランジスタのハイバイアスストレスを低減させる構造である。また、前記第１駆動電源(ＶＤＤ−ｏ)と第２駆動電源(ＶＤＤ−ｅ)は、ハイレベルの電圧及びローレベルの電圧の信号がフレームの駆動周期を有して交差して入力される。
【００７６】
以下、液晶表示パネルの奇数番目のフレーム駆動での回路の動作を説明する。
【００７７】
第１駆動電源(ＶＤＤ−ｏ)は、ハイレベルの電圧が引火されて、第２駆動電源(ＶＤＤ−ｅ)は、ローレベルの電圧が印加され、以前ステージのゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ−１))をスタート信号(Ｖｓｔ−Ｍ)として入力を受ける第１トランジスタ(Ｔ１)は、オン(ｏｎ)状態になり、Ｑノード(Ｑ)を充電する。
【００７８】
この時、第５−１トランジスタ(Ｔ５ｏ)と第６−１トランジスタ(Ｔ６ｏ)により第１ＱＢノード(ＱＢ−ｏ)は、放電され、ローレベルの電圧が印加された状態になると同時に、第３トランジスタ郡(Ｔ３)の第３−１３トランジスタ(Ｔ３ｏ３)がオン(ｏｎ)され第３−１２トランジスタ(Ｔ３ｏ２)のゲート電極に印加される電圧をローレベルの電圧状態に転換させオフ(ｏｆｆ)させる。従って、第１ＱＢノード(ＱＢ−ｏ)は、充電されてない状態になる。
【００７９】
以後、前記第１クロック(ＣＬＫ１)が第４トランジスタ(Ｔ４)に印加されると、Ｑノード(Ｑ)は、ブートストラップにより電圧がさらに上昇して、よって、前記第４トランジスタ(Ｔ４)のゲートをオン(ｏｎ)させてゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)を出力する。この時のゲート駆動回路出力信号は、次のステージのスタート信号として入力されて、次のステージのゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ＋１))が第２トランジスタ(Ｔ２)に入力されると、Ｑノード(Ｑ)は、放電され、ゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)の出力は中止される。
【００８０】
前記Ｑノード(Ｑ)の放電により前記第３−１３トランジスタ(Ｔ３ｏ３)がオフ(ｏｆｆ)されて、そのゲート電極とドレイン電極が相互に連結されたダイオード構造の第３−１１トランジスタ(Ｔ３ｏ１)によって、第３−１２トランジスタ(Ｔ３ｏ２)がオン(ｏｎ)状態に転換され第１ＱＢノード(ＱＢ−ｏ)は、さらに充電される。
【００８１】
一方、液晶表示パネルの偶数番目のフレーム駆動での回路の動作を説明する。
【００８２】
第１駆動電源(ＶＤＤ−ｏ)は、ローレベルの電圧を有して、第２駆動電源(ＶＤＤ−ｅ)は、ハイレベルの電圧が入力されて、以前ステージのゲート駆動回路出力信号(ＶＤＤ−(Ｍ−１))をスタート信号(Ｖｓｔ−Ｍ)として入力を受ける 第１トランジスタ(Ｔ１)は、オン(ｏｎ)状態になってＱノード(Ｑ)を充電する。
【００８３】
この時、第５−２トランジスタ(Ｔ５ｅ)と第６−２トランジスタ(Ｔ６ｅ)により第２ＱＢノード(ＱＢ−ｅ)は、放電され、ローレベルの電圧が印加された状態になると同時に、第３トランジスタ郡(Ｔ３)の第３−２３トランジスタ(Ｔ３ｅ３)がオン(ｏｎ)されて、第３−２２トランジスタ(Ｔ３ｅ２)のゲート電極にローレベルの電圧が印加されるように転換してオフ(ｏｆｆ)させる。従って、第２ＱＢノード(ＱＢ−ｅ)は、充電されてない状態になる。
【００８４】
以後、前記第１クロック(ＣＬＫ１)が第４トランジスタ(Ｔ４)に印加されると、Ｑノード(Ｑ)は、ブートストラップにより電圧がさらに上昇して、よって、前記第４トランジスタ(Ｔ４)のゲートをオン(ｏｎ)させゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)を出力する。この時のゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)は、次のステージのスタート信号として入力されて、次のステージのゲート駆動回路出力信号(Ｖｏｕｔ−(Ｍ＋１))が第２トランジスタ(Ｔ２)に入力されると、Ｑノード(Ｑ)は、放電され、ゲート駆動回路出力信号(Ｖｏｕｔ−Ｍ)の出力は中止される。
【００８５】
前記Ｑノード(Ｑ)の放電により前記第３−２３トランジスタ(Ｔ３ｅ３)がオフ(ｏｆｆ)されて、そのゲート電極とドレイン電極が相互に連結されたダイオード構造の第３−２１トランジスタ(Ｔ３ｅ１)によって、第３−２２トランジスタ(Ｔ３ｅ２)がオン(ｏｎ)状態に転換され第２ＱＢノード(ＱＢ−ｅ)は、さらに充電される。
【００８６】
前述したように、図９の実施例２の回路は、液晶表示装置駆動による 奇数番目及び偶数番目のフレーム別に印加される第１駆動電源(ＶＤＤ−ｏ)及び第２駆動電源(ＶＤＤ−ｅ)によって第１ＱＢノード(ＱＢ−ｏ)及び第２ＱＢノード(ＱＢ−ｏ)に各々逆バイアスが印加されて、第３トランジスタ郡(Ｔ３)も電圧レベルの転換による逆バイアス印加によって特性の変化が抑えられて、トランジスタ素子の安定化及び寿命向上の効果が発生する。
【００８７】
図１１は、本発明の実施例３による液晶表示装置用シフトレジストのｍ番目のステージの図面である。
【００８８】
図示された実施例３の回路は、前述した図９の実施例２の回路と、その駆動原理が同様であって、特に、本実施例３のシフトレジストステージでは、駆動電源の電圧が変化される時、第３−２４トランジスタ(Ｔ３ｏ４)による第１ＱＢノード(ＱＢ−ｏ)及び第２ＱＢノード(ＱＢ−ｏ)のリセットのための信号として、第３−１４トランジスタ(Ｔ３ｏ４)には、第２駆動電源(ＶＤＤ−ｅ)を、第３−２４トランジスタ(Ｔ３ｅ４)には、第１駆動電源(ＶＤＤ−ｏ)を印加する特徴がある。また、実施例によって構成された各トランジスタは、非晶質シリコン薄膜トランジスタであって、さらに、前記各トランジスタは、Ｎタイプである。
【００８９】
なお、液晶表示装置駆動の奇数番目及び偶数番目の駆動フレーム別に交差入力される第１駆動電源(ＶＤＤ−ｏ)及び第２駆動電源(ＶＤＤ−ｅ)の入力を受けて駆動されるインバーター構造の第３トランジスタ郡(Ｔ３)の駆動によって第１ＱＢノード(ＱＢ−ｏ)及び第２ＱＢノード(ＱＢ−ｏ)に連結されたプルダウントランジスタのハイバイアスストレスを低減させると共に、第３トランジスタ郡(Ｔ３)も電圧レベルの転換による逆バイアスの印加によって特性の変化が抑えられて、トランジスタ素子の安定化及び寿命向上の効果が導出できる構造である。
【００９０】
以上では説明の便宜上、液晶表示装置の駆動回路を例えているが、本発明による駆動回路を有機電界発光素子ＥＬＤ、電界効果表示装置ＦＥＤ等の平板表示装置に適用できることは言うまでもない。
【図面の簡単な説明】
【００９１】
【図１】通常の能動マトリックス液晶表示装置の構成を示した図である。
【図２】図１による液晶表示装置の駆動のためのゲート信号を示した図である。
【図３】従来の液晶表示装置用シフトレジストのｎ番目のステージを示した回路図である。
【図４】図３のシフトレジストのための信号等のタイミング図である。
【図５】図３の単一構造による第４トランジスタに印加されるバイアスストレス状態を示した図である。
【図６】本発明による液晶表示装置用シフトレジストのｎ番目のステージを示した回路図である。
【図７】図６のシフトレジストのための信号等のタイミング図である。
【図８】図６の交差駆動による第４トランジスタ群に印加されるバイアスストレス状態を示した図である。
【図９】本発明の実施例１による液晶表示装置用シフトレジストのｍ番目のステージを示した図である。
【図１０】本発明の実施例２による液晶表示装置用シフトレジストのｍ番目のステージを示した図である。
【図１１】本発明の実施例３による液晶表示装置用シフトレジストのｍ番目のステージを示した図である。
【符号の説明】
【００９２】
ＶＤＤ−ｏ、ＶＤＤ−ｅ：奇数番目及び偶数番目のフレーム別印加電源
ＣＬＫ１〜ＣＬＫ４：第１ないし第４クロック信号
Ｖｓｔ−Ｍ：スタート信号
Ｖｏｕｔ：ゲート駆動回路の出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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