(57)【要約】【課題】  エントリ時にパリティ情報を生成し、エグジット処理において誤り訂正を行うデータ保持動作モードを具備した半導体記憶装置において、データ保持動作モードの内部状態を外部で観測可能とした半導体記憶装置の提供。【解決手段】  データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、データ保持動作モードにエントリすると、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、前記データ保持動作モード機能を具備した半導体記憶装置であることを示すフラグ情報、データ保持動作モードのエグジット処理中であること、誤り訂正不可をＮＣピンから出力する手段を備えている。【選択図】  図９          
2006004559.tif 000002
【特許請求の範囲】
【請求項１】
データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードへのエントリ指示を受けて、通常動作状態から、前記データ保持動作モードにエントリし、前記データ保持動作モードからのエグジット指示を受けて通常動作状態に復帰し、
前記データ保持動作モードが、
前記データ保持動作モードにエントリ時、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）回路により前記メモリセルのデータに対するパリティ情報の演算を行うエンコード処理と、
前記メモリセルアレイに対して集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、内部電源回路の一部を所定期間オフする電源オフ状態と、オフ状態の前記内部電源回路をオンに復帰させる電源オン状態と、を含むセルフリフレッシュ処理と、
前記データ保持動作モードからのエグジット指示を受け、前記ＥＣＣ回路により前記メモリセルの誤り訂正を行うデコード処理と、
を含み、
前記半導体記憶装置の内部状態を示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。
【請求項２】
データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードにエントリすると、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、
前記データ保持動作モード機能を具備した半導体記憶装置であることを示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。
【請求項３】
前記半導体記憶装置の動作モードが初期設定されるモードレジスタを備え、
前記モードレジスタへの設定を行うモードレジスタ設定コマンドの入力に応答して、前記フラグ情報を出力するように制御する回路を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
予め定められた所定期間、前記フラグ情報が前記出力端子より出力される、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記予め定められた所定期間経過後に入力されるモードレジスタ設定コマンドに応答して、前記フラグ情報の出力を停止するように制御する回路を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記データ保持動作モードをエグジットするとき、エグジット処理中であることを示すフラグ情報を、前記所定の出力端子から出力する手段を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記データ保持動作モードのエグジット処理から、前記データ保持動作モードに再エントリ自在とされている、ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記データ保持動作モードのエグジット処理中に、前記データ保持動作モードに再エントリしたとき、前記フラグ情報の出力を停止し、前記出力端子をハイインピーダンス状態とするように制御する回路を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項９】
前記データ保持動作モードのエグジット処理において、前記ＥＣＣ回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から出力する手段を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項１０】
前記誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から、前記エグジット処理終了後、所定期間出力する、ことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードにエントリすると、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、
前記データ保持動作モードをエグジットするとき、エグジット処理中であることを示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。
【請求項１２】
前記データ保持動作モードのエグジット処理から、前記データ保持動作モードに再エントリ自在とされている、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記データ保持動作モード機能のエグジット処理で、前記ＥＣＣ回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から出力する手段を備えている、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】
前記誤り訂正不可であることを示すフラグ情報が、前記所定の出力端子から、前記エグジット処理終了後、所定期間出力される、ことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記データ保持動作モードのエグジット処理中に、前記データ保持動作モードに再エントリしたとき、前記フラグ情報の出力を停止し、前記出力端子はハイインピーダンス状態に設定する回路を備えている、ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１６】
データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードにエントリすると、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、
前記データ保持動作モード機能のエグジット処理で、前記ＥＣＣ回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。
【請求項１７】
前記誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から、前記エグジット処理終了後、所定期間出力する、ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記フラグ情報を出力する前記出力端子がハイインピーダンス状態のとき、前記出力端子の電位が、前記フラグ情報の活性状態の時の電位と反対の電位となるように、高位側電源又は低位側電源と前記出力端子との間に抵抗素子が接続されている、ことを特徴とする請求項１乃至１７のいずれか一に記載の半導体記憶装置。
【請求項１９】
前記出力端子は、前記フラグ情報を活性状態として出力する前、及び、前記フラグ情報を出力した後、ハイインピーダンス状態に設定される、ことを特徴とする請求項１乃至１８のいずれか一に記載の半導体記憶装置。
【請求項２０】
前記出力端子が、前記半導体記憶装置のノンコネクションピンの中から選択されたものである、ことを特徴とする請求項１乃至１９のいずれか一に記載の半導体記憶装置。
【請求項２１】
前記フラグ情報を出力する前記出力端子が、ノンコネクションピンの中から選択された入出力端子で構成され、
前記入出力端子を所定期間、所定電位とすることで、内部リセット信号を生成する回路を備えている、ことを特徴とする請求項１乃至１９のいずれか一に記載の半導体記憶装置。
【請求項２２】
前記入出力端子から、前記フラグ情報が出力されないときに、前記内部リセット信号を生成するための入力端子として用いられる、ことを特徴とする請求項２１に記載の半導体記憶装置。
【請求項２３】
入力される同期用のクロック信号の有効と無効を制御するクロックイネーブル信号が前記同期用のクロック信号を無効とする値を示すときに、前記入出力端子から、前記フラグ情報が出力されず、前記入出力端子は、前記内部リセット信号を生成するための入力端子として用いられる、ことを特徴とする請求項２２に記載の半導体記憶装置。
【請求項２４】
データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備えた半導体記憶装置において、
ノンコネクションピンの１つをリセット信号の入力ピンとして備え、
前記ノンコネクションピンに所定期間、所定電位が設定された場合、内部リセット信号を生成する回路を備えている、ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、デバイスの内部状態を外部で観測可能とした半導体記憶装置に関する。
【背景技術】
【０００２】
データ保持にリフレッシュを必要とするダイナミック型半導体記憶装置において、オン・チップＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）回路を備え、データ保持動作モードのエントリコマンド入力によるデータ保持動作モードへのエントリ時、ＥＣＣ回路により、メモリセルアレイの全ビットに対する符号化（パリティビット生成）を行い、エグジットコマンド入力によるエグジット動作として、全ビットに対する復号（エラー訂正）を行うことで、デバイスの実力（ホールド特性等の実力）以上に、リフレッシュ周期を延長し、データ保持電流を低減するようにした半導体記憶装置が知られている（例えば特許文献１、２等参照）。このようなデータ保持動作モードを、本明細書では、「Ｓｕｐｅｒ  Ｓｅｌｆ  Ｒｅｆｒｅｓｈモード」という（「ＳＳＲモード」と略記する）。なお、「ＳＳＲモード」を備えた半導体集積回路装置のＥＣＣ回路（ＥＣＣ−ＣＯＤＥＣ）、ＳＳＲモードの状態遷移の詳細については、例えば特許文献１、３等が参照される。
【０００３】
以下、本発明の前提として、ＳＳＲモードの動作の一例について、図１、図２を参照して説明しておく。図１は、ＥＣＣ回路として、符号化回路と復号回路を備えたＥＣＣ−ＣＯＤＥＣと、ＥＣＣコントローラを備えた半導体記憶装置の典型的な構成の一例を示す図である。後述されるように、本発明は、図１に示した構成に適用して好適とされる。
【０００４】
図１を参照すると、この半導体記憶装置（あるいは半導体記憶装置を備えた半導体集積回路装置）は、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory ；「ＳＤＲＡＭ」という）に向けられており、このＳＤＲＡＭ１０は、特に制限されないが、４つのメモリバンク（ＢＡＮＫ０〜３）に対応して４つのメモリアレイ（ＭＥＭＯＲＹ  ＡＲＲＡＹ）２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３（ＢＡＮＫ０〜３）にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、それぞれがマトリクス配置されたダイナミック型メモリセルを備え、メモリアレイにおいて、不図示のメモリセルトランジスタのゲート端子はワード線（不図示）に接続され、メモリセルトランジスタのドレインとソースの一方は、行毎に、相補のビット線（図示せず）に接続され、ドレインとソースの他方は、データ蓄積用の容量素子の一端に接続されている。ロウデコーダ（ＲＯＷ  ＤＥＣＯＤＥＲ＆ＬＡＴＣＨ）２０１によるロウアドレス信号をデコード結果に従い、ワードドライバ（ＷＯＲＤ  ＤＲＩＶＥＲ）２０２は、メモリアレイ２００の選択されたワード線（不図示）を高電位に駆動する。メモリアレイ２００の相補ビット線（不図示）はセンスアンプ（ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲＳ）２０３及びカラム選択回路としてのＩ／Ｏゲーティングライトドライバ（Ｉ／Ｏ  ＧＡＴＩＮＧ  ＷＲＩＴＥ  ＤＲＩＶＥＲＳ）２０４と列（カラム）デコーダ（ＣＯＬＵＭＮ  ＤＥＣＯＲＤＥＲ）２０５によってＩＯ線に接続される。Ｉ／Ｏゲーティングライトライトドライバ２０４には、メインアンプ及びライトアンプが含まれる。
【０００５】
センスアンプ２０３は、メモリセルからのデータ読出しによってそれぞれの相補ビット線に現れる微小電位差を検出して増幅する。Ｉ／Ｏゲーティンドライバ２０４は、上記相補ビット線を選択して相補型のＩ／Ｏ線に導通させるためのカラムスイッチＭＯＳトランジスタを含む。カラムスイッチＭＯＳトランジスタは、カラムデコーダ２０５によるカラムアドレス信号のデコード結果に従って選択動作される。バンク０乃至バンク３の各メモリアレイ２００も同様に、ロウデコーダ（ＲＯＷ  ＤＥＣＯＤＥＲ＆ＬＡＴＣＨ）、センスアンプ（ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲＳ）、及び、ＩＯゲーティングライトドライバ（Ｉ／Ｏ  ＧＡＴＩＮＧ  ＷＲＩＴＥ  ＤＲＩＶＥＲＳ）と、カラムデコーダ（ＣＯＬＵＭＮ  ＤＥＣＯＲＤＥＲ）が設けられる。
【０００６】
Ｉ／Ｏ線は各メモリバンクに対して共通化されて、データ入力レジスタ（ＤＡＴＡ  ＩＮＰＵＴ  ＲＥＧＩＳＴＥＲ）２１０の出力端子及びデータ出力レジスタ（ＤＡＴＡ  ＯＵＴ  ＲＥＧＩＳＴＥＲ）２１１の入力端子に接続される。端子ＤＱ０〜ＤＱ１５（１６ビット）は、データ入出力端子であり、データＤ０−Ｄ１５（下位バイトＤ０−Ｄ７、上位バイトＤ８−Ｄ１５）を入力又は出力するデータ入出力端子とされる。ＤＱＭＬ、ＤＱＭＵは、入出力バッファを制御するバイトコントロール用の制御信号であり、ＤＱＭＬは下位バイト、ＤＱＭＵは上位バイトの入力バッファを制御する。
【０００７】
アドレス入力端子から供給される１５ビットのアドレス信号Ａ０〜Ａ１２は、アドレスレジスタ（ＡＤＤ  ＲＥＧ）２１３で一旦保持され、時系列的に入力される上記アドレス信号のうち、メモリセルを選択するロウ系アドレス信号はロウアドレスマルチプレクサ（ＲＯＷ  ＡＤＤ  ＭＵＸ）２０６を介して、各メモリバンクのロウデコーダ２０１に供給される。上記メモリバンクを選択するアドレス信号ＢＡ０、ＢＡ１は、Ａ１３とＡ１４が割り当てられており、バンクコントロール論理（ＢＡＮＫ  ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）回路２１２に供給され、ここで上記４つのメモリバンクの選択信号が形成され、ロウデコーダ２０１に供給される。カラム系アドレス信号は、カラムアドレスカウンタ／ラッチ（ＣＯＬＵＭＮ−ＡＤＤＲＥＳＳ  ＣＯＵＮＴＥＲ／ＬＡＴＣＨ）２０７に保持される。
【０００８】
リフレッシュカウンタ（ＲＥＦＲＥＳＨ  ＣＯＵＮＴＥＲ）２０８は、セルフリフレッシュ（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）の行アドレスを発生する。例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、×８ビット構成では、アドレス信号９ビットが有効とされる。上記カラムアドレスカウンタ２０７には、時系列に入力されるカラムアドレス信号がプリセットデータとして供給され、後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を、順次インクリメントした値を、各メモリバンクのカラムデコーダ２０５に向けて出力する。
【０００９】
コントロールロジック（ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）２０９は、ＳＤＲＡＭインタフェース回路をなし、コマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１、セルフリフレッシュコントロール（ＳＥＬＦ−ＲＥＦ  ＣＯＮＴＲＯＬ）２０９２、及びモードレジスタ（ＭＯＤＥ  ＲＥＧＩＳＴＥＲ）２０９３を有する。モードレジスタ２０９３は、半導体記憶装置の各種動作モード情報（バースト長、ＣＡＳレイテンシー情報等）を保持する。
【００１０】
コマンドデコード回路２０９１は、動作モードに応じて、外部コマンド、内部コマンドを受信、解読する。
【００１１】
セルフリフレッシュコントロール回路２０９２は、セルフリフレッシュ制御ブロックであり、リフレッシュ動作、及びその周期制御を行う。
【００１２】
ロウデコーダ２０１は、バンクコントロールロジック回路（ＢＡＮＫ  ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。
【００１３】
図１に示す例では、コントロールロジック２０９は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ、カラムアドレスストローブ信号ＣＡＳ、ロウアドレスストローブ信号ＲＡＳ、及びライトイネーブル信号ＷＥなどの外部制御信号と、ＤＱＭ（ＤＱマスク；ＤＱ端子の出力バッファのハイインピーダンス状態を制御する）とモードレジスタ２０９３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファ（不図示）を備える。他の外部入力信号は、当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作は、チップ非選択状態への変化によって影響されない。ＲＡＳ、ＣＡＳ、ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、コマンドサイクルを定義するときに有意の信号とされる。
【００１４】
クロックイネーブル信号ＣＫＥは、次のクロック信号ＣＬＫの有効性を指示する信号であり、クロックイネーブル信号ＣＫＥがハイレベルであれば、次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには、無効とされる。
【００１５】
ロウアドレス信号は、クロック信号ＣＬＫ（ＣＬＫから生成される不図示の内部クロック信号ＩＣＬＫ）の立ち上がりエッジに同期するロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１２のレベルによって定義される。
【００１６】
アドレス信号Ａ１３とＡ１４（図１のＢＡ０、ＢＡ１）は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、ＢＡ０、ＢＡ１の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で、別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば１６ビットからなるデータ入出力端子ＤＱ０−ＤＱ１５においてデータが衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００１７】
図１において、参照番号１は、ＳＤＲＡＭインターフェイスからＥＣＣコントローラ６への起動、停止信号である。
【００１８】
参照番号２は、ＥＣＣコントローラ６からＳＤＲＡＭインターフェイスへの内部コマンド信号、あるいはＪＯＢ終了信号である。例えば、符号化動作、復号動作が終了すると、ＲＥＡＤＹ信号を出力する。
【００１９】
参照番号３は、ＥＣＣコントローラ６からアドレスレジスタ２１３へ供給される内部アドレス信号である。
【００２０】
参照番号４は、ＥＣＣ符号化復号回路（ＥＣＣ−ＣＯＤＥＣ）７の動作モード信号である。ＥＣＣコントローラ６から動作に応じて制御される。
【００２１】
参照番号５は、ＥＣＣ−ＣＯＤＥＣ（符号化復号回路）７からＥＣＣコントローラ６へのエラー検出信号、エラー位置検出信号（ＥＲＲＯＲ  ＬＯＣＡＴＩＯＮ）である。
【００２２】
参照番号６は、ＥＣＣコントローラ（１セット／４バンク）であり、ＥＣＣコントローラ６から、内部コマンド、内部アドレスが出力され、ＳＤＲＡＭの内部動作を制御するとともに、ＥＣＣ−ＣＯＤＥＣ（コーデック）７を動作に応じて制御する。
【００２３】
参照番号７は、ＥＣＣ−ＣＯＤＥＣであり、符号化回路と復号回路を含み、シンドローム演算、パリティビット演算、エラー検出・訂正を行う。
【００２４】
参照番号１４は、バンクメモリのメモリアレイ、参照番号１５は、パリティ領域である。ＥＣＣ−ＣＯＤＥＣ７による演算されたメモリセルデータのパリティ情報が、パリティ領域１５に格納される。
【００２５】
ＤＲＡＭにオンチップで搭載されるＥＣＣ（誤り検出訂正）として、巡回符号（Cyclic Code)が用いられており、セルフリフレッシュ時、リフレッシュ不良の訂正（マスク）によるスタンバイ電流の低減を実現するものである。ＥＣＣ回路として、巡回符号を適用した場合、ＥＣＣ回路を構成する符号化回路／復号回路（ＣＯＤＥＣ）の回路規模も小さくなるため、符号長が長くとれ、パリティビットを少なくでき、ＤＲＡＭオンチップＥＣＣによるチップ面積の増大を最小限に抑えられる。
【００２６】
このように、半導体記憶装置は、ＳＳＲモードのため、ＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ（元のメモリデータからパリティビットを生成する符号化回路と、パリティビットとメモリからの読出しデータにより、誤り訂正済みメモリデータを生成する復号回路）７を備え、ＥＣＣコントローラ６は、単独で、ＳＤＲＡＭ１０への内部コマンド２、内部アドレス３を発行し、コマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１は、外部コマンドと、内部コマンド２をも受け付ける構成とされている。また、ＥＣＣコントローラ６は、ＥＣＣ−ＣＯＤＥＣ７への制御命令としてＣＯＤＥＣ動作モード制御信号４を発行し、ＥＣＣ−ＣＯＤＥＣ７からの誤り検出（ＥＲＲＯＲ）／誤り位置検出（ＬＯＣＡＴＩＯＮ）信号５を受け付け、効率的にパリティビット生成・書き込み、誤り訂正動作を行う。
【００２７】
次に、図２を参照して、図１の半導体記憶装置におけるＳＳＲ（Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）モードの典型的な動作の一例についてその概略を説明しておく。図１に示した半導体記憶装置において、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）２０９のコマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１は、ＣＫＥ、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、ＳＳＲモードのエントリ・コマンド（ＳＳＥＬＦ：図２の上から３番目の信号波形「Ｅｘｔｅｒｎａｌ  Ｏｐｅｒａｔｉｏｎ」参照）であると判別すると、起動（ＳＴＡＲＴ）命令信号（ＥＮＣＯＤＥ）を、制御信号１として、ＥＣＣコントローラ６に送出する。
【００２８】
起動命令信号（ＥＮＣＯＤＥ）は、図２の上から４番目の信号波形「ＥＮＣＯＤＥ」の立ち上がりとして示されている。
【００２９】
ＳＤＲＡＭ１０は、コマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１が、ＳＳＲエントリコマンド（ＳＳＥＬＦ）を得た時点で、外部クロック信号ＣＬＫの供給が停止される（図２の上から２番目の信号「ＣＬＫ」参照）。
【００３０】
ＥＣＣコントローラ６は、起動命令信号（ＥＮＣＯＤＥ）を受けると、内部クロック信号ＩＣＬＫ（図２の「ＩＣＬＫ」参照）が供給され、ＥＣＣ−ＣＯＤＥＣ７に、「エンコード」指示を動作モード制御信号４として送出する。
【００３１】
ＥＣＣ−ＣＯＤＥＣ７は、動作モード制御信号４として「エンコード」指示を受けると、エンコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ７は、メモリの各バンクの持つ情報データに基づいて、パリティデータ（誤り検出訂正用の検査ビット）を生成し、生成したデータをメモリの各バンクのパリティメモリ領域（図１の１５のＰＡＲＩＴＹ）へ書き込む（図２の最下行の「Ｉｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ」の「Ｐａｒｉｔｙ  Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ」参照）。
【００３２】
ＥＣＣ−ＣＯＤＥＣ７によるパリティデータの生成と、生成したデータのパリティメモリ領域（ＰＡＲＩＴＹ）への書き込みが終了すると、ＥＣＣコントローラ６は、終了信号ＲＥＡＤＹ（図２の下から２番目の「ＲＥＡＤＹ」参照）を、内部コマンド２としてコマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１に出力する。
【００３３】
コマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１は、終了信号ＲＥＡＤＹを、内部コマンド２として受け付けデコードすると、起動命令信号ＥＮＣＯＤＥ（図２参照）のＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６への、内部クロックＩＣＬＫの供給も停止される（図２の「ＩＣＬＫ」参照）。
【００３４】
コマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１が終了信号ＲＥＡＤＹを内部コマンド２として受け付けデコードしたとき、コントロールロジック（ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）２０９のセルフリフレッシュコントロール回路２０９２は、図２の「Ｓｕｐｅｒ  Ｓｅｌｆ−Ｒｅｆｒｅｓｈ」（スーパーセルフリフレッシュ）動作を開始する。この「Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ」動作においては、内部電源回路の一部をオフさせる内部電源オフし（「ＰＯＦＦ」状態：図２の最下行の「Ｉｎｔｅｒｎａｌ  Ｏｐｅｒａｔｉｏｎ」参照）、電源停止状態を所定期間（例えば１０秒）維持し、その後、オフ状態の内部電源回路を復旧し、内部電源オン（「ＰＯＮ」状態：図２の「Ｉｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ」参照）となり、通常リフレッシュ（「Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ」：図２の最下行の「Ｉｎｔｅｒｎａｌ  Ｏｐｅｒａｔｉｏｎ」参照、以降、「ＰＯＦＦ」、「ＰＯＮ」、「Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ」を任意回繰り返す。「Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ」は、通常のセルフリフレッシュよりも短周期で、メモリセルアレイの全ワードを集中的にリフレッシュする。ただし、パリティデータに基づく誤り訂正は行わない。
【００３５】
このように、通常動作（アイドル状態）から、ＳＳＲモードのエントリコマンド（ＳＳＥＬＦ）がコマンドデコード回路２０９１に投入され、ＳＳＲモードに入ると、ＥＮＣＯＤＥ信号が活性化されて、パリティデータの生成とパリティ領域１５への書き込み処理（「Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ」）が行われる（以上は、「ＥＮＴＲＹ−ＴＩＭＥ」の処理）。その後、電源オフ動作を伴って、「Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ」動作が行われ、内部信号ＧＥＮＯＦＦに従って、内部の電源（セルアレイ部（高電位ＶＰＰ、基板電位ＶＢＢ等）や、周辺回路部への内部電源発生回路）の大部分がオフ（＝０ｖ：グランド電位）し、長期のポーズ（内部電源回路停止でウエイト）状態に入る。
【００３６】
そして、図２に示すように、内部信号ＧＳＴＡＴＥが発生し、内部電源回路の電源電位が完全に立ちあがっていることを示している。
【００３７】
「Ｓｕｐｅｒ  Ｓｅｌｆ−Ｒｅｆｒｅｓｈ」期間において、この信号が立ちあがっている時、すなわち再度、電源を立上げた時に、全セルのリフレッシュを連続的に行う、「Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ」（バーストリフレッシュ）動作が行われる。
【００３８】
内部電源オフ（ＰＯＦＦ）、長期のポーズ、内部電源オン（ＰＯＮ）、バーストリフレッシュ（Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ）動作 を任意回繰り返し（「Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ」での動作）た後に、ＳＳＲエグジットコマンド（ＳＳＥＬＦＸ）が入力され、ＳＳＲモードが終了すると共に、エグジット処理として、長期間のリフレッシュ停止の影響で生じたメモリセルデータの誤りを訂正し再書き込み（図２の「Ｉｎｔｅｒｎａｌ  Ｏｐｅｒａｔｉｏｎ」の「Ｃｏｒｒｅｃｔ ｗｉｔｈ Ｒｅｆｒｅｓｈ」参照）を実行する（「ＥＸＩＴ−ＴＩＭＥ」での処理）。すなわち、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）２０９のコマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１は、ＣＫＥ、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、ＳＳＲエグジットコマンド（ＳＥＬＦＸ：図２の「Ｅｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ」参照）であることを判別すると、停止（ＳＴＯＰ）命令信号（ＤＥＣＯＤＥ）を、制御信号１として、ＥＣＣコントローラ６に送出する。すなわち、停止命令信号（ＤＥＣＯＤＥ）（図２の「ＤＥＣＯＤＥ」参照）が活性化（ハイレベル）される。ＥＣＣコントローラ６は、停止命令信号（ＤＥＣＯＤＥ）を受けると、内部クロック信号ＩＣＬＫ（図２参照）が供給され、ＥＣＣ−ＣＯＤＥＣ７に、「デコード」指示を動作モード制御信号４として送出する。
【００３９】
ＥＣＣ−ＣＯＤＥＣ７は、「デコード」指示を動作モード制御信号４として受けると、デコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ７は、パリティデータを読み出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを訂正し、再書込みする。誤り訂正及び再書き込みをメモリ領域の全セルについて行われる。ＥＣＣ−ＣＯＤＥＣ７による誤り訂正及び再書き込みが終了すると、ＥＣＣコントローラ６は、終了信号（ＲＥＡＤＹ）を、内部コマンド２としてコマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１に出力する。
【００４０】
コマンドデコード回路（ＣＯＭＭＡＮＤ  ＤＥＣＯＤＥ）２０９１は、終了信号ＲＥＡＤＹを内部コマンド２として受け付けデコードすると、停止命令信号ＤＥＣＯＤＥのＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６への内部クロック信号ＩＣＬＫの供給も停止される。
【００４１】
これにより、ＳＳＲモードを抜け出し、通常動作（図２場合は、通常の「Ｓｅｌｆ−Ｒｅｆｒｅｓｈ」動作）に戻る。なお、エグジット時のデコード処理中、セルフリフレッシュ（分散リフレッシュ；Ｄｉｓｔｒｉｂｕｔｅｄ  Ｒｅｆｒｅｓｈ）が適宜行われる。
【００４２】
なお、フラグ情報の出力機能を備えた半導体装置として、温度センサで検知しフラグピンから情報を出力する構成が例えば特許文献３に記載されている。
【００４３】
【特許文献１】特開２００４−１５２３７８号公報
【特許文献２】特開２００２−０５６６７１号公報
【特許文献３】特開２００３−６８０７６号公報
【特許文献４】米国特許第６，３７３，７６８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００４４】
ところで、図１、図２を参照して説明した従来のＳＳＲ（Ｓｕｐｅｒ  Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）モード搭載の半導体記憶装置は、下記記載の課題を有している。なお、下記記載の課題は、ＳＳＲモード搭載デバイス開発に携わってきた本発明者らが新たに見出したものである。
【００４５】
すなわち、従来のＳＳＲモード搭載の半導体記憶装置には、ＳＳＲモード搭載のデバイスであることを識別するための情報を出力する機能が具備されていない。このため、ＳＳＲモード搭載のデバイスと、ＳＳＲモード非搭載のデバイスとを同一システムに混在して用いる場合、ＳＳＲモード搭載デバイス用の専用システムを別途開発することが必要とされる。その結果、開発工数が増大し、コストも上昇する。
【００４６】
また、ＳＳＲモードのエグジットコマンド（ＳＥＬＦＸ）は、図２に示したように、ロウレベルのクロックイネーブル信号ＣＫＥをハイレベルに設定し、コマンドデコード回路２０９１にコマンド（ＳＥＬＦＸ）を投入することで行われている。このエグジットコマンドは、通常のセルフリフレッシュ（ＳＲ）のエグジットコマンドと同一とすることもできるが、ＳＳＲモード搭載のデバイスにおいて、エグジット動作（図２の「ＥＸＩＴ−ＴＩＭＥ」）には、通常のセルフリフレッシュ（ＳＲ）のエグジット時間と比較して、桁違いに長い待ち時間（〜１００ｍｓ）を要する。このため、システムは、ＳＳＲモードのエグジット・シーケンスを、通常のセルフリフレッシュと別に、切り替え制御する必要がある。
【００４７】
さらに、ＳＳＲモード搭載の半導体記憶装置において、ＳＳＲモードからのエグジット時間をデバイスの実力（メモリセルのホールド特性等）に応じて短縮する機能を具備すると好ましい。すなわち、ＳＳＲモードのエグジット動作は、全ビットに対する復号動作（エラー訂正動作）を行うが、その時間はエラー率（フェイルビット数）に大きく依存する。エラーが数ビット程度であれば、エグジット動作の時間は半分程度に短縮される。ＳＳＲモードからエグジット動作は、デバイスの内部状態にも大きく依存するが、エントリ動作（全ビットに対する符号化）を中断し、エグジットする場合、エラーの発生はなく、復号動作は不要となるため、エグジット時間は、１００μ秒程度に短縮される。
【００４８】
そして、ＳＳＲモードのエグジット動作が正常終了したか（訂正不可能なエラーが発生したか）、システム可能とする機能が実装されると好ましい。従来の半導体記憶装置においては、例えばチェックビット領域を設けそこに特定のデータパタンを記憶しておき、データ保持のみを行うデータ保持動作モードから復帰した後に、チェックビット領域を読み出すことで、正常に復帰したか否かを判別する方法が用いられている。この場合、セルフリフレッシュを用いたとしても、実効的なエグジット時間は、上記したＳＳＲモードのエグジット処理時間（図２の「ＥＸＩＴ−ＴＩＭＥ」参照）に匹敵するくらいの長さとなる。
【００４９】
したがって、本発明は、本発明者らによる上記課題の認識に基づき創案されたものであって、その目的の一つは、エントリ時にパリティ情報を生成し、エグジット処理において誤り訂正を行うデータ保持動作モードを具備した半導体記憶装置において、データ保持動作モードの内部状態を外部で観測可能とした半導体記憶装置を提供することにある。
【００５０】
本発明の他の目的は、エントリ時にパリティ情報を生成し、エグジット処理において誤り訂正を行うデータ保持動作モードを具備した半導体記憶装置において、実効的なエグジット時間の短縮を図り、また、チェックビット領域も不要とする半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００５１】
本願で開示される発明は、上記目的を達成するため、概略以下の通りの構成とされる。
【００５２】
本発明の一つのアスペクト（側面）に係る装置は、データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、データ保持動作モードにエントリすると、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、前記データ保持動作モード機能を具備した半導体記憶装置であることを示すフラグ情報を、所定の出力ピンから出力する手段を備えている。
【００５３】
本発明において、半導体記憶装置の動作モードが初期設定されるモードレジスタを備え、電源投入時等、前記モードレジスタへの初期設定を行うモードレジスタ設定コマンドの入力に応答して、前記フラグ情報を出力する構成としてもよい。
【００５４】
本発明において、予め定められた所定期間、前記フラグ情報を出力する構成としてもよい。
【００５５】
本発明において、前記予め定められた所定期間経過後に入力されるモードレジスタ設定コマンドに応答して、前記フラグ情報の出力を停止する構成としてもよい。
【００５６】
本発明において、前記データ保持動作モードをエグジットするとき、エグジット処理中であることを示すフラグ情報を、所定の出力ピンから出力する構成としてもよい。
【００５７】
本発明において、好ましくは、前記データ保持動作モードをエグジット処理中に、前記データ保持動作モードに再エントリ自在とされている。
【００５８】
本発明において、前記データ保持動作モードをエグジット処理中に、前記データ保持動作モードに再エントリしたとき、前記出力ピンをハイインピーダンスとする構成としてもよい。
【００５９】
本発明において、前記データ保持動作モード機能のエグジット処理で、前記ＥＣＣ回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、所定の出力ピンから出力する手段を備えている。
【００６０】
本発明においては、前記誤り訂正不可であることを示すフラグ情報を前記エグジット処理終了後所定期間出力する構成としてもよい。
【００６１】
本発明において、データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備えた半導体記憶装置において、前記ノンコネクションピンをリセット信号の入力ピンとして備え、前記ノンコネクションピンを所定期間所定電位とすることで、内部リセット信号を生成する回路を備えた構成としてもよい。
【００６２】
本発明において、前記出力ピンは、前記フラグ情報を出力すると、ハイインピーダンス状態に設定される。出力ピンはハイインピーダンス状態のとき、好ましくは、フラグ情報の活性化電位と反対の電位となるように、高位側電源又は低位側電源と出力ピン間に抵抗素子が接続されている。
【発明の効果】
【００６３】
本発明によれば、フラグ情報を出力する手段を備え、ＳＳＲモード搭載デバイスか、非搭載デバイスであるかをシステム側で判別することができる。また、本発明によれば、ＳＳＲモードエグジット処理中であることをフラグ情報として出力することで、ＳＳＲモードのエグジット終了をシステム側で検知することができる。このため、本発明によれば、ＳＳＲモード搭載デバイスを、汎用ボード等のシステムに実装することができる。
【００６４】
本発明によれば、ＳＳＲモードのエグジット時間を、メモリセルのリフレッシュ特性の実力に応じて短縮することができる。
【００６５】
さらに、本発明によれば、データ保持動作モードからアイドル状態への復帰後のメモリチェック動作も不要とされ、実効的なエグジット時間の短縮、システム向上に貢献する。
【発明を実施するための最良の形態】
【００６６】
本発明を実施するための最良の形態について以下に説明する。本発明は、その概略を説明すれば、図１、図２を参照して説明した半導体記憶装置（あるいは半導体記憶装置をオンチップに搭載した半導体集積回路装置）に、ＳＳＲモード搭載デバイスであることを外部ピンからシステム側に通知する手段を備えたものである。
【００６７】
また、本発明は、ＳＳＲモードからのエグジット処理中であること（エグジット処理が完了したこと）を外部ピンからシステム側に通知する手段を備えている。
【００６８】
そして、本発明は、ＳＳＲモードからのエグジット動作が、正常（訂正不可能なエラーが発生したか）に終了したかを外部ピンから、システム側に通知する手段を備えている。
【００６９】
本発明によれば、ＳＳＲモードのエグジット動作で、全ビットに対する復号処理を行うため、復帰後、メモリチェック動作をすることなく、エラーが残っているか否かを判別することができる。エラー訂正不可の有無をシステム（ＤＲＡＭコントローラ、ＣＰＵ）に知らせる機能を具備することで、ＳＳＲモードの実効的なエグジット時間が長くならず、逆に大幅なエグジット時間短縮となる。またチェックビット領域も不要である。この外部ピンとしては、空きピンであるノンコネクションピン（「ＮＣピン」という）が用いられる。なお、ＮＣピンは、デバイス内部で接続されていない空きピンをいうが、チップテスト用の信号入出力端子、あるいは新たな機能に割当てられる場合がある。
【００７０】
本発明は、ＤＲＡＭデバイスをリセットするための外部入力ピンを備えている。この外部入力ピンとして、好ましくは、ノンコネクションピン（ＮＣピン）が用いられる。上記外部ピンは、フラグ情報を出力する出力ピンと共通のＩ／Ｏピンであってもよい。
【００７１】
このように、本発明においては、デバイスピンのうち、空きピン（ＮＣピン）をフラグピンとして備え、デバイス内部の情報を、内部状態に応じてフラグピンから出力する。半導体記憶装置からのフラグ信号は、ＣＰＵの例えばＧＰ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ）−ＩＯポートに入力され、システム（ＣＰＵ）は、フラグ信号を検知して、オペレーション効率を向上する。以下実施例に即して詳細に説明する。
【実施例】
【００７２】
以下の実施例では、図１及び図２を参照して説明したＳＤＲＡＭに、本発明を適用した例に即して説明する。本発明の一実施例は、図１に示した半導体記憶装置に対して、後述するＳＳＲフラグコントロール回路（図９参照）等を備え、所定のＮＣピン（Ｉ／Ｏセル）を用いて、フラグ情報を出力する構成としたものである。なお、図１に示した半導体記憶装置の構成についての説明は省略する。
【００７３】
図３は、本発明の一実施例の動作を説明するタイミング図である。図３において、ＶＤＤは内部電源電圧、ＣＬＫは同期用の外部クロック信号、コマンド（Ｃｏｍｍａｎｄ）はコマンドデコード回路２０９１（図１）に入力されるコマンド、ＤＱはデータ入出力端子、ＮＣ（ノンコネクションピン）はフラグピンである。図１に示す例では、パワーオン時、電源、クロック安定後、例えば２００μ秒のポーズ期間以後、出力がハイインピーダンス状態であることを保証するため、不図示のクロックイネーブル信号ＣＫＥ（ハイレベルでＣＬＫを有効とする）、不図示のＤＱＭ（ＤＱ端子の出力バッファはＤＱＭがハイレベルでハイインピーダンス状態とする）をともにハイレベルとし、全バンクのプリチャージが行われ（ＰＡＬＬ；プリチャージオール）、ダミーサイクルとしてオート（ＣＢＲ）リフレッシュ（ＲＥＦ）を所定回繰り返し、モードレジスタ（図１の２０９３）の初期設定のため、モードレジスタ設定コマンド（ＭＲＳ）が入力される。場合、所定時間ｔＦＨ（例えばμ秒のオーダ）、ＮＣピンからフラグ信号を出力する。
【００７４】
ＳＤＡＲＭにおいて、パワーアップ・シーケンスでは、モードレジスタの初期設定を行うＭＲＳコマンド（バースト長、ラップ・タイプ、ＣＡＳレイテンシー値の設定等）が投入されるため、システム起動時に、ＮＣピンのフラグ信号を検知することで、ＳＳＲ搭載デバイスと非搭載デバイスを区別することができる。このため、ＳＳＲ搭載デバイスのＳＳＲモードのエグジットシーケンスと、ＳＳＲ非搭載デバイスのＳＲのエグジットシーケンスを切り替え制御することができる。なお、ＮＣピンは、ＭＲＳコマンド投入からフラグが出力されるまでの間ハイインピーダンス状態（Ｈｉ−Ｚ）に設定される。フラグ出力のあと、通常動作が行われる。図３に示す例では、通常動作として、バンクアクティブコマンド（ＡＣＴＶ）、リードコマンド（ＲＥＡＤ）等が投入され、ＣＡＳレイテンシーＣＬ＝２で読み出しデータがＤＱ端子から出力される。図３に示す例では、ＭＲＳコマンドのクロック信号ＣＬＫの立ち上がりエッジによる取り込みから、レイテンシー３で、ＳＳＲ搭載デバイスであることを示すフラグ（ＳＳＲＯＵＴ）が出力されているが、本発明において、レイテンシーは３に制限されるものでないことは勿論である。
【００７５】
図４は、本発明の別の実施例の動作を説明するタイミング図であり、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＳＤＲＡＭに本発明を適用したタイミング図である。／ＣＫ、ＣＫは相補クロック信号、コマンド（Ｃｏｍｍａｎｄ）は、コマンドレジスタに入力されるコマンド、ＤＱはデータ入出力端子、ＤＱＳは、データストローブ信号、ＮＣはフラグピンである。パワーアップ・シーケンスにおいて、全バンクプリチャージ後、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）回路の動作モードを設定するためのＥＭＲＳ（拡張ＭＲＳ）コマンドが投入され、ＣＫ、／ＣＫを入力とする不図示のＤＬＬ回路をイネーブル状態とし、また、フラグをイネーブルとし、後のＭＲＳコマンドで投入で（ＣＫの立ち上がりエッジで）、ＤＬＬ回路がリセットされ、次のクロック信号ＣＫの立ち上がりから、所定期間（例えば２００サイクル以上）、ＮＣピンからフラグ（ＳＳＲ搭載デバイスであることを示すフラグ）が出力される。その間、オートリフレッシュコマンド（ＲＥＦ）が入力され、次のＭＲＳコマンドの投入により、フラグ出力が停止され、フラグピンはＨｉ−Ｚモードとなる。フラグ出力のあと、通常動作が行われる。図４に示す例では、バンクアクティブコマンド（ＡＣＴＶ）、リードコマンド（ＲＥＡＤ）等が投入され、ＣＡＳレイテンシーＣＬ＝３で、読み出しデータがＤＱ端子からデータストローブ信号ＤＱＳの立ち上がりと立ち下りエッジを基準として（クロック信号ＣＫの立ち上がりと立ち下りに同期して）、出力される。図４に示す例では、ＭＲＳコマンドのクロック信号ＣＬＫの立ち上がりエッジによる取り込みの次のクロック信号ＣＫの立ち上がりエッジで、ＳＳＲ搭載デバイスであることを示すフラグ（ＳＳＲＯＵＴ）が出力されているが、本発明において、レイテンシーは３に制限されるものでないことは勿論である。
【００７６】
図５は、本発明の別の実施例の動作を説明するためのタイミング図であり、ＳＳＲモードエグジット処理中のフラグ出力の動作の一例を示す図である。図５に示すように、本実施例は、ＳＳＲモードのエグジット処理実行中（デコード処理中）であること、外部のシステムに、ＮＣピンから通知する構成とされる。ＳＳＲエントリにより、ＳＳＲ状態信号であるＳＳＲＦがオンにセットされ、クロックイネーブル信号ＣＫＥがロウレベルからハイレベルに設定されてクロック信号ＣＬＫが有効とされ、ＳＳＲエグジットコマンドの入力により（ＣＬＫの立ち上がりエッジ）、エグジット処理中を示すフラグがＮＣピンより出力される。
【００７７】
なお、ＳＳＲフラグ信号（ＳＳＲモードでハイレベル、アイドル状態でロウレベル）は、クロックイネーブル信号ＣＫＥと、ＳＳＲ状態フラグＳＳＲＦとのＡＮＤ（論理積）をとることで、フラグ出力される。すなわち、クロックイネーブル信号ＣＫＥがハイレベルのとき、ＳＳＲ状態フラグがＮＣピン（後述するＳＳＲＯＵＴ）から出力される。なお、ＳＳＲ状態フラグＳＳＲＦは、コマンドデコード回路にＳＳＲモードエントリコマンドが入力され、コマンドデコード回路でデコードした結果ＳＳＲＦはオンとされ、ＳＳＲモードエグジットコマンドにより、リセットされる。そして、クロックイネーブル信号ＣＫＥは、ＳＳＲモードからのエグジット命令であるため、ＳＳＲモードのいずれの状態からも、エグジット処理中は、ＳＳＲフラグ出力を行うことができる。ＳＳＲモードにエントリし、ＥＣＣ回路によるパリティ生成、内部電源オフ（ＰＯＦＦ）、バーストリフレッシュ（Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ）、内部電源オン（ＰＯＮ）が繰り返される。そして、ＳＳＲエグジットコマンドが入力されると、エグジット処理に移行し、ＥＣＣ−ＣＯＤＥＣ７（図１参照）によるデコード処理が行われる。クロックイネーブル信号ＣＫＥがハイレベルでＳＳＲＦ（ＳＳＲ状態信号）がハイレベルであるため、フラグ情報がＮＣピンから出力される。この例では、フラグ出力期間（ｔＦＨ２）は、２００μ秒〜１５０ｍ秒とされるが、これはエラー訂正対象のセル数（リフレッシュ不良のセル数）に依存する。
【００７８】
図６は、本発明のさらに別の実施例の動作を説明するためのタイミングであり、ＳＳＲエグジット処理中に、ＳＳＲモードに再エントリした場合の動作を示す図である。図６に示すように、ＳＳＲエントリにより、ＳＳＲ状態信号であるＳＳＲＦがオンにセットされる。クロックイネーブル信号ＣＫＥがロウレベルからハイレベルに設定され、ＳＳＲエグジットコマンドの入力により、エグジット処理中を示すフラグが出力される。ＳＳＲモードのエグジット処理（ＥＣＣ−ＣＯＤＥＣによるデコード処理等）が進行中、クロックイネーブル信号ＣＫＥはハイレベルに設定されており、ＳＳＲフラグ情報がＮＣピンから出力される。
【００７９】
本実施例では、ＳＳＲモードのエグジット処理で、クロックイネーブル信号ＣＫＥがロウレベルに設定されると、ＳＳＲモードに再エントリする構成とされる。例えば、ＥＣＣ−ＣＯＤＥＣによるデコード処理中に、再エントリすると、バーストリフレッシュ状態に遷移する構成とされる。ＳＳＲモードに再エントリすると、ＮＣピンは、ハイインピーダンス状態とされ、フラグ情報は出力されない。
【００８０】
図７は、本発明のさらに別の実施例の動作を説明するタイミング図であり、エラー訂正不可のときのタイミング動作を示す図である。図７に示すように、本実施例では、ＳＳＲモードのエグジット処理の復号動作において、ＥＣＣ−ＣＯＤＥＣによるエラー訂正の結果、エラー訂正不可能が確定した場合、アイドル状態復帰後も、ＮＣピンからのフラグ情報の出力を継続する。
【００８１】
本実施例において、ＥＣＣ−ＣＯＤＥＣ（図１の７）で復号動作中、エラーが消えたかを検知し、その結果出力を、ＥＣＣコントローラ（図１の６）から、後述するＳＳＲフラグコントロール回路（図９参照）へ送る。システムは予め定められたエグジット時間（〜１００ｍｓ）経過後、フラグ信号を検知することで、訂正不可能のエラーの有無を検知する。
【００８２】
フラグ情報の出力の継続は、ＭＲＳコマンドの投入によりリセットされ、ＮＣピンはハイインピーダンス状態（Ｈｉ−Ｚ）に戻る。あるいは、ＭＲＳコマンド投入により、所定時間、フラグ情報の出力を実行し、ハイインピーダンス状態（Ｈｉ−Ｚ）に戻る。
【００８３】
なお、本実施例では、ハイインピーダンス状態（電源投入時、スターアップ時にＨｉ−Ｚ）、また、フラグピン未使用のシステムにおいて、完全なフローティング状態になることを避けるため、ＮＣピンからのフラグ信号がハイレベルの場合、デバイス内部で低位側電源電位ＶＳＳへの高抵抗のショートパスを設けられる（後に参照される図１１の抵抗Ｒ参照）。ＮＣピンからのフラグ信号がロウレベル出力の場合、高位側電源電位ＶＤＤへの高抵抗のショートパスを設ける。
【００８４】
図８は、本発明のさらに別の実施例の動作を説明するためのタイミング図である。以下、強制リセット機能を備えたＤＲＡＭデバイスについて説明する。よく知られているように、ＤＲＡＭピンにはリセット端子がない。このため、電源投入後、１００％正常にスタートする保証はない。例えば何等かの原因で、システム再起動電源投入が行われると、実効的に、オフバンプ状態になり（図８のＶＤＤの「Ｏｆｆ−Ｂｕｍｐ」参照）、デバイス内部のリセット信号が発行されない場合がある。このとき、ＤＱ端子の出力を行うテストモードの誤エントリが起きると、いきなりシステムのＩ／Ｏバスが駆動されることになり、システムがこれを検知して永久に再起動できない状態に陥ることがある。このような問題を根本的に解決するため、本実施例では、ＳＳＲフラグピン（フラグ情報を出力するＮＣピン）を、リセットピンとして利用可能としている。
【００８５】
図８に示すように、ＮＣピンからのフラグ信号がハイレベル期間において、クロックイネーブル信号ＣＫＥがロウレベルのもと、ＮＣピンに、ハイレベルを所定時間（１００μ秒）以上継続して印加した場合、内部リセット信号ＲＳＴを発行する構成とされている。ＮＣピンからのフラグ情報の出力は、クロックイネーブル信号ＣＫＥがハイレベルのとき動作するため、フラグ情報の出力とリセット入力とがぶつかることはない。
【００８６】
図９は、本実施例のＳＳＲフラグ制御回路の構成を示す図である。ＳＳＲフラグ制御回路１０４は、コマンドデコード回路２０１からの信号ＭＤＲＳＤＢ、ＳＳＲステートマシン１０２からの信号ＳＳＳＦ、ＥＣＣコントローラ１０３からのＵＮＣＥＥＲＲ（誤り訂正不可能エラー）、ＣＫＥ入力バッファ１０５からの内部クロックイネーブル信号ＩＣＫＥを入力して信号ＳＳＲＯＵＴを出力する。コマンドデコード回路１０１からの信号ＭＤＲＳＤＢは、ＳＳＲモード搭載デバイスであるか否かを通知する。ＳＳＲステートマシン１０２は、ＳＳＲモードのエントリのエンコード処理状態、スーパーセルフリフレッシュ（バーストセルフリフレッシュ状態、電源オフ状態、電源オン状態）、ＳＳＲモードエグジット時のデコード状態、エグジット処理からの再エントリの状態遷移を制御する。フラグコントロール回路１０４はＳＳＲＯＵＴとして、図３乃至図８を参照して説明したタイミングでＳＳＲフラグを出力する。
【００８７】
図１０は、図９に示した本実施例の動作を示す図である。図１０（Ａ）は、ＭＲＳコマンド入力後にフラグを出力する場合のタイミング図であり、ＭＤＲＳＤＢがロウレベルとなると、ＳＳＲＯＵＴを所定時間ハイレベルとする。
【００８８】
図１０（Ｂ）は、ＳＳＲエグジット処理中のフラグを出力する場合のタイミング図であり、内部クロックイネーブル信号ＩＣＫＥがロウレベルからハイレベルに遷移し、ＳＳＲＯＵＴがハイレベルとなり、ＳＳＲＦがリセットされると、ＳＳＲＯＵＴはロウレベルとされる。
【００８９】
図１０（Ｃ）は、ＥＣＣ−ＣＯＤＥＣ７でエラー訂正不可の場合であり、ＥＣＣコントローラ６から、ＳＳＲコントロール回路１０４にＵＮＣＥＲＲが出力されると、フラグ出力を継続する。
【００９０】
図１１は、本実施例におけるＳＳＲフラグ出力回路の構成の一例を示す図である。図１１には、フラグ情報を出力するＮＣピンの入出力回路の構成が示されている。図１１を参照すると、この入出力回路は、ＳＳＲＯＵＴに供給されるＳＳＲモード搭載デバイス（ＭＲＳコマンド入力後のフラグ出力）、ＳＳＲエグジット処理中のフラグ出力、エラー訂正不可能であることを示すフラグ情報を、ＮＣピン（ＳＳＲＦＬＧ）から出力する。
【００９１】
ＳＳＲ出力信号ＳＳＲＯＵＴは、インバータＩＮＶ１、ＩＮＶ２を介して否定論理積回路ＮＡＮＤ１に入力され、ＳＳＲＯＵＴがハイレベル、ＤＴがハイレベルのとき、ＮＡＮＤ１の出力はロウレベルとされ、インバータＩＮＶ３、ＩＮＶ４を介してＰチャネルＭＯＳトランジスタＰＭ１のゲートに入力され、ＰチャネルＭＯＳトランジスタＰＭ１はオンし、フラグピンＳＳＲＦＬＧをハイレベルとする。ＮＡＮＤ１に並列に配置され、ＤＴを入力とするＮＡＮＤ２の出力はオープンとされる。
【００９２】
ＳＳＲＯＵＴがロウレベルのとき、インバータＩＮＶ１の出力信号ＥＮＢ（イネーブル信号）がハイレベルとなり、ＮＡＮＤ３を介して、フラグピンＳＳＲＦＬＧの値の反転信号がインバータＩＮＶ７に入力され、インバータＩＮＶ７の出力からハイレベルのＳＳＲＩＮが、内部回路に供給され、内部リセット信号が生成される。ＳＳＲＯＵＴがハイレベルのとき、信号ＥＮＢはロウレベルとされ、ＮＡＮＤ３の出力はハイレベルとされ、ＳＳＴＦＬＧの値はマスクされ、ＳＳＲＩＮには伝達されない。
【００９３】
図１２は、図１１に示した回路におけるＳＳＲＯＵＴと、ＳＳＲＦＬＧの信号波形を示す図である。図１２に示すように、ＳＳＲＯＵＴがロウレベルからハイレベルに立ち上がると、ＳＳＲＦＬＧ（ＮＣピン）は、ハイインピーダンス状態（Ｈｉ−Ｚ）から、ハイレベルとなり、ＳＳＲＯＵＴがハイレベルからロウレベルに立ち下がると、ＳＳＲＦＬＧ（ＮＣピン）はハイインピーダンス状態（Ｈｉ−Ｚ）に戻る。ハイインピーダンス状態（Ｈｉ−Ｚ）のとき、フラグピン（ＳＳＲＦＬＧ）は、抵抗Ｒを介して、ロウレベルとされる。
【００９４】
このように、本実施例によれば、ＳＳＲフラグを備え、ＳＳＲモード搭載デバイスか、非搭載デバイスか、システム側で判別でき、ＳＳＲモードのエグジット終了をシステム側で検知することができる。
【００９５】
また、ＳＳＲフラグピン機能により、ＳＳＲ機能搭載デバイスを汎用ボード等のシステムに搭載することができ、ＳＳＲエグジット時間を、メモリセルのリフレッシュ特性の実力に応じて短縮することができる。
【００９６】
また、本実施例によれば、ＳＳＲモードからアイドル状態へ復帰した後のメモリチェック動作も不要とされ、実効的なエグジット時間の短縮、システム向上に貢献する。すなわち、ＳＳＲモードエグジット時のデコード処理に時間を要しても、ＳＳＲモードエグジット後のメモリチェック動作（例えば通常のセルフリフレッシュ動作のエグジット処理で行われる）が不要とされるため、トータルでのエグジット時間は短縮される。
【００９７】
図１３は、本発明を適用した、ＳＳＲ機能搭載半導体記憶装置と、ＣＰＵとの接続形態を示す図である。図１４は、ＳＳＲ機能非搭載の半導体記憶装置を同一のＣＰＵに接続した例を示す図である。図１４に示す例では、ＳＤＲＡＭ（Synchronous  DRAM）のＮＣピンは接地されている（グランド電位）。一方、図１３に示すように、本発明を適用したＳＤＲＡＭにおいて、ＮＣピンは、前述したように、フラグ情報出力ピンとして用いられている。すなわち、図１３に示すように、フラグ情報出力ピンは、ＣＰＵのＧＰ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ）−Ｉ／Ｏに接続されており、ＣＰＵは、フラグ情報から、ＤＲＡＭが、ＳＳＲモード搭載デバイスであること、ＳＳＲモードエグジット処理中であること（完了したこと）、ＳＳＲモードからエグジット後、エラー訂正不可能状態であること等を判別することができる。また、図１３に示すように、従来のＳＤＲＡＭ（図１４参照）とインタフェースを共通とし、同一基板上、モジュール等に搭載することもできる。メモリコントローラのダイナミックメモリコントロール部が、ＳＤＲＡＭとの間で、アドレス、データ、コマンドの受け渡しを制御する。なお、図１３、図１４において、ＣＰＵは、可変レイテンシーＩ／Ｏコントロール部、ＰＣＭＣＩＡ＆ＣＦコントロール部、ダイナミックメモリコントロール部、スタティックメモリコントロール部を備えたメモリコントローラ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ）、カラー又はグレースケールＬＣＤコントローラ、メガセルコア（ＭｅｇａＣｅｌｌ  Ｃｏｒｅ）、汎用Ｉ／Ｏ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｓｅ−Ｉ／Ｏ）、周辺バス（Ｐｅｒｉｈｅｒａｌ  Ｂｕｓ）、ＤＭＡコントローラ＆ブリッジ（ＤＭＡ  Ｃｏｎｔｒｏｌｌｅｒ＆Ｂｒｉｄｇｅ）、システムバス（Ｓｙｓｔｅｍ  Ｂｕｓ）、リアルタイムクロック（ＲＴＣ）、タイマ、ＰＷＭ、ＵＡＲＴ、Ｉ２Ｃ、Ｉ２Ｓ、ＡｕｄｉｏＣｏｄｅｃ９７、ＩｒＤＡ、ＵＳＢクライアント、ＭＭＣ、その他をオンチップで備えているが、その詳細は本発明に、直接関係しないため、説明は省略する。
【００９８】
なお、上記した実施例の変形例として、コマンド入力により、ＮＣピンからのフラグ情報をイネーブル、ディスエーブルに設定するようにしてもよい。フラグ情報の出力がイネーブル状態のとき、予め定められたＮＣピンから上記したフラグ情報が出力され、フラグ情報の出力がディスエーブル状態のときには、ＮＣピンからのフラグ情報は出力されない。この場合、アドレス信号の所定のビットを、コマンド入力時におけるフラグ情報出力のイネーブル、ディスエーブルに割り付けておく構成とし、例えばモードレジスタ設定コマンドでモードレジスタに設定するようにしてもよい。
【００９９】
また、上記した実施例の変形例として、ＳＳＲモードの内部状態（エントリ時のエンコード処理、スーパセルフリフレッシュ、エグジット時のデコード処理）を出力するようにしてもよい。また、ＥＣＣ回路等によるエラー数等の情報を出力するようにしてもよい。さらに、空きピン（ＮＣピン）が複数ある場合、ＳＳＲモード搭載デバイス、ＳＳＲエグジット処理中、エラー訂正不可情報をそれぞれ異なるピンから出力する構成としてもよい。
【０１００】
なお、上記実施例では、ピンカウント増大の抑止に好適であることから、フラグ情報を出力するピンとして、空き状態のＮＣピンを用いたが、本発明はかかる構成にのみ限定されるものでないことは勿論である。例えば図１１のＳＳＲＦＬＧを、ＮＣピンのかわりに、専用のＩ／Ｏピンとしてデバイスに用意する構成としてもよいことは勿論である。
【０１０１】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１０２】
【図１】ＳＳＲモード搭載のＳＤＲＡＭの構成の典型的な構成の一例を説明する図である。
【図２】図１のＳＳＲモード搭載のＳＤＲＡＭの動作の一例を説明するタイミング図である。
【図３】本発明の一実施例の処理動作を示すタイミング図である。
【図４】本発明の別の実施例の処理動作を示すタイミング図である。
【図５】本発明のさらに別の実施例の処理動作を示すタイミング図である。
【図６】本発明のさらに別の実施例の処理動作を示すタイミング図である。
【図７】本発明のさらに別の実施例の処理動作を示すタイミング図である。
【図８】本発明のさらに別の実施例の処理動作を示すタイミング図である。
【図９】本発明の一実施例の構成を示す図である。
【図１０】図７に示した本発明の一実施例の動作を示すタイミング図である。
【図１１】本発明の一実施例の入出力回路の構成を示す図である。
【図１２】本発明の一実施例の入出力回路の信号波形を示す図である。
【図１３】本発明のＳＤＲＡＭの接続形態の一例を説明する図である。
【図１４】従来のＳＤＲＡＭの接続形態の一例を説明する図である。
【符号の説明】
【０１０３】
１  制御信号
２  内部コマンド
３  内部アドレス
４  動作モード制御信号
５  ＲＥＡＤＹ信号
６  ＥＣＣコントローラ
７  ＥＣＣ−ＣＯＤＥＣ（符号化復号回路）
８  コマンドデコード回路
９  セルフリフレッシュ回路
１０  ＳＤＲＡＭ
１０１  コマンドデコード回路
１０２  ＳＳＲステートマシン
１０３  ＥＣＣコントローラ
１０４  ＳＳＲフラグコントロール回路
１０５  ＣＫＥ入力バッファ
２００  メモリアレイ
２０１  ロウデコーダ
２０２  ワードドライバ
２０３  センスアンプ
２０４  Ｉ／Ｏゲーティングライトドライバ
２０５  カラムデコーダ
２０６  ロウデコーダ
２０７  カラムアドレスカウンタ＆ラッチ
２０８  レフレッシュカウンタ
２０９  コントロールロジック
２０９１  コマンドデコード回路
２０９２  セルフリフレッシュコントロール回路
２０９３  モードレジスタ
２１０  データ入力レジスタ
２１１  データ出力レジスタ
２１２  バンクコントロールロジック回路
２１３  アドレスレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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