(57)【要約】【課題】トランジスタのスイッチ動作時に無駄に消費されていた蓄積電荷を有効利用して動作の高速化と低消費電力化を図る。【解決手段】メモリセルMCは、ペアトランジスタを構成するトランスファゲート用のnMOSトランジスタ11a、11bと、nMOSトランジスタ11aに接続されたデータ記憶用の１個のキャパシタ12を含む。メモリセルMC内のnMOSトランジスタ11aのゲート電極はワード線WLに接続され、ドレインはビット線BLに接続されている。nMOSトランジスタ11bのゲート電極はワード線/WLに接続され、ドレイン及びソースはグランドに接続されている。キャパシタ12は、nMOSトランジスタ11aのソースとグランドとの間に接続されている。差動ビット線BL、/BLと差動データ線DL、/DLとの間にはＹ選択回路13が接続されている。Ｙ選択回路13は、それぞれペアトランジスタを構成する２組のnMOSトランジスタ14a、14b及び15a、15bを有する。【選択図】    図１
2006237330.tif 000002
【特許請求の範囲】
【請求項１】
ワード線及びビット線に接続されたメモリセルと、
前記ビット線に接続されたセンスアンプとを具備し、
前記メモリセル及びセンスアンプはそれぞれ、同じウエル領域内に隣り合うように形成され、差動的に動作するペアトランジスタを有することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセル及びセンスアンプの動作を制御する制御回路をさらに具備し、
前記制御回路は、同じウエル領域内に隣り合うように形成され、差動的に動作するペアトランジスタを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線及びビット線がそれぞれ差動信号ペア線路で構成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記差動信号ペア線路の特性インピーダンスが50Ω〜200Ωの範囲の値であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記メモリセルは、トランスファゲート用のペアトランジスタと、このペアトランジスタのいずれか一方に接続されてデータを記憶するキャパシタとを含むことを特徴とする請求項１ないし４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記キャパシタは、前記トランスファゲート用のペアトランジスタのいずれか一方と基準電位の供給ノードとの間に接続されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記キャパシタは、ハイk材料からなる絶縁物を一対の金属電極で挟んだ構造を有することを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
前記メモリセルは、トランスファゲート用の第１のトランジスタと、この第１のトランジスタとペアトランジスタを構成する第２のトランジスタと、上記第１のトランジスタに接続されてデータを記憶するフリップフロップ回路とを含むことを特徴とする請求項１ないし４のいずれか１項記載の半導体記憶装置。
【請求項９】
前記ペアトランジスタは、前記ペアトランジスタに供給される制御信号の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離を隔てて形成されていることを特徴とする請求項１、２、３、４、５、８のいずれか１項記載の半導体記憶装置。
【請求項１０】
前記ウエル領域内における電荷のモビリティをμ（cm2/Sv）、前記ペアトランジスタのチャネル領域間の電界強度をE（V/cm）、前記制御信号の遷移時間をｔr（s）、前記制御信号の周波数をｆ（1/s）としたときに、前記平面距離の最大値ｄmaxが、
ｄmax＝ｔrμE=0.35fμE
で与えられることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記センスアンプ内のトランジスタを含む全てのトランジスタのオン抵抗を並列にしたインピーダンスと等しいか、もしくはそれ以下の特性インピーダンスを持ち、前記センスアンプに高電位側及び低電位側の電源電圧を供給するペア線路をさらに具備したことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などの半導体記憶装置に係り、特に高速動作が実現できる半導体記憶装置に関する。
【背景技術】
【０００２】
DRAMやSRAMなどの半導体記憶装置では、ワード線、ビット線共に、信号がメモリマットの中を比較的長い距離、伝送される。従って、これらワード線、ビット線におけるRC遅延によるタイミングマージンを多く取らなければならない。ワード線やビット線などの配線を伝送線路とすれば、RC遅延から開放され、信号遅延は電磁波速度による遅れのみとなり、一般論として従来のマージンの10倍以上のタイミングマージンを確保できる。
【０００３】
しかし、ワード線は多数のトランジスタのゲート電極に、ビット線は多数のトランジスタのソースにそれぞれ接続されており、ワード線及びビット線の信号状態が反転する毎に、トランジスタのゲート容量やソース拡散容量に電荷が引き抜かれる。ワード線及びビット線に流れる信号エネルギー（総電荷量）を損失することは、結果としてRC遅延をまねき、高速動作が阻害される。なお、特許文献１には、トランジスタの状態遷移に必要な電荷を強制的にポンプアップ、ポンプダウンする回路を設けることで、トランジスタの高速スイッチングを実現したものが記載されている。
【特許文献１】特開２００２−１２４６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記のような事情を考慮してなされたものであり、その目的は、高速動作が実現できる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の半導体記憶装置は、ワード線及びビット線に接続されたメモリセルと、前記ビット線に接続されたセンスアンプとを具備し、前記メモリセル及びセンスアンプはそれぞれ、共通のウエル領域内に隣り合うように形成され、差動的に動作するペアトランジスタを有する。
【０００６】
また、本発明の半導体記憶装置は、ワード線及びビット線がそれぞれ差動信号ペア線路で構成されている。
【発明の効果】
【０００７】
本発明の半導体記憶装置によれば、高速動作を実現することができる。
【発明を実施するための最良の形態】
【０００８】
（第１の実施の形態）
図１は、第１の実施の形態に係るDRAMの回路構成を示している。図中、WL、/WLは差動ワード線であり、BL、/BLは差動ビット線である。差動ワード線WL、/WLと差動ビット線BL、/BLの各交点にはメモリセルMCがそれぞれ配置されている。各メモリセルMCは対応する差動ワード線WL，/WL及び差動ビット線BL，/BLに接続されている。
【０００９】
本例では、各メモリセルMCは、ペアトランジスタを構成するトランスファゲート用のnMOSトランジスタ11a、11bと、nMOSトランジスタ11a、11bのうち一方のnMOSトランジスタ11aに接続されたデータ記憶用の１個のキャパシタ12を含む。
【００１０】
メモリセルMC内の一方のnMOSトランジスタ11aのゲート電極は各差動ワード線の一方のワード線WLに接続され、ドレインは差動ビット線の一方のビット線/BLに接続されている。キャパシタ12は、上記nMOSトランジスタ11aのソースとグランドとの間に接続されている。他方のnMOSトランジスタ11bのゲート電極は各差動ワード線の他方のワード線/WLに接続され、ドレイン及びソースは共にグランドに接続されている。
【００１１】
差動ビット線BL、/BLと差動データ線DL、/DLとの間にはＹ選択回路（カラム選択回路）13が接続されている。Ｙ選択回路13は、それぞれペアトランジスタを構成する２組のnMOSトランジスタ14a、14b及び15a、15bを有する。
【００１２】
Ｙ選択回路13内のＹ選択用のnMOSトランジスタ14aのソース、ドレイン間は一方のビット線BLと一方のデータ線DLとの間に接続されており、ゲート電極には差動Ｙアドレス信号の一方のＹアドレス信号が供給される。上記nMOSトランジスタ14aとペアを組むダミーのnMOSトランジスタ14bは、ソース、ドレインが共にグランドに接続されており、ゲート電極には差動Ｙアドレス信号の他方のＹアドレス信号が供給される。
【００１３】
Ｙ選択回路13内のＹ選択用のnMOSトランジスタ15aのソース、ドレイン間は他方のビット線/BLと他方のデータ線/DLとの間に接続されており、ゲート電極には差動Ｙアドレス信号の一方のＹアドレス信号が供給される。上記nMOSトランジスタ15aとペアを組むダミーのnMOSトランジスタ15bは、ソース、ドレインが共にグランドに接続されており、ゲート電極には差動Ｙアドレス信号の他方のＹアドレス信号が供給される。
【００１４】
差動ビット線BL、/BLにはセンスアンプ16が接続されている。センスアンプ16は、それぞれnMOSトランジスタ及びpMOSトランジスタからなり、互いの入出力ノードが交差接続されてフリップフロップ回路を構成する２個のCMOSインバータ回路17a、17bを含む。
【００１５】
一方のCMOSインバータ回路17aは、高電位側の電源電圧が伝送される電源線SNLにソースが接続されたpMOSトランジスタ18aと、ドレインが上記pMOSトランジスタ18aのドレインに接続され、低電位側の電圧が伝送される電源線SPLにソースが接続されたnMOSトランジスタ19aとからなる。上記両トランジスタ18a、19aのゲート電極は共通に接続されており、このゲート共通接続ノードはビット線/BLに接続されている。
【００１６】
他方のCMOSインバータ回路17bは、一方のCMOSインバータ回路17a内のpMOSトランジスタ18a及びnMOSトランジスタ19aそれぞれとペアを組むpMOSトランジスタ18b及びnMOSトランジスタ19bを有する。pMOSトランジスタ18bのソースは電源線SNLに接続されている。nMOSトランジスタ19bのドレインはpMOSトランジスタ18bのドレインに接続され、ソースは電源線SPLに接続されている。上記両トランジスタ18b、19bのゲート電極は共通に接続されており、このゲート共通接続ノードはビット線BLに接続されている。
【００１７】
また、図１中、破線で囲んだそれぞれ互いにペアを組む各２個のペアトランジスタは、同じウエル領域内に隣り合うように形成されている。すなわち、各メモリセルMC内のnMOSトランジスタ11a、11bは同じｐウエル領域内に隣り合うように形成されている。Ｙ選択回路13内のnMOSトランジスタ14a、14bは同じｐウエル領域内に隣り合うように形成されている。Ｙ選択回路13内のnMOSトランジスタ15a、15bは同じｐウエル領域内に隣り合うように形成されている。センスアンプ16内のpMOSトランジスタ18a、18bは同じｎウエル領域内に隣り合うように形成されている。同様に、センスアンプ16内のnMOSトランジスタ19a、19bは同じｐウエル領域内に隣り合うように形成されている。上記各ｐウエル領域にはグランド電圧がそれぞれ供給され、ｎウエル領域には正極性の電源電圧がそれぞれ供給される。
【００１８】
上記差動ワード線WL、/WL、差動ビット線BL、/BL、及び差動データ線DL、/DLはそれぞれ差動信号ペア線路を構成しており、上記電源線SNL及び電源線SPLは電源グランドペア線路を構成している。なお、電源線SPLに伝送される低電位側の電圧は、グランド電圧と等しい電圧でもよい。
【００１９】
なお、図１はDRAMの一部の構成のみを示している。しかし、これはあくまでも一例であり、DRAM内の全ての回路において共通なことは、差動的に動作するペアトランジスタが同じウエル領域内に形成されている点、信号配線がすべて差動信号ペア線路である点、及び電源配線が電源グランドペア線路で構成されている点である。
【００２０】
前述したように、ワード線及びビット線に流れる信号エネルギー（総電荷量）がメモリセル内で損失されることで、RC遅延が生じ、高速動作が阻害される。これを防止するには、メモリセル内のトランジスタの前の状態のチャージ電荷を再利用できればよい。同じウエル領域内に、差動的にスイッチ動作するペアトランジスタを近接配置して形成すると、ウエル領域内のペアトランジスタ相互で電荷交換をすることができる。以下、これを電荷交換効果と称する。この場合、ワード線、ビット線から見て、ペアトランジスタは動作、不動作にかかわらず容量が最悪でも1/2になり、最適構造では０、すなわち無負荷のような状態となる。
【００２１】
また、配線を伝送線路にすれば、伝送線路は光伝送遅延だけで高速信号伝送ができる。しかもエネルギ減衰がないため、メモリセル内に設けられるデータ記憶用のキャパシタの蓄積電荷量を従来の数分の一にしても、センスアンプで十分感知できる。センスアンプも遷移時の容量が見えないことから、高感度で高速なセンスアンプとなる。
【００２２】
上記の電荷交換効果を得るためにウエル領域を共通にしたペアトランジスタの一例を単純なインバータ回路で表した例を図２のパターン平面図に示す。図１に示すDRAMにおいて、例外的に、スイッチング動作を行わず、直流的に動作する定電流トランジスタについてはペアトランジスタとしなくてもよい。しかし、Ｙ選択回路13に示すように、データ線とビット線との間に接続されるＹ選択用のトランジスタ14a、15aについては、ソース、ドレインがデータ線やビット線に接続されていないダミーのトランジスタ14b、15bを設けて、差動的に動作するペアトランジスタを構成してもよい。
【００２３】
図２において、ｎウエル領域21内にはpMOSトランジスタのソース、ドレイン領域となるｐ型拡散層22が形成されており、一対のｐ型拡散層22相互間のチャネル領域上にはゲート電極が形成されている。ここで互いにペアトランジスタを構成する一対のpMOSトランジスタ23a、23bは、このペアトランジスタに供給されるゲート制御信号の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。この平面距離ｄの最大値ｄmaxは、ｎウエル領域21内における電荷のモビリティをμ（cm2/Sv）、ペアトランジスタ（pMOSトランジスタ23a、23b）のチャネル領域間の電界強度をE（V/cm）、ゲート制御信号の遷移時間（立ち上がり時間もしくは立下り時間）をｔr（s）、ゲート制御信号の周波数をｆ（1/s）としたときに、ｄmax＝ｔrμE=0.35fμEで与えられる。
【００２４】
ｎウエル領域21内には、上記pMOSトランジスタ23a、23bとは別の、互いにペアトランジスタを構成する一対のpMOSトランジスタ24a、24bが形成されている。このトランジスタ24a、24bからなるペアトランジスタは、トランジスタ23a、23bからなるペアトランジスタと同様に、このペアトランジスタに供給されるゲート制御信号の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。また、ペアトランジスタ23a、23bと24a、24bとの間の平面距離ｌは、両ペアトランジスタ相互間で電荷の授受が実質的に行われないような距離、例えば5d（l＞5d）以上に設定される。
【００２５】
ｐウエル領域25内にはnMOSトランジスタのソース、ドレイン領域となるｎ型拡散層26が形成されており、一対のｎ型拡散層26相互間のチャネル領域上にはゲート電極が形成されている。ここで互いにペアトランジスタを構成する一対のnMOSトランジスタ27a、27bは、このペアトランジスタに供給されるゲート制御信号の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。この平面距離ｄの最大値ｄmaxも、ｄmax＝ｔrμE=0.35fμEで与えられる。
【００２６】
ｐウエル領域25内には、上記nMOSトランジスタ27a、27bとは別の、互いにペアトランジスタを構成する一対のnMOSトランジスタ28a、28bが形成されている。このトランジスタ28a、28bからなるペアトランジスタは、トランジスタ27a、27bからなるペアトランジスタと同様に、このペアトランジスタに供給されるゲート制御信号の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。また、ペアトランジスタ27a、27bと28a、28bとの間の平面距離ｌは、両ペアトランジスタ相互間で電荷の授受が実質的に行われないような距離、例えば5d（l＞5d）以上に設定されている。
【００２７】
上記pMOSトランジスタ23aとnMOSトランジスタ27aのゲート電極は配線29aにより接続され、また、各ドレイン領域となるｐ型拡散層22及びｎ型拡散層26は出力用の配線30aにより接続されている。両トランジスタ23a、27aはCMOSインバータ回路を構成している。pMOSトランジスタ23a及びnMOSトランジスタ27aそれぞれとペアトランジスタを構成するpMOSトランジスタ23b及びnMOSトランジスタ27bのゲート電極は配線29bにより接続され、また、各ドレイン領域となるｐ型拡散層22及びｎ型拡散層26は出力用の配線30bより接続されている。両トランジスタ23b、27bはCMOSインバータ回路を構成している。
【００２８】
ゲート用の配線29a、29bは差動信号ペア線路を構成しており、この差動信号ペア線路には、トランジスタ23a及び27aを差動的に動作させるための入力信号Vin、/Vinが伝送される。同様に、出力用の配線30a、30bは差動信号ペア線路を構成しており、この差動信号ペア線路には、上記両インバータ回路から出力される差動信号Vout、/Voutが伝送される。
【００２９】
上記両CMOSインバータ回路に対して電源電圧及び接地電圧（グランド電圧）を供給するために、上記ｎウエル領域21及びｐウエル領域25上に跨って、電源配線31及びグランド配線32からなる電源グランドペア線路が形成されている。そして、pMOSトランジスタ23a、23bのソース領域となる各ｐ型拡散層22は、各電源コンタクト33を介して電源配線31に接続され、nMOSトランジスタ27a、27bのソース領域となる各ｎ型拡散層26は、各グランドコンタクト34を介してグランド配線32に接続されている。
【００３０】
上記したように電源グランド配線はペア線路を構成しており、その特性インピーダンスは、並列にぶら下がるトランジスタの負荷インピーダンスの並列合計値と同等かそれ以下に設定されている。具体的には、電源グランドペア線路の特性インピーダンスＺは例えば５Ωに設定されている。
【００３１】
また、図示しないが、各メモリセルMC、センスアンプ16の動作を制御する制御回路についても、トランジスタは、同じウエル領域内に隣り合うように形成され、差動的に動作するペアトランジスタとして形成されている。
【００３２】
図３及び図４は、図１中の差動ワード線WL、/WL、差動ビット線BL、/BL、及び差動データ線DL、/DLからなる差動信号ペア線路の断面構造の一例を示している。図３に示す差動信号ペア線路は、スタックトペア線路と称され、均質な絶縁層40内で垂直方向に重なり、かつ互いに並行するように延長された一対の配線41によって構成されている。
【００３３】
図４に示す差動信号ペア線路は、ペアコプレーナ線路と称され、均質な絶縁層40内で水平方向に重なり、かつ互いに並行するように延長された一対の配線41によって構成されている。
【００３４】
図３及び図４において、一対の各配線41相互のスペースをｓ1、隣接ペア線路相互のスペースをｓ2とすると、2ｓ1≦ｓ2となるように複数の差動信号ペア線路が配置される。
【００３５】
ここで、差動ワード線WL、/WL、差動ビット線BL、/BL、及び差動データ線DL、/DLからなる差動信号ペア線路は、それぞれ特性インピーダンスＺが50Ω〜200Ωの範囲の値、好ましくは100Ωを維持するように各配線の寸法が設定されている。
【００３６】
ところで、トランジスタが高速に動作しない最も大きな理由は、状態が遷移する直前に存在していた蓄積電荷をトランジスタが放出し、新たな状態に従った蓄積電荷分布に納めるための電荷供給をするのに時間が掛かるということにある。電源グランドについては、チップ内にバイパスコンデンサがサポートされていても、バイパスコンデンサは本質的に受動的なものであり、能動的な変化をするトランジスタの電荷供給、放出を積極的に助けるものではない。瞬時電流が増大することで、電源電圧の低下、グランドレベルの上昇が起こり、瞬時電流が制限される。この問題を図５に示すnMOSトランジスタのモデルを用いて説明する。
【００３７】
図５は、nMOSトランジスタの素子構造とそのシンボルを示している。nMOSトランジスタは、基板にソースＳ及びドレインＤが形成され、ソース、ドレイン間の基板上にゲート絶縁膜を介してゲートＧが形成されている。
【００３８】
いま、ゲート、ソース及びドレインの電圧が全て等しいときを基準とし、ゲートにプラス電位がかかると、ゲート絶縁膜直下のチャネルが反転して反転層が形成される。ゲート電位と反転層電位の間に電荷が対峙して、ゲートと反転層との間に寄生容量Coxが生成される。なお、この場合の反転層の電荷は電子である。反転層の下部には空乏層が発生しており、この空乏層でも電荷が対峙している。このため、反転層と空乏層との間には寄生容量CGsub’が生成される。ゲートと基板との間には、元々、寄生容量CGsubが存在している。
【００３９】
また、ゲートとソースとの間には寄生容量CGSが、ゲートとドレインとの間には寄生容量CGDがそれぞれ存在し、ソースと基板との間には寄生容量（ソース空乏層容量）CJSが、ドレインと基板との間には寄生容量（ドレイン空乏層容量）CJDがそれぞれ存在している。また、CDはドレインとグランドとの間の寄生容量であり、CGはゲートとグランドとの間の寄生容量である。
【００４０】
特に注目すべきは、ゲート電極にパルス状の電圧VGが加えられ、その後、ピンチオフが発生したとき、つまりドレイン電流が定常状態に達したとき、ドレイン電圧VDが低下して基板電位に近くなり、ドレイン空乏層が狭まって寄生容量CJDの値が増大する。上記寄生容量CD及びCGは、図６に示すようにゲート電圧VGの値の範囲に応じて種々の値を取り得る。
【００４１】
ゲート電圧VGがnMOSトランジスタの閾値電圧VTHよりも低いときを空乏層状態と呼ぶ。この空乏層状態のときは、CG=CGS+CGsub+CGD、CD=CDsub+CJDとなり、VGの上昇に伴ってCGsubの値が減少する。また、バイアスが大きく、空乏層の厚みが厚いため、CDの値は小さい。
【００４２】
ゲート電圧VGがVTHを超えかつVDsatよりも低いときを飽和状態と呼ぶ。なお、VDsatは飽和電流が流れるときのVDの値である。この飽和状態のときは、CG=CGS+CGsub+CGS’+CGD、CD=CDsub+CJDとなり、VGの上昇に伴ってCGsubの値が減少し、他方、CGS’の値は増加する。
【００４３】
ゲート電圧VGがVDsatを超えた状態を非飽和状態と呼ぶ。この非飽和状態のときは、CG=CGS+CGS’+CGD=COX、CD=CJDとなり、VGの上昇に伴ってCJDの値が減少する。このように、MOSトランジスタの実効容量の値は、ゲート電圧VGの変化に伴って変化する。そして、全ての実効容量をCmosと呼ぶことにする。
【００４４】
図７は、MOSトランジスタの実効容量Cmosの電圧特性を示している。図中、縦軸は実効容量Cmosの相対値（相対容量）を示し、横軸はゲート、ソース間電圧VGSを示している。MOSトランジスタの実効容量Cmosの変化は、強反転層範囲、中間反転層範囲、弱反転層範囲、空乏層範囲、及び蓄積層範囲に分けて考えることができる。図７に示すように、実効容量Cmosの値は最小点を有し、この最小点は、ゲート容量CGがドレイン容量CDより支配的なときは、反転層が消失して空乏層のみとなったときである。しかし、ドレイン容量CDが支配的なときは、図７中の太い実線で示すように変化する場合もある。
【００４５】
このように、MOSトランジスタは電圧に依存する可変容量素子とみなせる。その中で主要な容量Coxの値はCox=εoxS/toxで与えられる。ここで、εoxはゲート絶縁膜の誘電率、Sはチャネル面積、toxはゲート絶縁膜の膜厚である。また、ドレイン空乏層容量CJDは以下の式で与えられる。
【数１】
2006237330.tif 000003
【００４６】
ここで、κsiはシリコンの比誘電率、NA、NDはアクセプタ及びドナーの濃度、φは拡散電圧である。
【００４７】
図７中のCmosの最低値をCminとすると、ゲート電圧VGの反転(Vswing)で、Qtran=2Vswing（Cmin）の電荷量を電源から注入しなければならない。電荷の反転をさせるため、２倍という係数がついている。これはMOSトランジスタの出力電荷とは関係のない、自身を動作させるためのエネルギといえる。
【００４８】
いま、信号電圧Vswing=1V、Cmin=5fFとすると、Qtran=5fCとなり、ゲートに入力される制御信号の遷移時間（立ち上がりまたは立下り時間）を25psとすると、Itran=0.2mAがトランジスタ駆動のために余分に必要となる。信号遷移のたびにこのエネルギは瞬時に吸収・放出されなければならない。pMOSトランジスタについても同様である。すなわち、多数のMOSトランジスタが集積されている回路では、電源／グランドの状態が少しでも悪ければトランジスタの能力が発揮できないことになる。
【００４９】
電源／グランドの電圧は静的なもので、0.2mAもの電流を瞬時に流すと、その配線に存在している寄生インダクタンスの影響により、電源電圧の降下やグランドレベルの上昇が発生する。仮に、寄生インダクタンスの値を1nHとすると、電圧変動ΔVはΔV=(di/dt)L=(0.2mA/25ps)1nH=8mVとなる。すなわち、同時にスイッチング動作するMOSトランジスタが10個あれば、80mVの電圧変動が電源配線またはグランド配線に生じる。
【００５０】
ところで、図１に示したDRAMにおいて、スイッチ動作するトランジスタは、差動的に動作する別のトランジスタと共にペアトランジスタとして同じウエル領域内に形成されている。同じウエル領域内に形成されているペアトランジスタが差動的に動作すると、ペアトランジスタの一方のトランジスタの実効容量に蓄積されていた電荷が、電源グランド配線に逃げることなく、ペアトランジスタの他方のトランジスタの実効容量に移動し、他方のトランジスタの実効容量を充電することに寄与する。
【００５１】
ここで、上記ペアトランジスタの動作を、図８に示すような回路モデルを用いて説明する。図８（ａ）、（ｂ）、（ｃ）において、ペアトランジスタはスイッチSW1、SW2として表現されており、各トランジスタに存在している前記の実効容量（Cmos）はC1、C2で表現されている。
【００５２】
図８（ａ）はペアトランジスタがスイッチ動作する前の初期状態を示している。この初期状態ではスイッチSW1は閉じており（オン状態）、SW2は開いている（オフ状態）。このとき、実効容量C1には電荷が蓄積されている。
【００５３】
図８（ｂ）はペアトランジスタがスイッチ動作する時の遷移状態を示している。この遷移状態では、図７中の弱反転層範囲と中間反転層範囲との境界に示すように、実効容量C1、C2の値はCmosの最低値Cmin（Cmosのほぼ半分）となる。この実効容量の半減化（1/2化）により、実効容量C1から電荷が強制的に放出される。放出された電荷は他方の実効容量C2に移動し、蓄積される。この場合、他方の実効容量C2に供給される電荷は、図示のように例えば負の電荷（電子）であるとする。先に説明したように、Cmin=2.5fFとすると、2.5fCの電荷量が実効容量C1から強制的に排出される。実効容量C1から排出される負の電荷は、同じ空間、つまり同じウエル領域内に存在する実効容量C2に優先的にもらい受けられる。
【００５４】
図８（ｃ）はペアトランジスタがスイッチ動作した後の反転後の状態を示している。この状態では、スイッチSW1が開き（オフ状態）、SW2が閉じる（オン状態）。このとき、実効容量C1では、電界が解消されて自由になった正の電荷（ホール）も、インダクタンスを介して存在する電源Vdd中にある電荷より優先して実効容量C2に移動できる。正負両電荷の移動に要する時間は、電荷のモビリティを用いて試算すると1ps以下となり、遷移時間内で十分に対応できるものである。
【００５５】
上記1ps以下の時間は次のようにして計算できる。ここでは、電子よりホールの方が遅いためホールで計算する。ホールのモビリィティは4×102（cm2/Vs）である。ただし、温度300k、キャリア濃度1014〜1015（cm-3）とする。いま、Vdd=1.8Vとすると、ドリフト拡散速度D=7.2×102（cm2/s）となる。同じウエル領域内のキャリア移動の最大寸法を10μmとすると、0.001cm=√Dt=√7.2×102・tとなり、t=1.4×10-9（s）=1.4nsが得られる。電子では、この時間は140ps程度となる。電荷の最大移動距離を1μmとすると上記時間は１桁向上し、GHz帯域の時間となる。すなわち、ウエル領域内での電荷の移動距離を小さくすることにより大きな効果が得られる。
【００５６】
ここで、同じウエル領域内に形成されるペアトランジスタは、スイッチング時に上記のような電荷の授受が効率良く行われて、高速状態遷移が促進される平面距離（図２中のｄ）を隔てて形成されている。そして、この平面距離ｄの最大値ｄmaxは、ウエル領域内における電荷のモビリティをμ（cm2/Sv）、ペアトランジスタのチャネル領域間の電界強度をE（V/cm）、トランジスタのゲートに入力される制御信号の遷移時間（立ち上がりもしくは立下り時間）をｔr（s）、この制御信号の周波数をｆ（1/s）としたときに、ｄmax＝ｔrμＥ=0.35fμEで与えられる。
【００５７】
次に、ペアトランジスタにおける上記のような電荷の移動を実際の回路の断面図を用いて説明する。
【００５８】
図９は、ペアトランジスタを用いた回路の一例として、図１中に示すセンスアンプ16の断面構造を示している。ｐ型基板50にはｎウエル領域51及びｐウエル領域52が形成されている。図１中のセンスアンプ16内の２個のpMOSトランジスタ18a、18bはｎウエル領域51に形成され、センスアンプ16内の２個のnMOSトランジスタ19a、19bはｐウエル領域52に形成されている。
【００５９】
上記両pMOSトランジスタ18a、18bのソースには、電源線SNLを伝送される高電位側の電源電圧Vddがそれぞれ供給される。上記両nMOSトランジスタ19a、19bのソースには、電源線SPLを伝送される低電位側の電源電圧、つまりグランド電圧がそれぞれ供給される。pMOSトランジスタ18a及びnMOSトランジスタ19aの各ゲートは一方のビット線/BLに共通に接続されている。このビット線/BLには差動信号の一方の入力信号/Dinが供給される。pMOSトランジスタ18b及びnMOSトランジスタ19bの各ゲートは他方のビット線BLに共通に接続されている。このビット線BLには差動信号の他方の入力信号Dinが供給される。
【００６０】
ここで、同じｎウエル領域51に形成された２つのpMOSトランジスタ18a、18bは、同じ寸法及び構造を持ち、かつ両トランジスタに供給される信号Din、/Dinの遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。同様に、同じｐウエル領域52内に形成された２つのnMOSトランジスタ19a、19bも同じ寸法及び構造を持ち、かつ両トランジスタに供給される差動信号Din、/Dinの遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。
【００６１】
これにより、図９に示すセンスアンプ内の各ペアトランジスタは図８で説明したような動作を行う。つまり、ペアトランジスタを構成する一方のトランジスタの実効容量が半減したことにより、余分となった電荷が強制的なポンプアップ／ポンプダウンで他方のトランジスタの実効容量にチャージされ、残り半分の電荷も電源より近い距離にあるフリーキャリアによって他方のトランジスタの実効容量にチャージされる。すなわち、このセンスアンプは、実質容量が少なく、高速に動作することができる。同様に、ペアトランジスタを有するメモリセルMC内のトランスファゲートも、実質容量が少なくなり、高速に動作する。
【００６２】
なお、図９では、差動信号Din、/Dinのうち一方の信号Dinが低レベル（−）から高レベル（＋）に、他方の信号/Dinが高レベル（＋）から低レベル（−）にそれぞれスイッチ（遷移）する場合の電荷が移動する様子を示している。ｎウエル領域51の２つのpMOSトランジスタに注目すると、一方のpMOSトランジスタ18aではｐ型のドレイン拡散層の周囲の空乏層が縮小し、逆に、他方のpMOSトランジスタ18bではｐ型のドレイン拡散層の周囲の空乏層が拡大し、２つのpMOSトランジスタ18a、18b相互間でキャリアが移動する。ｐウエル領域52内の２つのnMOSトランジスタについても同様である。
【００６３】
ところで、図１のDRAMでは、各メモリセルMCが一対のペアトランジスタであるnMOSトランジスタ11a、11bとデータ記憶用のキャパシタ12で構成される場合を説明した。しかし、これに限定されるものではなく、図１０に示すようにトランスファゲート用の二対のペアトランジスタである４個のnMOSトランジスタ11a、11b、11c、11dとキャパシタ12で構成してもよい。
【００６４】
すなわち、一方のペアトランジスタを構成する２個のnMOSトランジスタ11a、11bのゲート電極は各差動ワード線の一方のワード線WLに共通に接続され、ドレインは各差動ビット線の一方及び他方のビット線BL、/BLに接続され、キャパシタ12は２個のnMOSトランジスタ11a、11bのソース相互間に接続されている。
【００６５】
他方のペアトランジスタを構成する２個のnMOSトランジスタ11c、11dのゲート電極は各差動ワード線の他方のワード線/WLに共通に接続され、ドレイン及びソースは共にグランドに接続されている。
【００６６】
図１１は、図１に示すキャパシタ12をトランスファゲート用のnMOSトランジスタ11a、11bと共に示す平面図であり、図１２は、図１１中のＡ−Ａ線に沿った断面図である。図１２に示すように、キャパシタ12は、High-K（高誘電率）材料、例えばHfO2、Ta2O5、La2O3、Pr2O3、CeO2などからなる絶縁物53を挟んで対向する一対の金属電極54を有する。そして、図１１に示すように、一対の金属電極54とnMOSトランジスタ11a及びグランドとを接続するコンタクト部分は、一対の金属電極54共に同じ辺から引き出されている。すなわち、キャパシタそのものが伝送線路構造を有しており、これによりキャパシタにおける電荷のチャージ、ディスチャージが高速で行われ、メモリセルの動作の高速化を図ることができる。
【００６７】
なお、図１２において、55はnMOSトランジスタのソース、ドレインとなるｐ型拡散層、56はゲート電極、57はビット線、58はキャパシタとドレインとを接続するプラグである。
【００６８】
次に、キャパシタの容量を試算する。キャパシタの面積をS、絶縁物53の誘電率をk、絶縁物53の厚みをtとすると、容量CsはCs=kS/tで与えられる。0.18μmプロセスを用いた場合のキャパシタ面積は約0.2μm2であるので、S=0.18μm2とする。絶縁物53としてt=10nm、k=30のHfO2を用いると、容量Csは以下のようになる。なお、金属電極54はAlを用いた。もちろん電極材料として他の金属を使用してもよい。
【００６９】
Cs=30×8.84×10-12×0.18×10-12/10×10-9（F）≒5（fF）
ここで、センスアンプ16の動作開始電圧をΔV、各ビット線の容量をCb=150fF、電源電圧Vdd=2.5Vとすると、ΔV=(Vdd/2)(Cs/Cs+Cb)=41mVとなる。
【００７０】
センスアンプのセンス能力は通常、0.18μmプロセスでは200mV程度であり、上記のような動作開始電圧ΔV（41mV）はセンス能力以下となり、動作可能なセンスアンプを設計することができない。しかし、ビット線が伝送線路型の差動ビット線として構成されており、線路容量が実質的に見えないで特性インピーダンスとなり、他の多くのトランスファゲートにつながるドレイン容量も電荷交換効果で実質1/2になることから、Cbは30fF程度となり、ΔVとして150mVが確保できる。しかも、センスアンプ16自体もペアトランジスタを用いた電荷交換回路となっており、感度がよくなるため、ΔVが150mVでも十分なセンス動作が可能となる。
【００７１】
もちろん、更なる微細化によりセル面積が小さくなったときは、キャパシタの厚み方向に積層を考えればよく、構造的自由度を保持できる。
【００７２】
上述したDRAMの特徴を要約すれば次の５つとなる。
【００７３】
（１）スイッチ動作するトランジスタは差動的に動作するペアトランジスタを構成していること。
【００７４】
（２）（１）のペアトランジスタは同じウエル領域内に隣り合うように形成され、動作によって蓄えられた電荷が相互に交換されること。
【００７５】
（３）差動信号を伝送する配線（ワード線、ビット線、データ線等）は特定の特定インピーダンス（ｚ＝100Ω）を持つペア線路として形成されていること。
【００７６】
（４）電源グランド配線はペア線路であり、その特性インピーダンスが、並列にぶら下がるトランジスタ負荷インピーダンスの並列合計値と同等かそれ以下に設定されていること。
【００７７】
（５）メモリセル内のキャパシタそのものが伝送線路構造となっていることで、キャパシタにおける電荷のチャージ、ディスチャージが高速で行われること。
【００７８】
図１のDRAMは、上記の５つの特徴を有することで、動作の高速化を図ることができる。図１中の各素子を、通常のMOS回路プロセス、すなわち、素子の最小寸法が0.35μmから0.18μmのプロセスを使用して製造しても、数GHz帯域の周波数でのスイッチング動作が保障できる。このプロセスに相当するアルミニウム配線を用いても、通常に遭遇するRC遅延問題がほとんど回避できる。
【００７９】
なお、トランジスタを差動的なペアトランジスタとすることにより、トランジスタの数が増加し、これに伴ってワード線等の配線の本数も増える。しかし、動作の高速化と低消費電力の利点の方が大きい。さらに付け加えると、従来では特性改善のためにアドオン的に種々の補助回路を付随的に設ける必要がある。しかし、図１のDRAMではこのような補助回路はほとんど不要となり、一般的な教科書に示されている原理回路でDRAMが構成できるので、ペアトランジスタ構成にしたことによるトランジスタ数の増加は、ほとんど相殺できる。
【００８０】
（第２の実施の形態）
次に本発明をSRAMに実施した場合を説明する。
【００８１】
図１３は本実施形態のSRAMの回路構成を示している。図中、WL、/WLは差動ワード線であり、BL、/BLは差動ビット線である。差動ワード線WL、/WLと差動ビット線BL、/BLの交点にはメモリセルMCが配置されている。メモリセルMCは差動ワード線WL，/WL及び差動ビット線BL，/BLに接続されている。
【００８２】
なお、本実施形態のSRAMでは複数の差動ワード線及び複数の差動ビット線が設けられており、これら複数の差動ワード線WL、/WLと複数の差動ビット線BL、/BLの各交点にはそれぞれメモリセルMCが配置されており、図１３はこのうちの１個のメモリセルのみを示している。
【００８３】
本例では、メモリセルMCは、トランスファゲート用のnMOSトランジスタ61a、このnMOSトランジスタ61aとペアトランジスタを構成するダミーのnMOSトランジスタ61b、トランスファゲート用のnMOSトランジスタ62a、このnMOSトランジスタ62aとペアトランジスタを構成するダミーのnMOSトランジスタ62b、及びフリップフロップ回路63を含む。上記フリップフロップ回路63は、トランスファゲート用のnMOSトランジスタ61a及び62aに接続されており、１ビットのデータを記憶する。
【００８４】
トランスファゲート用のnMOSトランジスタ61aのソース、ドレインの一方は差動ビット線BL、/BLの一方のビット線BLに接続され、ソース、ドレインの他方はフリップフロップ回路63に接続され、さらにゲート電極は差動ワード線WL、/WLの一方のワード線WLに接続されている。上記nMOSトランジスタ61aとペアトランジスタを構成するダミー用のnMOSトランジスタ61bのソース、ドレインは共にグランドに接続されており、ゲート電極は差動ワード線WL、/WLの他方のワード線/WLに接続されている。同様に、トランスファゲート用のnMOSトランジスタ62aのソース、ドレインの一方は差動ビット線BL、/BLの他方のビット線/BLに接続され、ソース、ドレインの他方はフリップフロップ回路63に接続され、さらにゲート電極は差動ワード線WL、/WLの一方のワード線WLに接続されている。上記nMOSトランジスタ62aとペアトランジスタを構成するダミー用のnMOSトランジスタ62bのソース、ドレインは共にグランドに接続されており、ゲート電極は差動ワード線WL、/WLの他方のワード線/WLに接続されている。
【００８５】
上記フリップフロップ回路63は、それぞれnMOSトランジスタ及びpMOSトランジスタからなり、互いの入出力ノードが交差接続された２個のCMOSインバータ回路64a、64bを含む。
【００８６】
一方のCMOSインバータ回路64aは、電源電圧Vddが伝送される電源線にソースが接続されたpMOSトランジスタ65aと、ドレインが上記pMOSトランジスタ65aのドレインに接続され、低電位側の電源電圧（グランド電圧GND）が伝送される電源線にソースが接続されたnMOSトランジスタ66aとからなる。上記両トランジスタ65a、66aのゲート電極は共通に接続されており、このゲート共通接続ノードはトランスファゲート用のnMOSトランジスタ62aのソース、ドレインの他方に接続されている。
【００８７】
他方のCMOSインバータ回路64bは、一方のCMOSインバータ回路64a内のpMOSトランジスタ65a及びnMOSトランジスタ66aそれぞれとペアを組むpMOSトランジスタ65b及びnMOSトランジスタ66bを有する。pMOSトランジスタ65bのソースは上記電源線に接続されている。nMOSトランジスタ66bのドレインはpMOSトランジスタ65bのドレインに接続され、ソースはグランド側の電源線に接続されている。上記両トランジスタ65b、66bのゲート電極は共通に接続されており、このゲート共通接続ノードはトランスファゲート用のnMOSトランジスタ61aのソース、ドレインの他方に接続されている。
【００８８】
また、図１３中、破線で囲んだそれぞれ互いにペアを組む各２個のペアトランジスタは、同じウエル領域内に隣り合うように形成されている。すなわち、nMOSトランジスタ61a、61bは同じｐウエル領域内に隣り合うように形成されている。nMOSトランジスタ62a、62bは同じｐウエル領域内に隣り合うように形成されている。pMOSトランジスタ65a、65bは同じｎウエル領域内に隣り合うように形成されている。nMOSトランジスタ66a、66bは同じｐウエル領域内に隣り合うように形成されている。上記各ｐウエル領域にはグランド電圧が供給され、ｎウエル領域には正極性の電源電圧が供給される。
【００８９】
また、第１の実施の形態のDRAMの場合と同様に、差動ワード線WL、/WL、差動ビット線BL、/BL、及び図示しない差動データ線はそれぞれ、図３または図４に示すように差動信号ペア線路を構成しており、それぞれ特性インピーダンスＺが50Ω〜200Ωの範囲の値、好ましくは100Ωを維持するように各配線の寸法が設定されている。上記一対の電源線は電源グランドペア線路を構成している。この電源グランドペア線路の特性インピーダンスは、並列にぶら下がるトランジスタの負荷インピーダンスの並列合計値と同等かそれ以下に設定されている。例えば、電源グランドペア線路の特性インピーダンスＺは５Ωに設定されている。
【００９０】
なお、図１３はSRAMの一部の構成のみを示している。しかし、これはあくまでも一例であり、SRAM内の全ての回路において共通なことは、メモリセル、センスアンプの動作を制御する制御回路を含めて、差動的に動作するペアトランジスタが同じウエル領域内に形成されている点、信号配線がすべて差動信号ペア線路である点、電源配線が電源グランドペア線路で構成されている点である。
【００９１】
本実施形態のSRAMでは、第１の実施の形態のDRAMの場合と同様の理由により、同じウエル領域内のペアトランジスタ相互で電荷交換をすることができ、従来、無駄に消費されていた蓄積電荷の再利用を図ることができて、動作の高速化と低消費電力化を図ることができる。
【００９２】
また、第１の実施の形態のDRAMの場合と同様、配線を伝送線路にすれば、伝送線路は光伝送遅延だけで高速信号伝送ができる。
【００９３】
図１４は、図１３に示すメモリセルのパターン平面図である。なお、図１４において、図１３と対応する個所には同じ符号を付してその説明は省略する。ペアトランジスタを構成するnMOSトランジスタ61a、61bは同じｐウエル領域71内に隣り合うように形成されている。そして、両トランジスタ61a、61bは、このペアトランジスタに供給されるゲート制御信号（差動ワード線WL、/WLの信号）の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。ペアトランジスタを構成するnMOSトランジスタ62a、62bは同じｐウエル領域72内に隣り合うように形成されている。そして、両トランジスタ62a、62bは、このペアトランジスタに供給されるゲート制御信号（差動ワード線WL、/WLの信号）の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。ペアトランジスタを構成するpMOSトランジスタ65a、65bは同じｎウエル領域73内に隣り合うように形成されている。そして、両トランジスタ65a、65bは、このペアトランジスタに供給されるゲート制御信号（nMOSトランジスタ61a、62aの信号）の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。ペアトランジスタを構成するpMOSトランジスタ64a、64bは同じｎウエル領域74内に隣り合うように形成されている。そして、両トランジスタ64a、64bは、このペアトランジスタに供給されるゲート制御信号（nMOSトランジスタ61a、62aの信号）の遷移時に、相互間で電荷の授受が行われて高速状態遷移が促進される平面距離ｄを隔てて形成されている。
【００９４】
上記平面距離ｄの最大値ｄmaxは、ｎウエル領域もしくはｐウエル領域内における電荷のモビリティをμ（cm2/Sv）、ペアトランジスタのチャネル領域間の電界強度をE（V/cm）、ゲート制御信号の遷移時間（立ち上がり時間もしくは立下り時間）をｔr（s）、ゲート制御信号の周波数をｆ（1/s）としたときに、ｄmax＝ｔrμE=0.35fμEで与えられる。
【００９５】
上記両CMOSインバータ回路に対して電源電圧及びグランド電圧を供給するために、電源配線75及びグランド配線76からなる電源グランドペア線路が形成されている。そして、pMOSトランジスタ65a、65bのソース領域となるｐ型拡散層は、電源コンタクトを介して電源配線75に接続され、nMOSトランジスタ64a、64bのソース領域となるｎ型拡散層は、グランドコンタクトを介してグランド配線76に接続されている。
【図面の簡単な説明】
【００９６】
【図１】第１の実施の形態に係るDRAMの回路構成を示す図。
【図２】ペアトランジスタを用いたインバータ回路のパターン平面図。
【図３】図１中の差動信号ペア線路の一例を示す断面図。
【図４】図１中の差動信号ペア線路の他の例を示す断面図。
【図５】nMOSトランジスタの素子構造とそのシンボルを示す図。
【図６】MOSトランジスタの実効容量の電圧特性を説明するための特性図。
【図７】MOSトランジスタの実効容量の電圧特性の一例を示す図。
【図８】ペアトランジスタの動作を説明するために用いる回路モデルを示す図。
【図９】ペアトランジスタを用いた回路の一例であるセンスアンプの断面構造を示す図。
【図１０】第１の実施の形態に係るDRAMのメモリセルの他の構成例を示す回路図。
【図１１】図１中に示すキャパシタをトランスファゲート用のnMOSトランジスタと共に示す平面図。
【図１２】図１１中のＡ−Ａ線に沿った断面図。
【図１３】第２の実施の形態に係るSRAMの回路構成を示す図。
【図１４】図１３に示すメモリセルのパターン平面図。
【符号の説明】
【００９７】
BL、/BL…差動ビット線、WL、/WL…差動ワード線、MC…メモリセル、11a、11b…トランスファゲート用のnMOSトランジスタ、12、12b、12b…データ記憶用のキャパシタ、13…Ｙ選択回路、14a、15a…Ｙ選択用のnMOSトランジスタ、15b、14b…ダミーのnMOSトランジスタ、16…センスアンプ、17a、17b…CMOSインバータ回路、18a、18b…pMOSトランジスタ、19a、19b…nMOSトランジス、21…ｎウエル領域、22…ｐ型拡散層、23a、23b、24a、24b…pMOSトランジスタ、25…ｐウエル領域、26…ｎ型拡散層、27a、27b、28a、28b…nMOSトランジスタ、29a、29b…ゲート用の配線、30a、30b…出力用の配線、31…電源配線、32…グランド配線、33…電源コンタクト、34…グランドコンタクト、61a、62a…トランスファゲート用のnMOSトランジスタ、61b、62b…ダミーのnMOSトランジスタ、63…フリップフロップ回路、64a、64b…CMOSインバータ回路、65a、65b…pMOSトランジスタ、66a、66b…nMOSトランジスタ、71、72、74…ｐウエル領域、73…ｎウエル領域、75…電源配線、76…グランド配線。
【図１】
2006237330.tif 000004
【図２】
2006237330.tif 000005
【図３】
2006237330.tif 000006
【図４】
2006237330.tif 000007
【図５】
2006237330.tif 000008
【図６】
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【図７】
2006237330.tif 000010
【図８】
2006237330.tif 000011
【図９】
2006237330.tif 000012
【図１０】
2006237330.tif 000013
【図１１】
2006237330.tif 000014
【図１２】
2006237330.tif 000015
【図１３】
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【図１４】
2006237330.tif 000017