(57)【要約】      （修正有）【課題】誤放電を防止し、サブフィールドの長さを短縮させてシングルスキャン方式に適合したプラズマディスプレイ装置を提供する。【解決手段】リセット期間ＲＰには、スキャン電極Ｙに第１及び第２ポジティブランプ波形ＰＲＹ１，ＰＲＹ２が連続的に印加され、サステイン電極Ｚとアドレス電極Ｘにはグラウンド電圧ＯＶが印加される。全放電セルでスキャン電極Ｙとサステイン電極Ｚの間と、スキャン電極Ｙとアドレス電極Ｘとの間に暗放電が生じる。その後、まずサステイン電圧Ｖｓまで一時的にダウンされた後、一定の短期間、サステイン電圧を維持してから、ランプ下降なしに基底電圧Ｖｙｂまでダウンされ、直ちにアドレス期間ＡＰに移行する。リセット期間において、従来セットダウン期間に印加されていたネガティブランプ波形がないので、リセット期間が大幅に短縮される。【選択図】図６
2006189864.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と第２電極を含んだ電極対及び前記電極対と交差する第３電極と、
前記各電極に駆動信号を印加する第１電極駆動部と、第２電極駆動部及び第３電極駆動部を含んで構成され、
前記第１電極駆動部はリセット期間間リセット電圧までランプ上昇した後、実質的にランプ下降なしに、基底電圧にダウンされる波形を印加すること、
を特徴とするプラズマディスプレイ装置。
【請求項２】
前記基底電圧はグラウンド電圧またはグラウンド電圧の以下の一定電圧であることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記ランプ上昇波形はサステイン電圧まで第１傾きを有してランプ上昇し、前記サステイン電圧で前記リセット電圧まで第２傾きを有してランプ上昇することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項４】
前記第２傾きは前記第１傾きより緩やかなことを特徴とする請求項３に記載のプラズマディスプレイ装置。
【請求項５】
前記ランプ上昇した後に基底電圧でダウンされる波形はサステイン電圧までダウンされた後、一定時間、前記サステイン電圧維持後、前記基底電圧までダウンされることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項６】
前記第１電極駆動部は前記リセット期間の以前のプリリセット期間間、負極性の電圧を印加し、
前記第２電極駆動部は前記第１電極駆動部が負極性電圧を印加する間、正極性の電圧を印加すること、
を特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項７】
前記第１電極駆動部は前記基底電圧から前記負極性の電圧までランプ下降する波形を印加し、
前記第２電極駆動部は前記正極性の電圧を最高の電位として有するパルス形態の波形を印加すること、
を特徴とする請求項６に記載のプラズマディスプレイ装置。
【請求項８】
前記正極性電圧はサステイン電圧と大きさが同一なことを特徴とする請求項６に記載のプラズマディスプレイ装置。
【請求項９】
前記第２電極駆動部は前記アドレス期間間基準電圧を印加するものの、グラウンド電圧から前記基準電圧まで２段に階段上昇する波形を印加することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項１０】
前記第２電極駆動部は前記アドレス期間間基準電圧を印加するものの、一定時点までグラウンド電圧でランプ上昇後、前記基準電圧まで垂直上昇する波形を印加することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項１１】
前記第１電極駆動部は最初のサステインパルス印加時、前記基底電圧からグラウンド電圧に階段上昇後、サステイン電圧まで上昇する波形を印加することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項１２】
前記サステインパルスは最初のサステインパルスの幅が残りのサステインパルスの幅より広いことを特徴とする請求項１１に記載のプラズマディスプレイ装置。
【請求項１３】
前記第２電極駆動部は最後のサステインパルスの幅が直前に印加されるサステインパルスの幅より広いパルスを印加することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項１４】
複数の第１電極と、
前記第１電極に駆動信号を印加する第１電極駆動部を含んで構成され、
前記第１電極駆動部はリセット期間間リセット電圧までランプ上昇した後、実質的にランプ下降なしに、基底電圧にダウンされる波形を印加し、
アドレス期間間スキャンパルスを印加するものの、前記ランプ上昇波形終了時点から３μｓ〜１０μｓ経過後、最初のスキャンパルスを印加すること、
を特徴とするプラズマディスプレイ装置。
【請求項１５】
前記第１電極駆動部は前記ランプ上昇波形終了時点から約５μｓ経過後、最初のスキャンパルスを印加することを特徴とする請求項１４に記載のプラズマディスプレイ装置。
【請求項１６】
第１電極と第２電極を含んだ面放電電極対と、前記電極対と交差する第３電極及び前記電極の交差部に配置される複数の放電セルを有するプラズマディスプレイ装置の駆動方法であって、
プリリセット期間間、前記第１電極に負極性電圧を印加し、前記第２電極に正極性電圧を印加する第１ステップと、
前記プリリセット期間に繋がるリセット期間間、前記第１電極にグラウンド電圧からリセット電圧までランプ上昇した後、ランプ下降なしに直ちに起電電圧までダウンされる波形を印加する第２ステップと、
を含んでなることを特徴とするプラズマディスプレイ駆動方法。
【請求項１７】
前記第２ステップはサステイン電圧まで第１傾きを有してランプ上昇する第１上昇過程と、
前記サステイン電圧から前記リセット電圧まで第２傾きを有してランプ上昇する第２上昇過程を含んでなることを特徴とする請求項１６に記載のプラズマディスプレイ駆動方法。
【請求項１８】
前記第２ステップは前記リセット電圧から前記サステイン電圧までダウンされる１次下降過程と、
一定時間サステイン電圧維持後、前記基底電圧までダウンされる２次下降過程と、を含んでなることを特徴とする請求項１６に記載のプラズマディスプレイ駆動方法。
【請求項１９】
前記プラズマディスプレイ駆動方法は前記第２ステップにおいて前記ランプ上昇波形終了時点から３μｓ〜１０μｓ経過後に最初のスキャンパルスを印加するスキャンパルス印加過程を更に含んでなることを特徴とする請求項１６に記載のプラズマディスプレイ駆動方法。
【請求項２０】
前記スキャンパルス印加過程は、前記第２ステップにおいて、前記ランプ上昇波形終了時点から約５μｓ経過後に最初のスキャンパルスを印加することを特徴とする請求項１９に記載のプラズマディスプレイ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置に関し、駆動信号の構成を改善してシングルスキャン方式に適合したプラズマディスプレイ装置及びその駆動方法に関する。また、本発明は誤放電及び異常放電を予防し、暗室コントラストを高め、動作マージンを確保するプラズマディスプレイ装置及びその駆動方法に関する。 
【背景技術】
【０００２】
プラズマディスプレイ装置は、Ｈｅ+Ｘｅ、Ｎｅ+Ｘｅ、Ｈｅ+Ｘｅ+Ｎｅなどの不活性混合ガスが放電する時に発生する紫外線を利用して蛍光体を励起発光させることによって画像を表示することになる。このようなプラズマディスプレイ装置は薄膜化と大型化が容易であるだけでなく、最近の技術開発に負って画質が向上している。 
【０００３】
プラズマディスプレイ装置は、画像の階調を具現するために、１フレームを発光回数が異なる多数のサブフィールドに分けて時分割駆動することになる。各サブフィールドは全画面を初期化させるためのリセット期間と、走査ラインを選択し、選択された走査ラインで放電セルを選択するためのアドレス期間と、放電回数によって階調を具現するサステイン期間とに分けられる。例えば、２５６階調に画像を表示しようとする場合、図１のように１／６０秒に該当するフレーム期間(１６.６７ｍｓ)は８つのサブフィールド(ＳＦ１乃至ＳＦ８)に分かれることになる。８つのサブフィールド(ＳＦ１乃至ＳＦ８)の各々は、前述のように、初期化期間、アドレス期間及びサステイン期間に分かれることになる。各サブフィールドの初期化期間とアドレス期間は各サブフィールド毎に同一な反面に、サステイン期間とそれに割り当てられるサステインパルスの数は各サブフィールドで２ｎ(ｎ=０、１、２、３、４、５、６、７)の割合で増加する。
【０００４】
図２は、従来の３電極交流面放電型プラズマディスプレイパネル(Plasma Display Panel : 以下 "ＰＤＰ"という)の電極配置を概略的に示す。  
【０００５】
図２を参照すれば、従来の３電極交流面放電型ＰＤＰは、上板に形成されたスキャン電極(Y1乃至Yn)及びサステイン電極(Z)と、スキャン電極(Y1乃至Yn)及びサステイン電極(Z)と直交するように下板に形成されるアドレス電極(X1乃至Xm)とを備える。  
【０００６】
スキャン電極(Y1乃至Yn)、サステイン電極(Z)及びアドレス電極(X1乃至Xm)の交差部には赤色、緑色及び青色の中のいずれかの１つを表示するための放電セル１がマトリックス形態で配置される。  
【０００７】
スキャン電極(Y1乃至Yn)とサステイン電極(Z)が形成された上板の上には図示しない誘電体層とＭｇＯ保護層が積層される。  
【０００８】
アドレス電極(X1乃至Xm)が形成された下板の上には隣接した放電セル１間に光学的、電気的混信を防止するための隔壁が形成される。下板と隔壁の表面には紫外線により励起されて可視光を放出する蛍光体が形成される。  
【０００９】
このようなＰＤＰの上板と下板との間の放電空間には、Ｈｅ+Ｘｅ、Ｎｅ+Ｘｅ、Ｈｅ+Ｘｅ+Ｎｅなどの不活性混合ガスが注入される。 
【００１０】
図３は、図２のようなＰＤＰに供給される駆動波形を示す。図３の駆動波形に対し、図４Ａ乃至図４Ｅの壁電荷の分布を結び付けて説明する。  
【００１１】
図３を参照すれば、各々のサブフィールド(SFn-1、SFn)は全画面の放電セル１を初期化するためのリセット期間(RP)、放電セルを選択するためのアドレス期間(AP)、選択された放電セル１の放電を維持させるためのサステイン期間(SP)及び放電セル１内の壁電荷を消去するための消去期間(EP)を含む。  
【００１２】
ｎ−１番目サブフィールド(SFn-1)の消去期間(EP)にはサステイン電極(Z)に消去ランプ波形(ERR)が印加される。この消去期間(EP)の間、スキャン電極(Y)とアドレス電極(X)には０Ｖが印加される。消去ランプ波形(ERR)は電圧が０Ｖから正極性のサステイン電圧(Vs)まで漸次上るポジティブランプ波形である。この消去ランプ波形(ERR)によりサステイン放電が起こったオンセル(On-cells) 内にはスキャン電極(Y)とサステイン電極(Z)との間で消去放電が起こる。この消去放電によってオンセル内の壁電荷が消去される。その結果、各放電セル１は、消去期間(EP)の直後に図４Ａのような壁電荷分布を有することになる。  
【００１３】
ｎ番目サブフィールド(SFn)が始まるリセット期間(RP)のセットアップ期間(SU)には全てのスキャン電極(Y)にポジティブランプ波形(PR)が印加され、サステイン電極(Z)とアドレス電極(X)には０[V]が印加される。セットアップ期間(UP)のポジティブランプ波形(PR)によりスキャン電極(Y)上の電圧は正極性のサステイン電圧(Vs)からそのより高いリセット電圧(Vr)まで漸次上る。このポジティブランプ波形(PR)により全画面の放電セル内でスキャン電極(Y)とアドレス電極(X)との間に光がほとんど生じない暗放電(Dark discharge)が生じると共に、スキャン電極(Y)とサステイン電極(Z)との間にも暗放電が起こる。このような暗電の結果で、セットアップ期間(SU)の直後に、図４Ｂのように、アドレス電極(X)とサステイン電極(Z)上には正極性の壁電荷が残ることになり、スキャン電極(Y)上には負極性の壁電荷が残ることになる。セットアップ期間(SU)において暗放電が生じる間、スキャン電極(Y)とサステイン電極(Z)との間のギャップ電圧(Gap voltage、Vg)と、スキャン電極(Y)とアドレス電極(X)との間のギャップ電圧は放電を起こすことができる放電開始電圧(Firing Voltage、Vf)と近い電圧に初期化される。
【００１４】
セットアップ期間(SU)に続いて、リセット期間(RP)のセットダウン期間(SD)にはネガティブランプ波形(NR)がスキャン電極(Y)に印加される。これと共に、サステイン電極(Z)には正極性のサステイン電圧(Vs)が印加され、アドレス電極(X)には０[V]が印加される。ネガティブランプ波形(NR)によりスキャン電極(Y)上の電圧は正極性のサステイン電圧(Vs)から負極性の消去電圧(Ve)まで漸次低くなる。そのネガティブランプ波形(NR)により全画面の放電セル内でスキャン電極(Y)とアドレス電極(X)との間に暗放電が生じることとほとんど同時に、スキャン電極(Y)とサステイン電極(Z)との間にも暗放電が起こる。このセットダウン期間(SD)の暗放電の結果で、各放電セル１内の壁電荷分布は、図４Ｃのように、アドレスが可能な条件に変わることになる。この際、各放電セル１内でスキャン電極(Y)とアドレス電極(X)上にはアドレス放電に不要な過度壁電荷が消去され、一定の量の壁電荷が残ることになる。そして、サステイン電極(Z)上の壁電荷はスキャン電極(Y)から移動する負極性壁電荷が積まれながらその極性が正極性から負極性に反転する。リセット期間(RP)のセットダウン期間(SD)において暗放電が生じる間、スキャン電極(Y)とサステイン電極(Z)との間のギャップ電圧と、スキャン電極(Y)とアドレス電極(X)との間のギャップ電圧は、放電開始電圧(Vf)と近くなる。  
【００１５】
アドレス期間(AP)には負極性のスキャンパルス(-SCNP)がスキャン電極(Y)に順次に印加されると共に、そのスキャンパルス(-SCNP)に同期されてアドレス電極(X)に正極性のデータパルス(DP)が印加される。スキャンパルス(-SCNP)の電圧は０Vやそれと近い負極性スキャンバイアス基準電圧 (Vyb)から負極性のスキャン電圧(-Vy)まで低くなるスキャン電圧(Vsc)である。データパルス(DP)の電圧は正極性データ電圧(Va)である。このアドレス期間間(AP)、サステイン電極(Z)には正極性サステイン電圧(Vs)より低い正極性Ｚバイアス電圧(VZb)が供給される。リセット期間(RP)の直後に放電開始電圧(Vf)と近い状態にギャップ電圧が調整された状態で、スキャン電圧(Vsc)とデータ電圧(Va)が印加されるオンセル(On-cells)内にはスキャン電極(Y)とアドレス電極(X)との間のギャップ電圧が放電開始電圧(Vf)を超過しながら、その電極(Y、X)間に１次アドレス放電が生じる。ここで、スキャン電極(Y)とアドレス電極(X)の１次アドレス放電はスキャン電極(Y)とサステイン電極(Z)との間のギャップから遠い縁部の近くで起こる。スキャン電極(Y)とアドレス電極(X)との間の１次アドレス放電は放電セル内のプライミング荷電粒子を発生させて、図４Ｄのように、スキャン電極(Y)とサステイン電極(Z)との間の２次放電を誘導する。アドレス放電が生じたオンセル内の壁電荷分布は図４Ｅの通りである。  
【００１６】
一方、アドレス放電が生じないオフセル(Off-cells)内の壁電荷分布は実質的に図４ｃの状態を維持する。  
【００１７】
サステイン期間(SP)にはスキャン電極(Y)とサステイン電極(Z)に正極性サステイン電圧(Vs)のサステインパルス(SUSP)が交互に印加される。すると、アドレス放電により選択されたオンセルは、図４Ｅの壁電荷分布の助けを受けて毎サステインパルス(SUSP)毎にスキャン電極(Y)とサステイン電極(Z)との間でサステイン放電が起こる。これに反して、オフセルはサステイン期間間放電が起こらない。これはオフセルの壁電荷分布が図４Ｃの状態に維持されて最初の正極性サステイン電圧(Vs)がスキャン電極(Y)に印加される際、スキャン電極(Y)とサステイン電極(Z)との間のギャップ電圧が放電開始電圧(Vf)を超過できないためである。  
【００１８】
ところが、従来のプラズマディスプレイ装置は、輪郭ノイズ(contour noise)などの画質低下の要因を減らすために、サブフィールド数を増加させたＰＤＰ、ライン数の増加が伴われる高解像度ＰＤＰ、または、放電遅延が大きい高含量Ｘｅ ＰＤＰなどでアドレス期間が増加して表示期間であるサステイン期間が相対的に足りなくなる問題がある。アドレス期間を減らすために、全ラインを順次にスキャンするシングルスキャン方式でＰＤＰを駆動しなくて、アドレス電極(X)を２分割駆動し、分割されたアドレス電極(X)を互いに異なるアドレス駆動集積回路で駆動するダブルスキャン方式が提案されたことがあるが、このようなダブルスキャン方式は駆動集積回路の追加により回路費用が上昇し、分割線上にノイズが表れる問題がある。また、アドレス電極を分割しなくて、スキャンパルスを一部重複させて、同時に複数のラインをスキャンするデュアルスキャン方式が提案されたことがあるが、このデュアルスキャン方式は解像度の低下が発生する問題がある。また、従来のプラズマディスプレイ装置は、図４Ｄのように、アドレス放電がスキャン電極(Y)とアドレス電極(X)との間の１次放電と、その１次放電を利用したスキャン電極(Y)とサステイン電極(Z)との間の２次放電を含んでいるので、それにかかる時間が比較的長い。このため、従来のプラズマディスプレイ装置は、アドレス放電の放電メカニズムによってもアドレス期間が長くなることになる。 
【００１９】
また、従来のプラズマディスプレイ装置は、ｎ−１番目サブフィールド(SFn-１)の消去期間(EP)とｎ番目サブフィールド(SFn)のリセット期間(RP)を経ながら放電セル１の初期化と壁電荷制御のために数回の放電が起こるので、暗室コントラスト値が低くなり、それによって、コントラスト比が低くなる問題がある。下記の表１は従来のプラズマディスプレイ装置において以前のサブフィールド(SFn-１)の消去期間(EP)とリセット期間(RP)で発生する放電の形態と回数を整えたものである。
【００２０】
【表１】
2006189864.tif 000003
【００２１】
表１から分かるところ、ｎ−１番目サブフィールド(SFn-１)で付いたオンセルで消去期間(EP)とリセット 期間(RP)を経ながらスキャン電極(Y)とサステイン電極(Z)との間の面放電が３回発生し、スキャン電極(Y)とアドレス電極(X)との間の対向放電が２回発生する。そして、以前のサブフィールド(SFn)で消えたオフセルで消去期間(EP)とリセット期間(RP)を経ながらスキャン電極(Y)とサステイン電極(Z)との間の面放電が２回発生し、スキャン電極(Y)とアドレス電極(X)との間の対向放電が２回発生する。  
【００２２】
このように消去期間とリセット期間で数回発生する放電はコントラストの特性を考慮する際、できる限り、発光量が最小化されなければならない消去期間とリセット期間での発光量を大きくして暗室コントラスト値を低める原因となる。特に、スキャン電極(Y)とサステイン電極(Z)との間の面放電はスキャン電極(Y)とアドレス電極(X)との間の対向放電に比べて光の発光量が多いので、対向放電に比べて暗室コントラストに一層大きい悪影響を及ぼす。  
【００２３】
また、従来のプラズマディスプレイ装置では、ｎ−１番目サブフィールド(SFn-１)の消去期間(EP)で壁電荷の消去がよくできないし、これによって、スキャン電極(Y)上に負極性壁電荷が過剰蓄積されるので、ｎ番目サブフィールド(SFn)のセットアップ期間(SU)で暗放電が生じない。このようにセットアップ期間(SU)で暗放電が正常的に生じなければ放電セルは異常的に初期化しない。セットアップ期間(SU)の暗放電の前にスキャン電極(Y)上に過度な負極性壁電荷が積まれる放電セルでセットアップ期間(SU)間、放電が安定するように起こられるようにするためには、リセット電圧(Vr)が非常に高まらなければならない。また、セットアップ期間(SU)において暗放電が生じなければ、リセット期間の直後、放電セル内の条件がアドレス最適条件にならないので、異常放電や誤放電が生じる。延いては、ｎ−１番目サブフィールド(SFn-１)の消去期間(EP)の直後にスキャン電極(Y)上に正極性壁電荷が過剰蓄積される場合には、ｎ番目サブフィールド(SFn)のセットアップ期間(SU)でポジティブランプ(PR)の開始電圧である正極性サステイン電圧(Vs)がスキャン電極(Y)に印加される際、放電が強く発生して全セルで初期化が均一にならない。このような問題に対し、図５を結び付けて詳細に説明する。  
【００２４】
図５は、セットアップ期間(SU)において、スキャン電極(Y)とサステイン電極(Z)との間の外部印加電圧(Vyz)及び放電セル内のギャップ電圧(Vg)を示す。ここで、図５に実線で示した外部印加電圧(Vyz)はスキャン電極(Y)とサステイン電極(Z)の各々に印加する外部電圧であって、サステイン電極(Z)に０Vが印加されるので、実際にはポジティブランプ波形(PR)の電圧と同一である。図５において、<1>、<2>、<3>の破線は放電セル内の壁電荷により放電ガスに形成されるギャップ電圧(Vg)である。ギャップ電圧(Vg)は以前のサブフィールドで放電が起こったか否かによって放電セル内の壁電荷量が変わるので、<1>、<2>、<3>の破線のように変わる。スキャン電極(Y)とサステイン電極(Z)との間の外部印加電圧(VyＺ)と放電セル内の放電ガスに形成されたギャップ電圧(Vg)の関係は下記の数式１の通りである。
Vyz = Vg + Vw・・・（数式１）
図５において、<1>のギャップ電圧(Vg)は放電セル内で壁電荷が充分に消去されて壁電荷が充分に小さな場合であり、そのギャップ電圧(Vg)は外部印加電圧(VyＺ)に比例して増加してから放電開始電圧(Vf)に到達すれば暗放電が生じる。この暗放電により放電セル内のギャップ電圧は放電開始電圧(Vf)と近い電圧に初期化される。  
【００２５】
図５において、<2>のギャップ電圧(Vg)はｎ−１番目サブフィールド(SF)の消去期間(EP)間強放電が生じて放電セル内の壁電荷分布で壁電荷の極性を反転させた場合である。この際、消去期間(EP)の直後にスキャン電極(Y)上に積まれていた壁電荷の極性は強放電により正極性に反転される。図５において<2>の場合は放電セルの均一ドが低いか温度変化によって消去ランプ波形(ERR)の傾きが変動することによりよく発生する。図５において<2>の場合において、初期ギャップ電圧(Vg)が比較的高いのでセットアップ期間(SU)の初期に正極性サステイン電圧(Vs)がスキャン電極(Y)に印加されることとほとんど同時に、ギャップ電圧(Vg)が放電開始電圧(Vf)を超過して強放電が生じる。このような強放電によりセットアップ期間(SU)とセットダウン期間(SD)において放電セルがアドレス最適の条件の壁電荷分布、即ち、図４Ｃの壁電荷分布に初期化されないので、消えなければならないオフセルでアドレス放電が起こることができる。即ち、リセット期間に先立つ消去期間で消去放電が強く起こる場合に誤放電が起こることができる。  
【００２６】
図５において<3>のギャップ電圧(Vg)はｎ−１番目サブフィールド(SF)の消去期間(EP) 間、消去放電が生じないか、非常に弱く発生して消去放電の直前に起こったサステイン放電の結果で形成された放電セル内の壁電荷分布をそのまま維持した場合である。これを詳細にすれば、図３のように、最後のサステイン放電はスキャン電極(Y)にサステインパルス(SUSP)が印加される際に生じる。この最後のサステイン放電の結果、スキャン電極(Y) 上には負極性壁電荷が残留することになり、サステイン電極(Z)上には正極性壁電荷が残留するが、このような壁電荷は次のサブフィールドで初期化が正常になされるために、消去放電で消去されなければならない。ところが、最後のサステイン放電の以後に消去放電が起こらないか、消去放電が非常に弱く起これば、その極性がそのまま維持される。このように消去放電が起こらないか非常に弱く起こる理由は、ＰＤＰで放電セルの均一度が低いか、温度変化によって消去ランプ波形(ERR)の傾きが変動することにより発生する。この場合、初期ギャップ電圧(Vg)が図５の<3>のように負極性で非常に低いために、セットアップ期間でポジティブランプ波形(PR)がリセット電圧(Vr)まで上昇しても放電セル内のギャップ電圧(Vg)が放電開始電圧(Vf)に到達しないので、セットアップ期間(SU)とセットダウン期間(SD)で暗放電が起こらない。その結果、リセット期間(RP)に先立つ消去期間で消去放電が起こらないか、非常に弱く起こる場合に、初期化が正常にならないので、誤放電や異常放電が生じる。  
【００２７】
図５の<2>場合に、ギャップ電圧(Vg)と放電開始電圧との関係は、数式２の通りであり、図５の<3>とのような場合にギャップ電圧(Vg)と放電開始電圧との関係は数式３の通りである。 
Vgini+Vs > Vf・・・（数式２）
Vgini+Vr < Vf・・・（数式３）
ここで、Vginiは図５から分かるように、セットアップ期間(SU)が始まる直前の初期ギャップ電圧である。  
【００２８】
前記のような問題を考慮して消去期間(EP)とリセット期間(RP)で初期が正常に進行するようにするためのギャップ電圧条件(または、壁電圧条件)は数式２と３を共に満す下記の数式４の通りである。  
Vf-Vr < Vgini< Vf-Vs・・・（数式４）
結果的に、セットアップ期間(SU)の前に初期ギャップ電圧(Vgini)が数式４の条件を満たさなければ従来のプラズマディスプレイ装置は、誤放電、ミス放電または異常放電が発生することができ、動作マージンが狭くなる。言い換えると、従来のプラズマディスプレイ装置で動作信頼性と動作マージンを確保するためには消去期間(EP)での消去動作が正常になさなければならないが、前述のようにＰＤＰの放電セルの均一度や使用温度によって異常になることができる。  
【００２９】
また、従来のプラズマディスプレイ装置は、リセット期間の以前のスキャン電極(Y)とサステイン電極(Z)上に積まれている壁電荷が充分でないので、セットアップ放電がサステイン電圧(Vs)より１００V 以上高いリセット電圧(Vr)近辺で起こることになる。このため、従来のプラズマディスプレイ装置はセットアップ放電のために外部から印加される電圧が高まることになり、その結果、高電圧を発生する電圧源とスキャンドライブ回路に高圧素子が含まれなければならないので、スキャン駆動回路のコスト高の問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明は前記の従来技術の問題を解決するために案出したものであって、誤放電を防止し、サブフィールドの長さを短縮させてシングルスキャン方式に適合したプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明によるプラズマディスプレイ装置の第１特徴は、第１電極と第２電極を含んだ電極対及び前記電極対と交差する第３電極と、前記各電極に駆動信号を印加する第１電極駆動部と、第２電極駆動部及び第３電極駆動部を含んで構成され、前記第１電極駆動部はリセット期間間リセット電圧までランプ上昇した後、実質的にランプ下降なしに基底電圧にダウンされる波形を印加するものである。
【００３２】
ここで、前記基底電圧はグラウンド電圧以下の一定の電圧である。
【００３３】
前記リセット期間間印加されるランプ上昇波形は２段の傾きを有して上昇する波形である。
【００３４】
前記ランプ上昇した後に基底電圧にダウンされる波形はサステイン電圧までダウンされた後、一定時間前記サステイン電圧維持後、前記基底電圧までダウンされる。
【００３５】
また、本発明に係るプラズマディスプレイ装置の第２の特徴は、複数の第１電極と、前記第１電極に駆動信号を印加する第１電極駆動部を含んで構成され、前記第１電極駆動部はリセット期間間リセット電圧までランプ上昇した後、実質的にランプ下降なしに基底電圧にダウンされる波形を印加し、アドレス期間間スキャンパルスを印加するものの、前記ランプ上昇波形終了時点から３μｓ〜１０μｓ経過後、最初のスキャンパルスを印加するものである。 
【００３６】
また、本発明に係るプラズマ ディスプレイ駆動方法は、第１電極と第２電極を含んだ面放電電極対、前記電極対と交差する第３電極及び前記電極の交差部に配置される複数の放電セルを有するプラズマディスプレイ装置の駆動方法であって、プリリセット期間間、前記第１電極に負極性電圧を印加し、前記第２電極に正極性電圧を印加する第１ステップと、前記プリリセット期間に繋がるリセット期間間、前記第１電極にグラウンド電圧からリセット電圧までランプ上昇した後、ランプ下降なしに直ちに基底電圧までダウンされる波形を印加して放電セルを初期化する第２ステップを含んでなることを特徴とする。
【発明の効果】
【００３７】
本発明のプラズマディスプレイ装置及びその駆動方法によれば、リセット期間を短縮させて該当期間をアドレス期間に割り当ててシングルスキャン駆動方式に適合したプラズマディスプレイ装置を提供し、誤放電及び異常放電を予防し、暗室コントラストを高める効果がある。
【発明を実施するための最良の形態】
【００３８】
以下、添付の図面を参照しつつ本発明に係るプラズマディスプレイ装置の実施形態を説明すれば次の通りである。 
【００３９】
但し、本発明に係るプラズマディスプレイ装置の実施形態は複数個が存在できるので、本明細書に記載された実施形態に限るのではない。 
【００４０】
本発明に係るプラズマディスプレイ装置の第１実施形態は第１電極と第２電極を含んだ電極対及び前記電極対と交差する第３電極と、前記各電極に駆動信号を印加する第１電極駆動部と、第２電極駆動部及び第３電極駆動部を含んで構成され、前記第１電極駆動部はリセット期間間リセット電圧までランプ上昇した後、実質的にランプ下降なしに基底電圧にダウンされる波形を印加するものである。
【００４１】
前記第１電極はスキャン電極であり、第２電極はサステイン電極であり、第３電極はアドレス電極である。
【００４２】
図６は、本発明の第１実施形態に係るプラズマディスプレイ装置において、１つのサブフィールド期間間、各電極に印加される駆動波形を示すものである。図６の駆動波形に対し、図８Ａ乃至図８Ｄの壁電荷分布を結び付けて説明する。 
【００４３】
図６を参照すれば、本発明に係るプラズマディスプレイ装置において、１つのサブフィールドはスキャン電極(Y)上に正極性壁電荷を形成し、サステイン電極(Z)上に負極性壁電荷を形成するためのプリリセット期間(PRERP)と、プリリセット期間(PRERP)により形成された壁電荷分布を利用して書込み放電のみを起こして全画面の放電セルを初期化するリセット期間(RP)と、放電セルを選択するアドレス期間(AP)及び選択された放電セルの放電を維持させるサステイン期間(SP)を含む。  
【００４４】
前記プリリセット期間(PRERP)には第２電極駆動部（サステイン駆動部）はサステイン電極(Z)に正極性サステイン電圧(Vs)を印加すると共に、第１電極駆動部（スキャン駆動部）はスキャン電極(Y)にグラウンド電圧(GND)から負極性のV１電圧まで低くなるネガティブランプ波形(NRY1)を印加する。 
【００４５】
前記プリリセット期間(PRERP)間、第３電極駆動部（アドレス駆動部）はアドレス電極(X)にグラウンド電圧(０V)を印加する。サステイン電極(Z)に供給されるサステイン電圧(Vs)とスキャン電極(Y)に供給されるネガティブランプ波形(NRY)は、全放電セルでスキャン電極(Y)とサステイン電極(Z)との間と、サステイン電極(Z)とアドレス電極(X)との間に暗放電を起こす。この放電の結果で、前記プリリセット期間(PRERP)の直後には全放電セル内で図８Ａのように、スキャン電極(Y)上に正極性壁電荷が積まれることになり、サステイン電極(Z)上に負極性壁電荷が多量積まれることになる。そして、アドレス電極(X)上には正極性壁電荷が積まれることになる。図８Ａの壁電荷分布により全放電セルの内部放電ガス空間には、スキャン電極(Y)とサステイン電極(Z)との間に充分に大きいポジティブギャップ電圧が形成され、各放電セルの内部はスキャン電極(Y)からサステイン電極(Z) 側に電界が形成される。  
【００４６】
前記リセット期間(RP)にはスキャン電極(Y)に第１ポジティブランプ波形(PRY1)と第２ポジティブランプ波形(PRY2)が連続に印加され、サステイン電極(Z)とアドレス電極(X)にはグラウンド電圧(０V)が印加される。第１ポジティブランプ波形(PRY1)の電圧は０Vから正極性サステイン電圧(Vs)まで上昇し、第２ポジティブランプ波形(PRY2)の電圧は正極性サステイン電圧(Vs)からそのより高い正極性リセット電圧(Vry)まで上昇する。第２ポジティブランプ波形(PRY2)の傾きは第１ポジティブランプ波形(PRY1)より緩やかである。第１及び第２ポジティブランプ波形(PRY1、PRY2)と図８Ａの壁電荷分布が加えられながら全放電セルでスキャン電極(Y)とサステイン電極(Z)との間と、スキャン電極(Y)とアドレス電極(X)との間には暗放電が生じる。この放電の結果で、セットアップ期間(SU)の直後に全放電セル内で図８Ｂのようにスキャン電極(Y)上には負極性壁電荷が積まれながら、その極性が正極性から負極性に反転され、アドレス電極(X)上には正極性壁電荷が更に積まれることになる。そして、サステイン電極(Z)上に積まれていた壁電荷はスキャン電極(Y)側に負極性壁電荷が減少しながら、その量が一部低減されるが、その極性が負極性に維持される。  
【００４７】
本発明に係るプラズマディスプレイ装置は、リセット期間(RP)においてセットダウン期間なしにポジティブランプ波形(PRY1、PRY2)を利用した放電を通じて壁電荷を形成した後、実質的にランプ下降なしに基底電圧(Vyb)にダウンされた後、直ちにアドレス期間(RP)に移行する。  
【００４８】
ここで、前記基底電圧(Vyb)はグラウンド電圧、または、グラウンド電圧より低い一定電圧に設定されることができる。 
【００４９】
また、前記基底電圧(Vyb)はアドレス期間(AP)ではスキャン基準電圧になる。
【００５０】
この際、前記基底電圧(Vyb)にダウンされる時は、まずサステイン電圧(Vs)まで一次的にダウンされた後、一定の短時間、前記サステイン電圧を維持し、前記基底電圧までダウンされる。上記のように、電圧を急激に減少させないで順次に低めて不要な誤放電を防止する。
【００５１】
一方、プリリセット期間(PRERP)の直後の壁電荷分布によりセットアップ期間(SU)で暗放電が発生する前に放電セル内でポジティブギャップ電圧が充分に大きいので、スキャン電極(Y)に印加されるリセット電圧(Vr)は、図３に示す従来のリセット電圧(Vr)より低くなることができる。セットアップ 放電の直前に放電セルの壁電荷分布を図８Ａのように初期化させた実験結果、セットアップ放電が放電セルでサステイン電圧(Vs) 以下の電圧、即ち、第１ポジティブランプ波形(PRY1)区間で弱放電で起こる事実が確認された。このため、図６の駆動波形で第２ポジティブランプ波形(PRY2)は不要であることがあり、セットアップ期間(SU)でスキャン電極(Y)に印加される電圧は第１ポジティブランプ波形(PRY1)によりサステイン電圧(Vs) までだけ上昇するようにしても放電を安定して起こすことができる。  
【００５２】
プリリセット期間(PRERP)とセットアップ期間(SU)を経ながらアドレス電極(X)上には正極性壁電荷が充分に積まれることになるので、本発明はアドレス放電の際、必要な外部印加電圧、即ち、データ電圧とスキャン電圧の絶対値を低めることができる。  
【００５３】
アドレス期間(AP)には負極性のスキャンパルス(-SCNP)がスキャン電極(Y)に順次に印加されると共に、そのスキャンパルス(-SCNP)に同期されてアドレス電極(X)に正極性のデータパルス(DP)が印加される。スキャンパルス(-SCNP)の電圧は０Ｖやそれと近い負極性スキャン基準電圧 (Vyb)から負極性のスキャン電圧(-Vy)まで低くなるスキャン電圧(Vsc)である。データパルス(DP)の電圧は正極性データ電圧(Va)である。  
【００５４】
前記アドレス期間間(AP)、サステイン電極(Z)には図７Ａのように正極性サステイン電圧(Vs)より低い正極性Ｚバイアス電圧(VZb)が供給される。前記バイアス電圧は、図７Ｂのように、グラウンド電圧から前記バイアス電圧まで２段に階段上昇する波形または図７Ｃのように一定時点まではランプ上昇後、前記バイアス電圧まで垂直上昇する波形を有することができる。前記のような波形を有することにより、バイアス電圧印加の初期に発生する突然の電圧差による不要な誤放電を防止することができる。
【００５５】
スキャン電圧(Vsc)とデータ電圧(Va)が印加されるオンセル内にはスキャン電極(Y)とアドレス電極(X)との間のギャップ電圧が放電開始電圧(Vf)を超過しながら、その電極(Y、X)間のみでアドレス放電が生じる。言い換えると、アドレス放電の際、オンセル内では図８Ｃのようにスキャン電極(Y)とアドレス電極(X)間のみで放電が起こる。アドレス放電が起こった直後、オンセル内の壁電荷分布はアドレス放電によりスキャン電極(Y) 上に正極性壁電荷が積まれ、アドレス電極(X)上に負極性壁電荷が積まれながら図８Ｄのように変わる。 
【００５６】
アドレス電極(X)に０Vや基底電圧が印加されるか、スキャン電極(Y)に０Vやスキャン基準電圧(Vyb)が印加されるオフセルは、ギャップ電圧が放電開始電圧未満である。したがって、アドレス放電が生じていないオフセルは、その壁電荷分布が実質的に図８Ｂの状態を維持する。  
【００５７】
アドレス放電の際、図８Ｃのように、スキャン電極(Y)とアドレス電極(X)間のみで放電が起こることになるので、アドレス放電に必要な時間が大幅減ることになる。また、本発明に係るプラズマディスプレイ装置は消去放電を起こすためのセットダウン期間に印加されるネガティブランプ波形がないのでアドレス期間が大幅減ることになる。従来は、図１０のように、セットダウン期間の開始からスキャンパルスが印加される直前までかかる時間が１５０μｓ〜２００μｓ程度であったが、本発明では図９のように、セットダウン期間がないことにより、３μｓ〜１０μｓ程度にリセット期間(RP)が短縮される。 
【００５８】
例えば、本発明に係るプラズマディスプレイ装置によれば、図９のように、第２ポジティブランプ波形(PRY2)の終了時点から最初のスキャンパルスの開始点間の期間は略３μｓ〜１０μｓの間の期間、例えば、略５μｓに過ぎないが、従来の駆動方法によれば、ポジティブランプ波形(PR)の終了時点から最初のスキャンパルスの開始点との間の期間が図１０のように、１５０μｓ以上に非常に長い。 
【００５９】
従来には、シングルスキャン駆動方式の場合、パネルの解像度が高まるほどアドレス期間が長くなり、アドレス期間が長いと１つのサブフィールドの長さは固定的であるから相対的にサステイン期間を縮めなければならなかった。しかしながら、サステイン期間が短縮されれば一定の階調を表現するためのサステインパルスが充分に印加できない問題があった。
【００６０】
しかしながら、本発明でのように、シングルスキャン駆動方式の場合、アドレス期間の長さがデュアルスキャン方式に比べて相対的に長いために、前記リセット期間で短縮された時間だけアドレス期間やサステイン期間に割り当てることができる。 
【００６１】
サステイン期間(SP)にはスキャン電極(Y)とサステイン電極(Z)に正極性サステイン電圧(Vs)のサステインパルス(FIRSTSUSP、SUSP、LSTSUSP)が交互に印加される。サステイン期間(SP)間、アドレス電極(X)には０Vや基底電圧が供給される。スキャン電極(Y)とサステイン電極(Z)の各々に最初に印加されるサステインパルス(FSTSUSP)はサステイン放電開始が安定になるように、そのパルス幅が正常サステインパルス(SUSP)に比べて広く設定される。また、最後のサステインパルス(LSTSUSP)はサステイン電極(Z)に印加されるが、セットアップ期間(SU)の初期状態でサステイン電極(Z)に負極性壁電荷を充分に積むために、そのパルス幅が正常サステインパルス(SUSP)に比べて広く設定される。このサステイン期間間、アドレス放電により選択されたオンセルは図８Ｄの壁電荷分布の助けを受けて毎サステインパルス(SUSP)毎にスキャン電極(Y)とサステイン電極(Z)との間でサステイン放電が起こる。これに反して、オフセルはサステイン期間(SP)の初期壁電荷分布が図８Ｂと同一であるので、サステインパルス(FIRSTSUSP、SUSP、LSTSUSP)が印加されても、そのギャップ電圧が放電開始電圧(Vf)未満に低く維持されて放電が起こらない。  
【００６２】
一方、図６の駆動波形は最初のサブフィールドのみに限るのではなく、その最初のサブフィールドを含んだ多数の初期サブフィールドに適用されることができ、１フレーム期間に含まれた全サブフィールドに適用されることができる。  
【００６３】
一方、本発明に係るプラズマディスプレイ装置は、ｎ−１番目サブフィールドのサステイン期間とその次のｎ番目のサブフィールドのリセット期間間に壁電荷を消去するための消去期間なしに、以前のサブフィールドの最後のサステイン放電に続いて直ちに次のサブフィールドのセットアップ期間に移行する。サステイン放電は強いグロー放電(Glow discharge)であるので、スキャン電極(Y)とサステイン電極(Z)に充分に多くの壁電荷を積むことになり、スキャン電極(Y)上の正極性壁電荷とサステイン電極(Z)上の負極性壁電荷の各々の極性を安定して維持することができる。  
【００６４】
図１１は、ｎ−１番目のサブフィールドに繋がる最後のサステイン放電やプリリセット期間(PRERP)の放電により形成される放電セルのギャップ電圧状態を示す図である。 
【００６５】
図１１を参照すれば、最後のサステインパルス(LSTSUSP)やプリリセット期間(PRERP)の駆動信号(NRY、Vs)によりスキャン電極(Y)とサステイン電極(Z)との間に放電が起こることになって、放電セル内にはセットアップ期間(SU)の直前にスキャン電極(Y)からサステイン電極(Z)に向かう電界によるY-Ｚ間初期ギャップ電圧(Vgini-yz)が形成されると共に、スキャン電極(Y)からアドレス電極(X)へ向かうY-Ｚ間初期ギャップ電圧(Vgini-yx)が形成される。  
【００６６】
図１１のように、放電セルはセットアップ期間(SU)前に既にY-Ｚ間初期ギャップ電圧(Vgini-yz)が形成されているので、放電開始電圧(Vf)とY-Z間、初期ギャップ電圧(Vgini-yz)の差だけ外部から電圧を印加すればセットアップ期間(SU)間、放電セル内で暗放電が生じる。これを数式に表現すれば下記の数式５の通りである。 
Vyz≧Vf-(Vgini-yz)・・・（数式５）
ここで、‘Vyz’はセットアップ期間(SU)間、スキャン電極(Y)とサステイン電極(Z)に印加される外部電圧(以下、“Y-Ｚ間外部電圧”という)であって、図６の実施形態でスキャン電極(Y)に印加されるポジティブランプ波形(PRY1、PRY2)の電圧とサステイン電極(Z)に印加される０Vである。  
【００６７】
数式５と図１２から分かるように、セットアップ期間(SU)間、Y-Z間外部電圧(Vyz)が放電開始電圧(Vf)とY-Ｚ間初期ギャップ電圧(Vgini-yz)の差以上に充分に高めれば広い駆動マージンで面放電セル内で暗放電が安定して起こることができる。  
【００６８】
本発明の実施形態に係るプラズマディスプレイ装置において、各サブフィールド別リセット期間で生じる発光量は従来に比べて非常に小さくなる。これは、各サブフィールドのリセット期間間、放電セル内で生じる放電の回数が従来に比べて少なく、特に、面放電の回数が少なく、ネガティブランプ波形による消去放電がないためである。  
【００６９】
一方、リセット期間(RP)で発生する放電の回数が少ないということは、放電セル内で壁電荷の変動や極性変化が小さいということを意味する。例えば、従来のプラズマディスプレイ装置では、図１３のようにｎ−１番目のサブフィールドの最後のサステイン放電の直後からｎ番目のサブフィールドのセットダウン期間(SD)の暗放電直後までサステイン電極(Z)上の壁電荷が正極性−>消去(図４Ａ)−>正極性(図４Ｂ)−>負極性(図４Ｃ)にその極性が変わる。これに比べて、本発明に係るプラズマディスプレイ装置では、図１４のように、ｎ−１番目のサブフィールドの最後のサステイン放電の直後からｎ番目サブフィールドのリセット期間の直後までサステイン電極(Z)上の壁電荷極性が負極性に維持される。即ち、本発明に係るプラズマディスプレイ装置は初期化過程でサステイン電極(X)上の壁電荷の極性が図８Ａ、図８Ｂ及び図８Ｃでのように、維持されながらアドレス期間(AP)に移行される。
【００７０】
図１５は、本発明の実施形態に係るプラズマディスプレイ装置を説明するためのブロック図である。 
【００７１】
図１５を参照すれば、本発明の実施形態に係るプラズマディスプレイ装置はＰＤＰ１４０と、ＰＤＰ１４０のアドレス電極(X1乃至Xm)にデータを供給するための第３電極駆動部であるデータ駆動部１４２と、ＰＤＰ１４０のスキャン電極(Y1乃至Yn)を駆動するための第１電極駆動部であるスキャン駆動部１４３と、ＰＤＰ１４０のサステイン電極(Z)を駆動するための第２電極駆動部であるサステイン駆動部１４４と、各駆動部１４２、１４３、１４４を制御するためのタイミングコントローラ１４１と、各駆動部１４２、１４３、１４４に必要な駆動電圧を発生するための駆動電圧発生部１４５とを備える。  
【００７２】
データ駆動部１４２には図示しない逆ガンマ補正回路、誤差拡散回路などにより逆ガンマ補正及び誤差拡散された後、サブフィールドマッピング回路により予め設定されたサブフィールドパターンにマッピングされたデータが供給される。このデータ駆動部１４２は、図６のように、プリリセット期間(PRERP)、リセット期間(RP)及びサステイン期間(SP)に０Vや基底電圧をアドレス電極(X1乃至Xm)に印加する。また、データ駆動部１４２はタイミングコントローラ１４１の制御下にデータをサンプリングしラッチした後、そのデータをアドレス期間(AP)間アドレス電極(X1乃至Xm)に供給する。 
【００７３】
スキャン駆動部１４３はタイミングコントローラ１４１の制御下に、図６のように、プリリセット期間(PRERP)とリセット期間(RP)に全放電セルを初期化するためにランプ波形(NRY、PRY1、PRY2)をスキャン電極(Y1乃至Yn)に供給した後、アドレス期間(AP)にデータが供給されるスキャンラインを選択するために、スキャンパルス(SCNP)をスキャン電極(Y1乃至 Yn)に順次に供給する。そして、スキャン駆動部１４３はサステイン期間(SP)に選択されたオンセル内でサステイン放電が起こることができるようにするためにサステインパルス(FSTSUSP、SUSP)をスキャン電極(Y1乃至Yn)に供給する。 
【００７４】
サステイン駆動部１４４はタイミングコントローラ１４１の制御下に、図６のように、プリリセット期間(PRERP)にサステイン電圧(Vs)をサステイン電極(Z)に供給した後、アドレス期間(AP)にＺバイアス電圧(VZb)をサステイン電極(Z)に供給する。そして、サステイン駆動部１４４はサステイン期間(SP)にスキャン駆動部１４３と交互に動作してサステインパルス(FSTSUSP、SUSP、LSTSUSP)をサステイン電極(Z)に供給する。 
【００７５】
タイミングコントローラ１４１は垂直／水平同期信号とクロック信号の入力を受けて各駆動部１４２、１４３、１４４に必要なタイミング制御信号(CTRX、CTRY、CTRＺ)を発生し、そのタイミング制御信号(CTRX、CTRY、CTRＺ)を該駆動部１４２、１４３、１４４に供給することによって、各駆動部１４２、１４３、１４４を制御する。データ駆動部１４２に供給されるタイミング制御信号(CTRX)にはデータをサンプリングするためのサンプリングクロック、ラッチ制御信号、エネルギー回数回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。スキャン駆動部１４３に印加されるタイミング制御信号(CTRY)にはスキャン駆動部１４３内のエネルギー回数回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。そして、サステイン駆動部１４４に印加されるタイミング制御信号(CTRＺ)にはサステイン駆動部１４４内のエネルギー回数回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。  
【００７６】
駆動電圧発生部１４５は、ＰＤＰ１４０に供給される駆動電圧、即ち、図６に図示されたVry、Vs、-V１、-Vy、Va、Vyb、Vzbなどを発生する。一方、このような駆動電圧はＰＤＰ１４０の解像度、モデルなどによって変わる放電特性や放電ガス組成によって変わることができる。 
【００７７】
図１６は、本発明に係るプラズマディスプレイ駆動方法が図示された順序図である。図１６を参照して本発明に係るプラズマディスプレイ駆動方法を１つのサブフィールドのプリリセット期間、リセット期間、アドレス期間、サステイン期間に分けて各期間別に説明する。
【００７８】
まず、プリリセット期間間、前記第１電極(スキャン電極)に負極性電圧を印加し、前記第２電極(サステイン電極)に正極性電圧を印加する(Ｓ１５１)。前記第１電極に印加される負極性電圧はグラウンド電圧から前記負極性電圧までランプ下降する波形をなす。前記のような電圧が第１電極及び第２電極に印加されれば暗放電が発生する。前記のような過程を経れば図８Ａの壁電荷分布により全放電セルの内部放電ガス空間にはスキャン電極(Y)とサステイン電極(Z)との間に充分に大きいポジティブギャップ電圧が形成され、各放電セルの内部はスキャン電極(Y)からサステイン電極(Z)側に電界が形成される。  
【００７９】
次に、リセット期間では、リセット電圧まで順次電圧を上昇させて、第１電極に印加するが、好ましくは、２段の傾きを有して前記リセット電圧まで上昇させる。
【００８０】
まず、リセット期間が始まれば、グラウンド電圧からサステイン電圧まで第１傾きを有して電圧を上昇させ(Ｓ１５２)、前記サステイン電圧からリセット電圧までは第２傾きを有して電圧を上昇させる(Ｓ１５３)。
【００８１】
前記第２傾きが前記第１傾きより緩やかにする。即ち、リセット区間の前半部は傾きが急に、後半部は傾きが緩やかにする。リセット期間での後半部で傾きが緩やかな波形を使用することによって、壁電荷を細かく調節することができる。 
【００８２】
次に、実質的にランプ下降なしに、前記リセット電圧から基底電圧に電圧を低めて印加する(Ｓ１５４)。即ち、リセット期間でセットダウン期間を無くすことにより、駆動信号のマージンを確保することができる。しかしながら、前記リセット電圧から基底電圧まで電圧を急激に低めてアドレス期間開始時、前記基底電圧を印加するようになれば、誤放電が発生することができる。
【００８３】
従って、より安全な駆動のために、前記リセット電圧で前記サステイン電圧まで実質的にランプ下降なしに電圧を降下させ(Ｓ１５４)、一定の短時間維持後(Ｓ１５５)、前記サステイン電圧から前記基底電圧まで完全に電圧を降下させるようになされることができる(Ｓ１５６)。
【００８４】
前記基底電圧は、グラウンド電圧またはそれより低いレベルの電圧であって、アドレス期間間はスキャン基準電圧の役割をすることになる。
【００８５】
上記のように、ランプ下降なしに、直ちにアドレス期間に移行することになる。リセット期間終了時の壁電荷分布は、図８Ｂの通りである。
【００８６】
次に、アドレス期間では複数のスキャン電極に順次にスキャンパルスが印加される。上記のように、ランプ下降させなくて、直ちに基底電圧まで電圧を降下させるので、リセット期間が短くなることにより、最初のスキャンパルスが印加される時点が図９のように短縮される。 
【００８７】
最初のスキャンパルスが印加される時点は前記リセット期間終了時、即ちランプ上昇波形が終了した後、略３μｓから１０μｓ経過後となる(Ｓ１５７)。例えば、略５μｓ前後に前記最初スキャンパルスが印加されることにより、既存に少なくとも１５０μｓ経過後、最初スキャンパルスが印加されたことと比較すると残りの１４５μｓ以上をアドレス期間に割り当てることができる。 
【００８８】
上記のように、短縮されたリセット期間だけをアドレス期間に割り当てることによって、シングルスキャン駆動方式で必要とする長いアドレス期間を充足させることができる。
【００８９】
前記スキャンパルスと同期して第３電極であるアドレス電極に正極性のデータパルスが印加される(Ｓ１５８)。多数の放電セルの中、前記スキャンパルスと前記データパルスが同時に印加されたセルで対向放電が発生することになる。このようなオンセル内にはスキャン電極とアドレス電極との間のギャップ電圧が放電開始電圧を超過することになって、該電極間でのみアドレス放電が発生することになる。
【００９０】
前記アドレス放電の直前の壁電荷分布は、図８Ｃの通りである。アドレス放電が起こった直後には、図８Ｄのように、オンセル内の壁電荷分布はアドレス放電によりスキャン電極上に正極性壁電荷が積まれ、アドレス電極上には負極性壁電荷が積まれることになる。      
【００９１】
オフセルでは、該セルでのスキャン電圧やデータ電圧の中、いずれかの１つがグラウンド電圧であるので、スキャン電極とアドレス電極との間のギャップ電圧は放電開始電圧より低くて放電が生じなくなって、実質的に図８Ｂの壁電荷分布を維持することになる。
【００９２】
次に、サステイン期間ではスキャン電極とサステイン電極にサステインパルスが交番的に印加される(Ｓ１５９)。前記各電極に最初に印加されるサステインパルスは、そのパルス幅が以後に印加される正常サステインパルスに比べて広い。これは最初のサステイン放電がより安定的に、かつ、確実に発生するようにするためである。
【００９３】
また、最後にサステイン電極に印加されるサステインパルスは、以後に来る次のサブフィールドのリセット期間の初期状態でサステイン電極に負極性壁電荷を充分に積むために、そのパルス幅が正常サステインパルスに比べて広く設定される。
【００９４】
この期間間には、前記オンセルでは図８Ｄの壁電荷分布の助けを受けて毎サステインパルスが印加される度にスキャン電極とサステイン電極との間でサステイン放電が発生することになって、該サステインパルス数に相応する階調を表現することになる。
【００９５】
これに反して、オフセルでは、サステイン期間初期壁電荷の分布が図８Ｂと同じであるので、前記サステインパルスが印加されても、そのギャップ電圧が放電開始電圧未満に維持されることになって放電が生じなくなる。
【００９６】
前記のような駆動方法はフレームの最初のサブフィールドに使われることができるが、これに限るのではなく、その最初のサブフィールドを含んだ多数の初期サブフィールドに適用でき、１つのフレームを構成する全てのサブフィールドに適用されることができる。
【００９７】
以上、説明した内容を通じて当業者であれば本発明の技術思想から外れない範囲で変更が可能であり、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限るのではなく、特許請求範囲により定めるはずである。
【図面の簡単な説明】
【００９８】
【図１】一般的なプラズマディスプレイ装置において階調を表現する方法を示す図である。
【図２】一般的なプラズマディスプレイ装置の電極配置を示す図である。
【図３】一般的なプラズマディスプレイ装置の駆動波形を示す図である。
【図４Ａ】図３の駆動波形による放電セル内の壁電荷分布を示す図である。
【図４Ｂ】図３の駆動波形による放電セル内の壁電荷分布を示す図である。
【図４Ｃ】図３の駆動波形による放電セル内の壁電荷分布を示す図である。
【図４Ｄ】図３の駆動波形による放電セル内の壁電荷分布を示す図である。
【図４Ｅ】図３の駆動波形による放電セル内の壁電荷分布を示す図である。
【図５】従来のプラズマディスプレイ装置において放電セル内のギャップ電圧の変化を示す図である。
【図６】本発明に係るプラズマディスプレイ装置の駆動波形を示す図である。
【図７Ａ】本発明のアドレス期間間サステイン電極駆動波形を示す図である。
【図７Ｂ】本発明のアドレス期間間サステイン電極駆動波形を示す図である。
【図７Ｃ】本発明のアドレス期間間サステイン電極駆動波形を示す図である。
【図８Ａ】図６の駆動波形による放電セル内の壁電荷分布を示す図である。
【図８Ｂ】図６の駆動波形による放電セル内の壁電荷分布を示す図である。
【図８Ｃ】図６の駆動波形による放電セル内の壁電荷分布を示す図である。
【図８Ｄ】図６の駆動波形による放電セル内の壁電荷分布を示す図である。
【図９】本発明のプラズマディスプレイ装置においてリセット期間とアドレス期間間の移行期間を示す図である。
【図１０】従来のプラズマディスプレイ装置においてリセット期間とアドレス期間間の移行期間を示す図である。
【図１１】図６の駆動波形によりセットアップ期間前に形成される放電セル内の壁電荷分布とギャップ電圧を示す図である。
【図１２】本発明のプラズマディスプレイ装置において放電セル内のギャップ電圧の変化を示す図である。
【図１３】従来の駆動波形による消去期間とリセット期間間、サステイン電極上の壁電荷極性変化を示す図である。
【図１４】従来の駆動波形によるリセット期間間、サステイン電極上の壁電荷極性変化を示す図である。
【図１５】本発明の実施形態に係るプラズマディスプレイ装置の構成を示すブロック図である。
【図１６】本発明に係るプラズマディスプレイ駆動方法を示す順序図である。
【符号の説明】
【００９９】
１４０    ＰＤＰ
１４２    データ駆動部
１４３    スキャン駆動部
１４４    サステイン駆動部
１４５    駆動電圧発生部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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