(57)【要約】【課題】  更なる高耐圧化が可能な小型の半導体装置及びその製造方法を提供する。【解決手段】  ＭＯＳトランジスタであって、トレンチ４が形成された半導体基板１を備え、半導体基板１は、ドレイン領域であるＮ型不純物層２と、チャネル領域であるＰ型不純物層３と、低不純物濃度の延長ドレイン領域であるＮ型不純物層５と、Ｐ型不純物層６と、高不純物濃度のソース領域であるＮ型拡散層１１ａと、高不純物濃度のドレイン領域であるＮ型拡散層１１ｂとを有し、Ｎ型不純物層５は、トレンチ４を取り囲むように、トレンチ４の内壁に形成され、Ｐ型不純物層６は、トレンチ４を取り囲み、かつＮ型不純物層５により取り囲まれるように、トレンチ４の内壁に形成される。【選択図】        図１
2006269755.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタであって、
トレンチが形成された半導体基板と、
前記トレンチ内部に形成された誘電体膜とを備え、
前記半導体基板は、前記トレンチを挟み込むように前記半導体基板の表面に形成された第１導電型のソースコンタクト領域及びドレインコンタクト領域と、前記トレンチを取り囲むように前記トレンチの内壁に形成された第１導電型と反対極性の第２導電型の不純物領域と、前記ドレインコンタクト領域よりも小さい不純物濃度を有し、前記不純物領域及び前記トレンチを取り囲むように前記トレンチの内壁に形成された第１導電型の延長ドレイン領域とを有する
ことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、前記誘電体膜の内部に形成された導電膜を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチの深さは、２０μｍ以上である
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記誘電体膜は、酸化膜である
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記酸化膜は不純物を含む
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
ＭＯＳトランジスタの製造方法であって、
半導体基板上にパターン化した膜を形成し、前記パターン化した膜をマスクとして用いて前記半導体基板にトレンチを形成するトレンチ形成工程と、
前記パターン化した膜をマスクとして用い、前記トレンチを取り囲むように前記トレンチの内壁に第１導電型の延長ドレイン領域を形成する延長ドレイン領域形成工程と、
前記パターン化した膜をマスクとして用い、前記トレンチを取り囲み、かつ前記延長ドレイン領域により取り囲まれるように、前記トレンチの内壁に第１導電型と反対極性の第２導電型の不純物領域を形成する不純物領域形成工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記延長ドレイン領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第１導電型の不純物を含む第１誘電体膜を形成する第１誘電体膜形成工程と、
第１の熱処理により前記第１誘電体膜が含む不純物を拡散させて延長ドレイン領域を形成する第１拡散工程と、
前記パターン化した膜を残しつつ、前記第１誘電体膜を除去する第１除去工程とを含み、
前記不純物領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第２導電型の不純物を含む第２誘電体膜を形成する第２誘電体膜形成工程と、
第２の熱処理により前記第２誘電体膜が含む不純物を拡散させて第２導電型の不純物領域を形成する第２拡散工程と、
前記パターン化した膜及び前記第２誘電体膜を同時に除去する第２除去工程とを含む
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記延長ドレイン領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第１導電型の不純物を含む第１誘電体膜を形成する第１誘電体膜形成工程と、
第１の熱処理により前記第１誘電体膜が含む不純物を拡散させて第１導電型の延長ドレイン領域を形成する第１拡散工程と、
前記パターン化した膜を残しつつ、前記第１誘電体膜を除去する第１除去工程とを含み、
前記不純物領域形成工程は、
前記パターン化した膜上及び前記トレンチの内部に、第２導電型の不純物を含む第２誘電体膜を形成する第２誘電体膜形成工程と、
第２の熱処理により前記第２誘電体膜が含む不純物を拡散させて第２導電型の不純物領域を形成する第２拡散工程と、
前記第２誘電体膜を前記トレンチ内部に残しながら前記パターン化した膜を選択的に除去する第２除去とを含む
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置の製造方法は、さらに、前記半導体基板上に酸化膜を形成する酸化膜形成工程を含み、
前記酸化膜形成工程における前記酸化膜を形成するための熱処理は、前記第２拡散工程における前記第２の熱処理と同時に行われる
ことを特徴する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置の製造方法は、さらに、前記半導体基板にチャネル領域を形成するチャネル領域形成工程を含み、
前記チャネル領域形成工程における前記チャネル領域を形成するための熱処理は、前記第２拡散工程における前記第２の熱処理と同時に行われる
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記延長ドレイン領域形成工程は、
前記パターン化した膜をマスクとして用いたイオン注入により第１導電型の不純物をドープする第１ドープ工程と、
第１の熱処理により前記ドープされた不純物を拡散させて第１導電型の延長ドレイン領域を形成する第３拡散工程とを含み、
前記不純物領域形成工程は、
前記パターン化した膜をマスクとして用いたイオン注入により第２導電型の不純物をドープする第２ドープ工程と、
第２の熱処理により前記ドープされた不純物を拡散させて第２導電型の不純物領域を形成する第４拡散工程と含む
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＩＣの実現に適した横型高耐圧ＭＯＳトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ回路との混載が容易な半導体装置としては、横型の高耐圧ＭＯＳトランジスタが挙げられる。さらに、その横型の高耐圧ＭＯＳトランジスタの耐圧を上げる為に、低不純物濃度の延長ドレイン領域を形成した横型の高耐圧ＭＯＳトランジスタが提案されている。
【０００３】
以下、特許文献１を参照しながら、低不純物濃度の延長ドレイン領域を形成した横型の高耐圧ＭＯＳトランジスタについて説明する。図２２は、特許文献１に記載の高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【０００４】
図２２に示すように、このトランジスタは、Ｐ型ウェル層１０１と、Ｐ型ウェル層１０１に形成されたＮ型の低濃度拡散層からなる延長ドレイン領域１０２と、Ｐ型ボディー層１０３と、ＳｉＯ2膜１０４と、ゲート酸化膜１０５と、ゲート電極１０６と、ソース・ドレインの高濃度Ｎ型拡散層１０７と、層間絶縁膜１０８と、ソース電極１１０ａと、ドレイン電極１１０ｂと、Ｎ型基板１１１と、Ｐ型ボディーコンタクト層１１２と、Ｐ型層１１４とを有している。
【０００５】
このトランジスタでは、ドレイン電極１１０ｂに高電圧が印可された場合に、延長ドレイン領域１０２とＰ型ウェル層１０１との接合により延長ドレイン領域１０２内が空乏化するので、高耐圧を得ることができる。
【特許文献１】特開平９−１３９４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示されたデバイス構造では、延長ドレイン領域の長さ（図２２における長さＡ）にドレイン耐圧が依存する。その結果、高い耐圧を得る為には、長い延長ドレイン領域が必要となり、ソース・ドレイン間の距離を長くする必要が生じるので、パワートランジスタの面積を大きくしなければならない。すなわち、従来の横型の高耐圧ＭＯＳトランジスタは、更なる高耐圧化が困難であるという課題を有している。
【０００７】
そこで、本発明は、かかる問題点に鑑み、更なる高耐圧化が可能な小型の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置は、ＭＯＳトランジスタであって、トレンチが形成された半導体基板と、前記トレンチ内部に形成された誘電体膜とを備え、前記半導体基板は、前記トレンチを挟み込むように前記半導体基板の表面に形成された第１導電型のソースコンタクト領域及びドレインコンタクト領域と、前記トレンチを取り囲むように前記トレンチの内壁に形成された第１導電型と反対極性の第２導電型の不純物領域と、前記ドレインコンタクト領域よりも小さい不純物濃度を有し、前記不純物領域及び前記トレンチを取り囲むように前記トレンチの内壁に形成された第１導電型の延長ドレイン領域とを有することを特徴とするものである。
【０００９】
ここで、前記トレンチの深さは、２０μｍ以上であってもよいし、前記誘電体膜は、酸化膜であってもよいし、前記酸化膜は不純物を含んでもよい。
【００１０】
これによって、トレンチの内壁に低不純物濃度の延長ドレイン領域を形成することで、トランジスタの面積を大きくすることなく、延長ドレイン領域を長くすることができるので、更なる高耐圧化が可能な小型の半導体装置を実現することができる。また、延長ドレイン領域内に延長ドレイン領域と反対の導電型の拡散層を形成することができ、延長ドレイン領域の抵抗を下がることができるので、オン抵抗を低減することができる。
【００１１】
また、前記半導体装置は、さらに、前記誘電体膜の内部に形成された導電膜を備えてもよい。
【００１２】
これによって、耐圧を維持しつつ、ドレイン電圧によってトレンチを挟んで対向する延長ドレイン領域が電気的に干渉するのを抑えることができる。
【００１３】
また、本発明は、ＭＯＳトランジスタの製造方法であって、半導体基板上にパターン化した膜を形成し、前記パターン化した膜をマスクとして用いて前記半導体基板にトレンチを形成するトレンチ形成工程と、前記パターン化した膜をマスクとして用い、前記トレンチを取り囲むように前記トレンチの内壁に第１導電型の延長ドレイン領域を形成する延長ドレイン領域形成工程と、前記パターン化した膜をマスクとして用い、前記トレンチを取り囲み、かつ前記延長ドレイン領域により取り囲まれるように、前記トレンチの内壁に第１導電型と反対極性の第２導電型の不純物領域を形成する不純物領域形成工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。ここで、前記延長ドレイン領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第１導電型の不純物を含む第１誘電体膜を形成する第１誘電体膜形成工程と、第１の熱処理により前記第１誘電体膜が含む不純物を拡散させて延長ドレイン領域を形成する第１拡散工程と、前記パターン化した膜を残しつつ、前記第１誘電体膜を除去する第１除去工程とを含み、前記不純物領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第２導電型の不純物を含む第２誘電体膜を形成する第２誘電体膜形成工程と、第２の熱処理により前記第２誘電体膜が含む不純物を拡散させて第２導電型の不純物領域を形成する第２拡散工程と、前記パターン化した膜及び前記第２誘電体膜を同時に除去する第２除去工程とを含んでもよい。
【００１４】
これによって、１つのマスクを用いてトレンチ、延長ドレイン領域及び延長ドレイン領域と反対の導電型の拡散層を形成する。したがって、マスク形成工程を削減することができるので、製造コストを削減することができる。
【００１５】
また、前記延長ドレイン領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第１導電型の不純物を含む第１誘電体膜を形成する第１誘電体膜形成工程と、第１の熱処理により前記第１誘電体膜が含む不純物を拡散させて第１導電型の延長ドレイン領域を形成する第１拡散工程と、前記パターン化した膜を残しつつ、前記第１誘電体膜を除去する第１除去工程とを含み、前記不純物領域形成工程は、前記パターン化した膜上及び前記トレンチの内部に、第２導電型の不純物を含む第２誘電体膜を形成する第２誘電体膜形成工程と、第２の熱処理により前記第２誘電体膜が含む不純物を拡散させて第２導電型の不純物領域を形成する第２拡散工程と、前記第２誘電体膜を前記トレンチ内部に残しながら前記パターン化した膜を選択的に除去する第２除去とを含んでもよいし、前記半導体装置の製造方法は、さらに、前記半導体基板上に酸化膜を形成する酸化膜形成工程を含み、前記酸化膜形成工程における前記酸化膜を形成するための熱処理は、前記第２拡散工程における前記第２の熱処理と同時に行われてもよいし、前記半導体装置の製造方法は、さらに、前記半導体基板にチャネル領域を形成するチャネル領域形成工程を含み、前記チャネル領域形成工程における前記チャネル領域を形成するための熱処理は、前記第２拡散工程における前記第２の熱処理と同時に行われてもよい。
【００１６】
これによって、第２誘電体膜を除去する工程及び不純物を拡散させるための熱処理工程を削除することができるので、製造コストを更に削減することができる。また、他の不純物注入領域の再拡散抑止およびプロセスの低温化を実現することができる。
【００１７】
また、前記延長ドレイン領域形成工程は、前記パターン化した膜をマスクとして用いたイオン注入により第１導電型の不純物をドープする第１ドープ工程と、第１の熱処理により前記ドープされた不純物を拡散させて第１導電型の延長ドレイン領域を形成する第３拡散工程とを含み、前記不純物領域形成工程は、前記パターン化した膜をマスクとして用いたイオン注入により第２導電型の不純物をドープする第２ドープ工程と、第２の熱処理により前記ドープされた不純物を拡散させて第２導電型の不純物領域を形成する第４拡散工程と含んでもよい。
【００１８】
これによって、トレンチ内に不純物を含有する誘電体膜を形成して基板内に不純物領域を形成する方法と比較して、トレンチ内の誘電体膜を除去する工程が削減されるので、製造コストを更に削減することができる。
【発明の効果】
【００１９】
本発明の半導体装置は、ドレイン耐圧を低下させることなくドレイン・ゲート間の間隔を大幅に縮めることができる。よって、更なる高耐圧化が可能な小型の横型の高耐圧ＭＯＳトランジスタを実現することができる。
【００２０】
また、本発明の半導体装置の製造方法は、マスク形成工程及び熱処理工程を削減することができるので、製造コストを削減することができる。
【００２１】
また、本発明の半導体装置の製造方法は、不純物注入領域の再拡散を抑え、さらに熱処理回数の低減とプロセスの低温化とを実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態における半導体装置について図面を参照しながら説明する。
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る横型の高耐圧ＭＯＳトランジスタおよびその製造方法について、図面を参照にしながら説明する。
【００２４】
図１は本発明の第１の実施形態に係る横型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。なお、図１において、Ｙ方向は深さ方向を示し、Ｘ方向は幅方向を示している。
【００２５】
このトランジスタは、低不純物濃度の延長ドレイン領域、及びその内部に形成された延長ドレイン領域と反対の導電型の拡散層を有する横型ＭＯＳ構造のパワートランジスタであって、１×１０14ｃｍ-3程度の不純物濃度のＰ型シリコン基板１と、シリコン基板１の表面上に形成され、素子間絶縁膜となる０．３〜０．８μｍ程度の厚さのシリコン酸化膜８と、ゲート誘電体膜であるシリコン酸化膜９と、ゲート電極であるポリシリコン膜１０と、ポリシリコン膜１０上方に位置し、ゲート電極とソース・ドレインに繋がるソース、ドレイン配線を分離する層間絶縁膜としてのシリコン酸化膜及びＢＰＳＧ膜の積層膜１２と、ソース、ドレイン配線としてのアルミ合金膜１４とを備える。
【００２６】
シリコン基板１中には、ドレイン領域であるＮ型不純物層２と、チャネル領域であるＰ型不純物層３と、ドレインコンタクト領域よりも低不純物濃度の延長ドレイン領域であるＮ型不純物層５と、Ｐ型不純物層６と、高不純物濃度のソースコンタクト領域であるＮ型拡散層１１ａと、高不純物濃度のドレインコンタクト領域であるＮ型拡散層１１ｂとが形成されている。
【００２７】
シリコン基板１には、トレンチ４が形成されている。トレンチ４のシリコン基板１表面における幅は３．０〜５．０μｍであり、トレンチ４の深さは２０μｍ以上、例えば２０〜３０μｍ程度である。このトレンチ４内部には誘電体膜としてのシリコン酸化膜７が埋め込まれている。なお、シリコン酸化膜７としては、不純物を含まないノンドープの酸化膜または不純物を含むドープドオキサイドが用いられる。
【００２８】
積層膜１２には、コンタクトホールホール１３が形成されており、アルミ合金膜１４は、このコンタクトホールホール１３を介して、ソース、ドレイン領域と接続されている。
【００２９】
ここで、Ｎ型不純物層５は、トレンチを完全に取り囲むようにトレンチ４の内壁に位置し、１×１０16ｃｍ-3〜５×１０16ｃｍ-3程度の不純物濃度と、６．０μｍ程度の厚さとを有する。Ｎ型不純物層２は、このＮ型不純物層５の側方に位置し、１×１０16ｃｍ-3〜５×１０16ｃｍ-3程度の不純物濃度と、約６．０μｍ程度の厚さとを有する。Ｐ型不純物層３は、Ｎ型不純物層５のＮ型不純物層２が位置する側方と反対側の側方に位置し、１×１０16ｃｍ-3程度の不純物濃度を有する。Ｐ型不純物層６は、Ｎ型不純物層５により完全に取り囲まれ、かつトレンチを完全に取り囲むようにトレンチ４の内壁に位置し、１×１０16ｃｍ-3〜５×１０16ｃｍ-3程度の不純物濃度と、１μｍ程度の厚さとを有する。Ｎ型拡散層１１ａ、１１ｂは、トレンチ４を挟みこむようにシリコン基板１表面に位置し、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度の不純物濃度を有する。
【００３０】
以上のように本実施形態のトランジスタにおいては、基板内にトレンチが形成され、低不純物濃度の延長ドレイン領域は、そのトレンチ４に沿って形成される。よって、トランジスタの面積を大きくすることなく、延長ドレイン領域を長くすることができるので、更なる高耐圧化が可能な小型の横型の高耐圧ＭＯＳトランジスタを実現することができる。例えば、本実施形態のトランジスタではドレイン電圧７００Ｖを得るには、深さ３０μｍのトレンチ４を用いて、トレンチ４の幅とＮ型不純物層５の拡散長とを合わせて１５μｍの幅で延長ドレイン領域を形成できる。しかし、従来のトランジスタでは同様のドレイン耐圧を得るためには、延長ドレイン領域の幅として約６５μｍが必要となる。したがって、本実施形態のトランジスタは、従来の耐圧が同じトランジスタと比較して微細化される。
【００３１】
また、本実施形態のトランジスタにおいては、延長ドレイン領域内に延長ドレイン領域と反対の導電型の拡散層が形成される。よって、延長ドレイン領域の抵抗が下がるので、パワートランジスタのオン抵抗を低減することができる。
【００３２】
次に、図２から図１４を参照にしながら、本発明の第１の実施形態の横型の高耐圧ＭＯＳトランジスタの製造方法について説明する。図２〜図１４は、同トランジスタの断面図である。なお、図２〜図１４において、Ｙ方向は深さ方向を示し、Ｘ方向は幅方向を示している。
【００３３】
まず、図２に示すように、Ｐ型のシリコン基板１上に、パターン化した第１のシリコン酸化膜４２を形成する。第１のシリコン酸化膜４２の形成は、熱酸化、リソグラフィ、ドライエッチング及びレジスト剥離の処理を順次実行して行なわれる。そして、この第１のシリコン酸化膜４２をマスクにして燐（Ｐ）を２×１０12ｃｍ-2〜６×１０12ｃｍ-2程度のドーズ量で注入する。注入後、第１のシリコン酸化膜４２は除去される。
【００３４】
次に、図３に示すように、シリコン基板１上に、パターン化した第２のシリコン酸化膜４４を形成する。第２のシリコン酸化膜４４の形成は、熱酸化、リソグラフィ、ドライエッチング及びレジスト剥離の処理を順次実行して行なわれる。このとき、第２のシリコン酸化膜４４の膜厚は約１．０μｍであり、第２のシリコン酸化膜４４は、約１０００〜１２００℃程度の水蒸気雰囲気中で約３時間の熱処理を行って形成される。
【００３５】
次に、図４に示すように、第２のシリコン酸化膜４４をマスクとして、シリコン基板１にドライエッチング処理により、幅が３．０〜５．０μｍ程度で深さが２０〜３０μｍ程度のトレンチ４を形成する。
【００３６】
次に、図５に示すように、減圧ＣＶＤ法などによってＰを２．０〜４．０ｗｔ％程度含有する誘電体膜としての第３のシリコン酸化膜４６を、トレンチ４内部と第２のシリコン酸化膜４４上面とに形成する。なお、この第３のシリコン酸化膜４６は後工程で除去されるため、トレンチ４内が第３のシリコン酸化膜４６により完全に埋め込まないように第３のシリコン酸化膜４６を形成する。
【００３７】
次に、図６に示すように、１２００℃程度の窒素雰囲気中で４時間〜８時間程度熱処理を行い、１×１０16ｃｍ-3〜５×１０16ｃｍ-3程度の不純物濃度で４〜６μｍ程度の厚さの延長ドレイン領域およびドレイン領域となるＮ型不純物層５、２を形成する。このとき、第２のシリコン酸化膜４４はＰの拡散を防止するマスクとなるため、トレンチ４に沿った領域のみにＰが拡散され、トレンチ４内壁にのみＮ型不純物層５が形成される。その後、第２のシリコン酸化膜４４を残しながら、第３のシリコン酸化膜４６を除去する。
【００３８】
次に、図７に示すように、減圧ＣＶＤ法によって硼素（Ｂ）を１．０〜２．０ｗｔ％程度含有する誘電体膜としての第４のシリコン酸化膜４９を、トレンチ４内部と第２のシリコン酸化膜４４上面とに形成する。具体的には約７００℃に保持された減圧ＣＶＤ装置の反応室に、Ｓｉ（ＯＣ2Ｈ5）4ガスとＯ2ガス及びＢ（ＣＨ3）3ガスを導入して、反応室内を数１００Ｐａに調圧してＢを１．０〜２．０ｗｔ％程度含有する第４のシリコン酸化膜４９をトレンチ４内と第２のシリコン酸化膜４４上に堆積する。
【００３９】
次に、図８に示すように、シリコン基板１に対して１１００℃程度の窒素雰囲気中で１時間〜２時間程度熱処理を行い、Ｂを含有する第４のシリコン酸化膜４９からシリコン基板１中にＢを拡散させる。これにより、Ｎ型不純物層５の内部に、不純物濃度が１×１０16ｃｍ-3程度であり、厚さが約１．０μｍ程度であるＰ型不純物層６が形成される。このとき、第２のシリコン酸化膜４４はＢの拡散を防止するマスクとなるため、トレンチ４に沿った領域のみにＢが拡散され、トレンチ４表面に露出するようにトレンチ４内壁にのみＰ型不純物層６が形成される。その後、第２のシリコン酸化膜４４および第４のシリコン酸化膜４９を同時に除去する。
【００４０】
次に、図９に示すように、減圧ＣＶＤ法によって、シリコン酸化膜７をトレンチ４内及びシリコン基板１表面上に堆積させ、トレンチ４内部及びシリコン基板１上にシリコン酸化膜７を形成する。そして、エッチング法またはＣＭＰ法により、シリコン基板１表面上のシリコン酸化膜７を除去し、トレンチ４内にのみシリコン酸化膜７が埋め込まれた状態にする。
【００４１】
次に、図１０に示すように、シリコン基板１上に、第６のシリコン酸化膜５２、Ｓｉ3Ｎ4膜５３及びレジストパターン５４を形成する。その後、シリコン基板１に、レジストパターン５４をマスクとして、Ｂイオンを２×１０12ｃｍ-2〜５×１０12ｃｍ-2程度のドーズ量で注入する。
【００４２】
次に、図１１に示すように、レジストパターン５４除去後、保護酸化によりシリコン酸化膜８を形成する。保護酸化後、第６のシリコン酸化膜５２とＳｉ3Ｎ4膜５３とを除去する。このとき、保護酸化の熱処理によりＢが拡散し、Ｐ型不純物層３が形成される。
【００４３】
次に、図１２に示すように、ゲート誘電体膜であるシリコン酸化膜９、ゲート電極であるポリシリコン膜１０を形成する。
【００４４】
次に、図１３に示すように、ポリシリコン膜１０をマスクにして５×１０15ｃｍ-2程度のドーズ量で砒素（Ａｓ）イオンを注入する。さらに、シリコン基板１の上部に層間絶縁膜１２を形成し、９００℃程度の温度で熱処理して層間絶縁膜１２の表面を平坦化する。この熱処理により、１×１０20ｃｍ-3程度の不純物濃度で約０．３〜０．４μｍ程度の厚さの高不純物濃度のソース・ドレイン領域であるＮ型拡散層１１ａ、１１ｂが形成される。
【００４５】
次に、図１４に示すようにリソグラフィ及びエッチング処理により、層間絶縁膜１２にコンタクトホール１３を形成する。さらに、ＡｌＳｉＣｕのようなＡｌを主成分とする合金膜を、コンタクトホール１３がその合金膜により埋め込まれるようにスパッタリング形成した後、リソグラフィ及びエッチング処理を行い、電極、配線としてのアルミ合金膜１４を形成する。
【００４６】
以上の本実施形態におけるトランジスタの製造方法で示す工程を順次実行することにより、内部にＰ型不純物層６を含む低不純物濃度のＮ型延長ドレイン領域であるＮ型不純物層５がトレンチ４に沿って立体的に形成された横型ＭＯＳ構造のパワートランジスタを形成することができる。
【００４７】
以上のように本実施形態のトランジスタの製造方法においては、図６に示すように、第２のシリコン酸化膜４４を残しながら、第３のシリコン酸化膜４６を除去し、Ｐ型不純物層６形成のためのマスクとして第２のシリコン酸化膜４４を繰り返し用いる。すなわち、１つのマスクを用いてＮ型不純物層５及びＰ型不純物層６を形成する。したがって、一回のマスク形成工程を削減することができるので、製造コストを削減することができる。
【００４８】
なお、本実施形態では、図７に示すトレンチ４内部に第４のシリコン酸化膜４９を形成する工程の後、図８に示す熱処理工程を行ってＰ型不純物層６を形成した。しかし、Ｐ型不純物層６形成のための熱処理工程は、図１１に示すシリコン酸化膜８形成のための保護酸化の熱処理工程と同時に行われてもよい。このとき、トレンチ４内部の第４のシリコン酸化膜４９は除去されずにトレンチ４内部に残されるので、図８に示す第４のシリコン酸化膜４９の除去工程および図９に示すトレンチ４内部へのシリコン酸化膜７の形成工程は削除される。これにより、図８に示す熱処理工程及びシリコン酸化膜の除去工程と、図９に示すシリコン酸化膜の形成工程とを削除することができ、製造コストを更に削減することができる。また、他の不純物注入領域の再拡散抑止およびプロセスの低温化を実現することができる。
【００４９】
（第１の実施形態の変形例）
次に、図１５〜図２０を参照にしながら、本発明の第１の実施形態に係る横型の高耐圧ＭＯＳトランジスタの製造方法の変形例について説明する。図１５〜図２０は、同トランジスタの断面図である。なお、図１５〜図２０において、Ｙ方向は深さ方向を示し、Ｘ方向は幅方向を示している。
【００５０】
まず、シリコン基板１に対してＰ注入、パターン化した第２のシリコン酸化膜４４の形成及びトレンチ４の形成を行う。工程方法および工程条件は第１の実施形態で示した図２から図４までの工程と同一である。
【００５１】
次に、図１５に示すように、トレンチ４の側壁及び底部に対し、イオン注入法により第２のシリコン酸化膜４４をマスクとしてＰイオンを２×１０12ｃｍ-2〜６×１０12ｃｍ-2程度のドーズ量で注入する。注入処理に際しては、このシリコン基板１をＥＣＲ（電子サイクロトロン共鳴）法などにより高密度プラズマを生成する真空装置内に設置し、真空装置内にＰＨ3ガスを導入してプラズマを生成させるとともに基板側にＤＣあるいは高周波バイアスを印加する。具体的には、数ｃｃｍのＰＨ3ガスと希釈ガスとして数１０ｃｃｍのＨｅガスとをドーパンドガスとして真空装置内に導入する。さらに、数Ｐａの圧力下で数１００Ｗの電力を印加して、イオン電流密度が１０ｍＡ／ｃｍ2程度のプラズマを生成させ、基板側に−数１０ＶのＤＣバイアスを印加してシリコン基板１にＰイオンを注入する。上記注入条件により、幅が３．０〜５．０μｍで深さが２０μｍ以上、例えば２０〜３０μｍ程度という高アスペクト比のトレンチ４であってもその内部に均一に制御性よくイオンを注入することができる。また、上記注入条件では、Ｐイオンがシリコン基板１上の第２のシリコン酸化膜４４を通過しないため、トレンチ４の側壁、底部のみにＰイオンが注入される。
【００５２】
次に、図１６に示すように、１２００℃程度の窒素雰囲気中で４時間〜８時間程度熱処理を行い、図１５で示す工程で注入したＰを拡散させ、１×１０16〜５×１０16ｃｍ-3程度の不純物濃度で４．０〜６．０μｍ程度の厚さの延長ドレイン領域およびドレイン領域となるＮ型不純物層５、２を形成する。
【００５３】
次に、図１７に示すように、トレンチ４の側壁及び底部に対し、イオン注入法により第２のシリコン酸化膜４４をマスクとしてＢイオンを２×１０12〜５×１０12ｃｍ-2程度のドーズ量で注入する。注入処理に際しては、このシリコン基板１をＥＣＲ（電子サイクロトロン共鳴）法などにより高密度プラズマを生成する真空装置内に設置し、真空装置内にＢ2Ｈ6ガスを導入してプラズマを生成させるとともに基板側にＤＣあるいは高周波バイアスを印加する。具体的には、数ｃｃｍのＢ2Ｈ6ガスと希釈ガスとして数１０ｃｃｍのＨｅガスとをトードーパンドガスとして真空装置内に導入する。さらに、数Ｐａの圧力下で数１００Ｗの電力を印加して、イオン電流密度が１０ｍＡ／ｃｍ2程度のプラズマを生成させ、基板側に−数１０ＶのＤＣバイアスを印加してシリコン基板１にＢイオンを注入する。上記注入条件では、Ｂイオンがシリコン基板１上の第２のシリコン酸化膜４４を通過しないため、第２のシリコン酸化膜４４がマスクの機能を果し、トレンチ４の側壁及び底部のみにＢイオンが注入される。
【００５４】
次に、図１８に示すように、シリコン基板１表面上及びトレンチ４内部にシリコン酸化膜７を堆積させる。具体的な形成方法としては、減圧ＣＶＤ法により、８５０℃程度の温度でＳｉＨ4とＮ2Ｏとを反応させる。その後、エッチング処理またはＣＭＰ法によりシリコン酸化膜７を選択的に除去して、トレンチ４内部にシリコン酸化膜７を形成する。
【００５５】
次に、図１９に示すように、シリコン基板１上に、シリコン酸化膜５２、Ｓｉ3Ｎ4膜５３及びレジストパターン５４を形成する。その後、シリコン基板１に、レジストパターン５４をマスクとして、Ｂイオンを２×１０12ｃｍ-2〜５×１０12ｃｍ-2程度のドーズ量で注入する。
【００５６】
次に、図２０に示すように、レジストパターン５４除去後、保護酸化によりシリコン酸化膜８を形成する。このとき、保護酸化の熱処理により、図１７及び図１９で示す工程で注入したＢが拡散され、トレンチに沿ったＮ型不純物層５内部には１×１０16ｃｍ-3程度の不純物濃度で約１．０μｍ程度の厚さのＰ型不純物層６が形成され、シリコン基板１表面には同じく１×１０16ｃｍ-3程度の不純物濃度で約１．０μｍ程度の厚さのＰ型不純物層３が形成される。保護酸化後、第６のシリコン酸化膜５２とＳｉ3Ｎ４膜５３とを除去する。
【００５７】
次に、第１の実施形態で示した図１２から図１４までの工程を順次行って、シリコン酸化膜９、ポリシリコン膜１０、Ｎ型拡散層１１ａ、１１ｂ、層間絶縁膜１２及びアルミ合金膜１４を形成する。
【００５８】
以上の本変形例におけるトランジスタの製造方法で示す工程を順次実行することにより、内部にＰ型不純物層６を含む低不純物濃度のＮ型延長ドレイン領域であるＮ型不純物層５がトレンチ４に沿って立体的に形成された横型ＭＯＳ構造のパワートランジスタを形成することができる。
【００５９】
以上のように本変形例では、図１５及び図１７に示すように、Ｎ型不純物層５及びＰ型不純物層６形成のための、シリコン基板１におけるトレンチ４に沿った部分への不純物導入を、ドーパンドガスを用いて行う。そして、この場合には、Ｐ型不純物層６、Ｎ型延長ドレイン領域であるＮ型不純物層５の形成に同一マスクを用いる。すなわち、１つのマスクを用いてＮ型不純物層５及びＰ型不純物層６を形成する。したがって、一回のマスク形成工程を削減することができるので、製造コストを削減することができる。また、ドープドオキサイドを除去する工程を削減することができるので、第１の実施形態の製造方法よりも工程数を削減でき、製造コストを更に削減することができる。
【００６０】
また、本変形例では、Ｐ型不純物層６及びＰ型不純物層３形成のための不純物拡散処理と、シリコン酸化膜８形成のための保護酸化とを、同一の熱処理で行う。よって、他の不純物注入領域の再拡散抑止、熱処理回数の低減およびプロセスの低温化を実現することができる。
【００６１】
なお、本変形例では、ドーパンドガスを用いてＮ型延長ドレイン領域であるＮ型不純物層５を形成した。しかし、Ｎ型不純物層５は、第１の実施形態と同様にドープドオキサイドを用いて形成されても良い。
【００６２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る横型の高耐圧ＭＯＳトランジスタについて、図面を参照にしながら説明する。
【００６３】
図２１は本発明の第２の実施形態に係る横型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。なお、図２１において、Ｙ方向は深さ方向を示し、Ｘ方向は幅方向を示している。
【００６４】
本実施形態のトランジスタは、ゲート電極であるポリシリコン膜３０が、ゲート絶縁膜９上に形成され、且つトレンチ４内を充填するようにトレンチ４内部に形成されているという点で第１の実施の形態のトランジスタとは異なる。この場合には、耐圧を維持しつつ、ドレイン電圧によってトレンチ４を挟んで対向するＮ型不純物層５が電気的に干渉するのが抑えられる。
【００６５】
このトランジスタは、Ｐ型シリコン基板１と、素子間絶縁膜となるシリコン酸化膜８と、ゲート誘電体膜であるシリコン酸化膜９と、ゲート電極であるポリシリコン膜３０と、層間絶縁膜としての積層膜１２と、ソース、ドレイン配線としてのアルミ合金膜１４とを備える。
【００６６】
シリコン基板１中には、ドレイン領域であるＮ型不純物層２と、チャネル領域であるＰ型不純物層３と、延長ドレイン領域であるＮ型不純物層５と、Ｐ型不純物層６と、ソースコンタクト領域であるＮ型拡散層１１ａと、ドレインコンタクト領域であるＮ型拡散層１１ｂとが形成されている。
【００６７】
シリコン基板１には、トレンチ４が形成されている。このトレンチ４内部には誘電体膜としてのシリコン酸化膜２７が埋め込まれ、トレンチ４内部のシリコン酸化膜２７の内部には導電膜としてのポリシリコン膜３０が埋め込まれている。なお、シリコン酸化膜２７としては、不純物を含まないノンドープの酸化膜または不純物を含むドープドオキサイドが用いられる。
【００６８】
積層膜１２には、コンタクトホールホール１３が形成されており、アルミ合金膜１４は、このコンタクトホールホール１３を介して、ソース、ドレイン領域と接続されている。
【００６９】
以上のように本実施形態のトランジスタによれば、第１の実施形態のトランジスタと同様の理由により、更なる高耐圧化が可能な小型の横型の高耐圧ＭＯＳトランジスタを実現することができる。また、パワートランジスタのオン抵抗を低減することができる。
【００７０】
なお、本実施形態のトランジスタにおいて、トレンチ４内に位置するポリシリコン膜３０は、シリコン酸化膜９上方に位置し、ゲート電極として機能するポリシリコン膜３０とつながっているとした。しかし、トレンチ４内に位置するポリシリコン膜３０とゲート電極として機能するポリシリコン膜３０とは分離され、それぞれ個別に接地されていてもよい。この場合には、トレンチ４内に位置するポリシリコン膜３０の電位をドレイン電位から独立させることができる。
【００７１】
以上、本発明に係る横型の高耐圧ＭＯＳトランジスタについて実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。
【００７２】
例えば、上記実施の形態では、横型の高耐圧ＭＯＳトランジスタをＮチャネルＭＯＳトランジスタとして記載したが、全ての導電型を反対導電型にしてＰチャネルＭＯＳトランジスタとしてもよく、同様の効果が得られる。
【産業上の利用可能性】
【００７３】
本発明の半導体装置及びその製造方法は、低オン抵抗のパワー素子として有用であり、とりわけパワー素子と制御回路等のＭＯＳデバイスを混載したＩＣ用のパワー素子として有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る横型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【図２】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図３】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図４】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図５】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図６】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図７】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図８】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図９】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図１０】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図１１】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図１２】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図１３】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図１４】同実施の形態のトランジスタの製造方法を説明するための断面図である。
【図１５】同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。
【図１６】同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。
【図１７】同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。
【図１８】同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。
【図１９】同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。
【図２０】同実施の形態のトランジスタの製造方法の変形例を説明するための断面図である。
【図２１】本発明の第２の実施形態に係る横型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【図２２】従来の横型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【符号の説明】
【００７５】
１    シリコン基板
２、５    Ｎ型不純物層
３、６    Ｐ型不純物層
４    トレンチ
７、８、９、２７    シリコン酸化膜
１０、３０    ポリシリコン膜
１１ａ、１１ｂ    Ｎ型拡散層
１２    積層膜
１３    コンタクトホールホール
１４    アルミ合金膜
４２    第１のシリコン酸化膜
４４    第２のシリコン酸化膜
４６    第３のシリコン酸化膜
４９    第４のシリコン酸化膜
５２    第６のシリコン酸化膜
５３    Ｓｉ3Ｎ4膜
５４    レジストパターン
１０１    Ｐ型ウェル層
１０２    延長ドレイン領域
１０３    Ｐ型ボディー層
１０４    ＳｉＯ2膜
１０５    ゲート酸化膜
１０６    ゲート電極
１０７    高濃度Ｎ型拡散層
１０８    層間絶縁膜
１１０ａ    ソース電極
１１０ｂ    ドレイン電極
１１１    Ｎ型基板
１１２    Ｐ型ボディーコンタクト層
１１４    Ｐ型層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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