(57)【要約】【課題】  連続する複数番地からデータを連続的に読み出す場合に、読み出し途中でのＷＡＩＴ信号の発生を回避可能で、冗長なメモリセル領域が抑制されエリアペナルティの少ない半導体記憶装置を提供する。【解決手段】  アドレス空間の一部のアドレス空間に対応する第１番地群に対して、前記第１番地群の各番地に設けられたメモリセル数が、前記第１番地群以外のアドレス空間に対応する第２番地群の各番地に設けられたメモリセル数の２倍とする。前記第１番地群の各番地に設けられたメモリセルの一方の半数と、前記第２番地群の各番地に設けられたメモリセルは、互いに独立してアクセス可能に構成する。前記第１番地群の各番地に設けられたメモリセルの半数に記憶されるデータと残り半数に記憶されるデータが同じとなるようにデータの書き込みを行う。【選択図】  図６
2006012351.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのアドレス入力によって規定されるアドレス空間の各番地に１または複数のメモリセルを各別に対応させて配置してメモリセルアレイを構成し、連続する複数番地のメモリセルに記憶されているデータを番地毎に順次連続して読み出し可能に構成された半導体記憶装置であって、
前記アドレス空間の一部のアドレス空間に対応する第１番地群に対して、前記第１番地群の各番地に設けられたメモリセル数が、前記第１番地群以外のアドレス空間に対応する第２番地群の各番地に設けられたメモリセル数の２倍であり、
前記第１番地群の各番地に設けられたメモリセルの半数に記憶されるデータと残り半数に記憶されるデータが同じであり、
前記第１番地群の各番地に設けられたメモリセルの一方の半数と、前記第２番地群の各番地に設けられたメモリセルは、互いに独立してアクセス可能に構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１番地群の各番地に設けられたメモリセルの半数と、前記第２番地群の各番地に設けられたメモリセルを統合して、前記アドレス空間の全番地に対応するメインメモリセルアレイを構成し、
前記第１番地群の各番地に設けられたメモリセルの他の半数を統合して、前記アドレス空間の前記第１番地群に対応するサブメモリセルアレイを構成し、
前記メインメモリセルアレイから読み出した連続する複数番地のデータを一時的に格納するメインバッファと、前記サブメモリセルアレイから読み出した連続する複数番地のデータを一時的に格納するサブバッファを備えていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メインバッファに格納されたデータと前記サブバッファに格納されたデータの何れか一方を選択的に出力可能に構成され、
前記メインバッファと前記サブバッファの何れか一方に格納されたデータの出力から他方に格納されたデータの出力に連続して切り替わることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記アドレス空間が、夫々が一定数の連続する番地で構成された複数のブロックに区分され、
前記第１番地群が、前記各ブロックの先頭から一定数の番地の集合であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記アドレス空間が、夫々が一定数の連続する番地で構成された複数のブロックに区分され、
前記第１番地群が、前記各ブロックの先頭から一定数の番地の集合であり、
前記各ブロックにおける前記第１番地群の番地の数が、前記メインメモリセルアレイの１つのブロックの最終番地のデータ出力に連続して、前記サブバッファから当該番地数分のデータを出力している期間内に、前記１つのブロックの最終番地のデータ出力開始と同時に開始した次のブロックから前記メインバッファへのデータ転送が完了可能な数に設定されていることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項６】
前記ブロックの２つに跨って連続する複数番地のデータを順次連続して読み出す場合に、
前記メインメモリセルアレイの１番目の前記ブロックから前記メインバッファへのデータ転送を開始し、
前記サブメモリセルアレイの２番目の前記ブロックの該当番地から前記サブバッファへのデータ転送を、遅くとも読み出しデータの番地が２番目の前記ブロックの先頭番地に移行するまでに完了するように開始し、
読み出しデータの番地が１番目の前記ブロックの最終番地に移行すると、前記メインメモリセルアレイの２番目の前記ブロックから前記メインバッファへのデータ転送を開始し、
読み出しデータの番地が２番目の前記ブロックの先頭番地に移行すると、データの出力を前記メインバッファから前記サブバッファに切り替えることを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、更に詳しくは、シンクロナスバースト読み出し機能やページモード読み出し機能等の連続する複数番地のメモリセルに記憶されているデータを番地毎に順次連続して高速に読み出す機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来のシンクロナスバースト読み出し機能付き半導体記憶装置のタイミングチャートを図１に示す。図１のタイミングチャートでは、レイテンシ３（コマンド入力から３クロック後にデータが出力される）の場合を想定している。本例では、第２クロックで有効アドレスをラッチし、３クロック後の第５クロックから連続しデータを読み出している。シンクロナスバースト読み出し機能を用いることによって、第２データ以降は、連続して高速で出力される。そのため、システムのパフォーマンスの向上に貢献する。
【０００３】
以下、シンクロナスバースト読み出し動作について、図２〜図５を参照して説明する。図２に、従来のシンクロナスバースト読み出し機能付き半導体記憶装置におけるデータ読み出し系統の簡略的な回路構成とメモリセルアレイのブロック構成を示す。図３〜図５は、従来のシンクロナスバースト機能付き半導体記憶装置の２つのブロックに跨るシンクロナスバースト読み出し時の内部動作を示している。ここで、説明の簡単のため、アドレス空間は、番地００〜１Ｆ（各番地は１６進表記）で構成され、番地００〜０７がブロック０、番地０８〜０Ｆがブロック１、番地１０〜１７がブロック２、番地１８〜１Ｆがブロック３を構成している場合を想定する。そして、各番地に１または複数のメモリセルが割り当てられ、メモリセルアレイ１００が構成されている。また、各ブロックの先頭番地Ａｄｄ０から最終番地Ａｄｄ７までの８つの番地に各別に対応するバッファ１０１が設けられている。
【０００４】
図３に示すように、有効アドレス「０５」が入力して、番地「０５」を含むブロック０をアクセスする。アクセスが完了し、ブロック０のデータをバッファに転送して格納し、バッファに格納されたデータを番地「０５」から順次出力する。ブロック０のデータをバッファに格納した後は、次のブロックであるブロック１のアクセスを開始する。これを繰り返すことによって、異なるブロックを跨いでも連続アクセスが可能となる。これによって、システムのパフォーマンスを向上させることができる。図３の例では、ブロック０内の最後の３つの番地を連続でアクセスした後に、ブロック１のデータを読み出す。ブロック１のアクセスが開始してから、ブロック１のデータを出力するまでに３クロック分のアクセスタイムが必要であるが、この３クロック分のアクセスタイム期間中に前のブロックであるブロック０のデータがバッファから出力されている。この３クロックの次のクロックではブロック１のデータを出力しなければならないが、この時には、ブロック１のデータは、既にバッファに格納済であるため、ブロックを跨いでの連続アクセスが可能となっている。
【０００５】
図４の例では、ブロック０内の最後の２つの番地を連続アクセスし、次のブロックであるブロック１のデータを読み出す。図３の例と同様に、ブロック１のアクセスが開始してから、ブロック１のデータを出力するまでに３クロック分のアクセスタイムが必要である。２クロック目までは既にバッファに転送されたブロック０のデータを出力している。３クロック目はブロック１の第１データである番地「０８」のデータを読み出す必要がある。しかし、このデータを読み出すためには、もう１クロック後でないと、読み出すことはできない。そのため、図４に示すように、ブロック０のデータ出力後の１クロック間（３クロック目）はＷＡＩＴ信号を出力する。その後、番地「０８」のデータの出力準備ができる次のクロック（４クロック目）でデータを出力する。
【０００６】
図５に、図４と同様にＷＡＩＴ信号出力が必要な例を示している。図５の例では、ブロック０の最終番地のみをアクセスし、次のブロックであるブロック１のデータを読み出す。図３、図４の例と同じように、ブロック１のデータを出力するまでに３クロック分のアクセスタイムが必要である。３クロック分の内、１クロック目は既にバッファに転送されたブロック０のデータを出力している。２、３クロック目はブロック１の第１及び第２データである番地「０８」、「０９」のデータを読み出す必要がある。しかし、これらのデータを読み出すためには、もう２クロック後でないと、読み出すことはできない。そのため、図４と同様に、ＷＡＩＴ信号を出力する。図５の場合は、２クロック間（２クロック目と３クロック目）はＷＡＩＴ信号を出力する。その後、番地「０８」のデータの出力準備ができる２クロック後（４クロック目）にデータを出力する。
【０００７】
上述の図４または図５に示す場合のように、第１アクセスが或るブロックの最終番地付近から始まり、直ぐに次のブロックのアクセスが始まる場合は、データ出力を中断してＷＡＩＴ信号を出力する必要が生じ、連続アクセスが不可能になる。図４及び図５に示すように、従来例においては、ブロックを跨いで連続する複数番地にアクセスを行う場合、ＷＡＩＴ信号を出力しなければならない場合が生じる。システムパフォーマンスの向上のために、シンクロナスバースト読み出し等の連続アクセスを実行しているが、ＷＡＩＴ信号を出力することにより、システムのパフォーマンスが低下する。また、システムがＷＡＩＴ信号をモニタする必要があるため、システム側に余分な負担が生じ、システムが複雑化する。
【０００８】
上述するシステムパフォーマンス上の問題は、複数のブロックを跨いで連続する複数番地にアクセスをする際、ＷＡＩＴ信号が発生することに起因する問題である。ＷＡＩＴ信号を発生させること無く、連続してアクセスを続けることができれば、システムのパフォーマンスの低下は起らない。また、ＷＡＩＴ信号が出力されないため、システム側でＷＡＩＴ信号をモニタする必要もなく、システムが複雑化することもない。
【０００９】
複数のブロックを跨いで連続する複数番地にアクセスをする際、ＷＡＩＴ信号の出力の必要ない連続読み出しが可能なように回路構成を工夫した半導体記憶装置が、例えば、下記特許文献１及び２に開示されている。
【００１０】
下記特許文献１に開示されている半導体記憶装置の場合、データ書き込み時に同じ容量で同じ構成の２つのメモリブロックに同じデータを書き込み、データ読み出し時に２つのメモリブロックから交互に読み出しすることで、連続的な高速読み出しを可能にする回路構成となっている。しかしながら、データ書き込み時に常に２倍のメモリ容量を必要とするため、全アドレス空間を書き込む場合には、メモリセルアレイは２倍の容量が必要となり、エリアペナルティが大きく現実的でない。
【００１１】
下記特許文献２に開示されている半導体記憶装置の場合、半導体記憶装置へのデータの書き込みは、複数のメモリセルアレイが同じデータ群を共有するように行われ、データの読み出しは、連続に供給される読み出しアドレスを順番に複数のメモリセルアレイに分配し、各メモリセルアレイからオーバーラップして高速にデータ読み出し可能とする回路構成となっている。しかしながら、全てのメモリアレイを複数個備える構成となっているため、エリアペナルティが極めて大きく、特定の高速読み出しを必要とする用途を除き現実的でない。また、当該従来の半導体記憶装置では、通常の連続アクセスをより高速化することは可能であるが、基本的にＷＡＩＴ信号の出力を回避できる構成とはなっていない。
【特許文献１】特開平０２−９４１９４号公報
【特許文献２】特開平０７−１９２４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記問題点に鑑みてなされたもので、連続する複数番地からデータを連続的に読み出す場合に、読み出し途中でのＷＡＩＴ信号の発生を回避可能で、冗長なメモリセル領域が抑制されエリアペナルティの少ない半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る半導体記憶装置は、前記アドレス空間の一部のアドレス空間に対応する第１番地群に対して、前記第１番地群の各番地に設けられたメモリセル数が、前記第１番地群以外のアドレス空間に対応する第２番地群の各番地に設けられたメモリセル数の２倍であり、前記第１番地群の各番地に設けられたメモリセルの半数に記憶されるデータと残り半数に記憶されるデータが同じであり、前記第１番地群の各番地に設けられたメモリセルの一方の半数と、前記第２番地群の各番地に設けられたメモリセルは、互いに独立してアクセス可能に構成されていることを第１の特徴とする。
【００１４】
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記第１番地群の各番地に設けられたメモリセルの半数と、前記第２番地群の各番地に設けられたメモリセルを統合して、前記アドレス空間の全番地に対応するメインメモリセルアレイを構成し、前記第１番地群の各番地に設けられたメモリセルの他の半数を統合して、前記アドレス空間の前記第１番地群に対応するサブメモリセルアレイを構成し、前記メインメモリセルアレイから読み出した連続する複数番地のデータを一時的に格納するメインバッファと、前記サブメモリセルアレイから読み出した連続する複数番地のデータを一時的に格納するサブバッファを備えていることを第２の特徴とする。
【００１５】
更に、本発明に係る半導体記憶装置は、上記第２の特徴に加えて、前記メインバッファに格納されたデータと前記サブバッファに格納されたデータの何れか一方を選択的に出力可能に構成され、前記メインバッファと前記サブバッファの何れか一方に格納されたデータの出力から他方に格納されたデータの出力に連続して切り替わることを第３の特徴とする。
【００１６】
上記各特徴によれば、連続する複数番地からデータを連続的に読み出す場合に、特定番地のデータの読み出しに要するアクセスタイムが、連続的な読み出し周期に比べて長くなる場合において、当該特定番地から始まる番地群を第１番地群に設定することにより、第２番地群の番地から連続的な読み出しを開始する際に、第２番地群の先頭番地のアクセスと同時に、第１番地群のアクセスを同時に行うことで、第２番地群の番地から第１番地群の番地へ移行して連続的な読み出しを続ける場合に、既に第１番地群の番地のデータへのアクセスが終了しているため、上記アクセスタイムによる遅延が発生せずに、ＷＡＩＴ信号の発生を回避でき、システム側に対して、高速に連続したデータの出力が可能となる。また、連続する複数番地内に上記特定番地が複数含まれる場合においても、２回目の特定番地へのアクセスタイムが、第１番地群の１回目のアクセスで読み出されたデータを出力している間に完了できるように、第１番地群の番地設定を適切に行うことで、同様に、ＷＡＩＴ信号の発生を回避でき、システム側に対して、高速に連続したデータの出力が可能となる。
【００１７】
特に、上記第２、第３の特徴によれば、メインバッファとサブバッファを各別に独立して設けることにより、最初のアクセス時にアクセスタイムを費やして、連続する複数番地の内の第１番地群と第２番地群の番地のデータをメインメモリセルアレイからメインバッファに転送し、同時に、連続する複数番地の内の第１番地群の番地のデータをサブメモリセルアレイからサブバッファに転送した後は、連続的な読み出し周期で、メインバッファまたはサブバッファから連続して高速にデータを逐次出力することができる。ここで、メインバッファとサブバッファからデータを出力している間に、メインバッファとサブバッファに格納されていない後続データのアクセスを予め開始しておくことで、後続データの出力のためにＷＡＩＴ信号を発生することを回避でき、システム側に対して、高速に連続したデータの出力が可能となる。
【００１８】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記アドレス空間が、夫々が一定数の連続する番地で構成された複数のブロックに区分され、前記第１番地群が、前記各ブロックの先頭から一定数の番地の集合であることを第４の特徴とする。
【００１９】
更に、本発明に係る半導体記憶装置は、上記第２または第３の特徴に加えて、前記アドレス空間が、夫々が一定数の連続する番地で構成された複数のブロックに区分され、前記第１番地群が、前記各ブロックの先頭から一定数の番地の集合であり、前記各ブロックにおける前記第１番地群の番地の数が、前記メインメモリセルアレイの１つのブロックの最終番地のデータ出力に連続して、前記サブバッファから当該番地数分のデータを出力している期間内に、前記１つのブロックの最終番地のデータ出力開始と同時に開始した次のブロックから前記メインバッファへのデータ転送が完了可能な数に設定されていることを第５の特徴とする。
【００２０】
更に、本発明に係る半導体記憶装置は、上記第５の特徴に加えて、前記ブロックの２つに跨って連続する複数番地のデータを順次連続して読み出す場合に、前記メインメモリセルアレイの１番目の前記ブロックから前記メインバッファへのデータ転送を開始し、前記サブメモリセルアレイの２番目の前記ブロックの該当番地から前記サブバッファへのデータ転送を、遅くとも読み出しデータの番地が２番目の前記ブロックの先頭番地に移行するまでに完了するように開始し、読み出しデータの番地が１番目の前記ブロックの最終番地に移行すると、前記メインメモリセルアレイの２番目の前記ブロックから前記メインバッファへのデータ転送を開始し、読み出しデータの番地が２番目の前記ブロックの先頭番地に移行すると、データの出力を前記メインバッファから前記サブバッファに切り替えることを第６の特徴とする。
【００２１】
メインメモリセルアレイ及びサブメモリセルアレイを一般的なメモリセルアレイと同様にマトリクス状のアレイ構成とした場合、マトリクス状の行または列方向に連続する番地の一群のメモリセルをブロックとして構成し、当該ブロックに対するアクセスにおいて、アクセス後のブロック内のデータは、高速に読み出し可能に構成することができる。従って、上記第４乃至第６の特徴によれば、メインメモリセルアレイを当該ブロックに分割し、且つ、サブメモリセルアレイも対応する番地を基準にブロック分割し、各ブロックの先頭から一定数の番地を第１番地群の番地に割り当てると、第１番地群の各番地のメモリセルの半数はサブメモリセルアレイを構成し、他の半数が、メインメモリセルアレイの各ブロックの上記先頭から一定数の番地のメモリセルとなる。この結果、複数のブロックを跨いで連続する複数番地にアクセスして、連続的に当該ブロックからデータを読み出す場合においても、各ブロックの第１番地群の番地の個数を当該個数分のデータを連続して読み出す時間内に、前記メインメモリセルアレイの次のブロックへのアクセスが完了するように設定することで、ＷＡＩＴ信号の発生を回避して、システム側に対して高速に連続したデータの出力が可能となる。
【００２２】
以上の本発明に係る半導体記憶装置は、全アドレス空間に対して、第１番地群のメモリセルが重複するメモリセルアレイ構成となっているが、メモリセル容量が大きくなると、当該重複部分のエリアペナルティが小さくなり、僅かなエリアペナルティで、大きな読み出し特性の改善が図れるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の一実施形態を、図面に基づいて説明する。
【００２４】
図６に、本発明装置におけるデータ読み出し系統の簡略的な回路構成とメモリセルアレイのブロック構成の一例を示す。更に、図７及び図８に、本発明装置の２つのブロックに跨る連続する複数番地のデータを連続的に読み出す場合の内部動作を示す。
【００２５】
ここで、説明の簡単のため、アドレス空間は、図１に示した従来例と同様に、番地００〜１Ｆ（各番地は１６進表記）で構成され、番地００〜０７がブロック０、番地０８〜０Ｆがブロック１、番地１０〜１７がブロック２、番地１８〜１Ｆがブロック３を構成している場合を想定する。そして、各番地に１または複数のメモリセルが割り当てられ、メインメモリセルアレイ１０が構成されている。メインメモリセルアレイ１０は、図６に示すように、マトリクス状に構成され、各行にブロック０〜３を割り当てるとすると、図示する各ブロック０〜３の先頭番地Ａｄｄ０から最終番地Ａｄｄ７は列アドレスに対応する。更に、メインメモリセルアレイ１０の列アドレスＡｄｄ０とＡｄｄ１に対応する列アドレスＡｄｄＡとＡｄｄＢの２列×４ブロック構成のサブメモリセルアレイ２０が設けられている。サブメモリセルアレイ２０では、番地００、０１がブロックＡ、番地０８、０９がブロックＢ、番地１０、１１がブロックＣ、番地１８、１９がブロックＤを構成している。ここで、番地００〜１Ｆのアドレス空間における列アドレスＡｄｄ０とＡｄｄ１に対応する番地が第１番地群に該当し、それ以外の列アドレスＡｄｄ２〜７に対応する番地が第２番地群に該当する。また、サブメモリセルアレイ２０の列アドレスＡｄｄＡとＡｄｄＢに対応する番地も第１番地群に該当することになる。
【００２６】
また、メインメモリセルアレイ１０の各ブロック０〜３の先頭番地Ａｄｄ０から最終番地Ａｄｄ７までの８つの番地に各別に対応するメインバッファ１１が設けられ、サブメモリセルアレイ２０の各ブロックＡ〜Ｄの列アドレスＡｄｄＡとＡｄｄＢの２つの番地に各別に対応するサブバッファ２１が設けられている。メインバッファ１１は、メインメモリセルアレイ１０中の１つのブロック内のデータを格納し、サブバッファ２１は、サブメモリセルアレイ２０中の１つのブロック内のデータを格納する。
【００２７】
更に、メインバッファ１１とサブバッファ２１に格納されている各番地（列アドレス）のデータは、選択回路３０によって選択され、連続的に出力される。
【００２８】
以下、本発明装置における、２つのブロックに跨る連続する複数番地のデータを連続的に読み出す場合の内部動作を、図６に示すブロック構成を例に、図７及び図８を参照して具体的に説明する。図７は、ブロック０の番地「０６」から連続アクセスする場合の内部動作を、図８は、ブロック０の番地「０７」から連続アクセスする場合の内部動作を、夫々示している。
【００２９】
図７に示すように、有効アドレス「０６」が入力して、番地「０６」を含むブロック０をアクセスする。アクセスが完了し、ブロック０のデータをメインバッファ１１に転送して格納し、メインバッファ１１に格納された番地「０６」と「０７」のデータを、選択回路３０を介して順次出力する。ここで、新たなブロックへアクセスし、メインバッファ１１にデータ転送するのに３クロック分のアクセスタイムを要するものとする。また、ブロック０をアクセスすると同時に、メインメモリセルアレイ１０から独立して構成されているサブメモリセルアレイ２０のブロックＢをアクセスする。このサブメモリセルアレイ２０のアクセスタイムも３クロック分とする。アクセスが完了し、ブロックＢのデータをサブバッファ２１に転送して格納する。
【００３０】
尚、ブロックＢに記憶されているデータは、ブロック０の後続ブロック１の列アドレスＡｄｄ０とＡｄｄ１に対応する番地「０８」と「０９」に記憶されているデータと同じである。これは、データの記憶時に、メインメモリセルアレイ１０にデータを書き込む際に、列アドレスＡｄｄ０とＡｄｄ１に書き込むデータを、サブメモリセルアレイ２０の対応する列アドレスＡｄｄＡとＡｄｄＢにも書き込むことで実現される。
【００３１】
ブロック０のデータをメインバッファ１１に転送して格納すると、メインメモリセルアレイ１０は、新たなアクセスが可能となるため、次のブロック１のアクセスを開始する。メインバッファ１１に格納された番地「０６」と「０７」のデータを順次出力すると、２クロックしか経過していないので、メインバッファ１１には未だ次のブロック１のデータは転送されていない。従って、ブロック１の番地「０８」のデータを連続して出力することができない。そこで、選択回路３０は、データの読み出しをメインバッファ１１からサブバッファ２１に切り替えて、ブロックＢの番地「０８」の同じデータを読み出す。
【００３２】
番地「０８」のデータを読み出すと、ブロック１のアクセスから３クロック分が経過し、ブロック１のアクセスが完了し、メインバッファ１１にブロック１の番地「０８」〜「０Ｆ」のデータが格納される。従って、選択回路３０は、データの読み出しをサブバッファ２１からメインバッファ１１に切り替えて、ブロック１の番地「０９」以降のデータを順次連続的に出力する。
【００３３】
図７に示すように、選択回路３０が番地「０８」のデータの読み出しに際して、サブバッファ２１に切り替えてサブメモリセルアレイ２０からのデータを出力することで、データが途切れることなく連続して出力され、図４に例示した従来例のように、先頭番地「０６」から３クロック目にＷＡＩＴ信号が出力されるのを回避できる。
【００３４】
尚、上記説明では、メインメモリセルアレイ１０及びサブメモリセルアレイ２０の各ブロックは同時に１つのブロックのみがアクセス可能なものを想定している。これは、ＤＲＡＭ等における一般的なメモリセルアレイ構成を想定した場合、行方向に延伸するブロックを共通のワード線に接続するメモリセルと考え、メインバッファ１１及びサブバッファ２１の各列アドレスに対応する記憶領域をセンスアンプで読み出されたデータを一時的に保持する記憶領域と考えると、センスアンプは複数のワード線に対して共通に利用されるため、同時に１つのブロックしかアクセスできないためである。尚、メインメモリセルアレイ１０とサブメモリセルアレイ２０は、夫々独立して個別のメインバッファ１１及びサブバッファ２１を備えているため、メインメモリセルアレイ１０の１つのブロックをアクセスする同時に、サブメモリセルアレイ２０の１つのブロックをアクセスすることができる。
【００３５】
次に、他の一例として、番地「０７」から連続してブロック０とブロック１のデータの読み出しを連続的に行う場合を説明する。図８に示すように、有効アドレス「０７」が入力して、番地「０７」を含むブロック０をアクセスする。アクセスが完了し、ブロック０のデータをメインバッファ１１に転送して格納し、メインバッファ１１に格納された番地「０７」のデータを、選択回路３０を介して出力する。また、ブロック０をアクセスすると同時に、メインメモリセルアレイ１０から独立して構成されているサブメモリセルアレイ２０のブロックＢをアクセスする。アクセスが完了し、ブロックＢのデータをサブバッファ２１に転送して格納する。尚、ブロックＢに記憶されているデータは、ブロック０の後続ブロック１の列アドレスＡｄｄ０とＡｄｄ１に対応する番地「０８」と「０９」に記憶されているデータと同じである。
【００３６】
ブロック０のデータをメインバッファ１１に転送して格納すると、メインメモリセルアレイ１０は、新たなアクセスが可能となるため、次のブロック１のアクセスを開始する。メインバッファ１１に格納された番地「０７」のデータを出力すると、１クロックしか経過していないので、メインバッファ１１には未だ次のブロック１のデータは転送されていない。従って、ブロック１の番地「０８」及び「０９」のデータを連続して出力することができない。そこで、選択回路３０は、データの読み出しをメインバッファ１１からサブバッファ２１に切り替えて、ブロックＢの番地「０８」と「０９」の同じデータを読み出す。
【００３７】
番地「０８」と「０９」のデータを読み出すと、ブロック１のアクセスから３クロック分が経過し、ブロック１のアクセスが完了し、メインバッファ１１にブロック１の番地「０８」〜「０Ｆ」のデータが格納される。従って、選択回路３０は、データの読み出しをサブバッファ２１からメインバッファ１１に切り替えて、ブロック１の番地「０Ａ」以降のデータを順次連続的に出力する。
【００３８】
図８に示すように、選択回路３０が番地「０８」と「０９」のデータの読み出しに際して、サブバッファ２１に切り替えてサブメモリセルアレイ２０からのデータを出力することで、データが途切れることなく連続して出力され、図５に例示した従来例のように、先頭番地「０７」から２クロック目と３クロック目にＷＡＩＴ信号が出力されるのを回避できる。
【００３９】
上記実施形態において、８列×４ブロック構成のメインメモリセルアレイ１０と、２列×４ブロック構成のサブメモリセルアレイ２０を想定して連続読み出しの説明を行ったが、メインメモリセルアレイ１０とサブメモリセルアレイ２０のアレイ構成は、上記実施形態のものに限定されるものではなく、実際の半導体記憶装置では、メインメモリセルアレイ１０とサブメモリセルアレイ２０の各メモリ容量は、上記実施形態と比較して大容量となる。
【００４０】
また、上記実施形態において、特に明記しなかったが、各番地に占めるメモリセルの個数及びメモリセル単位の記憶容量は、任意に設定できる。例えば、各番地に１ビットの記憶容量のメモリセルが８個、つまり、各番地に８ビット（１バイト）のデータが記憶される場合は、選択回路から連続的に出力されるデータのデータ幅も８ビットとすることができる。また、当該８ビットデータを更にシリアルに１ビットのストリームデータとして出力しても構わない。
【００４１】
また、上記実施形態において、アクセスタイム（レイテンシ）を３クロック分として、サブメモリセルアレイ２０の各ブロックの番地の数を２としたが、アクセスタイムとデータの読み出し周期（クロック周期）との相対関係に応じて、アクセスタイムのクロック数が増加すると、サブメモリセルアレイ２０の各ブロックの番地の数も同様に増加させることにより、連続する複数番地の連続アクセスの先頭番地に関係なく、連続アクセスが可能となる。
【図面の簡単な説明】
【００４２】
【図１】従来のシンクロナスバースト読み出し機能付き半導体記憶装置のタイミングチャート
【図２】従来のシンクロナスバースト読み出し機能付き半導体記憶装置におけるデータ読み出し系統の簡略的な回路構成とメモリセルアレイのブロック構成を示す図
【図３】従来のシンクロナスバースト機能付き半導体記憶装置の２つのブロックに跨るシンクロナスバースト読み出し時の内部動作を説明するタイミングチャート
【図４】従来のシンクロナスバースト機能付き半導体記憶装置の２つのブロックに跨るシンクロナスバースト読み出し時のＷＡＩＴ信号が発生する内部動作を説明するタイミングチャート
【図５】従来のシンクロナスバースト機能付き半導体記憶装置の２つのブロックに跨るシンクロナスバースト読み出し時のＷＡＩＴ信号が発生する内部動作を説明するタイミングチャート
【図６】本発明に係る半導体記憶装置の一実施形態におけるデータ読み出し系統の簡略的な回路構成とメモリセルアレイのブロック構成の一例を示す図
【図７】本発明に係る半導体記憶装置の一実施形態における２つのブロックに跨る連続する複数番地のデータを連続的に読み出す場合の内部動作を説明するタイミングチャート
【図８】本発明に係る半導体記憶装置の一実施形態における２つのブロックに跨る連続する複数番地のデータを連続的に読み出す場合の内部動作を説明するタイミングチャート
【符号の説明】
【００４３】
１０：  メインメモリセルアレイ
１１：  メインバッファ
２０：  サブメモリセルアレイ
２１：  サブバッファ
３０：  選択回路
１００：  メモリセルアレイ
１０１：  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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