(57)【要約】【課題】ＤＲＡＭのメモリセルの微細化を推進する。【解決手段】ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴが形成される活性領域Ｌは、半導体基板の主面のＸ方向に沿って真っ直ぐに延在する島状のパターンで構成されている。メモリセル選択用ＭＩＳＦＥＴのゲート電極７（ワード線ＷＬ）は、半導体基板の主面のＹ方向に沿って同一の幅で延在し、互いに隣接するゲート電極（７）（ワード線ＷＬ）同士の間隔は、前記幅よりも狭い。また、メモリセル選択用ＭＩＳＦＥＴの上部に形成されるビット線ＢＬは、半導体基板の主面のＸ方向に沿って同一の幅で延在し、互いに隣接するビット線ＢＬ同士の間隔は、前記幅よりも広い。【選択図】図３
2006245625.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置であって、前記ビット線は、前記半導体基板の主面の第２方向に沿って同一の幅で直線的に延在し、互いに隣接するビット線同士の間隔は、前記ワード線の幅よりも広く、前記ビット線の幅は、フォトリソグラフィの解像限界で決まる最小寸法以下の寸法で構成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置であって、前記ビット線は、少なくとも一部に金属膜を含んだ導電膜で構成されていることを特徴とする半導体集積回路装置。
【請求項３】
半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置であって、前記メモリセル選択用ＭＩＳＦＥＴが形成された活性領域は、前記半導体基板の主面の第２方向に沿って延在する、周囲が素子分離領域で囲まれた島状のパターンで構成され、前記複数のワード線は、前記半導体基板の主面の第１方向に沿って同一の幅および同一の間隔で延在し、互いに隣接するワード線同士の間隔は、前記ワード線の幅よりも狭く、前記ワード線の上に第１絶縁膜を介在して前記素子分離領域の上部に形成された前記ビット線は、前記半導体基板の主面の第２方向に沿って同一の幅および同一の間隔で延在し、前記活性領域に形成された前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と前記素子分離領域の上部に形成された前記ビット線とを電気的に接続する第１コンタクトホールは、第１方向の径が第２方向の径よりも大きく、その一部が前記素子分離領域上に延在していることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置であって、前記第１コンタクトホールの内部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインと同一導電型の不純物をドープした多結晶シリコン膜が埋め込まれており、前記ビット線と前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方とは、前記ビット線と前記第１絶縁膜との間に介在する第２絶縁膜に形成された第１スルーホールを通じて電気的に接続されており、前記ビット線の幅は、前記第１スルーホールの径よりも小さいことを特徴とする半導体集積回路装置。
【請求項５】
請求項３記載の半導体集積回路装置であって、前記第１コンタクトホールは、第１方向の径が第２方向の径よりも大きく、その一部が前記素子分離領域上に延在している第１領域と、前記第１領域の下部に形成され、第１方向の径と第２方向の径がほぼ等しい第２領域とで構成され、前記第１領域は、前記メモリセル選択用ＭＩＳＦＥＴの上方に形成されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項３記載の半導体集積回路装置であって、前記情報蓄積用容量素子は、第３絶縁膜を介在して前記ビット線の上方に形成され、前記第３絶縁膜に形成された第２スルーホールと、前記第２スルーホールの下部の前記第１絶縁膜に形成され、その内部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインと同一導電型の不純物をドープした多結晶シリコン膜が埋め込まれている第２コンタクトホールとを通じて、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項７】
ソース、ドレインおよびゲート電極を有するメモリセル選択用ＭＩＳＦＥＴと、第１電極、誘電体膜および第２電極を有する情報蓄積用容量素子とが直列に接続されたメモリセルを複数備えた半導体集積回路装置であって、
それぞれが半導体基板の主面上の第１方向に延在し、かつそれぞれの一部が前記メモリセル選択用ＭＩＳＦＥＴのゲート電極を構成する第１、第２および第３ワード線と、
それぞれが前記半導体基板の主面上の前記第１方向と直交する第２方向に延在し、かつ互いに隣接して配置された第１および第２ビット線とを備え、
前記第１、第２および第３ワード線は、それらの幅がほぼ同一であり、前記第１ワード線およびこれと隣接する前記第２ワード線の間隔と、前記第２ワード線およびこれと隣接する前記第３ワード線の間隔とは、ほぼ同一で、かつそれぞれ前記幅よりも小さくなるように構成されており、
前記第１および第２ビット線は、それらの幅がほぼ同一で、かつ互いの間隔が前記幅よりも大きくなるように構成されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの一方と前記第１ビット線とを接続し、かつ前記第１ワード線と前記第２ワード線との間に位置する第１導体層と、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの他方と前記情報蓄積用容量素子の前記第１電極とを接続し、かつ前記第２ワード線と前記第３ワード線との間に位置する第２導体層とをさらに備え、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの一方と前記第１導体層とは、前記第１ワード線と前記第２ワード線とに対して自己整合で接続されており、
前記メモリセル選択用ＭＩＳＦＥＴの前記ソース、ドレインの他方と前記第２導体層とは、前記第２ワード線と前記第３ワード線とに対して自己整合で接続されていることを特徴とする半導体集積回路装置。
【請求項９】
半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面に、素子分離領域と、周囲が前記素子分離領域で囲まれ、前記半導体基板の主面の第２方向に沿って延在する島状のパターンで構成された活性領域とを形成する工程、
（ｂ）前記半導体基板の主面上に形成した第１導電膜をパターニングすることにより、前記半導体基板の主面の第１方向に沿って延在し、それらの間隔がその幅よりも狭くそれらの間隔がフォトリソグラフィの解像限界で決まる最小寸法となるワード線を形成する工程、
（ｃ）前記半導体基板の主面に第２導電型の不純物を導入することにより、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法であって、前記（ｃ）工程の後、
（ｄ）前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成し、次いで前記第１絶縁膜の上部に前記第１絶縁膜とはエッチングレートが異なる第２絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜に対する前記第２絶縁膜のエッチングレートが大きくなる条件で前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの上部の前記第２絶縁膜をエッチングした後、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの上部の前記第１絶縁膜をエッチングすることにより、前記ソース、ドレインの一方の上部に第１方向の径が第２方向の径よりも大きく、その一部が前記素子分離領域に延在する第１コンタクトホールを前記ゲート電極に対して自己整合で形成し、他方の上部に第１方向の径と第２方向の径がほぼ同じ第２コンタクトホールを前記ゲート電極に対して自己整合で形成する工程、
（ｆ）前記第１コンタクトホールおよび前記第２コンタクトホールの内部に導電膜を埋め込んだ後、前記第２絶縁膜の上部に第３絶縁膜を形成し、次いで前記第１コンタクトホールの前記素子分離領域に延在する領域上の前記第３絶縁膜に第１スルーホールを形成する工程、
（ｇ）前記第３絶縁膜の上部に形成した第２導電膜をパターニングすることにより、前記半導体基板の主面の第２方向に沿って同一の幅で延在し、かつそれらの間隔が前記幅よりも広いビット線を形成し、前記第３絶縁膜に形成した前記第１スルーホールを通じて前記ビット線と前記第１コンタクトホールを電気的に接続する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１０記載の半導体集積回路装置の製造方法であって、前記（ｇ）工程の後、
（ｈ）前記ビット線の上部に第４絶縁膜を形成し、次いで前記第４絶縁膜の上部に前記第４絶縁膜とはエッチングレートが異なる第５絶縁膜を形成する工程、
（ｉ）前記第４絶縁膜に対する前記第５絶縁膜のエッチングレートが大きくなる条件で前記第２コンタクトホールの上部の前記第５絶縁膜をエッチングした後、前記第２コンタクトホールの上部の前記第４絶縁膜をエッチングすることにより、前記第２コンタクトホールの上部に前記ビット線に対して自己整合で第２スルーホールを形成する工程、
（ｊ）前記第５絶縁膜の上部に形成した第３導電膜をパターニングすることにより、前記第２スルーホールを通じて前記第２コンタクトホールと電気的に接続される情報蓄積用容量素子の下部電極を形成する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、半導体基板の主面にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個の情報蓄積用容量素子とこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴとで構成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた半導体基板の活性領域に形成され、主としてゲート酸化膜と、ワード線と一体に構成されたゲート電極と、ソースおよびドレインを構成する一対の半導体領域とで構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、２個のメモリセル選択用ＭＩＳＦＥＴによって共有された上記ソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。
【０００３】
この種のメモリセル構造を備えたＤＲＡＭについては、特開平５−２９１５３２号公報（特許文献１）などに記載がある。この公報に記載されたＤＲＡＭのメモリセルは、メモリセル選択用ＭＩＳＦＥＴを微細化したときにそのゲート長を確保し、併せてワード線のピッチを狭くできるようにするため、ワード線の幅を活性領域（ワード線がメモリセル選択用ＭＩＳＦＥＴのゲート電極として機能する領域）で太く、その他の領域で細くしている。
【０００４】
また、上記公報に記載されたＤＲＡＭのメモリセルは、メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方とビット線とを接続するコンタクトホールの導通を良好に確保できるようにするため、ビット線の幅を一部で太くして活性領域の上部まで延在すると共に、活性領域の平面パターンをガルウィング状にしてその一部をビット線側に折り曲げている。
【０００５】
しかしながら、前記公報に記載されたＤＲＡＭのメモリセルは、メモリセルサイズの微細化が進行し、最小加工寸法がフォトリソグラフィの解像限界程度になってくると、フォトリソグラフィが微細な曲線パターンや折れ曲がりパターンを解像することが困難になるため、ワード線やビット線の幅を一部で太くしたり、活性領域の平面パターンをガルウィング状にしたりした場合、良好な寸法精度を確保することができなくなる。また、情報蓄積用容量素子の下部電極とメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方とを接続するスルーホールは、ビット線とビット線との間に配置されるので、ビット線の幅を一部で太くした場合、スルーホールの開孔マージンを確保することが困難となり、スルーホール内の下部電極とビット線とのショートを確実に防止することができなくなる。
【０００６】
本発明の目的は、ＤＲＡＭのメモリセルの微細化を推進することのできる技術を提供することにある。
【特許文献１】特開平５−２９１５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記公報に記載されたＤＲＡＭのメモリセルは、メモリセルサイズの微細化が進行し、最小加工寸法がフォトリソグラフィの解像限界程度になってくると、フォトリソグラフィが微細な曲線パターンや折れ曲がりパターンを解像することが困難になるため、ワード線やビット線の幅を一部で太くしたり、活性領域の平面パターンをガルウィング状にしたりした場合、良好な寸法精度を確保することができなくなる。また、情報蓄積用容量素子の下部電極とメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方とを接続するスルーホールは、ビット線とビット線との間に配置されるので、ビット線の幅を一部で太くした場合、スルーホールの開孔マージンを確保することが困難となり、スルーホール内の下部電極とビット線とのショートを確実に防止することができなくなる。
【０００８】
本発明の目的は、ＤＲＡＭのメモリセルの微細化を推進することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願の一発明は、半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置であって、前記ビット線は、前記半導体基板の主面の第２方向に沿って同一の幅で直線的に延在し、互いに隣接するビット線同士の間隔は、前記ワード線の幅よりも広く、前記ビット線の幅は、フォトリソグラフィの解像限界で決まる最小寸法以下の寸法で構成されているものである。
【００１２】
本願の一発明は、半導体基板の主面の第１方向に沿って延在する複数のワード線と、前記第１方向と直交する第２方向に沿って延在する複数のビット線との交点に配置され、前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいるものである。
（ａ）第１導電型の半導体基板の主面に、素子分離領域と、周囲が前記素子分離領域で囲まれ、前記半導体基板の主面の第２方向に沿って延在する島状のパターンで構成された活性領域とを形成する工程、
（ｂ）前記半導体基板の主面上に形成した第１導電膜をパターニングすることにより、前記半導体基板の主面の第１方向に沿って延在し、それらの間隔がその幅よりも狭くそれらの間隔がフォトリソグラフィの解像限界で決まる最小寸法となるワード線を形成する工程、
（ｃ）前記半導体基板の主面に第２導電型の不純物を導入することにより、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインを形成する工程。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
フォトレジスト膜の解像マージンと寸法精度を確保することができ、またレイアウトの制限も低減できるため、ゲート電極（ワード線）のピッチおよびビット線のピッチを共に縮小することが可能となり、ＤＲＡＭのメモリセルサイズを縮小して高集積化を図ることができる。また、ＤＲＡＭを形成した半導体チップの面積を縮小することができるため、ＤＲＡＭの製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の一実施の形態であるＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１…）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）により構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００１７】
図２は、上記メモリアレイの一部を示す半導体基板の概略平面図、図３は、図２の一部を拡大して示す平面図、図４の左側は図３のＡ−Ａ’線に沿った断面図、右側は同じくＢ−Ｂ’線に沿った断面図である。なお、図２および図３はメモリセルを構成する導電層（プレート電極を除く）のみを示し、導電層間の絶縁膜やメモリセルの上部に形成される配線の図示は省略してある。
【００１８】
ＤＲＡＭのメモリセルは、ｐ型の半導体基板１の主面に形成されたｐ型ウエル２に形成されている。このメモリセルの平面寸法は、例えば０.４６μｍ×０.４６μｍである。特に限定はされないが、メモリセルが形成された領域（メモリアレイ）のｐ型ウエル２は、半導体基板１の他の領域に形成された回路（例えば周辺回路の一部である入出力回路）からのノイズの影響を防止するために、その下部に形成されたｎ型半導体領域３によってｐ型の半導体基板１と電気的に分離されている。
【００１９】
メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓはｎチャネル型で構成され、上記ｐ型ウエル２の活性領域Ｌに形成されている。図２および図３に示すように、この活性領域Ｌは、図の左右方向（Ｘ方向）に沿って真っ直ぐに延在する細長い島状のパターンで構成され、Ｘ方向の寸法は１.１６μｍ、図の上下方向（Ｙ方向）の寸法は０.２４μｍである。活性領域Ｌをこのような単純な直線パターンで構成した場合には、その寸法をフォトリソグラフィの解像限界まで微細化しても解像困難な微細なパターンが生じないので、良好な寸法精度を確保することができる。なお、上記した活性領域Ｌの寸法および以下に記述するメモリセルの各構成要素の寸法は、例示的なものであって、本発明を限定するためのものではない。
【００２０】
図４に示すように、上記活性領域Ｌを囲む素子分離領域は、ｐ型ウエル２に開孔した浅い溝に酸化シリコン膜４を埋め込んで形成した素子分離溝５によって構成されている。素子分離溝５に埋め込まれた酸化シリコン膜４は、その表面が活性領域Ｌの表面とほぼ同じ高さになるように平坦化されている。素子分離溝５で構成された素子分離領域は、活性領域の端部にバーズビーク(bird’s beak)が存在しないので、ＬＯＣＯＳ法（選択酸化法）で形成された同一寸法の素子分離領域（フィールド酸化膜）に比べて活性領域Ｌの実効的な面積を大きくすることができる。
【００２１】
上記活性領域Ｌのそれぞれには、ソース、ドレインの一方を互いに共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して形成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜６と、ゲート電極７と、ソース、ドレインを構成する一対のｎ型半導体領域８、８とによって構成されている。
【００２２】
図２および図３に示すように、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７は、ワード線ＷＬと一体に構成され、同一の幅、同一の間隔でＹ方向に沿ってメモリアレイの端部まで真っ直ぐに（直線的に）延在している。このゲート電極７（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴＱｓの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる寸法（例えば０.２４μｍ）で構成されている。また、隣接する２本のゲート電極７（ワード線ＷＬ）の間隔は、フォトリソグラフィの解像限界で決まる最小寸法（例えば０.２２μｍ）で構成され、ゲート電極７（ワード線ＷＬ）のゲート長よりも短くなっている。ゲート電極７（ワード線ＷＬ）をこのような単純な直線パターンで構成した場合には、その間隔をフォトリソグラフィの解像限界まで微細化しても、良好な寸法精度を確保することができる。
【００２３】
上記ゲート電極７（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜の上部にＴｉＮ膜を介してＷ（タングステン）膜を積層した多層構造（ポリメタル構造）で構成されている。ゲート電極５（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極５（ワード線ＷＬ）を低抵抗のメタル配線で裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。
【００２４】
上記ゲート電極７（ワード線ＷＬ）の上部は窒化シリコン膜９で覆われており、この窒化シリコン膜９とゲート電極７（ワード線ＷＬ）の側壁および素子分離溝５の表面には、窒化シリコン膜１０が形成されている。ゲート電極７（ワード線ＷＬ）を覆う窒化シリコン膜９の上部には２層の酸化シリコン膜１１、１２が形成されており、上層の酸化シリコン膜１２は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。
【００２５】
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成する一対のｎ型半導体領域８の上部には、酸化シリコン膜１２、１１およびゲート酸化膜６を貫通してｎ型半導体領域８に達するコンタクトホール１３、１４が形成されている。これらのコンタクトホール１３、１４の内部には、ｎ型不純物（例えばＰ（リン））がドープされた低抵抗多結晶シリコン膜からなるプラグ（導体層）１５が埋め込まれている。
【００２６】
上記コンタクトホール１３、１４およびプラグ（導体層）１５は、ゲート電極７（ワード線ＷＬ）に対して自己整合で形成されている。すなわち、コンタクトホール１３、１４の底部のＸ方向の径は、隣接する２本のゲート電極７（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１０と他方の側壁の窒化シリコン膜１０との間隔に等しい寸法となっている。窒化シリコン膜１０のＸ方向の膜厚は、少なくともコンタクトホール１３、１４内のプラグ（導体層）１５とゲート電極７（ワード線ＷＬ）とのリークを防止できる膜厚（例えば０.０５μｍ）とする必要がある。従って、ゲート電極７（ワード線ＷＬ）の間隔をフォトリソグラフィの解像限界の寸法（０.２２μｍ）とした場合、コンタクトホール１３、１４の底部のＸ方向の径は、最大でも解像限界以下の０.１２（＝０.２２−（０.０５×２））μｍとなる。なお、コンタクトホール１３、１４の上端部のＸ方向の径は、０.２４μｍ程度である。このように、コンタクトホール１３、１４をゲート電極７（ワード線ＷＬ）に対して自己整合で形成した場合には、ゲート電極７（ワード線ＷＬ）の間隔をフォトリソグラフィの解像限界まで微細化した場合でも、コンタクトホール１３、１４とゲート電極７（ワード線ＷＬ）とのショートを確実に防止することができる。言い換えると、コンタクトホール１３、１４およびプラグ（導体層）１５をゲート電極７（ワード線ＷＬ）に対して自己整合で形成しているので、ワード線ＷＬの間隔をフォトリソグラフィの解像限界で決まる最小寸法にすることができる。
【００２７】
上記コンタクトホール１３、１４のうち、コンタクトホール１４のＹ方向の径は、活性領域ＬのＹ方向の寸法と同じ（０.２４μｍ）である。これに対し、もう一方のコンタクトホール（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域８上のコンタクトホール）１３のＹ方向の径は、活性領域ＬのＹ方向の寸法（０.２４μｍ）よりも大きい（例えば０.４８μｍ）。すなわち、コンタクトホール１３は、Ｙ方向の径がＸ方向の（上端部の）径よりも大きい略長方形の平面パターンで構成され、その一部は活性領域Ｌから外れて素子分離溝５の上部にまで延在している。
【００２８】
上記コンタクトホール１３、１４が形成された酸化シリコン膜１２の上部には酸化シリコン膜１６が形成され、さらにその上部にはビット線ＢＬが形成されている。図２および図３に示すように、ビット線ＢＬは素子分離溝５の上部に配置され、同一の幅、同一の間隔でＸ方向に沿ってメモリアレイの端部まで真っ直ぐに（直線的に）延在している。隣接する２本のビット線ＢＬのピッチは、メモリセルのＹ方向の寸法（０.４６μｍ）と同じである。
【００２９】
ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出しおよび書き込みの速度を向上させるため、その間隔をその幅よりも長くしてある。すなわち、ビット線ＢＬは、その幅を小さくして隣接するビット線ＢＬとの間隔を広くすることにより、その寄生容量を低減することができる。ビット線ＢＬの間隔は、例えば０.３２μｍである。この場合、ビット線ＢＬの幅は、フォトリソグラフィの解像限界で決まる最小寸法よりも微細な０.１４μｍ（＝０.４６−０.３２）となる。ビット線ＢＬを単純な直線パターンで構成した場合には、その幅をフォトリソグラフィの解像限界まで微細化しても、良好な寸法精度を確保することができる。また、ビット線ＢＬの間隔をその幅よりも長くすることにより、メモリセルサイズを縮小した場合でも、後述するビット線ＢＬ間とゲート電極７間との交点に配置されるスルーホール（情報蓄積用容量素子Ｃとコンタクトホール１４とを接続するスルーホール）２１の開孔マージンを確保することができる。
【００３０】
上記ビット線ＢＬは、例えばＴｉＮ膜の上部にＷ膜を積層した多層構造で構成されている。ビット線ＢＬの一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２Ω／□程度にまで低減できるので、情報の読み出し、書き込みを高速で行うことができる。また、ビット線ＢＬを形成する工程でＤＲＡＭの周辺回路の配線を同時に形成することができるので、ＤＲＡＭの製造工程を簡略化することができる。さらに、ビット線ＢＬをエレクトロマイグレーション耐性の大きい材料（Ｗ、ＴｉＮ）で構成した場合には、ビット線ＢＬの幅をフォトリソグラフィの解像限界以下にまで微細化しても、断線不良率を低減することができる。
【００３１】
上記ビット線ＢＬは、酸化シリコン膜１６に形成されたスルーホール１７を通じて前記コンタクトホール１３内のプラグ（導体層）１５と電気的に接続され、さらにこのプラグ（導体層）１５を介して２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されるｎ型半導体領域８（ソース、ドレインの一方）と電気的に接続されている。ビット線ＢＬとコンタクトホール１３内のプラグ（導体層）１５とを接続するためのスルーホール１７は、素子分離溝５の上部に配置されたビット線ＢＬの直下に形成され、ビット線ＢＬの幅よりも大きい径で構成されている。このように、コンタクトホール１３のＹ方向の径をＸ方向の径よりも大きくしてその一部を素子分離溝５の上部まで延在することにより、ビット線ＢＬの幅を一部で太くして活性領域Ｌの上部まで延在したり、活性領域Ｌの一部をビット線ＢＬ方向に折り曲げたりしなくとも、ビット線ＢＬとｎ型半導体領域８とを電気的に接続することができる。
【００３２】
上記ビット線ＢＬの上部は酸化シリコン膜１８、１９で覆われており、さらにその上部は窒化シリコン膜２０で覆われている。酸化シリコン膜１９は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。窒化シリコン膜２０の上部には、情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、下層から順に下部電極（蓄積電極）２２、容量絶縁膜２３および上部電極（プレート電極）２４を積層したスタックド構造で構成されている。下部電極２２と上部電極２４は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜で構成され、容量絶縁膜２３は、例えばＴａ２Ｏ５（酸化タンタル）などの高誘電体膜で構成されている。
【００３３】
図２および図３に示すように、情報蓄積用容量素子Ｃの下部電極２２は、図のＸ方向に沿って真っ直ぐに延在する細長いパターンで構成され、その寸法は、例えばＸ方向が０.７７μｍ、Ｙ方向が０.３１μｍである。また、隣接する下部電極２２同士の間隔は、例えばＸ方向、Ｙ方向共に０.１５μｍである。下部電極２２をこのような単純な直線パターンで構成した場合には、その間隔をフォトリソグラフィの解像限界まで微細化しても解像困難な微細なパターンが生じないので、良好な寸法精度を確保することができる。
【００３４】
情報蓄積用容量素子Ｃの下部電極２２は、窒化シリコン膜２０、酸化シリコン膜１９、１８およびその下層の酸化シリコン膜１６を貫通して形成されたスルーホール２１を通じて前記コンタクトホール１４内のプラグ（導体層）１５と電気的に接続され、さらにこのプラグ（導体層）１５を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方と電気的に接続されている。下部電極２２とコンタクトホール１４内のプラグ（導体層）１５とを接続するスルーホール２１は、ビット線ＢＬとビット線ＢＬとの間に配置されるので、スルーホール２１の開孔面積は、ビット線ＢＬの間隔によって規定される。前記のように、ビット線ＢＬを同一の幅、同一の間隔でＸ方向に沿って真っ直ぐに延在し、その間隔をその幅よりも大きくした場合には、メモリセルサイズを縮小してもスルーホール２１の開孔マージンを確保することができるので、スルーホール２１内の下部電極２２とビット線ＢＬとのショートを確実に防止することができる。
【００３５】
上記情報蓄積用容量素子Ｃの上部には層間絶縁膜が形成され、さらにその上部には１〜２層のメタル配線が形成されているが、それらの図示は省略する。
【００３６】
次に、上記のように構成されたメモリセルの製造方法の一例を図５〜図３０を用いて工程順に説明する。なお、以下の説明において示されるイオン打ち込みの条件や熱処理温度などの数値は例示的なものであって、本発明を限定するためのものではない。
【００３７】
まず、図５に示すように、ｐ型の半導体基板１を熱処理してその表面に酸化シリコン膜３０を形成した後、この酸化シリコン膜３０上にＣＶＤ（Chemical Vapor Deposition）法で窒化シリコン膜３１を堆積する。次に、活性領域を覆い、素子分離領域が開孔されたフォトレジスト膜３２を窒化シリコン膜３１上に形成し、このフォトレジスト膜３２をマスクにして窒化シリコン膜３１をパターニングする。
【００３８】
次に、フォトレジスト膜３２を除去した後、図６に示すように、窒化シリコン膜３１をマスクにして酸化シリコン膜３０と半導体基板１とをエッチングして半導体基板１に深さ３００〜４００nm程度の溝５ａを形成する。
【００３９】
次に、図７および図８に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、約１０００℃の熱処理を施してデンシファイ（焼き締め）した後、この酸化シリコン膜４を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨して溝５ａの内部に残すことにより、素子分離溝５および活性領域Ｌを形成する。
【００４０】
次に、熱リン酸を用いたウェットエッチングで活性領域Ｌの半導体基板１上に残った窒化シリコン膜３１を除去した後、図９に示すように、半導体基板１にｎ型半導体領域３を形成し、続いてこのｎ型半導体領域３の浅い部分にｐ型ウエル２を形成する。ｎ型半導体領域３は、半導体基板１に加速エネルギー５００〜１０００ｋｅＶ、ドーズ量約１×１０１２atoms/cm２の条件でＰ（リン）をイオン打ち込みした後、約１０００℃の熱処理でＰ（リン）を活性化して形成する。ｎ型半導体領域３は、複数のメモリセルの下部に連続的に形成される。また、ｐ型ウエル２は、ｎ型半導体領域３に加速エネルギー２００〜３００ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件でＢ（ホウ素）をイオン打ち込みした後、９５０℃程度の熱処理でＢ（ホウ素）を活性化して形成する。このとき同時に、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧を調整するための不純物（例えばＢＦ２(フッ化ホウ素)）を加速エネルギー約４０ｋｅＶ、ドーズ量約２×１０１２/cm２の条件でイオン打ち込みする。
【００４１】
次に、活性領域Ｌの表面の酸化シリコン膜３０をウェット洗浄で除去した後、図１０および図１１に示すように、活性領域Ｌのｐ型ウエル２の表面にメモリセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜６を形成し、さらにその上部にゲート電極７（ワード線ＷＬ）を形成する。ゲート酸化膜６は、ｐ型ウエル２の表面を８００〜９００℃で湿式酸化して形成する。ゲート電極７（ワード線ＷＬ）は、半導体基板１上にＰ（リン）をドープした多結晶シリコン膜３３をＣＶＤ法で堆積し、その上部にスパッタリング法でＴｉＮ膜３４およびＷ膜３５を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜９を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。前記のようにゲート電極７（ワード線ＷＬ）は、同一の幅（０.２４μｍ）、同一の間隔（０.２２μｍ）でＹ方向に沿って真っ直ぐに（直線的に）メモリアレイの端部まで延在するように形成する。
【００４２】
次に、図１２に示すように、活性領域Ｌのｐ型ウエル２にｎ型半導体領域８（ソース、ドレイン）を形成してメモリセル選択用ＭＩＳＦＥＴＱｓを形成した後、このメモリセル選択用ＭＩＳＦＥＴＱｓの上部にＣＶＤ法で窒化シリコン膜１０および２層の酸化シリコン膜１１、１２を堆積する。ｎ型半導体領域８は、ｐ型ウエル２に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０１４atoms/cm２の条件でＰ（リン）をイオン打ち込みした後、約９００℃の熱処理でＰ（リン）を活性化して形成する。上層の酸化シリコン膜１２は、その表面が半導体基板１の全域でほぼ同じ高さになるように化学的機械研磨法で平坦化する。
【００４３】
次に、図１３に示すように、フォトレジスト膜３６をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部の酸化シリコン膜１２、１１を除去する。このエッチングは、窒化シリコン膜１０に対する酸化シリコン膜１２、１１のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域８および素子分離溝５の上部の窒化シリコン膜１０が除去されないようにする。
【００４４】
次に、図１４および図１５に示すように、上記フォトレジスト膜３６をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部の窒化シリコン膜１０とゲート酸化膜６とを除去することにより、ソース、ドレインの一方の上部にコンタクトホール１３を形成し、他方の上部にコンタクトホール１４を形成する。前述したように、コンタクトホール１３は、Ｙ方向の径がＸ方向の径よりも大きくなるような略長方形のパターンで形成し、コンタクトホール１４は、Ｙ方向の径とＸ方向の径がほぼ同じになるようなパターンで形成する。このエッチングは、酸化シリコン膜（ゲート酸化膜６および素子分離溝５内の酸化シリコン膜４）に対する窒化シリコン膜１０のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域８や素子分離溝５が深く削れないようにする。また、このエッチングは、窒化シリコン膜１０が異方的にエッチングされるような条件で行い、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０が残るようにする。これにより、コンタクトホール１３、１４がゲート電極７（ワード線ＷＬ）の側壁の窒化シリコン膜１０に対して自己整合で形成される。コンタクトホール１３、１４を窒化シリコン膜１０に対して自己整合で形成するには、あらかじめ窒化シリコン膜１０を異方性エッチングしてゲート電極７（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
【００４５】
次に、フォトレジスト膜３６を除去した後、図１６に示すように、コンタクトホール１３、１４の内部にプラグ（導体層）１５を形成する。プラグ（導体層）１５は、酸化シリコン膜１２の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してコンタクトホール１３、１４の内部に残すことにより形成する。プラグ（導体層）１５を構成する多結晶シリコン膜中のｎ型不純物は、後の高温熱処理でコンタクトホール１３、１４の底部からｎ型半導体領域８（ソース、ドレイン）に拡散し、ｎ型半導体領域８を低抵抗化する。
【００４６】
次に、図１７および図１８に示すように、酸化シリコン膜１２の上部にＣＶＤ法で酸化シリコン膜１６を堆積した後、フォトレジスト膜３７をマスクにして酸化シリコン膜１６をエッチングすることにより、コンタクトホール１３の上部にスルーホール１７を形成する。前記のようにスルーホール１７は、活性領域Ｌから外れた素子分離溝５の上部に形成する。このスルーホール１７の内部には、多結晶シリコン膜やＷ膜などの導電膜からなるプラグを埋め込んでもよい。
【００４７】
次に、フォトレジスト膜３７を除去した後、図１９および図２０に示すように、酸化シリコン膜１２の上部にビット線ＢＬを形成し、上記スルーホール１７を通じてビット線ＢＬとコンタクトホール１３とを電気的に接続する。ビット線ＢＬは、酸化シリコン膜１２の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでフォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。前記のようにビット線ＢＬは、同一の幅（０.１４μｍ）、同一の間隔（０.３２μｍ）でＸ方向に沿って真っ直ぐに延在するように形成する。
【００４８】
次に、図２１に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１８、１９および窒化シリコン膜２０を堆積する。酸化シリコン膜１９は、その表面が半導体基板１の全域でほぼ同じ高さになるように化学的機械研磨法で平坦化する。
【００４９】
次に、図２２に示すように、窒化シリコン膜２０の上部にＣＶＤ法で酸化シリコン膜３８とＰ（リン）をドープした多結晶シリコン膜３９とを堆積した後、フォトレジスト膜４０をマスクにしたエッチングで前記コンタクトホール１４の上部の多結晶シリコン膜３９に開孔２５を形成する。この開孔２５は、フォトリソグラフィの解像限界で決まる最小寸法で形成する。
【００５０】
次に、図２３に示すように、上記開孔２５の側壁に多結晶シリコンからなるサイドウォールスペーサ４１を形成する。サイドウォールスペーサ４１は、後の工程で開孔２５の下部に形成されるスルーホール２１の開孔マージンを確保して、ビット線ＢＬとスルーホール２１内の下部電極２２とのショートを防止するために形成される。サイドウォールスペーサ４１は、多結晶シリコン膜３９の上部にＰ（リン）をドープした多結晶シリコン膜をＣＶＤ法で堆積し、次いでこの多結晶シリコン膜を異方性エッチングで加工して形成する。
【００５１】
次に、図２４および図２５に示すように、上記多結晶シリコン膜３９およびサイドウォールスペーサ４１をマスクにして開孔２５の下部の酸化シリコン膜３８、窒化シリコン膜２０、酸化シリコン膜１９、１８、１６を順次エッチングすることにより、コンタクトホール１４の上部にスルーホール２１を形成する。開孔２５の側壁にサイドウォールスペーサ４１を形成したことにより、このスルーホール２１の径は、開孔２５の径、すなわちフォトリソグラフィの解像限界で決まる最小寸法よりも微細となる。
【００５２】
次に、図２６に示すように、多結晶シリコン膜３９の上部およびスルーホール２１の内部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜４２をＣＶＤ法で堆積した後、この多結晶シリコン膜４２の上部にＣＶＤ法で酸化シリコン膜４３を堆積する。
【００５３】
次に、図２７に示すように、フォトレジスト膜をマスクにしたエッチングでスルーホール２１の上部以外の領域の酸化シリコン膜４３を除去した後、酸化シリコン膜４３の上部および側壁を含む多結晶シリコン膜４２の上部にＰ（リン）をドープした多結晶シリコン膜４４をＣＶＤ法で堆積する。
【００５４】
次に、図２８に示すように、多結晶シリコン膜４４、４２、３９を異方性エッチングで加工して酸化シリコン膜４３の側壁に多結晶シリコン膜４４を残し、酸化シリコン膜４３の下部に多結晶シリコン膜４２、３９を残す。
【００５５】
次に、図２９に示すように、酸化シリコン膜４３および酸化シリコン膜３８をウェットエッチングで除去することにより、情報蓄積用容量素子Ｃの下部電極２２を形成する。このエッチングは、窒化シリコン膜２０に対する酸化シリコン膜４３、３８のエッチングレートが大きくなるような条件で行い、窒化シリコン膜２０の下層の酸化シリコン膜１９がエッチングされないようにする。
【００５６】
次に、図３０に示すように、下部電極２２の表面にＴａ２Ｏ５（酸化タンタル）などの高誘電体膜をＣＶＤ法で堆積することにより、情報蓄積用容量素子Ｃの容量絶縁膜２３を形成する。その後、容量絶縁膜２３の上部にＰ（リン）をドープした多結晶シリコン膜を堆積して情報蓄積用容量素子Ｃの上部電極２４を形成することにより、前記図２〜図４に示すＤＲＡＭのメモリセルが完成する。
【００５７】
（実施の形態２）
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８とビット線ＢＬとの接続は、次のような方法で行うこともできる。
【００５８】
まず、前記実施の形態１の図５〜図１２に示す工程に従って、メモリセル選択用ＭＩＳＦＥＴＱｓを形成の上部に窒化シリコン膜１０および酸化シリコン膜１１、１２を堆積した後、図３１および図３２に示すように、フォトレジスト膜４５をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレインの一方）の上部にスルーホール４６を形成する。このスルーホール４６は、前記実施の形態１のコンタクトホール１３と同様、Ｙ方向の径がＸ方向の径よりも大きくなるような略長方形のパターンで形成するが、その底部がゲート電極７（ワード線ＷＬ）よりも上方に位置するように浅く形成する。
【００５９】
次に、上記フォトレジスト膜４５を除去した後、図３３および図３４に示すように、第２のフォトレジスト膜４７をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方の上部にコンタクトホール４８を形成し、他方の上部にコンタクトホール４９を形成する。コンタクトホール４８、４９は、いずれもＹ方向の径とＸ方向の径がほぼ同じになるようなパターンで形成する。また、コンタクトホール４８、４９は、前記実施の形態１でコンタクトホール１３、１４を形成した時と同様、窒化シリコン膜１０をエッチングストッパに用いた２段階エッチングで形成し、ｎ型半導体領域８や素子分離溝５が深く削れないようにする。
【００６０】
次に、上記フォトレジスト膜４７を除去した後、図３５に示すように、前記実施の形態１と同様の方法でスルーホール４６およびコンタクトホール４８、４９の内部にプラグ（導体層）１５を形成する。
【００６１】
次に、図３６に示すように、前記実施の形態１と同様の方法で酸化シリコン膜１２の上部に酸化シリコン膜１６を形成し、スルーホール４６の上部の酸化シリコン膜１６をエッチングしてスルーホール１７を形成した後、酸化シリコン膜１６の上部にビット線ＢＬを形成する。スルーホール１７の内部には、多結晶シリコン膜やＷ膜などの導電膜からなるプラグを埋め込んでもよい。その後の工程は、前記実施の形態１と同じである。
【００６２】
上記した本実施の形態の製造方法によれば、Ｙ方向の径がＸ方向の径よりも大きいスルーホール４６をゲート電極７（ワード線ＷＬ）の上方に形成し、このスルーホール４６の下部にＹ方向の径とＸ方向の径がほぼ等しいコンタクトホール４８を形成することにより、コンタクトホール４８に埋め込まれたプラグ（導体層）１５とゲート電極７（ワード線ＷＬ）の側壁とが対向する面積が前記実施の形態１のそれよりも小さくなる。これにより、プラグ（導体層）１５とゲート電極７（ワード線ＷＬ）との間に形成される寄生容量を低減することができるので、その分、ワード線遅延を低減することができる。
【００６３】
（実施の形態３）
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８の上部に形成したスルーホール１４と情報蓄積用容量素子Ｃの下部電極２２とを接続するスルーホールは、ビット線ＢＬに対して自己整合で形成することもできる。
【００６４】
この場合は、まず図３７（メモリアレイの一部を示す半導体基板の概略平面図）、および図３８（左側は図３７のＡ−Ａ’線に沿った断面図、右側は同じくＣ−Ｃ’線に沿った断面図）に示すように、前記実施の形態１と同じ方法でメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの上部に略長方形のコンタクトホール１３と略正方形のコンタクトホール１４とを形成し、次いでそれらの内部にプラグ（導体層）１５を形成した後、コンタクトホール１３、１４の上部に堆積した酸化シリコン膜１２をエッチングして活性領域Ｌから外れた素子分離溝５の上部にスルーホール１７を形成する。
【００６５】
続いて、酸化シリコン膜１２の上部にビット線ＢＬを形成し、スルーホール１７を通じてビット線ＢＬとコンタクトホール１３内のプラグ（導体層）１５とを電気的に接続する。ビット線ＢＬは、酸化シリコン膜１２の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでＷ膜の上部にＣＶＤ法で窒化シリコン膜５０を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニングして形成する。ビット線ＢＬは、同一の幅、同一の間隔でＸ方向に沿って真っ直ぐに延在するように形成する。
【００６６】
上記ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔をその幅よりも長くする。ビット線ＢＬの間隔は、例えば０.２４μｍとする。このとき、隣接する２本のビット線ＢＬのピッチ、すなわちメモリセルのＹ方向の寸法を０.４６μｍとすると、ビット線ＢＬの幅は、フォトリソグラフィの解像限界で決まる最小寸法と同程度の０.２２μｍ（＝０.４６−０.２４）となる。
【００６７】
次に、図３９に示すように、ビット線ＢＬの側壁に窒化シリコン膜からなるサイドウォールスペーサ５１を形成した後、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１９、窒化シリコン膜２０およびを酸化シリコン膜３８を順次堆積する。サイドウォールスペーサ５１は、ビット線ＢＬの上部にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工して形成する。酸化シリコン膜３８は、その表面が半導体基板１の全域でほぼ同じ高さになるように化学的機械研磨法で平坦化する。
【００６８】
次に、図４０に示すように、フォトレジスト膜５２をマスクにしたエッチングで前記コンタクトホール１４の上部の酸化シリコン膜３８をエッチングする。このエッチングは、窒化シリコン膜２０に対する酸化シリコン膜３８のエッチングレートが大きくなるような条件で行い、窒化シリコン膜２０が除去されないようにする。
【００６９】
次に、図４１に示すように、上記フォトレジスト膜５２をマスクにしたエッチングで窒化シリコン膜２０を除去した後、ビット線ＢＬの上部の窒化シリコン膜５０および側壁の窒化シリコン膜からなるサイドウォールスペーサ５１に対するエッチングレートが小さくなるような条件で酸化シリコン膜１９および酸化シリコン膜１６をエッチングすることにより、コンタクトホール１４の上部のスルーホール５３をビット線ＢＬに対して自己整合で形成する。
【００７０】
その後、図４２に示すように、前記実施の形態１と同じ方法でスルーホール５３の上部に下部電極（蓄積電極）２２、容量絶縁膜２３および上部電極（プレート電極）２４からなるスタックド構造の情報蓄積用容量素子Ｃを形成する。
【００７１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００７２】
本発明は、ＤＲＡＭを有する半導体集積回路装置に利用されるものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１であるＤＲＡＭの等価回路図である。
【図２】本発明の実施の形態１であるＤＲＡＭのメモリアレイの一部を示す半導体基板の概略平面図である。
【図３】図２の一部を拡大して示す平面図である。
【図４】図３のＡ−Ａ’線およびＢ−Ｂ’線に沿った半導体基板の断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図９】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図２６】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態１であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図３２】本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図３４】本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態２であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図３８】本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態３であるＤＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００７４】
１  半導体基板
２  ｐ型ウエル
３  ｎ型半導体領域
４  酸化シリコン膜
５  素子分離溝
５ａ  溝
６  ゲート酸化膜
７  ゲート電極
８  ｎ型半導体領域
９、１０  窒化シリコン膜
１１、１２  酸化シリコン膜
１３  、１４  コンタクトホール
１５  プラグ
１６  酸化シリコン膜
１７  スルーホール
１８、１９  酸化シリコン膜
２０  窒化シリコン膜
２１  スルーホール
２２  下部電極
２３  容量絶縁膜
２４  上部電極
２５  開孔
３０  酸化シリコン膜
３１  窒化シリコン膜
３２  フォトレジスト膜
３３  多結晶シリコン膜
３４  ＴｉＮ膜
３５  Ｗ膜
３６、３７  フォトレジスト膜
３８  酸化シリコン膜
３９  多結晶シリコン膜
４０  フォトレジスト膜
４１  サイドウォールスペーサ
４２  多結晶シリコン膜
４３  酸化シリコン膜
４４  多結晶シリコン膜
４５  フォトレジスト膜
４６  スルーホール
４７  フォトレジスト膜
４８、４９  コンタクトホール
５０  窒化シリコン膜
５１  サイドウォールスペーサ
５２  フォトレジスト膜
５３  スルーホール
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
ＭＣ  メモリセル
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＳＡ  センスアンプ
ＷＤ  ワードドライバ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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