(57)【要約】      （修正有）【課題】閾値のばらつきが低減された絶縁ゲート電界効果型トランジスタをより簡易な工程で製造できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、絶縁ゲート電界効果型トランジスタ２０の第１の不純物領域２６ａを貫通し、前記支持基板６に到達する第１コンタクト層３６と、該絶縁ゲート電界効果型トランジスタ２０の第２不純物領域２９ｂに到達する第２コンタクト層３８と、を形成すること、を含み、前記第１コンタクト層３６および前記第２コンタクト層３８の形成は、前記層間絶縁層３０の上方に、第１開口５２と該第１開口５２と比して小さい第２開口５４とを有するマスク層５０を形成すること、前記マスク層５０をマスクとして第１のエッチングと、該第１のエッチングとは条件が異なる第２のエッチングとを行うこと、を含む。【選択図】図２
2006269491.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の上に絶縁層および半導体層が設けられた基板を準備すること、
前記半導体層に絶縁ゲート電界効果型トランジスタを形成すること、
前記絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記絶縁ゲート電界効果型トランジスタの第１不純物領域を貫通し、前記支持基板に到達する第１コンタクト層と、該絶縁ゲート電界効果型トランジスタの第２不純物領域に到達する第２コンタクト層と、を形成すること、を含み、
前記第１コンタクト層および前記第２コンタクト層の形成は、
前記層間絶縁層の上方に、第１開口と該第１開口と比して小さい第２開口とを有するマスク層を形成すること、
前記マスク層をマスクとして第１のエッチングと、該第１のエッチングとは条件が異なる第２のエッチングとを行うことで、前記層間絶縁層、前記半導体層および前記絶縁層を貫通する第１コンタクトホールと、前記層間絶縁層を貫通する第２コンタクトホールを形成すること、
前記第１コンタクトホールおよび前記第２コンタクトホールに導電材を埋め込むこと、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第1不純物領域は、ソース領域である、半導体装置の製造方法。
【請求項３】
請求項１において、
前記第1不純物領域は、ドレイン領域である、半導体装置の製造方法。
【請求項４】
支持基板の上に絶縁層および半導体層が設けられた基板を準備すること、
前記半導体層にソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタを形成すること、
前記ソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記ソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタの第１不純物領域およびボディ接続領域を貫通し、前記支持基板に到達する第１コンタクト層と、該ソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタの第２不純物領域に到達する第２コンタクト層と、を形成すること、を含み、
前記第１コンタクト層および前記第２コンタクト層の形成は、
前記層間絶縁層の上方に、第１開口と該第１開口と比して小さい第２開口とを有するマスク層を形成すること、
前記マスク層をマスクとして第１のエッチングと、該第１のエッチングとは条件が異なる第２のエッチングとを行うことで、前記層間絶縁層、前記半導体層および前記絶縁層を貫通する第１コンタクトホールと、前記層間絶縁層を貫通する第２コンタクトホールを形成すること、
前記第１コンタクトホールおよび前記第２コンタクトホールに導電材を埋め込むこと、を含む、半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記第１のエッチングでは、
前記第１開口の下方には前記第１凹部が形成され、前記第２開口の下には該第１凹部と比してその深さが浅い第２凹部が形成される、半導体装置の製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記第１のエッチングは、等方性のエッチングである、半導体装置の製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記第１のエッチングは、ウエットエッチングである、半導体装置の製造方法。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記第２のエッチングは、異方性のエッチングである、半導体装置の製造方法。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記第２のエッチングは、ドライエッチングである、半導体装置の製造方法。
【請求項１０】
請求項１ないし９のいずれかにおいて、
完全空乏型の絶縁ゲート電界効果型トランジスタを形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
絶縁層上に設けられた半導体層（ＳＯＩ層：Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ層）に設けられた絶縁ゲート電界効果型トランジスタは、バルク状の半導体層に形成する場合と比して低消費電力、高速動作が実現できるデバイスとして注目されている。近年の微細化および高速動作化に伴い、半導体層の膜厚の薄膜化が促進されている。そのため、半導体層の膜厚の面内の均一性が、絶縁ゲート電界効果型トランジスタの特性のばらつきに影響を与えることがある。また、微細化に伴い、半導体層のみならず半導体層の下に配置される絶縁層をも薄膜化されている。絶縁層の薄膜化により、支持基板であるシリコン基板の電位から影響を受けやすくなるため、閾値の安定を図る技術が重要となる。
【０００３】
特開２００３−９２４０８号公報には、閾値の安定を図る技術の一例が開示されており、ＳＯＩ層に形成される絶縁ゲート電界効果型トランジスタの閾値を安定させるために、ソース・ボディ接続領域に支持基板まで貫通するコンタクト層を形成している。
【特許文献１】特開２００３−９２４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、ソース・ボディコンタクト構造の絶縁ゲート電界効果型トランジスタでは、ソース領域のコンタクト層とドレイン領域のコンタクト層とで深さが異なるために、同一の工程で形成することができない。そのため、特開２００３−９２４０８号公報では、絶縁ゲート電界効果型トランジスタを形成する前に、支持基板に到達させるためのコンタクトホール４を形成する工程を設けている。このように、従来例にかかるソース・ボディコンタクト構造を有する半導体装置の製造方法では、工程数が増加し、処理時間やコストが増えてしまうことがあった。
【０００５】
本発明の目的は、閾値のばらつきが低減された絶縁ゲート電界効果型トランジスタをより簡易な工程で製造できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の半導体装置の製造方法は、
支持基板の上に絶縁層および半導体層が設けられた基板を準備すること、
前記半導体層に絶縁ゲート電界効果型トランジスタを形成すること、
前記絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記絶縁ゲート電界効果型トランジスタの第１不純物領域を貫通し、前記支持基板に到達する第１コンタクト層と、該絶縁ゲート電界効果型トランジスタの第２不純物領域に到達する第２コンタクト層と、を形成すること、を含み、
前記第１コンタクト層および前記第２コンタクト層の形成は、
前記層間絶縁層の上方に、第１開口と該第１開口と比して小さい第２開口とを有するマスク層を形成すること、
前記マスク層をマスクとして第１のエッチングと、該第１のエッチングとは条件が異なる第２のエッチングとを行うことで、前記層間絶縁層、前記半導体層および前記絶縁層を貫通する第１コンタクトホールと、前記層間絶縁層を貫通する第２コンタクトホールを形成すること、
前記第１コンタクトホールおよび前記第２コンタクトホールに導電材を埋め込むこと、を含む。
【０００７】
本発明の半導体装置の製造方法によれば、第１不純物領域と支持基板とがコンタクト層により接続された絶縁ゲート電界効果型トランジスタを簡易な工程で製造することができる。本発明の半導体装置の製造方法では、コンタクトホールの形成の際に、支持基板と接続される第１不純物領域の上方と、支持基板と接続されない第２不純物領域の上方とで、異なる大きさの開口を有するマスク層を形成している。さらに、このマスクを用いて、条件が異なる２段階のエッチングを行なうことで、同じ工程で、支持基板にまで到達する第１コンタクトホールと、第２不純物領域（半導体層の表面）にまで到達する第２コンタクトホールを形成することができるのである。そのため、従来例にかかる製造方法のように、深さの異なるコンタクトホール毎に別々の形成工程を行う必要がない。その結果、簡易な工程で、第１不純物領域と支持基板とを接続でき、閾値の変動が抑制された半導体装置を製造することができる。
【０００８】
また、本発明により製造される半導体装置は、絶縁層上の半導体層に設けられているため、低電圧動作で動作することが可能で低消費電力である半導体装置を製造することができる。
【０００９】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に特定のＢ層（以下、「Ｂ層」という。）を設けるというとき、Ａ層の上に直接Ｂ層を設ける場合と、Ａ層の上に他の層を介してＢ層を設ける場合とを含む意味である。
【００１０】
（２）本発明の半導体装置の製造方法において、前記第1不純物領域は、ソース領域であることができる。
【００１１】
（３）本発明の半導体装置の製造方法において、前記第1不純物領域は、ドレイン領域であることができる。
【００１２】
（４）本発明の半導体装置の製造方法は、
支持基板の上に絶縁層および半導体層が設けられた基板を準備すること、
前記半導体層にソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタを形成すること、
前記ソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記ソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタの第１不純物領域およびボディ接続領域を貫通し、前記支持基板に到達する第１コンタクト層と、該ソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタの第２不純物領域に到達する第２コンタクト層と、を形成すること、を含み、
前記第１コンタクト層および前記第２コンタクト層の形成は、
前記層間絶縁層の上方に、第１開口と該第１開口と比して小さい第２開口とを有するマスク層を形成すること、
前記マスク層をマスクとして第１のエッチングと、該第１のエッチングとは条件が異なる第２のエッチングとを行うことで、前記層間絶縁層、前記半導体層および前記絶縁層を貫通する第１コンタクトホールと、前記層間絶縁層を貫通する第２コンタクトホールを形成すること、
前記第１コンタクトホールおよび前記第２コンタクトホールに導電材を埋め込むこと、を含む。
【００１３】
本発明の半導体装置の製造方法によれば、上記記載の半導体装置の製造方法と同様の効果を有し、第１不純物領域およびボディ接続領域と支持基板とがコンタクト層により接続された絶縁ゲート電界効果型トランジスタを簡易な工程で製造することができる。
【００１４】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【００１５】
（５）本発明の半導体装置の製造方法において、前記第１のエッチングでは、
前記第１開口の下方には前記第１凹部が形成され、前記第２開口の下方には該第１凹部と比してその深さが浅い第２凹部が形成されることができる。
【００１６】
（６）本発明の半導体装置の製造方法において、前記第１のエッチングは、等方性のエッチングであることができる。
【００１７】
（７）本発明の半導体装置の製造方法において、前記第１のエッチングは、ウエットエッチングであることができる。
【００１８】
（８）本発明の半導体装置の製造方法において、前記第２のエッチングは、異方性のエッチングであることができる。
【００１９】
（９）本発明の半導体装置の製造方法において、前記第２のエッチングは、ドライエッチングであることができる。
【００２０】
（１０）本発明の半導体装置の製造方法において、完全空乏型の絶縁ゲート電界効果型トランジスタを形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態の一例について図面を参照しつつ説明する。
【００２２】
まず、本実施の形態にかかる半導体装置の製造方法により製造される半導体装置の構造について、図１および図２を参照しつつ説明する。図１は、本実施の形態により得られる半導体装置のレイアウトを示す平面図である、図２は、図１のＩ−Ｉ線に沿った断面図である。
【００２３】
図１および図２に示すように、本実施の形態による半導体装置は、ＳＯＩ層である半導体層１０に設けられている。具体的には、支持基板６の上に絶縁層８が設けられ、この絶縁層８の上に、半導体層１０が設けられている。半導体層１０の材質などについては、後述の半導体装置の製造方法において説明する。なお、絶縁層８の上に設けられている半導体層１０は、メサ型の素子分離方法により素子形成領域が画定された半導体層１０である。
【００２４】
図２に示すように、半導体層１０の上に絶縁ゲート電界効果型トランジスタ（以下、「トランジスタ」ともいう。）２０が設けられている。トランジスタ２０は、半導体層１０の上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられたゲート電極２４と、半導体層１０に設けられた第１不純物領域２６ａおよび第２不純物領域２６ｂとを含んで構成されている。図１に示すように、第１不純物領域２６ａと、第２不純物領域２６ｂとはゲート電極２４を挟んで対向する位置に設けられている。本実施の形態にかかる半導体装置では、第１不純物領域２６ａおよび第２不純物領域２６ｂは、トランジスタ２０のソース領域およびドレイン領域となる。
【００２５】
ゲート絶縁層２２としては、公知の各種絶縁層を用いることができ、たとえば、熱酸化法により形成される酸化膜を挙げることができる。ゲート電極２４としては、公知の各種導電層を用いることができ、たとえば、ポリシリコン層を挙げることができる。なお、図２には、図示していないが、ゲート電極２４の側面には、サイドウォールが設けられていてもよい。また、サイドウォールを設けた場合には、サイドウォールの下に位置する半導体層２０にＬＤＤ領域やエクステンション領域を設けてもよい。また、ゲート電極２４、第１不純物領域２６ａおよび第２不純物領域２６ｂの上面には、シリサイド層が設けられていてもよい。
【００２６】
図２に示すように、半導体層１０の上方には、トランジスタ２０を覆うように、層間絶縁層３０が設けられている。層間絶縁層３０としては、たとえば、シリコン酸化膜、シリコン窒化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＵＳＧ膜またはこれらの積層膜を用いることができる。層間絶縁層３０には、第１コンタクト層３６および第２コンタクト層３８が設けられている。第１コンタクト層３６および第２コンタクト層３８は、第１不純物領域２６ａおよび第２不純物領域２６ｂと、層間絶縁層３０の上方に設けられる各種配線層とを接続している。第１コンタクト層３６および第２コンタクト層３８の上には、それぞれ配線層４０、４２が設けられている。図１に示すように、第１コンタクト層３６は、第２コンタクト層３８と比して、大きなパターンを有している。つまり、第１コンタクト層３６の上面の面積は、第２コンタクト層３８の上面の面積と比して大きい。さらに、図２に示すように、第１コンタクト層３６の下面は、支持基板６と接している。つまり、本実施の形態により製造される半導体装置では、第１不純物領域２６ａと支持基板とは、同じ電位をとることができる。
【００２７】
次に、本実施の形態にかかる半導体装置の製造方法について、図３〜図６を参照しつつ説明する。図３〜図６は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図２に対応する断面を示す図である。
【００２８】
（１）まず、支持基板６の上に、絶縁層８および半導体層１０が設けられた基板を準備する。基板としては、上述の形態に限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。その後、公知の素子分離法により素子形成領域を画定する。図３には、メサ型の素子分離方法により、素子形成領域が画定された後の島状の半導体層１０を示す。
【００２９】
ついで、図３に示すように、半導体層１０にトランジスタ２０を形成する。トランジスタ２０の形成方法の一例について説明する。まず、半導体層１０の上にゲート絶縁膜２２を形成する。ゲート絶縁膜２２の形成は、公知の形成方法、たとえば、熱酸化法により形成することができる。ついで、ゲート絶縁膜２２の上にゲート電極２４を形成する。ゲート電極２４の形成は、ゲート絶縁膜２２の上方全面に導電層（図示せず）を形成し、これをパターニングすることで形成される。ついで、所定の導電型の不純物を半導体層１０に導入することで、ソース領域およびドレイン領域を形成することができる。以上の工程によりトランジスタ２０を形成することができる。このトランジスタ２０の形成では、必要に応じて、ゲート電極２４の側面に設けられるサイドウォールの形成、ＬＤＤ領域またはエクステンション領域の形成などを行う。
【００３０】
（２）次に、図４に示すように、トランジスタ２０を覆う層間絶縁層３０を形成する。層間絶縁層３０の形成は、公知のＣＶＤ法などにより行うことができる。ついで、層間絶縁層３０に、第１コンタクト層３６および第２コンタクト層３８（図２参照）のためのコンタクトホール３２、３４を形成する。コンタクトホール３２、３４の形成では、まず、図４に示すように、層間絶縁層３０の上に、所定のパターンのマスク層５０を形成する。マスク層５０は、第１コンタクト層３６が形成される領域の上方には開口５２を、第２コンタクト層３８が形成される領域の上方には開口５４を有する。開口５２は、開口５４と比して大きい。つまり、開口５２の開口面積が開口５４と比して大きいマスク層５０が形成されている。また、開口５２と開口５４との大きさの関係は、層間絶縁層３０の膜厚および絶縁層８の膜厚によって決定される。たとえば、層間絶縁膜８００ｎｍ、半導体層３０ｎｍ、絶縁膜２００ｎｍの膜構造に対し、開口５４を０．８μｍ、開口５２を１．６μｍとすることができる。これらの膜構造と開口径の大きさはトランジスタの微細化と共に最適化されることが望ましい。後述する第１のエッチングでは、等方性が高くなる条件のエッチングが行われる。そのため、半導体層１０および絶縁膜８の膜厚が厚い場合には、後述の第２のエッチングで支持基板にまで到達できる深さの凹部３２ａが形成されていることが好ましい。よって、開口５２、５４の大きさは、これらの膜厚を考慮して決定されることとなる。
【００３１】
（３）次に、マスク層５０をマスクとして層間絶縁層３０をエッチングし、コンタクトホール３２、３４を形成する（図６参照）。コンタクトホール３２、３４の形成は、２種の異なる条件のエッチングを施すことにより行われる。まず、第１のエッチングについて、図５を参照しつつ説明する。この工程では、まず、等方性のエッチングを行う。等方性のエッチングの具体例としては、たとえば、ウエットエッチングを挙げることができる。このエッチングにより、図５に示すように、凹部３２ａ、３４ａが形成される。凹部３２ａと凹部３４ａとでは、それぞれマスク層５０の開口５２と開口５４の大きさが異なるため、等方性のエッチングを施したときに、開口に応じてエッチング量が異なることとなる。その結果、図５に示すように、凹部３２ａは、凹部３４ａと比して、その深さおよび幅が大きいものとなる。
【００３２】
（４）次に、第２のエッチングを行う。第２のエッチングとしては、異方性のエッチングを施す。異方性のエッチングとしては、たとえば、ドライエッチングを行うことができる。これにより、図６に示すように、コンタクトホール３２、３４が形成される。この工程で形成されるコンタクトホール３２は、図６に示すように、半導体層１０および絶縁層８を貫通している。そのため、コンタクトホール３２の底面は、支持基板６により構成されていることとなる。一方、コンタクトホール３４は、層間絶縁層３０を貫通するのみでありその底面は、半導体層１０で構成されている。つまり、第１のエッチングにより、深さの大きい凹部３２ａをあらかじめ形成しておいたため、第２のエッチングの際にコンタクトホール３４の形成と同じ時間だけエッチングをした場合でも、コンタクトホール３４と比して深さの大きいコンタクトホール３２を形成できるのである。
【００３３】
また、コンタクトホール３２とコンタクトホール３４は、その上端が上方向（マスク層５０の方向）に向かって径が大きくなる逆テーパ形状を有している。このような形状が形成されるのは、第１のエッチングで、マスク層５０の下にまで入り込んで層間絶縁層３０がエッチングされる（以下、「サイドエッチング」ともいう。）ことが要因の１つである。この第１のエッチングでは、図５に示すうように、開口５２が開口５４と比して大きいために、凹部３２ａのサイドエッチングの量が凹部３４ａと比して多い。そのため、コンタクトホール３４と比して上端の径の広がりが大きいコンタクトホール３２が形成されることとなる。
【００３４】
（５）次に、コンタクトホール３２、３４に導電層を埋め込み、第１コンタクト層３６および第２コンタクト層３８を形成する（図２参照）。この工程は、たとえば、コンタクトホール３６、３８を埋め込むように層間絶縁層３０の上に導電層（図示せず）を形成する。ついで、この導電層をエッチバックすることで、第１コンタクト層３６および第２コンタクト層３８が形成される。この第１コンタクト層３６および第２コンタクト層３８の形成においては、上述したように、コンタクトホール３２の上端の径の広がりが大きいことで、導電層の埋込性が良くなるという利点がある。コンタクトホール３２は、コンタクトホール３４と比して、深さも大きく、より高い埋込性が要求されることがある。本実施の形態の製造方法によれば、その深さが異なるコンタクトホール３４と同じ工程で導電層を埋め込んだ場合であっても、上端の径の広がりが大きいことで、導電層が入りやすくなり、ボイドの発生などが抑制された第１コンタクト層３６および第２コンタクト層３８を形成できるのである。
【００３５】
なお、第１コンタクト層３６はソース領域に形成されても良いし、ドレイン領域に形成されても良い。第１コンタクト層３６がドレイン領域に形成された場合、閾値はドレイン電圧によって制御されることになる。
【００３６】
ついで、第１コンタクト層３６および第２コンタクト層３８の上に配線層４０、４２を公知の材質および公知の形成方法を用いて形成する。以上の工程により、本実施の形態の半導体装置を製造することができる。
【００３７】
本実施の形態にかかる半導体装置の製造方法によれば、第１不純物領域２６ａと支持基板６とが第１コンタクト層３６により接続されたトランジスタ２０を簡易な工程で製造することができる。本実施の形態にかかる半導体装置の製造方法では、コンタクトホール３２、３４の形成の際に、それぞれ開口５２、５４の大きさが異なるマスク層５０を形成している。その後、このマスクを用いて、条件が異なる第１のエッチングおよび第２のエッチングを行なうことで、同じ工程で、支持基板６にまで到達するコンタクトホール３２と、第２不純物領域２６ｂにまで到達するコンタクトホール３４を形成することができるのである。そのため、従来例にかかる製造方法のように、深さの異なるコンタクトホール毎に別々の形成工程を行う必要がない。その結果、簡易な工程で、第１不純物領域２６ａと支持基板６とを接続でき、閾値の変動が抑制された半導体装置を製造することができる。
【００３８】
また、同一の半導体層１０上に複数のトランジスタ２０が混載されている場合であっても、複数のトランジスタ２０間での閾値のばらつきが抑制された半導体装置を提供することができる。
【００３９】
また、本実施の形態により製造される半導体装置は、絶縁層上の半導体層に設けられているため、低電圧動作で動作することが可能で低消費電力である半導体装置を製造することができる。
【００４０】
また、本実施の形態にかかる半導体装置の変形例として、図７に示す半導体装置を挙げることができる。図７は変形例に係る半導体装置を模式的に表す平面図である。
【００４１】
本変形例にかかる半導体装置は、図７に示すように、ソース・ボディタイ構造を有する半導体装置であって、ＳＯＩ層である半導体層上に設けられたゲート絶縁膜（図示せず）と、ゲート絶縁膜状に形成されたゲート電極６４と、ゲート電極６４を挟んで一方の半導体層にはドレイン領域６２ｂが設けられ、他方の半導体層にはソース領域６２ａとボディ接続領域６０が設けられている。ソース領域６２ａには、上層に設けられる配線（図示せず）と接続するための第1コンタクト層６６が、ドレイン領域６２ｂには、上層に設けられる配線（図示せず）と接続するための第２コンタクト層６８がそれぞれ形成されている。ボディ接続領域はボディ領域（図示せず）と第1コンタクト層６６とを接続するために設けられている。ソース領域６２ａに設けられた第1コンタクト層６６は、ソース領域６２ａ及びボディ接続領域６０をまたぐように形成されている。
【００４２】
本実施の形態にかかる半導体装置の変形例の製造方法は、公知の形成方法を用いて、半導体層上にソース・ボディタイ構造の絶縁ゲート電界効果型トランジスタを形成する以外は、本実施の形態にかかる半導体装置の製造方法と同様の方法を用いることができる。
【００４３】
このようにして、ソース・ボディタイ構造を有する絶縁ゲート電界効果型トランジスタにおいてもソース領域６２ａと支持基板とが第１コンタクト層６６により接続された半導体装置を簡易な工程で製造することができる。
【００４４】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００４５】
【図１】本実施の形態にかかる半導体装置の製造方法により製造される半導体装置のレイアウトを示す平面図。
【図２】図１のＩ−Ｉ線に沿った断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【図７】本実施の形態にかかる半導体装置の変形例を示す平面図。
【符号の説明】
【００４６】
６…支持基板、  ８…絶縁層、  １０…半導体層、  ２０…トランジスタ、  ２２…ゲート絶縁膜、  ２４、６４…ゲート電極、  ２６ａ…第１不純物領域、  ２６ｂ…第２不純物領域、  ３０…層間絶縁層、  ３２、３４…コンタクトホール、  ３２ａ、３４ａ…凹部、  ３６、６６…第１コンタクト層、  ３８、６８…第２コンタクト層、  ４０、４２…配線層、  ５０…マスク層、  ５２、５４…開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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