(57)【要約】【課題】受信感度を向上させる。【解決手段】MOSFET１１７はゲート接地される。MOSFET１１７のソースには、定電流源１１６によりバイアス電流が流される。ループ状のアンテナが端子１１１に接続される。ループ状のアンテナにより受信された信号が端子１１１に入力される。端子１１１からMOSFET１１７のソースに入力された信号は、MOSFET１１７により増幅される。MOSFET１１７により増幅された信号が、MOSFET１１７のドレインに接続された端子１１３から出力される。本発明は、半導体集積回路間の無線通信による受信信号の初段の増幅器に適用することができる。【選択図】図５
2006352838.tif 000002
【特許請求の範囲】
【請求項１】
ループ状のアンテナを使用して半導体集積回路間の無線通信を行う無線通信装置において、
前記ループ状のアンテナにより受信した信号を増幅する初段の増幅器は、
ゲート接地されたMOSFETと、
前記MOSFETに接続された負荷とを備え、
前記ループ状のアンテナの出力端子が前記MOSFETのソースに接続されている入力端子に接続されるとともに、前記MOSFETにより増幅された信号を出力する出力端子が前記MOSFETのドレインに接続されている
無線通信装置。
【請求項２】
通信に利用する信号の帯域のほぼ中心の角周波数をωとするとき、前記ループ状のアンテナのインダクタンスＬsからなるインピーダンスの絶対値ωＬsと前記入力端子から見た前記MOSFETの入力抵抗Ｒinがほぼ等しい
請求項１に記載の無線通信装置。
【請求項３】
前記MOSFETは差動構成とされているとともに、そのゲートには、前記MOSFETのトランスコンダクタンスgmの逆数の１／２の約１０倍以上の高インピーダンスの抵抗が接続されている
請求項１に記載の無線通信装置。
【請求項４】
ループ状のアンテナを使用して半導体集積回路間の無線通信を行う無線通信装置の無線通信方法において、
前記ループ状のアンテナにより受信した信号を増幅する初段の増幅器を構成するMOSFETをゲート接地し、
前記ループ状のアンテナより出力された信号を前記MOSFETのソースに接続されている入力端子より入力し、前記MOSFETにより増幅された信号を、負荷が接続されている前記MOSFETのドレインより出力する
無線通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置および方法に関し、特に、受信感度を上げることができるようにした無線通信装置および方法に関する。
【背景技術】
【０００２】
ＩＣチップ間で無線により相互に通信することが提案されている（例えば、非特許文献１）。
【０００３】
この提案においては、それぞれのチップには、ループ状のアンテナが設けられ、そのループ状のアンテナを介して、信号が無線で授受される。受信された信号は、ループ状のアンテナからソース接地されたFET（Field Effect Transistor）のゲートに入力され、増幅され、出力される。
【非特許文献１】“Analysis and Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chip Wireless Superconnect” 2004 Symposium on VLSI Circuits Digest of Technical Papers, P246-249
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記文献の技術においては、FETがソース接地されているため、ループ状アンテナの誘導成分（Ｌ）とFETのゲート容量成分（Ｃ）がＬＣ共振回路を構成し、受信信号にリンギングが発生する問題があった。
【０００５】
また、インピーダンス整合は、ある共振周波数付近でのみ成立し、広い周波数帯域にわたってインピーダンス整合をとることは困難であった。その結果、インパルス通信のような広帯域の周波数を利用する通信では、必要な周波数帯域で充分なインピーダンス整合をとることができないため、受信感度が低下し、通信距離が短くなる問題があった。
【０００６】
本発明はこのような状況に鑑みてなされたものであり、リンギングの発生を抑制し、受信感度を向上させるようにするものである。
【課題を解決するための手段】
【０００７】
本発明の側面は、ループ状のアンテナを使用して半導体集積回路間の無線通信を行う無線通信装置において、前記ループ状のアンテナにより受信した信号を増幅する初段の増幅器は、ゲート接地されたMOSFETと、前記MOSFETに接続された負荷とを備え、前記ループ状のアンテナの出力端子が前記MOSFETのソースに接続されている入力端子に接続されるとともに、前記MOSFETにより増幅された信号を出力する出力端子が前記MOSFETのドレインに接続されている。
【０００８】
通信に利用する信号の帯域のほぼ中心の角周波数をωとするとき、ループ状のアンテナのインダクタンスＬsからなるインピーダンスの絶対値ωＬsと入力端子から見たMOSFETの入力抵抗Ｒinがほぼ等しいようにすることができる。
【０００９】
前記MOSFETは差動構成とされているとともに、そのゲートには、MOSFETのトランスコンダクタンスgm の逆数の１／２の約１０倍以上の抵抗が接続されているようにすることができる。
【００１０】
本発明の側面においては、ループ状のアンテナにより受信した信号を増幅する初段の増幅器を構成するMOSFETがゲート接地され、ループ状のアンテナより出力された信号がMOSFETのソースに接続されている入力端子より入力され、MOSFETにより増幅され、そのドレインより出力される。
【発明の効果】
【００１１】
本発明の側面によれば、受信した信号を増幅することができる。特に、受信した信号を感度よく増幅することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明を適用したSIP（System in Package）の構成を表している。このSIP１は、内部にＩＣ（Integrated Circuit）チップ２とＩＣチップ３を有している。ＩＣチップ２とＩＣチップ３は、それぞれ図３を参照して後述する無線通信装置を内蔵しており、相互に信号を無線で通信する。
【００１３】
図２は、本発明を適用したLSI（Large Scale Integration）の構成を表している。LSI２１はＩＣチップ３１を内蔵しており、LSI２２はＩＣチップ３２を内蔵している。ＩＣチップ３１とＩＣチップ３２も、それぞれ図３を参照して後述する無線通信装置を内蔵している。そして、ＩＣチップ３１とＩＣチップ３２は、相互に無線で通信する。
【００１４】
図３は、ＩＣチップが有する無線通信装置の概略を表している。ＩＣチップ５１（図１におけるＩＣチップ２，３と図２におけるＩＣチップ３１，３２に対応する）は、アンテナ６１と送受信回路６２を有している。アンテナ６１は、ループ状（コイル状）のアンテナであり、送受信回路６２に対して受信した信号を供給するか、あるいは送受信回路６２より供給された信号を他のＩＣチップに対して無線で送信する。送受信回路６２は、送信装置と受信装置を内蔵している。
【００１５】
なお、アンテナ６１は、この図３の実施形態の場合、送信用と受信用が兼用されているが、それぞれ別個のものとしても良い。また、アンテナ６１は、ＩＣチップ５１の外部に設けられ、ボンディングワイヤーや半田バンプ等を介して送受信回路６２と接続される場合もある。
【００１６】
図４は、送受信回路６２の実施形態を表している。送受信回路６２は、送信装置８１と受信装置９１により構成されている。送信装置８１は、送信するデ−タを変調する変調器８２と、変調器８２より出力された変調信号を増幅する増幅器８３とを有している。増幅器８３により増幅された信号は、アンテナ８４を介して他のＩＣチップに送信される。
【００１７】
受信装置９１は、増幅器９３と復調器９４を有している。増幅器９３は、受信用のアンテナ９２により受信された信号を増幅し、復調器９４に出力する。復調器９４は、増幅器９３より入力された信号を復調し、出力する。
【００１８】
アンテナ８４とアンテナ９２は図３のアンテナ６１に対応し、ループ状のアンテナで構成される。両者は共用される場合と、別個独立に形成される場合とがある。
【００１９】
図５は、受信した信号を増幅する増幅器９３の実施形態を表している。この増幅器９３は、アンテナ９２より入力された信号を増幅する初段の増幅器である。増幅器９３は、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）１１７を有しており、そのソースは定電流源１１６の一端に接続されている。定電流源１１６の他端は接地されている。MOSFET１１７のソースは増幅器９３に信号を入力する入力端子としての端子１１１に接続されている。MOSFET１１７のゲートには、ゲート電圧ＶＧを入力する端子１１２が接続されている。MOSFET１１７のドレインには、負荷１１５の一端が接続されている。負荷１１５の他端には、基準電位VDD が供給される端子１１４が接続されている。MOSFET１１７のドレインにはまた、信号を出力する出力端子としての端子１１３が設けられている。
【００２０】
このMOSFET１１７はゲート接地型で構成されている。端子１１１からみた入力インピーダンスは、MOSFET１１７のトランスコンダクタンスgm の逆数（１／gm）と、MOSFET１１７のゲートソース間容量Ｃgs の並列接続で等価的に表すことができる。すなわち、図６に示されるように、端子１１１とアース間には抵抗１５１とコンデンサ１５２が並列接続されている。抵抗１５１の抵抗値は、MOSFET１１７のトランスコンダクタンスgm の逆数（１／gm）で表される。コンデンサ１５２の容量は、MOSFET１１７のゲートソース間容量Ｃgs で表される。
【００２１】
端子１１１からみた入力インピーダンスＺin は、次式で表される。
【００２２】
【数１】
2006352838.tif 000003
【００２３】
上記式において、ωは増幅（通信）される信号の角周波数（角振動数）を表す。
【００２４】
式（１）の複素容量成分ωＣgs の絶対値｜ωＣgs｜が、トランスコンダクタンスgm に比べて充分小さい周波数領域においては、入力インピーダンスＺin は抵抗成分（入力抵抗）のみとなる。この場合、近似的にＺin ＝Ｒin ＝１／gm と表すことができる。
【００２５】
一方、ループ状のアンテナ９２のインピーダンスは、直列の自己インダクタンスＬs 、直列の寄生抵抗、並びに並列の寄生容量で形成される。アンテナ９２の自己共振周波数よりも充分低い周波数領域では、寄生容量は無視することができる。また、寄生抵抗が自己インダクタンスＬs からなるインピーダンスの絶対値ωＬs と比べて充分小さい場合には、ループ状のアンテナ９２のインピーダンスは、インダクタンス成分jωＬs となる。したがって、アンテナ９２と増幅器９３の入力端子部分は、等価的に自己インダクタンスＬs と抵抗（入力抵抗）Ｒin の並列接続で表すことができる。この状態が図７に示されている。
【００２６】
すなわち、図７においては、コイル１７１と抵抗１７２により閉回路が形成されている。アンテナ９２としてのコイル１７１のインダクタンスはＬsであり、抵抗１７２の抵抗値はＲin である。
【００２７】
図８は、ループ状のアンテナ９２に信号が受信され、起電力Ｖrが発生した場合における図７の回路の等価回路を表している。同図に示されるように、この場合、コイル１７１と抵抗１７２の間に、電圧源１９１が挿入された状態となる。電圧源１９１より発生された電圧に基づく電流が、抵抗１７２とコイル１７１を流れる。
【００２８】
この起電力Ｖrにより生じる電流をＩとすると、次式が成立する。
【００２９】
【数２】
2006352838.tif 000004
【００３０】
アンテナ９２に生じる起電力Ｖrが、ある角周波数ωを用いて式（３）で表され、それによって生じる電流Ｉが式（４）によって表される場合、式（２）は式（５）で表される。
【００３１】
【数３】
2006352838.tif 000005
【００３２】
【数４】
2006352838.tif 000006
【００３３】
【数５】
2006352838.tif 000007
【００３４】
上記式（５）を変形して式（６）が得られる。
【００３５】
【数６】
2006352838.tif 000008
【００３６】
したがって、抵抗値がＲin の抵抗１７２で消費される電力は式（７）で表される。
【００３７】
【数７】
2006352838.tif 000009
【００３８】
なお、式（７）におけるｘは、規格化された入力抵抗値であり、アンテナ９２のインピーダンスの絶対値（インダクタンス成分）ωＬs と増幅器９３の入力抵抗Ｒin の比、ωＬs／Ｒin である。すなわち、アンテナ９２から初段の増幅器である増幅器９３に供給される電力は、ｘ／（１＋ｘ2）という関数に比例する。
【００３９】
この関数ｘ／（１＋ｘ2）の特性は、図９に示されるようになる。同図に示されるように、この関数はｘ＝１の時最大値0.5となる。このことから、入力抵抗Ｒin をアンテナ９２のインダクタンス成分ωＬs と等しい値に設定したとき、アンテナ９２から増幅器９３への電力供給が最大、すなわち、感度が最大となることが判る。
【００４０】
図５の実施形態において、端子１１１より入力された信号はMOSFET１１７により増幅され、端子１１３から出力される。
【００４１】
このように、アンテナ９２とMOSFET１１７の入力端子１１１の部分において、インダクタンスと抵抗からなる閉回路が形成されるので、コイルと浮遊容量によるLC共振回路が形成される場合に較べて、広帯域なインピーダンス整合を特別の回路を付加せずに実現することができる。例えば、インパルス通信などの広帯域無線通信を考えた場合、受信信号に含まれる周波数は、所定の周波数を中心に所定の周波数帯域の広がりを有する。その周波数帯域の中心の周波数に対応する角周波数ωにおいて、ｘ＝１となるように、MOSFET１１７のサイズ（ゲート幅、ゲート長）と定電流源１１６によるバイアス電流Ｉを設定することにより、アンテナ９２から広帯域で効率よく増幅器９３に電力を供給することが可能となる。これにより受信感度が向上する。その結果、ＩＣチップ間の通信距離を長くすることが可能となる。
【００４２】
また、アンテナ９２と初段の増幅器９３の入力端子１１１の部分は、等価的にインダクタンスＬs と抵抗Ｒin の並列接続で表されるので、この系の応答は、時定数Ｌs ／Ｒin のダンピングで表される。その結果、不要な共振現象（リンギング）の発生が抑制され、単純な構成の復調器で低いエラーレートを実現することが可能となる。
【００４３】
増幅器９３をＩＣチップ上に搭載する場合、コモンモード雑音耐性を良好とするために、差動構成とするのが好ましい。図１０は、図５に示される増幅器を差動構成とした場合の実施形態を表している。この増幅器９３は、それぞれ定電流源１１６−１，１１６−２、MOSFET１１７−１，１１７−２、負荷１１５−１，１１５−２がそれぞれ差動的に接続されている。すなわち、定電流源１１６−１，１１６−２の一端は接地され、他端はそれぞれ対応するMOSFET１１７−１，１１７−２のソースに接続されている。MOSFET１１７−１，１１７−２のドレインには、それぞれ負荷１１５−１，１１５−２が接続されている。負荷１１５−１，１１５−２の他端には、端子１１４を介して基準電位VDD が印加されている。
【００４４】
また、MOSFET１１７−１，１１７−２のゲートは相互に接続され、抵抗２０２を介して端子１１２からゲート電圧ＶＧが印加されるように構成されている。ゲート電圧ＶＧは、MOSFET１１７−１，１１７−２にとって、差動信号として接地されていればよいので、高いインピーダンスで給電した方がコモンモード雑音耐性上、有利となる。そこで抵抗２０２は、その抵抗値が大きい値に設定されている。
【００４５】
MOSFET １１７−１，１１７−２のトランスコンダクタンスをいずれもgm とした場合、端子１１１−１（ＩＮ１），１１１−２（ＩＮ２）のコモンモード電圧Ｖin_CM に対するインピーダンスは、（１／gm）／２（１／２gm）となる。MOSFET１１７−１，１１７−２のゲートソース間電圧Ｖgs は、コモンモード電圧Ｖin_CM が抵抗２０２の抵抗値ＲBIASとインピーダンス１／２gm により内分された値となり、式（８）により表される。
【００４６】
【数８】
2006352838.tif 000010
【００４７】
ゲートソース間電圧Ｖgs がコモンモード電圧Ｖin_CM によって変化しなければアンテナに乗るコモンモード雑音の影響を受けなくなる。したがって、抵抗２０２の抵抗値ＲBIASは、式（９）が満足されるように決定される。例えば、抵抗値ＲBIASは、インピーダンス１／２gmの約１０倍以上の値とすることができる。
ＲBIAS  ≫  １／２gm                          （９）
【００４８】
MOSFET１１７−１，１１７−２のソースには、それぞれアンテナ９２を構成するコイル２０１の一端と他端が入力端子１１１−１，１１１−２を介してそれぞれ接続されている。MOSFET１１７−１，１１７−２のドレインには、それぞれ出力端子１１３−１，１１３−２が接続されている。
【００４９】
図１０の実施形態においては、コイル２０１から出力され、端子１１１−１，１１２から入力された信号は、MOSFET１１７−１，１１７−２により差動増幅され、端子１１３−１，１１３−２から出力される。
【００５０】
すなわち、コイル２０１に起電力が発生し、端子１１１−１（ＩＮ１）が高電位になり、端子１１１−２（ＩＮ２）が低電位になると、端子１１１−２（ＩＮ２）からコイル２０１を介して端子１１１−１（ＩＮ１）に向かって電流Ｉ201が流れる。このとき、MOSFET１１７−１に流れる電流Ｉ117-1は、次式で表される。なお、Ｉ116-1は、定電流源１１６−１に流れる電流である。
Ｉ117-1 ＝ Ｉ116-1 − Ｉ201            （１０）
【００５１】
一方、MOSFET１１７−２に流れる電流Ｉ117-2は、次式で表される。なお、Ｉ116-2は定電流源１１６−２に流れる電流である。
Ｉ117-2 ＝ Ｉ116-2 ＋ Ｉ201            （１１）
【００５２】
定電流源１１６−１に流れる電流Ｉ116-1と定電流源１１６−２に流れる電流Ｉ116-2は、等しい値に設定されている。すなわち、Ｉ116-1＝Ｉ116-2である。従って、式（１０）と式（１１）より明らかなように、MOSFET１１７−１に流れる電流Ｉ117-1は、MOSFET１１７−２に流れる電流Ｉ117-2より小さくなる。
【００５３】
端子１１３−１（ＯＵＴ１）より出力される電位Ｖ113-1と、端子１１３−２（ＯＵＴ２）より出力される電位Ｖ113-2は、それぞれ次式で表される。
Ｖ113-1 ＝ VDD − Ｉ117-1 ・ ＲL        （１２）
Ｖ113-2 ＝ VDD − Ｉ117-2 ・ ＲL        （１３）
【００５４】
ＲLは、それぞれ負荷１１５−１と負荷１１５−２の抵抗値であり、両者は等しい値に設定されている。従って、端子１１３−１（ＯＵＴ１）より出力される電位Ｖ113-1は、端子１１３−２（ＯＵＴ２）より出力される電位Ｖ113-2より大きくなる。
【００５５】
コイル２０１に、端子１１１−１（ＩＮ１）が低電位になり、端子１１１−２（ＩＮ２）が高電位になる起電力が発生すると、MOSFET１１７−１に流れる電流Ｉ117-1はMOSFET１１７−２に流れる電流Ｉ117-2より大きくなり、端子１１３−１（ＯＵＴ１）より出力される電位Ｖ113-1は、端子１１３−２（ＯＵＴ２）より出力される電位Ｖ113-2より小さくなる。
【００５６】
図１１は、外部クロックに同期させてデ−タを受信する場合の実施形態を表している。
この実施形態においては、負荷１１５−１がMOSFET３０１−１，３０２−１，３０３−１により構成されている。MOSFET３０１−１のソースは、MOSFET１１７−１のドレインに接続され、MOSFET３０１−１のドレインはMOSFET３０２−１，３０３−１のドレインにそれぞれ接続されている。MOSFET３０２−１，３０３−１のソースは、それぞれ相互に接続され、さらに端子１１４に接続されている。
【００５７】
同様に、負荷１１５−２は、MOSFET３０１−２，３０２−２，３０３−２により構成されている。MOSFET３０１−２のソースは、MOSFET１１７−２のドレインに接続され、MOSFET３０１−２のドレインはMOSFET３０２−２，３０３−２のドレインにそれぞれ接続されている。MOSFET３０２−２とMOSFET３０３−２のソースは、それぞれ相互に接続され、さらに端子１１４に接続されている。
【００５８】
MOSFET３０２−１，３０３−１のドレイン（MOSFET３０１−１のドレイン）は、MOSFET３０１−２，３０３−２のゲートと接続され、さらに端子１１３−１に接続されている。
MOSFET３０２−２，３０３−２のドレイン（MOSFET３０１−２のドレイン）は、MOSFET３０１−１，３０３−１のゲートに接続されており、さらに端子１１３−２に接続されている。
【００５９】
MOSFET３０２−１，３０２−２のゲートには、端子３１１からサンプリング用のクロックが入力されている。
【００６０】
コイル２０１から入力された信号は、端子１１１−１，１１１−２から増幅器９３に入力され、MOSFET１１７−１，１１７−２により差動増幅され、クロックに同期したMOSFET３０１−１乃至３０３−２のスイッチング動作に同期して、端子１１３−１，１１３−２から出力される。
【００６１】
すなわち、端子３１１より入力されるクロックが低レベルである場合、MOSFET３０２−１，３０２−２がオンし、MOSFET３０３−１，３０３−２がオフする。MOSFET３０２−１のチャンネル抵抗Ｒ302-1とMOSFET３０３−１のチャンネル抵抗Ｒ303-1の並列接続回路において、オンしているMOSFET３０２−１のチャンネル抵抗Ｒ302-1に較べて、オフしているMOSFET３０３−１のチャンネル抵抗Ｒ303-1は充分大きいので、無視することができる。
【００６２】
同様に、MOSFET３０２−２のチャンネル抵抗Ｒ302-2とMOSFET３０３−２のチャンネル抵抗Ｒ303-2の並列接続回路において、オンしているMOSFET３０２−２のチャンネル抵抗Ｒ302-2に較べて、オフしているMOSFET３０３−２のチャンネル抵抗Ｒ303-2は充分大きいので、無視することができる。
【００６３】
MOSFET３０２−１，３０２−２のチャンネル抵抗Ｒ302-1，Ｒ302-2の値をＲLとすると、上述した場合と同様に、端子１１３−１（ＯＵＴ１）より出力される電位Ｖ113-1と、端子１１３−２（ＯＵＴ２）より出力される電位Ｖ113-2は、式（１２）と式（１３）で表されるようになる。
【００６４】
端子３１１に入力されるクロックのレベルが低レベルから高レベルに切り替わると、MOSFET３０２−１，３０２−２がオフし、MOSFET３０３−１，３０３−２がオンする。この場合、MOSFET３０２−１のチャンネル抵抗Ｒ302-1とMOSFET３０３−１のチャンネル抵抗Ｒ303-1の並列接続回路において、オンしているMOSFET３０３−１のチャンネル抵抗Ｒ303-1に較べて、オフしているMOSFET３０２−１のチャンネル抵抗Ｒ302-1は充分大きいので
、無視することができる。
【００６５】
同様に、MOSFET３０２−２のチャンネル抵抗Ｒ302-2とMOSFET３０３−２のチャンネル抵抗Ｒ303-2の並列接続回路において、オンしているMOSFET３０３−２のチャンネル抵抗Ｒ303-2に較べて、オフしているMOSFET３０２−２のチャンネル抵抗Ｒ302-2は充分大きいので、無視することができる。
【００６６】
端子１１３−１，１１３−２に電位差が生じているタイミングにおいて、クロックが低レベルから高レベルに切り替わると、MOSFET３０１−１，３０３−１，３０１−２，３０３−２からなる正帰還の働きにより信号が増幅され、ラッチ動作が行われる。
【００６７】
例えば、端子１１３−１（ＯＵＴ１）の電位が、端子１１３−２の電位（ＯＵＴ２）より大きいとき、クロックが低レベルから高レベルに切り替わると、MOSFET３０３−２，３０１−２をインバータと考えると、その出力（端子１１３−２の電位（ＯＵＴ２））は低レベルになろうとし、MOSFET３０３−１，３０１−１をインバータと考えると、その出力（端子１１３−１の電位（ＯＵＴ１））は高レベルになろうとする。すなわち、端子１１３−１（ＯＵＴ１）の電位が、端子１１３−２の電位（ＯＵＴ２）より大きい状態がより加速され（正帰還され）、最終的に端子１１３−１（ＯＵＴ１）の電位が、端子１１３−２の電位（ＯＵＴ２）より大きい状態が確定する（出力がラッチされる）。
【００６８】
逆に、端子１１３−１（ＯＵＴ１）の電位が、端子１１３−２の電位（ＯＵＴ２）より小さいとき、クロックが低レベルから高レベルに切り替わると、MOSFET３０３−２，３０１−２の出力（端子１１３−２の電位（ＯＵＴ２））は高レベルになろうとし、MOSFET３０３−１，３０１−１の出力（端子１１３−１の電位（ＯＵＴ１））は低レベルになろうとする。すなわち、端子１１３−１（ＯＵＴ１）の電位が、端子１１３−２の電位（ＯＵＴ２）より小さい状態がより加速され（正帰還され）、最終的に端子１１３−１（ＯＵＴ１）の電位が、端子１１３−２の電位（ＯＵＴ２）より小さい状態が確定する（出力がラッチされる）。
【００６９】
なお、以上におけるｎチャンネルとＰチャンネルのMOSFET を、それぞれＰチャンネルとｎチャンネルのMOSFET に置き換え、さらに基準電位VDD とアースを入れ換えた構成にしても、同様の効果を奏することが可能である。
【産業上の利用可能性】
【００７０】
本発明は、ＩＣ，LSI，VLSI（Very Large Scale Integration）等、各種の半導体集積回路間での通信に適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明を適用したSIPの実施形態の構成を示す斜視図である。
【図２】本発明を適用したLSIの実施形態の構成を示す斜視図である。
【図３】ＩＣチップの実施形態の構成を示す斜視図である。
【図４】送受信回路の実施形態の構成を示す回路図である。
【図５】増幅器の実施形態の構成を示す回路図である。
【図６】入力端子からみた増幅器の等価回路である。
【図７】アンテナと増幅器の入力端子の部分の等価回路である。
【図８】起電力が発生した場合のアンテナと増幅器の入力端子の部分の等価回路である。
【図９】ωＬsで規格化された入力抵抗値ｘとパワーゲインの関係の変化を表すグラフである。
【図１０】差動構成とされた増幅器の実施形態の構成を示す回路図である。
【図１１】差動構成とされた増幅器の実施形態の構成を示す回路図である。
【００７２】
符号の説明
１  SIP，  ２，３  ＩＣチップ，  ２１，２２  LSI，  ３１，３２  ＩＣチップ，  ５１  ＩＣチップ，  ６１  アンテナ，  ６２  送受信回路，  ８１  送信装置，  ８２  変調器，  ８３  増幅器，  ８４  アンテナ，  ９１  受信装置，  ９２  アンテナ，  ９３  増幅器，  ９４  復調器，  １１５  負荷，  １１６  定電流源，  １１７  MOSFET
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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