(57)【要約】【課題】  従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。【解決手段】  強誘電体薄膜を有する強誘電体コンデンサと、ＭＯＳＦＥＴからなるインバータ回路を２個たすき掛けにしたラッチ回路を組み合わせた構成とした。  【選択図】      図１
2006237776.tif 000002
【特許請求の範囲】
【請求項１】
電源となる第１電源端子および第２電源端子と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１、第２、第３および第４のコンデンサと、
前記第１電源端子および第２電源端子を電源とする第１のインバータ回路と第２のインバータ回路と、
を有し、
前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続され、
前記第３のコンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と前記第１電源端子にそれぞれ接続され、
前記第４のコンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と前記第１電源端子にそれぞれ接続され、
た構成を特徴とする強誘電体コンデンサラッチ回路。
【請求項２】
電源となる第１電源端子および第２電源端子と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１、第２、第３、および第４のコンデンサと、
第１および第２の抵抗手段と、
前記第１電源端子および第２電源端子を電源とする第１のインバータ回路と第２のインバータ回路と、
を有し、
前記第１のインバータ回路の出力端子は前記第２の抵抗手段を介して前記第２のインバータ回路の入力端子に接続され、かつ前記第２のインバータ回路の出力端子は前記第１の抵抗手段を介して前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第３のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続され、
前記第４のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続され、
た構成を特徴とする強誘電体コンデンサラッチ回路。
【請求項３】
電源となる第１電源端子および第２電源端子と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１、第２、第３、および第４のコンデンサと、
第１、第２、第３、および第４の抵抗手段と、
前記第１電源端子および第２電源端子を電源とする第１のインバータ回路と第２のインバータ回路と、
を有し、
前記第１のインバータ回路の出力端子は前記第２の抵抗手段を介して前記第２のインバータ回路の入力端子に接続され、かつ前記第２のインバータ回路の出力端子は前記第１の抵抗手段を介して前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子は前記第３の抵抗手段を介して前記第１のインバータ回路の出力端子に接続され、第２端子は前記第１のインバータ回路の入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子は前記第４の抵抗手段を介して前記第２のインバータ回路の出力端子に接続され、第２端子は前記第２のインバータ回路の入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第３のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続され、
前記第４のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続され、
た構成を特徴とする強誘電体コンデンサラッチ回路。
【請求項４】
請求項１もしくは請求項２もしくは請求項３において、
前記第１、第２、第３、および第４のコンデンサの一部、もしくは全部が前記第１、第２の強誘電体コンデンサと同一の構造で形成されていることを特徴とする強誘電体コンデンサラッチ回路。
【請求項５】
請求項１もしくは請求項２もしくは請求項３において、
前記第１のインバータ回路もしくは第２のインバータ回路は、第１の導電型の絶縁ゲート電界効果型トランジスタと第２の導電型の絶縁ゲート電界効果型トランジスタを有し、
前記第１の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第２の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第１の導電型と第２の導電型の２個の絶縁ゲート電界効果型トランジスタのドレイン電極とゲート電極はそれぞれ互いに接続された構成からなることを特徴とする強誘電体コンデンサラッチ回路。
【請求項６】
請求項２もしくは請求項３において、
前記抵抗手段の一部、もしくは全部がポリシリコンで形成されたことを特徴とする強誘電体コンデンサラッチ回路。
【請求項７】
請求項２もしくは請求項３において、
前記抵抗手段の一部、もしくは全部が絶縁ゲート電界効果型トランジスタを用いたことを特徴とする強誘電体コンデンサラッチ回路。
【請求項８】
請求項７において、
前記絶縁ゲート電界効果型トランジスタを用いた抵抗手段が第１の導電型の絶縁ゲート電界効果型トランジスタと第２の導電型の絶縁ゲート電界効果型トランジスタを並列に接続した構成のトランスミッションゲート回路からなることを特徴とする強誘電体コンデンサラッチ回路。
【請求項９】
請求項１もしくは請求項２もしくは請求項３もしくは請求項４において、
前記強誘電体コンデンサの強誘電体薄膜は無機強誘電体からなることを特徴とする強誘電体コンデンサラッチ回路。
【請求項１０】
請求項９において、
前記無機強誘電体からなる強誘電体薄膜はＰＺＴＮからなることを特徴とする強誘電体コンデンサラッチ回路。
【請求項１１】
請求項１もしくは請求項２もしくは請求項３もしくは請求項４において、
前記強誘電体コンデンサの強誘電体薄膜は有機強誘電体からなることを特徴とする強誘電体コンデンサラッチ回路。
【請求項１２】
請求項１１において、
前記有機強誘電体からなる強誘電体薄膜はＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなることを特徴とする強誘電体コンデンサラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路において、不揮発性の回路を内蔵する際の電界効果型トランジスタと強誘電体コンデンサとによるラッチ回路の構成に関する。
【背景技術】
【０００２】
近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。また、集積回路の一部に書き込み、消去可能な不揮発性の回路を内蔵することがしばしば要請される。
【０００３】
不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は以下の例に示すように様々にある。
【０００４】
強誘電体メモリの一例としては強誘電体膜内部の残留分極状態により２状態を定義する強誘電体コンデンサに、書き込みの際には強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、読み出しの際には強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知する方法がある。この方法を簡単に示したのが図１２、図１３、図１４、図１５である。
【０００５】
図１２は強誘電体コンデンサの構造を示す断面図である。図１２において、１２４０は無機の強誘電体からなる強誘電体薄膜であり、１２４１と１２４２は金属からなる電極である。金属電極１２４１と１２４２によって強誘電体薄膜１２４０を挟む構造により強誘電体コンデンサが構成されている。
【０００６】
図１３は図１２に示した強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図１３において１３０１、１３０２、１３０３、１３０４、１３０５、１３０６の各点の特性点を通る曲線が図１２の強誘電体コンデンサの第１端子１２４１と第２端子１２４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。図１３の特性点１３０１は図１２の第２端子１２４２に第１端子１２４１より正の高い電圧Ｖを加えた状態を示し、図１３の特性点１３０４は図１２の第１端子１２４１に第２端子１２４２より正の高い電圧Ｖを加えた状態を示している。図１３の特性点１３０１と特性点１３０４においては内部の分極は正負、逆の分極をする。特性点１３０１の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点１３０２に示す状態となる。また、特性点１３０４の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点１３０５に示す状態となる。したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点１３０２と特性点１３０５に相当して、不揮発性のデータを残留分極の形で記憶できることが解る。
【０００７】
なお、以上において説明した強誘電体コンデンサの両端の電圧Ｖと強誘電体薄膜内部の分極電荷の関係を模式的に図示したのが図１４である。図１３の各特性点の番号と図１４の内部分極状態を示した各模式図の番号は対応していている。ただし、図１３における印加電圧Ｖは図１４において上部のコンデンサの電極を基準として正負を定めている。
【０００８】
さて、強誘電体コンデンサの両端の端子が開放された状態から第２端子１２４２を基準として第１端子１２４１に電圧Ｖ（△ＶＢ）をかけると特性点１３０４に移動する。このとき、前の状態が特性点１３０２であれば図１３に示す△ＱＨＢの電荷が取り出され、特性点１３０５の状態であれば△ＱＬＢが取り出される。図１３から明らかに△ＱＬＢ≪△ＱＨＢであるので残留分極として記憶されていた前の状態を１，０として判別できる。
【０００９】
以上を実際に行う回路構成の例として図１５がある。図１５は１個のトランジスタと１個の強誘電体コンデンサを用いて１ビットの不揮発性データを記憶する強誘電体メモリ装置の単位メモリセルの構造を示す回路図である。図１５において１５１１は強誘電体コンデンサ、１５１２はＮ型の絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場合もある。なお、ＭＯＳＦＥＴとはＭｅａｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）である。また、１５１３はワード線であり、前記ＭＯＳＦＥＴ１５１２のゲート電極に接続されている。また、１５１４はビット線であり、前記ＭＯＳＦＥＴ１５１２のソース・もしくはドレインとなる電極に接続されている。また、１５１５はプレート線で前記強誘電体コンデンサ１５１１の一端に接続されている。強誘電体コンデンサ１５１１の他端は前記ＭＯＳＦＥＴ１５１２のドレイン・もしくはソースとなる電極に接続されている。以上の回路によって、ビット線１５１４とプレート線１５１５に強誘電体コンデンサ１５１１にかける電位を供給し、ワード線１５１３によってＭＯＳＦＥＴ１５１２をオン（ＯＮ）、オフ（ＯＦＦ）することにより、前述した電荷の書き込み動作と読み出し動作を行う。なお、この方法はデータを読み出す際に電荷を取り出す、つまりデータを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、特許例として特許文献１がある。
【００１０】
次に、データを読み出す際にデータを破壊しない、いわゆる非破壊読み出しの強誘電体メモリの従来例を３例、図１６、図１７、図１８に示す。
【００１１】
図１６は特許文献２に示された非破壊読み出しの強誘電体メモリの回路図である。図１６において、Ｐ型ＭＯＳＦＥＴ１６１１とＮ型ＭＯＳＦＥＴ１６１３によるインバータ回路と、Ｐ型ＭＯＳＦＥＴ１６１２とＮ型ＭＯＳＦＥＴ１６１４によるインバータ回路とをたすきがけに配線してラッチ回路を構成し、各インバータ回路の出力とプレート線１６２２の間に強誘電体コンデンサ１６０１と１６０２を設けている。また、アクセス用のＭＯＳＦＥＴ１６１５と１６１６、およびワード線１６２１、データ線１６２３、１６２４を設け、いわゆるスタティックランダムアクセスメモリと強誘電体コンデンサを組み合わせた構成によって、不揮発性かつ非破壊読み出しの強誘電体メモリを具現化している。
【００１２】
図１７は特許文献３に示された非破壊読み出しの強誘電体メモリの回路図である。図１７において、Ｎ型ＭＯＳＦＥＴ１７１３と、１７１４のゲート電極とドレイン電極を互いにたすきがけに配線し、かつ負荷として、前記Ｎ型ＭＯＳＦＥＴ１７１３と１７１４のドレイン電極と、制御プレート線１７２２の各間に強誘電体コンデンサ１７０１と１７０２を設けている。また、アクセス用のＭＯＳＦＥＴ１７１５と１７１６、およびワード線１７２１、ビット線１７２３、１７２４を設け、それらを組み合わせた構成によって、不揮発性かつ非破壊読み出しの強誘電体メモリを具現化している。
【００１３】
図１８は非特許文献１に示された非破壊読み出しの強誘電体メモリの回路図である。図１８において、制御信号付きインバータ回路１８２１と１８２２の入力端子と出力端子を互いにたすきがけにしてラッチ回路を構成し、制御信号付きインバータ回路１８２１と１８２２の出力端子にそれぞれ強誘電体コンデンサ１８０１と１８０２を設けている。また、トランスミッションゲート１８２４、１８２５と図１８における制御信号ＥＮＢ、ＣＬ等を制御することにより、不揮発性かつ非破壊読み出しの強誘電体メモリを具現化している。
【００１４】
なお、以上に述べた非破壊読み出しの図１６、図１７、図１８の回路方式はいずれも強誘電体コンデンサの片側に接続されたプレート線を特別のシーケンスとタイミングで制御することが必須の方式である。
【００１５】
【特許文献１】特開平１１−３９８８２号公報
【特許文献２】特開２００１−２８３５８４号公報
【特許文献３】特開２００３−５９２５９号公報
【非特許文献１】「日経エレクトロニクス２００２年１月１４日号」日経ＢＰ社出版、ｐ．２６−２７
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の強誘電体メモリでは以下に述べる問題点を有していた。図１２、１３、１４、１５で説明した方法、あるいは特許文献１に示した方法によるデータを破壊読み出しする方式は読み出し後、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与えるとともにデバイスとしての寿命を短くする方式であった。
【００１７】
また、非破壊読み出しの図１６、図１７、図１８に示した方法、あるいは特許文献２、３もしくは非特許文献１に示した方法はメモリ動作としてのプレート線の制御をはじめとして各制御信号や動作手順を必要とする為に、集積回路にいわゆるエンベディド型として不揮発性メモリを内蔵するときにはメモリの制御を意識して設計する必要があり、集積回路の全体の制御に制約を与え、また専用メモリを扱う知識を必要として、一般的なロジック主体の設計者には扱い難かった。
【００１８】
また、前記非破壊読み出しの従来回路例は専用メモリとしての構成を前提としている為に、大規模メモリの場合にはよいが、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵する場合には周辺回路の大きさと制御回路が大きな面積を占有するので、小容量の不揮発性メモリを効率よく搭載するのには適していなかった。
【００１９】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、読み書き可能な不揮発性の回路であって、かつ、データの読み出しの際や書き込みの際に格別な制御方式や手順を必要とせず、通常の絶縁ゲート電界効果型トランジスタ回路と同じような取り扱いが可能で、かつ占有面積も少なく、集積回路に容易に内蔵することに適した強誘電体メモリとその回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
【００２１】
すなわち第１の発明は、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、第１、第２、第３、第４のコンデンサと、第１電源端子および第２電源端子を電源とする第１のインバータ回路と第２のインバータ回路と、を有し、前記第１インバータ回路と第２インバータ回路の入力端子と出力端子を互いに襷がけにしてラッチ回路を構成し、前記第１の強誘電体コンデンサを前記第１インバータ回路の出力端子と、入力端子の間に接続し、前記第２の強誘電体コンデンサを前記第２インバータ回路の出力端子と入力端子の間に接続し、前記第１コンデンサを前記第１インバータ回路の出力端子と前記第２電源端子の間に接続し、前記第２コンデンサを前記第２インバータ回路の出力端子と前記第２電源端子の間に接続し、前記第３コンデンサを前記第１インバータ回路の出力端子と前記第１電源端子の間に接続し、前記第４コンデンサを前記第２インバータ回路の出力端子と前記第１電源端子の間に接続したものである。
【００２２】
第２の発明は、第１の発明に加え、更に前記第２のインバータ回路の出力端子と前記第１のインバータ回路の入力端子の間に第１の抵抗手段を介し、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子の間に第２の抵抗手段を介したものである。
【００２３】
第３の発明は、第２の発明に加え、更に前記第１の強誘電体コンデンサの一端と前記第１のインバータ回路の出力端子の間に第３の抵抗手段を介し、前記第２の強誘電体コンデンサの一端と前記第２のインバータ回路の出力端子の間に第４の抵抗手段を介したものである。
【００２４】
第４の発明は、第１または第２あるいは第３の発明において、第１、第２、第３、第４のコンデンサの一部、もしくは全部を前記第１、第２の強誘電体コンデンサと同じ構造で形成したものである。
【００２５】
第５の発明は第１または第２または第３あるいは第４の発明において、第１のインバータ回路もしくは第２のインバータ回路は、第１の導電型の絶縁ゲート電界効果型トランジスタと第２の導電型の絶縁ゲート電界効果型トランジスタを組み合わせた構成からなるものである。
【００２６】
第６の発明は第２あるいは第３の発明において、前記抵抗手段の一部、もしくは全部にポリシリコンを用いたものである。
【００２７】
第７の発明は第２あるいは第３の発明において、前記抵抗手段の一部、もしくは全部に絶縁ゲート電界効果型トランジスタを用いたものである。
【００２８】
第８の発明は第７の発明において、絶縁ゲート電界効果型トランジスタを用いた前記抵抗手段がトランスミッションゲート回路の構成からなるものである。
【００２９】
第９の発明は第１または第２あるいは第３の発明において、前記強誘電体コンデンサを構成する強誘電体薄膜は無機強誘電体からなるものである。
【００３０】
第１０の発明は第９の発明において、前記無機強誘電体からなる強誘電体薄膜はＰＺＴＮからなるものである。
【００３１】
第１１の発明は第１または第２あるいは第３の発明において、前記強誘電体コンデンサを構成する強誘電体薄膜は有機強誘電体からなるものである。
【００３２】
第１２の発明は第１１の発明において、前記有機強誘電体からなる強誘電体薄膜はＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなるものである。
【００３３】
以上のように上記の構成からなる本発明によれば、２個のインバータ回路によって構成されるラッチ回路で二つの安定状態を有し、そのどちらかの安定状態において、強誘電体コンデンサにその安定状態における電位によって分極を起こし、かつ電源切断時においても残留分極を記憶させ、電源再投入後も強誘電体コンデンサの残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰する構成とした。
【００３４】
また、前記インバータ回路をＰ型とＮ型の絶縁ゲート電界効果型トランジスタによって構成した。
また、前記インバータ回路と強誘電体コンデンサの間に抵抗手段を介した。またラッチ回路を構成する２個のインバータ回路の出力端子と入力端子間に抵抗手段を介した。
また、前記抵抗手段の一部、もしくは全部をポリシリコンで形成した。
また、前記抵抗手段の一部、もしくは全部を絶縁ゲート電界効果型トランジスタで構成した。
また、前記強誘電体コンデンサの強誘電体薄膜を分極電荷−印加電圧のヒステリシス特性において残留分極が大きく、角型特性の良い無機強誘電体のＰＺＴＮを用いる構成とした。
また、前記前記強誘電体コンデンサの強誘電体薄膜を有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンを用いる構成とした。
【００３５】
したがって、上記の構成によれば電源切断時におけるラッチ回路のデータを反映した強誘電体コンデンサの残留分極による電荷の偏りによって、電源再投入後において、
電源切断時のデータ保持状態が確実に復元するという効果がある。
また、ラッチ回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねているので余分な制御回路や読み出し、書き込みの手順を不要としており、高速かつ少ない回路素子となって、小容量の不揮発性メモリ内蔵の半導体集積回路にコストと占有面積の観点から非常に適した回路を提供できるという効果がある。
【００３６】
また、抵抗手段を適切に用いたことで動作が安定、かつ確実性が増すという効果がある。
また、インバータ回路を絶縁ゲート電界効果型トランジスタによって構成するので、低コストで特性や製造工程が安定した集積回路を提供できる効果がある。
また、分極電荷−印加電圧のヒステリシス特性において残留分極が大きく、角型特性の良い無機強誘電体のＰＺＴＮや、低温で強誘電体が形成できる有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、あるいはナイロン７、ナイロン１１等の奇数ナイロンを前記強誘電体薄膜に用いることにより、諸特性が改善され、製造が容易かつ安定性を増す効果がある。そしてその結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態について、図面を参照して説明する。
【００３８】
（本発明の強誘電体コンデンサラッチ回路の実施例１）
図１は本発明の強誘電体コンデンサラッチ回路の第１例を示す回路図である。
【００３９】
図１において、１１と１２は強誘電体コンデンサである。１３はＮ型の絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）であり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＦＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＦＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００４０】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＦＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＦＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００４１】
インバータ回路１３５の出力はポリシリコンで形成する抵抗手段１９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力は前記構造からなる抵抗手段１９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００４２】
インバータ回路１３５の出力は抵抗手段１９５を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。コンデンサ１９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ１９３の一端は入出力端子１７に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００４３】
インバータ回路１４６の出力は抵抗手段１９６を介して入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。コンデンサ１９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ１９４の一端は入出力端子１８に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００４４】
以上において、強誘電体コンデンサ１１と１２、Ｎ型ＭＯＳＦＥＴ１３と１４、Ｐ型ＭＯＳＦＥＴ１５と１６、コンデンサ１９１と１９２、コンデンサ１９３と１９４、抵抗手段１９５と１９６、および抵抗手段１９７と１９８はそれぞれ同一形状であり、同一特性である。かつ以上の素子を配列し、接続したレイアウトパターンも同一もしくは対称形の配置であることが望ましい。
【００４５】
さて、インバータ回路１３５とインバータ回路１４６は前述したようにラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。すなわち入出力端子１７が低電位に相当する−ＶＳＳであり、入出力端子１８が高電位に相当する＋ＶＤＤの第１状態と、入出力端子１７が高電位に相当する＋ＶＤＤであり、入出力端子１８が低電位に相当する−ＶＳＳの第２状態である。
【００４６】
図２は図１を機能的により解りやすく表現した回路図であるが、図２の回路図で電源が供給されたときの安定状態を図３に示している。図３の（３１Ａ）が前記第１状態であり、（３２Ａ）が前記第２状態を示している。すなわち第１状態では入出力端子１７が低電位に相当する−ＶＳＳであり、入出力端子１８が高電位に相当する＋ＶＤＤである。また、第２状態では入出力端子１７が高電位に相当する＋ＶＤＤであり、入出力端子１８が低電位に相当する−ＶＳＳである。さて、この状態の電位状況によって図１および図２の強誘電体コンデンサ１１と１２は内部に分極を起こす。このときの分極の状態を図３における前記第１状態を示す（３１Ａ）と第２状態を示す（３２Ａ）の各図で各状態における強誘電体コンデンサの内部の分極状態を表現している。すなわち強誘電体コンデンサ１１と１２は入出力端子１７が−ＶＳＳで入出力端子１８が＋ＶＤＤの状況では、入出力端子１７側のコンデンサの電極側は正極性、入出力端子１８側のコンデンサの電極側は負極性の分極を強誘電体薄膜の内部に起こす。また、強誘電体コンデンサ１１と１２は入出力端子１７が＋ＶＤＤで入出力端子１８が−ＶＳＳの状況では、入出力端子１７側のコンデンサの電極側は負極性、入出力端子１８側のコンデンサの電極側は正極性の分極を強誘電体薄膜の内部に起こす。
【００４７】
次に、電源を切った場合について述べる。以上に説明した分極は図１において電源を切った場合において、分極電荷量は減少するものの、図１３、図１４における特性点１３０２と１３０５における残留分極が残り、記憶される。この電源が切断された状況すなわち、入出力端子１７と１８がともにグラウンド電位の０電位になった場合の内部分極の状態を図３の（３１Ｂ）と（３２Ｂ）に表している。なお、図１の回路図では負極性電源である−ＶＳＳをグラウンド電位としている。さて、電源を切り、しばらくすると各回路の電位はグラウンド電位に落ち着く。ただし、前述したように強誘電体コンデンサの内部分極は残留分極として保存されている。
【００４８】
次に再度、電源を投入した場合について説明する。図１におけるコンデンサ１９１と１９２は電源を切断時には電荷は０となっている。そして、コンデンサの一端は正極性の電源端子＋ＶＤＤに接続されているので、電源の再投入時には入出力端子１７と１８は正極性の電源端子＋ＶＤＤ側の電位に追従しようとする。すなわち強誘電体コンデンサ１１と１２の入出力端子１７と１８側のコンデンサの電極は正極性の電源端子＋ＶＤＤ側の電位に追従しようとする。一方、コンデンサ１９３と１９４は電源を切断時には電荷は０となっているとともに、コンデンサの一端は負極性の電源端子−ＶＳＳに接続されているので、電源の再投入時には強誘電体コンデンサ１１と１２の入出力端子と反対側の端子は負極性の電源端子−ＶＳＳ側の電位に追従しようとする。
実際には強誘電体コンデンサ１１と１２の静電容量をＣｆ、コンデンサ１９１と１９２の静電容量をＣ１、コンデンサ１９３と１９４の静電容量をＣ２とすれば、強誘電体コンデンサ１１と１２の一端である入出力端子１７と１８の電位Ｖ１は電源投入時において、
Ｖ１＝ＶＤＤ・Ｃ１（Ｃｆ＋Ｃ２）／（Ｃ２Ｃｆ＋Ｃ１Ｃ２＋Ｃ１Ｃｆ）
となる。
また、強誘電体コンデンサ１１と１２の他端の電位Ｖ２は電源投入時において、
Ｖ２＝ＶＤＤ・（Ｃ１Ｃｆ）／（Ｃ２Ｃｆ＋Ｃ１Ｃ２＋Ｃ１Ｃｆ）
となる。したがって、Ｃｆ、Ｃ１、Ｃ２の値を如何に選択するかによって電源投入時のＶ１、Ｖ２の電位は変わるが、極端な例として、Ｃｆ≪Ｃ１、かつ、Ｃｆ≪Ｃ２、
の場合はＶ１≒ＶＤＤ  、かつ、Ｖ２≒０  、となる。つまり、強誘電体コンデンサ１１と１２は電源投入時において、一端は＋ＶＤＤ、他端は−ＶＳＳ（０電位）の電位に近い電位が加えることもできる。したがって、強誘電体コンデンサ電極の両端に電源間の電圧＋ＶＤＤに近い電圧が加わることになる。
【００４９】
これは図１３において、電極間の電圧が０である特性点１３０２もしくは１３０５にあった強誘電体コンデンサに電圧Ｖが加わり、特性点１３０４の状態にされることに相当する。このとき、特性点１３０５に相当する残留分極であれば電荷の変動量は少なく、１３０２であれば電荷の変動量は大きいことを意味している。ここで、電荷の変動量が少ないということは、電位を加えた電極の他端の電極の電位変動が少ないことを意味し、電荷の変動量が大きいということは電位を加えた電極の他端の電極の電位変動が大きいことを意味している。
【００５０】
したがって、電源再投入時に入出力端子１７と１８にコンデンサ１９１と１９２の作用により、＋ＶＤＤが加わって動作したかのように作用するが、このとき強誘電体コンデンサ１１もしくは１２の内部分極が入出力端子１７もしくは１８側の電極において、負の残留分極、すなわち電極の外側に正の電荷を誘起している方は図１３、図１４の特性点１３０５に相当し、電荷移動が少なく、他端の電位変動も少ない。また、強誘電体コンデンサ１１もしくは１２の内部分極が入出力端子１７もしくは１８側の電極において、正の残留分極、すなわち電極の外側に負の電荷を誘起している方は図１３、図１４の特性点１３０２に相当し、電荷移動が大きく、他端の電位変動も大きい。
【００５１】
したがって、例えば図３の（３１Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９１の作用により、強誘電体コンデンサ１１の入出力端子１７側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１１の入出力端子１７側の電極は（３１Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、相対的に電荷移動量が大きく、かつ電位変動が大きい。したがって、強誘電体コンデンサ１１の他端は０電位から正の電位側へ大きく変動し、インバータ回路１３５の入力端子に大きな正の電位を加える。
【００５２】
一方、コンデンサ１９２の作用により、同様に強誘電体コンデンサ１２の入出力端子１８側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１２の入出力端子１８側の電極は（３１Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態なので、移動電荷量は相対的に少なく、電位変動が少ない。したがって、強誘電体コンデンサ１２の他端は０電位からの変動は少なく、インバータ回路１４６の入力端子に０電位に近い電位を加える。
【００５３】
したがって、以上より、インバータ回路１３５の入力端子に相対的に大きな正の電位が加わり、インバータ回路１４６の入力端子には相対的に０電位に近い電位が加わる。この結果、インバータ回路１３５と１４６からなるラッチ回路は入出力端子１７が−ＶＳＳ（０電位）となり、入出力端子１８が＋ＶＤＤとなる安定状態に落ち着く。これは電源切断前の（３１Ａ）の状態である。すなわち、電源再投入後に電源切断前の状態に復帰したことを意味している。実際にはＣｆとＣ１とＣ２は互いに無視のできない値となるので、Ｖ１は＋ＶＤＤより、低い電位となり、Ｖ２は０より高い電位となるので、強誘電体コンデンサ１１と１２の電極間には＋ＶＤＤより低い電圧しか加わらないが、残留分極の差異による電荷量の差は図１３、図１４からあることは明確であり、対称形に構成されたラッチ回路が元の状態を選択するには充分な偏りとなる。
【００５４】
また、第２の状態である図３の（３２Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９１の作用により、強誘電体コンデンサ１１の入出力端子１７側の電極には＋ＶＤＤに近い電位が加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１１の入出力端子１７側の電極は（３１Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態なので、電位変動が少ない。したがって、強誘電体コンデンサ１１の他端は０電位からの変動は少なく、インバータ回路１３５の入力端子に０電位に近い電位を加える。
【００５５】
一方、コンデンサ１９２の作用により、同様に強誘電体コンデンサ１２の入出力端子１８側の電極には＋ＶＤＤに近い電位が加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１２の入出力端子１８側の電極は（３２Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、電位変動が大きい。したがって、強誘電体コンデンサ１２の他端は０電位から正の電位側へ大きく変動し、インバータ回路１４６の入力端子に大きな正の電位を加える。
【００５６】
したがって、以上より、インバータ回路１３５の入力端子に相対的に０電位に近い電位が加わり、インバータ回路１４６の入力端子には相対的に大きな正の電位が加わる。この結果、インバータ回路１３５と１４６からなるラッチ回路は入出力端子１７が＋ＶＤＤとなり、入出力端子１８が−ＶＳＳ（０電位）となる安定状態に落ち着く。これは電源切断前の（３２Ａ）の状態である。すなわち、電源再投入後に電源切断前の状態に復帰したことを意味している。
【００５７】
以上、二つの安定状態のいずれにおける場合でも、強誘電体コンデンサの残留分極により、電源再投入後に電源切断前の状態に復帰する。また、図３は以上、述べた電源切断前の安定時における回路の各電位と分極の状態と、電源切断時における回路の各電位と分極の状態を示していると同時に、電源再投入後に電源切断前の状態に復帰する関係を模式的に表現している。
【００５８】
なお、以上の動作が目的通り、かつ、速やかに進行するために図１において、抵抗手段１９５、１９６、１９７、１９８を設けている。すなわち、電源再投入後、ラッチ回路が電源切断前の状態に向かう過渡的な短い時間において、強誘電体コンデンサから読み出された電荷がインバータ回路の入力端子以外に散逸するのを避け、また、他の経路から余計な電荷や電位が入り込むことを防止している。
【００５９】
また、図１、図２における強誘電体コンデンサ１１、１２の構造は前述した図１２の構造を持っている。図１２において強誘電体薄膜１２４０はＰＺＴＮやＰＺＴやＳＢＴが適している。このなかでもＰＺＴＮが残留分極の大きさと、角型性のよいヒステリシス特性を持っていることから、より望ましい。なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ３の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、またＳＢＴとはＳｒＢｉ２Ｔａ２Ｏ９もしくはそれに近い組成の総称である。また、図１２における金属電極１２４１、１２４２は白金（Ｐｔ）が一般的によく用いられる。
【００６０】
（本発明の強誘電体コンデンサラッチ回路の実施例２）
図４は本発明の強誘電体コンデンサラッチ回路の第２の実施例を示す回路図である。
図４において、１１と１２は強誘電体コンデンサである。１３はＮ型ＭＯＳＦＥＴであり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００６１】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００６２】
インバータ回路１３５の出力はインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力はインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００６３】
インバータ回路１３５の出力は入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。コンデンサ１９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ１９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００６４】
インバータ回路１４６の出力は入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。コンデンサ１９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ１９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００６５】
以上において、強誘電体コンデンサ１１と１２、Ｎ型ＭＯＳＦＥＴ１３と１４、Ｐ型ＭＯＳＦＥＴ１５と１６、コンデンサ１９１と１９２、コンデンサ１９３と１９４、はそれぞれ同一形状であり、同一特性である。かつ以上の素子を配列し、接続したレイアウトパターンも同一もしくは対称形の配置であることが望ましい。
【００６６】
図４の構成は図１の回路における抵抗手段１９５、１９６、１９７、１９８を省略した構成であり、他の構成は図１の回路と同一である。図４においてはＮ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のチャネル長等を変えることにより、インバータ回路１３５の出力インピーダンスを大きくして、図１の抵抗手段１９５の機能をインバータ回路１３５に持たせて兼用している。また、同様に図１の抵抗手段１９６の機能をインバータ回路１４６に持たせて兼用している。また、図１における抵抗手段１９７や１９８を図４のＭＯＳＦＥＴ１３、１４、１５、１６のゲート電極に使用されるポリシリコンで代用させ、実質的な機能を持たせている。したがって、図４では図１の抵抗手段１９５、１９６、１９７、１９８は回路図上ではないが、抵抗手段の機能は代用することにより、図１の回路と同様の強誘電体コンデンサラッチ回路としての機能を持っている。図４の場合ではレイアウトパターンの占有面積が少なくてすむという効果がある。
【００６７】
（本発明の強誘電体コンデンサラッチ回路の実施例３）
図５は本発明の強誘電体コンデンサラッチ回路の第３の実施例を示す回路図である。
図５において、１１と１２は強誘電体コンデンサである。１３はＮ型ＭＯＳＦＥＴであり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００６８】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００６９】
インバータ回路１３５の出力は抵抗手段１９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力は抵抗手段１９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００７０】
インバータ回路１３５の出力は抵抗手段１９５を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。高誘電体コンデンサ５９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ５９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００７１】
インバータ回路１４６の出力は抵抗手段１９６を介して入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。高誘電体コンデンサ５９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ５９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００７２】
以上の図５の回路構成は図１の回路構成と比較すると、図１におけるコンデンサ１９１、１９２、１９３、１９４を図５ではそれぞれ、高誘電体コンデンサ５９１、５９２、５９３、５９４に置き換えたもので、それ以外の構成は図１と図５は同じ構成となっている。図１において、コンデンサ１９１、１９２、１９３、１９４は強誘電体コンデンサ１１と１２に比較し得る大きな静電容量の値が望ましい。このときに一般的にコンデンサとして用いる二酸化珪素（ＳｉＯ２）や窒素を含むナイトライド系材料を金属電極で挟んだ構造で形成すると、前記物質の比誘電率が強誘電体の比誘電率に比較して非常に小さいので大きな占有面積を必要としてしまう。したがって、図５では占有面積を小さくする為に比誘電率の大きい高誘電体コンデンサを用いる。なお、実際には図５の高誘電体コンデンサ５９１、５９２、５９３、５９４の構造は強誘電体コンデンサ１１、１２と同一の構造で形成する。同一の構造であっても高誘電体コンデンサ５９１、５９２、５９３、５９４には同一方向の電圧しかかからないので、強誘電体コンデンサ１１、１２と同一の構造でありながらヒステリシス特性を殆ど持たない高誘電体コンデンサの働きをする。
【００７３】
図５の回路は図１の回路のコンデンサ１９１、１９２、１９３、１９４が図５において高誘電体コンデンサ５９１、５９２、５９３、５９４となることにより、占有面積が小さくなるという効果がある。
【００７４】
（本発明の強誘電体コンデンサラッチ回路の実施例４）
図７は本発明の強誘電体コンデンサラッチ回路の第４の実施例を示す回路図である。
図７において、１１と１２は強誘電体コンデンサである。１３はＮ型ＭＯＳＦＥＴであり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００７５】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００７６】
インバータ回路１３５の出力はＰ型ＭＯＳＦＥＴ７５４とＮ型ＭＯＳＦＥＴ７５３からなるトランスミッションゲートの抵抗手段１９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力はＰ型ＭＯＳＦＥＴ７５２とＮ型ＭＯＳＦＥＴ７５１からなるトランスミッションゲートの抵抗手段１９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００７７】
インバータ回路１３５の出力は抵抗手段１９５を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。コンデンサ１９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ１９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００７８】
インバータ回路１４６の出力は抵抗手段１９６を介して入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。コンデンサ１９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ１９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００７９】
以上、図１では抵抗手段１９５、１９６、１９７、１９８を用いていたが、図５では抵抗手段１９７と１９８にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを用いたトランスミッションゲートを用いている。なお、Ｐ型ＭＯＳＦＥＴ７５２、７５４のゲート電極はＶＳＳに接続され、Ｎ型ＭＯＳＦＥＴ７５１、７５３のゲート電極はＶＤＤに接続されている。他の構成は図１と図５で同じである。
【００８０】
さて、図６は一般的なトランスミッションゲートの回路構成を表している。図６において、６５１はＮ型ＭＯＳＦＥＴであり、６５２はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ６５１とＰ型ＭＯＳＦＥＴ６５２のソース電極もしくはドレイン電極は互いに接続され、一端は端子６５３、他端は端子６５４となっている。Ｎ型ＭＯＳＦＥＴ６５１のゲート電極はＶＤＤに接続され、Ｐ型ＭＯＳＦＥＴ６５２のゲート電極はＶＳＳに接続され、共にオン（ＯＮ）している。Ｐ型ＭＯＳＦＥＴ６５２は高電位側の信号電位を伝達しやすく、Ｎ型ＭＯＳＦＥＴ６５１は低電位の信号電位を伝達しやすい。したがって、Ｎ型ＭＯＳＦＥＴ６５１とＰ型ＭＯＳＦＥＴ６５２は並列に接続されているので、低電位側の信号も高電位側の信号も伝達する。
【００８１】
図７においては前述したように抵抗手段１９７と１９８にＭＯＳＦＥＴによるトランスミッションゲートを用いている。ＭＯＳＦＥＴによる抵抗手段の場合にはＭＯＳＦＥＴ１３、１５および１４、１６によるインバータ回路のインピーダンスとの大小関係を保ちやすく、適切なインピーダンスの抵抗手段を構成しやすいとともに、容易に高抵抗も作りやすいので小さな占有面積で形成できるという効果がある。
【００８２】
（本発明の強誘電体コンデンサラッチ回路の実施例５）
図８は本発明の強誘電体コンデンサラッチ回路の第５の実施例を示す回路図である。
図８において、１１と１２は強誘電体コンデンサである。１３はＮ型ＭＯＳＦＥＴであり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００８３】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００８４】
インバータ回路１３５の出力はＰ型ＭＯＳＦＥＴ７５４とＮ型ＭＯＳＦＥＴ７５３からなるトランスミッションゲートの抵抗手段１９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力はＰ型ＭＯＳＦＥＴ７５２とＮ型ＭＯＳＦＥＴ７５１からなるトランスミッションゲートの抵抗手段１９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００８５】
インバータ回路１３５の出力は入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。高誘電体コンデンサ５９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ５９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００８６】
インバータ回路１４６の出力は入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。高誘電体コンデンサ５９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ５９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００８７】
以上の図８の構成は図１の抵抗手段１９５と１９６を除く基本構成と、図５のコンデンサに高誘電体コンデンサ５９１、５９２、５９３、５９４を用いた点と、図７の抵抗手段１９７、１９８にＭＯＳＦＥＴによるトランスミッションゲートを用いた点の各特徴を組み合わせたものである。したがって、強誘電体コンデンサラッチ回路としての基本動作と機能は前述した実施例１、２、３、４と同様である。各特徴を活かすことにより、動作の安定を確保しつつ、占有面積を小さくして、実用的な構成としたものである。
【００８８】
なお、図８において、図１の抵抗手段１９５と１９６に相当するものがないが、図８のトランスミッションゲートによる抵抗手段１９７と１９８があると、前記抵抗手段１９５と１９６は事実上、省くことが可能である。
【００８９】
また、図８において、高誘電体コンデンサ５９１、５９２、５９３、５９４は強誘電体コンデンサ１１、１２と同一の構造で形成している。
【００９０】
（本発明の強誘電体コンデンサラッチ回路の応用例１）
次に本発明の強誘電体コンデンサラッチ回路を実際の回路に用いる応用例をあげる。
まず、本発明の強誘電体コンデンサラッチ回路の第１、第２、第３、第４、第５の実施例として図１、図４、図５、図７、図８をあげたが、これらの等価回路を図９に示す回路で定義、表現する。
【００９１】
図１０は本発明の強誘電体コンデンサラッチ回路を実際の回路に用いる第１の応用例である。図１０において、１０２２は集積回路の外部から信号を入力するパッドからなる入力端子である。１０２１はインバータ回路によるバッファ回路であり、パッド１０２２からの信号を入力し、出力端子から集積回路内部へ信号を出力している。１０１０は本発明の強誘電体コンデンサラッチ回路であり、１つの入出力端子がインバータ回路１０２１の入力端子とパッド１０２２に接続されている。なお、強誘電体コンデンサラッチ回路の入出力端子は出力端子として作用する場合のインピーダンスは集積回路外部の信号源のインピーダンスより充分高く設定する。
【００９２】
さて、パッド１０２２に集積回路外部より制御信号を加える場合、高電位（Ｈｉｇｈ）もしくは低電位（Ｌｏｗ）の信号を供給する。このとき、外部より加える制御信号の信号源のインピーダンスは充分低いので、強誘電体コンデンサラッチ回路１０１０に阻害されることなくインバータ回路１０２１の入力端子に制御信号を送ることができる。また、強誘電体コンデンサラッチ回路１０１０はこの制御信号のデータ情報をラッチして記憶する。さて、インバータ回路１０２１の入力端子には常に高電位（Ｈｉｇｈ）もしくは低電位（Ｌｏｗ）の信号電位が無いと、動作が不安定になったり、貫通電流が流れたりする。したがって、強誘電体コンデンサラッチ回路１０１０が無い場合には集積回路外部からいつまでも制御信号を与え続けなければならないことになる。ここで、図１０に示すように強誘電体コンデンサラッチ回路１０１０をパッドである入力端子１０２２に電気的に接続することにより、強誘電体コンデンサラッチ回路１０１０に記憶された信号がインバータ回路１０２１の入力端子に加わるので、集積回路外部から信号を与え続けることが不要になる効果がある。そして、電源を切断し、その後、再投入した場合でも前の状態を記憶して、信号を供給する不揮発性のラッチ回路となっている。
【００９３】
なお、図１０の強誘電体コンデンサラッチ回路１０１０の用い方は強誘電体コンデンサラッチ回路１０１０からみると２個の入出力端子の一方のみに信号配線を接続しているので、電源を再投入しデータを復元させる際に残留分極以外に偏りの要因として寄生静電容量の偏りが生じてしまう可能性がある。したがって、信号配線を接続する入出力端子の他端の入出力端子にダミー配線を設けてバランスをとることが誤動作を防ぐ上で望ましい。
【００９４】
（本発明の強誘電体コンデンサラッチ回路の応用例２）
図１１は本発明の強誘電体コンデンサラッチ回路を実際の回路に用いる第２の応用例である。
図１１において、１１４３、１１４４はＭＯＳＦＥＴから構成されたＮＡＮＤ回路（非論理積回路）である。ＮＡＮＤ回路１１４３の第１入力ゲートはＮＡＮＤ回路１１４４の出力端子に接続され、ＮＡＮＤ回路１１４４の第２入力ゲートはＮＡＮＤ回路１１４３の出力端子に接続されている。つまり、２個のＮＡＮＤ路１１４３、１１４４の入力端子、出力端子を相互にたすき掛けすることにより、ラッチ回路が構成されている。なお、ＮＡＮＤ回路１１４３の第２入力ゲート、およびＮＡＮＤ回路１１４４の第１入力ゲートは他の信号が入力する。さて、２個のＮＡＮＤ路１１４３、１１４４によるラッチ回路は前の状態を記憶していて、次の動作に影響を与える役目をしているが、ＮＡＮＤ路１１４３、１１４４のラッチ回路だけでは電源を切ると、状態を示すデータは消えてしまい、電源を再投入した場合には、所望の動作をさせる為には、あらためて状態を設定する必要がある。しかし、図１１に示すように本発明の強誘電体コンデンサラッチ回路１１４１の入出力端子をＮＡＮＤ回路１１４３の出力端子に接続し、また強誘電体トランジスタラッチ回路１１４２の入出力端子をＮＡＮＤ回路１１４４の出力端子に接続しておくと、ＮＡＮＤ路１１４３、１１４４のラッチ回路の状態を記憶しているので、電源を一度切断し、再投入後においても、ＮＡＮＤ路１１４３、１１４４のラッチ回路の状態を再現できる。したがって、電源再投入後に状態を再設定することが不要で、電源再投入直後から動作可能となる効果がある。なお、この際、ＮＡＮＤ路１１４３、１１４４と強誘電体コンデンサラッチ回路１１４１と１１４２を対称性よくレイアウトすることは正常な動作上、重要である。また、その為に場合によってはダミー配線等を設けて寄生静電容量等のバランスをとり、対称性を確保することもある。
【００９５】
（その他の実施形態）
本発明は上記の実施形態に限定されるものではない。以下に例をあげる。
図１、図４、図５、図７、図８の実施例において、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによるインバータ回路の構成例を示したが、機能としてはインバータ回路であればよいので、ＭＯＳＦＥＴ以外のインバータ回路でもよい。また、ＭＯＳＦＥＴであっても他の構成でも可能である。
【００９６】
また、図１の実施例において、抵抗手段１９５、１９６、１９７、１９８をポリシリコンで形成した例をあげたが、Ｐ拡散やＮ拡散やノンドープポリシリコン等の他の要素で形成してもよい。
【００９７】
また、図７、図８の実施例において、抵抗手段としてＭＯＳＦＥＴによるトランスミッションゲートの例をあげたが、ＭＯＳＦＥＴを組み合わせたことによる抵抗手段は数多く知られているので、トランスミッションゲートに限る必要はない。
【００９８】
また、図１０、図１１において、本発明の強誘電体コンデンサラッチ回路の集積回路での適用例をあげたが、図１０のように入力端子のフローティング防止のみならず、同様のフローティング防止ということではデータのバスラインに用いてもよい。
【００９９】
また、データを記憶するという目的においても図１１のラッチ回路のみならず、集積回路の電源再投入後に速やかに以前の状態から動作させるに必要な回路の信号の各箇所に本発明の強誘電体コンデンサラッチ回路を接続することが効果的である。
【０１００】
また、本発明の強誘電体コンデンサラッチ回路を行列状に配置し、比較的大きなメモリ容量のメモリセルアレイを構成して一括して効率的に制御してもよい。
【０１０１】
また、図１２において無機の強誘電体薄膜はＰＺＴＮを好ましい例にあげたが、必ずしもＰＺＴＮに拘らない。例えばすでに強誘電体としてあげたＰＺＴやＳＢＴでもよい。更に、他にもＢＬＴ（Ｂｉ４ＸＬａＸＴｉ３Ｏ１２）、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＢｉＮｂ２Ｏ９等々がある。また、組成の割合が変われば無数にある。また、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いてもよい。
【０１０２】
また、金属膜としてまた、金属膜の電極の材質として前述した白金（Ｐｔ）以外でも可能で、Ｔａ、Ｔｉを用いてもよいし、Ｐｔ／Ｔｉの合金を用いてもよい。あるいはＲｕＯ２、ＩｒＯ２、ＳｒＲｕＯ３、ＲｈＯ２等の酸化物導電性膜を用いることも場合により可能である。
【０１０３】
また、以上の説明において、強誘電体コンデンサに用いる強誘電体の材質をＰＺＴＮやＰＺＴやＳＢＴの無機の強誘電体としていた。しかし、半導体製造ラインにおいて前記無機の成分がＭＯＳ製造工程において汚染の要因となることがあり、また結晶化の温度が高温すぎてＭＯＳＩＣの構成要素に影響を与えることがしばしば起こる。この場合において、無機の強誘電体材料ではなく図１２において強誘電体薄膜１２４０に有機強誘電体を用いる方法がある。有機強誘電体は無機強誘電体に比べ低温で形成されるため、金属配線工程等に影響が少ない。前記有機強誘電体の材料としてはＰＶＤＦ（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ)）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  fｌｕｏｒｉｄｅ−tｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンが適している。
【０１０４】
また、強誘電体薄膜として有機強誘電体を用いた場合には電極材料の結晶軸の制約がとれるので更に広い電極材料の選定が可能となる。
【０１０５】
どのような材質を選択するかは電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等を総合的に検討するなかで選択される。
【０１０６】
また、強誘電体薄膜として有機強誘電体を選択する場合には回路構成要素もＭＯＳＦＥＴに拘らず、薄膜トランジスタ、いわゆるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を採用し、組み合わせると様々な新しい用途、応用が展開する。
【図面の簡単な説明】
【０１０７】
【図１】本発明の強誘電体コンデンサラッチ回路の第１の実施例を示す回路図である。
【図２】本発明の強誘電体コンデンサラッチ回路の第１の実施例を機能面から表現した回路図である。
【図３】本発明の第１の実施例の回路における電源供給時と電源オフ時の各電位と分極状態を表した模式図である。
【図４】本発明の強誘電体コンデンサラッチ回路の第２の実施例を示す回路図である。
【図５】本発明の強誘電体コンデンサラッチ回路の第３の実施例を示す回路図である。
【図６】本発明の強誘電体コンデンサラッチ回路の第４の実施例のなかで使用するトランスミッションゲートの回路構成を示す回路図である。
【図７】本発明の強誘電体コンデンサラッチ回路の第４の実施例を示す回路図である。
【図８】本発明の強誘電体コンデンサラッチ回路の第５の実施例を示す回路図である。
【図９】本発明の強誘電体コンデンサラッチ回路をシンボルとして表現した回路図である。
【図１０】本発明の強誘電体コンデンサラッチ回路を集積回路に適用した第１の応用例を示す回路である。
【図１１】本発明の強誘電体コンデンサラッチ回路を集積回路に適用した第２の応用例を示す回路である。
【図１２】本発明および従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造例を示す断面図である。
【図１３】本発明および従来の強誘電体メモリ装置に用いる強誘電体コンデンサの強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図である。
【図１４】本発明および従来の強誘電体メモリ装置に用いる強誘電体コンデンサの強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図である。
【図１５】従来の強誘電体メモリ装置に用いるメモリセルの構造の第１例を示す回路図である。
【図１６】従来の強誘電体メモリ装置に用いるメモリセルの構造の第２例を示す回路図である。
【図１７】従来の強誘電体メモリ装置に用いるメモリセルの構造の第３例を示す回路図である。
【図１８】従来の強誘電体メモリ装置に用いるメモリセルの構造の第４例を示す回路図である。
【符号の説明】
【０１０８】
１１、１２、１５１１、１６０１、１６０２、１７０１、１７０２、１８０１、１８０２  ・・・  強誘電体コンデンサ
１３、１４、６５１、７５１、７５３、１５１２、１６１３、１６１４、１６１５、１６１６、１７１３、１７１４  ・・・  Ｎ型ＭＯＳＦＥＴ
１５、１６、６５２、７５２、７５４、１６１１、１６１２、１７１５、１７１６  ・・・  Ｐ型ＭＯＳＦＥＴ
１７、１８  ・・・  入出力端子
１３５、１４６、１０２１、１８２３  ・・・  インバータ回路
１９１、１９２、１９３、１９４  ・・・  コンデンサ
１９５、１９６、１９７、１９８  ・・・  抵抗手段
５９１、５９２、５９３、５９４  ・・・  高誘電体コンデンサ
６５３、６５４  ・・・  端子  
１０１０、１１４１、１１４２  ・・・  強誘電体コンデンサラッチ回路
１０２２  ・・・  パッド入力端子
１１４３、１１４４  ・・・  ＮＡＮＤ回路
１２４０  ・・・  強誘電体薄膜
１２４１、１２４２  ・・・  コンデンサ電極
１３０１、１３０２、１３０３、１３０４、１３０５、１３０６  ・・・  特性点
１５１３、１６２１、１７２１  ・・・  ワード線
１５１４、１６２３、１６２４、１７２３、１７２４  ・・・  ビット線
１５１５、１６２２、１７２２  ・・・  プレート線
１８２４、１８２５  ・・・  トランスミッションゲート
１８２１、１８２２  ・・・  制御信号付きインバータ回路
【図１】
2006237776.tif 000003
【図２】
2006237776.tif 000004
【図３】
2006237776.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006237776.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006237776.tif 000017
【図１６】
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【図１７】
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【図１８】
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