(57)【要約】【課題】電流容量/電流増幅率の高いＧａＮ系/ＳｉＣ系ヘテロ接合を有するノーマリオフ縦型半導体装置および製造方法を提供する。【解決手段】高抵抗半導体層１の表面近傍に形成されたゲート領域４と、ゲート領域４によって挟まれたチャネル領域５と、チャネル領域５表面上において,ゲート領域４に跨って形成され,高抵抗半導体層１よりも広いバンドギャップエネルギーを備えることによって,高抵抗半導体層１とヘテロ接合を形成する第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され,第１エピタキシャル成長層３よりも高不純物密度を備える第２エピタキシャル成長層２と、高抵抗半導体層１においてゲート領域４が形成される表面と反対側の表面上に形成される基板領域６と、第２エピタキシャル成長層２に接続されるソース電極７と、ゲート領域４に接続されるゲート電極８と、基板領域６に接続されるドレイン電極９とを備える。【選択図】図１
2006269825.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗半導体層と、
前記高抵抗半導体層表面近傍に形成されたゲート領域と、
前記高抵抗半導体層表面近傍に形成され,前記ゲート領域によって挟まれたチャネル領域と、
前記チャネル領域表面上において前記ゲート領域に跨って形成され,前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって,前記高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上に形成され,前記第１エピタキシャル成長層よりも高不純物密度を備える第２エピタキシャル成長層と、
前記高抵抗半導体層において前記ゲート領域が形成される表面と反対側の表面上に形成される基板領域と、
前記第２エピタキシャル成長層に接続されるソース電極と、
前記ゲート領域に接続されるゲート電極と、
前記基板領域に接続されるドレイン電極
とを備えることを特徴とする半導体装置。
【請求項２】
前記第１エピタキシャル成長層は、ＡｌＮ若しくはＡｌＧａＮで形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２エピタキシャル成長層は、ＧａＮ若しくはＡｌＧａＮで形成されることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記高抵抗半導体層は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ゲート領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記基板領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記高抵抗半導体層は、Ｓｉで形成され、前記第１エピタキシャル成長層および前記第２エピタキシャル成長層は、ＳｉＣで形成されることを特徴とする請求項１記載の半導体装置。
【請求項８】
高抵抗半導体層と、
前記高抵抗半導体層表面近傍に形成されたゲート領域と、
前記高抵抗半導体層表面近傍に形成され,前記ゲート領域によって挟まれたチャネル領域と、
前記チャネル領域表面上において前記ゲート領域に跨って形成され,前記ゲート領域に跨って形成される界面エピタキシャル成長層と、
前記界面エピタキシャル成長層表面上において,前記界面エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,前記界面エピタキシャル成長層とヘテロ接合を形成する第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上に形成され,前記第１エピタキシャル成長層よりも高不純物密度を備える第２エピタキシャル成長層と、
前記高抵抗半導体層において前記ゲート領域が形成される表面と反対側の表面上に形成される基板領域と、
前記ゲート領域上において前記界面エピタキシャル成長層と実質的に等しい厚さで形成されたイオン注入層と、
前記第２エピタキシャル成長層に接続されるソース電極と、
前記イオン注入層を介して前記ゲート領域に接続されるゲート電極と、
前記基板領域に接続されるドレイン電極
とを備えることを特徴とする半導体装置。
【請求項９】
前記第１エピタキシャル成長層は、ＡｌＮ若しくはＡｌＧａＮで形成されることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第２エピタキシャル成長層は、ＧａＮ若しくはＡｌＧａＮで形成されることを特徴とする請求項８又は請求項９記載の半導体装置。
【請求項１１】
前記高抵抗半導体層および前記界面エピタキシャル成長層は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記ゲート領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項８記載の半導体装置。
【請求項１３】
前記基板領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項８記載の半導体装置。
【請求項１４】
前記高抵抗半導体層および前記界面エピタキシャル成長層は、Ｓｉで形成され、前記第１エピタキシャル成長層および前記第２エピタキシャル成長層は、ＳｉＣで形成されることを特徴とする請求項８記載の半導体装置。
【請求項１５】
高抵抗半導体層と、
前記高抵抗半導体層表面近傍において、エッチングされた段差部の前記高抵抗半導体層表面に形成されたゲート領域と、
前記高抵抗半導体層表面近傍に形成され,前記ゲート領域によって挟まれたチャネル領域と、
前記チャネル領域表面上において前記段差部の前記ゲート領域に跨って形成され,前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって,前記高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上に形成され,前記第１エピタキシャル成長層よりも高不純物密度を備える第２エピタキシャル成長層と、
前記高抵抗半導体層において前記ゲート領域が形成される表面と反対側の表面上に形成される基板領域と、
前記ゲート領域上において形成されたイオン注入層と、
前記第２エピタキシャル成長層に接続されるソース電極と、
前記イオン注入層を介して前記ゲート領域に接続されるゲート電極と、
前記基板領域に接続されるドレイン電極
とを備えることを特徴とする半導体装置。
【請求項１６】
前記第１エピタキシャル成長層は、ＡｌＮ若しくはＡｌＧａＮで形成されることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第２エピタキシャル成長層は、ＧａＮ若しくはＡｌＧａＮで形成されることを特徴とする請求項１５又は請求項１６記載の半導体装置。
【請求項１８】
前記高抵抗半導体層は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１５記載の半導体装置。
【請求項１９】
前記ゲート領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１５記載の半導体装置。
【請求項２０】
前記基板領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１５記載の半導体装置。
【請求項２１】
前記高抵抗半導体層は、Ｓｉで形成され、前記第１エピタキシャル成長層および前記第２エピタキシャル成長層は、ＳｉＣで形成されることを特徴とする請求項１５記載の半導体装置。
【請求項２２】
基板領域上に、高抵抗半導体層をエピタキシャル成長により形成する工程と、
前記高抵抗半導体層に、ゲート領域を選択エピタキシャル成長により形成する工程と、
前記高抵抗半導体層上に、前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって,前記高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程と、
ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、
前記第２エピタキシャル成長層上にソース電極、前記ゲート領域上にゲート電極、前記高抵抗半導体層が形成される前記基板領域の表面と反対側の前記基板領域表面上にドレイン電極を形成する工程
とを備えることを特徴とする半導体装置の製造方法。
【請求項２３】
基板領域上に、高抵抗半導体層をエピタキシャル成長により形成する工程と、
前記高抵抗半導体層に、ゲート領域を選択エピタキシャル成長により形成する工程と、
前記高抵抗半導体層上に、界面エピタキシャル成長層を形成する工程と、
前記界面エピタキシャル成長層上に、前記界面エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,前記界面エピタキシャル成長層とヘテロ接合を形成する第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程と、
ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、
前記ゲート領域に対してオーミックコンタクトを良好に形成するためのイオン注入層を形成する工程と、
前記第２エピタキシャル成長層上にソース電極、前記ゲート領域上にゲート電極、前記高抵抗半導体層が形成される前記基板領域の表面と反対側の前記基板領域表面上にドレイン電極を形成する工程
とを備えることを特徴とする半導体装置の製造方法。
【請求項２４】
基板領域上に、高抵抗半導体層をエピタキシャル成長により形成する工程と、
前記高抵抗半導体層に、ゲート領域を選択エピタキシャル成長により形成する工程と、
前記高抵抗半導体層および前記ゲート領域上に、前記高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって,前記高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程と、ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、
前記ゲート領域に対してオーミックコンタクトを良好に形成するためのイオン注入層を形成する工程と、
前記第２エピタキシャル成長層上にソース電極、前記ゲート領域上にゲート電極、前記高抵抗半導体層が形成される前記基板領域の表面と反対側の前記基板領域表面上にドレイン電極を形成する工程
とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に、ＧａＮ系若しくはＳｉＣ系ヘテロ接合構造に特徴を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
静電誘導サイリスタ、静電誘導トランジスタは電力用半導体素子として開発され、実用化されている。又、ヘテロ接合を利用した電力用半導体装置も数多く提案されており、高耐圧、高電流増幅率、良好な高温動作特性等の優れた性能が期待される。
【０００３】
例えば、シリコン基板上に、ＡｌＮ/ＧａＮ/ＡｌＧａＮからなる横型構造を使用し、ノーマリオン型ヘテロ接合型ＦＥＴを開発した例が既に開示されている（例えば、非特許文献１参照。）。
【非特許文献１】M.Hikita.et.al., “ 350V/150A AlGaN/GaN power HFET on Silicon substrate with source-via grounding(SVG) structure（ソースビア接地構造を有する３５０ボルト/１５０アンペアＡｌＧａＮ/ＧａＮヘテロ接合パワー電界効果トランジスタ）”, 米国電気電子協会（ＩＥＥＥ）テクニカルダイジェスト、２００４年１２月、ｐ.８０３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、縦型構造で電流容量が高く、電流増幅率の高いＧａＮ系若しくはＳｉＣ系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の第１の特徴は、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層表面近傍に形成されたゲート領域と、（ハ）高抵抗半導体層表面近傍に形成され、ゲート領域によって挟まれたチャネル領域と、（ニ）チャネル領域表面上において、ゲート領域に跨って形成され、高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって、高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層と、（ホ）第１エピタキシャル成長層上に形成され,第１エピタキシャル成長層よりも高不純物密度を備える第２エピタキシャル成長層と、（へ）高抵抗半導体層においてゲート領域が形成される表面と反対側の表面上に形成される基板領域と、（ト）第２エピタキシャル成長層に接続されるソース電極と、（チ）ゲート領域に接続されるゲート電極と、（リ）基板領域に接続されるドレイン電極とを備える半導体装置であることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層表面近傍に形成されたゲート領域と、（ハ）高抵抗半導体層表面近傍に形成され,ゲート領域によって挟まれたチャネル領域と、（ニ）チャネル領域表面上においてゲート領域に跨って形成される界面エピタキシャル成長層と、（ホ）界面エピタキシャル成長層表面上において界面エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,界面エピタキシャル成長層とヘテロ接合を形成する第１エピタキシャル成長層と、（へ）第１エピタキシャル成長層上に形成され,第１エピタキシャル成長層よりも高不純物密度を備える第２エピタキシャル成長層と、（ト）高抵抗半導体層においてゲート領域が形成される表面と反対側の表面上に形成される基板領域と、（チ）ゲート領域上において界面エピタキシャル成長層と実質的に等しい厚さで形成されたイオン注入層と、（リ）第２エピタキシャル成長層に接続されるソース電極と、（ヌ）イオン注入層を介してゲート領域に接続されるゲート電極と、（ル）基板領域に接続されるドレイン電極とを備える半導体装置であることを要旨とする。
【０００７】
本発明の第３の特徴は、（イ）高抵抗半導体層と、（ロ）高抵抗半導体層表面近傍においてエッチングされた段差部の高抵抗半導体層表面に形成されたゲート領域と、（ハ）高抵抗半導体層表面近傍に形成され,ゲート領域によって挟まれたチャネル領域と、（ニ）チャネル領域表面上において段差部のゲート領域に跨って形成され,高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層と、（ホ）第１エピタキシャル成長層上に形成され,第１エピタキシャル成長層よりも高不純物密度を備える第２エピタキシャル成長層と、（へ）高抵抗半導体層においてゲート領域が形成される表面と反対側の表面上に形成される基板領域と、（ト）ゲート領域上において形成されたイオン注入層と、（チ）第２エピタキシャル成長層に接続されるソース電極と、（リ）イオン注入層を介してゲート領域に接続されるゲート電極と、（ヌ）基板領域に接続されるドレイン電極とを備える半導体装置であることを要旨とする。
【０００８】
本発明の第４の特徴は、（ａ）基板領域上に、高抵抗半導体層をエピタキシャル成長により形成する工程と、（ｂ）高抵抗半導体層に、ゲート領域を選択エピタキシャル成長により形成する工程と、（ｃ）高抵抗半導体層上に、高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって,高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層を形成する工程と、（ｄ）第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程と、（ｅ）ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、（ｆ）第２エピタキシャル成長層上にソース電極、ゲート領域上にゲート電極、高抵抗半導体層が形成される基板領域の表面と反対側の基板領域表面上にドレイン電極を形成する工程とを備える半導体装置の製造方法であることを要旨とする。
【０００９】
本発明の第５の特徴は、（ａ）基板領域上に、高抵抗半導体層をエピタキシャル成長により形成する工程と、（ｂ）高抵抗半導体層に、ゲート領域を選択エピタキシャル成長により形成する工程と、（ｃ）高抵抗半導体層上に、界面エピタキシャル成長層を形成する工程と、（ｄ）界面エピタキシャル成長層上に、界面エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,界面エピタキシャル成長層とヘテロ接合を形成する第１エピタキシャル成長層を形成する工程と、（ｅ）第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程と、（ｆ）ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、（ｇ）ゲート領域に対してオーミックコンタクトを良好に形成するためのイオン注入層を形成する工程と、（ｈ）第２エピタキシャル成長層上にソース電極、ゲート領域上にゲート電極、高抵抗半導体層が形成される基板領域の表面と反対側の基板領域表面上にドレイン電極を形成する工程とを備える半導体装置の製造方法であることを要旨とする。
【００１０】
本発明の第６の特徴は、（ａ）基板領域上に、高抵抗半導体層をエピタキシャル成長により形成する工程と、（ｂ）高抵抗半導体層に、ゲート領域を選択エピタキシャル成長により形成する工程と、（ｃ）高抵抗半導体層およびゲート領域上に、高抵抗半導体層よりも広いバンドギャップエネルギーを備えることによって,高抵抗半導体層とヘテロ接合を形成する第１エピタキシャル成長層を形成する工程と、（ｄ）第１エピタキシャル成長層上に、第２エピタキシャル成長層を形成する工程と、（ｅ）ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する工程と、（ｆ）ゲート領域に対してオーミックコンタクトを良好に形成するためのイオン注入層を形成する工程と、（ｇ）第２エピタキシャル成長層上にソース電極、ゲート領域上にゲート電極、高抵抗半導体層が形成される基板領域の表面と反対側の基板領域表面上にドレイン電極を形成する工程とを備える半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１１】
本発明の半導体装置およびその製造方法によれば、縦型構造で電流容量が高く、電流増幅率の高いＧａＮ系若しくはＳｉＣ系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造を示す。
【００１５】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、高抵抗半導体層１と、高抵抗半導体層１表面近傍に形成されたゲート領域４と、高抵抗半導体層１表面近傍に形成され、ゲート領域４によって挟まれたチャネル領域５と、チャネル領域５表面上において、ゲート領域４に跨って形成され,高抵抗半導体層１よりも広いバンドギャップエネルギーを備えることによって,高抵抗半導体層１とヘテロ接合を形成する第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され,第１エピタキシャル成長層３よりも高不純物密度を備える第２エピタキシャル成長層２と、高抵抗半導体層１においてゲート領域４が形成される表面と反対側の表面上に形成される基板領域６と、第２エピタキシャル成長層２に接続されるソース電極７と、ゲート領域４に接続されるゲート電極８と、基板領域６に接続されるドレイン電極９とを備える。
【００１６】
又、本発明の第１の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３は、ＡｌＮ若しくはＡｌＧａＮで形成されていても良い。
【００１７】
又、本発明の第１の実施の形態に係る半導体装置においては、第２エピタキシャル成長層２は、ＧａＮ若しくはＡｌＧａＮで形成されていても良い。
【００１８】
又、本発明の第１の実施の形態に係る半導体装置においては、高抵抗半導体層は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００１９】
又、本発明の第１の実施の形態に係る半導体装置においては、ゲート領域４は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００２０】
又、本発明の第１の実施の形態に係る半導体装置においては、基板領域６は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００２１】
本発明の第１の実施の形態に係る半導体装置における各部を説明する。
【００２２】
第２エピタキシャル成長層２は、例えば、ＧａＮ/ＡｌＧａＮによって形成されたｎ+エピタキシャル成長層である。第１エピタキシャル成長層３は、例えば、ＡｌＮ/ＡｌＧａＮによって形成されたｎエピタキシャル成長層である。ゲート領域４は、例えば、ＳｉＣ/ＧａＮによって形成されたｐ+ゲート領域である。高抵抗半導体層１は、例えば、ＳｉＣ/ＧａＮによって形成されたエピタキシャル成長層である。基板領域６は、高抵抗半導体層１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｎ++基板領域である。チャネル領域５は、高抵抗半導体層１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたエピタキシャル成長層である。
【００２３】
各部の寸法は、例えば、第２エピタキシャル成長層２は０．５μｍ、第１エピタキシャル成長層３は０．２μｍ、ゲート領域４は、２μｍ、高抵抗半導体層１は７μｍ、基板領域６は約２００μｍ程度である。チャネル寸法は、チャネル幅ＷG、チャネル長ＬGで定義され、具体的な数値例としては、例えば、チャネル幅ＷGは、１〜２μｍ、チャネル長ＬGは、２μｍである。
【００２４】
（製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
【００２５】
（ａ）厚さ約２００μｍ程度のＳｉＣ/ＧａＮからなるｎ++基板領域６上に、ＳｉＣ/ＧａＮからなる高抵抗半導体層１をエピタキシャル成長により形成する。
【００２６】
（ｂ）次に、ｎエピタキシャル成長層３、ｎ+エピタキシャル成長層２を形成する前に、ｐ+ゲート領域４を、ＳｉＣ/ＧａＮによって選択エピタキシャル成長により形成する。
【００２７】
（ｃ）次に、ＳｉＣ/ＧａＮからなる高抵抗半導体層１上に、ＡｌＮ/ＡｌＧａＮによってｎエピタキシャル成長されたｎエピタキシャル成長層３を形成する。
【００２８】
（ｄ）次に、ＡｌＮ/ＡｌＧａＮによって形成されたｎエピタキシャル成長層３上に、
ＧａＮ/ＡｌＧａＮからなる高不純物密度（低抵抗）のｎ+エピタキシャル成長層２を形成する。
【００２９】
(ｄ)次に、電極形成前に、ゲート電極取り出し用に、トレンチ溝をドライエッチングにとって形成する。
【００３０】
（ｅ）次に、ソース電極７、ゲート電極８およびドレイン電極９を形成する。
【００３１】
（動作モード）
図２は、図１に示すＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタにおいて、Ｉ−Ｉ線に沿う断面において、熱平衡状態におけるポテンシャル構造を示す。図２中の数値例として、〜６ｅＶは、例えば、ＡｌＮ/ＡＬＧａＮからなるｎエピタキシャル成長層３に対応しており、又、３．３ｅＶは、ＳｉＣからなる高抵抗半導体層１に対応している。図２に示す熱平衡状態において、チャネル領域５中に形成されるバリア高さは、例えば、電子に対して、〜５ｅＶ程度にもなる。
【００３２】
ソース・ドレイン間に正のバイアス電圧を印加した状態で、ゲート電極８に正バイアス電圧を印加し、電子に対するゲートポテンシャル高さを低下させることで、電子電流が導通する。一方、バリア高さを〜５ｅＶと高くとることができるため、ノーマリオフ特性を実現することができる。
【００３３】
（各種ヘテロ接合材料のバンドギャップ構造）
本発明の実施の形態に係る半導体装置に適用可能な各種ヘテロ接合材料のバンドギャップ構造の模式図を図３に示す。
【００３４】
例えば、図３に示すように、ＡｌＮのバンドギャップエネルギーは６．２ｅＶであり、これに対してＧａＮのバンドギャップエネルギーは、３．５ｅＶであることから、ＡｌＧａＮの組成を調整することによって、３．５ｅＶ〜６．２ｅＶのバンドギャップエネルギーを調整することができる。又、Ｓｉのバンドギャップエネルギーは１．１ｅＶであり、これに対してＳｉＣのバンドギャップエネルギーは、３．０ｅＶであることから、Ｓｉ/ＳｉＣの組成を調整することによって、１．１ｅＶ〜３．０ｅＶのバンドギャップエネルギーを調整することができる。
【００３５】
本発明の実施の形態に係る半導体装置においては、ゲート領域４、高抵抗半導体層１、基板領域６としては、例えば、ＳｉＣ、ＧａＮ等の相対的にバンドギャップエネルギーの小さな半導体を採用し、ソース領域として動作するｎエピタキシャル成長層３には、ＡｌＮ/ＡｌＧａＮからなる相対的にバンドギャップエネルギーの大きな半導体を採用する。同様に、ソース領域として動作するｎ+エピタキシャル成長層２にも、ＧａＮ/ＡｌＧａＮからなる相対的にバンドギャップエネルギーの大きな半導体を採用する。
【００３６】
或いは又、本発明の実施の形態に係る半導体装置においては、ゲート領域４、高抵抗半導体層１、基板領域６としては、例えば、Ｓｉ等の相対的にバンドギャップエネルギーの小さな半導体を採用し、ソース領域として動作するｎエピタキシャル成長層３には、ＳｉＣからなる相対的にバンドギャップエネルギーの大きな半導体を採用する。同様に、ソース領域として動作するｎ+エピタキシャル成長層２にも、ＳｉＣからなる相対的にバンドギャップエネルギーの大きな半導体を採用しても良い。
【００３７】
（特性解析）
図４は、本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、プレーナ構造の例を示す。図４の構造は、図９および図１０において、Ｄ構造に対応する。ＳｉＣで形成されたｎ++ 基板領域６に対して、ＳｉＣによって高抵抗半導体層１を形成し、ｎ+エピタキシャル成長層２およびｐ+ゲート領域４をＳｉＣによってプレーナ構造を実現するように形成している。
【００３８】
又、図５は、本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、トレンチ構造の例を示す。図５の構造は、図９および図１０において、Ｃ構造に対応する。ＳｉＣで形成されたｎ++ 基板領域６に対して、ＳｉＣによって高抵抗半導体層１を形成し、ｎ+エピタキシャル成長層２およびｐ+ゲート領域４をＳｉＣによってトレンチ構造を実現するように形成している。
【００３９】
又、本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、ＳｉＣ系ヘテロ接合エミッタ構造を有する例として、相対的に厚いｎエピタキシャル層３を有する構造例を図６に示す。図６の構造は、図９および図１０において、Ａ３構造に対応する。Ｓｉで形成されたｎ++ 基板領域６に対して、Ｓｉによって高抵抗半導体層１を形成し、ｎ+エピタキシャル成長層２およびｎエピタキシャル成長層３をＳｉＣによってトレンチ構造を実現するように形成している。
【００４０】
本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、ＳｉＣ系ヘテロ接合エミッタ構造を有する例として、相対的に薄いｎエピタキシャル層を備え、チャネル幅を狭く形成する構造例を図７に示す。図７の構造は、図９および図１０において、Ａ２構造に対応する。Ｓｉで形成されたｎ++ 基板領域６に対して、Ｓｉによって高抵抗半導体層１を形成し、ｎ+エピタキシャル成長層２およびｎエピタキシャル成長層３をＳｉＣによってトレンチ構造を実現するように形成している。         
本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、ＳｉＣ系ヘテロ接合エミッタ構造を有する例として、相対的に薄いエピタキシャル層を備え、チャネルを広く形成する構造例を図８に示す。図８の構造は、図９および図１０において、Ａ１構造に対応する。Ｓｉで形成されたｎ++ 基板領域６に対して、Ｓｉによって高抵抗半導体層１を形成し、ｎ+エピタキシャル成長層２およびｎエピタキシャル成長層３をＳｉＣによってトレンチ構造を実現するように形成している。         
（電流利得とリーク電流の関係）
各種構造例に対応する電流利得とリーク電流の関係を表す特性例を図９に示す。
【００４１】
又、図９の各種構造例に対応する半導体装置の構造パラメータと、直流電流利得ｈFSとリーク電流の数値例を表す特性図を図１０に示す。更に、図９の各種構造例に対応する半導体装置の直流電流利得ｈFSとドレイン電流密度との関係を表す特性図を図１１に示す。
【００４２】
特に、本発明の第１の実施の形態に係る半導体装置として、静電誘導効果を利用して、バリア高さ制御を行う静電誘導型半導体装置の場合には、ドレイン電流密度が低いほど高電流利得が得られるという特徴がある。ｎ+エピタキシャル成長層２およびｎエピタキシャル成長層３からなるソース領域に、Ｓｉ/ＳｉＣ系へテロ接合、ＡｌＮ/ＡｌＧａＮ/ＧａＮ系ヘテロ接合等のヘテロ接合を組み合わせることによって、電流利得の値も高くすることができる。
【００４３】
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、縦型構造で電流容量が高く、電流増幅率の高いＧａＮ系若しくはＳｉＣ系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタを提供することができる。
【００４４】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造を示す。
【００４５】
本発明の第２の実施の形態に係る半導体装置は、図１２に示すように、高抵抗半導体層１と、高抵抗半導体層１表面近傍に形成されたゲート領域４と、高抵抗半導体層１表面近傍に形成され、ゲート領域４によって挟まれたチャネル領域５と、チャネル領域５表面上において、ゲート領域４に跨って形成される界面エピタキシャル成長層１１と、界面エピタキシャル成長層１１表面上において,界面エピタキシャル成長層１１よりも広いバンドギャップエネルギーを備えることによって,界面エピタキシャル成長層１１とヘテロ接合を形成する第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され,第１エピタキシャル成長層３よりも高不純物密度を備える第２エピタキシャル成長層２と、高抵抗半導体層１においてゲート領域４が形成される表面と反対側の表面上に形成される基板領域６と、ゲート領域４上において、界面エピタキシャル成長層１１と実質的に等しい厚さで形成されたイオン注入層１０と、第２エピタキシャル成長層２に接続されるソース電極７と、イオン注入層１０を介してゲート領域４に接続されるゲート電極８と、基板領域６に接続されるドレイン電極９とを備える。
【００４６】
又、本発明の第２の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３は、ＡｌＮ若しくはＡｌＧａＮで形成されていても良い。
【００４７】
又、本発明の第２の実施の形態に係る半導体装置においては、第２エピタキシャル成長層２は、ＧａＮ若しくはＡｌＧａＮで形成されていても良い。
【００４８】
又、本発明の第２の実施の形態に係る半導体装置においては、高抵抗半導体層１は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００４９】
又、本発明の第２の実施の形態に係る半導体装置においては、ゲート領域４は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００５０】
又、本発明の第２の実施の形態に係る半導体装置においては、基板領域６は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００５１】
本発明の第２の実施の形態に係る半導体装置における各部を説明する。
【００５２】
界面エピタキシャル成長層１１は、例えば、ＳｉＣ/ＧａＮによって形成された高抵抗のｎ-エピタキシャル成長層である。第２エピタキシャル成長層２は、例えば、ＧａＮ/ＡｌＧａＮによって形成されたｎ+エピタキシャル成長層である。第１エピタキシャル成長層３は、例えば、ＡｌＮ/ＡｌＧａＮによって形成されたｎエピタキシャル成長層である。ゲート領域４は、例えば、ＳｉＣ/ＧａＮによって形成されたｐ+ゲート領域である。イオン注入層１０は、例えば、ｎ-エピタキシャル成長層からなる界面エピタキシャル成長層１１に対して、イオン注入技術によって形成されたｐ++イオン注入層であり、ｐ+ゲート領域４に対してゲート電極８のオーミックコンタクトを良好に形成するための層である。高抵抗半導体層１は、例えば、ＳｉＣ/ＧａＮによって形成されたエピタキシャル成長層である。基板領域６は、高抵抗半導体層１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｎ++基板領域である。チャネル領域５は、高抵抗半導体層１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたエピタキシャル成長層である。
【００５３】
各部の寸法は、例えば、界面エピタキシャル成長層１１は〜０．２μｍ、第２エピタキシャル成長層２は０．５μｍ、第１エピタキシャル成長層３は０．２μｍ、ゲート領域４は２μｍ、イオン注入層１０は〜０．２μｍ、高抵抗半導体層１は７μｍ、基板領域６は約２００μｍ程度である。チャネル寸法は、チャネル幅ＷG、チャネル長ＬGで定義され、具体的な数値例としては、例えば、チャネル幅ＷGは、１〜２μｍ、チャネル長ＬGは、２μｍである。
【００５４】
（製造方法）
本発明の第２の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
【００５５】
（ａ）厚さ約２００μｍ程度のＳｉＣ/ＧａＮからなるｎ++基板領域６上に、ＳｉＣ/ＧａＮからなる高抵抗半導体層１をエピタキシャル成長により形成する。
【００５６】
（ｂ）次に、界面エピタキシャル成長層１１、ｎエピタキシャル成長層３、ｎ+エピタキシャル成長層２を形成する前に、ｐ+ゲート領域４を、ＳｉＣ/ＧａＮによって選択エピタキシャル成長により形成する。
【００５７】
（ｃ）次に、ＳｉＣ/ＧａＮからなる高抵抗半導体層１上に、高抵抗半導体層１と同程度か若しくは低抵抗のＳｉＣ/ＧａＮからなる界面エピタキシャル成長層３を形成する。
【００５８】
（ｄ）次に、ＳｉＣ/ＧａＮからなる界面エピタキシャル成長層３上に、ＡｌＮ/ＡｌＧａＮによってｎエピタキシャル成長層３を形成する。
【００５９】
（ｅ）次に、ＡｌＮ/ＡｌＧａＮによって形成されたｎエピタキシャル成長層３上に、
ＧａＮ/ＡｌＧａＮからなる高不純物密度（低抵抗）のｎ+エピタキシャル成長層２を形成する。
【００６０】
（ｆ）次に、電極形成前に、ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する。
【００６１】
（ｇ）次に、ＳｉＣ/ＧａＮからなる界面エピタキシャル成長層３に対して、ｐ+ゲート領域４に対してゲート電極８のオーミックコンタクトを良好に形成するためのｐ++イオン注入層１０を形成する。
【００６２】
（ｈ）次に、ソース電極７、ゲート電極８およびドレイン電極９を形成する。
【００６３】
本発明の第２の実施の形態に係る半導体装置によれば、本発明の第１の実施の形態に係る半導体装置に比較して、チャネル領域５上に界面エピタキシャル成長層１１を形成することによって、ゲート電極８とソース電極７間の耐圧を向上することができる。
【００６４】
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、縦型構造で電流容量が高く、電流増幅率の高いＧａＮ系若しくはＳｉＣ系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタを提供することができる。
【００６５】
（第３の実施の形態）
図１３は、本発明の第３の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造を示す。
【００６６】
本発明の第３の実施の形態に係る半導体装置は、図１３に示すように、高抵抗半導体層１と、高抵抗半導体層１表面近傍において、エッチングされた段差部の高抵抗半導体層１表面に形成されたゲート領域４と、高抵抗半導体層１表面近傍に形成され、ゲート領域４によって挟まれたチャネル領域５と、チャネル領域５表面上において、段差部のゲート領域４に跨って形成され,高抵抗半導体層１よりも広いバンドギャップエネルギーを備えることによって高抵抗半導体層１とヘテロ接合を形成する第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され,第１エピタキシャル成長層３よりも高不純物密度を備える第２エピタキシャル成長層２と、高抵抗半導体層１においてゲート領域４が形成される表面と反対側の表面上に形成される基板領域６と、ゲート領域４上において形成されたイオン注入層１０と、第２エピタキシャル成長層２に接続されるソース電極７と、イオン注入層１０を介してゲート領域４に接続されるゲート電極８と、基板領域６に接続されるドレイン電極９とを備える。
【００６７】
又、本発明の第３の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３は、ＡｌＮ若しくはＡｌＧａＮで形成されていても良い。
【００６８】
又、本発明の第３の実施の形態に係る半導体装置においては、第２エピタキシャル成長層２は、ＧａＮ若しくはＡｌＧａＮで形成されていても良い。
【００６９】
又、本発明の第３の実施の形態に係る半導体装置においては、高抵抗半導体層１は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００７０】
又、本発明の第３の実施の形態に係る半導体装置においては、ゲート領域４は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００７１】
又、本発明の第３の実施の形態に係る半導体装置においては、基板領域６は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００７２】
本発明の第３の実施の形態に係る半導体装置における各部を説明する。
【００７３】
第２エピタキシャル成長層２は、例えば、ＧａＮ/ＡｌＧａＮによって形成されたｎ+エピタキシャル成長層である。第１エピタキシャル成長層３は、例えば、ＡｌＮ/ＡｌＧａＮによって形成されたｎエピタキシャル成長層である。ゲート領域４は、例えば、ＳｉＣ/ＧａＮによって形成されたｐ+ゲート領域である。イオン注入層１０は、例えば、ｐ+ゲート領域４表面に対してイオン注入技術によって形成されたｐ++イオン注入層であり、ｐ+ゲート領域４に対してゲート電極８のオーミックコンタクトを良好に形成するための層である。高抵抗半導体層１は、例えば、ＳｉＣ/ＧａＮによって形成されたエピタキシャル成長層である。基板領域６は、高抵抗半導体層１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｎ++基板領域である。チャネル領域５は、高抵抗半導体層１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたエピタキシャル成長層である。
【００７４】
各部の寸法は、例えば、第２エピタキシャル成長層２は０．５μｍ、第１エピタキシャル成長層３は０．２μｍ、ゲート領域４は２μｍ、イオン注入層１０は〜０．２μｍ、高抵抗半導体層１は７μｍ、基板領域６は約２００μｍ程度である。チャネル寸法は、チャネル幅ＷG、チャネル長ＬGで定義され、具体的な数値例としては、例えば、チャネル幅ＷGは、１〜２μｍ、チャネル長ＬGは、２μｍである。
【００７５】
（製造方法）
本発明の第３の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
【００７６】
（ａ）厚さ約２００μｍ程度のＳｉＣ/ＧａＮからなるｎ++基板領域６上に、ＳｉＣ/ＧａＮからなる高抵抗半導体層１をエピタキシャル成長により形成する。
【００７７】
（ｂ）次に、ｎエピタキシャル成長層３、ｎ+エピタキシャル成長層２を形成する前に、ｐ+ゲート領域４を、ＳｉＣ/ＧａＮによって選択エピタキシャル成長により形成する。
【００７８】
（ｃ）次に、ＳｉＣ/ＧａＮからなる高抵抗半導体層１およびＳｉＣ/ＧａＮによって選択エピタキシャル成長されたｐ+ゲート領域４上に、ＡｌＮ/ＡｌＧａＮによってｎエピタキシャル成長層３を形成する。
【００７９】
（ｅ）次に、ｎエピタキシャル成長層３上に、ＧａＮ/ＡｌＧａＮからなる高不純物密度（低抵抗）のｎ+エピタキシャル成長層２を形成する。
【００８０】
（ｆ）次に、電極形成前に、ゲート電極取り出し用に、トレンチ溝をドライエッチングによって形成する。
【００８１】
（ｇ）次に、ｐ+ゲート領域４に対してゲート電極８のオーミックコンタクトを良好に形成するためのｐ++イオン注入層１０を形成する。
【００８２】
（ｈ）次に、ソース電極７、ゲート電極８およびドレイン電極９を形成する。
【００８３】
本発明の第３の実施の形態に係る半導体装置によれば、本発明の第１の実施の形態に係る半導体装置に比較して、トレンチ溝を形成することによって、ｐ++イオン注入層１０とｎ+エピタキシャル成長層２との間の距離をとることができるため、ゲート電極８とソース電極７間の耐圧を向上することができる。又、トレンチ溝を形成することによって、チャネル長を確保することができるため、本発明の第１の実施の形態に係る半導体装置に比較して、ノーマリオフ特性を容易に達成することができる。
【００８４】
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、縦型構造で電流容量が高く、電流増幅率の高いＧａＮ系若しくはＳｉＣ系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタを提供することができる。
【００８５】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造図。
【図２】図１に示すＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタにおいて、Ｉ−Ｉ線に沿う断面において、熱平衡状態におけるポテンシャル構造を示す模式図。
【図３】本発明の実施の形態に係る半導体装置に適用可能な各種ヘテロ接合材料のバンドギャップ構造の模式図。
【図４】本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、プレーナ構造の例。
【図５】本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、トレンチ構造の例。
【図６】本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、ＳｉＣ系ヘテロ接合エミッタ構造を有する例であって、相対的に厚いエピタキシャル層を有する構造例。
【図７】本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、ＳｉＣ系ヘテロ接合エミッタ構造を有する例であって、相対的に薄いエピタキシャル層を備え、チャネルを狭く形成する構造例。
【図８】本発明の第１の実施の形態に係る半導体装置の特性解析に使用した半導体装置の模式的構造図であって、ＳｉＣ系ヘテロ接合エミッタ構造を有する例であって、相対的に薄いエピタキシャル層を備え、チャネルを広く形成する構造例。
【図９】各種構造例に対応する電流利得とリーク電流の関係を表す特性例。
【図１０】図９の各種構造例に対応する半導体装置の構造パラメータと、直流電流利得ｈFSとリーク電流の数値例を表す特性図。
【図１１】直流電流利得ｈFSとドレイン電流密度との関係を表す特性図。
【図１２】本発明の第２の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造図。
【図１３】本発明の第３の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合電界効果トランジスタ若しくは静電誘導トランジスタに対応する模式的断面構造図。
【符号の説明】
【００８８】
１…高抵抗半導体層
２…ｎ+エピタキシャル成長層（第２エピタキシャル成長層）
３…ｎエピタキシャル成長層（第１エピタキシャル成長層）
４…ｐ+ゲート領域
５…チャネル領域
６…ｎ++基板領域
７…ソース電極
８…ゲート電極
９…ドレイン電極
１０…ｐ++イオン注入層
１１…界面エピタキシャル成長層
【図１】
2006269825.tif 000003
【図２】
2006269825.tif 000004
【図３】
2006269825.tif 000005
【図４】
2006269825.tif 000006
【図５】
2006269825.tif 000007
【図６】
2006269825.tif 000008
【図７】
2006269825.tif 000009
【図８】
2006269825.tif 000010
【図９】
2006269825.tif 000011
【図１０】
2006269825.tif 000012
【図１１】
2006269825.tif 000013
【図１２】
2006269825.tif 000014
【図１３】
2006269825.tif 000015