(57)【要約】【課題】  ソフトエラー耐性および加工精度の向上を図る。【解決手段】  ワード線と直交する第１の方向に延在する第１及び第２のＮウェル領域と、第１、第２のＮウェル領域に挟まれるＰウェル領域とを有し、第１から第４のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタから１つのメモリセルを形成し、メモリセルを複数有する半導体集積回路であって、１つのメモリセルのうち第１、第２のＰＭＯＳトランジスタは、第１のＮウェル領域に、第１の方向に並んで配置され、第１、第２のＮＭＯＳトランジスタはＰウェル領域に形成され、第３、第４のＰＭＯＳトランジスタは、第２のＮウェル領域に、第１の方向に並んで配置される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ワード線と直交する第１の方向に延在する第１及び第２のＮウェル領域と、
前記第１、第２のＮウェル領域に挟まれるＰウェル領域とを有し、
第１から第４のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタから１つのメモリセルを形成し、前記メモリセルを複数有する半導体集積回路であって、
前記１つのメモリセルのうち前記第１、第２のＰＭＯＳトランジスタは、前記第１のＮウェル領域に、前記第１の方向に並んで配置され、前記第１、第２のＮＭＯＳトランジスタは前記Ｐウェル領域に形成され、前記第３、第４のＰＭＯＳトランジスタは、前記第２のＮウェル領域に、前記第１の方向に並んで配置されることを特徴とする半導体集積回路。
【請求項２】
前記第１、第２のＮウェル領域およびＰウェル領域に電位を供給する配線は、前記第１の方向に配置されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１、第２のＰＭＯＳトランジスタのゲート幅およびゲート長が実質的に同一であり、前記第３、第４のＰＭＯＳトランジスタのゲート幅およびゲート長が実質的に同一であることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
負荷トランジスタ、伝達トランジスタおよび駆動トランジスタから１つのメモリセルを形成する半導体集積回路であって、
Ｎウェル領域に形成された前記負荷トランジスタと、
前記Ｎウェル領域に形成された前記伝達トランジスタと、
Ｐウェル領域に形成された前記駆動トランジスタとを有し、
前記負荷トランジスタおよび前記駆動トランジスタのゲート電極は、前記Ｎウェル領域からＰウェル領域に向かって延在することを特徴とする半導体集積回路。
【請求項５】
前記Ｎウェル領域およびＰウェル領域に電位を供給する配線は、ワード線が延在する方向に対して直交する方向に配置されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記負荷トランジスタ、伝達トランジスタのゲート幅およびゲート長が実質的に同一であることを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
第１および第２のＮウェル領域と、
前記第１、第２のＮウェル領域の間に配置されたＰウェル領域とを有し、
一対の負荷トランジスタ、一対の伝達トランジスタおよび一対の駆動トランジスタから単位メモリセルを形成し、前記メモリセルを複数有する半導体集積回路であって、
前記一対の負荷トランジスタのうちいずれか一方が前記第１または第２のＮウェル領域に形成され、
前記一対の伝達トランジスタのうちいずれか一方が前記第１または第２のＮウェル領域に形成され、
前記一対の駆動トランジスタが前記Ｐウェル領域に形成されたことを特徴とする半導体集積回路。
【請求項８】
ワード線と直交する方向に延在して配置されたＮウェル領域を有し、
一対の負荷トランジスタ、一対の伝達トランジスタおよび一対の駆動トランジスタから単位メモリセルを形成し、前記メモリセルを複数有する半導体集積回路であって、
前記１つのメモリセルのうち一方の前記伝達トランジスタの拡散領域と一方の前記駆動トランジスタの拡散領域とが、前記Ｎウェル領域の延在方向に沿って共通接続されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にＣＭＯＳ型ＳＲＡＭセルのレイアウトに関するものである。
【背景技術】
【０００２】
メモリセルを６個のトランジスタで構成するＳＲＡＭは標準的な半導体ＣＭＯＳプロセスで構成することができ、幅広くシステムＬＳＩ等に使用されている。従来のＳＲＡＭのメモリセルは、２つのＮＭＯＳ駆動トランジスタ、２つのＮＭＯＳ伝達トランジスタおよび２つのＰＭＯＳ負荷トランジスタの６つのトランジスタから構成される。
【０００３】
特許文献１に記載の技術では、第１、第２のＰウェル領域にそれぞれ１つずつのＮＭＯＳ駆動トランジスタ、ＮＭＯＳ伝達トランジスタを形成している。また２つのＰＭＯＳ負荷トランジスタは、１つのＮウェル領域に形成することが開示されている。
【０００４】
一方、近年では、素子の微細化に伴い、地上に到達した宇宙線起因の中性子などによる放射線の影響がメモリセルに保持された論理データの反転を引き起こす現象（ソフトエラー）が報告されている。さらに、このような放射線の影響により、複数のセルが同時にエラーを起こすマルチビットエラーを引き起こしてしまうことなどが報告されている。そのため、近年ではこのようなマルチビットエラーに対応する技術などが、例えば非特許文献１などに報告されている。
【０００５】
また、ＳＲＡＭセルにおいては、データの保持安定性は、伝達トランジスタと駆動トランジスタで構成される２つのインバータの入出力伝達特性曲線を反転して重ね合わせた特性曲線により定量的に与えられる。ＳＲＡＭメモリセルは２つの特性曲線により囲まれた領域の面積が大きいほどデータを安定に保持することができる。この領域の大きさをスタティックノイズマージン（ＳＮＭ）と呼ぶ。このスタティックノイズマージンは、ＳＲＡＭを構成するインバータの入力論理しきい値に依存する。従って、ＳＲＡＭセルを構成するＭＯＳトランジスタの電流駆動力（しきい値電圧やＭＯＳＦＥＴのサイズなど）に依存する。例えば、駆動トランジスタに対して伝達トランジスタの能力が高くなるとビット線のレベルを記憶ノードに伝えやすくなる。ビット線上のノイズも伝えやすくなるためＳＮＭが小さくなったり、安定点に偏りが生じ、セルのデータが破壊されやすくなってしまう。そのため、一般的に伝達トランジスタは駆動トランジスタよりも能力を下げて設計される。
【０００６】
そこで、ＳＲＡＭのメモリセルのデータ保持特性を維持するためにＮＭＯＳ駆動トランジスタの駆動能力は、ＮＭＯＳ伝達トランジスタの駆動能力よりも高くしなければならない。特許文献１に記載の技術ではＮＭＯＳ駆動トランジスタと、ＮＭＯＳ伝達トランジスタとの間で、イオン打ち込み量やゲート長を変えることで伝達トランジスタと駆動トランジスタの駆動能力に差を持たせている。また、同文献では、ＳＮＭの確保や歩留まりの面から拡散層の形状や電極の形状を矩形にしている。
【０００７】
また特許文献２、３に記載の技術では伝達トランジスタをＰＭＯＳトランジスタとしている。しかしながら特許文献２、３に記載の技術ではそのレイアウトは不明であり、上記したソフトエラーなどに対する対策なども特に考えられてはいない。
【非特許文献１】「低電力ＳＲＡＭの技術動向」  長田他、電子情報通信学会  信学技報  ＴＥＣＨＮＩＣＡＬ  ＲＥＰＯＲＴ  ＯＦ  ＩＥＩＣＥ  ２００４−４（２００４−４）  ｐｐ１７−２４
【特許文献１】特開２００３−１１５５５１号公報
【特許文献２】特開平１０−１６２５８１号公報
【特許文献３】特開平１１−２３２８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら特許文献１のように、駆動トランジスタと伝達トランジスタのゲート長などを変化させて、駆動能力差を生じさせるＳＲＡＭメモリセルにおいては、そのパターンの不均一性からセル面積の縮小に困難を生じる場合がある。また、微細加工時の精度が低下してしまう。従来のＳＲＡＭメモリセルのソフトエラーに対策として、回路技術の面からはエラー訂正回路を設けることなどが知られている。また、プロセス・デバイスの面からはセルノードへの容量付加や基板不純物濃度の調整、ＳＯＩ基板の使用などがしられている。しかしながら、加工精度を考慮したレイアウトとソフトエラー対策として放射線入射時のセルノード拡散層の電荷収集の低減について同時に考慮した技術はなかった。
【課題を解決するための手段】
【０００９】
本発明の１態様による半導体集積回路は、第１から第４のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタから１つのメモリセルを形成する半導体集積回路であって、ワード線が延在する方向と実質的に直交する第１の方向に延在して配置された第１のＮウェル領域に、前記第１の方向に並んで配置された第１、第２のＰＭＯＳトランジスタと、Ｐウェル領域に、形成された第１、第２のＮＭＯＳトランジスタと、前記第１の方向に延在する第２のＮウェル領域に、前記第１の方向に並んで配置された第３、第４のＰＭＯＳトランジスタとを有する。
【００１０】
本発明の１態様による半導体集積回路は、負荷トランジスタ、伝達トランジスタおよび駆動トランジスタから１つのメモリセルを形成する半導体集積回路であって、Ｎウェル領域に形成された前記負荷トランジスタと、前記Ｎウェル領域に形成された前記伝達トランジスタと、Ｐウェル領域に形成された前記駆動トランジスタとを有し、前記負荷トランジスタおよび前記駆動トランジスタのゲート電極は、前記Ｎウェル領域からＰウェル領域に向かって延在することを特徴とする。
【００１１】
本発明の１態様による半導体集積回路は、負荷トランジスタ、伝達トランジスタおよび駆動トランジスタから１つのメモリセルを形成する半導体集積回路であって、第１および第２のＮウェル領域と、前記第１、第２のＮウェル領域間に配置されたＰウェル領域と、前記第１および第２のＮウェル領域のそれぞれに形成された負荷トランジスタおよび伝達トランジスタと、前記Ｐウェル領域に形成された複数の駆動トランジスタとを有する。
【００１２】
本発明の１態様による半導体集積回路は、負荷トランジスタ、伝達トランジスタおよび駆動トランジスタから１つのメモリセルを形成する半導体集積回路であって、ワード線が延在する方向と実質的に直交する方向に延在して配置されたＮウェル領域と、前記Ｎウェル領域に形成された負荷トランジスタおよび伝達トランジスタと、前記Ｎウェル領域に形成され、前記負荷トランジスタおよび前記伝達トランジスタのソースまたはドレインとして共通接続されるＰ型拡散層とを有する。
【発明の効果】
【００１３】
ソフトエラー耐性が向上し、かつ加工精度の向上も可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施をするための実施の形態１について図面を参照して説明する。図１は、実施の形態１のＣＭＯＳ型ＳＲＡＭメモリセルの回路図を示す。実施の形態１のＳＲＡＭメモリセルは、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２、ＰＭＯＳ伝達トランジスタＰ１、Ｐ２、ＰＭＯＳ負荷トランジスタＰ３、Ｐ４を有している。
【００１５】
負荷トランジスタＰ３と駆動トランジスタＮ１は、電源Ｖｃｃと接地電位ＧＮＤの間に直列に接続されている。負荷トランジスタＰ４と駆動トランジスタＮ２は、電源Ｖｃｃと接地電位ＧＮＤの間に直列に接続されている。この負荷トランジスタＰ３、駆動トランジスタＮ１に対して負荷トランジスタＰ４、駆動トランジスタＮ２は並列に接続されている。この負荷トランジスタＰ３、駆動トランジスタＮ１のゲートは、負荷トランジスタＰ４と駆動トランジスタＮ２との間のノードに接続されている。負荷トランジスタＰ４、駆動トランジスタＮ２のゲートは、負荷トランジスタＰ３と駆動トランジスタＮ１との間のノードに接続されている。伝達トランジスタＰ１はビット線ＢＬと、負荷トランジスタＰ３、駆動トランジスタＮ１の間のノードを接続するトランジスタであり、そのゲートはワード線ＷＬに接続される。伝達トランジスタＰ２はビット線ＢＬ／と、負荷トランジスタＰ４、駆動トランジスタＮ２の間のノードを接続するトランジスタであり、そのゲートはワード線ＷＬに接続される。
【００１６】
以上のような構成のＳＲＡＭメモリセルのレイアウトについて、図２乃至図４を用いて説明する。本実施の形態のメモリセルは多層構造により形成され、複数層の配線層およびコンタクトから形成されている。また、図２乃至図４は、各層を段階的に示した上面図である。以下、図２乃至４を併用して用いて、本実施形態のセルレイアウトについて説明する。
【００１７】
まず、本実施形態のＳＲＡＭメモリセルでは、半導体基板上に第１のＮ型ウェル領域、第２のＮ型ウェル領域、Ｐ型ウェル領域が形成されている。このウェル領域はワード線ＷＬが延在する方向（図面左右方向）に第１のＮ型ウェル領域、Ｐ型ウェル領域、第２のＮ型ウェル領域の順で形成されている。つまり１つのメモリセルに対して１つのＰ型ウェル領域が２つのＮ型ウェル領域に挟まれるように形成されている。これらの３つのウェルを横切るようにワード線ＷＬが延在している（図４参照）。
【００１８】
図２を参照して、本実施の形態の基板表面の構造について説明する。本実施の形態のＳＲＡＭメモリセルは、基板表面上に、ポリシリコン配線ＰＬ１〜ＰＬ４、複数の第１コンタクトを有している。また、半導体基板の第１のNウェル領域には、矩形状のＰ型拡散層ＤＰ１、ＤＰ２およびＤＰ３が形成されている。Ｐ型ウェル領域には、それぞれ矩形状のＮ型拡散層のＤＮ１、ＤＮ２、ＤＮ３およびＤＮ４が形成されている。第２のＮ型ウェル領域には、それぞれ矩形状のＰ型拡散層ＤＰ４、ＤＰ５およびＤＰ６が形成されている。ここで、ポリシリコン配線は、半導体基板上にゲート絶縁膜を介して形成されるゲート配線であり、第１コンタクトは半導体基板の拡散層あるいはゲート電極と図３に示した第１層金属配線との接続を取るコンタクトである。
【００１９】
駆動トランジスタＮ１は、Ｎ型拡散領域ＤＮ１、ＤＮ２およびポリシリコン配線ＰＬ２により形成され、駆動トランジスＮ２はＮ型拡散領域ＤＮ３、ＤＮ４およびポリシリコン配線ＰＬ３によって形成されている。伝達トランジスタＰ１は、拡散層ＤＰ１、ＤＰ２およびポリシリコン配線ＰＬ１により形成され、負荷トランジスタＰ３は、Ｐ型拡散層ＤＰ２、ＤＰ３上におよびポリシリコン配線ＰＬ２により形成される。伝達トランジスタＰ２は、拡散層ＤＰ４、ＤＰ５およびポリシリコン配線ＰＬ４により形成され、負荷トランジスタＰ４は、Ｐ型拡散層ＤＰ５、ＤＰ６およびポリシリコン配線ＰＬ３により形成される。
【００２０】
ここで、ポリシリコン配線ＰＬ２は、第１のＮウェル領域からＰウェル領域に向かって延在して形成されている。ポリシリコン配線ＰＬ２は、Ｐ型拡散層ＤＰ２、ＤＰ３上方からＮ型拡散層ＤＮ１、ＤＮ２上方にまたがって形成されており、図１に示す負荷トランジスタＰ３と駆動トランジスタＮ１の両トランジスタのゲート電極であると同時に両ゲートを接続する。ポリシリコン配線ＰＬ３も、同様にワード線方向に延在して形成され、負荷トランジスタＰ４および駆動トランジスタＮ２のゲートを形成している（図２参照）。
【００２１】
上述したように各拡散層ＤＰ１〜ＤＰ６およびポリシリコン配線ＰＬ１〜ＰＬ４上には第１層目配線との接続を取るためのコンタクトが形成される。図３は、図２で示された構造の上部に形成される第１層目の金属配線および１層目―２層目配線間の第２コンタクトを示した上面図である。図３中、図２で示した構成要素については基本的に省略し、下層と第１層目の金属配線の位置関係が分かるようにその一部のみが示されている。
【００２２】
負荷トランジスタＰ３のドレインと駆動トランジスタＮ１のドレインは配線Ｍ１１で接続されている。この配線Ｍ１１は負荷トランジスタＰ４、駆動トランジスタＮ２のゲート電極にも接続されている。負荷トランジスタＰ４のドレインと駆動トランジスタＮ２のドレインは配線Ｍ１２で接続されている。この配線Ｍ１２は負荷トランジスタＰ３、駆動トランジスタＮ１のゲート電極にも接続されている。
【００２３】
図４は本実施形態の２層目配線、３層目配線および２層目−３層目配線間のコンタクトを示した上面図である。２層目配線であるワードラインＷＬは、図４に示したコンタクトＣ２１、Ｃ２２および１層目配線を介して伝達トランジスタＰ１、Ｐ２のゲートに接続されている。伝達トランジスタＰ１、Ｐ２の一方の端子は、図４に示すコンタクトＣ３１、Ｃ３２、その下方に形成される２層目配線、１層目―２層目間コンタクト、１層目配線、拡散層へのコンタクトによりビット線ＢＬあるいはＢＬ／へと接続されている。また負荷トランジスタＰ３、Ｐ４のソースは図４に示すコンタクトＣ３３、Ｃ３４および、その下方に形成される配線、コンタクトにより電源線Ｖｃｃへと接続される。また駆動トランジスタＮ１、Ｎ２のソースはコンタクトＣ３５、Ｃ３６その下層配線、コンタクトを介してグランド線ＧＮＤへと接続される。
【００２４】
このように本実施形態によるＳＲＡＭメモリセルでは、そのウェルがビット線方向に延在し、Ｎウェルの中に負荷トランジスタおよび伝達トランジスタが形成される構造としている。また、第１、第２のＮウェルでＰウェルを挟み込む構造とすることで、微細加工が行いやすい形状としている。
【００２５】
本実施の形態のＳＲＡＭメモリセルを用いた場合のワード線ＷＬ、ビット線ＢＬに対する信号を図５に示す。本実施の形態では、伝達トランジスタとしてＰＭＯＳトランジスタが用いられているため、ワード線ＷＬが選択された場合は、読み出し時も書き込み時もワード線が立ち下がる。その後、読み出し時は、メモリセルに蓄えられていたデータに基づいて１対のビット線間に電位差が生じる（図５（ｂ）参照）。この電位差は図示しないセンスアンプにより増幅されメモリセルに保持されていたデータとして後段回路に出力される（図５（ｃ）参照）。書き込み時は、図５（ｅ）に示すように、書き込むアドレスに応じてビット線が所定電位にされ、図５（ｄ）に示すようにデータが書き込まれる。
【００２６】
図５に示すように本実施の形態では伝達トランジスタとしてＰＭＯＳトランジスタを用いているため、ＮＭＯＳトランジスタを用いた場合のワード線、ビット線とは正負逆で動作することとなる。
【００２７】
また、発明者らの実験によれば、マルチビットエラーは、必ずしも同一ウェル内のセルで発生しているわけではなく、セルの初期データに依存することが判明している。よって、マルチビットエラーの低減は非特許文献１に記載されたようにワード線方向にウェルが連続しないように形成するだけでは不十分である。そのため、個々のセルのソフトエラーを低減することも、マルチビットエラー対策には重要となる。本実施の形態によればウェルの配置を考慮したうえに、さらに個々のセルのソフトエラー耐性の向上を考慮している。
【００２８】
そこで、本実施の形態では、個々のセルのソフトエラー率を低減するために伝達トランジスタをＰＭＯＳトランジスタで構成している。この構成により、放射線によって基板内に発生した電子・正孔のセルノード拡散層での電荷収集量を低減させている。これは、一般にＰＭＯＳトランジスタのノード拡散層に収集される正孔は、ＮＭＯＳトランジスタのノード拡散層に収集される電子より移動度が低いため、収集される電荷が少ないためである。
【００２９】
このように、伝達トランジスタをＰＭＯＳトランジスタで構成して、放射線による影響を削減した上に、本実施形態では一対の負荷トランジスタと伝達トランジスタが同一Ｎウェル内に形成されるように構成している。そのため、本実施の形態では、伝達トランジスタＰ１、Ｐ２と負荷トランジスタＰ３、Ｐ４は同じチャネル幅を有している。また、チャネル長も、伝達トランジスタＰ１、Ｐ２と負荷トランジスタＰ３，Ｐ４では同じ長さを有している。チャネル幅が一定であるためＰ型拡散領域ＤＰ１、ＤＰ２およびＤＰ３は屈曲部を有さず直線状にレイアウトすることが可能となる。この結果、形状の丸めによるトランジスタ幅の変動は生じず、ＰＭＯＳトランジスタの特性ばらつきは抑制される。
【００３０】
また負荷トランジスタＰ３、Ｐ４と駆動トランジスタN１、Ｎ２を同じチャネル長で形成することが出来るため、微細加工時にマスクパターンをシンプルなパターンとすることが出来、加工精度も向上する。
【００３１】
また、従来のＳＲＡＭメモリセルでは、伝達トランジスタにＮＭＯＳトランジスタを用い、駆動トランジスタとの電流駆動能力に差を持たせるためにチャネル長を変更するなどの処理が必要であった。それに対し、本実施の形態では、伝達トランジスタとしてＰＭＯＳトランジスタを用いている。仮に同じサイズのＮＭＯＳトランジスタとＰＭＯＳトランジスタが形成された場合、ＰＭＯＳトランジスタの駆動能力はＮＭＯＳトランジスタに比べて低いものとなる。そのため、ＰＭＯＳ伝達トランジスタＰ１、Ｐ２の駆動能力は同一サイズのＮＭＯＳ駆動トランジスタＮ１、Ｎ２の駆動能力より小さくなり、チャネル長の加工などを施さなくてもメモリデータが安定して保持される。
【００３２】
図６は、本実施の形態の伝達トランジスタとしてＰＭＯＳトランジスタを用いたＳＲＡＭメモリセルと、従来のＮＭＯＳトランジスタを用いた場合における、スタティックノイズマージン（ＳＮＭ）を計算した結果を示す。図６（ａ）は、伝達トランジスタのゲート幅Ｗを変化させたときのＳＮＭを示している。図６（ａ）は、伝達トランジスタがＮＭＯＳトランジスタでゲート幅をＷ＝０．１８μｍのときのＳＮＭを１として規格化（図中Ｎｏｒｍａｌｉｚｅｄと記載）している。図６（ｂ）は、伝達トランジスタのゲート長Ｌを変化させたときのＳＮＭを示している。図６（ｂ）は、伝達トランジスタがＮＭＯＳトランジスタでゲート長をＬ＝０．１８μｍのときのＳＮＭを１として規格化している。
【００３３】
図６からＰＭＯＳトランジスタを伝達トランジスタとして用いた場合の方がＳＮＭが良いことが分かる。このことは、伝達トランジスタをＰＭＯＳトランジスタとすると、トランジスタサイズ（ゲート長Ｌ、ゲート幅Ｗなど）の設計に余裕が出来ることを意味している。すなわち、負荷ＰＭＯＳトランジスタのサイズ（ゲート長Ｌ、ゲート幅Ｗ）、伝達ＰＭＯＳトランジスタのサイズ、駆動ＮＭＯＳトランジスタのサイズを適宜同一にすることが可能となる。拡散層の幅（ゲート幅）やゲート電極層の幅（ゲート長）を同じにすることは加工精度の向上につながる。
【００３４】
このように、本実施形態によれば伝達トランジスタをＰＭＯＳトランジスタで形成したことにより、宇宙空間からなどの放射線に対してソフトエラーが少なく、マルチビットエラーが起こってしまう確率を低減することが可能である。また、第１、第２のＮウェル領域に、それぞれ負荷トランジスタ、伝達トランジスタをビット線方向に並ぶように配置したことで負荷トランジスタと伝達トランジスタのゲート幅、ゲート長などを統一することが可能となり、より加工精度が向上する。また、第１のＮウェル、Ｐウェル、第２のＮウェルがワード線方向に隣接するように配置し、各ウェルはビット線方向に延在するように形成したため、ワード線方向に延在するウェルがマルチビットエラーの原因となる恐れはない。また、伝達トランジスタをＰＭＯＳトランジスタで構成したため、従来のＳＲＡＭセルのように、伝達トランジスタと駆動トランジスタで、その駆動能力を切り替えるためのサイズ変更などを行う必要がなく、その製造過程も複雑化することがない。さらに、ＰＭＯＳトランジスタを伝達トランジスタとして用いることにより、データ保持特性の向上も期待できる。
【００３５】
なお、本実施の形態ではＳＲＡＭセルのトランジスタ構成と、レイアウトによってソフトエラー耐性の向上を図っているが、本発明の技術にさらに、セルノードの容量付加、基板不純物濃度の最適化などの技術を組み合わせてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明に関わるＳＲＡＭメモリセルを示す回路図である。
【図２】実施の形態1のＳＲＡＭメモリセルのレイアウト図である。
【図３】実施の形態1のＳＲＡＭメモリセルのレイアウト図である。
【図４】実施の形態1のＳＲＡＭメモリセルのレイアウト図である。
【図５】実施の形態のセル駆動信号を示す図である。
【図６】実施の形態のＳＮＭを表す図である。
【符号の説明】
【００３７】
Ｎ１、Ｎ３      ＮＭＯＳ駆動トランジスタ
Ｐ１、Ｐ２      ＰＭＯＳ伝達トランジスタ
Ｐ３，Ｐ４      ＰＭＯＳ負荷トランジスタ
ＰＬ１-ＰＬ４    ポリシリコン配線
ＤＮ１−ＤＮ４        Ｎ型拡散層
ＤＰ１-ＤＰ６    Ｐ型拡散層
Ｃ２１、Ｃ２２、Ｃ３１−Ｃ３６    コンタクト
ＧＮＤ    グランド線
Ｍ１１、Ｍ１２    配線
Ｖｃｃ    電源
ＷＬ    ワード線
ＢＬ    ビット線
【図１】
2006269674.tif 000003
【図２】
2006269674.tif 000004
【図３】
2006269674.tif 000005
【図４】
2006269674.tif 000006
【図５】
2006269674.tif 000007
【図６】
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