(57)【要約】【課題】  単位基板あたりの半導体チップ数を増加できる半導体装置の製造方法を提供する。【解決手段】  この半導体装置の製造方法では、半導体基板１の主面Ｓ１に切断すべき部分１ｈを露出する様にしてマスク７を形成し、そのマスク７に基づき前記切断すべき部分１ｈをエッチングにより切断することにより、半導体基板１を個々の半導体チップに分割する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板の一方主面側に、切断すべき部分を露出する様にしてマスクを形成し、そのマスクに基づき前記切断すべき部分をエッチングにより切断することにより、前記半導体基板を個々の半導体チップに分割することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体チップがバイアホールを有する場合において、バイアホールをエッチング形成する際のエッチングにより前記半導体基板の前記切断すべき部分を切断することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体チップの角部が丸みを帯びる様に前記マスクを形成し、そのマスクに基づき前記半導体基板の前記切断すべき部分をエッチングにより切断することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体チップにおける素子形成面と反対側の主面に順にメッキ給電層およびメッキ層を形成する場合において、前記半導体チップのチップ側面のうち、少なくとも前記素子形成面側の周縁に第１マスクを被覆形成し、その被覆状態で前記反対側の主面および前記チップ側面にメッキ給電層を形成し、そのメッキ給電層のうち、前記第１マスクに重畳する部分に第２マスクを被覆形成し、その被覆状態で前記メッキ給電層上にメッキ層を形成し、その形成後に前記第１および第２マスクを除去することを特徴とする請求項１〜請求項３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記半導体チップにおける素子形成面と反対側の主面とチップ側面の少なくとも一部とに渡ってメッキ層を形成することを特徴とする請求項１〜請求項４の何れかに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の他方主面を支持基板に貼着した状態で前記半導体基板を前記個々の半導体チップに前記エッチングにより分割し、それら個々の半導体チップを連結材を用いて一体的に連結し、その連結状態で前記個々の半導体チップを前記支持基板から取り外し更に前記連結材から取り外して分離することを特徴とする請求項１〜請求項５の何れかに記載の半導体装置の製造方法。
【請求項７】
前記連結材として貼着テープを用いることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記連結材として、前記個々の半導体チップの他方主面にメッキ給電層およびメッキ層を形成する際に前記個々の半導体チップのチップ側面に被覆形成されるマスクを用いることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、1GHz以上の高周波帯域で動作するトランジスタ（高周波トランジスタ)では、高周波動作を妨げる寄生素子(容量、インダクタンス等)の低減を目的としたバイアホール構造が用いられる（特許文献１）。この構造は、半導体基板の背面からソース電極まで孔（バイアホール）を形成し、この孔を通してソース接地電極を形成するものである。この時、放熱のため、半導体基板を100μm以下まで薄くする構造(基板薄板化)や半導体基板の裏面全体及びバイアホールに熱伝導率の高い金などの金属を厚く(10〜50μm)メッキする構造(裏面メッキ)も用いられる。
【０００３】
従来の高周波トランジスタの製造方法では、半導体基板の表面にトランジスタを複数作製し(表面工程)、その後、基板薄板化、バイアホール形成、裏面メッキを行い（裏面工程）、そして、その半導体基板をダイシングソーを用いてダイシングして個々のトランジスタ毎の半導体チップに分割することにより、高周波トランジスタを製造していた。
【０００４】
【特許文献１】特開平６−５８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
高周波トランジスタでは、上記の様にバイアホール構造を用いるので、製造工程が複雑になるという欠点がある。
【０００６】
ところで、窒化物半導体からなる高周波トランジスタは、主にSiCやサファイア等或いはGaN等の窒化物半導体といった、従来の材料（SiやGaAs等）に比べて、硬く加工し難い材料(難作材)からなる半導体基板上に作製される。さらに、その基板上には窒化物半導体から成る膜が形成されるが、その膜も、従来の材料（SiやGaAs等）に比べて硬く加工し難い材料である。
【０００７】
従来の半導体基板の分割方法（即ちSiやGaAs等を用いていた場合の分割方法）では、主にダイヤモンドブレードを用いたダイシングソーで半導体基板を切断することにより、半導体基板をトランジスタ毎の半導体チップに分割する方法が用いられいた。
【０００８】
しかしながら、上記の様に半導体基板やその基板上に形成される膜の材料として難作材を用いた場合には、ダイシングソーで半導体基板を真直ぐ切断するのが難しく、チッピングやダイシング時のブレードの蛇行が発生する。そのため、半導体基板に作製された個々のトランジスタの周囲に確保される切り代(カーフ)の幅を広くする必要がある。また、難作材を切断するブレードも強度を持たせるために幅厚のものを用いる必要があり、これもカーフ幅が大きくなる要因となる。
【０００９】
これらから、難作材を用いた場合には、従来の材料を用いた場合のカーフ幅(30μm以下)に比べてより広いカーフ幅（100〜200μm程度）が必要となり、単位基板あたりの半導体チップ数が従来の材料を用いた場合に比べて少なくなるという欠点がある。さらに、ダイシングスピードも、従来の材料を用いた場合のスピード(10〜100μm/sec)で行なうことは難しく、一桁以上遅い0.1〜5μm/sec程度のスピードでしか行なえず、スループット（生産性）が落ちるという欠点もある。
【００１０】
また、従来の半導体基板の分割方法の様にダイシングを用いた場合は、半導体基板の任意の位置でダイシングを止めることができないため、半導体基板上で碁盤目状のラインに沿ったダイシングしかできず、大きさや形状が異なる半導体チップを同一基板から切り出すことが難しいという欠点がある。また、半導体基板から切り出せる半導体チップの形状が直方体に限定されるため、半導体チップの角部にひずみが集中しやすく、ハンドリング時に半導体チップに外力が加わった際に半導体チップが壊れ易いという欠点もある。
【００１１】
そこで、この発明の課題は、第１に、単位基板あたりの半導体チップ数を増加できる半導体装置の製造方法を提供すること、第２に、同一基板から大きさ・形状の異なる半導体チップを容易に切り出せる半導体装置の製造方法を提供すること、第３に、ハンドリング時に半導体チップの角部を破損し難くできる半導体装置の製造方法を提供すること、第４に、製造工程を簡素化できて生産性を向上できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決する為に、請求項１に記載の発明は、半導体基板の一方主面側に、切断すべき部分を露出する様にしてマスクを形成し、そのマスクに基づき前記切断すべき部分をエッチングにより切断することにより、前記半導体基板を個々の半導体チップに分割するものである。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、エッチングにより半導体基板を切断するので、切断の際の切断幅を微細にでき（即ち半導体基板上の切り代を小さくでき）、これにより単位基板あたりの半導体チップ数を増加できると共に、半導体基板を任意の形状に切断でき、これにより同一基板から大きさ・形状の異なる半導体チップを容易に切り出せる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
この実施の形態に係る半導体装置の製造方法は、トランジスタ等の半導体装置を製造する方法である。以下では、半導体装置として例えば窒化物半導体からなる高周波トランジスタを製造する場合で説明する。
【００１５】
この半導体装置の製造方法は、半導体基板１の表面（一方主面）側にトランジスタを複数作製する表面工程と、その半導体基板１に対して基板薄板化、バイアホールの形成、個々のトランジスタ毎の半導体チップに分割するための切断隙の形成および裏面メッキを行う裏面工程とを含む。
【００１６】
より詳細には、まず半導体基板１として、例えば半絶縁性SiC基板１ａの表面（主面）Ｓ１に窒化物半導体からなる膜（例えはGaN/AlGaN層（２層からなり１層目がGaN層で２層目がAlGaNからなる膜））１ｂを形成したものを準備する（図１参照）。
【００１７】
そして、表面工程として、図１の様に、その準備した半導体基板１の表面Ｓ１に、素子分離領域１ｃを埋設すると共にゲート電極１ｄ、ソース/ドレイン電極１ｅおよびそれら電極１ｄ，１ｅおよび半導体表面を被覆する表面保護膜１ｆを形成することにより複数のトランジスタを作製する。
【００１８】
そして、図２の様に、その半導体基板１の表面Ｓ１側を貼着材（例えばワックス）３を用いて支持基板（例えばサファイア基板)５に密着状に貼着し、半導体基板１を支持基板５で支持した状態で、その半導体基板１の裏面（主面）Ｓ２に以下の様に裏面工程を行う。
【００１９】
即ち、裏面工程では、図３の様に、まず最初に半導体基板１の裏面Ｓ２にメカニカル或いはケミカル処理を行って半導体基板１の厚さを所望の厚さ(100μm以下の厚さ)にする（基板薄板化）。
【００２０】
そして次に、その半導体基板１に対してバイアホールの形成および切断隙の形成を行う（図４〜図７）。即ち、まず図４および図５の様に、半導体基板１の裏面Ｓ２に、バイアホールにする部分（ソース/ドレイン電極１ｅに重畳する所定部分）１ｇおよび切断隙にする部分（切断すべき部分）１ｈを露出する様にしてマスク７を被覆形成する。ここでは、マスク７のマスクパターンは、切断隙にする部分１ｈが碁盤目状（即ち個々の半導体チップ１ｔ（図１１参照）部分が同一寸法の直方体形状）となる様に形成される。このマスク７は、フォトリソグラフィ等のリソグラフィ技術を用いて形成される。ここでは、マスク７として例えはNi等のメタルマスクを形成する。このメタルマスク７は、例えばレジストを用いたリフトオフ/エッチングプロセスや電界メッキにより形成され、厚さは１〜10μmに形成される。
【００２１】
そして図６の様に、このマスク７に基づき、ICP(Induction coupled plasma)等のドライエッチングにより基板１ａ、膜１ｂを選択的に除去してバイアホール１ｉ及び切断隙１ｊを形成する。尚、ICPエッチングは、例えば混合ガスとしてSF6/O2(O2:20%)を用い、圧力1Pa、プラズマを生成するRF電力500W、基板に印加するバイアス電力100Wの条件で行なえばよい。そして図７の様に、例えばウェットエッチングによりマスク７を除去する。
【００２２】
そして次に、その半導体基板１に裏面メッキを行う(図８〜図１０)。即ち、まず図８の様に、半導体基板１の裏面Ｓ２側全体（半導体基板１の裏面Ｓ２全体、切断隙１ｊの内部全体およびバイアホール１ｉの内部全体）にメッキ給電層（例えばTi/Au層（２層からなり１層目がTi層で２層目がAu層からなる層））９を例えばスパッタ法により形成し、更に切断隙１ｊの側面（チップ側面）を被覆する様に切断隙１ｊをマスク（例えばレジスト）１１で被覆する。そして図９の様に、この状態で、半導体基板１の裏面Ｓ２側にメッキ層１３を形成する。ここでは、メッキ層１３として例えば1μm以上の厚さ(望ましくは50μm程度)のAuメッキ層を形成する。そして図１０の様に、切断隙１ｊ上のマスク１１をマスク剥離液（レジスト剥離）等により除去すると共に、切断隙１ｊ上のメッキ給電層９をイオンミリング等により除去する。
【００２３】
そして図１１の様に、支持基板５から各半導体チップ１ｔを取り外して、個々の半導体チップ（高周波トランジスタ）１ｔに分離する。この様にして高周波トランジスタが製造される。
【００２４】
以上に説明した半導体装置の製造方法によれば、エッチングにより半導体基板１を切断するので、その切断の際の切断幅を微細（原理的には1μm以下）にでき（即ち半導体基板１上の切り代を小さくでき）、これにより単位基板あたりの半導体チップ１ｔ数を増加できると共に、半導体基板１を任意の形状に切断でき、これにより同一基板から大きさ・形状の異なる半導体チップ１ｔを容易に切り出せる。
【００２５】
また、バイアホール１ｉのエッチング形成の際のエッチングにより半導体基板１を切断するので、即ちバイアホール１ｉ及び切断隙１ｊを同時に形成するので、製造工程数を低減でき、これにより製造工程を簡略化できる。
【００２６】
尚、この実施の形態１において、半絶縁性SiC基板１ａの代わりにSi基板、サファイア基板またはGaN基板を用いても良い。
【００２７】
また、この実施の形態１では、窒化物半導体からなる膜としてGaN/AlGaN層を形成したが、数層で各層が例えばInyAlxGa1-x-yNで表される窒化物半導体からなる膜であれば、どの様な膜でもよい。
【００２８】
また、この実施の形態１では、半導体基板１の表面Ｓ１にトランジスタのみが作製されたが、容量、抵抗、インダクタンス、ストリップライン等の他の素子が集積されていてもよい。
【００２９】
また、この実施の形態１において、半導体基板１をワックス３を用いて支持基板５に貼着する前に、半導体基板１の表面Ｓ１にレジスト等の保護膜を形成することにより、半導体基板１の表面Ｓ１を保護する様にしてもよい。
【００３０】
また、この実施の形態１では、貼着材３としてワックスを用いたが、レジストやペースト材を用いてもよい。
【００３１】
また、この実施の形態１では、支持基板５としてサファイア基板を用いたが、(石英)ガラス基板、Si基板、AlN基板等の支持できる程度の強度がある部材であれば、どんな材質の基板でもよい。
【００３２】
また、この実施の形態１では、バイアホール１ｉ及び切断隙１ｊの形成の際のエッチングとしてドライエッチングを用いたが、NaOH、KOH等を用いたウェットエッチングを用いてもよい。また、その際のマスク７としてNi等のメタルマスクを用いたが、その代わりにAl等のメタルマスクまたはレジストを用いても良い。
【００３３】
また、この実施の形態１では、メタルマスク７をバイアホール１ｉ及び切断隙１ｊの形成後に除去したが、除去せずにそのまま残しておいてもよい。
【００３４】
また、この実施の形態１では、メッキ給電層９としてTi/Au層を形成したが、１層目のTi層は半導体基板１と密着性の良い金属であればどの様な金属（例えばNi等）でもよく、また、２層目のAu層及びメッキ層１３のAu層は熱伝導率の良い金属あればどの様な金属（例えばCu、Ag等）でもよい。
【００３５】
また、この実施の形態１では、メッキ給電層９をスパッタ法で形成したが、EB蒸着等を用いて形成してもよい。
【００３６】
また、この実施の形態１では、メッキ層１３は、電気的に接地できればよいので1μm以上の厚さとしたが、放熱用プレートとして使用する場合には、更に厚い厚さ（30〜100μmの厚さ）にする事が望ましい。
【００３７】
また、この実施の形態１では、メッキ給電層９の除去をイオンミリングを用いて行なったが、ウェットエッチングを用いてもよい。
【００３８】
＜実施の形態２＞
上記の実施の形態１では、マスク７を、切断隙にする部分１ｈが碁盤目状になる様に形成したが、図１２の様に任意の形状・大きさに形成してもよい。これにより、同一基板１から大きさ・形状の異なる半導体チップ１ｔを製造できる。
【００３９】
これにより、同一基板から大きさの異なる量産チップを製造でき、少量多品種のチップに対応できる他、同一基板から量産チップ（個々に分割されたチップ）とTEG(Test Element Group)（個々に分割しないで連結したままのチップ群）とを製造できる。
【００４０】
＜実施の形態３＞
上記の実施の形態１では、マスク７を、各半導体チップ１ｔの角部が残る様に形成したが、図１３の様に半導体チップ１ｔの角部１ｍを落として丸みを帯びる様にしてもよい（即ち各半導体チップ１ｔの角部１ｍが丸みを帯びる様にマスク７を形成し、そのマスク７に基づき半導体基板１をエッチングにより切断してもよい）。
【００４１】
これにより、半導体チップ１ｔの角部１ｍに掛かる歪みを緩和でき、ピンセット等によるハンドリング時の物理的破壊を防止できる他、組み立て時に掛かる応力も低減できて組み立て時の信頼性も向上できる。
【００４２】
＜実施の形態４＞ 
上記の実施の形態１では、裏面メッキ工程（図８参照）において、半導体基板１の裏面Ｓ２側全体にメッキ給電層９を形成した後に切断隙１ｊの側面（チップ側面）全体にマスク１１を形成したが、メッキ給電層９とマスク１１の形成順序を逆にしてもよい。即ち、図１４の様に先に切断隙１ｊの側面を被覆する様に切断隙１ｊをマスク１１（第１マスク１１ａ）で被覆した後に、図１５の様に半導体基板１の裏面Ｓ２側全体にメッキ給電層９を形成し、そのメッキ給電層９のうち、第１マスク１１ａに重畳する部分を第２マスク１１ｂで被覆し、そして図１６の様にその被覆状態でメッキ給電層９上にメッキ層１３を形成し、そして図１７の様にその形成後に第１マスク１１ａおよび第２マスク１１ｂを除去し、図１８の様に、支持基板５から半導体チップ１ｔを取り外して、個々の半導体チップ（高周波トランジスタ）１ｔに分離してもよい。
【００４３】
これにより、メッキ給電層９が切断隙１ｊの側面（チップ側面）に残ることを防止できる。メッキ給電層９が切断隙１ｊに残ると、パッケージへのダイボンド時に半導体チップ１ｔのメッキ層１３に付けたハンダが、チップ側面に残ったメッキ給電層９を介して基板表面Ｓ１（素子形成面）に回り込み、素子が電気的に短絡する可能性があるるが、本実施の形態では、それを防止できて歩留りを向上できる。
【００４４】
＜実施の形態５＞
上記の実施の形態１では、図１０および図１１の様に、メッキ層１３を半導体基板１の切断隙１ｊの側面（チップ側面）には全く形成せずに半導体基板１の裏面Ｓ２およびバイアホール１ｉだけに形成したが、図２２の様に、メッキ層１３を半導体基板１の裏面Ｓ２、バイアホール１ｉおよび半導体基板１の切断隙１ｊの側面の一部（例えば前記側面のうちの主面（素子形成面）Ｓ１側の周縁Ｓ３を除く部分）Ｓ４に渡って形成してもよい。
【００４５】
即ち、裏面メッキ工程において、図１９の様に半導体基板１の裏面Ｓ２および切断隙１ｊの側面にメッキ給電層９を形成し、その切断隙１ｊの側面（チップ側面）をマスク１１で被覆する際に、その切断隙１ｊの側面全体をマスク１１で被覆せずに、その切断隙１ｊの側面のうち、少なくとも基板表面（素子形成面）Ｓ１側の周縁Ｓ３だけをマスク１１で被覆し（即ち、マスク１１の幅を図８の場合のマスク１１の幅より細くし）、図２０の様にメッキ給電層９上にメッキ層１３を形成し、図２１の様にマスク１１とメッキ給電層９の不要部分（マスク１１で被覆されていた部分）とを除去し、そして図２２の様に個々の半導体チップ１ｔを支持基板５から取り外して分離すればよい。
【００４６】
この様にすることにより、半導体チップ１ｔの裏面Ｓ２だけでなくチップ側面の一部Ｓ４にもメッキ層１３が形成されるので、即ちメッキ層１３の形成範囲が広くなるので、トランジスタを動作させたときの放熱性を向上できる。また、メッキ層１３の形成範囲が広くなると、その分、パッケージへのダイボンド時のハンダと接触する範囲が広くなるので、そのハンダを介してのメッキ層１３とパッケージ側の放熱板との接触領域が増えて、メッキ層１３から放熱板への放熱性を向上できる。ただし、上記の実施の形態４で述べたように、ハンダがチップ側面に残ったメッキ給電層９を介して素子形成面Ｓ１側に回り込み易くなるので、チップ側面のうちの素子形成面Ｓ１側の周縁Ｓ３にはメッキ層１３が形成されない様にする必要がある。
【００４７】
＜実施の形態６＞  
上記の実施の形態５では、裏面メッキ工程（図１９参照）において、半導体基板１の裏面Ｓ２側全体にメッキ給電層９を形成した後に切断隙１ｊの側面（チップ側面）の一部（前記側面のうちの素子形成面Ｓ１側の周縁）Ｓ３にマスク１１を形成したが、メッキ給電層９とマスク１１の形成順序を逆にしてもよい。即ち、図２３の様に先に切断隙１ｊの側面の一部Ｓ３にマスク（第１マスク）１１ａを被覆形成した後に、図２４の様に半導体基板１の裏面Ｓ２側全体にメッキ給電層９を形成し、そのメッキ給電層９のうち、第１マスク１１ａに重畳する部分に第２マスク１１ｂを被覆形成し、そして図２５の様にその被覆状態でメッキ給電層９上にメッキ層１３を形成し、そして図２６の様にその形成後に第１マスク１１ａおよび第２マスク１１ｂを除去してもよい。
【００４８】
これにより、図２７の様に個々の半導体チップ１ｔに分離したときに、メッキ給電層９が切断隙１ｊの側面（チップ側面）の一部Ｓ３に残ることを防止できる。メッキ給電層９がチップ側面の一部Ｓ３に残ると、パッケージへのダイボンド時に半導体チップ１ｔのメッキ層１３に付けたハンダが、チップ側面の一部Ｓ３に残ったメッキ給電層９を介して基板表面（素子形成面）Ｓ１に回り込み、素子が電気的に短絡する可能性があるが、本実施の形態では、それを防止できて歩留りを向上できる。
【００４９】
＜実施の形態７＞
上記の実施の形態１では、図１０および図１１の様に支持基板５から半導体チップ１ｔを取り外すことにより個々の半導体チップ１ｔに分離したが、そうする代わりに、図１０の様に半導体基板１の表面Ｓ１側を支持基板５に貼着した状態で、図２８の様に連結材１５を用いて一体的に連結し（ここでは連結材１５として例えば貼着テープを用い、その貼着テープを前記個々の半導体チップ１ｔの裏面（他方主面）Ｓ２に渡って貼着することにより、前記個々の半導体チップ１ｔを一体的に連結し）、図２９の様にその連結状態で前記個々の半導体チップ１ｔを支持基板５から取り外し、そして図３０の様に個々の半導体チップ１ｔを連結材１５から取り外して分離してもよい。
【００５０】
これにより、連結材１５による半導体チップ１ｔの連結状態（図２９の状態）ですべての半導体チップ１ｔの特性評価をでき、良品/不良品の選別等の検査を容易にできる。即ち、切断隙１ｊを形成した後、一度も各半導体チップ１ｔをばらばらにすることなく表面側の素子の評価ができる。
【００５１】
また、連結材１５として例えば貼着テープを用いるので、簡単な手段で、分割した半導体チップ１ｔを一体的に連結できる。
【００５２】
また、通常、半導体チップ１ｔのパッケージング前に半導体チップ１ｔの表面Ｓ１を洗浄する（最終基板表面洗浄）が、その最終基板表面洗浄を連結材１５による半導体チップ１ｔの連結状態（図２９の状態）で行うことで、全ての半導体チップ１ｔをまとめて洗浄でき、最終基板表面洗浄が容易になる。
【００５３】
＜実施の形態８＞
上記の実施の形態７では、連結材１５として貼着テープを用いたが、上記の実施の形態４および６の場合には、貼着テープの代わりにマスク１１，１１ａ，１１ｂを連結材１５として用いてもよい。即ち、連結材１５として、個々の半導体チップ１ｔの裏面（他方主面）Ｓ２にメッキ給電層９およびメッキ層１３を形成する際に事前に個々の半導体チップ１ｔのチップ側面（切断隙の側面）１ｊに被覆形成されるマスク１１，１１ａ，１１ｂを用い、そのマスク１１，１１ａ，１１ｂを、隣接する半導体チップ１ｔを連結する様に個々の半導体チップ１ｔのチップ側面（切断隙の側面）１ｊに被覆形成することにより、前記分割した半導体チップ１ｔをマスク１１，１１ａ，１１ｂにより一体的に連結しておく。
【００５４】
この様にすれば、既存の材料（マスク１１，１１ａ，１１ｂ）を、各半導体チップ１ｔ間を連結する連結材（連結材１５に相当）として兼用するので、コストの増加および工程数の増加を防止できる。
【００５５】
尚、連結材としてマスク（本実施の形態８の連結材）だけ或いは貼着テープ（上記の実施の形態７の連結材）１５だけでは強度が足りない場合には、前記貼着テープと前記マスクを併用してもよい。
【図面の簡単な説明】
【００５６】
【図１】実施の形態１において半導体基板の表面工程を説明する図（断面図）である。
【図２】実施の形態１において半導体基板の表面を支持基板に貼着する工程を説明する図である。
【図３】実施の形態１において半導体基板を基板薄膜化する工程を説明する図である。
【図４】実施の形態１において半導体基板の裏面にバイアホールおよび切断隙を形成する際のマスクを形成する工程を説明する図（底面図）である。
【図５】図４のIV−IV断面図である。
【図６】実施の形態１において半導体基板の裏面にマスクに基づいてバイアホールおよび切断隙をエッチング形成した状態を説明する図である。
【図７】実施の形態１において半導体基板の裏面にバイアホールおよび切断隙の形成後マスクを除去する工程を説明する図である。
【図８】実施の形態１において半導体基板の裏面にメッキ給電層およびマスクを形成する工程を説明する図である。
【図９】実施の形態１において半導体基板の裏面にメッキ層を形成する工程を説明する図である。
【図１０】実施の形態１においてメッキ層の形成後にマスクを除去する工程を説明する図である。
【図１１】実施の形態１において支持基板から半導体チップを取り外して個々の半導体チップに分離する工程を説明する図である。
【図１２】実施の形態２においてバイアホールおよび切断隙を形成する際のマスクのマスクパターン（即ち半導体チップの形状）を説明する図（平面図）である。
【図１３】実施の形態３においてバイアホールおよび切断隙を形成する際のマスクのマスクパターン（即ち半導体チップの形状）を説明する図（平面図）である。
【図１４】実施の形態４において半導体基板の切断隙にマスク（第１マスク）を形成する工程を説明する図である。
【図１５】実施の形態４において半導体基板の裏面にメッキ給電層および第２マスクを形成する工程を説明する図である。
【図１６】実施の形態４において半導体基板の裏面にメッキ層を形成する工程を説明する図である。
【図１７】実施の形態４において第１マスクおよび第２マスクを形成する工程を説明する図である。
【図１８】実施の形態４において支持基板から半導体チップを取り外して個々の半導体チップに分離する工程を説明する図である。
【図１９】実施の形態５において半導体基板の裏面にメッキ給電層およびマスクを形成する工程を説明する図である。
【図２０】実施の形態５において半導体基板の裏面にメッキ層を形成する工程を説明する図である。
【図２１】実施の形態５においてメッキ層の形成後にマスクを除去する工程を説明する図である。
【図２２】実施の形態５において支持基板から半導体チップを取り外して個々の半導体チップに分離する工程を説明する図である。
【図２３】実施の形態６において半導体基板の切断隙にマスク（第１マスク）を形成する工程を説明する図である。
【図２４】実施の形態６において半導体基板の裏面にメッキ給電層および第２マスクを形成する工程を説明する図である。
【図２５】実施の形態６において半導体基板の裏面にメッキ層を形成する工程を説明する図である。
【図２６】実施の形態６において第１メッキおよび第２メッキを除去する工程を説明する図である。
【図２７】実施の形態６において支持基板から半導体チップを取り外して個々の半導体チップに分離する工程を説明する図である。
【図２８】実施の形態７において半導体基板の裏面側に貼着テープを貼着する工程を説明する図である。
【図２９】実施の形態７において半導体基板の裏面に貼着テープを貼着した状態で半導体基板を支持基板から取り外す工程を説明する図である。
【図３０】貼着テープから半導体チップを取り外して個々の半導体チップに分離する工程を説明する図である。
【符号の説明】
【００５７】
１  半導体基板、１ａ  半絶縁性SiC基板、１ｂ  半導体膜、１ｃ  素子分離領域、１ｄ  ゲート電極、１ｅ  ソース/ドレイン電極、１ｆ  表面保護膜、１ｇ  バイアホール１ｉにする部分、１ｈ  切断隙１ｊする部分、１ｉ  バイアホール、１ｊ  切断隙、  １ｔ  半導体チップ、３  貼着材、５  支持基板、７  マスク、９  メッキ給電層、１１  マスク、１３  メッキ層、１５  連結材、Ｓ１  半導体基板の表面、Ｓ２  半導体基板の裏面、Ｓ３  切断隙の側面のうちの素子形成面側の周縁、Ｓ４  切断隙の側面のうちの素子形成面側の周縁を除いた部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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