(57)【要約】【課題】  レイアウト面積を小さくすることができるインターフェース回路を実現する。【解決手段】  −１Ｖ〜６Ｖの外部入力端子ＶＩＮには、ＮＭＯＳトランジスタＮ１のソースが接続されており、そのドレインには、ＰＭＯＳトランジスタＰ１のソースが接続されており、そのドレインにはインバータが接続されている。Ｎ１およびＰ１の各閾値電圧ＶＴＮ１、ＶＴＰ１をそれぞれ１Ｖ、各ゲート電圧ＶＧＮ１、ＶＧＰ１をそれぞれ４Ｖ、０Ｖに設定すると、ノードＡに与えられる電圧は、−１Ｖ〜３Ｖの範囲に制限される。また、ノードＢに与えられる電圧は、１Ｖ〜３Ｖの範囲に制限される。つまり、Ｎ１、Ｐ１の出力電圧の範囲を、外部入力端子ＶＩＮに与えられる電圧の範囲よりも狭い範囲に抑えることができる。【選択図】  図２
2006166280.tif 000002
【特許請求の範囲】
【請求項１】
外部回路と内部回路とを電気的に接続するインターフェース回路において、
Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）およびＰチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）を所定の順序で直列接続してなる直列回路が前記外部回路と前記内部回路との間に直列接続されており、かつ、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各出力電圧の範囲が、それぞれ前記外部回路から与えられる入力電圧の範囲を超えないように、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各ゲートに与える各ゲート電圧および各閾値電圧が設定されていることを特徴とするインターフェース回路。
【請求項２】
前記直列回路は、
前記外部回路にソースが接続されたＮＭＯＳトランジスタと、このＮＭＯＳトランジスタのドレインにソースが接続されたＰＭＯＳトランジスタとを備えており、
前記外部回路から与えられる最小電圧をＶＬ、最大電圧をＶＨ、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート電圧をそれぞれＶＧＮ１、ＶＧＰ１、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの閾値電圧をそれぞれＶＴＮ１、ＶＴＰ１とした場合に、前記ＮＭＯＳトランジスタの出力電圧の範囲が、ＶＬ〜（ＶＧＮ１−ＶＴＮ１）であり、前記ＰＭＯＳトランジスタの出力電圧の範囲が、（ＶＧＰ１＋ＶＴＰ１）〜（ＶＧＮ１−ＶＴＮ１）であり、かつ、（ＶＧＮ１−ＶＴＮ１）＜ＶＨ、（ＶＧＰ１＋ＶＴＰ１）＞ＶＬ、（ＶＧＮ１−ＶＴＮ１）＜ＶＨとなるように設定されていることを特徴とする請求項１に記載のインターフェース回路。
【請求項３】
前記直列回路は、
前記外部回路にソースが接続されたＰＭＯＳトランジスタと、このＰＭＯＳトランジスタのドレインにソースが接続されたＮＭＯＳトランジスタとを備えており、
前記外部回路から与えられる最小電圧をＶＬ、最大電圧をＶＨ、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート電圧をそれぞれＶＧＮ１、ＶＧＰ１、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの閾値電圧をそれぞれＶＴＮ１、ＶＴＰ１とした場合に、前記ＰＭＯＳトランジスタの出力電圧の範囲が、ＶＨ〜（ＶＧＰ１＋ＶＴＰ１）であり、前記ＮＭＯＳトランジスタの出力電圧の範囲が、（ＶＧＮ１−ＶＴＮ１）〜（ＶＧＰ１＋ＶＴＰ１）であり、かつ、（ＶＧＰ１＋ＶＴＰ１）＞ＶＬ、（ＶＧＮ１−ＶＴＮ１）＜ＶＨとなるように設定されていることを特徴とする請求項１に記載のインターフェース回路。
【請求項４】
前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの少なくとも一方は、ノンドープ型であることを特徴とする請求項１ないし請求項３のいずれか１つに記載のインターフェース回路。
【請求項５】
請求項１ないし請求項４のいずれか１つに記載のインターフェース回路を備えたことを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、インターフェース回路に関し、詳しくは、半導体集積回路の入力端子に電源電圧を超える高電圧が印加されたときに、回路素子の破壊を防止するように構成されるインターフェース回路に関する。
【背景技術】
【０００２】
従来、この種のインターフェース回路として図４に示すものが知られている。図４は、そのインターフェース回路の回路図である。なお、以下の説明では、便宜のため、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを単にＦＥＴともいう。
図４に示すインターフェース回路では、外部入力端子ＶＩＮに正極性の高電圧または負極性の高電圧が印加された場合に、図示しないダイオードによって電圧を６Ｖ，−１Ｖにクランプし、ＦＥＴＰ２，Ｐ４，Ｎ２，Ｎ４の各ゲートにそれぞれ中間電圧３Ｖを印加する。そして、ＦＥＴＰ２，Ｐ４，Ｎ２，Ｎ４のそれぞれをゲート電圧とソース電圧との電位差によってオンオフさせ、ＦＥＴＰ３，Ｎ３の各ゲートには、ＦＥＴＰ２，Ｎ２をそれぞれ直列に介して外部入力端子ＶＩＮの電圧を与える。このように構成することにより、外部入力端子ＶＩＮに正極性または負極性の高電圧が印加された場合でも、各ＦＥＴのゲート酸化膜には電源電圧５Ｖを超える電圧が印加されないようになっている（特許文献１。
【０００３】
【特許文献１】特開２００２−４３９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来のインターフェース回路は、１つの外部入力（ポート）につき６個のＦＥＴを使用するため、レイアウト面積が大きいという問題がある。
【０００５】
そこでこの発明は、レイアウト面積を小さくすることができるインターフェース回路を実現することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、上記目的を達成するため、請求項１に記載の発明では、外部回路（２）と内部回路（３）とを電気的に接続するインターフェース回路において、ＮＭＯＳトランジスタ（Ｎ１）およびＰＭＯＳトランジスタ（Ｐ１）を所定の順序で直列接続してなる直列回路が前記外部回路と前記内部回路との間に直列接続されており、かつ、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各出力電圧の範囲が、それぞれ前記外部回路から与えられる入力電圧の範囲を超えないように、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各ゲートに与える各ゲート電圧（ＶＧＮ１、ＶＧＰ１）および各閾値電圧（ＶＴＮ１、ＶＴＰ１）が設定されているという技術的手段を用いる。
【０００７】
また、請求項２に記載の発明では、請求項１に記載のインターフェース回路（１）において、前記直列回路は、前記外部回路（２）にソースが接続されたＮＭＯＳトランジスタ（Ｎ１）と、このＮＭＯＳトランジスタのドレインにソースが接続されたＰＭＯＳトランジスタ（Ｐ１）とを備えており、前記外部回路から供給される電圧の範囲の最小電圧をＶＬ、最大電圧をＶＨ、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート電圧をそれぞれＶＧＮ１、ＶＧＰ１、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの閾値電圧をそれぞれＶＴＮ１、ＶＴＰ１とした場合に、前記ＮＭＯＳトランジスタの出力電圧の範囲が、ＶＬ〜（ＶＧＮ１−ＶＴＮ１）であり、前記ＰＭＯＳトランジスタの出力電圧の範囲が、（ＶＧＰ１＋ＶＴＰ１）〜（ＶＧＮ１−ＶＴＮ１）であり、かつ、（ＶＧＮ１−ＶＴＮ１）＜ＶＨ、（ＶＧＰ１＋ＶＴＰ１）＞ＶＬ、（ＶＧＮ１−ＶＴＮ１）＜ＶＨとなるように設定されているという技術的手段を用いる。
【０００８】
また、請求項３に記載の発明では、請求項１に記載のインターフェース回路（１）において、前記直列回路は、前記外部回路（２）にソースが接続されたＰＭＯＳトランジスタ（Ｐ１）と、このＰＭＯＳトランジスタのドレインにソースが接続されたＮＭＯＳトランジスタ（Ｎ１）とを備えており、前記外部回路から供給される電圧の範囲の最小電圧をＶＬ、最大電圧をＶＨ、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート電圧をそれぞれＶＧＮ１、ＶＧＰ１、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの閾値電圧をそれぞれＶＴＮ１、ＶＴＰ１とした場合に、前記ＰＭＯＳトランジスタの出力電圧の範囲が、ＶＨ〜（ＶＧＰ１＋ＶＴＰ１）であり、前記ＮＭＯＳトランジスタの出力電圧の範囲が、（ＶＧＮ１−ＶＴＮ１）〜（ＶＧＰ１＋ＶＴＰ１）であり、かつ、（ＶＧＰ１＋ＶＴＰ１）＞ＶＬ、（ＶＧＮ１−ＶＴＮ１）＜ＶＨとなるように設定されているという技術的手段を用いる。
【０００９】
請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載のインターフェース回路（１）において、前記ＮＭＯＳトランジスタ（Ｎ１）およびＰＭＯＳトランジスタ（Ｐ１）の少なくとも一方は、ノンドープ型であるという技術的手段を用いる。ここで、ノンドープ型とは、チャネル領域に閾値電圧を調整するためのイオン注入を行わないタイプのＭＯＳトランジスタのことである。
請求項５に記載の発明では、請求項１ないし請求項４のいずれか１つに記載のインターフェース回路を備えたマイクロコンピュータという技術的手段を用いる。
なお、上記括弧内の符号は、後述する発明の実施形態における符号と対応するものである。
【発明の効果】
【００１０】
請求項１ないし請求項５に係る発明によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを所定の順序で直列接続してなる直列回路が外部回路と内部回路との間に直列接続されており、かつ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各出力電圧の範囲が、それぞれ外部回路から与えられる入力電圧の範囲を超えないように、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各ゲートに与える各ゲート電圧および各閾値電圧が設定されているため、従来よりもＦＥＴの数を減らすことができるので、インターフェース回路のレイアウト面積を小さくすることができる。
【００１１】
特に、請求項４に係る発明によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの少なくとも一方がノンドープ型であるため、その閾値電圧が極めて小さいので、直列回路の出力電圧の範囲を設定する自由度を広くすることができる。
また、請求項５に係る発明のように、請求項１ないし請求項４のいずれか１つに記載のインターフェース回路を備えたマイクロコンピュータを使用すれば、インターフェース回路のレイアウト面積の減少により、マイクロコンピュータを小型化することができる。
【発明を実施するための最良の形態】
【００１２】
この発明を実施するための最良の形態について図を参照して説明する。図１は、この実施形態に係るインターフェース回路の周辺の概略を示す説明図であり、図２は図１に示すインターフェース回路の１ポート分の回路図である。
図１に示すように、外部回路２および内部回路（例えばＩＣなど）３は、インターフェース回路１により電気的に接続されている。例えば、内部回路３はマイクロコンピュータの入力回路である。図２に示すように、外部入力端子ＶＩＮには、ＮＭＯＳトランジスタＮ１のソースが接続されており、そのドレインには、ＰＭＯＳトランジスタＰ１のソースが接続されており、そのドレインにはインバータが接続されている。また、外部入力端子ＶＩＮには、図示しないクランプ回路が接続されており、正極性の高電圧または負極性の高電圧が発生したときに、それを所定の電圧にクランプして外部入力端子ＶＩＮに与えるようになっており、この実施形態では、−１Ｖ〜６Ｖにクランプするものとする。
【００１３】
ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１のゲート電圧をそれぞれＶＧＮ１、ＶＧＰ１、閾値電圧をそれぞれＶＴＮ１、ＶＴＰ１とする。ＮＭＯＳトランジスタＮ１のドレイン側のノードＡに与えられる電圧は、−１Ｖ〜（ＶＧＮ１−ＶＴＮ１）の範囲に制限され、ＰＭＯＳトランジスタＰ１のドレイン側のノードＢに与えられる電圧は、（ＶＧＰ１＋ＶＴＰ１）〜（ＶＧＮ１−ＶＴＮ１）の範囲に制限される。また、各ゲート電圧および閾値電圧は、（ＶＧＮ１−ＶＴＮ１）≦６Ｖになるように設定されている。
例えば、ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１の各閾値電圧ＶＴＮ１、ＶＴＰ１をそれぞれ１Ｖ、各ゲート電圧ＶＧＮ１、ＶＧＰ１をそれぞれ４Ｖ、０Ｖに設定すると、ＶＧＮ１−ＶＴＮ１＝４Ｖ−１Ｖ＝３Ｖとなるから、ノードＡに与えられる電圧は、−１Ｖ〜３Ｖの範囲に制限される。また、ＶＧＰ１＋ＶＴＰ１＝０Ｖ＋１Ｖ＝１Ｖであり、ＶＧＮ１−ＶＴＮ１＝４Ｖ−１Ｖ＝３Ｖであるから、ノードＢに与えられる電圧は、１Ｖ〜３Ｖの範囲に制限される。つまり、ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１の電圧範囲を５Ｖ以下で使用することができる。
以上のように、上記インターフェース回路１を使用すれば、ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１を直列接続した直列回路により構成されており、２個のＦＥＴだけで高耐圧のインターフェース回路を実現することができるため、従来のインターフェース回路よりもレイアウト面積を小さくすることができる。
【００１４】
（変更例１）
図３は、この発明に係るインターフェース回路の変更例を示す回路図である。このインターフェース回路１は、図２に示したインターフェース回路１とは逆に、ＰＭＯＳトランジスタＰ１を外部入力端子ＶＩＮに接続し、それにＮＭＯＳトランジスタＮ１を直列接続して構成される。このインターフェース回路１の場合、ＰＭＯＳトランジスタＰ１のドレイン側のノードＡに与えられる電圧は、６Ｖ〜（ＶＧＰ１＋ＶＴＰ１）に制限され、ＮＭＯＳトランジスタＮ１のドレイン側のノードＢに与えられる電圧は、（ＶＧＮ１−ＶＴＮ１）〜（ＶＧＰ１＋ＶＴＰ１）に制限される。
例えば、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の各閾値電圧ＶＴＰ１、ＶＴＮ１をそれぞれ１Ｖ、各ゲート電圧ＶＧＰ１、ＶＧＮ１をそれぞれ１Ｖ、５Ｖに設定すると、ＶＧＰ１＋ＶＴＰ１＝１Ｖ＋１Ｖ＝２Ｖとなるから、ノードＡに与えられる電圧は、６Ｖ〜２Ｖの範囲に制限される。また、ＶＧＮ１−ＶＴＮ１＝５Ｖ−１Ｖ＝４Ｖであり、ＶＧＰ１＋ＶＴＰ１＝１Ｖ＋１Ｖ＝２Ｖであるから、ノードＢに与えられる電圧は、４Ｖ〜２Ｖの範囲に制限される。つまり、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の電圧範囲を５Ｖ以下で使用することができる。
以上のように、上記インターフェース回路１を使用すれば、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を直列接続した直列回路により構成されており、２個のＦＥＴだけで高耐圧のインターフェース回路を実現することができるため、従来のインターフェース回路よりもレイアウト面積を小さくすることができる。また、上記インターフェース回路１をマイクロコンピュータに備えるようにすれば、インターフェース回路のレイアウト面積の減少により、マイクロコンピュータを小型化することができる。
【００１５】
（変更例２）
また、図２および図３に示したインターフェース回路１のＮＭＯＳトランジスタＮ１としてノンドープ型のものを使用することもできる。例えば、図２に示したインターフェース回路１にいおてＮＭＯＳトランジスタＮ１をノンドープ型のものに変更すると、ＶＴＮ１＝０とみなすことができるため、ノードＡに与えられる電圧は、−１Ｖ〜４Ｖの範囲に制限され、ノードＢに与えられる電圧は、１Ｖ〜４Ｖの範囲に制限される。つまり、図２に示したインターフェース回路１と比較して、各トランジスタの電圧範囲を１Ｖ〜３Ｖから１Ｖ〜４Ｖに拡大することができる。
なお、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを計３個、４個または５個直列接続してインターフェース回路を構成することもできる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施形態に係るインターフェース回路の周辺の概略を示す説明図である。
【図２】図１に示すインターフェース回路の１ポート分の回路図である。
【図３】この発明に係るインターフェース回路の変更例を示す回路図である。
【図４】従来のインターフェース回路の回路図である。
【符号の説明】
【００１７】
１・・インターフェース回路、２・・外部回路、３・・内部回路、Ｎ１・ＮＭＯＳトランジスタ、Ｐ１・・ＰＭＯＳトランジスタ、ＶＴＮ１・・ＮＭＯＳトランジスタの閾値電圧、ＶＴＰ１・・ＰＭＯＳトランジスタの閾値電圧。
【図１】
2006166280.tif 000003
【図２】
2006166280.tif 000004
【図３】
2006166280.tif 000005
【図４】
2006166280.tif 000006