(57)【要約】【課題】より簡便にトランジスタのソース・ドレイン部とキャパシタ電極との間を接続して構成するとともに、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を低減して高速動作の可能なトレンチ型キャパシタを有する半導体記憶素子を得ること。【解決手段】半導体基板と、半導体基板中に設けられ、電荷を保持するトレンチ型キャパシタと、半導体基板上においてトレンチ型キャパシタの周辺部に設けられ、トレンチ型キャパシタに電圧を供給するトランジスタと、トレンチ型キャパシタと、トランジスタの有するソース・ドレイン領域とを電気的に接続し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする接続部と、を備える。【選択図】        図１−１
2006344676.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に設けられ、電荷を保持するトレンチ型キャパシタと、
前記半導体基板上において前記トレンチ型キャパシタの周辺部に設けられ、前記トレンチ型キャパシタに電圧を供給するトランジスタと、
前記トレンチ型キャパシタと、前記トランジスタの有するソース・ドレイン領域とを電気的に接続し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする接続部と、
を備えることを特徴とする半導体記憶素子。
【請求項２】
前記トランジスタがＰ型ＭＯＳトランジスタであり、
前記トランジスタの基板部と前記トレンチ型キャパシタの拡散層との機能を兼ねたＮ型層を備えること
を特徴とする請求項１に記載の半導体記憶素子。
【請求項３】
前記接続部が、前記トランジスタのソース・ドレイン領域の上面と、前記トレンチ型キャパシタの上面と、に当接して設けられていること
を特徴とする請求項１に記載の半導体記憶素子。
【請求項４】
半導体基板にトレンチ型キャパシタとトランジスタとを備えてなる半導体記憶素子の製造方法であって、
前記半導体基板中に、電荷を保持するトレンチ型キャパシタを形成する工程と、
前記トレンチ型キャパシタに電圧を供給する前記トランジスタを、前記半導体基板上における前記トレンチ型キャパシタの周辺部に形成する工程と、
前記トレンチ型キャパシタと、前記トランジスタの有するソース・ドレイン領域とを電気的に接続し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする接続部を形成する工程と、
を含むことを特徴とする半導体記憶素子の製造方法。
【請求項５】
半導体基板にトレンチ型キャパシタ電極とトランジスタとを備えてなる半導体記憶素子の製造方法であって、
前記半導体基板中に、電荷を保持するトレンチ型キャパシタ電極を形成する工程と、
隣接する前記トレンチ型キャパシタ電極間に該トレンチ型キャパシタ電極を分離する分離膜を形成する工程と、
前記半導体基板中に前記キャパシタ電極の拡散層と前記トランジスタの基板部との機能を兼ねたＮ型層を形成する工程と、
前記トレンチ型キャパシタに電圧を供給する前記トランジスタとしてＰ型ＭＯＳトランジスタを、前記半導体基板上における前記トレンチ型キャパシタ電極の周辺部に形成する工程と、
前記トランジスタを形成した前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、前記トランジスタのソース・ドレイン領域と、前記トレンチ型キャパシタ電極と、の上面を露出するように開口した溝を形成する工程と、
前記溝内に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする材料を埋め込んで、前記トレンチ型キャパシタ電極と、前記トランジスタの有するソース・ドレイン領域とを電気的に接続する接続部を形成する工程と、
を含むことを特徴とする半導体記憶素子の製造方法。
【請求項６】
半導体基板にトレンチ型キャパシタ電極とトランジスタとを備えてなる半導体記憶素子の製造方法であって、
前記半導体基板中に、隣接する前記トレンチ型キャパシタ電極間を分離するための分離膜を形成する工程と、
前記分離膜の外縁部に、電荷を保持する前記トレンチ型キャパシタ電極を形成する工程と、
前記半導体基板中に前記キャパシタ電極の拡散層と前記トランジスタの基板部との機能を兼ねたＮ型層を形成する工程と、
前記トレンチ型キャパシタに電圧を供給する前記トランジスタとしてＰ型ＭＯＳトランジスタを、前記半導体基板上における前記トレンチ型キャパシタ電極の周辺部に形成する工程と、
前記トランジスタを形成した前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、前記トランジスタのソース・ドレイン領域と、前記トレンチ型キャパシタ電極と、の上面を露出するように開口した溝を形成する工程と、
前記溝内に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする材料を埋め込んで、前記トレンチ型キャパシタ電極と、前記トランジスタの有するソース・ドレイン領域とを電気的に接続する接続部を形成する工程と、
を含むことを特徴とする半導体記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子およびその製造方法に関するものであり、特に、トレンチ型キャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）などのトレンチ型キャパシタを有する半導体記憶素子およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積密度化が進められており、ＤＲＡＭ（Dynamic Random Access Memory）においても高集積密度化が進められている。このようなＤＲＡＭのメモリセル構造としては、半導体基板にトレンチ溝を形成し、このトレンチ溝を利用してキャパシタを形成する構造が知られている。このような構造としては、たとえば半導体基板中のトレンチ溝内に設けられたトレンチキャパシタと、半導体基板上に設けられたデータ転送トランジスタと、これらを接続するソース接続電極またはドープトポリシリコンを備えて構成されるＤＲＡＭがある（たとえば、特許文献１、特許文献２参照）。また、たとえばＭＯＳトランジスタのソース・ドレイン拡散層の一部と、トレンチキャパシタの蓄積電極の表面の一部を含む領域と、に形成したコンタクトホールに導電膜を埋め込んでソース・ドレイン拡散層とトレンチキャパシタの蓄積電極とを電気的に接続した構造が開示されている（たとえば、特許文献３参照）。このような構造においてはトレンチ型キャパシタの電極部にＮ型拡散層およびＮ型のドープトシリコンが用いられている。
【０００３】
【特許文献１】特開２０００−２５２４３６号公報
【特許文献２】特開２００３−２８２７３４号公報
【特許文献３】特開平６−２０９０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような従来のＤＲＡＭでは、キャパシタ電極の一方とトランジスタ部の接続にソース接続電極を用いる場合には、構造が複雑となり、デバイス形成時のプロセスフローが非常に長くなるという問題がある。また、キャパシタ電極の一方とトランジスタ部の接続にドープトシリコンを用いると、トランジスタ部にＰ型ＭＯＳトランジスタを用いた場合や、キャパシタ電極の一方にＰ型のポリシリコンを用いた場合にＰ−Ｎ接合が形成されるという問題がある。特にトランジスタ部にＰ型ＭＯＳトランジスタを、キャパシタ電極にＮ型ポリシリコンを用いた場合には接続が非常に困難になる。さらに、従来の構造ではコンタクトホールにポリシリコンを適用するため、コンタクト部の抵抗値が高くなるという問題がある。これは、たとえば高速処理を必要とするＬｏｇｉｃ回路を１チップに混載する場合に特に問題となる。
【０００５】
また、従来のトレンチ型キャパシタを有するＤＲＡＭの構造では、アクセストランジスタ用のＮ型ＭＯＳトランジスタのＰ−Ｗｅｌｌ層に加え、キャパシタ電極用のＮ型層を別途形成する必要があり、構造、製造工程が複雑になる。
【０００６】
本発明は、上記に鑑みてなされたものであって、より簡便にトランジスタのソース・ドレイン部とキャパシタ電極との間を接続して構成するとともに、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を低減して高速動作の可能なトレンチ型キャパシタを有する半導体記憶素子およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体記憶素子は、半導体基板と、半導体基板中に設けられ、電荷を保持するトレンチ型キャパシタと、半導体基板上においてトレンチ型キャパシタの周辺部に設けられ、トレンチ型キャパシタに電圧を供給するトランジスタと、トレンチ型キャパシタと、トランジスタの有するソース・ドレイン領域とを電気的に接続し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする接続部と、を備えることを特徴とする。
【０００８】
この発明によれば、トレンチ型キャパシタとトランジスタの有するソース・ドレイン領域とがチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする接続部により電気的に接続されることで、Ｐ−Ｎ接合の形成が防止される。また、接続部に上記のような材料を用いることにより、接続部の抵抗値の低減化が図られる。
【発明の効果】
【０００９】
この発明によれば、トランジスタのソース・ドレイン部とキャパシタ電極との間を簡便な構造で接続するとともに、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を低減して高速動作の可能なトレンチ型キャパシタを有する半導体記憶素子を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明にかかる半導体記憶素子およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１１】
実施の形態１．
図１−１は、本実施の形態にかかる半導体記憶素子であるトレンチ型キャパシタを有するＤＲＡＭの構成を示す断面図である。図１−１に示すＤＲＡＭは、シリコン基板１０の中のメモリセル領域に該シリコン基板１０の厚み方向に所定の深さの溝１６が形成されている。そして、この溝１６内にキャパシタ絶縁膜１８を介して蓄電材料であるＮ型にドープされたアモルファスシリコン２０が埋め込まれてトレンチ型キャパシタ電極２２が形成されている。このトレンチ型キャパシタ電極２２は、電荷を保持し、後述するＰ型ＭＯＳトランジスタとメモリセルを構成する。また、トレンチ型キャパシタ電極２２同士は分離酸化膜２６により分離されている。
【００１２】
シリコン基板１０上のトレンチ型キャパシタ電極２２の形成領域に隣接する領域に、ゲート絶縁膜３４を介してゲート電極３６が形成され、このゲート電極３６に自己整合的に拡散層であるＰ−ソース・ドレイン領域３８、Ｐ＋ソース・ドレイン領域４２が形成されてＰ型ＭＯＳトランジスタが構成されている。このＰ型ＭＯＳトランジスタは、トレンチ型キャパシタ電極２２に電荷保持用電圧を供給し、後述するＰ型ＭＯＳトランジスタとメモリセルを構成する。ゲート電極３６の側面にはスペーサ４０が形成されている。
【００１３】
シリコン基板１０の表面から所定の深さの領域は、上記のＰ型ＭＯＳトランジスタの基板部であるＰ型ＭＯＳ基板部Ｎ型層３０とされ、これはトレンチ型キャパシタ電極２２の拡散層と兼用する構造とされている。
【００１４】
また、シリコン基板１０上には、ゲート電極３６およびトレンチ型キャパシタ電極２２を覆うように層間絶縁膜４４が形成され、該層間絶縁膜中にその厚み方向にコンタクトホール４６が形成されている。ここで、コンタクトホール４６のうち一部のコンタクトホール４６は図１−１に示すようにトランジスタのソース・ドレイン領域４２とトレンチ型キャパシタ電極２２との両方の上面を露出するように開口するパターンとされている。そして、このコンタクトホール４６内に、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜（Ｔｉ／ＴｉＮ積層膜）４８を介してタングステン（Ｗ）膜５０が埋め込まれたタングステン（Ｗ）プラグ５２が形成されている。
【００１５】
ここで、タングステン（Ｗ）プラグ５２は、Ｐ型ＭＯＳトランジスタのＰ＋ソース・ドレイン領域４２の上面と、トレンチ型キャパシタ電極２２の上面の一部と、に当接して設けられている。これにより、このＤＲＡＭにおいては、トレンチ型キャパシタ電極２２は、その上部の一部において、タングステン（Ｗ）プラグ５２を介してＰ＋ソース・ドレイン領域４２と電気的に接続されることによりＰ型ＭＯＳトランジスタに電気的に接続されている。すなわち、タングステン（Ｗ）プラグ５２が、トレンチ型キャパシタ電極２２とＰ＋ソース・ドレイン領域４２と電気的に接続する接続部とされている。
【００１６】
そして、層間絶縁膜４４およびタングステン（Ｗ）プラグ５２上には、配線５４、層間絶縁膜５６、配線間の接続層５８を備える配線層６０が形成され、図１−１に示すようなＤＲＡＭが構成されている。
【００１７】
以上のように構成された本実施の形態にかかるＤＲＡＭにおいては、従来のキャパシタ電極の一方とトランジスタ部との接続にドープトポリシリコンが用いられて構成されたＤＲＡＭにおいて発生する問題を回避してキャパシタ電極とトランジスタ部とを簡便な構造で電気的に接続したＤＲＡＭを構成することができる。すなわち、アクセストランジスタにＰ型ＭＯＳトランジスタを用いた場合やキャパシタ電極の一方にＰ型のポリシリコンを用いた場合にＰ−Ｎ接合が形成されるという問題を回避して、キャパシタ電極とトランジスタ部とを簡便な構造で電気的に接続したＤＲＡＭを構成することができる。
【００１８】
また、以上のように構成された本実施の形態にかかるＤＲＡＭにおいては、トランジスタのソース・ドレイン部とキャパシタ電極との接続部となるタングステン（Ｗ）プラグ５２を上述したようにコンタクトホール４６内にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜４８を介してタングステン（Ｗ）膜５０が埋め込んで構成している。これにより、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を大幅に低減して、接続部の高抵抗化を回避し、高速動作の可能なＤＲＡＭを実現している。このような本実施の形態にかかるＤＲＡＭは、たとえば高速処理を必要とするＬｏｇｉｃ回路を１チップに混載する場合などに特に有効である。
【００１９】
そして、以上のように構成された本実施の形態にかかるＤＲＡＭにおいては、トランジスタにＰ型ＭＯＳトランジスタを用いている。これにより、基板部はＮ型層となり、Ｎ型層をキャパシタ電極部の拡散層との機能を兼用する構造とされているため、キャパシタ電極用のＮ型層の形成を省略することができ、従来のＤＲＡＭに比べて簡便な構造で、トレンチ型キャパシタを有するＤＲＡＭを構成することができる。
【００２０】
したがって、本実施の形態にかかるＤＲＡＭによれば、トランジスタのソース・ドレイン部とキャパシタ電極との間を簡便な構造で接続するとともに、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を低減して高速動作の可能なトレンチ型キャパシタを有するＤＲＡＭが実現されている。
【００２１】
なお、上記においては、コンタクトホールの埋め込み材料としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜およびタングステン（Ｗ）を用いた場合について説明したが、本発明においてはコンタクトホールの埋め込み材料はこれらに限定されるものではなく、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とすることで上記と同様の本発明における効果を得ることができる。
【００２２】
つぎに、上記のように構成されたＤＲＡＭの製造方法について図１−２〜図１−１２を用いて説明する。図１−２〜図１−１２は、本実施の形態にかかるＤＲＡＭの製造方法を説明する断面図である。まず、図１−２に示すようにシリコン基板１０上にパッド酸化膜としてシリコン酸化膜１２を形成し、さらに該シリコン酸化膜１２上にシリコン窒化膜１４を形成する。つぎに、写真製版およびドライエッチング法を用いてシリコン窒化膜１４、シリコン酸化膜１２およびシリコン基板１０を所定の深さまで掘り込み、図１−３に示すようにトレンチ型キャパシタ電極２２を形成するための二つの溝１６を形成する。溝１６の形成後、酸化処理を施して溝１６の壁面にキャパシタ絶縁膜１８となるシリコン酸化膜を形成する。
【００２３】
つぎに、シリコン基板１０上に、溝１６を埋めてトレンチ型キャパシタ電極２２を形成するために、シリコン基板１０上に蓄電材料であるＮ型にドープされたアモルファスシリコン２０を堆積する。そして、ＣＭＰ法により表面の平坦化を行って図１−４に示すようにシリコン窒化膜１４を露出させ、トレンチ型キャパシタ電極２２を形成する。これにより、溝１６のみが蓄電材料であるＮ型にドープされたアモルファスシリコン２０により埋め込まれ、トレンチ型キャパシタ電極２２が形成される。またここで、ＣＭＰ法の代わりにドライエッチングによるエッチバックなどの手法を用いることも可能である。
【００２４】
つぎに、写真製版およびドライエッチング法を用いてシリコン窒化膜１４、シリコン酸化膜１２およびシリコン基板１０を所定の深さまで掘り込み、図１−５に示すように分離酸化膜２６を形成するための溝２４を形成する。つぎに、シリコン基板１０に酸化処理を施した後、ＨＤＰ（High Density Plasma）−ＣＶＤ法によりシリコン基板１０上に溝２４を埋め込むようにシリコン酸化膜を堆積する。そして、ＣＭＰ法により表面の平坦化を行ってシリコン窒化膜１４を露出させ、図１−６に示すように分離酸化膜２６を形成する。分離酸化膜２６の形成後は、フッ酸処理、熱リン酸処理などを施して図１−６に示すようにシリコン窒化膜１４を除去し、シリコン酸化膜１２を露出させる。
【００２５】
つぎに、フッ酸処理を施してシリコン酸化膜１２を除去し、その後、酸化処理を施して図１−７に示すようにシリコン基板１０の表面に下敷き酸化膜２８としてシリコン酸化膜を形成する。そして、下敷き酸化膜２８の形成後にイオン注入を行って、図１−７に示すようにトランジスタの基板部でありトレンチ型キャパシタ電極２２の拡散層を兼用するＰ型ＭＯＳ基板部Ｎ型層３０と、チャネル領域Ｎ型層３２とを形成する。
【００２６】
つぎに、フッ酸処理を施して下敷き酸化膜２８を除去した後、シリコン基板１０上にゲート絶縁膜となるシリコン酸化膜を堆積し、さらにその上にゲート電極となるポリシリコンを堆積する。つぎに、トランジスタを形成する領域のポリシリコン内にたとえばイオン注入法によりイオン注入を行い、Ｐ型層を形成する。Ｐ型層形成後は、写真製版およびドライエッチング法を用いてゲート領域を規定して図１−８に示すようにゲート絶縁膜３４上にゲート電極３６を形成する。ここで、ゲート電極３６は、Ｐ型層となったポリシリコンにより形成されている。
【００２７】
つぎに、トランジスタの形成領域にたとえばイオン注入法によりイオン注入を行い、シリコン基板１０上のゲート電極３６を挟む領域にＰ−ソース・ドレイン領域３８を形成する。その後、シリコン基板１０上にシリコン酸化膜を堆積し、エッチバックを行うことによりゲート電極３６の側面にスペーサ４０を形成し、さらにたとえばイオン注入法によりイオン注入を行い、シリコン基板１０におけるＰ−ソース・ドレイン領域３８に隣接する領域にＰ＋ソース・ドレイン領域４２を形成する。これにより、ゲート電極３６、Ｐ−ソース・ドレイン領域３８、Ｐ＋ソース・ドレイン領域４２を備えるＰ型ＭＯＳトランジスタが形成される。図１−９は、Ｐ＋ソース・ドレイン領域４２の形成後の状態を示している。
【００２８】
つぎに、シリコン基板１０上に層間絶縁膜４４としてシリコン酸化膜を堆積し、写真製版およびドライエッチング法を用いて層間絶縁膜４４を掘り込んで図１−１０に示すようにコンタクトホール４６を形成する。このとき、コンタクトホール４６のうち一部のコンタクトホール４６は図１−１０に示すようにトランジスタのソース・ドレイン領域４２とトレンチ型キャパシタ電極２２との両方の上面を露出するように開口するパターンとされる。図１−１０を上面から見た状態を図１−１１に示す。
【００２９】
つぎに、シリコン基板１０上にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜を堆積し、さらにタングステン（Ｗ）膜を堆積する。そして、たとえばＣＭＰ法を用いて表面の平坦化を行う。これにより、図１−１２に示すようにコンタクトホール４６内にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜４８を介してタングステン（Ｗ）膜５０が埋め込まれたタングステン（Ｗ）プラグ５２が形成される。
【００３０】
タングステン（Ｗ）プラグ５２の形成後、配線５４、層間絶縁膜５６、配線間の接続層５８を備える配線層６０を形成することにより図１−１に示すようなＤＲＡＭを形成することができる。
【００３１】
以上のような本実施の形態にかかるＤＲＡＭの製造方法においては、従来のキャパシタ電極の一方とトランジスタ部との接続にドープトポリシリコンが用いられて構成されたＤＲＡＭにおいて発生する問題を回避してキャパシタ電極とトランジスタ部とを簡便な構造で電気的に接続したＤＲＡＭを作成することができる。すなわち、アクセストランジスタにＰ型ＭＯＳトランジスタを用いた場合やキャパシタ電極の一方にＰ型のポリシリコンを用いた場合にＰ−Ｎ接合が形成されるという問題を回避して、キャパシタ電極とトランジスタ部とを簡便な構造で電気的に接続したＤＲＡＭを作製することができる。
【００３２】
また、以上のような本実施の形態にかかるＤＲＡＭの製造方法においては、トランジスタのソース・ドレイン部とキャパシタ電極との接続部となるタングステン（Ｗ）プラグ５２を上述したようにコンタクトホール４６内にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜４８を介してタングステン（Ｗ）膜５０が埋め込んで構成する。これにより、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を大幅に低減して、接続部の高抵抗化を回避し、高速動作の可能なＤＲＡＭを作製することができる。
【００３３】
そして、以上のような本実施の形態にかかるＤＲＡＭの製造方法においては、トランジスタにＰ型ＭＯＳトランジスタを用いている。これにより、基板部はＮ型層となり、Ｎ型層をキャパシタ電極部の拡散層と兼用する構造とされているため、キャパシタ電極用のＮ型層の形成を省略することができ、従来のＤＲＡＭに比べて簡便な構造で、トレンチ型キャパシタを有するＤＲＡＭを作製することができる。
【００３４】
なお、上記においては、コンタクトホールの埋め込み材料としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜およびタングステン（Ｗ）を用いた場合について説明したが、本発明においてはコンタクトホールの埋め込みはこれらに限定されるものではなく、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とすることで上記と同様の本発明における効果を得ることができる。
【００３５】
実施の形態２．
実施の形態２では、実施の形態１の図１に示したＤＲＡＭの他の製造方法について図２−１〜図２−７を用いて説明する。図２−１〜図２−７は、本実施の形態にかかるＤＲＡＭの製造方法を説明する断面図である。
【００３６】
まず、シリコン基板１０上にパッド酸化膜としてシリコン酸化膜１２を形成し、さらに該シリコン酸化膜１２上にシリコン窒化膜１４を形成する。つぎに、写真製版およびドライエッチング法を用いてシリコン窒化膜１４、シリコン酸化膜１２およびシリコン基板１０を所定の深さまで掘り込み、分離酸化膜２６を形成するための溝を形成する。溝の形成後、シリコン基板１０に酸化処理を施した後、ＨＤＰ−ＣＶＤ法によりシリコン基板１０上に溝を埋め込むようにシリコン酸化膜を堆積する。そして、ＣＭＰ法により表面の平坦化を行ってシリコン窒化膜１４を露出させ、分離酸化膜２６を形成する。図２−１は、分離酸化膜２６が形成された状態を示す。
【００３７】
つぎに、写真製版およびドライエッチング法を用いて分離酸化膜２６の外縁部の一部を所定の深さまで掘り込み、たとえば角柱状の溝を形成する。溝の形成後、酸化処理を施して溝の壁面にキャパシタ絶縁膜１８となるシリコン酸化膜を形成し、さらに、この溝を埋めてトレンチ型キャパシタ電極２２を形成するために、シリコン基板１０上に蓄電材料であるＮ型にドープされたアモルファスシリコン２０を堆積する。そして、ＣＭＰ法により表面の平坦化を行って図２−２に示すようにシリコン窒化膜１４を露出させ、二つのトレンチ型キャパシタ電極２２を形成する。これにより、分離酸化膜２６の外縁部の一部にトレンチ型キャパシタ電極２２が形成される。またここで、ＣＭＰ法の代わりにドライエッチングによるエッチバックなどの手法を用いることも可能である。
【００３８】
分離酸化膜２６の形成後は、フッ酸処理、熱リン酸処理などを実施してシリコン窒化膜１４を除去し、さらにフッ酸処理を施してシリコン酸化膜１２を除去する。その後、熱処理を施して図２−３に示すようにシリコン基板１０の表面に下敷き酸化膜２８としてシリコン酸化膜を形成する。そして、下敷き酸化膜２８の形成後にイオン注入を行って、図２−３に示すようにトランジスタの基板部でありトレンチ型キャパシタ電極２２の拡散層を兼用するＰ型ＭＯＳ基板部Ｎ型層３０と、チャネル領域Ｎ型層３２とを形成する。
【００３９】
つぎに、フッ酸処理を施して下敷き酸化膜２８を除去した後、シリコン基板１０上にゲート絶縁膜となるシリコン酸化膜を堆積し、さらにその上にゲート電極となるポリシリコンを堆積する。そして、トランジスタを形成する領域のポリシリコン内にたとえばイオン注入法によりイオン注入を行い、Ｐ型層を形成する。Ｐ型層形成後は、写真製版およびドライエッチング法を用いてゲート領域を規定して図２−４に示すようにゲート絶縁膜３４上にゲート電極３６を形成する。ここで、ゲート電極３６は、Ｐ型層となったポリシリコンにより形成されている。
【００４０】
つぎに、トランジスタの形成領域にたとえばイオン注入法によりイオン注入を行い、シリコン基板１０上のゲート電極３６を挟む領域にＰ−ソース・ドレイン領域３８を形成する。その後、シリコン基板１０上にシリコン酸化膜を堆積し、エッチバックを行うことによりゲート電極３６の側面にスペーサ４０を形成し、さらにたとえばイオン注入法によりイオン注入を行い、シリコン基板１０におけるＰ−ソース・ドレイン領域３８に隣接する領域にＰ＋ソース・ドレイン領域４２を形成する。これにより、ゲート電極３６、Ｐ−ソース・ドレイン領域３８、Ｐ＋ソース・ドレイン領域４２を備えるＰ型ＭＯＳトランジスタが形成される。図２−５は、Ｐ＋ソース・ドレイン領域４２の形成後の状態を示している。
【００４１】
つぎに、シリコン基板１０上に層間絶縁膜４４としてシリコン酸化膜を堆積し、写真製版およびドライエッチング法を用いて層間絶縁膜４４を掘り込んで図２−６に示すようにコンタクトホール４６を形成する。このとき、コンタクトホール４６のうち一部のコンタクトホール４６は図２−６に示すようにトランジスタのソース・ドレイン領域４２とトレンチ型キャパシタ電極２２との両方の上面を露出するように開口するパターンとされる。
【００４２】
つぎに、シリコン基板１０上にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜を堆積し、さらにタングステン（Ｗ）膜を堆積する。そして、たとえばＣＭＰ法を用いて表面の平坦化を行う。これにより、図２−７に示すようにコンタクトホール４６内にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜４８を介してタングステン（Ｗ）膜５０が埋め込まれたタングステン（Ｗ）プラグ５２が形成される。
【００４３】
タングステン（Ｗ）プラグ５２の形成後、配線５４、層間絶縁膜５６、配線間の接続層５８を備える配線層６０を形成することにより図１−１に示すようなＤＲＡＭを形成することができる。
【００４４】
以上のような本実施の形態にかかるＤＲＡＭの製造方法においても、実施の形態１で説明した製造方法と同様に、従来のキャパシタ電極の一方とトランジスタ部との接続にドープトポリシリコンが用いられて構成されたＤＲＡＭにおいて発生する問題を回避してキャパシタ電極とトランジスタ部とを簡便な構造で電気的に接続したＤＲＡＭを作成することができる。すなわち、アクセストランジスタにＰ型ＭＯＳトランジスタを用いた場合やキャパシタ電極の一方にＰ型のポリシリコンを用いた場合にＰ−Ｎ接合が形成されるという問題を回避して、キャパシタ電極とトランジスタ部とを簡便な構造で電気的に接続したＤＲＡＭを作製することができる。
【００４５】
また、以上のような本実施の形態にかかるＤＲＡＭの製造方法においても、実施の形態１で説明した製造方法と同様に、トランジスタのソース・ドレイン部とキャパシタ電極との接続部となるタングステン（Ｗ）プラグ５２を上述したようにコンタクトホール４６内にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜４８を介してタングステン（Ｗ）膜５０が埋め込んで構成する。これにより、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を大幅に低減して、接続部の高抵抗化を回避し、高速動作の可能なＤＲＡＭを作製することができる。
【００４６】
そして、以上のような本実施の形態にかかるＤＲＡＭの製造方法においても、実施の形態１で説明した製造方法と同様に、トランジスタにＰ型ＭＯＳトランジスタを用いている。これにより、基板部はＮ型層となり、Ｎ型層をキャパシタ電極部の拡散層と兼用する構造とされているため、キャパシタ電極用のＮ型層の形成を省略することができ、従来のＤＲＡＭに比べて簡便な構造で、トレンチ型キャパシタを有するＤＲＡＭを作製することができる。
【００４７】
また、上記においては、コンタクトホールの埋め込み材料としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜およびタングステン（Ｗ）を用いた場合について説明したが、本発明においてはコンタクトホールの埋め込み材料はこれらに限定されるものではなく、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とすることで上記と同様の本発明における効果を得ることができる。
【００４８】
なお、上記においては、トレンチ型キャパシタを有するＤＲＡＭを例に本発明を説明したが、本発明はＤＲＡＭに限定されるものではなく、トレンチ型キャパシタを有する半導体記憶素子に広く適用可能である。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる半導体記憶素子は、トレンチ型キャパシタを有する半導体記憶素子に有用であり、特に、アクセストランジスタにＰ型ＭＯＳを用いた場合や、キャパシタ電極の一方にＰ型のポリシリコンを用いた場合等に適している。
【図面の簡単な説明】
【００５０】
【図１−１】本発明の実施の形態１にかかるＤＲＡＭの構成を示す断面図である。
【図１−２】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−３】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−４】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−５】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−６】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−７】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−８】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−９】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−１０】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図１−１１】図１−１０を上面から見た状態を示す平面図である。
【図１−１２】本発明の実施の形態１にかかるＤＲＡＭの製造方法を説明する断面図である。
【図２−１】本発明の実施の形態２にかかるＤＲＡＭの他の製造方法を説明する断面図である。
【図２−２】本発明の実施の形態２にかかるＤＲＡＭの他の製造方法を説明する断面図である。
【図２−３】本発明の実施の形態２にかかるＤＲＡＭの他の製造方法を説明する断面図である。
【図２−４】本発明の実施の形態２にかかるＤＲＡＭの他の製造方法を説明する断面図である。
【図２−５】本発明の実施の形態２にかかるＤＲＡＭの他の製造方法を説明する断面図である。
【図２−６】本発明の実施の形態２にかかるＤＲＡＭの他の製造方法を説明する断面図である。
【図２−７】本発明の実施の形態２にかかるＤＲＡＭの他の製造方法を説明する断面図である。
【符号の説明】
【００５１】
１０  シリコン基板
１２  シリコン酸化膜
１４  シリコン窒化膜
１６  溝
１８  キャパシタ絶縁膜
２０  アモルファスシリコン
２２  トレンチ型キャパシタ
２４  溝
２６  分離酸化膜
２８  下敷き酸化膜
３０  Ｐ型ＭＯＳ基板部Ｎ型層
３２  チャネル領域Ｎ型層
３４  ゲート絶縁膜
３６  ゲート電極
３８  ソース・ドレイン領域
４０  スペーサ
４２  ソース・ドレイン領域
４４  層間絶縁膜
４６  コンタクトホール
４８  Ｔｉ／ＴｉＮ積層膜
５０  タングステン膜
５２  タングステンプラグ
５４  配線
５６  層間絶縁膜
５８  接続層
６０  配線層
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図１−５】
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【図１−６】
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【図１−７】
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【図１−８】
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【図１−９】
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【図１−１０】
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【図１−１１】
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【図１−１２】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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