(57)【要約】  【課題】  ゲート容量可変の電界効果トランジスタを用いた不揮発性メモリの消費電力と読み出しエラーとを低減する。  【解決手段】  シリコン基板１０１上にソース領域１０４とドレイン領域１０５を形成すると共にソース領域１０４とドレイン領域１０５とに挟まれた領域上に順次、絶縁膜１０２ａ、ＰＣＭＯ膜１０２ｂ、ゲート電極１０３を積層して、電界効果トランジスタ１とする。ＰＣＭＯ膜１０２ｂに印加する書き込み電圧の電圧値を変えることによってデータを書き込み、ＰＣＭＯ膜１０２ｂに読み出し電圧を印加し、ドレイン電流を検出することによってデータを読み出す。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲート電極がゲート絶縁膜を介して半導体基板上に形成されてなる電界効果トランジスタであって、
ゲート絶縁膜は、印加される電圧に応じて静電容量が変化する
ことを特徴とする電界効果トランジスタ。
【請求項２】
ゲート絶縁膜は、巨大磁気抵抗材料又は遷移金属酸化物からなる可変容量膜を含む
ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
巨大磁気抵抗材料はＰｒXＣａ1-XＭｎＯ3（０＜Ｘ＜１）である
ことを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
半導体基板と可変容量膜とに挟まれた絶縁膜
を備えることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項５】
絶縁膜と可変容量膜とに挟まれた導体膜
を備えることを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
ゲート電極と可変容量膜との接触面積は、導電体膜と絶縁膜との接触面積よりも小さい
ことを特徴とする請求項５に記載の電界効果トランジスタ。
【請求項７】
ゲート絶縁膜は、印加される電圧パルスの電圧値、パルス幅及び印加回数のうちの少なくとも一つに応じて静電容量が変化する
ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項８】
ゲート電極がゲート絶縁膜を介して半導体基板上に形成されてなり、ゲート絶縁膜に印加される電圧に応じてゲート絶縁膜の静電容量が変化する電界効果トランジスタの動作方法であって、
複数の静電容量のうちの、対応するしきい電圧の値が隣り合う２つの静電容量について、対応するしきい電圧の値の中間の値を読み出し電圧としてゲート電極に印加するステップと、
読み出し電圧を印加することによってドレイン電流が流れたか否かを検出するステップと
を含むことを特徴とする電界効果トランジスタの動作方法。
【請求項９】
読み出し電圧は、ゲート絶縁膜の静電容量を変化させるに足る電圧に満たない
ことを特徴とする請求項８に記載の電界効果トランジスタの動作方法。
【請求項１０】
ゲート電極がゲート絶縁膜を介して半導体基板上に形成されてなる電界効果トランジスタの動作方法であって、
ゲート絶縁膜に印加される電圧パルスの電圧値、パルス幅及び印加回数のうちの少なくとも一つを変化させることによって、ゲート絶縁膜の静電容量を変化させるステップ
を含むことを特徴とする電界効果トランジスタの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート容量可変の電界効果トランジスタ及びその動作方法に関し、特に、そのような電界効果トランジスタの消費電力と読み出しエラーとを低減する技術に関する。
【背景技術】
【０００２】
ペロブスカイト構造を有する超巨大磁気抵抗（ＣＭＲ：Colossal Magneto- resistive）材料は、外部影響により特性が変化する。例えば、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（以下、単に「ＰＣＭＯ」という。）の薄膜やバルク膜を２つの電極で挟んで、適当な電界強度の電圧パルスを一回以上印加すると、ＰＣＭＯ膜の特性が変化する。変化し得る特性には、電気抵抗（抵抗率）と電気容量（比誘電率）があり、印加する電圧パルスの極性に応じて異なる変化を示す。また、特性の変化は電圧パルスの印加後も安定して維持される。
【０００３】
このような特性を利用して、ＰＣＭＯ膜を可変容量膜に用いたデバイスが開発されている（特許文献１を参照。）。図３は、ＰＣＭＯ膜を可変容量膜とするデバイスの構造を示す断面図である。図３に示されるように、デバイス３は、基板３０１上に電極３０２、ＰＣＭＯ膜３０３及び電極３０４を順次積層されてなる。また、電極３０２、３０４はそれぞれ配線３０２ａ、３０４ａに接続されている。電極３０４は半径０．４ｍｍの円形状であり、ＰＣＭＯ膜の膜厚は６００ｎｍである。
【０００４】
さて、このような構成で、配線３０２ａ、３０４ａを経由してＰＣＭＯ膜３０３に１８Ｖ又は−１８Ｖの電圧パルスを印加すると、ＰＣＭＯ膜３０３の比誘電率及び電気抵抗が変化する。図４は、電圧パルスの反復印加に伴うＰＣＭＯ膜３０３の特性の変化を示すグラフであって、（ａ）は比誘電率の変化を、また、（ｂ）は電気抵抗の変化を示す。図４（ａ）の縦軸は比誘電率を、図４（ｂ）の縦軸は電気抵抗を示し、また、横軸は何れも時間を示す。
【０００５】
図４（ａ）に示されるように、ＰＣＭＯ膜３０３の比誘電率は電圧パルスとして−１８Ｖを印加されると４０５となり、１８Ｖを印加される１３５となる。また、図４（ｂ）に示されるように、ＰＣＭＯ膜３０３の電気抵抗は電圧パルスとして−１８Ｖを印加されると３５００Ωとなり、１８Ｖを印加されると２００Ωとなる。ＰＣＭＯ膜３０３の比誘電率は一旦変化すると３年以上維持されるので、比誘電率の高低をバイナリデータの０、１に対応させれば不揮発性メモリとすることができる。
【０００６】
ＰＣＭＯ膜の比誘電率を変化させるためには、膜厚によって異なるものの、一般的に数Ｖ以上の電圧パルスを印加する必要がある。一方、ＰＣＭＯ膜の比誘電率を検出する際には、ＰＣＭＯ膜に電圧を印加して電流を検出すれば良いので、０．１Ｖ程度の電圧パルスを印加すれば足りる。このように、ＰＣＭＯ膜を不揮発性メモリとする場合には、データの書き込み時に消費電力が最も大きくなる。
【０００７】
上述のデバイス３では、電極３０４の面積が０．５ｍｍ2であり、低抵抗状態における電気抵抗は２００Ω程度となるので、１８Ｖの電圧パルスを印加すると電流が９０ｍＡ流れ、消費電力が１．６Ｗとなる。これに対して、電極３０４の面積を０．６４μｍ2（０．８μｍ×０．８μｍ）に微細化すると、低抵抗状態における電気抵抗が２５ＫΩとなるので、５Ｖの電圧パルスを印加すると、電流が２００μＡ流れ、消費電力を１ｍＷまで低減することができる（非特許文献１を参照）。
【特許文献１】米国特許出願公開US 2004/0065912 A1号
【非特許文献１】Technical Digest of IEEE International Electron Device Meeting (2002), pp 193.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、例えば、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）の消費電力は１μＷ程度であるのと比べると、ＰＣＭＯ膜を用いたデバイス３は消費電力が極めて大きく、実用に耐えない。
本発明は、上述のような問題に鑑みて為されたものであって、消費電力が低く、読み出しエラーが少ない不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係る電界効果トランジスタは、ゲート電極がゲート絶縁膜を介して半導体基板上に形成されてなる電界効果トランジスタであって、ゲート絶縁膜は、印加される電圧に応じて静電容量が変化することを特徴とする。
【発明の効果】
【００１０】
このようにすれば、静電容量を変化させることによってゲート絶縁膜のしきい電圧を変化させることができる。その結果、適当な電圧をゲート絶縁膜に印加すれば、ドレイン電流が流れるか否かによってゲート絶縁膜の静電容量を検出することができるので、メモリとして利用することができる。かかるメモリは、ゲート絶縁膜の静電容量の変化をドレイン電流の有無で検出できるので、高い感度でデータを読み出すことができる。
【００１１】
この場合において、ゲート絶縁膜は、巨大磁気抵抗材料又は遷移金属酸化物からなる可変容量膜を含むとしても良く、特に、巨大磁気抵抗材料はＰｒXＣａ1-XＭｎＯ3（０＜Ｘ＜１）とすれば好適である。このようにすれば、ゲート電極に電圧を印加することにより、可変容量膜の静電容量が変化するので、ゲート絶縁膜の静電容量を２種類以上に変化させることができる。また、巨大磁気抵抗材料や高温超伝導材料よりなる可変容量膜の静電容量は変化後も安定に維持されるので不揮発性メモリに好適である。
【００１２】
また、本発明に係る電界効果トランジスタは、半導体基板と可変容量膜とに挟まれた絶縁膜を備えることを特徴とする。このようにすれば、可変容量膜に電流を流さずに静電容量を変化させることができるので、消費電力を低減することができる。
また、本発明に係る電界効果トランジスタは、絶縁膜と可変容量膜とに挟まれた導体膜を備えることを特徴とする。このようにすれば、絶縁膜の実効面積と可変容量膜の実効面積とを別個独立に設計することができる。
【００１３】
また、本発明に係る電界効果トランジスタは、ゲート電極と可変容量膜との接触面積は、導電体膜と絶縁膜との接触面積よりも小さいことを特徴とする。このようにすれば、可変容量膜の静電容量を変化させるために必要な電圧を低減することができる。また、可変容量膜の静電容量に対応するしきい電圧の変化量を大きくすることができるので、読み出し電圧のマージンを大きくして、読み出し感度を向上させることができる。
【００１４】
なお、本発明に係る電界効果トランジスタは、ゲート絶縁膜は、印加される電圧パルスの電圧値、パルス幅及び印加回数のうちの少なくとも一つに応じて静電容量が変化することを特徴とする。
本発明に係る電界効果トランジスタの動作方法は、ゲート電極がゲート絶縁膜を介して半導体基板上に形成されてなり、ゲート絶縁膜に印加される電圧に応じてゲート絶縁膜の静電容量が変化する電界効果トランジスタの動作方法であって、複数の静電容量のうちの、対応するしきい電圧の値が隣り合う２つの静電容量について、対応するしきい電圧の値の中間の値を読み出し電圧としてゲート電極に印加するステップと、読み出し電圧を印加することによってドレイン電流が流れたか否かを検出するステップとを含むことを特徴とする。このようにすれば、ドレイン電流を高感度で検出することができるので、データの読み出しエラーを低減することができる。
【００１５】
この場合において、読み出し電圧は、ゲート絶縁膜の静電容量を変化させるに足る電圧に満たないこととすれば好適である。このようにすれば、データの読み出しの前後でゲート電圧の静電容量が変化しないので、記憶されているデータを損なうことなく、データを読み出すことができる。従って、メモリの信頼性を高めることができる。
また、本発明に係る電界効果トランジスタの動作方法は、ゲート電極がゲート絶縁膜を介して半導体基板上に形成されてなる電界効果トランジスタの動作方法であって、ゲート絶縁膜に印加される電圧パルスの電圧値、パルス幅及び印加回数のうちの少なくとも一つを変化させることによって、ゲート絶縁膜の静電容量を変化させるステップを含むことを特徴とする。このようにすれば、可変容量膜の静電容量を容易に変化させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る電界効果トランジスタ（FET: Field Effect Transistor）及びその動作方法の実施の形態について、図面を参照しながら説明する。
［１］  第１の実施の形態
先ず、本発明の第１の実施の形態に係る電界効果トランジスタについて説明する。
（１）  電界効果トランジスタの構成
図１は、本実施の形態に係る電界効果トランジスタの要部を示す断面図である。図１に示されるように、電界効果トランジスタ１はシリコン基板１０１、ゲート絶縁膜１０２、ゲート電極１０３、ソース領域１０４及びドレイン領域１０５を備えており、ゲート絶縁膜１０２は絶縁膜１０２ａとＰＣＭＯ膜１０２ｂとからなっている。
【００１７】
シリコン基板１はＰ型のシリコン基板であって、アクセプタ濃度ＮAは１×１０22ｍ-3である。ソース領域１０４とドレイン領域１０５とはシリコン基板１の表面層に形成されたＮ型シリコン層である。ソース領域１０４とドレイン領域１０５とに挟まれたシリコン基板１０１の表面上にはゲート絶縁膜１０２とゲート電極１０３とが順次積層されている。ゲート電極１０３は白金（Ｐｔ）からなっており、ゲート長は０．１８μｍである。
【００１８】
ゲート絶縁膜１０２を構成する絶縁膜１０２ａは酸化ハフニウム（Ｈｆ０2）のアモルファスからなり、膜厚ｄIが７．５ｎｍで比誘電率εIが２５である。また、ＰＣＭＯ膜１０２ｂの膜厚ｄPは１００ｎｍであり、比誘電率εPは電圧パルスの周波数が数十ｋＨｚ以下の場合、１３５と４０５との何れかの値をとる。なお、絶縁膜１０２ａの面積ＳIはＰＣＭＯ膜１０２ｂの面積ＳPに等しい。
【００１９】
（２）  データの書き込み
次に、電界効果トランジスタ１の動作方法について説明する。
（ａ）  書き込み電圧
先ず、電界効果トランジスタ１においてＰＣＭＯ膜の比誘電率を変化させるために必要な書き込み電圧について説明する。
【００２０】
特許文献１において膜厚６００ｎｍのＰＣＭＯ膜の比誘電率を変化させる電圧パルスの大きさは１８Ｖであり、電界強度にして３×１０7Ｖ／ｍである。比誘電率を変化させるために必要な電界強度が一定ならば、膜厚１００ｎｍのＰＣＭＯ膜１０２ｂの比誘電率は３Ｖの電圧パルスで変化する。
ここで、ゲート絶縁膜１０２を絶縁膜１０２ａとＰＣＭＯ膜１０２ｂとからなる直列キャパシタ回路と見なせば、ゲート電極に印加する書き込み電圧ＶWは絶縁膜１０２ａとＰＣＭＯ膜１０２ｂによって分圧される。ＰＣＭＯ膜１０２ｂの分圧ＶPは次式で表される。
【００２１】
【数１】
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【００２２】
ここで、ＣI、ＣPはそれぞれ絶縁膜１０２ａ、ＰＣＭＯ膜１０２ｂの静電容量であり、次式で表される。ただし、ε0は真空の誘電率である。
【００２３】
【数２】
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【００２４】
さて、ＰＣＭＯ膜１０２ｂの静電容量ＣPは比誘電率εPの大小に応じて大小２つの値を取り、静電容量ＣPが大きいときにＰＣＭＯ膜１０２ｂの分圧ＶPが最も小さくなる。従って、容量ＣPが大のときのＰＣＭＯ膜１０２ｂへの分圧ＶPを３Ｖとすれば、容量ＣPの大小に関わらず比誘電率を変化させることができる。容量ＣPが大のときに分圧ＶPを３Ｖとするためには、書き込み電圧ＶWを７Ｖとすれば良い。
【００２５】
ただし、このとき絶縁膜１０２ａには４Ｖの電圧が印加されるので、リーク電流が大きくなり、また、絶縁破壊のおそれもある。そのため、７Ｖ以下の書き込み電圧ＶWでＰＣＭＯ膜の比誘電率を変化させることができるのであれば、書き込み電圧は小さい方が良い。
また、電圧パルスのパルス幅と印加回数は、例えば、それぞれ１００ｎｓ、２回とすれば良い。
【００２６】
（ｂ）  しきい電圧
次に、電界効果トランジスタ１のしきい電圧について説明する。しきい電圧Ｖthは次式で表わされる。
【００２７】
【数３】
2006245280.tif 000005
【００２８】
ここで、ｑは電気素量、ｌDmは最大空乏層厚さ、ΦFはシリコン基板１０１のフェルミポテンシャル、ＣOXはゲート絶縁膜１０２の静電容量、ΦDはゲート電極１０３とシリコン基板１０１との仕事関数差、ＮSSはゲート絶縁膜１０２とシリコン基板１の界面準位密度である。また、ＮAは前述したシリコン基板１のアクセプタ濃度である。このうち、最大空乏層厚さｌDmとシリコン基板１０１のフェルミポテンシャルΦFは次式で表わされる。
【００２９】
【数４】
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【００３０】
ここで、εSiはシリコンの比誘電率、ｋはボルツマン定数、Ｔは絶対温度（Ｋ）、ｌｎは自然対数、ｎiはシリコンの真性フェルミ準位である。
本実施の形態では界面準位密度ＮSSを５×１０14（ｍ-2）とする。白金及びシリコンの仕事関数はそれぞれ５．２、４．９５であるので、ΦD＝０．２５である。
ゲート絶縁膜容量ＣOXは絶縁膜１０２ａとＰＣＭＯ膜１０２ｂの直列合成容量であり、次式で表される。
【００３１】
【数５】
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【００３２】
さて、式（２）、（３）、（５）〜（７）を式（４）に代入し、上記パラメータ値を元に計算すると、ＰＣＭＯ膜１０２ｂの比誘電率εPが１３５ならばしきい電圧Ｖthは１．２５Ｖとなり、比誘電率εPが４０５ならばしきい電圧Ｖthは１．６８Ｖとなる。従って、しきい電圧差は０．４３Ｖとなる。
このように、電界効果トランジスタ１は２つのしきい電圧をとることができる。前述のように、ＰＣＭＯ膜１０２ｂの比誘電率は安定して維持されるので、しきい電圧も安定して維持される。よって、２つのしきい電圧にデータ“０”、“１”を対応させれば不揮発性メモリとすることができる。
【００３３】
（３）  データの読み出し
電界効果トランジスタ１からデータを読み出すには、例えば、２つのしきい電圧の中間の電圧をゲート電極に印加すれば良い。電界効果トランジスタ１のしきい電圧が大きい場合には中間の電圧を印加してもドレイン電流は流れないが、しきい電圧が小さい場合にはドレイン電流が流れる。従って、ドレイン電流が流れるか否かによって、データを読み出すことができる。
【００３４】
この読み出し電圧は前述の書き込み電圧よりも小さく、読み出し時にデータを書き換えてしまうおそれがない。この意味で電界効果トランジスタ１は不揮発性メモリとして動作信頼性が高い。
また、書き込み電圧の印加によるＰＣＭＯ膜１０２ｂの比誘電率の変化が３倍程度に留まるのに対して、ドレイン電流の変化は１桁から数桁以上にもなる。この意味で電界効果トランジスタ１はデータの読み出し感度が高い。
【００３５】
また、電界効果トランジスタ１はスケーリング則（ムーアの法則）に従って微細化され、集積度が向上すると期待される。従って、電界効果トランジスタ１を用いれば大容量の不揮発性メモリを実現することができる。
また、電界効果トランジスタ１を製造するに際しては、ゲート絶縁膜にＰＣＭＯ膜１０２ｂを含まない通常のＭＯＳ（Metal Oxide Semiconductor）構造の電界効果トランジスタの製造工程に対して、絶縁膜１０２ａ上にＰＣＭＯ膜１０２ｂを形成する工程を追加するのみで良い。従って、電界効果トランジスタ１は特殊な工程を要することなく、容易に製造することができる。
【００３６】
［２］  第２の実施の形態
次に、本発明の第２の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタは前記第１の実施の形態に係る電界効果トランジスタと概ね同様の構成を備える一方、ゲート絶縁膜の構成において相違している。以下、専ら相違点に着目して説明する。
【００３７】
（１）  電界効果トランジスタの構成
図２は、本実施の形態に係る電界効果トランジスタの要部を示す断面図である。図２に示されるように、電界効果トランジスタ２はシリコン基板２０１、ゲート絶縁膜２０２、ゲート電極２０３、ソース領域２０４及びドレイン領域２０５を備えている。
ゲート絶縁膜２０２はシリコン基板２０１に近い方から順に絶縁膜２０２ａ、フローティングゲート２０２ｂ及びＰＣＭＯ膜２０２ｃが積層されてなる。絶縁膜２０２ａは、上記第１の実施の形態に係る絶縁膜１０２ａと同様に、ソース領域２０４とドレイン領域２０５との間のシリコン基板２０１上に形成されている。酸化ハフニウムのアモルファスからなり、膜厚ｄIが７．５ｎｍで、比誘電率εIが２５である点も上述と同様である。
【００３８】
フローティングゲート２０２ｂはポリシリコンからなる導体膜であって、膜厚は５０ｎｍである。ＰＣＭＯ膜は膜厚ｄPが１００ｎｍで、比誘電率εPは電圧パルスの周波数が数十ｋＨｚ以下ならば１３５と４０５との２つの値を取り得る。なお、絶縁膜１０２ａの面積とＰＣＭＯ膜の面積とは異なっている。
さて、上記第１の実施の形態においては絶縁膜１０２ａの面積とＰＣＭＯ膜１０２ｂの面積とが同じであったが、フローティングゲート２０２ｂを設ければ、絶縁膜２０２ａの実効面積ＳIとＰＣＭＯ膜２０２ｃの実効面積ＳPとを別個独立に設計することができる。このようにすれば、書き込み電圧を低減し、かつ、しきい電圧の変化量を大きくできる。従って、読み出し電圧のマージンを大きくして、読み出し感度を向上させることができる。
【００３９】
例えば、絶縁膜２０２ａの実効面積ＳI、すなわち導体膜２０２ｂと絶縁膜２０２ａの接触面積はＰＣＭＯ膜２０２ｃの実効面積ＳP、すなわちゲート電極２０３とＰＣＭＯ膜２０２ｃとの接触面積の約２倍であるとすれば、電界効果トランジスタ２に必要な書き込み電圧は５Ｖとなるので、前記第１の実施の形態に比して書き込み電圧を低減することができる。従って、電界効果トランジスタ２をより低い電力で動作させることができる。
【００４０】
また、ＰＣＭＯ膜２０２ｃのしきい電圧Ｖthは、比誘電率εPが１３５なら１．４６Ｖとなり、比誘電率εPが４０５ならば２．３３Ｖとなる。従って、しきい電圧差は０．８７Ｖとなり、上記第１の実施の形態におけるしきい電圧差０．４３Ｖよりも大きい。従って、より安定した読み出し動作を実現することができる。
［３］  変形例
以上、本発明を実施の形態に基づいて説明してきたが、本発明が上述の実施の形態に限定されないのは勿論であり、以下のような変形例を実施することができる。
【００４１】
（１）  上記実施の形態においては、電圧パルスによる可変容量膜として、専らＰｒ0.7Ｃａ0.3ＭｎＯ3膜を用いる場合について説明したが、本発明がこれに限定されないのは言うまでもなく、これに代えて次のようにしても良い。
すなわち、ＰｒXＣａ1-XＭｎＯ3であれば、Ｘが０．７に限定されず、他の組成比であっても良い。また、ＬａXＣａ1-XＭｎＯ3等、他のＣＭＲ材料を用いても良い。また、ＣｒドープＳｒＴｉＯ3、ＮｉＯｘ等、他の遷移金属酸化物を用いても本発明の効果を得ることができる。
【００４２】
（２）  上記実施の形態においては、絶縁膜として酸化ハフニウムを用いる場合について説明したが、本発明がこれに限定されないのは言うまでもなく、酸化ジルコニウム（ＺｒＯ2）や酸化アルミニウムハフニウム（ＨｆＯ2／Ａｌ2Ｏ3）等を用いても良い。
（３）  上記実施の形態においては、ＰＣＭＯ膜に印加する電圧パルスの電圧値を変えることによってＰＣＭＯ膜の比誘電率を変化させる場合について説明したが、本発明がこれに限定されないのは言うまでもなく、電圧パルスの電圧値に代えて電圧パルスのパルス幅や印加回数を変化させても良い。このようにしても、本発明の効果を得ることができる。
【００４３】
（４）  上記実施の形態においては、ＰＣＭＯ膜の比誘電率が２種類の値をとるように電圧パルスの大きさを選んだが、３種類以上の値をとるように電圧パルスの電圧値やパルス幅、パルス印加回数を選んでも良い。このようにすれば、電界効果トランジスタにより多くの情報量を記憶させることができる。
【産業上の利用可能性】
【００４４】
本発明に係る電界効果トランジスタ及びその動作方法は、電力消費の少ない大容量不揮発性メモリとして有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態に係る電界効果トランジスタの要部を示す断面図である。
【図２】本発明の第２の実施の形態に係る電界効果トランジスタの要部を示す断面図である。
【図３】従来技術に係るデバイスであって、ＰＣＭＯ膜を可変容量膜とするデバイス構造を示す断面図である。
【図４】従来技術に係るＰＣＭＯ膜について、電圧パルスの反復印加に伴う特性の変化を示すグラフである。
【符号の説明】
【００４６】
１、２……………………………電界効果トランジスタ
３…………………………………デバイス
１０１、２０１…………………シリコン基板
１０２、２０２…………………ゲート絶縁膜
１０３、２０３…………………ゲート電極
１０４、２０４…………………ソース領域
１０５、２０５…………………ドレイン領域
１０２ａ、２０２ａ……………絶縁膜
１０２ｂ、２０２ｃ、３０３…ＰＣＭＯ膜
２０２ｂ…………………………フローティングゲート
３０１……………………………基板
３０２、３０４…………………電極
３０２ａ、３０４ａ……………配線
【図１】
2006245280.tif 000008
【図２】
2006245280.tif 000009
【図３】
2006245280.tif 000010
【図４】
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