(57)【要約】【課題】ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造プロセスを簡略化する。【解決手段】ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。【選択図】図４４
2006352161.tif 000002
【特許請求の範囲】
【請求項１】
第１ＭＩＳＦＥＴと容量素子とを直列に接続したメモリセルが行列状に配置された第１メモリセル領域と、ロジックＬＳＩを構成する第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、前記第２回路領域の前記第１導体層を選択的にパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセル領域に前記第１導体層を残す工程、
（ｂ）前記第２ＭＩＳＦＥＴのソースまたはドレイン領域を形成する工程、
（ｃ）前記第１メモリセル領域に残された前記第１導体層の表面、前記第２ＭＩＳＦＥＴのゲート電極およびソースまたはドレイン領域の表面にシリサイド層を形成する工程、
（ｄ）前記第１メモリセル領域の前記第１導体層を選択的にパターニングすることにより、前記第１メモリセル領域に前記第１ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１ＭＩＳＦＥＴのソースまたはドレイン領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に第１絶縁層を形成し、次いで、前記第１絶縁層の上部に第２絶縁層を形成した後、前記第２絶縁層を研磨して平坦化する工程、
（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第２絶縁層および前記第１絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己整合で第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
（ｈ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う前記第２絶縁層および前記第１絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲート電極の表面を露出する工程、
をさらに含み、
前記第１開孔を形成する工程は、前記第１絶縁層に対する前記第２絶縁層のエッチングレートが大きくなる条件で前記第２絶縁層をエッチングした後、前記第１絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成し、
前記第２開孔を形成する工程は、前記第１絶縁層に対する前記第２絶縁層のエッチングレートが大きくなる条件で前記第２絶縁層をエッチングした後、前記第１絶縁層をエッチングすることにより除去することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom Access Memory）とロジックＬＳＩとを混載した半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
代表的なメモリＬＳＩであるＤＲＡＭは、近年、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタックド・キャパシタ構造を採用している。この種のスタックド・キャパシタ構造を採用するＤＲＡＭについては、例えば特開平８−２０４１４４号公報（特許文献１）に記載がある。
【０００３】
一方、高性能なロジックＬＳＩにおいては、ＭＩＳＦＥＴのソース、ドレインと配線とを接続するコンタクトホールの微細化に伴う抵抗増大を抑制する対策として、ソース、ドレインの表面にＣｏＳｉ２（コバルトシリサイド）やＴｉＳｉ２（チタンシリサイド）のような高融点金属シリサイド層を形成する、いわゆるシリサイデーション(Silicidation)技術の採用が進められている。
【特許文献１】特開平８−２０４１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、上記のようなＤＲＡＭとロジックＬＳＩとを同一半導体基板上に形成する、いわゆるシステムＬＳＩの開発を進めている。
【０００５】
上記システムＬＳＩの一部を構成するＤＲＡＭは、ビット線の信号遅延対策として、ビット線をＷ（タングステン）などの高融点金属を主体とする低抵抗のメタル材料で構成すると共に、配線の形成工程を減らす対策として、ビット線および周辺回路の第１層目の配線をロジックＬＳＩの第１層目の配線と同一工程で形成する。
【０００６】
また、このＤＲＡＭは、情報蓄積用容量素子の蓄積電荷量を確保する対策として、ビット線の上方に情報蓄積用容量素子を配置して容量素子の立体化を推進すると共に、容量絶縁膜をＴａ２Ｏ５（酸化タンタル）のような高誘電体材料で構成する。
【０００７】
さらに、このＤＲＡＭは、狭ピッチ化されたメモリセル選択用ＭＩＳＦＥＴのゲート電極のスペースにビット線と基板（ソースまたはドレイン）とを接続するためのコンタクトホールを形成する際に、ゲート電極の上部と側壁とを窒化シリコン膜で覆った後、その上部に酸化シリコン膜を堆積し、酸化シリコン膜と窒化シリコン膜とのエッチング速度差を利用して上記コンタクトホールをゲート電極に対して自己整合的に形成する、いわゆるゲート・セルフアライン・コンタクト(Gate-Self Align Contact；以下、ゲート−ＳＡＣという）技術を採用する。
【０００８】
一方、上記システムＬＳＩの他の一部を構成するロジックＬＳＩは、高速動作を推進するために、ＭＩＳＦＥＴのソース、ドレインの表面に低抵抗の高融点金属シリサイド層を形成するシリサイデーション技術を採用する。
【０００９】
また、このロジックＬＳＩは、素子の微細化や接合容量の低減を目的としたソース、ドレインの面積縮小に対応するために、ソース、ドレインと第１層目の配線とを接続するコンタクトホールを素子分離領域に対して自己整合的に形成する、いわゆるＬＯＣＯＳ・セルフアライン・コンタクト(Locos-Self Align Contact；以下、Ｌ−ＳＡＣという）技術を採用する。
【００１０】
上記Ｌ−ＳＡＣ技術は、ＭＩＳＦＥＴ形成後にその上部を窒化シリコン膜で覆い、この窒化シリコン膜の上部に酸化シリコン膜を堆積する。ソース、ドレインの上部にコンタクトホールを形成するには、まず窒化シリコン膜をストッパに用いて酸化シリコン膜をエッチングした後、その下部の窒化シリコン膜をエッチングしてソース、ドレインを露出させる。このとき、窒化シリコン膜を比較的薄い膜厚で形成することにより、オーバーエッチング時に素子分離領領域の酸化シリコン膜が削れる量を低減することができる。
【００１１】
しかし、上記のようなＤＲＡＭとロジックＬＳＩとを同一半導体基板上に形成するシステムＬＳＩの製造プロセスにおいては、次のような課題を解決しなければならない。
【００１２】
すなわち、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのゲート電極のスペースにゲート−ＳＡＣ技術を用いて自己整合的にコンタクトホールを形成するためには、ゲート電極の上部と側壁とを窒化シリコン膜で覆う必要がある。この場合のゲート加工プロセスは、半導体基板上にゲート電極用導電膜を形成し、続いてその上部に窒化シリコン膜を形成した後、フォトレジスト膜をマスクにしたエッチングで窒化シリコン膜とその下層のゲート電極用導電膜とをパターニングすることによって、メモリセル選択用ＭＩＳＦＥＴのゲート電極とロジックＬＳＩのＭＩＳＦＥＴのゲート電極とを同時に形成する、というプロセスになる。
【００１３】
ところが、上記のプロセスでは、ＭＩＳＦＥＴの上部に形成した酸化シリコン膜をエッチングして、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインの上部、ロジックＬＳＩのＭＩＳＦＥＴのゲート電極およびソース、ドレインの上部にコンタクトホールを形成する際、ロジックＬＳＩのＭＩＳＦＥＴのゲート電極の上部が開孔できないという問題が生じる。すなわち、ロジックＬＳＩのＭＩＳＦＥＴのゲート電極上には、前述したゲート−ＳＡＣ用の窒化シリコン膜に加えてＬ−ＳＡＣ用の窒化シリコン膜が形成されるので、これら２層の窒化シリコン膜をエッチングしてゲート電極上にコンタクトホールを形成しようとすると、ソース、ドレインの上部のエッチングが過剰となり、素子分離領域の酸化シリコン膜が深く削られて接合リーク電流の増大といった深刻な問題を引き起こす。他方、素子分離領域の削れを少なくするためにソース、ドレインの上部のエッチング量を少なくすると、ゲート電極上のエッチング量が不足するために、コンタクトホールの底部がゲート電極に達しない、という不具合が生じる。
【００１４】
また、上記した問題を回避するためにゲート電極の上部のコンタクトホールとソース、ドレインの上部のコンタクトホールとを別工程で形成することも考えられるが、この対策は、プロセスが増加するのみならず、微細化されたＭＩＳＦＥＴにおいては、ゲート電極上のコンタクトホールとソース、ドレイン上のコンタクトホールとの合わせ余裕を確保することができないという問題が生じる。
【００１５】
本発明の目的は、ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造プロセスを簡略化することができる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主面の第１領域に第１導体層からなる複数の第１ゲート電極と前記第１ゲート電極を覆う第１絶縁層とを形成し、前記半導体基板の主面の第２領域に前記第１導体層からなる複数の第２ゲート電極を形成し、前記半導体基板の主面の第３領域に複数の半導体領域を形成する工程、（ｂ）前記半導体基板の主面上に第２絶縁層を形成し、前記第２絶縁層の上部に第３絶縁層を形成する工程、（ｃ）前記第１領域に形成された前記複数の第１ゲート電極の間の第１スペース領域を覆う前記第３絶縁層および前記第２絶縁層に第１開孔を形成することにより、前記第１スペース領域の前記半導体基板の表面を露出する工程、および（ｄ）前記第２領域に形成された前記複数の第２ゲート電極を覆う前記第３絶縁層および前記第２絶縁層に第２開孔を形成することにより、前記第２ゲート電極の表面を露出し、前記第３領域に形成された前記複数の半導体領域を覆う前記第３絶縁層および前記第２絶縁層に第３開孔を形成することにより、前記半導体領域の表面を露出する工程を含み、前記工程（ａ）において、前記複数の第２ゲート電極の上部には前記第１絶縁層を形成せず、前記工程（ｃ）において、前記第１開孔を前記第１ゲート電極に対して自己整合で形成するものである。
【００１９】
また、本発明の半導体集積回路装置の製造方法は、第１ＭＩＳＦＥＴと容量素子とを直列に接続したＤＲＡＭのメモリセルが行列状に配置された第１メモリセル領域と、ロジックＬＳＩを構成する第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、（ａ）半導体基板の主面上に第１導体層を形成した後、前記第２回路領域の前記第１導体層を選択的にパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセル領域に前記第１導体層を残す工程、（ｂ）前記半導体基板の主面上に第１絶縁層を形成した後、前記第１メモリセル領域の前記第１絶縁層および前記第１導体層を選択的にパターニングすることにより、前記第１メモリセル領域に前記第１絶縁層で覆われた前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、（ｃ）前記半導体基板の主面上に第２絶縁層を形成した後、前記第２絶縁層の上部に第３絶縁層を形成し、前記第３絶縁層を研磨して平坦化する工程、（ｄ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己整合で第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、（ｅ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う前記第３絶縁層、前記第２絶縁層および前記第１絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲート電極の表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはドレインの上部を覆う前記第３絶縁層、前記第２絶縁層および前記第１絶縁層に第３開孔を形成することにより、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程を含み、前記第１開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成し、前記第２および第３開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層および第１絶縁層をエッチングすることにより除去するものである。
【００２０】
また、本発明の半導体集積回路装置の製造方法は、第１ＭＩＳＦＥＴと容量素子とを直列に接続したＤＲＡＭのメモリセルが行列状に配置された第１メモリセル領域と、ロジックＬＳＩを構成する第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、（ａ）半導体基板の主面上に第１導体層を形成した後、前記第１導体層をパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセル領域に前記第１導体層を残す工程、（ｂ）前記第２ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程、（ｃ）前記第２ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板に、前記第２ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域を形成する工程、（ｄ）前記半導体基板の主面上に高融点金属層を形成した後、前記半導体基板を熱処理することにより、前記第２ＭＩＳＦＥＴのゲート電極およびソース、ドレインの表面と、前記第１メモリセル領域に残った前記第１導体層の表面とにシリサイド層を形成する工程、（ｅ）前記半導体基板の主面上に第１絶縁層を形成した後、前記第１メモリセル領域の前記第１絶縁層および前記第１導体層を選択的にパターニングすることにより、前記第１メモリセル領域に前記第１絶縁層で覆われた前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、（ｆ）前記半導体基板の主面上に第２絶縁層を形成した後、前記第２絶縁層の上部に第３絶縁層を形成し、前記第３絶縁層を研磨して平坦化する工程、（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己整合で第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、（ｈ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う前記第３絶縁層、前記第２絶縁層および前記第１絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲート電極の表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはドレインの上部を覆う前記第３絶縁層、前記第２絶縁層および前記第１絶縁層に第３開孔を形成することにより、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程を含み、前記第１開孔を形成する工程では、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成し、前記第２および第３開孔を形成する工程では、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層および第１絶縁層をエッチングすることにより除去するものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造において、ポリサイド構造のゲート電極の形成と、ソース、ドレインの表面のシリサイド化とを同時に行うので、プロセスを簡略化することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本実施の形態は、半導体基板の主面の第１領域にＤＲＡＭを配置し、第２領域にロジックＬＳＩを配置し、第３領域にＳＲＡＭを配置したシステムＬＳＩの製造方法に適用されたものである。
【００２５】
図１に示すように、システムＬＳＩの一部を構成するＤＲＡＭのメモリセル（ＭＣ）は、ワード線ＷＬ（ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１…）とビット線ＢＬとの交差部に配置された１個のメモリセル選択用ＭＩＳＦＥＴＱｓおよびこれに直列に接続された１個の情報蓄積用容量素子Ｃにより構成されている。ｎチャネル型ＭＩＳＦＥＴで構成されたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、周辺回路のワードドライバＷＤに接続され、ビット線ＢＬの一端は、同じく周辺回路のセンスアンプＳＡに接続されている。
【００２６】
図２に示すように、システムＬＳＩの他の一部を構成するＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００２７】
ＳＲＡＭのメモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域と電気的に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域と電気的に接続されている。
【００２８】
上記転送用ＭＩＳＦＥＴＱｔ１のドレイン領域はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のドレイン領域はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２の各ソース領域）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２の各ソース領域）は基準電圧（Ｖss）に接続されている。
【００２９】
図示は省略するが、システムＬＳＩの他の一部を構成するロジックＬＳＩは、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにより構成されている。
【００３０】
次に、上記システムＬＳＩの製造方法の一例を図３〜図２８（半導体基板の断面図）を用いて工程順に説明する。なお、これらの図において、左側の領域はＤＲＡＭ形成領域の一部（メモリセルのみを示す）、中央の領域はロジックＬＳＩ形成領域の一部（ｎチャネル型ＭＩＳＦＥＴのみを示す）、右側の領域はＳＲＡＭ形成領域の一部（駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴの各一部のみを示す）を示している。
【００３１】
本実施の形態のシステムＬＳＩを製造するには、まず図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１の主面に素子分離溝２を形成した後、半導体基板１の一部にｐ型不純物（例えばホウ素）、他の一部にｎ型不純物（例えばリン）をイオン打ち込みしてｐ型ウエル３およびｎ型ウエル４を形成する。続いて半導体基板１を熱処理することにより、ｐ型ウエル３およびｎ型ウエル４の活性領域の表面にゲート酸化膜５を形成する。上記素子分離溝２は、素子分離領域の半導体基板１をエッチングして溝を形成した後、半導体基板１上にＣＶＤ法で酸化シリコン膜６を堆積し、この酸化シリコン膜６をＣＭＰ（化学的機械的研磨）法で平坦化して溝の内部のみに残すことにより形成する。
【００３２】
次に、図４に示すように、ゲート酸化膜５の上部にゲート電極用導電膜８を形成した後、その上部にＣＶＤ法で膜厚２００ｎｍ程度の窒化シリコン膜９を堆積する。ゲート電極用導電膜８は、例えばＣＶＤ法で堆積した膜厚１００ｎｍ程度の多結晶シリコン膜と膜厚１００ｎｍ程度のタングステンシリサイド膜との積層膜（ポリサイド膜）で構成される。多結晶シリコン膜には、ｎ型不純物（例えばヒ素）をドープする。また、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとをデュアルゲート構造にする場合は、不純物を含まない多結晶シリコン膜を堆積した後、ｎチャネル型ＭＩＳＦＥＴ形成領域の多結晶シリコン膜にｎ型不純物（例えばヒ素）をドープし、ｐチャネル型ＭＩＳＦＥＴ形成領域の多結晶シリコン膜にｐ型不純物（例えばホウ素）をドープする。なお、ゲート電極用導電膜８は、上記ポリサイド膜の他、例えば多結晶シリコン膜と窒化タングステン膜とタングステン膜との積層膜（ポリメタル膜）などで構成してもよい。
【００３３】
次に、図５に示すように、フォトレジスト膜をマスクにしたエッチングでＤＲＡＭ形成領域の窒化シリコン膜９をパターニングすることにより、後に形成されるゲート電極８Ａ（ワード線ＷＬ）と同一パターンの窒化シリコン膜９を形成する。また、この工程では、後の工程でゲート電極上にコンタクトホールを形成する領域の窒化シリコン膜９も選択的に除去する。
【００３４】
次に、図６に示すように、窒化シリコン膜９およびフォトレジスト膜１０をマスクにしたエッチングでゲート電極用導電膜８をパターニングすることにより、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）、ロジックＬＳＩのｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ、ＳＲＡＭの駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄを形成する。なお、ＤＲＡＭのワード線ＷＬの一端部（図６の矢印で示す配線引出し領域）は、あらかじめ前記図５に示す工程で窒化シリコン膜９を除去しておき、ゲート加工時にはフォトレジスト膜１０で覆っておくことにより、その上部に窒化シリコン膜９が残らないようにする（図６）。
【００３５】
このように、本実施の形態の製造方法は、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）の上部（ワード線ＷＬの配線引出し領域を除く）のみに窒化シリコン膜９を残し、ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの上部には窒化シリコン膜９を残さないようにする。
【００３６】
次に、図７に示すように、ｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ型半導体領域１１を形成する。またこのとき同時に、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの両側のｐ型ウエル３にｎ−型半導体領域１２を形成する。続いて、ｎ型ウエル４にｐ型不純物（例えばホウ素）をイオン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄの両側のｎ型ウエル４にｐ−型半導体領域１３を形成する。ここまでの工程により、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００３７】
次に、図８に示すように、半導体基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工することにより、ゲート電極８Ａ〜８Ｄの側壁に窒化シリコン膜からなるサイドウォールスペーサ１５を形成する。続いて、ロジックＬＳＩ形成領域のｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの両側のｐ型ウエル３にｎ＋型半導体領域１６を形成する。また、ＳＲＡＭ形成領域のｎ型ウエル４にｐ型不純物（例えばホウ素）をイオン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄの両側のｎ型ウエル４にｐ＋型半導体領域１７を形成する。ここまでの工程により、ｎ−型半導体領域１２およびｎ＋型半導体領域１６からなるＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを有するロジックＬＳＩのｎチャネル型ＭＩＳＦＥＴＱｎと、ｐ−型半導体領域１３およびｐ＋型半導体領域１７からなるＬＤＤ構造のソース、ドレインを有するＳＲＡＭの負荷用ＭＩＳＦＥＴＱｐとが略完成する。
【００３８】
次に、図９に示すように、半導体基板１の表面をフッ酸系のエッチング液で薄くエッチングして、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１１）、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１７）を露出させた後、半導体基板１上にＣＶＤ法で堆積した膜厚５〜１０ｎｍ程度の薄い酸化シリコン膜１９をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１１）の上部に酸化シリコン膜１９を残し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１７）の表面の酸化シリコン膜１９を除去する。なお、この薄い酸化シリコン膜１９は、半導体基板１を熱酸化することによって形成してもよい。
【００３９】
次に、図１０に示すように、半導体基板１上にスパッタリング法でＣｏ（コバルト）膜２０ａを堆積した後、半導体基板１を熱処理することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１７）の表面にＣｏシリサイド層２０を形成する。このとき、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１１）の表面は酸化シリコン膜１９で覆われているので、Ｃｏシリサイド層２０は形成されない。
【００４０】
このように、本実施の形態の製造方法は、ロジックＬＳＩを構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ）のソース、ドレイン（ｎ＋型半導体領域１６）、ＳＲＡＭのメモリセルを構成する負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１７）の表面にＣｏシリサイド層２０を形成することにより、これらのソース、ドレインを低抵抗化してロジックＬＳＩおよびＳＲＡＭの高速動作を実現する。一方、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの表面にはＣｏシリサイド層２０を形成しないことにより、メモリセルのリーク電流を低減してリフレッシュ特性の低下を防止する。なお、上記シリサイド層は、Ｃｏ以外の高融点金属（例えばＴｉ）を用いて形成してもよい。
【００４１】
次に、図１１に示すように、半導体基板１上にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜２１を堆積し、続いて窒化シリコン膜２１の上部にＣＶＤ法で膜厚６００ｎｍ程度の酸化シリコン膜２２を堆積した後、酸化シリコン膜２２の表面をＣＭＰ法で平坦化する。
【００４２】
次に、図１２に示すように、フォトレジスト膜２３をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１１）の上部の酸化シリコン膜２２を除去する。このエッチングは、酸化シリコン膜２２の下層の窒化シリコン膜２１が除去されるのを防ぐために、酸化シリコン膜２２を窒化シリコン膜２１に対して高い選択比でエッチングするガスを使用して行う。
【００４３】
次に、図１３に示すように、上記フォトレジスト膜２３をマスクにしたエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１１）の上部の窒化シリコン膜２１を除去し、続いてその下部の薄い酸化シリコン膜１９を除去することにより、ソース、ドレイン（ｎ型半導体領域１１）の一方の上部にコンタクトホール２４を形成し、他方の上部にコンタクトホール２５を形成する。
【００４４】
上記した窒化シリコン膜２１のエッチングは、半導体基板１の削れ量を最小とするために、窒化シリコン膜２１を酸化シリコン膜やシリコンに対して高い選択比でエッチングするガスを使用して行う。また、このエッチングは、窒化シリコン膜２１を異方的にエッチングするような条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜２１を残すようにする。これにより、ゲート電極８Ａ（ワード線ＷＬ）のスペースよりも微細な径を有するコンタクトホール２４、２５がゲート電極８Ａ（ワード線ＷＬ）に対して自己整合で形成される。
【００４５】
次に、図１４に示すように、コンタクトホール２４、２５の内部にプラグ２６を形成する。プラグ２６は、酸化シリコン膜２２の上部にｎ型不純物（例えばヒ素）をドープした膜厚３００ｎｍ程度の多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で平坦化してコンタクトホール２４、２５の内部のみに残すことにより形成する。
【００４６】
次に、図１５に示すように、酸化シリコン膜２２の上部に膜厚２００ｎｍ程度の酸化シリコン膜２７をＣＶＤ法で堆積した後、半導体基板１を不活性ガス雰囲気中で熱処理する。この熱処理により、プラグ２６を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール２４、２５の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１１（ソース、ドレイン）中に拡散するために、ｎ型半導体領域１１が低抵抗化される。
【００４７】
次に、図１６に示すように、フォトレジスト膜をマスクにして酸化シリコン膜２７をエッチングすることにより、コンタクトホール２４の上部にスルーホール３０を形成する。続いて図１７に示すように、フォトレジスト膜をマスクにして酸化シリコン膜２７および酸化シリコン膜２２をエッチングした後、窒化シリコン膜２１をエッチングすることにより、ワード線ＷＬの配線引出し領域の上部にコンタクトホール３１を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｎ＋型半導体領域１６の上部にコンタクトホール３２、３３を形成し、駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ＋型半導体領域１７に跨る領域にコンタクトホール３４を形成する。
【００４８】
上記した酸化シリコン膜２７および酸化シリコン膜２２のエッチングは、下層の窒化シリコン膜２１が除去されるのを防ぐために、酸化シリコン膜２７、２２を窒化シリコン膜２１に対して高い選択比でエッチングするガスを使用して行う。また、窒化シリコン膜２１のエッチングは、素子分離溝２に埋め込まれた酸化シリコン膜６や半導体基板１の削れ量を最小とするために、窒化シリコン膜２１を酸化シリコン膜６、２２に対して高い選択比でエッチングするガスを使用して行う。これにより、コンタクトホール３３が素子分離溝２に対して自己整合で形成される。
【００４９】
上記した製造方法によれば、ロジックＬＳＩを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に窒化シリコン膜９がないために、ゲート電極８Ｂの上部のコンタクトホール３２とｎ＋型半導体領域１６の上部のコンタクトホール３３とを同時に形成することができる。また、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃの上部にも窒化シリコン膜９がないために、上記コンタクトホール３２、３３を形成する際、駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ＋型半導体領域１７に跨る領域にコンタクトホール３４を同時に形成することができる。
【００５０】
次に、図１８に示すように、スルーホール３０およびコンタクトホール３１〜３４の内部にプラグ３６を形成する。プラグ３６は、酸化シリコン膜２７の上部に窒化チタン膜およびタングステン膜をＣＶＤ法で堆積した後、これらの膜をＣＭＰ法で平坦化してスルーホール３０およびコンタクトホール３１〜３４の内部のみに残すことにより形成する。
【００５１】
次に、図１９に示すように、酸化シリコン膜２７の上部にＣＶＤ法（またはスパッタリング法）で膜厚１００ｎｍ程度のタングステン膜を堆積した後、このタングステン膜をパターニングすることにより、スルーホール３０の上部にビット線ＢＬを形成し、コンタクトホール３１〜３４の上部に配線３７〜４０を形成する。
【００５２】
次に、図２０に示すように、ビット線ＢＬおよび配線３７〜４０の上部に膜厚３００ｎｍ程度の酸化シリコン膜４１をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜４１および酸化シリコン膜２７をエッチングすることにより、コンタクトホール２５の上部にスルーホール４２を形成する。続いて、前記コンタクトホール２４、２５の内部にプラグ２６を形成した時と同様の方法でスルーホール４２の内部に多結晶シリコン膜からなるプラグ４３を形成する。
【００５３】
次に、図２１に示すように、酸化シリコン膜４１の上部に膜厚２００ｎｍ程度の窒化シリコン膜４４をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしたエッチングでＤＲＡＭ形成領域以外の領域の窒化シリコン膜４４を除去する。ＤＲＡＭ形成領域に残った上記窒化シリコン膜４４は、後述する情報蓄積用容量素子Ｃの下部電極４７を形成する工程で酸化シリコン膜（４５）をエッチングする際のエッチングストッパとして使用される。
【００５４】
次に、図２２に示すように、窒化シリコン膜４４の上部にＣＶＤ法で酸化シリコン膜４５を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜４５および窒化シリコン膜４４をエッチングすることにより、スルーホール４２の上部に凹溝４６を形成する。情報蓄積用容量素子Ｃの下部電極４７は、この凹溝４６の内壁に沿って形成されるので、下部電極４７の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜４５を厚い膜厚（例えば１．３μｍ程度）で堆積する。
【００５５】
次に、図２３に示すように、凹溝４６の内部を含む酸化シリコン膜４５の上部にｎ型不純物（例えばリン）をドープした膜厚６０ｎｍ程度の多結晶シリコン膜４７ａをＣＶＤ法で堆積する。この多結晶シリコン膜４７ａは、情報蓄積用容量素子Ｃの下部電極材料として使用される。続いて、多結晶シリコン膜４７ａの上部に膜厚３００ｎｍ程度のスピンオングラス膜４８をスピン塗布した後、このスピンオングラス膜４８をエッチバック（またはＣＭＰ法で平坦化）して凹溝４６の内部のみに残す。
【００５６】
次に、図２４に示すように、ＤＲＡＭ形成領域以外の領域の多結晶シリコン膜４７ａをフォトレジスト膜４９で覆い、酸化シリコン膜４５の上部の多結晶シリコン膜４７ａをエッチングで除去することにより、凹溝４６の内壁に沿って下部電極４７を形成する。なお、下部電極４７は、多結晶シリコン以外の導電材料、例えばタングステン、ルテニウムなどの高融点金属や、酸化ルテニウム、酸化イリジウムなどの導電性金属酸化物を用いて形成してもよい。また、下部電極４７の表面を粗面化することによって、その表面積をさらに大きくしてもよい。
【００５７】
次に、図２５に示すように、凹溝４６と隣接する凹溝４６との隙間に残った酸化シリコン膜４５、および凹溝４６の内部のスピンオングラス膜４８をフッ酸系のエッチング液で除去した後、フォトレジスト膜をマスクにしたエッチングでＤＲＡＭ形成領域以外の領域の多結晶シリコン膜４７ａを除去することにより、筒型の下部電極４７が完成する。凹溝４６の隙間の酸化シリコン膜４５の底部には窒化シリコン膜４４が形成されているので、酸化シリコン膜４５をウェットエッチングするときに下層の酸化シリコン膜４１がエッチングされることはない。またこのとき、ＤＲＡＭ形成領域以外の領域の酸化シリコン膜４５上には多結晶シリコン膜４７ａが形成されているので、この領域の酸化シリコン膜４５がエッチングされることもない。
【００５８】
次に、図２６に示すように、下部電極４７の上部に膜厚１４ｎｍ程度の薄い酸化タンタル膜５０をＣＶＤ法で堆積し、続いて酸化タンタル膜５０の上部に例えばＣＶＤ法とスパッタリング法とを併用して窒化チタン膜を堆積した後、フォトレジスト膜をマスクにしたエッチングで窒化チタン膜および酸化タンタル膜５０をパターニングすることにより、窒化チタン膜からなる上部電極５１と、酸化タンタル膜５０からなる容量絶縁膜と、多結晶シリコン膜（４７ａ）からなる下部電極４７とで構成されたＤＲＡＭの情報蓄積用容量素子Ｃが完成する。なお、情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ３（チタン酸バリウム）、ＰｂＴｉＯ３（チタン酸鉛）、ＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３）、ＰＬＴ（ＰｂＬａＸＴｉ１−ＸＯ３）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体材料で構成することもできる。また、上部電極５１は、窒化チタン以外の導電材料、例えばタングステンなどを用いて形成することもできる。さらに、情報蓄積用容量素子Ｃを上記した以外の形状、例えばフィン形などにすることもできる。
【００５９】
次に、図２７に示すように、情報蓄積用容量素子Ｃの上部に膜厚６００ｎｍ程度の酸化シリコン膜５２をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５２およびその下層の酸化シリコン膜４５、４１をエッチングすることにより、第１層目の配線３８の上部にスルーホール５３を形成する。
【００６０】
次に、図２８に示すように、スルーホール５３の内部にプラグ５４を形成した後、酸化シリコン膜５２の上部に第２層目の配線５５〜５７を形成する。プラグ５４は、例えば酸化シリコン膜５２の上部にＣＶＤ法で窒化チタン膜とＷ膜とを堆積した後、これらの膜をエッチバックしてスルーホール５３の内部のみに残すことにより形成する。また、第２層目の配線５５〜５７は、酸化シリコン膜５２の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）膜、膜厚５０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度の窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【００６１】
図示は省略するが、その後、第２層目の配線５５〜５７の上部に層間絶縁膜を介して１〜２層程度の配線を形成し、さらにその上部に耐水性が高い緻密なパッシベーション膜（例えばプラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜とからなる２層の絶縁膜）を形成することにより、本実施の形態のシステムＬＳＩが略完成する。
【００６２】
このように、本実施の形態の製造方法は、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化シリコン膜９を残した後、この窒化シリコン膜９とフォトレジスト膜１０とをマスクに用いたエッチングでゲート電極８Ａ（ワード線ＷＬ）とロジックＬＳＩおよびＳＲＡＭのゲート電極８Ｂ〜８Ｄとを同時にパターン形成する。
【００６３】
これにより、ロジックＬＳＩを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部のコンタクトホール３２とｎ＋型半導体領域１６（ソースまたはドレイン）の上部のコンタクトホール３３とを同時に形成することができる。
【００６４】
また、本実施の形態の製造方法は、上部に窒化シリコン膜９を有するゲート電極８Ａ（ワード線ＷＬ）の加工と、上部に窒化シリコン膜９を有しないゲート電極８Ｂ〜８Ｄの加工とを同時に行うために、プロセスの増加も殆ど無視することができる。
【００６５】
（実施の形態２）
本実施の形態によるシステムＬＳＩの製造方法を図２９〜図３９（半導体基板の断面図）を用いて工程順に説明する。なお、これらの図において、左側の領域はＤＲＡＭ形成領域の一部（メモリセルのみを示す）、中央の領域はロジックＬＳＩ形成領域の一部（ｎチャネル型ＭＩＳＦＥＴのみを示す）、右側の領域はＳＲＡＭ形成領域の一部（駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴの各一部のみを示す）を示している。
【００６６】
まず図２９に示すように、前記実施の形態１と同様の方法で半導体基板１の主面に素子分離溝２、ｐ型ウエル３およびｎ型ウエル４を形成し、続いてｐ型ウエル３およびｎ型ウエル４の活性領域の表面にゲート酸化膜５を形成した後、ゲート酸化膜５の上部にポリサイド膜やポリメタル膜などからなるゲート電極用導電膜８を形成する。
【００６７】
次に、図３０に示すように、フォトレジスト膜６０をマスクにしたエッチングでゲート電極用導電膜８をパターニングすることにより、ロジックＬＳＩのｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ、ＳＲＡＭの駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄを形成する。このとき、ＤＲＡＭ形成領域のゲート電極用導電膜８はパターニングせず、フォトレジスト膜６０で覆っておく。
【００６８】
次に、図３１に示すように、ｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの両側のｐ型ウエル３にｎ−型半導体領域１２を形成し、ｎ型ウエル４にｐ型不純物（例えばホウ素）をイオン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄの両側のｎ型ウエル４にｐ−型半導体領域１３を形成する。
【００６９】
次に、図３２に示すように、半導体基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工することにより、ゲート電極８Ｂ〜８Ｄの側壁に窒化シリコン膜からなるサイドウォールスペーサ１５を形成する。続いて、ロジックＬＳＩ形成領域のｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの両側のｐ型ウエル３にｎ＋型半導体領域１６を形成する。また、ＳＲＡＭ形成領域のｎ型ウエル４にｐ型不純物（例えばホウ素）をイオン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄの両側のｎ型ウエル４にｐ＋型半導体領域１７を形成する。ここまでの工程により、ロジックＬＳＩのｎチャネル型ＭＩＳＦＥＴＱｎおよびＳＲＡＭの負荷用ＭＩＳＦＥＴＱｐが完成する。
【００７０】
次に、図３３に示すように、半導体基板１の表面をフッ酸系のエッチング液で薄くエッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１７）を露出させた後、前記実施の形態１と同様の方法でこれらのソース、ドレインの表面にＣｏシリサイド層２０を形成する。
【００７１】
次に、図３４に示すように、半導体基板１上にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜６１を堆積した後、まずフォトレジスト膜をマスクにしたエッチングで窒化シリコン膜６１をパターニングし、続いて上記フォトレジスト膜を除去した後、窒化シリコン膜６１をマスクにしたエッチングでゲート電極用導電膜８をパターニングすることにより、ＤＲＡＭ形成領域にメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）を形成する。
【００７２】
次に、図３５に示すように、ＤＲＡＭ形成領域のｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ型半導体領域１１を形成する。ここまでの工程により、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００７３】
次に、図３６に示すように、半導体基板１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜６３を堆積し、続いて窒化シリコン膜６３の上部にＣＶＤ法で膜厚６００ｎｍ程度の酸化シリコン膜２２を堆積した後、酸化シリコン膜２２の表面をＣＭＰ法で平坦化する。
【００７４】
次に、図３７に示すように、前記実施の形態１と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１１）の上部の酸化シリコン膜２２をエッチングした後、その下部の窒化シリコン膜６３、６１をエッチングすることにより、ソース、ドレイン（ｎ型半導体領域１１）の一方の上部にコンタクトホール６４を形成し、他方の上部にコンタクトホール６５を形成する。
【００７５】
上記酸化シリコン膜２２のエッチングは、酸化シリコン膜２２の下層の窒化シリコン膜６３、６１が除去されるのを防ぐために、酸化シリコン膜２２を窒化シリコン膜６３、６１に対して高い選択比でエッチングするガスを使用して行う。また、窒化シリコン膜６３、６１のエッチングは、半導体基板１の削れ量を最小とするために、窒化シリコン膜６３、６１をシリコンや酸化シリコン膜に対して高い選択比でエッチングするガスを使用して行う。また、このエッチングは、窒化シリコン膜６３を異方的にエッチングするような条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜６３を残すようにする。これにより、コンタクトホール６４、６５がゲート電極８Ａ（ワード線ＷＬ）に対して自己整合で形成される。
【００７６】
次に、図３８に示すように、前記実施の形態１と同様の方法でコンタクトホール６４、６５の内部に多結晶シリコン膜からなるプラグ６６を形成した後、酸化シリコン膜２２の上部に膜厚２００ｎｍ程度の酸化シリコン膜２７をＣＶＤ法で堆積し、半導体基板１を不活性ガス雰囲気中で熱処理することにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１１（ソース、ドレイン）を低抵抗化する。
【００７７】
次に、図３９に示すように、フォトレジスト膜をマスクにして酸化シリコン膜２７をエッチングすることにより、コンタクトホール６４の上部にスルーホール３０を形成する。続いて、フォトレジスト膜をマスクにして酸化シリコン膜２７および酸化シリコン膜２２をエッチングした後、窒化シリコン膜６３、６１をエッチングすることにより、ワード線ＷＬの配線引出し領域の上部にコンタクトホール３１を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｎ＋型半導体領域１６の上部にコンタクトホール３２、３３を形成し、駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ＋型半導体領域１７に跨る領域にコンタクトホール３４を形成する。
【００７８】
上記した酸化シリコン膜２７および酸化シリコン膜２２のエッチングは、下層の窒化シリコン膜６３、６１が除去されるのを防ぐために、酸化シリコン膜２７、２２を窒化シリコン膜６３、６１に対して高い選択比でエッチングするガスを使用して行う。また、窒化シリコン膜６３、６１のエッチングは、素子分離溝２に埋め込まれた酸化シリコン膜６や半導体基板１の削れ量を最小とするために、窒化シリコン膜６３、６１をシリコンや酸化シリコン膜に対して高い選択比でエッチングするガスを使用して行う。これにより、コンタクトホール３３が素子分離溝２に対して自己整合で形成される。その後の工程は、前記実施の形態１とほぼ同様である。
【００７９】
このように、本実施の形態の製造方法は、ＤＲＡＭ形成領域においてコンタクトホール６４、６５をゲート電極８Ａ（ワード線ＷＬ）に対して自己整合で形成する（ゲート−ＳＡＣ）ための窒化シリコン膜６１、６３と、ロジックＬＳＩ形成領域においてコンタクトホール３３を素子分離溝２に対して自己整合で形成する（Ｌ−ＳＡＣ）ための窒化シリコン膜６１、６３とを共用する。これにより、ロジックＬＳＩを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部とｎ＋型半導体領域１６の上部とにほぼ同じ膜厚の窒化シリコン膜６１、６３が存在するために、ゲート電極８Ｂの上部のコンタクトホール３２とｎ＋型半導体領域１６の上部のコンタクトホール３３とを同時に形成することができる。
【００８０】
また、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃの上部にも窒化シリコン膜６１、６３が存在するために、上記コンタクトホール３２、３３を形成する際、駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ＋型半導体領域１７に跨る領域にコンタクトホール３４を同時に形成することができる。
【００８１】
また、本実施の形態の製造方法は、ロジックＬＳＩを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部と側壁とに比較的厚い窒化シリコン膜６１、６３が存在するために、コンタクトホール３３が素子分離溝２に対してのみならず、ゲート電極８Ｂに対しても自己整合で形成される。
【００８２】
（実施の形態３）
本実施の形態によるシステムＬＳＩの製造方法を図４０〜図４７（半導体基板の断面図）を用いて工程順に説明する。なお、これらの図において、左側の領域はＤＲＡＭ形成領域の一部（メモリセルのみを示す）、中央の領域はロジックＬＳＩ形成領域の一部（ｎチャネル型ＭＩＳＦＥＴのみを示す）、右側の領域はＳＲＡＭ形成領域の一部（駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴの各一部のみを示す）を示している。
【００８３】
まず図４０に示すように、前記実施の形態１、２と同様の方法で半導体基板１の主面に素子分離溝２、ｐ型ウエル３およびｎ型ウエル４を形成し、続いてｐ型ウエル３およびｎ型ウエル４の活性領域の表面にゲート酸化膜５を形成した後、ゲート酸化膜５の上部にｎ型不純物（例えばヒ素）をドープした多結晶シリコン膜７をＣＶＤ法で堆積する。なお、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとをデュアルゲート構造にする場合は、不純物を含まない多結晶シリコン膜７を堆積した後、ｎチャネル型ＭＩＳＦＥＴ形成領域の多結晶シリコン膜７にｎ型不純物（例えばヒ素）をドープし、ｐチャネル型ＭＩＳＦＥＴ形成領域の多結晶シリコン膜７にｐ型不純物（例えばホウ素）をドープする。
【００８４】
次に、図４１に示すように、フォトレジスト膜７０をマスクにしたエッチングで多結晶シリコン膜７をパターニングすることにより、ロジックＬＳＩのｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ｂ、ＳＲＡＭの駆動用ＭＩＳＦＥＴＱｄのゲート電極７Ｃおよび負荷用ＭＩＳＦＥＴＱｐのゲート電極７Ｄを形成する。このとき、ＤＲＡＭ形成領域の多結晶シリコン膜７はパターニングせず、フォトレジスト膜７０で覆っておく。
【００８５】
次に、図４２に示すように、ｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ｂの両側のｐ型ウエル３にｎ−型半導体領域１２を形成し、ｎ型ウエル４にｐ型不純物（例えばホウ素）をイオン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐのゲート電極７Ｄの両側のｎ型ウエル４にｐ−型半導体領域１３を形成する。
【００８６】
続いて、半導体基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工して、ゲート電極７Ｂ〜７Ｄの側壁に窒化シリコン膜からなるサイドウォールスペーサ１５を形成した後、ロジックＬＳＩ形成領域のｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ｂの両側のｐ型ウエル３にｎ＋型半導体領域１６を形成する。また、ＳＲＡＭ形成領域のｎ型ウエル４にｐ型不純物（例えばホウ素）をイオン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐのゲート電極７Ｄの両側のｎ型ウエル４にｐ＋型半導体領域１７を形成する。
【００８７】
次に、図４３に示すように、半導体基板１の表面をフッ酸系のエッチング液で薄くエッチングしてｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１７）を露出させた後、半導体基板１上にスパッタリング法でＣｏ膜２０ａを堆積する。
【００８８】
次に、図４４に示すように、半導体基板１を熱処理する。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１７）の表面にＣｏシリサイド層２０が形成される。また、このとき同時にロジックＬＳＩのｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ｂ、ＳＲＡＭの駆動用ＭＩＳＦＥＴＱｄのゲート電極７Ｃおよび負荷用ＭＩＳＦＥＴＱｐのゲート電極７Ｄを構成する多結晶シリコン膜（７）の各表面と、ＤＲＡＭ形成領域に残った多結晶シリコン膜７の表面とにＣｏシリサイド層２０が形成される。ここまでの工程により、多結晶シリコン膜７とＣｏシリサイド層２０とからなるポリサイド構造のゲート電極７Ｂを有するｎチャネル型ＭＩＳＦＥＴＱｎ、および多結晶シリコン膜７とＣｏシリサイド層２０とからなるポリサイド構造のゲート電極７Ｄを有する負荷用ＭＩＳＦＥＴＱｐが略完成する。
【００８９】
次に、図４５に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜６１を堆積した後、まずフォトレジスト膜をマスクにしたエッチングで窒化シリコン膜６１をパターニングし、続いて上記フォトレジスト膜を除去した後、窒化シリコン膜６１をマスクにしたエッチングでＤＲＡＭ形成領域のＣｏシリサイド層２０および多結晶シリコン膜７をパターニングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７Ａ（ワード線ＷＬ）を形成する。
【００９０】
続いて、ＤＲＡＭ形成領域のｐ型ウエル３にｎ型不純物（例えばリン）をイオン打ち込みすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ型半導体領域１１を形成する。ここまでの工程により、多結晶シリコン膜７とＣｏシリサイド層２０とからなるポリサイド構造のゲート電極７Ａを有するＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００９１】
次に、図４６に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜６３を堆積し、続いて窒化シリコン膜６３の上部にＣＶＤ法で酸化シリコン膜２２を堆積した後、酸化シリコン膜２２の表面をＣＭＰ法で平坦化する。
【００９２】
次に、図４７に示すように、前記実施の形態２と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１１）の上部にコンタクトホール６４、６５を形成し、続いてその内部に多結晶シリコン膜からなるプラグ６６を形成した後、フォトレジスト膜をマスクにして酸化シリコン膜２７および酸化シリコン膜２２をエッチングし、さらに窒化シリコン膜６３、６１をエッチングすることにより、ワード線ＷＬの配線引出し領域の上部にコンタクトホール３１を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｎ＋型半導体領域１６の上部にコンタクトホール３２、３３を形成し、駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ＋型半導体領域１７に跨る領域にコンタクトホール３４を形成する。その後の工程は、前記実施の形態２とほぼ同様である。
【００９３】
本実施の形態によれば、前記実施の形態２と同様の効果が得られると共に、ポリサイド構造のゲート電極７Ａ〜７Ｄの形成と、ソース、ドレイン（ｎ＋型半導体領域１６、ｐ＋型半導体領域１７）の表面のシリサイド化とを同時に行うので、プロセスを簡略化することができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９５】
本発明は、ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造に利用することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態１であるシステムＬＳＩの一部を構成するＤＲＡＭの等価回路図である。
【図２】本発明の実施の形態１であるシステムＬＳＩの一部を構成するＳＲＡＭの等価回路図である。
【図３】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態２であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態３であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００９７】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート酸化膜
６  酸化シリコン膜
７  多結晶シリコン膜
７Ａ〜７Ｄ  ゲート電極
８  ゲート電極用導電膜
８Ａ〜８Ｄ  ゲート電極
９  窒化シリコン膜
１０  フォトレジスト膜
１１  ｎ型半導体領域
１２  ｎ−型半導体領域
１３  ｐ−型半導体領域
１５  サイドウォールスペーサ
１６  ｎ＋型半導体領域
１７  ｐ＋型半導体領域
１９  酸化シリコン膜
２０ａ  Ｃｏ膜
２０  Ｃｏシリサイド層
２１  窒化シリコン膜
２２  酸化シリコン膜
２３  フォトレジスト膜
２４、２５  コンタクトホール
２６  プラグ
２８  酸化シリコン膜
３０  スルーホール
３１〜３４  コンタクトホール
３６  プラグ
３７〜４０  配線
４１  酸化シリコン膜
４２  スルーホール
４３  プラグ
４４  窒化シリコン膜
４５  酸化シリコン膜
４６  凹溝
４７  下部電極
４７ａ  多結晶シリコン膜
４８  スピンオングラス膜
４９  フォトレジスト膜
５０  酸化タンタル膜
５１  上部電極
５２  酸化シリコン膜
５３  スルーホール
５４  プラグ
５５〜５７  配線
６０  フォトレジスト膜
６１  窒化シリコン膜
６３  窒化シリコン膜
６４、６５  コンタクトホール
６６  プラグ
７０  フォトレジスト膜
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
ＭＣ  メモリセル
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  負荷用ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＳＡ  センスアンプ
ＷＤ  ワードドライバ
ＷＬ  ワード線
【図１】
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【図２】
2006352161.tif 000004
【図３】
2006352161.tif 000005
【図４】
2006352161.tif 000006
【図５】
2006352161.tif 000007
【図６】
2006352161.tif 000008
【図７】
2006352161.tif 000009
【図８】
2006352161.tif 000010
【図９】
2006352161.tif 000011
【図１０】
2006352161.tif 000012
【図１１】
2006352161.tif 000013
【図１２】
2006352161.tif 000014
【図１３】
2006352161.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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