(57)【要約】【課題】  スルーホール等の凹部において、ボイドフリーな膜を形成することを目的とする。【解決手段】  半導体基板上に形成された、スルーホールを有する絶縁層と、スルーホール内に形成された導電層において、導電層内部に埋め込まれた埋め込み絶縁膜を形成し、ボイドフリーの膜とする。【選択図】  図８
2006269766.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、スルーホールを有する絶縁膜と、
前記スルーホール内に形成された導電膜であって、内部にボイドが形成された前記導電膜と、
前記導電膜のボイドに埋め込まれた埋込絶縁膜とを
有することを特徴とする半導体装置。
【請求項２】
前記埋込絶縁膜は流動性シリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜にスルーホールを形成する工程と、
内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記絶縁膜上に前記導電膜を形成する工程と、
前記ボイドの一部が露出するように、前記絶縁膜上に形成された前記導電膜を除去する工程と、
露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記絶縁膜上及び前記導電膜上に形成する工程と、
前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項４】
前記流動性絶縁膜を形成する工程と、前記流動性絶縁膜を除去する工程との間に、前記流動性絶縁膜を熱処理する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜を貫通してスルーホールを形成する工程と、
内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記第２の絶縁膜上に前記導電膜を形成する工程と、
前記ボイドの一部が露出するように、前記第２の絶縁膜上に形成された前記導電膜を除去する工程と、
露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記第２の絶縁膜上及び前記導電膜上に形成する工程と、
前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを
有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路基板上の凹部であるスルーホールのアスペクト比が高くなるに従って、そのスルーホールへの埋込膜の成長法は、スパッタ法等の物理的手法から、化学的手法であるＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いるようになってきている。更に、近年の微細化に伴って、ＣＶＤ法のなかでも、原子層を積み重ねるように形成するＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）が、特に、高アスペクト比のスルーホールに導電膜を埋め込むために用いられるようになっている。
【０００３】
ＡＬＤ法の成膜機構では、基板に対して原子層を積み重ねるように形成するため、コンフォーマルな形状を得ることができ、狭い凹部への埋込が可能である。このため、配線の微細化に伴う高アスペクト比対応の埋込技術として注目されてきた。しかし、スルーホール等の凹部が更に微細化すると、ＡＬＤ法で形成された膜であっても、表面からの成長である故に、その内部に空洞を有するシーム形状がみられる場合がある。
【０００４】
このため、例えば、先ず、膜を堆積させるための成膜処理と、スパッタエッチングするエッチング処理とを同時に行い、比較的小さなボイドを膜に形成した後、次の工程で、エッチングに移り、そのボイドが形成された膜を選択的にエッチングし、平坦状すると共に、ボイドに開口を形成する。この工程を交互に繰り返すこと、即ち発生したボイドを開口し、その中に更に膜を埋め込むことにより、ボイドをつぶしながら、膜を凹部に埋込む方法が提案されている。（例えば、特許文献１参照。）。
【０００５】
しかし、このような方法においても、例えば、開口部が樽型であったり、開口部の下部が上部と比べ広がっていたりした場合、発生したボイドの開口とその中に膜を埋め込むことを、高い精度で制御することが難しく、高アスペクト比の凹部、例えばスルーホールへのボイドフリーの埋め込みを十分に達成することが困難であった。
【特許文献１】特開２００３−３７１０３号公報（第６ページ、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はスルーホール等の凹部において、ボイドフリーな膜を形成することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、半導体装置として、半導体基板と、前記半導体基板上に形成された、スルーホールを有する絶縁膜と、前記スルーホール内に形成された導電膜であって、内部にボイドが形成された前記導電膜と、前記導電膜のボイドに埋め込まれた埋込絶縁膜とを有することを特徴とする。
【０００８】
また、本発明の第２の態様は、半導体装置の製造方法として、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にスルーホールを形成する工程と、内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記絶縁膜上に前記導電膜を形成する工程と、前記ボイドの一部が露出するように、前記絶縁膜上に形成された前記導電膜を除去する工程と、露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記絶縁膜上及び前記導電膜上に形成する工程と、前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを有することを特徴とする。
【０００９】
また、本発明の第３の態様は、半導体装置の製造方法として、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第２の絶縁膜を貫通してスルーホールを形成する工程と、内部にボイドを含む導電膜を、前記スルーホール内に埋込むと共に、前記第２の絶縁膜上に前記導電膜を形成する工程と、前記ボイドの一部が露出するように、前記第２の絶縁膜上に形成された前記導電膜を除去する工程と、露出した前記ボイドの表面から前記ボイドへ流動性絶縁膜を埋め込むと共に、前記流動性絶縁膜を前記第２の絶縁膜上及び前記導電膜上に形成する工程と、前記導電膜の表面が露出するように、前記流動性絶縁膜を除去する工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、スルーホール等の凹部に形成された導電膜において、導電膜に含まれるボイドを開口し、そのボイドの中へ流動性を有する絶縁膜を埋め込むことにより、ボイドフリーな導電膜を形成することを可能にする。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１２】
図１乃至図８は、本発明の第１の実施例に係わる半導体装置の製造方法を工程順に示す素子部の断面図である。また、図８は、本実施例に係わる半導体装置におけるスルーホールであるコンタクトホール部を示す。
【００１３】
図１に示すように、半導体基板として、Ｐ型のシリコン基板１０を準備する。次に、例えばシリコン基板１０と反対の導電型であるＮ型の不純物拡散層１０ａをイオン注入法及び短時間熱処理法によって形成する。更に、ＬＰＣＶＤ法を用いて、第１の層間絶縁膜１１となる不純物添加シリコン酸化膜をシリコン基板１０の上に５００ｎｍ程度成長させる。続いて、ＬＰＣＶＤ法を用いて、第２の層間絶縁膜１２となるシリコン酸化膜を第１の層間絶縁膜１１の上に２００ｎｍ程度成長させる。
【００１４】
次に、リソグラフィ法とドライエッチング法を用い、不純物拡散層１０ａ上の所定の領域に、図２に示すように、スルーホールであるコンタクトホール１３を形成する。この時、先ず、第２の層間絶縁膜１２上にレジスト膜（図示せず）を形成後、パターニングによってマスクとする。次に、第２の層間絶縁膜１２を異方性エッチングで加工し、第１のコンタクトホール１３ａを形成する。続いて、レジスト膜を除去し、残存する第２の層間絶縁膜１２をマスクとして、第１の層間絶縁膜１１を異方性エッチングで加工し、第２のコンタクトホール１３ｂを形成する。第２のコンタクトホール１３ｂを形成する際、第１の層間絶縁膜１１と第２の層間絶縁膜１２とのエッチング速度の差によって、第２のコンタクトホール１３ｂの径は、第１のコンタクトホール１３ａよりも若干大きくなる。
【００１５】
次に、ＡＬＤ法を用いて、図３に示すように、第１の導電膜１４としてタングステン膜をコンタクトホール１３に埋込ながら第２の層間絶縁膜１２上に形成する。第２のコンタクトホール１３ｂの径が、第１のコンタクトホール１３ａよりも若干大きくことを受けて、コンタクトホール１３の内部に形成された第１の導電膜１４の内部には、ボイド１５が形成される。なお、必要であれば、タングステン膜の下層にバリヤ金属膜として、例えばチタン窒化膜を形成し、タングステン膜とチタン窒化膜の積層構造を第１の導電膜１４としても良い。更に、チタン窒化膜の下層に、例えばチタン膜を形成し、３層構造の第１の導電膜１４を形成しても良い。第１の導電膜１４を形成する材料はこれらに限らず、コバルト、ニッケル等の金属、それらのシリサイド或いは窒化物等であって良いことは勿論である。
【００１６】
次に、ＣＭＰ法を用いて、第１の導電膜１４及び第２の層間絶縁膜１２を、その表面を平坦化しながら、図４に示すように、ボイド１５が開口するまで研磨する。この時、ボイド１５の開口部の間口が少し広がる程度まで研磨を行う。
【００１７】
次に、塗布法であるスピンコート法を用い、流動性絶縁膜であるＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を埋込絶縁膜１６として、図５に示すように、ボイド１５の開口部も含めて第２の層間絶縁膜１２上に形成する。ＳＯＧ膜は流動性を有するため、比較的容易にボイド１５に流れ込み、ボイド１５が解消される。埋込絶縁膜１６を塗布した後、４００℃程度に加熱し、埋込絶縁膜１６に含まれる溶媒を除去し、埋込絶縁膜１６を緻密化する。なお、ＳＯＧ膜としては、ポリメチルシロキサン等の有機系シリコン酸化膜、或いは、ポリシラザン、シリケート、アルコキシシリケート等の無機系シリコン酸化膜を用いる。
【００１８】
次に、図６に示すように、ＣＭＰ法を用い、埋込絶縁膜１２の表面を平坦化しながら、第１の導電膜１４の表面が露出するまで、除去する。続いて、図７に示すように、ＬＰＣＶＤ法を用いて、第３の層間絶縁膜１７となるシリコン酸化膜を第２の層間絶縁膜１２上に２００ｎｍ程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第１の導電膜１４の上を少なくとも含んで、第３の層間絶縁膜１７にコンタクトホールを形成する。更に、コンタクトホールも含め、第３の層間絶縁膜１７上に第２の導電膜１８としてタングステン膜を形成する。次に、図８に示すように、ＣＭＰ法を用い、第３の層間絶縁膜１７上の第２の導電膜１８を平坦化しながら除去することにより、第２の導電膜１８が第１の導電膜１４と接続した埋込導電膜１９が形成される。
【００１９】
その後、必要に応じて絶縁層の形成と、配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置（図示せず）を完成させる。
【００２０】
本実施例によれば、埋込導電層内部に絶縁膜を含むことにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
【００２１】
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
【実施例２】
【００２２】
図９乃至図１６は、本発明の第２の実施例に係わる半導体装置の製造方法を工程順に示す素子部の断面図である。また、図１６は、本実施例に係わる半導体装置におけるスルーホールであるコンタクトホール部を示す。
【００２３】
図９に示すように、半導体基板として、Ｐ型のシリコン基板２０を準備する。次に、例えばシリコン基板２０と反対の導電型であるＮ型の不純物拡散層２０ａをイオン注入法及び短時間熱処理法によって形成する。更に、ＬＰＣＶＤ法を用いて、第１の層間絶縁膜２１となるシリコン酸化膜をシリコン基板２０の上に７００ｎｍ程度成長させる。
【００２４】
次に、リソグラフィ法とドライエッチング法を用い、不純物拡散層２０ａ上の所定の領域に、図１０に示すように、スルーホールであるコンタクトホール２２を形成する。この時、先ず、第１の層間絶縁膜２１上にレジスト膜（図示せず）を形成後、パターニングによってマスクとする。次に、第１の層間絶縁膜２１を異方性エッチングで加工し、コンタクトホール２２を形成する。異方性エッチングの際、第１の層間絶縁膜２１の側壁部分が、直線上ではなく、例えば樽状になる。
【００２５】
次に、図１１に示すように、ＡＬＤ法を用いて、第１の導電膜２３としてタングステン膜をコンタクトホール２２に埋込ながら第１の層間絶縁膜２１上に形成する。コンタクトホール２２が樽状であることを受けて、コンタクトホール２２の内部に形成された第１の導電膜２３内部にボイド２４が形成される。なお、必要であれば、タングステン膜の下層にバリヤ金属膜として、例えばチタン窒化膜を形成し、タングステン膜とチタン窒化膜の積層構造を第１の導電膜２３としても良い。更に、チタン窒化膜の下層に、例えばチタン膜を形成して３層構造の第１の導電膜２３を形成しても良い。
【００２６】
次に、図１２に示すように、ＣＭＰ法を用いて、第１の導電膜２３及び第１の層間絶縁膜２１を、その表面を平坦化しながら、ボイド２４が開口するまで研磨して除去する。この時、その開口部の間口が少し広がる程度まで研磨を行う。
【００２７】
次に、塗布法であるスピンコート法を用い、流動性絶縁膜であるＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を埋込絶縁膜２５として、図１３に示すように、ボイド２４の開口部も含めて第１の層間絶縁膜２１上に形成する。ＳＯＧ膜は流動性を有するため、比較的容易にボイド２４に流れ込み、ボイド２４が解消される。埋込絶縁膜２５を塗布した後、４００℃程度に加熱し、埋込絶縁膜２５に含まれる溶媒を除去し、埋込絶縁膜２５を緻密化する。なお、ＳＯＧ膜としては、ポリメチルシロキサン等の有機系シリコン酸化膜、或いは、ポリシラザン、シリケート、アルコキシシリケート等の無機系シリコン酸化膜を用いる。
【００２８】
次に、図１４に示すように、ＣＭＰ法を用い、埋込絶縁膜２５の表面を平坦化しながら、第１の導電膜２３の表面が露出するまで、除去する。
【００２９】
次に、図１５に示すように、ＬＰＣＶＤ法を用いて、第２の層間絶縁膜２６となるシリコン酸化膜を第１の層間絶縁膜２１上に２００ｎｍ程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第１の導電膜２３の上を少なくとも含んで、第２の層間絶縁膜２６にコンタクトホールを形成する。更に、コンタクトホールも含め、第２の層間絶縁膜２６上に第２の導電膜２７としてタングステン膜を形成する。次に、図１６に示すように、ＣＭＰ法を用い、第２の層間絶縁膜２６上の第２の導電膜２６を平坦化しながら除去する。第２の導電膜２６が第１の導電膜２３と接続した埋込導電膜２８が形成される。
【００３０】
その後、必要に応じて絶縁層の形成と、配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置（図示せず）を完成させる。
【００３１】
本実施例によれば、樽状の形状であるスルーホールに、内部に絶縁膜を含む埋込導電層を形成することにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
【００３２】
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
【実施例３】
【００３３】
本実施例においては、ＣＭＯＳ構造の論理回路を有する半導体装置を示し、図１７乃至図１８に示した素子部の断面模式図を参照しながら、その製造工程について工程順に説明する。また、図１８（ｆ）は、本実施例に係わる半導体装置を示す断面図である。
【００３４】
図１７（ａ）を用いて、先ず、半導体基板に素子分離領域を形成する製造工程について説明する。半導体基板であるＰ型不純物が添加されたシリコン基板３０の表面領域に、ＬＰＣＶＤ法を用い、例えばシリコン酸化膜（図示せず）とシリコン窒化膜（図示せず）を順次積層して形成する。続いて、リソグラフィ法及びエッチング法を用いてシリコン窒化膜とシリコン酸化膜を選択的にエッチングし、マスクパターンを形成する。次に、シリコン窒化膜及びシリコン酸化膜をマスクにドライエッチング法を用いて、シリコン基板３０をエッチングし、浅いトレンチ溝を形成後、図１７（ａ）に示すように、シリコン酸化膜を形成、平坦化等の処理により、トレンチ素子分離領域３３とする。
【００３５】
続いて、ウェル領域形成工程について説明する。図１７（ａ）に示すようにＣＭＯＳ素子領域では、シリコン基板３０の素子分離領域３３によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域に、Ｎ型不純物として、例えば燐をイオン注入法で導入し、Ｎ型ウェル領域３１を形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物として、例えばボロンをイオン注入法で導入し、Ｐ型ウェル領域３２を形成する。この時のドーズ量は、例えば、それぞれ１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。
【００３６】
次に、ゲート構造の形成工程について説明する。先ず、シリコン基板３０に１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するため、シリコン基板３０へイオン注入法で不純物を導入する。即ち、Ｎ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量は、それぞれ１Ｅ１３ｃｍ−２乃至１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒程度の急速加熱を施し、導入した不純物を活性化し、一方、図示しないシリコン酸化膜はウエットエッチング等で剥離する。
【００３７】
次に、シリコン基板３０の表面上に、熱酸化法を用い、ゲート絶縁膜として膜厚６ｎｍ程度のシリコン酸化膜３４を形成する。続いて、ＬＰＣＶＤ法を用い、ゲート電極膜３５であるシリコン膜を、例えば５０ｎｍ成長する。その後、例えば、イオン注入法を用い、シリコン膜へ不純物を導入する。この時、ＭＩＳＦＥＴのしきい値電圧を制御するため、ＰチャネルＭＩＳＦＥＴ形成領域上のシリコン膜にはＰ型不純物であるボロンを、ＮチャネルＭＩＳＦＥＴ形成領域上のシリコン膜にはＮ型不純物である燐を、それぞれドーズ量として１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度注入する。続いて、リソグラフィ法及びドライエッチング法を用い、図１７（ｂ）に示すように、所定の領域ゲート電極膜３５及びゲート酸化膜３４をパターニングして形成する。
【００３８】
続いて、エクステンション領域を形成する。ゲート電極膜３５をマスクとしてイオン注入法によりエクステンション領域３６ａ、３６ｂを形成する。即ち、Ｎ型ウェル領域３１にはＰ型不純物であるボロンを、Ｐ型ウェル領域３２にはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２程度である。比較的浅い不純物拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が１秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
【００３９】
次に、ソースドレイン領域を形成する。ＣＶＤ法によってシリコン窒化膜を２０ｎｍ程度、シリコン基板３０の上に形成する。次に、ドライエッチング法を用い、シリコン基板３０及びゲート電極膜３５の表面領域上のシリコン窒化膜だけを除去し、図１７（ｃ）に示すように、シリコン窒化膜をゲート電極膜３５の周側面に側壁絶縁膜３７として選択的に残存させる。
【００４０】
続いて、ゲート電極膜３５及びその周囲の側壁絶縁膜３７をマスクとしてイオン注入法により、ソースドレイン領域３８ａ、３８ｂを形成する。即ち、Ｎ型ウェル領域３１にはＰ型不純物であるボロンを、Ｐ型ウェル領域３２にはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱処理時間が１秒以下のスパイクアニーリング法を用いて、更に浅い接合を形成しても良い。
【００４１】
更に、ＬＰＣＶＤ法を用いて、図１８（ｄ）に示すように、第１の層間絶縁膜３９となるシリコン酸化膜をシリコン基板２０の上に７００ｎｍ程度成長させる。次に、リソグラフィ法とドライエッチング法を用い、ソースドレイン領域３８ａ、３８ｂ上の所定の領域に、スルーホールであるコンタクトホールを形成する。この時、異方性エッチングの際、第１の層間絶縁膜３９の側壁部分が樽状になる。
【００４２】
次に、ＡＬＤ法を用いて、第１の導電膜４０としてタングステン膜をコンタクトホールに埋込ながら第１の層間絶縁膜３９上に形成する。コンタクトホールが樽状であることを受けて、コンタクトホールの内部に形成された第１の導電膜４０内部にボイドが形成される。続いて、ＣＭＰ法を用いて、第１の導電膜４０及び第１の層間絶縁膜３９を、表面を平坦化しながら、ボイドが開口するまで研磨する。この時、その開口部の間口が少し広がる程度まで研磨を行う。
【００４３】
次に、塗布法であるスピンコート法を用い、流動性絶縁膜であるＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を埋込絶縁膜４１として、ボイドの開口部も含めて第１の層間絶縁膜２１上に形成する。埋込絶縁膜を塗布した後、４００℃程度に加熱し、埋込絶縁膜４１に含まれる溶媒を除去し、埋込絶縁膜４１を緻密化する。更に、図１８（ｅ）に示すように、ＣＭＰ法を用い、埋込絶縁膜４１の表面を平坦化しながら、第１の導電膜４０の表面が露出するまで、除去する。
【００４４】
次に、ＬＰＣＶＤ法を用いて、第２の層間絶縁膜４２となるシリコン酸化膜を第１の層間絶縁膜３９上に２００ｎｍ程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第１の導電膜４０の上を少なくとも含んで、第２の層間絶縁膜４２にコンタクトホールを形成する。更に、コンタクトホールも含め、第２の層間絶縁膜４２上に第２の導電膜４３としてタングステン膜を形成する。更に、ＣＭＰ法を用い、第２の層間絶縁膜４２上の第２の導電膜４３を平坦化しながら除去する。図１８（ｆ）に示すように、第２の導電膜４３が第１の導電膜４０と接続した埋込導電膜が形成される。
【００４５】
その後、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板３０の上を表面保護膜で覆い、パッド部を開口して第１の実施例の半導体装置を完成させる。
【００４６】
本実施例によれば、樽状の形状であるスルーホールに、内部に絶縁膜を含む埋込導電層を形成することにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
【００４７】
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
【００４８】
また、ボイドフリーのスルーホール埋込構造を、ＣＭＯＳを含む半導体装置へ適用できる。
【実施例４】
【００４９】
本実施例は、第２の実施例の変形例として、セルフリフローＣＶＤ法を用いて、埋込絶縁膜を形成した例を示す。第２の実施例において図９から図１２までに示した、ＣＭＰ法を用いて、第１の導電膜２３及び第１の層間絶縁膜２１を、その表面を平坦化しながら、ボイド２４が開口するまで研磨して除去する工程までは、本実施例と同じであるため、ここでは省略する。
【００５０】
次に、図１３における埋込絶縁膜２５ａとして、セルフリフローＣＶＤ法を用い、流動性絶縁膜であるシリコン酸化膜をボイド２４の開口部も含めて第１の層間絶縁膜２１上に形成する。セルフリフローＣＶＤ法として、シリコン基板２０の温度を例えば−２０℃程度に冷却し、有機シランガスと酸素ガスのプラズマ反応によって流動性のあるシリコン酸化膜を形成する。このため、形成されたシリコン酸化膜は、比較的容易にボイド２４に流れ込み、ボイド２４が解消される。
【００５１】
以下の工程は、基本的に第２の実施例と同様であり、簡略化して述べる。次に、ＣＭＰ法を用い、埋込絶縁膜の表面を平坦化しながら、第１の導電膜の表面が露出するまで、除去する。
【００５２】
次に、ＬＰＣＶＤ法を用いて、第２の層間絶縁膜となるシリコン酸化膜を第１の層間絶縁膜上に２００ｎｍ程度成長させる。続いて、リソグラフィ法とドライエッチング法を用い、先に形成した第１の導電膜の上を少なくとも含んで、第２の層間絶縁膜にコンタクトホールを形成する。更に、コンタクトホールも含め、第２の層間絶縁膜上に第２の導電膜としてタングステン膜を形成する。次に、ＣＭＰ法を用い、第２の層間絶縁膜上の第２の導電膜を平坦化しながら除去する。第２の導電膜が第１の導電膜と接続した埋込導電膜が形成される。
【００５３】
その後、必要に応じて絶縁層の形成と、配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置（図示せず）を完成させる。
【００５４】
本実施例によれば、樽状の形状であるスルーホールに、内部に絶縁膜を含む埋込導電層を形成することにより、ボイドフリーのスルーホール埋込構造が形成可能になる。
【００５５】
また、ボイドフリーのスルーホール埋込製造方法を用いることにより、その後の配線工程における不良発生を防止することができる。
【００５６】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５７】
例えば、ＳＯＧ膜はスピン塗布法だけでなく、スキャン塗布法を用いてシリコン基板上に形成しても良い。
【００５８】
また、セルフリフローＣＶＤ法として、基板を−２０℃程度に冷却し、有機シランガスと酸素ガスのプラズマ反応を用いたが、それだけには限らない。例えば、基板を６０℃乃至１２０℃程度に加熱し、ＴＥＯＳガスと水蒸気のプラズマ反応を用い、流動性シリコン酸化膜を形成できる。また更に、基板を−８０℃以下に冷却し、無機シランガスと酸素ガスのプラズマ反応を用い、流動性シリコン酸化膜を形成できる。更に、基板を０℃程度に冷却し、無機シランガスと過酸化水素ガスのプラズマ反応を用いても、流動性シリコン酸化膜を形成できる。
【００５９】
また、実施例では、第１の導電膜及び第２の導電膜を形成する方法としてＡＬＤ法を用いた。ＡＬＤ法を用いることは好ましいが、例えば、通常のＬＰＣＶＤ法を用いて第１の導電膜及び第２の導電膜を形成しても良いことは勿論である。
【図面の簡単な説明】
【００６０】
【図１】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図４】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図５】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図６】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図７】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図８】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図９】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１０】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１１】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１２】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１３】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１４】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１５】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１６】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図１７】本発明による半導体装置の製造方法の第３の実施例における素子部の断面の模式図。
【図１８】本発明による半導体装置の製造方法の第３の実施例における素子部の断面の模式図。
【符号の説明】
【００６１】
１０、２０、３０  シリコン基板
１０ａ、２０ａ  不純物拡散層
１１、２１、３９  第１の層間絶縁膜
１２、２６、４２  第２の層間絶縁膜
１３、２２  コンタクトホール
１３ａ  第１のコンタクトホール
１３ｂ  第２のコンタクトホール
１４、２３、４０  第１の導電膜
１５、２４  ボイド
１６、２５、２５ａ、４１  埋込絶縁膜
１７  第３の層間絶縁膜
１８、２７、４３  第２の導電膜
１９、２８  埋込導電膜
３１  Ｎ型ウェル層
３２  Ｐ型ウェル層
３３  素子分離領域
３４  ゲート絶縁膜
３５  ゲート電極膜
３６ａ、３６ｂ  エクステンション領域
３７  側壁絶縁膜
３８ａ、３８ｂ  ソースドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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