(57)【要約】【課題】  ２つの電源電位が印加されているか否かを少ない消費電力で検出することができる電位検出回路等を提供する。【解決手段】  ソース端子が第１電位に、ゲート端子が第２電位にそれぞれ接続された第１チャネル型の第１トランジスタと、第２端子が第１トランジスタのドレイン端子に接続された第２チャネル型の第２トランジスタと、ゲート端子とドレイン端子が相互に接続され、ドレイン端子が第３電位に、ソース端子が前記第２トランジスタのソース端子にそれぞれ接続された第１チャネル型の第３トランジスタと、ゲート端子とドレイン端子が相互に接続され、ドレイン端子が第３電位に、ソース端子が第２トランジスタのゲート端子にそれぞれ接続された第１チャネル型の第４トランジスタと、を備え、第３電位が印加中に、第２電位が印加されているか否かを示す電位検出信号を、第１トランジスタと第２トランジスタとの接続点から出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ソース端子が第１電位に、ゲート端子が第２電位にそれぞれ接続された第１チャネル型の第１トランジスタと、
ドレイン端子が前記第１トランジスタのドレイン端子に接続された第２チャネル型の第２トランジスタと、
ゲート端子とドレイン端子が相互に接続され、ドレイン端子が第３電位に、ソース端子が前記第２トランジスタのソース端子にそれぞれ接続された第１チャネル型の第３トランジスタと、
ゲート端子とドレイン端子が相互に接続され、ドレイン端子が前記第３電位に、ソース端子が前記第２トランジスタのゲート端子にそれぞれ接続された第１チャネル型の第４トランジスタと、
を備え、
前記第３電位が印加中に、前記第２電位が印加されているか否かを示す電位検出信号を、前記第１トランジスタと前記第２トランジスタとの接続点から出力する、
ことを特徴とする電位検出回路。
【請求項２】
請求項１に記載の電位検出回路において、前記第１トランジスタと、前記第３トランジスタと、前記第４トランジスタは、ＮチャネルＭＯＳトランジスタであり、前記第２トランジスタは、ＰチャネルＭＯＳトランジスタであり、前記第１電位は、接地電位である、ことを特徴とする電位検出回路。
【請求項３】
請求項１または２に記載の電位検出回路において、前記第４トランジスタの閾値電圧は前記第３トランジスタの閾値電圧よりも大きく、前記第４トランジスタの閾値電圧と前記第３トランジスタの閾値電圧の差は、前記第２トランジスタの閾値電圧よりも大きくなるように設定されている、ことを特徴とする電位検出回路。
【請求項４】
請求項１から３のいずれか一項に記載の電位検出回路において、前記第１トランジスタと前記第２トランジスタとの接続点から出力する前記電位検出信号をラッチして出力するラッチ回路をさらに備える、ことを特徴とする電位検出回路。
【請求項５】
請求項１から４のいずれか一項に記載の電位検出回路を備える、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電源電位が印加されているか否かを検出するための電位検出回路及びそれを備える半導体集積回路に関する。
【背景技術】
【０００２】
近年、複数の電源電圧によって動作する半導体集積回路が用いられるようになってきている。例えば、半導体集積回路が所定の機能を実現するコア部（例えば、論理回路等を含む）及び外部との間で信号の入出力を行う入出力部（例えば、入力バッファ回路、出力バッファ回路、入出力バッファ回路等を含む）を具備する場合において、コア部が比較的低い電源電圧（例えば、１．５Ｖ等）を用いて動作し、入出力部が比較的高い電源電圧（例えば、３．３Ｖ等）を用いて動作する場合がある。このような半導体集積回路について、図２〜図３を参照しながら説明する。
【０００３】
図２は、外部に信号を出力するための出力バッファ回路の例を示す図である。この出力バッファ回路１１は、コア部内の論理回路等の出力信号をパッド１５を介して外部に出力するための回路である。
【０００４】
出力バッファ回路１１は、バッファ１２を含んでおり、このバッファ１２は、所定の第１の高電位側の電源電位（ここでは、電源電位ＬＶＤＤとする）及び低電位側の電源電位（ここでは、接地電位ｖｓｓとする）から電力の供給を受けて動作する。バッファ１２には、電源電位ＬＶＤＤ〜接地電位ｖｓｓの振幅レベルを有する出力信号がコア部の論理回路等から入力される。バッファ１２の出力信号は、電源電位ＬＶＤＤ〜接地電位ｖｓｓの振幅レベルを有しており、レベルシフト回路１３、１４に入力される。
【０００５】
レベルシフト回路１３、１４は、電源電位ＬＶＤＤ、電源電位ＬＶＤＤより高電位である第２の電源電位（ここでは、電源電位ＨＶＤＤとする）、及び、接地電位ｖｓｓから電力の供給を受けてそれぞれ動作する。レベルシフト回路１３、１４は、バッファ１２の出力信号の振幅レベルを電源電位ＬＶＤＤ〜接地電位ｖｓｓから電源電位ＨＶＤＤ〜接地電位ｖｓｓにシフトしてインバータＩＮＶ１１、ＩＮＶ１２にそれぞれ出力する。
【０００６】
インバータＩＮＶ１１、ＩＮＶ１２は、電源電位ＨＶＤＤ及び接地電位ｖｓｓから電力の供給を受けてそれぞれ動作する。インバータＩＮＶ１１、ＩＮＶ１２は、レベルシフト回路１３、１４が出力する信号を反転してＰチャネルＭＯＳトランジスタＱＰ３１のゲート及びＮチャネルＭＯＳトランジスタＱＮ３１のゲートにそれぞれ出力する。
【０００７】
トランジスタＱＰ３１、ＱＮ３１のソース〜ドレイン経路は、電源電位ＨＶＤＤと接地電位ｖｓｓとの間に直列に接続されている。トランジスタＱＰ３１のドレイン及びトランジスタＱＮ３１のドレインは、パッド１５に接続されており、このパッド１５を介して、トランジスタＱＰ３１のドレイン及びトランジスタＱＮ３１のドレインの電位が、外部に出力される。
【０００８】
このような半導体集積回路を低消費電力の状態（例えば、省電力モード、休止モード等と呼ばれることがある）に遷移させる場合、すなわち、電源電位ＨＶＤＤのみが印加され、電源電位ＬＶＤＤがカットオフされる場合がある。この場合、インバータＩＮＶ１１、ＩＮＶ１２の入力信号の電位が不定となってしまい、ひいては、トランジスタＱＰ３１、ＱＮ３１が共にオン状態となってしまうことがある。このとき、電源電位ＨＶＤＤ〜トランジスタＱＰ３１〜トランジスタＱＮ３１〜接地電位ｖｓｓという経路に大きな貫通電流が流れてしまうこととなる。
【０００９】
このような貫通電流が流れてしまうことを防止するため、電源電位ＬＶＤＤ、電源電位ＨＶＤＤがそれぞれ印加されているか否かを検出するための電位検出回路が用いられる。
【００１０】
図３は、このような電位検出回路を用いた回路の例を示す図である。図３に示すように、この電位検出回路２１は、ソース〜ドレイン経路が電源電位ＨＶＤＤと接地電位ｖｓｓとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱＰ４１及びＮチャネルＭＯＳトランジスタＱＮ４１を含んでいる。トランジスタＱＰ４１、ＱＮ４１のゲートには、電源電位ＬＶＤＤが供給される。トランジスタＱＰ４１のドレイン及びトランジスタＱＮ４１のドレインの電位は、ラッチ回路２２によってラッチされ、電位検出信号として出力バッファ回路３１に出力される。
【００１１】
出力バッファ回路３１内のレベルシフト回路１３の出力及びインバータＩＮＶ１１の入力と接地電位ｖｓｓとの間には、ＮチャネルＭＯＳトランジスタＱＮ３２のソース〜ドレイン経路が接続されている。トランジスタＱＮ３２のゲートには、電位検出信号が入力される。また、出力バッファ回路３１内のレベルシフト回路１４の出力及びインバータＩＮＶ１２の入力と電源電位ＨＶＤＤとの間には、ＰチャネルＭＯＳトランジスタＱＰ３２のソース〜ドレイン経路が接続されている。トランジスタＱＰ３２のゲートには、電圧検出信号を反転した信号がインバータＩＮＶ３１から入力される。
【００１２】
図３に示す回路において、電源電位ＨＶＤＤが印加され、電源電位ＬＶＤＤがカットオフされている場合、電位検出信号はハイレベルとなり、トランジスタＱＮ３２及びトランジスタＱＰ３２は、それぞれオン状態となる。この場合、インバータＩＮＶ１１の入力は接地電位ｖｓｓにプルダウンされ、インバータＩＮＶ１１の出力信号はハイレベルとなり、トランジスタＱＰ３１はオフ状態となる。また、インバータＩＮＶ１２の入力は電源電位ＨＶＤＤにプルアップされ、インバータＩＮＶ１２の出力信号はローレベルとなり、トランジスタＱＮ３１はオフ状態となる。これにより、先に説明したような貫通電流が流れることを防止することができる。
【００１３】
一方、電源電位ＨＶＤＤ及び電源電位ＬＶＤＤが共に印加されている場合、電位検出信号はローレベルとなり、トランジスタＱＮ３２及びトランジスタＱＰ３２は、それぞれオフ状態となる。従って、出力バッファ回路３１は、通常動作を行うことができる。しかしながら、このとき、電位検出回路２１内のトランジスタＱＰ４１が完全なオフ状態とはならず、電源電位ＨＶＤＤ〜トランジスタＱＰ４１〜トランジスタＱＮ４１〜接地電位ｖｓｓという経路にリーク電流が流れてしまうことがある。このリーク電流は、トランジスタＱＰ４１のソース〜ゲート間の電圧、すなわち電源電位ＨＶＤＤと電源電位ＬＶＤＤとの間の電位差に応じて大きくなる。
【００１４】
ところで、下記の特許文献１には、消費電力の増加を抑えることができる電源電圧検知回路が記載されている。この電源電圧検知回路は、供給される電源電圧に拘らず一定電圧となる、基準電圧を出力する基準電圧発生回路と、電源電圧の投入を検出し、電源電圧が投入されてから比較的短い所定遅延時間後に、電源電圧投入信号を発生する電源投入センス回路と、基準電圧に基づいた閾値電圧に従い、電源電圧の大きさを判定すると共に、所定遅延時間後の電源電圧投入信号の入力時に、該電圧判定動作のための電源供給を停止するようにした供給電圧センス回路と、電源電圧投入信号の入力時に、供給電圧センス回路の電圧判定結果を保持し、供給電圧種別信号を出力するセンス結果ラッチ回路とを備え、供給される電源電圧の種別を示す供給電圧種別信号を、自動的に生成するようにしたことを特徴とする。
【００１５】
【特許文献１】特開平９−２５２５３２号公報（段落００１５）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１記載の電源電圧検知回路は、電源電圧の大きさを判定するものであり、２つの電源電位が印加されているか否かを判定するものではない。また、特許文献１記載の電源電圧検知回路は、電源電圧が投入されたときに電源電圧の大きさを判定して保持するものであるが、電源電圧がカットオフされたときに電源電圧の大きさを判定するものではない。
【００１７】
本発明は、このような事情に鑑みてなされたものであり、２つの電源電位が印加されているか否かを少ない消費電力で検出することができる電位検出回路及びそれを備える半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の電位検出回路では、ソース端子が第１電位に、ゲート端子が第２電位にそれぞれ接続された第１チャネル型の第１トランジスタと、ドレイン端子が前記第１トランジスタのドレイン端子に接続された第２チャネル型の第２トランジスタと、ゲート端子とドレイン端子が相互に接続され、ドレイン端子が第３電位に、ソース端子が前記第２トランジスタのソース端子にそれぞれ接続された第１チャネル型の第３トランジスタと、ゲート端子とドレイン端子が相互に接続され、ドレイン端子が前記第３電位に、ソース端子が前記第２トランジスタのゲート端子にそれぞれ接続された第１チャネル型の第４トランジスタと、を備え、前記第３電位が印加中に、前記第２電位が印加されているか否かを示す電位検出信号を、前記第１トランジスタと前記第２トランジスタとの接続点から出力する、ことを要旨とする。
【００１９】
また、本発明の電位検出回路では、前記第１トランジスタと、前記第３トランジスタと、前記第４トランジスタは、ＮチャネルＭＯＳトランジスタであり、前記第２トランジスタは、ＰチャネルＭＯＳトランジスタであり、前記第１電位は、接地電位である。
【００２０】
また、本発明の電位検出回路では、前記第４トランジスタの閾値電圧は前記第３トランジスタの閾値電圧よりも大きく、前記第４トランジスタの閾値電圧と前記第３トランジスタの閾値電圧の差は、前記第２トランジスタの閾値電圧よりも大きくなるように設定されている。
【００２１】
この構成によれば、第３電位が印加され且つ第２電位がカットオフされている場合にはハイレベル、第３電位及び第２電位が共に印加されている場合にはローレベル、第２電位が印加され且つ第３電位がカットオフされている場合にはローレベルの電位検出信号を出力することができるので、２つの電源電位が印加されているか否かを判定できる。さらに、第４トランジスタの閾値電圧と第３トランジスタの閾値電圧の差をできるだけ小さく設定することにより、第２電位と第３電位がともに印加されている時にリーク電流を小さく抑えることが可能となる。
【００２２】
また、本発明の電位検出回路では、前記第１トランジスタと前記第２トランジスタとの接続点から出力する前記電位検出信号をラッチして出力するラッチ回路をさらに備えることとしても良い。
【００２３】
また、本発明に係る半導体集積回路は、本発明に係る電位検出回路を具備する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。
（第１実施形態）
【００２５】
＜電位検出回路の構成＞
図１は、本発明の一実施形態に係る電位検出回路の構成を示す図である。図１に示す電位検出回路１は、第１トランジスタであるＮチャネルＭＯＳトランジスタＱＮ１を具備しており、トランジスタＱＮ１のソース端子は、第１電位（ここでは、接地電位ｖｓｓ）に、ゲート端子は、第１電位より高電位側の第２電位（ここでは、電源電位ＬＶＤＤ）に、それぞれ接続されている。また、トランジスタＱＮ１のドレイン端子には、第２トランジスタであるＰチャネルＭＯＳトランジスタＱＰ１のドレイン端子が接続されている。
【００２６】
トランジスタＱＰ１のソース端子と第２電位より高電位側の第３電位（ここでは、電源電位ＨＶＤＤ）との間には、第３トランジスタであるＮチャネルＭＯＳトランジスタＱＮ２が接続されている。トランジスタＱＮ２のゲート端子とドレイン端子は相互に接続されている。
【００２７】
また、トランジスタＱＰ１のゲート端子と電源電位ＨＶＤＤとの間には、第４トランジスタであるＮチャネルＭＯＳトランジスタＱＮ３が接続されている。トランジスタＱＮ３のゲート端子とドレイン端子は相互に接続されている。また、本実施形態においては、ＮチャネルＭＯＳトランジスタＱＮ３の閾値電圧Ｖｔｈ３は、ＮチャネルＭＯＳトランジスタＱＮ２の閾値電圧Ｖｔｈ２よりも大きい、すなわち、以下の（１）式であるものとする。
Ｖｔｈ３＞Ｖｔｈ２      ・・・（１）
【００２８】
トランジスタＱＮ１とトランジスタＱＰ１との接続点は、ラッチ回路２に接続されており、このラッチ回路２は、トランジスタＱＮ１とトランジスタＱＰ１との接続点の電位をラッチし、電位検出信号として出力する。
【００２９】
ラッチ回路２は、ＰチャネルＭＯＳトランジスタＱＰ２、ＱＰ３と、インバータＩＮＶ１、ＩＮＶ２とを具備している。インバータＩＮＶ１、ＩＮＶ２は直列に接続されており、インバータＩＮＶ１の入力はトランジスタＱＮ１とトランジスタＱＰ１との接続点に接続されている。
【００３０】
トランジスタＱＰ２、ＱＰ３のソース〜ドレイン経路は、電源電位ＨＶＤＤとトランジスタＱＮ１、トランジスタＱＰ１、及び、インバータＩＮＶ１の接続点との間に接続されている。トランジスタＱＰ２のゲートは、インバータＩＮＶ１の出力に接続されており、トランジスタＱＰ３のゲートは、接地電位ｖｓｓに接続されている。インバータＩＮＶ２からは、電位検出信号が出力される。この電位検出信号は、例えば、図３に示す出力バッファ回路３１や、その他の回路において利用可能である。
【００３１】
＜電位検出回路の動作＞
次に、電位検出回路１の動作について説明する。まず、電源電位ＨＶＤＤが印加され且つ電源電位ＬＶＤＤがカットオフされている場合における電位検出回路１の動作について、説明する。この場合、トランジスタＱＮ１は、オフ状態となる。
【００３２】
一方、トランジスタＱＰ１のソース端子とトランジスタＱＮ２のソース端子との接続点（図１中のＡ点）の電位ＶＡは、以下の（２）式となる。
ＶＡ＝ＨＶＤＤ−Ｖｔｈ２      ・・・（２）
また、トランジスタＱＰ１のゲート端子とトランジスタＱＮ３のソース端子との接続点（図１中のＢ点）の電位ＶＢは、以下の（３）式となる。
ＶＢ＝ＨＶＤＤ−Ｖｔｈ３      ・・・（３）
【００３３】
本実施形態においては、Ｖｔｈ３＞Ｖｔｈ２であるため、ＶＡ＞ＶＢとなり、以下の（４）式となる。
ＶＡ−ＶＢ＝Ｖｔｈ３−Ｖｔｈ２      ・・・（４）
となる。この（４）式で表される電圧が、トランジスタＱＰ１のソース〜ゲート間に印加される。
【００３４】
この（４）式の値がトランジスタＱＰ１の閾値電圧Ｖｔｈｐ以上となるようにしておくことにより、トランジスタＱＰ１をオン状態にすることができる。具体的には、例えば、電源電位ＨＶＤＤが３．３Ｖ程度、電源電位ＬＶＤＤが１．５Ｖ程度の場合、トランジスタＱＰ１の閾値電圧Ｖｔｈｐ＝０．５８Ｖ、トランジスタＱＮ２の閾値電圧Ｖｔｈ２＝０．３Ｖ、トランジスタＱＮ３の閾値電圧Ｖｔｈ３＝０．９Ｖ、となるように設定すればよい。
これにより、トランジスタＱＰ１がオン状態になると、トランジスタＱＰ１のドレインの電位及び電位検出信号は、ハイレベルとなる。
【００３５】
次に、電源電位ＨＶＤＤ及び電源電位ＬＶＤＤが共に印加されている場合における電位検出回路１の動作について、説明する。
この場合、トランジスタＱＮ１は、オン状態となり、トランジスタＱＮ１のドレインの電位及び電位検出信号は、ローレベルとなる。
【００３６】
一方、このとき、トランジスタＱＰ１のソース端子とトランジスタＱＮ２のソース端子との接続点（図１中のＡ点）の電位ＶＡ及びトランジスタＱＰ１のゲート端子とトランジスタＱＮ３のソース端子との接続点（図１中のＢ点）の電位ＶＢは、（２）式及び（３）式とそれぞれ同様となる。そして、（４）式で表される電圧がトランジスタＱＰ１のソース〜ゲート間に印加され、トランジスタＱＰ１はオン状態となる。このため、電源電位ＨＶＤＤ〜トランジスタＱＮ２〜トランジスタＱＰ１〜トランジスタＱＮ１〜接地電位ｖｓｓという経路に、リーク電流が流れることとなる。このリーク電流の大きさは、トランジスタＱＰ１のソース〜ゲート間に印加されている電圧、すなわち（４）式の値に応じた大きさとなり、（４）式の値が大きくなるほどリーク電流は大きくなり、（４）式の値が小さくなるほどリーク電流は小さくなる。
【００３７】
従って、（４）式の値がトランジスタＱＰ１の動作閾値以上であり且つできるだけ小さくなるようにしておくことにより、電源電位ＨＶＤＤが印加されている最中に、電源電位ＬＶＤＤが印加されているか否かを検出するとともに、リーク電流を小さく抑えることが可能となる。
【００３８】
なお、電源電位ＬＶＤＤが印加され且つ電源電位ＨＶＤＤがカットオフされている場合、トランジスタＱＮ１がオン状態となる。その一方、トランジスタＱＰ１のソース端子とトランジスタＱＮ２のソース端子との接続点（図１中のＡ点）の電位ＶＡ及びトランジスタＱＰ１のゲート端子とトランジスタＱＮ３のソース端子との接続点（図１中のＢ点）の電位ＶＢは、ローレベル（又は不定）となり、トランジスタＱＮ１のドレインの電位及び電位検出信号は、ローレベルとなる。
【００３９】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００４０】
本実施形態の電位検出回路１によれば、電源電位ＨＶＤＤが印加され且つ電源電位ＬＶＤＤがカットオフされている場合にはハイレベル、電源電位ＨＶＤＤ及び電源電位ＬＶＤＤが共に印加されている場合にはローレベル、電源電位ＬＶＤＤが印加され且つ電源電位ＨＶＤＤがカットオフされている場合にはローレベルの電位検出信号を出力することができるとともに、リーク電流を小さく抑えることが可能となる。
【００４１】
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００４２】
（変形例１）本発明に係る電位検出回路の第１変形例について説明する。前記第１実施形態では、トランジスタＱＮ１とトランジスタＱＰ１との接続点にラッチ回路２を接続し、トランジスタＱＮ１とトランジスタＱＰ１との接続点の電位をラッチし、電位検出信号として出力するように説明したが、トランジスタＱＮ１、ＱＰ１、ＱＮ２、ＱＮ３の駆動能力が十分である場合や、電位検出回路１の外部においてラッチ回路を設ける場合等には、ラッチ回路２は必ずしも必要ではなく、トランジスタＱＮ１とトランジスタＱＰ１との接続点の電位を外部に出力することとしても良い。
【００４３】
＜半導体集積回路＞
本発明は、電位が印加されているか否かを検出するための電位検出回路において利用可能であり、半導体集積回路において、出力バッファ回路等の制御等に利用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係る電位検出回路の構成を示す図。
【図２】従来の出力バッファ回路の構成を示す図。
【図３】従来の電位検出回路及び出力バッファ回路の構成を示す図。
【符号の説明】
【００４５】
１、２１…電位検出回路、２、２２…ラッチ回路、１１、３１…出力バッファ回路、１２…バッファ、１３、１４…レベルシフト回路、１５…パッド、ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１…インバータ、ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ３１、ＱＮ３２、ＱＮ４１…ＮチャネルＭＯＳトランジスタ、ＱＰ１、ＱＰ２、ＱＰ３、ＱＰ３１、ＱＰ３２、ＱＰ４１、ＱＰ４２、ＱＰ４３…ＰチャネルＭＯＳトランジスタ。
【図１】
2006352204.tif 000003
【図２】
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【図３】
2006352204.tif 000005