(57)【要約】【課題】  チャージバランスをよくすることが可能な半導体装置を提供する。【解決手段】  半導体装置１は、ｎ型の第１半導体領域９とｐ型の第２半導体領域１１とが交互に並ぶスーパージャンクション構造を有する縦型のパワーＭＯＳＦＥＴである。トレンチ１３はその底面１７から遠ざかるに従い幅が大きくされている。トレンチ１３には、エピタキシャル層であるｐ型の第２半導体領域１１が形成されている。第２半導体領域１１は、不純物濃度が高い外側部１９と低い内側部２１とで構成される。【選択図】  図１
2006245082.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、
前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、
前記複数の第２半導体領域は、
前記トレンチの内壁に接して形成された不純物濃度の高い外側部と、
前記外側部の内側に形成された不純物濃度の低い内側部と、を含む
ことを特徴とする半導体装置。
【請求項２】
前記複数のトレンチは、その底面から遠ざかるに従い幅が大きくされている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、底面と側面とを有して前記底面から遠ざかるに従い幅が大きくなる複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、
前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、
前記複数の第１半導体領域は、
前記トレンチの前記側面に接して形成された不純物濃度の高い外側部と、
前記第１半導体領域の前記外側部の内側に形成された不純物濃度の低い内側部と、を含む
ことを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、底面と側面とを有して前記底面から遠ざかるに従い幅が大きくなる複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、
前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、
前記複数の第１半導体領域は、前記表面から遠ざかるに従い不純物濃度が高くされている
ことを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、
前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、
前記複数の第１及び第２半導体領域は、それぞれ、前記表面から遠ざかるに従い不純物濃度が高くされている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴに代表される電力用の半導体装置は、半導体基板上に配置されたエピタキシャル層（半導体領域）中に形成された多数のセルのゲートを共通接続した構造を有する半導体チップである。パワーＭＯＳＦＥＴは、オン抵抗が低くかつ高速スイッチングが可能なので、周波数の高い大電流を効率的に制御することができる。よって、パワーＭＯＳＦＥＴは、小型の電力変換素子として、例えばパーソナルコンピュータの電源の部品に広く利用されている。
【０００３】
パワーＭＯＳＦＥＴにおいて、ソース領域とドレイン領域とを繋ぐ半導体領域を、一般にドリフト領域と呼んでいる。パワーＭＯＳＦＥＴのオン時に、ドリフト領域は電流経路となる。オフ時に、ドリフト領域とベース領域とで形成されるｐｎ接合から延びる空乏層により、パワーＭＯＳＦＥＴの耐圧を保持する。
【０００４】
さて、パワーＭＯＳＦＥＴのオン抵抗は、ドリフト領域の電気抵抗に大きく依存している。したがって、低オン抵抗化のためには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げればよい。しかし、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分となり、耐圧が低下する。このように、パワーＭＯＳＦＥＴにおいて、低オン抵抗化と高耐圧化とはトレードオフの関係にある。
【０００５】
これを解決するために、スーパージャンクション構造を有するドリフト領域を備えたパワーＭＯＳＦＥＴが提案されている（特許文献１）。スーパージャンクション構造とは、柱状のｐ型半導体領域と柱状のｎ型半導体領域が、半導体基板の表面と平行な方向に周期的に配置された構造である。これらの半導体領域により形成されるｐｎ接合から延びる空乏層により耐圧を保持する。よって、低オン抵抗のために不純物濃度を高くすることにより、空乏層の延びが小さくなっても、これらの半導体領域の幅を小さくすることで、これらの半導体領域の完全空乏化が可能となる。したがって、スーパージャンクション構造によれば、パワーＭＯＳＦＥＴの低オン抵抗化と高耐圧化を同時に達成することができる。
【０００６】
そして、さらに耐圧を高めるために、ｐ型半導体領域の不純物とｎ型半導体領域の不純物とのバランス、つまり、チャージバランスをとったパワーＭＯＳＦＥＴが提案されている（特許文献２）。
【特許文献１】特開２００４−１３４７１４（段落００４３〜００５１、図１５〜図１７）
【特許文献２】特開２００４−１１９６１１（段落００６２〜００６５、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、チャージバランスをよくすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、前記複数の第２半導体領域は、前記トレンチの内壁に接して形成された不純物濃度の高い外側部と、前記外側部の内側に形成された不純物濃度の低い内側部と、を含むことを特徴とする。
【０００９】
本発明の他の態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、底面と側面とを有して前記底面から遠ざかるに従い幅が大きくなる複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、前記複数の第１半導体領域は、前記トレンチの前記側面に接して形成された不純物濃度の高い外側部と、前記第１半導体領域の前記外側部の内側に形成された不純物濃度の低い内側部と、を含むことを特徴とする。
【００１０】
本発明のさらに他の態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、底面と側面とを有して前記底面から遠ざかるに従い幅が大きくなる複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、前記複数の第１半導体領域は、前記表面から遠ざかるに従い不純物濃度が高くされていることを特徴とする。
【００１１】
本発明の別の態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、複数のトレンチを設けることにより、前記表面と平行な方向に沿って間隔を設けて形成された第１導電型の複数の第１半導体領域と、前記複数のトレンチにエピタキシャル層を埋め込むことにより形成された第２導電型の複数の第２半導体領域と、を備え、前記複数の第１及び第２半導体領域は、それぞれ、前記表面から遠ざかるに従い不純物濃度が高くされていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、チャージバランスをよくすることが可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
（半導体装置の構造）
（半導体装置の動作）
（第１実施形態の主な効果）
（半導体装置の製造方法）
［第２実施形態］
［第３実施形態］
［第４実施形態］
［第５実施形態］
［第６実施形態］
［変形例］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。
【００１４】
［第１実施形態］
第１実施形態に係る半導体装置の主な特徴は、ｎ型の第１半導体領域と、底面から遠ざかるに従い幅が大きくなるトレンチに形成されたｐ型の第２半導体領域と、を備え、第２半導体領域を、トレンチの内壁に接して形成された不純物濃度の高い外側部とこの内側に形成された不純物濃度の低い内側部とで構成した点である。
【００１５】
（半導体装置の構造）
図１は、第１実施形態に係る半導体装置１の一部の縦断面図である。半導体装置１は、多数のＭＯＳＦＥＴセル３が並列接続された構造を有する縦型のパワーＭＯＳＦＥＴである。半導体装置１は、半導体基板（例えばシリコン基板）５と、その表面７上に配置されたｎ型の複数の第１半導体領域９及びｐ型の複数の第２半導体領域１１と、を備える。
【００１６】
ｎ型は第１導電型の一例であり、ｐ型は第２導電型の一例である。本実施形態では、ｎ型を示すのに「ｎ−」、「ｎ」、「ｎ＋」を用い、ｐ型を示すのに「ｐ−」、「ｐ」、「ｐ＋」を用いている。「ｎ」を基準にすると「ｎ＋」はｎ型の不純物濃度が高いことを示し、「ｎ−」はｎ型の不純物濃度が低いことを示している。ｐ型についても同様である。
【００１７】
ｎ型の半導体基板５は「ｎ＋」であり、ドレイン領域として機能する。ｎ型の複数の第１半導体領域９は「ｎ」であり、半導体基板５の表面７上に配置されたｎ型の単結晶半導体層（例えば単結晶シリコン層）に、複数のトレンチ１３を設けることにより形成される。これにより、第１半導体領域９は表面７と平行な方向に沿って間隔を設けて配置され、ドリフト領域として機能する。
【００１８】
トレンチ１３は、側面１５と底面１７とにより規定されており、底面１７から遠ざかるに従い幅が大きくされている。ｐ型の複数の第２半導体領域１１は、複数のトレンチ１３に埋め込まれたエピタキシャル層、言い換えれば、エピタキシャル成長法により複数のトレンチ１３に埋め込まれた単結晶半導体層（例えば単結晶シリコン層）である。
【００１９】
ｐ型の第２半導体領域１１は、長手方向が共にトレンチ１３の深さ方向である外側部１９と内側部２１とにより構成される。外側部１９は、トレンチ１３の内壁（つまり側面１５及び底面１７）の全面に接して形成されている。外側部１９の形成時、その厚みｔは、略一定でかつ底面１７の幅ｗの略二分の一以下である。外側部１９の厚みｔは、その後の半導体装置の製造における活性化工程や熱処理工程等により変化することがある。内側部２１は外側部１９の内側に形成されており、外側部１９で規定される空間に埋め込まれている。外側部１９は「ｐ」であり、内側部２１は「ｐ−」である。したがって、外側部１９は不純物濃度が高くされ、内側部２１は不純物濃度が低くされている。
【００２０】
以上のような構成を有する第２半導体領域１１は、次のように表現することもできる。第２半導体領域１１は、中央部と、これよりも第１半導体領域９との接合面に近い側部とを備え、横方向の不純物濃度について、側部よりも中央部が相対的に低くされている。
【００２１】
第１及び第２半導体領域９,１１は柱状を有しており、これらによりスーパージャンクション構造が構成されている。詳しくは、ｎ型の第１半導体領域９とｐ型の第２半導体領域１１は、半導体装置１のオフ時にこれらの領域９,１１の完全空乏化が可能なように、半導体基板５の表面７と平行な方向に交互に繰り返し配置されている。「半導体基板５の表面７と平行な方向」は、「横方向」と言い換えることができる。また、「交互に繰り返し」は「周期的」と言い換えることができる。
【００２２】
第１及び第２半導体領域９,１１のうち、半導体基板５側と反対側の部分に、ｐ型のベース領域（ボディ領域という場合もある。）２３が所定のピッチで形成されている。ベース領域２３は「ｐ」であり、第２半導体領域１１の上に位置し、この領域１１よりも一般的に幅が広い。各ベース領域２３にｎ型のソース領域２５が形成されている。詳しくは、ベース領域２３の中央部と端部との間において、ソース領域２５がベース領域２３の表面から内部に延びている。ソース領域２５は「ｎ＋」である。ベース領域２３の中央部には、ベース領域２３のコンタクト部となるｐ型のコンタクト領域２７が形成されている。この領域２７は「ｐ＋」である。      
【００２３】
ベース領域２３の端部の上には、ゲート絶縁膜２９を介して、例えばポリシリコンからなるゲート電極３１が形成されている。ベース領域２３の端部はチャネル領域３３として機能する。ゲート電極３１を覆うように層間絶縁膜３５が形成されている。
【００２４】
層間絶縁膜３５には、ゲート電極３１の中央部を露出するスルーホールが形成され、そこに、例えばアルミニウムからなるゲート引出配線３７が形成されている。複数のゲート電極３１は、ゲート引出配線３７により共通接続されている。また、層間絶縁膜３５には、ソース領域２５のコンタクト領域２７側の部分とコンタクト領域２７を露出するスルーホールが形成され、そこにソース電極３９が形成されている。複数のソース電極３９は共通接続されている。なお、半導体基板５の裏面の全面に、例えばニッケルや金からなるドレイン電極４１が取り付けられている。
【００２５】
（半導体装置の動作）
半導体装置１の動作について図１を用いて説明する。この動作において、各ＭＯＳＦＥＴセル３のソース領域２５及びベース領域２３は接地されている。また、ドレイン領域である半導体基板５には、ドレイン電極４１を介して所定の正電圧が印加されている。
【００２６】
半導体装置１をオン動作させる場合、所定の正電圧を各ＭＯＳＦＥＴセル３のゲート電極３１に印加する。これにより、チャネル領域３３には、ｎ型の反転層が形成される。ソース領域２５からの電子（荷電体）は、この反転層を通り、ドリフト領域であるｎ型の第１半導体領域９に注入され、ドレイン領域である半導体基板５に達する。よって、電流が半導体基板５からソース領域２５に流れることになる。  
【００２７】
一方、半導体装置１をオフ動作させる場合、各ＭＯＳＦＥＴセル３のゲート電極３１の電位がソース領域２５の電位以下になるように、ゲート電極３１に印加する電圧を制御する。これにより、チャネル領域３３のｎ型の反転層が消失し、ソース領域２５からｎ型の第１半導体領域９への電子（荷電体）の注入が停止する。よって、ドレイン領域である半導体基板５からソース領域２５に電流が流れない。そして、オフ時、第１半導体領域９と第２半導体領域１１により形成されるｐｎ接合４３から横方向に延びる空乏層により、領域９,１１が完全空乏化され、半導体装置１の耐圧が保持される。
【００２８】
（第１実施形態の主な効果）
図１に示す第１実施形態に係る半導体装置１によれば、第１半導体領域９と第２半導体領域１１とのチャージバランスをよくできるので、耐圧を向上させることができる。この効果について比較形態と比較しながら説明する。図２は比較形態に係る半導体装置４５の一部の縦断面図であり、図１と対応する。半導体装置４５に備えられるｐ型の第２半導体領域１１は、外側部と内側部とに分けられておらず、全体が「ｐ」である。この点が第１実施形態と異なる。
【００２９】
比較形態及び第１実施形態は、共に、底面１７から遠ざかるに従いトレンチ１３の幅が大きくされている。これは、エピタキシャル層である第２半導体領域１１をトレンチ１３に埋め込み易くするためのである。
【００３０】
このようなトレンチ１３の形状により、第１半導体領域９は、表面７から遠ざかるに従いその幅が小さくなる。なお、「底面１７から遠ざかるに従い」と「表面７から遠ざかるに従い」とは同等の意味である。第１半導体領域９の全体が「ｎ」であるが、表面７から遠ざかるに従い第１半導体領域９の幅が小さくなるので、第１半導体領域９の縦断面上における不純物の原子数（キャリア数）は、表面７から遠ざかるに従い減少する。
【００３１】
比較形態では、第２半導体領域１１の全体が「ｐ」なので、第２半導体領域１１の縦断面上における不純物の原子数は、表面７から遠ざかるに従い増加する。したがって、表面７から遠ざかるに従い不純物の原子数が、第１半導体領域９では減少し、第２半導体領域１１ではその逆に増加している。よって、第１半導体領域９と第２半導体領域１１とのチャージバランスが大きく崩れるので、半導体装置４５の耐圧が低下する。
【００３２】
これに対して、図１に示す第１実施形態に係る第２半導体領域１１は、不純物濃度が高い外側部１９と不純物濃度が低い内側部２１とに分けた構造を有する。したがって、（１）第２半導体領域１１については、不純物は主に外側部１９に存在することになる。また、（２）外側部１９の形成時、外側部１９の厚みｔを略一定にしているため、外側部１９の形成時、第２半導体領域１１の縦断面の幅のうち外側部１９が占める寸法は、第２半導体領域１１の上部４７、中間部４９、下部５１において同じ値（＝２ｔ）となる。なお、外側部１９の形成時としたのは、外側部１９の厚みｔが、その後の半導体装置の製造における活性化工程や熱処理工程等により変化することがあるからである。
【００３３】
以上の（１）、（２）により、第１実施形態では第２半導体領域１１の縦断面上における不純物の原子数が、表面７から遠ざかるに従いさほど変化せず略同じである。したがって、第１実施形態では、第１半導体領域９の縦断面上における不純物の原子数が表面７から遠ざかるに従い減少し、第２半導体領域１１の縦断面上における不純物の原子数が表面７から遠ざかるに従いさほど変化せず略同じとなる。よって、第１半導体領域９と第２半導体領域１１とのチャージバランスの崩れを比較形態よりも小さくできる。
【００３４】
また、ｎ型の半導体領域の不純物濃度とｐ型の半導体領域の不純物濃度とを意図的に僅かに異ならせて（例えば、トレンチの深さ方向において、ｎ型の半導体領域の不純物濃度を徐徐に高くしかつ、ｐ型の半導体領域の不純物濃度を徐徐に低くして）チャージバランスをとることにより、耐圧を向上させることもできる。しかし、半導体装置の製造工程において不可避的に発生するプロセスのばらつきから、このような不純物プロファイルの半導体領域を高精度に形成するのは困難である。これに対して、第１実施形態では、「ｐ」の外側部１９及び「ｐ−」の内側部２１で構成される第２半導体領域１１と「ｎ」の第１半導体領域９とでチャージバランスをとっているので、プロセスに多少のばらつきが生じても所望の不純物プロファイルの半導体領域を高精度に形成することが可能となる。
【００３５】
（半導体装置の製造方法）  
第１実施形態に係る半導体装置１の製造方法について、図１、図３〜図９を用いて説明する。図３〜図９は、図１に示す半導体装置１の製造方法を工程順に示す縦断面図である。
【００３６】
図３に示すように、ｎ型の不純物濃度が例えば、１×１０１８ｃｍ−３以上である半導体基板５を準備する。半導体基板５の表面７の全面に、エピタキシャル成長法により、ｎ型の不純物濃度が例えば１×１０１５〜１×１０１６ｃｍ−３であるｎ型の単結晶半導体層５３を形成する。その後、図示しないシリコン酸化膜等をマスクにして、例えばＲＩＥ(Reactive Ion Etching)により、単結晶半導体層５３を選択的にエッチングする。これにより、半導体基板５にまで到達する複数のトレンチ５５を、半導体基板５の表面７と平行な方向に沿って所定の間隔で形成する。トレンチ５５の側面１５は略垂直であり、したがって、入口５７から底面１７までトレンチ５５の幅が略同じである。トレンチ５５の幅は例えば４μｍであり、アスペクト比は２０以上である。
【００３７】
図４に示すように、例えばＨＣｌガスを用いてトレンチ５５の側面１５をエッチングする。トレンチ５５の入口５７から底面１７に向かうに従い側面１５のエッチング量が減少するので、トレンチ５５の幅は入口５７から底面１７に向かうに従い小さくなる。つまり、このエッチングにより底面１７から遠ざかるに従い幅が大きくなる複数のトレンチ１３が形成される。このように、単結晶半導体層５３に複数のトレンチ１３を設けることにより、複数の第１半導体領域９が形成される。なお、図３に示すトレンチ５５を形成せずに、公知のエッチング方法により、図４に示すトレンチ１３を直接形成してもよい。
【００３８】
図５に示すように、第１半導体領域９の上やトレンチ１３の側面１５、底面１７の上にｐ型のエピタキシャル層５９を成長させる。このエピタキシャル成長の条件は、原料ガスが例えばＳｉＨ２とＣｌ２の混合ガスであり、不純物ガスが例えばＢ２Ｈ６であり、温度が例えば１０００℃である。原料ガスとして上記混合ガスの替わりに、例えば、（１）ＳｉＨ２Ｃｌ２、（２）ＳｉＨ４、（３）ＳｉＣｌ４、（４）ＳｉＨＣｌ３を用いることもできる。エピタキシャル層５９の厚みｔが底面１７の幅ｗの略二分の一になる時点で不純物ガスの導入を停止する。言い換えれば、トレンチ１３の底面１７からの成長面５９ａが残っておりかつトレンチ１３の側面１５からの成長面５９ｂどうしが離れている状態である。これにより、トレンチ１３の内壁（つまり側面１５及び底面１７）に接して形成され、不純物濃度が高くかつ略均一で厚みｔが略一定の外側部１９が形成される。エピタキシャル層５９のｐ型の不純物濃度は、例えば１×１０１５〜１×１０１６ｃｍ−３である。
【００３９】
なお、エピタキシャル層５９の厚みｔは、底面１７の幅ｗの略二分の一に限定されない。厚みｔが幅ｗの二分の一より小さい場合でもまた大きい場合でも、厚みｔが略一定の外側部１９がトレンチ１３の内壁に接して形成されていれば、上述の（第１実施形態の主な効果）で説明したチャージバランスの崩れを小さくできる効果を達成できるからである。
【００４０】
不純物ガスの導入が停止されるので、図６に示すように、ノンドープのエピタキシャル層６１がエピタキシャル層５９の上に成長する。外側部１９上に成長したエピタキシャル層６１により、トレンチ１３が埋められる。これにより、長手方向がトレンチ１３の深さ方向である内側部２１が形成される。この時点では内側部２１はｐ型の不純物を含まないが、その後の半導体装置の製造の際に実行される熱処理により、外側部１９のｐ型の不純物が拡散するので、最終的に内側部２１は外側部１９よりもｐ型の不純物濃度が低い領域となる。よって、図６以降の図面では、内側部２１を「ｐ−」で表す。このように、内側部２１は不可避的にｐ型になるので、ノンドープのエピタキシャル層６１に替わりにｐ型の不純物濃度が外側部１９より低いエピタキシャル層を形成してもよい。
【００４１】
不純物ガスの導入を停止することにより、ｐ型のエピタキシャル層５９からノンドープのエピタキシャル層６１に変えているので、外側部１９と内側部２１とは同じチャンバ内で形成されることになる。
【００４２】
図７に示すように、第１半導体領域９上に位置するエピタキシャル層５９，６１を、例えば、ＣＭＰ(Chemical Mechanical Polishing)により除去する。これにより、第２半導体領域１１を平坦化させる。
【００４３】
図８に示すように、図示しないレジストをマスクにして、第１及び第２半導体領域９,１１に選択的にイオン注入して、ｐ型のベース領域２３を形成する。
【００４４】
図９に示すように、酸化性の高温の雰囲気の下で、ゲート絶縁膜２９となるシリコン酸化膜を、第１半導体領域９及びベース領域２３の全面に形成する。このシリコン酸化膜の上に、例えばＣＶＤ(Chemical Vapor Deposition)により、ゲート電極３１となるポリシリコン膜を形成する。そして、ポリシリコン膜とシリコン酸化膜をパターニングして、ゲート電極３１及びゲート絶縁膜２９を形成する。
【００４５】
図１に示すように、公知の方法を用いて、ソース領域２５、コンタクト領域２７、層間絶縁膜３５、ゲート引出配線３７、ソース電極３９、ドレイン電極４１を形成する。以上により、半導体装置１が完成する。
【００４６】
［第２実施形態］
図１０は、第２実施形態に係る半導体装置６３の一部の縦断面図である。第２実施形態では、第１半導体領域９についても外側部６５と内側部６７とで構成している。外側部６５、内側部６７は共にｎ型である。不純物濃度は外側部６５の方が内側部６７よりも高く、外側部６５が「ｎ」に対して内側部６７が「ｎ−」である。
【００４７】
第１半導体領域９の外側部６５は、第２半導体領域１１の外側部１９と対向してトレンチ１３の側面１５に接して形成されている。外側部６５の上端はベース領域２３に接触し、下端は半導体基板５に接触している。外側部６５の形成時、その厚みは略一定である。外側部６５の形成時としたのは、外側部１９の場合と同じ理由である。内側部６７は、外側部６５の内側に形成されている。内側部６７の上端はゲート絶縁膜２９に接触し、下端は半導体基板５に接触している。
【００４８】
第２実施形態では、第１半導体領域９が外側部６５と内側部６７とにより構成されるので、第１半導体領域９についても、縦断面上における不純物の原子数が、表面７から遠ざかるに従いさほど変化せず略同じにできる。よって、第２実施形態では、第１及び第２半導体領域９，１１の両方とも縦断面上における不純物の原子数が、表面７から遠ざかるに従いさほど変化せず略同じなので、チャージバランスの崩れをさらに小さくすることが可能となる。
【００４９】
なお、外側部６５のｎ型の不純物濃度は、第２半導体領域１１の外側部１９とのバランスをとるため、外側部１９のｐ型の不純物濃度と略同じにされている。したがって、外側部６５は「ｎ」であり、内側部６７はこれよりｎ型の不純物濃度が低くされ、「ｎ−」である。  
【００５０】
次に、第２実施形態に係る半導体装置６３の製造方法について図１１及び図１２を用いて説明する。これらの図は、図１０に示す半導体装置６３の製造方法の工程の一部を示す縦断面図である。
【００５１】
図１１に示すように、レジストやシリコン酸化膜のようなマスク材６９をマスクにして、ｎ型の単結晶半導体層５３にトレンチ１３を形成する。この工程は、第１実施形態の図４と対応する。図４では単結晶半導体層５３のｎ型の不純物濃度が「ｎ」であるが、第２実施形態ではこれより不純物濃度が低い「ｎ−」にされている。また、図４ではトレンチ１３の側面１５が滑らかなカーブ状の傾斜面であるが、第２実施形態ではそれが直線状の傾斜面にされている。これらの側面の形成は公知のエッチング技術で可能である。第２実施形態は、第１実施形態と比較して以上のような相違を有するが、これは図１２に示す次の工程で、単結晶半導体層５３の一部に斜めイオン注入により、厚みが略一定の外側部６５を形成するからである。
【００５２】
図１２に示すように、マスク材６９をマスクにして、まず、矢印Ａに示すようにｎ型の不純物（例えば、リン又はヒ素）を半導体基板５に対して相対的に左斜め下に向けて側面１５にイオン注入し、次に、矢印Ｂに示すように、半導体基板５に対して相対的に右斜め下に向けて側面１５にイオン注入する。これにより、トレンチ１３の側面１５と接する「ｎ」の外側部６５が形成される。外側部６５の内側は「ｎ−」のままであり、これが内側部６７となる。以上により、外側部６５及び内側部６７を含む第１半導体領域９が形成される。トレンチ１３の側面１５は直線状の傾斜面なので、外側部６５の厚みを略同じにすることができる。後の製造工程として、次の二通りがある。
【００５３】
一つは、マスク材６９を除去した後、第１実施形態の図５以降と同じ工程を経て半導体装置６３を完成する。他の一つは、マスク材６９を残した状態で、第１実施形態の図５及び図６に示すようにエピタキシャル層５９，６１を埋め込み、マスク材６９上に成長したエピタキシャル層５９，６１をＣＭＰ等で除去する。そしてマスク材６９を除去した後、第１実施形態の図８以降と同じ工程を経て半導体装置６３を完成する。
【００５４】
［第３実施形態］
図１３は、第３実施形態に係る半導体装置７１の一部の縦断面図である。第１半導体領域９は、半導体基板の表面７から遠ざかるに従い不純物濃度が高くされている。これが第３実施形態と図１に示す第１実施形態とが相違する点である。なお、図１３において、ｎ型の不純物濃度が高くなるのを「ｎ−−  ｎ−  ｎ」で示している。不純物濃度が高くなるのは、不純物濃度が階段状に上昇してもよいし、滑らかな曲線や直線状に上昇してもよい。
【００５５】
第１及び第３実施形態は、共に、「ｐ−」の内側部２１が表面７から遠ざかるに従い幅が大きくなるので、内側部２１の縦断面上における不純物の原子数は、表面７から遠ざかるに従い多少増加する。内側部２１の不純物濃度は、相対的に小さいので第１実施形態ではこれを無視していた。厳密には、内側部２１での上記増加により、第２半導体領域１１の縦断面上における不純物の原子数は、表面７から遠ざかるに従い多少増加することになる。
【００５６】
そこで、第３実施形態では、第１半導体領域９の不純物濃度を表面７から遠ざかるに従い高くすることにより、第１半導体領域９の縦断面上における不純物の原子数を、表面７から遠ざかるに従い増加させて、第１半導体領域９と第２半導体領域１１とのチャージバランスをとっている。なお、表面７から遠ざかるに従い第１半導体領域９の幅が小さくなることによる不純物の原子数の減少分を相殺する程度に、第１半導体領域９の不純物濃度を表面７から遠ざかるに従って高めることで、縦断面上における第１半導体領域９の不純物の原子数を略同じにした場合であっても、第２実施形態と同様に、第１半導体領域９と第２半導体領域１１とのチャージバランスをよくすることは可能である。
【００５７】
第３実施形態に係る第１半導体領域９の形成方法を図１４で説明する。原料ガスに加えるリンのドーパントガスの濃度を段階的に上げるか、又は原料ガスの流量を段階的に下げるかして、エピタキシャル成長中にドーパントガスの相対的濃度が段階的に上がるようにする。これにより、半導体基板５の表面７の全面に、表面７から遠ざかるに従い不純物濃度が大きくなるように、不純物濃度が傾斜した単結晶半導体層５３を形成することができる。
【００５８】
第３実施形態では二つの段階で不純物濃度を上げている。すなわち、第１段階で「ｎ−−」から「ｎ−」に不純物濃度を上昇させ、第２段階で「ｎ−」から「ｎ」に不純物濃度を上昇させている。二つの段階に限定されず、一つの段階以上であればよい。この後、第１実施形態と同様にして単結晶半導体層５３にトレンチ１３を形成することにより、第１半導体領域９を形成することができる。
【００５９】
［第４実施形態］
図１５は、第４実施形態に係る半導体装置７３の一部の縦断面図である。第２半導体領域１１の全体の不純物濃度を「ｐ」にしている点で図１３の第３実施形態と相違する。第４実施形態においても、第２半導体領域１１の縦断面上における不純物の原子数は、表面７から遠ざかるに従い増加しているが、第１半導体領域９と第２半導体領域１１とのチャージバランスをとることができる。なぜならば、第１半導体領域９の不純物濃度を表面７から遠ざかるに従い高くしていることにより、第１半導体領域９の縦断面上における不純物の原子数も、表面７から遠ざかるに従い増加するからである。
【００６０】
さらに、第４実施形態では、スーパージャンクション構造の縦方向の各位置において、不純物の原子数を、第１半導体領域９と第２半導体領域１１とで同程度にしている。詳しくは、次の通りである。第１半導体領域９の不純物濃度が下から「ｎ−−」、「ｎ−」、「ｎ」とされているので、スーパージャンクション構造の縦方向の各位置を下部７５、中間部７７、上部７９とに分ける。ＭＯＳＦＥＴセル３の半分において、下部７５における第１半導体領域９の不純物の原子数Ｌｎ、第２半導体領域１１の不純物の原子数Ｌｐとし、中間部７７における第１半導体領域９の不純物の原子数Ｍｎ、第２半導体領域１１の不純物の原子数Ｍｐとし、上部７９における第１半導体領域９の不純物の原子数Ｕｎ、第２半導体領域１１の不純物の原子数Ｕｐとする。
【００６１】
第４実施形態では、Ｌｐ≒Ｌｎ、Ｍｐ≒Ｍｎ、Ｕｐ≒Ｕｎを満たすようにされているので、スーパージャンクション構造の縦方向の各位置において、不純物の原子数が、第１半導体領域９と第２半導体領域１１とで同程度にされていることになる。これにより、チャージバランスをさらによくすることができる。このことは、既に説明した実施形態及びこれから説明する実施形態についても言えることである。
【００６２】
［第５実施形態］
図１６は、第５実施形態に係る半導体装置８１の一部の縦断面図である。これまでの実施形態は、エピタキシャル層を連続的に成長させてトレンチ１３に第２半導体領域１１を形成しているが、第５実施形態はエピタキシャル層の成長とこの層のエッチングとを交互に繰り返すことにより（いわゆるマルチステップにより）、トレンチ１３に第２半導体領域１１を形成する。第５実施形態では、第１及び第２半導体領域９，１１の不純物濃度を、それぞれ、表面７から遠ざかるに従い高くした点を主な特徴とする。ｐ型の不純物濃度が高くなるのを「ｐ−−  ｐ−  ｐ」で示している。ｐ型の不純物濃度が高くなるのは、ｎ型と同様に、不純物濃度が階段状に上昇してもよいし、滑らかな曲線や直線状に上昇してもよい。
【００６３】
第５実施形態においては、トレンチ１３の側面１５が略垂直にされている。これは、第２半導体領域１１をマルチステップで形成するので、トレンチ１３の入口が広くなくても、トレンチ１３に埋め込むことができるからである。なお、これまでの実施形態と同様に、トレンチ１３の幅がトレンチの底面１７から遠ざかるに従い大きくなるようにされていてもよい。
【００６４】
第２不純物領域１１の不純物濃度は、表面７から遠ざかるに従い高くなっている。この高くなる理由を説明する。側面が略垂直のトレンチにマルチステップで埋め込まれたｐ型のエピタキシャル層を二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）で分析した。この結果を図１７のグラフに示す。横軸[μm]は、トレンチの深さ方向であり、「０」がトレンチの入口である。縦軸[Atoms/cm3]は、不純物であるボロンの原子数である。
【００６５】
ｐ型のエピタキシャル層のボロンの原子数は、トレンチの下から上に向かうに従い増加している。エピタキシャル層の上部のボロンの原子数（Ｐ２）は、下部（Ｐ１）のそれに比べて略２倍になっている。トレンチの側面は略垂直なので、ｐ型のエピタキシャル層の不純物濃度はトレンチの下から上に向かうに従い高くなっていることになる。以上のように、マルチステップで不純物領域を形成すれば、半導体基板の表面７から遠ざかるに従い不純物濃度が高くなることが分かる。
【００６６】
なお、トレンチ１３のように、トレンチ幅が狭い場合（例えば１μｍ未満)、トレンチの上部が下部に比べて、エピタキシャル層に取り込まれるボロンの量が多いのは、以下の理由からだと考えられる。不純物ガスであるＢ２Ｈ６をＳｉ系原料ガスと同時に供給して、トレンチの内部にｐ型のエピタキシャル層を成長させている。トレンチの上部では、不純物ガスの供給源に近いため、エピタキシャル層にボロンが多く取り込まれる。これに対して、トレンチの下部では、不純物ガスの供給源から遠いため、不純物ガスが充分に供給されず、エピタキシャル層に取り込まれるボロンの量が少ないのである。
【００６７】
さて、トレンチの側面１５は略垂直なので、第１半導体領域９の幅は略一定である。このため、第１半導体領域９の全体が「ｎ」、「ｎ−」及び「ｎ−−」のうちいずれかであると、第１半導体領域９の縦断面上における不純物の原子数は、表面７から遠ざかるに従い変化せず、略一定となる。これに対して、第２半導体領域１１の縦断面上における不純物の原子数は、表面７から遠ざかるに従い増加している。
【００６８】
したがって、第１半導体領域９の全体を「ｎ」、「ｎ−」及び「ｎ−−」のうちいずれかにすると、第１半導体領域９と第２半導体領域１１とのチャージバランスが崩れる。第５実施形態では、第１半導体領域９の不純物濃度を、表面７から遠ざかるに従い高くしているので、第１半導体領域９と第２半導体領域１１とのチャージバランスをよくすることができる。
【００６９】
次に、第５実施形態に係る半導体装置８１の製造方法について、図１８〜図２２を用いて説明する。これらの図は、図１６に示す半導体装置８１の製造方法の一部を工程順に示す縦断面図である。
【００７０】
図１８に示すように、表面７から遠ざかるに従い不純物濃度が高くなるｎ型の単結晶半導体層５３を形成する。この工程は、図１４に示す工程と同じである。次に、単結晶半導体層５３にトレンチ１３を形成する。この工程は図３に示すトレンチ５５の形成工程と同じである。したがって、トレンチ１３の側面１５は略垂直である。
【００７１】
図１９に示すように、第１半導体領域９の上やトレンチ１３の側面１５、底面１７の上にｐ型のエピタキシャル層８３を成長させる。これは図５で説明したｐ型のエピタキシャル層５９の成長工程と同じである。但し、第５実施形態では、エピタキシャル層８３の厚みが例えば１．０〜１．５μｍの段階でエピタキシャル成長を中断する。これは、トレンチ１３の上部の方が下部よりもエピタキシャル層が成長しやすいので、このまま成長させると、トレンチ１３がエピタキシャル層で埋め込まれる前にトレンチ１３の入口８５が塞がるからである。
【００７２】
図２０に示すように、例えばＨＣｌでエピタキシャル層８３をエッチングする。エッチングはトレンチ１３の上部の方が下部よりも進行が速いので、エピタキシャル層８３の厚みはトレンチ１３の下部よりも上部の方を小さくできる。これにより入口８５の開口が広がる。
【００７３】
図２１に示すように、ｐ型のエピタキシャル層８３の成長と同じ条件で、エピタキシャル層８３上にｐ型のエピタキシャル層８７を成長させる。エピタキシャル層８７の厚みが例えば１．０〜１．５μｍの段階でエピタキシャル成長を中断する。
【００７４】
図２２に示すように、図２０の工程と同様に、例えばＨＣｌでエピタキシャル層８７をエッチングして、入口８５の開口を広げる。以上のように、エピタキシャル層の形成とそのエッチングを繰り返すことにより、トレンチ１３内に埋め込まれたエピタキシャル層を形成し、これを第２半導体領域１１にするのである。後の工程は、図７で説明した工程及びこれ以降の工程と同じである。
【００７５】
［第６実施形態］
図２３は、第６実施形態に係る半導体装置８９の一部の縦断面図である。半導体装置８９は、マルチステップで形成された外側部１９を有する点で図１に示す第１実施形態の半導体装置１と相違する。
【００７６】
第６実施形態に係る半導体装置８９の製造方法について、図２４及び図２５を用いて説明する。これらの図は、図２３に示す半導体装置８９の製造方法の一部を工程順に示す縦断面図である。
【００７７】
図２４に示すように、図２２の工程と同様に、例えばＨＣｌでエピタキシャル層８７をエッチングして、入口８５の開口を広げる。トレンチ１３内のエピタキシャル層８３，８７が、不純物濃度の高い外側部１９となる。外側部１９は、底面１７からの成長面８７ａが残っておりかつ側面１５からの成長面８７ｂどうしが離れている状態である。
【００７８】
図２５に示すように、エピタキシャル層８７上にノンドープのエピタキシャル層９１を成長させて、この層９１でトレンチ１３を埋める。これは図６の工程と同じである。外側部１９上に成長したエピタキシャル層９１が、不純物濃度の低い内側部２１となる。なお、第１実施形態と同様にノンドープのエピタキシャル層９１の替わりに外側部１９よりｐ型の不純物濃度が低いエピタキシャル層を形成してもよい。後の工程は、図７で説明した工程及びこれ以降の工程と同じである。
【００７９】
トレンチの側面１５が略垂直なために、外側部１９を一回のエピタキシャル成長で形成できず、マルチステップで形成している。第５実施形態では、図１７を用いて、マルチステップでエピタキシャル層を形成すると、表面７から遠ざかるに従い不純物濃度が高くなることを説明した。
【００８０】
しかし、マルチステップによりエピタキシャル層をトレンチ１３内に完全に埋め込むのではなく、途中で止めると、マルチステップで形成されたエピタキシャル層（つまり外側部１９）は、表面７から遠ざかるに従い不純物濃度が高くならないことが分かった。これを図２６で説明する。図２６は、上記途中で止めたエピタキシャル層を二次イオン質量分析法で分析した結果を示すグラフである。グラフの縦軸、横軸はそれぞれ図１７のそれらと同じである。外側部１９の幅が例えば１μｍ以上でマルチステップによる埋め込みを止めている。ボロンの原子数は、トレンチの下部から上部にわたり略一定であることが分かる。
【００８１】
以上説明したように、第６実施形態によれば、第１実施形態と同様に、第１半導体領域９と第２半導体領域１１とのチャージバランスをとることができる。なお、トレンチの側面１５が略垂直でなく、第１〜第４実施形態と同様に、トレンチ１３の幅がトレンチの底面１７から遠ざかるに従い大きくなるようにされていてもよい。
【００８２】
［変形例］
最後に、第１〜第６実施形態の変形例について簡単に説明する。
（１）第１〜第６実施形態では、トレンチ１３の底面１７が半導体基板５に到達しているが、底面１７が半導体基板５に到達していない構造を本発明の実施形態にしてもよい。
（２）第１〜第６実施形態では、トレンチ１３に埋め込む半導体領域をｐ型の半導体領域にしているが、ｎ型の半導体領域でもよい。つまり、ｎ型の半導体基板５上に配置されたｐ型の単結晶半導体層にトレンチ１３を形成して、トレンチ１３にｎ型のエピタキシャル層を埋め込むのである。
（３）第１〜第６実施形態では、ｎ型の半導体基板５を用いているがｐ型の半導体基板でもよい。この場合、本実施形態に係るスーパージャンクション構造として次の二つがある。一つは、ｐ型の半導体基板上に配置されたｐ型の単結晶半導体層にトレンチを形成して、トレンチにｎ型のエピタキシャル層を埋め込んだ構造である。他の一つは、ｐ型の半導体基板上に配置されたｎ型の単結晶半導体層にトレンチを形成して、トレンチにｐ型のエピタキシャル層を埋め込んだ構造である。
（４）第１〜第６実施形態はゲート絶縁膜がシリコン酸化膜を含むＭＯＳ型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるＭＩＳ(Metal Insulator Semiconductor)型にも適用される。
（５）第１〜第６実施形態に係る半導体装置は、縦型のパワーＭＯＳＦＥＴであるが、スーパージャンクション構造を適用することが可能な半導体装置（例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)、ＳＢＴ(Schottky Barrier Diode)）ならば、本発明の実施形態にすることができる。
（６）第１〜第６実施形態に係る半導体装置は、シリコン半導体を用いた半導体装置であるが、他の半導体（例えば、シリコンカーバイト、窒化ガリウム）を用いた半導体装置も本発明の実施形態にすることができる。
【図面の簡単な説明】
【００８３】
【図１】第１実施形態に係る半導体装置の一部の縦断面図である。
【図２】比較形態に係る半導体装置の一部の縦断面図である。
【図３】第１実施形態に係る半導体装置の製造方法の第１工程図である。
【図４】同第２工程図である。
【図５】同第３工程図である。
【図６】同第４工程図である。
【図７】同第５工程図である。
【図８】同第６工程図である。
【図９】同第７工程図である。
【図１０】第２実施形態に係る半導体装置の一部の縦断面図である。
【図１１】第２実施形態に係る半導体装置の製造方法の第１工程図である。
【図１２】同第２工程図である。
【図１３】第３実施形態に係る半導体装置の一部の縦断面図である。
【図１４】第３実施形態に係る第１半導体領域の形成方法を説明する図である。
【図１５】第４実施形態に係る半導体装置の一部の縦断面図である。
【図１６】第５実施形態に係る半導体装置の一部の縦断面図である。
【図１７】マルチステップで形成されたエピタキシャル層の不純物濃度を示すグラフである。
【図１８】第５実施形態に係る半導体装置の製造方法の第１工程図である。
【図１９】同第２工程図である。
【図２０】同第３工程図である。
【図２１】同第４工程図である。
【図２２】同第５工程図である。
【図２３】第６実施形態に係る半導体装置の一部の縦断面図である。
【図２４】第６実施形態に係る半導体装置の製造方法の第１工程図である。
【図２５】同第２工程図である。
【図２６】マルチステップを途中で止めた場合のエピタキシャル層の不純物濃度を示すグラフである。
【符号の説明】
【００８４】
１・・・半導体装置、５・・・半導体基板、７・・・半導体基板の表面、９・・・第１半導体領域、１１・・・第２半導体領域、１３・・・トレンチ、１５・・・トレンチの側面、１７・・・トレンチの底面、１９・・・外側部、２１・・・内側部、５３・・・単結晶半導体層、６３・・・半導体装置、６５・・・外側部、６７・・・内側部、７１，７３，８１，８９・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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