(57)【要約】【課題】金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。【解決手段】  ｈｉｇｈ−Ｋ誘電体上に金属ゲートを蒸着することによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法は、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする。【選択図】  図１
2006237371.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化膜半導体電界効果トランジスタの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、
熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、
金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップと、
を含む方法において、
真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする方法。
【請求項２】
金属酸化膜半導体電界効果トランジスタの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、
熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、
冷却モジュール内で、前記アニールされた基板を冷却する冷却ステップと、
金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる蒸着ステップと、
を含む方法において、
真空を破ることなく、前記アニーリングステップ、前記冷却ステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする方法。
【請求項３】
金属酸化膜半導体電界効果トランジスタの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、
ｈｉｇｈ−Ｋ蒸着モジュール内で、基板上にｈｉｇｈ−Ｋ誘電膜を蒸着する第１の蒸着ステップと、
熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された前記基板をアニールするアニーリングステップと、
冷却モジュール内で、前記アニールされた基板を冷却する冷却ステップと、
金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる第２の蒸着ステップと、
を含む方法において、
真空を破ることなく、前記第１の蒸着ステップ、前記アニーリングステップ、前記冷却ステップおよび前記第２の蒸着ステップが連続的に行なわれることを特徴とする方法。
【請求項４】
金属酸化膜半導体電界効果トランジスタの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、
熱アニーリングモジュール内で、基板上に薄い熱ＳｉＯ２膜を蒸着させる第１の蒸着ステップと、
冷却モジュール内で、前記基板を冷却する第１の冷却ステップと、
ｈｉｇｈ−Ｋ蒸着モジュール内で、前記基板上にｈｉｇｈ−Ｋ誘電膜を蒸着する第２の蒸着ステップと、
熱アニーリングモジュール内で、前記基板をアニールするアニーリングステップと、
冷却モジュール内で、前記アニールされた基板を冷却する第２の冷却ステップと、
金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる第３の蒸着ステップと、
を含む方法において、
真空を破ることなく、前記第１の蒸着ステップ、前記第１の冷却ステップ、前記第２の蒸着ステップ、前記アニーリングステップ、前記第２の冷却ステップおよび前記第３の蒸着ステップが連続的に行なわれることを特徴とする方法。
【請求項５】
金属ゲート材料を蒸着する前記蒸着ステップにより形成される金属ゲートが複合膜積層体を備え、
前記金属ゲートが形成された後、真空を破ることなく前記熱アニーリングモジュール内で基板が更に連続的にアニールされる請求項１ないし請求項４のいずれか１項に記載の金属酸化膜半導体電界効果トランジスタの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載の方法にしたがってｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着させることにより金属酸化膜半導体電界効果トランジスタの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法。
【請求項７】
基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備える基板処理システムであって、
前記処理モジュールは、少なくとも熱アニーリングモジュールと、金属ゲート蒸着モジュールとを有し、
前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する基板処理システム。
【請求項８】
前記処理モジュールは、冷却モジュール及び／又はｈｉｇｈ−Ｋ誘電体蒸着モジュールを更に有している請求項７に記載の基板処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法に関する。特に、本発明は、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させるための方法に関する。また、本発明は、前記方法での使用に適した基板処理システムに関する。
【背景技術】
【０００２】
半導体基板上に形成される殆どの複合集積回路（ＩＣ）の基本的デバイスは、金属酸化膜半導体（ＭＯＳ）トランジスタである。これらのトランジスタは、一般に、金属酸化膜半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）と呼ばれている。
【０００３】
図１５は、参照符号１００で示されるＭＯＳＦＥＴの簡単な図の一例を示している。図１５において、ＭＯＳＦＥＴ１００は、半導体１０１と、ゲート誘電体（ゲート酸化膜）１０４と、ゲート電極１０５と、ソース領域１０２と、ドレイン領域１０３とから成る。動作中、ゲート誘電体１０４の下側のチャンネル領域１０７に電界が加えられることにより、トランジスタがＯＮおよびＯＦＦに切り換えられる。
【０００４】
集積回路（ＩＣ）の性能を向上させるため、ＩＣのデザインルールまたは最小特徴サイズが徐々に減少されている。デザインルールの縮小に伴って、新たな材料および蒸着技術が重要となる。例えば、ゲート長（ＧＬ）（参照符号１０６で示されている）の減少に伴ってゲート酸化膜の厚さ（ｔｏｘ）が減少する。この場合、ｔｏｘ＝０．０１８ＧＬという関係を持つ。これは、半導体１０１とゲート電極１０５との間を高いキャパシタンスに維持するために重要である。
【０００５】
ゲート酸化膜１０４の薄肉化においては、従来の誘電材料（ＳｉＯ２，ＳｉＯＮ）をもはや適用できない。これは、これらの材料から成る非常に薄い膜が異なる電気的特性（例えば漏れ電流が大きい）を示すからである。
【０００６】
そのため、ゲート誘電体（ゲート酸化膜）を、その誘電率がＳｉＯ２の誘電率よりも高い新たな誘電材料に取って代えなければならない。これにより、キャパシタンスを補償することなく更に厚い膜を使用することが容易になる。
【０００７】
これらの高誘電率材料はｈｉｇｈ−Ｋ誘電体と呼ばれている。例えば、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＡｌＯはｈｉｇｈ−Ｋ誘電体と見なされている。
【０００８】
ｈｉｇｈ−Ｋ誘電体を使用すると、ポリシリコン等の従来のゲート電極材料を異なる材料に取って代えなければならない。これは２つの理由による。すなわち、第１の理由は、ポリシリコンが殆どのｈｉｇｈ−Ｋ誘電体に適合しないからである。第２の理由は、ポリシリコンを使用すると、ポリシリコンとｈｉｇｈ−Ｋとの界面に空乏領域が形成され、それにより、等価酸化膜厚（ＥＯＴ）が大きくなり、キャパシタンスが低下する。
【０００９】
純金属、金属合金、金属窒化物、または、金属合金窒化物は、通常、ｈｉｇｈ−Ｋ誘電体と共に使用されるゲート電極において考慮される。
【００１０】
現在、ｈｉｇｈ−Ｋおよび金属ゲートは、例えば以下のチャートに示される手順にしたがって製造される。
【００１１】
１．希釈されたＨＦ溶液を用いてＳｉ基板を洗浄する
２．窒素中でウエハを乾燥させる
３．熱ＳｉＯ２を蒸着する（〜１ｎｍ）
４．Ｈｆ（またはＨｆＯ２）を蒸着する
５．熱アニーリングを行なう
６．金属ゲートを蒸着する
７．熱アニーリングを行なう。
【００１２】
前記手順に記載されたステップ３を削除しても良く、その代わり、表面処理されたＳｉ上にＨｆまたはＨｆＯ２が直接に蒸着される。また、前述した手順は、ｈｉｇｈ−Ｋ誘電体としてＨｆＯ２を使用して説明される。しかしながら、任意の他のｈｉｇｈ−Ｋ材料、例えばＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＡｌＯを誘電体として選択することができる。
【００１３】
図１４は、中央ウエハ処理台３に取り付けられたＣＶＤモジュール４０およびウエハ搬入／搬出装置フロントエンドモジュール１３を示す概略図である。ＣＶＤモジュール４０は、有機金属化学気相成長法（ＭＯＣＶＤ）モジュールまたは原子層蒸着（ＡＬＤ）モジュールであっても良い。
【００１４】
ＭＯＣＶＤプロセスにおいては有機金属ガスが使用される。有機金属ガスには２つの塩基性基が存在する。すなわち、例えばＨｆ系誘電体を蒸着する際、ｉ）ＨｆＣｌ４等のハロゲン化物系ガスを使用することができ、または、ｉｉ）Ｃ１６Ｈ４０Ｎ４Ｈｆ（テトラキス・ジエチルアミノ・ハフニウム）等のカーボン系ガスを使用することができる。
【００１５】
ＡＬＤ蒸着においては、２つのガスがＣＶＤモジュール４０内に交互に導入される。一般的に前駆ガスと呼ばれている第１のガスがＣＶＤモジュール４０内に導入されると、前駆分子が基板表面に付着する。第２のガスがＣＶＤモジュール４０内に導入されると、この第２のガスが表面に付着した前駆分子と反応し、誘電膜を形成する。この処理は、所望の厚さを有する膜が形成されるまで続く。
【００１６】
任意のＣＶＤ（ＡＬＤまたはＭＯＣＶＤ）プロセスにおいては、不純汚染物が最も大きな問題である。
【００１７】
例えば、第１に、ＭＯＣＶＤにおいては、ハロゲン化物またはカーボンがウエハを汚染する。ＡＬＤプロセスにおいても、前駆ガスからのカーボンが膜を汚染する。誘電膜中の不純物濃度が高いと、漏れ電流およびスレショルド電圧シフトが大きくなり、ＭＯＳＦＥＴデバイスにおけるチャンネル領域１０７（図１５）内での電子の移動性が高まる。
【００１８】
第２に、任意のＣＶＤ（ＭＯＣＶＤまたはＡＬＤ）プロセスにおいては、ウエハを４００℃等の高温まで加熱しなければならない。基板表面上における温度の均一性は、膜の均一性に対して直接に影響を与える。温度が不均一になると、誘電膜が不均一になり、それにより、ＭＯＳＦＥＴデバイスに欠陥が生じ、すなわち、ウエハ毎の歩留りが低下する（良好なＭＯＳＦＥＴの数が少なくなる）。
【００１９】
第３に、特にＡＬＤ方法においてスループットが低下して、経済的な実現可能性が限られてくる。ＡＬＤプロセスにおいては、２つのガスの切り換えに伴って膜が成長し、そのため、蒸着速度が遅い。Ｈｉｇｈ−Ｋ誘電材料の必要な膜厚は、通常、１０〜４０オングストロームである。これらの蒸着速度および膜厚が考慮されると、スループットは１時間当たりのウエハが１０個未満となる。
【００２０】
第４に、前駆物質が高価であり、前駆物質の利用効率が低いため、ＣＶＤ法のランニングコストが高い。これによってもＣＶＤ法の経済的実現可能性が限られてしまう。
【特許文献１】特開平６−２９２４８号公報
【特許文献２】特開平４−２２５２２３号公報
【特許文献３】特開平９−１４８２４６号公報
【特許文献４】特開２０００−２３２０７７号公報
【非特許文献１】ポリシリコン／金属酸化膜界面でのフェルミ準位ピンニング（Ｃ．  Ｈｏｂｂｓ，  Ｌ．  Ｆｏｎｓｅｃａ，  Ｖ．  Ｄｈａｎａｄａｐａｎｉ，  Ｓ．  Ｓａｍａｖｅｄａｍ，  Ｂ．  Ｔａｙｌｏｒ，  Ｊ．  Ｇｒａｎｔ，  Ｌ．  Ｄｉｐ，  Ｄ．  Ｔｒｉｙｏｓｏ，  Ｒ．  Ｈｅｄｇｅ，  Ｄ．  Ｇｉｌｍｅｒ，  Ｒ．  Ｇａｒｃｉａ，  Ｄ．  Ｒａｏｎ，  Ｌ．  Ｌｏｖｅｊｏｙ，  Ｒ．  Ｒａｉ，  Ｌ．  Ｈｅｒｂｅｒｔ，  ｈ．  Ｔｓｅｎｇ，  Ｂ．  Ｗｈｉｔｅ，  Ｐ．  Ｔｏｂｉｎ  ＶＬＳＩ技術のシンポジウム、２００３年、９〜１０頁）
【非特許文献２】電気用途におけるランタンアルミニウム酸化物ナノ積層体の原子層蒸着、Ｂｏｏｙｏｎｇ  Ｓ．  Ｌｉｍ，  Ａｎｔｔｉ  Ｒａｈｔｕ，  Ｐｈｉｌｉｐｐｅ  ｄｅ  Ｒｏｕｆｆｉｇｎａｃ，  Ｒｏｙ  Ｇ．  Ｇｏｒｄｏｎ  応用物理学の学術誌レター、第８４巻、３９５７〜５９頁
【非特許文献３】４５ｎｍノードにおけるカッパチャレンジ、ピーターシンガー半導体インターナショナル
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ｈｉｇｈ−Ｋ誘電膜および金属ゲートの製造においては、Ｓｉとｈｉｇｈ−Ｋ誘電膜との間の下側界面およびｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の上側界面の品質が重要である。
【００２２】
特に上側界面の品質は、ピンニング効果に起因して、電子の移動性およびスレショルド電圧（Ｖｔｈ）シフトに影響を与える。
【００２３】
電子の移動性を高め且つＶｔｈシフトを最小限に抑えるためには、界面トラップ密度を低くしなければならない。
【００２４】
界面トラップ密度は、ｈｉｇｈ−Ｋ誘電体および金属ゲートの材料の品質および製造プロセスによって決まる。
【００２５】
従来、一般に別個のアニーリングシステム中で行なわれるｈｉｇｈ−Ｋ誘電体の熱アニーリング後、ウエハは、金属ゲート蒸着システム内に配置されるまで通常の大気に晒される。
【００２６】
通常、ｈｉｇｈ−Ｋ誘電体は、良好な熱安定性を示すが、通常の大気に晒された後、誘電材料に応じて異なる化学的特性を示す。
【００２７】
例えば、ＨｆＯ２がｈｉｇｈ−Ｋとして選択される場合、Ｓｉとｈｉｇｈ−Ｋとの界面でＳｉＯ２層を成長させることができる。これは、酸素がＨｆＯ２膜にわたって拡散するからである。この界面ＳｉＯ２の厚さは、通常の大気に晒される時間に応じて変化するため、信頼性の問題が生じる。
【００２８】
ＬａＯまたはその合金がｈｉｇｈ−Ｋとして使用される場合、大気に晒された際に水分が膜中に吸収される。したがって、これにより、膜中および界面のトラップ密度が変化する。大気に晒された後におけるこれらの全ての変化により膜質が低下し、それにより、最終製品となる半導体デバイスの性能が低下する。
【００２９】
したがって、本発明の目的は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法を提供することにより、ｈｉｇｈ−Ｋ誘電膜および金属ゲート材料の品質を向上させ、それにより、電子の移動性を向上させてＶｔｈシフトを最小限に抑えることである。
【００３０】
また、本発明の他の目的は、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させる方法を提供することにより、界面トラップ密度を低くでき、それにより、電子の移動性を向上させてＶｔｈシフトを最小限に抑えることである。
【００３１】
本発明の更なる目的は、前記方法での使用に適した基板処理システムを提供することである。
【課題を解決するための手段】
【００３２】
前記目的を達成するため、本発明の第１の態様は、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
【００３３】
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
【００３４】
本発明の第２の態様は、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、冷却モジュール内で、前記アニールされた基板を冷却する冷却ステップと、金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破るこすことなく、前記アニーリングステップ、前記冷却ステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
【００３５】
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、冷却モジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
【００３６】
本発明の第３の態様は、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、ｈｉｇｈ−Ｋ蒸着モジュール内で、基板上にｈｉｇｈ−Ｋ誘電膜を蒸着する第１の蒸着ステップと、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された前記基板をアニールするアニーリングステップと、冷却モジュール内で、前記アニールされた基板を冷却する冷却ステップと、金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる第２の蒸着ステップとを含み、真空を破ることなく、前記第１の蒸着ステップ、前記アニーリングステップ、前記冷却ステップおよび前記第２の蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
【００３７】
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、冷却モジュールと、ｈｉｇｈ−Ｋ蒸着モジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
【００３８】
本発明の第４の態様は、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、熱アニーリングモジュール内で、基板上に薄い熱ＳｉＯ２膜を蒸着させる第１の蒸着ステップと、冷却モジュール内で、前記基板を冷却する第１の冷却ステップと、ｈｉｇｈ−Ｋ蒸着モジュール内で、前記基板上にｈｉｇｈ−Ｋ誘電膜を蒸着する第２の蒸着ステップと、熱アニーリングモジュール内で、前記基板をアニールするアニーリングステップと、冷却モジュール内で、前記アニールされた基板を冷却する第２の冷却ステップと、金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる第３の蒸着ステップとを含み、真空を破ることなく、前記第１の蒸着ステップ、前記第１の冷却ステップ、前記第２の蒸着ステップ、前記アニーリングステップ、前記第２の冷却ステップおよび前記第３の蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
【００３９】
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、冷却モジュールと、ｈｉｇｈ−Ｋ蒸着モジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
【００４０】
本発明の第５の態様は、本発明の前述した第１ないし第４の態様のいずれかに係るＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法であって、金属ゲート材料を蒸着する前記蒸着ステップにより形成される金属ゲートが複合膜積層体を備え、前記金属ゲートが形成された後、真空を破ることなく前記熱アニーリングモジュール内で基板が更に連続的にアニールされる方法を提供する。
【００４１】
この蒸着方法においては、様々な膜を含む前述した複合膜積層体、例えば、異なる膜を含む複合膜積層体が積層される。また、複合膜積層体から成る前記金属ゲート材料が形成された後に連続的に行なわれるアニーリングステップにより、金属積層材料が互いに混合される。
【００４２】
本発明の第６の態様は、本発明の前述した第１ないし第５の態様のいずれかの方法にしたがってｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着させることによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法を提供する。
【００４３】
本発明の第７の態様は、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備える基板処理システムであって、前記処理モジュールは、少なくとも熱アニーリングモジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する基板処理システムを提供する。
【００４４】
本発明の第８の態様は、本発明の第７の態様に係る基板処理システムであって、前記処理モジュールが冷却モジュール及び／又はｈｉｇｈ−Ｋ誘電体蒸着モジュールを更に有している基板処理システムを提供する。
【発明の効果】
【００４５】
本発明においては、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための改良された方法を提供することにより、ｈｉｇｈ−Ｋ誘電膜および金属ゲート材料の品質が向上され、それにより、電子の移動性が向上されてＶｔｈシフトが最小限に抑えられる。
【００４６】
また、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させる改良された方法を提供することにより、界面トラップ密度を低くすることができ、それにより、電子の移動性が向上されてＶｔｈシフトが最小限に抑えられる。
【００４７】
更に、本発明においては、前述された本発明の方法が使用されるのに適している基板処理システムが提供される。
【００４８】
本発明においては、熱アニーリングシステムおよび金属ゲート蒸着システムを１つのウエハ処理台と一体化させることにより、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面特性が向上し、それにより、電気的特性およびデバイス性能が向上する。
【発明を実施するための最良の形態】
【００４９】
以下の実施例では、添付図面を用いて本発明の好ましい実施形態を詳細に説明する。
【実施例１】
【００５０】
図１において、熱アニーリングモジュール１および金属ゲート蒸着モジュール２は中央ウエハ処理台３に接続されている。すなわち、熱アニーリングモジュール１および金属ゲート蒸着モジュール２は中央ウエハ処理台３と一体を成している。
【００５１】
熱アニーリングモジュール１の断面図が図６に示されている。熱アニーリングモジュール１は急速熱アニーリングモジュールであることが好ましい。図６に示されるＲＴＰモジュール等の熱アニーリングモジュール１は、図６に示されるように、基板ホルダ１９と、基板ホルダ１９上に配置された基板４を加熱するウエハ加熱機構２０と、ガス吸気口２１と、ガス排気口２２と、基板搬入／搬出ポート３３とから成る。
【００５２】
一般に、加熱機構２０は、赤外線（ＩＲ）ランプを用いた赤外線（ＩＲ）加熱プロセスである。通常、ＲＴＰモジュール等の熱アニーリングモジュール１は、基板４を数秒内で約１０００℃の温度まで加熱することができる。基板加熱中、基板ホルダ１９が回転されても良く或いは回転されなくても良い。ＲＴＰモジュール等の熱アニーリングモジュール１は、不活性ガスまたは不活性ガスと反応ガスとの混合物を用いた低圧下で基板を加熱する。
【００５３】
熱アニーリングモジュール１は、任意の適当な技術を使用して、例えばＩＲランプ、炉内アニーリング、または、ＲＦ加熱を使用して、基板４を高温まで加熱しても良い。アニーリング温度は１００℃から１２００℃まで変化しても良い。実際のアニーリング温度はｈｉｇｈ−Ｋ（高誘電率）材料に応じて変わり得る。また、アニーリング圧力は重大ではない。圧力は１０−７Ｐａから大気圧まで変化しても良い。
【００５４】
金属ゲート蒸着モジュール２内で行なわれる金属ゲート蒸着技術も重要ではない。この技術は、ＰＶＤ、熱ＣＶＤ、プラズマＣＶＤまたは原子層蒸着であっても良い。蒸着圧力、前駆ガス、混合ガスは、金属ゲートのタイプによって決まる。
【００５５】
熱アニーリングモジュール１および金属ゲート蒸着モジュール２以外に、中央台３にはウエハ搬入／搬出装置フロントエンドモジュール１３が取り付けられている。したがって、熱アニーリングモジュール１、金属ゲート蒸着モジュール２、ウエハ搬入／搬出装置フロントエンドモジュール１３は中央ウエハ処理台３と一体を成している。ウエハ搬入／搬出装置フロントエンドモジュール１３は、ウエハアライナ５と、ウエハ搬入ポート６と、ウエハ搬出ポート７とを備えている。
【００５６】
その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板４が図１の熱アニーリングモジュール１内に配置される。基板４は、熱アニーリングモジュール１内において所望の温度で熱アニーリングプロセスに晒される。熱アニーリングは、１段階プロセスであっても良く、あるいは、異なるガス雰囲気を用いた２段階プロセスであっても良い。その後、基板４は、ロボットアーム９等の搬送手段により、中央ウエハ処理台３を介して金属ゲート蒸着モジュール２内へと搬送される。金属ゲート蒸着モジュール２内においては、金属ゲート材料が蒸着される。金属ゲート材料は、ＴａＮ，ＨｆＳｉ，ＲｕＴａ，Ｉｒ，Ｗ等の任意の適当な材料であっても良い。
【００５７】
前述したように、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板を熱アニーリングモジュール内でアニールするアニーリングステップおよび金属ゲート蒸着モジュール内で前記アニールされた基板上に金属ゲート材料を蒸着する蒸着ステップは、真空を破ることなく連続的に行なわれる。
【００５８】
図２は、図１に示される構成に加えて冷却モジュール８が中央ウエハ処理台３に接続されている状態を示している。すなわち、図２において、熱アニーリングモジュール１、金属ゲート蒸着モジュール２、冷却モジュール８、ウエハ搬入／搬出装置フロントエンドモジュール１３は中央ウエハ処理台３と一体を成している。
【００５９】
図２に示される一体型システムを使用すると、前述したｈｉｇｈ−Ｋ誘電体の熱アニーリング後、基板４を金属ゲートモジュール２内に配置する前に、基板４を冷却することができる。
【００６０】
すなわち、図２に示される一体型システムを使用すると、最初に、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板を熱アニーリングモジュール内でアニールするアニーリングステップが行なわれた後、前記アニールされた基板が冷却モジュール内で冷却され、その後、金属ゲート蒸着モジュール内で前記冷却された基板上に金属ゲート材料が蒸着される。この場合、前記アニーリングステップ、冷却ステップ、蒸着ステップは、真空を破ることなく連続的に行なうことができる。
【００６１】
前述したように、熱アニーリングモジュールおよび金属ゲート蒸着モジュールは１つの中央ウエハ処理台と一体を成しており、それにより、ｈｉｇｈ−Ｋアニーリングプロセス直後に、真空を破ることなくウエハを金属ゲート蒸着モジュール内に搬送して金属ゲートを蒸着することができる。
【００６２】
また、熱アニーリングモジュール、冷却モジュール、金属ゲート蒸着モジュールは１つの中央ウエハ処理台と一体を成しており、それにより、ｈｉｇｈ−Ｋアニーリングプロセスおよび冷却プロセス直後に、真空を破ることなくウエハを金属ゲート蒸着モジュール内に搬送して金属ゲートを蒸着することができる。
【００６３】
熱アニーリングシステムおよび金属ゲート蒸着システムを１つの中央ウエハ処理台に一体化させ、あるいは、熱アニーリングシステム、冷却システムおよび金属ゲート蒸着システムを１つの中央ウエハ処理台に一体化させると、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面特性を向上させることができ、それにより、電気的特性およびデバイス性能を向上させることができる。
【実施例２】
【００６４】
図３は、実施例１で説明した中央ウエハ処理台３に対してｈｉｇｈ−Ｋ誘電体蒸着モジュール１０が更に取り付けられた実施例１の拡張例を示している。
【００６５】
図３に示される実施例においては、図２に示される構成に加えて、ｈｉｇｈ−Ｋ誘電体蒸着モジュール１０が中央ウエハ処理台３に対して接続されている。すなわち、図３において、熱アニーリングモジュール１、金属ゲート蒸着モジュール２、冷却モジュール８、ｈｉｇｈ−Ｋ誘電体蒸着モジュール１０、ウエハ搬入／搬出装置フロントエンドモジュール１３は中央ウエハ処理台３と一体を成している。
【００６６】
冷却モジュール８は図３に示される構成から除去されても良い。Ｈｉｇｈ−Ｋ誘電体蒸着技術は、任意の所望の技術、例えばＰＶＤ，ＣＶＤ，ＭＯＣＶＤまたはＡＬＤであっても良い。蒸着圧力、前駆ガス、温度等のパラメータは、溶着技術およびｈｉｇｈ−Ｋ材料のタイプによって決まる。
【００６７】
まず最初に、ｈｉｇｈ−Ｋ誘電体蒸着モジュール１０内にウエハを配置することにより、例えばＨｆＯ２等のｈｉｇｈ−Ｋ材料が基板４上に蒸着される。また、熱アニーリングモジュール１内で酸化される例えばＨｆ，ＨｆＳｉ，ＨｆＡｌ等の金属または金属合金をｈｉｇｈ−Ｋ誘電体蒸着モジュール１０内で蒸着することもできる。その後、基板４が熱アニーリングモジュール１内に搬送され、アニーリングプロセスが行なわれる。アニーリングは、通常、酸素または不活性ガス雰囲気中における１つのステップである。しかしながら、２ステップアニーリングプロセスを行なうこともできる。この場合、第１のステップでは、酸素雰囲気中において比較的低い温度でアニーリングが行なわれ、第２のステップでは、不活性ガス雰囲気中において比較的高い温度でアニーリングが行なわれる。
【００６８】
その後、冷却モジュール８を使用することにより、ウエハが冷却される。その後、ウエハが金属ゲート蒸着モジュール２内に搬送され、金属が蒸着される。
【００６９】
図３に示される構成が使用される場合には、真空を破ることなく、ｈｉｇｈ−Ｋ蒸着、熱アニーリング、金属ゲート蒸着を行なうことができる。これにより膜質が更に向上し、結果的に半導体デバイスの品質が向上する。
【００７０】
図３に示される一体型システムを使用すると、以下のプロセスを行なうことができる。
【００７１】
まず最初に、ｈｉｇｈ−Ｋ蒸着モジュール内で基板上にｈｉｇｈ−Ｋ誘電膜を蒸着し、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された前記基板を熱アニーリングモジュール内でアニールし、前記アニールされた基板を冷却モジュール内で冷却し、その後、金属ゲート蒸着モジュール内で前記冷却された基板上に金属ゲート材料を蒸着する。この場合、前記第１の蒸着ステップ、アニーリングステップ、冷却ステップ、第２の蒸着ステップは、真空を破ることなく連続的に行なわれる。
【００７２】
また、以下のプロセスを行なうことができる。熱アニーリングモジュール内で基板上に薄い熱ＳｉＯ２膜を蒸着する第１の蒸着ステップの後、前記基板を冷却モジュール内で冷却し、ｈｉｇｈ−Ｋ蒸着モジュール内で前記基板上にｈｉｇｈ−Ｋ誘電膜を蒸着し、熱アニーリングモジュール内で前記基板をアニールし、前記アニールされた基板を冷却モジュール内で冷却し、その後、金属ゲート蒸着モジュール内で前記冷却された基板上に金属ゲート材料を蒸着する。この場合、前記第１の蒸着ステップ、第１の冷却ステップ、第２の蒸着ステップ、アニーリングステップ、第２の冷却ステップ、第３の蒸着ステップは、真空を破ることなく連続的に行なうことができる。
【００７３】
前述したように、熱アニーリングモジュール、冷却モジュール、ｈｉｇｈ−Ｋ蒸着モジュールおよび金属ゲート蒸着モジュールは１つの中央ウエハ処理台と一体を成しており、それにより、ｈｉｇｈ−Ｋアニーリングプロセスおよび冷却プロセスの直後に、真空を破ることなくウエハを金属ゲート蒸着モジュール内に搬送して金属ゲートを蒸着することができる。
【００７４】
熱アニーリングシステム、冷却モジュール、ｈｉｇｈ−Ｋ蒸着モジュールおよび金属ゲート蒸着モジュールを１つの中央ウエハ処理台と一体化させると、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面特性を向上させることができ、それにより、電気的特性およびデバイス性能を向上させることができる。
【実施例３】
【００７５】
図４は、２つの斜角ＰＶＤモジュール１１，１２と、１つの熱アニーリングモジュール１と、冷却モジュール８と、中央ウエハ処理台３と、ウエハ搬入／搬出装置フロントエンドモジュール１３とから成る一体型システムの概略図を示している。
【００７６】
両方の斜角ＰＶＤモジュール１１，１２のハードウェア構成は、各陰極に固定されたターゲット材料を除き同じである。本発明の基板処理システムにおいて採用できる斜角ＰＶＤモジュールの一例の断面図が図５に示されている。
【００７７】
斜角ＰＶＤモジュール１１，１２は、チャンバ壁２７を有するチャンバと、真空引きポート２８と、ウエハ搬入／搬出ポート２９とから成る。図５に示されるように、チャンバ内には基板ホルダ１７が設けられている。
【００７８】
斜角ＰＶＤモジュール１１，１２は、従来のＰＶＤシステムの場合と同様に基板４およびターゲット（対陰極）１４の表面が平行ではない軸外スパッタリング技術を使用し、図５に示されるように、これらの２つの表面は角度α（参照符号１５で示されている）を成している。しかしながら、この角度α（１５）は、重要ではなく、１０°〜９０°の範囲にあれば良いが、一般的には約４５°である。各斜角ＰＶＤシステムは、１または複数の傾斜したターゲットを有していても良い。例えば、図５には１つの陰極１６が示されているが、図４に示される各ＰＶＤシステムは、５個の陰極（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ）を収容し、したがって５個のターゲット１４を収容している。
【００７９】
各陰極においては、図５に示されるように、陰極１６の開口に絶縁体３１によりバッキングプレート３０が設けられている。ターゲット１４はバッキングプレート３０の前面によって支持され、バッキングプレート３０の背面にはマグネット３２が設けられている。マグネット３２は膜蒸着中に回転される。
【００８０】
金属、金属窒化物、金属酸化物または半導体から成るターゲット１４は各陰極１６ａ〜１６ｅに対して固定されている。プラズマを点火して維持するため、各陰極には図５に示されるようにＤＣが供給され或いはＲＦ電力が供給される。プラズマ中のイオンがターゲット材料をスパッタし、これらのスパッタ原子が基板ホルダ１７上に配置された基板４上に蒸着される。
【００８１】
膜蒸着のために基板４が配置された基板ホルダ１７は、膜蒸着中に、その中心軸１８を中心に回転する。スパッタ原子が所定の角度を成してやってくるため、基板ホルダ１７の回転は、ウエハ表面上にわたって均一な膜厚を得るために重要である。
【００８２】
ＰＶＤモジュールは、５個の陰極（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ）を同時に収容することができる。これらの陰極１６ａ〜１６ｅは、基板４の表面に対して所定の角度α（１５）を成して、斜角ＰＶＤモジュール１１，１２のそれぞれの天井に固定されている。この角度α（１５）は、重大ではなく、１０°〜９０°の範囲で変えることができるが、一般的には約４５°である。各陰極１６には、陰極１６の一体部分として金属ターゲットまたは誘電体ターゲット１４が存在する。ターゲット１４の上側には、膜蒸着中に回転されるマグネット３２が存在する。しかしながら、マグネット３２は必要不可欠なものではない。マグネット３２を使用すると、プラズマ密度が増大するとともに、ターゲットの下側の領域にプラズマを閉じ込めてＰＶＤモジュールのチャンバの壁２７への拡散を抑えることができる。また、ターゲット１４の直径も重要ではなく一般に約２００ｍｍである。ターゲット１４は、バッキングプレート３０に対して強固に固定された単なる平板である。バッキングプレート３０は、通常、循環水または任意の他の適当な液体を使用して冷却される。図面を明確にするため、バッキングプレート３０の冷却機構は図示されていない。
【００８３】
図５において、参照符号３５はシャッタを示している。
【００８４】
各陰極１６は、ハードウェアの残りの部分から電気的に絶縁されており、ＤＣ電源ユニットまたはＲＦ電源ユニットに接続されている。図５にはＤＣ電源のみが示されている。ターゲット１４に加えられるＤＣ電力またはＲＦ電力は、重要ではないが、一般に５００Ｗよりも低い。その理由は、基板４上に蒸着しなければならないｈｉｇｈ−Ｋ材料が非常に薄いからである。したがって、高い精度で膜厚を制御するためには、膜蒸着速度を下げなければならない。そのため、蒸着時間を測定することにより膜厚を正確に制御できる。
【００８５】
斜角ＰＶＤモジュール１１，１２は、低圧まで真空引きされるとともに、プラズマが点火される前後で低圧に維持される。斜角ＰＶＤモジュール１１，１２のチャンバ内の圧力は重要ではないが、通常、１Ｐａよりも低い圧力で蒸着が行なわれる。
【００８６】
ＰＶＤモジュール１１，１２内でのガス原子の平均自由行程を基板−ターゲット間距離に対して考慮して比較することにより、非常に均一な蒸着膜を得ることができる。
【００８７】
Ａｒプラズマ等の不活性ガスプラズマを用いて、あるいは、Ａｒ＋Ｏ２またはＡｒ＋Ｎ２等の混合ガスを使用して、スパッタ蒸着を行なうことができる。反応混合ガスが使用される場合、スパッタ原子は、ガス種と反応して金属窒化物または金属酸化物等の異なる生成物を形成し、その後、ウエハの表面上に蒸着される。膜蒸着は一般に１Ｐａよりも低い圧力で行なわれるが、これは重要ではなく、膜蒸着のために異なる圧力を使用できる。
【００８８】
１つのターゲット１４を使用し、その適切なターゲットに対してＤＣまたはＲＦ電力を供給することにより、膜蒸着を行なうことができる。あるいは、各陰極１６ａ〜１６ｅに設けられた２つ以上のターゲット１４に対してＲＦまたはＤＣ電力が同時に供給される同時スパッタリングプロセスにより膜蒸着を行なうことができる。この場合、各ターゲットに加えられるＤＣまたはＲＦ電力を調整することにより、合金材料の原子組成が制御される。
【００８９】
Ｈｉｇｈ−Ｋ誘電体のために一方の斜角ＰＶＤシステムが使用され、ゲート電極蒸着のために他方の斜角ＰＶＤシステムが使用されても良い。
【００９０】
図４の構成で使用される熱アニーリングモジュール１は、図６に示され且つ実施例１で説明した熱アニーリングモジュールと同じである。
【００９１】
斜角ＰＶＤモジュール１１内で膜が蒸着された基板４をＲＴＰモジュール等の熱アニーリングモジュール１内に配置すると、基板は、反応混合ガス下で、好ましくはＡｒ＋Ｏ２混合ガスを用いて、一般に４００℃を超える高い温度まで加熱される。この加熱中、金属、金属合金または金属窒化物が酸化されて誘電体となる。
【００９２】
ＲＴＰモジュール等の熱アニーリングモジュール１による加熱は、同一のガス環境下または異なるガス環境下において１または複数のステップで行なうことができる。第１のステップにおいては、例えばウエハ表面上に蒸着された膜を酸化するだけのために加熱が行なわれ、第２のステップまたはその後のステップにおいては、ウエハが更に高い温度まで加熱されることにより、酸化膜と下側のＳｉまたは下側の任意の他の膜とが混合される。
【００９３】
冷却モジュール８は、低温まで冷却される少なくともウエハステージから成る。
【００９４】
この場合も同様に、ウエハステージ上にウエハをクランプするため、静電チャック機構がウエハステージに一体に設けられている。これは、ウエハ冷却が高速で行なわれなければならない場合において重要である。冷却モジュール８内の圧力は、重要ではなく、大気圧から１０−７Ｐａ程度の低い圧力までの範囲であっても良い。
【００９５】
中央ウエハ処理台３は、真空破壊を引き起こすことなく、斜角ＰＶＤモジュール１１と中央ウエハ処理台３との間、熱アニーリングモジュール１と中央ウエハ処理台３との間、斜角ＰＶＤモジュール１２と中央ウエハ処理台３との間、冷却モジュール８と中央ウエハ処理台３との間、ウエハ搬入／搬出装置フロントエンドモジュール１３と中央ウエハ処理台３との間でそれぞれ基板４を搬送するロボットアーム９等の搬送手段を有している。
【００９６】
また、ウエハ搬入／搬出装置フロントエンドモジュール１３は、少なくとも１つのウエハハンドリングアームと、ウエハカセットを配置するための１または複数のステージとから成る。簡単のため、これらは図示されていない。
【００９７】
Ｈｉｇｈ−Ｋおよび金属ゲートを形成する方法は、以下の通りであり、図７を参照しながら説明する。
【００９８】
ステップ−１  ｈｉｇｈ−Ｋ誘電体のための予備的な膜を蒸着する
ステップ−２  酸素雰囲気下で熱アニール処理を行なってｈｉｇｈ−Ｋ誘電体を形成する
ステップ−３  ウエハを冷却する
ステップ−４  金属電極材料を蒸着する。
【００９９】
蒸着方法の詳細な説明
ステップ−１
開始ウエハは、最初に蒸着された薄いＳｉＯ２またはＳｉＯＮ層２３を有していてもいなくても良い。これが図７（ａ）に示されている。一方の斜角ＰＶＤモジュールを使用して、Ｈｉｇｈ−Ｋ誘電体のための開始材料２４が基板４上に蒸着される（図７（ｂ））。開始材料２４は、金属であっても良く、Ｈｆ，Ｔａ，Ｚｒ等の耐熱金属、ＨｆＮ，ＴａＮ，ＴｉＮ等の金属窒化物、ＨｆＴａ，ＨｆＴｉ等の金属合金、ＨｆＳｉ等の金属半導体合金、ＴａＳｉＮ等の金属合金窒化物であることが好ましい。
【０１００】
この場合も同様に、前述した２以上の膜を積層構造として蒸着することができる。例えば、Ｈｆ／ＳｉＮ／Ｈｆ、ＨｆＮ／ＡｌＮ／、Ｈｆ。
【０１０１】
通常、Ｈｆ，Ｚｒ，ＴｉまたはＴａが金属ターゲット１４として使用される。しかしながら、他の金属ターゲットも使用できる。金属半導体合金が蒸着される場合、半導体材料はＳｉであることが好ましい。
【０１０２】
重要ではないが、前述した開始材料の膜厚は、通常、５ｎｍ未満に維持され、一般的には約２ｎｍに維持される。
【０１０３】
ステップ−２
前述したように開始膜２４を蒸着した後、基板４が熱アニーリングモジュール１内に搬送される。酸素ガス雰囲気下で基板４が一般に４００℃を超える高い温度まで加熱され、これにより、開始材料が酸化されて（図７（ｃ））、ｈｉｇｈ−Ｋ誘電体２５が形成される。加熱プロセスは１段階または複数段階で行なうことができる。通常、アニーリングプロセス中に化学反応を制御するためには、２段階以上で加熱処理を行なうのが適当である。例えば、最初に、膜を４００℃まで加熱して、開始材料中の金属元素を酸化する。膜が例えば８００℃等の非常に高い温度まで一気に加熱される場合、膜中の金属元素は、安定で且つ金属性の特徴を示すそのケイ素化合物を形成する場合がある。膜が例えば４００℃等の比較的低い温度で適切に酸化されると、好ましくは不活性ガス環境下で、温度が例えば９００℃等の高い値まで上昇される。異なる金属から成る金属積層体が開始材料として使用される場合、高温アニーリングは、各材料間の拡散において、また、均一な膜組成を形成するために重要である。
【０１０４】
ステップ−３
熱アニーリングプロセスが終了した後、基板４は、冷却モジュール８へと搬送され、所望の温度、好ましくは室温まで冷却される。
【０１０５】
ステップ−４
基板４が他方の斜角ＰＶＤモジュールへ搬送され、ゲート電極２６が蒸着される（図７（ｄ））。
【０１０６】
ゲート材料は、Ｔａ，Ｒｕ，Ｈｆ等の金属、ＴｉＮ，ＨｆＮ，ＴａＮ等の金属窒化物、ＲｕＴａ，ＨｆＴａ等の金属合金、ＨｆＳｉ，ＴａＳｉ等の金属半導体合金、ＴａＳｉＮ等の金属半導体合金窒化物、または、前述した膜から成る積層体、例えばＨｆ／ＴａＮ／ＴｉＮ，Ｒｕ／Ｔａ／ＴａＮであっても良い。
【０１０７】
互いに上下に膜積層体を蒸着する際、それぞれの膜を蒸着するために基板を斜角ＰＶＤモジュールから除去する必要はない。このＰＶＤモジュールは、５個の陰極１６ａ〜１６ｅを有するとともに、適切なターゲットを固定することにより最大で５個の異なるターゲットを支持しているため、同じ斜角ＰＶＤモジュール内で任意の所望の金属積層体を蒸着することができる。
【０１０８】
ゲート電極を蒸着した後、特に金属積層体が蒸着される場合には、基板が熱アニーリングプロセスに晒されても良い。この熱アニーリングプロセス中、金属積層体が相互拡散して新たな均一の組成を形成する。あるいは、ゲート電極蒸着後、図４に示される一体型システムから直接にウエハを取り出すことができる。
【０１０９】
前述した一体型システム内にウエハを配置する前に、基板を以下のように処理して電気的特性を向上させることが好ましい。
【０１１０】
１．希釈されたＨＦ溶液を用いて基板を洗浄して、表面上の自然酸化物を除去する
２．基板を乾燥させる
３．熱ＳｉＯ２から成る非常に薄い（例えば１ｎｍ）層を蒸着する（例えば、図７（ａ）に示された最初に蒸着された膜２３）。このプロセスは熱アニーリングモジュール１内で行なうことができる。
【０１１１】
Ｓｉ基板４上で薄い熱ＳｉＯ２層２３を使用する理由は、前述した全ての膜蒸着形成プロセス後に、図７（ｃ）および図７（ｄ）に示されるように、最初に蒸着されたＳｉＯ２層２３の一部がＳｉ基板４とｈｉｇｈ−Ｋ誘電体２５との間の界面に残存するからである。これにより、漏れ電流が小さくなり、電圧ヒステリシスが低くなるとともに、ＭＯＳＦＥＴにおけるチャンネル領域内の電子の移動性が高まる。
【０１１２】
図５に示され且つ図４の構成で使用されるこれらの斜角ＰＶＤモジュール１１，１２は、高い蒸着速度を達成することができる。蒸着速度が高い結果、本発明により経済的に実現可能なスループットを得ることができる。
【実施例４】
【０１１３】
図８においては、２つの斜角ＰＶＤモジュール１１，１２と、２つの熱アニーリングモジュール１ａ，１ｂと、１つの冷却モジュール８と、ウエハ搬入／搬出装置フロントエンドモジュール１３とが中央ウエハ処理台３に対して取り付けられている。
【０１１４】
実施例３で説明した一体型システムと比べて、この実施例４では、更なる熱アニーリングモジュールが追加して設けられている。この追加を除き、他の全てのハードウェアは実施例３で説明したそれと同じである。この更なる熱アニーリングモジュールは、ゲート電極材料の高温アニーリングにおいて使用される。別個の熱アニーリングモジュールを使用して開始材料をアニールすることによりｈｉｇｈ−Ｋ誘電体およびゲート電極を形成すると、スループットが向上し、二次汚染を最小限に抑えられる。前述した違いを除き、他の全ての処理ステップおよび手続きは実施例３で説明したそれと同じである。
【実施例５】
【０１１５】
図９はｈｉｇｈ−Ｋ誘電体を蒸着するための一体型システムの概略図を示している。このシステムは、斜角ＰＶＤモジュール１１と、ＲＴＰモジュール等の熱アニーリングモジュール１と、中央ウエハ処理台３と、ウエハ搬入／搬出装置フロントエンドモジュール（ＥＦＥＭ）１３とから成る。
【０１１６】
斜角ＰＶＤモジュール１１の構成および機構は実施例３において説明されており且つ図５に示されている。そのため、この実施例では説明を省略する。
【０１１７】
図１０（ａ）は、斜角ＰＶＤモジュール１１を使用して０．０１５Ｐａの圧力で３００ｍｍウエハ上に蒸着されたＨｆ膜の均一性を示している。その蒸着のために使用された他のパラメータは以下の通りである。ターゲット−基板間の垂直距離＝２５０ｍｍ、Ｈｆターゲットに加えられたＤＣ電力＝３００Ｗ、基板ホルダの回転速度＝２４０ｒｐｍ、プラズマガス＝Ａｒ。多数の膜厚測定値の標準偏差（σ）は一般に膜不均一性として与えられる。図１０（ａ）に示されるＨｆ膜の４９点測定値の標準偏差（σ）は０．１６％である。図１０（ａ）に示されるラインは等均一線３６である。各等均一線に示されている参照符号３７は、正規化された均一性である。図１０（ｂ）は、直径ラインにわたる正規化された均一性を示している。
【０１１８】
バイメタル蒸着または金属合金蒸着の場合、２以上のターゲット（１６ａ，１６ｂ．．．）に対してＤＣまたはＲＦ電力が同時に与えられる。各陰極に加えられるＤＣまたはＲＦ電力を調整することにより、金属合金の組成を変えることができる。例えば図１１はＨｆＳｉ組成の制御可能性を示している。図１１における蒸着条件は以下の通りである。処理ガス＝Ａｒ、圧力＝０．０１５Ｐａ、ＨｆターゲットＤＣ電力＝７０Ｗ、ＳｉターゲットＤＣ電力＝３０Ｗ〜１３０Ｗ、基板−ターゲット間距離＝２５０ｍｍ。Ｓｉターゲットに加えられるＤＣ電力を制御することにより、ＨｆＳｉ膜のＨｆ部分を５５％〜８２％（あるいは、Ｓｉ部分を４５％〜１８％）に制御できる。図１１においては、ＨｆＳｉ膜のＨｆ部分の変化が参照符号３８で示されており、また、ＨｆＳｉ膜のＳｉ部分の変化が参照符号３９で示されている。
【０１１９】
反応スパッタ蒸着の場合、ＰＶＤモジュールには、例えばＡｒ等の不活性ガスの他に、反応ガス、例えば酸素または窒素が加えられる。反応ガスは、プラズマ中で分解してスパッタ原子と反応した後、ウエハ表面上に蒸着する。例えば、図１２（ａ）は、以下の条件でＡｒ＋Ｎ２混合ガスを使用する反応スパッタリング方法によって蒸着されたＴａＮ膜の膜均一性を示している。
【０１２０】
ＴａターゲットＤＣ電力＝３００Ｗ、プラズマガス＝Ａｒ、圧力＝０．０１５Ｐａ、Ａｒ流量＝３０ｓｃｃｍ、Ｎ２流量＝１０ｓｃｃｍ、基板−ターゲット間距離＝２５０ｍｍ。
【０１２１】
図１２（ａ）は等均一線３６を示しており、一方、図１２（ｂ）は直径ラインにわたる正規化された均一性を示している。図１２に示されるＴａＮ膜の４９−厚さ測定値の標準偏差は０．１３％である。
【０１２２】
膜がＰＶＤモジュール１１内で蒸着された後、基板４は、真空破壊を引き起こすことなく熱アニーリングモジュール１へと搬送される。
【０１２３】
熱アニーリングモジュール１は、図６に示されるＲＴＰモジュールであり、前述した実施例１で説明されている。
【０１２４】
ＲＴＰモジュール等の熱アニーリングモジュール１による加熱は、同じ或いは異なるガス環境下において２以上のステップで行なうことができる。例えば、第１のステップにおいては、ウエハ表面上に蒸着された膜を酸化するためだけに加熱が行なわれ、第２のステップまたはその後のステップにおいては、ウエハが更に高い温度まで加熱され、酸化された膜と下側のＳｉまたは任意の他の下側の膜とが混合される。
【０１２５】
例えば、以下の処理によりＨｆＳｉＯＮ膜が形成される。
【０１２６】
ｐ型Ｓｉウエハを用いて開始する
ＨＦを用いて洗浄することにより、自然酸化物を除去する
１ｎｍ熱ＳｉＯ２を蒸着する
ＰＶＤモジュール（１１）内に配置することにより１ｎｍＨｆＮを蒸着する
ウエハをＲＴＰモジュール（１）内に配置する
酸素雰囲気中において３０秒間４００℃でアニールする
不活性ガス雰囲気中において３０秒間８００℃でアニールする
ウエハが取り出されて膜が評価される。
【０１２７】
第１のアニーリングステップ中にＨｆＮ膜が酸化されてＨｆＯＮが形成される。第２のアニーリングステップ中にＨｆＯＮおよび下側のＳｉＯ２膜が相互に混合されてＨｆＳｉＯＮが形成される。前記膜において得られるＲＢＳスペクトルが図１３に示されている。この図は膜がＨｆＳｉＯＮであることは明確に示している。
【０１２８】
なお、ＲＴＰプロセス後、形成されたｈｉｇｈ−Ｋ膜の更なる酸化を防止するため、キャッピング層としてＴｉ膜が蒸着される。
【０１２９】
第２のＲＴＰプロセス中、最初に蒸着された熱ＳｉＯ２膜の一部だけが消費されてＨｆＳｉＯＮが形成される。したがって、半導体の真上で且つＨｆＳｉＯＮ膜の下側に薄いＳｉＯ２層が残存する。
【０１３０】
チャンネル領域１０７内(図１５)での電子の移動性を高めるためには、熱ＳｉＯ２から成る非常に薄い層をＨｆＳｉＯＮ膜の下側に残存させることが重要である。そのため、熱ＳｉＯ２の一部だけを消費するためのＲＴＰ温度および時間を制御しなければならない。したがって、この方法により、例えば５オングストロームの非常に薄い熱ＳｉＯ２層をＨｆＳｉＯＮ層の下側に残すことができる。このプロセスの重要性は、そのような薄いＳｉＯ２層を直接に蒸着する信頼できる技術が存在しないということである。
【０１３１】
ＨｆＳｉＯＮは、膜組成に応じて相対誘電率が１５〜２４のｈｉｇｈ−Ｋ材料と見なされる。
【０１３２】
前述した方法と同様に、真空を破ることなくＰＶＤモジュールおよびＲＴＰモジュールを使用して多くの他の異なるｈｉｇｈ−Ｋ材料を蒸着することができる。
【０１３３】
このプロセスでは真空が破られないため、プロセス全体の信頼性が非常に高く、また、プロセス全体が再現可能である。そのため、このプロセスを確信をもって実際のデバイス製造に適用することができる。
【０１３４】
前述したように、ＰＶＤ（物理的気相成長法）モジュールおよびＲＴＰ（急速熱処理）モジュールは、ウエハ搬送モジュールおよびＥＦＥＭ（装置フロントエンドモジュール）を用いて一体化される。この場合、第１に、ＰＶＤモジュール内に配置することにより金属、金属窒化物、または、金属酸化物が基板上に蒸着され、第２に、ウエハがＲＴＰプロセスに晒されることにより金属膜が誘電体に変換され及び／又は誘電特性が向上される。膜蒸着ステップおよびＲＴＰプロセスが真空を破ることなく行われるため、この処理によって蒸着された膜は、再現可能で且つ信頼性が高い特性を与える。
【０１３５】
本発明は、前述した好ましい実施例に限定されず、添付の請求項によって規定される技術的範囲内及びそれと均等な範囲内で様々な実施形態に変更されても良い。
【図面の簡単な説明】
【０１３６】
【図１】実施例１で使用される一体型システムの概略図
【図２】実施例１における他の構成を示す図
【図３】実施例２の概略図を示す図
【図４】他の一体型システムの概略図
【図５】図４に示される一体型システム内に設けられる斜角ＰＶＤモジュールの断面図
【図６】図１に示される一体側システム内に設けられる熱アニーリングモジュールの断面図
【図７】（ａ）〜（ｄ）は蒸着・熱アニーリングプロセスの手順を示す図
【図８】他の一体型システムの概略図を示す図
【図９】他の一体型システムの概略図を示す図
【図１０】（ａ）は３００ｍｍウエハ上に蒸着されたＨｆ膜の等均一線を示し、（ｂ）はＨｆ膜の断面均一性を示す図
【図１１】加えられたＤＣ電力に応じたＨｆＳｉ膜組成の変化を示す図
【図１２】（ａ）は２００ｍｍウエハ上に蒸着されたＴａＮ膜の等均一線を示し、（ｂ）はＴａＮ膜の断面均一性を示す図
【図１３】ＨｆＳｉＯＮ膜において得られたＲＢＳデータを示す図
【図１４】ＣＶＤ技術を使用してｈｉｇｈ−Ｋ誘電体を蒸着するためのＣＶＤチャンバが中央ウエハ処理台に接続されているウエハ処理システムの概略図
【図１５】ＭＯＳＦＥＴの概略図を示す図
【符号の説明】
【０１３７】
１  熱アニーリングモジュール
２  金属ゲート蒸着モジュール
３  中央ウエハ処理台
４  基板
５  ウエハアライナ
６  ウエハ搬入ポート
７  ウエハ搬出ポート
８  冷却モジュール
９  ロボットアーム
１０  ｈｉｇｈ−Ｋ誘電体蒸着モジュール
１１  斜角ＰＶＤモジュール
１２  斜角ＰＶＤモジュール
１３  ウエハ搬入／搬出装置フロントエンドモジュール
１４  ターゲット
１５  ターゲット角度α
１６  陰極
１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ  陰極
１７  基板ホルダ
１８  基板ホルダの中心軸
１９  基板ホルダ
２０  ウエハ加熱機構
２１  ガス吸気口
２２  ガス排気口
２３  最初に蒸着された非常に薄いＳｉＯ２またはＳｉＯＮ層
２４  開始材料（膜）
２５  ｈｉｇｈ−Ｋ誘電体
２６  ゲート電極
２７  チャンバ壁
２８  真空引きポート
２９  ウエハ搬入／搬出ポート
３０  バッキングプレート
３１  絶縁体
３２  マグネット
３３  基板搬入／搬出ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【外国語明細書】
【Specification】
【Title of the invention】 A method for depositing a metal gate on a high-k dielectric film and improving high-k dielectric film and metal gate interface, and a substrate treating system.
【Field of the invention】
The present invention relates to a method to deposit a metal gate on a high-k dielectric film in the fabrication of metal-oxide-semiconductor field effect transistors (MOSFET). Especially, the present invention relates to a method for improving high-k dielectric film and metal gate interface in the fabrication of MOSFET.  Also, the present invention relates to a substrate treating system, which is suitable to be used in said methods.
【Background of the invention】
The elementary device of most of the complex integrated circuits (IC) fabricated on semiconductor substrates is metal-oxide-semiconductor (MOS) transistor.  These transistors are generally called metal-oxide-semiconductor field effect transistors (hereinafter referred to MOSFET).
Fig.15 shows an example of a simple diagram of MOSFET denoted by numeral 100. In Fig.15, MOSFET 100 is comprised of a semiconductor 101, gate dielectric (gate oxide) 104, gate electrode 105, source region 102 and drain region 103.  During the operation an electric field is applied to the channel region 107 below the gate dielectric 104 to switch the transistor on and off.
In order to increase the performance of integrated circuits (IC), the design rule or the smallest feature size of ICs are gradually reduced.  With the shrink of design rule new materials and deposition techniques are of importance.  For example, the thickness of gate oxide (tox) reduces with the reduction of gate length (GL) (denoted by numeral 106) with the relationship of tox = 0.018 GL.  This is important to maintain a higher capacitance between semiconductor 101 and the gate electrode 105.
With respect to the thinning of gate oxide 104, conventional dielectric materials (SiO2, SiON) are no longer applicable since very thin films of these materials show different electrical properties such as higher leakage current.
So that the gate dielectric (gate oxide) must be replaced with new dielectric materials of which the dielectric constant is higher than that of SiO2.  This facilitates to use thicker film without compensating the capacitance.
These higher dielectric constant materials are called high-k dielectrics.  For example, HfO2, HfSiO, HfAlO are considered as high-k dielectrics.
With the use of high-k dielectrics, conventional gate electrode material, such as poly-Si, also must be replaced with different materials due to two reasons.  First is that poly-Si is not compatible with most of high-k dielectrics.  Second is that use of poly-Si causes a generation of depletion region at the poly-Si/high-k interface resulting in a higher equivalent oxide thickness (EOT) and a lower capacitance.
Pure metals, metal alloys, metal nitride or metal alloy nitrides are usually considered for gate electrode to be used with high-k dielectrics.
At present, high-k and metal gate are fabricated with the procedure given in the following chart, for example.
1.  clean Si substrates with diluted HF solution
2.  dry the wafer in Nitrogen
3.  deposit thermal SiO2 (~ 1 nm)
4.  deposit Hf (or HfO2)
5.  thermal annealing
6.  deposit metal gate
7.  thermal annealing
One may eliminate step 3 described in the above procedure, and instead, Hf or HfO2 is directly deposited on surface-treated Si.  Moreover, the above procedure is explained using HfO2 as the high-k dielectric.  However, one can select any other high-k material as the dielectric, for example, HfSiO, HfSiON, HfAlO etc.
Figure 14 is a schematic diagram showing a CVD module 40 attached to a central wafer-handling platform 3 and wafer loading/unloading equipment-front-end module 13..  CVD module 40 may be Metal Organic Chemical Vapor Deposition (MOCVD) module or Atomic Layer Deposition (ALD) module.
In MOCVD processes, metal-organic gases are used.  There are two basic groups in metal-organic gases; for example, in depositing Hf-base dielectrics one can use i) halide-base gases such as HfCl4 or ii) carbon-base gases such as C16H40N4Hf (Tetrakis-diethylamino hafnium).
In ALD depositions, two gases are alternatively introduced into the CVD module 40. When the first gas, which is usually called the precursor gas, is introduced into the CVD module 40, precursor molecules stick on the substrate surface.  When the second gas is introduced into the CVD module 40, it reacts with surface-stick precursor molecules and forms a dielectric film.  This procedure continues until a film with the desired thickness is formed.
Impurity contamination is the biggest problem in any CVD (ALD or MOCVD) processes.
For example, firstly, in MOCVD, halides or carbon contaminates the wafer.  In ALD process also, carbon from precursor gas contaminates the film.  Higher impurity concentration in the dielectric film causes higher leakage current, threshold voltage shift and reduction of electron mobility in the channel region 107 in MOSFET devices (Fig.15). 
Secondly, for any CVD (MOCVD or ALD) processes, wafer must be heated to a higher temperature, for example 400℃.  The temperature uniformity on the substrate surface directly affects the film uniformity.  Any temperature non-uniformity results in non-uniform dielectric film and thereby causes faulty MOSFET devices or a lower yield (number of good MOSFETs) per wafer. 
Thirdly, lower throughput, particularly with the ALD method, limits the economic viability. In the ALD process, film grows with the switching of two gases so the deposition rate is slow.  The required film thickness of high-k dielectric materials is usually 10-40 angstrom.  When these deposition rate and film thickness are considered, the throughput is less than 10 wafers per hour. 
Forth, owing to the expensive precursors and lower utilization efficiency of precursors, CVD methods have a higher running cost.  This also limits the economic viability of CVD methods.
【Patent reference 1】 Japan Patent Publication H06-29248
【Patent reference 2】 Japan Patent Publication H04-225223
【Patent reference 3】 Japan Patent Publication H09-148246
【Patent reference 4】 Japan Patent Publication 2000-232077
【Non-Patent reference 1】
Fermi level pinning at the poly-Si/Metal oxide interface C. Hobbs, L. Fonseca, V. Dhanadapani, S. Samavedam, B. Taylor, J. Grant, L. Dip, D. Triyoso, R. Hedge, D. Gilmer, R. Garcia, D. Raon, L. Lovejoy, R. Rai, L. Hebert, h. Tseng, B. White and P. Tobin Symposium on VLSI Technology 2003, p. 9-10
【Non-Patent reference 2】
Atomic layer deposition of lanthanum aluminum oxide nano-laminates for electrical applications Booyong S. Lim, Antti Rahtu, Philippe de Rouffignac and Roy G. Gordon Applied Physics Letters, Vol. 84, page 3957-59
【Non-Patent reference 3】
Copper challenges for the 45 nm node Peter Singer Semiconductor International
【Descriptions of the invention】
【Problems to be solved】
In the fabrication of high-k dielectric film and metal gates, the qualities of lower interface between Si and high-k dielectric film, and upper interface between high-k dielectric film and metal gates are of importance.
The upper interface quality particularly affects the electron mobility, threshold voltage (Vth) shift due to pinning effect.
To improve the electron mobility and minimize Vth shift, the interface trap density must be lowered.
The interface trap density depends on high-k dielectric and metal gate material qualities as well as fabrication process.
Conventionally, after the thermal annealing of high-k dielectric, which is usually done in a separate annealing system, wafers are exposed to normal atmosphere until they are placed in metal gate deposition system.
Usually, high-k dielectrics show a better thermal stability, however, depending on the dielectric materials, they show different chemical properties after being exposed to normal atmosphere.
For example, an SiO2 layer can be grown at the Si and high-k interface when HfO2 is selected as the high-k, since oxygen diffuses through HfO2 film.  The thickness of this interface SiO2 also varies depending on the time exposed to the normal atmosphere causing reliability issues.
If LaO or its alloys are used as high-k, moisture absorbs into the film when exposed to the atmosphere; this changes trap density in the film and interface.  All these changes after being exposed to atmosphere causes a decrease of film quality and thereby the performance of end-product semiconductor devices is decreased.
Therefore, an object of the present invention is to provide a method to deposit a metal gate on a high-k dielectric film in the fabrication of metal-oxide-semiconductor field effect transistors (MOSFET) by which the qualities of high-k dielectric film and metal gate material are improved thereby electron mobility is improved and Vth shift is minimized.
Also, another object of the present invention is to provide a method to improve high-k dielectric film and metal gate interface in the fabrication of MOSFET by which the interface trap density can be lowered thereby electron mobility is improved and Vth shift is minimized.
Further object of the present invention is to provide a substrate treating system, which is suitable to be used in said methods.
【Means for solving the problem】
In order to achieve the above-described objects, the first aspect of the present invention provides a method to deposit a metal gate on a high-k dielectric film in the fabrication of MOSFET comprising an annealing step annealing a substrate with high-k dielectric film deposited thereon in a thermal annealing module, and a depositing step depositing a metal gate material on said annealed substrate in a metal gate deposition module, characterized that said annealing step and depositing step are carried out consecutively without a vacuum break.
This method of the present invention is conducted by a substrate treating system of the present invention comprising a wafer-handling platform including transfer means to transfer a substrate and processing module connected to said wafer-handling platform, wherein said processing module includes at least a thermal annealing module and a metal gate deposition module, and said transfer means transfer the substrate between said wafer-handling platform and said processing module without a vacuum break.
The second aspect of the present invention provides a method to deposit a metal gate on a high-k dielectric film in the fabrication of MOSFET comprising an annealing step annealing a substrate with high-k dielectric film deposited thereon in a thermal annealing module, a cooling step cooling said annealed substrate in a cooling module, and a depositing step depositing a metal gate material on said cooled substrate in a metal gate deposition module, characterized that said annealing step, cooling step and depositing step are carried out consecutively without a vacuum break.
This method of the present invention is conducted by a substrate treating system of the present invention comprising a wafer-handling platform including transfer means to transfer a substrate and processing module connected to said wafer-handling platform, wherein said processing module includes at least a thermal annealing module, a cooling module and a metal gate deposition module, and said transfer means transfer the substrate between said wafer-handling platform and said processing module without a vacuum break.
The third aspect of the present invention provides a method to deposit a metal gate on a high-k dielectric film in the fabrication of MOSFET comprising a first depositing step depositing a high-k dielectric film on a substrate in a high-k deposition module, an annealing step annealing said substrate on which high-k dielectric film is deposited in a thermal annealing module, a cooling step cooling said annealed substrate in a cooling module, and a second depositing step depositing a metal gate material on said cooled substrate in a metal gate deposition module characterized that said first depositing step, annealing step, cooling step and second depositing step are carried out consecutively without a vacuum break.
This method of the present invention is conducted by a substrate treating system of the present invention comprising a wafer-handling platform including transfer means to transfer a substrate and processing module connected to said wafer-handling platform, wherein said processing module includes at least a thermal annealing module, a cooling module, a high-k deposition module, and a metal gate deposition module, and said transfer means transfer the substrate between said wafer-handling platform and said processing module without a vacuum break.
The fourth aspect of the present invention provides a method to deposit a metal gate on a high-k dielectric film in the fabrication of MOSFET comprising a first depositing step depositing a thin thermal SiO2 film on a substrate in a thermal annealing module, a first cooling step cooling said substrate in a cooling module, a second depositing step depositing a high-k dielectric film on a substrate in a high-k deposition module, an annealing step annealing said substrate in a thermal annealing module, a second cooling step cooling said annealed substrate in a cooling module, and a third depositing step depositing a metal gate material on said cooled substrate in a metal gate deposition module, characterized that said first depositing step, first cooling step, second depositing step, annealing step, second cooling step and third depositing step are carried out consecutively without a vacuum break.
This method of the present invention is conducted by a substrate treating system of the present invention comprising a wafer-handling platform including transfer means to transfer a substrate and processing module connected to said wafer-handling platform, wherein said processing module includes at least a thermal annealing module, a cooling module, a high-k deposition module, and a metal gate deposition module, and said transfer means transfer the substrate between said wafer-handling platform and said processing module without a vacuum break.
The fifth aspect of the present invention provides a method to deposit a metal gate on a high-k dielectric film in the fabrication of MOSFET according to any one of the before described first to fourth aspects of the present invention wherein a metal gate formed by said depositing step depositing a metal gate material comprises of a plural film stack, and after said metal gate is formed the substrate is further annealed consecutively in the thermal annealing module without a vacuum break.
In this depositing method, the before described plural film stack including different films, for example, a plural film stack including different films is laminated.  And, by the annealing step, which is consecutively conducted after said metal gate material comprised of a plural film stack is formed, the metal stack materials are intermixed.
The sixth aspect of the present invention provides a method to improve high-k dielectric film and metal gate interface in the fabrication of MOSFET by depositing a metal gate on a high-k dielectric film according to any one method of the before described first to fifth aspect of the present invention.
The seventh aspect of the present invention provides a substrate treating system comprising a wafer-handling platform including transfer means to transfer a substrate and processing module connected to said wafer-handling platform; wherein said processing module includes at least a thermal annealing module and a metal gate deposition module, and said transfer means transfer the substrate between said wafer-handling platform and said processing module without a vacuum break.
The eighth aspect of the present invention provides a substrate treating system according to the seventh aspect of the present invention wherein said processing module further includes a cooling module and/or a high-k dielectric deposition module.
【Effect of the invention】
According to the present invention, an improved method of depositing a metal gate on a high-k dielectric film in the fabrication of MOSFET is provided by which the qualities of high-k dielectric film and metal gate material are improved, thereby the electron mobility is improved and Vth shift is minimized.
Also, an improved method improving high-k dielectric film and metal gate interface in the fabrication of MOSFET is provided by which the interface trap density can be lowered, thereby the electron mobility is improved and Vth shift is minimized.
Further, according to the present invention, a substrate treating system which is suitable to be used in the before described invented methods is provided.
According to the present invention, integration of thermal annealing system and metal gate deposition system to a one wafer-handling platform improves the high-k dielectric film and metal gate interface properties and thereby improves electrical characteristics and device performance.
【Best mode of invention】
Preferred embodiments of the present invention are described in the following examples in detail using the attached drawings.
【Example 1】
In Figure 1, a thermal annealing module 1 and metal gate deposition module 2 are connected to a central wafer-handling platform 3, that is to say, a thermal annealing module 1 and metal gate deposition module 2 are integrated to a central wafer-handling platform 3.
A cross sectional view of thermal annealing module 1 is shown in Fig.6.  Preferably, the thermal annealing module 1 is a rapid thermal annealing module. The thermal annealing module 1 such as RTP module, shown in Fig.6, is comprised of a substrate holder 19, a wafer heating mechanism 20 heating a substrate 4 placed on the substrate holder 19, gas inlet 21, a gas outlet 22 and substrate in/out port 33 as shown in Fig.6.
Typically, the heating mechanism 20 is an infrared (IR) heating process assisted by IR lamps.  Usually, the thermal annealing module 1 such as RTP module can heat a substrate 4 to a temperature around 1000℃ within several seconds.  During the substrate heating, substrate holder 19 may or may not be rotated.  The thermal annealing module 1 such as RTP module heats a substrate under a low-pressure with an inert gas or mixture of inert gas and a reactive gas.
The thermal annealing module 1 may employ any suitable technique to heat the substrate 4 to a higher temperature, for example IR lamps, furnace annealing, or RF heating.  The annealing temperature may vary from 100℃ to 1200℃.  The actual annealing temperature may change depending on the high-k materials.  The annealing pressure is also not critical.  The pressure may vary from 10-7 Pa to atmospheric pressure.
The metal gate deposition technique conducted in the metal gate deposition module 2 is also not important. The technique may be PVD, thermal CVD or plasma enhanced CVD, or atomic layer deposition.  The deposition pressure, precursor gas or gas mixtures depend on the type of metal gate.
In addition to the thermal annealing and metal gate deposition modules 1, 2, a wafer loading/unloading equipment-front-end module 13 is attached to the central platform 3. Therefore, a thermal annealing module 1, metal gate deposition module 2 and a wafer loading/unloading equipment-front-end module 13 are integrated to a central wafer-handling platform 3. The wafer loading/unloading equipment-front-end module 13 comprises a wafer alligner 5, wafer load port 6 and unload port 7.
The substrate 4 with high-k dielectric film deposition thereon is placed in the thermal annealing module 1 in Fig. 1.  Substrate 4 is then subjected to thermal annealing process in the thermal annealing module 1 at a desired temperature.  The thermal annealing may be a single step or a two-step process with different gas atmospheres.
Then, substrate 4 is transferred into the metal gate deposition module 2 via the central wafer-handling platform 3 by the transfer means such as robot arm 9. And in the metal gate deposition module 2, metal gate material is deposited.  The metal gate material may be any suitable material with appropriate electrical properties.  For example metal gate material may be TaN, HfSi，RuTa, Ir, W, etc.
As the before described, annealing step annealing a substrate with high-k dielectric film deposited thereon in a thermal annealing module and depositing step depositing a metal gate material on said annealed substrate in a metal gate deposition module are carried out consecutively without a vacuum break.
Fig. 2 shows that a cooling module 8 is connected to the central wafer-handling platform 3 in addition to the configuration shown in Fig. 1. That is to say, in Fig.2, a thermal annealing module 1, metal gate deposition module 2, a cooling module 8 and a wafer loading/unloading equipment-front-end module 13 are integrated to a central wafer-handling platform 3.
Using the integrated system shown in Fig.2, after the thermal annealing of high-k dielectric mentioned above, one can cool down the substrate 4 before placing it inside the metal gate module 2.
That is to say, using the integrated system shown in Fig.2, firstly conducting an annealing step annealing a substrate with high-k dielectric film deposited thereon in a thermal annealing module, then cooling said annealed substrate in a cooling module, and then depositing a metal gate material on said cooled substrate in a metal gate deposition module, wherein said annealing step, cooling step and depositing step can be carried out consecutively without a vacuum break.
As the before described, the thermal annealing module and metal gate deposition module are integrated to a single central wafer-handling platform, so that immediately after the high-k annealing process, wafers can be transferred into metal gate deposition module without a vacuum break and deposit metal gate.
Also, the thermal annealing module, the cooling module, and metal gate deposition module are integrated to a single central wafer-handling platform, so that immediately after the high-k annealing process and cooling process, wafers can be transferred into metal gate deposition module without a vacuum break and deposit metal gate.
Integration of thermal annealing system and metal gate deposition system to a one central wafer-handling platform, or integration of thermal annealing system, cooling system and metal gate deposition system to a one central wafer-handling platform  can improve the high-k dielectric film and metal gate interface properties and thereby improves electrical characteristics and device performance.
【Example 2】
Fig. 3 shows an example which is an extension of working example one wherein there is an additional high-k dielectric deposition module 10 attached to the central wafer handling platform 3 described in working example one.
In the example shown in Fig.3, a high-k dielectric deposition module 10 is connected to the central wafer-handling platform 3 in addition to the configuration shown in Fig. 2. That is to say, in Fig.3, a thermal annealing module 1, metal gate deposition module 2, a cooling module 8, a high-k dielectric deposition module 10 and a wafer loading/unloading equipment-front-end module 13 are integrated to a central wafer-handling platform 3.
A cooling module 8 may be removed from the configuration shown in Fig.3
The high-k dielectric deposition technique can be any desired technique, for example PVD, CVD, MOCVD or ALD.  The parameters such as deposition pressure, precursor gases, temperature etc., depend on the type of deposition technique and high-k material.
First, high-k dielectric, for example HfO2, is deposited on a substrate 4 by placing a wafer in high-k dielectric deposition module 10.  One can also deposit a metal or metal alloy in the high-k deposition module 10, for example Hf, HfSi, HfAl etc., to be oxidized in the thermal annealing module 1.  The substrate 4 is then transferred into the thermal annealing module 1 and performs the annealing process.  The annealing is usually a single step in oxygen or in an inert gas environment.  One can however, carry on a two-step annealing process where in the first step annealing is done in an oxygen atmosphere at relatively a lower temperature, while in the second step annealing is done in an inert gas environment at relatively a higher temperature.
Then by using the cooling module 8 wafer is cooled down.  Thereafter, wafer is transferred into metal gate deposition module 2, and deposits a metal.
When the configuration given in Fig. 3 is used, high-k deposition, thermal annealing and metal gate deposition can be done without a vacuum break.  This results in further improvement of film quality and thereby semiconductor device quality. 
Using the integrated system shown in Fig. 3, the following process can be conducted. Firstly, depositing a high-k dielectric film on a substrate in a high-k deposition module, annealing said substrate on which high-k dielectric film is deposited in a thermal annealing module, cooling said annealed substrate in a cooling module, and then depositing a metal gate material on said cooled substrate in a metal gate deposition module wherein said first depositing step, annealing step, cooling step and second depositing step are carried out consecutively without a vacuum break.
Also, the following process can be conducted. After the first depositing step depositing a thin thermal SiO2 film on a substrate in a thermal annealing module, cooling said substrate in a cooling module, depositing a high-k dielectric film on said substrate in a high-k deposition module, annealing said substrate in a thermal annealing module, cooling said annealed substrate in a cooling module, and then depositing a metal gate material on said cooled substrate in a metal gate deposition module wherein said first depositing step, first cooling step, second depositing step, annealing step, second cooling step and third depositing step are carried out consecutively without a vacuum break.
As the before described, the thermal annealing module, the cooling module, the high-k deposition module, and the metal gate deposition module are integrated to a single central wafer-handling platform, so that immediately after the high-k annealing process and cooling process, wafers can be transferred into metal gate deposition module without a vacuum break and deposit metal gate.
Integration of thermal annealing system, cooling module, high-k deposition module, and metal gate deposition module to a one central wafer-handling platform can improve the high-k dielectric film and metal gate interface properties and thereby improves electrical characteristics and device performance.
【Example 3】
Figure 4 shows a schematic diagram of the integrated system comprised of two angled-PVD modules 11 and 12, one thermal annealing module 1, cooling module 8, central wafer-handling platform 3, and wafer loading/unloading equipment-front-end module 13.
The hardware configuration of both angled-PVD systems 11 and 12 are the same except the target materials fixed to each cathodes.  A cross sectional diagram of an example of angled-PVD module which can be adopted in the substrate treating system of the present invention is shown in Fig. 5.
The angled-PVD module 11 and 12 is comprised of a chamber having a chamber wall 27, vacuuming port 28 and wafer in/out port 29.  The substrate holder 17 is provided in the chamber as shown in Fig. 5.
The angled-PVD module 11 and 12 employ off-axis sputtering technology where substrate 4 and target 14 surfaces are not parallel as in conventional PVD systems, instead these two surfaces make an angle α (denoted by numeral 15) as shown in Fig. 5.  This angle α (15) is however, not critical and can lie in the range of 10°to 90°, but typically lies around 45o.  Each angled-PVD system may have one or more angled targets.  For example, as one cathode 16 is shown in Fig. 5, each PVD system shown in Fig. 4 accommodates 5 cathodes (16a, 16b, 16c, 16d and 16e) and thereby 5 targets 14.
In each cathode, as shown in Fig. 5, backing plate 30 is provided on the opening of cathode 16 by insulator 31.  Target 14 is supported by the front side of the backing plate 30, and magnets 32 are provided at the back side of backing plate 30.  The magnets 32 are rotated during film deposition.
A target 14 made of a metal, metal nitride or metal oxide or a semiconductor is fixed to each cathode 16a to 16e.  Each cathode is supplied with a DC, as shown in Fig.5, or RF electrical power to ignite and maintain a plasma.  The ions in the plasma sputter the target material and these sputtered atoms are deposited on the substrate 4 placed on substrate holder 17.
The substrate holder 17 where a substrate 4 is placed for the film deposition rotates around its central axis 18 during film deposition.  The rotation of substrate holder 17 is of importance to obtain a uniform film thickness over the wafer surface since sputtered atoms are coming with an angle. 
The PVD module can accommodate 5 cathodes (16a, 16b, 16c, 16d, 16e) at the same time.  These cathodes 16a to 16e are fixed to the ceiling of the angled PVD module 11 and 12 respectively with an angle α(15) with respect to the surface of substrate 4.  This angle α(15) is not critical and can be varied in the range of 0 to 90o, but typically lies around 45o.  In each cathode 16, there is a metal or dielectric target 14 as an integrated part of the cathode 16.  Above the target 14, there is a magnet 32, which is rotated during film deposition.  The magnet 32 however, is not essential.  Use of magnet 32 increases the plasma density and confines the plasma to the region below the target suppressing diffusion towards the wall 27 of the chamber of PVD module.  The diameter of a target 14 is also not critical and usually takes around 200 mm.  The target 14 is simply a planar plate firmly fixed to a backing plate 30.  The backing plate 30 is usually cooled using circulating water or any other suitable liquid.  The cooling mechanism of backing plate 30 is not shown for the clarity of the diagram.
In Fig. 5 numeral 35 indicates a shutter.
Each cathode 16 is electrically isolated from the rest of the hardware and connected to a DC or RF electrical supply unit.  In Figure 5 only a DC power source is shown.  The DC or RF power applied to a target 14 is not critical but typically lies lower than 500 W.  The reason is high-k materials that should be deposited on a substrate 4 should be very thin.  Therefore, in order to control the film thickness to a greater accuracy, film deposition rate must be lowered.  So that, by measuring the depositing time, film thickness can be controlled accurately.
The angled PVD module 11 and 12 is vacuumed to a lower pressure and maintained a low-pressure before and after plasma is ignited.  The inside pressure in the chamber of angled PVD module 11 and 12 is not critical, however, deposition is usually carried out at a pressure lower than 1 Pa.
It is possible to obtain extremely uniform depositing film, by considering and comparing the mean-free-path of gases atoms in the PVD module 11 and 12 with respect to the substrate-to-target distance.
The sputter deposition can be carried out with the use of an inert gas plasma, such as Ar plasma or using a gas mixture such as Ar+O2 or Ar+N2.  When a reactive gas mixture is used, sputtered atoms react with the gaseous species and form a different product such as metal nitride or oxide and then are deposited on the water surface.  The film deposition is usually carried out at a pressure lower than 1Pa, however, as this is not critical, one can use a different pressure for the film deposition.
The film deposition can be done using a single target 14 by supplying DC or RF power to that appropriate target.  Or, film deposition can be done by a co-sputtering process where RF or DC power is supplied to two or several targets 14, which are provided at each cathode 16a to 16e, at the same time.  In this case, the atomic composition of alloy material is controlled by adjusting the DC or RF electrical power applied to each target.
One of the angled-PVD systems may be used for high-k dielectrics while the other may be used for gate electrode deposition.
The thermal annealing module 1 used in the configuration of Fig.4 is the same as shown in Fig.6 and described in Example 1.
When a substrate 4 with a film deposited in angled PVD module 11 is placed in the thermal annealing module 1 such as RTP module, it is heated to a higher temperature usually over 400℃ under a reactive gas mixture, preferably with Ar + O2 gas mixture.  During this heating, the metal, metal-alloy or metal nitride films get oxidized and become a dielectric.
The heating by the thermal annealing module 1 such as RTP module can be carried out in two or more steps under the same or different gas environments.  In the first step, for example heating is carried out only to oxidize the film deposited on a wafer surface, and in the second or later steps wafer is heated to even a higher temperature to mix the oxidized film with underlying Si or any other underlying film.
The cooling module 8 is comprised of at least a wafer stage cooled to a lower temperature.
Again, there may be an electrostatic chuck mechanism integrated to the wafer stage to clamp the wafer on to the wafer stage.  This is important if the wafer cooling must be done at a higher rate.  The pressure inside the cooling module 8 is not important and can be in the range of atmospheric pressure to lower pressures as low as 10-7Pa.
The central wafer-handling platform 3 includes a transfer means such as robot arm 9 that delivers substrate 4 between angled PVD module 11 and central wafer-handling platform 3, thermal annealing module 1 and central wafer-handling platform 3, angled PVD module 12 and central wafer-handling platform 3, cooling module 8 and central wafer-handling platform 3, and wafer loading/unloading equipment-front-end module 13 and central wafer-handling platform 3, respectively, without a vacuum break.
The wafer loading/unloading equipment-front-end module 13 also comprised of at least a wafer handling robot arm and one or several stages to place wafer cassettes.  These are not shown in figures for the simplicity.
Method of high-k and metal gate preparation is as follows and explained with reference to Fig. 7.
Step-1 Deposit preliminary film for high-k dielectric
Step-2 Thermally annealed under oxygen atmosphere to form high-k dielectric
Step-3 Cool down the wafer
Step-4 Deposit metal electrode material.
Detailed description of deposition method.
Step-1
The starting wafer may or may not have an initially deposited very thin SiO2 or SiON layer 23.  This is shown in Fig. 7(a).
A starting material 24 for high-k dielectric is deposited on substrate 4 using one of the angled-PVD modules (Fig. 7(b)).  The starting material 24 may be a metal, preferably refractory metal such as Hf, Ta, Zr etc., metal nitride such as HfN, TaN, TiN etc., metal alloy such as HfTa, HfTi, etc., metal-semiconductor alloy such as HfSi etc. or metal alloy nitrides such as TaSiN etc.
Again, one can deposit two or several films mentioned above as a stacked configuration.  For example, Hf/SiN/Hf, HfN/AlN,Hf.
Usually, Hf, Zr, Ti, or Ta is used as a metal target 14.  However, other metal targets are not ruled out.  In case a metal-semiconductor alloy is deposited, preferably the semi conducting material is Si.
Though it is not critical, the film thickness of above starting materials is usually kept less than 5 nm, typically around 2 nm.
Step-2
After the deposition of starting film 24 as described above, substrate 4 is transferred to thermal annealing module 1.  The substrate 4 is heated to a higher temperature usually over 400℃, under an oxygen gas atmosphere, so that starting material gets oxidized (Fig. 7(c)) forming a high-k dielectric 25.  The heating process can be carried out as a single step or several steps.  Usually, a heating procedure with two steps or several steps is more suitable to control the chemical reaction during annealing process.  For example, first the film is heated to 400℃ to oxidize the metallic elements in the starting material.  If the film is heated to a very high temperature at once, for example to 800℃, metallic elements in the film may form their silicides, which are stable and show metallic features.  Once the film is properly oxidized at a relatively lower temperature such as 400℃, temperature is raised to a higher value, for example to 900℃, preferably in an inert gas environment.  If metal stacks of different metals are used as the starting material, high-temperature annealing is important for inter-diffusion of each material and to form a uniform film composition.
Step-3
After completion of thermal annealing process, substrate 4 is transferred to the cooling module 8 and cooled to a desired temperature, preferably to the room temperature.
Step-4
The substrate 4 is transferred to the other angled-PVD module and deposited a gate electrode 26 (Fig. 7(d)).
The gate material may be a metal such as Ta, Ru, Hf etc., a metal nitride such as TiN, HfN, TaN etc., metal alloy such as RuTa, HfTa, etc., metal semiconductor alloy such as HfSi, TaSi etc., metal semiconductor alloy nitrides such as TaSiN etc. or a stack of above mentioned films such as Hf/TaN/TiN, Ru/Ta/TaN etc.
In depositing film stack one on each other, substrate does not have to be removed from the angled-PVD module to deposit each film.  Since this PVD module has five cathodes 16a to 16e and supports up to 5 different targets, by fixing appropriate targets one can deposit any desired metal stacks in the same angled-PVD module.
After the gate electrode deposition, the substrate may subject to thermal annealing process, particularly if metal stacks are deposited.  During this thermal annealing process, metal stacks inter-diffuse and form a new uniform composition.  Otherwise, one can take the wafer directly out from the integrated system shown in Fig.4 after the gate electrode deposition.
Preferably, before placing a wafer in the above integrated system, the substrates are treated as follows to get improved electrical properties.
1. The substrate is cleaned with diluted HF solution to remove native oxide on the surface
2. Dry the substrate
3. Deposit very thin layer of thermal SiO2 (eg. 1 nm) (eg. Initially deposited film 23 shown in Fig. 7(a)). This process can be conducted in the thermal annealing module 1.
The reason for the use of thin SiO2 layer 23 on Si substrate 4 is that after the preparation of overall film deposition process as described-above, a fraction of originally deposited SiO2 layer 23 remains at interface between Si substrate 4 and high-k dielectric 25 as shown in Fig. 7(c) and 7(d).  This results in a lower leakage current, lower voltage hysterias, and improved electron mobility in the channel region in a MOSFET.
These angled PVD modules give 11, 12 shown in Fig.5 and used in the configuration of Fig.4 can achieve higher deposition rate.  As a result of higher deposition rate, an economically viable throughput can be obtained by the present invention.
【Example 4】
In Fig. 8, there are two angled PVD modules 11 ad 12, two thermal annealing modules 1a and 1b, one cooling module 8 and wafer loading/unloading equipment front-end module 13 attached to a central wafer-handling platform 3.
Compared to the integrated system explained in working example 3, there is an additional thermal annealing module in this working example 4.  Except for this addition, all the other hardware are the same as that explained in working example 3.  This additional thermal annealing module is used for high-temperature annealing of gate electrode material.  Use of separate thermal annealing modules to anneal starting material to form high-k dielectric and gate electrode, increases the throughput and minimize cross contamination.  Except for the above-mentioned difference, all the other processing steps and procedures are the same as that explained in working example 3. 
【Example 5】
Figure 9 shows a schematic diagram of the integrated system for the deposition of high-k dielectric, which is comprised of angled PVD module 11, thermal annealing module 1 such as RTP module, central wafer-handling platform 3 and a wafer loading/unloading equipment-front-end module (EFEM) 13.
The construction and mechanism of the angled PVD module 11 is described in Example 3 and shown in Fig. 5. So that, they are omitted from this example.
Fig. 10(a) shows a Hf film uniformity deposited on a 300 mm wafer at a pressure of 0.015 Pa using the angled PVD module 11.  The other parameters used for that deposition are as follows.  Target-to-substrate vertical distance = 250 mm, DC power applied to Hf target = 300 W, substrate holder rotation speed = 240 rpm, Plasma gas = Ar.  The standard deviation (σ) of larger number of film thickness measurements is usually given as the film non-uniformity.  The standard deviation (σ) of 49-points measurement on Hf film given in Fig. 10(a) is 0.16%.  The lines shown in Fig. 10(a) are the constant-uniform contours 36.  The numeral 37 given at each contours is the normalized uniformity.  Figure 10(b) shows the normalized uniformity across a diameter line. 
In case of bi-metal or metal alloy depositions, two or many targets (16a, 16b, ・・・) are given DC or RF power simultaneously.  By adjusting the DC or RF power applied to each cathode, the composition of metal alloy can be varied. For example Fig. 11 shows controllability of HfSi composition.  The deposition condition for Fig. 11 is as follows.
Process gas = Ar, Pressure = 0.015Pa, Hf target DC power = 70 W, Si target DC power = 30 W to 130 W, Substrate-to-target distance = 250 mm.  The Hf fraction of HfSi film can be controlled from 55% to 82% (or Si fraction from 45% to 18%) by controlling the DC power applied to Si target.  In Fig.11, variation of Hf fraction in HfSi film is denoted numeral 38 and variation of Si fraction in HfSi film is denoted numeral 39.
In case of reactive sputter depositions, a reactive gas, for example oxygen or nitrogen is added to the PVD module in addition to an inert gas, for example Ar.  The reactive gas decomposes in the plasma and reacts with the sputtered atom and then deposits on the wafer surface.  For example, Fig. 12(a) shows film uniformity of TaN film deposited by reactive sputtering method using Ar+N2 gas mixture with the following condition. 
Ta target DC power = 300 W, Plasma gas = Ar, Pressure = 0.015Pa, Ar flow rate = 30 sccm, N2 flow rate = 10 sccm, substrate-to-target distance = 250 mm. 
Figure 12(a) shows the constant uniform contours 36 while Figure 12(b) shows the normalized uniformity across a diameter line.  The standard deviation of 49-thickness measurement on TaN film shown in Fig. 12 is 0.13%. 
After a film is deposited in PVD module 11, substrate 4 is transferred to the thermal annealing module 1 without  a vacuum break.
The thermal annealing module 1 is an RTP module shown in Fig. 6 and described in the before described example 1.
The heating by the thermal annealing module 1 such as RTP module can be carried out in two or more steps under the same or different gas environments.  In the first step, for example, heating is carried out only to oxidize the film deposited on a wafer surface, and in the second or later steps wafer is heated to an even higher temperature to mix the oxidized film with underlying Si or any other underlying film.
For example, HfSiON film is fabricated with the following procedure.
Started with p-type Si wafer
Cleaned with HF to remove native oxide
Deposited 1 nm thermal SiO2
Deposited 1 nm HfN by placing in the PVD module (11)
Placed wafer in RTP module (1)
Annealed at 400℃ for 30 sec. in an oxygen ambient 
Annealed at 800℃ for 30 sec. in an inert gas ambient
Wafer is taken out and film is evaluated.
During the first annealing step HfN film gets oxidized and form HfON.  During the second annealing step, HfON and underlying SiO2 film gets intermixed and form HfSiON.  RBS spectra obtained for the above film is shown in Fig. 13, which clearly shows the film is HfSiON.
It should be noted that after the RTP process, a Ti film is deposited as a capping layer to prevent further oxidation of prepared high-k film.
During the second RTP process only a fraction of initially deposited thermal SiO2 film is consumed to form HfSiON.  Therefore, a thin SiO2 layer remains below the HfSiON film just above the semiconductor. 
It is important to have a very thin layer of thermal SiO2 remaining below the HfSiON film to improve the electron mobility in the channel region 107 (Fig.15). So that one has to control the RTP temperature and time to consume only a fraction of thermal SiO2.  By this method, one can therefore, have very thin thermal SiO2 layer, for example 5 angstrom, under HfSiON layer.  The importance of this process is that there is no reliable technique in directly depositing such a thin SiO2 layer. 
HfSiON is considered as a high-k material with a relative dielectric constant between 15-24 depending on film composition. 
Similar to the method explained above, one can deposit many other different high-k materials using PVD module and RTP module without having a vacuum-break.
Since this process does not involve vacuum-break, the overall process is very reliable and repeatable, so that this process can be confidently apply in actual device fabrications.
As the before described, a PVD (physical vapor deposition) module and RTP (rapid thermal processing) module are integrated together with the use of wafer transfer module and EFEM (equipment front-end module), wherein first a metal, metal nitride or metal oxide film is deposited on a substrate by placing in PVD module and secondly the wafer is subjected to RTP process to convert metal film into dielectric and/or improve dielectric properties.  The film deposition step and RTP process is carried out without a vacuum break so that film deposited by this procedure gives repeatable and reliable properties. 
The present invention is not limited to the preferable examples described above, and may be modified to various embodiments within the technological scope defined by the accompanying claims and equivalents thereof.
【Brief Descriptions of the Drawings】
【Figure 1】 Fig. 1 shows a schematic diagram of integrated system used in working example one.
【Figure 2】 Fig. 2 shows another configuration for working example one.
【Figure 3】 Fig. 3 shows a schematic diagram of working example two.
【Figure 4】 Fig. 4 shows a schematic diagram of another integrated system.
【Figure 5】 Fig.5 shows a cross sectional view of angled-PVD module provided in the integrated system shown in Fig.4
【Figure 6】 Fig.6 shows a cross sectional view of thermal annealing module provided in the integrated system shown in Fig.1
【Figure 7】 Fig.7(a) to (d) show the procedure of film deposition and thermal annealing process
【Figure 8】 Fig.8 shows a schematic diagram of another integrated system.
【Figure 9】 Fig. 9 shows a schematic diagram of another integrated system.
【Figure 10】 Fig. 10 (a) shows uniform-counter lines of Hf film deposited on 300 mm wafer, Fig.10(b) shows the cross sectional uniformity of Hf film.
【Figure 11】 Fig. 11 shows variation of HfSi film composition depending on applied DC power.
【Figure 12】 Fig.12(a) shows uniform-counter limes of TaN film deposited on 200 mm wafer, Fig.12(b) shows the cross sectional uniformity of TaN film.
【Figure 13】 Fig. 13 shows RBS data obtained for HfSiON film.
【Figure 14】 Fig. 14 shows a schematic diagram of wafer treating system in which CVD chamber for depositing high-k dielectrics using CVD technique is connected to central wafer-handling platform.
【Figure 15】 Fig. 15 shows a schematic view of MOSFET
【Explanation of reference signs】
1   thermal annealing module
2   metal gate deposition module
3   central wafer-handling platform
4   substrate
5   wafer alligner
6   wafer load port
7   wafer unload port
8   cooling module
9   robot arm
10  high-k dielectric deposition module
11  angled-PVD module
12  angled-PVD module
13  wafer loading/unloading equipment-front-end module
14  target
15  target angle α
16  cathode
16a, 16b, 16c, 16d and 16e  cathodes
17  substrate holder 
18  central axis of substrate holder
19  substrate holder
20  wafer heating mechanism
21  gas inlet
22  gas outlet
23  initially deposited very thin SiO2 or SiON layer
24  starting material (film)
25  high-k dielectric
26  gate electrode
27  chamber wall
28  vacuuming port
29  wafer in/out port
30  backing plate
31  insulator
32  magnets
33  substrate in/out port
【Claims】
【Claim 1】
A method to deposit a metal gate on a high-k dielectric film in the fabrication of metal-oxide-semiconductor field effect transistors comprising:
an annealing step annealing a substrate with high-k dielectric film deposited thereon in a thermal annealing module; and 
a depositing step depositing a metal gate material on said annealed substrate in a metal gate deposition module; characterized that
said annealing step and depositing step are carried out consecutively without a vacuum break.
【Claim 2】
A method to deposit a metal gate on a high-k dielectric film in the fabrication of metal-oxide-semiconductor field effect transistors comprising:
an annealing step annealing a substrate with high-k dielectric film deposited thereon in a thermal annealing module;
a cooling step cooling said annealed substrate in a cooling module; and 
a depositing step depositing a metal gate material on said cooled substrate in a metal gate deposition module; characterized that
said annealing step, cooling step and depositing step are carried out consecutively without a vacuum break.
【Claim 3】
A method to deposit a metal gate on a high-k dielectric film in the fabrication of metal-oxide-semiconductor field effect transistors comprising:
a first depositing step depositing a high-k dielectric film on a substrate in a high-k deposition module;
an annealing step annealing said substrate on which high-k dielectric film is deposited in a thermal annealing module;
a cooling step cooling said annealed substrate in a cooling module; and 
a second depositing step depositing a metal gate material on said cooled substrate in a metal gate deposition module; characterized that
said first depositing step, annealing step, cooling step and second depositing step are carried out consecutively without a vacuum break.
【Claim 4】
A method to deposit a metal gate on a high-k dielectric film in the fabrication of metal-oxide-semiconductor field effect transistors comprising:
a first depositing step depositing a thin thermal SiO2 film on a substrate in a thermal annealing module;
a first cooling step cooling said substrate in a cooling module;
a second depositing step depositing a high-k dielectric film on said substrate in a high-k deposition module;
an annealing step annealing said substrate in a thermal annealing module;
a second cooling step cooling said annealed substrate in a cooling module; and 
a third depositing step depositing a metal gate material on said cooled substrate in a metal gate deposition module; characterized that
said first depositing step, first cooling step, second depositing step, annealing step, second cooling step and third depositing step are carried out consecutively without a vacuum break. 
【Claim 5】
A method to deposit a metal gate on a high-k dielectric film in the fabrication of metal-oxide-semiconductor field effect transistors according to any one of claims 1 to 4 wherein:
a metal gate formed by said depositing step depositing a metal gate material comprises of a plural film stack; and
after said metal gate is formed the substrate is further annealed consecutively in the thermal annealing module without a vacuum break.
【Claim 6】
A method to improve high-k dielectric film and metal gate interface in the fabrication of metal-oxide-semiconductor field effect transistors by depositing a metal gate on a high-k dielectric film according to the method claimed in any one of claims 1 to 5.
【Claim 7】
A substrate treating system comprising a wafer-handling platform including transfer means to transfer a substrate and processing module connected to said wafer-handling platform; wherein
said processing module includes at least a thermal annealing module and a metal gate deposition module;
and said transfer means transfer the substrate between said wafer-handling platform and said processing module without a vacuum break.
【Claim 8】
A substrate treating system according to claim 7; wherein said processing module further includes a cooling module and/or a high-k dielectric deposition module.
【Abstract】
【Problems to be solved】 In a metal-oxide-semiconductor field effect transistors (MOSFET), an object of the present invention is to improve high-k dielectric film and metal gate interface properties and thereby improve electrical characteristics and device performance.
【Solution】 A method to improve high-k dielectric film and metal gate interface in the fabrication of MOSFET by depositing a metal gate on a high-k dielectric comprising an annealing step annealing a substrate with high-k dielectric film deposited thereon in a thermal annealing module and a depositing step depositing a metal gate material on said annealed substrate in a metal gate deposition module, characterized that said annealing step and depositing step are carried out consecutively without a vacuum break.
【selected drawing】 Fig.1
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006237371.tif 000024
【図８】
2006237371.tif 000025
【図９】
2006237371.tif 000026
【図１０】
2006237371.tif 000027
【図１１】
2006237371.tif 000028
【図１２】
2006237371.tif 000029
【図１３】
2006237371.tif 000030
【図１４】
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【図１５】
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