(57)【要約】【課題】  従来の電源保護素子のレイアウトでは、太い主配線から分岐した細い分岐配線へ流れ込むサージに対して、内部回路を保護することが困難であった。【解決手段】  本発明にかかる半導体集積回路装置は、端子近傍に接続される電源保護素子１１０を有する半導体集積回路装置であって、ＶＣＣパット１０１又はＧＮＤパット１０２に接続される主配線と、主配線から分岐し、半導体集積回路装置の機能ブロックに電源電位又は接地電位を供給する分岐配線と、主配線と分岐配線が分岐する分岐部と、分岐配線に接続される内部電源保護素子１１１とを有するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
端子近傍に接続される電源保護素子を有する半導体集積回路装置であって、
電源端子又は接地端子に接続される主配線と、
前記主配線から分岐し、半導体集積回路装置の機能ブロックに電源電位又は接地電位を供給する分岐配線と、
前記主配線から前記分岐配線が分岐する分岐部と、
前記分岐配線に接続される内部電源保護素子とを有する半導体集積回路装置。
【請求項２】
前記分岐配線の端部、又は、前記分岐配線の端部と前記機能ブロックとの間の前記分岐配線に接続される内部電源保護素子を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記分岐部と前記機能ブロックとの間の前記分岐配線に接続される電源保護素子を有することを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記内部電源保護素子は前記電源保護素子よりもサイズが小さいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記分岐配線は、前記主配線より配線幅の細い配線であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記分岐配線は、前記主配線の延在方向に対して直交する方向に延在することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記分岐配線は、前記主配線より分岐した複数本の配線であって、分岐したそれぞれの配線であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記分岐配線は、前記主配線より単位距離当たりのインピーダンスが高いことを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路装置。
【請求項９】
前記分岐配線は、前記主配線を介して電源端子又は接地端子に接続されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路装置。
【請求項１０】
前記分岐部は、前記主配線と前記分岐配線とが分岐する接点であって、配線の単位距離当たりの配線インピーダンスが切り替わる接点であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体集積回路装置。
【請求項１１】
前記分岐配線は、所定の機能ブロックに電源電位又は接地電位を供給する配線であることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体集積回路装置。
【請求項１２】
前記主配線は複数の機能ブロックに電源電位又は接地電位を供給する配線であり、前記分岐配線は所定の機能ブロックに電源電位又は接地電位を供給する配線であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体集積回路装置。
【請求項１３】
前記電源端子に前記主配線を介して接続される前記分岐配線は、半導体集積回路装置のウェル領域とコンタクトを介して接続されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体集積回路装置。
【請求項１４】
前記接地端子に前記主配線を介して接続される前記分岐配線は、半導体集積回路装置の基板領域とコンタクトを介して接続されていることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体集積回路装置。
【請求項１５】
前記内部電源保護素子と前記機能ブロックとが同一のウェル又は基板上に形成される半導体集積回路装置であって、前記内部電源保護素子と前記機能ブロックとの間に基板電位に接続された基板と同導電型拡散層またはウェル電位に接続された同導電型拡散層を有することを特徴とする請求項１乃至１４のいずれか１項に記載の半導体集積回路装置。
【請求項１６】
入出力端子に接続される配線と前記主配線との間に接続される入出力端子保護素子を備える半導体集積回路装置であって、前記分岐配線に接続される内部電源保護素子を有することを特徴とする請求項１乃至１５のいずれか１項に記載の半導体集積回路装置。
【請求項１７】
Ｉｅｓｄ：静電気印加時に電源端子と接地端子との間に流れる電流、Ｒｖ：電源電位側の期待放電経路の配線抵抗、Ｒｓ：接地電位側の期待放電経路の配線抵抗、Ｖｃ：電源保護素子の動作時のクランプ電圧、Ｒｃ：電源保護素子の実効動作抵抗成分、Ｉｅｓｄ１：端子電源保護素子に流れるサージ電流、Ｖｘ：内部回路のゲート絶縁膜の耐圧を算出するステップ（ａ）と、
前記ステップ（ａ）の結果より、ＥＳＤによるサージ電流によって、基準端子とサージ印加端子との間の電圧差がゲート酸化膜耐圧を超えるか否かを判定するステップ（ｂ）と、
前記ステップ（ｂ）によって、基準端子とサージ印加端子との間の電圧差がゲート酸化膜耐圧を超える場合に、Ｒｄｖ：電源電位側の予測放電経路の配線抵抗、Ｒｄｓ：接地電位側の予測放電経路の配線抵抗、Ｒｄｃ：電源分岐配線又は接地分岐配線の少なくともいずれか一方に接続される電源保護素子の実効動作抵抗成分、Ｖｄｃ：電源分岐配線又は接地分岐配線の少なくともいずれか一方に接続される電源保護素子の動作時のクランプ電圧、Ｉｅｓｄ１：内部電源保護素子を形成した場合に端子電源保護素子に流れるサージ電流、Ｉｅｓｄ２：内部電源保護素子に流れるサージ電流を算出するステップ（ｃ）と、
前記ステップ（ｃ）の結果より、基準端子とサージ印加端子との間の電圧差がゲート酸化膜耐圧を超えない場所に内部電源保護素子を設けるステップ（ｄ）とを有する半導体集積回路装置の設計方法。
【請求項１８】
前記ステップ（ｂ）は、
Ｉｅｓｄ（Ｒｖ＋Ｒｓ＋Ｒｃ）＋Ｖｃ＞Ｖｘ  ・・・（１）式
（１）式の関係を満たす場合に、前記電源分岐配線又は前記接地分岐配線の少なくとも一方に内部電源保護素子を接続することを特徴とする請求項１７に記載の半導体集積回路装置の設計方法。
【請求項１９】
前記ステップ（ｄ）は、
Ｉｅｓｄ１（Ｒｖ＋Ｒｓ＋Ｒｃ）＋Ｖｃ
＜Ｉｅｓｄ２（Ｒｄｖ＋Ｒｄｓ＋Ｒｄｃ）＋Ｒｄｃ＜Ｖｘ  ・・・（２）式
（２）式を満たす内部電源保護素子を前記電源分岐配線又は前記接地分岐配線の少なくとも一方に接続することを特徴とする請求項１７又は１８に記載の半導体集積回路装置の設計方法。
【請求項２０】
前記ステップ（ｂ）において、前記（１）式を満たさない場合には、内部電源保護素子を設けないことを特徴とする請求項１７又は１８に記載の半導体集積回路装置の設計方法。
【請求項２１】
前記配線抵抗はいずれもウェル領域又は基板領域の抵抗成分を考慮した合成抵抗であることを特徴とした請求項１８乃至２０のいずれか１項に記載の半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に分岐配線に接続された内部電源保護素子によって静電破壊対策をした半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、素子の微細化を進めることで、装置の機能向上及び性能向上を図っている。しかし、微細化された素子を用いて形成される半導体集積回路装置は静電気（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が与えられると破壊しやすい問題がある。ＥＳＤは異常な電圧及び電流（サージ）である。このサージにより、半導体素子が破壊するＥＳＤ破壊を起こす場合がある。半導体集積回路装置には、このＥＳＤ破壊に対する耐性が求められる。この素子のＥＳＤ破壊の原理が非特許文献１に開示されている。
【０００３】
非特許文献１によれば、電源−接地端子間に電源保護素子を接続し、内部回路へのサージ電流の流入を防止し、内部回路に加わる電圧を抑制したとしても、それだけでは内部回路の素子の破壊を防ぐができない。つまり、電源保護素子によってサージ電流の内部回路への流入を阻止しても、期待した経路でサージ電流が流れずにＭＯＳＦＥＴのゲート−ドレイン間がショートしてしまう問題がある。電源端子よりサージが与えられ、内部回路を経由して接地端子にサージが流れ込む場合の経路を表した図を図１０に示す。図１０に示す場合では内部回路１００１が破壊する。また、半導体集積回路装置の入出力端子からサージが与えられた時に、サージが内部回路を経由して電源端子に流れ込む経路を表した図を図１１に示す。図１１に示す場合でも内部回路１１０１が破壊する。
【０００４】
このようなことから、ＥＳＤ耐圧を高めるために、多くの入力保護、出力保護、電源保護素子及び回路が提案されている。電源保護素子は、ダイオード、ｇｇ−ＮＭＯＳ（Ｇｒｏｕｎｄｅｄ  Ｇａｔｅ−ＮＭＯＳ）、ＳＣＲ（Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）などが一般的に用いられている。これらの電源保護素子は、サージが装置に与えられた時に、内部回路以外の経路にサージを放電し、内部回路に加わる電圧を低く抑える機能を持つ。また、装置が動作している時に与えられるサージ対策として、装置が動作している時にサージを内部回路以外の経路に放電し、内部回路の電圧上昇を抑制するアクティブ電源保護素子が用いられる場合もある。
【０００５】
しかしながら、電源保護素子の配置（レイアウト）の方法いかんによっては保護素子による保護が十分に働かない問題がある。従来の保護素子のレイアウトを模式的に示した図を図１２に示す。また、従来の保護素子の平面レイアウトを模式的に示した図を図１３に示す。従来の電源保護素子は、半導体集積回路装置の端子の近傍又は主配線に接続されるようにレイアウトされるのが一般的であった。
【０００６】
以上のことから、特許文献１には、半導体集積回路装置の配線がインピーダンスを持っている場合に端子の近傍及び内部回路の近傍の両方に電源保護素子をレイアウトする技術が開示されている。しかしながら、特許文献１によっても、保護素子の具体的なレイアウト上の配置は示されておらず、そのレイアウトは設計者のノウハウに頼らざるを得ない問題がある。また、特許文献２、３には、電源電位と接地電位との間のみならず、その他の端子も含めて、それぞれを電源保護素子で接続する技術が開示されている。しかしながら、特許文献２、３によっても、電源保護素子は半導体集積回路装置の端子の近傍に配置されているのみであるため、内部回路を的確に保護することはできない問題がある。特許文献４、５には電源配線と接地配線を複数の電源保護素子で接続することで電源保護素子の見かけのインピーダンスを下げる技術が開示されている。しかしながら、特許文献４、５によって開示されている技術によっても、半導体集積回路装置の電源端子、接地端子から直接つながる太い線幅の主配線から枝分かれした細い線幅の分岐配線を経由して流れるサージの保護は困難であるという問題がある。
【０００７】
上記の問題を図１４に示す回路によって実験によって確認した結果、ＶＣＣ１とＧＮＤ１の間よりＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）装置を用いてサージを与えた場合には内部のインバータ群１４０１に破壊はなかった。しかし、ＶＣＣ２とＧＮＤ２の間にサージを与えた場合、ＶＣＣ１とＧＮＤ１の間にサージを与えた場合に比べ５５％のＥＳＤ耐圧となった。どちらの端子からサージを与えても耐圧を同じにするためにはゲート酸化膜を厚くしなければならなかった。
【０００８】
また、デバイスを帯電させて端子から放電させるＣＤＭ（Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ）試験などでは、電荷が内部素子に蓄えられるため、その電荷の放電経路を予測するのは困難である。ＣＤＭ試験のようなＥＳＤ印加試験では、素子に蓄えられた電荷の放電経路は、端子近傍の電源保護素子だけではないため、従来示された技術によっても素子の保護を十分に行えない問題がある。
【０００９】
【非特許文献１】IEEE Transactions on electron devices, vol.35, No.12, 1998, pp2133-2139    CHARVAKA DUVVURY et al. 'Internal Chip ESD Phenomena Beyond the Protection Circuit'
【特許文献１】特開平２−３０７２５８号
【特許文献２】特開平３−７２６６６号
【特許文献３】特開平４−４８７７３号
【特許文献４】特開平３−２７５６６号
【特許文献５】特開平１１−２９７９３９号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の電源保護素子のレイアウトでは、太い主配線から分岐した細い分岐配線へ流れ込むサージに対して、内部回路を保護することが困難であった。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体集積回路装置は、端子近傍に接続される電源保護素子１１０を有する半導体集積回路装置であって、ＶＣＣパット１０１又はＧＮＤパット１０２に接続される主配線と、主配線から分岐し、半導体集積回路装置の機能ブロックに電源電位又は接地電位を供給する分岐配線と、主配線から分岐配線が分岐する分岐部と、分岐配線に接続される内部電源保護素子１１１とを有するものである。
【００１２】
本発明の半導体集積回路装置によれば、端子近傍に接続される電源保護素子のみならず、機能ブロックが接続される分岐配線にも内部電源保護素子を接続することによって、サージ電流の放電経路を増やし、従来では保護できなかった内部回路の破壊を保護することが可能である。
【発明の効果】
【００１３】
微細化された素子を用いながら、ＥＳＤ耐圧の高い半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１
【００１５】
実施の形態１にかかる半導体集積回路装置の内部電源保護素子の配置の模式図を図１に示す。実施の形態１の半導体は電源端子（ＶＣＣパット）１０１、ＶＣＣ主配線１０２、ＶＣＣ分岐配線１０３、接地端子（ＧＮＤパット）１０５、ＧＮＤ主配線１０６、ＧＮＤ分岐配線１０７、内部回路１０９、端子電源保護素子１１０、内部電源保護素子１１１、ウェルコンタクト１１２、サブコンタクト１１３、ウェル領域１１４を有している。
【００１６】
ＶＣＣパット１０１に接続されるＶＣＣ主配線１０２とＧＮＤパット１０５に接続されるＧＮＤ主配線１０６との間には端子電源保護素子１１０が接続されている。
【００１７】
ＶＣＣ主配線１０２はＶＣＣパット１０１から半導体集積回路装置内部に電源電位を供給する太い配線である。また、ＶＣＣ分岐配線１０３はＶＣＣ主配線１０２から分岐部１０４で分岐した、ＶＣＣ主配線１０２より細い線幅のＶＣＣ配線である。ＶＣＣ分岐配線１０２は内部回路のウェル領域１１４とウェルコンタクト１１２にて接続されている部分を有している。
【００１８】
ＧＮＤ主配線１０６はＧＮＤパット１０５から半導体集積回路装置内部に接地電位を供給する太い配線である。また、ＧＮＤ分岐配線１０６はＧＮＤ主配線１０５から分岐部１０８で分岐した、ＧＮＤ主配線より細い線幅のＧＮＤ配線である。ＧＮＤ主配線１０６及びＧＮＤ分岐配線１０７は半導体集積回路装置の基板領域とサブコンタクト１１３にて接続されている部分を有している。
【００１９】
ここで、分岐配線とは、例えば、主配線に対して略垂直に交わる主配線よりも細い線幅の配線であり、主配線より分岐した複数本の配線であって、分岐したそれぞれの配線である。分岐配線は、主配線より線幅が細いため、主配線より単位距離当たりのインピーダンスが高くなる。また、分岐配線は、主配線を介して電源端子又は接地端子に接続される配線であり、所定の機能ブロックに電源電位又は接地電位を供給する配線である。つまり、主配線は複数の機能ブロックに電源電位又は接地電位を供給する配線であるのに対し、分岐配線は所定の機能ブロックに電源電位又は接地電位を供給する配線である。分岐配線は、前述の条件を少なくとも１つ満たす配線である。
【００２０】
ＶＣＣ分岐配線１０３の端部から内部回路１０９までの間のＶＣＣ分岐配線１０３と、ＧＮＤ分岐配線１０７の端部から内部回路１０９までの間のＧＮＤ分岐配線１０７との間には内部電源保護素子１１１が接続されている。また、内部電源保護素子１１１の両側にはウェル領域１１４を有しており、このウェル領域１１４はＶＣＣ分岐配線１０３からさらに分岐したＶＣＣ配線とウェルコンタクト１１２で接続されている。また、内部電源保護素子１１１とウェル領域１１４との間の領域には、ＧＮＤ分岐配線１０７からさらに分岐したＧＮＤ配線があり、サブコンタクト１１３によってＧＮＤ配線と半導体集積回路装置の基板領域を接続している。
【００２１】
実施の形態１にかかる半導体集積回路装置は内部電源保護素子１１１を有している。この内部電源保護素子１１１は、半導体集積回路装置のＥＳＤ耐圧が所定の基準よりも下回っている場合にＶＣＣ分岐配線１０３とＧＮＤ分岐配線１０７との間に接続されているものである。この内部電源保護素子１１１を半導体内部に形成するか否かを判断するための基準について下記で説明する。
【００２２】
内部電源保護素子１１１を半導体内部に形成するか否かを判断するための手順のフローチャートを図２に示す。内部電源保護素子１１１を半導体集積回路装置内部に形成するか否かを判断は、配線抵抗及び端子電源保護素子１１０の特性とサージが印加されたときに流れる電流量によって決まる。
【００２３】
まず、ＶＣＣパット１０１から端子電源保護回路１１０までのＶＣＣ主配線１０２（ＶＣＣ側の期待放電経路）の配線抵抗Ｒｖ、端子電源保護素子１１０からＧＮＤパット１０５までのＧＮＤ主配線１０６（ＧＮＤ側の期待放電経路）の配線抵抗Ｒｓ、端子電源保護素子１１０の動作時のクランプ電圧Ｖｃ、端子電源保護素子１１０の動作時の実効抵抗成分Ｒｃ、内部回路１０９が有する素子のゲート酸化膜耐圧Ｖｘ、サージ印加時にＶＣＣパット１０１から端子電源保護素子１１０を介してＧＮＤパット１０５に流れる電流Ｉｅｓｄをそれぞれ求める。前述の各値は、例えば、ＣＡＤツールやシミュレーションツールなどを用いて算出する。
【００２４】
上記で求まる値より、下記（３）式に表される関係を満たすときに内部電源保護素子１１１を半導体内部に形成する。
【００２５】
Ｉｅｓｄ（Ｒｖ＋Ｒｓ＋Ｒｃ）＋Ｖｃ＞Ｖｘ  ・・・（３）式
【００２６】
上記（１）式を満たさない場合、内部電源保護素子は形成しない。
【００２７】
ＶＣＣパット１０１からＶＣＣ主配線１０２の分岐部１０４までのＶＣＣ主配線１０２（ＶＣＣ側の予測放電経路）の配線抵抗Ｒｄｖ、ＧＮＤパット１０５からＧＮＤ主配線１０６の分岐部１０８までのＧＮＤ主配線１０６（ＧＮＤ側の予測放電経路）の配線抵抗Ｒｄｓ、内部電源保護素子の動作時のクランプ電圧をＶｄｃ、内部電源保護素子の動作時の実効抵抗成分をＲｄｃ、内部電源保護回路１１１を形成した場合にＶＣＣパット１０１から端子電源保護素子１１０を介してＧＮＤパット１０５に流れるサージ電流Ｉｅｓｄ１、ＶＣＣパット１０１から内部電源保護素子１１１を介してＧＮＤパット１０５に流れるサージ電流Ｉｅｓｄ２とする。内部電源保護素子１１１を半導体集積回路装置の内部に形成する場合、内部電源保護素子１１１は、下記（４）式を満たす特性を有している必要がある。
【００２８】
Ｉｅｓｄ１（Ｒｖ＋Ｒｓ＋Ｒｃ）＋Ｖｃ
＜Ｉｅｓｄ２（Ｒｄｖ＋Ｒｄｓ＋Ｒｄｃ）＋Ｖｄｃ＜Ｖｘ  ・・・（４）式
【００２９】
ここで、ＶＣＣ分岐配線１０３はウェル領域１１４とウェルコンタクト１１２で接続されているため、配線抵抗Ｒｄｖは、ウェル領域１１４の抵抗成分も考慮した合成抵抗である。また、ＧＮＤ主配線１０６及びＧＮＤ分岐配線１０７は半導体集積回路装置の基板領域とサブコンタクトで接続されているため、配線抵抗Ｒｄｓは、基板領域の抵抗成分も考慮した合成抵抗である。さらに、Ｉｅｓｄ＝Ｉｅｓｄ１＋Ｉｅｓｄ２である。
【００３０】
また、Ｒｖ、Ｒｓ＜＜Ｒｃであって、Ｒｄｖ、Ｒｄｓ＜＜Ｒｄｃである場合、（４）式は下記（５）式で表される。
【００３１】
Ｉｅｓｄ１×Ｒｃ＋Ｖｃ＜Ｉｅｓｄ２×Ｒｄｃ＋Ｖｄｃ  ・・・（５）式
【００３２】
電流Ｉｅｓｄ１＞Ｉｅｓｄ２と考えた場合、内部電源保護素子の実効抵抗成分Ｒｄｃ及びクランプ電圧Ｖｄｃは、端子電源保護素子の実効抵抗成分Ｒｄｃ及びクランプ電圧Ｖｃよりも大きな値であってもよい。このことより、内部電源保護素子は端子電源保護素子よりも小さなサイズで形成することが可能である。
【００３３】
上記説明の手順により、半導体集積回路装置のＶＣＣ分岐配線１０３又はＧＮＤ分岐配線１０７に内部電源保護素子１１１を設けた際にＥＳＤによるサージを与えたときの半導体集積回路装置の動作について説明する。
【００３４】
まず、ＥＳＤによってＧＮＤ端子１０５を基準としてＶＣＣ端子１０１に与えられるサージが小さい時の動作について説明する。この場合、ＶＣＣ端子１０１から与えられたサージにより電流Ｉｅｓｄｍｉｎが半導体集積回路装置に流入する。この電流Ｉｅｓｄｍｉｎによって端子の電圧が上昇し、端子電源保護素子１１０が動作する。端子電源保護素子１１０が動作すると、電流Ｉｅｓｄｍｉｎは端子電源保護素子１１０を経由してＧＮＤ端子１０５に流れ込む。この時、端子電源保護素子１１０の両端にはＩｅｓｄｍｉｎ×Ｒｃ＋Ｖｃの電圧が発生する。また、ＧＮＤ端子１０５とＶＣＣ端子１０１との間にはＩｅｓｄｍｉｎ（Ｒｖ＋Ｒｓ＋Ｒｃ）＋Ｖｃの電圧Ｖｅｓｄｍｉｎが発生する。電流Ｉｅｓｄｍｉｎが小さいために、電圧Ｖｅｓｄｍｉｎは小さい。このため、内部電源保護素子１１１はまだ動作しない。また、ゲート酸化膜耐圧ＶｘよりもＶｅｓｄｍｉｎは小さいため内部素子が破壊することもない。
【００３５】
次に、ＥＳＤによってＧＮＤ端子１０５を基準としてＶＣＣ端子１０１に与えられるサージが大きい時の動作について説明する。この場合、ＶＣＣ端子１０１から与えられたサージにより電流Ｉｅｓｄｍａｘが半導体集積回路装置に流入する。この電流Ｉｅｓｄｍａｘによって端子の電圧が上昇し、端子電源保護素子１１０が動作する。この時、端子電源保護素子１１０の両端の電圧は上昇し、端子電源保護素子１１１が動作する電圧まで上昇する。つまり、大きなサージがＶＣＣ端子１０１に与えられたときには端子電源保護素子１１０と内部電源保護素子１１１の２つの保護素子によって内部回路の素子を保護する。
【００３６】
端子電源保護素子１１０に流れる電流をＩｅｓｄｍａｘ１、内部電源保護素子１１１に流れる電流をＩｅｓｄｍａｘ２とする。この時、ＧＮＤ端子１０５とＶＣＣ端子１０１との両端に発生する電圧ＶｅｓｄｍａｘはＩｅｓｄｍａｘ１（Ｒｖ＋Ｒｓ＋Ｒｃ）＋Ｖｃであり、Ｉｅｓｄｍａｘ２（Ｒｄｖ＋Ｒｄｓ＋Ｒｄｃ）＋Ｖｄｃである。この電圧Ｖｅｓｄｍａｘは上述の説明より、Ｖｅｓｄｍａｘ＜Ｖｘである。
【００３７】
また、内部電源保護素子１１１に電流Ｉｅｓｄｍａｘ２が流れる時に、内部電源保護素子１１１からキャリアが基板またはウェル内に放出されるが、放出されたキャリアは内部電源保護素子１１１と内部回路１０９との間に設けられているウェル電位拡散層１１２または基板電位拡散層１１３に吸収されるために、内部回路を構成する素子の拡散層に流入しない。また内部回路近傍のウェル電位や基板電位を変化させることはない。
【００３８】
前述の説明により、実施の形態１にかかる半導体集積回路装置によれば、ＥＳＤにより大きなサージが半導体集積回路装置に与えられた場合、端子電源保護素子１１０及び内部電源保護素子１１１の２つの保護素子により内部回路の素子を保護する。サージにより半導体集積回路装置に流れ込む電流をすべて端子電源保護素子によって放電し、内部回路を保護するためには、端子電源保護素子を大きなものにしなければならない。しかし、大電流を流しつつ、端子電源保護素子の両端に発生する電圧を小さくすると、端子電源保護素子の面積は飛躍的に大きくなってしまう。これに対し、実施の形態１の半導体集積回路装置では、所定の大きさの端子電源保護素子を基本として、保護が必要な内部回路をＣＡＤツールやシミュレーションツールなどの計算により特定し、その特定の内部回路に対して端子電源保護素子よりも小さな内部電源保護素子を設ける。これにより、半導体集積回路装置のＥＳＤ耐圧を高めながら、半導体集積回路装置の面積を最小限の大きさとすることが可能である。
実施の形態２
【００３９】
実施の形態２にかかる半導体集積回路装置の内部電源保護素子の配置の模式図を図３に示す。実施の形態２にかかる半導体集積回路装置は実施の形態１にかかる半導体集積回路装置と実質的に同じである。実施の形態１にかかる半導体集積回路装置は、内部回路と分岐配線の端部との間の分岐配線に内部電源保護素子が接続されているのに対し、実施の形態２にかかる半導体集積回路装置は、分岐配線の分岐部と内部回路との間の分岐配線に内部電源保護素子が接続されている点で異なる。
【００４０】
実施の形態１と実施の形態２で同じ構成要素については同一の符号を付して説明を省略する。また、実施の形態１と実施の形態２では内部電源保護素子の接続が異なるのみであって、装置の動作は同じであるため、動作の説明を省略する。よって、下記で接続の違いによるＥＳＤ印加時の半導体集積回路装置の動作の違いについて説明する。
【００４１】
実施の形態２では内部電源保護素子が分岐部と内部回路の間の分岐配線に接続されている。この時、ＥＳＤによる大きなサージが印加されると、内部電源保護素子が動作し、内部回路に過大な電流及び過大な電圧が加わらないように保護する。実施の形態１では、サージ電流が内部回路のＶＣＣ分岐配線及びＧＮＤ分岐配線を経由する。この時、内部電源保護素子の保護能力が内部回路の耐圧に対して余裕がない場合、内部素子に耐圧のばらつき等があった場合に破壊してしまう恐れがある。これに対して、実施の形態２の内部電源保護素子は分岐部と内部回路との間の分岐配線に接続されている。つまり、サージ電流は内部回路上の配線を経由することなく内部電源保護素子に流れ込む。これにより、実施の形態１での保護素子の保護能力と素子の耐圧ばらつきの関係による問題が解消される。実施の形態１と実施の形態２では内部電源保護素子の接続が異なるのみであるため、これによる面積の増加はない。
実施の形態３
【００４２】
実施の形態３にかかる半導体集積回路装置の内部電源保護素子の配置の模式図を図４に示す。実施の形態３にかかる半導体集積回路装置は実施の形態１にかかる半導体集積回路装置と実質的に同じである。実施の形態１にかかる半導体集積回路装置は、内部回路と分岐配線の端部との間の分岐配線に内部電源保護素子が接続されているのに対し、実施の形態３にかかる半導体集積回路装置は、実施の形態１で接続されている内部電源保護素子に加えて、分岐配線の分岐部と内部回路との間の分岐配線に内部電源保護素子が接続されている点で異なる。
【００４３】
実施の形態１と実施の形態３で同じ構成要素については同一の符号を付して説明を省略する。また、実施の形態１と実施の形態３では内部電源保護素子の接続が異なるのみであって、装置の動作は同じであるため、動作の説明を省略する。よって、下記で接続の違いによるＥＳＤ印加時の半導体集積回路装置の動作の違いについて説明する。
【００４４】
実施の形態３では、内部回路と分岐配線の分岐部との間の分岐配線に第１の内部電源保護素子が接続され、内部回路と分岐配線の端部との間の分岐配線に第２の内部電源保護素子が接続されている。この時、ＥＳＤによる大きなサージが印加されると、第１及び第２内部電源保護素子が動作し、内部回路に過大な電流及び過大な電圧が加わらないように保護する。実施の形態１では、内部電源保護素子は１つであったのに対し、実施の形態３では内部電源保護素子を２つ有している。第１及び第２の内部電源保護素子は、並列に動作する。つまり、内部電源保護素子が１つの場合よりも、内部電源保護素子１つあたりに流れる電流が少なくなる。よって、内部回路のＧＮＤ配線とＶＣＣ配線の間に生じる電圧差を抑えることができる。これにより、実施の形態３の半導体集積回路装置は実施の形態１及び２よりＥＳＤ耐圧を高めることが可能になる。
実施の形態４
【００４５】
実施の形態４にかかる半導体集積回路装置の内部電源保護素子の配置の模式図を図５に示す。実施の形態４にかかる半導体集積回路装置は実施の形態１又は３にかかる半導体集積回路装置と実質的に同じである。実施の形態１又は３にかかる半導体集積回路装置は、分岐配線に接続される内部回路が１つであったのに対し、実施の形態４にかかる半導体集積回路装置は、１対の分岐配線に２つの内部回路が接続されている点で異なる。実施の形態４では１対の分岐配線に２つの内部回路が接続されているが、１対の分岐配線に複数の内部回路が接続されていても実質的に同じである。
【００４６】
実施の形態１と実施の形態４で同じ構成要素については同一の符号を付して説明を省略する。また、実施の形態１と実施の形態４では内部電源保護素子の接続が異なるのみであって、装置の動作は同じであるため、動作の説明を省略する。よって、下記で接続の違いによるＥＳＤ耐圧の違いについて説明する。
【００４７】
実施の形態４では、第１の内部回路と分岐配線の分岐部との間に第１の内部電源保護素子が接続され、第１の内部回路と第２の内部回路との間に第２、第３の内部電源保護素子が接続され、第２の内部回路と分岐配線の端部との間の分岐配線に第４の内部電源保護素子が接続されている。この時、ＥＳＤによる大きなサージが印加されると、第１から第４の内部電源保護素子が動作し、内部回路に過大な電流及び過大な電圧が加わらないように保護する。実施の形態１では、内部電源保護素子は１つであったのに対し、実施の形態４では内部電源保護素子を４つ有している。第１から第４の内部電源保護素子は、並列に動作する。つまり、内部電源保護素子が１つの場合よりも、内部電源保護素子１つあたりに流れる電流が少なくなる。よって、内部回路のＧＮＤ配線とＶＣＣ配線の間に生じる電圧差を抑えることができる。これにより、実施の形態４の半導体集積回路装置は実施の形態３よりもＥＳＤ耐圧を高めることが可能になる。
実施の形態５
【００４８】
実施の形態５にかかる半導体集積回路装置の内部電源保護素子の配置の模式図を図６に示す。実施の形態５にかかる半導体集積回路装置は、実施の形態３にかかる半導体集積回路装置と実質的に同じである。実施の形態３にかかる半導体集積回路装置は、ＶＣＣ主配線が１本であるのに対し、実施の形態５にかかる半導体集積回路装置は、第１のＶＣＣ主配線を有しており、その第１のＶＣＣ主配線に接続される第２のＶＣＣ主配線を有しており、ＶＣＣ分岐配線の一端が第１のＶＣＣ主配線に接続され、他端が第２のＶＣＣ主配線に接続されている点で異なる。
【００４９】
実施の形態３と実施の形態５で同じ構成要素については同一の符号を付して説明を省略する。また、実施の形態３と実施の形態５ではＶＣＣ分岐配線の接続が異なるのみであって、装置の動作は同じであるため、動作の説明を省略する。よって、下記で接続の違いによるＥＳＤ耐圧の違いについて説明する。
【００５０】
実施の形態５では、内部回路と第１のＶＣＣ主配線側の分岐部との間の分岐配線に第１の内部電源保護素子が接続され、内部回路と第２のＶＣＣ主配線側の分岐部との間の分岐配線に第２の内部電源保護素子が接続されている。この時、ＥＳＤによる大きなサージが印加されると、第１及び第２内部電源保護素子が動作し、内部回路に過大な電流及び過大な電圧が加わらないように保護する。実施の形態１では、内部電源保護素子は１つであったのに対し、実施の形態３では内部電源保護素子を２つ有している。第１及び第２の内部電源保護素子は、並列に動作する。つまり、内部電源保護素子が１つの場合よりも、内部電源保護素子１つあたりに流れる電流が少なくなる。よって、内部回路のＧＮＤ配線とＶＣＣ配線の間に生じる電圧差を抑えることができる。これにより、実施の形態５の半導体集積回路装置は実施の形態３と同等のＥＳＤ耐圧を得ることができる。また、２つの別経路のＶＣＣ主配線を有することで、半導体集積回路装置内部のＶＣＣ配線の自由度が高くなり、設計の自由度が高くなる。実施の形態５では２つのＶＣＣ主配線であったが、この主配線はＶＣＣ主配線とＧＮＤ主配線とのどちらでもよい。また、この主配線は複数系統あってもよい。
実施の形態６
【００５１】
実施の形態６にかかる半導体集積回路装置の内部電源保護素子の配置の模式図を図７に示す。実施の形態６に半導体集積回路装置はＶＣＣパット７０１、ＶＣＣ主配線７０２、第１のＶＣＣ分岐配線７０３、第２のＶＣＣ分岐配線７０４、ＧＮＤパット７０７、ＧＮＤ主配線７０８、第１のＧＮＤ分岐配線７０９、第２のＧＮＤ分岐配線７１０、第１の内部回路７１３、第２の内部回路７１４、第１の内部電源保護素子７１５、第２の内部電源保護素子７１６、ウェルコンタクト７１７、サブコンタクト７１８、ウェル領域（不図示）を有している。
【００５２】
第１のＶＣＣ分岐配線７０３と第１のＧＮＤ分岐配線７０９との間には第１の内部電源保護素子７１５が接続されており、第１のＧＮＤ分岐配線７０９は第１の内部回路７１３に接地電位を与えている。第１のＧＮＤ分岐配線７０９は、第１の内部電源保護素子７１５と第１の内部回路７１３の間にサブコンタクト７１８を有している。
【００５３】
また、第１のＶＣＣ分岐配線７０３は、第１の内部電源保護素子７１５と重ならない部分にウェルコンタクト７１７を有しており、第１のＶＣＣ分岐配線７０３の下層であって、ウェルコンタクト７１７のある領域にはウェル領域（不図示）を有している。
【００５４】
第２のＶＣＣ分岐配線７０４と第２のＧＮＤ配線７１０との間には第２の内部電源保護素子７１６が接続されており、第２のＧＮＤ分岐配線７１０は第２の内部回路に接地電位を与えている。第２のＧＮＤ分岐配線７１０は、第２の内部電源保護素子７１６と第２の内部回路７１４の間にサブコンタクト７１８を有している。
【００５５】
また、第２のＶＣＣ分岐配線７０４は第１の内部回路７１３に電源電位を与えている。第２のＶＣＣ分岐配線７０４は、第２の内部電源保護素子７１６と第１の内部回路７１３との間にウェルコンタクト７１７を有しており、第２のＶＣＣ分岐配線７０４の下層であって、ウェルコンタクト７１７のある領域にはウェル領域を有している。
【００５６】
実施の形態６にかかる半導体集積回路装置の動作は、実施の形態１の半導体集積回路装置の動作と実質的に同じであるため説明を省略する。
【００５７】
実施の形態６にかかる半導体集積回路装置は、内部電源保護素子は、保護対象の内部回路に接続されるＶＣＣ分岐配線と他の内部回路に接続されるＧＮＤ分岐配線との間に接続される。このような配置であって、内部電源保護素子として、例えば、ｇｇ−ＮＭＯＳを用いた場合、このｇｇ−ＮＭＯＳをＧＮＤ分岐配線とＶＣＣ分岐配線とに沿ってレイアウトすることで、長いゲート幅をもつｇｇ−ＮＭＯＳを形成することが可能である。長いゲート幅をもつｇｇ−ＮＭＯＳは大量の電流を放電する能力を持っており、電源保護素子として望ましい形状である。つまり、内部回路と内部電源保護素子を実施の形態６のレイアウトとすることで高いＥＳＤ耐性をもつ半導体集積回路装置を実現可能である。また、実施の形態６のレイアウトによれば、従来では無駄な領域となってしまうＧＮＤ分岐配線とＶＣＣ分岐配線の間に内部電源保護素子をレイアウトするため、チップ内の無駄な領域を削減でき、効率の良いレイアウトとすることが可能である。
実施の形態７
【００５８】
実施の形態７にかかる半導体集積回路装置の内部電源保護素子の配置の模式図を図８に示す。実施の形態７にかかる半導体集積回路装置はＶＣＣパット８０１、ＶＣＣ主配線８０２、ＶＣＣ分岐配線８０３、ＶＣＣ分岐部８０４、ＧＮＤパット８０５、ＧＮＤ主配線８０６、ＧＮＤ分岐配線８０７、ＧＮＤ分岐部８０８、入出力パット８０９、内部回路８１０、端子電源保護素子８１１、入出力端子保護素子８１２、内部電源保護素子８１３、ウェルコンタクト８１４、サブコンタクト８１５、ウェル領域８１６を有している。
【００５９】
ＶＣＣパット８０１に接続されるＶＣＣ主配線８０２とＧＮＤパット８０５に接続されるＧＮＤ主配線８０６との間には端子電源保護素子８１０が接続されている。
【００６０】
ＶＣＣ主配線８０２はＶＣＣパット８０１から半導体集積回路装置内部に電源電位を供給する太い配線である。また、ＶＣＣ分岐配線８０３はＶＣＣ主配線８０２から分岐部８０４で分岐した、ＶＣＣ主配線８０２より細い線幅のＶＣＣ配線である。ＶＣＣ分岐配線８０３は内部回路のウェル領域１１４とウェルコンタクト１１２にて接続されている部分を有している。
【００６１】
ＧＮＤ主配線８０６はＧＮＤパット８０５から半導体集積回路装置内部に接地電位を供給する太い配線である。また、ＧＮＤ分岐配線８０７はＧＮＤ主配線８０５から分岐部８０８で分岐した、ＧＮＤ主配線より細い線幅のＧＮＤ配線である。ＧＮＤ主配線８０６及びＧＮＤ分岐配線８０７は半導体集積回路装置の基板領域とサブコンタクト１１３にて接続されている部分を有している。
【００６２】
入出力パット８０９は内部回路に接続され、半導体集積回路装置の信号の入出力を行う端子である。入出力パット８０９とＧＮＤ主配線８０６との間には入出力端子保護素子８１２が接続されている。
【００６３】
ＶＣＣ分岐配線８０３とＧＮＤ分岐配線８０７との間には内部回路８１０が接続されている。この内部回路８１０の両側であって、ＶＣＣ分岐配線８０３とＧＮＤ分岐配線８０７との間に内部電源保護素子８１３が接続されている。また、この内部電源保護素子８１３の両側の基盤領域となっている部分は、ＧＮＤ分岐配線８０７とサブコンタクト８１５によって接地電位となっている。内部電源保護素子８１３の両側であって、このサブコンタクト８１５を有するＧＮＤ分岐配線８０７の外側には、ウェル領域８１６が形成されている。ウェル領域８１６は、ウェルコンタクトによってＶＣＣ分岐配線８０３と接続されており、電源電位となっている。
【００６４】
実施の形態７にかかる半導体集積回路装置においても、内部電源保護素子を形成するか否かの判断は実施の形態１にかかる方法と実質的に同じ手順で決めることができる。また、実施の形態７の半導体集積回路装置にＥＳＤによるサージが与えられたときも実施の形態１と同様の動作をする。
【００６５】
実施の形態７にかかる半導体集積回路装置によれば、ＥＳＤにより大きなサージが入出力パット８０９に与えられた場合、入出力端子保護素子８１２を介してサージ電流が半導体集積回路装置内部に流れ込み、端子電源保護素子１１０及び内部電源保護素子１１１により内部回路の素子を保護する。つまり、入出力パットからサージが与えられた場合でも、実施の形態１から６と同様に、実施の形態７にかかる半導体集積回路装置は内部回路の素子を保護できる。
【００６６】
実施の形態７では入出力パットからＧＮＤ主配線に接続される入出力端子保護素子について説明したが、入出力パットからＶＣＣ主配線に接続される入出力端子保護素子についても、実施の形態７と同様の保護が可能である。
【００６７】
本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。本発明は、計算により端子電源保護素子だけでは内部回路を保護できない場合に、内部回路が接続される分岐配線に内部電源保護素子を設ければ良い。つまり、分岐配線に接続された内部電源保護素子を有している半導体集積回路装置において、内部回路と内部電源保護素子の位置関係、及び、内部電源保護素子の個数は実質的な問題ではない。例えば、内部回路の中央部に複数個の電源保護素子が形成されていても良い。なお、実施の形態ではウェルコンタクト、サブコンタクトを有する例を示したが、ウェルコンタクト、サブコンタクトを有していない場合であっても本発明の効果を得ることは可能である。さらに、実施の形態の例では、内部電源保護回路と内部回路とをウェルによって電気的に絶縁しているが、電気的な絶縁をしない場合であっても本発明の効果を得ることは可能である。
【００６８】
また、内部電源保護素子として使用する素子又は回路についても実質的な問題とはならない。例えば、内部電源保護素子として、ダイオード、ＳＣＲ、ｇｇ−ＮＭＯＳ、図９に示すようなアクティブ保護素子などを用いてもよく、保護素子として用いるものは保護回路であっても良い。
【００６９】
さらに、本発明は上記実施の形態では平面的なレイアウトについて説明したが、多層配線を有する半導体においても適用可能である。例えば、ＶＣＣ主配線が５層目であって、ＧＮＤ主配線が２層目であるような場合、コンタクトなどで１層目の分岐配線と接続してレイアウトすることも可能である。
【００７０】
本発明は半導体集積回路装置において、全ての端子に対してＥＳＤによるサージの経路を考え、素子及び回路の耐圧を考慮して、内部電源保護素子を適切に形成することで、最良のＥＳＤ耐圧を得るものである。
【図面の簡単な説明】
【００７１】
【図１】実施の形態１にかかる半導体集積回路装置の電源保護素子の配置の模式図を示す図である。
【図２】実施の形態１にかかる半導体集積回路装置に内部電源保護素子を形成するか否かの判断の手順のフローチャートを示す図である。
【図３】実施の形態２にかかる半導体集積回路装置の電源保護素子の配置の模式図を示す図である。
【図４】実施の形態３にかかる半導体集積回路装置の電源保護素子の配置の模式図を示す図である。
【図５】実施の形態４にかかる半導体集積回路装置の電源保護素子の配置の模式図を示す図である。
【図６】実施の形態５にかかる半導体集積回路装置の電源保護素子の配置の模式図を示す図である。
【図７】実施の形態６にかかる半導体集積回路装置の電源保護素子の配置の模式図を示す図である。
【図８】実施の形態７にかかる半導体集積回路装置の電源保護素子の配置の模式図を示す図である。
【図９】アクティブ保護素子の一例を示す図である。
【図１０】従来の半導体集積回路装置において、電源端子よりサージが与えられ、内部回路を経由して接地端子にサージが流れ込む場合の経路を表した図である。
【図１１】従来の半導体集積回路装置において、入出力端子からサージが与えられた時に、サージが内部回路を経由して電源端子に流れ込む経路を表した図である。
【図１２】従来の保護素子のレイアウトを模式的に示す図である。
【図１３】従来の保護素子の平面レイアウトを模式的に示す図である。
【図１４】ＥＳＤ破壊耐圧の確認実験に用いた回路の回路図を示す図である。
【符号の説明】
【００７２】
１０１  ＶＣＣパット
１０２  ＶＣＣ主配線
１０３  ＶＣＣ分岐配線
１０４  ＶＣＣ分岐部
１０５  ＧＮＤパット
１０６  ＧＮＤ主配線
１０７  ＧＮＤ分岐配線
１０８  ＧＮＤ分岐配線
１０９  内部回路
１１０  端子電源保護素子
１１１  内部電源保護素子
１１２  ウェルコンタクト
１１３  サブコンタクト
１１４  ウェル領域
７１０  端子電源保護素子
７１５  第１の内部電源保護素子
７１６  第２の内部電源保護素子
８０９  入出力パット
８１２  入出力端子保護素子
【図１】
2006237101.tif 000003
【図２】
2006237101.tif 000004
【図３】
2006237101.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006237101.tif 000010
【図９】
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【図１０】
2006237101.tif 000012
【図１１】
2006237101.tif 000013
【図１２】
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【図１３】
2006237101.tif 000015
【図１４】
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