(57)【要約】【課題】  電源サージ（異常電圧）が印加された場合の保護装置の消費電力を抑えることにより、素子の許容損失を低減し、素子サイズを小さくする。実装面積を低減する。【解決手段】  本発明は、電源サージ電圧が印加された場合、装置側の電圧を所定電圧以上に上昇することを防止することにより、装置を電源サージ電圧から保護し、電源サージのエネルギーをパワーツエナーダイオードに消費させなくてもよいために保護装置の消費電力を低減できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
自動車用電源サージ保護装置において、電源サージが加わった場合に保護装置出力電圧が所定電圧以上上昇することを抑制し、保護する為に大電流が流れることを防止し、保護装置の消費電力を低減した自動車用電源サージ保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動車用電源サージ保護装置の消費電力低減が可能な保護装置に関するものである。
【背景技術】
【０００２】
自動車用電源サージ保護装置はエンジン回転中にバッテリーを外した場合等に発生するサージ電圧（異常電圧）を保護する目的で、制御装置等に組み込まれている。図１，図２に電源サージ保護装置の例を示す。図１のＲ１０は電流制限の低抵抗、ＺＤ１０は電源サージ電圧を吸収する為のパワーツエナーダイオードである。
【０００３】
Ｄ１０はバッテリー逆接保護のためのダイオード、ＺＤ１１はパワーツエナーダイオードである。電源サージ電圧が印加された場合にはサージ電圧のエネルギーをパワーツエナーダイオードで消費させ、装置に異常電圧が加わるのを防ぐ。
【０００４】
ところで、電源サージ電圧は、発生電圧が１００Ｖ前後、発生している時間が長い
（２００ｍｓ前後）ため、エネルギーが大きい。保護装置もこのエネルギーに耐える容量が必要であり、素子サイズも大きくなる。制御装置の小型化が要求される場合には実装上問題となる。他には、特許文献１などもある。
【０００５】
【特許文献１】特許第３３７１３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、電源サージ（異常電圧）が印加された場合の保護装置の消費電力が大きい為に、素子サイズを小さくできない点である。
【課題を解決するための手段】
【０００７】
本発明は、電源サージ電圧が印加された場合、装置側の電圧を所定電圧以上に上昇することを防止することにより装置を電源サージ電圧から保護し、電源サージのエネルギーをパワーツエナーダイオードに消費させなくてもよいために、保護装置の消費電力を低減できることを最も主要な特徴とする。
【発明の効果】
【０００８】
本発明の電源サージ保護装置は、パワーツエナーダイオードにサージ電圧のエネルギーを消費させない為、使用する素子の消費電力を小さく抑えることが可能となり小型化，高密度実装が可能となる。
【発明を実施するための最良の形態】
【０００９】
電源サージ電圧をある値以下に抑え、パワーツエナーダイオードを用いないため、大きな電流が流れず、使用する素子の消費電力を抑えることができ、小型化を可能とした。
【実施例１】
【００１０】
図３は、本発明装置の一実施例の回路図である。
【００１１】
１はＶinに入力された電源サージ電圧をある値以上になるのを抑えるように制御するＰチャネルＦＥＴである。２は１のＦＥＴを制御するトランジスタ、３はＶout の電圧を監視するトランジスタ、７はＶout がある値以上にならないと電流が流れないように設定しているツエナーダイオードである。７のツエナーダイオードは通常の使用電圧では電流が流れず、サージ電圧が印加された場合に電流が流れるような電圧のツエナーダイオードを選定する。
【００１２】
４，５は電源投入時と動作時に電流の逆流を防止するダイオード、６が１のＦＥＴのゲート保護ツエナーダイオードである。１０のＲ７の抵抗は電源投入時に回路が動作するための起動用抵抗である。Ｒ３は１のＦＥＴの動作設定用抵抗である。
【００１３】
動作原理を以下説明する。
【００１４】
電源投入時
３のトランジスタは７のツエナーダイオードによりベース電流が流れ込まない為オフしている。２のトランジスタは、１０，４，１１の起動回路経路でベース電流が流れ込む為Ｖinがある電圧以上でオンし、１のＦＥＴをオンさせる。一旦１のＦＥＴがオンした後主に５，１１の経路で２のトランジスタをオンさせる。
【００１５】
通常電圧範囲
通常電圧範囲では、３のトランジスタは７のツエナーダイオードの為オフしており、１のＦＥＴはオンしているため、ＶinとＶout は略同じ電圧である。
【００１６】
サージ電圧印加時
サージ電圧が印加されＶout の電圧が７のツエナーダイオード電圧を超えると３のトランジスタのベース電流が流れ始める。２のトランジスタに流れているベース電流を３のトランジスタのコレクタが吸い込み、１のＦＥＴの出力電圧を絞るように動作しＶout が上昇するのを防止する。
【００１７】
Ｖout 側に流れる電流は、７のツエナーダイオードで設定された電圧が印加された場合の負荷電流しか流れない。Ｖin側に流れこむ電流は、略Ｖout 側に流れる電流と同じである。サージ電圧が印加されても、７で設定した電圧に抑えられる。
【００１８】
ＶinとＶout の電圧差は、１のＦＥＴのソース（Ｓ）とドレイン（Ｄ）に加わる。
【００１９】
本発明電源サージ保護回路の消費電力ＰＷsurge は、ＶinとＶout の電圧差をＶdef ，Ｖout から流れる負荷電流をＩＬとすると下式で表される。
【００２０】
ＰＷsurge＝ＶdefxＩＬ
図１，図２のパワーツエナーダイオードを用いた場合に比較し、負荷電流１〜３Ａの場合、消費電力は２０％以下に抑えることが可能となり、素子の小型化が図れる、実装面積を低減できる。
【実施例２】
【００２１】
図４は本発明の他の実施例の回路図である。
【００２２】
実施例１に電源逆接保護を追加した例である。
【００２３】
電源逆接保護には、図２に示したようにパワーダイオードを用いた例がある。
【００２４】
ダイオードの順方向電圧（約０.７Ｖ ）分電圧降下する。またサージ電圧が印加された場合、パワーツエナーダイオードに大きな電流が流れる為、ダイオードもそれに耐える許容電流値の大きいものを必要とする。
【００２５】
実施例２の場合、１５の逆接保護ＰチャネルＦＥＴがオフの場合、ＦＥＴの寄生ダイオードを通してＶinからＶout 側に電流が流れるため、図２の例と同じように入出力の電圧差は、約０.７Ｖ〜１Ｖである。
【００２６】
通常電圧の場合は、２のトランジスタにより１５のＦＥＴはオンしているため、負荷電流とＦＥＴのオン抵抗にもよるが、ダイオード単品の場合よりも入出力の電圧差は小さく概略０.１Ｖ〜０.３Ｖである。
【００２７】
サージ電圧印加時には、１５のＦＥＴはオフするため寄生ダイオードのみとなる。
【００２８】
本発明の電源サージ保護回路は、サージ印加時に流れこむ電流が制限されるため逆接保護に追加した１５のＦＥＴの許容損失は小さくなる。
【００２９】
素子の小型化が図れる。
【００３０】
実施例２では、入出力の電圧差を小さくするために１５のＦＥＴを用いた。
【００３１】
入出力電圧差が問題とならない場合、負荷電流が小さく小型のダイオードが選択可能な場合、順方向電圧の小さなショットキーバリアーダイオード等の選択が可能な場合は、ダイオードと組み合わせても良い。
【産業上の利用可能性】
【００３２】
電源サージ電圧印加時に流れこむ電流を抑えることが可能となり、保護回路の許容損失を小さくできるため、素子の小型化が図れ、実装面積を低減できる。
【図面の簡単な説明】
【００３３】
【図１】従来の電源サージ保護回路である。
【図２】従来の電源サージ保護回路に電源逆接保護を追加した回路である。
【図３】本発明の実施方法を示した回路図である。（実施例１）
【図４】図３に電源逆接保護を追加した回路図である。（実施例２）
【符号の説明】
【００３４】
１…サージ保護用制御ＦＥＴ、２…１のＦＥＴを制御するトランジスタ、３…７のツエナーダイオードとともに過電圧を検出するトランジスタ、４，５…起動時と通常時の逆流防止ダイオード、６…１のＦＥＴのゲート，ソース保護ツエナーダイオード、７…サージ電圧検出ツエナーダイオード、１０…起動用抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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