(57)【要約】【課題】  ブランク制御機能を有する表示駆動回路のピーク電流を抑制する。【解決手段】  表示データＤ１〜Ｄｎは、データラッチ１１にラッチされ、ブランク信号／ＢＬＫでゲート制御されるＡＮＤゲート１２１〜１２ｎに与えられる。ＡＮＤゲート１２１〜１２ｎの出力信号は、それぞれ異なる遅延時間τ１〜τｎを有する遅延回路１３１〜１３ｎで遅延された後、ドライバ１４１〜１４ｎに与えられ、駆動信号Ｑ１〜Ｑｎとして表示器に供給される。各ドライバ１４１〜１４ｎに与えられる信号Ｓ１〜Ｓｎの変化のタイミングは、遅延回路１３１〜１３ｎによって分散されるので、これらのドライバ１４１〜１４ｎに流れる電流ｉ１〜ｉｎのタイミングも分散され、電流ｉ１〜ｉｎの総和Σｉは、なだらかな時間的変化を示し、ピーク電流値は減少する。【選択図】      図１
2006352554.tif 000002
【特許請求の範囲】
【請求項１】
複数の保持回路より出力される表示データに対応して設けられ、表示を一時的に停止させるためのブランク信号に従って対応する表示データの出力を制御する複数のゲート回路と、
前記ゲート回路の出力信号に応じて表示器を駆動するための駆動信号を出力するドライバ回路と、
隣り合う前記駆動信号において、一方の駆動信号に対する他方の駆動信号の遅延量を前記表示データが前記保持回路より出力されてから前記駆動信号として出力されるまでの配線遅延以上に遅延させる遅延回路とを、
備えたことを特徴とする表示駆動回路。
【請求項２】
前記遅延回路は、前記ゲート回路と前記ドライバ回路との間に設けられると共に、前記駆動信号に応じて複数種類の遅延量を有していることを特徴とする請求項１に記載の表示駆動回路。
【請求項３】
前記遅延回路は、前記ゲート回路の前段に設けられることを特徴とする請求項１に記載の表示駆動回路。
【請求項４】
前記駆動信号は、１つの基準の前記駆動信号に対して各々異なった遅延量を有することを特徴とする請求項１〜３のいずれかに記載の表示駆動回路。
【請求項５】
前記遅延回路は、制御信号によって動作が制御される複数のＣＭＯＳインバータを並列接続して構成され、入力される信号を反転して出力する前段のインバータと、
前記前段のインバータの出力信号を更に反転して出力する後段のインバータとを、
有することを特徴とする請求項１〜４のいずれかに記載の表示駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、蛍光表示管や液晶表示器等を駆動する表示駆動回路、特にブランク制御機能を有する表示駆動回路におけるピーク電流の抑制技術に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平５−１１０２６６号公報
【０００３】
図２は前記特許文献１に記載された従来のドライバ回路の構成図である。
このドライバ回路は、ＬＥＤ（発光ダイオード）や蛍光表示管等を点灯駆動するもので、４ビットのシフトレジスタ１、４ビットのデータラッチ２、４個のＡＮＤ（論理積）ゲート３、ＦＦ（フリップ・フロップ）４、及び出力端子Ｑ０〜Ｑ３で構成されている。シフトレジスタ１は、クロック信号ＣＬＫに同期してデータ信号ＤＡＴＡを直列に入力し、並列に変換して４ビットの出力信号として出力するものである。データラッチ２はラッチ信号ＬＡＴがレベル“Ｈ”のときに、シフトレジスタ１の４ビットの出力信号を取り込んで出力し、このラッチ信号ＬＡＴがレベル“Ｌ”になったときにも、その取り込んだ信号をそのまま出力し続けるものである。
【０００４】
ＦＦ４は、ブランク信号ＢＬＫをクロック信号ＣＬＫに同期して入力し、制御信号ＣＯＮとして出力するものである。４個のＡＮＤゲート３は、データラッチ２から出力される４ビットの信号と制御信号ＣＯＮとの論理積をとって、出力端子Ｑ０〜Ｑ３から出力するものである。
【０００５】
このドライバ回路では、直列に入力されるデータ信号ＤＡＴＡはクロック信号ＣＬＫの立ち上がりでシフトレジスタ１に取り込まれ、このシフトレジスタ１の全ビットから並列に出力される。シフトレジスタ１の出力信号は、ラッチ信号ＬＡＴが“Ｈ”の期間にデータラッチ２にラッチされ、各ＡＮＤゲート３に供給される。一方、出力を制御するために供給されるブランク信号ＢＬＫは、クロック信号ＣＬＫとは無関係に任意の時点で変化するが、ＦＦ４によってクロック信号ＣＬＫと同期した制御信号ＣＯＮに変換される。
【０００６】
制御信号ＣＯＮが“Ｌ”のときは、ＡＮＤゲート３がオフ状態であるので、出力端子Ｑ０〜Ｑ３の出力信号は常に“Ｌ”になる。制御信号ＣＯＮが“Ｈ”になると、ＡＮＤゲート３がオン状態となるので、データラッチ２の出力信号はこのＡＮＤゲート３を介して出力端子Ｑ０〜Ｑ３に伝達される。
【０００７】
制御信号ＣＯＮは、クロック信号ＣＬＫに同期して変化するので、出力端子Ｑ０〜Ｑ３の出力信号は、実際には回路遅延分だけクロック信号ＣＬＫのタイミングから遅れて変化する。このため、出力端子Ｑ０〜Ｑ３の出力信号が変化する過渡状態においてスイッチング電流が流れ、信号ラインにノイズが発生しても、このノイズとクロック信号ＣＬＫのタイミングが重なることがなくなる。従って、出力が変化するときのスイッチング電流によって誤動作が生じることを防止でき、クロック信号ＣＬＫの立ち上がり時にシフトレジスタ１に誤ったデータ信号ＤＡＴＡが取り込まれることを防止できる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記ドライバ回路では、制御信号ＣＯＮの変化に従って出力端子Ｑ０〜Ｑ３の出力信号が一斉に変化する。このため、出力端子Ｑ０〜Ｑ３に接続されるＬＥＤや蛍光表示管等の負荷が大きいと、各負荷回路におけるスイッチング電流が重畳し、スイッチング時に電源から流れる電流のピークが非常に大きくなり、電源電圧の一時的な低下を引き起こす。これにより、誤動作が発生するおそれがあった。
【０００９】
本発明は、ブランク制御機能を有する表示駆動回路のピーク電流を抑制することを目的としている。
【課題を解決するための手段】
【００１０】
本発明の表示駆動回路は、複数の保持回路より出力される表示データに対応して設けられ、表示を一時的に停止させるためのブランク信号に従って対応する表示データの出力を制御する複数のゲート回路と、前記ゲート回路の出力信号に応じて表示器を駆動するための駆動信号を出力するドライバ回路と、隣り合う前記駆動信号において、一方の駆動信号に対する他方の駆動信号の遅延量を前記表示データが前記保持回路より出力されてから前記駆動信号として出力されるまでの配線遅延以上に遅延させる遅延回路とを備えたことを特徴としている。
【発明の効果】
【００１１】
本発明では、ブランク信号に従って表示データの出力を一斉に制御するゲート回路の出力信号を、遅延回路によって異なる時間だけ遅延させてドライバ回路に与えるようにしている。これにより、各ドライバ回路の動作タイミングが分散し、これらのドライバ回路によるスイッチング電流のピーク位置がずれるので、各ドライバ回路に流れる電流の総和はなだらかな時間的変化を示し、ピーク電流値が減少する。従って、電源電圧の変動が抑制され、誤動作の原因を無くすことができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
この表示駆動回路に設ける遅延回路を、制御信号によって動作が制御される複数のＣＭＯＳインバータを並列接続して構成されて入力される信号を反転して出力する前段のインバータと、前段のインバータの出力信号を更に反転して出力する後段のインバータとで構成する。
【００１３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１４】
図１は、本発明の実施例１を示す表示駆動回路の構成図である。
この表示駆動回路は、蛍光表示管や液晶表示器等を駆動する表示駆動回路で、並列に与えられるｎ個の表示データＤ１，Ｄ２，…，Ｄｎをラッチ信号ＬＡＴに従って取り込む保持回路（例えば、データラッチ）１１を有している。データラッチ１１は、ラッチ信号ＬＡＴが“Ｈ”のときに、表示データＤ１〜Ｄｎを並列に取り込んで出力し、このラッチ信号ＬＡＴが“Ｌ”になったときには、“Ｈ”の期間に取り込んだ信号をそのまま保持して出力し続けるものである。
【００１５】
データラッチ１１の出力側は、共通のブランク信号／ＢＬＫでゲート制御されるＡＮＤゲート１２１，１２２，…，１２ｎに接続されている。即ち、ＡＮＤゲート１２１〜１２ｎは、ブランク信号／ＢＬＫが“Ｌ”のときには、データラッチ１１の出力にかかわらず常に“Ｌ”を出力し、このブランク信号／ＢＬＫが“Ｈ”のときには、データラッチ１１の出力信号をそのまま出力するものである。
【００１６】
ＡＮＤゲート１２１〜１２ｎの出力側には、それぞれ異なる遅延時間τ１，τ２，…，τｎを有する遅延回路１３１，１３２，…，１３ｎが接続されている。ここで、遅延時間τ１〜τｎは、例えば、τ１＜τ２＜…＜τｎの関係を有し、一番短い遅延時間τ１は、ＡＮＤゲート１２やその周辺の配線による信号の伝搬遅延よりも大きいものとする。
【００１７】
遅延回路１３１，１３２，…，１３ｎからそれぞれ出力される信号Ｓ１，Ｓ２，…，Ｓｎは、ドライバ１４１，１４２，…，１４ｎに与えられ、これらのドライバ１４１〜１４ｎから、図示しない表示器に対する駆動信号Ｑ１，Ｑ２，…，Ｑｎが出力されるようになっている。
【００１８】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００１９】
図３の時刻ｔ０において、データラッチ１１にｎ個の表示データＤａ（“Ｄａ１”，“Ｄａ２”，…，“Ｄａｎ”）が保持され、ラッチ信号ＬＡＴが“Ｌ”、ブランク信号／ＢＬＫが“Ｈ”となり、各遅延回路１３１〜１３ｎの遅延動作は停止しているとする。この状態では、ＡＮＤゲート１２１〜１２ｎが開き、データラッチ１１から出力される表示データ“Ｄａ１”〜“Ｄａｎ”は、遅延回路１３１〜１３ｎから、それぞれ信号Ｓ１〜Ｓｎとして出力されている。更に、信号Ｓ１〜Ｓｎは、ドライバ１４１〜１４ｎに与えられ、駆動信号Ｑ１〜Ｑｎとして表示器に供給されている。
【００２０】
時刻ｔ１において、ブランク信号／ＢＬＫが“Ｈ”から“Ｌ”に変化し、その後、表示データがＤａからＤｂ（“Ｄｂ１”，“Ｄｂ２”，…，“Ｄｂｎ”）に切り替えられる。この時点では、ラッチ信号ＬＡＴは“Ｌ”のままであるので、データラッチ１１に保持されている表示データは変化しない。一方、ＡＮＤゲート１２１〜１２ｎはブランク信号／ＢＬＫによって閉じられるので、これらのＡＮＤゲート１２１〜１２ｎから出力される信号は、すべて“Ｌ”となる。
【００２１】
時刻ｔ１から時間τ１だけ遅れて、遅延回路１３１から出力される信号Ｓ１が“Ｌ”となる。以後同様に、時刻ｔ１からそれぞれ時間τ２，τ３，…，τｎだけ遅れて、遅延回路１３２，１３３，…，１３ｎから出力される信号Ｓ２，Ｓ３，…，Ｓｎが、順次“Ｌ”となる。
【００２２】
データラッチ１１に与えられるｎ個の表示データＤａが完全にＤｂに切り替わり、かつ最後の信号Ｓｎが“Ｌ”になった後、即ち、時刻ｔ２において、ラッチ信号ＬＡＴが“Ｈ”となる。これにより、データラッチ１１に保持されている表示データがＤａからＤｂに変化する。但し、この時点では、ブランク信号／ＢＬＫは“Ｌ”であるので、ＡＮＤゲート１２１〜１２ｎは閉じられたままである。
【００２３】
時刻ｔ３において、ブランク信号／ＢＬＫが“Ｈ”となり、ラッチ信号ＬＡＴは“Ｌ”となる。これにより、データラッチ１１から出力される表示データＤｂが固定されると共に、ＡＮＤゲート１２１〜１２ｎが開く。
【００２４】
時刻ｔ３から時間τ１だけ遅れて、遅延回路１３１から出力される信号Ｓ１が“Ｄｂ１”となる。以後同様に、時刻ｔ１からそれぞれ時間τ２，τ３，…，τｎだけ遅れて、遅延回路１３２，１３３，…，１３ｎから出力される信号Ｓ２，Ｓ３，…，Ｓｎが、順次“Ｄｂ２”，“Ｄｂ３”，…，“Ｄｂｎ”となる。
【００２５】
その後、一定期間この状態が継続し、時刻ｔ４において表示データがＤｃに変化し、時刻ｔ１と同様の動作が行われる。
【００２６】
ここで、各ドライバ１４１〜１４ｎに与えられる信号Ｓ１〜Ｓｎの変化タイミングは、それぞれ異なる遅延時間τ１〜τｎを有する遅延回路１３１〜１３ｎによって分散させられる。これにより、各ドライバ１４１〜１４ｎのスイッチング電流のピーク位置は遅延時間τ１〜τｎによってシフトされる。従って、ドライバ１４１〜１４ｎに流れる電流ｉ１〜ｉｎの総和Σｉは、なだらかな時間的変化を示し、ピーク電流値は減少する。
【００２７】
以上のように、この実施例１の表示駆動回路は、表示データＤ１〜Ｄｎが一斉に変化したときに、これらの表示データＤ１〜Ｄｎに基づく表示用の信号Ｓ１〜Ｓｎを、それぞれ異なるタイミングでドライバ１４１〜１４ｎに与えるための遅延回路１３１〜１３ｎを有している。これにより、スイッチング時に電源から流れる電流のピークを分散させることができ、ピーク電流を抑制して電源電圧の一時的な低下を緩和し、誤動作をなくすことができるという利点がある。
【００２８】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ＡＮＤゲート１２１〜１２ｎに代えて、ＮＯＲゲートやその他の論理ゲートを用いることができる。
（２）  遅延回路１３１の遅延時間τ１はゼロでも良い。即ち、この遅延回路１３１は省略することができる。
（３）  遅延回路１３１〜１３ｎの遅延時間τ１〜τｎは、τ１＜τ２＜…＜τｎの関係である必要はない。ドライバ１４１〜１４ｎが同時にスイッチング動作を起こさないようにタイミングをずらすことができれば良い。
（４）  遅延時間τ１〜τｎは、すべて異なる値である必要はない。ドライバ１４１〜１４ｎのスイッチング電流を、誤動作を引き起こさない程度に分散できれば良い。
【実施例２】
【００２９】
図４は、本発明の実施例２を示す表示駆動回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３０】
この表示駆動回路は、図１中の遅延回路１３１〜１３ｎを削除してＡＮＤゲート１２１〜１２ｎの出力側にドライバ１４１〜１４ｎを接続すると共に、このＡＮＤゲート１２１〜１２ｎに与えるブランク信号／ＢＬＫを、同じ回路構成の遅延バッファ１５１，１５２，…１５n-1 を縦続接続して構成した遅延回路によって、順次遅延させて与えるようにしたものである。即ち、ＡＮＤゲート１２１には、ブランク信号／ＢＬＫが与えられる。ＡＮＤゲート１２２には、ブランク信号／ＢＬＫが遅延バッファ１５１で時間τだけ遅延されて与えられる。ＡＮＤゲート１２３には、ブランク信号／ＢＬＫが遅延バッファ１５１，１５２で時間２τだけ遅延されて与えられる。以下同様で、最後のＡＮＤゲート１２ｎには、ブランク信号／ＢＬＫが遅延バッファ１５１〜１５n-1 で時間（ｎ−１）τだけ遅延されて与えられる。その他の構成は、図１と同様である。
【００３１】
この表示駆動回路の動作は、図１とほぼ同様である。
表示データＤ１〜Ｄｎが変化しないときは、ラッチ信号ＬＡＴが“Ｌ”、ブランク信号／ＢＬＫが“Ｈ”となり、各遅延回路バッファ１５１〜１５n-1 の出力信号はすべて“Ｈ”でＡＮＤゲート１２１〜１２ｎは開いている。従って、データラッチ１１から出力される表示データＤ１〜Ｄｎは、ＡＮＤゲート１２１〜１２ｎを介して、それぞれ信号Ｓ１〜Ｓｎとして出力される。信号Ｓ１〜Ｓｎは、ドライバ１４１〜１４ｎに与えられ、駆動信号Ｑ１〜Ｑｎが表示器に供給される。
【００３２】
表示データＤ１〜Ｄｎが変化する時は、その変化に先立ってブランク信号／ＢＬＫが“Ｈ”から“Ｌ”に変化し、その後、表示データＤ１〜Ｄｎの変化が開始される。但し、この時点では、ラッチ信号ＬＡＴは“Ｌ”のままであるので、データラッチ１１に保持されている表示データは変化しない。一方、ブランク信号／ＢＬＫが“Ｌ”となってＡＮＤゲート１２１が閉じられ、このＡＮＤゲート１２１から出力される信号Ｓ１は“Ｌ”となる。
【００３３】
ブランク信号／ＢＬＫが“Ｌ”となった後、時間τだけ遅れて遅延バッファ１５１の出力信号が“Ｌ”となる。これにより、ＡＮＤゲート１２２から出力される信号Ｓ２は“Ｌ”となる。以下同様に、時間τの経過毎に、遅延バッファ１５２，１５３，…，１５n-1 の出力信号が順位“Ｌ”となる。これにより、時間（ｎ−１）τ後には、ＡＮＤゲート１２３〜１２ｎから出力される信号Ｓ３〜Ｓｎは、すべて“Ｌ”となる。
【００３４】
データラッチ１１に与えられる表示データＤ１〜Ｄｎが完全に切り替わり、かつ最後の信号Ｓｎが“Ｌ”になった後、ラッチ信号ＬＡＴが“Ｈ”となる。これにより、データラッチ１１に保持されている表示データＤ１〜Ｄｎが変化する。但し、この時点では、ブランク信号／ＢＬＫは“Ｌ”であるので、ＡＮＤゲート１２１〜１２ｎは閉じられたままである。
【００３５】
次に、ブランク信号／ＢＬＫが“Ｈ”となり、ラッチ信号ＬＡＴは“Ｌ”となる。これにより、データラッチ１１から出力される表示データＤ１〜Ｄｎが固定されると共に、ＡＮＤゲート１２１が開く。そして、ＡＮＤゲート１２１から変化後の表示データＤ１に対応した信号Ｓ１が出力され、ドライバ１４１に与えられる。
【００３６】
ブランク信号／ＢＬＫが“Ｈ”となった後、時間τだけ遅れて遅延バッファ１５１の出力信号が“Ｈ”となる。これにより、ＡＮＤゲート１２２から、変化後の表示データＤ２に対応した信号Ｓ２が出力される。以下同様に、時間τの経過毎に、遅延バッファ１５２，１５３，…，１５n-1 の出力信号が順次“Ｈ”となる。これにより、ＡＮＤゲート１２３〜１２ｎから変化後の表示データに対応した信号Ｓ３〜Ｓｎが、順次出力される。
【００３７】
ここで、各ドライバ１４１〜１４ｎに与えられる信号Ｓ１〜Ｓｎの変化タイミングは、遅延バッファ１５１〜１５n-1 によって時間τずつ遅延させられて分散する。これにより、各ドライバ１４１〜１４ｎのスイッチング電流のピーク位置は分散し、これらのドライバ１４１〜１４ｎに流れる電流ｉ１〜ｉｎの総和Σｉは、なだらかな時間的変化を示し、ピーク電流値は減少する。
【００３８】
以上のように、この実施例２の表示駆動回路は、表示データＤ１〜Ｄｎが一斉に変化したときに、これらの表示データＤ１〜Ｄｎに基づく表示用の信号Ｓ１〜Ｓｎを、それぞれ異なるタイミングでドライバ１４１〜１４ｎに与えるための遅延バッファ１２１〜１２n-1 を有している。これにより、実施例１と同様の利点が得られる。また、各遅延バッファ１２１〜１２n-1 は同一の遅延時間となっているので、実施例１のように異なる遅延時間を有する遅延回路１３１〜１３ｎよりも設計が容易であるという利点がある。
【００３９】
なお、本発明は、上記実施例２に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（５）  ドライバ１４１〜１４ｎ毎に遅延バッファ１５を設けているが、スイッチング電流のピークが小さい場合には、２出力単位、または３出力単位に遅延バッファ１５を設けるようにしても良い。
【実施例３】
【００４０】
図５は、本発明の実施例３を示す遅延バッファの構成図である。
この遅延バッファは、図３中の遅延バッファ１５１〜１５n-1 に代えて設けられるもので、基本的にはインバータを２段、縦続接続したものである。前段のインバータは、２つのインバータを並列に接続し、制御信号で一方を電気的に切り離すことができるように構成することによって、遅延時間を制御できるようにしたものである。
【００４１】
即ち、この遅延バッファは、電源電位ＶＤＤとノードＮ１の間に直列接続されたＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）２１，２２と、このノードＮ１と接地電位ＧＮＤの間に直列接続されたＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）２３，２４による第１のＣＭＯＳインバータを有している。スイッチ用のＮＭＯＳ２４とＰＭＯＳ２１のゲートには、制御信号ＣＯＮとこの制御信号ＣＯＮをインバータ２５で反転した制御信号／ＣＯＮが、それぞれ与えられるようになっている。また、ＰＭＯＳ２２とＮＭＯＳ２３のゲートには、遅延信号／ＢＬＫｉが与えられるようになっている。
【００４２】
この第１のＣＭＯＳインバータと並列に、ＰＭＯＳ２６とＮＭＯＳ２７による第２のインバータが接続されている。ＰＭＯＳ２６のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ１に接続されている。ＮＭＯＳ２７のドレインはノードＮ１に接続され、ソースは接地電位ＧＮＤに接続されている。そして、ＰＭＯＳ２６とＮＭＯＳ２７のゲートに、ブランク信号／ＢＬＫｉが与えられるようになっている。
【００４３】
更に、ノードＮ１には、ＰＭＯＳ２８とＮＭＯＳ２９による後段のインバータが接続されている。ＰＭＯＳ２８のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ２に接続されている。ＮＭＯＳ２９のドレインはノードＮ２に接続され、ソースは接地電位ＧＮＤに接続されている。ＰＭＯＳ２８とＮＭＯＳ２９のゲートは、前段のインバータの出力側であるノードＮ１に接続されている。そして、ノードＮ２からブランク信号／ＢＬＫi+1 が出力されるようになっている。
【００４４】
この遅延バッファでは、制御信号ＣＯＮが“Ｌ”の場合、ＰＭＯＳ２１とＮＭＯＳ２４はオフ状態となり、第１のインバータは電源電位ＶＤＤ及び接地電位ＧＮＤから切り離される。これにより、ブランク信号／ＢＬＫｉは第２のインバータで反転され、更に後段のインバータで反転されることにより、ブランク信号／ＢＬＫi+1 として出力される。この時の遅延時間は、第２のインバータと後段のインバータの遅延時間の合計となる。
【００４５】
制御信号ＣＯＮが“Ｈ”の場合、ＰＭＯＳ２１とＮＭＯＳ２４はオン状態となり、第１のインバータが、第２のインバータに並列に接続される。これにより、並列接続された前段のインバータの駆動能力が大きくなり、遅延時間の合計は短くなる。
【００４６】
以上のように、この実施例３の遅延バッファは、制御信号ＣＯＮによって遅延時間を制御することができるので、この遅延バッファを図４中の遅延バッファ１４に代えることにより、回路動作時に動的に遅延時間を制御することができるという利点がある。
【００４７】
なお、本発明は、上記実施例３に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（６）  制御信号ＣＯＮで第１のインバータの動作を制御しているが、第２のインバータに並列に複数のインバータを設け、これらの複数のインバータの動作をそれぞれに対応する複数の制御信号で制御することにより、複数の遅延時間の中から所望の遅延時間を選択することが可能になる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示す表示駆動回路の構成図である。
【図２】従来のドライバ回路の構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の実施例２を示す表示駆動回路の構成図である。
【図５】本発明の実施例３を示す遅延バッファの構成図である。
【符号の説明】
【００４９】
１１    データラッチ
１２    ＡＮＤゲート
１３    遅延回路
１４    ドライバ
１５    遅延バッファ
【図１】
2006352554.tif 000003
【図２】
2006352554.tif 000004
【図３】
2006352554.tif 000005
【図４】
2006352554.tif 000006
【図５】
2006352554.tif 000007