(57)【要約】 【課題】  ＳＯＩおよびＧＯＩの両部分に対して用いられるＣＭＯＳの製造方法を好適に提供すること。【解決手段】  本発明によるシリコンベースのＣＭＯＳを製造する方法は、シリコン基板ウェハを用意する工程（１２）、シリコン基板ウェハ上に絶縁層を堆積させる工程（１４）、絶縁層をパターニングおよびエッチングする工程（１６）、絶縁層上およびシリコン基板ウェハの少なくとも一部の上に多結晶ゲルマニウムの層を堆積させる工程（１８）、多結晶ゲルマニウムをパターニングおよびエッチングする工程（２０）、絶縁材料を用いて多結晶ゲルマニウムを被覆する工程（２２）、多結晶ゲルマニウムの溶解に十分な温度でウェハを短時間アニールする工程（２４）、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシを促す工程（２６）、これにより単結晶ゲルマニウム層を形成する工程、ＣＭＯＳデバイスを完成させる工程（２８）を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンゲルマニウムＣＭＯＳを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ＣＭＯＳデバイスを完成させる工程
とを含む、方法。
【請求項２】
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのＣＭＯＳを形成する工程を含む、請求項１に記載の方法。
【請求項３】
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約５ｎｍから１００ｎｍまでの多結晶ゲルマニウムの層を堆積させる工程を含む、請求項１に記載の方法。
【請求項４】
前記ウェハを短時間アニールする工程が、約９２０℃から１０００℃までの温度に該ウェハを加熱する工程を含む、請求項１に記載の方法。
【請求項５】
前記ＣＭＯＳを完成させる工程が、ゲルマニウムベースのＣＭＯＳデバイスのソース／ドレイン・サリサイド化とゲート・サリサイド化とを含む、請求項１に記載の方法。
【請求項６】
シリコンゲルマニウムＣＭＯＳを製造する方法であって、
シリコンベースのＣＭＯＳを形成する工程を含む、シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程を含む、該シリコンベースのＣＭＯＳ上にゲルマニウムベースのＣＭＯＳを形成する工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ゲルマニウムベースのＣＭＯＳデバイスを完成させる工程
とを含む、方法。
【請求項７】
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約５ｎｍから１００ｎｍまでの多結晶ゲルマニウムの層を堆積させる工程を含む、請求項６に記載の方法。
【請求項８】
前記ウェハを短時間アニールする工程が、約９２０℃から１０００℃までの温度に該ウェハを加熱する工程を含む、請求項６に記載の方法。
【請求項９】
前記ＣＭＯＳを完成させる工程が、前記ゲルマニウムベースのＣＭＯＳデバイスのソース／ドレイン・サリサイド化とゲート・サリサイド化とを含む、請求項６に記載の方法。
【請求項１０】
シリコンゲルマニウムＣＭＯＳを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、厚さが約５ｎｍから１００ｎｍまでの多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムは溶解するが該シリコン基板ウェハと該絶縁層が溶解しない約９２０℃から１０００℃までの温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ＣＭＯＳデバイスを完成させる工程
とを含む、方法。
【請求項１１】
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのＣＭＯＳを形成する工程を含む、請求項１０に記載の方法。
【請求項１２】
前記ＣＭＯＳを完成させる工程が、ゲルマニウムベースのＣＭＯＳデバイスのソース／ドレイン・サリサイド化とゲート・サリサイド化とを含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速集積回路に関し、特に、ゲルマニウム・オン・インシュレータのコンポネントとシリコン・オン・インシュレータのコンポネントとを有するＣＭＯＳに関する。
【背景技術】
【０００２】
従来の高速集積回路は、デバイスのサイズを縮小してキャリアの輸送時間を短縮することによって、および、ストレインド・シリコン（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ）を用いてキャリアの移動性を高めることによって形成されていた。両プロセスは、短チャンネルのデバイスと複雑な製造プロセスとを要求していた。
【０００３】
ゲルマニウムの電子移動度と正孔移動度は、シリコンの場合の約３倍であり、このため、ゲルマニウムＣＭＯＳの速度は、同世代（ｓａｍｅ  ｇｅｎｅｒａｔｉｏｎ）のシリコンＣＭＯＳ集積回路の少なくとも２倍になると考えられている。ゲルマニウム・オン・インシュレータ（ＧＯＩ）技術を用いた場合の速度は、シリコン・オン・インシュレータ（ＳＯＩ）技術を用いた場合の約２倍になると考えられている。超高性能のシステム・オン・チップ（ＳＯＣ）集積回路は、ＳＯＣの高速部にＧＯＩ  ＣＭＯＳを用い、集積回路の低速部にＳＯＩ  ＣＭＯＳを用いることによって製造され得る。ＳＯＣチップの性能は、実質的に、同世代の集積回路製造技術を用いた最先端のシリコン集積ＳＯＣよりも高い。
【０００４】
Ｌｉｕ  ｅｔ  ａｌ．，Ｈｉｇｈ  ｑｕａｌｉｔｙ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ  Ｇｅ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｂｙ  ｌｉｑｕｉｄ−ｐｈａｓｅ  ｅｐｉｔａｘｙ  ｏｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅ，Ａｐｐｌｉｅｄ  Ｐｈｉｓｉｃｓ  Ｌｅｔｔｅｒｓ，ｖｏｌ．８４，ｎｏ．１４，ｐｐ  ２５６３−２５６５は、シリコン基板上でのシード層の形成によってゲルマニウム結晶方向がコントロールされる、ゲルマニウム・オン・インシュレータ・デバイスについて記述している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＳＯＩおよびＧＯＩの両部分に対して用いられる、ＣＭＯＳ製造方法を提供することである。
【０００６】
本発明の目的は、従来のデバイス構造よりも２世代以上速い速度を提供することである。
【課題を解決するための手段】
【０００７】
（発明の要約）
シリコン／ゲルマニウムＣＭＯＳの製造方法は、シリコン基板ウェハを用意する工程と、シリコン基板ウェハ上に絶縁層を堆積させる工程と、絶縁層をパターニングおよびエッチングする工程と、絶縁層上、および、シリコン基板の少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、多結晶ゲルマニウムをパターニングおよびエッチングする工程と、多結晶ゲルマニウムを絶縁材料を用いて被覆する工程と、多結晶ゲルマニウムが溶解するのに十分な温度でウェハを短時間アニールする工程と、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシ（ＬＰＥ）を促す工程と、これにより単結晶ゲルマニウム層を形成する工程と、ＣＭＯＳデバイスを完成させる工程とを含む。
【０００８】
本発明は、更に以下の手段を提供する。
（項目１）
シリコンゲルマニウムＣＭＯＳを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ＣＭＯＳデバイスを完成させる工程
とを含む、方法。
（項目２）
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのＣＭＯＳを形成する工程を含む、項目１に記載の方法。
（項目３）
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約５ｎｍから１００ｎｍまでの多結晶ゲルマニウムの層を堆積させる工程を含む、項目１に記載の方法。
（項目４）
前記ウェハを短時間アニールする工程が、約９２０℃から１０００℃までの温度に該ウェハを加熱する工程を含む、項目１に記載の方法。
（項目５）
前記ＣＭＯＳを完成させる工程が、ゲルマニウムベースのＣＭＯＳデバイスのソース／ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目１に記載の方法。
（項目６）
シリコンゲルマニウムＣＭＯＳを製造する方法であって、
シリコンベースのＣＭＯＳを形成する工程を含む、シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程を含む、該シリコンベースのＣＭＯＳ上にゲルマニウムベースのＣＭＯＳを形成する工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ゲルマニウムベースのＣＭＯＳデバイスを完成させる工程
とを含む、方法。
（項目７）
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約５ｎｍから１００ｎｍまでの多結晶ゲルマニウムの層を堆積させる工程を含む、項目６に記載の方法。
（項目８）
前記ウェハを短時間アニールする工程が、約９２０℃から１０００℃までの温度に該ウェハを加熱する工程を含む、項目６に記載の方法。
（項目９）
前記ＣＭＯＳを完成させる工程が、前記ゲルマニウムベースのＣＭＯＳデバイスのソース／ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目６に記載の方法。
（項目１０）
シリコンゲルマニウムＣＭＯＳを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、厚さが約５ｎｍから１００ｎｍまでの多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムは溶解するが該シリコン基板ウェハと該絶縁層が溶解しない約９２０℃から１０００℃までの温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ＣＭＯＳデバイスを完成させる工程
とを含む、方法。
（項目１１）
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのＣＭＯＳを形成する工程を含む、項目１０に記載の方法。
（項目１２）
前記ＣＭＯＳを完成させる工程が、ゲルマニウムベースのＣＭＯＳデバイスのソース／ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目１０に記載の方法。
【０００９】
上述の本発明に関する要約と目的は、本発明の性質を迅速に理解出来るようにするために提供されたものである。本発明に関する更なる十分な理解は、以下に続く好ましい実施形態に関する詳細な記述を図面と併せて参照することによって得ることが出来る。
【発明を実施するための最良の形態】
【００１０】
（好ましい実施形態に関する記述）
本発明の方法に係るデバイス構造は、従来のデバイス構造の速度よりも２世代以上速い速度を提供する。本発明は、シリコンＣＭＯＳ集積回路基板上にゲルマニウムＣＭＯＳを製造するため、シリコン基板上の絶縁体の上にゲルマニウムのエピタキシャル層を成長させ、バルクシリコンＣＭＯＳハイブリッド集積回路上にゲルマニウム・オン・インシュレータ（ＧＯＩ）ＣＭＯＳを形成する方法を提供する。この技術は、システムの高速部に対してはゲルマニウムＣＭＯＳが提供され、一方でシステムの低速部は従来のバルクシリコン技術を用いて製造される、高速のシステム・オン・チップ（ＳＯＣ）回路の製造に対して適切である。
【００１１】
図１を参照する。本発明の方法は工程１０に示されている。上記方法は、従来の製造技術を用いてシリコンウェハを用意する工程１２を含む。工程１４では、窒化シリコンの薄層が約１０ｎｍから５００ｎｍの厚さでシリコンウェハ上に堆積される。これは、他の絶縁層によって置換され得る。工程１６では、上記窒化シリコンは、パターニングおよびエッチングされる。その後、工程１８において、多結晶ゲルマニウムの層は、約５ｎｍから１００ｎｍまでの厚さに非選択的に堆積される。上記のゲルマニウム堆積法はＣＶＤ（化学気相成長），ＰＶＤ（物理気相成長），ＭＢＥ（分子線エピタキシ）、または、その他の適切な薄膜堆積法であり得る。
【００１２】
工程２０では、ゲルマニウムフィルムは所望の特徴にパターニングおよびエッチングされる。これら特徴は、ゲルマニウムフィルムがシリコン基板上に直接的に配置されている小領域を含み得る。上記小領域は、その後のゲルマニウム・エピタキシャル・プロセスにおいて、シードとして機能する。
【００１３】
工程２２では、約１０ｎｍから１００ｎｍの厚さを有する共形の酸化ケイ素の誘電層が堆積され、ゲルマニウムフィルムが被覆される。工程２４では、短時間アニール（ＲＴＡ）が用いられ、シリコン基板ウェハとゲルマニウムフィルムとを約９２０℃から１０００℃の間で加熱する。結晶ゲルマニウムの融解温度は９３７℃である。この熱処理の間、ゲルマニウムフィルムは融解してＳｉＮフィルムとＳｉＯ２フィルムは微小なルツボ（ｍｉｃｒｏ  ｃｒｕｓｉｂｌｅ）として機能し、液体ゲルマニウムが溢れるのを防ぎ、一方でシリコン基板と、ＳｉＯ２と、ＳｉＮとが固体状態を維持し続けるようにする。このため、本発明の方法を実行する上で、約９２０℃から１０００℃までの温度範囲は臨界的である。その後、ウェハは冷却される。工程２６において、冷却プロセス中にゲルマニウムの液相エピタキシャル（ＬＰＥ）成長が起こり、シリコン基板に隣接してシーディングウィンドウ（ｓｅｅｄｉｎｇ  ｗｉｎｄｏｗ）内のＳｉ／Ｇｅ界面に成長フロントが形成され、上記成長フロントはゲルマニウム薄膜を介して横方向に拡大して行く。最終的に、シーディングウィンドウにおいて集中化（ｃｏｎｃｅｎｔｒａｔｅｄ）および終端化（ｔｅｒｍｉｎａｔｅｄ）された欠陥を有する単結晶ゲルマニウムが形成される。これにより、ＧＯＩ形成プロセスが完了する。このプロセスにより、ゲルマニウムＣＭＯＳ・オン・インシュレータの薄膜デバイスを製造するための原料物質が提供される。その後、工程２８において、ＣＭＯＳ構造が完成される。
【００１４】
ゲルマニウム−シリコンＣＭＯＳは、以下のように製造され得る。図２を参照すると、バルクＣＭＯＳのフロントエンドを完成させるための、最先端のバルクＣＭＯＳ製造プロセスが示されている。上記ＣＭＯＳ製造プロセスは、シリコン基板３０を用意する工程１２を含む。上記工程１２は、シリコンベースのＣＭＯＳを製造することを含む。上記シリコンベースのＣＭＯＳを製造する工程は、ゲートオキサイド３２を堆積させる工程と、Ｎ＋ソース３４、ドレイン電極３６およびゲート電極３８を形成する工程と、Ｐ＋ソース４０、ドレイン電極４２およびゲート電極４４を形成する工程とを含む。
【００１５】
ウェハ表面を平坦化するために、酸化保護被膜４６が堆積され、ＣＭＰ（化学的機械的研磨）される。フォトレジストが適用され、上記オキサイドがパターニングおよびエッチングされ、その後、イオン注入され、図２に示されている構造が生成される。
【００１６】
図３を参照する。ゲルマニウムベースのＣＭＯＳをシリコンベースのＣＭＯＳ上に形成する工程は、厚さが約５ｎｍから１００ｎｍまでのゲルマニウム層４８を堆積させる工程を含む。ゲルマニウム層４８は厚さ約１０ｎｍから１００ｎｍの絶縁層５０で覆われ、上記絶縁層５０はゲルマニウム層４８を被覆する。上記絶縁層はＳｉＮまたはＳｉＯ２であり得る。ウェハはＲＴＡ炉（ＲＴＡ  ｆｕｒｎａｃｅ）２４に置かれ、ゲルマニウムにＬＰＥを施す工程２６は、温度約９２０℃から１０００℃の間で行なわれる。絶縁層５０はエッチングされ、単結晶ゲルマニウム層４８が露出される。上記ＧＯＩを絶縁するために、任意のマスクが用いられ、シード領域内のゲルマニウムフィルムをエッチングし得る。上記マスクは、ここでのウェハの製造に好適なものであり得る。シード領域内のゲルマニウム５２全てを完全に除去する必要は、必ずしもない。
【００１７】
ＨｆＯ２，ＺｒＯ２のような高誘電率ゲート絶縁膜５４が堆積され、続いて多結晶ゲルマニウムまたは多結晶シリコンの堆積される。フォトレジストが適用され、パターニングされ、多結晶ゲルマニウムまたは多結晶シリコンはエッチングされ（工程２０）、高速ＣＭＯＳゲート電極５６を形成する。イオン注入により、ゲルマニウムＣＭＯＳにおいてｎ−ＬＬＤ領域５８とｐ−ＬＬＤ領域６０が形成される。酸化物／窒化物のゲート側壁６２が形成される。別のイオン注入工程によって、Ｐ＋ソース／ドレイン領域６４とＮ＋ソース／ドレイン領域６６とが形成される。ソース／ドレイン・イオン注入に先立ち、ソース／ドレイン領域で選択的なシリコンエピタキシャル成長に関する任意の工程が用いられ、ソース／ドレイン寄生抵抗（ｐａｒａｓｉｔｉｃ  ｒｅｓｉｓｔａｎｃｅ）を減らし、デバイスの性能を高めることは好適であり得る。結果として得られる構造は、図４に示される。
【００１８】
図５を参照する。ソース／ドレインとゲートのサリサイド化に関する任意の工程が実行され、ソース／ドレイン領域とゲート電極と金属接触との上に、サリサイド層６８が形成され得る。酸化保護被膜が堆積され、続いて金属接触７０を形成するためにメタライゼーションが行なわれる。図５では、簡略化のため、バルクＣＭＯＳのメタルライン（ｍｅｔａｌ  ｌｉｎｅ）は示されていない。シリコンバルクＣＭＯＳのメタライゼーションは、ＧＯＩ  ＣＭＯＳの製造以前に完成、または、部分的に完成されるが、ゲルマニウムシード・ビアのアスペクト比は大きいため、ゲルマニウム薄膜はビアを充填することが出来ない。この場合、ゲルマニウム薄膜を堆積させる前に、ゲルマニウムシード・ビアを充填するための選択的なシリコンエピタキシャルプロセスが必要とされ得る。
【００１９】
図６は、ゲルマニウム、シリコン、およびヒ化ガリウムの各々に対し、電子移動度と正孔移動度とをドーピング密度の関数として表示している。この図に示されているように、Ｇｅの電子移動度と正孔移動度は、シリコンの場合の３倍以上である。
【００２０】
上述のように、ＧＯＩコンポネントとＳＯＩコンポネントの両方を有するＣＭＯＳデバイスの製造方法が述べられてきた。添付の請求項に規定されている本発明の目的から逸れずに、更なる変更と改良が実行され得ることが理解される。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の方法を示すフローチャートである。
【図２】図２は、本発明の方法に従った半導体デバイスの製造に関する一つの断面を示している。
【図３】図３は、本発明の方法に従った半導体デバイスの製造に関する一つの断面を示している。
【図４】図４は、本発明の方法に従った半導体デバイスの製造に関する一つの断面を示している。
【図５】図５は、本発明の方法に従った半導体デバイスの製造に関する一つの断面を示している。
【図６】図６は、ゲルマニウム、シリコン、およびヒ化ガリウムに対し、電子移動度と正孔移動度とをドーピング密度の関数として表示している。
【符号の説明】
【００２２】
３０  シリコン基板
４６  酸化保護被膜
３４  Ｎ＋ソース
３６  ドレイン電極
３８  ゲート電極
４０  Ｐ＋ソース
４２  ドレイン電極
４４  ゲート電極
５０  絶縁層
４８  ゲルマニウム層
５４  高誘電率ゲート絶縁膜
５６  高速ＣＭＯＳゲート電極
５８  ｎ−ＬＬＤ領域
６０  ｐ−ＬＬＤ領域
６２  ゲート側壁
６８  サリサイド層
７０  金属接触
【図１】
2006344941.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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