(57)【要約】【課題】従来、入力電圧検出機能を追加するため必要であった入力電圧検出用の外部入力端子等を使用せず、簡便な構成で異常入力を検出可能なスイッチング電源用半導体装置を提供する。【解決手段】スイッチング素子１に流れるドレイン電流の時間変化が入力電圧に応じて変わることを利用して、スイッチング素子１に流れるドレイン電流をドレイン電流電圧変換回路３によって検出して電圧信号へと変換し、この信号と入力電圧検出レベルＶｒｅｆとを入力電圧検出コンパレータ２３で比較して異常入力電圧を検出する。この機能を付加することにより、多ピンパッケージや、新たな外付け部品を用いることが不要となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流をスイッチングするスイッチング電源のスイッチング動作用スイッチング素子と、前記スイッチング素子のスイッチング動作を制御する制御回路と、を備えたスイッチング電源用半導体装置であって、
前記制御回路は、前記スイッチング素子を流れる電流を検出し電圧信号に変換する電流電圧変換回路と、
この電流電圧変換回路の電圧信号により、前記スイッチング素子に流れる電流の傾きが設定値以下である場合に前記スイッチング素子の入力電圧が定格以下であることを検出して、前記スイッチング素子のスイッチング動作を停止させる入力電圧検出回路とを有するスイッチング電源用半導体装置。
【請求項２】
制御回路は、電流電圧変換回路の出力と、設定された過電流保護レベルとを比較して前記出力が前記過電流保護レベルを超えた場合にスイッチング素子を制御する過電流保護用比較器をさらに具備する請求項１記載のスイッチング電源用半導体装置。
【請求項３】
入力電圧検出回路は、スイッチング素子がオンしてからあらかじめ設定されたディレイ時間の間オン信号を出力するディレイ回路と、前記ディレイ時間の間、前記電流電圧変換回路の出力と、あらかじめ設定された入力電圧検出レベルとを比較して、入力電圧検出信号を出力するときにはスイッチング素子の動作を維持させ、入力電圧検出信号を出力しないときには、スイッチング素子の動作を停止させる入力電圧検出比較器とを有する請求項１または請求項２記載のスイッチング電源用半導体装置。
【請求項４】
入力電圧検出比較器の出力がディレイ時間内に反転して入力電圧検出信号を出力した場合には、ローレベルの信号を保持し、
前記入力電圧検出比較器の出力がディレイ時間内に反転せず入力電圧検出信号を出力しない場合には、ハイレベルの信号を出力し、前記ハイレベルのときスイッチング素子の動作を停止させるパルス反転回路を有する請求項３記載のスイッチング電源用半導体装置。
【請求項５】
スイッチング素子は、電力変換用トランスの第１の一次巻線に接続され、制御回路は、前記電力変換用トランスの第２の一次巻線に発生した電圧を整流平滑して入力するＶＤＤ端子と、前記ＶＤＤ端子の電圧を基準電圧と比較して基準電圧を超えた場合に所定時間経過後出力するタイマ回路と、このタイマ回路の出力をセット入力に入力するとともにパルス反転回路の出力をリセット入力に入力するラッチ回路を有し、前記ラッチ回路の出力がハイのときスイッチング素子をオン可能にし、ロウのとき前記スイッチング素子をオフに制御する請求項４記載のスイッチング電源用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧検出機能を有するスイッチング電源用半導体装置に関する。
【背景技術】
【０００２】
近年、スイッチング素子とその制御回路を同一半導体チップ上に形成したスイッチング電源において、制御回路により多くの機能を持たせ、電源としての部品点数を極力削減する技術が要求されている。
【０００３】
スイッチング電源は、商用交流電源を整流平滑化し、トランスとスイッチング素子によって、所望の直流電源を得ることができるが、入力電圧の変動例えば異常な入力電圧が接続された場合に、素子が破壊したり、不安定動作を引き起こし、正常に動作しない場合がある。
【０００４】
このような不具合を改善する手段として、入力電圧検出機能が考えられる。すなわち定格以上もしくは、それ以下の入力電圧が入力された場合に、これを検出し、安全にスイッチング動作を停止させる。
【０００５】
この入力電圧検出機能を備えたスイッチング電源用半導体装置として、一般的な回路として図８に示す例がある（例えば、特許文献１参照）。
【０００６】
このスイッチング電源用半導体装置１０では、パワーＭＯＳＦＥＴなどのスイッチング素子１とスイッチング素子１のスイッチング制御を行うための回路がワンチップに集積化されており、スイッチング素子１の高電圧端子（ＤＲＡＩＮ端子）１１、ＧＮＤ端子（ＳＯＵＲＣＥ端子）１２、制御信号を入力するための制御端子（ＶＤＤ端子）１３、そして、入力電圧検出端子（Ｌ端子）１５の４端子で構成されている。
【０００７】
ゲートドライバ２でスイッチング素子１を駆動し、スイッチング素子１に流れる電流はドレイン電流電圧変換回路３で電圧信号に変換された後、過電流保護用コンパレータ８に出力される。
【０００８】
ブランキングパルス発生回路４は、スイッチング素子１がオンした瞬間に発生するスパイク電流を過電流保護用コンパレータ８が誤検出することを防ぐために設けられている。
【０００９】
スイッチング素子１のスイッチング周波数を決定するパルス信号を発生する発振器５は、第１のＲＳラッチ回路７のセット入力に接続される。
第１のＡＮＤ回路６は、ブランキングパルス発生回路４と過電流保護用コンパレータ８の出力を演算処理するための回路で、第１のＲＳラッチ回路７のリセット入力に接続される。
【００１０】
内部回路電流供給回路３２は、起動時や、ＶＤＤが低下した場合にＶＤＤ端子に電流供給する。
【００１１】
入力電圧検出用コンパレータ５１は、そのプラス入力がＬ端子に接続され、マイナス端子にはあらかじめ設定された電圧源が接続されている。
【００１２】
ＮＡＮＤ回路９は、入力電圧検出用コンパレータ５１と第１のＲＳラッチ回路７に接続され、それらの演算処理をおこない、ゲートドライバ２へその結果を出力する。
【００１３】
誤差増幅回路１６は、過電流保護用コンパレータ８のマイナス端子に接続され、ＶＤＤと基準電圧とを比較し、過電流保護レベルを制御する。
【００１４】
図９に上記の半導体装置を用いたスイッチング電源装置の構成を示す。このスイッチング電源装置では、商用の交流電源が、入力端子１０４に入力されると、ダイオードブリッジなどの整流器１０３により整流され、入力コンデンサ１０５にて平滑化されて、直流電圧ＶＩＮに変換され、電力変換用トランス１００に与えられている。電力変換用トランス１００は、第１の一次巻線１００ａおよび第２の一次巻線１００ｃと、二次巻線１００ｂとを有しており、直流電圧ＶＩＮが第１の一次巻線１００ａに与えられる。
【００１５】
トランス１００の第１の一次巻線１００ａに与えられた直流電力は、半導体装置１０内に設けられたスイッチング素子１によりスイッチングされる。そして、そのスイッチング素子１のスイッチング動作によって、電力変換用のトランス１００の二次巻線１００ｂに電流が取り出される。二次巻線１００ｂに取り出された電流は、二次巻線１００ｂに接続されたダイオード１０１およびコンデンサ１０２により、整流および平滑化され、出力電圧ＶＯの直流電力として出力端子１０８に出力される。
【００１６】
電力変換用トランス１００の第２の一次巻線１００ｃにも、第１の一次巻線１００ａから出力される直流電力が与えられている。第２の一次巻線１００ｃから出力される直流電流は、補助電源部であるダイオード１０６およびコンデンサ１０７により整流および平滑化されて補助電源電圧ＶＤＤとして出力される。そして、補助電源部から出力される補助電源電圧ＶＤＤが、半導体装置１０の制御端子（ＶＤＤ端子）に入力され、半導体装置１０の電源電圧として用いられている。この補助電源電圧ＶＤＤは、トランス１００の二次巻線１００ｃから供給される出力電圧ＶＯと比例する電圧であり、出力電圧ＶＯを安定化させるための帰還信号としても用いられている。
【００１７】
Ｌ端子には、抵抗１１２と１１３が接続されており、それぞれ他端を直流電圧ＶＩＮとＳＯＵＲＣＥ端子に接続している。
【００１８】
この技術では、制御回路内に、入力電圧検出用コンパレータ５１を内蔵し、外部端子として入力電圧検出端子１５を備えることを特徴としている。
【００１９】
図９に示す従来のスイッチング電源装置によると、例えば、定格以下の入力電圧が入力された場合、これを抵抗１１２と１１３によって抵抗分割した電圧がＬ端子に入力される。
【００２０】
入力電圧検出用コンパレータ５１によって入力電圧が低レベルと判定されると、第１のＲＳラッチ回路７のリセット入力はローレベルで固定され、スイッチング素子１のスイッチング動作は停止する。
【００２１】
また、特許文献１では、図９のように入力電圧を抵抗分割するのではなく、検出用抵抗に流れる電流を検出し、この電流値を設定値と比較することで、入力電圧を検出している。
【特許文献１】米国特許公開２００２−１５９２１０
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の技術では、スイッチング電源の小型化と部品点数削減のために制御回路部を同一半導体チップ上に形成した場合に、新たに入力電圧検出用の外部入力端子が必要となり、多ピンパッケージに組み込む必要があった。さらに、入力電圧検出用の抵抗や、入力電圧検出端子へのノイズ抑制用の容量が必要となり、部品点数が増えてしまうという課題があった。
【００２３】
本発明は、上記に鑑み、新たに外部入力端子や、外付け部品を追加することなく、制御回路内で、入力電圧検出を行うことができるスイッチング電源用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記の目的を達成するため、本発明に係るスイッチング電源用半導体装置は、電流をスイッチングするスイッチング電源のスイッチング動作用スイッチング素子と、スイッチング素子のスイッチング動作を制御する制御回路と、を備えたスイッチング電源用半導体装置であって、
制御回路は、スイッチング素子を流れる電流を検出し電圧信号に変換する電流電圧変換回路と、
この電流電圧変換回路の電圧信号により、スイッチング素子に流れる電流の傾きが設定値以下である場合にスイッチング素子の入力電圧が定格以下であることを検出して、スイッチング素子のスイッチング動作を停止させる入力電圧検出回路とを有する。      
【００２５】
上記構成において、制御回路は、電流電圧変換回路の出力と、設定された過電流保護レベルとを比較して出力が過電流保護レベルを超えた場合にスイッチング素子を制御する過電流保護用比較器をさらに具備する。
【００２６】
上記構成において、入力電圧検出回路は、スイッチング素子がオンしてからあらかじめ設定されたディレイ時間の間オン信号を出力するディレイ回路と、ディレイ時間の間、電流電圧変換回路の出力と、あらかじめ設定された入力電圧検出レベルとを比較して、入力電圧検出信号を出力するときにはスイッチング素子の動作を維持させ、入力電圧検出信号を出力しないときには、スイッチング素子の動作を停止させる入力電圧検出比較器とを有する。
【００２７】
上記構成において、入力電圧検出比較器の出力がディレイ時間内に反転して入力電圧検出信号を出力した場合には、ローレベルの信号を保持し、
入力電圧検出比較器の出力がディレイ時間内に反転せず入力電圧検出信号を出力しない場合には、ハイレベルの信号を出力し、ハイレベルのときスイッチング素子の動作を停止させるパルス反転回路を有する。
【００２８】
上記構成において、電力変換用トランスの第１の一次巻線に接続され、制御回路は、電力変換用トランスの第２の一次巻線に発生した電圧を整流平滑して入力するＶＤＤ端子と、ＶＤＤ端子の電圧を基準電圧と比較して基準電圧を超えた場合に所定時間経過後出力するタイマ回路と、このタイマ回路の出力をセット入力に入力するとともにパルス反転回路の出力をリセット入力に入力するラッチ回路を有し、ラッチ回路の出力がハイのときスイッチング素子をオン可能にし、ロウのときスイッチング素子をオフに制御する。
【発明の効果】
【００２９】
本発明に係るスイッチング電源用半導体装置によれば、スイッチング素子に流れる電流の時間変化が入力電圧に応じて変わることを利用して、スイッチング素子に流れる電流を電流電圧変換回路によって電圧信号に変換し、この信号より入力電圧が定格以下であることを入力電圧検出回路により検出する。これより、多ピンパッケージや、新たな外付け部品を用いることなく、入力電圧検出機能を備えたスイッチング電源用半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係るスイッチング電源用半導体装置について、図面を参照しながら説明する。
【００３１】
図１に本発明の第１の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置の構成を示す。
【００３２】
この半導体装置では、パワーＭＯＳＦＥＴなどのスイッチング素子１とスイッチング素子１のスイッチング制御を行うための回路がワンチップに集積化されており、スイッチング素子１の高電圧端子（ＤＲＡＩＮ端子）１１、ＧＮＤ端子（ＳＯＵＲＣＥ端子）１２、制御信号を入力するための制御端子（ＶＤＤ端子）１３の３端子で構成されている。
【００３３】
ゲートドライバ２でスイッチング素子１を駆動し、スイッチング素子１に流れる電流はドレイン電流電圧変換回路３で電圧信号に変換された後、過電流保護用コンパレータ８に出力される。
【００３４】
ブランキングパルス発生回路４は、スイッチング素子１がオンした瞬間に発生するスパイク電流を過電流保護用コンパレータ８が誤検出することを防ぐために設けられている。
【００３５】
スイッチング素子１のオンタイミングとスイッチング周波数を決定するパルス信号を発生する発振器５は、第１のＲＳラッチ回路７のセット入力に接続される。
【００３６】
第１のＡＮＤ回路６は、ブランキングパルス発生回路４と過電流保護用コンパレータ８の出力を演算処理するための回路で、第１のＲＳラッチ回路７のリセット入力に接続される。
【００３７】
内部回路電流供給回路３２は、起動時や、ＶＤＤが低下した場合にＶＤＤ端子に電流供給する。
【００３８】
入力電圧検出回路２１は、スイッチング素子１がオンしてから設定されたディレイ時間ΔＴの間に、ドレイン電流Ｉｄｓが入力電圧検出レベルに達すると、ハイレベルの信号を出力する。
【００３９】
入力電圧検出回路２１の内部構成についてさらに説明する。
【００４０】
入力電圧検出コンパレータ２３では、ドレイン電流電圧変換回路３の出力がプラス端子に接続され、マイナス端子には入力電圧検出レベルＶｒｅｆを設定する定電圧回路２６が接続される。
【００４１】
ＯＲ回路２７では、入力電圧検出コンパレータ２３と過電流保護用コンパレータ８の信号を演算処理する。
【００４２】
ディレイ回路２４は、ブランキングパルス発生回路４のオン信号とともに立ち上がるハイレベルの信号を、一定の遅延時間の後に出力する。
【００４３】
２８は、ＡＮＤ回路で、ディレイ回路２４とＯＲ回路２７の出力を演算処理して、出力する。
【００４４】
パルス反転回路２５は、入力電圧検出回路２１とブランキングパルス発生回路４に接続されており、ディレイ時間ΔＴ内に入力電圧検出回路２１の出力がハイレベルの信号を出力した場合には、ローレベルの信号を保持し、ディレイ時間ΔＴ内に入力電圧検出回路２１の出力がハイレベルの信号を出力しなかった場合には、ハイレベルの信号を出力する。
【００４５】
第２のＲＳラッチ回路２９は、セット入力にＶＤＤ電圧検出用コンパレータ３０が接続され、リセット入力にパルス反転回路２５が接続されており、起動時に、ＶＤＤが起動電圧ＶＵＶに達すると、セット信号が入力された後、パルス反転回路２５よりリセット信号が入力されると出力Ｑはローレベルとなり、ＶＤＤが起動電圧ＶＵＶ以下にまで低下して再度ＶＵＶ以上になってセット入力されるまでローレベルを保持する。
【００４６】
ＮＡＮＤ回路９は、第１のＲＳラッチ回路７と第２のＲＳラッチ回路２９に接続され、演算処理を行った後、その結果をゲートドライバ２へ出力する。
【００４７】
誤差増幅回路１６は、過電流保護用コンパレータ８のマイナス端子に接続され、ＶＤＤに応じて過電流保護レベルＩＬＩＭＩＴを制御する。
【００４８】
図２に、本発明の第１の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置を用いたスイッチング電源の構成の一例を示す。
このスイッチング電源装置では、商用の交流電源が、入力端子１０４に入力されると、ダイオードブリッジなどの整流器１０３により整流され、入力コンデンサ１０５にて平滑化されることにより、直流電圧ＶＩＮとされて、電力変換用トランス１００に与えられている。電力変換用トランス１００は、第１の一次巻線１００ａおよび第２の一次巻線１００ｃと、二次巻線１００ｂとを有しており、直流電圧ＶＩＮが第１の一次巻線１００ａに与えられる。
トランス１００の第１の一次巻線１００ａに与えられた直流電力は、半導体装置１０内に設けられたスイッチング素子１によりスイッチングされる。そして、そのスイッチング素子１のスイッチング動作によって、電力変換用のトランス１００の二次巻線１００ｂに電流が取り出される。二次巻線１００ｂに取り出された電流は、二次巻線１００ｂに接続されたダイオード１０１およびコンデンサ１０２により、整流および平滑化され、出力電圧ＶＯの直流電力として出力端子１０８に出力される。
【００４９】
電力変換用のトランス１００の第２の一次巻線１００ｃにも、第１の一次巻線１００ａから出力される直流電力が与えられている。第２の一次巻線１００ｃから出力される直流電力は、補助電源部であるダイオード１０６、およびコンデンサ１０７により整流および平滑化されて補助電源電圧ＶＤＤとして出力される。そして、補助電源電圧ＶＤＤが、半導体装置１０の制御端子（ＶＤＤ端子）１３に入力され、半導体装置１０の電源電圧として用いられている。この補助電源電圧ＶＤＤは、トランス１００の二次巻線１００ｃから供給される出力電圧ＶＯと比例する電圧であり、出力電圧ＶＯを安定化させるための帰還信号としても用いられている。
【００５０】
図３には、本実施形態における半導体装置の各部の出力波形のタイムチャートを示しており、図３（ａ）は定格入力かつ重負荷の場合、図３（ｂ）は定格入力かつ軽負荷の場合、図３（ｃ）は低入力かつ重負荷の場合、図３（ｄ）は低入力かつ軽負荷の場合である。
【００５１】
出力波形はそれぞれ上から順に、スイッチング素子１に流れるドレイン電流Ｉｄｓ、ブランキングパルス発生回路４の出力Ｖｂｌｋ、ディレイ回路２４の出力Ｖｄｅｌａｙ、過電流保護用コンパレータ８の出力Ｖｃｏｍｐ１、入力電圧検出コンパレータ２３の出力Ｖｃｏｍｐ２、ＡＮＤ回路２８の出力Ｖａｎｄ、パルス反転回路２５の出力Ｖｐｌｓについて示している。
【００５２】
図３（ａ）において、ブランキングパルス発生回路４の出力Ｖｂｌｋは、スイッチング素子１がターンオンすると、若干遅れて時間Ｔ１でハイレベルの信号を出力し、スイッチング素子１がオンしている間は、ハイレベルの信号を保持する。
【００５３】
ディレイ回路２４の出力ＶｄｅｌａｙはＶｂｌｋとともに、時間Ｔ１で立ち上がり、ディレイ時間ΔＴの間、ハイレベルの信号を出力する。
【００５４】
スイッチング素子１がオンし、ドレイン電流Ｉｄｓが流れると、ドレイン電流電圧変換回路３がこれを検出し、電圧信号へと変換する。
【００５５】
過電流保護用コンパレータ８と入力電圧検出コンパレータ２３は、ドレイン電流電圧変換回路３の出力信号をそれぞれの基準電圧と比較する。
【００５６】
定格入力かつ重負荷の場合、過電流保護レベルＩＬＩＭＩＴは、入力電圧検出レベルＶｒｅｆよりも大きくなり、ドレイン電流Ｉｄｓの傾き、すなわち時間に対する変化量は
Ｖｉｎ＝Ｌ×ｄｉ/ｄｔ      （式１）
にしたがって、大きくなる。
【００５７】
ここで、Ｖｉｎは直流入力電圧、Ｌはトランスの励磁インダクタンス、ｄｉ／ｄｔはドレイン電流の傾きを表す。
【００５８】
この結果、ディレイ時間ΔＴの間に、ドレイン電流Ｉｄｓが入力電圧検出レベルＶｒｅｆの定める電流に達すると、入力電圧検出コンパレータ２３の出力が反転する。
【００５９】
パルス反転回路２５は、ディレイ時間ΔＴの間にハイレベルの信号が入力された場合は、ローレベルを保持しつづける。
【００６０】
第２のＲＳラッチ回路２９はリセット入力がないため、ハイレベルの信号を出力しつづけ、スイッチング素子１は発振を継続する。
【００６１】
次に図３（ｂ）において、過電流保護レベルＩＬＩＭＩＴは入力電圧検出レベルＶｒｅｆよりも小さくなり、ディレイ時間ΔＴよりも短い時間で、過電流保護用コンパレータ８の出力Ｖｃｏｍｐ１が反転し、ハイレベルの信号を出力して、スイッチング素子１がオフする。
【００６２】
パルス反転回路２５は、ディレイ時間ΔＴの間にハイレベルの信号が入力された場合は、ローレベルを保持しつづける。
【００６３】
第２のＲＳラッチ回路２９はリセット入力がないため、ハイレベルの信号を出力しつづけ、スイッチング素子１は発振を継続する。
【００６４】
次に図３（ｃ）、図３（ｄ）では、入力電圧が低入力であるため、ドレイン電流Ｉｄｓの傾きは小さくなり、ディレイ時間ΔＴの間に、過電流保護用コンパレータ８か、入力電圧検出用コンパレータ２３の出力が反転することはなく、ＡＮＤ回路２８の出力Ｖａｎｄは、ローレベルのままである。
【００６５】
パルス反転回路２５の出力Ｖｐｌｓは、ディレイ時間ΔＴの間にＡＮＤ回路２８の信号がハイレベルに切り替わらない場合は、ディレイ時間ΔＴが経過すると、ハイレベルの信号を出力する。
【００６６】
第２のＲＳラッチ回路２９にリセット入力がなされ、スイッチング素子１は発振を停止する。
【００６７】
スイッチング素子１が発振を再開するには、入力電圧が定格となり、ＶＤＤが起動電圧ＶＵＶ以下にまで低下し、再度ＶＵＶ以上に上昇しなければならない。
【００６８】
図４に、本実施形態における半導体装置内のパルス反転回路２５の構成を示す。
【００６９】
図４において、ＲＳラッチ回路４１は、出力Ｑ−が放電用トランジスタ４２のゲート端子に接続されている。
【００７０】
容量（放電用コンデンサ）４４は、容量４４を充電する定電流源４３と、容量４４の電荷を放電する放電用トランジスタ４４に接続され、ＲＳラッチ回路４１の出力Ｑ−がローレベルの時、定電流源４３より充電され、Ｑ−がハイレベルのとき放電用トランジスタ４２により放電される。
【００７１】
コンパレータ４５は、プラス入力が容量４４に接続され、マイナス入力が定電圧源４６に接続されている。
【００７２】
図１に示したように、ブランキングパルス発生回路４の出力が、パルス反転回路２５におけるラッチ回路４１のセット入力（４７）となり、同じく入力電圧検出回路２１のＡＮＤ回路２８の出力が、パルス反転回路２５におけるラッチ回路６１のリセット入力（４８）となる。出力（４９）は第２のＲＳラッチ回路２９のリセット入力となる。
【００７３】
パルス反転回路２５の動作を図５の波形図を用いて説明する。
【００７４】
図５では、上から順に、スイッチング素子１に流れるドレイン電流Ｉｄｓ、ブランキングパルス発生回路４の出力Ｖｂｌｋ、ＡＮＤ回路２８の出力Ｖａｎｄ、ＲＳラッチ回路４１の出力Ｑ−、容量４４の電圧Ｖｃ、コンパレータ４５の出力Ｖｏｕｔを示している。
【００７５】
スイッチング素子１がターンオンすると、ドレイン電流Ｉｄｓが流れ、ブランキングパルス発生回路４の出力がハイレベルとなる。すると、ＲＳラッチ回路４１の出力Ｑ−がハイレベルからローレベルに反転し、容量４４がオフする。容量４４は、定電流源４３によって充電され、電圧Ｖｃが上昇する。
【００７６】
定格入力の場合、図５（ａ）に示すように、ディレイ時間ΔＴの間にＡＮＤ回路２８の出力Ｖａｎｄがハイレベルを出力するため、ＲＳラッチ回路４１の出力Ｑ−は、再びハイレベルとなる。このときの容量４４の電圧Ｖｃは、定電圧源４６が設定する反転レベルＶｃ１に達しないため、コンパレータ６２の出力はローレベルを保持する。
【００７７】
定格以下の電圧が入力された場合、図５（ｂ）に示すように、スイッチング素子１のオン時間が長くなり、ディレイ時間ΔＴの間に、ＡＮＤ回路２８の出力Ｖａｎｄがハイレベルを出すことはなく、ＲＳラッチ回路４１の出力は、スイッチング素子1がオフするまでローレベルを保持する。この間に容量４４の電圧Ｖｃは十分に充電される。Ｖｃが反転レベルＶｃ１に達すると、コンパレータ６２の出力はハイレベルを出力する。
【００７８】
すなわち、図４に示すパルス反転回路２５は、定められたディレイ時間ΔＴの間に、ＲＳラッチ回路４１のリセット入力にハイレベルの信号が入力される場合は、ローレベルの出力を保持し、ディレイ時間ΔＴの間にＲＳラッチ回路４１のリセット入力にハイレベルの信号が入力されない場合には、ハイレベルの信号を出力する。
【００７９】
以上のように、第１の実施形態によれば、入力電圧の変化に対して外付け部品や新しく外部端子を追加することなく、定格以下の入力電圧が入力された場合の誤動作を防ぐことができ、また、電源をオフする際に、入力電圧が低下し、不安定動作になるのを防ぐ効果がある。
【００８０】
（第２の実施形態）
図６に、本発明の第２の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置の構成を示す。
【００８１】
本実施形態では、第１の実施形態におけるＶＤＤ電圧検出用コンパレータ３０に替わり、タイマ回路３１を第２のＲＳラッチ回路２９のセット入力端子に接続している。
【００８２】
タイマ回路３１は、一方の入力端がＶＤＤ端子１３に接続され他方の入力端に基準電圧が印加されるコンパレータ３５と、コンパレータ３５の出力をカウントするカウンタ回路３６より構成される。
【００８３】
タイマ回路３１によると、スイッチング動作が停止している間にも、ＶＤＤが充放電を繰り返し、電圧が上下動することを利用して、これをカウントし、ＶＤＤの上下動作が、ある回数に達すると、第２のＲＳラッチ回路２９にセット入力を行う。
【００８４】
すなわち、入力電圧検出回路２１によって低入力電圧が検出されて、スイッチング素子１をオフさせるのは前述の第１の実施形態と同じであるが、その後、入力電圧が定格になると、タイマ回路３１によって一定時間オフを保持したのち、発振を再開することができる。
【００８５】
第２の実施形態によると、入力電圧が定格に戻った場合は、自動的に再起動させることができる。
【００８６】
（第３の実施形態）
図７に、本発明の第３の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置の構成を示す。
【００８７】
第３の実施形態では、第１の実施形態におけるパルス反転回路２５を削除し、入力電圧検出レベルＶｒｅｆを高めに設定している。
【００８８】
図７に示す構成によると、入力電圧が定格以上の場合、ドレイン電流Ｉｄｓの傾きが大きくなり、ディレイ時間ΔＴの間に、入力電圧検出レベルＶｒｅｆの定めるレベルに達するので、入力電圧検出回路２１がこれを検出し、スイッチング動作が停止する。
【００８９】
よって、本実施形態によると、定格以上の入力電圧が印加された場合、これを検出し、スイッチング素子１のスイッチング動作を停止させ、スイッチング素子１や、その他の回路素子が破壊されることを防ぐことができる。
【産業上の利用可能性】
【００９０】
本発明に係るスイッチング電源用半導体装置は、部品点数を増加させずに、異常な入力電圧を検出し安全にスイッチング動作を停止させることができ、高性能のスイッチング電源に適用できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置の構成を示す回路ブロック図である。
【図２】本発明の第１の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置を用いたスイッチング電源の構成の一例を示す回路ブロック図である。
【図３】本発明の第１の実施形態におけるスイッチング電源用半導体装置の各部の出力波形のタイムチャートを示しており、図３（ａ）は定格入力かつ重負荷の場合、図３（ｂ）は定格入力かつ軽負荷の場合、図３（ｃ）は低入力かつ重負荷の場合、図３（ｄ）は低入力かつ軽負荷の場合のタイムチャートである。
【図４】本発明の第１の実施形態におけるスイッチング電源用半導体装置内のパルス反転回路の構成を示す図である。
【図５】本発明の第１の実施形態におけるスイッチング電源用半導体装置内のパルス反転回路の動作を示す波形図である。
【図６】本発明の第２の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置の構成を示す回路ブロック図である。
【図７】本発明の第３の実施形態における入力電圧検出機能を備えたスイッチング電源用半導体装置の構成を示す回路ブロック図である。
【図８】従来の入力電圧検出機能を備えたスイッチング電源用半導体装置の構成を示す回路ブロック図である。
【図９】従来のスイッチング電源用半導体装置を用いたスイッチング電源装置の構成を示す回路ブロック図である。
【符号の説明】
【００９２】
１  スイッチング素子
３  ドレイン電流電圧変換回路
８  過電流保護用コンパレータ
１０  半導体装置
２１  入力電圧検出回路
２３  入力電圧検出コンパレータ
２４  ディレイ回路
２５  パルス反転回路
２９  第２のＲＳラッチ回路
３１  タイマ回路
１００  電力変換用トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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