(57)【要約】【課題】  ＶＲＡＭとデータメモリ間のＤＭＡ転送に要する時間を短くすることのできる画像表示用ＤＭＡコントローラを提供する。【解決手段】  ＤＭＡコントローラ１は、ｍ行×ｎ画素の画像データを転送するときに、ＶＲＡＭアドレス生成部２が、指定された転送開始アドレスＭに、転送する画像データの１行ごとに表示装置の１行当たりの画素数Ｗを累積加算する累積加算器２７の出力と、転送する画像データの１行中の画素数をカウントする画素カウンタ２１の出力とを加算器２９で加算して、ＶＲＡＭ１００に与えるアドレスを生成し、データメモリアドレス生成部３が、指定された転送開始アドレスＮに、０から（ｍ×ｎ−１）までをカウントするアドレスカウンタ３１の値を加算器３３で加算して、データメモリ２００に与えるアドレスを生成する。【選択図】  図１
2006146756.tif 000002
【特許請求の範囲】
【請求項１】
１行にＷ個の画素を表示する表示装置に表示する画像データを記憶するＶＲＡＭとデータメモリとの間のデータの転送を制御するＤＭＡコントローラであって、
ｍ行×ｎ画素の領域を有する画像データを転送する際に、
前記ＶＲＡＭに対するアドレスとして、指定された転送開始アドレスおよび前記画像データの２行目以降ｍ行目まで１行ごとに前記転送開始アドレスに前記Ｗを累積加算したアドレスをそれぞれ先頭アドレスとして、前記それぞれの先頭アドレスから連続するｎ個のアドレスを順次生成するとともに、
前記データメモリに対するアドレスとして、指定された転送開始アドレスから連続する（ｍ×ｎ−１）個のアドレスを生成し、
前記ＶＲＡＭに対するアドレスの生成が終了したときにＤＭＡ転送終了信号を生成することを特徴とする画像表示用ＤＭＡコントローラ。
【請求項２】
１行にＷ個の画素を表示する表示装置に表示する画像データを記憶するＶＲＡＭとデータメモリとの間のデータの転送を制御するＤＭＡコントローラであって、
ｍ行×ｎ画素の領域を有する画像データの転送に対して、
ＤＭＡ転送要求を受けて０から（ｎ−１）までを繰り返しカウントする動作を開始する画素カウンタと、前記画素カウンタが（ｎ−１）をカウントするごとにカウント値を１ずつインクリメントする行カウンタと、前記行カウンタがインクリメントするごとに前記Ｗを累積加算する累積加算器と、指定された転送開始アドレスの値Ｍに前記画素カウンタの値および前記累積加算器の値を加算する第１の加算器と、前記行カウンタの出力の値とｍとを比較し、その値が一致したときに一致信号を出力する比較器とを備え、前記第１の加算器の出力をＶＲＡＭに対するアドレスとして出力し、前記比較器の一致信号をＤＭＡ転送終了信号として出力するＶＲＡＭアドレス生成部と、
前記ＤＭＡ転送要求が入力されてから前記ＤＭＡ転送終了信号が出力されるまでの間、カウント値を０から１ずつインクリメントするアドレスカウンタと、指定された転送開始アドレスの値Ｎに前記アドレスカウンタの値を加算する第２の加算器とを備え、前記第２の加算器の出力をデータメモリに対するアドレスとして出力するデータメモリアドレス生成部と
を具備することを特徴とする画像表示用ＤＭＡコントローラ。
【請求項３】
文字データの前記ＶＲＡＭへの転送要求に対して、画像データとして画線部データと非画線部データにより構成されるモノクロのフォントデータを前記データメモリから読み出し、
モノクロ表示が要求されたときは、前記モノクロのフォントデータをそのまま転送し、
カラー表示が要求されたときは、前記画線部データは文字色データに変換し、前記非画線部データは背景色データに変換して転送することを特徴とする請求項１または２に記載の画像表示用ＤＭＡコントローラ。
【請求項４】
前記文字色データおよび前記背景色データが入力されて、選択信号によりそのいずれかが選択されるセレクタを備え、前記データメモリから読み出されたモノクロのフォントデータのビット値を前記選択信号として前記セレクタによる入力の選択を行うことによりカラー表示の文字データを前記ＶＲＡＭへ転送することを特徴とする請求項３に記載の画像表示用ＤＭＡコントローラ。
【請求項５】
前記画像データに含まれる非表示データを検出する非表示データ検出部と、前記ＶＲＡＭに対する書き込みを制御するＶＲＡＭ書き込み制御部とを備え、
前記画像データを前記データメモリから前記ＶＲＡＭへ転送するときに、
前記非表示データ検出部が前記画像データから非表示データを検出した期間は前記ＶＲＡＭ書き込み制御部が前記ＶＲＡＭに対する書き込みを禁止する信号を生成することを特徴とする請求項１乃至４のいずれか１項に記載の画像表示用ＤＭＡコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣＤなどのマトリクス型の画像表示措置に表示する画像データのデータメモリとＶＲＡＭ間のデータ転送を制御する画像表示用ＤＭＡコントローラに関する。
【背景技術】
【０００２】
パーソナルコンピュータの画面表示などに用いられるＬＣＤ（液晶表示装置）などのマトリクス型の画像表示措置では、画面をマトリクス状に区分した画素単位で画像の表示が行われる。この画像表示を高速で行うため、全画面の表示用画像データを画素単位で格納するＶＲＡＭ（ビデオＲＡＭ）が用いられる。
【０００３】
画像データが格納されるＶＲＡＭ上のアドレスは、画像データの画面上の表示位置に対応している。例えば、画面を１行当たりＷ個の画素が配列されるＨ行のマトリクス（Ｈ行×Ｗ画素）とした場合、画面左上隅の１行目１画素目を０番地として、１行目のアドレスを画素順に順次０、１、・・・、（Ｗ−１）番地、２行目のアドレスを画素順に順次Ｗ、Ｗ＋１、・・・、（２Ｗ−１）番地とし、最終ｍ行目のアドレスを画素順に順次（Ｈ−１）×Ｗ、（Ｈ−１）×Ｗ＋１、・・・、（Ｈ×Ｗ−１）番地とするよう、画面全体に連続するアドレスを割当てる。
【０００４】
このようなＶＲＡＭを備えるパーソナルコンピュータを用いて、画像描画用ソフトウェアなどによる画像処理が行われる。その例として、画面表示させた画像データの一部を矩形状に切り取ってデータメモリに一時記憶させたり、あるいはデータメモリに記憶されている画像データを読み出して画面上に貼り付けたりすることが行われる。また、データメモリに記憶されているフォントデータを読み出して画面上に文字表示することなども行われる。このような処理を行う場合、ＶＲＡＭとデータメモリとの間で、データの転送が行われる。このようなメモリ間の転送を高速に行うため、ＤＭＡ（Direct  Memory  Access）転送がよく用いられ、その制御のためにＤＭＡコントローラが用いられる（例えば、特許文献１参照。）。
【０００５】
このようなＤＭＡ転送を行う場合、転送元のメモリのアドレスと転送先のメモリのアドレスをそれぞれ指定する必要がある。上述のような画像描画用ソフトウェアなどによる画像処理の場合、従来、このアドレスの指定をソフトウェアで行っていた。
【０００６】
このとき、画像データの切り取りや貼り付けなどの処理の場合、画面上の画像の切り取り領域あるいは貼り付け領域の値からＶＲＡＭのアドレスを算出する必要がある。しかし、上述したように、ＶＲＡＭのアドレスは、行をまたいだ連続したアドレスとなっているため、画像の切り取り領域あるいは貼り付け領域のＶＲＡＭ上のアドレスは不連続の値となる。そのため、その算出に時間がかかり、ＤＭＡ転送に要する時間が長くなるという問題があった。
【０００７】
また、文字表示を行う場合、データメモリにモノクロデータとして記憶されているフォントデータをもとにカラー表示したいという要求もある。この場合の色付けも、従来ソフトウェアで行っているため処理に時間がかかり、やはりＤＭＡ転送に要する時間が長くなるという問題があった。
【特許文献１】特開２００２−２５１３６９号公報（第３〜４ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、ＶＲＡＭとデータメモリ間のＤＭＡ転送に要する時間を短くすることのできる画像表示用ＤＭＡコントローラを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、１行にＷ個の画素を表示する表示装置に表示する画像データを記憶するＶＲＡＭとデータメモリとの間のデータの転送を制御するＤＭＡコントローラであって、ｍ行×ｎ画素の矩形状領域を有する画像データを転送するときに、前記ＶＲＡＭに対するアドレスとして、指定された転送開始アドレスおよび前記画像データの２行目以降ｍ行目まで１行ごとに前記転送開始アドレスに前記Ｗを累積加算したアドレスをそれぞれ先頭アドレスとして、前記それぞれの先頭アドレスから連続するｎ個のアドレスを順次生成するとともに、前記データメモリに対するアドレスとして、指定された転送開始アドレスから連続する（ｍ×ｎ−１）個のアドレスを生成し、前記ＶＲＡＭに対するアドレスの生成が終了したときにＤＭＡ転送終了信号を生成することを特徴とする画像表示用ＤＭＡコントローラが提供される。
【００１０】
また、本発明の別の一態様によれば、１行にＷ個の画素を表示する表示装置に表示する画像データを記憶するＶＲＡＭとデータメモリとの間のデータの転送を制御するＤＭＡコントローラであって、ｍ行×ｎ画素の矩形状領域を有する画像データの転送に対して、ＤＭＡ転送要求を受けて０から（ｎ−１）までを繰り返しカウントする動作を開始する画素カウンタと、前記画素カウンタが（ｎ−１）をカウントするごとにカウント値を１ずつインクリメントする行カウンタと、前記行カウンタがインクリメントするごとに前記Ｗを累積加算する累積加算器と、指定された転送開始アドレスの値Ｍに前記画素カウンタの値および前記累積加算器の値を加算する第１の加算器と、前記行カウンタの出力の値とｍとを比較し、その値が一致したときに一致信号を出力する比較器とを備え、前記第１の加算器の出力をＶＲＡＭに対するアドレスとして出力し、前記比較器の一致信号をＤＭＡ転送終了信号として出力するＶＲＡＭアドレス生成部と、前記ＤＭＡ転送要求が入力されてから前記ＤＭＡ転送終了信号が出力されるまでの間、カウント値を０から１ずつインクリメントするアドレスカウンタと、指定された転送開始アドレスの値Ｎに前記アドレスカウンタの値を加算する第２の加算器とを備え、前記第２の加算器の出力をデータメモリに対するアドレスとして出力するデータメモリアドレス生成部とを具備することを特徴とする画像表示用ＤＭＡコントローラが提供される。
【発明の効果】
【００１１】
本発明によれば、ＶＲＡＭおよびデータメモリへ与えるアドレスの生成や文字データの色付けをハードウェアで行うので、ＶＲＡＭとデータメモリ間のＤＭＡ転送に要する時間を短くすることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係るＤＭＡコントローラの構成の例を示すブロック図である。
【００１４】
本実施例のＤＭＡコントローラ１は、ＶＲＡＭ１００へ与えるアドレスを生成するＶＲＡＭアドレス生成部２と、データメモリ２００へ与えるアドレスを生成するデータメモリアドレス生成部３と、ＶＲＡＭ１００とデータメモリ２００との間のデータの転送方向を制御する転送方向制御部４とを有する。
【００１５】
ここで、ＶＲＡＭ１００とデータメモリ２００との間で転送される画像データの画素配列と、この画像データが表示されるマトリクス型表示装置の表示画面の画素アドレスの付与法について図２を用いて説明する。
【００１６】
１行当たりＷ個の画素がＨ行分マトリクス状に配置されるマトリクス型表示装置の表示画面の画素のアドレスは、図２に示すように、１行目の左端の画素のアドレスを０として、水平方向にアドレスが順次増加するように与え、また、前の行の終わりのアドレスに連続させて次の行のアドレスを与える。この表示画面の表示データを格納するＶＲＡＭ１００には、この画素アドレスの順に表示画面データが格納される。
【００１７】
また、画像描画用ソフトウェアなどによりこの表示画面に貼り付けられる、または、この表示画面から切り取られる画像データは矩形形状で取り扱われ、その画素配列もマトリクス状に表現される。そして、ｍ行×ｎ画素のマトリクスで表わされる画像データは、この画素順および行順にＶＲＡＭ１００とデータメモリ２００との間で転送が行われる。
【００１８】
ここで、画像データの貼り付けまたは切り取りのときの表示画面上の画像データの先頭アドレス、すなわち、画像データの転送開始アドレスをＨｏｔｐｏｉｎｔと称する。
【００１９】
また、表示画面への貼り付けのときはデータメモリ２００からＶＲＡＭ１００へ画像データが転送され、表示画面からの切り取りのときはＶＲＡＭ１００からデータメモリ２００へ画像データが転送される。
【００２０】
図１に戻って、ＶＲＡＭアドレス生成部２の構成について説明する。
【００２１】
ＶＲＡＭアドレス生成部２は、転送される画像データの１行の中の画素位置をカウントする画素カウンタ２１と、画素カウンタ２１の出力と予め入力された画像データの１行当たりの画素数の値ｎとを比較し、その値が一致したときに‘１’を出力する比較器２２と、比較器２２から‘１’が出力されたときに画素カウンタ２１へリセット信号を出力するＯＲゲート２３とを有する。なお、ＯＲゲート２３へは、ＣＰＵ（図示せず）からのＤＭＡ転送要求信号をインバータ５で反転した信号と、後述するＤＭＡ終了信号も併せて入力されている。
【００２２】
また、ＶＲＡＭアドレス生成部２は、比較器２２から出力される‘１’の回数を転送される画像データの行数としてカウントする行カウンタ２４と、行カウンタ２４の出力と予め入力された画像データの行数の値ｍとを比較し、その値が一致したときに‘１’をＤＭＡ終了信号として出力する比較器２５と、比較器２５からＤＭＡ終了信号が出力されたときに行カウンタ２４へリセット信号を出力するＯＲゲート２６とを有する。なお、ＯＲゲート２６へは、ＤＭＡ転送要求信号をインバータ５で反転した信号も併せて入力されている。
【００２３】
さらに、ＶＲＡＭアドレス生成部２は、比較器２２の出力と予め入力された表示画面の１行当たりの画素数の値Ｗとの論理積をとって画像データの行数の増加ごとにＷを出力するＡＮＤゲート２７と、ＡＮＤゲート２７の出力を累積加算する累積加算器２８と、画素カウンタ２１の出力と累積加算器２８の出力と予め入力されたＨｏｔｐｏｉｎｔのアドレス値Ｍを加算する加算器２９とを有する。この加算器２９の出力がＶＲＡＭ１００へ与えるアドレスデータとしてＤＭＡコントローラ１から出力される。
【００２４】
上述した構成を有するＶＲＡＭアドレス生成部２において、ＤＭＡ転送信号が入力されると、画素カウンタ２１は０から（ｎ−１）までの値を繰り返し出力するカウント動作を行い、行カウンタ２４は０から（ｍ−１）までの値をカウントする動作を行い、ＤＭＡ終了信号が出力されると、ともにカウント動作を停止する。
【００２５】
次に、ＶＲＡＭアドレス生成部２のカウント値生成動作について説明する。
【００２６】
いま、転送される画像データの画素位置をｙ行目（０≦ｙ≦ｍ−１）のｘ画素目（０≦ｘ≦ｎ−１）とすると、画素カウンタ２１の出力はｘを示し、行カウンタ２４の出力はｙを示す。また、累積加算器２８は、行カウンタ２４の出力が１増加するごとにＷを累積加算するので、累積加算器２８の出力はｙとＷの積ｙＷを表す。
【００２７】
したがって加算器２９の出力、すなわちＶＲＡＭ１００へ与えるアドレスは、Ｍ＋ｙＷ＋ｘと表される。
【００２８】
図３に、画像データの画素位置とＶＲＡＭアドレス生成部２で生成されるＶＲＡＭ１００のアドレスの対応関係を示す。
【００２９】
図３に示すように、画像データの１行目（ｙ＝０）の画素列は、ＶＲＡＭ１００のＨｏｔｐｏｉｎｔアドレスＭからアドレス（Ｍ＋ｎ−１）までの連続するｎ個のアドレスに格納される。次に、画像データの２行目（ｙ＝１）の画素列は、アドレス（Ｍ＋Ｗ）からアドレス（Ｍ＋Ｗ＋ｎ−１）までの連続するｎ個のアドレスに格納される。すなわち、画像データの２行目の先頭画素（画素０）は、ＨｏｔｐｏｉｎｔのアドレスＭから表示画面の１行当たりの画素数Ｗ分だけ離れたアドレスに格納される。以下、各行の先頭画素（画素０）のアドレス位置が順次Ｗ分ずつ離れた位置となるように画像データはＶＲＡＭ１００に格納される。
【００３０】
このように、画像データの各行の先頭画素のアドレスがＷ分ずつ離れるようにＶＲＡＭ１００へ格納すると、表示画面上では図２に示すように、画像データが矩形形状に表示される。
【００３１】
次に、図１に戻って、データメモリアドレス生成部３の構成について説明する。
【００３２】
データメモリアドレス生成部３は、リセット解除後0から１ずつインクリメントする値を出力するアドレスカウンタ１と、インバータ５で反転されたＤＭＡ転送要求信号とＶＲＡＭアドレス生成部２から出力されるＤＭＡ転送終了信号が入力されてアドレスカウンタ１へリセット信号を出力するＯＲゲート３２と、アドレスカウンタの出力と予め入力されたデータメモリ２００の転送開始アドレスＮとを加算する加算器３３を有する。
【００３３】
これにより、データメモリアドレス生成部３は、ＤＭＡ転送要求信号が入力されてからＤＭＡ転送終了信号が入力されるまでの間、転送開始アドレスＮから１ずつインクリメントする値をデータメモリ200へ与えるアドレスデータとして出力する。
【００３４】
このデータメモリアドレス生成部３が生成するアドレスの値を、ＶＲＡＭアドレス生成部２の説明のときと同様、転送される画像データの画素位置をｙ行目（０≦ｙ≦ｍ−１）のｘ画素目（０≦ｘ≦ｎ−１）として、ｘ、ｙを用いて表すと、データメモリ２００のアドレスは、Ｎ＋ｙｎ＋ｘとして表される。
【００３５】
図４に、画像データの画素位置とデータメモリアドレス生成部３で生成されるＶデータメモリ２００のアドレスの対応関係を示す。
【００３６】
図４に示すように、画像データの１行目（ｙ＝０）の画素列は、データメモリ２００の転送開始アドレスＮからアドレス（Ｎ＋ｎ−１）までの連続するｎ個のアドレスに格納される。続いて画像データの２行目（ｙ＝１）の画素列が、アドレス（Ｎ＋ｎ）からアドレス（Ｎ＋２ｎ−１）までの連続するｎ個のアドレスに格納される。以下、ｍ行目（ｙ＝ｍ−１）のｎ画素目（ｘ＝ｎ−１）のアドレスＮ＋（ｍ−１）ｎ＋ｎ−１＝Ｎ＋ｍｎ−１までの連続するアドレスが、データメモリアドレス生成部３から出力される。
【００３７】
このように、本実施例のＤＭＡコントローラ１は、ＶＲＡＭ１００にへ与えるアドレスとデータメモリ２００へ与えるアドレスを同時に生成する。このとき、図１に示す転送方向制御部４がＣＰＵからの転送方向指示信号に基づいて、ＶＲＡＭ１００およびデータメモリ２００へそれぞれ出力するＲＤ（読み出し）信号とＷＲ（書き込み）信号を制御することにより画像データの転送方向が制御される。
【００３８】
すなわち、画像の切り取り等を行ってＶＲＡＭ１００からデータメモリ２００へ画像データを転送するときは、転送方向制御部４は、ＶＲＡＭ１００に対してＲＤ信号を出力し、データメモリ２００に対してＷＲ信号を出力する。一方、画像の貼り付け等を行ってデータメモリ２００からＶＲＡＭ１００へ画像データを転送するときは、転送方向制御部４は、データメモリ２００に対してＲＤ信号を出力し、ＶＲＡＭ１００に対してＷＲ信号を出力する。
【００３９】
このような本実施例のＤＭＡコントローラによれば、ＶＲＡＭとデータメモリ間で画像データをＤＭＡ転送するときに、ＶＲＡＭおよびデータメモリへ与えるアドレスをハードウェアで生成するので、画像データのＤＭＡ転送に要する時間を短くすることができる。
【実施例２】
【００４０】
図５は、本発明の実施例２に係るＤＭＡコントローラの構成の例を示すブロック図である。
【００４１】
本実施例のＤＭＡコントローラ１１は、実施例１のＤＭＡコントローラ１に、さらにフォント色付け部６と、セレクタ７と、非表示データ検出部８と、ＶＲＡＭ書き込み制御部９を付加したものである。そこで、ここでは、この新たに付加されたブロックについてのみ説明を行う。
【００４２】
フォント色付け部６は、データバスから入力されたパラレルデータをシリアルデータに変換するパラレルシリアル変換シフトレジスタ６１と、文字色データと背景色データが入力され、そのいずれかがパラレルシリアル変換シフトレジスタ６１の出力により選択されるセレクタ６２とを有する。
【００４３】
パラレルシリアル変換シフトレジスタ６１は、Ｌｏａｄ信号により読み込んだパラレルデータを、シフト動作用クロック（Ｓｈｉｆｔ  ＣＫ）によりシフト出力してシリアルデータに変換する。なお、データを８ビットのデータとしてＤ［７：０］と表すとしたとき、パラレルシリアル変換シフトレジスタ６１からはＤ０を先頭としたシリアルデータが出力されるものとする。
【００４４】
また、文字色データと背景色データも、それぞれ８ビットで表されるものとし、文字色データをＣ［７：０］とし、背景色データをＢ［７：０］とする。
【００４５】
このフォント色付け部６は、データメモリ２００から読み出したモノクロのフォントデータに対して色付けを行ってカラー表示用のフォントデータを生成する動作を行う。その動作について図６および図７を用いて説明する。
【００４６】
図６は、フォントデータの構成について説明した図である。
【００４７】
図６（ａ）は、１６ｂｉｔ×１６ｂｉｔで表されるビットマップフォントの例を示す図である。ここで、文字を表す部分が画線部と称され、それ以外の部分が非画線部と称される。
【００４８】
図６（ｂ）は、モノクロフォントデータの例を示す図である。モノクロフォントデータでは、図６（ａ）に示した画線部を‘１’とし、非画線部を‘０’としてデータが構成される。このモノクロフォントデータが、データメモリ２００には８ビット単位で格納されているものとする。
【００４９】
図６（ｃ）は、カラー表示フォントデータの例を示す図である。図６（ｂ）に示した‘１’に対して文字色データを与え、‘０’に対して背景色データを与えることで、ビットマップフォントの画線部が文字色で、非画線部が背景色となるカラー表示フォントデータを形成することができる。
【００５０】
フォント色付け部６は、図６（ｂ）に示したモノクロフォントデータを入力として、図６（ｃ）に示したカラー表示フォントデータの形成を行う。その動作の様子を図７に示す。
【００５１】
図７は、フォント色付け部６の動作の例を示す波形図である。
【００５２】
いま、フォント色付け部６にモノクロフォントデータとして、Ｄ［７：０］＝１１１１１０００が入力されたとする。このデータは、Ｌｏａｄ信号が‘１’のときに、パラレルシリアル変換シフトレジスタ６１へパラレル入力される。その後、Ｌｏａｄ信号が‘０’に変化すると、Ｄ０を先頭にシリアルデータに変換されたモノクロフォントデータが、Ｓｈｉｆｔ  ＣＫに同期してパラレルシリアル変換シフトレジスタ６１から順次出力される。
【００５３】
セレクタ６２は、選択信号が‘１’のとき文字色データＣ［７：０］を選択し、選択信号が‘０’のとき背景色データＢ［７：０］を選択するものとする。したがって、パラレルシリアル変換シフトレジスタ６１から０、０、０、１、１、１、１、１の順にモノクロフォントデータがシリアル出力されると、セレクタ６２からは、Ｂ［７：０］、Ｂ［７：０］、Ｂ［７：０］、Ｃ［７：０］、Ｃ［７：０］、Ｃ［７：０］、Ｃ［７：０］、Ｃ［７：０］、Ｃ［７：０］が順次出力される。
【００５４】
このようにして、フォント色付け部６からは、モノクロフォントデータに基づいたカラー表示用フォントデータが出力される。
【００５５】
図５に戻って、セレクタ６２の出力、すなわちフォント色付け部６の出力は、セレクタ７に入力される。
【００５６】
セレクタ７は、ＶＲＡＭ１００へ転送するフォントデータを、データメモリ１００から読み出したモノクロフォントデータのままとするか、フォント色付け部６で色付けしたカラー表示用フォントデータとするかを選択するセレクタである。
【００５７】
セレクタ７へは、データ入力として、データバスからの入力をラッチしているパラレルシリアル変換シフトレジスタ６１のパラレル出力と、フォント色付け部６の出力とが入力され、選択信号として、ＣＰＵからデータ切り替え信号が入力される。
【００５８】
セレクタ７は、データ切り替え信号により、シリアル変換シフトレジスタ５１のパラレル出力か、フォント色付け部６の出力かのいずれかを選択して、データバスへ出力する。
【００５９】
次に、非表示データ検出部８およびＶＲＡＭ書き込み制御部９について、図８を用いながら説明する。
【００６０】
非表示データ検出部８は、画像データに含まれる非表示データを検出するブロックであり、ＶＲＡＭ書き込み制御部９は、非表示データ検出部８が非表示データを検出したときにＶＲＡＭ１００への書き込みを禁止する信号を生成するブロックである。
【００６１】
図８（ａ）に示すように、表示図形が非矩形の形状であっても、画像データとしては、この表示図形を内包する矩形形状のデータが生成される。したがって、データメモリ２００には、図８（ｂ）に示すように、このような非表示データを含む画像データが格納される。そこで、このような画像データをそのままＶＲＡＭ１００へ転送して下地図形上に重ね合わせるような処理を行うと、図８（ｃ）に示すように、重ね合わせの境界部分に画像表示の空白部分が生じてしまう。
【００６２】
そこで、このような空白部分が生じることを防ぐために、非表示データ検出部８で非表示データの検出を行う。
【００６３】
いま、総てのビットを‘０’とすることで非表示データを表すとすると、非表示データ検出部８にＮＯＲゲート８１を用いることで非表示データの検出を行うことができる。ここで、ＮＯＲゲート８１へはセレクタ７の出力が入力される。ＮＯＲゲート８１は、入力されたデータの総てのビットが‘０’であるとき‘１’を出力する。
【００６４】
そこで、ＶＲＡＭ書き込み制御部９には、ＮＯＲゲート８１の出力が入力されるＮＡＮＤゲート９１を備える。このＮＡＮＤゲート９１には、ＣＰＵからの非転送モード信号も入力される。非転送モード信号は、非表示データをＶＲＡＭ１００へ非転送とするかどうかを制御する信号である。非転送モード信号が‘１’のとき非転送となる。
【００６５】
したがって、非転送モード信号が‘１’のときに、非表示データ検出部８のＮＯＲゲート８１から非表示データの検出を示す‘１’が出力されると、ＶＲＡＭ書き込み制御部９のＮＯＲゲート８１は、書き込み禁止信号として‘０’を出力する。
【００６６】
このようにして、ＶＲＡＭ書き込み制御部９から書き込み禁止信号として‘０’が出力されると、ＶＲＡＭ１００は書き込み禁止状態となり、非表示データが転送されても、図８（ｄ）に示すように、この非表示データがＶＲＡＭ１００へ書き込まれることはない。そのため、図８（ｄ）で非書き込みと示されたアドレスには、以前に書き込まれたデータがそのまま残っている。したがって、このＶＲＡＭ１００のデータを画面表示すると、図８（ｅ）に示すように、下地図形との重ね合わせの境界部分に画像表示の空白部分が生じることがない。
【００６７】
このような本実施例のＤＭＡコントローラによれば、フォントデータの色付けや非表示データの転送制御など、ＤＭＡ転送するデータに対する処理をＤＭＡ転送中に行うことができるので、ＶＲＡＭとデータメモリ間のＤＭＡ転送に要する時間を短くすることができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例１に係るＤＭＡコントローラの構成の例を示すブロック図。
【図２】マトリクス型表示装置の表示画面の画素のアドレスおよび画像データの画素配列を説明する図。
【図３】画像データとＶＲＡＭのアドレスの関係を示す図。
【図４】画像データとデータメモリのアドレスの関係を示す図。
【図５】本発明の実施例２に係るＤＭＡコントローラの構成の例を示すブロック図。
【図６】フォントデータの例を示す図。
【図７】本発明の実施例２のフォント色付け部の動作の例を示す波形図。
【図８】本発明の実施例２における非転送モードの動作の例を示す図。
【符号の説明】
【００６９】
１、１１  ＤＭＡコントローラ
２  ＶＲＡＭアドレス生成部
３  データメモリアドレス生成部
４  転送方向制御部
５  インバータ
６  フォント色付け部
７、６２  セレクタ
８  非表示データ検出部
９  ＶＲＡＭ書き込み制御部
２１  画素カウンタ
２２、２５  比較器
２３、２６、３２  ＯＲゲート
２４  行カウンタ
２７  ＡＮＤゲート
２８  累積加算器
２９、３３  加算器
６１  パラレルシリアル変換シフトレジスタ
８１  ＮＯＲゲート
９１  ＮＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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