(57)【要約】【課題】  従来、コピー防止機能付半導体集積回路装置における暗号記憶・一致検出回路は、構成が簡単で回路素子数が少ないものとすることが難しかった。【解決手段】  記憶手段104と、入力手段101,102と、出力手段105と、入力情報を所定の暗号情報と比較しその比較結果に基づく一致／不一致検出信号を該出力手段に供給する暗号記憶・一致検出回路103とを具備し、該暗号記憶・一致検出回路は、一端から一致検出信号が出力され他端が第１の電源供給線に接続され、複数の基本回路が直列接続されたビット直列回路と、該ビット直列回路の一端と第２の電源供給線との間に接続され該ビット直列回路がオンの時の端子間電圧がオフの時の端子間電圧よりも高くなる負荷手段とを有し、該複数の基本回路はそれぞれ、その両端間が、制御入力端に供給される入力情報の信号が第１の論理値の時にオンになり該第１の論理値を反転した値の時に不揮発的にオフ又はオンの一方になる。【選択図】      図１８
2006012411.tif 000002
【特許請求の範囲】
【請求項１】
ユーザが使用するデータを格納する記憶手段と、
外部から入力される少なくとも１つの入力情報に対して種々の論理的な処理を行い、前記記憶手段に対してアクセスを行う入力手段と、
前記記憶手段から前記データを出力する際に該データに対して種々の論理的な処理を行う出力手段と、
前記入力手段で入力された入力情報を所定の暗号情報と比較し、その比較結果に基づく一致／不一致検出信号を前記出力手段に供給する暗号記憶・一致検出回路とを具備し、
該暗号記憶・一致検出回路は、一端から一致検出信号が出力され、他端が第１の電源供給線に接続され、複数の基本回路が直列接続されてなるビット直列回路と、該ビット直列回路の一端と第２の電源供給線との間に接続され、該ビット直列回路がオンの時の端子間電圧がオフの時の端子間電圧よりも高くなる負荷手段とを有し、
前記複数の基本回路はそれぞれ、その両端間が、制御入力端に供給される入力情報の信号が第１の論理値の時にオンになり該第１の論理値を反転した値の時に不揮発的にオフ又はオンの一方になる、ことを特徴とするコピー防止機能付半導体集積回路装置。
【請求項２】
前記ビット直列回路が複数個並列接続されていることを特徴とする請求項１に記載の装置。
【請求項３】
前記複数の基本回路の各個は、ゲート電位が高レベルと低レベルの一方の時にオンになり他方の時にオフ又はオンの一方になる第１のＦＥＴと、該第１のＦＥＴに直列接続され、ゲートに該第１のＦＥＴのゲート電位と反対レベルの電位が供給され、該ゲート電位が高レベルと低レベルの一方の時にオンになり他方の時にオフ又はオンの一方になる第２のＦＥＴとを有する、ことを特徴とする請求項１又は２に記載の装置。
【請求項４】
前記複数の基本回路の各個は、ゲート電位が高レベルと低レベルの一方の時にオフになり他方の時にオン又はオフの一方になる第１のＦＥＴと、該第１のＦＥＴに並列接続され、ゲートに該第１のＦＥＴのゲート電位と反対レベルの電位が供給され、該ゲート電位が高レベルと低レベルの一方の時にオフになり他方の時にオン又はオフの一方になる第２のＦＥＴとを有し、該第１のＦＥＴと該第２のＦＥＴとが同時にオフにならない組み合わせである、ことを特徴とする請求項１又は２に記載の装置。
【請求項５】
ユーザが使用するデータを格納する記憶手段と、
外部から入力される少なくとも１つの入力情報に対して種々の論理的な処理を行い、前記記憶手段に対してアクセスを行う入力手段と、
前記記憶手段から前記データを出力する際に該データに対して種々の論理的な処理を行う出力手段と、
前記入力手段で入力された入力情報を所定の暗号情報と比較し、その比較結果に基づく一致／不一致検出信号を前記出力手段に供給する暗号記憶・一致検出回路とを具備し、
該暗号記憶・一致検出回路は、一端から一致検出信号が出力され、他端が第１の電源供給線に接続され、複数の基本回路が並列接続されてなるビット並列回路と、該ビット並列回路の一端と第２の電源供給線との間に接続され、該ビット並列回路がオンの時の端子間電圧がオフの時の端子間電圧よりも高くなる負荷手段とを有し、
前記複数の基本回路はそれぞれ、その両端間が、制御入力端に供給される入力情報の信号が第１の論理値の時にオフになり該第１の論理値を反転した値の時に不揮発的にオン又はオフの一方になる、ことを特徴とするコピー防止機能付半導体集積回路装置。
【請求項６】
前記複数の基本回路の各個は、ゲート電位が高レベルと低レベルの一方の時にオンになり他方の時にオフ又はオンの一方になる第１のＦＥＴと、該第１のＦＥＴに直列接続され、ゲートに該第１のＦＥＴのゲート電位と反対レベルの電位が供給され、該ゲート電位が高レベルと低レベルの一方の時にオンになり他方の時にオフ又はオンの一方になる第２のＦＥＴとを有し、該第１のＦＥＴと該第２のＦＥＴとが同時にオンにならない組み合わせである、ことを特徴とする請求項５に記載の装置。
【請求項７】
前記複数の基本回路の各個は、ゲート電位が高レベルと低レベルの一方の時にオフになり他方の時にオン又はオフの一方になる第１のＦＥＴと、該第１のＦＥＴに並列接続され、ゲートに該第１のＦＥＴのゲート電位と反対レベルの電位が供給され、該ゲート電位が高レベルと低レベルの一方の時にオフになり他方の時にオン又はオフの一方になる第２のＦＥＴとを有する、ことを特徴とする請求項５に記載の装置。
【請求項８】
ゲート電位が高レベルと低レベルのいずれでもオンになる前記第１のＦＥＴ又は第２のＦＥＴは、そのしきい電位が該低レベルより低いデプレッション型であることを特徴とする請求項３又は６に記載の装置。
【請求項９】
ゲート電位が高レベルと低レベルのいずれでもオンになる前記第１のＦＥＴ又は第２のＦＥＴは、そのソースとドレイン間が短絡されていることを特徴とする請求項３又は６に記載の装置。
【請求項１０】
ゲート電位が高レベルと低レベルのいずれでもオフになる前記第１のＦＥＴ又は第２のＦＥＴは、そのしきい電位が該高レベルより高いことを特徴とする請求項４又は７に記載の装置。
【請求項１１】
ゲート電位が高レベルと低レベルのいずれでもオフになる前記第１のＦＥＴ又は第２のＦＥＴは、そのソース又はドレインがフローティング状態になっていることを特徴とする請求項４又は７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、コピー防止機能を備えた読み出し専用メモリ（ＲＯＭ）に関する。
【０００２】
ＲＯＭのうち、半導体集積回路のウエハプロセスにおいてＲＯＭデータをマスクにより固定化するマスクＲＯＭは、ゲーム機器やＯＡ機器等において大量に使用されているが、殆どＲＯＭデータが保護されておらず、盗用で不正コピーが行われているという現実があった。
【０００３】
そのため、マスクＲＯＭデバイスに不正コピー防止のためのシステムを作り込む必要があった。この場合、不正コピー防止の能力を高める必要があることはもちろんであるが、その一方で、デバイスがコスト高にならないように配慮し、また好ましくは、通常の工程の中で製造可能であることが要求される。
【背景技術】
【０００４】
従来、ＲＯＭのコピー防止に係る技術としては、例えば特開昭６３−２２５８３９号公報、特開昭６１−２６５６４９号公報、特開平１−１７３２４４号公報等に示されているものが知られている。
【０００５】
先ず、特開昭６３−２２５８３９号公報に示されている技術では、特定の鍵パターンを回路内部に持ち、新たに入力した鍵パターンとの一致／不一致の判定を行うことでコピー防止機能を実現するようにしている（第１頁左欄第１８行〜右欄第３行参照）。
【０００６】
また、特開昭６１−２６５６４９号公報に示されている技術では、ＲＯＭライタ等の安価な手段を用いてコピー防止機能を実現するようにしている（第１頁左欄第１５行〜右欄第６行参照）。
【０００７】
また、特開平１−１７３２４４号公報に示されている技術では、ＲＯＭコードを利用したシステムにおいて一度ＲＯＭコードが破られると次回からは容易にコピーされるため（第１頁右欄第８行〜第１１行参照）、特定アドレス相互間のアクセス順序を予め設定されたソフトウエア上のアクセス順序と比較することでコピー防止機能を実現するようにしている（第１頁右欄第１９行〜第２頁左上欄第６行参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した特開昭６３−２２５８３９号公報に示されている技術では、使用する際に新たに入力する特殊モード（ランダムパターン）が必要である（第２頁右下欄第８行〜第１１行参照）。そのため、回路が複雑化し、またコスト高になるといった問題点がある。また、比較判定を行うメモリ部は不揮発性メモリに限定されるため（第２頁右下欄第１９行〜第２０行参照）、回路設計上不便が強いられるといった不利もある。また、鍵パターンを記憶するための別領域の設定が必要であるため、その領域を例えばチップ状態で電気的に呼び出してしまえば、その鍵パターンを簡単に入手できる（つまりコピーされる危険性がある）といった問題点がある。また、鍵パターンが単純な数字の組み合わせからなっている場合には、近年のハードウエアの高性能化及びその普及の実情を考慮すると、組み合わせの総当たりをデバイスに対し試みても大して時間がかからず、比較的簡単に鍵パターンが解読されるといった可能性もある。さらに、一度鍵パターンが解読されたＲＯＭを手に入れるとスクランブル解除の状態となるため、それ以降はＲＯＭのコピー防止機能は喪失されることになり、実際のコピー防止効果は初期の段階だけにとどまるといった問題点もある。
【０００９】
また、特開昭６１−２６５６４９号公報に示されている技術では、タイマー回路においてＣＥ端子のホールドによりデータ保護を行うようにしているため（第２頁右上欄第１７行〜左下欄第４行、同頁右下欄第１２行〜第１９行参照）、そのタイマー回路の作動アドレスが安易に発見され、それによって比較的短時間に防止機能が解除されるといった問題点がある。つまり、この技術では、本来の意味での完全なコピー防止機能を実現することはできない。
【００１０】
また、特開平１−１７３２４４号公報に示されている技術では、特定アドレス相互間のアクセス順序が予めソフトウエア上で規定された順序の規模に制限されるため、大容量のデータを扱う時にコピー防止の効果が無くなる場合がある。また、アクセス順序の規定があるため、そのソフトウエアの開発に制約がかかることになり、その作業が煩わしく、またソフトウエアが比較的複雑になるといった問題点がある。また、本質的には、正常にソフトウエアを読むためにはそのソフトウエアを動作させているルーチンを解読すれば必ず解読情報が存在するはずであり、それ故、その解読情報を丹念に解読すればコピーされる危険性がある。さらに、アクセス順序の規定があるため、出荷試験や受入れ試験時に、単純な順序呼び出し試験ではコピー防止機能が作動してしまうため、アクセス順序に従った特別な試験を行う必要があるといった不利もある。
【００１１】
このように従来知られている技術では、基本的なコピー防止の発想は教示されているが、いずれの技術も、ＲＯＭのコピー防止機能はソフトウエアによる対応又はハードウエアによる対応で実現されており、しかも、いずれも簡単にその機能を変更できるものでなく、盗用で不正コピーを働く者にとっては一時解析に時間がかかっても、比較的簡単に盗用されるおそれがあった。
【００１２】
つまり、コピー防止機能をソフトウエアとハードウエアの両面から実現するようになっていなかったので、実質上はＲＯＭデータの盗用から保護できず、野放し状態となっていた。
【００１３】
言い換えると、半導体集積回路にコピー防止機能を搭載した場合、ソフトウエアをできるだけ制約せず、また半導体集積回路自体も特別な回路の増加や工程の追加を抑制しつつ、効果的な手段を実現する必要があった。
【００１４】
上述した従来技術の問題点に対する要望事項をまとめると、概ね以下のようになる。
要望事項1)……ソフトウエアへの制約を無くし、ソフトウエア本来の流れの中でソフトウエア開発後に、コピー防止機能でのトラップ領域を広範囲に亘って指定可能にしたい。
【００１５】
要望事項2)……半導体集積回路を生産するメーカの出荷試験時や発注側の受入れ試験時に、コピー防止機能が作動しないように、又は作動しても解除し易いようにしたい（しかしこれは、コピー防止機能の本来の目的に矛盾する）。
【００１６】
要望事項3)……半導体集積回路の内部配線の直接的な変更、電気的信号解析等によりハードウエアを解析された場合に、その解析に基づくコピーの可能性を低くしたい。つまり、チップの内部配線の操作が可能となった現時点での技術解析手法では、集積回路内のコピー防止機能部分を容易に無効化されてしまうため、その危険性をできるだけ無くしたい。
【００１７】
本発明の目的は、構成が簡単で回路素子数が少ない暗号記憶・一致検出回路を備えたコピー防止機能付半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明によれば、ユーザが使用するデータを格納する記憶手段と、外部から入力される少なくとも１つの入力情報に対して種々の論理的な処理を行い、前記記憶手段に対してアクセスを行う入力手段と、前記記憶手段から前記データを出力する際に該データに対して種々の論理的な処理を行う出力手段と、前記入力手段で入力された入力情報を所定の暗号情報と比較し、その比較結果に基づく一致／不一致検出信号を前記出力手段に供給する暗号記憶・一致検出回路とを具備し、該暗号記憶・一致検出回路は、一端から一致検出信号が出力され、他端が第１の電源供給線に接続され、複数の基本回路が直列接続されてなるビット直列回路と、該ビット直列回路の一端と第２の電源供給線との間に接続され、該ビット直列回路がオンの時の端子間電圧がオフの時の端子間電圧よりも高くなる負荷手段とを有し、前記複数の基本回路はそれぞれ、その両端間が、制御入力端に供給される入力情報の信号が第１の論理値の時にオンになり該第１の論理値を反転した値の時に不揮発的にオフ又はオンの一方になる、ことを特徴とするコピー防止機能付半導体集積回路装置が提供される。
【００１９】
さらに、本発明によれば、ユーザが使用するデータを格納する記憶手段と、外部から入力される少なくとも１つの入力情報に対して種々の論理的な処理を行い、前記記憶手段に対してアクセスを行う入力手段と、前記記憶手段から前記データを出力する際に該データに対して種々の論理的な処理を行う出力手段と、前記入力手段で入力された入力情報を所定の暗号情報と比較し、その比較結果に基づく一致／不一致検出信号を前記出力手段に供給する暗号記憶・一致検出回路とを具備し、該暗号記憶・一致検出回路は、一端から一致検出信号が出力され、他端が第１の電源供給線に接続され、複数の基本回路が並列接続されてなるビット並列回路と、該ビット並列回路の一端と第２の電源供給線との間に接続され、該ビット並列回路がオンの時の端子間電圧がオフの時の端子間電圧よりも高くなる負荷手段とを有し、前記複数の基本回路はそれぞれ、その両端間が、制御入力端に供給される入力情報の信号が第１の論理値の時にオフになり該第１の論理値を反転した値の時に不揮発的にオン又はオフの一方になる、ことを特徴とするコピー防止機能付半導体集積回路装置が提供される。
【発明の効果】
【００２０】
本発明によれば、構成が簡単で回路素子数が少ない暗号記憶・一致検出回路を備えたコピー防止機能付半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の第１の形態によれば、図１の原理構成図に示されるように、ユーザが使用するデータを格納する記憶手段１と、外部から入力される少なくとも１つの入力情報に対して種々の論理的な処理を行い、前記記憶手段に対してアクセスを行う入力手段２と、前記記憶手段から前記データを出力する際に該データに対して種々の論理的な処理を行う出力手段３と、前記入力情報の状態、前記入力手段の論理の状態、前記出力手段の論理の状態及び該出力手段から得られるデータの状態のうち少なくとも１つの状態を特定の判定情報と比較し、その結果を指示する判定手段４と、該判定手段の指示結果に基づいて前記少なくとも１つの状態が特定の状態にある場合に、少なくとも前記出力手段に対して前記記憶手段に格納されているデータが正常に出力されるのを防止するように処理を行う制御手段５と、を具備することを特徴とするコピー防止機能付半導体集積回路装置が提供される。
【００２２】
本発明に係る半導体集積回路装置は、好適な実施態様では、マスクＲＯＭ（ユーザが使用するデータを半導体集積回路のウエハプロセスで記憶手段に固定化するようにした読み出し専用メモリ）の形態を有している。
【００２３】
またこの場合、前記判定手段及び制御手段がそれぞれ実現する機能は、半導体集積回路のウエハプロセスで記憶手段にデータを固定化する処理と同等の手段、例えば、イオン注入処理、配線処理等により、可変に形成されてもよい。
【００２４】
また、判定手段４により前記少なくとも１つの状態が前記特定の状態にあると判定された結果を保持する保持手段を更に具備してもよい。
【００２５】
また、本発明の第２の形態によれば、図２の原理構成図に示されるように、ユーザが使用するデータを格納する記憶手段１と、外部から入力される少なくとも１つの入力情報に対して種々の論理的な処理を行い、前記記憶手段に対してアクセスを行う入力手段２と、前記記憶手段から前記データを出力する際に該データに対して種々の論理的な処理を行う出力手段３と、前記記憶手段のデータに対応付けられたアドレスがそれぞれ属する複数の特定アドレス領域の情報を参照し、前記入力情報が該複数の特定アドレス領域のいずれの領域に対してアクセスを行ったかを検出しそのアクセス状態を記憶する検出／記憶手段６と、該記憶されたアクセス状態の条件判断により、少なくとも前記出力手段に対して前記記憶手段から出力されるデータの内容を操作するように制御を行うデータ操作手段７と、を具備することを特徴とするコピー防止機能付半導体集積回路装置が提供される。
【００２６】
本発明の好適な実施態様では、前記検出／記憶手段は、前記入力情報が前記複数の特定アドレス領域のうち特定の領域に対して連続的にアクセスを行った回数を検出し記憶する。この場合、前記データ操作手段は、該記憶された回数の条件判断に基づいて出力データの内容を操作するように制御を行う。
【００２７】
またこの場合、前記データ操作手段は、前記検出／記憶手段に記憶された特定の領域に対するアクセスの回数が偶数回か奇数回かに応じて、出力データの内容を操作するように制御を行ってもよい。
【００２８】
本発明の第１の形態に係る構成によれば、判定手段４により少なくとも１つの状態（入力情報の状態、入力手段の論理の状態、出力手段の論理の状態、又は出力手段から得られるデータの状態）が特定の状態にあると判定された場合に、制御手段５は、少なくとも出力手段３に対して、記憶手段１に格納されているデータが正常に出力されるのを防止するように処理を行う。これによって、盗用で不正コピーを行うことを実質的に不可能な状態にすることができる。
【００２９】
また、本発明に係る半導体集積回路装置がマスクＲＯＭの形態を有している場合に、半導体集積回路のウエハプロセスで記憶手段にデータを固定化する処理と同等の手段（例えば、イオン注入処理、配線処理等）を用いることにより、判定手段４及び制御手段５がそれぞれ実現する機能（すなわちコピー防止機能）を、必要に応じてソフトウエアとハードウエアの両面から同時に変更することができる。このことは、盗用に対して甚だしく解析を困難にするものであり、盗用で不正コピーを働こうとする者に対して極めて有効である。
【００３０】
また、判定手段４により少なくとも１つの状態が特定の状態にあると判定された結果（例えば不正コピーが行われようとしたかどうかを指示する情報）を保持する手段を備えた場合には、盗用で不正コピーを働こうとする者に対して、その後の解析を困難にさせ、またその解析に要する時間を消費させることができる。これによって、盗用で不正コピーを行うことが困難もしくは実質的に不可能となる。
【００３１】
また、本発明の第２の形態に係る構成によれば、検出／記憶手段６により、入力情報が複数の特定アドレス領域のいずれの領域に対してアクセスを行ったかが検出され、そのアクセス状態が記憶される。そしてこの記憶されたアクセス状態を条件判断することにより、データ操作手段７は、少なくとも出力手段３に対して、記憶手段１から出力されるデータの内容を操作するように制御を行う。これによって、盗用で不正コピーを行うことが実質的に不可能となる。
【００３２】
なお、本発明の他の構成上の特徴及び作用の詳細については、添付図面を参照しつつ以下に記述される実施例を用いて説明する。
【実施例】
【００３３】
図３には本発明の第１実施例に係るコピー防止機能付ＲＯＭ装置の構成が概略的に示される。
【００３４】
図中、１０は複数のワード線及び複数のビット線（共に図示せず）の交差部にＲＯＭセルが配設されてなるメモリセルアレイ、１１は外部からの制御信号ＣＯＮＴに基づいて入力情報の取り込みタイミング及び出力データの取り出しタイミングを制御するための各種タイミング信号を発生するタイミング信号発生回路、１２は複数ビットのアドレス信号Ａ０〜Ａｎのバッファリングを行うアドレスバッファ、１３はアドレス信号Ａ０〜Ａｎのうち上位複数ビットのロウアドレス信号に基づいてメモリセルアレイ１０内の複数のワード線のいずれかを選択するロウデコーダ、１４はアドレス信号Ａ０〜Ａｎのうち下位複数ビットのコラムアドレス信号に基づいてメモリセルアレイ１０内の複数のビット線のいずれかを選択するコラムデコーダ、１５は選択されたビット線を対応するデータ線に接続するコラムゲート、１６はデータ線上のデータをセンスし増幅するセンスアンプ、１７はセンス増幅されたデータを外部に出力する出力バッファを示す。
【００３５】
以上の構成は典型的なＲＯＭに用いられている回路要素である。また、以下に記述する２０〜２４の回路要素は、本発明の特徴事項をなす部分である。
【００３６】
２０は判定情報としての特定アドレスが予め記憶されている特定アドレス記憶部、２１は入力されたアドレス信号Ａ０〜Ａｎを上記特定アドレスと比較し、その一致／不一致に基づく結果を判定結果Ｆ１としてフラグ情報（フラグＯＮ／フラグＯＦＦ）の形で出力する比較・判定部、２２は比較・判定部２１の判定結果Ｆ１を保持するフラグ回路、２３はフラグ回路２２で保持された情報（制御用フラグ出力信号Ｆ２）に基づいて入力手段（１１〜１４の各回路要素）に対し入力情報の状態又は論理の状態を適宜加工し又は変更するための加工処理部、２４は制御用フラグ出力信号Ｆ２に基づいて出力手段（１５〜１７の各回路要素）に対し出力データの状態又は論理の状態を適宜加工し又は変更するための加工処理部を示す。
【００３７】
図４には比較・判定部２１及び特定アドレス記憶部２０の一構成例が示され、図５にはその回路の使用形態の一例が示される。
【００３８】
先ず、図４に示す回路は、高電位の電源ラインＶｃｃ（例えば５Ｖ）と低電位の電源ラインＶｓｓ（例えば０Ｖ）の間に直列に接続され且つそれぞれＶｓｓの電位に応答する２つのｎチャネルトランジスタ３１及び３２と、同様に電源ラインＶｃｃ及びＶｓｓの間に直列に接続され且つそれぞれＶｓｓの電位に応答する２つのｎチャネルトランジスタ３３及び３４と、外部からのアドレス信号（１ビット）Ａｉに応答するインバータ３５と、トランジスタ３２のドレイン電圧（トランジスタ３１のソース電圧）及びアドレス信号Ａｉに応答するＡＮＤゲート３６と、トランジスタ３４のドレイン電圧（トランジスタ３３のソース電圧）及びインバータ３５の出力に応答するＡＮＤゲート３７と、各ＡＮＤゲート３６及び３７の出力に応答するＯＲゲート３８とを有している。
【００３９】
なお、図４に示す回路はアドレス信号Ａ０〜Ａｎのうち任意の１ビット分Ａｉに対応した構成を示すもので、実際にはアドレスビットの数すなわち（ｎ＋１）個分の回路を備える必要がある。また、図示の構成において、トランジスタ３１〜３４が特定アドレス記憶部２０に対応し、他の回路素子３５〜３８は比較・判定部２１に対応している。
【００４０】
かかる構成において、特定アドレスは、各トランジスタ３１〜３４をデプレッション型の動作モードに設定するか、通常のエンハンスメント型の動作モードに設定するかで決定することができる。なお、デプレッション型の動作モードは、ｎチャネルトランジスタのチャネル領域に砒素（Ａｓ）やリン（Ｐ）等のイオン原子を注入することにより、実現され得る。
【００４１】
図５（ａ）に各トランジスタ３１〜３４の動作モードの設定例が示される。
同図に示すように、トランジスタ３２及び３３をデプレッション型に設定し、トランジスタ３１及び３４をエンハンスメント型に設定した場合、1)の状態を実現することができる。この1)の状態では、入力アドレスＡｉが“０”の時にＡＮＤゲート３７が有効となるので、デプレッション型トランジスタ３３を通して電源電圧Ｖｃｃ（つまり“１”）が、ＡＮＤゲート３７及びＯＲゲート３８を介して出力される。つまり、入力アドレスＡｉが“０”の時に特定アドレス“１”との一致が検出（フラグＯＮの判定結果Ｆ１が出力）されたことになる。
【００４２】
また、トランジスタ３１及び３４をデプレッション型に設定し、トランジスタ３２及び３３をエンハンスメント型に設定した場合、2)の状態を実現することができる。この2)の状態では、入力アドレスＡｉが“１”の時にＡＮＤゲート３６が有効となり、デプレッション型トランジスタ３１を通して電源電圧Ｖｃｃ（つまり“１”）が、ＡＮＤゲート３６及びＯＲゲート３８を介して出力される。つまり、入力アドレスＡｉが“１”の時に特定アドレス“１”との一致が検出（フラグＯＮの判定結果Ｆ１が出力）されたことになる。
【００４３】
また、トランジスタ３１及び３３をデプレッション型に設定し、トランジスタ３２及び３４をエンハンスメント型に設定した場合、3)の状態を実現することができる。この3)の状態では、入力アドレスＡｉが“０”又は“１”の時にＡＮＤゲート３７又は３６が有効となり、デプレッション型トランジスタ３３又は３１を通して電源電圧Ｖｃｃ（つまり“１”）が、ＡＮＤゲート３７又は３６及びＯＲゲート３８を介して出力される。つまり、入力アドレスＡｉが“０”，“１”の時に特定アドレス“１”との一致が検出（フラグＯＮの判定結果Ｆ１が出力）されたことになる。
【００４４】
図５（ｂ）には特定アドレスの設定例が示される。
例えば、０４番地「０１００」のアドレスを設定する場合、４ビットのアドレスＡ３，Ａ２，Ａ１及びＡ０に対応する各回路（図４参照）に対して、それぞれ1)，2)，1)及び1)の状態となるように各トランジスタ３１〜３４をデプレッション型もしくはエンハンスメント型に設定すればよい。同様に、１１番地「１０１１」のアドレスを設定する場合、４ビットのアドレスＡ３，Ａ２，Ａ１及びＡ０に対応する各回路に対して、それぞれ2)，1)，2)及び2)の状態となるように各トランジスタ３１〜３４をデプレッション型もしくはエンハンスメント型に設定すればよい。
【００４５】
また、０４番地「０１００」と０５番地「０１０１」の２つのアドレスを設定する場合、４ビットのアドレスＡ３，Ａ２，Ａ１及びＡ０に対応する各回路（図４参照）に対して、それぞれ1)，2)，1)及び3)の状態となるように各トランジスタ３１〜３４をデプレッション型又はエンハンスメント型に設定すればよい。つまりこの場合、２つのアドレスをまとめて、１つのアドレス領域として設定することができる。
【００４６】
なお、図４に示す回路では、特定アドレス（又は特定アドレス領域）の設定はトランジスタをデプレッション型に設定することで実現しているが、このデプレッション型に設定すべきトランジスタに代えて、アルミニウム等の金属配線やポリシリコン等の配線を用いてもよい。また、図４の回路はトランジスタ素子やゲート素子を用いて構成されているが、例えば、ヒューズ素子やＲＯＭ，ＲＡＭ等を用いて構成することも可能である。例えば、トランジスタの部分をヒューズ素子で構成した場合、プロービングテスト（ＰＴ）の段階で同時に特定アドレスを設定することになる。
【００４７】
図６にはフラグ回路２２の一構成例が示される。
図中、４１は２つの入出力ノードＡ及びＢを有する双安定回路としてのフリップフロップを示し、内部電源ラインＶｃｃ’と低電位の電源ラインＶｓｓの間に直列に接続され且つそれぞれ入出力ノードＡの電位に応答するＣＭＯＳ構成のｐチャネルトランジスタＱＰ１及びｎチャネルトランジスタＱＮ１と、同様に内部電源ラインＶｃｃ’及びＶｓｓの間に直列に接続され且つそれぞれ入出力ノードＢの電位に応答するＣＭＯＳ構成のｐチャネルトランジスタＱＰ２及びｎチャネルトランジスタＱＮ２とを備えて構成されている。一方のＣＭＯＳトランジスタＱＰ１，ＱＮ１の各出力端は入出力ノードＢに接続され、他方のＣＭＯＳトランジスタＱＰ２，ＱＮ２の各出力端は入出力ノードＡに接続されている。
【００４８】
また、４２は比較・判定部の判定結果Ｆ１をフリップフロップ４１のノードＡに伝達するダイオード、４３はダイオード４２の出力端と電源ラインＶｓｓの間に接続されたキャパシタ、４４はフリップフロップ４１のノードＢに現れる信号を制御用フラグ出力信号Ｆ２として加工処理部２３，２４（図２参照）に伝達するダイオード、４５は本実施例のＲＯＭ装置に供給される電源電圧Ｖｃｃをフリップフロップ４１の内部電源ラインＶｃｃ’に伝達するダイオード、４６はダイオード４５の出力端と電源ラインＶｓｓの間に接続されたキャパシタを示す。
【００４９】
なお、各キャパシタ４３，４６は、半導体集積回路のウエハプロセスで形成されるＭＯＳキャパシタの形態を有している。かかるプロセスは、当業者には一般に知られた手段を用いて実現され得るので、その説明は省略する。
【００５０】
図６に例示する回路構成によれば、比較・判定部の判定結果Ｆ１は、ダイオード４２を介してフリップフロップ４１のノードＡに保持される。そして他方のノードＢから、ノードＡに保持された情報を論理反転した信号が、ダイオード４４を介して制御用フラグ出力信号Ｆ２として出力される。
【００５１】
また、フリップフロップ４１の一方のノードＡにのみキャパシタ４３が接続されているので、電源投入時にはフリップフロップ４１の状態（つまりノードＡ及びノードＢの論理状態）を一義的に且つ安定に決定することができる。これによって、正常動作させる場合に、電源投入時にデータを正常に読み出すことが可能となる。
【００５２】
さらに、内部電源ラインＶｃｃ’にキャパシタ４６が接続されているので、電源電圧Ｖｃｃが一度切られても、キャパシタ４６の充電電荷により、電源オフ時から所定期間の間、フリップフロップ４１にラッチされたデータを保持することができる。
【００５３】
なお、図６に示す回路構成では、比較・判定部の判定結果Ｆ１を保持する手段として双安定回路（フリップフロップ４１）を用いたが、かかる保持手段はこれに限定されない。例えば、状態を元の状態に戻せないヒューズ素子等の不可逆素子や、何らかの手段で元の状態に戻せるＥＰＲＯＭ、ＥＥＰＲＯＭ等の可逆素子を用いることも可能である。
【００５４】
また、図６の回路構成ではダイオード４２，４４及び４５を用いたが、かかるダイオードに代えて、同等の整流機能を有する素子、例えば、通常のＭＯＳトランジスタをダイオード接続したものを用いてもよい。
【００５５】
図７には出力手段用の加工処理部２４の一構成例が示される。
図示の構成はＣＲ型発振回路の構成を示すもので、抵抗器５０と、一方の入力に抵抗器５０を介して信号が入力され且つ他方の入力に制御用フラグ出力信号Ｆ２が入力されるＮＡＮＤゲート５１と、該ＮＡＮＤゲートの出力に応答するインバータ５２と、該インバータの出力を抵抗器５０にフィードバックするキャパシタ５３（容量値をＣｔとする）と、インバータ５２の出力に応答するインバータ５４と、該インバータの出力を抵抗器５０にフィードバックする抵抗器５５（抵抗値をＲｔとする）とを有している。インバータ５４の出力端ＯＵＴより得られる発振信号の周波数は、Ｃｔ・Ｒｔの値で決定される。
【００５６】
かかる構成の発振回路を加工処理部２４に内蔵することにより、比較・判定部２１の判定結果Ｆ１（フラグＯＮの信号）がフラグ回路２２を通して本回路に入力されると（フラグＯＮの信号Ｆ２）、発振動作を開始し、集積回路内部の電源系に大きなノイズをひき起こす。これによって加工処理部２４は、出力手段１５〜１７に対し、メモリセルアレイ１０に格納されているＲＯＭデータの読み出しを不安定な状態に設定することができる。つまり、盗用で不正コピーを行うことを実質的に不可能とすることができる。
【００５７】
図８には本発明の第２実施例に係るコピー防止機能付ＲＯＭ装置の構成が概略的に示される。
【００５８】
図示の構成が第１実施例の構成（図３参照）と比べて異なる点は、1)特定アドレス記憶部２０に代えて、メモリセルアレイ１０のデータに対応付けられたアドレスがそれぞれ属する複数の特定アドレス領域の情報を格納する特定アドレス領域記憶部２０ａを設けたこと、2)比較・判定部２１に代えて、同様の機能を備えた比較・判定部２１ａを設けたこと、3)加工処理部２３，２４に代えてそれぞれ同様の機能を備えた入力操作回路２３ａ及び出力操作回路２４ａを設けたこと、である。
【００５９】
比較・判定部２１ａでは、入力情報（アドレス信号Ａ０〜Ａｎ）と複数の特定アドレス領域の情報との比較に基づいて、いずれの特定アドレス領域に対してアクセスが行われたかが検出され、またそのアクセス状態（アクセス回数、アクセス順序等）の条件判断が行われる。この条件判断の結果は、判定結果Ｆ１としてフラグ情報（フラグＯＮ／フラグＯＦＦ）の形で出力される。また、本実施例に係る出力操作回路２４ａは、センスアンプ１６と出力バッファ１７の間に接続され、フラグ回路２２で保持された情報（制御用フラグ出力信号Ｆ２）とアドレス信号Ａ０〜Ａｎに基づいて出力データの内容を操作する。つまり、出力操作回路２４ａは、本来出力されるべきデータと異なるように論理を加工したり、あるいは、後述するように出力データそれ自体を破壊する。
【００６０】
以下、コピー防止の具体的な実行例について、図９〜図１７を参照しながら説明する。
（１）前述した従来技術に対する要望事項1)に対処する手段として
通常、ソフトウエアは、メインプログラム部とサブプログラム部、又はプログラム部とデータ部、又は独立したデータのブロックのように、データをアドレス領域に分割できる。この場合、各々のアドレス領域の内部を更に細かい領域に分割することも可能であり、この細かいアドレス領域同士は連続している必要はない。
【００６１】
そこで本実施例では、図９に一例として示すように、データがそれぞれ属するアドレスを複数の特定アドレス領域（図示の例ではＡ群、Ｂ群及びＣ群の３つ）に分割し、比較・判定部２１ａにより、入力情報（アドレス信号Ａ０〜Ａｎ）がいずれの特定アドレス領域を通過したか（つまりアクセスが行われたか）を検出し、該検出を記憶した状態を「フラグＯＮ」とし、入力アドレスが当該特定アドレス領域に属するアドレスでない場合、又は上記記憶を解除した状態を「フラグＯＦＦ」とする。このフラグＯＮ／ＯＦＦの情報はフラグ回路２２で保持され、それに基づいて出力操作回路２４ａが機能する。
【００６２】
図示の例では、Ａ群の特定アドレス領域に「フラグＯＮ」する機能を持たせ、Ｂ群の特定アドレス領域に「フラグＯＦＦ」する機能を持たせている。また、Ｃ群の特定アドレス領域については、特にフラグＯＮ／ＯＦＦの機能を持たせていない。なお、Ａ群、Ｂ群、Ｃ群に共通なアドレス領域は存在しないものとする。またＣ群は、Ａ群、Ｂ群以外の全ての領域としてもよいし、又はその一部と設定してもよい。
【００６３】
入力アドレスがある特定アドレス領域を通過した場合、その領域に属するアドレスであれば「フラグＯＮ」状態となるが、この時、その同じ領域内をアクセスし続ける限り（図９における連続呼び出し）、「フラグＯＮ」状態であってもコピー防止機能を作動させないようにする（つまり、出力操作回路２４ａを機能させない）。
【００６４】
そしてこの領域から他の領域に呼び出された時、「フラグＯＦＦ」の機能を持つ領域（図９の例ではＢ群）のアドレスを通過しない限り、呼び出しデータ（つまり出力データ）の内容は、コピー防止のための何らかの操作を受けることになる。この場合、各特定アドレス領域間の呼び出しについては、規定されていない呼び出し方法の場合のみ、出力操作回路２４ａを作動させるようにする。
【００６５】
また、通常の使用状況ではＡ群からＣ群へのアドレス呼び出しが有り得ないように、アドレス領域を設定する。さらに、図９において、電源投入時又は、本ＲＯＭ装置の初期状態をフラグＯＮ状態としておき、Ｂ群から呼び出しを行うようにしてもよい。
【００６６】
図１０には第２実施例に係るコピー防止の第１実行例が例示される。
図中、1)，2)及び3)で示される部分は、1)から1)へ、2)から2)へ、また3)から3)へアドレスの呼び出しがとぶことを示している。従って、図示の例では、実際の呼び出し順序は、アドレス００，０１〜０５，１２〜１５，０６〜１１と順序となる。なお、●で示される部分はフラグＯＮ状態を表している。
【００６７】
このように実行例１によれば、実際の呼び出しでは、０４，０５番地でフラグＯＮしても、１２番地へ飛び、この番地はＢ群なのでフラグＯＦＦとなる。このため、呼び出されたデータは何らの操作も受けないことになる（つまりデータが正常に出力される）。
【００６８】
また、単純コピーの場合には、０４，０５番地でフラグＯＮし、０６番地以降１２番地のＢ群でフラグＯＦＦするまで、呼び出されたデータは、何らかの操作を受けることになる（つまりコピー防止のためのデータ操作が行われる）。
【００６９】
図１１には上述した第１実行例に係る特定アドレス領域検出回路の一構成例が示される。
【００７０】
図示の例では、４つのアドレスＡ０〜Ａ３の１６ビットＲＯＭを想定した場合の構成が示される。同図において、６０〜６３はそれぞれ図４に示した回路構成と同じ構成を有する一致検出回路を示し、これら一致検出回路の各出力はＡＮＤゲート６４に入力される。このＡＮＤゲート６４の出力は、入力アドレスＡ３〜Ａ０が例えばＡ群のアドレス領域に属するアドレスの時は“１”レベル（フラグＯＮ）を呈し、Ａ群のアドレス領域に属さない（つまり他のアドレス領域に属する）アドレスの時は“０”レベル（フラグＯＦＦ）を呈する。
【００７１】
図１２には第２実施例に係るコピー防止の第２実行例が例示される。
ある特定アドレス領域を通過した場合、その領域に属するアドレスであれば、前述したようにフラグＯＮ状態となるが、この時、その領域内を連続的に呼び続けた回数（つまりアクセスした回数）を記憶しておくようにする。そして、この記憶された回数が規定の回数以外であれば、それ以後、当該領域の内外にかかわらず、フラグＯＮ状態を有効としておけば、呼び出されたデータは何らかの操作を受けることになる。なお、この場合、フラグＯＦＦ状態となる領域を設定するかどうかは任意とする。
【００７２】
また、アクセス回数を記憶することは、ソフトウエア上制約がある場合も考えられるので、連続的に呼び続けた回数を偶数回か奇数回かで判断するようにしてもよい。この場合、当該領域の外部に飛び出た段階でフラグＯＮ状態となり、呼び出されたデータは何らかの操作を受けることになる。同様に、フラグＯＦＦ状態となる領域を設定するかどうかは任意とする。
【００７３】
図１２に示す第２実行例の場合、Ａ群が３回呼び出されると設定しておけば、単純コピーの場合、０６番地を呼び出した段階でフラグＯＮとなり、以降、Ａ群に属する１１番地通過後、回数カウントの初期化が行われていない場合は、正常に復帰しない。また、偶数回呼び出しを異常状態と設定しておけば、１１番地を通過した時に正常に復帰する。
【００７４】
なお、回数のカウントは、図１１に示した回路におけるＡＮＤゲート６４の出力（“１”又は“０”）を利用して計数カウンタ等を用いて行うことができる。また、偶数回か奇数回からの判定処理は、単純なフリップフロップ等を用いて実現することが可能である。
【００７５】
図１３、図１４及び図１５には、それぞれ第２実施例に係るコピー防止の第３実行例、第４実行例及び第５実行例が例示される。各図において、（ａ）は出力操作回路２４ａの構成例、（ｂ）はその入出力信号値の関係を示す。
【００７６】
図１３の例では、ＯＲゲート７０を用いて、フラグ信号（Ｆ２）と正規出力信号の組み合わせにより、出力値のデータ破壊を行うようにしている。
【００７７】
また、図１４の例では、インバータ８０及び２個のｎチャネルトランジスタ８１，８２を用いて、フラグ信号（Ｆ２）とアドレス信号（Ａ０）と正規出力信号の組み合わせにより、出力値のデータ破壊を行うようにしている。
【００７８】
また、図１５の例では、インバータ９０及び４個のｎチャネルトランジスタ９１〜９４を用いて、フラグ信号（Ｆ２）と２つの正規出力信号１，２の組み合わせにより、出力値のデータ破壊を行うようにしている。つまりこの例では、フラグＯＮ時に正規出力信号１と正規出力信号２を互いに入れ換えて出力するようにしている。
【００７９】
（２）前述した従来技術に対する要望事項2)に対処する手段として
通常の半導体集積回路は、メーカから出荷時点で出荷試験を行い、正常に動作していることを確認の上、出荷している。また、納入された発注側も、簡易な試験で動作チェックを行い、さらに基板実装試験等を行うことがある。
【００８０】
これらの場合、半導体集積回路自体の動作チェックは、単純な呼び出しパターンで行われ、実機相当で実際の動作パターンの発生がこのような出荷試験や受入れ試験相当で発生させることが難しい。そのため、コピー対策機能を搭載した半導体集積回路を作製しても、試験費用や信頼性の保証が難しく、一般に普及し難い。
【００８１】
これに対し本実施例に係る方法を使用すれば、フラグＯＦＦする特定アドレス領域の場所が一部でもわかれば、そのアドレス領域と呼び出したい領域を例えば交互に呼び出せば、全アドレスの正常試験が可能となる。
【００８２】
また、Ｂ群と呼び出したいアドレスを交互に呼び出せばよい。もし、偶数回呼び出しを設定していたならば、同一アドレスを連続して偶数回呼び出しておけばコピー対策機能は動作しない。
【００８３】
このような手法によれば、特定ビットではないため、呼び出し方法の制限も小さく、試験時間は若干延びるが、特殊な専用試験装置等な用いる必要がないという利点が得られる。また、Ｂ群の領域を小さくしておけば、不法なコピーを行う側が、Ｂ群の領域を安易に発見できないと考えるが、その対策も含めて、以下、前述した要望事項3)に対処する手段について記述する。
【００８４】
（３）前述した従来技術に対する要望事項3)に対処する手段として
近年の半導体集積回路を解析する装置の高機能化及び高速化に伴い、コピー防止機能を搭載した半導体集積回路は比較的簡単に解析されている。本実施例の場合でも、フラグＯＮする機能を持つ回路が解析され、チップ上の回路配線を直接修正され、その結果、常にフラグＯＦＦとなった場合も想定され得る。
【００８５】
これに対処するため、本実施例では、配線を多層化し、回路修正を行おうとしても上部配線層で加工できないようにする。
【００８６】
また、別の手段として、ソフトウエア製作者が何らかの呼び出しデータの内容の操作を理解している場合には、その「何らかの呼び出しデータの内容の操作」によって出力されたデータが、ソフトウエア製作者が本来必要としていたデータとなるように、初期作製データを意図的に変換することが考えられる。
【００８７】
この手法による利点としては、集積回路自体のコストがそれほど上昇しない、チップから直接フラグ回路を動作不能にしてデータを呼び出してもそのデータは本来の正常なデータではない（コピー防止）、といったことが挙げられる。
【００８８】
この手法に係るコピー防止の実行例が、図１６及び図１７に示される。
図１６の例では、フラグＯＮで、内蔵されたデータは反転して出力されるものとする。また、フラグＯＮ動作時、Ａ群に属するアドレスに対応するデータは影響を受けず、Ｂ群に属するアドレスに対応するデータは、フラグＯＦＦ動作が先行するようにしている。
【００８９】
このようにして、本半導体集積回路（ＲＯＭ装置）を発注した顧客の意図するデータは、実際の呼び出しデータとなる。
【００９０】
同様にして、図１７の例では、フラグＯＮで、内蔵されたデータは反転して出力されるものとする。また、フラグＯＮ状態は、Ａ群に属するアドレスの偶数回連続呼び出しで解除されるものとし、フラグＯＮ動作時、Ａ群に属するアドレスに対応するデータは影響を受けないようにする。
【００９１】
このようにして、図１６の実行例と同様にして、本半導体集積回路（ＲＯＭ装置）を発注した顧客の意図するデータは、実際の呼び出しデータとなる。
【００９２】
図１８には本発明の第３実施例に係るコピー防止機能付ＲＯＭ装置の構成が概略的に示される。
【００９３】
図示の装置１００では、入力アドレス信号Ａ０〜Ａｎがアドレスバッファ１０１に保持され、保持されたアドレス信号が、一方ではアドレスデコーダ１０２に供給され、他方では暗号記憶・一致検出回路１０３に供給される。アドレスデコーダ１０２のデコード結果に基づいて、メモリセルアレイ（ＲＯＭ）１０４内のいずれかのワード線及びビット線が選択され、それに対応するメモリセルの記憶内容が読み出される。読み出されたデータは、出力回路１０５を介してデータＤ０〜Ｄｍとして出力される。
【００９４】
暗号記憶・一致検出回路１０３は、アドレスバッファ１０１の出力アドレスが特定の暗号に一致する場合に一致信号ＥＱを出力し、フリップフロップ回路（ＦＦ）１０６はこれを保持する。出力回路１０５は、フリップフロップ回路１０６がこれを保持している間、データ出力を停止し、又は、メモリセルアレイ１０４からの本来のデータ以外のデータを出力する。なお、出力回路１０５の出力の代わりに、アドレスデコーダ１０２の出力が本来の出力以外のものになるようにしてもよい。
【００９５】
暗号に一致するアドレスは、通常の使用形態で本装置１００を使用する場合には使用されないものとする。このようにすれば、通常の使用以外の使用（例えば盗用等の不正使用）を禁止することができる。
【００９６】
以下、暗号記憶・一致検出回路１０３の構成例について図１９〜図２６を参照しながら説明する。
【００９７】
なお、説明の簡単化のため、図１９〜図２６に示す各構成例では入力アドレス信号が４ビット、すなわちＡ０〜Ａ３である場合を示す。また、各図に示されるトランジスタは金属・絶縁物・半導体（ＭＩＳ）型ＦＥＴであり、ｐチャネル型には外向き矢印を付し、ｎチャネル型には矢印を付していない。
【００９８】
図１９には暗号記憶・一致検出回路１０３の第１構成例（１０３Ａ）が示される。
図示の暗号記憶・一致検出回路１０３Ａは、負荷用ｐＭＩＳＦＥＴ１１０のソース及びゲートがそれぞれ電源供給線ＶＣＣ及びグランド線に接続され、負荷ＦＥＴ１１０のドレインが、一方ではインバータ１１１の入力端に接続され、他方ではビット直列回路１１２Ａの一端に接続されている。ビット直列回路１１２Ａは、４つの基本回路１２０Ｈ、１２１Ｌ、１２２Ｌ及び１２３Ｈが直列に接続され、他端がグランド線に接続されている。
【００９９】
基本回路１２０Ｈは、ｎＭＩＳＦＥＴ１２０ＥとｎＭＩＳＦＥＴ１２０Ｄが直列接続され、インバータ１２０Ｘの入力端及び出力端がそれぞれＦＥＴ１２０Ｅ及びＦＥＴ１２０Ｄの各ゲートに接続され、ＦＥＴ１２０Ｅのゲートにアドレス信号Ａ０が供給される。ＦＥＴ１２０Ｅはエンハンスメント型であり、そのしきい電圧は高レベルと低レベルの中間にあり、Ａ０が高レベルの時にオン、低レベルの時にオフとなる。これに対し、ＦＥＴ１２０Ｄはデプレッション型であり、インバータ１２０Ｘの出力のレベルに関係なくオンになる。従って、基本回路１２０Ｈは、アドレス信号Ａ０が高レベルの時のみオンになる。
【０１００】
なお、各基本回路の参照番号に付したＨ又はＬの符号は、それぞれ制御入力端の電位（つまりアドレス信号）が高レベル又は低レベルの時にオンになることを表している。
【０１０１】
基本回路１２１Ｌ、１２２Ｌ及び１２３Ｈは基本回路１２０Ｈと同様に構成されており、１２１Ｘ、１２２Ｘ及び１２３Ｘはインバータ、１２１Ｅ、１２２Ｅ及び１２３Ｅはエンハンスメント型のｎＭＩＳＦＥＴ、１２１Ｄ、１２２Ｄ及び１２３Ｄはデプレッション型のｎＭＩＳＦＥＴを示す。基本回路１２１Ｌ、１２２Ｌ及び１２３Ｈの制御入力端にはそれぞれアドレス信号Ａ１、Ａ２及びＡ３が供給される。
【０１０２】
上記構成において、ビット直列回路１１２Ａでは２進数の暗号‘１００１’が固定記憶されていることになり、アドレス信号Ａ３〜Ａ０がこの暗号に一致した時のみビット直列回路１１２Ａがオンになってインバータ１１１から出力される一致信号ＥＱが高レベルになり、その他の場合（つまり暗号に一致しない場合）には一致信号ＥＱが低レベルとなる。
【０１０３】
図１８のメモリセルアレイ１０４のメモリセルとして、１個のｎＭＩＳＦＥＴを用い、これをイオン注入によりデプレッション型化するか否かによりその記憶内容を定めるタイプがある。この場合には、図１９の暗号記憶・一致検出回路１０３Ａを用いる。これにより、メモリセルアレイ１０４と暗号記憶・一致検出回路１０３Ａとを同一プロセスでデータ書き込みすることができるので、暗号記憶・一致検出回路１０３Ａのための特別なプロセスが不要となり、好ましい。
【０１０４】
なお、デプレッション型の各ｎＭＩＳＦＥＴ１２０Ｄ、１２１Ｄ、１２２Ｄ及び１２３Ｄは、ゲート電位のレベルに関係なくオンになるように形成されていればよく、イオン注入量を増加させることでデプレッション型化を更に進めて、ソースとドレイン間を短絡させたものであってもよい。この点は、以下説明する他の構成例においても同様である。
【０１０５】
第１構成例に係る暗号記憶・一致検出回路１０３Ａは、暗号記憶部と一致検出部が一体的に構成されているので、構成が簡単で回路素子数が少なく、メモリセルアレイの記憶容量の増大化が進展している今日、好ましい構成である。
【０１０６】
ところで、暗号は、その目的のために多い方が好ましい。
そこで、図２０に示すように、第２構成例に係る暗号記憶・一致検出回路１０３Ｂでは、基本回路１２０のＦＥＴ１２０Ｄ１及び１２０Ｄ２と、基本回路１２１のＦＥＴ１２１Ｄ１及び１２１Ｄ２とをデプレッション型にしている。これによって、基本回路１２０及び１２１は、各制御入力端（アドレス信号Ａ０及びＡ１）のレベルに関係なくオンになる。
【０１０７】
従って、第２構成例に係る暗号記憶・一致検出回路１０３Ｂでは、アドレス信号Ａ３〜Ａ０が連続した２進数‘０１００’〜‘０１１１’のいずれかの場合において一致信号ＥＱが高レベルになる。なお、負荷用ｐＭＩＳＦＥＴ１１０は、そのゲートとドレイン間が短絡されている。
【０１０８】
また、複数の暗号は、単一の連続コードよりも複数の連続コードの方がその目的のために好ましい。
【０１０９】
そこで、図２１に示すように、第３構成例に係る暗号記憶・一致検出回路１０３Ｃでは、基本回路１２０のＦＥＴ１２０Ｄ１及び１２０Ｄ２と、これと隣合わない基本回路１２３のＦＥＴ１２３Ｄ１及び１２３Ｄ２とをデプレッション型にしている。また、ビット直列回路１１２Ｃは、その一端が電源供給線ＶＣＣに接続され、他端が負荷抵抗１１０Ａを介してグランド線に接続されており、またビット直列回路１１２Ｃの他端から一致信号ＥＱが出力される。なお、負荷抵抗１１０Ａは、ゲートとドレイン間を短絡したｎＭＩＳＦＥＴであってもよい。
【０１１０】
この第３構成例に係る暗号記憶・一致検出回路１０３Ｃによれば、ビット直列回路１１２Ｃに供給されるアドレス信号Ａ３〜Ａ０が２進数‘００１０’、‘００１１’、‘１０１０’又は‘１０１１’の時のみ一致信号ＥＱが高レベルになる。
【０１１１】
前述したメモリセルアレイ１０４には各種の型のものがあり、そのいずれの場合にも、暗号記憶・一致検出回路１０３をメモリセルアレイ１０４と同一プロセスで形成できるようにした方が安価になるので好ましい。メモリセルアレイ１０４のメモリセルとして、１個のｎＭＩＳＦＥＴを用い、そのソースとドレイン間にデプレッション型化の場合と極性が反対のイオンを注入して、しきい電圧を高レベルより高くするか否か（つまり、高しきい電圧型にするか否か）により、その記憶内容を定めるようにしたタイプがある。
【０１１２】
この場合には、例えば図２２に示す第４構成例の暗号記憶・一致検出回路１０３Ｄを用いる。図中、ＦＥＴに付した×印は、高しきい電圧型であることを表している。
【０１１３】
この第４構成例に係る暗号記憶・一致検出回路１０３Ｄでは、ビット直列回路１１２Ｄは、並列接続型の基本回路１３０Ｌ、１３１Ｈ、１３２及び１３３Ｌが直列に接続されている。基本回路１３０Ｌは、ＦＥＴ１２０Ｔ及びＦＥＴ１２０Ｅが並列に接続され、インバータ１２０Ｘの入力端及び出力端がそれぞれＦＥＴ１２０Ｔ及びＦＥＴ１２０Ｅの各ゲートに接続され、インバータ１２０Ｘの入力端にアドレス信号Ａ０が供給される。ＦＥＴ１２０Ｅが通常のエンハンスメント型であるのに対し、ＦＥＴ１２０Ｔは高しきい電圧型である。
【０１１４】
基本回路１３１Ｈ及び１３３Ｌは、それぞれＦＥＴ１２１Ｔ及びＦＥＴ１２３Ｔが高しきい電圧型である。従って、基本回路１３０Ｌ、１３１Ｈ及び１３３Ｌは、それぞれ制御入力端（アドレス信号Ａ０、Ａ１及びＡ３）が低レベル、高レベル及び低レベルの時にオンになる。これに対し、基本回路１３２のＦＥＴ１２２Ｅ１及びＦＥＴ１２２Ｅ２はいずれも通常のエンハンスメント型であり、従って、基本回路１３２は、制御入力端（アドレス信号Ａ２）のレベルに関係なくオンになる。
【０１１５】
この第４構成例に係る暗号記憶・一致検出回路１０３Ｄでは、アドレス信号Ａ３〜Ａ０が２進数‘００１０’又は‘０１１０’の時のみ一致信号ＥＱが高レベルとなる。
【０１１６】
また、前述したメモリセルアレイ１０４のメモリセルとして、ソース又はドレイン上にコンタクトホールを形成するかどうかにより、ソース又はドレインを切り離して記憶内容を定めるようにしたタイプがある。
【０１１７】
この場合には、例えば図２３に示す第５構成例の暗号記憶・一致検出回路１０３Ｅを用いる。図中、ＦＥＴの参照符号に付したＣは、ソース上にコンタクトホールが形成されないフローティング型であることを表している。
【０１１８】
図示のビット直列回路１１２Ｅは、基本回路１４０Ｌ、１４１Ｈ及び１４３ＬにおけるＦＥＴ１２０Ｃ、１２１Ｃ及び１２３Ｃが、それぞれ図２２におけるＦＥＴ１２０Ｔ、１２１Ｔ及び１２３Ｔに対応している。他の構成については図２２の場合と同じである。
【０１１９】
前述した第１〜第５構成例では、暗号コードがビット直列回路に書き込まれている場合について説明したが、暗号コードをビット並列回路に書き込む構成であってもよい。その一例が第６構成例として図２４に示される。
【０１２０】
この第６構成例に係る暗号記憶・一致検出回路１０３Ｆでは、負荷用ｐＭＩＳＦＥＴ１１０とグランド線の間にビット並列回路１１２Ｆが接続されている。ビット並列回路１１２Ｆは、基本回路１５０Ｌ、１５１Ｈ、１５２Ｚ及び１５３Ｌが並列接続されている。基本回路１５０Ｌは、ｎＭＩＳＦＥＴ１２０Ｔと１２０Ｅが並列接続されており、ＦＥＴ１２０Ｅは通常のエンハンスメント型であり、ＦＥＴ１２０Ｔは高しきい電圧型である。図１８に示すアドレスバッファ１０１が相補出力型である場合には、基本回路にはインバータが不要であり、ＦＥＴ１２０Ｔ及びＦＥＴ１２０Ｅにそれぞれアドレス信号Ａ０及びその論理反転信号である＊Ａ０が供給される。
【０１２１】
基本回路１５１Ｈ、１５２Ｚ及び１５３Ｌは基本回路１５０Ｌと同様に構成されており、このうち基本回路１５１Ｈ及び１５３Ｌは、それぞれＦＥＴ１２１Ｔ及び１２３Ｔが高しきい電圧型である。これに対し基本回路１５２Ｚでは、ｎＭＩＳＦＥＴ１２２Ｔ１及び１２２Ｔ２の両方が高しきい電圧型である。
【０１２２】
この第６構成例に係る暗号記憶・一致検出回路１０３Ｆでは、アドレス信号Ａ３〜Ａ０が２進数‘１００１’又は‘１１０１’の時のみ一致信号ＥＱが高レベルとなる。
【０１２３】
ビット並列回路においても、デプレッション型のｎＭＩＳＦＥＴを用いることが可能である。その一例が第７構成例として図２５に示される。
【０１２４】
この第７構成例に係る暗号記憶・一致検出回路１０３Ｇでは、ビット並列回路１１２Ｇは、基本回路１６０Ｌ、１６１Ｈ、１６２Ｚ及び１６３Ｈが並列接続されている。基本回路１６０Ｌは、ｎＭＩＳＦＥＴ１２０Ｄと１２０Ｅが直列接続されており、ＦＥＴ１２０Ｅは通常のエンハンスメント型であり、ＦＥＴ１２０Ｄはデプレッション型である。
【０１２５】
基本回路１６１Ｈ、１６２Ｚ及び１６３Ｈは基本回路１６０Ｌと同様に構成されており、このうち基本回路１６２Ｚは、エンハンスメント型ＦＥＴ１２２Ｅ１及び１２２Ｅ２の一方がオンの時に他方がオフになるので、常にオフ状態となっている。
【０１２６】
この第７構成例に係る暗号記憶・一致検出回路１０３Ｇでは、アドレス信号Ａ３〜Ａ０が２進数‘０００１’又は‘０１０１’の時のみ一致信号ＥＱが高レベルとなる。
【０１２７】
前述した各構成例では、暗号が連続コードである場合、偶数から始まって奇数で終わるようになっている。以下に説明する第８構成例（図２６参照）では、この制限を無くしている。
【０１２８】
この第８構成例に係る暗号記憶・一致検出回路１０３Ｈでは、第１構成例（図１９参照）におけるビット直列回路１１２Ａを複数個並列接続した構成となっている。すなわち、負荷用ｐＭＩＳＦＥＴ１１０とグランド線との間に、ビット直列回路１１２Ｐ、１１２Ｑ及び１１２Ｒが並列接続されている。ビット直列回路１１２Ｐは、基本回路２２０Ｈ、２２１Ｈ、２２２Ｌ及び２２３Ｌが直列に接続され、ビット直列回路１１２Ｑは、基本回路３２０、３２１、３２２Ｈ及び３２３Ｌが直列に接続され、ビット直列回路１１２Ｒは、基本回路４２０Ｌ、４２１Ｌ、４２２Ｌ及び４２３Ｈが直列に接続されている。
【０１２９】
一致信号ＥＱは、ビット直列回路１１２Ｐ、１１２Ｑ又は１１２Ｒがオンの時のみ高レベルとなる。ビット直列回路１１２Ｐは、アドレス信号Ａ３〜Ａ０が２進数‘００１１’の時にオンとなり、ビット直列回路１１２Ｑは、アドレス信号Ａ３〜Ａ０が２進数‘０１００’〜‘０１１１’の範囲にある時にオンとなり、ビット直列回路１１２Ｒは、アドレス信号Ａ３〜Ａ０が２進数‘１０００’の時にオンとなる。
【０１３０】
従って、一致信号ＥＱは、アドレス信号Ａ３〜Ａ０が‘００１１’又は‘０１００’〜‘１０００’の範囲にある時に高レベルとなり、連続コードの終わりが奇数ではなく偶数となっている。
【０１３１】
なお、暗号記憶・一致検出回路の形態については、上記の各構成例に限定されず、他にも種々の変形が可能である。
【０１３２】
例えば、図２６において、ビット直列回路１１２Ｐ、１１２Ｑ及び１１２Ｒの記憶内容を定め、負荷ＦＥＴ１１０のドレインとビット直列回路１１２Ｐ、１１２Ｑ及び１１２Ｒの一端とを接続するためのコンタクトホールをどれか一つ又は任意の２つを選択するようにして、同一記憶内容のマスクＲＯＭに対し複数種の暗号を容易に製造することも可能である。
【０１３３】
図２７には本発明の第４実施例に係るコピー防止機能付ＲＯＭ装置の構成が概略的に示される。
【０１３４】
同図に示されるメモリセルアレイ５００、タイミング信号発生回路５０１、アドレスバッファ５０２、ロウデコーダ５０３、コラムデコーダ５０４及びコラムゲート５０５は、それぞれ第１実施例（図３参照）の構成における１０〜１５の各構成要素に対応しており、またデータ出力回路５０６は、第１実施例（図３参照）における１６及び１７の構成要素に対応している。
【０１３５】
本実施例に係るＲＯＭ装置の特徴は、アドレスバッファ５０２の前段にスクランブル発生回路５１０を設け、入力されてくるアドレス信号Ａ０〜Ａｎの各ビットに対しスクランブルをかけて後段のアドレスバッファ５０２に送出するようにした点である。なお、スクランブル発生回路５１０に入力されている破線表示の信号ＦＬＧはスクランブル機能活性化信号を示し、またＣＥはチップイネーブル信号（これは、タイミング信号発生回路５０１に供給される外部からの制御信号ＣＯＮＴに含まれる）を示す。
【０１３６】
図２８にスクランブル発生回路の一構成例が示される。ただし、図示の例では説明の簡単化のため、２ビットのアドレス信号Ａ０及びＡ1 に対してスクランブルをかけるようにした回路構成が示されている。
【０１３７】
図示のスクランブル発生回路は、各アドレスビット入力端Ａ０及びＡ1 とアドレスビット出力端Ａ０' との間にそれぞれ接続されたｎチャネルトランジスタ５３１及び５３２と、各アドレスビット入力端Ａ０及びＡ1 とアドレスビット出力端Ａ1'との間にそれぞれ接続されたｎチャネルトランジスタ５３３及び５３４とを有しており、各トランジスタのゲートは低電位の電源ラインＶss（０Ｖ）に接続されている。
【０１３８】
各ｎチャネルトランジスタ５３１〜５３４のうち、図示の例では、トランジスタ５３１と５３２のいずれか一方、及びトランジスタ５３３と５３４のいずれか一方については、半導体集積回路のウエハプロセスにおいて使用されるイオン注入処理により、予めデプレッション型のトランジスタとして形成されている。従って、残りの２つのトランジスタは、エンハンスメント型トランジスタとして機能する。
【０１３９】
図示の接続構成では、ｎチャネルトランジスタ５３１〜５３４の各ゲートは電源ラインＶssに接続されているので、デプレッション型として形成されたトランジスタは常時オン状態となり、エンハンスメント型として形成されたトランジスタは常時オフ状態となる。
【０１４０】
従って、各ｎチャネルトランジスタ５３１〜５３４に対して適宜デプレッション化を行うことにより、アドレス信号Ａ０，Ａ1 に対してスクランブルをかけることができる。
【０１４１】
例えば、トランジスタ５３２と５３３をイオン注入でデプレッション化した場合には、アドレスビット出力端Ａ０' にアドレスビットＡ1 が出力され、アドレスビット出力端Ａ1'にアドレスビットＡ０が出力される。また、トランジスタ５３１と５３３をイオン注入でデプレッション化した場合には、アドレスビット出力端Ａ０' 及びＡ1'の両方にアドレスビットＡ０が出力される。
【０１４２】
ただし、トランジスタ５３１と５３４をデプレッション化した場合には、アドレスビット出力端Ａ０' 及びＡ1'にそれぞれ本来のアドレスビットＡ０及びＡ1 が出力されて、所期の目的であるスクランブル機能を実現できないので、かかる組み合わせのデプレッション化は行わないものとする。
【０１４３】
図２９にはスクランブル発生回路の他の構成例が示される。図示の例でも同様に、説明の簡単化のため、４ビットのアドレス信号Ａ０〜Ａ3 に対してスクランブルをかけるようにした回路構成が示されている。
【０１４４】
図示のスクランブル発生回路は、各アドレスビット入力端Ａ０〜Ａ3 にそれぞれ一端が接続されたｎチャネルトランジスタ５４１〜５４４と、同様に各アドレスビット入力端Ａ０〜Ａ3 にそれぞれ一端が接続されたｎチャネルトランジスタ５４５〜５４８と、トランジスタ５４１〜５４４のそれぞれの他端と低電位の電源ラインＶss（０Ｖ）の間に接続されたｎチャネルトランジスタ５５０と、トランジスタ５４５〜５４８のそれぞれの他端と低電位の電源ラインＶssの間にそれぞれ接続されたｎチャネルトランジスタ５５１〜５５４と、各トランジスタ５４５〜５４８の他端の信号に基づいて適宜論理演算（ＡＮＤ，ＯＲ，ＮＯＴ，排他的ＯＲ等）を行う演算回路５６０と、トランジスタ５４１の他端の信号とスクランブル機能活性化信号ＦＬＧに応答するＡＮＤゲート５６１と、演算回路５６０の出力信号とスクランブル機能活性化信号ＦＬＧに応答するＡＮＤゲート５６２と、各ＡＮＤゲート５６１，５６２の出力信号及びアドレスビットＡ０に応答するＯＲゲート５６３とを有している。このＯＲゲート５６３の出力端はアドレスビット出力端Ａ０' に接続されている。
【０１４５】
また、ｎチャネルトランジスタ５４１〜５４８の各ゲートは低電位の電源ラインＶssに接続されており、他のｎチャネルトランジスタ５５０〜５５４の各ゲートにはアクティブ・ローのチップイネーブル信号ＣＥが印加されている。
【０１４６】
図２９に示す回路構成では、チップイネーブル信号ＣＥが“Ｈ”レベルの時、ｎチャネルトランジスタ５５０〜５５４の全てがオンとなり、これによって演算回路５６０の入力端のレベル及び各ＡＮＤゲート５６１，５６２の入力端のレベルはＶss（“Ｌ”レベル）となるので、スクランブル機能は働かない。
【０１４７】
一方、チップイネーブル信号ＣＥが“Ｌ”レベルの時、各トランジスタ５５０〜５５４はオフとなるので、ｎチャネルトランジスタ５４１〜５４８のオン又はオフ状態に依存した各アドレスビットＡ０〜Ａ3 の論理信号が演算回路５６０及び各ＡＮＤゲート５６１，５６２に入力される。この時、スクランブル機能活性化信号ＦＬＧを“Ｈ”レベルにしておけば、各ＡＮＤゲート５６１，５６２は活性化されるので、スクランブル機能を働かせることができる。
【０１４８】
このように図２９の構成例では、チップイネーブル信号ＣＥで各トランジスタ５５１〜５５４を制御することにより演算回路５６０の初期値を設定するようにし、またスクランブル機能活性化信号ＦＬＧでスクランブル機能のオン／オフ切り換えを行うようにしている。
【０１４９】
従って、前述の図２８の構成例と同様にして、低電位の電源ラインＶssに各ゲートが接続されているｎチャネルトランジスタ５４１〜５４８に対し、適宜イオン注入処理を行うことでデプレッション化を図ることにより、アドレス信号Ａ０〜Ａ3 に対して任意の形態でスクランブルをかけることが可能となる。
【０１５０】
以上説明したように、第４実施例（図２７〜図２９参照）の構成によれば、入力アドレス信号Ａ０〜Ａｎの各ビットに対し任意の形態でスクランブルをかけることができるので、このスクランブル状態のアドレス情報に基づいてメモリセルアレイから読み出されたＲＯＭデータは、本来読み出されるべき正しいデータとは異なるものとなる。これによって、前述した各実施例と同様に、盗用で不正コピーを行うことを実質的に不可能にすることができる。
【０１５１】
図３０には本発明の第５実施例に係るコピー防止機能付ＲＯＭ装置の構成が概略的に示される。
【０１５２】
本実施例に係るＲＯＭ装置の特徴は、前述の第４実施例（図２７参照）におけるスクランブル発生回路５１０に代えて、これと同等の機能を実現する擬似乱数発生回路５２０を設けたことである。
【０１５３】
前述の第４実施例では、スクランブル発生回路を構成する各トランジスタの特性を予めプロセス的に変えることでスクランブル機能を実現するようにしたが、本実施例では、外部からの制御入力に基づいてトランジスタ特性を変えることで同等のスクランブル機能を実現するようにしている。このため本実施例では、外部からの制御入力としてクロックＣＬＫを用いている。このクロックＣＬＫは、本装置（つまりチップ）の外部から供給してもよいし、或いはチップ内部の他の回路から適宜供給するようにしてもよい。
【０１５４】
図３１に擬似乱数発生回路の一構成例が示される。
図２８に示したスクランブル発生回路の構成との対比において、各ｎチャネルトランジスタ５７３〜５７６は、それぞれｎチャネルトランジスタ５３１〜５３４に対応しており、構成上異なる点は、1)クロックＣＬＫに応答するインバータ５７１及び５７２を設けたこと、2)各トランジスタ５７３〜５７６のゲートにインバータ５７１，５７２の出力又はクロックＣＬＫを印加するようにしたこと、である。
【０１５５】
図３１の構成例では、回路外部からのクロックＣＬＫを用いてアドレスビット出力Ａ０' 及びＡ1'の論理レベルを制御することで、図２８のスクランブル発生回路と同等のスクランブル機能を実現するようにしている。つまり、クロックＣＬＫを制御することにより、回路外部から見た時に、入力情報（アドレス信号Ａ０，Ａ1 ）にかかわらず不確定なデータ（擬似乱数）を出力させるようにしている。
【０１５６】
図示の構成例では、クロックＣＬＫが“Ｈ”レベルの場合に、ｎチャネルトランジスタ５７４と５７５がオンとなり、一方、インバータ５７１，５７２の各出力は“Ｌ”レベルとなるのでｎチャネルトランジスタ５７３と５７６はオフとなる。この結果、アドレスビット出力端Ａ０' にアドレスビットＡ1 が出力され、アドレスビット出力端Ａ1'にアドレスビットＡ０が出力される。つまり、スクランブル機能が働く。一方、クロックＣＬＫを“Ｌ”レベルとした場合には、アドレスビット出力端Ａ０' 及びＡ1'にそれぞれ本来のアドレスビットＡ０及びＡ1 が出力されるので、スクランブル機能は働かない。
【０１５７】
以上説明したように、第５実施例（図３０及び図３１参照）の装置構成によれば、外部制御入力（クロックＣＬＫ）に基づいて入力アドレス信号Ａ０〜Ａｎに対しスクランブルをかけることができるので、前述の第４実施例と同様に、盗用で不正コピーを行うことを実質的に不可能にすることができる。
【０１５８】
なお、前述した第４，第５実施例ではスクランブル発生（又は擬似乱数発生）回路は入力アドレス信号Ａ０〜Ａｎに対して機能するように配置したが、各回路の配置形態はこれに限定されない。図示はしないが、例えば、メモリセルアレイから読み出されたデータ（つまり出力情報）に対してスクランブル発生（又は擬似乱数発生）機能を働かせるようにしてもよいし、或いは、入力情報及び出力情報の両方に対してスクランブル発生（又は擬似乱数発生）機能を働かせるようにしてもよい。
【０１５９】
図３２には本発明の第６実施例に係るコピー防止機能付ＲＯＭ装置の構成が概略的に示される。
【０１６０】
図示の装置６００において、アドレスデコーダ６０２、メモリセルアレイ６０４及び出力回路６０５は、それぞれ第３実施例（図１８参照）の構成における１０２、１０４及び１０５の各構成要素に対応しており、また入力回路６０１は、その一部の機能が第３実施例（図１８参照）のアドレスバッファ１０１に対応している。
【０１６１】
入力回路６０１は、入力情報ＩＮの一部としてのアドレス信号Ａ０〜Ａｎに応答するアドレスバッファを含むと共に、該入力情報に含まれるＲＯＭ装置の動作モード（メモリセルアレイ６０４からの本来のＲＯＭデータの読み出し等の通常機能、又は盗用による不正コピー防止等の特殊機能）を指示するデータに基づいてトリガ信号ＦＩＮを出力するか否かを制御する機能を有している。本実施例では、入力情報ＩＮに含まれるデータが特殊機能を指示している場合にトリガ信号ＦＩＮが出力され、通常機能の場合にはトリガ信号ＦＩＮは出力されない。
【０１６２】
本実施例に係るＲＯＭ装置の特徴は、入力回路６０１と出力回路６０５との間に、電源が「断」になった時に（電源電圧Ｖcc→０）その時点で保持しているデータを所定期間の間保持し続ける機能を備えた電源「断」検出及びデータ保持回路６０３を設けたことである。この電源「断」検出及びデータ保持回路６０３の出力は、判定信号ＦＬＡＧとして出力回路６０５に供給され、データの出力制御又は操作を行うのに利用される。
【０１６３】
図３３に電源「断」検出及びデータ保持回路の一構成例が示される。
図示の回路は、高電位の電源ラインＶccと低電位の電源ラインＶssの間に直列に接続されたｐチャネルトランジスタ６１１、６１２及びｎチャネルトランジスタ６１３と、このｎチャネルトランジスタ６１３と並列に接続されたｎチャネルトランジスタ６１４と、電源ラインＶccとＶssの間に接続され、ＣＭＯＳインバータを構成するトランジスタ６１２及び６１４の出力端（ノードＮ１）の信号に応答するＣＭＯＳインバータ（ｐチャネルトランジスタ６１５及びｎチャネルトランジスタ６１６）と、ＣＭＯＳインバータ６１５，６１６の出力端にソースが接続され且つ電源ラインＶccにゲートが接続されたｎチャネルトランジスタ６１７と、該トランジスタのドレイン（ノードＮ２；これはトランジスタ６１２，６１４の各ゲートに接続されている）と電源ラインＶssの間に接続されたキャパシタ６１８と、電源ラインＶccとＶssの間に接続され、ノードＮ１の信号に応答するＣＭＯＳインバータ（ｐチャネルトランジスタ６１９及びｎチャネルトランジスタ６２０）とを有している。上述したトリガ信号ＦＩＮは、ＣＭＯＳインバータを構成するトランジスタ６１１及び６１３の各ゲートに入力され、そして最終段のＣＭＯＳインバータ６１９，６２０の出力端より判定信号ＦＬＡＧが取り出される。
【０１６４】
図３４〜図３６にはそれぞれ、電源「断」検出及びデータ保持回路の要部（６１５〜６１８の構成要素）の各種変形例が示される。
【０１６５】
先ず、図３４に示す第１変形例では、図３３に示した要部構成との対比において、各トランジスタ６３１、６３３及び６３４はそれぞれトランジスタ６１５、６１６及び６１７に対応し、またキャパシタ６３５はキャパシタ６１８に対応しており、構成上異なる点は、トランジスタ６３１及び６３３の間に、ゲートがそのドレインに接続されたｎチャネルトランジスタ６３２を設けたことである。
【０１６６】
次に、図３５に示す第２変形例では、図３３に示した要部構成との対比において、各トランジスタ６４１、６４２及び６４４はそれぞれトランジスタ６１５、６１６及び６１７に対応し、またキャパシタ６４５はキャパシタ６１８に対応しており、構成上異なる点は、トランジスタ６４１，６４２の出力端とトランジスタ６４４のソースとの間に、ゲートがそのソースに接続されたｎチャネルトランジスタ６４３を設けたことである。
【０１６７】
次に、図３６に示す第３変形例では、図３３に示した要部構成との対比において、各トランジスタ６５１及び６５２はそれぞれトランジスタ６１５及び６１６に対応し、またキャパシタ６５６はキャパシタ６１８に対応しており、構成上異なる点は、1)電源ラインＶccとＶssの間に２つのインピーダンス素子６５３及び６５４を直列に接続したこと、2)トランジスタ６５１，６５２の出力端とノードＮ２との間に、２つのインピーダンス素子の接続点の電位に応答するｎチャネルトランジスタ６５５を設けたこと、である。
【０１６８】
次に、本実施例における電源「断」検出及びデータ保持回路（図３３参照）の動作について、図３７に示す動作タイミング波形を参照しながら説明する。
【０１６９】
なお、図３７において、（ａ）はノードＮ２のレベル（キャパシタ６１８の電位）がＶssのレベルまで低下する前に電源電圧Ｖccを立ち上げた場合の動作タイミング波形、（ｂ）はノードＮ２のレベルがＶssのレベルまで低下した後で電源電圧Ｖccを立ち上げた場合の動作タイミング波形を示す。
【０１７０】
先ず、ｔ1 〜ｔ2 の時間において、入力情報ＩＮに不正コピー防止のための特殊機能を指示するデータが含まれていた場合には、“Ｈ”レベルのパルスの形でトリガ信号ＦＩＮが出力される。これによってトランジスタ６１３がオンし、ノードＮ１の電位は“Ｌ”レベルに立ち下がる。これを受けてトランジスタ６１５がオンし、Ｖccのレベルがトランジスタ６１７を介してノードＮ２に伝達され、キャパシタ６１８の電位は“Ｈ”レベルに立ち上がる（つまりＶccのレベルに充電される）。
【０１７１】
一方、ノードＮ１の電位が“Ｌ”レベルになることで、最終段のＣＭＯＳインバータのトランジスタ６１９がオンとなるので、判定信号ＦＬＡＧは“Ｈ”レベルに立ち上がる。この判定信号ＦＬＡＧは一度“Ｈ”レベルになると、以後、入力信号（トリガ信号ＦＩＮ）が“Ｌ”レベルに変化しても、その“Ｈ”レベル状態は保持される。なぜならば、ノードＮ２の電位が“Ｈ”レベルになることでトランジスタ６１４がオンし、ノードＮ１の電位が“Ｌ”レベルに維持されるからである（自己保持機能）。
【０１７２】
なお、入力情報ＩＮに通常機能を指示するデータが含まれていた場合には、トリガ信号ＦＩＮは出力されず、判定信号ＦＬＡＧは“Ｌ”レベルとなる。この場合、メモリセルアレイ６０４から本来のＲＯＭデータの読み出しが行われる。
【０１７３】
次に、ｔ2 の時点で電源が「断」になった（電源電圧Ｖcc→０）とすると、キャパシタ６１８に蓄積された電荷は、ｎチャネルトランジスタ６１７のドレイン領域（ｎ型領域）から基板（ｐ型領域）への逆方向電流としてリークする。これによって、ノードＮ２のレベル（キャパシタ６１８の電位）は緩やかに“Ｈ”レベルから“Ｌ”レベルに変化していく。この変化する時間は、キャパシタ６１８の容量とリーク抵抗によって決まる時定数に依存する。
【０１７４】
一方、電源電圧Ｖccが０Ｖ（“Ｌ”レベル）になることで、判定信号ＦＬＡＧも“Ｌ”レベルに立ち下がる。
【０１７５】
次いで、ノードＮ２のレベルがＶssのレベルまで低下する前のｔ3 の時点で電源電圧Ｖccを立ち上げたとすると（図３７（ａ）の動作タイミング波形参照）、ノードＮ２のレベルがｐチャネルトランジスタ６１２のスレッショルドレベル以上の場合には当該トランジスタ６１２は未だオフ状態なので、たとえｐチャネルトランジスタ６１１がオン状態でもノードＮ１のレベルは“Ｌ”レベルのままである。従ってこの場合、ｔ3 の時点で判定信号ＦＬＡＧは“Ｈ”レベルに立ち上がる。
【０１７６】
一方、ノードＮ２のレベルがＶssのレベルまで低下した後のｔ4 の時点で電源電圧Ｖccを立ち上げた場合には（図３７（ｂ）の動作タイミング波形参照）、ｐチャネルトランジスタ６１２はオン状態となるので、これによってノードＮ１のレベルは“Ｈ”レベルに立ち上がる。これを受けて最終段のＣＭＯＳインバータのトランジスタ６２０がオン状態となるため、判定信号ＦＬＡＧは“Ｌ”レベルを維持する。
【０１７７】
このように、電源「断」の前と後とでは、電源「断」の期間がある一定時間以内ならば判定信号ＦＬＡＧは“Ｈ”レベルのままで変化がないので、結局、キャパシタ６１８に“Ｈ”レベルのデータが保持されていたことになる。
【０１７８】
言い換えると、入力情報ＩＮに不正コピー防止のための特殊機能を指示するデータが含まれていた場合に、このデータが、“Ｈ”レベルのトリガ信号ＦＩＮとして電源「断」検出及びデータ保持回路に入力され、そして保持され、その後、電源「断」があってもその期間がある一定時間以内であれば、その特殊機能のデータが“Ｈ”レベルのまま保持されることになる。
【０１７９】
このように第６実施例（図３２〜図３７参照）の装置構成によれば、不意に電源「断」の状態となってもある一定時間以内に電源を立ち上げることで、不正コピー防止のための特殊機能のデータを確実に保持しておくことができるので、かかる保持データに基づいて、盗用による不正コピーを実質的に不可能にすることができる。
【図面の簡単な説明】
【０１８０】
【図１】本発明の第１の形態に係るコピー防止機能付半導体集積回路装置の原理構成図である。
【図２】本発明の第２の形態に係るコピー防止機能付半導体集積回路装置の原理構成図である。
【図３】本発明の第１実施例に係るコピー防止機能付ＲＯＭ装置の構成を概略的に示したブロック図である。
【図４】図３における比較・判定部及び特定アドレス記憶部の一構成例を示す回路図である。
【図５】図４の回路の使用形態を説明するための図で、（ａ）は各トランジスタの動作モードの設定例、（ｂ）は特定アドレス又は特定アドレス領域の設定例を示す図である。
【図６】図３におけるフラグ回路の一構成例を示す回路図である。
【図７】図３における出力手段用加工処理部の一構成例を示す回路図である。
【図８】本発明の第２実施例に係るコピー防止機能付ＲＯＭ装置の構成を概略的に示したブロック図である。
【図９】第２実施例に係る特定アドレス領域の呼び出しとフラグＯＮ／ＯＦＦの関係を示す図である。
【図１０】第２実施例に係るコピー防止の第１実行例を説明するための図である。
【図１１】第１実行例に係る特定アドレス領域検出回路の一構成例を示す図である。
【図１２】第２実施例に係るコピー防止の第２実行例を説明するための図である。
【図１３】第２実施例に係るコピー防止の第３実行例を説明するための図で、（ａ）は出力操作回路の構成例、（ｂ）はその入出力信号値の関係を示す図である。
【図１４】第２実施例に係るコピー防止の第４実行例を説明するための図で、（ａ）は出力操作回路の構成例、（ｂ）はその入出力信号値の関係を示す図である。
【図１５】第２実施例に係るコピー防止の第５実行例を説明するための図で、（ａ）は出力操作回路の構成例、（ｂ）はその入出力信号値の関係を示す図である。
【図１６】第２実施例に係るコピー防止の第６実行例を説明するための図である。
【図１７】第２実施例に係るコピー防止の第７実行例を説明するための図である。
【図１８】本発明の第３実施例に係るコピー防止機能付ＲＯＭ装置の構成を概略的に示したブロック図である。
【図１９】図１８における暗号記憶・一致検出回路の第１構成例を示す回路図である。
【図２０】図１８における暗号記憶・一致検出回路の第２構成例を示す回路図である。
【図２１】図１８における暗号記憶・一致検出回路の第３構成例を示す回路図である。
【図２２】図１８における暗号記憶・一致検出回路の第４構成例を示す回路図である。
【図２３】図１８における暗号記憶・一致検出回路の第５構成例を示す回路図である。
【図２４】図１８における暗号記憶・一致検出回路の第６構成例を示す回路図である。
【図２５】図１８における暗号記憶・一致検出回路の第７構成例を示す回路図である。
【図２６】図１８における暗号記憶・一致検出回路の第８構成例を示す回路図である。
【図２７】本発明の第４実施例に係るコピー防止機能付ＲＯＭ装置の構成を概略的に示したブロック図である。
【図２８】図２７におけるスクランブル発生回路の一構成例を示す回路図である。
【図２９】図２７におけるスクランブル発生回路の他の構成例を示す回路図である。
【図３０】本発明の第５実施例に係るコピー防止機能付ＲＯＭ装置の構成を概略的に示したブロック図である。
【図３１】図３０における擬似乱数発生回路の一構成例を示す回路図である。
【図３２】本発明の第６実施例に係るコピー防止機能付ＲＯＭ装置の構成を概略的に示したブロック図である。
【図３３】図３２における電源「断」検出及びデータ保持回路の一構成例を示す回路図である。
【図３４】図３３における要部の第１変形例を示す回路図である。
【図３５】図３３における要部の第２変形例を示す回路図である。
【図３６】図３３における要部の第３変形例を示す回路図である。
【図３７】図３３の回路の動作タイミング波形図である。
【符号の説明】
【０１８１】
１    （ユーザが使用するデータを格納する）記憶手段
２    （記憶手段に対してアクセスを行う）入力手段
３    （記憶手段からデータを出力する）出力手段
４    （入出力の情報又は論理の状態を特定の判定情報と比較する）判定手段
５    （特定の場合にデータの正常な出力を防止するための）制御手段
６    （複数の特定アドレス領域に対する入力情報のアクセスを検出／記憶する）検出／記憶手段
７    （出力データの内容を操作する）データ操作手段
【図１】
2006012411.tif 000003
【図２】
2006012411.tif 000004
【図３】
2006012411.tif 000005
【図４】
2006012411.tif 000006
【図５】
2006012411.tif 000007
【図６】
2006012411.tif 000008
【図７】
2006012411.tif 000009
【図８】
2006012411.tif 000010
【図９】
2006012411.tif 000011
【図１０】
2006012411.tif 000012
【図１１】
2006012411.tif 000013
【図１２】
2006012411.tif 000014
【図１３】
2006012411.tif 000015
【図１４】
2006012411.tif 000016
【図１５】
2006012411.tif 000017
【図１６】
2006012411.tif 000018
【図１７】
2006012411.tif 000019
【図１８】
2006012411.tif 000020
【図１９】
2006012411.tif 000021
【図２０】
2006012411.tif 000022
【図２１】
2006012411.tif 000023
【図２２】
2006012411.tif 000024
【図２３】
2006012411.tif 000025
【図２４】
2006012411.tif 000026
【図２５】
2006012411.tif 000027
【図２６】
2006012411.tif 000028
【図２７】
2006012411.tif 000029
【図２８】
2006012411.tif 000030
【図２９】
2006012411.tif 000031
【図３０】
2006012411.tif 000032
【図３１】
2006012411.tif 000033
【図３２】
2006012411.tif 000034
【図３３】
2006012411.tif 000035
【図３４】
2006012411.tif 000036
【図３５】
2006012411.tif 000037
【図３６】
2006012411.tif 000038
【図３７】
2006012411.tif 000039