(57)【要約】  【課題】クロックドインバータ回路を用いた従来のラッチ回路またはフリップフロップ回路は、セットアップ時間が小さい入力条件におけるCK-Q遅延時間が大きい。  【解決手段】マスターラッチ部の、TP1とTP3を並列接続し、TN1とTN3を並列接続する。D入力信号の立ち上がりに関わるセットアップ時間が極めて小さいとき、NMOSトランジスタTN1はオフしつつあるためノードn1がローレベルへ遷移し難い状態であるが、ノードn2がハイレベルへ遷移するため、NMOSトランジスタTN2とTN3が共にオンとなり、ノードn1をローレベルへ高速に遷移させ、CK-Q遅延時間を増大させない。【選択図】  図１
2006237664.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号と入力データ信号を入力とし出力信号を出力とするラッチ回路であって、
第１のクロック信号が入力されるとき第１の入力データ信号を前記出力信号として出力し、
前記第１のクロック信号の反転論理を有する第２のクロック信号が入力され、かつ前記第１のクロック信号が前記第２のクロック信号へ変化する直前の前記第１の入力データ信号と同じ論理を有する第２の入力データ信号が入力されるとき、前記第２の入力データ信号を前記出力信号として出力し、
前記第２のクロック信号が入力され、かつ前記第２の入力データ信号の反転論理を有する第３の入力データ信号が入力されるとき、前記第１の入力データ信号を保持し前記出力信号として出力することを特徴とするラッチ回路。
【請求項２】
第１の電源と出力端子との間に直列接続された第１のPMOSトランジスタおよび第２のPMOSトランジスタと、
第２の電源と前記出力端子との間に直列接続された第１のNMOSトランジスタおよび第２のNMOSトランジスタと、
前記第１のPMOSトランジスタに並列接続された第３のPMOSトランジスタと、
前記第１のNMOSトランジスタに並列接続された第３のNMOSトランジスタと、
前記第２のPMOSトランジスタに並列接続された第４のPMOSトランジスタと、
前記第２のNMOSトランジスタに並列接続された第４のNMOSトランジスタと、
前記出力端子を入力とし帰還ノードを出力とするインバータ回路とを備え、
前記第１のPMOSトランジスタのゲートに第１のクロック端子が接続され、
前記第１のNMOSトランジスタのゲートに前記第１のクロック端子の信号の反転論理を有する第２のクロック端子が接続され、
前記第２のPMOSトランジスタのゲートに入力データ端子が接続され、
前記第２のNMOSトランジスタのゲートに前記入力データ端子が接続され、
前記第３のPMOSトランジスタのゲートに前記帰還ノードが接続され、
前記第３のNMOSトランジスタのゲートに前記帰還ノードが接続され、
前記第４のPMOSトランジスタのゲートに前記第２のクロック端子が接続され、
前記第４のNMOSトランジスタのゲートに前記第１のクロック端子が接続されることを特徴とするラッチ回路。 
【請求項３】
クロック信号と入力データ信号を入力とし出力信号を出力とするクロックドインバータ回路を備えた請求項１記載のラッチ回路であって、
前記クロックドインバータ回路は、第１のクロック信号が入力されるとき第１の入力データ信号を前記出力信号として出力し、
前記第１のクロック信号の反転論理を有する第２のクロック信号が入力され、かつ前記第１のクロック信号が前記第２のクロック信号へ変化する直前の前記第１の入力データ信号と同じ論理を有する第２の入力データ信号が入力されるとき、前記第２の入力データ信号を出力信号として出力し、
前記第２のクロック信号が入力され、かつ前記第２の入力データ信号の反転論理を有する第３の入力データ信号が入力されるとき、前記第１の入力データ信号を保持し前記出力信号として出力することを特徴とするラッチ回路。
【請求項４】
クロックドインバータ回路を備えた請求項２記載のラッチ回路であって、
前記クロックドインバータ回路は、第１の電源と出力端子との間に直列接続された第１のPMOSトランジスタおよび第２のPMOSトランジスタと、
第２の電源と前記出力端子との間に直列接続された第１のNMOSトランジスタおよび第２のNMOSトランジスタと、
前記第１のPMOSトランジスタに並列接続された第３のPMOSトランジスタと、
前記第１のNMOSトランジスタに並列接続された第３のNMOSトランジスタとを備え、
前記第１のPMOSトランジスタのゲートに第１のクロック信号が入力され、
前記第１のNMOSトランジスタのゲートに前記第１のクロック信号の反転論理を有する第２のクロック信号が入力され、
前記第２のPMOSトランジスタのゲートに入力データ信号が入力され、
前記第２のNMOSトランジスタのゲートに前記入力データ信号が入力され、
前記第３のPMOSトランジスタのゲートに前記出力端子の信号の反転論理を有する帰還信号が入力され、
前記第３のNMOSトランジスタのゲートに前記帰還信号が入力されることを特徴とするラッチ回路。 
【請求項５】
クロック信号と入力データ信号を入力とし出力信号を出力とするフリップフロップ回路であって、
第１のクロック信号が入力されるとき第１の入力データ信号が出力信号として保持され、
前記第１のクロック信号の反転論理を有する第２のクロック信号が入力され、かつ前記第１のクロック信号が前記第２のクロック信号へ変化する直前の第１の入力データ信号と同じ論理を有する第２の入力データ信号が入力されるとき、前記第２の入力データ信号を出力信号として出力し、
前記第２のクロック信号が入力され、かつ前記第２の入力データ信号の反転論理を有する第３の入力データ信号が入力されるとき、前記第１の入力データ信号を保持し出力信号として出力し、
前記第２のクロック信号に続いて前記第１のクロック信号と同じ論理を有する第３のクロック信号が入力されるとき、前記第１の入力データ信号を保持し出力信号として出力することを特徴とするフリップフロップ回路。
【請求項６】
第１の電源とマスター部出力ノードとの間に直列接続された第１のPMOSトランジスタおよび第２のPMOSトランジスタと、
第２の電源と前記マスター部出力ノードとの間に直列接続された第１のNMOSトランジスタおよび第２のNMOSトランジスタと、
前記第１のPMOSトランジスタに並列接続された第３のPMOSトランジスタと、
前記第１のNMOSトランジスタに並列接続された第３のNMOSトランジスタと、
前記第２のPMOSトランジスタに並列接続された第４のPMOSトランジスタと、
前記第２のNMOSトランジスタに並列接続された第４のNMOSトランジスタと、
前記マスター部出力ノードを入力とし第１の帰還ノードを出力とする第１のインバータ回路と、
前記マスター部出力ノードとスレーブ部出力ノードとの間に並列に挿入されトランスミッションゲートを形成する第５のPMOSトランジスタおよび第５のNMOSトランジスタと、
前記スレーブ部出力ノードを入力とし第２の帰還ノードを出力とする第２のインバータ回路を具え、
第１の電源と前記スレーブ部出力ノードとの間に直列接続された第６のPMOSトランジスタおよび第７のPMOSトランジスタと、
第２の電源と前記スレーブ部出力ノードとの間に直列接続された第６のNMOSトランジスタおよび第７のNMOSトランジスタとを備え、
前記第１のPMOSトランジスタのゲートに第１のクロック端子が接続され、
前記第１のNMOSトランジスタのゲートに前記第１のクロック端子の信号の反転論理を有する第２のクロック端子が接続され、
前記第２のPMOSトランジスタのゲートに入力データ端子が接続され、
前記第２のNMOSトランジスタのゲートに前記入力データ端子が接続され、
前記第３のPMOSトランジスタのゲートに前記第１の帰還ノードが接続され、
前記第３のNMOSトランジスタのゲートに前記第１の帰還ノードが接続され、
前記第４のPMOSトランジスタのゲートに前記第２のクロック端子が接続され、
前記第４のNMOSトランジスタのゲートに前記第１のクロック端子が接続され、
前記第５のPMOSトランジスタのゲートに前記第２のクロック端子が接続され、
前記第５のNMOSトランジスタのゲートに前記第１のクロック端子が接続され、
前記第６のPMOSトランジスタのゲートに前記第２の帰還ノードが接続され、
前記第６のNMOSトランジスタのゲートに前記第２の帰還ノードが接続され、
前記第７のPMOSトランジスタのゲートに前記第１のクロック端子が接続され、
前記第７のNMOSトランジスタのゲートに前記第２のクロック端子が接続されることを特徴とするフリップフロップ回路。
【請求項７】
請求項１から請求項４のいずれか一項記載のラッチ回路を備えたことを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路またはフリップフロップ回路に関する。
【背景技術】
【０００２】
今日の半導体集積回路技術において、CMOSロジック回路の構成要素には、クロック信号に同期して動作する回路が必須である。中でもクロックドインバータ回路（またはトランスミッションゲート）を用いたラッチ回路またはフリップフロップ回路は、実施容易性や動作信頼性の面で優れている。ゆえに使用実績のある回路としては従来から最も標準的な位置付けとなっている。
【０００３】
図５に、従来のクロックドインバータ回路を用いたフリップフロップ回路の例を示す。
【０００４】
図５において、TP1〜TP6はPMOSトランジスタ、TN1〜TN6はNMOSトランジスタ、INV1〜INV5はインバータ回路、TMG1はトランスミッションゲート、Dはデータ入力端子、CKはクロック入力端子、Qは出力端子、n1〜n4は内部ノード、ckiはクロック入力端子CKの信号と同じ論理を有する内部ノード、ckniはクロック入力端子CKの信号と反対論理を有する内部ノードである。
【０００５】
次に、従来のクロックドインバータ回路を用いたフリップフロップ回路の回路動作を図２の動作タイムチャートを用いて説明する。
【０００６】
TP1〜TP4、TN1〜TN4、INV3から構成されるマスターラッチは、クロック入力端子CKがローレベルからハイレベルとなる直前のデータ入力端子Dからのデータ信号を、クロック入力端子CKがハイレベルの期間（t3、t4、t7、t8）、出力端子Qまで保持し出力する。ここで、クロック信号（CK）の立ち上がり時点から出力信号（Q）の信号レベルの変化時点を、以下CK-Q遅延時間（t3、t7）と呼び、入力データ信号（D）の信号レベルの変化時点とクロック信号（CK）の立ち上がり時点との時間差を、以下セットアップ時間（t2、t6）と呼ぶ。TMG1、TP5〜TP6、TN5〜TN6、INV4〜INV5から構成されるスレーブラッチは、マスターラッチが保持したデータ信号を、クロック入力端子CKがローレベルの期間（t1、t5、t9）、出力端子Qまで保持し出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来のクロックドインバータ回路を用いたフリップフロップ回路では、セットアップ時間が変動するとCK-Q遅延時間が大きく変動してしまい、余分な設計マージンを与えざるを得ないという技術的課題がある。具体的には、従来例においてセットアップ時間t2が極めて微小期間である場合、Dの立ち上がりによるTN2のオン動作とCKの立ち上がりによるTN1のオフ動作が競り合い、ノードn1の立ち下がり動作が通常より遅延するため、CK-Q遅延時間が増大する。セットアップ時間t6が極めて微小期間である場合についても同様にCK-Q遅延時間が増大する。
【０００８】
この課題を解決する一例として、マスターおよびスレーブに入力される複数のCK信号系統を外部制御する回路がある（例えば、特許文献１参照）。しかし、特許文献１における課題解決手段では、通常のフリップフロップ回路に加えてCK信号入力タイミングの制御機構を別途設けなければならず、回路全体が複雑になるという欠点がある。
【０００９】
本発明は上記の課題を解決する最も有効でかつ実現容易な手段の一つで、TP1、TP2、TN1、TN2で構成されるクロックドインバータ回路を改良し、それを応用したラッチ回路またはフリップフロップ回路を提供することを目的とする。
【特許文献１】特開平１１−３１９４７号公報
【課題を解決するための手段】
【００１０】
本発明のラッチ回路は、クロック信号と入力データ信号を入力とし出力信号を出力とするラッチ回路であって、
第１のクロック信号が入力されるとき第１の入力データ信号を出力信号として出力し、
第１のクロック信号の反転論理を有する第２のクロック信号が入力され、かつ第１のクロック信号が第２のクロック信号へ変化する直前の第１の入力データ信号と同じ論理を有する第２の入力データ信号が入力されるとき、第２の入力データ信号を出力信号として出力し、
第２のクロック信号が入力され、かつ第２の入力データ信号の反転論理を有する第３の入力データ信号が入力されるとき、第１の入力データ信号を保持し出力信号として出力することを特徴とする。
【００１１】
本発明の別のラッチ回路は、第１の電源と出力端子との間に直列接続された第１のPMOSトランジスタおよび第２のPMOSトランジスタと、
第２の電源と出力端子との間に直列接続された第１のNMOSトランジスタおよび第２のNMOSトランジスタと、
第１のPMOSトランジスタに並列接続された第３のPMOSトランジスタと、
第１のNMOSトランジスタに並列接続された第３のNMOSトランジスタと、
第２のPMOSトランジスタに並列接続された第４のPMOSトランジスタと、
第２のNMOSトランジスタに並列接続された第４のNMOSトランジスタと、
出力端子を入力とし帰還ノードを出力とするインバータ回路とを備え、
第１のPMOSトランジスタのゲートに第１のクロック端子が接続され、
第１のNMOSトランジスタのゲートに第１のクロック端子の信号の反転論理を有する第２のクロック端子が接続され、
第２のPMOSトランジスタのゲートに入力データ端子が接続され、
第２のNMOSトランジスタのゲートに入力データ端子が接続され、
第３のPMOSトランジスタのゲートに帰還ノードが接続され、
第３のNMOSトランジスタのゲートに帰還ノードが接続され、
第４のPMOSトランジスタのゲートに第２のクロック端子が接続され、
第４のNMOSトランジスタのゲートに第１のクロック端子が接続されることを特徴とする。 
【００１２】
本発明の別のラッチ回路は、上記構成において、クロック信号と入力データ信号を入力とし出力信号を出力とするクロックドインバータ回路を備えたものであって、
前記クロックドインバータ回路は、第１のクロック信号が入力されるとき第１の入力データ信号を出力信号として出力し、
第１のクロック信号の反転論理を有する第２のクロック信号が入力され、かつ第１のクロック信号が第２のクロック信号へ変化する直前の第１の入力データ信号と同じ論理を有する第２の入力データ信号が入力されるとき、第２の入力データ信号を出力信号として出力し、
第２のクロック信号が入力され、かつ第２の入力データ信号の反転論理を有する第３の入力データ信号が入力されるとき、前記第１の入力データ信号を保持し前記出力信号として出力することを特徴とする。 
【００１３】
本発明の別のラッチ回路は、上記構成においてクロックドインバータ回路を備えたものであって、
前記クロックドインバータ回路は、第１の電源と出力端子との間に直列接続された第１のPMOSトランジスタおよび第２のPMOSトランジスタと、
第２の電源と出力端子との間に直列接続された第１のNMOSトランジスタおよび第２のNMOSトランジスタと、
第１のPMOSトランジスタに並列接続された第３のPMOSトランジスタと、
第１のNMOSトランジスタに並列接続された第３のNMOSトランジスタとを備え、
第１のPMOSトランジスタのゲートに第１のクロック信号が入力され、
第１のNMOSトランジスタのゲートに第１のクロック信号の反転論理を有する第２のクロック信号が入力され、
第２のPMOSトランジスタのゲートに入力データ信号が入力され、
第２のNMOSトランジスタのゲートに入力データ信号が入力され、
第３のPMOSトランジスタのゲートに出力端子の信号の反転論理を有する帰還信号が入力され、
第３のNMOSトランジスタのゲートに帰還信号が入力されることを特徴とする。 
【００１４】
本発明のフリップフロップ回路は、クロック信号と入力データ信号を入力とし出力信号を出力とするフリップフロップ回路であって、
第１のクロック信号が入力されるとき第１の入力データ信号が出力信号として保持され、
第１のクロック信号の反転論理を有する第２のクロック信号が入力され、かつ第１のクロック信号が第２のクロック信号へ変化する直前の第１の入力データ信号と同じ論理を有する第２の入力データ信号が入力されるとき、第２の入力データ信号を出力信号として出力し、
第２のクロック信号が入力され、かつ第２の入力データ信号の反転論理を有する第３の入力データ信号が入力されるとき、第１の入力データ信号を保持し出力信号として出力し、
第２のクロック信号に続いて第１のクロック信号と同じ論理を有する第３のクロック信号が入力されるとき、第１の入力データ信号を保持し出力信号として出力することを特徴とする。
【００１５】
本発明の別のフリップフロップ回路は、第１の電源とマスター部出力ノードとの間に直列接続された第１のPMOSトランジスタおよび第２のPMOSトランジスタと、
第２の電源とマスター部出力ノードとの間に直列接続された第１のNMOSトランジスタおよび第２のNMOSトランジスタと、
第１のPMOSトランジスタに並列接続された第３のPMOSトランジスタと、
第１のNMOSトランジスタに並列接続された第３のNMOSトランジスタと、
第２のPMOSトランジスタに並列接続された第４のPMOSトランジスタと、
第２のNMOSトランジスタに並列接続された第４のNMOSトランジスタと、
マスター部出力ノードを入力とし第１の帰還ノードを出力とする第１のインバータ回路と、
マスター部出力ノードとスレーブ部出力ノードとの間に並列に挿入されトランスミッションゲートを形成する第５のPMOSトランジスタおよび第５のNMOSトランジスタと、
スレーブ部出力ノードを入力とし第２の帰還ノードを出力とする第２のインバータ回路を具え、
第１の電源とスレーブ部出力ノードとの間に直列接続された第６のPMOSトランジスタおよび第７のPMOSトランジスタと、
第２の電源とスレーブ部出力ノードとの間に直列接続された第６のNMOSトランジスタおよび第７のNMOSトランジスタとを備え、
第１のPMOSトランジスタのゲートに第１のクロック端子が接続され、
第１のNMOSトランジスタのゲートに第１のクロック端子の信号の反転論理を有する第２のクロック端子が接続され、
第２のPMOSトランジスタのゲートに入力データ端子が接続され、
第２のNMOSトランジスタのゲートに入力データ端子が接続され、
第３のPMOSトランジスタのゲートに第１の帰還ノードが接続され、
第３のNMOSトランジスタのゲートに第１の帰還ノードが接続され、
第４のPMOSトランジスタのゲートに第２のクロック端子が接続され、
第４のNMOSトランジスタのゲートに第１のクロック端子が接続され、
第５のPMOSトランジスタのゲートに第２のクロック端子が接続され、
第５のNMOSトランジスタのゲートに第１のクロック端子が接続され、
第６のPMOSトランジスタのゲートに第２の帰還ノードが接続され、
第６のNMOSトランジスタのゲートに第２の帰還ノードが接続され、
第７のPMOSトランジスタのゲートに第１のクロック端子が接続され、
第７のNMOSトランジスタのゲートに第２のクロック端子が接続されることを特徴とする。
【００１６】
本発明の別のフリップフロップ回路は、上記構成のラッチ回路を備えたことを特徴とする。
【発明の効果】
【００１７】
本発明のラッチ回路によれば、たとえばクロック端子がハイレベルとなる直前に入力データ端子がハイレベルへ遷移しているときには、第１のNMOSトランジスタはオフしつつあるため出力端子がローレベルへ遷移し難い状態であるが、帰還ノードがハイレベルへ遷移するため、第２のNMOSトランジスタと第３のNMOSトランジスタが共にオンとなり、出力端子をローレベルへ高速に遷移させることができる。すなわち、セットアップ時間が小さい条件において、CK-Q遅延時間を小さくできる。
【００１８】
また、本発明のフリップフロップ回路によれば、たとえばクロック端子がハイレベルとなるほぼ同時期に入力データ端子がハイレベルへ遷移しているときには、第１のNMOSトランジスタはオフしつつあるためマスター部出力ノードがローレベルへ遷移し難い状態であるが、第１の帰還ノードがハイレベルへ遷移するため、第２のNMOSトランジスタと第３のNMOSトランジスタが共にオンとなり、マスター部出力ノードをローレベルへ高速に遷移させることができる。すなわち、セットアップ時間が小さい条件において、CK-Q遅延時間を小さくできる。
【００１９】
したがって本発明によれば、入力信号レベルの変化時点とクロック信号レベルの変化時点の時間差（セットアップ時間）が小さい条件において、クロックの変化時点から出力の変化時点までの遅延時間（CK-Q遅延時間）を小さくすることができ、回路を構成する素子数を増やすことなく、セットアップ時間の変動による遅延時間の変動を抑える利点がある。 その結果、入力から出力までの遅延時間がクロック信号の制御タイミングに大きく依存しない回路がえられる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施形態であるフリップフロップ回路を示す。
【００２１】
TP1〜TP6はPMOSトランジスタ、TN1〜TN6はNMOSトランジスタ、INV1〜INV5はインバータ回路、TMG1は並列接続したPMOSトランジスタとNMOSトランジスタにより構成したトランスミッションゲート、Dはデータ入力端子、CKはクロック入力端子、Qは出力端子、n1〜n4は内部ノード、n1はマスター部出力ノード、n2、n4は帰還ノード、n3はスレーブ部出力ノード、ckiはクロック入力端子CKの信号と同じ論理を有する内部ノード、ckniはクロック入力端子CKの信号と反対論理を有する内部ノードである。ここで、TP1〜TP4、TN1〜TN4、INV3から構成される回路をマスターラッチと呼び、TMG1、TP5〜TP6、TN5〜TN6、INV4〜INV5から構成される回路をスレーブラッチと呼ぶ。また、マスターラッチの、PMOSトランジスタTP1とTP3を並列接続し、NMOSトランジスタTN1とTN3を並列接続している。スレーブラッチにおいては、PMOSトランジスタTP2とTP4を並列接続し、NMOSトランジスタTN2とTN4を並列接続している。
【００２２】
次に、図１の回路動作を図２のタイミングチャートを用いて説明する。
マスターラッチは、クロック入力端子CKがローレベルからハイレベルとなる直前（t2からt3への遷移直前、t6からt7への遷移直前）のデータ入力端子Dからのデータ信号を、クロック入力端子CKがハイレベルの期間（t3、t4、t7、t8）、出力端子Qまで保持し出力する。また、スレーブラッチは、マスターラッチが保持したデータ信号を、クロック入力端子CKがローレベルの期間（t1、t5、t9）保持し、出力端子Qまで出力する。
【００２３】
セットアップ時間t2が極めて小さいとき、t2からt3の遷移期間にckniが変化することによってNMOSトランジスタTN1はオフしつつあるため、t1からt2の遷移期間にDが変化したとしてもノードn1がローレベルへ遷移し難い状態である。しかし、ノードn1が完全にローレベルへ遷移してしまわなくても、INV3の閾値を超えることさえできればノードn2がハイレベルへ遷移し、NMOSトランジスタTN2とTN3が共にオンとなり、ノードn1をローレベルへ高速に遷移させることができる。
【００２４】
同様にセットアップ時間t6が極めて小さいとき、t6からt7の遷移期間にckiが変化することによってPMOSトランジスタTP1はオフしつつあるため、t5からt6の遷移期間にDが変化したとしてもノードn1がハイレベルへ遷移し難い状態であるが、ノードn2がローレベルへ遷移するため、PMOSトランジスタTP2とTP3が共にオンとなり、ノードn1をハイレベルへ高速に遷移させることができる。すなわち、本実施の形態によれば、回路を構成する素子数を増やすことなく、セットアップ時間の変動によるCK-Q遅延時間の変動を抑える効果がある。
（第２の実施の形態）
図３は、本発明の第２の実施形態であるラッチ回路を示す。
【００２５】
TP1〜TP4はPMOSトランジスタ、TN1〜TN4はNMOSトランジスタ、INV1〜INV3はインバータ回路、Dはデータ入力端子、CKはクロック入力端子、Qは出力端子、n1〜n2は内部ノード、ckiはCK信号と同じ論理を有する内部ノード、ckniはCK信号と反対論理を有する内部ノードである。その他、図１と共通する部分については第１の実施の形態と同様であるため、同一の符号を付して説明を省略する。
【００２６】
次に、図３の回路動作を図４のタイミングチャートを用いて説明する。
【００２７】
このラッチ回路は、CKがローレベルからハイレベルとなる直前（t2からt4への遷移直前、またはt6からt8への遷移直前）のデータ入力端子Dからのデータ信号を、クロック入力端子CKがハイレベルの期間（t4、t8）、出力端子Qまで保持し出力する。また、ロック入力端子CKがローレベルの期間（t1、t2、t5、t6）は、データ入力端子Dからのデータ信号をそのまま出力端子Qまで伝える。
【００２８】
セットアップ時間t2が極めて小さいとき、t2からt4の遷移期間にckniが変化することによってNMOSトランジスタTN1はオフしつつあるため、t1からt3の遷移期間にDが変化したとしてもノードn1がローレベルへ遷移し難い状態である。しかし、ノードn2がハイレベルへ遷移するため、NMOSトランジスタTN2とTN3が共にオンとなり、ノードn1をローレベルへ高速に遷移させることができる。
【００２９】
同様にセットアップ時間t6が極めて小さいとき、t6からt8の遷移期間にckiが変化することによってPMOSトランジスタTP1はオフしつつあるため、t5からt7の遷移期間にDが変化したとしてもノードn1がハイレベルへ遷移し難い状態である。しかし、ノードn1が完全にハイレベルへ遷移してしまわなくても、INV3の閾値を超えることさえできればノードn2がローレベルへ遷移するため、PMOSトランジスタTP2とTP3が共にオンとなり、ノードn1をハイレベルへ高速に遷移させることができる。すなわち、本実施の形態によれば、回路を構成する素子数を増やすことなく、セットアップ時間の変動によるCK-Q遅延時間の変動を抑える効果がある。
【産業上の利用可能性】
【００３０】
本発明にかかるクロックドインバータ回路およびそれを用いたラッチ回路またはフリップフロップ回路は、回路を構成する素子数を増やすことなく、セットアップ時間の変動による遅延時間の変動を抑える等の効果があり、高速かつ安定動作が要求されるCMOSロジック回路の構成要素等として有用である。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態のフリップフロップ回路の回路図
【図２】本発明の第１の実施形態のフリップフロップ回路の動作を示すタイムチャート
【図３】本発明の第２の実施形態のラッチ回路の回路図
【図４】本発明の第２の実施形態のラッチ回路の動作を示すタイムチャート
【図５】従来例のフリップフロップ回路の回路図
【符号の説明】
【００３２】
D      入力端子
CK     クロック端子
Q      出力端子
TP     PMOSトランジスタ
TN     NMOSトランジスタ
INV    インバータ回路
TMG    トランスミッションゲート
n      ノード
cki    CKと同じ論理を有するノード
ckni   CKと反対論理を有するノード
【図１】
2006237664.tif 000003
【図２】
2006237664.tif 000004
【図３】
2006237664.tif 000005
【図４】
2006237664.tif 000006
【図５】
2006237664.tif 000007