(57)【要約】【課題】ドリフト領域内にフローティング領域を有するものであって，デバイスのパフォーマンスを最大限に発揮することができる絶縁ゲート型半導体装置を提供すること。【解決手段】半導体装置１００では，Ｐ- ボディ領域４１を半導体基板の厚さ方向に貫通するゲートトレンチ２１が形成されている。ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。半導体装置１００では，Ｎ- ドリフト領域１２の厚さとＮ- ドリフト領域１２中の必要空乏層厚とが略均等となるように設計されている。さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１は，ゲート電極２２の下端とＮ- ドリフト領域１２の下面との中間に位置する。【選択図】            図１
2006245358.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する絶縁ゲート型半導体装置において，
半導体基板内の上面側に位置し，第１導電型半導体であるボディ領域と，
前記ボディ領域の下面と接し，第２導電型半導体であるドリフト領域と，
前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，
前記ボディ領域を厚さ方向に貫通し，その底部が前記フローティング領域内に位置するトレンチ部と，
前記トレンチ部内に位置し，絶縁物を堆積してなり，その上面が前記フローティング領域の上端よりも上方に位置する堆積絶縁層と，
前記ボディ領域を厚さ方向に貫通し，絶縁膜を挟んで前記ボディ領域と対面するゲート領域とを有し，
前記ゲート領域の下端から前記フローティング領域の上端までの距離と，前記フローティング領域の下端から前記ドリフト領域の下面までの距離とが略均等であることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
トレンチゲート構造を有する絶縁ゲート型半導体装置において，
半導体基板内の上面側に位置し，第１導電型半導体であるボディ領域と，
前記ボディ領域の下面と接し，第２導電型半導体であるドリフト領域と，
前記ドリフト領域に囲まれるとともに前記ドリフト領域の厚さ方向にｎ層（ｎは自然数）設けられ，第１導電型半導体であるフローティング領域群と，
前記ボディ領域を厚さ方向に貫通し，その底部が前記フローティング領域群の最下位層のフローティング領域内に位置するトレンチ部と，
前記トレンチ部内に位置し，絶縁物を堆積してなり，その上面が前記フローティング領域群の最上位層の上端よりも上方に位置する堆積絶縁層と，
前記ボディ領域を厚さ方向に貫通し，絶縁膜を挟んで前記ボディ領域と対面するゲート領域とを有し，
前記フローティング領域群の各フローティング領域の中心は，前記ゲート領域の下端から前記ドリフト領域の下面までの間をｎ＋１等分した各箇所にそれぞれ位置することを特徴とする絶縁ゲート型半導体装置。
【請求項３】
請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
前記ゲート領域は，前記トレンチ部内であって前記堆積絶縁層上に位置することを特徴とする絶縁ゲート型半導体装置。
【請求項４】
トレンチゲート構造を有する絶縁ゲート型半導体装置において，
半導体基板内の上面側に位置し，第１導電型半導体であるボディ領域と，
前記ボディ領域の下面と接し，第２導電型半導体であるドリフト領域と，
前記ドリフト領域に囲まれるとともに前記ドリフト領域の厚さ方向に略等間隔にｎ層（ｎは自然数）設けられ，第１導電型半導体であるフローティング領域群と，
前記ボディ領域を厚さ方向に貫通し，その底部が前記フローティング領域内に位置するトレンチ部と，
前記トレンチ部内に位置し，絶縁物を堆積してなり，その上面が前記フローティング領域群の最上位層の上端よりも上方に位置する堆積絶縁層と，
前記トレンチ部内であって前記堆積絶縁層上に位置し，絶縁膜を挟んで前記ボディ領域と対面するゲート領域とを有し，
前記堆積絶縁層の厚さが，
Ｗ０＝ｎ×（必要空乏層厚／（ｎ＋１））−イオン注入時の飛程
なる式によって計算されるＷ０に対して±１０％以内の範囲内であることを特徴とする絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置に関する。さらに詳細には，ドリフト領域内にフローティング領域を有するものであって，デバイスのパフォーマンスを最大限に発揮することができる絶縁ゲート型半導体装置に関するものである。
【背景技術】
【０００２】
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。トレンチゲート型半導体装置では，一般的にゲートトレンチに内蔵されたゲート電極の底部に電界が集中し，その電界集中による耐圧低下が問題となる。
【０００３】
この問題点に着目したトレンチゲート型半導体装置としては，例えば特許文献１に開示されているものがある。このトレンチゲート型半導体装置は，概略，図１１に示すように構成されている。すなわち，図１１中の半導体装置９００では，上面側にＮ+ ソース領域３１が設けられ，下面側にＮ+ ドレイン領域１１が設けられている。そして，それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。さらに，半導体装置の上面側の一部を掘り込むことによってなるゲートトレンチ２１が設けられている。また，ゲートトレンチ２１には，ゲート電極２２が内蔵されている。また，ゲートトレンチ２１の直下にＰフローティング領域５１が設けられている。ゲート電極２２は，トレンチ２１の壁面および底面に形成されたゲート絶縁膜２４により，Ｐ- ボディ領域４１から絶縁されている。
【０００４】
半導体装置９００では，ドレイン−ソース間の電圧印加により，Ｐ- ボディ領域４１とＮ- ドリフト領域１２との間のＰＮ接合箇所からＮ+ ドレイン領域１１に向けて空乏層が伸びる（以下，「Ｐ- ボディ領域４１からの空乏層」とする）。そして，Ｐ- ボディ領域４１からの空乏層がＰフローティング領域５１にまで達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，Ｐフローティング領域５１の下端部からもＮ+ ドレイン領域１１に向けて空乏層が伸びる（以下，「Ｐフローティング領域５０からの空乏層」とする）。これにより，電界の集中箇所が２箇所に分担され，ゲート電極２２の底部での電界集中が緩和され，ドレイン−ソース間の高耐圧化を図ることができるとしている。
【０００５】
この他，特許文献１には，図１２に示すように，ゲート絶縁膜２４の底部側の膜厚を側面側より厚くした半導体装置９１０が開示されている。具体的には，底部側の膜厚を側面側の膜厚の５倍から２０倍の範囲内（側面側の膜厚を０．１μｍとして，底部側の膜厚を０．５μｍから２．０μｍの範囲内）としている。このようにゲート絶縁膜２４の膜厚を厚くすることによっても電界集中が緩和され，ドレイン−ソース間の高耐圧化を図ることができるとしている。
【特許文献１】特開平１０−９８１８８号公報（図１，図９等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら，前記した従来のトレンチゲート型半導体装置には，次のような問題があった。すなわち，図１１に示したようにゲート電極２２の直下にＰフローティング領域５１を設けたとしても，デバイスのパフォーマンスを最大限に発揮するまでには至らない。
【０００７】
つまり，デバイスのパフォーマンスを最大限に発揮するためには，図１３に示すように，Ｎ- ドリフト領域１２中，Ｐ- ボディ領域４１からの空乏層にて支える電界強度（Ａ）のピーク値と，Ｐフローティング領域５１からの空乏層にて支える電界強度（Ｂ）のピーク値とを均等にし，それらのピーク値を臨界電界に近づけることが必要である。
【０００８】
しかし，図１１に示した半導体装置９００では，図１４に示すように，電界強度（Ａ）のピーク値が電界強度（Ｂ）のピーク値よりも小さくなる。すなわち，Ｐ- ボディ領域４１からの空乏層が伸びきらない状態でＰフローティング領域５１まで達してしまうため，電界強度（Ａ）のピーク値が小さい。従って，半導体装置９００全体としての耐圧が小さくなる。
【０００９】
仮に，図１２に示した半導体装置９１０のように，ゲート絶縁膜２４の底面側の膜厚を側面側の膜厚の２０倍まで厚くし，その下にＰフローティング領域５１を配置したとしても，Ｐボディ領域４１からの空乏層の厚さを十分に確保するまでには至らない。そのため，半導体装置９１０であってもデバイスのパフォーマンスを最大限に発揮するまでには至らない。
【００１０】
本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，ドリフト領域内にフローティング領域を有するものであって，デバイスのパフォーマンスを最大限に発揮することができる絶縁ゲート型半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，トレンチゲート構造を有する絶縁ゲート型半導体装置であって，半導体基板内の上面側に位置し，第１導電型半導体であるボディ領域と，ボディ領域の下面と接し，第２導電型半導体であるドリフト領域と，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，ボディ領域を厚さ方向に貫通し，その底部がフローティング領域内に位置するトレンチ部と，トレンチ部内に位置し，絶縁物を堆積してなり，その上面がフローティング領域の上端よりも上方に位置する堆積絶縁層と，ボディ領域を厚さ方向に貫通し，絶縁膜を挟んでボディ領域と対面するゲート領域とを有し，ゲート領域の下端からフローティング領域の上端までの距離と，フローティング領域の下端からドリフト領域の下面までの距離とが略均等であることを特徴としている。
【００１２】
本発明の絶縁ゲート型半導体装置は，トレンチゲート構造を有する絶縁ゲート型半導体装置であって，ドリフト領域中のフローティング領域によって高耐圧化が図られたものである。そして，そのフローティング領域は，ゲート領域の下端からフローティング領域の上端までの距離と，フローティング領域の下端からドリフト領域の下面までの距離とが均等となるようにドリフト領域内に配設されている。すなわち，フローティング領域を，ドリフト領域の厚さ方向の，ほぼ中央に位置している。
【００１３】
一般的に，半導体装置では，ドリフト領域の厚さとドリフト領域中の必要空乏層厚とが均等となるように設計される。本発明の半導体装置では，フローティング領域がドリフト領域の厚さ方向の中央に位置していることから，ボディ領域からの空乏層の厚さとフローティング領域からの空乏層の厚さとが均等となる。すなわち，ボディ領域からの空乏層にて支える電界強度のピーク値と，フローティング領域からの空乏層にて支える電界強度のピーク値とが均等となる。よって，デバイスのパフォーマンスを最大限に発揮することができる。
【００１４】
なお，本発明でいう「略均等」とは，厳密な均等のみを意味するものではない。一般的に半導体層を形成する際に用いる成膜技術であるエピタキシャル成長法や，トレンチのエッチング技術などは，１０％程度の範囲内で誤差が生じる。従って，本明細書では，±１０％の範囲内の誤差であれば「略均等」の範囲に含まれるものとする。
【００１５】
また，本発明の半導体装置は，ボディ領域を厚さ方向に貫通するトレンチ部を備えている。そして，トレンチ部の底部からイオン注入を行うことによりフローティング領域を形成することができる。そのため，フローティング領域の形成が容易である。
【００１６】
また，フローティング領域がドリフト領域の厚さ方向にｎ層（ｎは自然数）設けられ，フローティング領域群を構成する場合には，各フローティング領域の中心は，ゲート領域の下端からドリフト領域の下面までの間をｎ＋１等分した各箇所にそれぞれ位置することとするとよい。
【００１７】
すなわち，フローティング領域をｎ層形成する際には，各層のフローティング領域をドリフト領域の厚さ方向に等間隔に配置する。さらに，その間隔が最大となるように，ゲート領域の下端とドリフト領域の下面との間をｎ＋１等分した各箇所にそれぞれフローティング領域を設ける。これにより，ボディ領域からの空乏層の厚さおよび各フローティング領域からの空乏層の厚さが略均等となる。すなわち，各空乏層にて支える電界強度のピーク値が略均等となる。そして，フローティング領域群の層数を増やすほど各空乏層にて支える電界強度のピーク値が小さくなる。よって，さらなる高耐圧化および低オン抵抗化を図ることができる。
【００１８】
なお，本発明でいう「ｎ＋１等分」とは，厳密な等間隔を意味するものではない。すなわち，本明細書では，±１０％の範囲内であれば「ｎ＋１等分」の範囲に含まれるものとする。
【００１９】
また，本発明の半導体装置では，トレンチ部内に堆積絶縁層が設けられている。そして，その堆積絶縁層上にゲート電極が位置することとするとよりよい。すなわち，トレンチ部がフローティング領域の作製用途とゲート領域の保持用途とを兼ねる。これにより，半導体装置のコンパクト化が図られる。また，トレンチ部の形成工程を分ける必要がなく，簡便に半導体デバイスを形成することができる。
【００２０】
具体的に，堆積絶縁層がゲート領域下に形成されている場合に，その堆積絶縁層の厚さは，
Ｗ０＝ｎ×（必要空乏層厚／（ｎ＋１））−イオン注入時の飛程
なる式によって計算されるＷ０に対して±１０％以内の範囲内となる。なお，ｎは自然数であり，フローティング領域群のドリフト領域の厚さ方向における層数を意味する。また，必要空乏層厚は，ゲート電極の下端から下方に伸びる空乏層の必要な厚さであり，要求耐圧およびドリフト領域の不純物濃度によって求められる。上記の条件を満たす厚さの堆積絶縁層をトレンチ部内に形成することで，デバイスのパフォーマンスを最大限に発揮するための必要空乏層厚が確保される。
【発明の効果】
【００２１】
本発明によれば，フローティング領域の位置あるいは堆積絶縁層の厚さを規定することにより，デバイスのパフォーマンスを最大限に発揮するための必要空乏層厚が確保される。従って，ドリフト領域内にフローティング領域を有するものであって，デバイスのパフォーマンスを最大限に発揮することができる絶縁ゲート型半導体装置が実現されている。
【発明を実施するための最良の形態】
【００２２】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，ゲート電極への電圧印加により，ドレイン−ソース間（以下，「ＤＳ間」とする）の導通をコントロールする絶縁ゲート型半導体装置に本発明を適用したものである。
【００２３】
本形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
【００２４】
半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１およびコンタクト抵抗を下げるために高濃度に形成されたＰ+ コンタクト領域３２が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，半導体装置１００では，Ｎ- ドリフト領域１２の厚さとＮ- ドリフト領域１２中の必要空乏層厚とが略均等となるように設計されている。また，ここで略均等とは厳密な均等を意味するものではなく，製造のばらつきを考慮した上，多少の誤差を見込んで設計されている。Ｎ- ドリフト領域１２中の必要空乏層厚については後述する。
【００２５】
また，半導体基板の上面側の一部を掘り込むことにより，Ｐ- ボディ領域４１を半導体基板の厚さ方向に貫通するゲートトレンチ２１が形成されている。ゲートトレンチ２１の底部には，絶縁物（例えば酸化シリコン）の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，導体（例えば，リンを高濃度に含んだポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，高さ方向の位置がＰ- ボディ領域４１の下面とほぼ同等である。そして，ゲート電極２２は，トレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
【００２６】
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
【００２７】
さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１の中心は，ゲート電極２２の下端とＮ- ドリフト領域１２の下面とのおよそ中間点に位置する。Ｐフローティング領域５１の断面は，図１の断面図に示したように，トレンチ２１の底部を中心とした略円形形状となっている。なお，隣り合うＰフローティング領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。
【００２８】
また，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。堆積絶縁層２３の厚さの詳細については後述する。
【００２９】
続いて，本形態の半導体装置１００の特性について説明する。半導体装置１００は，ゲートトレンチ２１の下方にＰフローティング領域５１が設けられていることにより，それを有しないトレンチゲート型半導体装置と比較して，次のような特性を有する。
【００３０】
すなわち，Ｎ- ドリフト領域１２内では，ＤＳ間の印加電圧によって，Ｐ- ボディ領域４１とのＰＮ接合箇所からドレイン電極に向かって空乏層が伸びる。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１にまで達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。また，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１とのＰＮ接合箇所からドレイン電極に向かって空乏層が広がる。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークが２箇所に形成され，最大ピーク値の低減を図ることができる。よって，高耐圧化が図られる。
【００３１】
また，一般的に，耐圧，Ｎドリフト領域の不純物濃度，およびＮドリフト領域内に広がる空乏層の厚さには，図２に示すような関係がある。例えば，耐圧が１００Ｖクラスの通常のＭＯＳＦＥＴ（Ｐフローティング領域を有しないＭＯＳＦＥＴ）では，１００Ｖの耐圧を得るためには，必要空乏層厚がおよそ１３μｍ必要であることがわかる。さらに，Ｎドリフト領域の不純物濃度は，およそ３×１０15ｃｍ-3が限界であることがわかる。そして，低オン抵抗化を図るためには，この限界値に近い濃度で使用することになる。
【００３２】
耐圧と空乏層厚との関係は，以下の式で表される。すなわち，片側段階接合（アクセプタ濃度＞ドナー濃度）の場合に，アバランシェ降伏が起こる臨界電界εｃｒｉｔ［Ｖｃｍ-1］は，次の式（１）あるいは式（２）で表される。
εｃｒｉｔ＝４×１０5 ／｛１−（１／３）ｌｏｇ（Ｎｂ／１０16）｝  （１）
εｃｒｉｔ＝２×Ｖｂ／Ｗｄ    （２）
式（１）中，Ｎｂは接合部の濃度を，Ｗｄは空乏層厚を，Ｖｂは降伏電圧を，それぞれ意味している。よって，式（１）にてεｃｒｉｔを求めることにより，降伏電圧Ｖｂと空乏層厚Ｗｄとの関係式が求められる。なお，空乏層厚Ｗｄは，次の式（３）で表すこともできる。
Ｗｄ＝（２Ｋε０Ｖｂ／ｑＮｄ）1/2     （３）
式（３）中，Ｋは半導体の比誘電率を，ε０は真空の誘電率を，ｑは電荷を，ＮｄはＮドリフト層のドナー濃度を，それぞれ意味する。
【００３３】
また，半導体装置１００は，ゲートトレンチ２１内に堆積絶縁層２３が設けられていることにより，次のような特性を有する。すなわち，Ｐフローティング領域５１は，後述するようにゲートトレンチ２１の底部からのイオン注入等により形成されるため，ゲートトレンチ２１の底部には少なからず損傷が生じる。そこで，堆積絶縁層２３の存在によって，ゲートトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下といった不具合を防止している。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐ- ボディ領域４１内のオン抵抗を低減している。また，堆積絶縁層２３を設けない場合と比較して，ゲート電極２２が小さいため，ゲート−ドレイン間容量Ｃｇｄが小さく，スイッチングスピードが速い。
【００３４】
また，半導体装置１００は，Ｐフローティング領域５１をＮ- ドリフト領域１２中の厚さ方向の中央部に配置することにより，次のような特性を有する。すなわち，半導体デバイスのパフォーマンスを最大限に発揮させることができる。
【００３５】
つまり，デバイスのパフォーマンスを最大限に発揮するためには，図１３に示したように，Ｐ- ボディ領域４１からの空乏層にて支える電界強度（Ａ）のピーク値と，Ｐフローティング領域５１からの空乏層にて支える電界強度（Ｂ）のピーク値とを均等にしなければならない。臨界電界と降伏電圧との関係は次の式（４）によって求められる。
Ｅ＝ｑＮｂＷ／ε  （４）
式（４）中，Ｅは電界強度を，ｑは素電荷を，Ｎｂは不純物濃度を，Ｗは空乏層厚を，εは誘電率を，それぞれ意味している。式（４）に示すように，電界強度Ｅは空乏層厚Ｗに比例する。言い換えると，電界強度Ｅを均等な関係にするためには，空乏層厚Ｗを等しくすればよいことがわかる。
【００３６】
本形態の半導体装置１００では，Ｐフローティング領域５１をＮ- ドリフト領域１２中の厚さ方向の中央部に配置している。これにより，Ｐ- ボディ領域４１からの空乏層の厚さと，Ｐフローティング領域５１からの空乏層の厚さとが等しくなる。よって，図１３に示したような電界強度分布となり，デバイスのパフォーマンスを最大限に発揮させることができる。
【００３７】
そして，半導体装置１００では，Ｎ- ドリフト領域１２中の厚さ方向の中央部にＰフローティング領域５１を配置できるようにゲートトレンチ２１を深堀りし，デバイスの特性を悪化させないように堆積絶縁層２３を形成している。具体的に，堆積絶縁層２３の厚さＷ０は，次のように求められる。
【００３８】
まず，半導体装置１００におけるＮ- ドリフト領域１２中の必要空乏層厚Ｗは，次の式（５）による。なお，説明の簡略化のため，ゲート電極２２の下端とＰ- ボディ領域４１の下面との位置を同等とする（図３参照）。
Ｗ＝Ａ＋Ｂ＋２ｒ＋２ｐ      （５）
式（５）中，ＡはＰ- ボディ領域４１からの空乏層がＰフローティング領域５１に達すまでの距離を，ＢはＰフローティング領域５１からの空乏層が伸びる距離を，ｒはＤＳ間のバイアスを印加しない場合にＰフローティング領域５１の周辺に形成される空乏層の厚さを，ｐはＰフローティング領域５１の半径を，それぞれ意味している。
【００３９】
そして，堆積絶縁層２３の厚さＷ０は，次の式（６）によって求められる。
Ｗ０＝Ａ＋ｒ＋ｐ−（ｒａ）  （６）
式（６）中，ｒａはイオン注入時の飛程を意味している。
【００４０】
さらに，デバイスのパフォーマンスを最大限に発揮するには，距離Ａと距離Ｂとが等しくなければならない。この条件を式（７）に代入すると次の式（７）が成立する。
Ａ＋ｒ＋ｐ＝（Ｗ／２）      （７）
この式（７）を式（６）に代入することにより，堆積絶縁層２３の厚さＷ０は次の式（８）によって求められる。
Ｗ０＝（Ｗ／２）−ｒａ      （８）
【００４１】
なお，ゲート電極２２の下端の位置がＰ- ボディ領域４１の下面よりも大幅に下方の場合には，ゲート電極２２の下端からの距離として必要空乏層厚を求める。従って，その場合の必要空乏層厚は，Ｐ- ボディ領域４１からゲート電極２２の下端までの距離だけ厚くなる。
【００４２】
また，ＤＳ間のバイアスが０Ｖのときの空乏層の厚さｒは，次の式（９）によって求められる。
ｒ＝√２εＶｂｉ／ｑＮｄ    （９）
式（９）中，Ｖｂｉは内蔵電位を，Ｎｄはドリフト領域の不純物濃度（ドナー濃度）を，それぞれ意味する。
【００４３】
続いて，車載用の半導体装置に広く用いられる６０Ｖ〜１５００Ｖの耐圧帯にて実際にどれだけの膜厚の堆積絶縁層２３にする必要があるかを説明する。なお，以下の説明では，イオン注入時の飛程ｒａを０．１μｍとする。
【００４４】
まず，要求耐圧が６０Ｖの場合について説明する。６０Ｖ耐圧帯では，４μｍ程度の層厚の空乏層が必要となる（図２参照）。この耐圧帯では，Ｎ- ドリフト領域１２が１．０×１０16ｃｍ-3以上の高濃度領域で使用可能であるため，エピタキシャル層（Ｎ- ドリフト領域１２やＰ- ボディ領域４１等）の厚さの制御が困難となる。そこで，必要空乏層厚についてはそのことを考慮した設計とすることが望ましい。そこで，０．４μｍ程度の余裕をみて必要空乏層厚Ｗを４．４μｍとする。この必要空乏層厚を式（５）に代入すると，要求耐圧６０Ｖでの堆積絶縁層２３の厚さＷ０が求められる。
２．１μｍ＝（４．４μｍ／２）−０．１μｍ
すなわち，要求耐圧６０Ｖでの堆積絶縁層２３の厚さは，２．１μｍであればよいことがわかる。
【００４５】
次に，要求耐圧が１５００Ｖの場合について説明する。１５００Ｖ耐圧帯では，１００μｍ程度の層厚の空乏層が必要となる（図２参照）。高耐圧帯では，ブレイクダウンを確実に回避する設計とすることが望ましい。そこで，必要空乏層厚Ｗを２００μｍとする。この必要空乏層厚を式（８）に代入すると，要求１５００Ｖでの堆積絶縁層２３の厚さＷ０が求められる。
１００μｍ≒（２００μｍ／２）−０．１μｍ
すなわち，要求耐圧１５００Ｖでの堆積絶縁層２３の厚さは，１００μｍであればよいことがわかる。
【００４６】
以上のことから，車載用の半導体装置に広く用いられる半導体装置（耐圧帯６０Ｖ〜１５００Ｖ）では，堆積絶縁層２３の厚さを２．１μｍ〜１００μｍの範囲とすればよいことがわかる。
【００４７】
続いて，図１に示した半導体装置１００の製造プロセスを説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ- ボディ領域４１，Ｎ+ ソース領域３１およびＰ+ コンタクト領域３２を形成する。Ｎ- ドリフト領域１２の厚さは，必要空乏層厚と同等となるように設計されている。
【００４８】
次に，Ｐ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。具体的に，ゲートトレンチ２１の底部は，Ｎ- ドリフト領域１２の厚さ方向の中央部から飛程分だけ上方に位置する。
【００４９】
次に，ゲートトレンチ２１の底面からイオン注入を行う。次に，ゲートトレンチ２１内にＣＶＤ法にて絶縁物（酸化シリコン等）２３を堆積する。その後，絶縁物の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される。次に，絶縁物を堆積した状態の半導体基板に対してエッチングを行うことで絶縁物の一部を除去する。これにより，ゲート電極２２を形成するためのスペースを確保する。
【００５０】
次に，半導体基板の上面およびトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。そして，先の工程にて確保したスペースに導体（リンを高濃度に含むポリシリコン等）を堆積させることで，ゲート電極２２を形成する。そして，最後にソース電極およびドレイン電極を形成することにより，図１に示すような半導体装置１００が作製される。
【００５１】
以上詳細に説明したように本形態の半導体装置１００では，Ｎ- ドリフト領域１２中にＰフローティング領域５１を設けることによって高耐圧化を図ることとしている。さらに，Ｎ- ドリフト領域１２の厚さが必要空乏層厚と同等となるように設計し，Ｐフローティング領域をＮ- ドリフト領域１２の厚さ方向の中央に配置することとしている。すなわち，ゲート電極２２の下端からＰフローティング領域５１の上端までの距離と，Ｐフローティング領域５１の下端からＮ- ドリフト領域１２の下面までの距離とを等しくしている。これにより，ゲート電極の下端近傍における電界強度のピーク値と，Ｐフローティング領域５１の下端近傍における電界強度のピーク値とが略均等となり，Ｐフローティング領域を備えた半導体装置の耐圧が最大となる。また，耐圧が高くなることでオン抵抗を小さくすることもできる。よって，ドリフト領域内にフローティング領域を有するものであって，デバイスのパフォーマンスを最大限に発揮することができる絶縁ゲート型半導体装置が実現している。
【００５２】
特に，車載用のパワーデバイスの耐圧帯は，６０Ｖ〜１５００Ｖと広範囲である。本形態の半導体装置１００は，堆積絶縁層２３の厚さを規定する，言い換えるとＰフローティング領域５１の位置を規定することにより，このような車載用のパワーデバイス（特に，６０Ｖ〜１００Ｖの低耐圧帯域のデバイス）のパフォーマンスを最大限に発揮させることができる。
【００５３】
［応用例］
本応用例の半導体装置１１０は，図４に示すように２層のＰフローティング領域５１（上層のＰフローティング領域５１をＰフローティング領域５１１と，下層のＰフローティング領域５１をＰフローティング領域５１２とする）を備えた構造となっている。この点，１層のＰフローティング領域５１によってのみ構成されている半導体装置１００（図１）と異なる。具体的に，各Ｐフローティング領域の中心は，ゲート領域２２の下端からＮ- ドリフト領域１２の下面までの間を３等分した各箇所にそれぞれ配置されている。
【００５４】
この半導体装置１１０では，電界のピークが３箇所（ゲート電極２２の下端，Ｐフローティング領域５１１の下端，Ｐフローティング領域５１２の下端）に形成される。そのため，耐圧を支える場所が３箇所となり，各箇所で支える耐圧は半導体装置１００と比較してより小さくて済む。従って，より高耐圧化を図ることができる。
【００５５】
なお，Ｐフローティング領域５１の階層数を増やすほど電界のピーク箇所を多くすることができる。そのため，Ｐフローティング領域５１の階層数が多いほど高耐圧化および低オン抵抗化を図ることができる。
【００５６】
図４に示した半導体装置１１０の堆積絶縁層２３の必要層厚Ｗ０は，図１に示した半導体装置１００と同様の方法によって算出することができる。すなわち，次の式（１０）によって示すことができる。
Ｗ０＝２×（必要空乏層厚／３）−ｒ０          （１０）
【００５７】
なお，Ｐフローティング領域５１の階層数をｎとした場合の，堆積絶縁層２３の必要層厚Ｗ０は，次の式（１１）によって示すことができる。
Ｗ０＝ｎ×（必要空乏層厚／（ｎ＋１））−ｒ０  （１１）
【００５８】
本応用例の半導体装置１１０は，次のような製造プロセスにより作製される。すなわち，Ｐ- ボディ領域４１を形成した後，ゲートトレンチ２１を上層のＰフローティング領域５１１が形成可能な深さまで形成する。その後，イオン注入および熱拡散処理を行い，Ｐフローティング領域５１１を形成する。
【００５９】
次に，ゲートトレンチ２１を下層のＰフローティング領域５１２が形成可能な深さまで掘り下げる。次に，再びイオン注入を行う。その後，ゲートトレンチ２１内にＣＶＤにて絶縁物を堆積する。その後，絶縁物の焼きしめとＰフローティング領域５１２の形成とを兼ねて熱拡散処理を行う。これにより，２層構造のＰフローティング領域５１が形成される。
【００６０】
［その他の応用例］
この他，図５ないし図７に示すように，ゲート電極２２を内蔵せず，内部が堆積絶縁層２３にて充填され，その底部がＰフローティング領域５１に位置するトレンチ２５が形成された半導体装置であっても本発明を適用することができる。勿論，Ｐフローティング領域５１は，単層構造（図５）であっても，多層構造（図６，図７）であってもよい。
【００６１】
この他，図８ないし図１０に示すように，ゲート電極２２を内蔵するゲートトレンチ２１と，絶縁物で充填されたトレンチ２５とが混在し，それらのトレンチの底部がＰフローティング領域５１に囲まれた半導体装置であっても本発明を適用することができる。勿論，Ｐフローティング領域５１は，単層構造（図８）であっても，多層構造（図９，図１０）であってもよい。
【００６２】
また，トレンチ２５にてＰフローティング領域５１を形成する場合，トレンチ２５内がすべて絶縁物で充填されるため，酸化膜の厚さ（ゲート電極２２の下端）はより必要空乏層厚に近づくことになる。
【００６３】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。
【００６４】
また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。
【００６５】
また，半導体装置１００のゲートトレンチ２１の形状は，紙面奥行き方向に長い長溝形状のものの他，筒状のものを格子状または千鳥状に配列したものであってもよい。また，Ｐフローティング領域５１を半導体装置のセルエリアに限らず，終端エリアに設けてもよい。
【図面の簡単な説明】
【００６６】
【図１】実施の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図２】耐圧とドリフト層濃度との関係を示すグラフである。
【図３】堆積絶縁層の厚さの算出条件に必要な各変数の概略を示す図である。
【図４】応用例に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図５】その他の応用例に係る絶縁ゲート型半導体装置の構造（その１）を示す断面図である。
【図６】その他の応用例に係る絶縁ゲート型半導体装置の構造（その２）を示す断面図である。
【図７】その他の応用例に係る絶縁ゲート型半導体装置の構造（その３）を示す断面図である。
【図８】その他の応用例に係る絶縁ゲート型半導体装置の構造（その４）を示す断面図である。
【図９】その他の応用例に係る絶縁ゲート型半導体装置の構造（その５）を示す断面図である。
【図１０】その他の応用例に係る絶縁ゲート型半導体装置の構造（その６）を示す断面図である。
【図１１】従来のトレンチゲート型半導体装置の構造（その１）を示す断面図である。
【図１２】従来のトレンチゲート型半導体装置の構造（その２）を示す断面図である。
【図１３】図１に示した半導体装置のＸ−Ｘ断面の電界強度分布を示すグラフである。
【図１４】図１１に示した半導体装置のＸ−Ｘ断面の電界強度分布を示すグラフである。
【符号の説明】
【００６７】
１１    Ｎ+ ドレイン領域
１２    Ｎ- ドリフト領域（ドリフト領域）
２１    ゲートトレンチ（トレンチ部）
２２    ゲート電極（ゲート領域）
２３    堆積絶縁層（堆積絶縁層）
２４    ゲート絶縁膜
３１    Ｎ+ ソース領域
４１    Ｐ- ボディ領域（ボディ領域）
５１    Ｐフローティング領域（フローティング領域）
１００  絶縁ゲート型半導体装置（絶縁ゲート型半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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