(57)【要約】【課題】  所望するＶＦ特性およびＩＲ特性を再現性よく、確実に得ることができるショットキーバリアダイオードの製造方法を提供する。【解決手段】  バリアメタル層６を形成した後（Ｓ１）、バリアメタル層６を同一のバッチで形成した多数の半導体基板１の一部をサンプルとして抽出し（Ｓ２）、抽出した各サンプルについて熱処理条件を変えて熱処理を行い（Ｓ４）、熱処理後の各サンプルのＩＲおよびＶＦを測定し（Ｓ５）、その測定結果に基づいて残り（本ロット）の半導体基板１に対する熱処理条件を決定し（Ｓ６）、決定した熱処理条件で本ロットに対する熱処理を行う（Ｓ７）。【選択図】  図１
2006245335.tif 000002
【特許請求の範囲】
【請求項１】
基板に備えられた半導体層の表面にバリアメタル層を形成するバリアメタル形成工程と、上記バリアメタル層を形成した基板に熱処理を施す熱処理工程と、を含むショットキーバリアダイオードの製造方法であって、
上記バリアメタル形成工程では、多数の上記基板について同一のバッチでバリアメタル層を形成し、
上記同一のバッチでバリアメタル層を形成した多数の基板の中から複数の基板をサンプル基板として抽出するサンプル抽出工程と、
上記抽出した各サンプル基板に対してそれぞれ異なる熱処理条件で熱処理を施す先行熱処理工程と、
上記先行熱処理工程後のサンプル基板の順方向電圧および漏れ電流量を測定する測定工程と、
上記測定結果に基づいて、上記同一のバッチでバリアメタル層を形成した多数の基板のうち、上記サンプル基板以外の基板に対する熱処理条件を決定する熱処理条件決定工程と、を含むことを特徴とするショットキーバリアダイオードの製造方法。
【請求項２】
上記先行熱処理工程において、
上記各サンプル基板に対する熱処理温度をそれぞれ異ならせ、かつ、上記各サンプル基板に対する熱処理時間を一定とすることを特徴とする請求項１に記載のショットキーバリアダイオードの製造方法。
【請求項３】
上記熱処理条件決定工程において、
上記サンプル基板以外の基板に対する熱処理時間を上記各サンプル基板に対する熱処理時間と同じ時間とし、かつ、上記サンプル基板以外の基板に対する熱処理温度を、順方向電圧および漏れ電流量がそれぞれ所望する範囲内に収まるように決定することを特徴とする請求項２に記載のショットキーバリアダイオードの製造方法。
【請求項４】
上記熱処理条件決定工程において、
上記サンプル基板以外の基板に対する熱処理温度を、順方向電圧および漏れ電流量をそれぞれ所望する範囲内に収めるための熱処理温度範囲の上限値と下限値との平均値とすることを特徴とする請求項３に記載のショットキーバリアダイオードの製造方法。
【請求項５】
上記サンプル基板のうち、上記測定工程で測定した順方向電圧が所望する順方向電圧よりも低いもの、および／または、上記測定工程で測定した漏れ電流量が所望する漏れ電流量よりも大きいものに対して、
所望する順方向電圧および漏れ電流量を実現できるように、追加熱処理を行うことを特徴とする請求項１に記載のショットキーバリアダイオードの製造方法。
【請求項６】
上記追加熱処理を、上記サンプル基板以外の基板に対する熱処理温度と同じ温度で行うことを特徴とする請求項５に記載のショットキーバリアダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリアダイオードの製造方法に関するものである。
【背景技術】
【０００２】
ショットキーバリアダイオード（Schottky Barrier Diode；以下、ＳＢＤと称する。）は、半導体層に所定の金属層を接触させたときに、半導体層と金属層（バリアメタル）との接触面に形成されるショットキー障壁の整流特性を利用した半導体素子である。
【０００３】
ＳＢＤは、逆方向回復時間が極めて短く、また、順方向電圧（以下、ＶＦと称する。）が低いので電力損失が少ないという特性を有している。このため、ＳＢＤは、特に高周波整流に適しており、検波回路やミキサ回路、高速スイッチング素子などのさまざまな用途に用いられている。
【０００４】
一方、ＳＢＤは、漏れ電流量（逆方向漏れ電流量；以下、ＩＲと称する。）が多いという欠点を有している。
【０００５】
ＳＢＤの特性としては、ＶＦおよびＩＲが共に小さいことが好ましいが、両者の関係はトレードオフの関係にある。
【０００６】
また、ＶＦとＩＲとの関係はバリアメタルの材料に大きく依存している。図７は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）のＶＦ−ＩＦ特性（順方向電圧−順方向電流特性）を示すグラフであり、図８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）のＶＲ−ＩＲ特性（逆方向電圧−逆方向電流特性）を示すグラフである。この図に示すように、チタンは比較的低いＶＦが得られるもののＩＲが高く、モリブデンはＶＦが比較的高いもののＩＲは小さい。
【０００７】
従来、このような特性を利用して、ＳＢＤに要求される特性に応じてバリアメタルの材料を選択することで、所望の特性を有するＳＢＤが製造されている。例えば、ＶＦを小さくすることを優先したい場合には、ショットキー障壁の高さ（以下、バリアハイトと称する。）が低い材料であるチタンなどの材料が選択される。また、ＩＲを小さくすることを優先したい場合には、チタンよりもバリアハイトが高い材料であるニッケルやモリブデン、あるいはそれらよりもさらにバリアハイトが高い白金（Ｐｔ），パラジウム（Ｐｄ），アルミニウム（Ａｌ）などの材料が選択される。
【０００８】
また、特許文献１には、障壁高さの異なる２種類の金属層を形成し、この２種類の金属層のシリコン層に対する接触面積の割合によって、ＳＢＤの特性を制御する技術が開示されている。
【０００９】
また、特許文献２には、半導体に対して異なるショットキーバリア高さを示し、金属間化合物を形成しない組み合わせの、２種類以上の金属材料の合金からなるバリア金属を用いることにより、ＳＢＤのバリア高さを制御する技術が記載されている。
【００１０】
また、シリコン基板上に金属層を形成した後、熱処理（シンター処理）を行うことでシリサイド層を形成し、シリコン基板とシリサイド層との間界面に形成されるショットキーバリアを用いる技術が従来から知られている。
【００１１】
例えば、特許文献３には、上記のような熱処理を行う技術であって、シリコン基板上に
形成されたエピタキシャル層の抵抗率を０．２５Ω・ｃｍ〜０．７５Ω・ｃｍ、厚さを３．５μｍ〜４．５μｍとし、かつ、前記エピタキシャル層上に設けられたショットキー障壁層の障壁高さを０．５８ｅＶ〜０．６２ｅＶとしたＳＢＤが開示されている。
【００１２】
なお、特許文献３には、順方向電流密度をＪＦ、エピタキシャル層（半導体層）の抵抗率をρｅｐｉ、エピタキシャル層の厚さをｄｅｐｉ、半導体基板の抵抗率をρｓｕｂ、半導体基板の厚さをｄｓｕｂ、実効リチャードソン定数をＡ＊、接合温度をＴ、電荷量をｑ、ショットキー障壁高さ（バリアハイト）をφＢ、ボルツマン定数をｋとすると、ＳＢＤの順方向電圧ＶＦは次式で表わされることが記載されている。
【００１３】
【数１】
2006245335.tif 000003
【００１４】
また、特許文献３には、電解強度をＥ、半導体の誘電率をε、内蔵電位をＶＢ、ダイポール相厚さをα、ダイオードＤ１，Ｄ２に印加される逆方向電圧をＶＲ、ドナー不純物密度をＮＤ、伝導帯の有効状態密度をＮＣとすると、逆方向電流密度をＪＲは次式で表わされることが記載されている。
【００１５】
【数２】
2006245335.tif 000004
【００１６】
上記各式より、ＳＢＤのＶＦ特性およびＩＲ特性を制御するためには、バリアハイトφＢを制御することが重要であることがわかる。すなわち、特許文献３の技術は、エピタキシャル層の抵抗率および厚さを制御することにより、バリアハイトφＢを制御し、所望するＶＦ特性およびＩＲ特性を有するＳＢＤを実現しようとするものである。
【００１７】
また、特許文献４には、半導体基板の表面に金属層を被着し、半導体基板に熱処理を施してシリサイド層を形成した後、シリサイド化していない金属層を除去し、新たにバッファ層を設けてから電極を形成する技術が開示されている。特許文献４では、これにより、金属層にスパイクが生じても、スパイクがシリサイド層内に達しないようになっている。
【００１８】
また、特許文献５には、半導体基板上に第１のバリアメタルを被着させた後、第１のバ
リアメタルの上面に、第１のバリアメタルよりも拡散係数の大きい第２のバリアメタルを被着させ、その後、熱処理を行う技術が記載されている。さらに、特許文献５には、上記の製造方法によって形成されるＳＢＤのバリアハイトは、上記熱処理時間が短い時には第１のバリアメタルのバリアハイトに近くなり、熱処理時間が長い時には第２のバリアメタルのバリアハイトに近くなることが記載されている。
【００１９】
また、特許文献６には、一導電型半導体基板表面の一部の領域とコンタクトする第１の金属層を形成し、第１の熱処理を行い第１のショットキー接合を形成する工程と、前記基板表面の他の領域とコンタクトする第２の金属層を形成し、第２の熱処理を行い第２のショットキー接合を形成する工程とを含むＳＢＤの製造方法が開示されている。また、特許文献６には、上記第１の金属層および第２の金属層としてＴｉを用い、各金属層に対する熱処理を異なる温度で行うことで、第１の金属層のバリアハイトと第２の金属層のバリアハイトとを異ならせることが記載されている。また、特許文献６には、２種類の金属層の面積比を変えることで、ＶＦ特性を制御することが記載されている。
【特許文献１】特開２０００−２２１７８号公報（公開日：平成１２年（２０００年）１月２１日）
【特許文献２】特開２００１−２４２０３号公報（公開日：平成１３年（２００１年）１月２６日）
【特許文献３】特開平５−１５２５６２号公報（公開日：平成３年（１９９３年）６月１８日）
【特許文献４】特開平８−３２０９３号公報（公開日：平成８年（１９９６年）２月２日）
【特許文献５】特開２０００−１９６１０８号公報（公開日：平成１２年（２０００年）７月１４日）
【特許文献６】特開２００４−１７２５１３号公報（公開日：平成１６年（２００４年）６月１７日）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記各特許文献の技術では、ＳＢＤの特性を精度よく制御することが困難であるという問題がある。
【００２１】
例えば、特許文献１および特許文献６のように、バリアメタルと半導体との接触面積を変化させることでＳＢＤのバリアハイトを制御する場合、バリアメタルのパターニング時におけるエッチング精度等により、ＳＢＤの特性（バリアハイト、順方向電圧ＶＦ、漏れ電流ＩＲ）を精度よく制御することが困難である。また、１種類目のバリアメタルを形成した後のエッチングによって半導体基板表面が露出されるので、半導体と第２のバリアメタルとの接触面の状態が不安定となり、ＳＢＤの特性にばらつきが生じてしまう。
【００２２】
また、特許文献２の技術では、ＳＢＤの特性を制御するためには、合金の製造工程を変更する必要があり、製造工程の複雑化および製造コストの増大を招く。また、ＳＢＤの特性は、バリアメタルとして用いる合金の特性に大きく依存するので、ＳＢＤの特性を精度よく制御することは困難である。
【００２３】
また、特許文献３〜６のように、バリアメタルに対して熱処理を行う場合、熱処理の条件がわずかに異なるだけでも、ＳＢＤの特性は大きく変化してしまう。例えば、特許文献６には、バリアメタルとしてチタンを用いる場合に、熱処理温度によって、０．４ｅＶと０．５２ｅＶの２種類のバリアハイト（仕事関数差）が得られることが記載されている。
【００２４】
また、図３は、バリアメタルとしてチタンを用いた場合の、熱処理温度と、ＶＦおよび
ＩＲとの関係を示したグラフである。この図に示すように、熱処理温度が低い場合にはＶＦが低くなるもののＩＲが大きくなり、熱処理温度が高い場合にはＩＲは小さくなるもののＶＦが大きくなる。
【００２５】
このため、例えば、同じ製造装置、製造方法で形成されたバリアメタルを有するＳＢＤであって、同じ熱処理条件で熱処理を施されたものであっても、異なるバッチ（batch、処理バッチ）でバリアメタルを形成したＳＢＤは、バッチごとにバリアメタル形成時の半導体表面状態のわずかに異なることなどにより、ＶＦ特性およびＩＲ特性がバッチごとに異なる。つまり、従来のＳＢＤの製造方法では、通常、バリアメタルの形成を蒸着あるいはスパッタリングによって行っているが、同じ製造装置、製造方法で形成されたバリアメタルを用いたＳＢＤであって、熱処理条件（熱処理温度、熱処理時間、雰囲気等）が同じであっても、異なるバッチでバリアメタルを形成したＳＢＤは、ＶＦ特性およびＩＲ特性が大きく異なる場合がある。
【００２６】
ところが、上記各特許文献では、熱処理条件の制御方法については何ら考慮されていない。すなわち、上記各特許文献の技術では、各バッチに対する熱処理条件は一定とされている。例えば、特許文献３には、１×１０−６（ｔｏｌｌ）程度の真空中またはアルゴン等の不活性ガス雰囲気中において、６００℃程度の熱処理を１０分程度行うことが記載されているだけであり、特許文献４には、窒素雰囲気中において約６００〜６５０℃で１０〜２０分熱処理することが記載されているだけである。また、特許文献５には、熱処理時間が短い時には第１のバリアメタルのバリアハイトに近くなり、熱処理時間が長い時には第２のバリアメタルのバリアハイトに近くなることが記載されているものの、熱処理時間とＳＢＤのバリアハイトとの関係を定性的に述べているにすぎず、具体的な熱処理条件の制御方法については何ら考慮されていない。
【００２７】
また、特許文献５の技術では、第１のバリアメタルと第２のバリアメタルとの拡散係数の差によってＳＢＤのバリアハイトを制御しているが、この方法では、各バリアメタル形成時の基板表面の界面状態等によって、所望するＳＢＤの特性を得るための熱処理条件が大きく変動するので、ＳＢＤの特性を精度よく制御することが困難である。同様に、特許文献６の技術では、各金属層の製造誤差等によって、所望するＳＢＤの特性を得るために各熱処理工程に要求される熱処理条件が大きく変動するので、ＳＢＤの特性を精度よく制御することが困難である。また、特許文献６の技術では、各金属層について熱処理温度を変えて熱処理を行うので、所望するＳＢＤの特性を得るための熱処理条件の制御はさらに複雑になるが、その制御方法については何ら考慮されていない。また、各金属層について熱処理温度を変えて熱処理を行うので、製造工程の複雑化も招来してしまう。
【００２８】
このように、各バッチに対する熱処理条件を一定として熱処理を行う従来の方法では、ＶＦは低いもののＩＲが大きい、あるいは、ＩＲは小さいもののＶＦは高いといった製品ができてしまい、歩留りの低下やスクラップの発生を招いてしまう。
【００２９】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、所望するＶＦ特性およびＩＲ特性を再現性よく、確実に得ることができるショットキーバリアダイオードの製造方法を提供することにある。
【課題を解決するための手段】
【００３０】
本発明のショットキーバリアダイオードの製造方法は、上記の課題を解決するために、基板に備えられた半導体層の表面にバリアメタル層を形成するバリアメタル形成工程と、上記バリアメタル層を形成した基板に熱処理を施す熱処理工程と、を含むショットキーバリアダイオードの製造方法であって、上記バリアメタル形成工程では、多数の上記基板について同一のバッチでバリアメタル層を形成し、上記同一のバッチでバリアメタル層を形
成した多数の基板の中から複数の基板をサンプル基板として抽出するサンプル抽出工程と、上記抽出した各サンプル基板に対してそれぞれ異なる熱処理条件で熱処理を施す先行熱処理工程と、上記先行熱処理工程後のサンプル基板の順方向電圧および漏れ電流量を測定する測定工程と、上記測定結果に基づいて、上記同一のバッチでバリアメタル層を形成した多数の基板のうち、上記サンプル基板以外の基板に対する熱処理条件を決定する熱処理条件決定工程と、を含むことを特徴としている。
【００３１】
上記の製造方法によれば、各サンプル基板に対してそれぞれ異なる熱処理条件で熱処理を施した場合の、各サンプル基板のＶＦ特性およびＩＲ特性に基づいて、サンプル基板以外の基板、すなわち本ロットに対する熱処理条件を決定する。これにより、バリアメタル層形成時のバッチごとに、すなわちバリアメタル層を同時に形成した多数の基板ごとに、ＶＦ特性およびＩＲ特性にバラツキが生じる場合でも、バッチごとに適切な熱処理条件を設定して熱処理を行うことができる。したがって、サンプル基板以外の基板からなるショットキーバリアダイオードについて、所望するＶＦ特性およびＩＲ特性を再現性よく、確実に実現できる。
【００３２】
なお、上記先行熱処理工程において、上記各サンプル基板に対する熱処理温度をそれぞれ異ならせ、かつ、上記各サンプル基板に対する熱処理時間を一定としてもよい。
【００３３】
上記の製造方法によれば、各サンプル基板に対する熱処理温度をそれぞれ異ならせる一方、熱処理時間については各サンプルについて一定としている。この場合、熱処理条件決定工程では、熱処理温度のみをパラメーターとして、本ロットに対する熱処理条件を決定すればよいので、本ロットに対する熱処理条件の決定を容易に行うことができる。
【００３４】
また、この場合、上記熱処理条件決定工程において、上記サンプル基板以外の基板に対する熱処理時間を上記各サンプル基板に対する熱処理時間と同じ時間とし、かつ、上記サンプル基板以外の基板に対する熱処理温度を、順方向電圧および漏れ電流量がそれぞれ所望する範囲内に収まるように決定してもよい。
【００３５】
上記の製造方法によれば、順方向電圧および漏れ電流量がそれぞれ所望する範囲内に収まるように本ロットに対する熱処理温度を決定することで、本ロットにおいて、所望するＶＦ特性およびＩＲ特性を再現性よく、確実に実現できる。
【００３６】
また、この場合、上記熱処理条件決定工程において、上記サンプル基板以外の基板に対する熱処理温度を、順方向電圧および漏れ電流量をそれぞれ所望する範囲内に収めるための熱処理温度範囲の上限値と下限値との平均値としてもよい。
【００３７】
上記の製造方法によれば、例えば、同一のバッチでバリアメタル層を形成した各基板についてＶＦ特性やＩＲ特性のバラツキがあったとしても、所望するＶＦ特性およびＩＲ特性を再現性よく、確実に実現できる。
【００３８】
また、上記サンプル基板のうち、上記測定工程で測定した順方向電圧が所望する順方向電圧よりも低いもの、および／または、上記測定工程で測定した漏れ電流量が所望する漏れ電流量よりも大きいものに対して、所望する順方向電圧および漏れ電流量を実現できるように、追加熱処理を行うようにしてもよい。
【００３９】
上記の製造方法によれば、上記サンプル基板のうち、上記測定工程で測定した順方向電圧が所望する順方向電圧よりも低いもの、および／または、上記測定工程で測定した漏れ電流量が所望する漏れ電流量よりも大きいものについて、上記の追加熱処理によって所望するＶＦおよびＩＲを実現できる。したがって、上記追加熱処理を施した基板を、本ロッ
トの基板と同様、目的の製品（ショットキーバリアダイオード）用の基板として用いることができるので、生産効率を高めることができる。
【００４０】
また、この場合、上記追加熱処理を、上記サンプル基板以外の基板に対する熱処理温度と同じ熱処理温度で行ってもよい。これにより、所望する順方向電圧および漏れ電流量を確実に実現できる。
【発明の効果】
【００４１】
本発明のショットキーバリアダイオードの製造方法は、同一のバッチでバリアメタル層を形成した多数の基板の中から複数のサンプル基板を抽出するサンプル抽出工程と、上記抽出した各サンプル基板に対してそれぞれ異なる熱処理条件で熱処理を施す先行熱処理工程と、上記先行熱処理工程後のサンプル基板の順方向電圧および漏れ電流量を測定する測定工程と、上記測定結果に基づいて、上記同一のバッチでバリアメタル層を形成した多数の基板のうち、サンプル基板以外の基板に対する熱処理条件を決定する熱処理条件決定工程と、を含む。
【００４２】
それゆえ、バリアメタル層形成時のバッチごとに、ＶＦ特性およびＩＲ特性にバラツキが生じる場合でも、バッチごとに適切な熱処理条件を設定して熱処理を行うことができる。したがって、サンプル基板以外の基板からなるショットキーバリアダイオードについて、所望するＶＦ特性およびＩＲ特性を再現性よく、確実に実現できる。
【発明を実施するための最良の形態】
【００４３】
本発明の一実施形態について説明する。
【００４４】
図２（ａ）〜図２（ｆ）は、本実施形態にかかるＳＢＤの製造方法における、製造工程（製造プロセス）を示す断面図である。
【００４５】
まず、図２（ａ）に示すように、Ｎ＋型のシリコン半導体基板である半導体基板１の上に、Ｎ−型のエピタキシャル層２を形成する。なお、ここでは、従来から公知の気相成長法を用いることができる。また、半導体基板１およびエピタキシャル層２の抵抗率、厚さは特に限定されるものではないが、例えば、半導体基板１の抵抗率ρｓｕｂをρｓｕｂ≦３ｍΩ・ｃｍ、エピタキシャル層２の抵抗率ρｅｐｉをρｅｐｉ＝１Ω・ｃｍ、エピタキシャル層２の厚さｔｅｐｉをｔｅｐｉ＝５μｍとする。また、半導体基板１のサイズは特に限定されるものではないが、本実施形態では直径５インチの半導体基板１を用いるものとする。
【００４６】
次に、図２（ｂ）に示すように、エピタキシャル層２を覆うように、フィールド酸化膜（フィールドＯｘｉｄｅ、シリコン酸化膜）３を形成する。
【００４７】
次に、図２（ｃ）に示すように、半導体基板１の外縁部近傍のフィールド酸化膜３に開口部４を形成する。さらに、この開口部４を通して、熱拡散法，イオンプランテーション法（イオン注入法）等によって、ｐ＋型不純物であるホウ素を、エピタキシャル層２に注入し、Ｐ＋ガードリング５を形成する。なお、図示はしていないが、半導体基板１の表面に、例えばＰＳＧ（Phosphorous Silicate Glass,リン添加石英ガラス）などの保護膜を形成してもよい。
【００４８】
次に、図２（ｄ）に示すように、Ｐ＋ガードリング５によって囲まれた領域上のフィールド酸化膜３を除去し、露出したエピタキシャル層２の表面にバリアメタル層６を形成する。なお、本実施形態では、バリアメタル層６としてチタン（Ｔｉ）を用いる。また、バリアメタル層６の形成は、蒸着法あるいはスパッタリング法を用いて堆積させた層をパタ
ーニングすることによって行う。また、図２（ｄ）に示すように、バリアメタル層６の一部が、フィールド酸化膜３に重畳していてもよい。また、バリアメタル層６の膜厚は５００Å（５×１０−８ｍ）以上４０００Å（４×１０−７ｍ）以下であることが好ましく、１０００Å（１×１０−７ｍ）以上３０００Å（３×１０−７ｍ）以下であることがより好ましい。これは、バリアメタル層６の膜厚が薄すぎると、バリアメタルをシリサイド化するために必要なメタル厚が得られない場合があり、４０００Åより厚い場合にはシリサイド化に寄与しない不要な膜を形成することになってしまうからである。
【００４９】
次に、上記のようにバリアメタル層６を形成した半導体基板１に対して、熱処理（シンター処理）を行い、バリアメタル層６の一部をシリサイド化させる。なお、この熱処理工程の詳細については後述する。
【００５０】
その後、図２（ｅ）に示すように、バリアメタル層６を覆うように表面メタル層（トップメタル層）７を形成する。表面メタル層７は、ＳＢＤを配線等に接続（ボンディング）するための一方の電極である。表面メタル層７の材質は特に限定されるものではないが、バリアメタル層６との密着性が良いものが好ましく、例えば、アルミニウム（Ａｌ），チタン／アルミニウム積層膜（Ｔｉ／Ａｌ），チタン／ニッケル／銀積層膜（Ｔｉ／Ｎｉ／Ａｇ）などを用いることが好ましい。
【００５１】
その後、図２（ｆ）に示すように、半導体基板１の裏面、すなわち半導体基板１におけるエピタキシャル層２を形成した表面とは異なる側の表面に、他方の電極としての裏面メタル層（バックメタル層）８を形成し、これによってＳＢＤが完成する。なお、裏面メタル層８の材質は特に限定されるものではなく、例えば、表面メタル層７と同様、チタン／ニッケル／銀積層膜（Ｔｉ／Ｎｉ／Ａｇ）などを用いることができる。また、図示はしていないが、表面メタル層７の外周部およびフィールド酸化膜３を覆うように、例えば窒化シリコン（Ｓｉ３Ｎ４）などの保護膜（最終保護膜）を形成してもよい。
【００５２】
次に、本実施形態にかかるＳＢＤの製造方法における熱処理（シンター処理）工程について図１を用いて説明する。図１は、熱処理工程の流れを示すフロー図である。
【００５３】
まず、図２（ａ）〜図２（ｄ）に示したように、半導体基板１の上に、Ｎ−型のエピタキシャル層２、フィールド酸化膜３、Ｐ＋ガードリング５、バリアメタル層６を形成する（Ｓ１）。なお、バリアメタル層６の形成は、蒸着法またはスパッタリング法を用いて、多数の半導体基板１に対して同時に処理する（同一のバッチで処理する）。
【００５４】
次に、同一のバッチでバリアメタル層６を形成した多数枚の半導体基板１の中から、サンプルを抽出する（Ｓ２）。ここで、抽出するサンプルの数は、少なくとも２枚以上であればよい。ただし、サンプル数が少なすぎると適切なデータが得られない場合があり、多すぎると製品として用いることのできる基板数が減少して生産性が低下する場合がある。このため、サンプル数は、適切なデータが得られ、かつ、生産性が過度に低下しないように適宜設定しればよい。例えば、１バッチあたり２４枚の半導体基板１に対してバリアメタル層６を形成する場合、サンプル数は３枚〜４枚程度とすることが好ましい。以下の説明では、１バッチあたり４枚の半導体基板１をサンプルとして抽出するものとする。また、サンプルを抽出した後の残りの半導体基板１（本ロット）については、熱処理条件が決定するまでホールド（待機）させておく（Ｓ３）。
【００５５】
次に、サンプルとして抽出した各半導体基板１に対して熱処理（パイロットシンター処理、先行熱処理）を行う（Ｓ４）。なお、この熱処理は、サンプルとして抽出した各半導体基板１に対して、それぞれ異なる温度で行う。また、本実施形態のようにバリアメタル層６をチタンで形成する場合には、各サンプルに対する熱処理温度は５６０℃〜６６０℃
の範囲内とすればよく、５８０℃〜６４０℃とすることがより好ましい。また、熱処理時間は１０分〜２０分程度に設定することが好ましい。
【００５６】
本実施形態では、４枚のサンプルに対して、５９０℃、６００℃、６１０℃、６２０℃で熱処理を行うものとする。また、各サンプルに対する熱処理時間は２０分（各サンプルについて一定）とする。また、バリアメタル層６の酸化を防止するために、熱処理は、不活性ガス（例えば窒素、アルゴン等）中、または、真空中（２×１０−４Ｐａ以下であることが好ましく、１．３×１０−４Ｐａ以下であることがより好ましい）で行う。
【００５７】
次に、上記各温度で熱処理を行った後の各サンプルの、ＶＦおよびＩＲを測定する（Ｓ５）。なお、ＶＦおよびＩＲの測定については、各サンプル（各基板）の複数点を測定し、その平均値を算出することが好ましい。
【００５８】
図４は、ＶＦおよびＩＲの測定結果を熱処理温度（温度条件）に対してプロットするとともに、ＶＦ，ＩＲのそれぞれについて近似曲線（特性曲線）を描いたグラフであり、横軸が熱処理温度、左側の縦軸がＩＲ、右側の縦軸がＶＦを示している。なお、ＶＦおよびＩＲの測定結果をグラフにプロットする場合には、所望するＶＦおよびＩＲのスペック（許容値の範囲）が共にグラフの中央付近となるように、ＶＦおよびＩＲの各軸のスケールを設定することが好ましい。また、ＩＲの特性曲線とＶＦの特性曲線との交点が、ＶＦおよびＩＲを許容値内にするための熱処理温度の上限値および下限値の略平均値となるように、ＶＦおよびＩＲの各軸のスケールを設定することが好ましい。ＶＦおよびＩＲの各軸のスケールをこのように設定することにより、後述する本ロットの熱処理条件の決定が容易になる。
【００５９】
次に、上記のように各サンプルのＶＦおよびＩＲを測定した結果に基づいて、本ロットに対する熱処理条件を決定する（Ｓ６）。
【００６０】
例えば、ＶＦおよびＩＲの各上限値が設定されている場合には、ＶＦおよびＩＲが上限値以下となる熱処理温度範囲を本ロットに対する熱処理条件として設定すればよい。図５は、ＩＲの上限値ＩＲｍａｘおよびＶＦの上限値ＶＦｍａｘが設定されている場合の例を示すグラフである。この図に示す例では、熱処理温度がＴｍｉｎ以下の場合にはＩＲが上限値ＩＲｍａｘ以上となり、熱処理温度がＴｍａｘ以上の場合にはＶＦが上限値ＶＦｍａｘ以上となる。したがって、この場合、本ロットの熱処理温度ＴｄをＴｍｉｎ以上Ｔｍａｘ以下に設定すればよい。
【００６１】
なお、本ロットの熱処理温度Ｔｄを、図５に示すように、ＴｍｉｎとＴｍａｘとの平均値としてもよい。（図５の例ではＴｄ＝６０５℃）これにより、同一のバッチで処理した各半導体基板１についてＶＦ特性およびＩＲ特性のバラツキがあったとしても、ＩＲ，ＶＦに対して要求される条件を満たせる可能性が高くなる。また、例えば、ＩＲ，ＶＦのいずれか一方の条件を優先させたい場合には、その優先させたい条件を確実に満たせるように、上記許容温度範囲（Ｔｍｉｎ以上Ｔｍａｘ以下）内で本ロットの熱処理温度Ｔｄを設定すればよい。
【００６２】
また、ＶＦおよびＩＲについて、それそれの上限値と下限値とが設定されている場合には、ＶＦおよびＩＲがそれぞれの許容範囲内となる熱処理温度範囲を本ロットに対する熱処理条件として設定すればよい。図６は、ＩＲの上限値ＩＲｍａｘおよび下限値ＩＲｍｉｎ、ＶＦの上限値ＶＦｍａｘおよび下限値ＶＦｍｉｎが設定されている場合の例を示すグラフである。この図に示す例では、ＩＲｍｉｎ≦ＩＲ≦ＩＲｍａｘ、かつ、ＶＦｍｉｎ≦ＶＦ≦ＶＦｍａｘとなる熱処理温度はＴｍｉｎ２以上Ｔｍａｘ２以下となっている。したがって、この場合、本ロットの熱処理温度ＴｄをＴｍｉｎ２以上Ｔｍａｘ２以下に設定す
ればよい。
【００６３】
また、この場合、本ロットの熱処理温度Ｔｄを、Ｔｍｉｎ２とＴｍａｘ２との平均値としてもよい。これにより、同一のバッチで処理した各半導体基板１について特性のバラツキがあったとしても、ＩＲ，ＶＦに対して要求される条件（ＩＲｍｉｎ≦ＩＲ≦ＩＲｍａｘ、かつ、ＶＦｍｉｎ≦ＶＦ≦ＶＦｍａｘ）を満たせる可能性が高くなる。また、例えば、ＩＲ，ＶＦのいずれか一方の条件を優先させたい場合には、その優先させたい条件を確実に満たせるように、上記許容温度範囲（Ｔｍｉｎ以上Ｔｍａｘ以下）内で本ロットの熱処理温度Ｔｄを設定すればよい。
【００６４】
その後、Ｓ６で決定した熱処理条件に基づいて、本ロットの熱処理を行い（Ｓ７）、熱処理工程を終了する。なお、熱処理を終了した後は、上記図２（ｅ）および図２（ｆ）に示したように、表面メタル層７および裏面メタル層８を形成し、ＳＢＤを完成させる。
【００６５】
以上のように、本実施形態にかかるＳＢＤの製造方法では、バリアメタル層６を同一のバッチで形成した多数の半導体基板１の一部をサンプルとして抽出し、抽出した各サンプルについて熱処理条件を変えて熱処理を行い、熱処理後の各サンプルのＩＲおよびＶＦを測定し、その測定結果に基づいて残りの半導体基板１、すなわち本ロットの半導体基板１に対する熱処理条件を決定する。つまり、バリアメタル層６をシリサイド化するための熱処理（シンタリング処理）の熱処理温度（シンター温度）を、バリアメタル層６形成時の各バッチについて固定せず、バッチごとに抽出したサンプルについて熱処理およびＶＦ，ＩＲの測定を行った結果に基づいて、バッチ単位で本ロットに対する熱処理条件を設定する。なお、バリアメタル層６の形成は、蒸着法あるいはスパッタリング法等を用いて、多数の基板に対して同一のバッチで形成する。
【００６６】
これにより、トレードオフの関係にあるＶＦ特性およびＩＲ特性を、製造プロセスを複雑化することなく、同時に精度よく制御することができる。したがって、所望するＶＦ特性およびＩＲ特性を備えたＳＢＤ（例えば、低ＶＦであると同時に低ＩＲであるＳＢＤ）を、再現性よく、確実に製造できる。
【００６７】
また、バリアメタル層６形成時のバッチごとにＶＦ特性およびＩＲ特性にバラツキが生じる場合でも、バッチごとに適切な熱処理条件を設定して熱処理を行うことができる。
【００６８】
なお、サンプルとして熱処理を行った半導体基板１（サンプル基板）のうち、所望するＩＲ特性およびＶＦ特性（目的の製品に要求されるＩＲ特性およびＶＦ特性）を満たしているものについては、本ロットと同様に表面メタル層７および裏面メタル層８を形成し、目的の製品として用いればよい。
【００６９】
また、目的の製品に要求されるＩＲ特性およびＶＦ特性を満たしていないサンプル基板のうち、低ＶＦであるが高ＩＲであるもの（ＶＦが所望するＶＦの範囲よりも低いもの、および／または、ＩＲが所望するＩＲの範囲よりも大きいもの）については、所望するＶＦおよびＩＲを実現できるように追加熱処理（追加シンター処理）を行った後、本ロットと同様に表面メタル層７および裏面メタル層８を形成し、目的の製品として用いることができる。なお、この追加熱処理は、例えば、本ロットと同様の熱処理温度（熱処理条件）で行うようにしてもよい。この場合、所望するＶＦおよびＩＲを確実に実現できる
また、本実施形態では、熱処理時間を一定とし、熱処理温度を変化させているが、これに限るものではない。
【００７０】
図９は、バリアメタルとしてチタンを用い、熱処理温度を一定とした場合の、熱処理時間と、ＶＦおよびＩＲとの関係を示したグラフである。この図に示すように、熱処理時間
が短い場合にはＶＦが低くなるもののＩＲが大きくなり、熱処理時間が長い場合にはＩＲは小さくなるもののＶＦが大きくなる。したがって、熱処理温度を一定とし、熱処理時間を変化させることで、目的の製品に要求されるＶＦ，ＩＲ特性を満たすようにすることもできる。また、熱処理時間および熱処理温度の両方を変化させてもよい。
【００７１】
また、例えば、本実施形態に記載した方法によって熱処理温度を決定した後、熱処理時間を変化させてＶＦ，ＩＲ特性が目的とする特性になるように調整する（合わせ込む）ことにより、ＶＦ，ＩＲ特性の微調整を容易に行うことができる。すなわち、ＶＦ，ＩＲ特性をより高精度に調整することができる。
【００７２】
つまり、サンプルとして抽出した各半導体基板１について、熱処理時間および／または熱処理温度を基板毎に異ならせて熱処理を行い、熱処理後の各基板のＶＦおよびＩＲの測定結果に基づいて、目的の製品に要求されるＩＲ特性およびＶＦ特性を満たせるように、熱処理条件（熱処理時間および熱処理温度）を設定すればよい。
【００７３】
また、本実施形態では、バリアメタル層６としてチタン（Ｔｉ）を用いている。チタンは、本質的に、ＳＢＤの低ＶＦ化に適した特性を有しているので、チタンをバリアメタル層６の材料として選択し、本実施形態にかかる製造方法でＳＢＤを製造することにより、低ＶＦであると同時に低ＩＲであるＳＢＤを製造できる。
【００７４】
ただし、バリアメタル層６の材料はチタンに限るものではなく、所望するＶＦ特性およびＩＲ特性に応じて、それに適した材料を適宜選択すればよい。例えば、クロム（Ｃｒ），コバルト（Ｃｏ），白金（Ｐｔ），ニッケル（Ｎｉ）などを用いてもよい。また、バリアメタル層６は、１種類の金属からなるものに限らず、２種類以上の金属の合金であってもよく、あるいは２種類以上の金属を積層したものであってもよい。また、エピタキシャル層２上の異なる領域に、異なる金属からなる複数のバリアメタル層を形成してもよい。いずれのバリアメタル層を用いる場合にも、本実施形態にかかる製造方法を用いることにより、所望するＶＦ特性およびＩＲ特性を備えたＳＢＤを、再現性よく、確実に製造できる。
【００７５】
また、本実施形態では、Ｎ＋型のシリコン半導体基板である半導体基板１の上に、Ｎ−型のエピタキシャル層２を形成しているがこれに限るものではなく、バリアメタル層６との間でショットキー障壁を形成する半導体層を備えた基板であって、熱処理によって上記ショットキー障壁のバリアハイトが変化するものであればよい。
【００７６】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７７】
本発明は、ショットキーバリアダイオードの製造方法全般に適用できる。本発明によれば、所望するＶＦ特性およびＩＲ特性を再現性よく、確実に得ることができるので、ＶＦ特性およびＩＲ特性を精密に制御する必要がある場合に特に好適である。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態にかかるＳＢＤの製造方法における、熱処理工程の流れを示すフロー図である。
【図２】（ａ）〜（ｆ）は、本発明の一実施形態にかかるＳＢＤの製造方法における、製造工程を示す断面図である。
【図３】バリアメタルとしてチタンを用い、熱処理時間を一定とした場合の、熱処理温度と、ＶＦおよびＩＲとの関係を示したグラフである。
【図４】本発明の一実施形態にかかるＳＢＤの製造方法において、熱処理したサンプル基板のＶＦおよびＩＲの測定結果を熱処理温度に対してプロットしたグラフである。
【図５】本発明の一実施形態にかかるＳＢＤの製造方法において、ＶＦおよびＩＲの上限値が設定されている場合に、その設定条件を満足するための許容温度範囲を示したグラフである。
【図６】本発明の一実施形態にかかるＳＢＤの製造方法において、ＶＦおよびＩＲの上限値と下限値とが設定されている場合に、その設定条件を満足するための許容温度範囲を示したグラフである。
【図７】チタン、ニッケル、モリブデンのＶＦ−ＩＦ特性を示すグラフである。
【図８】チタン、ニッケル、モリブデンのＩＦ−ＩＲ特性を示すグラフである。
【図９】バリアメタルとしてチタンを用い、熱処理温度を一定とした場合の、熱処理時間と、ＶＦおよびＩＲとの関係を示したグラフである。
【符号の説明】
【００７９】
１  半導体基板（基板）
２  エピタキシャル層（半導体層）
３  フィールド酸化膜
４  開口部
５  Ｐ＋ガードリング
６  バリアメタル層
７  表面メタル層
８  裏面メタル層
ＩＲ  漏れ電流
ＶＦ  順方向電圧
φＢ  バリアハイト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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