(57)【要約】【課題】第１のリセスゲート領域に対し望むターゲットの線幅が得られながらも工程不良の改善、及びセルＶｔの移動量を最少化することができる半導体素子のリセスゲート形成方法を提供する。【解決手段】本発明は半導体素子のリセスゲート形成方法に関し、リセスゲート電極形成時の誤整合により発生する現象を防止するため、リセスゲート領域とゲート電極間のオーバーラップマージンを十分取るようにして工程不良の改善、及び左右セル間のＶｔ移動量を最少化させる技術に関するものである。【選択図】図２ｈ
2006352066.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜が備えられた半導体基板に第１のリセスゲート領域を形成する段階と、
前記第１のリセスゲート領域の側壁にスペーサを形成する段階と、
前記スペーサをマスクとして前記半導体基板を所定の厚さにエッチングし、第２のリセスゲート領域を形成する段階と、
前記第２のリセスゲート領域及び前記スペーサを同時に酸化させて酸化膜を形成する段階と、
前記酸化膜を除去し、半導体基板の全面に酸化工程を行なってゲート酸化膜を形成する段階と、
前記第２のリセスゲート領域の上部にゲートを形成し、リセスゲートを完成する段階とを含むことを特徴とする半導体素子のリセスゲート形成方法。
【請求項２】
前記第１のリセスゲート領域は４００〜６００Åの深さに形成することを特徴とする請求項１に記載の半導体素子のリセスゲート形成方法。
【請求項３】
前記第２のリセスゲート領域は３００〜５００Åの深さに形成することを特徴とする請求項１に記載の半導体素子のリセスゲート形成方法。
【請求項４】
前記酸化膜はＢＯＥ又はＨＦを用いて除去することを特徴とする請求項１に記載の半導体素子のリセスゲート形成方法。
【請求項５】
素子分離膜が備えられた半導体基板にリセスゲート領域を定義するパッド酸化膜パターン、及びハードマスク層パターンの積層構造を形成する段階と、
前記ハードマスク層パターンをマスクとして前記半導体基板を所定の深さにエッチングして第１のリセスゲート領域を形成する段階と、
前記第１のリセスゲート領域及び前記ハードマスク層パターンの側壁に第１のスペーサを形成する段階と、
前記第１のスペーサをマスクとして前記半導体基板を所定の深さにエッチングして第２のリセスゲート領域を形成する段階と、
前記第２のリセスゲート領域及び前記第１のスペーサを同時に酸化させて酸化膜を形成する段階と、
前記酸化膜を除去し、１次酸化工程を行なって第１のゲート酸化膜を形成する段階と、
前記ハードマスク層パターン及び第１のゲート酸化膜を除去し、２次酸化工程を行なって第２のゲート酸化膜を形成する段階と、
前記第２のリセスゲート領域を含む半導体基板の全面にポリシリコン層、ゲート金属層及びゲートハードマスク層を形成し、ゲートマスクパターンを利用したエッチング工程でリセスゲートを形成する段階と、
前記リセスゲートの側壁に第２のスペーサを形成する段階とを含むことを特徴とする半導体素子のリセスゲート形成方法。
【請求項６】
前記第１のリセスゲート領域は４００〜６００Åの深さに形成することを特徴とする請求項５に記載の半導体素子のリセスゲート形成方法。
【請求項７】
前記第２のリセスゲート領域は３００〜５００Åの深さに形成することを特徴とする請求項５に記載の半導体素子のリセスゲート形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子のリセスゲート形成方法に関し、リセスゲート領域とゲートとの間に誤整合が発生する問題を防ぐため、リセスゲート領域とゲート電極間のオーバーラップマージンが十分確保されるようにして工程不良の改善、及びリセスゲート左右セル間のＶｔ移動量を最少化させる技術に関するものである。
【０００２】
ここで、半導体基板がエッチングされてチャンネル領域が延長される部分をリセスゲート領域といい、リセスゲート領域とオーバーラップされて半導体基板の上部に形成されるゲート電極層及びスペーサをゲートといい、これらの組み合せをリセスゲートと言う。
【背景技術】
【０００３】
図１ａ〜図１ｅは、従来の技術に係る半導体素子のリセスゲート形成方法を示す断面図等である。
【０００４】
図１ａに示されているように、半導体基板１０に素子分離膜２０を形成する。次には、半導体基板１０の上部にリセスゲート領域が定義されたハードマスクパターン３０及び第１の感光膜パターン４０を形成する。
【０００５】
図１ｂに示されているように、前記第１の感光膜パターン（図示省略）及びハードマスクパターン（図示省略）をマスクとして露出した半導体基板１０を所定の深さにエッチングしてリセスゲート領域を形成する。次には、前記第１の感光膜パターン（図示省略）及びハードマスクパターン（図示省略）を除去する。その次には、前記リセスゲート領域を含む半導体基板１０の全面にゲート酸化膜５０を形成する。
【０００６】
ここで、前記リセスゲート領域は１０００〜１４００Åの深さに形成するのが好ましい。
【０００７】
図１ｃに示されているように、前記リセスゲート領域を埋め込むポリシリコン層６０を形成する。次には、ポリシリコン層６０を平坦化し、その上部にゲート金属層７０及びハードマスク層８０の積層構造を形成する。その次は、リセスゲートを定義する第２の感光膜パターン９０を形成する。
【０００８】
図１ｄに示されているように、第２の感光膜パターン（図示省略）をマスクとして前記積層構造をエッチングしてリセスゲート電極パターンを形成する。次には、第２の感光膜パターン（図示省略）を除去する。その次には、前記リセスゲート電極パターンの側壁にスペーサ９５を形成してリセスゲートを完成する。
【０００９】
このとき、リセスゲート形成時に第２の感光膜パターンとリセスゲート領域間に誤整合が発生し、図１ｅの「Ａ」のように最終形成されたリセスゲートが前記リセスゲート領域の全てをカバーできない場合が生じることになる。
【００１０】
前述した従来の技術に係る半導体素子のリセスゲート形成方法で、最終形成されたリセスゲートがリセスゲート領域を完全にカバーできないという問題が生じることにより、ランディングプラグコンタクトとゲート電極間のショートによる工程不良及びセルＶｔが変化するという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記のような問題点を解決するため、本願発明はリセスゲート領域形成のとき２回に亘ったエッチング工程で第１及び第２のリセスゲート領域を形成する。先ず、第１のリセスゲート領域を形成する。次には、リセスゲートとリセスゲート領域間のオーバーラップマージンを十分確保できるよう、第１のリセスゲート領域の線幅が増加することを防止する酸化工程を行なう。このとき、第２のリセスゲート領域の内部に厚い酸化膜が形成されるためリセスゲート領域が拡張される。従って、本願発明は第１のリセスゲート領域に対し望むターゲットの線幅が得られながらも工程不良の改善、及びセルＶｔの移動量を最少化することができる半導体素子のリセスゲート形成方法を提供することをその目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体素子のリセスゲート形成方法は、
素子分離膜が備えられた半導体基板に第１のリセスゲート領域を形成する段階と、
前記第１のリセスゲート領域の側壁にスペーサを形成する段階と、
前記スペーサをマスクとして前記半導体基板を所定の厚さにエッチングし、第２のリセスゲート領域を形成する段階と、
前記第２のリセスゲート領域及び前記スペーサを同時に酸化させて酸化膜を形成する段階と、
前記酸化膜を除去し、半導体基板の全面に酸化工程を行なってゲート酸化膜を形成する段階と、
前記第２のリセスゲート領域の上部にゲートを形成し、リセスゲートを完成する段階とを含むことを特徴とする。
【００１３】
併せて、さらに具体的な前記半導体素子のリセスゲート形成方法は、
素子分離膜が備えられた半導体基板にリセスゲート領域を定義するパッド酸化膜パターン、及びハードマスク層パターンの積層構造を形成する段階と、
前記ハードマスク層パターンをマスクとして前記半導体基板を所定の深さにエッチングして第１のリセスゲート領域を形成する段階と、
前記第１のリセスゲート領域及び前記ハードマスク層パターンの側壁に第１のスペーサを形成する段階と、
前記第１のスペーサをマスクとして前記半導体基板を所定の深さにエッチングして第２のリセスゲート領域を形成する段階と、
前記第２のリセスゲート領域及び前記第１のスペーサを同時に酸化させて酸化膜を形成する段階と、
前記酸化膜を除去し、１次酸化工程を行なって第１のゲート酸化膜を形成する段階と、
前記ハードマスク層パターン及び第１のゲート酸化膜を除去し、２次酸化工程を行なって第２のゲート酸化膜を形成する段階と、
前記第２のリセスゲート領域を含む半導体基板の全面にポリシリコン層、ゲート金属層及びゲートハードマスク層を形成し、ゲートマスクパターンを利用したエッチング工程でリセスゲートを形成する段階と、
前記リセスゲートの側壁に第２のスペーサを形成する段階とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明に係る半導体素子のリセスゲート形成方法はリセスゲート電極形成時に誤整合により発生する問題を防止するためリセスゲート領域と、ゲート電極間のオーバーラップマージンを十分取るようにして工程不良の改善、及び左右セル間のＶｔ移動量が最少化されるという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図を参照して詳しく説明する。
【００１６】
図２ａ〜２ｈは、本発明に係る半導体素子及びその形成方法を示す平面図等である。
【００１７】
図２ａに示されているように、半導体基板１００に素子分離膜１１０を形成する。次には、半導体基板１００の上部にパッド酸化膜、ハードマスクを形成する。その次には、ハードマスクの上部にリセスゲート領域を定義する感光膜パターン１４０を形成する。引き続き、感光膜パターン１４０をエッチングマスクとしてハードマスク及びパッド酸化膜をエッチングし、リセスゲート領域を定義するパッド酸化膜パターン１２０及びハードマスクパターン１３０を形成する。その次は、感光膜パターン１４０を除去する。ここで、ハードマスクパターン１３０は窒化膜に形成するのが好ましい。
【００１８】
図２ｂに示されているように、ハードマスクパターン１３０をエッチングマスクとして、前記露出した半導体基板１００を所定の深さにエッチングして第１のリセスゲート領域１４５を形成する。次には、ハードマスクパターン１３０及び第１のリセスゲート領域１４５の側壁に第１のスペーサ１５０を形成する。ここで、第１のリセスゲート領域１４５は４００〜６００Åの深さに形成し、第１のスペーサ１５０はポリシリコン層に形成するのが好ましい。
【００１９】
図２ｃに示されているように、第１のスペーサ１５０（図２ｂ）をマスクとして、第１のリセスゲート領域１４５の下部を所定の深さにエッチングし、第２のリセスゲート領域１５５を形成する。
【００２０】
ここで、第２のリセスゲート領域１５５は第１のリセスゲート領域１４５（図２ｂ）で３００〜５００Åの深さにさらにエッチングするのが好ましい。
【００２１】
図２ｄに示されているように、第２のリセスゲート領域１５５の表面及び第１のスペーサ１５０を同時に酸化させて酸化膜１７０を形成する。
【００２２】
図２ｅに示されているように、酸化膜１７０をＢＯＥ又はＨＦ溶液を用いて除去する。次には、１次酸化工程を行ない第１のリセスゲート領域１４５及び第２のリセスゲート領域１５５の内部に第１のゲート酸化膜１８０を形成する。その次には、ハードマスクパターン１３０を除去する。このとき、ここでハードマスクパターン１３０は１００〜２００℃の燐酸を用いて除去するのが好ましい。
【００２３】
図２ｆに示されているように、半導体基板１００の全面に２次酸化工程を行ない第２のゲート酸化膜１９０を形成する。
【００２４】
図２ｇに示されているように、第２のリセスゲート領域１５５を含む半導体基板の全面にポリシリコン層２００、ゲート金属層２１０及びゲートハードマスク層２２０の積層構造を形成し、前記積層構造の上部にゲートを定義する第２の感光膜パターン２３０を形成する。
【００２５】
ここで、ゲート金属層２１０はタングステンシリサイドに形成し、ゲートハードマスク層２２０は窒化膜に形成するのが好ましい。
【００２６】
図２ｈに示されているように、第２の感光膜パターン２３０をマスクとして、前記積層構造をエッチングしてゲートを形成し、前記ゲートの側壁に第２のスペーサ２４０を形成してリセスゲートを完成する。
【００２７】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２８】
【図１ａ】従来の技術に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図１ｂ】従来の技術に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図１ｃ】従来の技術に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図１ｄ】従来の技術に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図１ｅ】従来の技術に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ａ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ｂ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ｃ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ｄ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ｅ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ｆ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ｇ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【図２ｈ】本発明に係る半導体素子のリセスゲート形成方法を示す断面図である。
【符号の説明】
【００２９】
１０、１００  半導体基板
２０、１１０  素子分離膜
３０、１３０  ハードマスクパターン
４０  第１の感光膜パターン
５０  ゲート酸化膜
６０  ポリシリコン層
７０  ゲート金属層
８０  ハードマスク層
９０  第２の感光膜パターン
９５  スペーサ
１２０  パッド酸化膜パターン
１４０  感光膜パターン
１４５  第１のリセスゲート領域
１５０  第１のスペーサ
１５５  第２のリセスゲート領域
１７０  酸化膜
１８０  第１のゲート酸化膜
１９０  第２のゲート酸化膜
２００  ポリシリコン層
２１０  ゲート金属層
２２０  ゲートハードマスク層
２３０  第２の感光膜パターン
２４０  第２のスペーサ
【図１ａ】
2006352066.tif 000003
【図１ｂ】
2006352066.tif 000004
【図１ｃ】
2006352066.tif 000005
【図１ｄ】
2006352066.tif 000006
【図１ｅ】
2006352066.tif 000007
【図２ａ】
2006352066.tif 000008
【図２ｂ】
2006352066.tif 000009
【図２ｃ】
2006352066.tif 000010
【図２ｄ】
2006352066.tif 000011
【図２ｅ】
2006352066.tif 000012
【図２ｆ】
2006352066.tif 000013
【図２ｇ】
2006352066.tif 000014
【図２ｈ】
2006352066.tif 000015