(57)【要約】【課題】ＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的とする。【解決手段】絶縁表面に半導体層と、半導体層上に第１絶縁膜と、第１絶縁膜上に半導体層と重なり、ゲート電極を含むゲート配線と、を有し、ゲート電極は、端部がテーパー形状である下層の導電層と、下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、を有し、半導体層上の第１絶縁膜において、ゲート電極の端部と接する領域はテーパー形状である半導体装置。【選択図】図１６
2006146284.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面に半導体層と、
前記半導体層上に第１絶縁膜と、
前記第１絶縁膜上に前記半導体層と重なり、ゲート電極を含むゲート配線と、
を有し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はテーパー形状であることを特徴とする半導体装置。
【請求項２】
絶縁表面上に半導体層と、
前記半導体層を覆う第１絶縁膜と、
前記第１絶縁膜上にソース配線と、
前記第１絶縁膜上に第１絶縁膜を間に挟んで前記半導体層と重なるゲート電極と、
前記ゲート電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記ゲート電極と接続されたゲート配線と、
を有し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はテーパー形状であることを特徴とする半導体装置。
【請求項３】
絶縁表面に半導体層と、
前記半導体層上に第１絶縁膜と、
前記第１絶縁膜上に前記半導体層と重なり、ゲート電極を含むゲート配線と、
を有し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はテーパー形状であり、
前記上層の導電層のテーパー形状の端部のテーパー角をαとし、
前記下層の導電層のテーパー形状の端部のテーパー角をβとし、
前記第１絶縁膜の、前記ゲート電極の端部と接するテーパー形状の領域のテーパー角をγとし、
前記テーパー角αは、前記テーパー角βよりも大きいことを特徴とする半導体装置。
【請求項４】
絶縁表面上に半導体層と、
前記半導体層を覆う第１絶縁膜と、
前記第１絶縁膜上にソース配線と、
前記第１絶縁膜上に第１絶縁膜を間に挟んで前記半導体層と重なるゲート電極と、
前記ゲート電極及び前記ソース配線を覆う第２絶縁膜と、
前記第２絶縁膜上に前記ゲート電極と接続されたゲート配線と、
を有し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はにテーパー形状であり、
前記上層の導電層のテーパー形状の端部のテーパー角をαとし、
前記下層の導電層のテーパー形状の端部のテーパー角をβとし、
前記第１絶縁膜の、前記ゲート電極の端部と接するテーパー形状の領域のテーパー角をγとし、
前記テーパー角αは、前記テーパー角βよりも大きいことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記ゲート配線は、一導電型を付与する不純物元素がドープされたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉＸ、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素を主成分とする膜またはそれらの積層膜からなることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか１項において、
前記半導体層は、結晶質半導体層であることを特徴とする半導体装置。
【請求項７】
請求項２または請求項４において、
前記第２絶縁膜は、酸化シリコンまたは窒化シリコンまたは酸化窒化シリコンから成る第１の絶縁層と、ポリイミドまたはアクリルまたはポリアミドまたはポリイミドアミドまたはベンゾシクロブテンからなる第２の絶縁層との積層膜であることを特徴とする半導体装置。
【請求項８】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１絶縁膜を形成し、
前記第１絶縁膜上に前記半導体層と重なりゲート電極を含むゲート配線を形成し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はテーパー形状に形成されることを特徴とする半導体装置の作製方法。
【請求項９】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１絶縁膜を形成し、
前記第１絶縁膜上に、前記半導体層と重なるゲート電極とソース配線とを形成し、
前記ゲート電極及び前記ソース配線を覆う第２絶縁膜を形成し、
前記第２絶縁膜上に前記ゲート電極と接続するゲート配線を形成し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はテーパー形状に形成されることを特徴とする半導体装置の作製方法。
【請求項１０】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１絶縁膜を形成し、
前記第１絶縁膜上に前記半導体層と重なりゲート電極を含むゲート配線を形成し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はテーパー形状に形成され、
前記上層の導電層のテーパー形状の端部テーパー角をαとし、
前記下層の導電層のテーパー形状の端部テーパー角をβとし、
前記第１絶縁膜の、前記ゲート電極の端部と接するテーパー形状の領域のテーパー角をγとし、
前記テーパー角αは、前記テーパー角βよりも大きいことを特徴とする半導体装置の作製方法。
【請求項１１】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１絶縁膜を形成し、
前記第１絶縁膜上に、前記半導体層と重なるゲート電極とソース配線とを形成し、
前記ゲート電極及び前記ソース配線を覆う第２絶縁膜を形成し、
前記第２絶縁膜上に前記ゲート電極と接続するゲート配線を形成し、
前記ゲート電極は、
端部がテーパー形状である下層の導電層と、
前記下層の導電層より狭い幅を有し、かつ端部がテーパー形状である上層の導電層と、
を有し、
前記半導体層上の第１絶縁膜において、前記ゲート電極の端部と接する領域はテーパー形状に形成され、
前記上層の導電層のテーパー形状の端部テーパー角をαとし、
前記下層の導電層のテーパー形状の端部テーパー角をβとし、
前記第１絶縁膜の、前記ゲート電極の端部と接するテーパー形状の領域のテーパー角をγとし、
前記テーパー角αは、前記テーパー角βよりも大きいことを特徴とする半導体装置の作製方法。
【請求項１２】
請求項８乃至請求項１１のいずれか１項において、
前記ゲート配線は、一導電型を付与する不純物元素がドープされたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉＸ、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素を主成分とする膜またはそれらの積層膜からなることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項８乃至請求項１２のいずれか１項において、
前記半導体層は、結晶質半導体層であることを特徴とする半導体装置の作製方法。
【請求項１４】
請求項８または請求項１１において、
前記第２絶縁膜は、酸化シリコンまたは窒化シリコンまたは酸化窒化シリコンから成る第１の絶縁層と、ポリイミドまたはアクリルまたはポリアミドまたはポリイミドアミドまたはベンゾシクロブテンからなる第２の絶縁層との積層膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリクス型液晶表示装置が注目を集めている。
【０００５】
アクティブマトリクス型液晶表示装置には大きく分けて透過型と反射型の二種類のタイプが知られている。
【０００６】
特に、反射型の液晶表示装置は、透過型の液晶表示装置と比較して、バックライトを使用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビデオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
【０００７】
なお、反射型の液晶表示装置は、液晶の光学変調作用を利用して、入射光が画素電極で反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものである。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い金属材料からなり、薄膜トランジスタ等のスイッチング素子に電気的に接続している。
【０００８】
従来の反射型の液晶表示装置における画素構造では、ゲート配線（走査線）とソース配線（信号線）と容量配線の３本をそれぞれ線状形状にパターニング形成している。また、ソース配線は行方向に、ゲート配線は列方向にそれぞれ配置され、それぞれの配線同士を絶縁するため、ゲート配線とソース配線との間には層間絶縁膜が設けられていた。また、ソース配線とゲート配線は、一部交差しており、その交差部近傍にＴＦＴが配置されていることが従来の特徴である。
【０００９】
また、従来では、画素電極は、さらにソース配線を覆う層間絶縁膜を設け、その層間絶縁膜上に形成されていた。この構造にした場合、層数が増加すると、工程数が増えるためコスト上昇を招いていた。
【００１０】
また、従来の他の構造として、ソース配線と同時に形成し、それぞれのソース配線間に画素電極を形成することが知られている。この構造にした場合と、ソース配線と画素電極との間をブラックマトリクスで遮光する必要があった。
【００１１】
また、従来では、クロムなどで形成された金属膜を所望な形状にパターニングしたブラックマトリクスによりＴＦＴの遮光及び画素間の遮光を行っていた。しかしながら、ブラックマトリクスで十分に遮光するためには、ブラックマトリクスと画素電極との間に層間絶縁膜を設けて絶縁することが必要となっていた。このように層間絶縁膜の層数が増加すると、工程数が増えるためコスト上昇を招いていた。また、層間絶縁性を確保する上で不利となっていた。さらに、従来ではブラックマトリクス自体を形成するための工程及びマスクが増加してしまっていた。
【００１２】
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求められている。各画素が高い開口率を持つことにより光利用効率が向上し、表示装置の省電力化および小型化が達成できる。
【００１３】
近年、画素サイズの微細化が進み、より高精細な画像が求められている。画素サイズの微細化は１つの画素に占めるＴＦＴ及び配線の形成面積が大きくなり画素開口率を低減させている。
【００１４】
そこで、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上のように、少ないマスク数で画素開口率の高い反射型液晶表示装置を実現するためには、従来にない全く新しい画素構成が求められている。
【００１６】
本発明は、そのような要求に答えるものであり、マスク数及び工程数を増加させることなく、高い開口率を実現した画素構造を有する反射型液晶表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上述した従来技術の課題を解決するために以下の手段を講じた。
【００１８】
本発明は、ブラックマトリクスを用いることなく、ＴＦＴ及び画素間を遮光する画素構造を特徴としている。画素間を遮光するため、ゲート配線とソース配線を同じ絶縁膜(第１絶縁膜)上に形成し、絶縁膜（第２絶縁膜）を間に挟んで画素電極をゲート配線またはソース配線と重ねて配置する。また、ＴＦＴを遮光するため、対向基板上に遮光膜としてカラーフィルタ（赤色のカラーフィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜）を素子基板のＴＦＴと重ねて配置する。
【００１９】
本明細書で開示する発明の構成は、図１にその一例を示すように、絶縁表面上に第１の半導体層及び第２の半導体層と、  前記第１の半導体層及び第２の半導体層上に第１絶縁膜と、  前記第１絶縁膜上に前記第１の半導体層と重なるゲート配線と、  前記第２の半導体層の上方に位置する前記第１絶縁膜上に容量配線と、  前記第１の絶縁膜上に島状のソース配線と、  前記ゲート配線、前記容量配線、及び前記島状のソース配線とを覆う第２絶縁膜と、  前記第２絶縁膜上に前記島状のソース配線及び前記第１の半導体層と接続された接続電極と、  前記第２絶縁膜上に前記第１の半導体層と接続された画素電極とを有し、  前記画素電極は、前記第２絶縁膜を間に挟んで前記島状のソース配線と重なっていることを特徴とする半導体装置である。
【００２０】
上記構成において、前記島状のソース配線は、画素毎に複数配置されており、前記島状のソース配線は、それぞれ前記接続電極によって接続されてソース配線を形成していることを特徴としている。また、前記画素電極は、前記第２絶縁膜を間に挟んで前記ゲート配線と重なっていることを特徴としている。
【００２１】
また、他の発明の構成は、  第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とが貼り合わされた基板間に液晶を保持している半導体装置であって、  前記第１の基板上には薄膜トランジスタを有する画素部及び駆動回路とが設けられ、  前記画素部は、半導体層と、該半導体層を覆う第１絶縁膜と、該第１絶縁膜上に配線と、前記配線を覆う第２絶縁膜と、該第２絶縁膜上に電極とを有し、  前記第２の基板上には、前記画素部の各画素に対応した赤色、青色、及び緑色のカラーフィルタとを有し、  第２の基板上の前記赤色のカラーフィルタと前記青色のカラーフィルタとの積層膜は、第１の基板上の前記薄膜トランジスタと重なる遮光膜となることを特徴とする半導体装置である。
【００２２】
上記構成において、前記配線は、ゲート配線、島状のソース配線、及び容量配線である。また、前記第１絶縁膜を間に挟んで前記容量配線と前記半導体層とが重なっている領域には、前記第１絶縁膜を誘電体とする保持容量が形成される。
また、前記電極は、前記半導体層に接続された画素電極と、前記島状のソース配線に接続された接続電極である。
【００２３】
また、上記構成において、前記第１の基板と前記第２の基板との間隔は、前記赤色カラーフィルタと前記青色カラーフィルタと前記緑のカラーフィルタとの積層膜からなるスペーサで保持されていることを特徴としている。
【００２４】
また、他の発明の構成は、図１０にその一例を示すように、  絶縁表面上に第１の半導体層及び第２の半導体層と、  前記第１の半導体層及び第２の半導体層上に第１絶縁膜と、  前記第１絶縁膜上に前記第１の半導体層と重なる第１の電極と、  前記第１絶縁膜上に前記第２の半導体層と重なる第２の電極と、  前記第１絶縁膜上にソース配線と、  前記第１電極と及び前記ソース配線とを覆う第２絶縁膜と、  前記第２絶縁膜上に第１の電極に接続されたゲート配線と、前記ソース配線及び前記第１の半導体層と接続された接続電極と、  前記第２絶縁膜上に前記第１の半導体層と接続された画素電極とを有し、  前記画素電極は、前記第２絶縁膜を間に挟んで前記ソース配線と重なっていること特徴とする半導体装置である。
【００２５】
上記構成において、前記第１の半導体層と重なる第１の電極は、ゲート電極である。また、前記第１絶縁膜を誘電体として、前記画素電極に接続された前記第２の半導体層と、隣りあう画素のゲート配線と接続された前記第２の電極とで保持容量を形成している。
【００２６】
また、上記構成は、前記第１絶縁膜を誘電体とした保持容量を用いた例を示したが、本発明は保持容量の構成に限定されない。
【００２７】
他の発明の構成は、絶縁表面上に半導体層と、前記半導体層を覆う第１絶縁膜と、  前記第１絶縁膜上にソース配線と、前記第１絶縁膜上に第１絶縁膜を間に挟んで前記半導体層と重なるゲート電極と、  前記ゲート電極及び前記ソース配線を覆う第２絶縁膜と、  前記第２絶縁膜上に前記ゲート電極と接続されたゲート配線と、  前記第２絶縁膜上に前記半導体層と接続された画素電極とを有することを特徴とする半導体装置である。
【００２８】
また、上記各構成において、前記ゲート配線は、一導電型を付与する不純物元素がドープされたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素を主成分とする膜、または合金膜、またはそれらの積層膜からなることを特徴としている。
【００２９】
上記各構成において、寄生容量を低減するために、前記第２絶縁膜は、シリコンを主成分とする第１の絶縁層と、有機樹脂材料から成る第２の絶縁層とからなることを特徴としている。
【００３０】
また、他の発明の構成は、  絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置において、  前記ゲート電極は、端部がテーパー形状である第１の導電層を下層とし、前記第１の導電層より狭い幅を有する第２の導電層を上層とし、  前記半導体層は、前記絶縁膜を間に挟んで前記第２の導電層と重なるチャネル形成領域と、該チャネル形成領域と接して形成された第３の不純物領域と、該第３の不純物領域と接して形成された第２の不純物領域と、該第２の不純物領域と接して形成された第１の不純物領域とを含むことを特徴とする半導体装置である。
【００３１】
また、前記第１の導電層の側斜面が水平面となす角度（テーパー角とも言う）
は、前記第２の導電層の側斜面が水平面となす角度より小さい。また、本明細書中では便宜上、テーパー角を有している側斜面をテーパー形状と呼び、テーパー形状を有している部分をテーパー部と呼ぶ。また、このテーパー部は、チャネル形成領域への光の入射を遮断する効果をも有している。
【００３２】
また、上記構成において、前記第３の不純物領域は、前記絶縁膜を間に挟んで前記第１の導電層と重なることを特徴としている。この第３の不純物領域は、テーパー部を端部に有する第１の導電層と、絶縁膜とを通過させて半導体層に不純物元素を添加するドーピングによって形成される。また、ドーピングにおいて、半導体層上に位置する材料層の膜厚が厚くなればなるほどイオンの注入される深さが浅くなる。従って、テーパー形状となっている導電層の膜厚による影響を受け、半導体層中に添加される不純物元素の濃度も変化する。第１の導電層の膜厚が厚くなるに従って半導体層中の不純物濃度が低減し、薄くなるにつれて濃度が増加する。
【００３３】
また、上記構成において、前記第１の不純物領域は、ソース領域またはドレイン領域であることを特徴としている。
【００３４】
また、上記構成において、前記絶縁膜のうち、前記第２の不純物領域と重なる領域はテーパー形状である部分を含むことを特徴としている。この第２の不純物領域は、絶縁膜を通過させて半導体層に不純物元素を添加するドーピングによって形成される。従って、絶縁膜のうち、テーパー形状である部分の影響を受け、第２の不純物領域の不純物濃度の分布も変化する。絶縁膜の膜厚が厚くなるに従って第２の不純物領域中の不純物濃度が低減し、薄くなるにつれて濃度が増加する。なお、第２の不純物領域は第３の不純物領域と同一のドーピングによって形成されるが、第１の導電層と重なっていないため、第２の不純物領域の不純物濃度は、第３の不純物領域の不純物濃度より高い。また、チャネル長方向における前記第２の不純物領域の幅は、前記第３の不純物領域の幅と同じ、或いは前記第３の不純物領域の幅よりも広い。
【００３５】
また、上記構成において、前記ＴＦＴはｎチャネル型ＴＦＴ、あるいはｐチャネル型ＴＦＴであることを特徴としている。また、本発明においてはｎチャネル型ＴＦＴを用いて画素ＴＦＴを形成する。また、これらのｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを用いたＣＭＯＳ回路を備えた駆動回路を形成する。
【００３６】
また、上記構成において、前記半導体装置は、反射型の液晶表示装置であることを特徴としている。
【００３７】
また、上記構造を実現する作製工程における発明の構成は、  絶縁表面上に結晶質半導体膜からなる第１の半導体層及び第２の半導体層を形成する第１工程と、  前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する第２工程と、  前記第１絶縁膜上に前記第１の半導体層と重なるゲート配線と、前記第２の半導体層の上方に位置する第１絶縁膜上に容量配線と、前記第１の絶縁膜上に島状のソース配線とを形成する第３工程と、  前記ゲート配線、前記容量配線、及び前記島状のソース配線を覆う第２絶縁膜を形成する第４工程と、  前記第２絶縁膜上に前記島状のソース配線と前記第１の半導体層とを接続する接続電極と、前記島状のソース配線と重なる画素電極とを形成する第５工程とを有することを特徴とする半導体装置の作製方法である。
【００３８】
また、上記構造を実現する作製工程における他の発明の構成は、  一対の基板間に液晶を挟持した半導体装置の作製方法であって、  第１の基板上に結晶質半導体膜からなる第１の半導体層及び第２の半導体層を形成する第１工程と、  前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する第２工程と、  前記第１絶縁膜上に前記第１の半導体層と重なるゲート配線と、前記第２の半導体層の上方に位置する第１絶縁膜上に容量配線と、前記第１の絶縁膜上に島状のソース配線とを形成する第３工程と、  前記ゲート配線、前記容量配線、及び前記島状のソース配線を覆う第２絶縁膜を形成する第４工程と、  前記第２絶縁膜上に前記島状のソース配線と前記第１の半導体層とを接続する接続電極と、前記島状のソース配線と重なる画素電極とを形成する第５工程と、  第２の基板に、各画素電極に対応した赤色、青色、緑色のカラーフィルタを形成すると同時に、少なくとも前記第１の半導体層と重なるように、前記赤色のカラーフィルタと前記青色カラーフィルタとの積層膜からなる遮光膜を形成する第６工程と、  前記第１の基板と前記第２の基板とを貼り合わせる第７工程とを有することを特徴とする半導体装置の作製方法である。
【００３９】
また、上記構造を実現する作製工程における他の発明の構成は、  絶縁表面上に結晶質半導体膜からなる第１の半導体層及び第２の半導体層を形成する第１工程と、  前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する第２工程と、  前記第１絶縁膜上に前記第１の半導体層と重なる第１の電極と、前記第２の半導体層と重なる第２の電極と、ソース配線とを形成する第３工程と、  前記第１の電極、前記第２の電極、及び前記ソース配線を覆う第２絶縁膜を形成する第４工程と、  前記第２絶縁膜上に前記第１の電極と接続するゲート配線と、前記第１の半導体層と前記ソース配線とを接続する接続電極と、前記ソース配線と重なる画素電極とを形成する第５工程とを有することを特徴とする半導体装置の作製方法である。
【００４０】
上記構成において、前記画素電極と接続された前記第２の半導体層は、隣りあう画素のゲート配線と接続された前記第２の電極と前記第１絶縁膜を間に挟んで重なっていることを特徴としている。
【００４１】
また、上記構造を実現する作製工程における他の発明の構成は、  一対の基板間に液晶を挟持した半導体装置の作製方法であって、  第１の基板上に結晶質半導体膜からなる第１の半導体層及び第２の半導体層を形成する第１工程と、  前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する第２工程と、  前記第１絶縁膜上に前記第１の半導体層と重なる第１の電極と、前記第２の半導体層と重なる第２の電極と、ソース配線とを形成する第３工程と、  前記第１の電極、前記第２の電極、及び前記ソース配線を覆う第２絶縁膜を形成する第４工程と、  前記第２絶縁膜上に前記第１の電極と接続するゲート配線と、前記第１の半導体層と前記ソース配線とを接続する接続電極と、前記ソース配線と重なる画素電極とを形成する第５工程と、  第２の基板に、各画素電極に対応した赤色、青色、緑色のカラーフィルタを形成すると同時に、少なくとも前記第１の半導体層と重なるように、前記赤色のカラーフィルタと前記青色カラーフィルタとの積層膜からなる遮光膜を形成する第６工程と、  前記第１の基板と前記第２の基板とを貼り合わせる第７工程とを有することを特徴とする半導体装置の作製方法である。
【００４２】
また、上記構造を実現する作製工程における他の発明の構成は、  絶縁表面上に半導体層を形成する工程と、  前記半導体層上に絶縁膜を形成する工程と、  前記絶縁膜上に第１の導電層と第２の導電層を形成する工程と、  前記第１の導電層と第２の導電層をマスクとして一導電型を付与する不純物元素を添加して第１の不純物領域を形成する工程と、  前記第１の導電層、前記第２の導電層をエッチングして、テーパー部を有する第１の導電層と、第２の導電層を形成する工程と、  前記絶縁膜を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、第２の不純物領域を形成すると同時に、前記第１の導電層のテーパ−部を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記半導体層の端部に向かって不純物濃度が増加する第３の不純物領域を形成する工程と、を有する半導体装置の作製方法である。
【００４３】
また、上記構造を実現する作製工程における他の発明の構成は、  絶縁表面上に半導体層を形成する工程と、  前記半導体層上に絶縁膜を形成する工程と、  前記絶縁膜上に第１の導電層と第２の導電層を形成する工程と、  前記第１の導電層と第２の導電層をマスクとして一導電型を付与する不純物元素を添加して第１の不純物領域を形成する工程と、  前記第１の導電層、前記第２の導電層、前記絶縁膜をエッチングして、テーパー部を有する第１の導電層と、第２の導電層と、テーパー部を一部有する前記絶縁膜を形成する工程と、  前記テーパー部を一部有する絶縁膜を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、第２の不純物領域を形成すると同時に、前記第１の導電層のテーパ−部を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記半導体層の端部に向かって不純物濃度が増加する第３の不純物領域を形成する工程と、を有する半導体装置の作製方法である。
【発明の効果】
【００４４】
本発明によりマスク数及び工程数を増加させることなく、高い開口率を実現した画素構造を有する反射型表示装置を実現することができる。
【発明を実施するための最良の形態】
【００４５】
本発明の実施形態について、以下に説明する。
【００４６】
本発明の反射型表示装置は、基本的な構成として、互いに所定の間隙を間に挟んで接着した素子基板及び対向基板と、前記間隙に保持された電気光学物質（液晶材料等）とを備えている。
【００４７】
〔実施の形態１〕  本発明の画素構造の具体例を図１に示す。
【００４８】
素子基板は、図１に示すように、行方向に配置されたゲート配線１４０及び容量配線１３７と、列方向に配置されたソース配線と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。
【００４９】
ただし、図１におけるソース配線は、列方向に配置された島状のソース配線１３９と接続電極１６５とが接続したものを指している。なお、島状のソース配線１３９は、ゲート配線１４０（ゲート電極１３６含む）及び容量配線１３７と同様にゲート絶縁膜上に接して形成されたものである。また、接続電極１６５は画素電極１６７、１６０と同様に層間絶縁膜上に形成されたものである。
【００５０】
このような構成とすることによって、各画素間は、主に画素電極１６０の端部を島状のソース配線１３９やゲート配線１４０と重ねることにより遮光することができる。
【００５１】
なお、素子基板上のＴＦＴを遮光するため、赤色のカラーフィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色のカラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜を所定の位置（素子基板のＴＦＴの位置）にあわせてパターニングしたものを対向基板上に設ける。
【００５２】
このような構成とすることによって、素子基板のＴＦＴは、主に対向基板に設けられたカラーフィルタ（赤色のカラーフィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色のカラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜）により遮光することができる。
【００５３】
また、画素電極１６０の保持容量は、第２の半導体層２０２を覆う絶縁膜を誘電体とし、画素電極１６０と接続された第２の半導体層２０２と、容量配線２０３とで形成している。
【００５４】
また、図１に示す画素構造を有する画素部と駆動回路とを有する素子基板を形成するために必要なマスク数を５枚とすることができる。即ち、１枚目は、第１の半導体層２０１及び第２の半導体層２０２をパターニングするマスク、２枚目は、ゲート配線１４０、２０４、容量配線１３７、２０３、及び島状のソース配線１３９、２０６、２０７をパターニングするマスク、３枚目は、駆動回路のｐチャネル型ＴＦＴを形成するためにｐ型を付与する不純物元素を添加する際、ｎチャネル型ＴＦＴを覆うためのマスク、４枚目は、第１の半導体層と第２の半導体層と島状のソース配線とにそれぞれ達するコンタクトホールを形成するマスク、５枚目は、接続電極１６５、２０５及び画素電極１６０、１６７をパターニングするためのマスクである。
【００５５】
以上のように、図１に示す画素構造とした場合、少ないマスク数で画素開口率の高い反射型液晶表示装置を実現することができる。
【００５６】
〔実施の形態２〕  本発明の画素構造の具体例を図１０に示す。
【００５７】
素子基板は、図１０に示すように、行方向に配置されたゲート配線１００２、１０１２と、列方向に配置されたソース配線１００４と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。
【００５８】
ただし、図１０におけるゲート配線は、列方向に配置された島状のゲート電極１００１と島状の容量電極１００８が接続したものを指している。なお、島状のゲート電極１００１は、ソース配線１００４及び容量電極１００８と同様にゲート絶縁膜上に接して形成されたものである。また、ゲート配線１００２、１０１２は画素電極１００６、１００７、接続電極１００５と同様に層間絶縁膜上に形成されたものである。
【００５９】
このような構成とすることによって、各画素間は、主に画素電極１００６の端部をソース配線１００４と重ねることにより遮光することができる。
【００６０】
また、上記実施の形態１と同様にして、素子基板のＴＦＴは、主に対向基板に設けられたカラーフィルタ（赤色のカラーフィルタ、または赤色のカラーフィルタと青色のカラーフィルタの積層膜、または赤色のカラーフィルタと青色のカラーフィルタと緑色のカラーフィルタの積層膜）により遮光する。また、図１０の画素構造では、ゲート配線と画素電極の間隙を遮光する必要があるため、この部分においても同様に対向基板に設けたカラーフィルタを用いて遮光すればよい。
【００６１】
また、画素電極１００６の保持容量は、第２の半導体層を覆う絶縁膜を誘電体とし、画素電極１００６と接続された第２の半導体層と、ゲート配線１０１２と接続された容量電極１００８とで形成している。
【００６２】
また、図１と同様に図１０に示す画素構造を有する画素部と駆動回路とを有する素子基板を形成するために必要なマスク数を５枚とすることができる。即ち、１枚目は、第１の半導体層及び第２の半導体層をパターニングするマスク、２枚目は、ゲート電極１００１、容量電極１００８、及びソース配線１００４をパターニングするマスク、３枚目は、駆動回路のｐチャネル型ＴＦＴを形成するためにｐ型を付与する不純物元素を添加する際、ｎチャネル型ＴＦＴを覆うためのマスク、４枚目は、第１の半導体層と第２の半導体層とゲート電極と容量電極とソース配線とにそれぞれ達するコンタクトホールを形成するマスク、５枚目は、接続電極１００５、ゲート配線１００２、１０１２、及び画素電極１００６、１００７をパターニングするためのマスクである。
【００６３】
以上のように、図１０に示す画素構造とした場合、少ないマスク数で画素開口率の高い反射型液晶表示装置を実現することができる。
【００６４】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００６５】
本実施例では同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００６６】
まず、図２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜１０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００６７】
島状半導体層１０２〜１０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層１０２〜１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）
の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００６８】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。
そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００６９】
次いで、島状半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。
ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７０】
そして、ゲート絶縁膜１０７上にゲート電極を形成するための第１の導電膜１０８と第２の導電膜１０９とを形成する。本実施例では、第１の導電膜１０８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜をＷで１００〜３００ｎｍの厚さに形成する。
【００７１】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【００７２】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％または９９．９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００７３】
なお、本実施例では、第１の導電膜１０８をＴａ、第２の導電膜をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【００７４】
次に、レジストによるマスク１１０〜１１７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００７５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１９〜１２６（第１の導電層１１９ａ〜１２６ａと第２の導電層１１９ｂ〜１２６ｂ）を形成する。１１８はゲート絶縁膜であり、第１の形状の導電層１１９〜１２６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００７６】
また、本実施例では１回のエッチングにより第１の形状の導電層１１９〜１２６を形成したが、複数のエッチングによって形成してもよいことは言うまでもない。
【００７７】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
（図２（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層１１９〜１２３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１２７〜１３１が形成される。第１の不純物領域１２７〜１３１には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００７８】
次に、図２（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層１３３〜１４０（第１の導電層１３３ａ〜１４０ａと第２の導電層１３３ｂ〜１４０ｂ）を形成する。１３２はゲート絶縁膜であり、第２の形状の導電層１３３〜１３７で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００７９】
また、本実施例では１回のエッチングにより図２（Ｃ）に示した第２の形状の導電層１３３〜１４０を形成したが、複数のエッチングによって形成してもよいことは言うまでもない。例えば、ＣＦ4とＣｌ2の混合ガスによるエッチングを行った後、ＣＦ4とＣｌ2とＯ2の混合ガスによるエッチングを行ってもよい。
【００８０】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８１】
そして、図３（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図２（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層１３３ｂ〜１３７ｂを不純物元素に対するマスクとして用い、第１の導電層１３３ａ〜１３７ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層１３３ａ〜１３７ａと重なる第３の不純物領域１４１〜１４５と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域１４６〜１５０とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
【００８２】
また、ここでは、レジストマスクをそのままの状態としたまま、第２のドーピング処理を行った例を示したが、レジストマスクを除去した後、第２のドーピング処理を行ってもよい。
【００８３】
そして、図３（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層１０４に一導電型とは逆の導電型の不純物元素が添加された第４の不純物領域１５４〜１５６を形成する。第２の導電層１３４を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０３、１０５、１０６はレジストマスク１５１〜１５３で全面を被覆しておく。不純物領域１５４〜１５６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。実際には、第４の不純物領域に含まれるボロンは、第２のドーピング処理と同様に半導体層上に位置するテーパー形状となっている導電層や絶縁膜の膜厚による影響を受け、第４の不純物領域中に添加される不純物元素の濃度は変化している。
【００８４】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の導電層１３３〜１３６がゲート電極として機能する。また、１３９は島状のソース配線、１４０はゲート配線、１３７は容量配線として機能する。
【００８５】
こうして導電型の制御を目的として図３（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、１３３〜１４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８６】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８７】
次いで、第１の層間絶縁膜１５７は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜１５８を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【００８８】
そして、駆動回路４０６において島状半導体層のソース領域とコンタクトを形成するソース配線１５９〜１６１、ドレイン領域とコンタクトを形成するドレイン配線１６２〜１６４を形成する。また、画素部４０７においては、画素電極１６６、１６７、接続電極１６５を形成する。（図４）この接続電極１６５により島状のソース配線１３９は、隣り合う島状のソース配線２０７及び画素ＴＦＴ４０４と電気的な接続が形成される。画素電極１６０は、画素ＴＦＴの活性層に相当する島状半導体層（図１中における第１の半導体層２０１に相当）及び保持容量を形成する島状半導体層（図１中における第２の半導体層２０２に相当）とそれぞれ電気的な接続が形成される。なお、画素電極１６７は隣り合う画素のものである。
【００８９】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有する画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００９０】
駆動回路４０６のｎチャネル型ＴＦＴ４０１はチャネル形成領域１６８、ゲート電極を形成する第２の導電層１３３と重なる第３の不純物領域１４６（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１４１（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１２７を有している。ｐチャネル型ＴＦＴ４０２にはチャネル形成領域１６９、ゲート電極を形成する第２の導電層１３４と重なる第４の不純物領域１５６、ゲート電極の外側に形成される第４の不純物領域１５５、ソース領域またはドレイン領域として機能する第４の不純物領域１５４を有している。ｎチャネル型ＴＦＴ４０３にはチャネル形成領域１７０、ゲート電極を形成する第２の導電層１３５と重なる第３の不純物領域１４８（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１４３（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１２９を有している。
【００９１】
画素部の画素ＴＦＴ４０４にはチャネル形成領域１７１、ゲート電極を形成する第２の導電層１３６と重なる第３の不純物領域１４９（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１４４（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１３０を有している。また、保持容量４０５の一方の電極として機能する半導体層１３１には第１の不純物領域と同じ濃度で、半導体層１４５には第３の不純物領域と同じ濃度で、半導体層１５０には第２の不純物領域と同じ濃度で、それぞれｎ型を付与する不純物元素が添加されており、容量配線１３７とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。また、ｎ型を付与する不純物元素が添加されている。なお、図４で示す保持容量４０５は隣接する画素の保持容量を示している。
【００９２】
本実施例で作製するアクティブマトリクス基板の画素部の上面図は、図４のＡ−Ａ'は、図１で示すＡ−Ａ'線に対応している。即ち、図４で示す島状のソース配線１３９、接続電極１６５、画素電極１６０、１６７、ゲート配線１４０、ゲート電極１３６、容量配線１３７は図１で示す符号と同一のものを用いた。
【００９３】
このように、本発明の画素構造を有するアクティブマトリクス基板は、ソース配線と接続電極を異なる層で形成し、図１で示すような画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向上させることができる。
【００９４】
また、本発明の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部をソース配線やゲート配線と重なるように配置されている。
【００９５】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソース配線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【実施例２】
【００９６】
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図５を用いる。
【００９７】
まず、実施例１に従い、図４の状態のアクティブマトリクス基板を得た後、図４のアクティブマトリクス基板上に配向膜５６７を形成しラビング処理を行う。
【００９８】
一方、対向基板５６９を用意する。対向基板５６９にはカラーフィルター層５７０、５７１、オーバーコート層５７３を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層５７０と青色のカラーフィルター層５７１とを重ねて形成し遮光膜を兼ねる構成とする。実施例１の基板を用いた場合、少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルタと青色のカラーフィルタを重ねて配置することが好ましい。
【００９９】
また、接続電極１６５に合わせて赤色のカラーフィルター層５７０、青色のカラーフィルター層５７１、緑色のカラーフィルター層５７２とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【０１００】
スペーサの配置は任意に決定すれば良いが、例えば図５で示すように接続電極上に位置が合うように対向基板に配置すると良い。また、駆動回路のＴＦＴ上にその位置を合わせてスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース線およびドレイン線を覆うようにして配置しても良い。
【０１０１】
オーバーコート層５７３を形成した後、対向電極５７６をパターニング形成し、配向膜５７４を形成した後ラビング処理を行う。
【０１０２】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤５６８で貼り合わせる。シール剤５６８にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【実施例３】
【０１０３】
実施例１では、ゲート配線、島状のソース配線、容量配線を同時に形成した例を示したが、本実施例ではマスクを１枚増やしてゲート電極を形成する工程と、ゲート配線、ソース配線、及び容量配線を形成する工程とを別々にしてアクティブマトリクス基板を作製した例を図６及び図７に示す。
【０１０４】
実施例１で示すＴＦＴのゲート電極は２層構造を有している。その第１層目と第２層目とはいずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成している。或いは、第１層目をリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜で形成している。
【０１０５】
ゲート電極の第１層目に半導体膜を用いる場合も同様であるが、Ｔａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料は面積抵抗が約１０Ω、またはそれ以上の値であり、画面サイズが４インチクラスかそれ以上の表示装置を作製する場合には必ずしも適していない。画面サイズの大型化に伴って基板上において配線を引回す長さが必然的に増大し、配線抵抗の影響による信号の遅延時間の問題を無視することができなくなるためである。また、配線抵抗を下げる目的で配線の幅を太くすると、画素部以外の周辺の領域の面積が増大し表示装置の外観を著しく損ねることになる。
【０１０６】
従って、本実施例では、ゲート配線や容量配線はシート抵抗値を低くするアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料で形成する。即ち、本実施例においては、ゲート配線をゲート電極と別な材料で形成する。
【０１０７】
ゲート配線６０２とゲート電極６０１とのコンタクト部を図６で示すように半導体層の外側に設ける。Ａｌはエレクトロマイグレーションなどでゲート絶縁膜中にしみ出すことがあるので、ゲート配線を半導体層上に設けることは適切でない。このコンタクトはコンタクトホールを必要とせず、ゲート電極とゲート配線とを重ね合わせて形成する。
【０１０８】
以下に作製工程を簡略に示す。
【０１０９】
まず、実施例１に従い、活性化および水素化処理まで同一の工程を用いる。ただし、実施例１では、１３３〜１３７で示した電極および配線を同時に作製したが、本実施例では各ＴＦＴのゲート電極６０１のみを形成する。なお、保持容量の一方の電極となる第２の半導体層６００、６１２には第１の不純物領域と同じ濃度でｎ型を付与する不純物元素を添加されるようにする。
【０１１０】
次いで、活性化工程の後、ゲート配線６０２、６１４、島状のソース配線６０４、６１６、６１７、容量配線６０３、６１３、駆動回路の配線６０８を低抵抗の導電性材料で形成する。低抵抗の導電性材料はＡｌやＣｕを主成分とするものであり、このような材料でゲート配線を形成する。本実施例ではＡｌを用いる例を示し、Ｔｉを０．１〜２重量％含むＡｌ膜を低抵抗導電層として全面に形成する（図示せず）。厚さは２００〜４００nm（好ましくは２５０〜３５０nm）で形成する。そして、所定のレジストパターンを形成し、エッチング処理して、ゲート配線６０２、６１４、島状のソース配線６０４、６１６、６１７、容量配線６０３、６１３、駆動回路の配線６０８を形成する。これらの配線のエッチング処理は、リン酸系のエッチング溶液によるウエットエッチングで行うと、下地との選択加工性を保って形成することができる。
【０１１１】
次いで、実施例１に従い、第１の層間絶縁膜、第２の層間絶縁膜を形成する。
そして、駆動回路７０６において島状半導体層のソース領域とコンタクトを形成するソース配線、ドレイン領域とコンタクトを形成するドレイン配線を形成する。また、画素部７０７においては、画素電極６０６、６０７、接続電極６０５、６１５を形成する。（図７）この接続電極６０５により島状のソース配線６０４は、隣り合う島状のソース配線６１７及び画素ＴＦＴ７０４と電気的な接続が形成される。なお、保持容量７０５、画素電極６０７は隣り合う画素のものである。また、保持容量７０５の一方の電極として機能する第２の半導体層６００には第１の不純物領域と同じ濃度でｎ型を付与する不純物元素が添加されており、容量配線６０３とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
【０１１２】
以上の様にして、ｎチャネル型ＴＦＴ７０１、ｐチャネル型ＴＦＴ７０２、ｎチャネル型ＴＦＴ７０３を有する駆動回路７０６と、画素ＴＦＴ７０４、保持容量７０５とを有する画素部７０７を同一基板上に形成することができる。
【０１１３】
本実施例で作製するアクティブマトリクス基板の画素部の上面図は図６であり、図６の点線Ｂ−Ｂ'で切断した断面図が図７で示すＢ−Ｂ'に対応している。
【０１１４】
本実施例によれば、ゲート配線６０２、６１４、島状のソース配線６０４、６１６、６１７、及び容量配線６０３、６１３を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、実施例２と組み合わせれば画素部（画面サイズ）が４インチクラス以上の優れた表示装置を実現することができる。
【実施例４】
【０１１５】
本実施例では、実施例３とはアクティブマトリクス基板のＴＦＴ構造が異なる他の例を図８を用いて説明する。
【０１１６】
図８に示すアクティブマトリクス基板は、第１のｐチャネル型ＴＦＴ８５０と第２のｎチャネル型ＴＦＴ８５１を有するロジック回路部８５５と第２のｎチャネル型ＴＦＴ８５２から成るサンプリング回路部８５６とを有する駆動回路８５７と、画素ＴＦＴ８５３と保持容量８５４を有する画素部８５８とが形成されている。駆動回路８５７のロジック回路部８５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング回路８５６のＴＦＴは基本的にはアナログスイッチで形成する。
【０１１７】
これらのＴＦＴは基板８０１に形成した下地膜８０２上の島状半導体層８０３〜８０６にチャネル形成領域やソース領域、ドレイン領域及びＬＤＤ領域などを設けて形成する。下地膜や島状半導体層は実施例１と同様にして形成する。ゲート絶縁膜８０８上に形成するゲート電極８０９〜８１２は端部がテーパー形状となるように形成することに特徴があり、この部分を利用してＬＤＤ領域を形成している。このようなテーパー形状は実施例１と同様に、ＩＣＰエッチング装置を用いたＷ膜の異方性エッチング技術により形成することができる。
【０１１８】
テーパー形状の部分を利用して形成されるＬＤＤ領域はｎチャネル型ＴＦＴの信頼性を向上させるために設け、これによりホットキャリア効果によるオン電流の劣化を防止する。このＬＤＤ領域はイオンドープ法により当該不純物元素のイオンを電界で加速して、ゲート電極の端部及び該端部の近傍におけるゲート絶縁膜を通して半導体膜に添加する。
【０１１９】
第１のｎチャネル型ＴＦＴ８５１にはチャネル形成領域８３２の外側に第１のＬＤＤ領域８３５、第２のＬＤＤ領域８３４、ソースまたはドレイン領域８３３が形成され、第１のＬＤＤ領域８３５はゲート電極８１０と重なるように形成されている。また、第１のＬＤＤ領域８３５と第２のＬＤＤ領域８３４とに含まれるｎ型の不純物元素は、上層のゲート絶縁膜やゲート電極の膜厚の差により第２のＬＤＤ領域８３４の方が高くなっている。第２のｎチャネル型ＴＦＴ８５２も同様な構成とし、チャネル形成領域８３６、ゲート電極と重なる第１のＬＤＤ領域８３９、第２のＬＤＤ領域８３８、ソースまたはドレイン領域８３７から成っている。一方、ｐチャネル型ＴＦＴ８５０はシングルドレインの構造であり、チャネル形成領域８２８の外側にｐ型不純物が添加された不純物領域８２９〜８３１が形成されている。
【０１２０】
画素部８５８において、ｎチャネル型ＴＦＴで形成される画素ＴＦＴはオフ電流の低減を目的としてマルチゲート構造で形成され、チャネル形成領域８４０の外側にゲート電極と重なる第１のＬＤＤ領域８４３、第２のＬＤＤ領域８４２、ソースまたはドレイン領域８４１が設けられている。また、保持容量８５４は島状半導体層８０７とゲート絶縁膜８０８と同じ層で形成される絶縁層と容量配線８１５とから形成されている。島状半導体層８０７にはｎ型不純物が添加されていて、抵抗率が低いことにより容量配線に印加する電圧を低く抑えることができる。
【０１２１】
層間絶縁膜は酸化シリコン、窒化シリコン、または酸化窒化シリコンなどの無機材料から成り、５０〜５００nmの厚さの第１の層間絶縁膜８１６と、ポリイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁膜８１７とで形成する。このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さないので、第１の層間絶縁膜８１６と組み合わせて形成することが好ましい。
【０１２２】
その後、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜１４６をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成することができる。
【０１２３】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターンを形成し、エッチングによってソース及びドレイン配線８１８〜８２３と、画素電極８２６、８２７、接続電極８２５を形成する。このようにして図１で示すような画素構成の画素部を有するアクティブマトリクス基板を形成することができる。また、本実施例のアクティブマトリクス基板を用いても、実施例２で示すアクティブマトリクス型の液晶表示装置を作製することができる。
【実施例５】
【０１２４】
本実施例では、実施例３とはアクティブマトリクス基板のＴＦＴ構造が異なる他の例を図９を用いて説明する。
【０１２５】
図９で示すアクティブマトリクス基板は、第１のｐチャネル型ＴＦＴ９５０と第２のｎチャネル型ＴＦＴ９５１を有するロジック回路部９５５と第２のｎチャネル型ＴＦＴ９５２から成るサンプリング回路部９５６とを有する駆動回路９５７と、画素ＴＦＴ９５３と保持容量９５４を有する画素部９５８とが形成されている。駆動回路９５７のロジック回路部９５５のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング回路９５６のＴＦＴは基本的にはアナログスイッチで形成する。
【０１２６】
本実施例で示すアクティブマトリクス基板は、まず、基板９０１上に下地膜９０２を酸化シリコン膜、酸化窒化シリコン膜などで５０〜２００nmの厚さに形成する。その後、レーザー結晶化法や熱結晶化法で作製した結晶質半導体膜から島状半導体層９０３〜９０７を形成する。その上にゲート絶縁膜９０８を形成する。そして、ｎチャネル型ＴＦＴを形成する島状半導体層９０４、９０５と保持容量を形成する島状半導体層９０７に１×１０16〜１×１０19/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元素を選択的に添加する。
【０１２７】
そして、ＷまたはＴａを成分とする材料でゲート電極９０９〜９１２、ゲート配線９１４、容量配線９１５、及びソース配線９１３を形成する。ゲート配線、容量配線、ソース配線は実施例３のようにＡｌ等の抵抗率の低い材料で別途形成しても良い。そして、島状半導体層９０３〜９０７ゲート電極９０９〜９１２及び容量配線９１５の外側の領域に１×１０19〜１×１０21/cm3の濃度でリン（Ｐ）に代表されるｎ型を付与する不純物元素を選択的に添加する。こうして第１のｎチャネル型ＴＦＴ９５１、第２のｎチャネル型ＴＦＴ９５２には、それぞれチャネル形成領域９３１、９３４、ＬＤＤ領域９３３、９３６、ソースまたはドレイン領域９３２、９３５が形成される。画素ＴＦＴ９５３のＬＤＤ領域９３９はゲート電極９１２を用いて自己整合的に形成するものでチャネル形成領域９３７の外側に形成され、ソースまたはドレイン領域９３８は。第１及び第２のｎチャネル型ＴＦＴと同様にして形成されている。
【０１２８】
層間絶縁膜は実施例３と同様に、酸化シリコン、窒化シリコン、または酸化窒化シリコンなどの無機材料から成る第１の層間絶縁膜９１６と、ポリイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁膜９１７とで形成する。その後、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。そして、導電性の金属膜をスパッタ法や真空蒸着法で形成しソース配線及びドレイン配線９１８〜９２３と、画素電極９２６、９２７、接続電極９２５を形成する。このようにして図１で示すような画素構造構成の画素部を有するアクティブマトリクス基板を形成することができる。また、本実施例のアクティブマトリクス基板を用いても、実施例２で示すアクティブマトリクス型の液晶表示装置を作製することができる。
【０１２９】
ロジック回路９５５の第１のｎチャネル型ＴＦＴ９５１はドレイン側にゲート電極と重なるＧＯＬＤ領域が形成された構造としてある。このＧＯＬＤ領域によりドレイン領域近傍に発生する高電界領域を緩和して、ホットキャリアの発生を防ぎ、このＴＦＴの劣化を防止することができる。このような構造のｎチャネル型ＴＦＴはバッファ回路やシフトレジスタ回路に適している。一方、サンプリング回路９５６の第２のｎチャネル型ＴＦＴ９５２はＧＯＬＤ領域とＬＤＤ領域をソース側及びドレイン側に設けた構造であり、極性反転して動作するアナログスイッチにおいてホットキャリアによる劣化を防ぎ、さらにオフ電流を低減することを目的とした構造となっている。画素ＴＦＴ９５３はＬＤＤ構造を有し、マルチゲートで形成され、オフ電流の低減を目的とした構造となっている。一方、ｐチャネル型ＴＦＴはシングルドレイン構造で形成され、チャネル形成領域９２８の外側にｐ型の不純物元素が添加された不純物領域９２９、９３０を形成する。
【０１３０】
このように、図９で示すアクティブマトリクス基板は、画素部及び駆動回路が要求する仕様に応じて各回路を構成するＴＦＴを最適化し、各回路の動作特性と信頼性を向上させることを特に考慮した構成となっている。
【実施例６】
【０１３１】
本実施例では、アクティブマトリクス基板の画素構造が異なる他の例を図１０、図１１を用いて説明する。
【０１３２】
本実施例は、実施例１とはマスクパターンのみを変更することによって、図１０、図１１に示す画素構造を有するアクティブマトリクス基板を得ることができる。
【０１３３】
なお、本実施例の作製工程は、実施例１とほぼ同一である。
【０１３４】
実施例１に従い、図２（Ａ）の状態まで形成する。次いで、実施例１のマスクを変更し、ゲート電極１００１、容量電極１００８、及びソース配線１００４をパターニング形成する。
【０１３５】
以降の工程は実施例１に従い、図３（Ａ）の状態までの処理を行う。次いで、実施例１のマスクを変更し、駆動回路のｐチャネル型ＴＦＴだけでなく、保持容量の一方の電極となる半導体層にもｐ型を付与する不純物元素の添加を行う。
【０１３６】
次いで、実施例１に従い、活性化、第１層間絶縁膜及び第２層間絶縁膜の形成を行う。次いで、実施例１のマスクを変更し、各コンタクトホールの形成を行う。次いで、実施例１のマスクを変更し、接続電極１００５、ゲート配線１００２、１０１２、及び画素電極１００６、１００７をパターニング形成する。
【０１３７】
こうして、図１０に示した画素構造が得られる。図１０におけるゲート配線は、列方向に配置された島状のゲート電極１００１と島状の容量電極１００８が接続したものを指している。また、図１０中の点線Ｃ−Ｃ’で切断した断面図が図１１中の点線Ｃ−Ｃ’に相当している。また、図１０中の点線Ｄ−Ｄ’で切断した断面図が図１１中の点線Ｄ−Ｄ’に相当している。
【０１３８】
本実施例は、図１０及び図１１に示したように、島状のゲート電極１００１が、ソース配線１００４及び容量電極１００８と同時にゲート絶縁膜上に接して形成されたものである。また、ゲート配線１００２、１０１２は、画素電極１００６、１００７、接続電極１００５と同様に層間絶縁膜上に形成されたものである。
【０１３９】
このような構成とすることによって、各画素間は、主に画素電極１００６の端部をソース配線１００４と重ねることにより遮光することができる。
【０１４０】
また、画素電極１００６の保持容量は、第２の半導体層を覆う絶縁膜を誘電体とし、画素電極１００６と接続された第２の半導体層と、ゲート配線１０１２と接続された容量電極１００８とで形成している。本実施例は、実施例１のような容量配線を設ける必要がなく、開口率を上げることができるので、画素サイズの小さいパネルに特に有効である。
【０１４１】
また、このような保持容量を形成する場合においては、第２の半導体層にｐ型を付与する不純物元素を添加することが好ましい。
【０１４２】
なお、本実施例は実施例２と組み合わせることが可能である。
【実施例７】
【０１４３】
実施例２を用いて得られたアクティブマトリクス型液晶表示装置（図５）の構成を図１２の上面図を用いて説明する。なお、図５と対応する部分には同じ符号を用いた。
【０１４４】
図１２（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子１１０３、外部入力端子と各回路の入力部までを接続する配線１１０４などが形成されたアクティブマトリクス基板１１０１と、カラーフィルタなどが形成された対向基板１１０２とがシール材５６８を間に挟んで貼り合わされている。
【０１４５】
ゲート配線側駆動回路１１０５とソース配線側駆動回路１１０６の上面には対向基板側に赤色カラーフィルターまたは赤色と青色のカラーフィルタを積層させた遮光膜１１０７が形成されている。また、画素部４０７上の対向基板側に形成されたカラーフィルター１１０８は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色のカラーフィルター層が各画素に対応して設けられている。実際の表示に際しては、赤色（Ｒ）のカラーフィルタ、緑色（Ｇ）のカラーフィルタ、青色（Ｂ）のカラーフィルタの３色でカラー表示を形成するが、これら各色のカラーフィルターの配列は任意なものとする。
【０１４６】
図１３は図１２（Ａ）で示す外部入力端子１１０３のＦ−Ｆ'線に対する断面図を示している。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために画素電極と同じ層で形成される配線１１０９によって層間絶縁膜１１１０を間に挟んでゲート配線と同じ層で形成される配線１１１１と接続する。
【０１４７】
また、外部入力端子にはベースフィルム１１１２と配線１１１３から成るＦＰＣが異方性導電性樹脂１１１４で貼り合わされている。さらに補強板１１１５で機械的強度を高めている。
【０１４８】
図１３（Ｂ）はその詳細図を示し、図１３（Ａ）で示す外部入力端子の断面図を示している。アクティブマトリクス基板側に設けられる外部入力端子がゲート配線と同じ層で形成される配線１１１１と、画素電極と同じ層で形成される配線１１０９とから形成されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例えば、ゲート配線と同じ層で形成される配線１１１１で形成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同じ層で形成される配線１１０９は、実施例１で示す構成に従えば、Ｔｉ膜１１０９ａ、Ａｌ膜１１０９ｂ、Ｓｎ膜１１０９ｃの３層構造で形成されている。ＦＰＣはベースフィルム１１１２と配線１１１３から形成され、この配線１１１３と画素電極と同じ層で形成される配線１１０９とは、熱硬化型の接着剤１１１４とその中に分散している導電性粒子１１１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構造を形成している。
【０１４９】
一方、図１２（Ｂ）は図１２（Ａ）で示す外部入力端子１１０３のＥ−Ｅ'線に対する断面図を示している。導電性粒子１１１６の外径は配線１１０９のピッチよりも小さので、接着剤１１１４中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【０１５０】
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の表示部として用いることができる。
【０１５１】
なお、本実施例は、実施例３乃至６のいずれか一と自由に組み合わせることが可能である。
【実施例８】
【０１５２】
本実施例では、実施例１で示したアクティブマトリクス基板のＴＦＴの半導体層を形成する結晶質半導体層の他の作製方法について示す。本実施例では特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。以下に、その場合の例を説明する。
【０１５３】
実施例１と同様にして、ガラス基板上に下地膜、非晶質半導体層を２５〜８０nmの厚さで形成する。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１７０は、スピンコート法の他にスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【０１５４】
そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層を得ることができる。
【０１５５】
このうようにして作製された結晶質半導体層から島状半導体層を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１５６】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｃ）で説明した活性化工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１５７】
なお、本実施例は、実施例１乃至７のいずれか一と自由に組み合わせることが可能である。
【実施例９】
【０１５８】
本発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１５９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４及び図１５に示す。
【０１６０】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０１６１】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の駆動回路に適用することができる。
【０１６２】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の駆動回路に適用できる。
【０１６３】
図１４（Ｄ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示部２３０４、光学系２３０５、表示装置２３０６等を含む。本発明は表示装置２３０６に用いることができる。
【０１６４】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０１６５】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２やその他の駆動回路に適用することができる。
【０１６６】
図１５（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４やその他の駆動回路に適用することができる。
【０１６７】
図１５（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
【０１６８】
図１５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１６９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【実施例１０】
【０１７０】
実施例１では、第１の形状の導電層を形成する第１のエッチング処理を１回のエッチング条件で行ったが、絶縁膜の膜減り及び形状の均一性を向上させるため、複数回のエッチング条件で行ってもよい。本実施例では第１のエッチング処理を２回のエッチング条件で第１の形状の導電層を形成する例を示す。
【０１７１】
また、本発明は、ゲート電極の両側にテーパー形状が形成され、チャネル形成領域の両側にＬＤＤ領域が形成されるが、本実施例は、作製工程におけるゲート電極近傍の片側の断面拡大図を示す図１６を用いて説明する。なお、簡略化のため、下地膜と基板は図示していない。
【０１７２】
まず、実施例１に従って、図２（Ａ）と同じ状態を得る。ただし、実施例１では第１の導電膜としてＴａを用いたが、本実施例では第１の導電膜として非常に耐熱性の高いＴａＮを用いた。第１の導電膜は、膜厚２０〜１００ｎｍとし、第２の導電膜は、膜厚１００〜４００ｎｍとすればよく、本実施例では、膜厚３０ｎｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷからなる第２の導電膜を積層形成した。
【０１７３】
次いで、レジストからなる第１の形状のマスク１２０５ａを形成し、ＩＣＰ法によりエッチングを行って第１の形状の第２の導電層１２０４ａを形成する。ここでは、ＴａＮと選択比が高いエッチングガスとしてＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたため、図１６（Ａ）に示した状態を得ることができる。表１に様々なエッチング条件と第２の導電層（Ｗ）のエッチングレート、第１の導電層（ＴａＮ）のエッチングレート、または第２の導電層（Ｗ）のテーパー角との関係を示す。
【０１７４】
【表１】
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【０１７５】
なお、本明細書においてテーパー角とは、図１６（Ａ）の右上図に示したように、水平面と材料層の側面とがなす角を指している。
【０１７６】
また、水平面と第２の導電層（Ｗ）の側面とがなす角（テーパー角α１）は、第１のエッチング条件を、例えば表１中の条件４〜１５のいずれか一に設定することで１９度〜７０度の範囲で自由に設定することができる。なお、エッチング時間は実施者が適宜設定すればよい。
【０１７７】
また、図１６（Ａ）において、１２０１は半導体層、１２０２は絶縁膜、１２０３は第１の導電膜である。
【０１７８】
次いで、マスク１２０５ａをそのままにした状態で、第２のエッチング条件とし、エッチングを行って、第１の形状の第１の導電層１２０３ａを形成する。なお、第２のエッチング条件でのエッチングの際、絶縁膜１２０２も若干エッチングされて第１の形状の絶縁膜１２０２ａとなる。ここでは、第２のエッチング条件のエッチングガスとしてＣＦ4とＣｌ2からなる混合ガスを用いた。第２のエッチング条件として、例えば、表１の条件１〜３のいずれか一を用いればよい。このように第１のエッチング処理を２回のエッチング条件で行うことによって、絶縁膜１２０２の膜減りを抑えることができる。
【０１７９】
次いで、第１のドーピング処理を行う。半導体に一導電型を付与する不純物元素、ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第１の形状の第１の導電層１２０３ａ及び第１の形状の第２の導電層１２０４ａをマスクとして半導体層１２０１に添加する。（図１６（Ｂ））なお、図１６（Ｂ）では、第２のエッチング条件のエッチングを行った際、第１の形状の第２の導電層１２０４ａも若干、エッチングされるが微小であるため図１６（Ａ）と同一形状として図示した。
【０１８０】
次いで、マスク１２０５ａをそのままにした状態で、第２のエッチング処理を行い、図１６（Ｃ）に示した状態を得る。本実施例では、第２のエッチング処理として、ＣＦ4とＣｌ2からなる混合ガスを用いた第１のエッチング条件でエッチングを行った後、さらにＣＦ4とＣｌ2とＯ2からなる混合ガスを用いた第２のエッチング条件でエッチングを行った。これらのエッチング条件は、表１中のいずれか一条件を用い、エッチング時間を適宜設定すればよい。また、各導電層のチャネル長方向の幅もエッチング条件によって自由に設定することができる。この第２のエッチング処理によって、第２の形状のマスク１２０５ｂ、第２の形状の第１の導電層１２０３ｂ、第２の形状の第２の導電層１２０４ｂ、及び第２の形状の絶縁膜１２０２ｂが形成される。
【０１８１】
第２の形状の第２の導電層１２０４ｂは、テーパー角α１よりも大きいテーパー角α２を形成し、第２の形状の第１の導電層１２０３ｂは非常に小さいテーパー角βを形成する。なお、この第２の形状の第１の導電層１２０３ｂは、チャネル形成領域への外光の侵入によるＴＦＴ特性の劣化を防ぐことができる。本実施例のように、光の大部分は画素電極で反射されるものの、画素電極間の隙間に照射された光が半導体層にも照射される恐れのある反射型である場合に、特に有効である。また、第２の形状の絶縁膜においてもテーパー角γが部分的に形成される。
【０１８２】
次いで、マスク１２０５ｂを除去した後、第２のドーピング処理を行う。（図１６（Ｄ））第２のドーピング処理は、第１のドーピング処理よりも低濃度のドーピングを行う。ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第２の導電層１２０４ｂをマスクとして半導体層１２０１に添加する。
【０１８３】
この第２のドーピング処理により不純物領域１２０１ａ〜１２０１ｃが形成される。また、絶縁膜及び第１の導電層を挟んで第２の導電層と重なる半導体層は、チャネル形成領域となる。なお、図示しないが、チャネル形成領域を挟んで両側に不純物領域１２０１ａ〜１２０１ｃが左右対称に形成される。
【０１８４】
また、ドーピングにおいて、半導体層上に位置する材料層の膜厚が厚くなればなるほどイオンの注入される深さが浅くなる。従って、絶縁膜を挟んで第１の導電層と重なる不純物領域１２０１ｃ、即ち第３の不純物領域（ＧＯＬＤ領域）は、テーパー角βの側面を有するテーパー形状の部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変化する。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度が増加する。
【０１８５】
また、同様に不純物領域１２０１ｂ、即ち第２の不純物領域（ＬＤＤ領域）は、第２の形状の絶縁膜１２０２ｂの膜厚による影響を受け、半導体層中に添加される不純物元素の濃度が変化する。即ち、テーパー角γの側面を有するテーパー形状となっている部分やその他のテーパー形状となっている部分の膜厚による影響を受け、半導体層中に添加される不純物元素の濃度が変化する。なお、第１の導電層と重なっていない不純物領域１２０１ｂは、不純物領域１２０１ｃより濃度が高い。また、チャネル長方向における不純物領域１２０１ｂの幅は、不純物領域１２０１ｃと同程度、もしくは不純物領域１２０１ｃより広い。
【０１８６】
また、不純物領域１２０１ａ、即ち第１の不純物領域は、第１のドーピング処理により添加された不純物濃度に加え、さらに第２のドーピング処理により添加されて高濃度不純物領域となり、ソース領域またはドレイン領域として機能する。
【０１８７】
以降の工程は、実施例１の図３（Ｂ）以降の工程に従ってアクティブマトリクス基板を作製すればよい。
【０１８８】
上記方法により画素部のＴＦＴ及び駆動回路のＴＦＴが形成される。
【０１８９】
また、本実施例は、実施例１〜３、６〜９のいずれか一と自由に組み合わせることができる。
【０１９０】
また、本実施例のエッチングガス用ガス（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6とＣｌ2の混合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混合ガスに代えてＳＦ6とＣｌ2とＯ2の混合ガスを用いた場合、絶縁膜１２０２との選択比が非常に高いのでさらに膜減りを抑えることができる。
【図面の簡単な説明】
【０１９１】
【図１】本発明の画素部上面図を示す図。（実施例１）
【図２】アクティブマトリクス基板の作製工程を示す図。（実施例１）
【図３】アクティブマトリクス基板の作製工程を示す図。（実施例１）
【図４】アクティブマトリクス基板の作製工程を示す図。（実施例１）
【図５】アクティブマトリクス型液晶表示装置の断面構造図を示す図。（実施例２）
【図６】本発明の画素部上面図を示す図。（実施例３）
【図７】アクティブマトリクス基板の断面図を示す図。（実施例３）
【図８】アクティブマトリクス基板の断面図を示す図。（実施例４）
【図９】アクティブマトリクス基板の断面図を示す図。（実施例５）
【図１０】本発明の画素部上面図を示す図。（実施例６）
【図１１】本発明の画素部断面図を示す図。（実施例６）
【図１２】アクティブマトリクス型液晶表示装置の上面図および断面図を示す図。（実施例７）
【図１３】アクティブマトリクス型液晶表示装置の断面図を示す図。（実施例７）
【図１４】電子機器の一例を示す図。（実施例９）
【図１５】電子機器の一例を示す図。（実施例９）
【図１６】アクティブマトリクス基板の作製工程の断面拡大図を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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