(57)【要約】【課題】  高い精度で半導体チップの検査を行う。【解決手段】  検査を行う半導体チップと、検査を行わない半導体チップとを分別する信号を生成する。信号に基づいて、検査を行う半導体チップについては、接触部と測定部とを電気的に接続し、検査を行わない半導体チップについては、接触部と測定部とを電気的に切断する。【選択図】          図２
2006286882.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハに形成された半導体チップに接触部を接触させて、半導体チップと測定部とを導通させることにより検査を行う半導体チップの検査方法であって、
（ａ）検査を行う半導体チップと、検査を行わない半導体チップとを分別する信号を生成する工程と、
（ｂ）前記信号に基づいて、検査を行う半導体チップについては、前記接触部と前記測定部とを電気的に接続し、検査を行わない半導体チップについては、前記接触部と前記測定部とを電気的に切断する工程と
を有する半導体チップの検査方法。
【請求項２】
前記工程（ｂ）における電気的な接続及び切断が、前記接触部と前記測定部との間に設けられたリレーのオン、オフによって実現される請求項１に記載の半導体チップの検査方法。
【請求項３】
半導体ウエハに形成された半導体チップに接触部を接触させて、半導体チップと測定部とを導通させることにより検査を行う半導体チップの検査装置であって、
半導体チップに接触される複数の接触部と、
前記複数の接触部と接続され、制御信号によりオン、オフが制御される複数のスイッチと、
前記複数のスイッチと接続された測定部と、
前記複数のスイッチのオン、オフを制御する制御信号を生成する信号生成部と
を有する半導体チップの検査装置。
【請求項４】
前記信号生成部は、検査を行う半導体チップと、検査を行わない半導体チップとを分別し、検査を行う半導体チップに接触される接触部と接続されているすべてのスイッチをオンにする制御信号を生成し、検査を行わない半導体チップに接触される接触部と接続されているすべてのスイッチをオフにする制御信号を生成する請求項３に記載の半導体チップの検査装置。
【請求項５】
支持体と、
前記支持体上に形成され、テスタとの接続に用いられる端子と、
前記支持体から突出して形成された複数のプローブと、
前記複数のプローブと前記端子との間に設けられ、制御信号によりオン、オフの制御が可能な複数のリレーと
を有するプローブカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハに形成された半導体チップの検査において使用される検査方法、検査装置、及びプローブカードに関する。
【背景技術】
【０００２】
半導体ウエハに形成された複数の半導体チップの検査においては、複数の半導体チップを同時に検査（同時測定検査）し、１チップ当たりの検査時間の短縮と、検査コストの低減を行っている。
【０００３】
半導体チップのプローブ検査（同時測定検査）において、半導体ウエハの周辺部を検査する際、使用されない検査用プローブを少なくして検査効率を高める半導体チップの検査方法と検査装置が提案されている。（たとえば、特許文献１参照。）
半導体ウエハ周辺部に形成されている半導体チップを検査するにあたっては、ウエハ周辺部の不完全なチップのパッドにも検査用プローブが接触して、不完全チップ内でショートを生じ、検査対象のチップの検査においても、不具合が生じる場合がある。
【０００４】
殊に固体撮像素子が半導体ウエハに形成されている場合は、ウエハ上でスライスされた全チップに、基板端子が共通して使用されるため、ウエハ外周部に位置する不完全チップの影響で、連動する検査対象のチップの検査において誤判定が生じやすくなり、検査品位の劣化やイールドに支障をきたす場合がある。
【０００５】
なお、ウエハ周辺部の不完全チップのパッドに検査用プローブが接触するのは、プローブカードの構造やプローブインデックスへの依存性等によることが多い。
【０００６】
【特許文献１】特開平６−３４９９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、精度の高い半導体チップの検査方法を提供することである。
また、精度の高い半導体チップの検査が可能な検査装置を提供することである。
更に、精度の高い半導体チップの検査に用いることのできるプローブカードを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体ウエハに形成された半導体チップに接触部を接触させて、半導体チップと測定部とを導通させることにより検査を行う半導体チップの検査方法であって、（ａ）検査を行う半導体チップと、検査を行わない半導体チップとを分別する信号を生成する工程と、（ｂ）前記信号に基づいて、検査を行う半導体チップについては、前記接触部と前記測定部とを電気的に接続し、検査を行わない半導体チップについては、前記接触部と前記測定部とを電気的に切断する工程とを有する半導体チップの検査方法が提供される。
【０００９】
この半導体チップの検査方法によれば、高い精度で半導体チップの検査を行うことができる。
【００１０】
また、本発明の他の観点によれば、半導体ウエハに形成された半導体チップに接触部を接触させて、半導体チップと測定部とを導通させることにより検査を行う半導体チップの検査装置であって、半導体チップに接触される複数の接触部と、前記複数の接触部と接続され、制御信号によりオン、オフが制御される複数のスイッチと、前記複数のスイッチと接続された測定部と、前記複数のスイッチのオン、オフを制御する制御信号を生成する信号生成部とを有する半導体チップの検査装置が提供される。
【００１１】
この半導体チップの検査装置を用いれば、高い精度で半導体チップの検査を行うことができる。
【００１２】
更に、本発明の他の観点によれば、支持体と、前記支持体上に形成され、テスタとの接続に用いられる端子と、前記支持体から突出して形成された複数のプローブと、前記複数のプローブと前記端子との間に設けられ、制御信号によりオン、オフの制御が可能な複数のリレーとを有するプローブカードが提供される。
【００１３】
このプローブカードを用いれば、高い精度で半導体チップの検査を行うことができる。
【発明の効果】
【００１４】
本発明によれば、精度の高い半導体チップの検査方法を提供することができる。
また、精度の高い半導体チップの検査が可能な検査装置を提供することができる。
更に、精度の高い半導体チップの検査に用いることのできるプローブカードを提供することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、半導体ウエハに行列状に形成された半導体チップを示す概略的な平面図である。
【００１６】
１つの小格子が１つの半導体チップを表す。半導体チップには、たとえば固体撮像素子が形成されている。図面内に、直交する２方向にＸ座標（図中左右方向。図面右向きを正の向きとする。）とＹ座標（図中上下方向。図面下向きを正の向きとする。）とを画定するとき、たとえばＸ座標が２０、Ｙ座標が１０である位置に、１つの固体撮像素子が存在する。
【００１７】
半導体ウエハに形成される固体撮像素子には、製品として期待される素子と、たとえば製造段階において、フォトリソグラフィ工程で焼いてしまうウエハ周辺部の素子（以後、「不完全素子」と呼ぶ。）とがある。不完全素子においては、チップに固有の電気的特性やチップ完成状態（配線等のパタニング）が期待されていない。
半導体ウエハ（図中の円内部）において、製品として期待される素子の形成される領域を「有効エリア」と呼ぶことにする。図１においては、太線１０の内部の領域で、有効エリアを示した。不完全素子の形成領域には、斜線を付してある。なお、図には、便宜上、半導体ウエハの外部ではあっても、ステッパの光が照射される領域を示してある。
【００１８】
一方、半導体チップの検査装置には、４組の検査用プローブが配設されており、この４組の検査用プローブを、ウエハに斜めに連続して配置される４個の半導体チップに当接して検査を行う。したがって、４個の半導体チップが、１つの被検査群として、同時測定検査される。半導体チップ上に形成されるパッドの配置によっては、同一行（Ｘ方向）に連続、同一列（Ｙ方向）に連続する半導体チップを一時に検査することもできる。
【００１９】
半導体ウエハの周辺部の検査を行うにあたっては、有効エリア内に位置する素子と、不完全素子とが１つの被検査群に含まれ、それらを同時測定検査する場合がある。たとえば、（Ｘ座標，Ｙ座標）が、それぞれ（３９，３３）、（４０，３４）、（４１，３５）及び（４２，３６）の位置にある素子であるＤＵＴ（ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ；検査対象装置）１、ＤＵＴ２、ＤＵＴ３及びＤＵＴ４を、同時に測定検査する場合である。
本図には、ＤＵＴ１〜４を網掛けで表示した。ＤＵＴ１〜３は、有効エリア内にある素子であり、ＤＵＴ４は、不完全素子である。ＤＵＴ１〜４の同時測定検査を行う際には、不完全素子であるＤＵＴ４のパッドにも、プローブが接触する。
【００２０】
図２は、実施例による半導体チップの検査方法を説明するための概略図である。
【００２１】
プローバ２０が、測定機であるテスタ３０と接続される。テスタ３０は、プローブカード４０を介して半導体ウエハ５０に接続され得る。なお、本図においては、プローブカード４０について複数の配線、検査用プローブ等をチップごとにまとめて示してある。また、複数の接続端子についても１つに代表させてある。
プローブカード４０は、支持体（基板）４０ａ、支持体４０ａ上に形成され、テスタ３０との接続に用いられるテスタ接続端子４９、及び支持体（基板）４０ａから突出して形成される検査用プローブ４５〜４８を含む。また、テスタ接続端子４９と各検査用プローブ４５〜４８との間に形成されたリレー４１〜４４を含む。検査用プローブ４５〜４８は、それぞれ半導体ウエハ５０の固体撮像素子であるＤＵＴ１〜４に当接され、各素子の良否の同時測定検査を行うのに用いられる。
【００２２】
プローバ２０は、ウエハマップを保有し、テスタ３０によるチップの検査の制御を行う。ウエハマップは、ウエハ５０の各固体撮像素子が、有効エリア内に存在するか否かの情報を含む。たとえば、（Ｘ座標，Ｙ座標）が、それぞれ（３９，３３）、（４０，３４）及び（４１，３５）の位置にある素子であるＤＵＴ１、ＤＵＴ２及びＤＵＴ３は有効エリアの内部にあり、（４２，３６）の位置にある素子であるＤＵＴ４は有効エリアの外部にあるという情報を保有する。検査対象である素子が、ウエハ５０の有効エリア内に存在するか否かを伝達する信号を「オンウエハ信号」と呼ぶことにする。
【００２３】
テスタ３０は、プローバ２０に対して、検査対象（装置）ＤＵＴ１〜４に関するオンウエハ信号を要求する。プローバ２０は、テスタ３０の要求に応じて、検査対象（装置）が有効エリア内にある場合には、オン信号をテスタ３０に送信する。有効エリア内にない場合には、オフ信号をテスタ３０に送信する。オン信号及びオフ信号は、プローブインデックスごとに送信可能である。オン信号は、たとえば「１」であり、オフ信号は、たとえば「０」である。ＤＵＴ１〜３については、オン信号「１」を、ＤＵＴ４については、オフ信号「０」を送信する。
【００２４】
オン信号及びオフ信号に基づいて、リレー４１〜４４の開閉の制御が行われる。ＤＵＴ１〜３についてはオン信号「１」に基づいて、リレー４１〜４３は「接続（閉）」となるように制御される。また、ＤＵＴ４についてはオフ信号「０」に基づいて、リレー４４は「切断（開）」となるように制御される。このため、ＤＵＴ１〜３は、テスタ３０と接続されるが、ＤＵＴ４は、テスタ３０と切断される。
【００２５】
図３は、ＤＵＴについての概略的なプローブ結線図である。図３を用いて、実施例による半導体チップの検査方法を詳述する。
【００２６】
たとえば固体撮像素子チップ６０であるＤＵＴ１に形成されている複数のパッド６１のそれぞれに、検査用プローブ６２が当接されている。図３には、Ａ１、Ｂ１等と表記して、検査用プローブ６２のプローブカード針（プローブ）元端子名６３を示してある。各検査用プローブ６２には、半導体リレー６４が接続されており、半導体リレー６４を介して、テスタと接続されている。
【００２７】
半導体リレー６４には、テスタからＤＵＴ１リレー制御信号Φ１が入力される。ＤＵＴ１リレー制御信号Φ１は、たとえば前述のオン信号「１」（ＤＵＴ１が有効エリア内に存在することを意味する信号）に基づく信号であり、テスタ接続端子を介して伝えられる。この制御信号により、半導体リレー６４は「オン（閉／接続）」され、検査用プローブ６２とテスタとが電気的に接続される。こうしてＤＵＴ１の検査が行われる。
【００２８】
図３においては、ＤＵＴ２〜４について、半導体リレーを省略しているが、その接続形態等に関してはＤＵＴ１の場合と同様である。すなわち、検査用プローブのそれぞれにリレーが接続され、各検査用プローブはリレーを介してテスタと接続されており、テスタからは各リレーに「オン（閉／接続）」または「オフ（開／切断）」を制御する信号が伝えられる。
【００２９】
なお、本図においては、検査用プローブのそれぞれにリレーを付しているが、リレーの集積化は任意に行うことができる。たとえば１つのチップについてのすべての検査用プローブに対して、１つのリレーＩＣを接続してもよい。
【００３０】
ＤＵＴ２及びＤＵＴ３は有効エリア内にあるため、それらのパッドに当接される検査用プローブに接続されている半導体リレーには、それぞれＤＵＴ２及びＤＵＴ３リレー制御信号Φ２及びΦ３としてオン信号「１」に基づく信号が入力される。この制御信号により、半導体リレーは「オン（閉／接続）」され、検査用プローブとテスタとが電気的に接続される。こうしてＤＵＴ２及びＤＵＴ３の検査が行われる。
【００３１】
ＤＵＴ４は、有効エリア外にある不完全素子である。このため、テスタからはＤＵＴ４リレー制御信号Φ４としてオフ信号「０」に基づく信号が入力される。この制御信号により、半導体リレーは「オフ（開／切断）」され、検査用プローブとテスタとは電気的に切断される。このため検査用プローブはＤＵＴ４のパッドに当接しているにもかかわらず、ＤＵＴ４とテスタとは非導通となり、ＤＵＴ４の検査は行われない。
【００３２】
テスタとＤＵＴ４とが電気的に切断されており、ＤＵＴ４については検査が行われないため、ＤＵＴ１〜ＤＵＴ３の検査においては、ＤＵＴ４（不完全素子）が影響を及ぼすことのない状態で同時測定を行うことができる。このため、プローブカードの制御のみで、精度の高い検査を行うことが可能となる。
【００３３】
実施例においては、リレーを用いて、テスタとＤＵＴとの間の電気的切断（オープン）状態を実現したが、電気的切断（オープン）状態は他の方法でも実現することができる。
【００３４】
たとえば針（プローブ）先接触抵抗を調整することによっても可能である。これはたとえば、コンタクトピンで針（プローブ）先接触抵抗を上げて絶縁（ハイインピーダンス）状態を形成し、電気的切断（オープン）状態を実現する方法である。
【００３５】
たとえば針（プローブ）先高さを調整することによって実現することもできる。これはたとえば、電気信号により上下に駆動可能なコンタクトピンを設け、針（プローブ）先に当てて、プローブがＤＵＴのパッドに物理的に接触しない状態を作り出すことで、電気的切断（オープン）状態を実現する方法である。
【００３６】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
【産業上の利用可能性】
【００３７】
半導体ウエハに形成された半導体チップの検査、殊に、半導体ウエハに形成された固体撮像素子の検査に好適に利用可能である。
【図面の簡単な説明】
【００３８】
【図１】半導体ウエハに行列状に形成された半導体チップを示す概略的な平面図である。
【図２】実施例による半導体チップの検査方法を説明するための概略図である。
【図３】ＤＵＴについての概略的なプローブ結線図である。
【符号の説明】
【００３９】
１０  太線
２０  プローバ
３０  テスタ
４０  プローブカード
４０ａ  支持体
４１〜４４  リレー
４５〜４８  検査用プローブ
４９  テスタ接続端子
５０  半導体ウエハ
６０  チップ
６１  パッド
６２  検査用プローブ
６３  プローブカード針元端子名
６４  半導体リレー
Φ１〜Φ４  リレー制御信号
ＤＵＴ１〜ＤＵＴ４  検査対象（固体撮像素子）
【図１】
2006286882.tif 000003
【図２】
2006286882.tif 000004
【図３】
2006286882.tif 000005