(57)【要約】 【課題】飽和出力、感度などのセンサ特性を損なわず、且つ、白点の発生やシェーディング発生をなくして総合的なセンサ特性を向上させること。【解決手段】ゲート電極を形成する際に、ウェルタップ３の形成位置を規定するポリシリコン隔壁部１０を微細に加工できるポリシリコンで形成し、この隔壁部１０の内側のウェル層の表面から内部に向けてウェルタップ領域（Ｐ＋）を形成することによって、その形成位置を、二つのフォトダイオード部の間でＮ−型領域層４に近接しない位置に精度良く規定することができる。その際、ポリシリコンは微細加工ができるため、フォトダイオード部をできるだけ大きくし、且つ、その間にあるウェルタップ領域（Ｐ＋）がフォトダイオード部に近接しないような位置にウェルタップ３を形成する。【選択図】図１
2006245161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されるウェル層と、
前記ウェル層に形成される複数の光電変換領域と、
前記光電変換領域の間の前記ウェル層の表面に形成されてウェルタップ領域の位置決めをする領域隔壁部と、
前記領域隔壁部の内部の前記ウェル層の表面からその内部に向けて形成されるウェルタップ領域と、
を具備することを特徴とする撮像素子。
【請求項２】
前記ウェルタップ領域は、前記２個の光電変換領域領域の電荷蓄積層の間で、これら電荷蓄積層とはＰＮ接合を生じないほど離れた位置に形成されることを特徴とする請求項１記載の撮像素子。
【請求項３】
前記領域隔壁部は前記ウェル層の表面にポリシリコンで形成されることを特徴とする請求項１記載の撮像素子。
【請求項４】
半導体基板上に形成されるウェル層内に形成される複数の光電変換部を有する撮像素子の製造方法であって、
前記ウェル層の表面に、ポリシリコンでウェルタップ領域の位置決めをする領域隔壁部をポリシリコンで形成する工程と、
前記領域隔壁部の内部のウェル層表面から不純物を注入して前記ウェルタップ領域を形成する工程と、
を具備することを特徴とする撮像素子の製造方法。
【請求項５】
前記領域隔壁部をポリシリコンで形成する工程はゲート電極を形成する工程と同一工程であることを特徴とする請求項４記載の撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサなどの撮像素子に係り、特に半導体基板上に形成されるウェル層に電位を付与するためのウェルタップに関する。
【背景技術】
【０００２】
従来の固体撮像素子には、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の二つがある。ＣＣＤ方式は、フォトダイオードに発生した電荷を電荷転送素子（ＣＣＤ）により直接に外部へ転送する。一方、ＣＭＯＳセンサ方式は、フォトダイオードに発生した電荷による電位の情報を、各フォトダイオードに対応して設けられたアンプを通して画素外部に出力する（特許文献１参照）。ＣＭＯＳイメージセンサでは、図６の断面図に示すように、Ｎ型半導体シリコン基板１上に形成されているＰウェル層２にはウェルタップ（Ｐ＋）３を通して電位が与えられる。このウェルタップ３は、Ｎ−型領域層４を有するフォトダイオード部に対して、フィールド（Ｆｉｅｌｄ）領域（絶縁領域）５により分離された構造を採っている。図７は上記したＣＭＯＳイメージセンサの平面図である。ＣＭＯＳイメージセンサはフォトダイオード部６、ポリシリコンで出来た転送ゲート７、ポリシリコンで出来たリセットゲート８、ポリシリコンで出来たアンプゲート９を有して構成され、フォトダイオード部６の間のフィールド領域５にウェルダップ３が形成されている。従って、この場合、一画素に占めるフォトダイオード部６の面積は図７に示すように、ウェルタップ３とフォトダイオード部６を分離するフィールド領域５の分だけ縮小し、飽和出力、感度などのＣＭＯＳイメージセンサのセンサ特性が悪化し、特性面で不利になる。
【０００３】
そこで、一画素に占めるフォトダイオード部の面積を拡大するために、図８、９の断面図と平面図に示すように、ウェルタップ（Ｐ−）３とフォトダイオード部６を分離するフィールド領域５を廃止し、ウェルタップ３の濃度（Ｐ型不純物濃度）の調整により飽和出力、感度などのＣＭＯＳイメージセンサの特性向上を図っている。
【特許文献１】特開２００３−２２４２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のウェルタップ３とフォトダイオード部６を分離するフィールド領域５を廃止した構成では、飽和出力、感度などのセンサの特性の向上は図れるが、図８に示すように、フォトダイオード部６のＮ−型領域層４とウェルタップ３のＰ型不純物層が近接するため、これらの境界にＰＮ接合が形成される恐れがあり、これによる接合リークが原因の白点の発生が懸念される。そのため、フォトダイオード部６のＮ−型領域層４との接合リークを考慮してウェルタップ３として必要な拡散層濃度より一桁程低いＮ型不純物濃度でウェルタップ（Ｎ−領域層）３を形成せざるを得ない。その結果、ウェルタップ３の抵抗か増加してウェル電位の浮きによるシェーディングなどの不具合の発生が懸念されている。また、上記の図８に示した構成では、フォトダイオード部６とウェルタップ３の境界は、２枚のマスクにより決められ、フォトリソプロセスにより形成されるため、フォトリソプロセスのバラツキにより境界の状態がバラツキ、このバラツキにより上記したＰＮ接合が形成される可能性ある。
【０００５】
本発明は前記事情に鑑み案出されたものであって、本発明の目的は、白点やシェーディングの発生を無く、且つ、良好な飽和出力、感度などのセンサ特性を有する撮像素子及び撮像素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は上記目的を達成するため、半導体基板と、前記半導体基板上に形成されるウェル層と、前記ウェル層に形成される複数の光電変換領域と、前記二つの光電変換領域の間の前記ウェル層の表面に形成されてウェルタップ領域の位置決めをする領域隔壁部と、前記領域隔壁部の内部の前記ウェル層の表面からその内部方向に形成されるウェルタップ領域とを具備することを特徴とする。
【０００７】
また、本発明は、半導体基板上に形成されるウェル層内に形成される複数の光電変換部を有する撮像素子の製造方法であって、前記ウェル層の表面に、ポリシリコンでウェルタップ領域の位置決めをする領域隔壁部をポリシリコンで形成する工程と、前記領域隔壁部の内部のウェル層表面から不純物を注入して前記ウェルタップ領域を形成する工程とを具備することを特徴とする。
【０００８】
このように本発明では、ゲート電極を形成する際に、ウェルタップ領域の形成位置を決める領域隔壁部を微細に加工できるポリシリコンで形成し、このポリシリコンで形成した領域隔壁部（ポリシリコン隔壁部）の内側のウェル層の表面から内部に向けてウェルタップ領域を形成することによって、その形成位置を、二つの光電変換領域（フォトダイオード部）の間で且つこれら光電変換領域の電荷蓄積層（Ｎ−型領域層）に近接しない位置に精度良く規定することができる。その際、ポリシリコンは微細加工ができるため、フォトダイオード部をできるだけ大きくし、且つ、その間にあるウェルタップ層が前記電荷蓄積層に近接しないような位置にウェルタップを形成することができる。これにより、一画素当たりのフォトダイオード部の面積が縮小されることがないため、飽和出力、感度などの良好な特性を得ることができ、しかも、ウェルタップのＰ＋型領域がフォトダイオード部を形成するＮ−型領域層に近接しないように精度良く配置されるため、白点などが生じる恐れを無くすことができると共に、ウェルタップの不純物濃度を濃くすることができるため、ウェル電位の浮きを防止してシェーディングなどの不具合が発生しないようにすることができる。
【発明の効果】
【０００９】
本発明によれば、ウェルタップ領域の形成位置を決める領域隔壁部をゲート電極を形成する際に微細に加工できるポリシリコンで形成し、このポリシリコンで形成した領域隔壁部の内側のウェル層の表面から内部に向けてウェルタップ領域を形成することにより、フォトダイオード部をできるだけ大きくし、且つ、二つのフォトダイオード部の間にあるウェルタップ領域がフォトダイオード部の電荷蓄積域層に近接しないような位置にウェルタップ領域を形成することができる。これにより、一画素当たりのフォトダイオード部の面積が縮小されることがないため、飽和出力、感度などの特性が良好で且つ白点やシェーディングなどの不具合を発生させないようにすることができ、総合的な特性の優れた撮像素子を得ることができる。
【発明を実施するための最良の形態】
【００１０】
白点やシェーディングの発生を無く、且つ、良好な飽和出力、感度などのセンサ特性を有する撮像素子を得る目的を、ウェルタップ領域の形成位置を決める領域隔壁部をゲート電極を形成する際に微細に加工できるポリシリコンで形成し、このポリシリコンで形成した領域隔壁部の内側のウェル層の表面から内部方向にウェルタップ領域を形成することによって実現した。
【実施例１】
【００１１】
図１は、本発明の一実施形態に係るＣＭＯＳイメージセンサの構成を示したブロック図である。但し、従来と同様の部分には同一符号を付して説明し、その説明を適宜省略する。ＣＭＯＳイメージセンサは、Ｎ型半導体シリコン基板１、このＮ型半導体シリコン基板１上に形成されているＰウェル層２、Ｐウェル層２に電位を与えるウェルタップ３、フォトダイオード部を構成するＮ−型領域層（電荷蓄積層）４、ウェルタップ３のＰ＋領域を形成する際にその領域を規定するポリシリコン隔壁部１０を有して構成される。
【００１２】
図２は上記したＣＭＯＳイメージセンサの平面図である。ＣＭＯＳイメージセンサはフォトダイオード部６、ポリシリコンで出来た転送ゲート７、ポリシリコンで出来たリセットゲート８、ポリシリコンで出来たアンプゲート９を有して構成され、フォトダイオード部６の間で、且つ、ポリシリコン隔壁部１０で取り囲まれた領域にウェルタップ３が配置されている。
【００１３】
次に上記したウェルタップ３の形成方法について図３〜図５を参照して説明する。まず、フォトリソグラフィーでポリシリコンにより上記した転送ゲート７、リセットゲート８、アンプゲート９を形成する際に使用するマスクパターンに、ウェルタップ３を形成する領域を規定するポリシリコン隔壁部１０を形成するためのパターンを追加する。これにより、図３に示すようにポリシリコン隔壁部１０がゲート電極（転送ゲート７、リセットゲート８、アンプゲート９）の形成時に作成される。
【００１４】
次に図４に示すように、フォトレジスト（ＰＲ）１１でポリシリコン隔壁部１０の内側を覆い、Ｎ型の不純物（砒素など）を矢印のようにイオンインプラーンテーションで注入してＮ−型領域層４を形成することにより、フォトダイオードを形成する。
【００１５】
最後に、図５に示すように、フォトダイオード部をフォトレジスト１１で覆い、Ｐ型の不純物（ボロン）を矢印のようにイオンインプラーンテーションして、Ｐ＋型領域（ウェルタップ３）を形成する。これにより、ウェルタップ３のＰ＋型領域はポリシリコン隔壁部１０の内側にあるＰウェル層２内に形成される。
【００１６】
本実施形態によれば、ポリシリコン隔壁部１０によりウェルタップ３のＰ＋型領域の範囲を規定し、フォトダイオード部６を形成するＮ−型領域層４にウェルタップ３のＰ＋型領域が近接（ＰＮ接合が生成されるほどの距離）しないような位置にウェルタップ３を形成することができるが、ポリシリコンは微細加工ができるため、フォトダイオード部６をできるだけ大きくし、且つ、その間にあるウェルタップ３がフォトダイオード部６を形成するＮ−型領域層４に接近しないような位置にウェルタップ３を形成することができる。
【００１７】
従って、一画素当たりのフォトダイオード部６の面積が縮小されることがほとんどなくなるため、飽和出力、感度などの良好な特性を得ることができる。しかも、ウェルタップ３のＰ＋型領域がフォトダイオード部６を形成するＮ−型領域層４に近接しないように精度良く配置されるため、白点などが生じる恐れを無くすことができると共に、ウェルタップ３のＰ型不純物濃度を濃くすることができるため、ウェル電位の浮きを防止でき、シェーディングなどの不具合が発生しないようにすることができる。
【００１８】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。本実施形態では、Ｎ型シリコン基板の上にＰ型のウェル層を形成しそこにフォトダイオード部６を形成するＮ−型領域層４とＰ＋のウェルタップ３を有する極性のＮ型のＣＭＯＳイメージセンサに本発明を適用する例について説明したが、極性が反対のＰ型のＣＭＯＳイメージセンサに本発明を適用しても同様の効果を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサの構成を示したブロック図である。
【図２】図１に示したＣＭＯＳイメージセンサの平面図である。
【図３】図１に示したウェルタップの形成方法を説明する図である。
【図４】図１に示したウェルタップの形成方法を説明する図である。
【図５】図１に示したウェルタップの形成方法を説明する図である。
【図６】従来のＣＭＯＳイメージセンサの構成例を示した断面図である
【図７】図６に示したＣＭＯＳイメージセンサの平面図である。
【図８】従来のＣＭＯＳイメージセンサの他の構成例を示した断面図である
【図９】図８に示したＣＭＯＳイメージセンサの平面図である。
【符号の説明】
【００２０】
１……Ｎ型半導体シリコン基板、２……Ｐウェル層、３……ウェルタップ、４……Ｎ−型領域層（電荷蓄積層）、６……フォトダイオード部、７……転送ゲート、８……リセットゲート、９……アンプゲート、１０……ポリシリコン隔壁部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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