(57)【要約】【課題】  シリアル通信の速度を上げることなく、データの送受信時間を短縮したシリアル通信装置を提供する。【解決手段】  装置全体を制御するＣＰＵと、ＣＰＵが送信データを書き込む送信データ記憶手段と、シリアル通信により受信したデータを記憶する受信データ記憶手段と、通信アドレスを生成するアドレス生成手段と、アドレス生成手段により生成された通信アドレスに従い、送信データ記憶手段より読み出した送信データをシリアルデータとして送信し、受信したシリアルデータを受信データ記憶手段の通信アドレスに書き込むマスタ・シリアル通信制御手段と、マスタ・シリアル通信制御手段とシリアル通信を行うスレーブ・シリアル通信制御手段とを備えたシリアル通信装置において、装置の状態に応じて、マスタ・シリアル通信制御手段が行うシリアル通信の通信量を変更する。【選択図】  図１
2006244209.tif 000002
【特許請求の範囲】
【請求項１】
装置全体を制御するＣＰＵと、前記ＣＰＵが送信データを書き込む送信データ記憶手段と、シリアル通信により受信したデータを記憶する受信データ記憶手段と、通信アドレスを生成するアドレス生成手段と、前記アドレス生成手段により生成された前記通信アドレスに従い、前記送信データ記憶手段より読み出した送信データを、シリアルデータとして送信し、また、受信したシリアルデータを前記受信データ記憶手段の前記通信アドレスに書き込むマスタ・シリアル通信制御手段と、前記マスタ・シリアル通信制御手段とシリアル通信を行うスレーブ・シリアル通信制御手段と、を備えたシリアル通信装置において、装置の状態に応じて、前記マスタ・シリアル通信制御手段が行うシリアル通信の通信量を変更することを特徴としたシリアル通信装置。
【請求項２】
請求項１のシリアル通信装置において、前記アドレス生成手段は初期アドレスから最終アドレスまでを巡回する前記通信アドレスを出力するカウンタからなり、前記初期アドレス及び、前記最終アドレスの値を変更することで、シリアル通信の通信量を変更することを特徴としたシリアル通信装置。
【請求項３】
請求項２のシリアル通信装置において、前記ＣＰＵが定める前記初期アドレス及び、前記最終アドレスを記憶するアドレス記憶手段を備え、前記アドレス記憶手段に記憶した前記初期アドレス及び、前記最終アドレスに基づき、前記アドレス生成手段が前記通信アドレスを生成することを特徴としたシリアル通信装置。
【請求項４】
請求項２のシリアル通信装置において、前記ＣＰＵが定めるシリアル通信制御モードを記憶するモード記憶手段と、前記シリアル通信制御モードと前記初期アドレス及び、前記最終アドレスの関係を予め定めたデータテーブルに従い前記初期アドレス及び、前記最終アドレスを選択するアドレス選択手段と、を備え、前記アドレス選択手段が選択する前記初期アドレス及び、前記最終アドレスに基づき、前記アドレス生成手段が前記通信アドレスを生成することを特徴としたシリアル通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像形成装置等に用いられるシリアル通信装置に関するものである。
【背景技術】
【０００２】
図９は従来のシリアル通信装置のブロック図である。マスタ基板９０１とスレーブ基板９０２がシリアル通信用ハーネス９０６にて接続されている。マスタ基板９０１がスレーブ基板９０２へデータを送信する場合、ＣＰＵ９０３はライト信号ＷＲに同期させ、アドレスバスＡＢ、データバスＤＢにて、通信するアドレスと送信するデータを出力する。前記アドレスと前記データはマスタ・シリアル通信回路９０４にてパラレル形式からシリアル形式に変換され、スレーブ基板９０２へ送信される。
【０００３】
スレーブ基板９０２ではスレーブ・シリアル通信回路９０５にて、前記アドレスと前記データはシリアル形式からパラレル形式に変換され、スレーブ基板９０２に適用される。マスタ基板９０１がスレーブ基板９０２のデータを受信する場合には、ＣＰＵリード信号ＲＤに同期して、アドレスバスＡＢにて、通信するアドレスを出力する。前記アドレスは、上記マスタ基板９０１がスレーブ基板９０２へデータを送信する場合と同様に、スレーブ基板９０２へと送信される。
【０００４】
スレーブ基板９０２では受信した前記アドレスに対応したデータを、スレーブ・シリアル通信手段９０５により、パラレル形式からシリアル形式に変換し、マスタ基板９０１へ送信する。マスタ基板９０１側では受信したデータをマスタ・シリアル通信回路９０４にてシリアル形式からパラレル形式に変換し、データバスＤＢを介してＣＰＵ９０３へ送信する。尚、マスタ・シリアル通信回路９０４はシリアル通信中であることを示すビジー信号ＢＵＳＹを出力し、ビジー信号ＢＵＳＹがＯＮの期間、ＣＰＵ９０３がデータを送受信することは出来ない。
【０００５】
よって、ＣＰＵ９０３は連続してデータの送受信を行う場合、ビジー信号ＢＵＳＹを監視する必要があった。ＣＰＵがシリアル通信を監視する必要が無い方式の一例としては、特許文献１が提案されている。
【０００６】
図１０を用いて説明する。この発明のシリアル通信装置では、マスタ基板１００１からスレーブ基板１００２への送信データは、ＣＰＵ１００３によって、アドレスバスＡＢ＿Ａが指定するデュアルポートＲＡＭ１００４のアドレスへ、ライト信号ＷＲ＿Ａに同期したデータバスＤＢ＿Ａを介して書き込まれる。マスタ・シリアル通信回路１００６はアドレス生成回路１００９が出力するアドレスバスＡＢ＿Ｂにより指定されるデュアルポートＲＡＭ１００４のアドレスより、スレーブ基板１００２への前記送信データがリード信号ＲＤ＿Ｂに同期したデータバスＤＢ＿Ｂ１を介して読み出される。
【０００７】
ここで、アドレス生成回路１００９から生成されるアドレスは、１つのアドレスに対する通信が完了すると次のアドレスに移動し、デュアルポートＲＡＭ１００４、１００５のアドレスを一巡すると初期アドレスに戻る巡回方式となっている。デュアルポートＲＡＭ１００４から読み出された前記送信データはパラレル−シリアル変換回路１００７にてシリアル形式に変換されスレーブ基板１００２へ送信される。
【０００８】
一方、スレーブ基板１００２からマスタ基板１００１へ送信されるシリアル形式の受信データはシリアル−パラレル変換回路にてパラレル形式に変換され、アドレス生成回路１００９が出力するアドレスバスＡＢ＿Ｂにより指定するデュアルポートＲＡＭ１００５のアドレスに書き込まれる。ＣＰＵ１００３はデュアルポートＲＡＭ１００５を介して前記受信データを読み取る。よって、ＣＰＵはシリアル通信の状態を監視する必要が無くなり、ＣＰＵへの負荷が軽減する。また、シリアル通信中においても、ＣＰＵはシリアル通信の完了を待つことなく連続してデータ送受信を行うことが可能で、より効率的なシリアル通信が実現する。
【０００９】
【特許文献１】特開平１１−３４０８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のようなシリアル通信装置では、送受信データ量が増加した場合、通信するアドレスが一巡する周期が長くなる。よって、マスタ基板上のＣＰＵが送信データをデュアルポートＲＡＭに記憶させてから、シリアル通信が確実に完了するまでのデータ送信時間および、スレーブ基板から送信されたデータが前記ＣＰＵに確実に伝達するまでのデータ受信時間もまた長くなってしまう。
【００１１】
前記データ送信時間、データ受信時間を短縮する単純な解決策としては、シリアル通信速度を上げることが考えられるが、安易な通信速度の高速化は、信号波形の乱れによって生じる誤動作や、ＥＭＩ（Electro Magnetic Interference）への悪影響を招き、結果として対策部材追加によるコストアップの要因となってしまう。本発明の目的は、シリアル通信の速度を上げることなく、データの送受信時間を短縮したシリアル通信装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、装置全体を制御するＣＰＵと、前記ＣＰＵが送信データを書き込む送信データ記憶手段と、シリアル通信により受信したデータを記憶する受信データ記憶手段と、通信アドレスを生成するアドレス生成手段と、前記アドレス生成手段により生成された前記通信アドレスに従い、前記送信データ記憶手段より読み出した送信データを、シリアルデータとして送信し、また、受信したシリアルデータを前記受信データ記憶手段の前記通信アドレスに書き込むマスタ・シリアル通信制御手段と、前記マスタ・シリアル通信制御手段とシリアル通信を行うスレーブ・シリアル通信制御手段と、を備えたシリアル通信装置において、装置の状態に応じて、前記マスタ・シリアル通信制御手段が行うシリアル通信の通信量を変更することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、装置の状態に応じてシリアル通信を行うデータ通信量を変更することにより、誤動作やＥＭＩへの悪影響を招く通信速度の高速化を行うことなく、データの送受信時間を短縮することが可能となる。
【発明を実施するための最良の形態】
【００１４】
シリアル通信装置において、誤動作やEMIへの悪影響を招く通信速度の高速化を行うことなく、装置の状態に応じて装置内のシリアル通信を行うデータ通信量を変更することにより、印刷中のシリアル通信によるデータの送受信時間を短縮するという目的を、簡単且つ最良の方法で実現した。
【００１５】
図１は実施例の画像形成装置のシリアル通信部分を示すブロック図である。コントロール基板１０１とドライバ基板１０２はシリアル通信に用いるＳ＿ＣＬＫ、／Ｓ＿ＥＮ、Ｓ＿ＷＤＡＴＡ、Ｓ＿ＲＤＡＴＡ信号をそれぞれ伝達するためのハーネスによって接続されている。コントロール基板１０１はシリアル通信によりドライブ基板１０２が駆動するモータ１０４、１０５、１０６等の起動、回転方向等のデータを送信し、モータ１０４、１０５、１０６等を制御している。
【００１６】
また、ドライブ基板に接続されたセンサ１０７、１０８、１０９等の情報も、シリアル通信を介して、コントロール基板１０１に伝達される。
【００１７】
図２は実施例のシリアル通信プロトコル、図３はコントロール基板上のシリアル通信関連のブロック図である。実施例のシリアル通信プロトコルについて説明する。シリアル通信はシリアル通信イネーブル信号／Ｓ＿ＥＮが“Ｌ”の場合にのみ行われる。コントロール基板１０１は、シリアル通信イネーブル信号／Ｓ＿ＥＮを“Ｌ”にすると、シリアル・ライトデータ信号Ｓ＿ＷＤＡＴＡ上に、シリアル・クロック信号Ｓ＿ＣＬＫの立下りに同期して、アドレスビットＡ７〜Ａ０、続いて、ライトデータビットＷＤ７〜ＷＤ０、アドレスビットＡ７〜Ａ０とライトデータビットＷＤ７〜ＷＤ０から生成されたライトパリティビットＷＰ、ライトイネーブルビットＷＥをドライバ基板１０２へ送信する。
【００１８】
ドライバ基板１０２ではスレーブ・シリアル通信回路１１１にてシリアル・ライトデータ信号Ｓ＿ＷＤＡＴＡのシリアル−パラレル変換が行われる。また、このとき、ライトパリティビットＷＰとアドレスビットＡ７〜Ａ０とライトデータビットＷＤ７〜ＷＤ０との比較でライトエラー検出が行われる。
【００１９】
前記ライトエラー検出においてエラーが検出されず、且つ、ライトイネーブルビットＷＥが“Ｌ”であれば、ライトデータビットＷＤ７〜ＷＤ０がドライバ基板１０２上の図示しない記憶手段に記憶される。また、同時にドライバ基板１０２はシリアルリードデータ信号Ｓ＿ＲＤＡＴＡ上に、Ｓ＿ＣＬＫ信号の立下りに同期して、アドレスビットＡ７〜Ａ０により指定されたアドレスのリードデータビットＲＤ７〜ＲＤ０、続いて、リードデータビットＲＤ７〜ＲＤ０から生成されたリードパリティビットＲＰ、前記ライトエラー検出でのエラーの有無を知らせるアクノーリッジビットＡＣをコントロール基板１０１へ送信する。
【００２０】
コントロール基板１０１ではマスタ・シリアル通信回路１１０にてシリアルリードデータ信号Ｓ＿ＲＤＡＴＡのシリアル-パラレル変換が行われる。また、このとき、リードパリティビットＲＰとリードデータビットＲＤ７〜ＲＤ０との比較にてリードエラー検出が行われる。前記リードエラー検出においてエラーが検出されない場合は、後述する図３に示すコントロール基板３０１上のデュアルポートＲＡＭ３０４にリードデータビットＲＤ７〜ＲＤ０が記憶される。
【００２１】
次に、コントロール基板とマスタ・シリアル通信回路について説明する。コントロール基板３０１からドライバ基板３１０への送信データは、ＣＰＵ３０２によって、アドレスバスＡＢ＿Ａが指定するデュアルポートＲＡＭ３０３のアドレスへ、ライト信号ＷＲ＿Ａに同期したデータバスＤＢ＿Ａを介して書き込まれる。また、マスタ・シリアル通信回路３０５はアドレス生成回路３０８が出力するアドレスバスＡＢ＿Ｂにより指定されるデュアルポートＲＡＭ３０３のアドレスより、ドライバ基板３１０への送信データがリード信号ＲＤ＿Ｂに同期したデータバスＤＢ＿Ｂを介して読み出される。
【００２２】
読み出された前記送信データはパラレル−シリアル変換回路３０６にてシリアル形式に変換され、図２のプロトコルに従い、ドライバ基板３１０へ送信される。また、ドライバ基板３１０から送信されるシリアル形式の受信データはシリアル−パラレル変換回路３０７にてパラレル形式に変換され、アドレス生成回路３０８が出力するアドレスバスＡＢ＿Ｂにより指定するデュアルポートＲＡＭ３０４のアドレス書き込まれる。
【００２３】
また、ＣＰＵ３０２はデュアルポートＲＡＭ３０３に送信データを書き込むのと同様に、マスタ・シリアル通信回路３０５内の制御用レジスタ３０９にマスタ・シリアル通信回路３０５の制御用データを書き込む。前記制御用データにはシリアル通信イネーブル、通信を開始する初期アドレス値、巡回の最終アドレス値等の情報が含まれる。
【００２４】
図４はアドレス生成回路のブロック図である。アドレス生成回路３０８は、カウンタ４０１と比較器４０２から構成される。カウンタ４０１にはカウントアップ用クロックとしてシリアル通信クロック信号Ｓ＿ＣＬＫ、カウントアップイネーブルとして１つのアドレスに対するシリアル通信が完了する度に出力されるシリアル通信完了信号Ｓ＿ＥＮＤ、カウンタロード信号Ｃ＿ＬＯＡＤ、前記制御用レジスタ３０９に記憶されている初期アドレスＳＴＡＲＴ＿ＡＤが入力されている。
【００２５】
また、カウンタ４０１出力Ｓ＿ＡＤはそのまま、シリアル通信を行うアドレスとして利用される。図５に示す様に、シリアル通信完了信号Ｓ＿ＥＮＤが“Ｈ”になると、シリアル通信クロック信号Ｓ＿ＣＬＫに同期して、カウンタ４０１出力Ｓ＿ＡＤは、カウントアップされる。比較器４０２には、シリアル通信クロック信号Ｓ＿ＣＬＫ、シリアル通信完了信号Ｓ＿ＥＮＤ、カウンタ４０１出力Ｓ＿ＡＤ、制御用レジスタ３０９に記憶されている最終アドレスＥＮＤ＿ＡＤが入力されている。
【００２６】
図５に示す様に、初期アドレス値ＳＴＡＲＴ＿ＡＤ＝“００００００００”、最終アドレス値ＥＮＤ＿ＡＤ＝“００００１１１１”に設定されている場合、シリアル通信完了信号Ｓ＿ＥＮＤが“Ｈ”のとき、シリアル通信クロック信号Ｓ＿ＣＬＫに同期して最終アドレス値ＥＮＤ＿ＡＤとカウンタ４０１出力Ｓ＿ＡＤとの比較が実施され、一致した場合、即ちカウンタ４０１出力Ｓ＿ＡＤ＝“００００１１１１”のときには、カウンタロード信号Ｃ＿ＬＯＡＤを“Ｈ”にする。カウンタロード信号Ｃ＿ＬＯＡＤが“Ｈ”のとき、シリアル通信クロック信号Ｓ＿ＣＬＫに同期して、カウンタ出力Ｓ＿ＡＤには初期アドレス値ＳＴＡＲＴ＿ＡＤがセットされ、カウンタ４０１出力Ｓ＿ＡＤ＝“００００００００”となる。
【００２７】
図６はデュアルポートＲＡＭの記憶領域を示す概念図である。デュアルポートＲＡＭ３０３、３０４の内部に記憶されるデータは図６に示される様に、常時通信が行われる領域と非印刷中のみに通信が行われる領域にに分けられる。画像形成装置内にて送受信されるデータ中には、印刷中には送受信の必要がないデータも含まれる。また、通常、印刷中に高速な通信が求められる。よって、印刷中に送受信の必要がないデータは領域Ｂに記憶し、印刷中も送受信の必要のあるデータは領域Ａに記憶しておく。
【００２８】
図６においては、初期アドレス値は“００００００００”、印刷中の最終アドレス値＝“００００１１１１”であり、非印刷時の最終アドレスは“１１１１１１１１”となっている。よって、非印刷時にはデュアルポートＲＡＭ内のアドレス“００００００００”〜“１１１１１１１１”まで、全てのデータが送受信され、印刷時にはアドレス“００００００００”〜“００００１１１１”までのデータが送受信される。
【００２９】
また、初期アドレス、最終アドレスは、ＣＰＵが定めるシリアル通信制御モードに応じて、決定しても良い。以下図７、８を用いて説明する。図７に示す様に、ＣＰＵ７０１は制御用レジスタ７０２にライト信号ＷＲ＿Ａに同期したデータバスＤＢ＿Ａを介して、シリアル通信制御モードＳ＿ＭＯＤＥをセットし、初期／最終アドレス選択回路７０３は図８に示す予め定められたデータテーブルに従い、制御用レジスタ７０２にセットされたシリアル通信制御モードＳ＿ＭＯＤＥから、初期アドレスＳＴＡＲＴ＿ＡＤ、最終アドレスＥＮＤ＿ＡＤの値を選択し、出力する。
【００３０】
アドレス生成回路７０４は初期アドレスＳＴＡＲＴ＿ＡＤから最終アドレスＥＮＤ＿ＡＤの範囲を巡回するアドレスＳ＿ＡＤを出力する。
【産業上の利用可能性】
【００３１】
装置内にてシリアル通信を行う画像形成装置において、装置の状態に応じて、シリアル通信の通信量を変更することにより、シリアル通信の速度を上げることなく、データの送受信時間を短縮する用途に利用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の画像形成装置のシリアル通信部分を示すブロック図。
【図２】本発明のシリアル通信のプロトコル。
【図３】本発明のコントロール基板上のシリアル通信部分を示すブロック図。
【図４】本発明のアドレス生成回路のブロック図。
【図５】本発明のアドレス生成回路のシーケンス図。
【図６】本発明のデュアルポートＲＡＭの記憶領域を示す概念図。
【図７】本発明のアドレス巡回範囲選択部分を示すブロック図。
【図８】本発明のシリアル通信制御モードと初期アドレス、最終アドレスの関係を示すデータテーブル。
【図９】従来のシリアル通信装置を示す説明図。
【図１０】従来のシリアル通信装置を示す説明図。
【符号の説明】
【００３３】
１０１，３０１  コントロール基板
１０２，３１０  ドライバ基板
１０４〜１０６  モータ
１０７〜１０９  センサ
１１０，３０５，９０４，１００６  マスタ・シリアル通信回路
１１１，３１１，９０５，１０１１  スレーブ・シリアル通信回路
３０２，７０１，９０３，１００３  ＣＰＵ
３０３，３０４，１００４，１００５  デュアルポートＲＡＭ
３０６，１００７  パラレル-シリアル変換回路
３０７，１００８  シリアル-パラレル変換回路
３０８，７０４，１００９  アドレス生成回路
３０９，７０２  制御用レジスタ
４０１  カウンタ
４０２  比較器
７０３  初期/最終アドレス選択回路
９０６，１０１０  シリアル通信用ハーネス
９０１，１００１  マスタ基板
９０２，１００２  スレーブ基板
【図１】
2006244209.tif 000003
【図２】
2006244209.tif 000004
【図３】
2006244209.tif 000005
【図４】
2006244209.tif 000006
【図５】
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【図６】
2006244209.tif 000008
【図７】
2006244209.tif 000009
【図８】
2006244209.tif 000010
【図９】
2006244209.tif 000011
【図１０】
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