(57)【要約】      （修正有）【課題】内部ブースティング電圧が要求されるワードラインに電源電圧よりも高い電圧を供給するワードラインドライバ回路及びその駆動方法を提供することにある。【解決手段】半導体メモリ装置を構成するメモリセルのトランジスタを動作させるブースティング電圧をワードラインに印加するワードラインドライバ回路において、第１動作モードでは接地レベルを有し、第２動作モードではワードラインデコーディング回路の出力信号が電源電圧レベルに印加される入力ノードと、第１動作モードでは接地レベルを有し、第２動作モードでは電源電圧のレベルよりも一層高いレベルの電圧を前記メモリセルに連結されたワードラインに印加する出力ノードを備え、前記出力ノードに一方の電極が連結され、第２動作モードで前記出力ノードを電源電圧のレベルよりも一層高いレベルの電圧にブースティングさせる強誘電体キャパシタからなるワードラインドライバ回路。【選択図】図１
2006004592.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置を構成するメモリセルのアクセストランジスタを動作させるブースティング電圧をワードラインに印加するワードラインドライバ回路において、
第１動作モードでは接地レベルを有し、第２動作モードではワードラインデコーディング回路の出力信号が電源電圧レベルに印加される入力ノードと、
第１動作モードでは接地レベルを有し、第２動作モードでは電源電圧レベルよりも一層高いレベルの電圧を前記メモリセルに連結されたワードラインに印加する出力ノードと、
前記出力ノードに一方の電極が連結され、第２動作モードで前記出力ノードを電源電圧のレベルよりも一層高いレベルの電圧にブースティングさせるキャパシタと、
前記入力ノードと出力ノードとの間に連結され、第１制御信号により制御され、第２動作モードで前記出力ノードをフローティングさせるための第１トランジスタと、
前記入力ノードとコントロールノードとの間に連結され、電源電圧により動作し、第２動作モードで前記コントロールノードをフローティングさせるための第２トランジスタと、
第２制御信号が印加されるノードと前記キャパシタの他方の電極との間に連結され、前記コントロールノードの電圧により制御され、第２動作モードで前記第２制御信号を前記キャパシタに伝達する第３トランジスタと、を備えることを特徴とするワードラインドライバ回路。
【請求項２】
前記ワードラインドライバは、待機モードで前記出力ノードを接地レベルに放電させるためのスイッチング素子を更に備えることを特徴とする請求項１に記載のワードラインドライバ回路。
【請求項３】
前記第１動作モードはワードラインが選択されなかった場合の動作モードであり、前記第２動作モードはワードラインが選択されてワードラインデコーディング回路の出力信号が印加される場合の動作モードであることを特徴とする請求項２に記載のワードラインドライバ回路。
【請求項４】
前記第１乃至第３トランジスタ及びスイッチング素子は、NMOSトランジスタであることを特徴とする請求項３に記載のワードラインドライバ回路。
【請求項５】
前記第１制御信号及び第２制御信号は、第１動作モード及び第２動作モードで電源電圧のレベルを有することを特徴とする請求項４に記載のワードラインドライバ回路。
【請求項６】
前記キャパシタは、強誘電体キャパシタであることを特徴とする請求項５に記載のワードラインドライバ回路。
【請求項７】
前記強誘電体キャパシタを構成する強誘電膜は、ＰＺＴ（Ｐｂ  Ｚｒｘ 
Ｔｉｌ−ｘ  Ｏ３）膜、ＳＢＴ（Ｓｒ  Ｂｉ２  Ｔａ２  Ｏ９）、またはＬＢＴ（Ｌａｘ 
Ｂｉ４−ｘ  Ｔｉ３  Ｏ１２）膜から選択されるいずれ一つであることを特徴とする請求項６に記載のワードラインドライバ回路。
【請求項８】
前記第１トランジスタは、第１動作モードで前記出力ノードを接地レベルに放電させることを特徴とする請求項１に記載のワードラインドライバ回路。
【請求項９】
半導体メモリ装置を構成するメモリセルのアクセストランジスタを動作させるブースティング電圧をワードラインに印加するワードラインドライバ回路の駆動方法において、
入力ノードに印加されるワードラインデコーディング回路の出力信号がコントロールノードに伝達される段階と、
第１制御信号により出力ノードを電源電圧のレベルと同一かまたは低い電圧レベルに上昇させた状態で前記出力ノードをフローティングさせる段階と、
第２制御信号の印加により前記コントロールノードの電圧を電源電圧レベルよりも一層高い電圧レベルに上昇させた状態でフローティングさせ、前記第２制御信号に応ずるキャパシタにより前記出力ノードを電源電圧レベルよりも一定レベル以上だけ一層高い電圧レベルに上昇させて出力する段階と、を含むことを特徴とするワードラインドライバ回路の駆動方法。
【請求項１０】
前記第１制御信号及び第２制御信号は、電源電圧のレベルを有することを特徴とする請求項９に記載のワードラインドライバ回路の駆動方法。
【請求項１１】
前記キャパシタは、強誘電体キャパシタであることを特徴とする請求項１０に記載のワードラインドライバ回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリ装置及びその駆動方法に係るもので、詳しくは、内部ブースティング電圧が要求されるワードラインに電源電圧よりも高い電圧を供給するワードラインドライバ回路及びその駆動方法に関する。
【背景技術】
【０００２】
一般に、低電圧で動作する半導体メモリ装置においては、メモリセルを構成するキャパシタからデータをリードし、またはキャパシタにデータをライトするための動作において、動作速度を増加させるためにブートストラップ回路（bootstrap circuits）を用いて動作電圧よりも高い電圧を印加する。これはメモリセルを構成するアクセストランジスタのしきい電圧のドロップなしにビットラインに印加されるデータに対応する電圧をメモリセルのキャパシタまでに伝達するか、またはキャパシタに保持されたデータをアクセストランジスタのしきい電圧のドロップなしにビットラインに誘起させることにより、リードまたはライト動作における誤動作を防止または最小化するためのものである。
【０００３】
上記のような動作電圧の電源電圧VCCよりも高い電圧をワードラインに印加するために構成される一般のワードラインドライバ回路は、ブートストラップ回路（bootstrap）である。
【０００４】
図５は従来のワードラインドライバを示したものである。
【０００５】
図５に示すように、従来のワードラインドライバ回路は、4個のトランジスタN１１、N１２、N１３、N１４と制御信号SWL_PDｂ、SWL_PD、SWL_DRVとから構成される。
【０００６】
このワードラインドライバ回路においては、ワードラインデコーディング回路（図示せず）の出力信号MWLが電源電圧VCCにより動作するトランジスタN１１を通じてトランジスタN１２のゲートに伝達されてトランジスタN１２が動作するように構成される。また、トランジスタN１２は、電源電圧VCCよりも高い外部電源電圧VPPのレベルを有する制御信号SWL__DRVをワードラインSWLに伝達する構成を有する。ワードラインSWLには制御信号SWL_PDｂにより動作する放電用トランジスタN１４が連結される。
【０００７】
ワードラインドライバが動作する前の待機モードでは、制御信号SWL_PDｂを除き、図３に示した全ての制御信号が接地レベルの電圧Vssである。動作が開始されると、選択されたワードラインに対応するワードラインドライバにワードラインデコーディング回路の出力信号MWLが電源電圧レベルVCCに印加される。従って、トランジスタN１１とトランジスタN１２との間のノード電圧は、電源電圧レベルVCCからトランジスタN１１のしきい電圧Vthを引いた分だけの電圧レベルVCC-Vthに上昇する。間もなく制御信号SWL_DRVが外部電源電圧レベルVPPとして印加されると、トランジスタN１２のドレインとゲートとの間のキャパシタンスに起因して前記ノード電圧がVCC-Vth+VPPにブースティングされる。すると、トランジスタN１２は充分なゲート電圧VCC-Vth+VPPを有するため、制御信号WL_DRVの電圧レベルVPPがトランジスタN１２のしきい電圧のドロップなしにワードラインSWLに外部電源電圧レベルVPPの電圧が供給される。従って、ワードラインSWLと連結されたメモリセルのアクセストランジスタを外部電源電圧VPPのワードラインイネーブル信号により動作させることにより、誤動作が防止される。
【０００８】
しかし、このような従来のワードラインドライバ回路では、電源電圧レベルVCCよりも一層高い電圧レベルVPPを得るために追加的なブースティング回路またはポンピング回路を備え、制御信号SWL_DRVを通じてワードラインに伝達させる構造となる。従って、電源電圧レベルVCCよりも一層高い電圧レベルVPPを発生させる追加のブースティング回路またはポンピング回路を具備しなければならないため、チップサイズが大きくなり、消耗電流が多くなるという問題点がある。
【０００９】
従来のワードラインドライバ回路のまた他の例は、William F. Kraus等を発明者とし、Ramtron International Corporationを特許権者にして特許が付与された特許文献１（米国登録特許第５，７７４，３９２号（１９９８．６．３０））があり、これを図６に示した。
【００１０】
図６に示すように、従来のワードラインドライバ回路は、強誘電体キャパシタ（FCO）を用いて構成される。
【００１１】
このようなワードラインドライバ回路は、セルフブースティング（self boosting）回路から構成され、選択されたワードラインWLOだけをブースティングできるという長所があるが、選択されたワードラインWLO以外のワードライン、即ち、選択されないワードラインWL１はフローティング状態になるため、選択されないワードラインWL１に連結されたメモリセルのデータがフローティング電圧により干渉を受けうるという問題点がある。
【００１２】
そして、トランジスタN０とトランジスタN１のサイズ比を正確に設定しない場合、制御信号BOOSTDRIVEが印加されるときに強誘電体キャパシタによりブースティングされたワードラインWL0の電圧レベルは、ノードWLEN’0の電圧レベルを更に上昇させうる。従って、トランジスタN１によりワードラインWL０の電圧レベルが制御信号WLCLKの電圧レベルと同一になる場合が発生しうる。即ち、動作進行過程に従いワードラインWL０の電圧レベルの差が甚だしくなって、最悪の状況ではワードラインブースティングができなくなる場合も発生しうる。
【特許文献１】米国登録特許第５，７７４，３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の目的は、上述のような従来の問題点を克服できる半導体メモリにおけるワードラインドライバ回路及びその駆動方法を提供することにある。
【００１４】
本発明の他の目的は、選択されたワードラインだけをブースティングすることができる半導体メモリにおけるワードラインドライバ回路及びその駆動方法を提供することにある。
【００１５】
本発明のまた他の目的は、チップサイズと消耗電流を減らして高集積化及び低消費電力化を図り得る半導体メモリにおけるワードラインドライバ回路及びその駆動方法を提供することにある。
【００１６】
本発明のまた他の目的は、選択されないワードラインのフローティングを防止して安定した動作を提供することができる半導体メモリにおけるワードラインドライバ回路及びその駆動方法を提供することにある。
【課題を解決するための手段】
【００１７】
このような目的を達成するため、本発明による半導体メモリ装置を構成するメモリセルのアクセストランジスタを動作させるブースティング電圧をワードラインに印加するワードラインドライバ回路は、第１動作モードでは接地レベルを有し第２動作モードではワードラインデコーディング回路の出力信号が電源電圧レベルで印加される入力ノードと、第１動作モードでは接地レベルを有し、第２動作モードでは電源電圧のレベルよりも一層高いレベルの電圧を前記メモリセルに連結されたワードラインに印加する出力ノードと、前記出力ノードに一方の電極が連結され、第２動作モードで前記出力ノードを電源電圧のレベルよりも一層高いレベルの電圧でブースティングさせるキャパシタと、前記入力ノードと出力ノードとの間に連結され、第１制御信号により制御され、第２動作モードで前記出力ノードをフローティングさせるための第１トランジスタと、前記入力ノードとコントロールノードとの間に連結され、電源電圧により動作され、第２動作モードで前記コントロールノードをフローティングさせるための第２トランジスタと、第２制御信号が印加されるノードと前記キャパシタの他方の電極との間に連結され、前記コントロールノードの電圧により制御され、第２動作モードで前記第２制御信号を前記キャパシタに伝達する第３トランジスタと、を備えることを特徴とする。
【００１８】
前記ワードラインドライバは、待機モードで前記出力モードを接地レベルに放電させるためのスイッチング素子を追加に具備し、前記第１動作モードはワードラインが選択されない場合の動作モードで、前記第２動作モードはワードラインが選択されてワードラインデコーディング回路の出力信号が印加される場合の動作モードである。また、前記第１乃至第３トランジスタ及びスイッチング素子はNMOSトランジスタであり、前記第１制御信号及び第２制御信号は第１動作モード及び第２動作モードで電源電圧のレベルを有することができる。そして、前記キャパシタは強誘電体キャパシタである。
【００１９】
また、本発明による半導体メモリ装置を構成するメモリセルのアクセストランジスタを動作させるブースティング電圧をワードラインに印加するワードラインドライバ回路の駆動方法は、入力ノードに印加されるワードラインデコーディング回路の出力信号がコントロールノードに伝達される段階と、第１制御信号により出力ノードを電源電圧のレベルよりも同一または低い電圧レベルに上昇させた状態で前記出力ノードをフローティングさせる段階と、第２制御信号の印加により前記コントロールノードの電圧を電源電圧レベルよりも一層高い電圧レベルに上昇させた状態でフローティングさせ、前記第２制御信号に応ずるキャパシタにより前記出力ノードを電源電圧レベルよりも一定レベル以上だけ一層高い電圧レベルに上昇させて出力する段階と、を含むことを特徴とする。
【発明の効果】
【００２０】
本発明は、強誘電体キャパシタを用いて選択されたワードラインだけをブースティングし、外部電源電圧発生器を備える必要がないため、チップサイズが小さくなるに従い高集積に有利である。また、コントロールノード及び出力ノードのフローティングを通じて消耗電流を減らして低消費電力化を具現し、選択されないワードラインのフローティングを防止して安定した動作を行うことが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施例が、本発明が属する技術分野で通常の知識を有したものに本発明の徹底した理解を提供する意図の他に別の意図なしに、添付図を参照して詳しく説明される。
【００２２】
図１は、本発明の一実施形態の半導体メモリでのワードラインドライバ回路を示す。本発明の一実施形態のワードラインドライバ回路は、半導体メモリ装置のメモリセルアレイを構成するメモリセルとそれぞれ連結されたワードラインSWLなどを駆動させるためのものである。
【００２３】
以下に説明される第１動作モードは、リードまたはライト動作において、ワードラインが選択されない場合におけるワードラインドライバの動作モードであり、第２動作モードは、ワードラインが選択されてワードラインデコーディング回路の出力信号が印加される場合におけるワードラインドライバの動作モードである。また、待機モードは、リードまたはライト動作が行われない場合の待機状態にある場合を指す。
【００２４】
図１に示すように、一つのワードラインSWLに連結されるワードラインドライバ回路１００は、第１乃至第３トランジスタN１１１、N１１２、N１１３及びスイッチング素子N１１４と、一つの強誘電体キャパシタFC０を備えて、入力ノードｎｉ、出力ノードｎｏ、及びコントロールノードｎａに連結されるように構成される。
【００２５】
入力ノードｎｉは、第１動作モードでは接地レベルＶｓｓを有し、第２動作モードではワードラインデコーディング回路の出力信号MWLが電源電圧レベルVCCとして印加される。
【００２６】
出力ノードｎｏは、第１動作モードでは接地レベルＶｓｓを有し、第２動作モードでは電源電圧のレベルVCCよりも一層高いレベルの電圧ＶＰＰをメモリセルに連結されたワードラインＳＷＬに印加する。
【００２７】
強誘電体キャパシタＦＣ０は、出力ノードｎｏに一方の電極が連結され、第２動作モードで出力ノードｎｏを電源電圧のレベルＶＣＣよりも一層高いレベルの電圧ＶＰＰでブースティングする。
【００２８】
強誘電体キャパシタＦＣ０は、非揮発性メモリ装置の一種である強誘電体メモリ（Ferroelectric Random Access Memory；FeRAM、ＦＲＡＭ）でメモリセルが構成されるキャパシタの一種であり、強誘電体薄膜を誘電膜として用いるキャパシタである。また、強誘電体キャパシタＦＣ０の強誘電膜は、例えば、ＰＺＴ（Ｐｂ  Ｚｒｘ  Ｔｉｌ−ｘ  Ｏ３）膜、ＳＢＴ（Ｓｒ  Ｂｉ２  Ｔａ２  Ｏ９）、またはＬＢＴ（Ｌａｘ  Ｂｉ４−ｘ  Ｔｉ３  Ｏ１２）膜から選択されるいずれ一つの膜から構成される。
【００２９】
第１トランジスタＮ１１３は、入力ノードｎｉと出力ノードｎｏとの間に連結され、第１制御信号ＳＷＬ＿ＰＤにより制御され、第２動作モードでは出力ノードｎｏをフローティングさせる。また、第１トランジスタＮ１１３は、第１動作モードでは出力ノードｎｏを接地レベルに放電させて、出力ノードｎｏと連結されるワードラインＳＷＬのフローティングを防止する。第１トランジスタＮ１１３は、典型的にはＮＭＯＳトランジスタである。
【００３０】
第２トランジスタＮ１１１は、入力ノードｎｉとコントロールノードｎａとの間に連結され、電源電圧ＶＣＣにより動作され、第２動作モードでは、コントロールノードｎａをフローティングさせる。第２トランジスタＮ１１１は、典型的にはＮＭＯＳトランジスタである。
【００３１】
第３トランジスタＮ１１２は、第２制御信号ＳＷＬ＿ＤＲＶが印加されるノードと、強誘電体キャパシタＦＣ０の、出力ノードｎｏと連結されない他方の電極との間に連結され、コントロールノードｎａの電圧により制御され、第２動作モードでは、第２制御信号ＳＷＬ＿ＤＲＶを強誘電体キャパシタFCOに伝達するためのものである。第３トランジスタＮ１１２は、典型的にはＮＭＯＳトランジスタである。
【００３２】
また、ワードラインドライバ１００には、第１及び第２動作モードでなく待機モードにおいて、制御信号ＳＷＬ＿ＰＤｂにより出力ノードｎｏを接地レベルＶｓｓに放電させるためのスイッチング素子が追加に具備されうる。スイッチング素子は、典型的にはＮＭＯＳトランジスタＮ１１４である。
【００３３】
ここで、第１制御信号ＳＷＬ＿ＰＤ及び第２制御信号ＳＷＬ＿ＤＲＶは、第１動作モード及び第２動作モードでは電源電圧のレベルＶＣＣを有し、待機モードでは接地レベルＶｓｓを有することができる。また、制御信号ＳＷＬ＿ＰＤｂは、待機モードでは電源電圧のレベルＶＣＣを有し、第１及び第２動作モードでは接地レベルＶｓｓを有することができる。
【００３４】
図２は、図１が半導体メモリ装置に適用されたことを示す回路図で、制御信号を共有する場合の第１動作モードと第２動作モードを説明するための図である。また、図３は図２の動作タイミング図を示す。
【００３５】
図２に示すように、第１ワードラインＳＷＬ０に連結された第１ワードラインドライバ１００は、メモリセル３０１、３０２、３０３に連結された第１ワードラインＳＷＬ０がアドレス信号により選択されて、ワードラインデコーディング回路の出力信号ＭＷＬ０が電源電圧のレベルＶＣＣとして印加されて動作する第２動作モードであると仮定する。また、第２ワードラインＳＷＬ１に連結された第２ワードラインドライバ２００は、第２ワードラインＳＷＬ１が選択されなくてワードラインデコーディング回路の出力信号ＭＷＬ１が接地レベルＶｓｓである場合であって、入力ノードｎｉ１が接地された第１動作モードであると仮定する。第１ワードラインドライバ１００と第２ワードラインドライバ２００は、制御信号ＳＷＬ＿ＰＤ、ＳＷＬ＿ＰＤｂ、ＳＷＬ＿ＤＲＶを共有するように連結される。
【００３６】
以下、図２及び図３を参照して本発明の一実施形態のワードラインドライバ回路１００、２００の動作を説明する。
【００３７】
まず、リードまたはライト動作などが行われない待機モードの場合、第１及び第２制御信号ＳＷＬ＿ＰＤ、ＳＷＬ＿ＤＲＶは、接地レベルＶｓｓを有する。但し、制御信号ＳＷＬ＿ＰＤｂだけが電源電圧のレベルＶＣＣとしてＮＭＯＳトランジスタＮ１１４、Ｎ２１４を動作させてワードラインＳＷＬ０、ＳＷＬ１を放電させる。
【００３８】
リードまたはライトなどの動作が開始されて動作モードになると、第１ワードラインドライバ１００では第１ワードラインＳＷＬ０が選択され、ワードラインデコーディング回路の出力信号ＭＷＬ０が電源電圧レベルＶＣＣとして入力されて第２動作モードが開始される。また、第２ワードラインドライバ２００ではワードラインデコーディング回路の出力信号ＭＷＬ１が接地レベルＶｓｓの状態であるため、第１動作モードが開始される。
【００３９】
まず、第２動作モードで動作する第１ワードラインドライバ１００の動作を説明する。ワードラインデコーディング回路の出力信号ＭＷＬ０が電源電圧のレベルＶＣＣとして入力されると、電源電圧ＶＣＣによりターンオンされた第２トランジスタＮ１１１を通じてコントロールノードｎａ０にワードラインデコーディング回路の出力信号ＭＷＬ０が伝達される。従って、コントロールノードｎａ０の電圧レベルは電源電圧のレベルＶＣＣから第２トランジスタＮ１１１のしきい電圧Ｖｔを引いた分だけの電圧レベルＶＣＣ−Ｖｔに設定される。以後、制御信号ＳＷＬ＿ＰＤｂが接地レベルＶｓｓにディスエーブルされ、第１制御信号ＳＷＬ＿ＰＤが電源電圧レベルＶＣＣにイネーブルされると、ワードラインＳＷＬに連結される出力ノードｎｏ０の電圧レベルも電源電圧ＶＣＣから第１トランジスタＮ１１３のしきい電圧Ｖｔを引いた分だけの電圧レベルＶＣＣ−Ｖｔに上昇する。
【００４０】
以後、第２制御信号ＳＷＬ＿ＤＲVが電源電圧のレベルＶＣＣにイネーブルされると、コントロールノードｎａの電圧は第２トランジスタＮ１１１と第３トランジスタＮ１１２のサイズ比率によりセルフブースティングが発生して、電源電圧レベルＶＣＣよりも一定レベル以上だけ高い電圧レベルＶＣＣ＋ｄＶ０に上昇する。
【００４１】
ここで、電圧レベルｄＶ０は、第２トランジスタＮ１１１のしきい電圧Ｖｔと第３トランジスタＮ１１２のしきい電圧Ｖｔとの和よりも一層高い電圧レベルを有するように設定することができる。この場合、理想的なコントロールノードｎａ０の電圧レベルは、電源電圧レベルＶＣＣの２倍に相当する電圧レベルから第２トランジスタＮ１１１のしきい電圧を引いた分だけの電圧レベル、つまり２ＶＣＣ−Ｖｔである。ここで、第２トランジスタＮ１１１は、コントロールノードｎａ０をフローティングさせてコントロールノードｎａ０の電圧レベルが低くなることを防止する。
【００４２】
コントロールノードｎａ０の電圧レベルが一定電圧レベルＶＣＣ＋ｄＶ０に上昇されるに従い、第３トランジスタＮ１１２を通じて第２制御信号ＳＷＬ＿ＤＲＶの電圧レベルがドロップなしに電源電圧のレベルＶＣＣとして強誘電体キャパシタＦＣ０の一方の電極に伝達される。従って、強誘電体キャパシタＦＣ０の一方の電極が接地レベルＶｓｓから電源電圧レベルＶＣＣに遷移されるに従い、強誘電体キャパシタＦＣ０で起こされるセルフブースティングにより出力ノードｎｏ０の電圧レベルが電源電圧レベルＶＣＣよりも一定レベル以上だけ高い電圧レベルＶＣＣ＋ｄＶ１にブースティングされる。
【００４３】
このとき、出力ノードｎｏ０は、第１トランジスタＮ１１３によりフローティングされるに従い、電流の損失なしに出力ノードｎｏ０の電圧レベルが低くなることを防止する。電圧レベルｄＶ１は、強誘電体キャパシタＦＣ０のキャパシタンスと第１ワードラインＳＷＬ０の寄生キャパシタンスの比を調節することにより、第１トランジスタＮ１１３のしきい電圧Ｖｔとメモリセル３０１、３０２、３０３を構成するアクセストランジスタ（図示せず）のしきい電圧との和よりも一層高い電圧レベルを有することができる。理想的な出力ノードｎｏ０の電圧レベルは、電源電圧レベルＶＣＣの２倍に相当する電圧レベルから第１トランジスタＮ１１３のしきい電圧Ｖｔを引いた分電圧レベル、つまり２ＶＣＣ−Ｖｔである。
【００４４】
出力ノードｎｏ０の電圧レベルＶＣＣ＋ｄＶ１は、第１ワードラインＳＷＬ０を通じてメモリセル３０１、３０２、３０３に伝達されてアクセストランジスタを制御することになる。
【００４５】
次いで、ワードラインが選択されない第１動作モードを第２ワードラインドライバ２００を通して説明する。まず、第１ワードラインＳＷＬ０が選択され、第２ワードラインＳＷＬ１は選択されなかったので、ワードラインデコーディング回路の出力信号ＭＷＬ１は接地レベルＶｓｓを維持する。また、第１制御信号ＳＷＬ＿ＰＤ及び第２制御信号ＳＷＬ＿ＤＲＶは電源電圧のレベルＶＣＣを有し、制御信号ＳＷＬ＿ＰＤｂは接地レベルＶｓｓを有する。
【００４６】
第１制御信号ＳＷＬ＿ＰＤは、電源電圧レベルＶＣＣの信号で、第１トランジスタＮ２１３をターンオンさせることにより出力ノードｎｏ１のフローティングを防止し、出力ノードｎｏ１が接地レベルＶｓｓに維持されるようにする。よって、第２ワードラインＳＷＬ１のフローティングにより発生されるメモリセルの干渉を防止することができる。
【００４７】
図４は、メモリセルアレイ配列に図１が適用された場合を示す回路図である。
【００４８】
図４に示すように、メモリセルアレイ３００が選択されると、第１ワードラインデコーディング回路の出力信号ＭＷＬ０が電源電圧レベルＶＣＣに印加され、第２ワードラインデコーディング回路の出力信号ＭＷＬ１は接地レベルＶｓｓに残される。また、選択されたメモリセルアレイ３００に連結されたワードラインドライバ１００は、第２動作モードに動作されて、制御信号ＳＷＬ＿ＰＤｂ０、ＳＷＬ＿ＰＤ０、ＳＷＬ＿ＤＲＶ０によりワードラインＳＷＬ００を電源電圧よりも一定電圧だけ高い電圧レベルＶＰＰまでにブースティングさせる。このとき、選択されなかった別のメモリセルアレイのうち、選択されたメモリセルアレイ３００に連結されたワードラインドライバ１００と制御信号ＳＷＬ＿ＰＤｂ０、ＳＷＬ＿ＰＤ０、ＳＷＬ＿ＤＲＶ０を共有するワードラインドライバ２００は、第１動作モードで動作してワードラインＳＷＬ１０を接地レベルＶｓｓに放電させる。
【００４９】
そして、残りの選択されなかったメモリセルアレイは、制御信号ＳＷＬ＿ＰＤｂ１、ＳＷＬ＿ＰＤ１、ＳＷＬ＿ＤＲＶ１が待機モードで動作されるように設定される。従って、ワードラインＳＷＬ０１、ＳＷＬ１１は接地レベルＶｓｓに放電されるため、フローティングが防止される。
【００５０】
上述のような本発明による半導体メモリでのワードラインドライバ回路は、ＦＲＡＭに適用されることが工程実行の面で有利なのでそれに適しているが、本発明は、ＤＲＡＭ、ＰＲＡＭ、ＭＲＡＭにも適用できるし、そのほかの半導体メモリ装置にも適用することができる。
【００５１】
また、上述の実施例の説明は、本発明の一層徹底した理解のために図面を参照して例挙げたことに過ぎないため、本発明を限定する意味で解釈されてはいけない。また、本発明が属する技術分野で通常の知識を有した者にとって本発明の基本的原理を外れない範囲内で多様な変化及び変更が可能なのは明らかなことである。例えば、思案の異なった場合に回路の内部構成を変更するか、回路の内部構成素子を他の等価的素子に代置できるのは明白なことである。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態のワードラインドライバ回路を示す回路図である。
【図２】図１の動作を説明するために半導体メモリ装置に適用された回路図である。
【図３】図２の動作タイミング図である。
【図４】図１に示す構成が組み込まれたメモリセルアレイ配列を示した半導体メモリ装置の回路図である。
【図５】従来のワードラインドライバ回路の一例を示した回路図である。
【図６】従来のワードラインドライバ回路の他の例を示した回路図である。
【符号の説明】
【００５３】
ｎｉ：入力ノード
ｎｏ：出力ノード
ｎａ：コントロールノード
ＦＣ０：強誘電体キャパシタ
Ｎ１１１、Ｎ１１２、Ｎ１１３、Ｎ１１４：ＮＭＯＳトランジスタ
ＳＷＬ＿ＰＤ：第１制御信号
ＳＷＬ＿ＤＲＶ：第２制御信号
ＳＷＬ：ワードライン
ＭＷＬ：ワードラインデコーディング回路の出力信号
【図１】
2006004592.tif 000003
【図２】
2006004592.tif 000004
【図３】
2006004592.tif 000005
【図４】
2006004592.tif 000006
【図５】
2006004592.tif 000007
【図６】
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