(57)【要約】      （修正有）【課題】外部イオンや水分のゲート絶縁膜への浸透を防止する半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、半導体基板、半導体基板上に一方向に延びて形成されたゲート配線２２０とゲート配線に整列して半導体基板内に形成されたソース/ドレーン領域を含むトランジスタ、ゲート配線上にゲート配線と同一方向に延びて形成され、半導体基板に拡散されるイオンを遮断する拡散防止メタルパターン４３２ａを含む。【選択図】図１
2006344959.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に一方向に延びて形成されたゲート配線と前記ゲート配線に整列して前記半導体基板内に形成されたソース/ドレーン領域を含むトランジスタと、
前記ゲート配線上に前記ゲート配線と同一方向に延びて形成され、前記半導体基板に拡散されるイオンを遮断する拡散防止メタルパターンとを含む半導体集積回路素子。
【請求項２】
前記拡散防止メタルパターンは、第１配線と同一層に形成される請求項１に記載の半導体集積回路素子。
【請求項３】
前記拡散防止メタルパターンは、電気的にフローティング状態となる請求項２に記載の半導体集積回路素子。
【請求項４】
前記拡散防止メタルパターンには、所定電圧が印加される請求項２に記載の半導体集積回路素子。
【請求項５】
前記第１配線は前記トランジスタのソース領域にソース電圧を印加するソース電圧配線を含み、前記拡散防止メタルパターンは前記ソース電圧配線が延びて形成される請求項４に記載の半導体集積回路素子。
【請求項６】
前記第１配線は前記トランジスタのドレーン領域にドレーン電圧を印加するドレーン電圧配線を含み、前記拡散防止メタルパターンは前記ドレーン電圧配線が延びて形成される請求項４に記載の半導体集積回路素子。
【請求項７】
前記第１配線は前記トランジスタのゲート配線にゲート電圧を印加するゲート電圧配線を含み、前記拡散防止メタルパターンは前記ゲート電圧配線が延びて形成される請求項４に記載の半導体集積回路素子。
【請求項８】
前記第１配線、拡散防止メタルパターンの全面上に前記半導体基板に拡散されるイオンを遮断する窒化膜をさらに含む請求項１に記載の半導体集積回路素子。
【請求項９】
前記第１配線、拡散防止メタルパターンの全面と前記窒化膜との間に酸化膜をさらに含む請求項８に記載の半導体集積回路素子。
【請求項１０】
前記トランジスタは、高電圧駆動トランジスタである請求項１に記載の半導体集積回路素子。
【請求項１１】
前記ソース/ドレーン領域は、前記ゲート配線に整列して形成され、前記半導体基板と異なる導電型の低濃度不純物領域と前記ゲート配線から所定距離離隔して前記低濃度不純物領域の深さより浅い深さで形成され、前記半導体基板と異なる導電型の高濃度不純物領域からなる請求項１０に記載の半導体集積回路素子。
【請求項１２】
半導体基板上に一方向に延びて形成されたゲート配線と前記ゲート配線に整列して前記半導体基板内に形成されたソース/ドレーン領域を含むトランジスタを形成するステップと、
前記ゲート配線上に前記ゲート配線と同一方向に延びて、前記半導体基板に拡散されるイオンを遮断する拡散防止メタルパターンを形成するステップとを含む半導体集積回路素子の製造方法。
【請求項１３】
前記拡散防止メタルパターンは、第１配線と同一層に形成される請求項１２に記載の半導体集積回路素子の製造方法。
【請求項１４】
前記拡散防止メタルパターンは、電気的にフローティング状態となる請求項１３に記載の半導体集積回路素子の製造方法。
【請求項１５】
前記拡散防止メタルパターンには、所定電圧が印加される請求項１３に記載の半導体集積回路素子の製造方法。
【請求項１６】
前記第１配線は前記トランジスタのソース領域にソース電圧を印加するソース電圧配線を含み、前記拡散防止メタルパターンは前記ソース電圧配線が延びて形成される請求項１５に記載の半導体集積回路素子の製造方法。
【請求項１７】
前記第１配線は前記トランジスタのドレーン領域にドレーン電圧を印加するドレーン電圧配線を含み、前記拡散防止メタルパターンは前記ドレーン電圧配線が延びて形成される請求項１５に記載の半導体集積回路素子の製造方法。
【請求項１８】
前記第１配線は前記トランジスタのゲート配線にゲート電圧を印加するゲート電圧配線を含み、前記拡散防止メタルパターンは前記ゲート電圧配線が延びて形成される請求項１５に記載の半導体集積回路素子の製造方法。
【請求項１９】
前記拡散防止メタルパターンを形成するステップの後に、前記第１配線、拡散防止メタルパターンの全面上に前記半導体基板に拡散されるイオンを遮断する窒化膜を形成するステップをさらに含む請求項１２に記載の半導体集積回路素子の製造方法。
【請求項２０】
前記窒化膜を形成するステップの前に、前記第１配線、拡散防止メタルパターンの全面上に酸化膜を形成するステップをさらに含む請求項１９に記載の半導体集積回路素子の製造方法。
【請求項２１】
前記トランジスタは、高電圧駆動トランジスタである請求項１２に記載の半導体集積回路素子の製造方法。
【請求項２２】
前記ソース/ドレーン領域は、前記ゲート配線に整列して形成され、前記半導体基板と異なる導電型の低濃度不純物領域と前記ゲート配線から所定距離離隔して前記低濃度不純物領域の深さより浅い深さで形成され、前記半導体基板と異なる導電型の高濃度不純物領域からなる請求項２１に記載の半導体集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関するものであって、より詳しくは、動作特性が向上した半導体集積回路装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＣ(System On Chip)、ＭＣＵ(MicroController Unit)、ＤＤＩ(Display Driver IC)のような半導体集積回路装置は、プロセッサー、メモリー、そして論理回路、音声および画像処理回路、多様なインターフェース用回路などからなる多数の周辺装置を備えている。したがって、半導体集積回路装置には、多様な駆動電圧を有するトランジスタが共存する。例えば、高電圧(１５〜３０Ｖ)駆動、中電圧(４〜６Ｖ)駆動、低電圧(１〜３Ｖ)駆動のトランジスタを含むことができる。
【０００３】
特に、高電圧駆動トランジスタは、高電圧が印加されていても正常動作をするために、高電圧駆動トランジスタのドレーン領域と半導体基板との間のブレークダウン(breakdown)電圧が十分に高くなければならない。したがって、高電圧駆動トランジスタは、ブレークダウン電圧を高めるためにドレーン領域の高濃度不純物領域とゲート配線との間が十分に離隔していて、ドレーン領域の低濃度不純物領域と半導体基板のドーピング濃度とを低くして空乏(depletion)領域を長くする。また、高電圧駆動トランジスタのゲート絶縁膜の厚さは、低電圧駆動トランジスタのゲート絶縁膜の厚さに比べて厚い。
【０００４】
一方、高電圧駆動トランジスタを製造した後、多層の配線および多層の絶縁膜を形成する後続(back-end)工程が進行される。このような後続工程の中で外部イオンや水分がゲート絶縁膜に浸透するようになる。ＮＭＯＳ高電圧駆動トランジスタを例にすれば、ゲート絶縁膜に浸透した陽イオンは閾値電圧(threshold voltage)を下げてゲート絶縁膜の下部にチャンネルを形成させ、ドレーンオフ電流(Idoff)を増加させる。特に、高電圧駆動トランジスタは、ドレーン領域の低濃度不純物領域と半導体基板とのドーピング濃度とが低いため、このような小さい外部イオンの浸透にも動作特性の激しい変化を示す。
【０００５】
【特許文献１】大韓民国登録公告10-0365937号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の技術的課題は、動作特性が向上した半導体集積回路装置を提供することにある。
【０００７】
本発明の他の技術的課題は、動作特性が向上した半導体集積回路装置の製造方法を提供することにある。
【０００８】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は、以下の記載から当業者に明確に理解できる。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の第１実施例に係る半導体集積回路装置は、半導体基板、半導体基板上に一方向に延びて形成されたゲート配線とゲート配線に整列して半導体基板内に形成されたソース/ドレーン領域を含むトランジスタ、ゲート配線上にゲート配線と同一方向に延びて形成され、半導体基板に拡散されるイオンを遮断する拡散防止メタルパターンを含む。
【００１０】
前記技術的課題を達成するための本発明の第１実施例に係る半導体集積回路装置の製造方法は、半導体基板上に一方向に延びて形成されたゲート配線とゲート配線に整列して半導体基板内に形成されたソース/ドレーン領域を含むトランジスタを形成するステップ、ゲート配線上にゲート配線と同一方向に延びて、半導体基板に拡散されるイオンを遮断する拡散防止メタルパターンを形成するステップを含む。
【００１１】
その他の実施例の具体的な事項は、詳細な説明および図面に含まれている。
【発明の効果】
【００１２】
上記のような半導体集積回路装置およびその製造方法によれば、次のような効果が一つ、あるいはそれ以上ある。
第一に、拡散防止メタルパターンは、外部イオンおよび水分が半導体基板に浸透することを遮断することができる。
第二に、閾値電圧を一定に維持してドレーンオフ電流を減らすことによって、半導体集積回路装置の動作特性が向上する。
【発明を実施するための最良の形態】
【００１３】
本発明の利点および特徴、そしてそれらを達成する方法は、添付する図面と共に詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されず、多種多様な形態からなることができ、単に本実施例は本発明の開示を完全なものとし、本発明が属する技術分野で通常の知識を有する者に発明の範囲を完全に知らせるために提供されているものであり、本発明は請求項の範囲によってのみ定義されるものである。明細書全体に亘って、同一参照符号は同一構成要素を示している。
【００１４】
本明細書において、高電圧駆動トランジスタは１５〜３０Ｖの駆動電圧が印加されるトランジスタを、低電圧駆動トランジスタは３Ｖ以下の駆動電圧が印加されるトランジスタを示している。しかし、駆動電圧の具体的な数値は当業者によって容易に変更され得ることは言うまでもない。
【００１５】
図１は本発明の第１実施例に係る半導体集積回路装置の概略のレイアウト図であり、図２は図１のＩＩ−ＩＩ’に沿って切断した断面図である。ここで、半導体集積回路装置は、ＤＤＩのインバータを例にして説明するが、これに制限されるものではない。
【００１６】
図１および図２を参照すれば、本発明の第１実施例に係る半導体集積回路装置１は、半導体基板１００、ＮＭＯＳ高電圧駆動トランジスタ２００、ＰＭＯＳ高電圧駆動トランジスタ３００、絶縁膜構造物４００を含む。
【００１７】
半導体基板１００は、シリコン基板、ＳＯＩ(Silicon On Insulator)基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレー用ガラス基板などになることができる。また、半導体基板１００は主にＰ型基板を用いて、図示していないが、半導体基板１００の上部にＰ型エピタキシャル層(epitaxial layer)を成長させて用いることができる。
【００１８】
半導体基板１００上に形成された素子分離膜１１０は、活性(active)領域を画定する。素子分離膜は、ＬＯＣＯＳ(LOCal Oxidation of Silicon)方法を用いたＦＯＸ(Field OXide)、またはＳＴＩ(Shallow Trench Isolation)であってもよい。
【００１９】
半導体基板１００内に高電圧駆動トランジスタが形成されるように、Ｐウェル１２０、Ｎウェル１３０を形成することができる。特に、高電圧駆動トランジスタで用いられるウェルの濃度は、通常の低電圧駆動トランジスタで用いられるウェルの濃度より低い。例えば、Ｐウェル１２０および/またはＮウェル１３０の濃度は、１×１０１５ないし１×１０１７原子/ｃｍ３であり得る。
【００２０】
ＮＭＯＳ高電圧駆動トランジスタ２００は、ゲート配線２２０、ゲート絶縁膜２１０、ソース/ドレーン領域２３０、２４０を含む。
【００２１】
ゲート配線２２０は、半導体基板１００上に一方向に延びて形成された導電膜パターンであって、ゲート絶縁膜２１０にて半導体基板１００と絶縁される。ゲート絶縁膜２１０は、主にシリコン酸化物(ＳｉＯｘ)で形成することができる。特に、高電圧駆動トランジスタのゲート絶縁膜２１０の厚さは、通常の低電圧駆動トランジスタのゲート絶縁膜の厚さより厚い。例えば、高電圧駆動トランジスタのゲート絶縁膜２１０は２００〜４００Åで、低電圧駆動トランジスタのゲート絶縁膜は３０〜１５０Åであり得る。すなわち、低電圧駆動トランジスタのゲート絶縁膜は薄いために半導体装置の駆動速度を増加させることができ、高電圧駆動トランジスタのゲート絶縁膜２１０は厚いために１５Ｖ以上の高電圧にも十分な耐圧特性を有するようになる。
【００２２】
ソース/ドレーン領域２３０、２４０は、ゲート配線２２０の両側壁に整列して形成される。特に、ＮＭＯＳ高電圧駆動トランジスタ２００が高電圧駆動に適しているように、ソース/ドレーン領域２３０、２４０はＭＩＤＤＤ(Mask Islanded Double Diffused Drain)構造を有する。すなわち、低濃度不純物領域２３２、２４２はゲート配線２２０に整列して半導体基板１００内に形成され、高濃度不純物領域２３４、２４４はゲート配線２２０から所定距離離隔して低濃度不純物領域２３２、２４２の深さより浅い深さに限定して形成される。このように、高電圧が印加される高濃度不純物領域２３４、２４４がゲート配線２２０と十分な離隔距離を有さなければ、ブレークダウン電圧を高めることができない。
【００２３】
特に、低濃度不純物領域２３２、２４２は、通常の低電圧駆動トランジスタに用いられる低濃度不純物領域の濃度より低い。例えば、低濃度不純物領域２３２、２４２の濃度は、１×１０１４ないし１×１０１６原子/ｃｍ３であり得る。このように、Ｐウェル１２０と低濃度不純物領域２３２、２４２とが低い濃度でドーピングされれば、Ｐウェル１２０と低濃度不純物領域２３２、２４２との境界部分の空乏領域の幅が広くなる。したがって、ブレークダウン電圧が十分に高まるため、ドレーン領域２４０に高電圧が印加されても安定して動作することができる。
【００２４】
本発明の第１実施例において、ソース/ドレーン領域２３０、２４０はＭＩＤＤＤ構造を例としたが、高電圧駆動に適している構造であればＬＤＤ(Lightly Diffused Drain)、ＭＬＤＤ(Mask LDD)、ＬＤＭＯＳ(Lateral Double-diffused MOS)構造などの何れも可能である。
【００２５】
ＰＭＯＳ高電圧駆動トランジスタ３００は、ゲート配線３２０、ゲート絶縁膜３１０、ソース/ドレーン領域３３０、３４０を含む。ＮＭＯＳ高電圧駆動トランジスタ２００と相補的な特性を有するため、説明を省略する。
【００２６】
絶縁膜構造物４００は、層間絶縁膜４１０、コンタクト４２３、第１配線４３０、拡散防止メタルパターン４３２ａ、第１メタル間絶縁膜４５０、第１ビア４６３、第２配線４７０、第２メタル間絶縁膜４８０、第２ビア４９３、第３配線４９５、保護膜４９６を含む。
【００２７】
層間絶縁膜(InterLayer Dielectric)４１０は、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００および半導体基板１００上に形成される。層間絶縁膜４１０は、低誘電率の絶縁物質が用いられ、例えばＦＯＸ(Flowable OXide)膜、ＴＯＳＺ(Tonnen SilaZane)膜、ＵＳＧ(Undoped Silica Glass)膜、ＢＳＧ(Borosilica Glass)膜、ＰＳＧ(PhosphoSilica Glass)膜、ＢＰＳＧ (BoroPhosphoSilica Glass)膜、ＰＥＴＥＯＳ(Plasma Enhanced Tetra Ethyl Ortho Silicate)膜、ＦＳＧ(Fluoride Silicate Glass)膜、ＨＤＰ(high density plasma)膜、ＰＥＯＸ(Plasma Enhanced Oxide)膜、またはこれらの積層膜からなることができる。層間絶縁膜４１０として低誘電率の絶縁物質を用いることによって、半導体集積回路装置の配線の全体的な誘電率を低くするようになり、ＲＣ遅延を改善することができる。
【００２８】
本発明の第１実施例における層間絶縁膜４１０として、ＰＥＯＸ膜４１１、ＢＰＳＧ膜４１２、ＰＥＴＥＯＳ膜４１３の積層膜を用いる。ここで、ＰＥＯＸ膜４１１はバッファー層として用いられ、ＢＰＳＧ膜４１２はギャップ充填(gap-fill)特性が優れていて、ゲート配線２２０、３２０などにより発生した段差を減らす役割をする。ＰＥＴＥＯＳ膜４１３はスループット(throughput)の良い物質であるため、速やかに層間絶縁膜４１０を一定の厚さで形成することができる。
【００２９】
コンタクト４２３は、層間絶縁膜４１０の所定領域に形成され、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のソース/ドレーン領域２３０、２４０、３３０、３４０、ゲート配線２２０、３２０と第１配線４３０を電気的に連結する。コンタクト４２３は、銅、チタニウム、またはタングステンのような金属物質からなることができる。
【００３０】
また、第１バリア膜パターン４２２は、コンタクト４２３の周囲に形成され、コンタクト４２３を構成する物質が層間絶縁膜４１０に拡散されることを防止することができる。第１バリア膜パターン４２２は、Ｔｉ、ＴｉＮ、Ｔｉ／ＴｉＮ、Ｔａ、ＴａＮ、Ｔａ／ＴａＮ、Ｔａ／ＴｉＮなどからなることができる。
【００３１】
第１配線４３０は、層間絶縁膜４１０上に形成され、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のソース/ドレーン領域２３０、２４０、３３０、３４０、ゲート配線２２０、３２０と各々連結した導電膜パターンである。詳しく説明すれば、第１配線４３０は、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のソース領域２３０、３３０にソース電圧を印加するソース電圧配線４３０Ｓ、ドレーン領域２４０、３４０にドレーン電圧を印加するドレーン電圧配線４３０Ｄ、ゲート配線２２０、３２０にゲート電圧を印加するゲート電圧配線４３０Ｇを含む。本発明の第１実施例では、ＮＭＯＳ高電圧駆動トランジスタ２００のソース領域２３０には接地電圧が印加され、ＰＭＯＳ高電圧駆動トランジスタ３００のソース領域３３０には電源電圧が印加され、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のドレーン領域２４０、３４０には所定の信号電圧が共通に印加される。
【００３２】
第１配線４３０は、主にアルミニウムで、約５０００Åの厚さで形成され得る。図示していないが、第１配線４３０がアルミニウム配線で形成される場合、第１配線４３０とコンタクト４２３との接触特性を良くするために、第１配線４３０とコンタクト４２３との間にＴｉ／ＴｉＮなどからなる粘着膜(adhesion film)がさらに形成されることができ、第１配線４３０上にフォトリソグラフィ工程時のアルミニウムの乱反射を防止するためのＴｉ、ＴｉＮ、またはＴｉ／ＴｉＮなどからなる反射防止膜(anti-reflected coating film)をさらに形成することができる。
【００３３】
拡散防止メタルパターン４３２ａは、第１配線４３０と同一層に形成される。拡散防止メタルパターン４３２ａは、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のゲート配線２２０、３２０上にゲート配線２２０、３２０と同一方向に延びて形成される。また、拡散防止メタルパターン４３２ａは、ソース電圧配線４３０Ｓ、ドレーン電圧配線４３０Ｄ、ゲート電圧配線４３０Ｇから所定距離離隔して形成され、本発明の第１実施例に係る拡散防止メタルパターン４３２ａは電気的にフローティング状態となる。このように拡散防止メタルパターン４３２ａがゲート配線２２０、３２０の上部を十分に覆うことによって、ゲート絶縁膜２１０、３１０に外部イオン、または水分が浸透することを防ぐことができる。
【００３４】
詳しく説明すれば、第１配線４３０および拡散防止メタルパターン４３２ａ上に形成される第１および第２メタル間絶縁膜４５０、４８０などには製造工程中の外部イオンや水分が含まれることができる。このような外部イオンや水分は、拡散(diffusion)してゲート絶縁膜２１０、３１０に蓄積される。このように蓄積された外部イオンや水分は、閾値電圧の電圧レベルを変化させてドレーンオフ電流を増加させる。拡散防止メタルパターン４３２ａは、外部イオンや水分がゲート絶縁膜２１０、３１０に到達する前に遮断することができるため、閾値電圧の電圧レベルを一定に維持してドレーンオフ電流を減らすことができる。
【００３５】
また、拡散防止メタルパターン４３２ａは、第１配線４３０と同様にアルミニウムで形成することができる。
【００３６】
第１メタル間絶縁膜(InterMetallic Dielectric)４５０は、第１配線４３０、拡散防止メタルパターン４３２ａ、層間絶縁膜４１０の全面上に形成される。第１メタル間絶縁膜４５０は、低誘電率の絶縁物質が用いられ、例えばＦＯＸ膜、ＴＯＳＺ膜、ＵＳＧ膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＰＥＴＥＯＳ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥＯＸ膜、またはこれらの積層膜からなることができる。第１メタル間絶縁膜４５０として低誘電率物質を用いることによって、半導体集積回路装置の配線の全体的な誘電率を低くするようになり、ＲＣ遅延を改善することができる。
【００３７】
本発明の第１実施例において、ＨＤＰ膜４５１、ＰＥＴＥＯＳ膜４５２の積層膜を順次的に蒸着する。ここで、ＨＤＰ膜４５１、ＰＥＴＥＯＳ膜４５２は、主にプラズマ蒸着工程によって形成する。プラズマを用いた蒸着工程は、低温で蒸着工程を進行することができる長所がある。ＨＤＰ膜はギャップ充填特性が優れていて第１配線４３０などにより発生した段差を減らす役割をし、ＰＥＴＥＯＳ膜はスループットが良い物質であるため、速やかに第１メタル間絶縁膜４５０を一定の厚さで形成することができる。一方、製造過程中に第１メタル間絶縁膜４５０には外部イオンや水分が含まれ得るが、拡散防止メタルパターン４３２ａがゲート絶縁膜２１０、３１０に浸透する外部イオンや水分を遮断するため、半導体集積回路装置１の損傷を防止することができる。
【００３８】
第１ビア４６３は、第１メタル間絶縁膜４５０の所定領域に形成し、第１配線４３０と第２配線４７０とを電気的に連結する。第１ビア４６３は、銅、チタニウム、またはタングステンのような金属物質で形成することができる。また、第２バリア膜パターン４６２は第１ビア４６３の周囲に形成して、第１ビア４６３を構成する物質が第１メタル間絶縁膜４５０に拡散されることを防止することができる。
【００３９】
第２配線４７０は、第１メタル間絶縁膜４５０上に形成し、第１配線４３０と電気的に連結する。第２配線４７０は、主にアルミニウムで形成することができる。第２メタル間絶縁膜４８０は第２配線４７０上に形成し、低誘電率の絶縁物質が用いられる。第２ビア４９３は、第２メタル間絶縁膜４８０の所定領域に形成し、第２配線４７０と第３配線４９５とを電気的に連結する。第３配線４９５上には保護膜４９６が形成され、半導体集積回路装置１を保護する。
【００４０】
図３は、本発明の第１実施例に係る半導体集積回路装置の効果を説明するための図面である。ここで、(ａ)の半導体集積回路装置は拡散防止メタルパターンがない場合であり、(ｂ)の半導体集積回路装置は拡散防止メタルパターンがある場合を示している。
【００４１】
図３を参照すれば、(ａ)の半導体集積回路装置は、多数のメタル間絶縁膜(図２の‘４５０、４８０’参照)などに含まれた外部イオンや水分が拡散されてＰＭＯＳ高電圧駆動トランジスタ３００のゲート絶縁膜３１０に陰イオンが蓄積され得る。ゲート絶縁膜３１０に陰イオンが蓄積されれば、これに対応して、陽電荷が蓄積されて反転層１３４が形成される。特に、反転層１３４は、ＰＭＯＳ高電圧駆動トランジスタ３００のＮウェル１３０の濃度が低いため、さらに容易に形成することができる。したがって、ゲート配線３２０に閾値電圧以上の電圧が印加されなくても、ドレーンオフ電流が発生することができる。
【００４２】
反面、(ｂ)の半導体集積回路装置では、外部イオンや水分が拡散防止メタルパターン４３２ａにより遮断されるため、ＰＭＯＳ高電圧駆動トランジスタ３００のゲート絶縁膜３１０に陰イオンが蓄積されない。
【００４３】
図３では、ゲート絶縁膜３１０に陰イオンが蓄積される場合のみを説明したが、半導体基板に印加される基板バイアスなどにより陽イオンが蓄積されることもできるのは、本発明が属する技術分野の当業者には自明である。また、ＮＭＯＳ高電圧駆動トランジスタにおいても陽イオン、または陰イオンが蓄積され得ることは自明である。
【００４４】
以下、図４〜図９を参照して、本発明の第２〜第５実施例に係る半導体集積回路装置を説明する。図１および図２と実質的に同一の構成要素については同一の図面符号を用い、該当構成要素に対する詳細な説明は省略することにする。
【００４５】
図４および図５を参照すれば、本発明の第２実施例に係る半導体集積回路装置２が本発明の第１実施例と異なる点は、拡散防止メタルパターン４３２ｂに所定電圧が印加されるという点である。すなわち、拡散防止メタルパターン４３２ｂは、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のソース領域２３０、３３０にソース電圧を印加するソース電圧配線４３０Ｓが延びて形成される。したがって、拡散防止メタルパターン４３２ｂは、ソース電圧が印加される。
【００４６】
図６および図７を参照すれば、本発明の第３実施例に係る半導体集積回路装置３が本発明の第１実施例と異なる点は、拡散防止メタルパターン４３２ｃにドレーン電圧が印加されるという点である。すなわち、拡散防止メタルパターン４３２ｃは、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のドレーン領域２４０、３４０にドレーン電圧を印加するドレーン電圧配線４３０Ｄが延びて形成される。したがって、拡散防止メタルパターン４３２ｃは、ドレーン電圧が印加される。
【００４７】
図８を参照すれば、本発明の第４実施例に係る半導体集積回路装置４が本発明の第１実施例と異なる点は、拡散防止メタルパターン４３２ｄにゲート電圧が印加されるという点である。すなわち、拡散防止メタルパターン４３２ｄは、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００のゲート配線２２０、３２０にゲート電圧を印加するゲート電圧配線４３０Ｇが延びて形成される。したがって、拡散防止メタルパターン４３２ｄは、ゲート電圧が印加される。
【００４８】
図９を参照すれば、本発明の第５実施例に係る半導体集積回路装置５が本発明の第１実施例と異なる点は、拡散防止メタルパターン４３２ｅに別途の電圧が印加されるという点である。すなわち、第２配線(図２の‘４７０’参照)と同一層に形成された電圧配線４７１を用いて、拡散防止メタルパターン４３２ｅに所定電圧を印加する。説明しない図面符号‘４６３’は、拡散防止メタルパターン４３２ｅと電圧配線４７１とを電気的に連結するための第１ビアを示している。
【００４９】
図１０は、本発明の第６実施例に係る半導体集積回路装置の断面図である。図２と実質的に同一の構成要素については同一の図面符号を用い、該当構成要素に対する詳細な説明は省略することにする。
【００５０】
図１０を参照すれば、本発明の第６実施例に係る半導体集積回路装置６は、第１配線４３０、拡散防止メタルパターン４３２ａ、層間絶縁膜４１０の全面に形成された窒化膜４４０をさらに含む。窒化膜４４０は、半導体基板１００に浸透する外部イオン、または水分を遮断する。したがって、窒化膜４４０をさらに形成することによって、外部イオン、または水分の遮断効果がさらに良くなり得る。窒化膜４４０は、ＳｉＮ膜、またはＳｉＯＮ膜を用いることができるが、これに制限されるものではない。ここで、ＳｉＮ膜はＳｉＯＮ膜に比べて、外部イオン、または水分の遮断効果が良いため、５０Å以上の厚さで形成することができ、ＳｉＯＮ膜は５００Å以上の厚さで形成することができるが、具体的な数値は当業者によって容易に変更することができる。また、ＳｉＮ膜およびＳｉＯＮ膜は、厚いほど、外部イオン、または水分の遮断効果が向上するが、半導体集積回路装置の特性に応じて厚さは調節することができる。
【００５１】
図１１は、本発明の第７実施例に係る半導体集積回路装置の断面図である。図１０と実質的に同一の構成要素については同一の図面符号を用い、該当構成要素に対する詳細な説明は省略することにする。
【００５２】
図１１を参照すれば、本発明の第７実施例に係る半導体集積回路装置７は、第１配線４３０、拡散防止メタルパターン４３２ａ、層間絶縁膜４１０の全面と窒化膜４４０との間に酸化膜４３５がさらに含まれることができる。酸化膜４３５は、第１配線４３０、拡散防止メタルパターン４３２ａ、層間絶縁膜４１０の全面と窒化膜４４０との間のバッファーの役割をする。また、酸化膜４３５は、ギャップ充填効果が大きい物質を用いることによって、第１配線４３０と拡散防止メタルパターン４３２ａとの空間を十分に埋めることができる。
【００５３】
図１２Ａ〜図１２Ｄは、本発明の第１実施例に係る半導体集積回路装置の製造方法を説明するための断面図である。
【００５４】
図１２Ａを参照すれば、まず、半導体基板１００を提供する。半導体基板１００上に素子分離膜１１０を形成して活性領域を定義する。活性領域上にＮＭＯＳ高電圧駆動トランジスタ２００およびＰＭＯＳ高電圧駆動トランジスタ３００を各々形成する。
【００５５】
続いて、層間絶縁膜４１０をＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００並びに半導体基板１００上に形成する。層間絶縁膜４１０は、低誘電率の絶縁物質を使用でき、本発明の第１実施例ではＰＥＯＸ膜４１１、ＢＰＳＧ膜４１２、ＰＥＴＥＯＳ膜４１３を順次形成する。
【００５６】
次に、層間絶縁膜４１０を通常的なエッチング工程を用いてＮＭＯＳ高電圧駆動トランジスタ２００のソース/ドレーン領域２３０、２４０、ＰＭＯＳ高電圧駆動トランジスタ３００のソース/ドレーン領域３３０、３４０を露出させるコンタクトホール４２１を形成する。
【００５７】
図１２Ｂを参照すれば、コンタクトホール４２１の側面と底面および層間絶縁膜４１０の上面のプロファイルに合わせて第１バリア膜を形成する。第１バリア膜は、Ｔｉ、ＴｉＮ、Ｔｉ／ＴｉＮ、Ｔａ、ＴａＮ、Ｔａ／ＴａＮ、Ｔａ／ＴｉＮなどで形成することができ、ＣＶＤ法、またはスパッタリング法によって形成することができる。
【００５８】
続いて、コンタクトホール４２１を十分に埋め立てるように、第１バリア膜４４０上にＣｕ、Ｔｉ、またはＷのような導電物質を蒸着して金属膜を形成する。ここで、Ｃｕは層間絶縁膜４１０に拡散されやすいため、Ｔｉ、Ｗを用いることが好ましく、Ｔｉ、またはＷはＣＶＤ法や、スパッタリング法を用いて蒸着することができる。
【００５９】
次に、層間絶縁膜４１０の表面が露出するまで金属膜および第１バリア膜をＣＭＰ法で研磨してコンタクトホール４２１を埋めるコンタクト４２３を形成する。この時、第１バリア膜は、コンタクト４２３の側壁および底面上に第１バリア膜パターン４２２として残留するようになる。
【００６０】
図１２Ｃを参照すれば、第１配線用導電膜を層間絶縁膜上に蒸着し、パターニングして第１配線４３０および拡散防止メタルパターン４３２ａを同時に形成する。ここで、第１配線用導電膜としては、アルミニウムを主に用い、ＣＶＤ法、スパッタリング法などを用いて蒸着することができる。
【００６１】
図面に示してはいないが、第１配線４３０とコンタクト４２３との接触特性を良くするために、第１配線用導電膜を蒸着する前にＴｉ／ＴｉＮなどで形成された粘着膜(adhesion film)がさらに形成され得る。
【００６２】
また、拡散防止メタルパターン４３２ａを第１配線４３０と同一層に形成すれば、第１配線４３０と拡散防止メタルパターン４３２ａとの間の間隔が狭いため、精巧なパターニングが求められることがある。このような場合、第１配線用導電膜を蒸着した後、フォトリソグラフィ工程時のアルミニウムの乱反射を防止するためのＴｉ、ＴｉＮ、またはＴｉ／ＴｉＮなどで形成された反射防止膜(anti-reflected coating film)をさらに形成することができる。その後、反射防止膜、第１配線用導電膜、粘着膜を共にパターニングして第１配線および拡散防止メタルパターンを完成することもできる。
【００６３】
図１２Ｄを参照すれば、第１配線４３０、拡散防止メタルパターン４３２ａおよび層間絶縁膜４１０の全面に第１メタル間絶縁膜４５０を形成する。第１メタル間絶縁膜４５０は低誘電率の絶縁物質を用いることができ、本発明の第１実施例ではＨＤＰ膜４５１、ＰＥＴＥＯＳ膜４５２を順次形成する。このような第１メタル間絶縁膜４５０には外部イオン、または水分が吸収されていることがある。しかし、拡散防止メタルパターン４３２ａは、拡散されている外部イオン、または水分を遮断し、ＮＭＯＳおよびＰＭＯＳ高電圧駆動トランジスタ２００、３００の動作特性を向上させることができる。
【００６４】
また、図２を参照すれば、第１メタル間絶縁膜４５０上にフォトレジストパターンを形成して、第１配線４３０を露出させる第１ビアホール４６１を形成する。第１ビアホール４６１の側面と底面および層間絶縁膜４１０の上面のプロファイルに合わせて第２バリア膜を形成する。続いて、第１ビアホール４６１を十分に埋めるように、第１バリア膜上にＣｕ、Ｔｉ、またはＷのような導電物質を蒸着して金属膜を形成する。次に、第１メタル間絶縁膜４５０の表面が露出するまで金属膜および第２バリア膜をＣＭＰ法で研磨して第１ビアホール４６１を埋める第１ビア４６３を形成する。
【００６５】
第１メタル間絶縁膜４５０上に第２配線４７０を形成する。続いて、第２メタル間絶縁膜４８０、第２ビアホール４９１、第３バリア膜パターン４９２、第２ビア４９３を形成する。
【００６６】
第２メタル間絶縁膜４８０上に第３配線４９５を形成し、第３配線４９５上に半導体集積回路装置１を保護する保護膜４９６を形成する。
【００６７】
本発明の第１実施例に係る半導体集積回路装置の製造方法から、当業者であれば、第２〜第７実施例の製造方法は十分に技術的に類推することができるため、その説明を省略する。
【００６８】
本発明に関するより詳細な内容は次の具体的な実験例を通して説明し、ここに記載されていない内容はこの技術分野で熟練した者であれば十分に技術的に類推することができるため説明を省略する。
【００６９】
<実験例>
幅/長さが２５μｍ/４μｍであるＮＭＯＳ高電圧駆動トランジスタａ、ｂ、ｃを製造した後、第１配線と同一層に拡散防止メタルパターンを形成しない。反面、幅/長さが１００μｍ/４μｍであるＮＭＯＳ高電圧駆動トランジスタｄ、幅/長さが２５μｍ/４μｍであるＮＭＯＳ高電圧駆動トランジスタｅ、ｆを製造して第１配線と同一層に拡散防止メタルパターンを形成する。
【００７０】
続いて、１００℃以上のストレスの条件下で、ストレス時間に応じるＮＭＯＳ高電圧駆動トランジスタａ〜ｆの閾値電圧Ｖｔｈの変化を測定して、その結果を図１３に示す。
【００７１】
図１３を参照すれば、ｘ軸はストレス時間を示し、ｙ軸は閾値電圧Ｖｔｈを示す。拡散防止メタルパターンのないＮＭＯＳ高電圧駆動トランジスタａ、ｂ、ｃの場合には約１０秒より閾値電圧Ｖｔｈが下がり始める。ＮＭＯＳ高電圧駆動トランジスタｂを例にして説明すれば、約１０秒までは約０．６１Ｖの閾値電圧を維持して順次下がり始め、結局、約１０００秒では約０．３８Ｖの閾値電圧を有するようになる。このように閾値電圧が低くなれば、漏れ電流が増加するようになる。
【００７２】
反面、拡散防止メタルパターンのあるＮＭＯＳ高電圧駆動トランジスタｄ、ｅ、ｆの場合には、ストレス時間が増加しても、各々約０．４８Ｖ、０．５９Ｖ、０．６１Ｖの閾値電圧を一定に維持することが分かる。
【００７３】
以上、添付した図面を参照して本発明の実施例を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施することができるということを理解できる。したがって、以上で記述した実施例はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
【産業上の利用可能性】
【００７４】
本発明が適用される装置は、高集積回路半導体装置、プロセッサー、ＭＥＭ’ｓ(Micro Electro Mechanical)、光電子(optoelectronic)装置、ディスプレードライバチップなどの微細電子装置である。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１実施例に係る半導体集積回路装置のレイアウト図である。
【図２】ＩＩ−ＩＩ’に沿って切断した断面図である。
【図３】本発明の第１実施例に係る半導体集積回路装置の効果を説明するための図面である。
【図４】本発明の第２実施例に係る半導体集積回路装置のレイアウト図である。
【図５】Ｖ−Ｖ’に沿って切断した断面図である。
【図６】本発明の第３実施例に係る半導体集積回路装置のレイアウト図である。
【図７】ＶＩＩ−ＶＩＩ’に沿って切断した断面図である。
【図８】本発明の第４実施例に係る半導体集積回路装置のレイアウト図である。
【図９】本発明の第５実施例に係る半導体集積回路装置のレイアウト図である。
【図１０】本発明の第６実施例に係る半導体集積回路装置の断面図である。
【図１１】本発明の第７実施例に係る半導体集積回路装置の断面図である。
【図１２Ａ】本発明の第１実施例に係る半導体集積回路装置の製造方法を説明するための断面図である。
【図１２Ｂ】本発明の第１実施例に係る半導体集積回路装置の製造方法を説明するための断面図である。
【図１２Ｃ】本発明の第１実施例に係る半導体集積回路装置の製造方法を説明するための断面図である。
【図１２Ｄ】本発明の第１実施例に係る半導体集積回路装置の製造方法を説明するための断面図である。
【図１３】多数のＮＭＯＳ高電圧駆動トランジスタを製造した後、第１配線と同一層で拡散防止メタルパターンを形成して閾値電圧の変化を測定した結果を示している図面である。
【符号の説明】
【００７６】
１００  半導体基板
１２０  Ｐウェル
１３０  Ｎウェル
２００  ＮＭＯＳ高電圧駆動トランジスタ
２１０  ゲート絶縁膜
２２０  ゲート配線
２３０  ソース領域
２３２  低濃度不純物領域
２３４  高濃度不純物領域
２４０  ドレーン領域
３００  ＰＭＯＳ高電圧駆動トランジスタ
４１０  層間絶縁膜
４２３  コンタクト
４３０  第１配線
４３０Ｓ  ソース電圧配線
４３０Ｄ  ドレーン電圧配線
４３０Ｇ  ゲート電圧配線
４３２ａ、４３２ｂ、４３２ｃ、４３２ｄ、４３２ｅ  拡散防止メタルパターン
４３５  酸化膜
４４０  窒化膜
４５０  第１メタル間絶縁膜
４６３  第１ビア
４７０  第２配線
４８０  第２メタル間絶縁膜
４９３  第２ビア
４９５  第３配線
４９６  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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