(57)【要約】【課題】  簡単な回路構成で待機モード時の増幅回路の消費電力を低減する。【解決手段】  カスコード増幅器を構成するＤＭＯＳ４とＮＭＯＳ５の内の初段のＤＭＯＳ４のゲートは、抵抗１０を介して接地電圧ＧＮＤにバイアスされ、ソースは、インダクタ６を介してインバータ１１の出力側に接続される。ノード１２の制御信号ＣＯＮを“Ｈ”にすると、インバータ１１の出力は“Ｌ”となり、ＤＭＯＳ４はオン状態となってカスコード増幅器に十分な動作電流が流れる。これにより、ノード１の入力信号ＩＮは増幅されて、ノード８から出力信号ＯＵＴとして出力される。一方、制御信号ＣＯＮを“Ｌ”にすると、インバータ１１の出力は“Ｈ”となり、ＤＭＯＳ４はオフ状態となってカスコード増幅器の動作電流が停止する。【選択図】      図１
2006101054.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、
ゲートに入力信号と共に抵抗を介して接地電圧が与えられるデプレッション型ＭＯＳトランジスタと、
ソースが前記デプレッション型ＭＯＳトランジスタのドレインに接続され、ゲートに電源電圧が与えられ、ドレインが出力ノードに接続されると共に負荷インピーダンスを介して電源電圧に接続されたＭＯＳトランジスタと、
前記デプレッション型ＭＯＳトランジスタのソースに、増幅動作を制御する制御信号に従って電源電圧または接地電圧に応じた電圧を与える論理ゲートとを、
備えたことを特徴とする増幅回路。
【請求項２】
半導体基板上に形成され、
ゲートに入力信号と共に第１の抵抗を介して接地電圧が与えられる第１のデプレッション型ＭＯＳトランジスタと、
ソースが前記第１のデプレッション型ＭＯＳトランジスタのドレインに接続され、ゲートに電源電圧が与えられ、ドレインが内部ノードに接続されると共に第１の負荷インピーダンスを介して電源電圧に接続されたＭＯＳトランジスタと、
ゲートがキャパシタを介して前記内部ノードに接続されると共に第２の抵抗を介して接地電圧に接続され、ドレインが出力ノードに接続されると共に第２の負荷インピーダンスを介して電源電圧に接続された第２のデプレッション型ＭＯＳトランジスタと、
前記第１及び第２のデプレッション型ＭＯＳトランジスタのソースに、増幅動作を制御する制御信号に従って電源電圧または接地電圧に応じた電圧を与える論理ゲートとを、
備えたことを特徴とする増幅回路。
【請求項３】
前記論理ゲートは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタで構成され、前記制御信号を反転して電源電圧または接地電圧に応じた電圧を出力するＣＭＯＳインバータであることを特徴とする請求項１または２記載の増幅回路。
【請求項４】
前記半導体基板は、石英またはサファイアの絶縁基板の表面にシリコン薄膜を形成した半導体基板であることを特徴とする請求項１、２または３記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、特に無線通信システム等の高周波帯域で使用する低雑音増幅器における停止時の消費電力低減技術に関するものである。
【背景技術】
【０００２】
図２は、従来の高周波用の低雑音増幅器（Low Noise Amplifier、以下、「ＬＮＡ」という）の構成図である。
【０００３】
このＬＮＡは、ＣＭＯＳプロセス技術でシリコン基板上にトランジスタやダイオードの能動素子と、抵抗、インダクタ、キャパシタ等の受動素子とを直接形成して作製されるワンチップの高周波ＬＳＩに組み込まれるものである。
【０００４】
このＬＮＡは、ノード１に与えられる入力信号ＩＮから直流電流を遮断すると共に、所定の周波数帯域の信号を取り出すためのフィルタ回路を構成するにキャパシタ２とインダクタ３を有し、このインダクタ３の出力側にカスコード接続された増幅部が接続されている。増幅部は、初段のデプレッション型のＮチャネルＭＯＳトランジスタ（以下、「ＤＭＯＳ」という）４と、次段の通常のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）５を有している。ＤＭＯＳ４は、通常のＮＭＯＳのゲート領域にイオンを打ち込むことにより、ゲートバイアスが０Ｖのときにでもチャネルが形成されてオン状態となる特性を有するものである。
【０００５】
インダクタ３は初段のＤＭＯＳ４のゲートに接続され、このＤＭＯＳ４のソースがインピーダンス整合用のインダクタ６を介して接地されている。ＤＭＯＳ４のドレインは、次段のＮＭＯＳ５のソースに接続され、このＮＭＯＳ５はゲートが電源電圧ＶＤＤに接続されたゲート接地型となっている。ＮＭＯＳ５のドレインは、負荷用のインダクタ７を介して電源電圧ＶＤＤに接続されると共に、出力信号ＯＵＴを出力するノード８に接続されている。
【０００６】
更に、このＬＮＡは、待機モードで増幅動作が不要のときに、ＤＭＯＳ４をオフ状態にして消費電流を削減するために、負のバイアス電圧を発生させるバイアス発生回路９を有している。バイアス発生回路９は、制御信号ＣＯＮが与えられたときに、ＤＭＯＳ４をオフ状態にできる程度の負の電圧を発生し、制御信号ＣＯＮが与えられていないときは、接地電圧ＧＮＤを出力するものである。バイアス発生回路９の出力側は、抵抗１０を介してＤＭＯＳ４のゲートに接続されている。
【０００７】
このＬＮＡで増幅動作を行うとき、バイアス発生回路９を停止して接地電圧ＧＮＤを出力させる。これにより、ＤＭＯＳ４のゲートには、抵抗１０を介して接地電圧ＧＮＤがバイアス電圧として与えられ、このＤＭＯＳ４はオン状態となる。
【０００８】
ノード１に入力された入力信号ＩＮは、キャパシタ２とインダクタ３を通して直流成分や不要な帯域の信号が除去され、ＤＭＯＳ４のゲートに与えられる。そして、ＤＭＯＳ４とＮＭＯＳ５によるカスコード増幅器によって増幅され、ノード８から出力信号ＯＵＴが出力される。
【０００９】
一方、例えば送受信機が送信中で、ＬＮＡによる増幅動作が不要のとき、制御信号ＣＯＮによってバイアス発生回路９を動作させ、負の電圧を発生させる。バイアス発生回路９の出力電圧は、抵抗１０を介してＤＭＯＳ４のゲートに印加され、これにより、カスコード増幅器のＤＭＯＳ４とＮＭＯＳ５に流れる電流は停止され、消費電流が削減される。
【００１０】
【特許文献１】特開平７−１９３４４１号公報
【特許文献２】特開平１１−２６５５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記ＬＮＡは、ＤＭＯＳ４をオフ状態にするために、負の電圧を発生させるバイアス発生回路９を有している。バイアス発生回路９は、通常、チャージポンプを利用した回路が使用されるが、チャージポンプでは回路構成が大きくなるだけでなく、チャージポンプ自体の自己消費電力も大きくなることが問題であった。例えば、前記特許文献２の負電圧チャージポンプでは、トランジスタとダイオードを各４素子、キャパシタを３素子使用している。
【００１２】
本発明は、簡単な回路構成で待機モード時の消費電力を低減できる増幅回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明の増幅回路は、半導体基板上に形成され、ゲートに入力信号と共に抵抗を介して接地電圧が与えられるＤＭＯＳと、ソースが前記ＤＭＯＳのドレインに接続され、ゲートに電源電圧が与えられ、ドレインが出力ノードに接続されると共に負荷インピーダンスを介して電源電圧に接続されたＭＯＳと、前記ＤＭＯＳのソースに、増幅動作を制御する制御信号に従って電源電圧または接地電圧に応じた電圧を与える論理ゲートとを備えたことを特徴としている。
【発明の効果】
【００１４】
本発明では、制御信号に従って論理ゲートから出力される電源電圧または接地電圧に応じた電圧を、ＤＭＯＳのソースに与えることにより、このＤＭＯＳをオン・オフ制御するようにしている。これにより、例えばＣＭＯＳインバータのような簡易な構成の論理ゲートによって、待機モード時における増幅回路の消費電流を低減することができる、という効果がある。
【発明を実施するための最良の形態】
【００１５】
シリコン基板、ＳＯＩ(Silicon On Insulator)基板またはＳＯＳ(Silicon On Sapphire）基板上に、ゲートに入力信号と共に第１の抵抗を介して接地電圧が与えられる第１のＤＭＯＳと、ソースが前記第１のＤＭＯＳのドレインに接続され、ゲートに電源電圧が与えられ、ドレインが内部ノードに接続されると共に第１の負荷インピーダンスを介して電源電圧に接続されたＮＭＯＳと、ゲートがキャパシタを介して前記内部ノードに接続されると共に第２の抵抗を介して接地電圧に接続され、ドレインが出力ノードに接続されると共に第２の負荷インピーダンスを介して電源電圧に接続された第２のＤＭＯＳと、前記第１及び第２のＤＭＯＳのソースに、増幅動作を制御する制御信号に従って電源電圧または接地電圧に応じた電圧を与える論理ゲートと設ける。論理ゲートは、ＮＭＯＳとＰＭＯＳで構成され、制御信号を反転して電源電圧または接地電圧に応じた電圧を出力するＣＭＯＳインバータとする。
【実施例１】
【００１６】
図１は、本発明の実施例１を示す高周波用のＬＮＡの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１７】
このＬＮＡは、ＣＭＯＳプロセス技術でシリコン基板、石英やサファイアの絶縁基板の表面にシリコン薄膜を形成したＳＯＩ基板またはＳＯＳ基板上にトランジスタやダイオードの能動素子と、抵抗、インダクタ、キャパシタ等の受動素子とを直接形成して作製されるワンチップの高周波ＬＳＩに組み込まれるものである。
【００１８】
このＬＮＡは、図２のＬＮＡと同様に、ノード１に与えられる入力信号ＩＮから直流電流を遮断すると共に、所定の周波数帯域の信号を取り出すためのフィルタ回路を構成するにキャパシタ２とインダクタ３を有し、このインダクタ３の出力側にカスコード接続された増幅部が接続されている。増幅部は、初段のＤＭＯＳ４と次段の通常のＮＭＯＳ５を有している。
【００１９】
インダクタ３は初段のＤＭＯＳ４のゲートに接続され、このＤＭＯＳ４のゲートには、抵抗１０を介して接地電圧ＧＮＤが印加されている。ＤＭＯＳ４のドレインは、次段のＮＭＯＳ５のソースに接続され、このＮＭＯＳ５はゲートが電源電圧ＶＤＤに接続されたゲート接地型となっている。ＮＭＯＳ５のドレインは、負荷インピーダンスであるインダクタ７を介して電源電圧ＶＤＤに接続されると共にノード８に接続され、このノード８から出力信号ＯＵＴが出力されるようになっている。
【００２０】
このＬＮＡは、図２中のバイアス発生回路９に代えて、インバータ１１を有している。このインバータ１１は、ＰＭＯＳ１１ａとＮＭＯＳ１１ｂを組み合わせた一般的なＣＭＯＳインバータで、電源電圧ＶＤＤが供給されて動作し、ノード１２に与えられる制御信号ＣＯＮを反転して出力するものである。インバータ１１の出力側は、インダクタ６を介してＤＭＯＳ４のソースに接続されている。
【００２１】
次に動作を説明する。
このＬＮＡで増幅動作を行うとき、ノード１２に与える制御信号ＣＯＮをレベル“Ｈ”にする。これにより、インバータ１１の出力側にはレベル“Ｌ”が出力される。レベル“Ｌ”の実際の電圧は、オン状態となったＮＭＯＳ１１ｂのソース・ドレイン間の抵抗分と流れる電流によって決まるが、一般的には１００ｍＶ程度である。尚、この値は、インバータを構成するＰＭＯＳ１１ａとＮＭＯＳ１１ｂのチャネル幅やチャネル長で、最適化可能である。
【００２２】
カスコード増幅器のＤＭＯＳ４のソースには、インダクタ６を介して１００ｍＶ程度の電圧が印加され、ゲートには抵抗１０によって接地電圧ＧＮＤ（＝０Ｖ）のバイアス電圧が印加される。これにより、例えば電源電圧ＶＤＤを０．５Ｖとすると、このカスコード増幅器には最適な動作電流（例えば、２〜５ｍＡ）が流れる。
【００２３】
一方、ノード１に入力された、例えば２．４ＧＨｚの入力信号ＩＮは、キャパシタ２とインダクタ３を通して直流成分や不要な帯域の信号が除去され、ＤＭＯＳ４のゲートに与えられる。そして、ＤＭＯＳ４とＮＭＯＳ５によるカスコード増幅器によって増幅され、ノード８から出力信号ＯＵＴが出力される。
【００２４】
図３は、図１のＬＮＡの周波数−利得特性の一例を示す特性図であり、横軸は周波数、縦軸は利得である。図中の太線は制御信号ＣＯＮを“Ｈ”にした場合の動作時の特性、細線は制御信号ＣＯＮを“Ｌ”にした場合の停止時の特性を示している。このように、ＬＮＡの動作状態では、十分な利得特性を得ることができる。
【００２５】
次に、例えば送受信機が送信中のためにＬＮＡによる増幅動作が不要で、このＬＮＡを待機モードにして増幅動作を停止させる場合、ノード１２に与える制御信号ＣＯＮを“Ｌ”にする。これにより、インバータ１１の出力側には“Ｈ”が出力される。“Ｈ”の実際の電圧は、オン状態となったＰＭＯＳ１１ａのソース・ドレイン間の抵抗分と流れる電流によって決まるが、電源電圧ＶＤＤを０．５Ｖとすると、３００ｍＶ程度となる。尚、この値は、インバータを構成するＰＭＯＳ１１ａとＮＭＯＳ１１ｂのチャネル幅やチャネル長で、最適化可能である。インバータ１１の出力電圧（約３００ｍＶ）は、インダクタ６を介してカスコード増幅器のＤＭＯＳ４のソースに与えられる。ＤＭＯＳ４のゲートには、抵抗６によって接地電圧ＧＮＤが与えられているので、このＤＭＯＳ４のゲートは負電圧でバイアスされた状態となる。これにより、カスコード増幅器のＤＭＯＳ４とＮＭＯＳ５に流れる電流は、僅かなリーク電流（例えば、２００μＡ程度）を残して停止され、消費電流が大幅に削減される。
【００２６】
以上のように、この実施例１のＬＮＡでは、カスコード増幅器のＤＭＯＳ４のソースに、インバータ１１の出力電圧を与えるように構成している。これにより、インバータ１１に与える制御信号ＣＯＮによってＬＮＡに流れる電流をオン・オフさせて動作停止時の消費電流を大幅に削減することができる。また、図２の従来例のように、ＤＭＯＳ４のゲートのバイアス電圧を制御するものではないので、バイアス発生回路のような複雑な回路が不要となり、インバータ１１のような簡単な回路構成で実現することができるという利点がある。
【００２７】
尚、この実施例１で説明した電源電圧ＶＤＤの値や、入力信号ＩＮの周波数、及びインダクタやキャパシタ等の回路構成は一例である。また、ノード８に同様のＬＮＡを接続して、多段構成のＬＮＡとしても良い。更に、高周波低雑音増幅に限らず、待機モード時に消費電力の低減が必要な増幅回路にも適用することができる。
【実施例２】
【００２８】
図４は、本発明の実施例２を示す高周波用のＬＮＡの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２９】
このＬＮＡは、図１中のインバータ１１に代えて、２入力のＮＡＮＤゲート１１Ａを設けたものである。ＮＡＮＤゲート１１Ａは、ノード１２ａ，１２ｂに与えられる制御信号ＣＯＮ，ＣＯＮ２の論理積を反転して出力するものである。その他の構成は、図１と同様である。
【００３０】
このＬＮＡは、制御信号ＣＯＮ，ＣＯＮ２の組み合わせで動作状態が制御される他は、図１のＬＮＡの動作と同様であり、同様の利点がある。尚、ＮＡＮＤゲート１１Ａに代えて、その他の論理ゲートを使用することができる。
【実施例３】
【００３１】
図５は、本発明の実施例３を示す高周波用のＬＮＡの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
このＬＮＡは、図１のＬＮＡにおけるノード８に、キャパシタ１３を介してＤＭＯＳ１４による増幅部を接続している。即ち、キャパシタ１３の一端はノード８に接続され、他端がＤＭＯＳ１４のゲートに接続されている。ＤＭＯＳ１４のゲートは、抵抗１５を介して接地電圧ＧＮＤに接続され、ソースはインダクタ１６を介してインバータ１１の出力側に接続されている。また、ＤＭＯＳ１４のドレインは、負荷インピーダンス１７を通して電源電圧ＶＤＤに接続されると共にノード１８に接続され、このノード１８から出力信号ＯＵＴが出力されるようになっている。その他の構成は、図１と同様である。
【００３３】
次に動作を説明する。
このＬＮＡで増幅動作を行うとき、図１のＬＮＡと同様に、ノード１２に与える制御信号ＣＯＮを“Ｈ”にする。これにより、インバータ１１の出力側には“Ｌ”が出力され、カスコード増幅器のＤＭＯＳ４のソースには、インダクタ６を介して１００ｍＶ程度の電圧が印加される。また、ＤＭＯＳ１４のソースにも、インダクタ１６を介して１００ｍＶ程度の電圧が印加される。ＤＭＯＳ４，１４のゲートは、それぞれ抵抗１０，１５によって接地電圧ＧＮＤのバイアス電圧が印加されているので、カスコード増幅器とＤＭＯＳ１４には最適な動作電流が流れる。
【００３４】
一方、ノード１に入力された、例えば２．４ＧＨｚの入力信号ＩＮは、キャパシタ２とインダクタ３を通して直流成分や不要な帯域の信号が除去され、ＤＭＯＳ４のゲートに与えられる。そして、ＤＭＯＳ４とＮＭＯＳ５によるカスコード増幅器によって増幅され、ノード８に出力される。ノード８の信号は、更にＤＭＯＳ１４で増幅され、ノード１８から出力信号ＯＵＴが出力される。
【００３５】
図６は、図５のＬＮＡの周波数−利得特性の一例を示す特性図であり、横軸は周波数、縦軸は利得である。図中の太線は動作時の特性、細線は停止時の特性を示している。このように、ＬＮＡの動作状態では、十分な利得特性を得ることができる。
【００３６】
次に、ＬＮＡを待機モードにして増幅動作を停止させる場合、ノード１２に与える制御信号ＣＯＮを“Ｌ”にする。これにより、インバータ１１の出力側には“Ｈ”が出力される。“Ｈ”の実際の電圧は、電源電圧ＶＤＤを０．５Ｖとすると、３００ｍＶ程度となる。インバータ１１の出力電圧は、インダクタ６を介してカスコード増幅器のＤＭＯＳ４のソースに与えられると共に、インダクタ１６を介してＤＭＯＳ１４のソースに与えられる。ＤＭＯＳ４，１４のゲートには、それぞれ抵抗６，１６によって接地電圧ＧＮＤが与えられているので、これらのＤＭＯＳ４，１４のゲートは負電圧でバイアスされた状態となる。これにより、カスコード増幅器とＤＭＯＳ１４に流れる電流は停止され、消費電流が大幅に削減される。
【００３７】
以上のように、この実施例３のＬＮＡでは、カスコード増幅器のＤＭＯＳ４のソースと、後段のＤＭＯＳ１４のソースに、インバータ１１の出力電圧を与えるように構成している。これにより、実施例１と同様の利点がある。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１を示す高周波用のＬＮＡの構成図である。
【図２】従来の高周波用のＬＮＡの構成図である。
【図３】図１のＬＮＡの周波数−利得特性の一例を示す特性図である。
【図４】本発明の実施例２を示す高周波用のＬＮＡの構成図である。
【図５】本発明の実施例３を示す高周波用のＬＮＡの構成図である。
【図６】図５のＬＮＡの周波数−利得特性の一例を示す特性図である。
【符号の説明】
【００３９】
１，８，１２，１８    ノード
２，１３    キャパシタ
３，６，７，１６    インダクタ
４，１４    ＤＭＯＳ
５    ＮＭＯＳ
１０，１５    抵抗
１１    インバータ
１１Ａ    ＮＡＮＤゲート
１７    負荷インピーダンス
【図１】
2006101054.tif 000003
【図２】
2006101054.tif 000004
【図３】
2006101054.tif 000005
【図４】
2006101054.tif 000006
【図５】
2006101054.tif 000007
【図６】
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