(57)【要約】【課題】  パッケージの端子数を抑えつつ、パッケージ内の複数のチップのテストを短時間で実行可能な半導体装置を提供する。【解決手段】  パッケージ１ａに収納されたテスト対象チップ３ａ、パッケージ１ａに収納され、テスト対象チップ３ａに対してテストベクタ及びテストベクタの応答データをパラレルデータとして送受信し、テスト対象チップ３ａにおける故障の有無を判定して判定結果ＴＲをシリアルデータとしてパッケージ１ａの外部に転送するテスト回路４ａを少なくとも搭載するチップ２ａを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
パッケージに収納されたテスト対象チップと、
前記パッケージに収納され、前記テスト対象チップに対してテストベクタ及び前記テストベクタの応答データをパラレルデータとして送受信し、前記テスト対象チップにおける故障の有無を判定して判定結果をシリアルデータとして前記パッケージの外部に転送するテスト回路を少なくとも搭載するチップ
とを備えることを特徴とする半導体装置。
【請求項２】
前記テスト回路は、複数のテスト対象チップのそれぞれについて前記故障の有無を判定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記テスト回路は、前記複数のテスト対象チップ間で送受信されるデータの仲介を行うことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記テスト回路は、
前記テストベクタ、前記応答データ、及び前記複数のテスト対象チップ間で送受信されるデータをそれぞれ入出力する複数のバウンダリレジスタと、
前記複数のバウンダリレジスタを制御するバウンダリレジスタ制御回路
とを備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記テスト回路は、
前記複数のテスト対象チップのそれぞれに対応する複数のテストベクタを用いて前記複数のテスト対象チップをテストし、前記複数のテストベクタのそれぞれに対応する複数の期待値データを用いて前記故障の有無を判定することを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップを単一のパッケージ内に実装した半導体装置に関する。
【背景技術】
【０００２】
単一のパッケージ内に複数のチップを実装する手法として、マルチ・チップ・モジュール（ＭＣＭ）及びシステム・イン・パッケージ（ＳｉＰ）が知られている。複数のチップをパッケージ内に実装後、パッケージ外部から複数のチップをテストするための第１の背景技術として、自己テスト機能を有するチップをパッケージ内に実装する手法が提案されている（例えば、特許文献１参照。）。第１の背景技術において、自己テスト機能を有さないチップをテストする場合、自己テスト機能を有さないチップからのデータは、自己テスト機能を有するチップを介してパッケージ外部に転送され、パッケージ外部でテスタを用いたテストが実行される。また、第２の背景技術として、複数のチップのそれぞれに搭載されたバウンダリスキャン回路を利用し、パッケージ外部からテストベクタを供給してテストを行う手法が提案されている。
【０００３】
第１の背景技術において、自己テスト機能を有さないチップは、自己テスト機能を有するチップがテスト可能なように設計されている必要が有る。即ち、既存のチップをパッケージ内に実装する場合、自己テスト機能を有するチップにより既存のチップをテストできない。更に自己テスト機能を有さないチップのテストはパッケージ外部でテスタにより実行されるため、自己テスト機能を有さないチップが複数の場合に複数のテスタを用意する必要が有る。この結果、使用するテスタの個数と比例してテスト時間が増大する。一方、第２の背景技術においては、テストベクタをシリアルデータとして送受信するため、テストベクタ及びテストベクタの応答データの送受信時間に起因してテスト時間が増大する。
【特許文献１】特開平３−２４８４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、パッケージの端子数を抑えつつ、パッケージ内の複数のチップのテストを短時間で実行可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の側面は、（イ）パッケージに収納されたテスト対象チップ；（ロ）パッケージに収納され、テスト対象チップに対してテストベクタ及びテストベクタの応答データをパラレルデータとして送受信し、テスト対象チップにおける故障の有無を判定して判定結果をシリアルデータとしてパッケージの外部に転送するテスト回路を少なくとも搭載するチップを備える半導体装置であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、パッケージの端子数を抑えつつ、パッケージ内の複数のチップのテストを短時間で実行可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。この第１〜第３の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、パッケージ１ａ、パッケージ１ａに収納されたチップ２ａ及びテスト対象チップ３ａを備える。テスト対象チップ３ａとしては、例えばメモリ又はマイクロコンピュータ等が搭載された既存のＩＣチップを利用できる。チップ２ａは、テスト対象チップ３ａに対してテストベクタ及びテストベクタの応答データをパラレルデータとして送受信し、テスト対象チップ３ａにおける故障の有無を判定して判定結果ＴＲをシリアルデータとしてパッケージ１ａの外部に転送するテスト回路４ａを少なくとも搭載する。尚、テスト対象チップ３ａ及びチップ２ａは、例えばプレーン（平面）型又はスタック（積層）型に実装される。或いは、テスト対象チップ３ａ及びチップ２ａのそれぞれの素子搭載面を向き合わせてスタック型に実装するチップ・オン・チップ（ＣＯＣ）構造を採用しても良い。
【０００９】
更に、チップ２ａには、例えば、テスト回路４ａに接続されたテスト対象回路５ａが搭載される。テスト対象回路５ａとしては、例えばメモリ又はマイクロコンピュータ等が使用できる。テスト対象チップ３ａ及びテスト対象回路５ａは、テスト回路４ａを介して互いにデータを送受信する。尚、図１に示す例においては、テスト対象回路５ａにのみ複数の（第１〜第ｎ）端子１４ａ〜１４ｎが接続されているが、テスト対象チップ３ａに第１〜第ｎ端子１４ａ〜１４ｎが接続されていても良い（ｎ；２以上の整数）。
【００１０】
テスト回路４ａは、バスライン６、バウンダリレジスタ部４１ａ、中央演算処理装置（ＣＰＵ）４２、ＲＡＭ４３、ＲＯＭ４４ａ、シリアルインタフェース４５、クロック生成回路４６、及びバウンダリレジスタ制御回路４７ａを備える。クロック生成回路４６としては、例えばＰＬＬ回路が使用できる。ＣＰＵ４２、ＲＡＭ４３、及びＲＯＭ４４ａは、バスライン６に接続される。シリアルインタフェース４５は、判定結果出力端子１１とバスライン６との間に接続される。クロック生成回路４６はクロック入力端子１２に接続される。バウンダリレジスタ制御回路４７ａは、バスライン６とバウンダリレジスタ部４１ａとの間に接続される。バウンダリレジスタ部４１ａは、バウンダリレジスタ制御回路４７ａ、テスト対象チップ３ａ、及びテスト対象回路５ａに接続される。
【００１１】
また、バウンダリレジスタ制御回路４７ａは、ＣＰＵ４２の制御下でバウンダリレジスタ部４１ａを制御する。クロック生成回路４６は、外部からのクロックＣＬＫを入力してテスト回路４ａの動作の基準となる基準クロックＩＣＬＫを生成する。シリアルインタフェース４５は、ＣＰＵ４２からバスライン６を介して転送されるテスト対象チップ３ａ及びテスト対象回路５ａのそれぞれの故障の有無の判定結果ＴＲをシリアルデータとしてパッケージ１ａの外部に転送する。ＲＡＭ４３は、ＣＰＵ４２におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される。尚、チップ２ａには、外部からリセット信号入力端子１３を介してリセット信号ＲＳＴが供給される。
【００１２】
ＲＯＭ４４ａは、第１ベクタ格納領域４４１及び第２ベクタ格納領域４４２を備える。第１ベクタ格納領域４４１には、テスト対象チップ３ａのテストに使用される第１テストベクタが格納される。第２ベクタ格納領域４４２には、テスト対象回路５ａのテストに使用される第２テストベクタが格納される。第１ベクタ格納領域４４１には、テスト対象チップ３ａから得られる第１テストベクタの応答データに対応する第１期待値データが更に格納される。同様に、第２ベクタ格納領域４４２には、テスト対象回路５ａから得られる第２テストベクタの応答データに対応する第２期待値データが更に格納される。尚、ＲＯＭ４４ａは、ＣＰＵ４２において実行されるプログラムを格納するプログラム記憶装置等としても機能する。尚、ＲＯＭ４４ａに格納されるプログラムは、実行される際にＲＡＭ４３に転送される。
【００１３】
またＣＰＵ４２は、第１のテストベクタを用いてテスト対象チップ３ａをテストし、第２のテストベクタを用いてテスト対象回路５ａをテストする。ＣＰＵ４２は、第１テストベクタの応答データを第１期待値データと比較し、第２テストベクタの応答データを第２期待値データと比較し、比較結果に基づいてテスト対象チップ３ａ及びテスト回路４ａのそれぞれにおける故障の有無を判定する。
【００１４】
更に、バウンダリレジスタ部４１ａは、複数の（第１、第２、・・・・・）バウンダリレジスタ４１１，４１２，・・・・・を備える。複数のバウンダリレジスタ４１１，４１２，・・・・・の使用個数を増加させるため、複数のバウンダリレジスタ４１１，４１２，・・・・・はチップ２ａの外周部に配置されることが好ましい。
【００１５】
また、第１バウンダリレジスタ４１１は図２に示すように、第１フリップフロップ（Ｆ／Ｆ）７９、第２Ｆ／Ｆ８０、第１バッファ７１、第２バッファ７４、第１の３ステートバッファ７２、第２の３ステートバッファ７３、第１マルチプレクサ７５、第２マルチプレクサ７６、第３マルチプレクサ７７、及び第４マルチプレクサ７８を備える。図１に示す第２バウンダリレジスタ４１２は、図２と同様に構成される。バウンダリレジスタ制御回路４７ａは、第１バウンダリレジスタ４１１にテストベクタＶＩＮ、第１選択信号ＳＬ１、第１クロックＣＬＫ１、第２クロックＣＬＫ２、第２選択信号ＳＬ２、及び第３選択信号ＳＬ３を供給し、第１バウンダリレジスタ４１１から応答データＳＯＵＴを受け取る。
【００１６】
第１バッファ７１は、第１入出力端子７ａに入力が接続され、第２マルチプレクサ７６及び第３マルチプレクサ７７のそれぞれの入力に出力が接続される。第１バッファ７１は、テスト対象チップ３ａから第１入出力端子７ａを介して伝達される出力信号をバッファリングする。第２バッファ７４は、第２入出力端子７ｂに入力が接続され、第１マルチプレクサ７５及び第３マルチプレクサ７７のそれぞれの入力に出力が接続される。第２バッファ７４は、テスト対象回路５ａから第２入出力端子７ｂを介して伝達される出力信号をバッファリングする。
【００１７】
また、第１の３ステートバッファ７２は、第１マルチプレクサ７５の出力に入力が接続され、第１入出力端子７ａに出力が接続される。第１の３ステートバッファ７２は、第１マルチプレクサ７５の出力信号をバッファリングし、第３選択信号入力端子７ｊを介して伝達される第３選択信号ＳＬ３がハイレベル時にハイインピーダンス状態となる。第２の３ステートバッファ７３は、第２マルチプレクサ７６の出力に入力が接続され、第２入出力端子７ｂに出力が接続される。第２の３ステートバッファ７３は、第２マルチプレクサ７６の出力信号をバッファリングし、第３選択信号ＳＬ３がロウレベル時にハイインピーダンス状態となる。この結果、第１の３ステートバッファ７２及び第２の３ステートバッファ７３は、相補のタイミングでハイインピーダンス状態となる。
【００１８】
更に、第１マルチプレクサ７５は、第２Ｆ／Ｆ８０及び第２バッファ７４のそれぞれの出力に入力が接続され、第１の３ステートバッファ７２の入力に出力が接続される。第１マルチプレクサ７５は、第２選択信号入力端子７ｉを介して伝達される第２選択信号ＳＬ２がハイレベル時に第２Ｆ／Ｆ８０の出力信号を選択し、第２選択信号ＳＬ２がロウレベル時に第２バッファ７４の出力信号を選択する。第２マルチプレクサ７６は、第２Ｆ／Ｆ８０及び第１バッファ７１のそれぞれの出力に入力が接続され、第２の３ステートバッファ７３の入力に出力が接続される。第２マルチプレクサ７６は、第２選択信号ＳＬ２がハイレベル時に第２Ｆ／Ｆ８０の出力信号を選択し、第２選択信号ＳＬ２がロウレベル時に第１バッファ７１の出力信号を選択する。
【００１９】
よって、テスト期間においては第２選択信号ＳＬ２をハイレベルとすることにより、テストベクタ入力端子７ｃから第４マルチプレクサ７８、第１Ｆ／Ｆ７９、及び第２Ｆ／Ｆ８０を介して伝達されるテストベクタＶＩＮが第１の３ステートバッファ７２又は第２の３ステートバッファ７３に供給される。これに対して、通常動作時においては第２選択信号ＳＬ２をロウレベルとすることにより、テスト対象チップ３ａの出力信号が第２の３ステートバッファ７３に伝達され、又はテスト対象回路５ａの出力信号が第１の３ステートバッファ７２に伝達される。
【００２０】
また、第３マルチプレクサ７７は、第１バッファ７１及び第２バッファ７４のそれぞれの出力に入力が接続され、第４マルチプレクサ７８の入力に出力が接続される。第３マルチプレクサ７７は、第３選択信号ＳＬ３がハイレベル時に第１バッファ７１の出力信号を選択し、第３選択信号ＳＬ３がロウレベル時に第２バッファ７４の出力信号を選択する。第４マルチプレクサ７８は、第３マルチプレクサ７７の出力及びテストベクタ入力端子７ｃに入力が接続され、第１Ｆ／Ｆ７９の入力に出力が接続される。第４マルチプレクサ７８は、第１選択信号ＳＬ１がハイレベル時にテストベクタＶＩＮを選択し、第１選択信号ＳＬ１がロウレベル時に第３マルチプレクサ７７の出力信号を選択する。よって、テスト対象チップ３ａ又はテスト対象回路５ａにテストベクタＶＩＮを転送する際には第１選択信号ＳＬ１はハイレベルとなる。これに対してテスト対象チップ３ａ又はテスト対象回路５ａからの応答データＳＯＵＴを受け取る際には第１選択信号ＳＬ１はロウレベルとなる。
【００２１】
更に、第１Ｆ／Ｆ７９は、第４マルチプレクサ７８の出力及び第１クロック入力端子７ｆに入力が接続され、第２Ｆ／Ｆ８０の入力及び応答データ出力端子７ｇに出力が接続される。第１Ｆ／Ｆ７９は、第１クロックＣＬＫ１に同期して第４マルチプレクサ７８の出力信号を保持する。第２Ｆ／Ｆ８０は、第１Ｆ／Ｆ７９の出力及び第２クロック入力端子７ｈに入力が接続され、第１マルチプレクサ７５及び第２マルチプレクサ７６のそれぞれの入力に出力が接続される。第２Ｆ／Ｆ８０は、第２クロックＣＬＫ２に同期して第１Ｆ／Ｆ７９の出力信号を保持する。第１クロックＣＬＫ１及び第２クロックＣＬＫ２のそれぞれによって、テストベクタＶＩＮの出力タイミング及び応答データＳＯＵＴの入力タイミングが決定される。
【００２２】
この結果、バウンダリレジスタ制御回路４７ａがテスト対象チップ３ａに第１テストベクタを転送する場合、テストベクタ入力端子７ｃ、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、第２Ｆ／Ｆ８０、第１マルチプレクサ７５、第１の３ステートバッファ７２、及び第１入出力端子７ａの順に第１テストベクタが転送される。一方、バウンダリレジスタ制御回路４７ａがテスト対象回路５ａに第２テストベクタを転送する場合、テストベクタ入力端子７ｃ、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、第２Ｆ／Ｆ８０、第３マルチプレクサ７６、第２の３ステートバッファ７３、及び第２入出力端子７ｂの順に第２テストベクタが転送される。
【００２３】
また、バウンダリレジスタ制御回路４７ａがテスト対象チップ３ａから第１テストベクタの応答データを受け取る場合、第１入出力端子７ａ、第１バッファ７１、第３マルチプレクサ７７、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、及び応答データ出力端子７ｇの順に第１テストベクタの応答データが転送される。一方、バウンダリレジスタ制御回路４７ａがテスト対象回路５ａから第２テストベクタの応答データを受け取る場合、第２入出力端子７ｂ、第２バッファ７４、第３マルチプレクサ７７、第４マルチプレクサ７８、第１Ｆ／Ｆ７９、及び応答データ出力端子７ｇの順に第２テストベクタの応答データが転送される。
【００２４】
更に、テスト対象チップ３ａがテスト対象回路５ａにデータを転送する場合、第１入出力端子７ａ、第１バッファ７１、第２マルチプレクサ７６、第２の３ステートバッファ７３、及び第２入出力端子７ｂの順にデータが伝達される。一方、テスト対象回路５ａがテスト対象チップ３ａにデータを転送する場合、第２入出力端子７ｂ、第２バッファ７４、第１マルチプレクサ７５、第１の３ステートバッファ７２、及び第１入出力端子７ａの順にデータが転送される。
【００２５】
次に、図３に示すフローチャートを参照して、第１の実施の形態に係る半導体装置のテスト時における動作を説明する。但し、テスト回路４ａが、図１に示すテスト対象チップ３ａを最初にテストし、次いでテスト対象回路５ａをテストする場合を例に説明する。
【００２６】
（イ）ステップＳ１１において、図１に示すパッケージ１ａの外部からリセット信号入力端子１３を介してリセット信号ＲＳＴがチップ２ａに供給される。また、パッケージ１ａの外部からクロック入力端子１２を介してクロックＣＬＫがクロック生成回路４６に供給される。リセット信号ＲＳＴ及びクロックＣＬＫが供給されるとテストが開始される。
【００２７】
（ロ）ステップＳ１２において、図１に示すＣＰＵ４２は、第１ベクタ格納領域４４１に格納された第１テストベクタを、バスライン６、バウンダリレジスタ制御回路４７ａ、及び複数のバウンダリレジスタ４１１，４１２，・・・・・を介してテスト対象チップ３ａに供給する。
【００２８】
（ハ）ステップＳ１３において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、テスト対象チップ３ａが生成した第１テストベクタの応答データを受信する。複数のバウンダリレジスタ４１１，４１２，・・・・・が受信した第１テストベクタの応答データは、バウンダリレジスタ制御回路４７ａ及びバスライン６を介してＣＰＵ４２に伝達される。
【００２９】
（ニ）ステップＳ１４において、ＣＰＵ４２は、伝達された第１テストベクタの応答データと第１ベクタ格納領域４４１に格納された第１期待値データとを比較する。ＣＰＵ４２は、第１テストベクタの応答データと第１期待値データとが等しい場合、テスト対象チップ３ａに故障無しと判定する。これに対してＣＰＵ４２は、応答データと第１期待値データとが等しくない場合、テスト対象チップ３ａに故障有と判定する。ＣＰＵ４２の判定結果ＴＲは、バスライン６及びシリアルインタフェース４５を介してシリアルデータとしてパッケージ１ａ外部に転送される。
【００３０】
（ホ）ステップＳ１５において、ＣＰＵ４２は、第２ベクタ格納領域４４２に格納された第２テストベクタを、バウンダリレジスタ制御回路４７ａ、バスライン６、及び複数のバウンダリレジスタ４１１，４１２，・・・・・を介してテスト対象回路５ａに供給する。
【００３１】
（ヘ）ステップＳ１６において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、テスト対象回路５ａが生成した第２テストベクタの応答データを受信する。複数のバウンダリレジスタ４１１，４１２，・・・・・が受信した第２テストベクタの応答データは、バウンダリレジスタ制御回路４７ａ及びバスライン６を介してＣＰＵ４２に伝達される。
【００３２】
（ト）ステップＳ１７において、ＣＰＵ４２は、伝達された第２テストベクタの応答データと第２ベクタ格納領域４４２に格納された第２期待値データとを比較する。ＣＰＵ４２は、第２テストベクタの応答データと第２期待値データとが等しい場合、テスト対象回路５ａに故障無しと判定する。また、ＣＰＵ４２は、応答データと第２期待値データとが等しくない場合、テスト対象回路５ａに故障有と判定する。ＣＰＵ４２の判定結果ＴＲは、バスライン６及びシリアルインタフェース４５を介してシリアルデータとしてパッケージ１ａ外部に転送される。
【００３３】
このように、第１の実施の形態に係る半導体装置によれば、バウンダリスキャン回路を有しない既存のテスト対象チップ３ａに対しても、チップ２ａを用いてテストを行うことが可能である。また、バウンダリスキャン回路と異なりテストベクタ及び応答データをパラレルデータとして送受信するので、実動作速度テストも可能である。テスト時にパッケージ１ａの外部と入出力される信号はクロックＣＬＫ、リセット信号ＲＳＴ、及び故障判定結果ＴＲのみであるため、テストに必要なパッケージ１ａの端子数の増加を最小限に抑えることができる。更に、従来はパッケージ１ａの端子数に上限があったために、パッケージ１ａに実装後のテストが制限されていたが、テスト回路４ａを搭載するチップ２ａを用いることにより、端子数が少なくても効率良くテストを実施できる。
【００３４】
（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例に係る半導体装置として、図４に示すように、テスト対象回路５ｂがテスト回路４ｂに基準クロックＩＣＬＫを供給しても良い。或いは、テスト対象チップ３ａがテスト回路４ｂに基準クロックＩＣＬＫを供給しても良い。この結果、図４に示すテスト回路４ｂは図１に示すクロック生成回路４６を不要としている。テスト対象回路５ｂ又はテスト対象チップ３ａがデジタル回路である場合、通常、テスト対象回路５ｂ又はテスト対象チップ３ａはＰＬＬ回路及び水晶発振器等の同期信号生成用のクロック信号源を内蔵する。テスト対象回路５ｂ又はテスト対象チップ３ａのクロック信号源からのクロックを基準クロックＩＣＬＫとして利用することにより、パッケージ１ｂの端子数を図１よりも削減できる。
【００３５】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図５に示すように、第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂを備える点が図１と異なる。チップ２ｃは、第１のテスト対象チップ３ａ及び第２テスト対象チップ３ｂのそれぞれをテストする。またチップ２ｃが、テスト回路４ｃのみを搭載する点が図１と異なる。第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂのそれぞれとしては、例えばメモリ又はマイクロコンピュータ等が搭載された既存のＩＣチップを利用できる。尚、図５に示す例においては、第２テスト対象チップ３ｂにのみ第１〜第ｎ端子１４ａ〜１４ｎが接続されているが、第１テスト対象チップ３ａに第１〜第ｎ端子１４ａ〜１４ｎが接続されていても良い。第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂは、複数のバウンダリレジスタ４１１，４１２，・・・・・を介して互いにデータを送受信する。その他の構成については図１に示す半導体装置の構成と同様である。
【００３６】
次に、図６に示すフローチャートを参照して、第２の実施の形態に係る半導体装置のテスト時における動作を説明する。但し、図５に示すテスト回路４ｃが、第１テスト対象チップ３ａを最初にテストし、次いで第２テスト対象チップ３ｂをテストする場合を例に説明する。また、第１の実施の形態に係る半導体装置と同様の動作については重複する説明を省略する。
【００３７】
（イ）ステップＳ２２において、図５に示すＣＰＵ４２は、第１ベクタ格納領域４４１に格納された第１テストベクタを第１テスト対象チップ３ａに供給する。
【００３８】
（ロ）ステップＳ２３において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、第１テスト対象チップ３ａが生成した第１テストベクタの応答データを受信する。
【００３９】
（ハ）ステップＳ２４において、ＣＰＵ４２は、伝達された第１テストベクタの応答データと第１ベクタ格納領域４４１に格納された第１期待値データとを比較し、第１テスト対象チップ３ａの故障の有無を判定する。
【００４０】
（ニ）ステップＳ２２において、ＣＰＵ４２は、第２ベクタ格納領域４４２に格納された第２テストベクタを第２テスト対象チップ３ｂに供給する。
【００４１】
（ホ）ステップＳ２３において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、第２テスト対象チップ３ｂが生成した第２テストベクタの応答データを受信する。
【００４２】
（ヘ）ステップＳ２４において、ＣＰＵ４２は、伝達された第２テストベクタの応答データと第２ベクタ格納領域４４２に格納された第２期待値データとを比較し、第２テスト対象チップ３ｂの故障の有無を判定する。
【００４３】
このように、第２の実施の形態に係る半導体装置によれば、テスト対象チップが２つの場合においても、チップ２ｃを用いて短時間でテストを行うことが可能である。更に、第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂの間にシステム的に接続関係が無い場合でも、第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂのそれぞれをテストできる。
【００４４】
（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例に係る半導体装置として、図７に示すように、第２テスト対象チップ３ｃがチップ２ｄに基準クロックＩＣＬＫを供給しても良い。或いは、第１テスト対象チップ３ａがチップ２ｄに基準クロックＩＣＬＫを供給しても良い。テスト対象チップ内のクロック信号源からのクロックを基準クロックＩＣＬＫとして利用することにより、パッケージ１ｄの端子数を削減できる。
【００４５】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図８に示すように、３つのテスト対象チップ、即ち第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄを備える点が図１と異なる。チップ２ｅは第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄのそれぞれをテストする。また、チップ２ｅが、テスト回路４ｅのみを搭載する点が図１と異なる。第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄのそれぞれとしては、例えばメモリ又はマイクロコンピュータ等が搭載された既存のＩＣチップを利用できる。尚、図８に示す例においては、第２テスト対象チップ３ｂにのみ第１〜第ｎ端子１４ａ〜１４ｎが接続されているが、第１テスト対象チップ３ａ及び第３テスト対象チップ３ｄに第１〜第ｎ端子１４ａ〜１４ｎが接続されていても良い。
【００４６】
また、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄは、複数のバウンダリレジスタ４１１，４１２，・・・・・を介してデータをそれぞれ送受信する。即ち、第１テスト対象チップ３ａは第１バウンダリレジスタ４１１に接続され、第３テスト対象チップ３ｄは第２バウンダリレジスタ４１２に接続され、第２テスト対象チップ３ｂは第１バウンダリレジスタ４１１と第２バウンダリレジスタ４１２との接続点に接続される。更に、ＲＯＭ４４ｂは、第３テスト対象チップ３ｄに対応する第３テストベクタ及び第３期待値データを格納する第３ベクタ格納領域４４３を更に備える。その他の構成については図１に示す半導体装置の構成と同様である。
【００４７】
次に、図９に示すフローチャートを参照して、第３の実施の形態に係る半導体装置のテスト時における動作を説明する。但し、図８に示すテスト回路４ｅが、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄの順にテストする場合を例に説明する。また、第１及び第２の実施の形態に係る半導体装置と同様の動作については重複する説明を省略する。
【００４８】
（イ）ステップＳ３１において、図８に示すＣＰＵ４２は、第３ベクタ格納領域４４３に格納された第３テストベクタを第３テスト対象チップ３ｄに供給する。
【００４９】
（ロ）ステップＳ３２において、複数のバウンダリレジスタ４１１，４１２，・・・・・は、第３テスト対象チップ３ｄが生成した第３テストベクタの応答データを受信する。
【００５０】
（ハ）ステップＳ３３において、ＣＰＵ４２は、伝達された第３テストベクタの応答データと第３ベクタ格納領域４４３に格納された第３期待値データとを比較し、第３テスト対象チップ３ｄの故障の有無を判定する。
【００５１】
このように、第３の実施の形態に係る半導体装置によれば、テスト対象チップが３つの場合においても、チップ２ｅを用いて短時間でテストを行うことが可能である。更に、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄの間にシステム的に接続関係が無い場合でも、第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄのそれぞれをテストできる。
【００５２】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５３】
上述した第２の実施の形態においてはチップ２ｃが２つのテスト対象チップ、即ち第１テスト対象チップ３ａ及び第２テスト対象チップ３ｂをテストする一例を説明した。第３の実施の形態においてはチップ２ｄが３つのチップ、即ち第１テスト対象チップ３ａ、第２テスト対象チップ３ｂ、及び第３テスト対象チップ３ｄをテストする一例を説明した。しかし、チップ２ａ〜２ｅは、４つ以上のテスト対象チップをテスト可能である。
【００５４】
既に述べた第１の実施の形態においてはテスト回路４ａが、図１に示すテスト対象チップ３ａを最初にテストし、次いでテスト対象回路５ａをテストする場合を例に説明した。しかしながら、テスト対象回路５ａを最初にテストし、次いでテスト対象チップ３ａをテストしても良い。この場合、図３に示すステップＳ１０１とＳ１０２の順序は逆になる。同様に、図６におけるステップＳ１１１とステップＳ１１２の順序は逆でも良い。図９におけるステップＳ１１１、ステップＳ１１２、及びステップＳ１２１のいずれを最初に実行しても良い。
【００５５】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５６】
【図１】第１の実施の形態に係る半導体装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る半導体装置の構成を示すブロック図である。
【図３】第１の実施の形態に係る半導体装置のテスト時の動作を示すフローチャートである。
【図４】第１の実施の形態の変形例に係る半導体装置の構成を示すブロック図である。
【図５】第２の実施の形態に係る半導体装置の構成を示すブロック図である。
【図６】第２の実施の形態に係る半導体装置のテスト時の動作を示すフローチャートである。
【図７】第２の実施の形態の変形例に係る半導体装置の構成を示すブロック図である。
【図８】第３の実施の形態に係る半導体装置の構成を示すブロック図である。
【図９】第３の実施の形態に係る半導体装置のテスト時の動作を示すフローチャートである。
【符号の説明】
【００５７】
１ａ〜１ｅ…パッケージ
３ａ…テスト対象チップ
２ａ〜２ｅ…チップ
４１ａ、４１ｂ…バウンダリレジスタ部
４７ａ…バウンダリレジスタ制御回路
４２…ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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