(57)【要約】【課題】ワードライン駆動回路のレイアウト面積が縮小された半導体メモリ装置を提供する。【解決手段】ｎ本のグローバルワードライン、グローバルワードラインのそれぞれに対応するｍ本のサブワードライン、及び前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答してサブワードラインの電圧レベルを制御するワードライン駆動回路を備える半導体メモリ装置である。ワードライン駆動回路のそれぞれは、対応するサブワードラインの電圧レベルを第１電庄レベルに維持する第１トランジスタと、対応する前記サブワードラインの電圧レベルを第２電圧レベルに維持する第２トランジスタとを備える。【選択図】図３Ａ
2006269058.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは、自然数）本のグローバルワードラインと、
ｍ（ｍは、自然数）本のサブワードラインをそれぞれ備えるｎ本のサブワードライングループと、
前記グローバルワードラインの論理レベルとｍ個のアドレス信号とに応答して、前記ｍ個のサブワードラインの電圧レベルをそれぞれ制御するｍ個のワードライン駆動回路をそれぞれ含むｎ個のワードライン駆動回路グループと、を備え、
前記それぞれのワードライン駆動回路は、
対応するサブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタと、
前記対応するサブワードラインの電圧レベルを第２電圧レベルに維持する第２トランジスタと、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１トランジスタは、
対応するグローバルワードラインの論理レベルが第２レベルであれば、前記対応するサブワードラインの電圧レベルを前記第１電圧レベルに維持し、
対応するグローバルワードラインの論理レベルが第１レベルであれば、前記対応するサブワードラインの電圧レベルを前記第２電圧レベルに維持することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１電圧レベルは、電源電圧レベルであり、
前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１トランジスタは、
第１端が、前記第１電圧レベルを供給する電源電圧源に接続され、ゲートが、対応するグローバルワードラインに接続され、第２端が、前記対応するサブワードラインに接続され、
前記第２トランジスタは、
第１端が、前記第１トランジスタの第２端に接続され、ゲートが、前記対応するグローバルワードラインに接続されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記ｍ個のアドレス信号をそれぞれ受信して反転させ、前記反転されたｍ個のアドレス信号を前記ワードライン駆動回路の前記第２トランジスタの第２端にそれぞれ出力するｍ個の第１インバータをさらに備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記ｍ個のアドレス信号をそれぞれ受信して反転させ、前記反転されたｍ個のアドレス信号を前記ワードライン駆動回路の前記第２トランジスタの第２端にそれぞれ出力するｍ個の第２インバータをさらに備え、
前記ｍ個の第１インバータの出力端は、前記ｍ個の第２インバータの出力端とそれぞれ接続されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記ｎ（ｎは、自然数）本のグローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応する前記サブワードラインに接続される複数のメモリセルブロックをさらに備え、
前記ｍ個のアドレス信号は、カラム方向に配列された選択ラインを通じて前記第１インバータ及び第２インバータの出力端から前記ワードライン駆動回路に伝達されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１トランジスタは、
第１端が、前記第１電圧レベルを供給する第１電圧源に接続され、ゲートが、接地電圧に接続され、第２端が、対応するサブワードラインに接続され、
前記第２トランジスタは、
第１端が、前記第１トランジスタの第２端に接続され、ゲートが、対応するグローバルワードラインに接続されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記ワードライン駆動回路の前記第２トランジスタの第２端と接地との間にそれぞれ接続され、前記ｍ個のアドレス信号をゲートにそれぞれ受信するｍ個の第１デコーディングトランジスタをさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記ワードライン駆動回路の前記第２トランジスタの第２端と接地との間にそれぞれ接続され、前記ｍ個のアドレス信号をゲートにそれぞれ受信するｍ個の第２デコーディングトランジスタをさらに備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記ｎ（ｎは、自然数）本のグローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応する前記サブワードラインに接続される複数のメモリセルブロックをさらに備え、
前記ｍ個のアドレス信号は、カラム方向に配列された選択ラインを通じて前記第１インバータ及び第２インバータの出力端から前記ワードライン駆動回路に伝達されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記サブワードラインにそれぞれ接続されるメモリセルをさらに備え、前記それぞれのメモリセルは、相変化メモリであり、
対応するビットラインに接続される相変化抵抗素子と、前記相変化抵抗素子と対応するサブワードラインとの間に接続されるダイオードを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
ｎ（ｎは、自然数）本のグローバルワードラインと、
ｍ（ｍは、自然数）本のサブワードラインをそれぞれ備えるｎ本のサブワードライングループと、
前記サブワードラインを駆動するワードライン駆動部と、を備え、
前記ワードライン駆動部は、
前記グローバルワードラインのロジックレベル及びｍ個のアドレス信号に応答して、前記サブワードラインのそれぞれの電圧レベルを制御するｍ個のワードライン駆動回路をそれぞれ備えるｎ本のワードライン駆動回路グループを備えることを特徴とする半導体メモリ装置。
【請求項１４】
前記それぞれのワードライン駆動回路は、
対応するワードラインが第２論理レベルである場合、対応するサブワードラインを第１電圧レベルに維持し、
対応するワードラインが第１論理レベルである場合、前記対応するサブワードラインを第２電圧レベルに維持することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１電圧レベルは、電源電圧であり、
前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記それぞれのワードライン駆動回路は、
第１端が、前記第１電圧レベルを供給する電源電圧源に接続され、ゲートが、対応するグローバルワードラインに接続され、第２端が、対応するサブワードラインに接続される第１トランジスタと、
第１端が、前記第１トランジスタの第２端に接続され、ゲートが、前記グローバルワードラインに接続される第２トランジスタと、を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１７】
ｍ個の前記アドレス信号をそれぞれ受信して反転させ、前記反転されたｍ個のアドレス信号を前記ワードライン駆動回路の前記第２トランジスタの第２端にそれぞれ出力するｍ個の第１インバータをさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記ｍ個のアドレス信号をそれぞれ受信して反転させ、前記反転されたｍ個のアドレス信号を前記ワードライン駆動回路の前記第２トランジスタの第２端にそれぞれ出力するｍ個の第２インバータをさらに備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記ｎ（ｎは、自然数）本のグローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応する前記サブワードラインに接続される複数のメモリセルブロックをさらに備え、
前記ｍ個のアドレス信号は、カラム方向に配列された選択ラインを通じて前記第１インバータ及び第２インバータの出力端から前記ワードライン駆動回路に伝達されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記それぞれのワードライン駆動回路は、
第１端が、前記第１電圧レベルを供給する第１電圧源に接続され、ゲートが、接地電圧に接続され、第２端が、対応するサブワードラインに接続される第１トランジスタと、
第１端が、前記第１トランジスタの第２端に接続され、ゲートが、対応するグローバルワードラインに接続される第２トランジスタと、を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２１】
前記ワードライン駆動回路の前記第２トランジスタの第２端と接地との間にそれぞれ接続され、前記ｍ個のアドレス信号をゲートにそれぞれ受信するｍ個の第１デコーディングトランジスタをさらに備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記ワードライン駆動回路の前記第２トランジスタの第２端と接地との間にそれぞれ接続され、前記ｍ個のアドレス信号をゲートにそれぞれ受信するｍ個の第２デコーディングトランジスタをさらに備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記ｎ（ｎは、自然数）本のグローバルワードラインと、前記グローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応する前記サブワードラインとに接続される複数のメモリセルブロックをさらに備え、
前記ｍ個のアドレス信号は、カラム方向に配列された選択ラインを通じて前記第１インバータ及び第２インバータの出力端から前記ワードライン駆動回路に伝達されることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記ｎ（ｎは、自然数）本のグローバルワードラインと、前記グローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応するサブワードラインとに接続される複数のメモリセルブロックをさらに備え、
前記それぞれのメモリセルブロックに対応し、それぞれのメモリセルブロックに接続される前記サブワードラインの電圧レベルを制御する複数のワードライン駆動部と、
ｍ個のアドレス信号をデコーディングして、前記ワードライン駆動部に印加する第１デコーディング部と、を備え、
前記それぞれのワードライン駆動部は、ｍ個のワードライン駆動回路をそれぞれ備えるｎ個のワードライン駆動回路グループを備え、
前記それぞれのワードライン駆動回路は、前記グローバルワードラインのうち対応する一つのグローバルワードラインのロジックレベル、及び前記ｍ個のアドレス信号のうち対応する一つのアドレス信号に応答して、対応するサブワードラインの電圧レベルを制御することを特徴とする半導体メモリ装置。
【請求項２５】
前記ワードライン駆動回路は、それぞれ、
第１端が、前記第１電圧レベルを有する電源電圧源に接続され、ゲートが、対応する前記グローバルワードラインに接続され、第２端が、対応するサブワードラインに接続される第１トランジスタと、
第１端が、前記第１トランジスタの第２端に接続され、ゲートが、前記グローバルワードラインに接続される第２トランジスタと、を備えることを特徴とする請求項２４に記載の半導休メモリ装置。
【請求項２６】
前記第１デコーディング部は、
ｍ個の前記アドレス信号をそれぞれ受信して反転させ、前記反転されたｍ個のアドレス信号を前記ワードライン駆動回路の前記第２トランジスタの第２端にそれぞれ出力するｍ個の第１インバータを備えることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記ｍ個のアドレス信号をデコーディングして、対応するワードライン駆動回路に印加する第２デコーディング部をさらに備え、
前記第２デコーディング部は、
前記ｍ個のアドレス信号をそれぞれ受信して反転させ、前記反転されたｍ個のアドレス信号を前記ワードライン駆動回路の前記第２トランジスタの第２端にそれぞれ出力するｍ個の第２インバータを備えることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記ワードライン駆動回路は、それぞれ、
第１端が、前記第１電圧レベルを供給する電源電圧源に接続され、ゲートが、接地電圧に接続され、第２端が、対応するサブワードラインに接続される第１トランジスタと、
第１端が、前記第１トランジスタの第２端に接続され、ゲートが、対応するグローバルワードラインに接続される第２トランジスタと、を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２９】
前記第１デコーディング部は、
前記ワードライン駆動回路の前記第２トランジスタの第２端と接地との間にそれぞれ接続され、前記ｍ個のアドレス信号をゲートにそれぞれ受信するｍ個の第１デコーディングトランジスタを備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記ｍ個のアドレス信号をデコーディングして、対応するワードライン駆動回路に印加する第２デコーディング部をさらに備え、
前記第２デコーディング部は、
前記ワードライン駆動回路の前記第２トランジスタの第２端と接地との間にそれぞれ接続され、前記ｍ個のアドレス信号をゲートにそれぞれ受信するｍ個の第２デコーディングトランジスタを備えることを特徴とする請求項２９に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導休メモリ装置に係り、特に、ワードライン駆動回路のレイアウト面積が縮小された半導体メモリ装置に関する。
【背景技術】
【０００２】
相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）は、加熱してから冷却すると、２つの状態のうち何れか一つの状態に維持されて、加熱及び冷却によってさらに状態が変化し得るカルコゲニド合金などの相変化物質から構成される。
【０００３】
ここで、２つの状態とは、結晶状態と非晶質状態とを意味する。ＰＲＡＭに関しては、特許文献１及び特許文献２に説明されている。
【０００４】
ＰＲＡＭの相変化物質は、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態は、リセットまたは論理１に対応する。
【０００５】
ＰＲＡＭの相変化物質が非晶質状態となるために、抵抗熱によって相変化物質の溶融点以上に加熱される。そして、高速で冷却される。相変化物質を結晶状態にするために、相変化物質は、一定時間、溶融点以下の温度に加熱される。
【０００６】
ＰＲＡＭに適した材料は、カルコゲニドなどの相変化物質である。相変化物質は、一般的にＧＳＴ合金と呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態（リセットまたは１）と結晶状態（セットまたは０）との間を素早く変化可能な性質を有するのため、メモリ装置に有効に使用され得る。
【０００７】
メモリセルにデータを書き込む動作は、カルコゲニドを溶融点以上に加熱した後に素早く冷却して非晶質状態にするか、または溶融点以下の温度に加熱した後、一定時間その温度を維持した後に冷却して結晶状態にする。
【０００８】
図１は、ー般的なＰＲＡＭセルＣを説明する図面である。
【０００９】
メモリセルＣは、ビットラインＢＬに接続される相変化抵抗素子ＧＳＴと、相変化抵抗素子ＧＳＴとワードラインＷＬとの間に接続されるダイオードＤと、を備える。
【００１０】
図１に示すように、ダイオード型ＰＲＡＭで選択されたメモリセルでは、ワードラインＷＬがビットラインＢＬより低い電圧レベルを持たなければならない。したがって、ダイオード型ＰＲＡＭのワードラインドライバでは、選択されたワードラインＷＬを接地電圧レベルに放電し、選択されていないワードラインＷＬを一定の電圧レベルに維持する。
【００１１】
図２は、一般的なＰＲＡＭ装置のコア構造を示す図面である。
【００１２】
図２に示すように、ＰＲＡＭ装置２００は、メモリセルブロックＣＢＬＫ、ワードライン駆動部２１０、カラム選択回路２２０及び書き込みドライバ２３０を備える。メモリセルブロックＣＢＬＫは、複数のＰＲＡＭセルを備える。
【００１３】
カラム選択回路２２０は、カラム選択信号Ｙ０〜Ｙｋに応答してビットラインＢＬ０〜ＢＬｋのうち何れか一つを選択する。ワードライン駆動部２１０は、メモリセルブロックＣＢＬＫのワードラインを駆動する。
【００１４】
ワードライン駆動部２１０は、アドレス信号ＡＤＤと活性化信号ＥＮとをコーディングするための複数のワードライン駆動回路を備える。図２には、一つのワードライン駆動回路ＷＤＣのみを代表的に示す。ワードライン駆動回路ＷＤＣは、反転論理和手段Ｎ１とインバータＩ１とを備える。
【００１５】
カラム選択回路２２０によって一つのビットラインが選択されれぱ、書き込みドライバ２３０は、選択されたビットラインに書き込み電流を印加する。ｋ番目のビットラインＢＬｋが選択されたと仮定する。
【００１６】
そして、ワードライン駆動回路ＷＤＣは、アドレス信号ＡＤＤと活性化信号ＥＮとに応答して一つのワードラインＷＬ０を選択する。ここで、ワードラインを選択するという意味は、ワードラインの電圧レベルを接地電圧ＶＳＳレベルに維持するという意味である。
【００１７】
例えば、活性化信号ＥＮとアドレス信号ＡＤＤとが何れもローレベルであれば、反転論理和手段Ｎ１の出力はハイレベルで発生し、インバータＩ１のＮＭＯＳトランジスタがターンオンされて対応するワードラインＷＬ０の電圧レベルが接地電圧ＶＳＳレベルとなる。
【００１８】
それにより、ビットラインＢＬｋを通じて印加された書き込み電流は、メモリセル、選択されたワードラインＷＬ０、及びワードライン駆動回路ＷＤＣのＮＭＯＳトランジスタを通じて接地に流れる。
【００１９】
ところが、ワードラインごとに接続されるワードライン駆動回路が、図２のように反転論理和手段やインバータのような論理ゲート回路を備えれぱ、ワードライン駆動回路のレイアウト面積が増大し半導体メモリ装置の高集積化が難しくなるという問題がある。
【特許文献１】米国特許第６,４８７,１１３号明細書
【特許文献２】米国特許第６,４８０,４３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明が解決しようとする技術的課題は、ワードライン駆動回路のレイアウト面積が縮小された半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【００２１】
前記技術的課題を解決するための本発明の好適な実施形態に係る半導体メモリ装置は、ｎ本のグローバルワードライン、前記グローバルワードラインのそれぞれに対応するｍ本のサブワードライン、及び前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答してサブワードラインの電圧レベルを制御するワードライン駆動回路を備える。
【００２２】
前記ワードライン駆動回路のそれぞれは、対応するサブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタと、対応する前記サブワードラインの電圧レベルを第２電圧レベルに維持する第２トランジスタと、を備える。
【００２３】
前記ワードライン駆動回路は、それぞれ前記グローバルワードラインの論理レベルが第２レベルであれば、対応するサブワードラインの電圧レベルを前記第１電圧レベルに維持し、前記グローバルワードラインの論理レベルが第１レベルであり、また、前記アドレス信号の論理レベルが第１レベルであれば、対応するサブワードラインの電圧レベルを前記第２電圧レベルに維持する。
【００２４】
前記第１電圧レベルは、電源電圧レベルまたは電源電圧をクランピングした所定の電圧レベルであって、前記第２電圧レベルより高いレベルである。前記第２電圧レベルは、接地電圧レベルである。
【００２５】
前記第１トランジスタは、第１端が、前記第１電圧レベルを有する第１電圧源に接続され、ゲートが、対応する前記グローバルワードラインに接続され、第２端が、対応するサブワードラインに接続される。
【００２６】
前記第２トランジスタは、第１端が、前記第１トランジスタの第２端に接続され、ゲートが、前記対応するグローバルワードラインに接続される前記グローバルワードラインに接続される。
【００２７】
前記入力されるアドレス信号は、ｍビットであり、半導体メモリ装置は、入力される前記アドレス信号を反転させ、出力端が、対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されるｍ個の第１インバータをさらに備える。
【００２８】
半導体メモリ装置は、入力される前記アドレス信号を反転させ、出力端が、対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されるｍ個の第２インバータをさらに備える。同じアドレス信号を受信する前記第１インバータ及び第２インバータの出力端が互いに接続される。
【００２９】
前記第１インバータ及び第２インバータの出力端は、前記ｎ（ｎは、自然数）本のグローバルワードラインと、前記グローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応する前記サブワードラインを備えるメモリセルブロックにカラム方向に隣接したメモリセルブロックを駆動するワードライン駆動回路に接続される。
【００３０】
前記第１トランジスタは、第１端が、前記第１電圧レベルを有する第１電圧源に接続され、ゲートが、接地電圧に接続され、第２端が、対応するサブワードラインに接続される。
【００３１】
前記第２トランジスタは、第１端が、前記第１トランジスタの第２端に接続され、ゲートが、対応するグローバルワードラインに接続される。
【００３２】
前記入力されるアドレス信号は、ｍビットであり、半導体メモリ装置は、入力される前記アドレス信号をゲートに受信し、第１端が、対応する前記第２トランジスタの第２端に接続され、第２端が、接地電圧に接続されるｍ個の第１デコーディングトランジスタをさらに備える。
【００３３】
半導体メモリ装置は、入力される前記アドレス信号をゲートに受信し、第１端が、前記第２トランジスタの第２端に接続され、第２端が、接地電圧に接続されるｍ個の第２デコーディングトランジスタをさらに備える。同じアドレス信号を受信する前記第１デコーディングトランジスタ及び第２デコーディングトランジスタの第１端が互いに接続される。
【００３４】
半導体メモリ装置は、前記サブワードラインにそれぞれ接続されるメモリセルをさらに備え、前記メモリセルは、それぞれＰＲＡＭであり、対応するビットラインに接続される相変化抵抗素子、及び前記相変化抵抗素子と対応するサブワードラインの間に接続されるダイオードを備える。
【００３５】
前記課題を解決するための本発明の好適な他の実施形態に係る半導体メモリ装置は、ｎ本のグローバルワードライン、前記グローバルワードラインのそれぞれに対応するｍ本のサブワードライン、及ぴ前記サブワードラインをドライビングするワードライン駆動部を備える。
【００３６】
前記ワードライン駆動部は、前記グローバルワードラインのうち活性化された一本のグローバルワードライン及びｍビットのアドレス信号に応答して、選択されていないサブワードラインは第１電圧レベルに維持し、選択されたサブワードラインは第２電圧レベルに維持するｎｘｍ個のワードライン駆動回路を備える。
【００３７】
前記課題を解決するための本発明の好適な他の実施形態に係る半導体メモリ装置は、ｎ（ｎは、自然数）本のグローバルワードラインと、前記グローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応するサブワードラインとをそれぞれ備える複数のメモリセルブロック内部の前記サブワードラインを駆動する複数のワードライン駆動部、及びｍビットのアドレス信号をデコーディングして対応するワードライン駆動部に印加する第１デコーディング部を備える半導体メモリ装置に関する。
【００３８】
前記それぞれのワードライン駆動部は、前記グローバルワードラインのうち活性化された一つのグローバルワードライン及ぴ前記ｍビットのアドレス信号に応答して、選択されていないサブワードラインは第１電圧レベルに維持し、選択されたサブワードラインは第２電圧レベルに維持するｎｘｍ個のワードライン駆動回路を備える。
【発明の効果】
【００３９】
本発明に係る半導体メモリ装置は、ワードライン駆動回路が２つのトランジスタを利用した簡単な構造を有するので、面積を縮小させるとともに安定した電流センシング動作を行うことができる。
【発明を実施するための最良の形態】
【００４０】
以下、添付図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００４１】
図３Ａは、本発明の好適な実施形態に係る半導体メモリ装置を示す図面である。
【００４２】
図３Ｂは、図３Ａのワードライン駆動回路の動作を説明する図面である。
【００４３】
図３Ａに示すように、本発明の好適な実施形態に係る半導体メモリ装置３００は、ｎ本のグローバルワードライン、グローバルワードラインのそれぞれに対応するｍ本のサブワードライン、及び前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答してサブワードラインの電圧レベルを制御するワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３を備える。
【００４４】
図３Ａの半導体メモリ装置３００は、２５６本のグローバルワードラインＧＷＬ０〜ＧＷＬ２５５を備えると仮定する。すなわち、ｎは、２５６である。ここで、ｎは、自然数であり、グローバルワードラインの数は、半導体メモリ装置の容量によって多様に決定され、制限されない。
【００４５】
また、本発明の好適な実施形態に係る半導体メモリ装置３００は、一本のグローバルワードラインにｍ本のサブワードラインが接続される。図３Ａの半導体メモリ装置３００は、一本のグローバルワードラインに４本のサブワードラインが接続されると仮定する。すなわち、ｍは、４である。
【００４６】
したがって、半導体メモリ装置３００は、合計１０２４本のサブワードラインＳＷＬ０〜ＳＷＬ１０２３を備える。ここで、ｍは、自然数であり、サブワードラインの数は、半導体メモリ装置の容量によっで多様に決定され、制限されない。
【００４７】
図３Ａは、説明を容易にするために、メモリセルを備えるメモリセルブロックＣＢＬＫ、ビットライン（図示せず）を選択するカラム選択回路３２０をさらに開示する。また、ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３は、ワードライン駆動部３１０を構成する。
【００４８】
ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３のそれぞれは、対応するサブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタＴＲ１と、対応するサブワードラインの電圧レベルを第２電圧レベルに維持する第２トランジスタＴＲ２と、を備える。
【００４９】
図３Ａの半導体メモリ装置３００は、ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３が２つのトランジスタＴＲ１、ＴＲ２のみを備えることによって、ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３を備えるワードライン駆動部３１０のレイアウト面積が縮小され得るので、チップの集積度を向上させることができる。
【００５０】
ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３の構造をさらに説明する。全てのワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３の構造は同じであるので、第１ワードライン離動回路ＷＤＣ０を利用して説明する。
【００５１】
第１トランジスタＴＲ１は、第１端が第１電圧レベルを有する第１電圧源ＶＤＤに接続され、ゲートが対応するグローバルワードラインＧＷＬ０に接続され、第２端が対応するサブワードラインＳＷＬ０に接続される。
【００５２】
第２トランジスタＴＲ２は、第１端が、第１トランジスタＴＲ１の第２端に接続され、ゲートが、第１トランジスタＴＲ１のゲートが接続されるグローバルワードラインＧＷＬ０に接続される。
【００５３】
ここで、第１電圧レベルは、電源電圧レベルまたは電源電圧をクランピングした所定の電圧レベルであって、第２電圧レベルより高いレベルである。すなわち、第１電圧源ＶＤＤが、図３ＡにはＶＤＤ（電源電圧）と表示されているが、ＶＤＤに限定されるものではなく、第２電圧レベルより高い一定レベルの電圧レベルでありうる。そして、第２電圧レベルは、接地電圧レベルである。
【００５４】
図３Ａの半導体メモリ装置３００で、入力されるアドレス信号Ｘ０〜Ｘ３は、ｍビットである。すなわち、一本のグローバルワードラインＧＷＬ０に接続されるサブワードラインＳＷＬ０、ＳＷＬ１、ＳＷＬ２、ＳＥＬ３の数と同じである。また、入力されるアドレス信号Ｘ０〜Ｘ３のビット数は、一本のグローバルワードラインＧＷＬ０に接続されるワードライン駆動回路ＷＤＣ０、ＷＤＣ１、ＷＤＣ２、ＷＤＣ３の数と同じであり、一つのアドレス信号が対応する一つのワードライン駆動回路を制御する。
【００５５】
半導体メモリ装置３００は、入力されるアドレス信号Ｘ０〜Ｘ３を反転させ、出力端が対応するワードライン駆動回路の第２トランジスタの第２端に接続されるｍ個の第１インバータＩ１０〜Ｉ１３をさらに備える。ｍ個の第１インバータＩ１０〜Ｉ１３は、第１デコーディング部ＸＰＤＥＣ１を構成する。
【００５６】
ワードライン駆動回路ＷＤＣ０は、グローバルワードラインＧＷＬ０の論理レベルが第２レベルであれば、対応するサブワードラインＳＷＬ０の電圧レベルを第１電圧レベルに維持する。グローバルワードラインＧＷＬ０の論理レベルが第１レベルであり、また、アドレス信号Ｘ０の論理レベルが第１レベルであれば、対応するサブワードラインＳＷＬ０の電圧レベルを第２電圧レベルに維持する。
【００５７】
図３Ｂを参照して、半導体メモリ、装置３００のワードライン駆動回路の動作を説明する。サブワードラインＳＷＬ０が選択されない場合、グローバルワードラインＧＷＬ０の論理レベルがローレベルに維持される。
【００５８】
それにより、ワードライン駆動回路ＷＤＣ０の第１トランジスタＴＲ１はＰＭＯＳトランジスタであるのでターンオンされ、第２トランジスタＴＲ２はＮＭＯＳトランジスタであるのでターンオフされ、サブワードラインＳＷＬ０の電圧レベルは、第１電圧源ＶＤＤによって第１電圧レベルとなる。
【００５９】
サブワードラインＳＷＬ０が選択された場合、グローバルワードラインＧＷＬ０の論理レベルがハイレベルとなる。それにより、第１トランジスタＴＲ１はターンオフされ、第２トランジスタＴＲ２はターンオンされる。このとき、グローバルワードラインＧＷＬ０に接続された４個のワードライン駆動回路ＷＤＣ０、ＷＤＣ１、ＷＤＣ２、ＷＤＣ３の第２トランジスタＴＲ２が何れもターンオンされる。
【００６０】
入力される４ビットのアドレス信号Ｘ０〜Ｘ３の論理レベルによって、４個のワードライン駆動回路ＷＤＣ０、ＷＤＣ１、ＷＤＣ２、ＷＤＣ３のうち何れか一つのワードライン駆動回路のみが動作する。すなわち、４ビットのアドレス信号Ｘ０〜Ｘ３のうちＸ０のみがハイレベルであり、残りのアドレス信号Ｘ１〜Ｘ３はローレベルであると仮定する。
【００６１】
それにより、図３Ｂから分かるように、第１インバータＩ１０のＮＭＯＳトランジスタがターンオンされ、ワードライン駆動回路ＷＤＣ０の第２トランジスタＴＲ２と接地電圧ＶＳＳとの間に、第１インバータＩ１０のＮＭＯＳトランジスタによって電流経路が発生する。
【００６２】
したがって、選択されたサブワードラインＳＷＬ０の電圧レベルも接地電圧レベルとなり、サブワードラインＳＷＬ０に接続されたメモリセル（図示せず）に印加された電流が放電される。選択されていない３個のサブワードラインＳＷＬ１〜ＳＷＬ３は、第１インバータＩ１１、Ｉ１２、Ｉ１３のＰＭＯＳトランジスタによって電源電圧レベルにプリチヤージされて漏れ電流の発生が防止される。
【００６３】
半導体メモリ装置３００は、サブワードラインＳＷＬ０〜ＳＷＬ１０２３にそれぞれ接続されるメモリセル（図示せず）をさらに備える。メモリセルは、それぞれＰＲＡＭである。
【００６４】
メモリセルは、対応するビットライン（図示せず）に接続される相変化抵抗素子、及び相変化抵抗素子と対応するサブワードラインの間に接続されるダイオードを備える。
【００６５】
このように、図３Ａの半導体メモリ装置３００のワードライン駆動回路は、ニつのトランジスタを利用した簡単な構造を有し、面積を縮小するとともに安定した電流センシング動作を行うことができる。
【００６６】
図４は、本発明の好適な他の実施形態に係る半導体メモリ装置を示す図面である。
【００６７】
図４の半導体メモリ装置４００は、第２デコーディング部ＸＰＤＥＣ２を除外すれば、図３の半導体メモリ装置３００と同じ構造を有する。
【００６８】
半導体メモリ装置４００は、入力されるアドレス信号Ｘ０〜Ｘ３を反転させ、出力端が対応するワードライン駆動回路の第２トランジスタの第２端に接続されるｍ個の第２インバータＩ２０〜Ｉ２３をさらに備える。第２インバータＩ２０〜Ｉ２３は、第２デコーディング部ＸＰＤＥＣ２を構成する。
【００６９】
同じアドレス信号を受信する第１インバータＩ１０〜Ｉ１３及び第２インバータＩ２０〜Ｉ２３の出力端が互いに接続される。
【００７０】
図４の半導体メモリ装置４００は、ワードライン駆動回路の第２トランジスタの第２端に接続されるインバータを上下の両側に付けて、サブワードラインを両側で制御する。
【００７１】
この場合、サブワードラインの負荷が、図３の半導体メモリ装置３００のサブワードラインの負荷に比べて半分に減少し、駆動する電流の量も半分に減少する。
【００７２】
したがって、第２トランジスタの第２端に接続されるメタルライン間隔を狭め、また、同じ第１インバータＩ１０〜Ｉ１３及び第２インバータＩ２０〜Ｉ２３のトランジスタのサイズでも電流をさらに良好に駆動できる。図４の第２デコーディング部ＸＰＤＥＣ２は、上下のメモリセルブロックが共有して使用しても良い。これについては後述する。
【００７３】
図５は、本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【００７４】
図５の半導体メモリ装置５００は、図３または図４の半導体メモリ装置３００、４００で一本のグローバルワードラインに接続されるサブワードラインの数を増加させたものである。図５で、ｎ、すなわち、グローバルワードラインの数は１２８個であり、一本のグローバルワードラインに接続されるサブワードラインの数ｍは、８である。
【００７５】
本発明の好適な実施形態においてグローバルワードラインの数やサブワードラインの数は限定されない。
【００７６】
図６は、本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【００７７】
図６の半導体メモリ装置６００は、図３の半導体メモリ装置３００と、ワードライン駆動部６１０のワードライン駆動回路の構造及ぴ第１デコーディング部ＸＰＤＥＣ１の構造が異なる。
【００７８】
図６のワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３の構造は、互いに同じであるので、第１ワードライン駆動回路ＷＤＣ０を利用して説明する。ワードライン駆動回路ＷＤＣ０は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２を備える。
【００７９】
第１トランジスタＴＲ１は、第１端が第１電圧レベルを有する第１電圧源ＶＤＤに接続され、ゲートが接地電圧ＶＳＳに接続され、第２端が対応するサブワードラインＳＷＬ０に接続される。第２トラシジスタＴＲ２は、第１端が第１トランジスタＴＲ１の第２端に接続され、ゲートが対応するグローバルワードラインＧＷＬ０に接続される。
【００８０】
第１デコーディング部ＸＰＤＥＣ１は、入力されるアドレス信号Ｘ０〜Ｘ３をゲートに受信し、第１端が対応する第２トランジスタＴＲ２の第２端に接続され、第２端が接地電圧ＶＳＳに接続されるｍ個の第１デコーディングトランジスタＤＴＲ１０〜ＳＴＲ１３を備える。
【００８１】
ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３の第１トランジスタＴＲ１は、ゲートが接地電圧ＶＳＳに接続されるので常にターンオンされて、選択されていないサブワードラインを常にプリチャージ状態に維持する。
【００８２】
そして、選択されたサブワードラインに対応するワードライン駆動回路の第２トランジスタＴＲ２は、対応するグローバルワードラインによってターンオンされる。このとき、第２トランジスタＴＲ２のトランジスタのサイズは、第１トランジスタＴＲ１のサイズよりさらに大きいので、駆動能力がさらに良好である。
【００８３】
例えば、１番目のサブワードラインＳＷＬ０が選択され、入力されるアドレス信号Ｘ０〜Ｘ３のうち第１アドレス信号Ｘ０のみがハイレベルであり、残りのアドレス信号Ｘ１〜Ｘ３はローレベルであると仮定する。
【００８４】
ハイレベルのグローバルワードラインＧＷＬ０によって第１ワードライン駆動回路ＷＤＣ０の第２トランジスタＴＲ２がターンオンされ、アドレス信号Ｘ０によってデコーディングトランジスタＤＴＲ１０がターンオンされる。
【００８５】
それにより、ワードライン駆動回路ＷＤＣ０の第２トランジスタＴＲ２と接地電圧ＶＳＳとの間に、第１デコーディングトラジジスタＤＴＲ１０によって電流経路が発生する。したがって、選択されたサブワードラインＳＷＬ０の電圧レベルが接地電圧レベルとなり、サブワードラインＳＷＬ０に接続されたメモリセル（図示せず）に印加された電流が放電される。
【００８６】
図６の半導体メモリ装置６００は、図３の半導体メモリ装置３００に比べて第１デコーディング部ＸＰＤＥＣ１の面積を縮小させ得る。
【００８７】
図７は、本発明の好適な他の実施形態に係る半導体メモリ装置を示す図面である。
【００８８】
図７の半導体メモリ装置７００は、第２デコーディング部ＸＰＤＥＣ２を除外すれば、図６の半導体メモリ装置６００と同じ構造を有する。
【００８９】
半導体メモリ装置７００は、入力されるアドレス信号Ｘ０〜Ｘ３をゲートに受信し、第１端が第２トランジスタの第２端に接続され、第２端が接地電圧ＶＳＳに接続されるｍ個の第２デコーディングトランジスタＤＴＲ２０〜ＤＴＲ２３をさらに備える。第２デコーディングトランジスタＤＴＲ２０〜ＤＴＲ２３は、第２デコーディング部ＸＰＤＥＣ２を構成する。
【００９０】
同じアドレス信号を受信する第１デコーディングトランジスタＤＴＲ１Ｏ〜ＤＴＲ１３及び第２デコーディングトランジスタＤＴＲ２０〜ＤＴＲ２３の第１端が互いに接続される。
【００９１】
図７の半導体メモリ装置７００は、ワードライン駆動回路の第２トランジスタの第２端に接続されるデコーディングトランジスタを上下の両側に付けて、サブワードラインを両側で制御する。
【００９２】
この場合、サブワードラインの負荷が図６の半導体メモリ装置６００のサブワードラインの負荷に比べて半分に減少し、駆動する電流の量も半分に減少する。
【００９３】
したがって、第２トランジスタの第２端に接続されるメタルライン間隔を狭め、また、同じ第１デコーディングトランジスタＤＴＲ１０〜ＤＴＲ１３及び第２デコーディングトランジスタＤＴＲ２０〜ＤＴＲ２３のトランジスタのサイズでも電流をさらに良好に駆動できる。図７の第２デコーディング部ＸＰＤＥＣ２は、上下のメモリセルブロックが共有して使用しても良い。これについては後述する。
【００９４】
図８は、本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【００９５】
図８の半導体メモリ装置８００は、図６または図７の半導体メモリ装置６００、７００で一本のグローバルワードラインに接続されるサブワードラインの数を増加させたものである。図８で、ｎ、すなわち、グローバルワードラインの数は１２８本であり、一本のグローバルワードラインに接続されるサブワードラインの数ｍは、８である。本発明の好適な実施形態においてグローバルワードラインの数やサブワードラインの数は限定されない。
【００９６】
図９は、本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【００９７】
図９は、メモリセルブロックＣＢＬＫ１を駆動するワードライン駆動部ＷＤＵ１と、ワードライン駆動回路ＷＤＣ１を制御する第１デコーディング部ＸＰＤＥＣ１及び第２デコーディング部ＸＰＤＥＣ２とを簡略に示す。
【００９８】
図９は、第１デコ−ディング部ＸＰＤＥＣ１及び第２デコーディング梨ＸＰＤＥＣ２が備える第１インバータ及び第２インバータをそれぞれＩ１及びＩ２と表示する。第１インバータＩ１及び第２インバータＩ２の出力端は、メモリセルブロックＣＢＬＫ１にカラム方向に隣接したメモリセルブロックＣＢＬＫ２、ＣＢＬＫ３を駆動するワードライン駆動部ＷＤＵ２、ＷＤＵ３のワードライン駆動回路ＷＤＣ２、ＷＤＣ３に接続される。
【００９９】
すなわち、図９の半導体メモリ装置９００は、図４の第１デコーディング部ＸＰＤＥＣ１と第２デコーディング部ＸＰＤＥＣ２とを上下メモリセルブロックＣＢＬＫ２、ＣＢＬＫ３が共有して使用する構造を有する。それにより、メモリコアの面積をさらに縮小させ得る。
【０１００】
また、図９の半導体メモリ装置９００の第１デコーディング部ＸＰＤＥＣ１及び第２デコーディング部ＸＰＤＥＣ２は、第１インバータＩ１及び第２インバータＩ２の代わりに図７の第１デコーディング部ＸＰＤＥＣ１及び第２デコーディング部ＸＰＤＥＣ２の第１デコーディングトランジスタＤＴＲ１０〜ＤＴＲ１３及ぴ第２デコーディングトランジスタＤＴＲ２０〜ＤＴＲ２３を備える構造であっても良い。
【０１０１】
図１０は、本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【０１０２】
図１０に示すように、本発明の好適なさらに他の実施形態に係る半導体メモリ装置１０００は、ｎ（ｎは、自然数）本のグローバルワードラインと、前記グローバルワードラインのそれぞれにｍ（ｍは、自然数）本ずつ対応するサブワードラインとをそれぞれ備える複数のメモリセルブロックＣＢＬＫ１〜ＣＢＬＫｑ、前記それぞれのメモリセルブロックＣＢＬＫ１〜ＣＢＬＫｑに対応してそれぞれのメモリセルブロックの内部の前記サブワードラインを駆動する複数のワードライン駆動部ＷＤＵ１〜ＷＤＵｑ、及びｍビットのアドレス信号をデコーディングして対応するワードライン駆動部ＷＤＵ１〜ＷＤＵｑに印加する第１デコーディング部ＸＰＤＥＣ１を備える。
【０１０３】
それぞれのメモリセルブロックＣＢＬＫ１〜ＣＢＬＫｑ及びそれぞれのワードライン駆動部ＷＤＵ１〜ＷＤＵｑの構造は、図３Ａまたは図６に開示されたメモリセルブロック及びワードライン駆動部の構造と同じである。ワードライン駆動部ＷＤＵ１〜ＷＤＵｑの内部のワードライン駆動回路が、ＷＤＣ１〜ＷＤＣｑとして簡単に図示される。
【０１０４】
図１０の半導体メモリ装置１０００は、図４及び図７の半導体メモリ装置４００、７００のように第２デコーディング部ＸＰＤＥＣ２をさらに備え得る。そして、全てのメモリセルブロックＣＢＬＫ１〜ＣＢＬＫｑを駆動する全てのワードライン駆動部ＷＤＵ１〜ＷＤＵｑが、第１デコーディング部ＸＰＤＥＣ１と第２デコーディング部ＸＰＤＥＣ２とを共有して使用する構造を有する。
【０１０５】
図１０の半導体メモリ装置１０００の第１デコーディング部ＸＰＤＥＣ１及び第２デコーディング部ＸＰＤＥＣ２は、図４のように、第１インバータＩ１０〜Ｉ１３及び第２インバータＩ２０〜Ｉ２３を備える構造であってもよく、図７のように、第１デコーディングトランジスタＤＴＲ１０〜ＤＴＲ１３及び第２デコーディングトランジスタＤＴＲ２０〜ＤＴＲ２３を備える構造であっても良い。
【０１０６】
ワードライン駆動部や第１デコーディング部ＸＰＤＥＣ１及び第２デコーディング部ＸＰＣＥＣ２の動作は、既に説明したので、その詳細な説明を省略する。
【０１０７】
以上、図面及び明細書で最適の実施形態が開示された。ここでは特定の用語が使用されたが、これは、本発明を説明するための目的で使用されたものであり、意昧を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的範囲は、特許請求の範囲の記載に基づいて定められねぱならない。
【産業上の利用可能性】
【０１０８】
本発明は、半導体メモリ装置に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【０１０９】
【図１】一般的なＰＲＡＭセルＣを説明する図面である。
【図２】一般的にＰＲＡＭ装置のコア構造を示す図面である。
【図３Ａ】本発明の好適な実施形態に係る半導体メモリ装置を示す図面である。
【図３Ｂ】図３Ａのワードライン駆動回路の動作を説明する図面である。
【図４】本発明の好適な他の実施形態に係る半導体メモリ装置を示す図面である。
【図５】本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【図６】本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【図７】本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【図８】本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【図９】本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【図１０】本発明の好適なさらに他の実施形態に係る半導体メモリ装置を示す図面である。
【符号の説明】
【０１１０】
３００  半導体メモリ装置
３１０  ワードライン駆動部
３２０  カラム選択回路
ＷＤＣ０〜ＷＤＣ１０２３  ワードライン駆動回路
ＧＷＬ０〜ＧＷＬ２５５  グローバルワードライン
ＳＷＬ０〜ＳＷＬ１０２３  サブワードライン
ＣＢＬＫ  メモリセルブロック
ＴＲ１  第１トランジスタ
ＴＲ２  第２トランジスタ
ＶＤＤ  第１電圧源
Ｘ０〜Ｘ３  アドレス信号
Ｉ１０〜Ｉ１３  第１インバータ
ＸＰＤＥＣ１  第１デコーディング部
【図１】
2006269058.tif 000003
【図２】
2006269058.tif 000004
【図３Ａ】
2006269058.tif 000005
【図３Ｂ】
2006269058.tif 000006
【図４】
2006269058.tif 000007
【図５】
2006269058.tif 000008
【図６】
2006269058.tif 000009
【図７】
2006269058.tif 000010
【図８】
2006269058.tif 000011
【図９】
2006269058.tif 000012
【図１０】
2006269058.tif 000013