(57)【要約】  【課題】  メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。  【解決手段】  ダミーセル１０９Ｂが２つの直列に接続されたオフ状態のトランジスタ５０１、５０２を含み、片方を定電圧源に、もう片方をレプリカビット線ＲＥＰＢＬに接続する。これによりレプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に提供できる。【選択図】  図５
2006012240.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリアレイと、前記メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、前記メモリセルと同一の素子を有して共通のレプリカビット線に接続された複数のレプリカセルを含みその段数に応じたレベルの信号を前記共通のレプリカビット線に出力するレプリカ回路と、前記共通のレプリカビット線に負荷として接続されているダミーセルと、前記レプリカビット線の信号を受けて、前記センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備えた半導体記憶装置であって、
前記ダミーセルは少なくとも２つの直列に接続されたオフ状態のトランジスタを含み、片方を第１または第２の定電圧源に、もう片方をレプリカビット線に接続してあることを特徴とする半導体記憶装置。
【請求項２】
２つの直列に接続されたオフ状態のトランジスタを第１導電型の第１のトランジスタと第１導電型の第２のトランジスタを用いて構成した請求項１記載の半導体記憶装置。
【請求項３】
２つの直列に接続されたオフ状態のトランジスタを第１導電型の第１のトランジスタと第２導電型の第１のトランジスタを用いて構成した請求項１記載の半導体記憶装置。
【請求項４】
ダミーセルは第１導電型の第１、第２、第３、第４のトランジスタと、第２導電型の第１、第２のトランジスタを備え、
前記第１導電型の前記第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、前記第１導電型の前記第２のトランジスタのドレインに接続され、
前記第１導電型の前記第２のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第１導電型の前記第２のトランジスタのソース、第２のノード、前記第１または第２の定電圧源に接続され、
前記第１導電型の前記第３のトランジスタのドレイン、ゲート、ソースはそれぞれ前記レプリカビットバー線、ワード線、前記第２のノードに接続され、
前記第１導電型の前記第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、前記第１の定電圧源に接続され、
前記第２導電型の前記第１のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第１のノード、前記第２のノード、前記第２の定電圧源に接続され、
前記第２導電型の前記第２のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第２のノード、前記第１のノード、前記第２の定電圧源に接続され、
前記第２のノードが前記第１の定電圧源に接続された請求項１または請求項２記載の半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置におけるダミーセルの回路のレイアウトであって、
前記ダミーセルは、第１導電型の第１、２のトランジスタが拡散層を共有して縦に並べて配置され、
第１導電型の第３、４のトランジスタが前記第１導電型の第１、２のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第２導電型の第１のトランジスタはまっすぐな第１のゲート配線を第１導電型の第２のトランジスタと共有し第１導電型の第２のトランジスタと第１導電型の第３のトランジスタの間でかつ第１導電型の第２のトランジスタよりの位置に配置され、
第２導電型の第２のトランジスタはまっすぐな第２のゲート配線を第１導電型の第４のトランジスタと共有し前記第２導電型の第１のトランジスタと点対称な位置で第１導電型の第１のトランジスタと第１導電型の第４のトランジスタの間に配置され、
前記第１導電型の第１のトランジスタはドレインの拡散層領域に第１のコンタクトを有し、
前記第１導電型の第１、２のトランジスタの間に第２のコンタクトを有し、
前記第１導電型の第２のトランジスタはソースの拡散領域に第３のコンタクトを有し、
前記第１導電型の第１のトランジスタのゲート配線上の前記第２導電型の第２のトランジスタとは反対側に第４のコンタクトを有し、
前記第２導電型の第１のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第５、第６のコンタクトを有し、
前記第１のゲート配線は前記第２導電型の第１のトランジスタと前記第１導電型の第３のトランジスタとの間に第７のコンタクトを有し、
前記第１導電型の第３のトランジスタはドレインの拡散層領域に第８のコンタクトを有し、
前記第１導電型の第３、４のトランジスタの間に第９のコンタクトを有し、
前記第１導電型の第４のトランジスタはソースの拡散領域に第１０のコンタクトを有し、
前記第１導電型の第２のトランジスタのゲート配線上の前記第２導電型の第１のトランジスタとは反対側に第１１のコンタクトを有し、
前記第２導電型の第２のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第１２、第１３のコンタクトを有し、
前記第２のゲート配線は前記第２導電型の第２のトランジスタと前記第１導電型の第１のトランジスタとの間に第１４のコンタクトを有し、
前記第１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビット線に接続され、
前記第３、第５のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１または第２の定電圧源に接続され
前記第４のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
前記第１２のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層で第２の定電圧源に接続され、
前記第６、第１４のコンタクトが第１の層で第１のメタル配線で接続され、
前記第７、第９、第１０、第１３のコンタクトが第１の層で第２のメタル配線で接続されさらにコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
前記第８のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビットバー線に接続され、
前記第１１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でワード線に接続された回路のレイアウト。
【請求項６】
請求項４記載の半導体記憶装置におけるダミーセルの回路のレイアウトであって、
前記ダミーセルは、
第１導電型の第１、２のトランジスタが拡散層を共有して縦に並べて配置され、
第１導電型の第３、４のトランジスタが前記第１導電型の第１、２のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第２導電型の第１のトランジスタはまっすぐな第１のゲート配線を第１導電型の第２のトランジスタと共有し第１導電型の第２のトランジスタと第１導電型の第３のトランジスタの間でかつ第１導電型の第２のトランジスタよりの位置に配置され、
第２導電型の第２のトランジスタはまっすぐな第２のゲート配線を第１導電型の第４のトランジスタと共有し前記第２導電型の第１のトランジスタと点対称な位置で第１導電型の第１のトランジスタと第１導電型の第４のトランジスタの間に配置され、
前記第１導電型の第１のトランジスタはドレインの拡散層領域に第１のコンタクトを有し、
前記第１導電型の第２のトランジスタはソースの拡散領域に第３のコンタクトを有し、
前記第１導電型の第１のトランジスタのゲート配線上の前記第２導電型の第２のトランジスタとは反対側に第４のコンタクトを有し、
前記第２導電型の第１のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第５、第６のコンタクトを有し、
前記第１のゲート配線は前記第２導電型の第１のトランジスタと前記第１導電型の第３のトランジスタとの間に第７のコンタクトを有し、
前記第１導電型の第３のトランジスタはドレインの拡散層領域に第８のコンタクトを有し、
前記第１導電型の第３、４のトランジスタの間に第９のコンタクトを有し、
前記第１導電型の第４のトランジスタはソースの拡散領域に第１０のコンタクトを有し、
前記第１導電型の第２のトランジスタのゲート配線上の前記第２導電型の第１のトランジスタとは反対側に第１１のコンタクトを有し、
前記第２導電型の第２のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第１２、第１３のコンタクトを有し、
前記第２のゲート配線は前記第２導電型の第２のトランジスタと前記第１導電型の第１のトランジスタとの間に第１４のコンタクトを有し、
前記第１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビット線に接続され、
前記第３、第５のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１または第２の定電圧源に接続され
前記第４のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
前記第１２のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層で第２の定電圧源に接続され、
前記第６、第１４のコンタクトが第１の層で第１のメタル配線で接続され、
前記第１のメタル配線は第１導電型の第１、２のトランジスタが共有している拡散領域の上層まで配線され、
前記第７、第９、第１０、第１３のコンタクトが第１の層で第２のメタル配線で接続されさらにコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
前記第８のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビットバー線に接続され、
前記第１１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でワード線に接続された回路のレイアウト。
【請求項７】
ダミーメモリセルは第１導電型の第１、第２、第３、第４のトランジスタと、第２導電型の第１、第２のトランジスタを備え、
第１導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第２導電型の第１のトランジスタのドレインに接続され、
第１導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第１の定電圧源に接続され、
第１導電型の第３のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第２のノードに接続され、
第１導電型の第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第１の定電圧源に接続され、
第２導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれ第１導電型の第１のトランジスタのソース、第２のノード、第１または第２の定電圧源に接続され、
第２導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
前記第２のノードが第２の定電圧源に接続された請求項１または請求項３記載の半導体記憶装置。
【請求項８】
ダミーメモリセルは第１導電型の第１、第２、第３、第４のトランジスタと、第２導電型の第１のトランジスタを備え、
第１導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第１導電型の第２のトランジスタのドレインに接続され、
第１導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第１導電型の第２のトランジスタのソース、第２のノード、第１または第２の定電圧源に接続され、
第１導電型の第３のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第２のノードに接続され、
第１導電型の第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第１の定電圧源に接続され、
第２導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
前記第２のノードが第１の定電圧源に接続された請求項１または請求項２記載の半導体記憶装置。
【請求項９】
前記ダミーメモリセルは第１導電型の第１、第３、第４のトランジスタと、第２導電型の第１、第２のトランジスタを備え、
第１導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第２導電型の第１のトランジスタのドレインに接続され、
第１導電型の第３のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第２のノードに接続され、
第１導電型の第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第１の定電圧源に接続され、
第２導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第１または第２の定電圧源に接続され、
第２導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
前記第２のノードが第２の定電圧源に接続された請求項１または請求項３記載の半導体記憶装置。
【請求項１０】
レプリカセルに接続されたレプリカビットバー線とダミーセルに接続されたレプリカビットバー線をその間で切断した請求項１から請求項４まで、および請求項７から請求項９までのいずれか１項記載の半導体記憶装置。
【請求項１１】
レプリカビットバー線とダミーセルの第１導電型のトランジスタとを接続しているメタル配線もしくはコンタクトまたは拡散領域を除去した請求項１から請求項４まで、および請求項７から請求項９のいずれか１項記載の半導体記憶装置。
【請求項１２】
ダミーセルは複数有する請求項１から請求項４まで、および請求項７から請求項１１のずれか１項記載の半導体記憶装置。
【請求項１３】
レプリカセルはレプリカビット線に接続されたトランジスタを有するものであり、前記レプリカセルとダミーセルの間に、前記レプリカセルと同じ構成で前記トランジスタをオフにしたセルを有する請求項１から請求項４まで、および請求項７から請求項１２記載の半導体記憶装置。
【請求項１４】
ダミーセルのセル数をメモリアレイのメモリ容量によって変更する請求項１から請求項４まで、および請求項７から１３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアレイに含まれるメモリセルと同一の構成を有するレプリカセルを含むレプリカ回路を用いて、センスアンプ回路の起動タイミング信号を生成する半導体記憶装置およびダミーセルの回路のレイアウトに関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置において、メモリセルからの読み出しデータを増幅するセンスアンプのタイミング信号を生成し、メモリセルの読み出しタイミングをプロセスや電圧などによるばらつきに追従させる方法が多数ある。その中で、レプリカ回路を用いて、タイミング信号を生成する方法がある（例えば特許文献１、特許文献２参照）。以下、この方法について説明する。
【０００３】
図１は、レプリカ回路を用いた半導体記憶装置の一構成例を示す機能ブロック図である。図１において、半導体記憶装置は、メモリ制御回路１００と、ＳＲＡＭメモリセル１０１と、複数のＳＲＡＭメモリセルにより構成されるメモリアレイ１０２と、メモリセル１０１に接続されたビット線ＢＬ、ＮＢＬを通して伝達された信号を増幅して出力するセンスアンプ回路１０３と、メモリアレイ１０２に接続されるロウデコーダ１０４と、レプリカセル１０５と、レプリカセル１０５を含むレプリカ回路１０６と、レプリカ回路１０６に信号を送るレプリカワード線１０７と、レプリカセル１０５に接続されているレプリカビット線１０８と、レプリカビット線１０８に接続されているダミーセル１０９と、レプリカビット線１０８に接続されセンスアンプ制御信号SAEをセンスアンプ回路１０３に送るセンスアンプ制御回路１１０とで構成される。
【０００４】
図１に示すように、メモリセル１０１は、行方向でロウデコーダ１０４の出力信号線であるワード線ＷＬ０〜ＷＬｘにそれぞれ接続され、列方向で共通のビット線ＢＬ、ＮＢＬに接続される。
【０００５】
図２は、図１のメモリセル１０１の内部構成を示す回路図である。図２において、メモリセル１０１は、ゲートがワード線ＷＬに接続されソースがビット線ＢＬに接続されたＮ型トランジスタＮＡ１と、ゲートがワード線ＷＬに接続されソースがビット線ＮＢＬに接続されたＮ型トランジスタＮＡ２と、ソースに電源電圧ＶＤＤが供給されドレインがＮ型トランジスタＮＡ１のドレインに接続されたＰ型トランジスタＰＬ１と、ゲートがＰ型トランジスタＰＬ１のゲートに接続されドレインがＰ型トランジスタＰＬ１のドレインに接続されソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ１と、ゲートがＮ型トランジスタＮＡ１のドレインに接続されソースに電源電圧ＶＤＤが供給されドレインがＮ型トランジスタＮＡ２のドレインに接続されたＰ型トランジスタＰＬ２と、ゲートがＰ型トランジスタＰＬ２のゲートに接続されドレインがＰ型トランジスタＰＬ２のドレインに接続されソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ２とで構成される。
【０００６】
ここで、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１とで第１のインバータが構成され、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２とで第２のインバータが構成され、第１のインバータの入力端子および出力端子をそれぞれ第２のインバータの出力端子および入力端子に接続することにより、ラッチ回路が構成される。
【０００７】
図３は、図１のレプリカセル１０５の内部構成を示す回路図である。図３において、レプリカセル１０５を構成するトランジスタは、図２に示すメモリセル１０１を構成するトランジスタと同サイズであり、レプリカセル１０５に含まれるラッチ回路において、Ｐ型トランジスタＰＬ２のドレインとソースは短絡されており、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２から成る第２のインバータはその出力レベルがＨｉｇｈレベルに固定されている。また、Ｎ型トランジスタＮＡ１のゲートはレプリカワード線ＲＥＰＷＬ１０７に接続されている。
【０００８】
図４は、図１のダミーセル１０９の内部構成を示す回路図である。図４において、ダミーセル１０９を構成するトランジスタは、図２に示すメモリセル１０１を構成するトランジスタと同サイズである。また、Ｎ型トランジスタＮＡ１のゲートはＬｏｗレベルに固定されている。
【０００９】
次に、以上のように構成された従来の半導体記憶装置の動作について説明する。まず、ロウデコーダ１０４の出力信号線であるワード線ＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１０１のデータがビット線ＢＬ、ＮＢＬに読み出される。ビット線ＢＬ、ＮＢＬ、レプリカビット線ＲＥＰＢＬ１０８は、予めＨｉｇｈレベルにプリチャージされており、ワード線ＷＬ０〜ＷＬｘの選択時にはフローティング状態となる。ビット線ＢＬ、ＮＢＬは複数あり、複数のデータがそれぞれのビット線ＢＬ、ＮＢＬに読み出される。
【００１０】
ワード線ＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同タイミングで、制御回路１００の出力信号線であるレプリカワード線ＲＥＰＷＬ１０７が駆動され、ｎ個のレプリカセル１０５のトランジスタが、レプリカビット線ＲＥＰＢＬ１０８の信号レベルをメモリセル１０１のｎ倍の速度でＨｉｇｈレベルからＬｏｗレベルに遷移させ、センスアンプ制御回路１１０がレプリカビット線ＲＥＰＢＬ１０８の信号レベルを検出し、センスアンプ起動信号ＳＡＥを生成し、センスアンプ回路１０３にセンスアンプ起動信号ＳＡＥが入力されて、ビット線ＢＬ、ＮＢＬのデータが増幅される。
【００１１】
例えば、電源電圧ＶＤＤが１．２Ｖである場合、メモリセル１０１からビット線ＢＬ、ＮＢＬへの読み出しデータの電位差が１００ｍＶのときにセンスアンプ回路１０３を起動したい場合、選択するレプリカセル１０５の数ｎを６個にしておけば、所望のセンスアンプ起動タイミング時に、レプリカビット線ＲＥＰＢＬ１０８の信号レベルは６００ｍＶ、即ち、電源電圧ＶＤＤの半値にまで遷移しており、複雑な電位検出回路を用いずに、簡単なＣＭＯＳゲートでセンスアンプ起動信号ＳＡＥを生成できるという利点がある。
【特許文献１】特開平９−２５９５８９号公報（第４頁、図７）
【特許文献２】特開２００３−３６６７８号公報（第５−６頁、図５―６）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような半導体記憶装置の構成では、ダミーセル１０９の内部ノードが固定されていない。このため図４のＮ型トランジスタＮＡ１のドレインの電位がＬｏｗになる可能性がある。このとき、図４のＮ型トランジスタＮＡ１がリーク電流によりレプリカビット線ＲＥＰＢＬ１０８をＨｉｇｈからＬｏｗに遷移するのを早める。このため、センスアンプ制御回路１１０がレプリカビット線ＲＥＰＢＬ１０８の遷移を検知する時間が短くなり所望のタイミングを得ることがでず、場合によってはセンスアンプ起動信号ＳＡＥが早くなりすぎセンスアンプ回路１１０が誤動作する。
【００１３】
また、特許文献２の半導体記憶装置では、ダミーセルの状態を、Ｌｏｗに駆動されるレプリカビット線に近い方がＨｉｇｈになるよう固定し、レプリカビット線がＬｏｗに駆動されるタイミングがダミーセルのリーク電流により早くなるのを防いでいるが、Ｈｉｇｈレベルに固定されたダミーセルとＬｏｗに駆動されるレプリカビット線間のアクセストランジスタ（図４のＮ型トランジスタＮＡ１に相当）にリークが生じた場合には、Ｌｏｗに遷移しようとするレプリカビット線の動作を妨げるように働き、不必要な電流が流れたり、所望のタイミングが得られなかったりする可能性がある。
【００１４】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、レプリカビット線１０８からダミーセル１０９に流れるリーク電流を抑えることにより、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置およびダミーセルの回路のレイアウトを提供することにある。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明に係る半導体記憶装置は、複数のメモリセルを含むメモリアレイと、メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、メモリセルと同一の素子を有して共通のレプリカビット線に接続された複数のレプリカセルを含みその段数に応じたレベルの信号を共通のレプリカビット線に出力するレプリカ回路と、共通のレプリカビット線に負荷として接続されているダミーセルと、レプリカビット線の信号を受けて、センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備えた半導体記憶装置装置であって、
ダミーセルは少なくとも２つの直列に接続されたオフ状態のトランジスタを含み、片方を第１または第２の定電圧源に、もう片方をレプリカビット線に接続してあることを特徴とするものである。
【００１６】
上記構成において、２つの直列に接続されたオフ状態のトランジスタを第１導電型の第１のトランジスタと第１導電型の第２のトランジスタを用いて構成している。
【００１７】
上記構成において、２つの直列に接続されたオフ状態のトランジスタを第１導電型の第１のトランジスタと第２導電型の第１のトランジスタを用いて構成している。
【００１８】
上記構成において、ダミーセルは第１導電型の第１、第２、第３、第４のトランジスタと、第２導電型の第１、第２のトランジスタを備え、
第１導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第１導電型の第２のトランジスタのドレインに接続され、
第１導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第１導電型の第２のトランジスタのソース、第２のノード、第１または第２の定電圧源に接続され、
第１導電型の第３のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第２のノードに接続され、
第１導電型の第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第１の定電圧源に接続され、
第２導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第２の定電圧源に接続され、
第２導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
第２のノードが第１の定電圧源に接続されている。
【００１９】
本発明の回路のレイアウトは、上記半導体記憶装置におけるダミーセルの回路のレイアウトであって、
ダミーセルは、第１導電型の第１、２のトランジスタが拡散層を共有して縦に並べて配置され、
第１導電型の第３、４のトランジスタが第１導電型の第１、２のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第２導電型の第１のトランジスタはまっすぐな第１のゲート配線を第１導電型の第２のトランジスタと共有し第１導電型の第２のトランジスタと第１導電型の第３のトランジスタの間でかつ第１導電型の第２のトランジスタよりの位置に配置され、
第２導電型の第２のトランジスタはまっすぐな第２のゲート配線を第１導電型の第４のトランジスタと共有し第２導電型の第１のトランジスタと点対称な位置で第１導電型の第１のトランジスタと第１導電型の第４のトランジスタの間に配置され、
第１導電型の第１のトランジスタはドレインの拡散層領域に第１のコンタクトを有し、
第１導電型の第１、２のトランジスタの間に第２のコンタクトを有し、
第１導電型の第２のトランジスタはソースの拡散領域に第３のコンタクトを有し、
第１導電型の第１のトランジスタのゲート配線上の第２導電型の第２のトランジスタとは反対側に第４のコンタクトを有し、
第２導電型の第１のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第５、第６のコンタクトを有し、
第１のゲート配線は第２導電型の第１のトランジスタと第１導電型の第３のトランジスタとの間に第７のコンタクトを有し、
第１導電型の第３のトランジスタはドレインの拡散層領域に第８のコンタクトを有し、
第１導電型の第３、４のトランジスタの間に第９のコンタクトを有し、
第１導電型の第４のトランジスタはソースの拡散領域に第１０のコンタクトを有し、
第１導電型の第２のトランジスタのゲート配線上の第２導電型の第１のトランジスタとは反対側に第１１のコンタクトを有し、
第２導電型の第２のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第１２、第１３のコンタクトを有し、
第２のゲート配線は第２導電型の第２のトランジスタと第１導電型の第１のトランジスタとの間に第１４のコンタクトを有し、
第１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビット線に接続され、
第３、第５のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１または第２の定電圧源に接続され
第４のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
第１２のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層で第２の定電圧源に接続され、
第６、第１４のコンタクトが第１の層で第１のメタル配線で接続され、
第７、第９、第１０、第１３のコンタクトが第１の層で第２のメタル配線で接続されさらにコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
第８のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビットバー線に接続され、
第１１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でワード線に接続されたものである。
【００２０】
本発明の別の回路のレイアウトは、上記半導体記憶装置におけるダミーセルの回路のレイアウトであって、
ダミーセルは、
第１導電型の第１、２のトランジスタが拡散層を共有して縦に並べて配置され、
第１導電型の第３、４のトランジスタが第１導電型の第１、２のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第２導電型の第１のトランジスタはまっすぐな第１のゲート配線を第１導電型の第２のトランジスタと共有し第１導電型の第２のトランジスタと第１導電型の第３のトランジスタの間でかつ第１導電型の第２のトランジスタよりの位置に配置され、
第２導電型の第２のトランジスタはまっすぐな第２のゲート配線を第１導電型の第４のトランジスタと共有し第２導電型の第１のトランジスタと点対称な位置で第１導電型の第１のトランジスタと第１導電型の第４のトランジスタの間に配置され、
第１導電型の第１のトランジスタはドレインの拡散層領域に第１のコンタクトを有し、
第１導電型の第２のトランジスタはソースの拡散領域に第３のコンタクトを有し、
第１導電型の第１のトランジスタのゲート配線上の第２導電型の第２のトランジスタとは反対側に第４のコンタクトを有し、
第２導電型の第１のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第５、第６のコンタクトを有し、
第１のゲート配線は第２導電型の第１のトランジスタと第１導電型の第３のトランジスタとの間に第７のコンタクトを有し、
第１導電型の第３のトランジスタはドレインの拡散層領域に第８のコンタクトを有し、
第１導電型の第３、４のトランジスタの間に第９のコンタクトを有し、
第１導電型の第４のトランジスタはソースの拡散領域に第１０のコンタクトを有し、
第１導電型の第２のトランジスタのゲート配線上の第２導電型の第１のトランジスタとは反対側に第１１のコンタクトを有し、
第２導電型の第２のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第１２、第１３のコンタクトを有し、
第２のゲート配線は第２導電型の第２のトランジスタと第１導電型の第１のトランジスタとの間に第１４のコンタクトを有し、
第１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビット線に接続され、
第３、第５のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１または第２の定電圧源に接続され
第４のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
第１２のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層で第２の定電圧源に接続され、
第６、第１４のコンタクトが第１の層で第１のメタル配線で接続され、
第１のメタル配線は第１導電型の第１、２のトランジスタが共有している拡散領域の上層まで配線され、
第７、第９、第１０、第１３のコンタクトが第１の層で第２のメタル配線で接続されさらにコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
第８のコンタクトがコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビットバー線に接続され、
第１１のコンタクトはコンタクトとメタル配線を介して第１の層とは異なる層でワード線に接続されたものである。
【００２１】
上記構成の半導体記憶装置において、ダミーメモリセルは第１導電型の第１、第２、第３、第４のトランジスタと、第２導電型の第１、第２のトランジスタを備え、
第１導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第２導電型の第１のトランジスタのドレインに接続され、
第１導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第１の定電圧源に接続され、
第１導電型の第３のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第２のノードに接続され、
第１導電型の第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第１の定電圧源に接続され、
第２導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれ第１導電型の第１のトランジスタのソース、第２のノード、第１または第２の定電圧源に接続され、
第２導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
第２のノードが第２の定電圧源に接続されている。
【００２２】
上記構成において、ダミーメモリセルは第１導電型の第１、第２、第３、第４のトランジスタと、第２導電型の第１のトランジスタを備え、
第１導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第１導電型の第２のトランジスタのドレインに接続され、
第１導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第１導電型の第２のトランジスタのソース、第２のノード、第１または第２の定電圧源に接続され、
第１導電型の第３のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第２のノードに接続され、
第１導電型の第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第１の定電圧源に接続され、
第２導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
第２のノードが第１の定電圧源に接続されている。
【００２３】
上記構成において、ダミーメモリセルは第１導電型の第１、第３、第４のトランジスタと、第２導電型の第１、第２のトランジスタを備え、
第１導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第２導電型の第１のトランジスタのドレインに接続され、
第１導電型の第３のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第２のノードに接続され、
第１導電型の第４のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第１の定電圧源に接続され、
第２導電型の第１のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第１または第２の定電圧源に接続され、
第２導電型の第２のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
第２のノードが第２の定電圧源に接続されている。
【００２４】
上記構成において、レプリカセルに接続されたレプリカビットバー線とダミーセルに接続されたレプリカビットバー線をその間で切断している。
【００２５】
上記構成において、レプリカビットバー線とダミーセルの第１導電型のトランジスタとを接続しているメタル配線もしくはコンタクトまたは拡散領域を除去している。
【００２６】
上記構成において、ダミーセルは複数有する。
【００２７】
上記構成において、レプリカセルはレプリカビット線に接続されたトランジスタを有するものであり、レプリカセルとダミーセルの間に、レプリカセルと同じレイアウト構成でトランジスタをオフにしたセルを有する。
【００２８】
上記構成において、ダミーセルのセル数をメモリアレイのメモリ容量によって変更する。
【発明の効果】
【００２９】
本発明の半導体記憶装置および回路のレイアウトによれば、レプリカビット線からダミーセルへのリーク電流を抑えることができ、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置等を実現することが可能になる、という格別な効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図５は、本発明の第１の実施形態に係る半導体記憶装置のレプリカセル１０５とダミーセル１０９Ｂの構成図である。
【００３２】
ダミーセル１０９Ｂは、２つの直列に接続されたオフ状態のＮ型ＭＯＳトランジスタ５０１、５０２を含み、片方をＨｉｇｈレベルに、もう片方をレプリカビット線ＲＥＰＢＬに接続してある。
【００３３】
上記のように構成されたダミーセル１０９Ｂについて説明する。
【００３４】
オフ状態のトランジスタを２つ直列に接続していることから、レプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流は大幅に削減することができる。
【００３５】
その他のメモリセル、センスアンプ等の構成は、従来例と同様である。
【００３６】
以上のように、本実施形態によれば、レプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流を抑えることによって、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になり、その実用的効果は大きい。
【００３７】
この場合、ダミーセル１０９Ｂは、２つの直列に接続されたオフ状態のトランジスタ５０１、５０２を含み、片方をＬｏｗレベルに、もう片方をレプリカビット線ＲＥＰＢＬに接続しても同様にレプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流を大幅に削減することができ、その実用効果は大きい。
【００３８】
また、図６に示すようにダミーセル１０９Ｃはオフ状態のトランジスタはＮ型ＭＯＳトランジスタ６０１とＰ型ＭＯＳトランジスタ６０２で構成しても同様にレプリカビット線ＲＥＰＢＬからダミーセル１０９Ｃへのリーク電流を大幅に削減することができ、その実用効果は大きい。
【００３９】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体記憶装置のレプリカセル１０５とダミーセル１０９Ｄの構成図である。
【００４０】
図７において、本実施形態の半導体記憶装置は、ダミーセル１０９ＤはＮ型ＭＯＳトランジスタ７０１〜７０４と、Ｐ型ＭＯＳトランジスタ７０５、７０６を備え、Ｎ型ＭＯＳトランジスタ７０１のドレイン、ゲート、ソースはそれぞれレプリカビット線ＲＥＰＢＬ、Ｌｏｗレベル、Ｎ型ＭＯＳトランジスタ７０２のドレインに接続され、Ｎ型ＭＯＳトランジスタ７０２のドレイン、ゲート、ソースはそれぞれＮ型ＭＯＳトランジスタ７０１のソース、第２のノード、Ｈｉｇｈレベルに接続され、Ｎ型ＭＯＳトランジスタ７０３のドレイン、ゲート、ソースはそれぞれレプリカビットバー線ＲＥＰＮＢＬ、ワード線ＷＬｂ、第２のノードに接続され、Ｎ型ＭＯＳトランジスタ７０４のドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、Ｌｏｗレベルに接続され、Ｐ型ＭＯＳトランジスタ７０５のドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、Ｈｉｇｈレベルに接続され、Ｐ型ＭＯＳトランジスタ７０６のドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、Ｈｉｇｈレベルに接続され、上記第２のノードがＬｏｗレベルに接続され、レプリカビットバー線ＲＥＰＮＢＬはレプリカセル１０５とダミーセル１０９Ｄとの間で切断されている。
【００４１】
以上のように構成されたダミーセル１０９Ｄについて説明する。
【００４２】
ダミーセル１０９Ｄはレプリカビット線ＲＥＰＢＬとＨｉｇｈレベルとの間をオフ状態のＮ型ＭＯＳトランジスタ７０１、７０２を直列に接続した回路で接続されている。このため、レプリカビット線ＲＥＰＢＬからダミーセル１０９Ｄへのリーク電流を大幅に削減することができる。また、メモリセル１０１と同じトランジスタを有していることから、光学的に周辺のレイアウトとほぼ同じになり、半導体記憶装置の生産性歩留を向上させることが可能となり、その実用的効果は大きい。
【００４３】
また、レプリカセル１０５、ダミーセル１０９Ｄはそれぞれワード線ＷＬａ、ＷＬｂに接続されている。従ってダミービットバー線ＤＭＹＮＢＬにはワード線ＷＬａ、ＷＬｂが選択される度にデータが読み出されるが、レプリカセル１０５とダミーセル１０９Ｄで保持しているデータが異なるため、レプリカビットバー線ＲＥＰＮＢＬから多くの電流がレプリカセル１０５とダミーセル１０９Ｄの間に流れる。そのため、本発明では、レプリカビットバー線ＲＥＰＮＢＬはレプリカセル１０５とダミーセル１０９Ｄとの間で切断している。また、別の手段として、Ｎ型ＭＯＳトランジスタ７０３とレプリカビットバ線ＲＥＰＮＢＬを接続しているメタル配線もしくはコンタクトまたは拡散領域を除去してもよい。
【００４４】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体記憶装置のダミーセル１０９Ｄの具体的なレイアウト構成例を示している。
【００４５】
図８において、本実施形態の半導体記憶装置は、Ｎ型ＭＯＳトランジスタ７０１、７０２が拡散層を共有して縦に並べて配置され、Ｎ型ＭＯＳトランジスタ７０３、７０４がＮ型ＭＯＳトランジスタ７０１、７０２と点対称な位置で拡散層を共有して縦に並べて配置され、Ｐ型ＭＯＳトランジスタ７０５はまっすぐなゲート配線８０１をＮ型ＭＯＳトランジスタ７０２と共有しＮ型ＭＯＳトランジスタ７０２とＮ型ＭＯＳトランジスタ７０３の間でかつＮ型ＭＯＳトランジスタ７０２よりの位置に配置され、Ｐ型ＭＯＳトランジスタ７０６はまっすぐなゲート配線８０２をＮ型ＭＯＳトランジスタ７０４と共有しＰ型ＭＯＳトランジスタ７０５と点対称な位置でＮ型ＭＯＳトランジスタ７０１とＮ型ＭＯＳトランジスタ７０４の間に配置され、Ｎ型ＭＯＳトランジスタ７０１はドレインの拡散層領域にコンタクト８１１を有し、Ｎ型ＭＯＳトランジスタ７０１、７０２の間にコンタクト８１２を有し、Ｎ型ＭＯＳトランジスタ７０２はソースの拡散領域にコンタクト８１３を有し、Ｎ型ＭＯＳトランジスタ７０１のゲート配線８０３上のＰ型ＭＯＳトランジスタ７０６とは反対側にコンタクト８１４を有し、Ｐ型ＭＯＳトランジスタ７０５のソース、ドレインのそれぞれの拡散層領域にそれぞれコンタクト８１５、８１６を有し、ゲート配線８０１はＰ型ＭＯＳトランジスタ７０５とＮ型ＭＯＳトランジスタ７０３との間にコンタクト８１７を有し、Ｎ型ＭＯＳトランジスタ７０３はドレインの拡散層領域にコンタクト８１８を有し、Ｎ型ＭＯＳトランジスタ７０３、７０４の間にコンタクト８１９を有し、Ｎ型ＭＯＳトランジスタ７０４はソースの拡散領域にコンタクト８２０を有し、Ｎ型ＭＯＳトランジスタ７０３のゲート配線上８０４のＰ型ＭＯＳトランジスタ７０５とは反対側にコンタクト８２１を有し、Ｐ型ＭＯＳトランジスタ７０６のソース、ドレインのそれぞれの拡散層領域にそれぞれコンタクト８２２、８２３を有し、ゲート配線８０２はＰ型ＭＯＳトランジスタ７０６とＮ型ＭＯＳトランジスタ７０１との間にコンタクト８２４を有し、コンタクト８１１はコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビット線に接続され、コンタクト８１３、８１５はコンタクトとメタル配線８０７を介して第１の層とは異なる層で第１の定電圧源（Ｌｏｗレベル）または第２の定電圧源（Ｈｉｇｈレベル）に接続され、コンタクト８１４はコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、コンタクト８２２がコンタクトとメタル配線を介して第１の層とは異なる層で第２の定電圧源に接続され、コンタクト８１６、８２４が第１の層でメタル配線８０５で接続され、コンタクト８１７、８１９、８２０、８２３が第１の層でメタル配線８０６で接続されさらにコンタクトとメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、コンタクト８１８がコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビットバー線ＲＥＰＮＢＬに接続され、コンタクト８２１はコンタクトとメタル配線を介して第１の層とは異なる層でワード線ＷＬｂに接続されている。
【００４６】
次に、以上のように構成されたダミーセル１０９Ｄ−１について説明する。図８において、拡散領域とゲート配線とコンタクトは通常ＳＲＡＭメモリセルと同じ構成である。これにより、半導体記憶装置の生産性歩留を向上させることが可能となり、その実用的効果は大きい。
【００４７】
（第４の実施形態）
図９は、本発明の第４の実施形態に係る半導体記憶装置のダミーセル１０９Ｄ−２の具体的なレイアウト構成例を示している。
【００４８】
図９において、本実施形態の半導体記憶装置は、第３の実施形態と比較して、コンタクト８１２、８１６間をメタル配線で接続し、コンタクト８１２を除去した構成になっている。
【００４９】
次に、以上のように構成されたダミーセル１０９Ｄ−２について説明する。第３の実施形態では、コンタクト８１２のメタル層の配線面積が小さいため、半導体記憶装置の生産性歩留に影響を及ぼす恐れがある。従って、本構成ではコンタクト８１２を除去したダミーセル１０９Ｄ−２を実現した。
【００５０】
以上のように、本実施形態によれば、半導体記憶装置の生産性歩留を向上させることが可能となり、その実用的効果は大きい。
【００５１】
（第５の実施形態）
図１０は、本発明の第５の実施形態に係る半導体記憶装置の構成例を示している。
【００５２】
図１０において、本実施形態の半導体記憶装置は、レプリカセル１０５と、ダミーセル１０９Ｄと、レプリカセル１０５およびダミーセル１０９Ｄの間にレプリカセル１０５と同じ構成で、Ｎ型ＭＯＳトランジスタ１００１をオフ状態にしたセル１００２を有している。
【００５３】
次に、以上のように構成された半導体記憶装置について説明する。第３、第４の実施形態でコンタクト８１３はコンタクト８１５と接続されＨｉｇｈレベルに接続されている。このときダミーセル１０９Ｄの上にレプリカセル１０５を配置するとレプリカセルはレプリカビット線ＲＥＰＢＬの電位を遷移させることができない。そこで、レプリカセル１０５とダミーセル１０９Ｄの間にレプリカセル１０５と同じ構成で、Ｎ型ＭＯＳトランジスタ１００１をオフ状態にしたセル１００２を挿入する。これによりレプリカセルは正しく動作しレプリカビット線ＲＥＰＢＬの電位を正しく遷移させることができる。このとき、レプリカビット線ＲＥＰＢＬからこのセルにリーク電流が流れるが、全体から見るとわずかな量と考えられるのでレプリカビット線ＲＥＰＢＬの電位の遷移に影響を与えない。
【００５４】
以上のように、本実施形態によれば、レプリカビット線ＲＥＰＢＬからダミーセル１０９Ｄへのリーク電流を抑えることによって、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になり、その実用的効果は大きい。
【００５５】
本実施の形態は後述の実施の形態にも適用可能である。
【００５６】
（第６の実施形態）
図１１は、本発明の第６の実施形態に係る半導体記憶装置の構成例を示している。
【００５７】
図１１において、本実施形態の半導体記憶装置は、ダミーセル１０９ＥはＮ型ＭＯＳトランジスタ７０１〜７０４と、Ｐ型ＭＯＳトランジスタ７０５、７０６を備え、Ｎ型ＭＯＳトランジスタ７０１のドレイン、ゲート、ソースはそれぞれレプリカビット線ＲＥＰＢＬ、Ｌｏｗレベル、Ｐ型ＭＯＳトランジスタ７０５のドレインに接続され、Ｎ型ＭＯＳトランジスタ７０２のドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、Ｌｏｗレベルに接続され、Ｎ型ＭＯＳトランジスタ７０３のドレイン、ゲート、ソースはそれぞれレプリカビットバー線ＲＥＰＮＢＬ、ワード線ＷＬｂ、第２のノードに接続され、Ｎ型ＭＯＳトランジスタ７０４のドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、Ｌｏｗレベルに接続され、Ｐ型ＭＯＳトランジスタ７０５のドレイン、ゲート、ソースはそれぞれＮ型ＭＯＳトランジスタ７０１のソース、第２のノード、Ｈｉｇｈレベルに接続され、Ｐ型ＭＯＳトランジスタ７０６のドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、Ｈｉｇｈレベルに接続され、上記第２のノードがＨｉｇｈレベルに接続されている。
【００５８】
以上のように構成されたダミーセル１０９Ｅについて説明する。
【００５９】
ダミーセル１０９Ｅはレプリカビット線ＲＥＰＢＬとＨｉｇｈレベルとの間をオフ状態のＮ型ＭＯＳトランジスタ７０１とＰ型ＭＯＳトランジスタ７０５を直列に接続した回路で接続されている。このため、レプリカビット線ＲＥＰＢＬからダミーセル１０９Ｅへのリーク電流を大幅に削減することができる。また、メモリセル１０１と同じトランジスタを有していることから、光学的に周辺のレイアウトとほぼ同じになり、半導体記憶装置の生産性歩留を向上させることが可能となり、その実用的効果は大きい。
【００６０】
（第７の実施形態）
図１２は、本発明の第７の実施形態に係る半導体記憶装置の構成例を示している。
【００６１】
図１２において、本実施形態の半導体記憶装置は、本発明の第２の実施形態からＰ型ＭＯＳトランジスタ７０５が除去されている。本実施形態によれば、レプリカビット線とＨｉｇｈレベルの間はオフ状態の直列に接続されたＮ型ＭＯＳトランジスタ７０１、７０２で接続されており、レプリカビット線ＲＥＰＢＬからダミーセル１０９Ｆへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になり、その実用的効果は大きい。
【００６２】
（第８の実施形態）
図１３は、本発明の第８の実施形態に係る半導体記憶装置の構成例を示している。
【００６３】
図１３において、本実施形態の半導体記憶装置は、本発明の第６の実施形態からＮ型ＭＯＳトランジスタ７０２が除去されている。本実施形態によれば、レプリカビット線ＲＥＰＢＬとＨｉｇｈレベルの間はオフ状態の直列に接続されたＮ型ＭＯＳトランジスタ７０１とＰ型ＭＯＳトランジスタ７０５で接続されており、レプリカビット線ＲＥＰＢＬからダミーセル１０９Ｇへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になり、その実用的効果は大きい。
【００６４】
（第９の実施形態）
図１４は、本発明の第９の実施形態に係る半導体記憶装置の構成例を示している。
【００６５】
図１４において、本実施形態の半導体記憶装置は、レプリカビット線ＲＥＰＢＬに複数のレプリカセル１０５と複数のダミーセル１０９と複数のレプリカセル１０５と同じ構成で、Ｎ型ＭＯＳトランジスタ１００１をオフ状態にしたセル１００２（図１０参照）で構成されている。
【００６６】
次に、以上のように構成された半導体記憶装置について説明する。
【００６７】
センスアンプ回路１０３を起動させたいタイミングとレプリカ回路１０６がレプリカビット線ＲＥＰＢＬをＨｉｇｈからＬｏｗに遷移させる時間とはビット線ＢＬ、ＮＢＬの配線容量や配線抵抗などの影響で、メモリ容量、特にメモリアレイのロウ数の違いによって同じように遷移しない。そこで、レプリカ回路１０６のレプリカセル１０５の段数を変えてレプリカ回路１０６が作るタイミングを変えてやる必要があるが、レプリカセル１０６の個数を１つ変えるとその変化はとても大きく、センスアンプ回路１０３を起動させたいタイミングが得られない。そこで、意図的にリークがある複数のレプリカセル１０５と同じ構成で、Ｎ型ＭＯＳトランジスタ１００１をオフ状態にしたセル１００２を挿入する。
【００６８】
以上のように、意図的にリークがある複数のレプリカセル１０５と同じ構成で、Ｎ型ＭＯＳトランジスタ１００１をオフ状態にしたセル１００２を挿入することで、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になり、その実用的効果は大きい。
【００６９】
なお上記各実施の形態において、２つの直列に接続されたオフ状態のトランジスタをアクセストランジスタとドライブトランジスタを用いて構成することが好ましい。
【００７０】
この場合、ダミーセルはメモリセルとほぼ同じレイアウトを有し、メタル配線でダミービット線側のロードトランジスタがアクセス、ドライブトランジスタと絶縁されていることが好ましい。
【００７１】
または、ダミーセルはメモリセルとほぼ同じレイアウトを有し、コンタクトを除去することでダミービット線側のロードトランジスタがアクセス、ドライブトランジスタと絶縁されていることが好ましい。
【００７２】
この場合、ダミービット線側のロードトランジスタを取り除いてもよい。
【００７３】
または、２つの直列に接続されたオフ状態のトランジスタをアクセストランジスタとロードトランジスタを用いて構成することが好ましい。
【００７４】
この場合、ダミービット線側のドライブトランジスタを取り除いてもよい。
【産業上の利用可能性】
【００７５】
本発明にかかる半導体記憶装置および回路のレイアウトは、レプリカビット線からダミーセルへのリーク電流を抑えることによって、最適な起動タイミングをセンスアンプ回路に供給できる効果を有し、半導体記憶装置および回路のレイアウトとして有用であり、例えばＳＲＡＭ等として有用であり、またＲＯＭ等の用途にも応用できる。
【図面の簡単な説明】
【００７６】
【図１】レプリカ回路を用いた半導体記憶装置の構成例を示す機能ブロック図である。
【図２】ＳＲＡＭのメモリセルの回路図である。
【図３】レプリカセルの回路図である。
【図４】従来例のダミーセルの回路図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置におけるレプリカセルとダミーセルの別の回路図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置におけるレプリカセルとダミーセルの別の回路図である。
【図７】本発明の第２の実施形態に係る半導体記憶装置におけるレプリカセルとダミーセルの回路図である。
【図８】本発明の第３の実施形態に係る半導体記憶装置におけるダミーセル１０９Ｄのレイアウト例を示す説明図である。
【図９】本発明の第４の実施形態に係る半導体記憶装置におけるダミーセル１０９Ｄのレイアウト例を示す説明図である。
【図１０】本発明の第５の実施形態に係る半導体記憶装置におけるレプリカセル１０５と、ダミーセル１０９Ｄと、レプリカセル１０５とダミーセル１０９Ｄの間にレプリカセル１０５と同じ構成で、Ｎ型ＭＯＳトランジスタ１００１をオフ状態にしたセル１００２を示す回路図である。
【図１１】本発明の第６の実施形態に係る半導体記憶装置におけるレプリカセル１０５とダミーセル１０９Ｅの回路図である。
【図１２】本発明の第７の実施形態に係る半導体記憶装置におけるレプリカセル１０５とダミーセル１０９Ｆの回路図である。
【図１３】本発明の第８の実施形態に係る半導体記憶装置におけるレプリカセル１０５とダミーセル１０９Ｇの回路図である。
【図１４】本発明の第９の実施形態に係る半導体記憶装置における複数のレプリカセル１０５と複数のセル１００２とダミーセル１０９の配線図である。
【符号の説明】
【００７７】
１００  制御部
１０１  メモリセル（ＭＣ）
１０２  メモリアレイ
１０３  センスアンプ回路
１０４  ロウデコーダ
１０５  レプリカセル（ＲＣ）
１０６  レプリカ回路
１０７  レプリカワード線（ＲＥＰＷＬ）
１０８  レプリカビット線（ＲＥＰＢＬ）
１０９、１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄ、１０９Ｄ−１、１０９Ｄ−２、１０９Ｅ、１０９Ｆ  ダミーセル（ＤＣ）
１１０  センスアンプ制御回路
５０１  オフ状態のＮ型ＭＯＳトランジスタ
５０２  オフ状態のＮ型ＭＯＳトランジスタ
６０１  オフ状態のＮ型ＭＯＳトランジスタ
６０２  オフ状態のＰ型ＭＯＳトランジスタ
７０１、７０２、７０３、７０４  Ｎ型ＭＯＳトランジスタ
７０５、７０６  Ｐ型ＭＯＳトランジスタ
８０１、８０２、８０３、８０４  ゲート配線
８０５、８０６、８０７  メタル配線
８１１〜８２４  コンタクト
１００１  オフ状態のＮ型ＭＯＳトランジスタ
１００２  レプリカセルとダミーセルの間に挿入されるセル
ＮＡ１、ＮＡ２、ＮＤ１、ＮＤ２  Ｎ型ＭＯＳトランジスタ
ＰＬ１、ＰＬ２  Ｐ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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