(57)【要約】【課題】電源電圧に依存しないで設計した通りの値の補助電流を流すことができる電圧制御型発振器を提供する。【解決手段】制御電圧に応じた周波数で発振動作する電圧制御型発振器は、制御電圧VINを、電圧値に応じた制御電流に変換する電圧電流変換回路と、電圧電流変換回路により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振するリングオシレータ200とを有し、電圧電流変換回路は、制御電圧VINが入力され電圧値に応じた制御電流に変換する電圧−電圧変換回路100と、制御電流に定電流を付加するオフセット電流発生回路500とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数で発振動作する電圧制御型発振器において、該電圧制御型発振器は、
前記制御電圧を、該電圧値に応じた制御電流に変換する電圧−電流変換回路と、
該電圧−電流変換回路により生成された制御電流に対応する動作電流が流されて該電流値に応じた周波数で発振する発振回路とを有し、
前記電圧−電流変換回路は、前記制御電圧が入力され該電圧値に応じた制御電流に変換する半導体回路と、該制御電流に定電流を付加する定電流付加回路とを有することを特徴とする電圧制御型発振器。
【請求項２】
請求項１に記載の電圧制御型発振器において、前記発振回路は、複数の論理ゲートが縦続接続され、かつ最終段の出力が初段の入力に帰還されてなるリング発振器であり、前記動作電流は前記論理ゲートに流される電流であることを特徴とする電圧制御型発振器。
【請求項３】
請求項２に記載の電圧制御型発振器において、
前記電圧−電流変換回路は、前記制御電流がドレインに流れるMOSトランジスタであり、
前記論理ゲートには、該MOSトランジスタとカレントミラー接続された電流制御用のMOSトランジスタが接続され、該MOSトランジスタにより前記制御電流に対応した動作電流が前記論理ゲートに流れることを特徴とする電圧制御型発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御型発振器(Voltage Controlled Oscillator; VCO)用の起動回路に関するものである。
【背景技術】
【０００２】
電圧制御型発振器はPLL(Phase-Locked Loop)回路等に用いられる。PLL回路の電圧制御型発振器としては、インバータからなるリング発振器、差動リング発振器などがある。このような電圧制御型発振器は、いずれもリング発振器の構成要素となるインバータ回路や差動回路に供給する電流量を制御電圧によって変化させて、インバータの遅延時間を変えることで発振周波数を変化させるものである。したがって、電圧制御型発振器には、発振器のほかに、制御電圧を制御電流に変換する電圧−電流変換回路が設けられる。
【０００３】
従来の電圧制御型発振器の電圧−電流変換回路では、制御電圧が低い領域においては制御電流がほぼゼロになってしまい、電圧制御型発振器は、このような領域において発振しないか、あるいは発振が不安定になるという性質を有していた。
【０００４】
そして、このような電圧制御型発振器を備えたPLL回路においては、何らかの原因で入力クロックが途絶えた場合に、PLL回路は低周波数の信号にロックしようとして制御電圧が低下し、やがて出力停止に至るという問題があった。
【０００５】
また、例えば電源立上げ時などで制御電圧が低いときには、PLL回路がロックできずに、PLL回路から出力されるクロック信号が不安定になる恐れがあった。
【０００６】
そこで、基準クロックの入力が途絶えた場合や、電源立上げ時など制御電圧が低い領域にある場合でも、発振が可能なPLL回路として、特許文献１に示すような半導体集積回路がある。
【０００７】
この半導体集積回路においては、電圧制御型発振器は、制御電圧をこの電圧値に応じた制御電流に変換する電圧−電流変換回路と、電圧−電流変換回路により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振する発振回路とを有する。電圧−電流変換回路には、制御電圧がゲートに入力されるMOS(Metal Oxide Semiconductor)トランジスタと並列に設けられ、制御電圧に基づく制御電流に補助的に電流を付加する補助電流付加手段が設けられている。
【特許文献１】特開２００２−２２３１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１では、補助電流を、ダイオード接続したMOSトランジスタを２段に従属接続した回路で発生している。もしくは補助電流を、抵抗と、ダイオード接続したMOSトランジスタとを従属接続した回路で発生している。このため、回路構成上、電源電圧に依存して補助電流の電流値が変化してしまう。すなわち、電源電圧に比例して補助電流は増加する。また、単純に、電源と接地との間の電圧で補助電流が決まるため、電源ノイズや接地ノイズにも弱いという問題がある。
【０００９】
本発明はこのような従来技術の欠点を解消し、電源電圧に依存しないで設計した通りの値の補助電流を流すことができる電圧制御型発振器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は上述の課題を解決するために、制御電圧に応じた周波数で発振動作する電圧制御型発振器において、電圧制御型発振器は、制御電圧を、電圧値に応じた制御電流に変換する電圧−電流変換回路と、電圧−電流変換回路により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振する発振回路とを有し、電圧−電流変換回路は、制御電圧が入力され電圧値に応じた制御電流に変換する半導体回路と、制御電流に定電流を付加する定電流付加回路とを有することとしたものである。
【００１１】
本発明の電圧制御型発振器では、設計値に管理できる定電流源を基準電流として用いているため、電源電圧に依存しないで設計した通りの値の補助電流を流すことができる。これにより、電圧制御型発振器の制御電圧−発振周波数特性が電源電圧に依存して変化しない。こうすることによって、制御電圧−発振周波数特性も設計通りに管理できる。ノイズに関しても、定電流源のためノイズ耐性があり、ノイズに強い。
【００１２】
本発明によれば、制御電圧に依存しないで補助電流を流すことができ、制御電圧を制御電流に変換する素子あるいは回路が非動作状態であっても、確実に電圧制御型発振器を設計内の動作領域で発振させることができる。
【００１３】
また本発明の電圧制御型発振器において、発振回路は、複数の論理ゲートが縦続接続され、かつ最終段の出力が初段の入力に帰還されてなるリング発振器であり、動作電流は論理ゲートに流される電流であるように構成することが好ましい。
【００１４】
さらに、電圧制御型発振器において、電圧−電流変換回路は、制御電流がドレインに流れるMOSトランジスタであり、論理ゲートには、MOSトランジスタとカレントミラー接続された電流制御用のMOSトランジスタが接続され、MOSトランジスタにより制御電流に対応した動作電流が論理ゲートに流れることとしてもよい。
【発明を実施するための最良の形態】
【００１５】
次に添付図面を参照して本発明による電圧制御型発振器の実施例を詳細に説明する。本発明の実施例の説明に先立って、本発明の理解を容易にするために、比較例として、次のような電圧−電流変換回路を有する電圧制御型発振器を説明する。すなわち比較例の電圧−電流変換回路は、制御電圧が入力され電圧値に応じた制御電流に変換する半導体回路を有するが、制御電流に定電流を付加する本発明の定電流付加回路を有しない。この電圧制御型発振器を図3, 4により説明する。
【００１６】
図３は、比較例の電圧制御型発振器の構成を示す。この電圧制御型発振器は、制御電圧を、電圧値に応じた制御電流に変換する電圧−電流変換回路を含む電圧−電圧変換回路300と、電圧−電圧変換回路300の出力電圧をバイアス電圧として入力されて、発振するリングオシレータ400を含む。リングオシレータ400は、電圧−電流変換回路により生成された制御電流に対応する動作電流が流されて、電流値に応じた周波数で発振する発振回路である。
【００１７】
最初に、電圧−電圧変換回路300について説明する。電圧−電圧変換回路300は、その中で制御電圧から制御電流へ、さらに、制御電圧へと変換する。すなわち、最初に、制御入力端子310にゲートが接続されているソース接地NMOSトランジスタN310により制御電圧を制御電流に変換する。次に、ソース接地NMOSトランジスタN310に接続されたダイオード接続PMOSトランジスタP310により、再びその制御電流を制御電圧に変換してリングオシレータ400に出力する。回路300中の切りロをどこにするかにより、電圧−電圧変換回路300は、電圧−電流変換回路と表現することもできるが、本図の回路の分け方では電圧−電圧変換回路としている。
【００１８】
電圧−電圧変換回路300の構成について説明する。ｎ型MOSトランジスタN310は、そのゲート端子が制御入力端子300に接続され、そのドレイン端子がｐ型MOSトランジスタP310のドレイン端子と接続され、そのソース端子が接地GNDと接続されている。
【００１９】
また、ｐ型MOSトランジスタP310のゲート端子とドレイン端子はノード320に接続され、ソース端子は電源VDDと接続されている。
【００２０】
制御入力端子310と接地GNDとの間にｎ型MOSトランジスタN310のゲートしきい値電圧以上の電圧が印加されると、ｎ型MOSトランジスタN310は導通状態となり、入力された制御電圧VINは、ｎ型MOSトランジスタN310により制御電流に変換され、変換された制御電流がｎ型MOSトランジスタN310を流れる。
【００２１】
ｎ型MOSトランジスタN310に流れる電流はｐ型MOSトランジスタP310に流れ、ダイオード接続されているｐ型MOSトランジスタP310で再び制御電圧に変換され、ノード320から制御電圧として出力される。
【００２２】
一方、制御入力端子310と接地GNDとの間にｎ型MOSトランジスタN310のゲートしきい値電圧以上の電圧が印加されない場合は、ｎ型MOSトランジスタN310は遮断状態となり、ノード320には入力制御電圧VINに応じたバイアス電圧は発生しない。
【００２３】
次に、リングオシレータ400は、インバータ回路を奇数段リング状に接続した回路であり、図３の回路例では３段構成のリングオシレータを示す。３段目のインバータ回路の出力が、１段目のインバータ回路に入力されることにより、発振が起こる。
【００２４】
１段目のインバータ回路は、ｐ型MOSトランジスタP401と、ｎ型MOSトランジスタN401からなる。ｐ型MOSトランジスタP401のソース端子は電源VDDに接続されている。ｎ型MOSトランジスタN401のソース端子は接地GNDに接続されている。ｐ型MOSトランジスタP401とｎ型MOSトランジスタN401のドレイン端子は相互に接続されている。
【００２５】
２段目のインバータ回路も同様に、ソース端子が電源VDDに接続されているｐ型MOSトランジスタP402と、ソース端子が接地GNDに接続されているｎ型MOSトランジスタN402からなり、ｐ型MOSトランジスタP402とｎ型MOSトランジスタN402のドレイン端子は相互に接続されている。３段目のインバータ回路も、ｐ型MOSトランシスタP403とｎ型MOSトランジスタN403を同様に接続している。
【００２６】
各段のｐ型MOSトランジスタP401、P402、P403のゲート端子はともに、ノード320に接続されており、同一のバイアス電圧（制御電圧）が入力される。また、１段目のｎ型MOSトランジスタN401のゲート端子は３段目のｎ型MOSトランジスタN403のドレイン端子に接続され、２段目のｎ型MOSトランジスタN402のゲート端子は１段目のｎ型MOSトランジスタN401のドレイン端子に接続され、３段目のｎ型MOSトランジスタN403のゲート端子は２段目のｎ型MOSトランジスタN402のドレイン端子に接続されている。
【００２７】
ノード320に印加される電圧に応じて、ｐ型MOSトランジスタP401、P402、P403に流れる定電流が変化し、これに従ってｎ型MOSトランジスタN401、N402、N403を流れる電流が変化し、インバータ回路の各段の遅延時間が変化するために発振周波数が変化する。
【００２８】
電圧−電圧変換回路300のｐ型MOSトランジスタP310とリングオシレータ400のｐ型MOSトランジスタP401、P402、P403はカレントミラー構成になっており、ｐ型MOSトランジスタP310に流れる電流に応じて、ｐ型MOSトランジスタP401、P402、P403に流れる電流が変化する。したがって、図３の回路は、制御入力端子310と接地GNDとの間に、ｎ型MOSトランシスタN310のゲートしきい値電圧以上の電圧が印加された場合のみ、制御入力端子310に印加された入力制御電圧VINに応じて、リングオシレータ400の発振周波数が変化する。図４に、比較例の回路の入力制御電圧に対する発振周波数の理想特性410を示す。
【００２９】
しかしながら、比較例の構成の電圧制御型発振器では、制御入力端子310と接地GNDとの間に、ｎ型MOSトランジスタのゲートしきい値電圧以上の電圧が印加されない場合、リングオシレータ400に、設計により設定された値を有するバイアス電流が流れないため、設計で考慮されていない電流（MOSトランジスタのリーク電流等）により、電圧制御型発振器を含むPLL回路全体として、設計外の動作領域に固定されてしまい、設計内の動作領域に復帰できなくなるという問題がある。
【００３０】
次に、この問題を解決する本発明の電圧制御型発振器の実施例を説明する。図１に、本発明の実施例の回路図を示す。この電圧制御型発振器は、電圧−電圧変換回路100と、リングオシレータ200で構成され、電圧−電圧変換回路100には、制御電流に定電流を付加する定電流付加回路であるオフセット電流発生回路500が付加されている。
【００３１】
オフセット電流発生回路500は、ｎ型MOSトランジスタN510とN520で構成されるカレントミラー回路と、定電流650を供給する定電流源600で構成される。ｎ型MOSトランジスタN510のゲート端子とドレイン端子は、定電流源600のマイナス端子とｎ型MOSトランジスタN520のゲート端子に接続される。ｎ型MOSトランジスタN510のソース端子は接地GNDに接続される。定電流源600のプラス端子は電源VDDに接続される。また、ｎ型MOSトランジスタN520のドレイン端子はノード120に接続される。
【００３２】
電圧−電圧変換回路100とリングオシレータ200はそれぞれ、比較例の回路の電圧−電圧変換回路300とリングオシレータ400と同じである。オフセット電流発生回路500のｎ型MOSトランジスタN520は、電圧−電圧変換回路100のｎ型MOSトランジスタN110と並列に接続される。ｎ型MOSトランジスタN110は、既述のように、入力制御電圧を制御電流に変換する。
【００３３】
電圧−電圧変換回路100は、ｎ型MOSトランジスタN110とｐ型MOSトランジスタP110を含む。ｎ型MOSトランジスタN110のゲート端子が制御入力端子110に接続され、ドレイン端子はｐ型MOSトランジスタP110のドレイン端子と接続される。ソース端子は接地GNDと接続される。また、ｐ型MOSトランジスタP110のゲート端子とドレイン端子はノード120に接続され、ソース端子は電源VDDと接続される。
【００３４】
次に、リングオシレータ200は、インバータ回路を奇数段リング状に接続した回路であり、図１の回路例では３段構成のリングオシレータを示す。３段目のインバータ回路の出力が、１段目のインバータ回路に入力されることにより、発振が起こる。
【００３５】
１段目のインバータ回路は、ｐ型MOSトランジスタP201と、ｎ型MOSトランジスタN201からなる。ｐ型MOSトランジスタP201のソース端子は電源VDDに接続されている。ｎ型MOSトランジスタN201のソース端子は接地GNDに接続されている。ｐ型MOSトランジスタP201とｎ型MOSトランジスタN201のドレイン端子は相互に接続されている。
【００３６】
２段目のインバータ回路も同様に、ソース端子が電源VDDに接続されているｐ型MOSトランジスタP202と、ソース端子が接地GNDに接続されているｎ型MOSトランジスタN202からなり、ｐ型MOSトランジスタP202とｎ型MOSトランジスタN202のドレイン端子は相互に接続されている。３段目のインバータ回路も、ｐ型MOSトランシスタP203とｎ型MOSトランジスタN203を同様に接続している。
【００３７】
各段のｐ型MOSトランジスタP201、P202、P203のゲート端子はともに、ノード120に接続されており、同一のバイアス電圧（制御電圧）が入力される。また、１段目のｎ型MOSトランジスタN201のゲート端子は３段目のｎ型MOSトランジスタN203のドレイン端子に接続され、２段目のｎ型MOSトランジスタN202のゲート端子は１段目のｎ型MOSトランジスタN201のドレイン端子に接続され、３段目のｎ型MOSトランジスタN203のゲート端子は２段目のｎ型MOSトランジスタN202のドレイン端子に接続されている。
【００３８】
図１と図２を用いて本実施例の動作を説明する。図２は、本実施例の回路の入力制御電圧に対する発振周波数の特性210を、図４に示した比較例の回路の理想特性410と対比して示す。図１において制御入力端子110と接地GNDとの間に、ｎ型MOSトランジスタのゲートしきい値電圧以上の電圧が印加されない場合、ｎ型MOSトランシスタN110は遮断状態となり、電圧−電流変換動作をしない。すなわち、制御電圧VINに応じたバイアス電流をｐ型MOSトランジスタP110に供給しない。しかしながら、ノード120に接続されたｎ型MOSトランジスタN520を通して、定電流源600が供給するバイアス電流がｐ型MOSトランジスタP110に流れるため、ノード120には定電流源600によりバイアス電圧が発生する。そのため、図２の実線210に示すように、ゲートしきい値電圧以下でも一定の周波数で発振する。
【００３９】
制御入力端子110と接地GNDとの間に、ｎ型MOSトランジスタのゲートしきい値電圧以上の電圧が印加される場合は、ｎ型MOSトランジスタN110は導通し、ｐ型MOSトランジスタP110には、制御電圧VINに応じたバイアス電流と、定電流源600によるバイアス電流を加算したものが流れる。したがって、図２に示すように、比較例の回路の理想特性410に、定電流源600で発生したバイアス電流によるオフセット周波数を加えた特性210となる。
【００４０】
定電流源600の一実施例を図６により説明する。定電流源600では、ｐ型MOSトランジスタP610のソースを電源VDDに接続し、ゲートをｐ型MOSトランジスタP620のゲート接続し、ドレインをｎ型MOSトランジスタN610のドレインと接続する。ｎ型MOSトランジスタN610のドレインとゲートをｎ型MOSトランジスタN620のゲートと接続する。ｎ型MOSトランジスタN610のソースは接地GNDと接続する。
【００４１】
ｐ型MOSトランジスタP620のソースは電源VDDと接続し、ゲートとドレインはｎ型MOSトランジスタN620のドレインと接続し、さらにｐ型MOSトランジスタP630のゲートと接続する。ｎ型MOSトランジスタN620のソースは、抵抗R600を介して接地GNDと接続する。
【００４２】
ｐ型MOSトランジスタP630のソースは電源VDDと接続する。ｐ型MOSトランジスタP630のドレインは、定電流650を供給する定電流源600の出力であり、オフセット電流発生回路500のｎ型MOSトランジスタN510のドレインと接続する。
【００４３】
定電流源600においては、ｐ型MOSトランジスタP610とP620はカレントミラー構成であるため、チャネル幅およびチャネル長を同じサイズにすることでそれぞれに等しい電流Ｉが流れる。その電流IをW/L比(W=チャネル幅、L=チャネル長)がＫ倍であるカレントミラー構成のｎ型MOSトランジスタN610とN620に流す。すなわちｎ型MOSトランジスタN610のW/Lの値を１としたときに、ｎ型MOSトランジスタN620のW/Lの値をＫとする。
【００４４】
抵抗R600の両端には、Ｋ倍のW/L比によって生じたｎ型MOSトランジスタN610のゲート−ソース問電圧と、ｎ型MOSトランジスタN620のゲート−ソース間電圧の差が印加される。すなわち、電流Ｉは、ｎ型MOSトランジスタN610のゲート−ソース間電圧とｎ型MOSトランジスタN620のゲート−ソース間電圧との差と、抵抗R600の抵抗値のみで決定される。以下に電流Ｉの大きさを表す式を示す。
I=(2/β)×(1/R2)×(1-1/√K)2
β=(W/L)×μ×COX
ここで、μ:キャリア移動度
Cox：単位面積当りのゲート酸化膜容量
上式で示されるように、定電流源600は、電源電圧に依存しない定電流を発生することができる。定電流源600では、ｐ型MOSトランジスタP620とゲート端子を共通にしたｐ型MOSトランジスタP630を設けて、カレントミラーを構成し、定電流を電圧制御型発振器に供給する。
【００４５】
以上のように本実施例によれば、制御入力端子110と接地GNDとの間にｎ型MOSトランジスタのゲートしきい値電圧以上の電圧が印加されない場合であっても、オフセット電流発生回路500によって一定のバイアス電流がリングオシレータ200に流され続ける。そのため、設計で考慮されていない電流(MOSトランジスタのリーク電流等)により、電圧制御型発振器を含むPLL回路が全体として、設計外の動作領域に入ってしまい、設計内の動作領域に復帰できなくなるという問題を回避できる。
【００４６】
本発明では、定電流源を用いているため、設計管理された電流源を基準電流とするので、電源電圧に依存しないで設計した通りの値の電流を流すことができる。これにより、電圧制御型発振器の制御電圧−発振周波数特性が電源電圧に依存して変化しない効果がある。こうすることによって、制御電圧−発振周波数特性も設計通りに管理できる。ノイズに関しても定電流源であるため、ノイズ耐性があり、ノイズに強い。
【００４７】
なお、上記の実施例では、発振回路がリングオシレータで実現されている電圧制御型発振器を例として説明したが、本発明は、制御電圧VINが発振回路に伝達される経路中において、制御電流に変換される構成の電圧制御型発振器であれば、他の発振回路であっても適応できる。また、実施例では３段のリングオシレータを例として説明したが、３段以外のリングオシレータにも適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明による電圧制御型発振器の一実施例の回路図である。
【図２】本発明による電圧制御型発振器の一実施例における制御電圧に対する発振周波数の特性を示すグラフである。
【図３】比較例の電圧制御型発振器の回路図である。
【図４】比較例の電圧制御型発振器における制御電圧に対する発振周波数の理想特性を示すグラフである。
【図５】本発明の電圧制御型発振器で用いられる定電流源の回路図である。
【符号の説明】
【００４９】
100  電圧−電圧変換回路
200  リングオシレータ
500  オフセット電流発生回路
600  定電流源
N110, N201, N202, N203, N510, N520, N610, N620  ｎ型MOSトランジスタ
P110, P201, P202, P203, P610, P620, P630  ｐ型MOSトランジスタ
【図１】
2006245860.tif 000003
【図２】
2006245860.tif 000004
【図３】
2006245860.tif 000005
【図４】
2006245860.tif 000006
【図５】
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