(57)【要約】【課題】新しい構造を有するアレイ基板及びそれを具備した表示パネルを提供する。【解決手段】アレイ基板はストレージライン、第１画素部、第２画素部、第３画素部及び第４画素部を含む。ストレージラインは隣接する２つのゲートラインの間および隣接する２つのデータラインの間に形成され、２つのゲートラインおよび２つのデータラインで定義される領域を第１、第２、第３及び第４画素領域に区画する。第１画素部は第１画素領域に形成され、第２画素部は第２画素領域に形成され、第３画素部は第３画素領域に形成され、第４画素部は第４画素領域に形成される。【選択図】図２
2006189846.tif 000002
【特許請求の範囲】
【請求項１】
隣接する２つのゲートラインの間および隣接する２つのデータラインの間に形成されて、前記２つのゲートラインおよび２つのデータラインで定義される領域を第１、第２、第３及び第４画素領域に区画するストレージラインと、
前記第１画素領域に形成された第１画素部と、
前記第２画素領域に形成された第２画素部と、
前記第３画素領域に形成された第３画素部と、
前記第４画素領域に形成された第４画素部と、
を含むことを特徴とするアレイ基板。
【請求項２】
前記第１〜第４画素部のそれぞれは、
制御電極がゲートラインに接続され、第１電流電極がデータラインに接続されたスイッチング素子と、
前記スイッチング素子の第２電流電極に接続された画素電極と、
を含むことを特徴とする請求項１記載のアレイ基板。
【請求項３】
前記第１〜第４画素部のそれぞれは、
前記画素電極と前記ストレージラインとがオーバーラップする領域によって画定されるストレージキャパシターをさらに含むことを特徴とする請求項２記載のアレイ基板。
【請求項４】
前記ストレージラインは、画素領域に形成されたスイッチング素子に接続されたデータラインと隣接して並行するように形成されたストレージパターンを含むことを特徴とする請求項３記載のアレイ基板。
【請求項５】
前記第１〜第４画素部は、四角形状に画定され、前記第１〜第４画素部にそれぞれ具備されるスイッチング素子は前記四角形状の頂点領域にそれぞれ形成されることを特徴とする請求項１記載のアレイ基板。
【請求項６】
前記第１〜第４画素領域それぞれに形成された第１、第２、第３及び第４反射板をさらに含むことを特徴とする請求項１記載のアレイ基板。
【請求項７】
前記第１〜第４反射板のそれぞれには、一部領域が開口された透明窓が形成されることを特徴とする請求項６記載のアレイ基板。
【請求項８】
前記第１〜第４画素部は、四角形状に画定され、前記第１〜第４画素部に形成された透過窓は前記四角形状の中心領域に形成されることを特徴とする請求項７記載のアレイ基板。
【請求項９】
隣接する２つのゲートラインの間及び隣接する２つのデータラインの間に形成され、前記２つのゲートラインおよび２つのデータラインで定義される領域を第１、第２、第３及び第４画素領域を区画するストレージラインと、前記第１〜第４画素領域にそれぞれ形成された第１〜第４画素部とを有するアレイ基板と、
液晶層と、
前記アレイ基板と合体することにより前記液晶層を収容する対向基板と、
を含むことを特徴とする表示パネル。
【請求項１０】
前記対向基板は、前記データライン及び前記ゲートラインに対応して形成された遮光パターンを含むことを特徴とする請求項９記載の表示パネル。
【請求項１１】
前記第１〜第４画素部それぞれは、
制御電極がゲートラインに接続され、第１電流電極がデータラインに接続されたスイッチング素子と、
前記スイッチング素子の第２電流電極に接続された画素電極と、
を含むことを特徴とする請求項９記載の表示パネル。
【請求項１２】
前記第１〜第４画素部は四角形状に画定され、前記第１〜第４画素部にそれぞれ具備されるスイッチング素子は前記四角形状の頂点領域にそれぞれ形成されることを特徴とする請求項１１記載の表示パネル。
【請求項１３】
前記遮光パターンは、前記スイッチング素子に対応して形成されることを特徴とする請求項１０記載の表示パネル。
【請求項１４】
前記ストレージラインは、画素領域に形成されたスイッチング素子に接続されたデータラインと隣接し平行するように形成されたストレージパターンを含むことを特徴とする請求項９記載の表示パネル。
【請求項１５】
前記データラインに対応して形成された遮光パターンの幅は、前記データラインの幅より大きく、前記データラインの幅と前記ストレージパターンの幅との合計より小さいか同じであることを特徴とする請求項１４記載の表示パネル。
【請求項１６】
前記データラインに対応して形成された遮光パターンの幅は、前記データラインの幅より大きいことを特徴とする請求項１５記載の表示パネル。
【請求項１７】
前記第１〜第４画素部に形成された第１、第２、第３及び第４反射板をさらに含むことを特徴とする請求項９記載の表示パネル。
【請求項１８】
前記第１〜第４反射板のそれぞれには、一部領域が開口された透過窓が形成されることを特徴とする請求項１７記載の表示パネル。
【請求項１９】
前記第１〜第４画素部に形成された透過窓は前記第１〜第４画素部によって画定される領域の中心部分に形成されることを特徴とする請求項１８記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアレイ基板及びそれを具備した表示パネルに関し、より詳細にはラビング方向に関係なく形成された画素構造を有するアレイ基板及びそれを具備した表示パネルに関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は液晶表示パネルと、液晶表示パネルを駆動する駆動部と、を含む。液晶表示パネルはアレイ基板、カラーフィルター基板及び２つの基板の間に介在する液晶層を有する。アレイ基板は複数のゲートラインと複数のデータラインによって画定される複数の画素領域からなる。画素領域には複数のスイッチング素子が形成され、スイッチング素子はそれぞれの画素電極と接続される。
【０００３】
液晶表示パネルにおいて、アレイ基板に形成されたデータラインと画素電極との間のカップリング現象および液晶層のラビング方向によって、液晶分子が画素電極に印加された電界とは異なる方向に配列される現象が発生する。このような現象を液晶回位（ｄｉｓｃｌｉｎａｔｉｏｎ）と言い、この液晶回位現象によってデータラインに沿って光漏れが発生する。
【０００４】
このような光漏れを防ぐために、アレイ基板製造工程のうちゲート金属層を形成する際に、データラインに隣接して形成されるストレージキャパシターの共通電極パターンの大きさを考慮したマスクを使用するか、またはカラーフィルター基板製造工程の際にデータラインに対応する遮光パターンの大きさを考慮したマスクを使用する。
このように、従来技術では液晶層のラビング方向に対応してアレイ基板及びカラーフィルター基板に使用されるマスクパターンを互いに異なるように適用しなければならないという煩わしい問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的な課題は、このような従来の問題点を解決するためのもので、本発明の目的はラビング方向に関係なしに形成された画素構造を有するアレイ基板を提供することにある。
本発明の他の目的は、このようなアレイ基板を具備した表示パネルを提供することにある。
【課題を解決するための手段】
【０００６】
前述の本発明の目的を実現するための実施例によるアレイ基板は、ストレージライン、第１画素部、第２画素部、第３画素部及び第４画素部を含む。ストレージラインは隣接する２つのゲートラインの間および隣接する２つのデータラインの間に形成され、前記２つのゲートラインおよび２つのデータラインで定義される領域を第１、第２、第３及び第４画素領域を区画する。
【０００７】
前記第１画素部は前記第１画素領域に形成され、前記第２画素部は前記第２画素領域に形成され、前記第３画素部は前記第３画素領域に形成され、前記第４画素部は第４画素領域に形成される。
前記第１〜第４画素部それぞれは、制御電極がゲートラインに接続され、第１電流電極がデータラインに接続されたスイッチング素子及び前記スイッチング素子の第２電流電極に接続された画素電極を含む。
【０００８】
また、前記第１〜第４画素部それぞれは、前記画素電極と前記ストレージラインとがオーバーラップする領域によって画定されるストレージキャパシターをさらに含む。前記ストレージラインは画素領域に形成されたスイッチング素子に接続されたデータラインと隣接して並行するようにストレージパターンを含む。
前記第１〜第４画素部は、四角形状に画定され、前記第１〜第４画素部にそれぞれ具備されるスイッチング素子は前記四角形状の頂点領域にそれぞれ形成される。
【０００９】
前記第１〜第４画素領域それぞれに形成された第１、第２、第３及び第４反射板をさらに含む。前記第１〜第４反射板のそれぞれには、一部領域が開口された透過窓が形成される。前記第１〜第４画素部は四角形状に画定され、前記第１〜第４画素部に形成された透過窓は前記四角形状の中心領域に形成される。
前記した本発明の他の目的を実現するための実施例による表示パネルは、アレイ基板、液晶層及びカラーフィルター基板を含む。前記アレイ基板は、隣接する２つのゲートラインの間および隣接する２つのデータラインの間に形成され、前記２つのゲートラインと２つのデータラインとで定義される領域を第１、第２、第３及び第４画素領域を区画するストレージラインと、前記第１〜第４画素領域それぞれに形成された第１〜第４画素部とを有する。前記対向基板は前記アレイ基板と合体することにより前記液晶層を収容する対向基板を含む。
【００１０】
前記対向基板は前記データライン及び前記ゲートラインに対応して形成された遮光パターンを含む。
前記第１〜第４画素部それぞれは、制御電極がゲートラインに接続され、第１電流電極がデータラインに接続されたスイッチング素子及び前記スイッチング素子の第２電流電極に接続された画素電極を含む。
【００１１】
前記第１〜第４画素部は四角形状に画定され、前記第１〜第４画素部にそれぞれ具備されるスイッチング素子は前記四角形状の頂点領域にそれぞれ形成される。前記遮光パターンは前記スイッチング素子に対応して形成される。
前記ストレージラインは、画素領域に形成されたスイッチング素子に接続されたデータラインと隣接して並行するように形成されたストレージパターンを含む。
【００１２】
望ましくは、前記データラインに対応して形成された遮光パターンの幅は前記データラインの幅より大きく前記データラインの幅と前記ストレージパターンの幅との合計より小さいか同じであることを特徴とする。
前記第１〜第４画素部それぞれに形成された第１、第２、第３及び第４反射板をさらに含む構成とすることができる。前記第１〜第４反射板のそれぞれには、一部領域が開口された透過窓が形成される。望ましくは前記第１〜第４画素部に形成された透過窓は前記四角形状の中心部分に形成される。
【００１３】
このようなアレイ基板及びそれを具備した表示パネルによると、新しい画素構造を具現することによってラビング方向に無関なマスクを用いて前記アレイ基板及び表示パネルを製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図１は本発明の実施例によるアレイ基板の画素構造を説明するための概略的な平面図である。
図１に示すように、アレイ基板は、第１方向に配列されたＮ個のゲートライン（ＧＬ）と第２方向に配列されたＭ個のデータライン（ＤＬ）が形成されており、このＮ個のゲートライン（ＧＬ）とＭ個のデータライン（ＤＬ）によって画定されるＭ×Ｎ個の画素領域からなる。
【００１５】
前記アレイ基板は、互いに隣接した２つのゲートラインと互いに隣接した２つのデータラインによって画定される領域に４つの画素領域が形成された画素構造となっている。
具体的に、ｎ番目及びｎ＋１番目のゲートラインと、ｍ番目及びｍ＋１番目のデータラインの組み合わせに応じて第１、第２、第３及び第４画素領域が構成されており、前記第１〜第４画素領域には第１、第２、第３及び第４画素部Ｐ１、Ｐ２、Ｐ３、Ｐ４が形成される。
【００１６】
第１画素部Ｐ１はｎ番目のゲートライン（ＧＬｎ）とｍ番目のデータライン（ＤＬｍ）に接続された第１スイッチング素子（ＴＦＴ１）と、第１スイッチング素子（ＴＦＴ１）に接続された第１画素電極（ＰＥ１）とを含む。第２画素部（Ｐ２）はｎ番目ゲートライン（ＧＬｎ）とｍ＋１番目のデータライン（ＤＬｍ＋１）に接続された第２スイッチング素子（ＴＦＴ２）と、第２スイッチング素子（ＴＦＴ２）に接続された第２画素電極（ＰＥ２）とを含む。
【００１７】
第１画素部（Ｐ１）は第１ストレージキャパシター（ＣＳＴ１）を含み、第２画素部（Ｐ２）は第２ストレージキャパシター（ＣＳＴ２）を含む。第１方向に延長されたストレージライン（ＶＳＴ１）によって第１及び第２画素部（Ｐ１、Ｐ２）が形成された第１及び第２画素領域が区画される。
第３画素部（Ｐ３）はｎ＋１番目のゲートライン（ＧＬｎ＋１）とｍ＋１番目のデータライン（ＤＬｍ＋１）に接続された第３スイッチング素子（ＴＦＴ３）と、第３スイッチング素子（ＴＦＴ３）に接続された第３画素電極（ＰＥ３）とを含む。第４画素部（Ｐ４）はｎ＋１番目のゲートライン（ＧＬｎ＋１）とｍ＋１番目のデータライン（ＤＬｍ＋１）に接続された第４スイッチング素子（ＴＦＴ４）と、第４スイッチング素子（ＴＦＴ４）に接続された第４画素電極（ＰＥ４）とを含む。
【００１８】
第３画素部（Ｐ３）は第３ストレージキャパシター（ＣＳ３）を含み、第４画素部（Ｐ４）には第４ストレージキャパシター（ＣＳＴ４）を含む。第１方向に延長されたストレージライン（ＶＳＴ）によって第３及び第４画素部（Ｐ３、Ｐ４）が形成された第３及び第４画素領域が区画される。
一方、第１及び第３画素領域は、第２方向に延長されたストレージライン（ＶＳＴ２）によって区画され、第２及び第４画素領域も第２方向に延長されたストレージライン（ＶＳＴ２）によって区画される。
【００１９】
一方、第３スイッチング素子（ＴＦＴ３）と隣接した第５〜第７スイッチング素子（ＴＦＴ５〜ＴＦＴ７）は密集した状態で形成される。第５スイッチング素子（ＴＦＴ５）はｍ−１番目のデータライン（ＤＬｍ−１）とｎ＋１番目のゲートライン（ＧＬｎ＋１）に接続され、第６スイッチング素子（ＴＦＴ６）はｍ−１番目のデータライン（ＤＬｍ−１）とｎ＋２番目のゲートライン（ＧＬｎ＋２）に接続される。第７スイッチング素子（ＴＦＴ７）はｍ番目のデータライン（ＤＬｍ）とｎ＋２番目のゲートライン（Ｇｎ＋２）に接続される。
【００２０】
図２は図１に示されたアレイ基板に対する部分拡大図である。
図２に示すように、第１〜第４画素領域は隣接した２つのデータラインと、隣接した２つのゲートライン及びストレージライン１６５ａ、１６５ｂによって画定される。第１〜第４画素領域には第１〜第４画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４）がそれぞれ形成される。
第１画素部（Ｐ１）は第１スイッチング素子（ＴＦＴ１）と、第１画素電極１１７及び第１ストレージキャパシター（ＣＳＴ１）を含む。第１スイッチング素子（ＴＦＴ１）はｎ番目のゲートライン（ＧＬｎ）に接続されたゲート電極１１１とｍ番目のデータライン（ＤＬｍ）に接続されたソース電極１１３と、第１画素電極１１７に接続されたドレイン電極１１４を含む。
【００２１】
第１ストレージキャパシター（ＣＳＴ１）は、ストレージライン１６５ａ、１６５ｂ及び第１ストレージパターン１１５を第１電極とし、第１画素電極１１７を第２電極として画定される。第１ストレージパターン１１５は第１画素領域を画定するｍ番目のデータライン（ＤＬｍ）と隣接して並行に形成される。
望ましくは、第１ストレージパターン１１５の幅（Ｗ）は、アレイ基板とアレイ基板に向き合う対向基板と間のアラインミスを考慮した第１幅（Ｗ１）、液晶の回位特性による光漏れが考慮された第２幅（Ｗ２）を含む（Ｗ≧Ｗ１＋Ｗ２）。液晶の回位はラビング方向と、データライン（ＤＬｍ）と、第１画素電極１１７と間の電位差による電気場によって発生する現象である。
【００２２】
第２画素部（Ｐ２）は第２スイッチング素子（ＴＦＴ２）、第２画素電極１２７及び第２ストレージキャパシターＣＳＴ２を含む。第２スイッチング素子（ＴＦＴ２）はｎ番目のゲートライン（ＧＬｎ）に接続されたゲート電極１２１、ｍ＋１番目のデータライン（ＤＬｍ＋１）に接続されたソース電極１２３、及び第２画素電極１２７に接続されたドレイン電極１２４を含む。
【００２３】
第２ストレージキャパシター（ＣＳＴ２）は、ストレージライン１６５ａ、１６５ｂ及び第２ストレージパターン１２５を第１電極とし、第１画素電極１１７を第２電極として画定される。第２ストレージパターン１２５は第２画素領域を画定するｍ＋１番目のデータライン（ＤＬｍ＋１）と隣接して並行するように形成される。
望ましくは、第２ストレージパターン１２５の幅（Ｗ）はアレイ基板とアレイ基板に向き合う対向基板と間のアラインミスを考慮した第１幅（Ｗ１）と、液晶の回位特性による光漏れが考慮された第２幅（Ｗ２）とを含む（Ｗ≧Ｗ１＋Ｗ２）。
【００２４】
第３画素部Ｐ３は、第３スイッチング素子（ＴＦＴ３）、第３画素電極１３７及び第３ストレージキャパシター（ＣＳＴ３）を含む。第３スイッチング素子（ＴＦＴ３）は、ｎ＋１番目のゲートライン（ＧＬｎ＋１）に接続されたゲート電極１３１とｍ番目のデータライン（ＤＬｍ）に接続されたソース電極１３３、及び第３画素電極１３７に接続されたドレイン電極１３４を含む。
【００２５】
第３ストレージキャパシター（ＣＳＴ３）は、ストレージライン１６５ａ、１６５ｂ及び第３ストレージパターン１３５を第１電極とし、第３画素電極１３７を第２電極として画定される。第３ストレージパターン１３５は、第３画素領域を画定するｍ番目のデータライン（ＤＬｍ）と隣接して並行するように形成される。
望ましくは、第３ストレージパターン１３５の幅（Ｗ）は、アレイ基板とアレイ基板に向き合う対向基板と間のアラインミスを考慮した第１幅（Ｗ１）と、液晶の回位特性による光漏れが考慮された第２幅（Ｗ２）とを含む（Ｗ≧Ｗ１＋Ｗ２）。
【００２６】
第４画素部Ｐ４は、第４スイッチング素子（ＴＦＴ４）、第４画素電極１４７及び第４ストレージキャパシター（ＣＳＴ４）を含む。第４スイッチング素子（ＴＦＴ４）は、ｎ＋１番目のゲートライン（ＧＬｎ＋１）に接続されたゲート電極１４１、ｍ＋１番目のデータライン（ＤＬｍ＋１）に接続されたソース電極１４３、及び第４画素電極１４７に接続されたドレイン電極１４４を含む。
【００２７】
第４ストレージキャパシター（ＣＳＴ４）は、ストレージライン１６５ａ、１６５ｂ及び第４ストレージパターン１４５を第１電極とし、第４画素電極１４７を第２電極として画定される。第４ストレージパターン１４５は、第４画素領域を画定するｍ＋１番目のデータライン（ＤＬｍ＋１）と隣接して並行するように形成される。
望ましくは、第４ストレージパターン１４５の幅（Ｗ）は、アレイ基板とアレイ基板に向き合う対向基板と間のアラインミスを考慮した第１幅（Ｗ１）と、液晶の回位特性による光漏れが考慮された第２幅（Ｗ２）とを含む（Ｗ≧Ｗ１＋Ｗ２）。
【００２８】
図３は図２のＩ−Ｉ’線に沿って切断した表示パネルの断面図である。
図２及び図３に示すように、表示パネルはアレイ基板１００、カラーフィルター基板２００及びアレイ基板１００とカラーフィルター基板２００との間に介在する液晶層３００を含む。
アレイ基板１００は第１ベース基板１０１を含む。第１ベース基板１０１上にゲート金属層を用いてストレージキャパシターの共通電極、ゲートライン及びスイッチング素子のゲート電極を形成する。ゲート金属層上にはゲート絶縁層１０３が形成される。
【００２９】
第１画素部（Ｐ１）の第１ストレージパターン１１５は、アラインミスを考慮した第１幅（Ｗ１）と、回位による光漏れを考慮した第２幅（Ｗ２）とを含む幅（Ｗ）に形成される。従って、第１ストレージパターン１１５の幅（Ｗ）は示された第１ラビング方向（Ｒ１）に適応的である。
第１方向に延長された第１ストレージライン１６５ａは、第１及び第２画素領域を画定し、また、第３及び第４画素領域を画定する。即ち、第１画素領域と第２画素領域との間にデータラインが形成されないので前述の回位が発生しない。これにより、第１ストレージライン１６５ａの幅を第１及び第２ストレージパターン１１５、１２５の幅の合計（２Ｗ）より狭く形成することができ、それによって画素部（Ｐ１、Ｐ２）の開口率向上を図る。勿論、第３及び第４画素部（Ｐ３、Ｐ４）も同一に適用される。
【００３０】
第２方向に延長された第２ストレージライン１６５ｂは、第１及び第３画素領域を画定し、また、第２及び第４画素領域を画定する。
一方、第１ベース基板１０１上にはスイッチング素子が形成される。具体的に、第２スイッチング素子（ＴＦＴ２）は、第１ベース基板１０１上に形成されたゲート電極１２１、ゲート電極１２１上に形成された半導体層１２２を含む。半導体層１２２は、ゲート電極１２１上に形成された活性層１２２ａ、及び活性層１２２ａ上に形成された抵抗性接触層１２２ｂを含む。
【００３１】
半導体層１２２上にはソース電極１２３及びドレイン電極１２４が形成される。ソース電極１２３及びドレイン電極１２４上にはパッシベーション層１０５及び有機膜１０７が形成される。勿論、有機膜１０７は形成せずに省略することも可能である。有機膜１０７上に第２画素電極１２７が形成され、第２画素電極１２７はドレイン電極１２４とコンタクトホール１２６を通じて電気的に接続される。
【００３２】
カラーフィルター基板２００は第２ベース基板２０１を含み、第２ベース基板２０１上に形成された遮光パターン２１０、カラーフィルター層２２０、保護層２０３及び画素電極と対向する対向電極層２４０を含む。
遮光パターン２１０は、アレイ基板１００から漏洩する光を遮断する。遮断パターン２１０は、アレイ基板１００のデータライン及びゲートラインが形成された部分に対応して形成される。
【００３３】
具体的には、遮光パターン２１０は、隣接した２つのデータライン（ＤＬｍ−１、ＤＬｍ）と隣接した２つのゲートライン（ＧＬｎ−１、ＧＬｎ）が形成された部分、データライン（ＤＬｍ−１、ＤＬｍ）とゲートライン（ＧＬｎ−１〜ＧＬｎ）に接続されたスイッチング素子が形成された部分に対応して形成される。
一方、第１方向に延長され第１及び第２画素領域を画定する第１ストレージライン１６５ａが形成された部分、第２方向に延長され第１及び第３画素領域を画定する第２ストレージライン１６５ｂが形成された部分には、遮光パターン２１０が形成されない。即ち、ストレージライン１６５ａ、１６５ｂによって漏洩光の遮断効果を得ることができるので、カラーフィルター基板２００に別途の遮光パターン２１０を形成する必要がない。
【００３４】
カラーフィルター層２２０はそれぞれの画素領域に対応して形成され、赤、緑及び青のカラーフィルターパターンを含む。
保護層２３０は、カラーフィルター層２２０を保護し、遮光パターン２１０とカラーフィルター層２２０と間の段差を除去する。
対向電極層２４０は、保護層２３０上に形成され、アレイ基板１００に形成された画素電極と液晶層３００によって液晶キャパシターが画定される。
【００３５】
図４〜図９は図３に示された表示パネルのアレイ基板の製造方法を示す工程図である。
図４及び図５に示すように、アレイ基板の第１ベース基板１０１上にゲート金属層を蒸着及びパターニングしてゲート金属パターンを形成する。
ゲート金属パターンは第１方向に配列された複数のゲートラインＧＬ、ストレージキャパシターのストレージパターン１１５、１２５、１３５、１４５、１５５、隣接した画素領域を区画するストレージライン１６５ａ、１６５ｂ、及びスイッチング素子ＴＦＴのゲート電極１１１、１２１、１３１、１４１を含む。
【００３６】
ストレージパターン１１５、１２５、１３５、１４５、１５５の幅（Ｗ）は、アレイ基板とカラーフィルター基板と間のアラインミスを考慮した第１幅（Ｗ１）と、液晶の回位を考慮した第２幅（Ｗ２）とを含むように形成される。これにより、液晶の第１ラビング方向（Ｒ１）または第２ラビング方向（Ｒ２）による液晶の回位による光漏れを適応的に解決することができる。結果的に、ラビング方向によってゲート金属層をパターニングするためのマスクの設計変更が不必要である。
【００３７】
ストレージライン１６５ａ、１６５ｂは、第１方向に延長された第１ストレージライン１６５ａと、第２方向に延長された第２ストレージライン１６５ｂを含む。第１ストレージライン１６５ａは、第２方向に隣接した画素領域（Ｐ１、Ｐ２またはＰ３、Ｐ４）の領域を区画し、第２ストレージライン１６５ｂは第１方向に隣接した画素領域（Ｐ１、Ｐ３またはＰ２、Ｐ４）を区画する。
【００３８】
前述のゲート金属パターン上にゲート絶縁層１０３を形成する。
図６及び図７に示すように、ゲート絶縁層１０３上に半導体層１２２を形成する。半導体層１２２はゲート絶縁層１０３上に形成された活性層１２２ａ、及び活性層１２２ａ上に形成された抵抗性接触層１２２ｂを含む。
半導体層１２２をスイッチング素子ＴＦＴのゲート電極１１１、１２１、１３１、１４１に対応する位置に残留するようにエッチングする。
【００３９】
半導体層１２２が形成された第１ベース基板１０１上にデータ金属層を蒸着し、パターニングしてデータ金属パターンを形成する。
データ金属パターンは、第２方向に配列された複数のデータラインＤＬ、スイッチング素子ＴＦＴがソース電極１１３、１２３、１３３、１４３及びドレイン電極１１４、１２４、１３４、１４４を含む。
【００４０】
複数のデータラインのうちｍ−１番目とｍ番目のデータラインとの間には画素領域が形成されず、ｍ番目とｍ＋１番目のデータラインとの間には２つの画素領域に対応する領域が形成される。即ち、第１ストレージライン１６５ａによって、ｍ番目とｍ＋１番目のデータラインとの間の領域は２つの画素領域に区画される。結果的に、第１画素部（Ｐ１）と第２画素部（Ｐ２）との間にはデータラインが形成されない。
【００４１】
半導体層１２２上に形成されたソース電極１２３及びドレイン電極１２４をマスクとして抵抗性接触層１２２ｂをエッチングしてスイッチング素子（ＴＦＴ２）のチャンネルを形成する。
データ金属パターンが形成された第１ベース基板１０１上にパッシベーション層１０５及び厚い有機膜１０７を形成する。有機膜１０７を形成せずに省略することも可能である。
【００４２】
図８及び図９に示すように、有機膜１０７上に透明導電層を蒸着及びパターニングして画素電極を形成する。
画素電極は、ゲートライン（ＧＬ）、データライン（ＤＬ）及びストレージライン１６５ａ、１６５ｂによって画定される複数の画素領域に対応して形成される。示されたように、第１〜第４画素領域には第１〜第４画素電極１１７、１２７、１３７、１４７が形成される。
【００４３】
図８では、第３画素電極１２７と、第３画素電極１２７に隣接した第５画素電極１５７とが、ｍ−１番目のデータラインＤＬｍ−１とｍ番目のデータラインＤＬｍ上にオーバーラップして形成される例を示している。
反面、有機膜１０７が形成されない場合には、データラインと画素電極と間の寄生キャパシターを考慮して、第３画素電極１２７とｍ番目データライン（ＤＬｍ）との間は一定の間隔が保持されるように形成する。また、第５画素電極１５７とｍ−１番目のデータライン（ＤＬｍ−１）との間も一定の間隔が保持されるように形成することが望ましい。
【００４４】
図１０及び図１１は図３に示された表示パネルのカラーフィルター基板に対する製造方法を示す工程図である。
図１０及び図１１に示すように、カラーフィルター基板２００の第２ベース基板２０１上には遮光パターン２１０が形成される。
第２ベース基板２０１上に遮光パターン２１０を形成し、アレイ基板１００に画定された画素領域に対応して遮光パターン２１０を形成する。具体的に、遮光パターン２１０はアレイ基板１００に形成されたゲートライン（ＧＬ）及びデータライン（ＤＬ）の位置に対応するように形成される。遮光パターン２１０によって画定された内部空間はアレイ基板１００に画定された第１〜第４画素部Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応する。
【００４５】
アレイ基板１００のストレージライン１６５ａ、１６５ｂに対応する部分２６５には遮光パターン２１０が形成されない。即ち、ストレージライン１６５ａ、１６５ｂによって漏洩光遮断が可能であるので、カラーフィルター基板２００に別途の遮光パターン２１０を形成する必要がない。勿論、ストレージライン１６５ａ、１６５ｂに対応して遮光パターン２１０を形成することもできるのは当然のことである。
【００４６】
遮光パターン２１０が形成された第２ベース基板２０１に、カラーフィルター層２２０を形成する。カラーフィルター層２２０は、複数の画素部Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応する赤、緑及び青カラーフィルターパターンを含む。
遮光パターン２１０及びカラーフィルター層２２０上に保護層２３０を形成し、保護層２３０上に透明導電層２４０を形成する。透明導電層２４０は、アレイ基板１００に形成された画素電極の対向電極として液晶キャパシターの共通電極である。
【００４７】
図１２は、本発明の他の実施例によるアレイ基板に対する部分拡大図である。以下では図２に示された構成要素と同一の構成要素に対しては同一の図面符号を付与して説明する。
図１２に示すように、隣接した２つのデータライン、隣接した２つのゲートライン及びストレージライン１６５ａ、１６５ｂによって第１〜第４画素領域が画定される。第１〜第４画素領域には第１〜第４画素部Ｐ１、Ｐ２、Ｐ３、Ｐ４がそれぞれ形成される。
【００４８】
具体的に、第１画素部（Ｐ１）は第１スイッチング素子（ＴＦＴ１）、第１ストレージキャパシター（ＣＳＴ１）、第１画素電極１１７及び第１反射板を含む。第１スイッチング素子（ＴＦＴ１）は、ｎ番目のゲートライン（ＧＬｎ）に接続されたゲート電極１１１、ｍ番目のデータライン（ＤＬｍ）に接続されたソース電極１１３、及び第１画素電極１１７に接続されたドレイン電極１１４を含む。
【００４９】
第１ストレージキャパシター（ＣＳＴ１）は、ストレージライン１６５ａ、１６５ｂ及び第１ストレージパターン１１５を第１電極とし、第１画素電極１１７を第２電極として画定される。第１ストレージパターン１１５は、第１画素領域を画定するｍ番目のデータライン（ＤＬｍ）と隣接して並行するように形成される。
望ましくは、第１ストレージパターン１１５の幅（Ｗ）は、アレイ基板とアレイ基板に向き合う対向基板と間のアラインミスを考慮した第１幅（Ｗ１）、及び液晶の回位特性による光漏れが考慮された第２幅（Ｗ２）を含む（Ｗ≧Ｗ１＋Ｗ２）。
【００５０】
第１反射板は第１画素電極１１７上に形成され、第１反射板には一部領域が開口された第１透過窓（ＴＷ１）が形成される。それにより、第１透過窓（ＴＷ１）を通じて内部光が透過し、第１反射板を通じて外部光が反射される。
第１画素部（Ｐ１）に形成された第１透過窓（ＴＷ１）と同様に第２〜第４画素部（Ｐ２、Ｐ３、Ｐ４）にも第２、３及び第４透過窓（ＴＷ２、ＴＷ３、ＴＷ４）がそれぞれ形成される。
【００５１】
望ましくは、第１〜第４透過窓（ＴＷ１、ＴＷ２、ＴＷ３、ＴＷ４）は、第１〜第４画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４）が画定する四角形状の中心部分であるストレージラインとストレージパターンが形成された領域に形成される。
なぜなら、示されたように、透過窓が形成された反射板を具備したアレイ基板を用いて表示パネルを製造する場合、透過窓が形成された領域と、反射板が形成された領域とにおける液晶層セルギャップが互いに異なるように形成する。具体的に、透過窓が形成される部分のセルギャップは、反射板が形成された部分のセルギャップより２倍大きく形成する。
【００５２】
このような二重セルギャップ構造によって、透過窓領域と反射板領域と間の段差が発生し、段差部分で配列される液晶分子は所望しない配列状態を有し、それによって光漏れが発生するおそれがある。それを防止するために、段差部分の下部に光漏れを考慮した大きさのゲート金属パターンを形成することで光漏れを防ぐことができる。従って、透過窓はストレージラインとストレージパターンが形成された領域に形成することが望ましい。
【産業上の利用可能性】
【００５３】
以上、説明したように、本発明によると新しい画素構造を具現することによってラビング方向に無関なマスクを適用してアレイ基板及びカラーフィルター基板を製造することができる。また、新しい画素構造に対応する遮光パターンの形成領域を減少させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例によるアレイ基板の画素構造を説明するための概略的な平面図である。
【図２】図１に示したアレイ基板に対する部分拡大図である。
【図３】図２のI−I’ラインに沿って切断した表示パネルの断面図である。
【図４】図３に示された表示パネルのアレイ基板の製造方法を説明するための工程図である。
【図５】図３に示された表示パネルのアレイ基板の製造方法を説明するための工程図である。
【図６】図３に示された表示パネルのアレイ基板の製造方法を説明するための工程図である。
【図７】図３に示された表示パネルのアレイ基板の製造方法を説明するための工程図である。
【図８】図３に示された表示パネルのアレイ基板の製造方法を説明するための工程図である。
【図９】図３に示された表示パネルのアレイ基板の製造方法を説明するための工程図である。
【図１０】図３に示された表示パネルのカラーフィルター基板の製造方法を説明するための工程図である。
【図１１】図３に示された表示パネルのカラーフィルター基板の製造方法を説明するための工程図である。
【図１２】本発明の他の実施例によるアレイ基板に対する部分拡大図である。
【符号の説明】
【００５５】
１１１      ゲート電極
１１３      ソース電極
１１４      ドレイン電極
１１５      ストレージパターン
１１７      画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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