(57)【要約】【課題】画素の微細化と増幅ゲインのばらつき低減を同時に実現できる固体撮像装置を提供する。【解決手段】フォトダイオード１と、フォトダイオード１からＦＤ部３に電荷を転送する転送トランジスタと、ＦＤ部２３の電位を電流増幅する増幅トランジスタと、ＦＤ部３の電位をリセットするリセットトランジスタとを備えており、増幅トランジスタの増幅ゲート５のゲート長が、転送トランジスタの転送ゲート１とリセットトランジスタのリセットゲート４のそれぞれのゲート長に対して短くなるよう設計されている。【選択図】図１
2006237462.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも複数の画素が配列された画素領域と、前記画素を駆動あるいは走査する周辺回路とを備えた固体撮像装置であって、
前記画素は、少なくともフォトダイオードと、フローティングディフュージョン部（以下、ＦＤ部という）と、前記フォトダイオードで蓄積される光電荷を転送する転送トランジスタと、前記ＦＤ部にゲートが接続された増幅トランジスタと、前記ＦＤ部の電位をリセットするリセットトランジスタとを有し、
前記周辺回路を構成するトランジスタのうち、前記増幅トランジスタとゲート絶縁膜が同じで、かつ最小のゲート長を有するトランジスタよりも前記増幅トランジスタのゲート長が短いことを特徴とする固体撮像装置。
【請求項２】
少なくとも複数の画素が配列された画素領域と、前記画素を駆動あるいは走査する周辺回路とを備えた固体撮像装置であって、
前記画素は、少なくともフォトダイオードと、ＦＤ部と、前記フォトダイオードで蓄積される光電荷を転送する転送トランジスタと、前記ＦＤ部にゲートが接続された増幅トランジスタと、前記ＦＤ部の電位をリセットするリセットトランジスタとを有し、
前記増幅トランジスタのゲート長が、前記画素内における他のトランジスタのゲート長よりも短いことを特徴とする固体撮像装置。
【請求項３】
前記複数の画素のうち、少なくとも隣接する２つの画素間で、少なくとも前記増幅トランジスタおよび前記リセットトランジスタを共有することを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記隣接する２つの画素間で、各画素からの出力を選択するための選択トランジスタをさらに備えることを特徴とする請求項３記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の光電変換素子が配置された固体撮像装置に係り、特にノイズ低減による高感度化や画素サイズ縮小化技術に関する。
【背景技術】
【０００２】
近年、低ノイズ、低電圧動作等の観点から、増幅型ＭＯＳイメージセンサーが用いられてきている。
【０００３】
図５に、従来の増幅型ＭＯＳイメージセンサーにおける画素の回路構成を示す（例えば特許文献１参照）。
【０００４】
従来のＭＯＳイメージセンサーは、フォトダイオード２１と、フォトダイオード２１からフローティングディフュージョン部２３（以下、ＦＤ部と略称する）に電荷を転送する転送トランジスタ２２と、ＦＤ部２３の電位を電流増幅する増幅トランジスタ２５と、ＦＤ部２３の電位をリセットするリセットトランジスタ２４とを備えている。
【０００５】
また、ここには図示していないが、行選択（あるいは列選択）を行う選択トランジスタを有する構成も知られている。
【０００６】
これらの画素の構成要素の中で、とくにイメージセンサーとして重要な要素は、増幅トランジスタ２５である。増幅トランジスタ２５は画素領域外に配置される負荷トランジスタ２６との組合せでソースフォロワー出力回路を構成するため、増幅トランジスタ２５のゲインがばらつくと感度がばらつき、ノイズの原因となって画質が劣化するという問題がある。
【０００７】
一般的にトランジスタは、物理ゲート長が短くなると、短チャンネル効果のためにトランジスタの実効ゲート長がばらつく。増幅トランジスタに関して言えば実効ゲート長のばらつきは、ゲインばらつきに直結する。このため、従来のＭＯＳイメージセンサーにおいては、増幅トランジスタの物理ゲート長は、そのプロセスのトランジスタデザインルールの最小ルールと同じないしはそれ以上になるよう、通常、設計されている（例えば、特許文献２参照）。
【０００８】
具体的には、次のように説明される。
【０００９】
まず、画素内のアナログ特性を決める増幅トランジスタは、周辺領域のトランジスタのゲート長に比べて同じかあるいは長くなるよう設計されている。例えば、マルチゲートプロセスを用いて画素領域外の周辺回路で異なるゲート酸化膜のトランジスタを用いている場合では、増幅トランジスタと同じゲート絶縁膜を備えたトランジスタと比較すると、従来のＭＯＳイメージセンサーでは、周辺領域のトランジスタよりも画素内の増幅トランジスタのゲート長が同じか、あるいは長くなるよう設計されている。
【００１０】
また、画素内の他のトランジスタとの比較で言えば、従来のＭＯＳイメージセンサーでは、増幅トランジスタ以外の画素内のトランジスタ、すなわち、リセットトランジスタや選択トランジスタのゲート長と同じかそれより長くなるよう、設計されている。
【００１１】
これはセンサーのアナログ特性に直結する増幅トランジスタと異なり、リセットトランジスタや選択トランジスタはスイッチとして主に機能するため、プロセスルールの最小のゲート長のトランジスタで設計することに特に問題がないためである。
【００１２】
なお、転送トランジスタに関しては、そのソースはフォトダイオード２１であり、フォトダイオード２１の接合は光生成電子を集めるために他のトランジスタのソース、ドレインの接合よりも深く設計されているため、よって、転送トランジスタのゲート長は他のトランジスタよりも長くなるよう設計されるのが通常である。
【００１３】
一方、画素領域の周辺回路は、画素の駆動パルス発生回路などのロジック回路であり、チップサイズを小さくするためにこれらのロジック回路ではプロセスルールの最小のゲート長を用いて設計される。
【特許文献１】特開２００３−４６８６５号公報
【特許文献２】特開平１０−１５０１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上記のように、増幅トランジスタのゲート長の縮小が図れないと、増幅トランジスタの微細化が妨げられ、ひいては画素の微細化を妨げる要因となっていた。
【００１５】
そこで、本発明は、上記課題を解決するため、増幅トランジスタのゲート長と他のトランジスタのゲート長との関係を規定し、ゲインばらつきを抑制しつつ、画素の微細化が図れる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の固体撮像装置は、少なくとも複数の画素が配列された画素領域と、前記画素を駆動あるいは走査する周辺回路とを備えた固体撮像装置であって、前記画素は、少なくともフォトダイオードと、ＦＤ部と、前記フォトダイオードで蓄積される光電荷を転送する転送トランジスタと、前記ＦＤ部にゲートが接続された増幅トランジスタと、前記ＦＤ部の電位をリセットするリセットトランジスタとを有し、前記周辺回路を構成するトランジスタのうち、前記増幅トランジスタとゲート絶縁膜が同じで、かつ最小のゲート長を有するトランジスタよりも前記増幅トランジスタのゲート長が短いことを特徴とする。
【００１７】
本発明の別の固体撮像装置は、少なくとも複数の画素が配列された画素領域と、前記画素を駆動あるいは走査する周辺回路とを備えた固体撮像装置であって、前記画素は、少なくともフォトダイオードと、ＦＤ部と、前記フォトダイオードで蓄積される光電荷を転送する転送トランジスタと、前記ＦＤ部にゲートが接続された増幅トランジスタと、前記ＦＤ部の電位をリセットするリセットトランジスタとを有し、前記増幅トランジスタのゲート長が、前記画素内における他のトランジスタのゲート長よりも短いことを特徴とする。
【００１８】
前記複数の画素のうち、少なくとも隣接する２つの画素間で、少なくとも前記増幅トランジスタおよび前記リセットトランジスタを共有することが好ましい。
【００１９】
前記隣接する２つの画素間で、各画素からの出力を選択するための選択トランジスタをさらに備えていてもよい。
【発明の効果】
【００２０】
本発明によれば、増幅ゲートのゲート長をプロセスルールで決まる最小のゲート長よりも短くして最適化することにより、ゲインばらつきが小さくノイズの少ない高感度なイメージセンサーを実現できる。またゲート長が短く設計できるため画素の微細化が可能で、高精細なイメージセンサーを実現することができる。
【発明を実施するための最良の形態】
【００２１】
（実施の形態１）
図１に本発明の実施の形態１における画素のレイアウト平面図を示す。
【００２２】
ここでは、活性領域、ゲート、コンタクトのレイアウト、主に、フォトダイオード１、転送トランジスタの転送ゲート２、ＦＤ部３、リセットトランジスタのリセットゲート４、および増幅トランジスタの増幅ゲート５の配置を示している。
【００２３】
本実施の形態の特徴は、転送ゲート２の物理ゲート長（以下、単にゲート長という）、リセットゲート４のゲート長が、それぞれ０．５５μｍ、０．４μｍに対して、増幅ゲート５のゲート長を一番短くし、０．３３μｍに設計している点にある。
【００２４】
このことについて図２を用いて具体的に説明する。
【００２５】
図２は、本発明の効果を説明するための図であり、図２（ａ）は、増幅トランジスタのゲート長を変化させた場合のゲインのばらつきをプロットした図で、図２（ｂ）は、ゲインをゲート長に対してプロットした図である。
【００２６】
増幅トランジスタのゲート酸化膜厚は９ｎｍであり、駆動電圧が３Ｖ系のトランジスタである。また、このプロセスルールにおける最小のゲート長は０．４μｍとして設計されている。
【００２７】
図２に示した特性を測定するために、トランジスタのドレイン電圧は２．９Ｖに設定し、ソースには電流源をつないで、その電流値を５μＡに設定した。
【００２８】
また、センサー動作時のＦＤ電位は、２．９Ｖ〜２．１Ｖの範囲で変化するため、ゲート電圧は実際の画素内の動作に対応するべく２．９Ｖ〜２．１Ｖの範囲で変化させ、そのときのソース電位の変化を観測して、ソース電位の変化をＦＤ電位の変化で割りゲインを導出した。
【００２９】
なお、図２における各ゲート長でのゲインおよびそのばらつきの値は、同一のサイズのトランジスタに関して、８インチのウエハー内６０点のデータを取得して求めており、ゲインばらつきは、各データの標準偏差を、平均値で割った値である。
【００３０】
図２（ａ）に示したように、増幅トランジスタのゲインばらつきは、ゲート長が０．３〜０．３５μｍの範囲で最も小さくなる事がわかった。また、ゲート長が０．３μｍより短くなると、ゲインばらつきが大きくなるが、これは短チャンネル効果によるものである。
【００３１】
一方、図２（ｂ）に示したように、この範囲ではいわゆる逆短チャンネル効果によって、ゲイン自体は小さくなっている。
【００３２】
本発明者等が今回発見したことは、ゲート長が０．３５μｍより大きい場合もばらつきが大きくなるということであり、ゲート長が０．３〜０．３５μｍの範囲では、ゲインが最も大きくなり、さらにゲインばらつきが最も小さくなっている。
【００３３】
この理由について、図２（ｃ）を用いて説明する。図２（ｃ）は増幅トラジンジスタのゲインのゲート長依存性のメカニズムを説明するための図である。
【００３４】
増幅トランジスタのゲインは、ゲートとトランジスタのチャンネルの容量、つまり酸化膜厚できまるＣｏｘとバックゲート（Ｐｗｅｌｌ）との容量Ｃｓｕｂで決まる。すなわちゲインはＣｏｘ／（Ｃｏｘ＋Ｃｓｕｂ）で近似できる。
【００３５】
ゲート長が０．３５μｍより長い場合は、ゲインを決定する各容量はソース、ドレインの影響を受けない。これに対してゲート長が短くなると、ソース、ドレインがチャンネルに近づきチャンネル下の空乏層が広がりＣｓｕｂが小さくなる。
【００３６】
このため、ゲート長が０．３〜０．３５μｍの範囲でゲインは１に近づき、ゲインのばらつきは小さくなる。
【００３７】
一方、ゲート長が０．３μｍ未満になると、短チャンネル効果のためにパンチスルーが起きる領域となり、半導体プロセスの加工ばらつきによるゲート長のばらつきが、ゲインばらつきに対して支配的に作用する。
【００３８】
一般的に、プロセスルールで決まるトランジスタのゲート長以下では短チャンネル効果のために特性ばらつきが大きくなる。ところが、ＭＯＳイメージセンサーで使用される増幅トランジスタでは、ソース電位はＶＳＳに接地されるため、ソース電位が１Ｖ〜２Ｖの範囲で動作する。つまり、ソース・ドレイン間電圧は、最大でも２Ｖ程度であり、ＶＤＤ−ＶＳＳ電位差（本実施の形態では２．９Ｖ）に比較すると小さいため、トランジスタの最小ルールとして設定したゲート長（本実施の形態では、０．４μｍ）以下でも、短チャンネル効果によるパンチスルーは発生せず、本発明者等は、検討の結果、０．３μｍ以上ではパンチスルーの影響が無いことを確認している。
【００３９】
このため、０．３μｍ〜０．３５μｍのゲート長のトランジスタでゲインばらつきが最小になっている。
【００４０】
逆に画素領域周辺のロジック回路で０．３μｍ〜０．３５μｍのゲート長のトランジスタを用いると、ソース・ドレイン間電圧として、ＶＳＳ−ＶＤＤの電位差が生じているため、流れる電流によりホットキャリアが発生してトランジスタの閾値が変動する等の不具合が起き、信頼性上、問題となる。
【００４１】
本実施の形態では、画素領域外の周辺領域におけるトランジスタのゲート長はプロセスルールの最小のゲート長以上となるよう設計しており、図１で示したようにリセットトランジスタのゲート４のゲート長がプロセスルールの最小の０．４μｍを用いているのに対して、増幅トランジスタのゲート長は０．３３μｍに設計している。なお、増幅トランジスタのゲート長は図２（ａ）からわかるように０．３〜０．３５μｍが好適である。
【００４２】
また、画素領域周辺でも、増幅トランジスタと同じゲート酸化膜９ｎｍのトランジスタでは、ゲート長が、プロセスルールの最小の０．４μｍ以上となるように設計されている。
【００４３】
なお、ここで、増幅トランジスタと画素領域周辺のトランジスタとの比較でゲート酸化膜厚が同じであることを条件としたのは次の理由による。
【００４４】
画素内と画素周辺回路とで、要求されるトランジスタの能力や駆動電圧が大きく異なれば、それぞれにおいてゲート酸化膜厚を変えて形成することが多い。いわゆるマルチゲートプロセスである。
【００４５】
しかし、短チャンネル効果は、ゲート酸化膜厚（正確にはゲート容量）によっても影響されるため、例えば、画素周辺回路のトランジスタのゲート酸化膜厚を、画素内のトランジスタよりも薄くなるように設定すると、その分、画素周辺回路では短チャンネル効果が抑制されるため、ゲート長を短くできる。このような場合には、画素内に設けられた増幅トランジスタのゲート長が、画素周辺回路のトランジスタのゲート長よりも長くなることが起こり得るからである。
【００４６】
以上のように、本実施の形態によれば、増幅トランジスタのゲート長を他のトランジスタに比べて短くなるよう設計することにより、感度ばらつきが少ない分、低ノイズで、かつ微細な画素サイズのＭＯＳイメージセンサーを実現できる。
【００４７】
（実施の形態２）
図３に本発明の実施の形態２における画素のレイアウト平面図を示す。
【００４８】
本実施の形態では、上下の２つの画素で増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有している点が実施の形態１に示した構成と異なる。
【００４９】
２つのフォトダイオード１−ａ、１−ｂが、それぞれの転送ゲート２−ａ、２−ｂでＦＤ部３に転送される。ＦＤ部３にはＦＤ電位をリセットするリセットトランジスタが接続されている。ＦＤは増幅トランジスタのゲート５に接続されている。増幅トランジスタのドレイン側に選択トランジスタが接続されている。
【００５０】
本実施の形態においても、実施の形態１と同じプロセスを用いており、ゲート酸化膜厚９ｎｍでトランジスタのプロセスルールの最小ゲート長は０．４μｍである。
【００５１】
選択トランジスタとリセットトランジスタのゲート長は０．４μｍで設計しており、増幅トランジスタのゲート長は、実施の形態１と同様に０．３３μｍで設計している。
【００５２】
以上のように本実施の形態によれば、ゲインのばらつきが抑えられ、低ノイズ化ができ、かつ微細な画素が実現出来る。
【００５３】
また、このように２つの画素間でトランジスタを共有化することにより、１画素あたりのトランジスタ数が減り、画素のさらなる微細化が図れる。
【００５４】
図４に本実施の形態における画素のレイアウト平面図の変形例を示す。
【００５５】
この例では、選択トランジスタが無い点で、図３に示した構成と異なり、画素選択は、ＦＤ電位を高くして選択する。
【００５６】
この例によれば、トランジスタ数を削減できるため、画素のさらなる微細化が図れる。
【産業上の利用可能性】
【００５７】
本発明に係る固体撮像装置は、増幅トランジスタのゲインばらつきを抑え、かつ画素の微細化が図れるため、高精細かつ高品質の画像が得られる固体撮像装置として有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１における画素のレイアウト平面図
【図２】本発明の効果を説明するための図であり、（ａ）は、増幅トランジスタのゲート長を変化させた場合のゲインのばらつきをプロットした図、（ｂ）は、ゲインをゲート長に対してプロットした図、（ｃ）は、増幅トラジンジスタのゲインのゲート長依存性のメカニズムを説明するための図
【図３】本発明の実施の形態２における画素のレイアウト平面図
【図４】本発明の実施の形態２における画素のレイアウト平面図の変形例
【図５】従来の増幅型ＭＯＳイメージセンサーにおける画素の回路構成を示す図
【符号の説明】
【００５９】
１、１−ａ、１−ｂ  フォトダイオード
２、２−ａ、２−ｂ  転送トランジスタの転送ゲート
３  ＦＤ（フローティングディフュージョン）部
４  リセットトランジスタのリセットゲート
５  増幅トランジスタの増幅ゲート
２１  フォトダイオード
２２  転送トランジスタ
２３  ＦＤ部
２４  リセットトランジスタ
２５  増幅トランジスタ
２６  負荷トランジスタ
【図１】
2006237462.tif 000003
【図２】
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【図３】
2006237462.tif 000005
【図４】
2006237462.tif 000006
【図５】
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