(57)【要約】【課題】オーバードライビング区間で印加されるリードコマンドによるオーバードライビング効率の低下を防止できる半導体メモリ素子のオーバードライバ制御信号の生成回路を提供する。【解決手段】アクティブコマンドを受けて生成されたオーバードライビング信号を印加されてビットラインオーバードライバ制御信号を生成するための半導体メモリ素子のオーバードライバ制御信号の生成回路において、前記オーバードライビング信号を遅延させて出力するための遅延手段と、オーバードライビング信号及びリードコマンド信号に応答して前記遅延手段から遅延されたオーバードライビング信号がそのまま出力されるか、ディセーブルされて出力されるように制御するための制御手段と、前記オーバードライビング信号に、前記遅延手段の出力信号による所定のパルス幅を追加するためのパルス幅追加手段とを備える。【選択図】図３
2006286163.tif 000002
【特許請求の範囲】
【請求項１】
アクティブコマンドを受けて生成されたオーバードライビング信号を印加されてビットラインオーバードライバ制御信号を生成するための半導体メモリ素子のオーバードライバ制御信号の生成回路において、
前記オーバードライビング信号を遅延させて出力するための遅延手段と、
オーバードライビング信号及びリードコマンド信号に応答して前記遅延手段から遅延されたオーバードライビング信号がそのまま出力されるか、ディセーブルされて出力されるように制御するための制御手段と、
前記オーバードライビング信号に、前記遅延手段の出力信号による所定のパルス幅を追加するためのパルス幅追加手段と
を備えることを特徴とする半導体メモリ素子のオーバードライバ制御信号の生成回路。
【請求項２】
前記遅延手段は、
前記オーバードライビング信号を入力されて一定時間だけ遅延させて出力するためのディレイと、
前記ディレイの出力信号を反転させるための第１インバータと、
前記第１インバータの出力信号及び前記制御手段の出力信号を入力とする第１ＮＯＲゲートと
を備えることを特徴とする請求項１に記載の半導体メモリ素子のオーバードライバ制御信号の生成回路。
【請求項３】
前記制御手段は、
前記リードコマンド信号及び前記オーバードライビング信号を入力とする第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号をゲート入力とするプルアップＰＭＯＳトランジスタと、
前記プリチャージコマンド信号をゲート入力とするプルダウンＮＭＯＳトランジスタと、
前記プルアップＰＭＯＳトランジスタ及び前記プルダウンＮＭＯＳトランジスタの共通出力ノードに接続されている反転ラッチと、
電源電圧端と前記反転ラッチの出力端、すなわち前記制御手段の出力端との間に接続され、パワーアップ信号をゲート入力とする初期化ＰＭＯＳトランジスタと
を備えることを特徴とする請求項２に記載の半導体メモリ素子のオーバードライバ制御信号の生成回路。
【請求項４】
前記パルス幅追加手段は、
前記オーバードライビング信号及び前記遅延手段の出力信号を入力とする第２ＮＯＲゲートと、
前記第２ＮＯＲゲートの出力信号を反転させて前記オーバードライバ制御信号として出力するための第２インバータと
を備えることを特徴とする請求項３に記載の半導体メモリ素子のオーバードライバ制御信号の生成回路。
【請求項５】
アクティブコマンドを受けて生成されたオーバードライビング信号を印加されてビットラインオーバードライバ制御信号を生成するための半導体メモリ素子のオーバードライバ制御信号の生成回路において、
カラム選択信号のパルシング情報を提供するためのパルシング情報提供手段と、
前記オーバードライビング信号、リードコマンド信号及びプリチャージコマンド信号に応答して前記パルシング情報提供手段から前記カラム選択信号に対応する信号がパルス幅を維持して出力されるか、ディセーブルされて出力されるように制御するための制御手段と、
前記オーバードライビング信号に、前記パルシング情報提供手段の出力信号による所定のパルス幅を追加して前記ビットラインオーバードライバ制御信号に出力するためのパルス幅追加手段と
を備えることを特徴とする半導体メモリ素子のオーバードライバ制御信号の生成回路。
【請求項６】
前記パルシング情報提供手段は、
前記カラム選択信号を入力とする第１インバータと、
前記第１インバータの出力信号及び前記制御手段の出力信号を入力とする第１ＮＯＲゲートと
を備えることを特徴とする請求項５に記載の半導体メモリ素子のオーバードライバ制御信号の生成回路。
【請求項７】
前記制御手段は、
前記リードコマンド信号及び前記オーバードライビング信号を入力とする第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号をゲート入力とするプルアップＰＭＯＳトランジスタと、
前記プリチャージコマンド信号をゲート入力とするプルダウンＮＭＯＳトランジスタと、
前記プルアップＰＭＯＳトランジスタ及び前記プルダウンＮＭＯＳトランジスタの共通出力ノードに接続されている反転ラッチと、
電源電圧端と前記反転ラッチの出力端、すなわち前記制御手段の出力端との間に接続され、パワーアップ信号をゲート入力とする初期化ＰＭＯＳトランジスタと
を備えることを特徴とする請求項６に記載の半導体メモリ素子のオーバードライバ制御信号の生成回路。
【請求項８】
前記パルス幅追加手段は、
前記オーバードライビング信号及び前記パルシング情報提供手段の出力信号を入力とする第２ＮＯＲゲートと、
前記第２ＮＯＲゲートの出力信号を反転させて前記オーバードライバ制御信号として出力するための第２インバータと
を備えることを特徴とする請求項７に記載の半導体メモリ素子のオーバードライバ制御信号の生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の設計技術に関し、特に、半導体メモリ素子のビットラインオーバードライビング方式に関し、より詳しくは、オーバードライバを制御するオーバードライビングパルスを生成するための回路に関する。
【背景技術】
【０００２】
一般に、半導体メモリチップを構成する線幅及びセルサイズの持続的なスケーリングダウンが進むにつれ、電源電圧の低電圧化が加速し、これによって低電圧の環境で要求される性能を満足させるための設計技術が求められている。
【０００３】
現在、大部分の半導体メモリチップは、外部電圧（電源電圧）を印加されて内部電圧を発生させるための内部電圧発生回路をチップ内に搭載してチップ内部回路の動作に必要な電圧を自ら供給するようにしている。その中でも、ＤＲＡＭのようにビットライン感知増幅器を用いるメモリ素子の場合、セルデータを感知するためにコア電圧ＶＣＯＲＥを用いている。
【０００４】
ローアドレスによって選択されたワードラインが活性化されると、そのワードラインに接続されている複数のメモリセルのデータがビットラインに伝達され、ビットライン感知増幅器はビットライン対の電圧差を感知及び増幅する。このような数千個のビットライン感知増幅器が一気に動作するようになるが、この時、ビットライン感知増幅器のＲＴＯ電源ラインを駆動するのに用いられるコア電圧端ＶＣＯＲＥから多い量の電流が消費される。ところが、動作電圧が低くなる状況でコア電圧ＶＣＯＲＥを用いて短い時間に多くのセルのデータを増幅するには困難がある。
【０００５】
このような問題点を解決するために、ビットライン感知増幅器の動作初期（メモリセルとビットライン間の電荷共有の直後）にビットライン感知増幅器のＲＴＯ電源ラインを一定時間の間にコア電圧ＶＣＯＲＥよりも高い電圧（通常、電源電圧ＶＤＤ）で駆動するビットライン感知増幅器オーバードライビング方式を採用することとなった。
【０００６】
図１は、オーバードライビング方式を採用したビットライン感知増幅器アレイの構成を示す図である。
【０００７】
図１を参照すれば、ビットライン感知増幅器アレイは、オーバードライビングを採用しているか否かに関係なくビットライン感知増幅器３０と、上位ビットライン分離部１０及び下位ビットライン分離部５０と、ビットラインイコライズ／プリチャージ部２０と、カラム選択部４０と、ビットライン感知増幅器電源ライン駆動部６０とを含む。
【０００８】
ここで、上位ビットライン分離部１０は、上位分離信号ＢＩＳＨに応答して上位メモリセルアレイと感知増幅器３０とを分離／接続するためのもので、下位ビットライン分離部５０は、下位分離信号ＢＩＳＬに応答して下位メモリセルアレイと感知増幅器３０とを分離／接続するためのものである。
【０００９】
そして、ビットライン感知増幅器３０はイネーブル信号が活性化されてＳＢ電源ライン及びＲＴＯ電源ラインが、予定された電圧レベルで駆動されるとビットライン対ＢＬ、ＢＬＢ（電荷共有状態で微細な電圧差を有する）の電圧差を感知して、１つは接地電圧ＶＳＳで、もう１つはコア電圧ＶＣＯＲＥで増幅する。
【００１０】
また、ビットラインイコライズ／プリチャージ部２０は、ビットラインに対する感知／増幅及び再格納の過程を終了した後にビットラインイコライズ信号ＢＬＥＱに応答してビットライン対ＢＬ、ＢＬＢをビットラインプリチャージ電圧ＶＢＬＰ（通常、ＶＣＯＲＥ／２）にプリチャージするためのものである。
【００１１】
そして、カラム選択部４０はリードコマンドが印加されると、カラム選択信号ＹＩに応答して感知増幅器３０により感知／増幅されたデータをセグメントデータバスＳＩＯ、ＳＩＯＢに伝達する。
【００１２】
一方、ビットライン感知増幅器電源ライン駆動部６０は、第１電源ライン駆動制御信号ＳＡＰに応答してコア電圧端ＶＣＯＲＥにかかっている電圧でＲＴＯ電源ラインを駆動するための第１ノーマルドライバトランジスタＭ２と、第２電源ライン駆動制御信号ＳＡＮに応答して接地電圧ＶＳＳでＳＢ電源ラインを駆動するための第２ノーマルドライバトランジスタＭ３と、アクティブコマンドを受けて生成されたオーバードライビング信号ＯＶＤを印加されてオーバードライビングパルスＳＡＯＶＤＰ（オーバードライバ制御信号）を生成するためのオーバードライビングパルス生成部６４と、オーバードライビングパルスＳＡＯＶＤＰに応答してコア電圧端ＶＣＯＲＥを電源電圧ＶＤＤで駆動するためのオーバードライバトランジスタＭ１と、ビットラインイコライズ信号ＢＬＥＱに応答してビットライン感知増幅器３０のＲＴＯ電源ライン及びＳＢ電源ラインをビットラインプリチャージ電圧ＶＢＬＰにプリチャージするためのビットライン感知増幅器電源ラインイコライズ／プリチャージ部６２とを備える。
【００１３】
ここでは、オーバードライビングパルスＳＡＯＶＤＰをハイアクティブパルスと規定し、オーバードライバトランジスタＭ１をＮＭＯＳトランジスタで具現する場合を例示しているが、プルアップ駆動により一層有利なＰＭＯＳトランジスタを用いることもできる。
【００１４】
図２は、前記図１に係る動作波形を示している。
【００１５】
図２を参照すれば、まずアクティブコマンドが印加されてワードラインが活性化され、セルに格納されているデータが電荷共有によりビットライン対ＢＬ、ＢＬＢにそれぞれ誘起された後、一定時間後に第１及び第２電源ライン駆動制御信号ＳＡＰ、ＳＡＮが論理レベルハイに活性化される。この時、アクティブコマンドを受けて第１及び第２電源ライン駆動制御信号ＳＡＰ、ＳＡＮよりも先に論理レベルハイに活性化されているオーバードライビングパルスＳＡＯＶＤＰによりＲＴＯ電源ラインがオーバードライビングされる。すなわち、第１及び第２電源ライン駆動制御信号ＳＡＰ、ＳＡＮ、オーバードライビングパルスＳＡＯＶＤＰが何れも論理レベルハイに活性化されると、トランジスタＭ１、Ｍ２、Ｍ３が何れもターンオンされてＲＴＯ電源ラインを電源電圧ＶＤＤで駆動し、ＳＢ電源ラインを接地電圧ＶＳＳで駆動する。
【００１６】
その後、一定時間が経過すれば、オーバードライビングパルスＳＡＯＶＤＰが論理レベルローに非活性化されてＲＴＯ電源ラインをコア電圧ＶＣＯＲＥで駆動するようになる。
【００１７】
ところが、図２に示すように、オーバードライビング区間でリードコマンドが入力される場合、このリードコマンドを受けてカラム選択信号ＹＩが論理レベルハイに活性化される。このようにオーバードライビングが行われる間にカラム選択信号ＹＩが活性化される場合、ビットラインＢＬ、ＢＬＢとセグメントデータバスＳＩＯ、ＳＩＯＢが接続されながら電荷共有が発生し、これによってビットラインＢＬ、ＢＬＢのレベルが急激にダウンする現象が起きる。
【００１８】
もし、この状態でカラム選択信号ＹＩが、まだ論理レベルローに非活性化されていない状況でオーバードライビングパルスＳＡＯＶＤＰが論理レベルローに非活性化されてオーバードライビングが終了すれば、ビットラインＢＬの電位が、ターゲットレベルであるコア電圧ＶＣＯＲＥレベルに達するには相対的に多くの時間がかかってしまう。すなわち、オーバードライビングの効率が低下する。
【００１９】
この場合、再格納のような後続動作のタイミングマージンが減少するという問題点があり、セグメントデータバスＳＩＯ、ＳＩＯＢに相対的に低いレベルの電位が伝達されてデータバス感知マージンを低下させる恐れがある。
【特許文献１】特開平０８−１８１２９２
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、オーバードライビング区間で印加されるリードコマンドによるオーバードライビング効率の低下を防止できる半導体メモリ素子のオーバードライバ制御信号の生成回路を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために本発明の第１観点による半導体メモリ素子のオーバードライバ制御信号の生成回路は、アクティブコマンドを受けて生成されたオーバードライビング信号を印加されてビットラインオーバードライバ制御信号を生成するための半導体メモリ素子のオーバードライバ制御信号の生成回路において、前記オーバードライビング信号を遅延させて出力するための遅延手段と、オーバードライビング信号及びリードコマンド信号に応答して前記遅延手段から遅延されたオーバードライビング信号がそのまま出力されるか、ディセーブルされて出力されるように制御するための制御手段と、前記オーバードライビング信号に、前記遅延手段の出力信号による所定のパルス幅を追加するためのパルス幅追加手段とを備えることを特徴とする。
【００２２】
また、本発明の第２観点による半導体メモリ素子のオーバードライバ制御信号の生成回路は、アクティブコマンドを受けて生成されたオーバードライビング信号を印加されてビットラインオーバードライバ制御信号を生成するための半導体メモリ素子のオーバードライバ制御信号の生成回路において、カラム選択信号のパルシング情報を提供するためのパルシング情報提供手段と、前記オーバードライビング信号、リードコマンド信号及びプリチャージコマンド信号に応答して前記パルシング情報提供手段から前記カラム選択信号に対応する信号がパルス幅を維持して出力されるか、ディセーブルされて出力されるように制御するための制御手段と、前記オーバードライビング信号に、前記パルシング情報提供手段の出力信号による所定のパルス幅を追加して前記ビットラインオーバードライバ制御信号に出力するためのパルス幅追加手段とを備えることを特徴とする。
【００２３】
本発明では、ビットラインオーバードライビングが行われる状態でリードコマンドが印加される場合、オーバードライバ制御信号のパルス幅を増大させることによってカラム選択信号が活性化された状態でオーバードライバ制御信号が非活性化されることによるオーバードライビング効率の低下を防止できる。そのためには、ビットラインオーバードライビングが行われる状態でリードコマンドが印加されるのを感知し、それに応じてオーバードライバ制御信号のパルス幅が選択的に拡張されるように制御できる構造が必要となるが、ここで遅延されたオーバードライビング信号（コマンド信号を受けて生成されるオーバードライバ制御信号のソース信号である）を用いるか、カラム選択信号を用いることができる。
【発明の効果】
【００２４】
本発明は、オーバードライビングが行われる状態でリードコマンドが印加される場合、オーバードライバ制御信号のパルス幅を拡張させることでオーバードライビングの効率が低下するのを防止でき、これによってオーバードライビング後の後続動作のタイミングマージン及びデータバス感知マージンを確保できるという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下、添付する図面を参照しつつ本発明の最も好ましい実施の形態を説明する。
【００２６】
図３は、本発明の一実施の形態に係る半導体メモリ素子のオーバードライビングパルス生成回路を示す図である。
【００２７】
図３を参照すれば、本実施の形態に係るオーバードライビングパルスの生成回路は、オーバードライビング信号ＯＶＤを遅延させて出力するための遅延部３１０と、オーバードライビング信号ＯＶＤ、リードコマンド信号ＲＤ及びプリチャージコマンド信号ＰＣＧに応答して遅延部３１０から遅延オーバードライビング信号ＯＶＤ１がそのまま出力されるか、ディセーブルされて出力されるように制御するための制御部３２０と、オーバードライビング信号ＯＶＤに遅延部３１０から出力される遅延オーバードライビング信号ＯＶＤ１による所定のパルス幅を追加してオーバードライビングパルスＳＡＯＶＤＰとして出力するためのパルス幅追加部３３０とを備える。
【００２８】
ここで、遅延部３１０は、オーバードライビング信号ＯＶＤを入力されて一定時間だけ遅延させて遅延オーバードライビング信号ＯＶＤ１を出力するためのディレイ３１５と、ディレイ３１５の出力信号を反転させるためのインバータＩＮＶ１と、インバータＩＮＶ１の出力信号及び制御部３２０の出力信号を入力とするＮＯＲゲートＮＯＲ１とを備える。
【００２９】
また、制御部３２０は、リードコマンド信号ＲＤ及びオーバードライビング信号ＯＶＤを入力とするＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１の出力信号をゲート入力とするプルアップＰＭＯＳトランジスタＭＰ１と、プリチャージコマンド信号ＰＣＧをゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ１と、プルアップＰＭＯＳトランジスタＭＰ１及びプルダウンＮＭＯＳトランジスタＭＮ１から構成されたバッファの出力端（ノードＮ１）に接続されているインバータラッチＩＮＶ２、ＩＮＶ３と、電源電圧端ＶＤＤとインバータラッチＩＮＶ２、ＩＮＶ３の出力端（ノードＮ２）（制御部３２０の出力端）との間に接続され、パワーアップ信号ＰＷＲＵＰをゲート入力とする初期化ＰＭＯＳトランジスタＭＰ２とを備える。
【００３０】
そして、パルス幅追加部３３０は、遅延オーバードライビング信号ＯＶＤ１及び遅延部３１０の出力信号を入力とするＮＯＲゲートＮＯＲ２と、ＮＯＲゲートＮＯＲ２の出力信号を反転させてオーバードライビングパルスＳＡＯＶＤＰとして出力するためのインバータＩＮＶ４とを備える。
【００３１】
図４は、前記図３のオーバードライビングパルス生成回路のタイミング図である。
【００３２】
図４を参照すれば、まずチップにパワーが印加されてパワーアップ信号ＰＷＲＵＰが論理レベルローにパルシングされると、制御部３２０の初期化ＰＭＯＳトランジスタＭＰ２がターンオンされてインバータラッチＩＮＶ２、ＩＮＶ３の出力端（ノードＮ２）が論理レベルハイに初期化される。これによって遅延部３１０のＮＯＲゲートＮＯＲ１がディセーブルされて遅延部３１０の出力信号である遅延オーバードライビング信号ＯＶＤ１は論理レベルローの状態を維持するため、パルス幅追加部３３０はオーバードライビング信号ＯＶＤをそのままオーバードライビングパルスＳＡＯＶＤＰとして出力する。
【００３３】
一方、アクティブコマンドが印加され、これを受けてオーバードライビング信号ＯＶＤが論理レベルハイに活性化され、その後、第１及び第２電源ライン駆動制御信号ＳＡＰ、ＳＡＮ（前記図１参照）が活性化されてオーバードライビングが開始される。
【００３４】
このように、オーバードライビングが行われる状態でリードコマンドが印加されてリードコマンド信号ＲＤが論理レベルハイに活性化されると、制御部３２０のＮＡＮＤゲートＮＡＮＤ１の出力は論理レベルローになってプルアップＰＭＯＳトランジスタＭＰ１がターンオンされ、インバータラッチＩＮＶ２、ＩＮＶ３のラッチ値が変わって制御部３２０の出力信号は論理レベルローとなる。
【００３５】
このような論理レベルローの制御部３２０の出力信号を入力として受ける遅延部３１０のＮＯＲゲートＮＯＲ１は、インバータのように動作するため、遅延部３１０は論理レベルハイに活性化された状態のオーバードライビング信号ＯＶＤを遅延させて出力するようになる。結局、パルス幅追加部３３０は元のオーバードライビング信号ＯＶＤと、遅延部３２０から出力された遅延オーバードライビング信号ＯＶＤ１とを論理和して元のオーバードライビング信号ＯＶＤに比べてパルス幅（論理レベルハイ区間）が拡張されたオーバードライビングパルスＳＡＯＶＤＰを出力する（図４のＡ部分）。
【００３６】
その後、プリチャージコマンドが印加されてプリチャージコマンド信号ＰＣＧが論理レベルハイになると、制御部３２０のプルダウンＮＭＯＳトランジスタＰＣＧがターンオンされて制御部３２０の出力信号が再び初期値である論理レベルハイに復帰する。
【００３７】
一方、図４のＢ部分のように、リードコマンド信号ＲＤとオーバードライビング区間がオーバーラップされない場合には、リードコマンドが印加されてもインバータラッチＩＮＶ２、ＩＮＶ３のラッチ値が変わらないため、オーバードライビングパルスＳＡＯＶＤＰはオーバードライビング信号ＯＶＤと同様のパルス幅を示す。
【００３８】
以上、説明したように、本実施の形態を適用すれば、オーバードライビングが行われる状態でリードコマンドが印加されてリードコマンド信号ＲＤが論理レベルハイに活性化される場合にも、前記図２に示すように、オーバードライビングパルスＳＡＯＶＤＰのパルス幅の拡張により、カラム選択信号ＹＩ（リードコマンドを受けて生成される）が論理レベルハイに活性化された状態でオーバードライビングパルスＳＡＯＶＤＰが論理レベルローに非活性化されることを防止できる。すなわち、オーバードライビングの効率が低下するのを防止できる。
【００３９】
図５は、本発明の他の実施の形態に係る半導体メモリ素子のオーバードライビングパルス生成回路を示す図である。
【００４０】
図５を参照すれば、本実施の形態に係るオーバードライビングパルスの生成回路は、カラム選択信号ＹＩのパルシング情報を提供するためのパルシング情報提供部５１０と、オーバードライビング信号ＯＶＤ、リードコマンド信号ＲＤ及びプリチャージコマンド信号ＰＣＧに応答してパルシング情報提供部５１０からカラム選択信号ＹＩに対応する信号がパルス幅を維持して出力されるか、ディセーブルされて出力されるように制御するための制御部５２０と、オーバードライビング信号ＯＶＤにパルシング情報提供部５１０の出力信号による所定のパルス幅を追加してオーバードライビングパルスＳＡＯＶＤＰに出力するためのパルス幅追加部５３０とを備える。
【００４１】
ここで、パルシング情報提供部５１０は、カラム選択信号ＹＩを入力とするインバータＩＮＶ１＿Ａと、インバータＩＮＶ１＿Ａの出力信号及び制御部５２０の出力信号を入力とするＮＯＲゲートＮＯＲ１＿Ａとを備える。
【００４２】
また、制御部５２０は、リードコマンド信号ＲＤ及びオーバードライビング信号ＯＶＤを入力とするＮＡＮＤゲートＮＡＮＤ１＿Ａと、ＮＡＮＤゲートＮＡＮＤ１＿Ａの出力信号をゲート入力とするプルアップＰＭＯＳトランジスタＭＰ１＿Ａと、プリチャージコマンド信号ＰＣＧをゲート入力とするプルダウンＮＭＯＳトランジスタＭＮ１＿Ａと、プルアップＰＭＯＳトランジスタＭＰ１＿Ａ及びプルダウンＮＭＯＳトランジスタＭＮ１＿Ａから構成されたバッファの出力端（ノードＮ１＿Ａ）に接続されているインバータラッチＩＮＶ２＿Ａ、ＩＮＶ３＿Ａと、電源電圧端ＶＤＤとインバータラッチＩＮＶ２＿Ａ、ＩＮＶ３＿Ａの出力端（ノードＮ２＿Ａ）（制御部５２０の出力端）との間に接続され、パワーアップ信号ＰＷＲＵＰをゲート入力とする初期化ＰＭＯＳトランジスタＭＰ２＿Ａとを備える。
【００４３】
そして、パルス幅追加部５３０は、オーバードライビング信号ＯＶＤ及びパルシング情報提供部５１０の出力信号を入力とするＮＯＲゲートＮＯＲ２＿Ａと、ＮＯＲゲートＮＯＲ２＿Ａの出力信号を反転させてオーバードライビングパルスＳＡＯＶＤＰとして出力するためのインバータＩＮＶ４＿Ａとを備える。
【００４４】
すなわち、上述した一実施の形態では、特定区間でオーバードライビング信号ＯＶＤに比べてパルス幅（論理レベルハイ区間）が拡張されたオーバードライビングパルスＳＡＯＶＤＰを生成するために、遅延されたオーバードライビング信号を用いたのに対して、本実施の形態ではリードコマンドの印加時に活性化されるカラム選択信号ＹＩを用いた。
【００４５】
図６は、前記図５のオーバードライビングパルス生成回路のタイミング図である。
【００４６】
図６を参照すれば、まずチップにパワーが印加されてパワーアップ信号ＰＷＲＵＰが論理レベルローにパルシングされると、制御部５２０の初期化ＰＭＯＳトランジスタＭＰ２＿ＡがターンオンされてインバータラッチＩＮＶ２＿Ａ、ＩＮＶ３＿Ａの出力端（ノードＮ２＿Ａ）が論理レベルハイに初期化される。これによって、パルシング情報提供部５１０のＮＯＲゲートＮＯＲ１＿Ａがディセーブルされてパルシング情報提供部５１０の出力信号は論理レベルローの状態を維持するようになるため、パルス幅追加部５３０はオーバードライビング信号ＯＶＤをそのままオーバードライビングパルスＳＡＯＶＤＰとして出力する。
【００４７】
一方、アクティブコマンドが印加され、これを受けてオーバードライビング信号ＯＶＤが論理レベルハイに活性化され、その後、第１及び第２電源ライン駆動制御信号ＳＡＰ、ＳＡＮ（前記図１参照）が活性化されてオーバードライビングが開始される。
【００４８】
このように、オーバードライビングが行われる状態でリードコマンドが印加されてリードコマンド信号ＲＤが論理レベルハイに活性化されると、制御部５２０のＮＡＮＤゲートＮＡＮＤ１＿Ａの出力は論理レベルローになってプルアップＰＭＯＳトランジスタＭＰ１＿Ａがターンオンされ、インバータラッチＩＮＶ２＿Ａ、ＩＮＶ３＿Ａのラッチ値が変わって制御部５２０の出力信号は論理レベルローとなる。
【００４９】
この場合、パルシング情報提供部５１０のＮＯＲゲートＮＯＲ１＿Ａは、インバータのように動作するため、パルシング情報提供部５１０はカラム選択信号ＹＩをそのまま（実際は、２個のゲートを経由する）出力する。結局、パルス幅追加部５３０は元のオーバードライビング信号ＯＶＤと、パルシング情報提供部５１０から出力されたカラム選択信号ＹＩとを論理和して元のオーバードライビング信号ＯＶＤに比べてパルス幅（論理レベルハイ区間）が拡張されたオーバードライビングパルスＳＡＯＶＤＰを出力するようになる（図６のＣ部分）。
【００５０】
その後、プリチャージコマンドが印加されてプリチャージコマンド信号ＰＣＧが論理レベルハイになると、制御部５２０のプルダウンＮＭＯＳトランジスタＰＣＧがターンオンされて制御部５２０の出力信号が再び初期値である論理レベルハイに復帰する。
【００５１】
一方、図６のＤ部分のように、リードコマンド信号ＲＤとオーバードライビング区間がオーバーラップされない場合には、リードコマンドが印加されてもインバータラッチＩＮＶ２＿Ａ、ＩＮＶ３＿Ａのラッチ値が変わらないため、オーバードライビングパルスＳＡＯＶＤＰはオーバードライビング信号ＯＶＤと同様のパルス幅を示す。
【００５２】
以上で説明したように、本実施の形態を適用すれば、オーバードライビングが行われる状態でリードコマンドが印加されてリードコマンド信号ＲＤが論理レベルハイに活性化される場合にも、オーバードライビングパルスＳＡＯＶＤＰのパルス幅がカラム選択信号ＹＩの立ち下がりエッジまで拡張されることで、カラム選択信号ＹＩ（リードコマンドを受けて生成される）が論理レベルハイに活性化された状態でオーバードライビングパルスＳＡＯＶＤＰが論理レベルローに非活性化されるのを防止できる。すなわち、オーバードライビング効率の低下を防止できる。
【００５３】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【００５４】
例えば、上述した実施の形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じて、その位置及び種類が異なるように具現されるべきである。
【産業上の利用可能性】
【００５５】
本発明は、半導体の設計技術に関し、オーバードライバを制御するオーバードライビングパルスを生成するための回路に利用可能である。
【図面の簡単な説明】
【００５６】
【図１】オーバードライビング方式を採用したビットライン感知増幅器アレイの構成を示す図である。
【図２】前記図１及び下記図３に係る動作波形を示す図である。
【図３】本発明の一実施の形態に係る半導体メモリ素子のオーバードライビングパルス生成回路を示す図である。
【図４】前記図３のオーバードライビングパルス生成回路のタイミング図である。
【図５】本発明の他の実施の形態に係る半導体メモリ素子のオーバードライビングパルス生成回路を示す図である。
【図６】前記図５のオーバードライビングパルス生成回路のタイミング図である。
【符号の説明】
【００５７】
３１０      遅延部
３２０      制御部
３３０      パルス幅追加部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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