(57)【要約】【課題】  面実装型受動部品の実装時のクラックの発生を防止する。【解決手段】  高周波電力増幅回路を構成するチップ部品１６における接続用端子１６ｅの最上部が保護膜の最上部より3.０μｍ以上突出していることにより、チップ部品１６の実装時に、チップ部品１６の両端の接続用端子１６ｅに吸着ノズル１０１が接触するようにチップ部品１６をピックアップした状態でモジュール基板ＭＣＢ上に実装することができ、したがって、チップ部品１６の実装時のクラック発生を防止することができる。【選択図】  図１３
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【特許請求の範囲】
【請求項１】
電力増幅回路を有する電子装置であって、
第１基板と、
前記第１基板上に搭載された、前記電力増幅回路を構成する能動素子を含む半導体チップと、
前記第１基板上に搭載された面実装型受動部品とを有し、
前記面実装型受動部品は、本体部と、前記本体部の両端に形成された接続用端子と、前記本体部を覆う保護膜とを有し、
前記接続用端子の最上部が前記保護膜の最上部より3.０μｍ以上突出していることを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、前記第１基板の主面には複数の電極が形成され、前記面実装型受動部品の前記接続用端子と前記複数の電極は、鉛を含まない半田を介して接続されていることを特徴とする電子装置。
【請求項３】
請求項１記載の電子装置において、前記面実装型受動部品は、0402型であることを特徴とする電子装置。
【請求項４】
請求項１記載の電子装置において、前記面実装型受動部品の前記本体部の厚さは、0.１５μｍ以下であることを特徴とする電子装置。
【請求項５】
請求項１記載の電子装置において、前記面実装型受動部品は、抵抗器であることを特徴とする電子装置。
【請求項６】
請求項１記載の電子装置において、前記面実装型受動部品の前記接続用端子の最上部の
前記保護膜の最上部からの突出量は、１4.０μｍ以下であることを特徴とする電子装置。
【請求項７】
請求項１記載の電子装置において、前記面実装型受動部品の破壊強度は、７Ｎ以上であることを特徴とする電子装置。
【請求項８】
請求項１記載の電子装置において、前記面実装型受動部品の前記本体部は、Ａｌ2Ｏ3からなることを特徴とする電子装置。
【請求項９】
請求項１記載の電子装置において、前記面実装型受動部品の前記保護膜は、エポキシ系樹脂からなることを特徴とする電子装置。
【請求項１０】
請求項１記載の電子装置において、前記面実装型受動部品の前記接続用端子は、Ｎｉ合金からなる下地層と、前記下地層を覆う表面のＳｎ合金層とからなることを特徴とする電子装置。
【請求項１１】
請求項１記載の電子装置において、前記電力増幅回路の動作周波数は５００ＭＨｚ以上であることを特徴とする電子装置。
【請求項１２】
請求項１記載の電子装置において、前記電子装置は外部接続用電極を有し、第２基板に搭載可能であることを特徴とする電子装置。
【請求項１３】
請求項１２記載の電子装置において、前記電子装置は移動通信機器に搭載可能であることを特徴とする電子装置。
【請求項１４】
電力増幅回路を有する電子装置の製造方法であって、
（ａ）基板を準備する工程と、
（ｂ）前記基板上に、前記電力増幅回路を構成する能動素子を含む半導体チップを搭載する工程と、
（ｃ）吸着ノズルを用いて、面実装型受動部品を吸着する工程と、
（ｄ）前記（ｃ）工程の後、前記基板上に、吸着された前記面実装型受動部品を搭載する工程を含み、
前記面実装型受動部品は、本体部と、前記本体部の両端に形成された接続用端子と、前記本体部を覆う保護膜とを有し、
前記（ｃ）および（ｄ）工程において、前記面実装型受動部品の両端の接続用端子に吸着ノズルが接触した状態で前記面実装型受動部品が吸着されることを特徴とする電子装置の製造方法。
【請求項１５】
請求項１４記載の電子装置の製造方法において、前記面実装型受動部品の前記接続用端子の最上部が前記保護膜の最上部より3.０μｍ以上突出していることを特徴とする電子装置の製造方法。
【請求項１６】
請求項１４記載の電子装置の製造方法において、前記面実装型受動部品を前記配線基板上の電極に鉛を含まない半田を介して接続することを特徴とする電子装置の製造方法。
【請求項１７】
請求項１４記載の電子装置の製造方法において、前記面実装型受動部品は、0402型であることを特徴とする電子装置の製造方法。
【請求項１８】
請求項１４記載の電子装置の製造方法において、前記面実装型受動部品は、抵抗器であることを特徴とする電子装置の製造方法。
【請求項１９】
本体部と、
前記本体部の両端に形成された接続用端子と、
前記本体部を覆う保護膜とを有し、
前記接続用端子の最上部が前記保護膜の最上部より3.０μｍ以上突出していることを特徴とする面実装型受動部品。
【請求項２０】
請求項１９記載の面実装型受動部品において、前記面実装型受動部品は、0402型であることを特徴とする面実装型受動部品。
【請求項２１】
請求項１９記載の面実装型受動部品において、前記面実装型受動部品は、抵抗器であることを特徴とする面実装型受動部品。
【請求項２２】
請求項１９記載の面実装型受動部品において、前記面実装型受動部品の前記接続用端子の最上部の前記保護膜の最上部からの突出量は、１4.０μｍ以下であることを特徴とする面実装型受動部品。
【請求項２３】
請求項１９記載の面実装型受動部品において、前記面実装型受動部品の前記本体部は、Ａｌ2Ｏ3からなることを特徴とする面実装型受動部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置およびその製造技術に関し、特に、通信機器等に搭載されるＲＦ（Radio Frequency)パワーモジュール（高周波モジュール）に適用して有効な技術に関する。
【背景技術】
【０００２】
角形チップ部品は、セラミック製で角形のベースの両側に外部接続用の一対の電極を設け、このベースの表面には凹部を形成してあり、この凹部には抵抗素子を一対の電極間に架け渡すように配置してある。この抵抗素子はガラス製の保護コートで覆われており、この保護コートの表面は一対の電極の各上端面より低くなるように形成してある（例えば、特許文献１参照）。
【０００３】
また、一括実装される角形チップ抵抗器において、第１上面電極層の一部に重なるように２対の第２上面電極層をチップ抵抗器の表面の四隅に配置したことにより裏向きに実装されても確実に半田付けできる（例えば、特許文献２参照）。
【特許文献１】特開平８−６４４５８号公報（図４）
【特許文献２】特開平５−２２６１０８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＲＦパワーモジュールは、例えば、携帯電話機などのような通信機器に用いられる信号増幅用の電子部品であり、信号増幅用のトランジスタを有する複数の半導体チップやチップ部品などをモジュール基板上に実装することで組み立てられている。各半導体チップとモジュール基板とは、ボンディングワイヤを通じて電気的に接続されている。また、チップ部品もその端子をはんだ付けによりモジュール基板のパッドに接続することでモジュール基板と電気的に接続されている。
【０００５】
近年、上記ＲＦパワーモジュールでも小型化が急速に進められている。したがって、搭載されるチップ部品などの面実装型受動部品も小型化が進められている。例えば、チップ抵抗器などでは、0603型チップ抵抗器（サイズ0.６×0.３×0.２５ｍｍ）よりも小型な0402型チップ抵抗器（サイズ0.４×0.２×0.１５ｍｍ）を搭載する場合がある。
【０００６】
本発明者は、ＲＦパワーモジュールの組み立てにおいて、0402型チップ抵抗器を採用した場合、この0402型チップ抵抗器をモジュール基板に実装する際にチップ抵抗器においてクラックが発生するという課題を見出した。
【０００７】
これは、0402型チップ抵抗器は、0603型チップ抵抗器に比較してその厚さが薄いことと、チップ抵抗器の実装時に用いる半田が鉛を含まない半田（以降、このような半田を鉛フリー半田ともいう）の場合、鉛フリー半田は、鉛を含む半田に比較して弾性が高く硬いため、実装時の吸着ノズルの実装荷重によりチップ抵抗器の本体部（基板）が割れるものと考えられる。
【０００８】
ここで、図２５と図２６に示す比較例の図を用いてチップ抵抗器の実装時にクラックが形成されるメカニズムについて説明する。
【０００９】
図２５に示すように、比較例のチップ抵抗器１００では、本体部１００ｃの表面上において、両端に設けられた接続用端子１００ａより中央付近の保護膜１００ｂの方が上方に突出している。その結果、部品ピックアップ工程で、チップ抵抗器１００の実装時に吸着ノズル１０１でチップ抵抗器１００を真空吸着した際に、吸着ノズル１０１の先端がチップ抵抗器１００の表面の中央付近に形成された保護膜１００ｂに接触する。
【００１０】
吸着ノズル１０１がチップ抵抗器１００の保護膜１００ｂに接触した状態で、チップ抵抗器１００の実装である部品実装を行うと、チップ抵抗器１００の本体部１００ｃにクラックが形成される。
【００１１】
すなわち、保護膜１００ｂが突出しているチップ抵抗器１００の構造では、図２６の比較例のモデル図に示すような３点支持の荷重のかかり方となる。図２６に示すモデルでは、荷重Ｆ＝（２σｗｔ2 ）／３ｌ＝（２σＷＴ2 ）／（３（Ｌ−２Ｂ））で表される。ここで、σは材料特有の破壊応力（ＭＰａ）、Ｗは構造体の幅（ｍｍ）、Ｔは図１２に示すように構造体の厚さ（ｍｍ）、Ｌは構造体の長さ（ｍｍ）、Ｂは構造体の端子部分の長さ（ｍｍ）である。
【００１２】
この式に対して0402型のチップ抵抗器１００の場合の数値を当てはめると、σ＝３５０ＭＰａ（アルミナの破壊応力）、Ｗ＝0.２０ｍｍ、Ｔ＝0.１２ｍｍ、Ｌ＝0.４０ｍｍ、Ｂ＝0.１０ｍｍであり、0402型のチップ抵抗器１００の破壊強度Ｆ（Ｎ）＝2.３（Ｎ）となる。
【００１３】
さらに、チップ抵抗器１００を半田実装する際に用いる半田が、図１６に示すように、鉛（Ｐｂ）含み半田４９と鉛フリー半田４８でヤング率（ＧＰａ）が異なっており、鉛フリー化により環境に好ましい鉛フリー半田４８を用いると、鉛含み半田４９より鉛フリー半田４８の方がヤング率が高く硬質であるため、前記荷重Ｆはさらに高くなり、その結果、クラックが発生し易くなる。
【００１４】
この現象を、図２７〜図２９に示す比較例の衝突のモデル図を用いて説明する。まず、吸着ノズル１０１とチップ抵抗器１００の質量の合計をｍとし、半田１０２のヤング率をＥとし、半田１０２の衝突部断面積をＳとし、さらに吸着ノズル１０１の荷重を変数Ｆ（ｔ）とし、半田１０２の弾性力を変数ｆ（ｔ）とし、半田１０２の吸着ノズル１０１の衝突による変位量を変数ｘ（ｔ）とし（図３１参照）、また初期条件として、衝突前の荷重（＝静荷重）をＦ0とし、衝突前の初速度をＶ0とすると、吸着ノズル１０１の運動方程式は、Ｆ（ｔ）−ｆ（ｔ）＝ｍ・（ｄ2 ｘ（ｔ））／ｄｔ2 式（１）と表すことができる。
【００１５】
また、半田１０２の運動方程式はヤング率の定義により、ｆ（ｔ）＝Ｅ・Ｓ・ｘ（ｔ）式（２）で表され、さらに荷重の時間変化は、式（１）と式（２）を解くと、ｆ（ｔ）＝Ｆ0＋（ｍＥＳ）1/2 Ｖ0×sin(（（ＥＳ／ｍ）1/2 ）×ｔ）式（３）で表される。
【００１６】
また、図３０に示す時間ｔと弾性力ｆ（ｔ）の関係により、弾性力の最大値ｆｍａｘが衝撃荷重になる。式（３）よりｆｍａｘは、ｆｍａｘ＝Ｆ0＋（ｍＥＳ）1/2 Ｖ0となる。
【００１７】
したがって、衝撃荷重はヤング率の平方根に比例するため、鉛フリー半田のようにヤング率が大きい半田は衝撃荷重が大きくなり、実装時にチップ抵抗器１００などの部品に与えるダメージはさらに大きくなる。すなわち、部品のクラックが発生し易くなる。
【００１８】
本発明の目的は、部品のクラックの発生を防止することができる技術を提供することにある。
【００１９】
また、本発明の他の目的は、電子装置の組み立て工程における歩留りの向上を図ることができる技術を提供することにある。
【００２０】
また、本発明の他の目的は、電子装置の信頼性の向上を図ることができる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２３】
すなわち、本発明は、第１基板と、前記第１基板上に搭載された、電力増幅回路を構成する能動素子を含む半導体チップと、前記第１基板上に搭載された面実装型受動部品とを有し、前記面実装型受動部品は、本体部と、前記本体部の両端に形成された接続用端子と、前記本体部を覆う保護膜とを有し、前記接続用端子の最上部が前記保護膜の最上部より3.０μｍ以上突出しているものである。
【００２４】
また、本発明は、基板を準備する工程と、前記基板上に、電力増幅回路を構成する能動素子を含む半導体チップを搭載する工程と、吸着ノズルを用いて、面実装型受動部品を吸着する工程と、前記吸着する工程の後、前記基板上に、吸着された前記面実装型受動部品を搭載する工程を含み、前記面実装型受動部品は、本体部と、前記本体部の両端に形成された接続用端子と、前記本体部を覆う保護膜とを有し、前記面実装型受動部品を吸着および搭載する工程において、前記面実装型受動部品の両端の接続用端子に吸着ノズルが接触した状態で前記面実装型受動部品が吸着されるものである。
【００２５】
また、本発明は、本体部と、前記本体部の両端に形成された接続用端子と、前記本体部を覆う保護膜とを有し、前記接続用端子の最上部が前記保護膜の最上部より3.０μｍ以上突出しているものである。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２７】
電力増幅回路を構成する面実装型受動部品が、本体部と、本体部の両端に形成された接続用端子と、本体部を覆う保護膜とを有し、接続用端子の最上部が保護膜の最上部より3.０μｍ以上突出していることにより、面実装型受動部品の実装時に、面実装型受動部品の両端の接続用端子に吸着ノズルが接触するように面実装型受動部品をピックアップした状態で面実装型受動部品を配線基板上に実装することができ、その結果、面実装型受動部品の実装時のクラック発生を防止することができる。これにより、電子装置の組み立て工程における歩留りを向上させることができ、さらに、電子装置の信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００２８】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
１．ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話機に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System)１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services)という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
２．ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
【００２９】
また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態では、電界効果トランジスタであるＭＯＳ・ＦＥＴ(Metal Oxide Semiconductor・Field Effect Transistor)をＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。
【００３０】
また、以下の実施の形態において、高周波と言う場合、概ね５００ＭＨｚ程度以上の周波数帯を指す。
【００３１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
（実施の形態１）
図１は本発明の実施の形態１の電子装置（ＲＦパワーモジュール）の回路ブロックの一例を示す回路ブロック図、図２は図１の電子装置の要部回路図、図３は図１の電子装置の半導体チップの要部平面図、図４は図３の半導体チップの要部断面図、図５は図３の半導体チップをモジュール基板に搭載したＲＦパワーモジュールの一例の全体平面図、図６は図５のＲＦパワーモジュールの断面図、図７は図５のＲＦパワーモジュールの等価回路の回路図、図８は図５のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例の説明図、図９は図８のデジタル携帯電話機システムのＲＦパワーモジュールの実装例の要部側面図、図１０は本発明の実施の形態１の電子装置の組み立て手順の一例を示す製造プロセスフロー図、図１１は本発明の実施の形態１の電子装置の組み立ての一例を示す断面フロー図、図１２は本発明の実施の形態１の電子装置に組み込まれる面実装型受動部品の構造の一例を示す断面図、図１３は図１２に示す面実装型受動部品の実装方法の一例を示す断面フロー図、図１４は図１２に示す面実装型受動部品の実装テストにおける不良発生率の一例を示すデータ図、図１５は図１２に示す面実装型受動部品の実装テストにおける突出量と破壊強度の関係の一例を示すデータ図、図１６は図１２に示す面実装型受動部品の実装における鉛フリー半田と鉛含み半田の比較図、図２５は比較例の面実装型受動部品の実装方法を示す断面フロー図、図２６は図２５に示す比較例の面実装型受動部品の実装時の荷重のかかり方を示すモデル図、図２７は図２５に示す比較例の面実装型受動部品の実装時の荷重のかかり方を示す断面図、図２８は図２５に示す比較例の面実装型受動部品の実装時の衝突直前の荷重のかかり方を示す断面図、図２９は図２５に示す比較例の面実装型受動部品の実装時の衝突後の荷重のかかり方を示す断面図、図３０は図２５に示す比較例の面実装型受動部品の実装時の時間と弾性力の関係を示すデータ図、図３１は図２５に示す比較例の面実装型受動部品の実装時の時間と半田の変位量の関係を示すデータ図である。
【００３３】
本実施の形態１では、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話機に使用されるＲＦパワーモジュールに本実施の形態１の電子装置を適用した場合について説明する。
【００３４】
図１は、本実施の形態１のＲＦパワーモジュールを構成する増幅回路用のＩＣ（Integrated circuit）チップ（半導体チップ）１Ｃの回路ブロック図を示している。この図１には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯を使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment ）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールに使用される増幅回路用のＩＣチップ（半導体チップ）１Ｃの回路ブロックが例示されている。
【００３５】
このＩＣチップ１Ｃは、ＧＳＭ９００用の電力増幅回路２Ａと、ＤＣＳ１８００用の電力増幅回路２Ｂと、それら電力増幅回路２Ａ，２Ｂの増幅動作の制御や補正等を行う周辺回路３とを有している。各電力増幅回路２Ａ，２Ｂは、それぞれ３つの増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３と、３つの整合回路２ＡＭ１〜２ＡＭ３，２ＢＭ１〜２ＢＭ３とを有している。すなわち、ＩＣチップ１Ｃの入力端子４ａ，４ｂは、入力用の整合回路２ＡＭ１，２ＢＭ１を介して１段目の増幅段２Ａ１，２Ｂ１の入力に電気的に接続され、１段目の増幅段２Ａ１，２Ｂ１の出力は段間用の整合回路２ＡＭ２，２ＢＭ２を介して２段目の増幅段２Ａ２，２Ｂ２の入力に電気的に接続され、２段目の増幅段２Ａ２，２Ｂ２の出力は段間用の整合回路２ＡＭ３，２ＢＭ３を介して最終段の増幅段２Ａ３，２Ｂ３の入力に電気的に接続され、最終段の増幅段２Ａ３，２Ｂ３の出力は出力端子５ａ，５ｂと電気的に接続されている。このように本実施の形態１では、１つのＩＣチップ１Ｃの中に、電力増幅回路２Ａ，２Ｂの全ての増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３が設けられている。一般的には３つの増幅段がそれぞれ別々のＩＣチップに設けられているか、または、１段目および２段目の増幅段が１つのＩＣチップに設けられ、最終段の増幅段はパワーが大きく動作時の発熱が高いことや他の増幅段への信号干渉が大きい等の理由から１段目および２段目の増幅段が設けられたＩＣチップとは別のＩＣチップに設けられている。このため、ＲＦパワーモジュールの小型化が阻害されている。これに対して、本実施の形態１では、１つのＩＣチップ１Ｃ内に、電力増幅回路２Ａ，２Ｂの全ての増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を設けたことにより、各増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３間の隣接間隔を大幅に短くすることができるので、そのＩＣチップ１Ｃを内蔵するＲＦパワーモジュールの大幅な小型化を実現することが可能となっている。
【００３６】
上記周辺回路３は、制御回路３Ａと、上記増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３にバイアス電圧を印加するバイアス回路３Ｂ等を有している。制御回路３Ａは、上記電力増幅回路２Ａ，２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路３Ａ１およびバイアス電圧生成回路３Ａ２を有している。電源制御回路３Ａ１は、上記増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の各々の出力用のパワーＭＯＳのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路３Ａ２は、上記バイアス回路３Ｂを制御するための第１制御電圧を生成する回路である。本実施の形態１では、電源制御回路３Ａ１が、ＩＣチップ１Ｃ外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路３Ａ２が電源制御回路３Ａ１で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路２Ａ，２Ｂの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。本実施の形態１では、このような周辺回路３を構成する素子も１つのＩＣチップ１Ｃ内に設けられている。これにより、インターフェイス部（ＩＣチップ１Ｃとモジュール基板（配線基板）との間のインターフェイス部およびＩＣチップ１Ｃとモジュール基板との各々に必要であったインターフェイス部）を大幅に削減でき、ＩＣチップ１Ｃやモジュール基板の面積を縮小できるので、ＲＦパワーモジュールの大幅な小型化を実現することが可能となっている。
【００３７】
次に、図２は、上記電力増幅回路２Ａおよび上記バイアス回路３Ｂの回路構成の一例を示している。なお、上記電力増幅回路２Ａ，２Ｂおよびその各々のバイアス回路３Ｂの回路構成は同じなので、ここでは上記電力増幅回路２Ａおよび電力増幅回路２Ａ用の回路構成の一例を代表して示す。
【００３８】
本実施の形態１の電力増幅回路２Ａは、上記３段の増幅段２Ａ１〜２Ａ３として３つのｎＭＯＳＱｎ（Ｑｎ１，Ｑｎ２，Ｑｎ３）を順次従属接続した回路構成を有している。この電力増幅回路２Ａの出力レベルは、上記バイアス回路３Ｂおよび電源制御回路３Ａ１から供給される上記第１電源電圧Ｖｄｄ１によって制御される。ここでは、その第１電源電圧Ｖｄｄ１が３つのｎＭＯＳＱｎ１，Ｑｎ２，Ｑｎ３の各々のドレイン電極に供給されるようになっている。
【００３９】
整合回路２ＡＭ１〜２ＡＭ３は、インダクタ（受動素子）と、コンデンサ（受動素子）とを有している。インダクタは、配線で形成されており、１段目の増幅段２Ａ１（ｎＭＯＳＱｎ１）の入力およびそれぞれの段間でのインピーダンス整合をとる機能を有している。また、上記コンデンサは、上記インダクタと各段のｎＭＯＳＱｎの入力との間に接続されており、上記インピーダンス整合の機能と、その他に第１電源電圧Ｖｄｄ１とゲートバイアス電圧との直流電圧を遮断する機能とを有している。
【００４０】
上記バイアス回路３Ｂは、複数の分圧回路を有している。各分圧回路は、一対の抵抗Ｒ１，Ｒ２で構成されている。各一対の抵抗Ｒ１，Ｒ２は、バイアス回路３Ｂの入力端子４ｃと、基準電位（例えば接地電位で０Ｖ）との間に直列に接続されている。各一対の抵抗Ｒ１，Ｒ２間を繋ぐ配線部分と、各段のｎＭＯＳＱｎ１〜Ｑｎ３の入力（ゲート電極）とが電気的に接続されている。このバイアス回路３Ｂの入力端子４ｃに上記第１制御電圧または出力レベル制御電圧が入力されると、その電圧が上記一対の抵抗Ｒ１，Ｒ２で分圧されて所望のゲートバイアス電圧が生成され、そのゲートバイアス電圧が、各々のｎＭＯＳＱｎ１〜Ｑｎ３のゲート電極に入力されるようになっている。
【００４１】
次に、図３は、上記ＩＣチップ１Ｃの要部平面図を示し、図４は、図３のＩＣチップ１Ｃの左右方向に沿って切断した箇所の要部断面図を示している。なお、図３は平面図であるが、図面を見易くするために同層のものに同じハッチングを付している。
【００４２】
ＩＣチップ１Ｃを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率が、例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている。基板１Ｓ上には、例えばｐ−型のシリコン単結晶からなるエピタキシャル層１ＥＰが形成されている。エピタキシャル層１ＥＰの抵抗率は、上記基板１Ｓの抵抗率よりも高い。このエピタキシャル層１ＥＰの主面には、上記増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３用のｎＭＯＳＱｎと、上記整合回路２ＡＭ１〜２ＡＭ３，２ＢＭ１〜２ＢＭ３用のインダクタＬ１、高Ｑ（Quality factor）値のコンデンサＣ１およびストリップ線路が形成されている。ここでは、２段の増幅段のｎＭＯＳＱｎ１，Ｑｎ２が示されているが、実際には上記のように２系統の１〜３段の全ての増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３が同一の基板１Ｓに形成されている。また、ここで示したｎＭＯＳＱｎは単位ＭＯＳを示しており、実際には、この単位ＭＯＳが複数個並列に接続されることで１つの増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３が形成されている。
【００４３】
まず、ｎＭＯＳＱｎは、例えばＬＤＭＯＳ（Laterally Diffused MOS）等のような横型のＭＯＳで形成されている。ｎＭＯＳＱｎの形成領域のエピタキシャル層１ＥＰには、ｐ型のウエルＰＷＬが形成されている。このｐ型のウエルＰＷＬは、例えばホウ素（Ｂ）などの不純物をエピタキシャル層１ＥＰにイオン注入することなどにより形成されている。エピタキシャル層１ＥＰの上記ｐ型のウエルＰＷＬ上には、ｎＭＯＳＱｎのゲート絶縁膜７が形成されている。このゲート絶縁膜７は、例えば酸化シリコン（ＳｉＯ２等）からなり、例えば熱酸化法などによって形成されている。このゲート絶縁膜７上には、ｎＭＯＳＱｎのゲート電極（入力）８が形成されている。このゲート電極８は、例えば多結晶シリコンとその上に形成された金属シリサイド層（例えばチタンシリサイド層またはコバルトシリサイド層）との積層導体膜で構成されている。ｎＭＯＳＱｎのチャネルは、ゲート電極８下のｐ型のウエルＰＷＬの上部に形成される。
【００４４】
このゲート電極８の一方の端部近傍のｐ型のウエルＰＷＬの領域内には、ｎ＋型の半導体領域９が形成されている。このｎ＋型の半導体領域９は、ｎＭＯＳＱｎのソースとして機能する領域であり、例えばリン（Ｐ）などの不純物をｐ型のウエルＰＷＬにイオン注入することで形成されている。また、ゲート電極８の他方の端部近傍のエピタキシャル層１ＥＰには、ｎ−型の半導体領域１０ａが形成されている。そして、ゲート電極８の他方の端部からｎ−型の半導体領域１０ａの分だけ離れた箇所には、ｎ＋型の半導体領域１０ｂがｎ−型の半導体領域１０ａと電気的に接続された状態で形成されている（ＬＤＤ（Lightly Doped Drain)構造）。このｎ−型の半導体領域１０ａおよびｎ＋型の半導体領域１０ｂは、ｎＭＯＳＱｎのドレイン（出力）として機能する領域であり、例えばリン（Ｐ）などの不純物をｐ型のウエルＰＷＬにイオン注入することで形成されている。
【００４５】
また、本実施の形態１では、各々のｎＭＯＳＱｎの形成領域のエピタキシャル層１ＥＰにｐ＋＋型の半導体領域１１ａが上記ｎ＋型の半導体領域９，１０ｂと接するように形成されている。このｐ＋＋型の半導体領域１１ａは、例えばホウ素（Ｂ）が導入されてなり、平面で見ると、ｎＭＯＳＱｎを取り囲むように形成され、断面で見ると、エピタキシャル層１ＥＰの主面から基板１Ｓに達するように形成されている。そして、本実施の形態１では、各ｎＭＯＳＱｎのソース用のｎ＋型の半導体領域９が、プラグＰＬ１を通じてｐ＋＋型の半導体領域１１ａと電気的に接続され、そのｐ＋＋型の半導体領域１１ａを通じて低抵抗なｐ＋型の基板１Ｓと電気的に接続されている。後述のように、基板１Ｓは、基板１Ｓの裏面全面にメタルで形成された電極１２を介して、ＩＣチップ１Ｃが実装されるモジュール基板の配線と電気的に接続され、その配線を通じて基準電位（例えば接地電位ＧＮＤで０Ｖ程度：固定電位）に電気的に接続される。すなわち、基板１Ｓは、ＩＣチップ１Ｃに形成された複数のｎＭＯＳＱｎの共通の接地部分とされている。
【００４６】
次に、上記図３および図４のｎＭＯＳＱｎ１，Ｑｎ２、インダクタＬ１およびコンデンサＣ１の接続関係と特徴等を説明する。
【００４７】
前段のｎＭＯＳＱｎ１のソース用のｎ＋型の半導体領域９と接続されたプラグＰＬ１は、第１層配線Ｍ１１と電気的に接続されている。このｎＭＯＳＱｎ１のゲート電極８は、プラグＰＬ２および第１層配線Ｍ１２（Ｍ）を介して第２層配線Ｍ２１（Ｍ）と電気的に接続されている。第２層配線Ｍ２１はｎＭＩＳＱｎ１の入力用の配線である。また、このｎＭＯＳＱｎ１のドレイン用のｎ＋型の半導体領域は、プラグＰＬ３を通じて第１層配線Ｍ１３（Ｍ）と電気的に接続されている。この第１層配線Ｍ１３は、インダクタＬ１の一端と電気的に接続されている。
【００４８】
このインダクタＬ１は、例えばスパイラル状の第２層配線Ｍ２２で形成されている。このインダクタＬ１の外周は、シールド用の第１層配線Ｍ１４、第２層配線Ｍ２３、プラグＰＬ４およびｐ＋＋型の半導体領域１１ｂにより取り囲まれている。シールド用の第１層配線Ｍ１４、第２層配線Ｍ２３、プラグＰＬ４およびｐ＋＋型の半導体領域１１ｂは、互いに電気的に接続されており（インダクタＬ１とは絶縁されている）、ｐ＋＋型の半導体領域１１ｂを通じて低抵抗な基板１Ｓと電気的に接続されて接地電位ＧＮＤに設定されている。このインダクタＬ１の他端は、第２層配線Ｍ２４（Ｍ）を通じてコンデンサＣ１の上部電極Ｃ１ａと電気的に接続されている。
【００４９】
コンデンサＣ１の上部電極Ｃ１ａの下層の配線層には、絶縁膜を挟んで上部電極Ｃ１ａと対向するように下部電極Ｃ１ｂが設けられている。この下部電極Ｃ１ｂは、プラグＰＬ５を通じてｐ＋＋型の半導体領域１１ｃと電気的に接続され、さらにｐ＋＋型の半導体領域１１ｃを通じて低抵抗なｐ＋型の基板１Ｓと電気的に接続されている。このコンデンサＣ１の外周も、シールド用の第１層配線Ｍ１５、第２層配線、プラグＰＬ６およびｐ＋＋型の半導体領域１１ｄにより取り囲まれている。シールド用の第１層配線Ｍ１５、第２層配線、プラグＰＬ６およびｐ＋＋型の半導体領域１１ｄは、互いに電気的に接続されており（コンデンサＣ１とは絶縁されている）、ｐ＋＋型の半導体領域１１ｄを通じて低抵抗な基板１Ｓと電気的に接続されて接地電位ＧＮＤに設定されている。
【００５０】
このコンデンサＣ１の上部電極Ｃ１ａは、第２層配線Ｍ２６（Ｍ）を通じてｎＭＯＳＱｎ２のゲート電極８と電気的に接続されている。なお、プラグＰＬ１〜ＰＬ６は、例えばタングステン等のようなメタルで形成されている。また、第１層配線Ｍ１１〜Ｍ１５および第２層配線Ｍ２１〜Ｍ２６は、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）を主配線材料とするメタルで形成されている。また、上記ｐ＋＋型の半導体領域１１ｂ〜１１ｄは、上記ｐ＋＋型の半導体領域１１ａの形成工程時に同時に形成されている。
【００５１】
次に、図５は上記ＩＣチップ１Ｃをモジュール基板（第１基板）ＭＣＢに搭載したＲＦパワーモジュールＰＭの一例の全体平面図を示し、図６は図５のパワーモジュールＰＭの左右方向に沿って切断した面の断面図を示している。また、図７は、図５および図６のパワーモジュールの回路図を示している。なお、図５では、モジュール基板ＭＣＢのチップ搭載面が見えるように封止部材を取り除いて示す。
【００５２】
ＩＣチップ１Ｃは、基板１Ｓの裏面をモジュール基板ＭＣＢの主面に向けた状態で、モジュール基板ＭＣＢの主面に形成されたキャビティＣＢＴと称する窪み内に収められた状態でモジュール基板ＭＣＢの主面上に搭載されている。ＩＣチップ１Ｃは、モジュール基板ＭＣＢの主面の中央よりも若干入力（図５の左側）寄りに配置されており、モジュール基板ＭＣＢの主面の出力側の領域の方が入力側の領域よりも広くなっている。これにより，ＲＦパワーモジュールＰＭのモジュール基板ＭＣＢに配置された出力用の整合回路を低損失に設計することができるので、ＲＦパワーモジュールＰＡの出力損失を低減でき、高い出力を引き出すことが可能となっている。
【００５３】
ＩＣチップ１ＣのボンディングパッドＰｉｎ，Ｐｏｕｔは、ボンディングワイヤＢＷを通じてモジュール基板ＭＣＢの主面の伝送線路１５ａ（１５ａ１〜１５ａ５），１５ｂ（１５ｂ１〜１５ｂ５），１５ｃと電気的に接続されている。１段目の増幅段２Ａ１，２Ｂ１のゲート電極（入力）にボンディングワイヤＢＷを通じて接続された伝送線路１５ａ１，１５ｂ１は、それぞれコンデンサＣｍ１，Ｃｍ２を介して入力端子１７ａ，１７ｂと電気的に接続されている。１段目の増幅段２Ａ１，２Ｂ１のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ２，１５ｂ２は、それぞれ高電位側の電源端子１８ａ１，１８ｂ１と電気的に接続されてとともに、それぞれ電源端子１８ａ１，１８ｂ１の近傍に配置されたコンデンサＣｍ３，Ｃｍ４を介して接地電位ＧＮＤと電気的に接続されている。２段目の増幅段２Ａ２，２Ｂ２のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ３，１５ｂ３は、それぞれ高電位側の電源端子１８ａ２，１８ｂ２と電気的に接続されてとともに、それぞれ電源端子１８ａ２，１８ｂ２の近傍に配置されたコンデンサＣｍ５，Ｃｍ６を介して接地電位ＧＮＤと電気的に接続されている。最終段目の増幅段２Ａ３，２Ｂ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ４，１５ｂ４は、それぞれ高電位側の電源端子１８ａ３，１８ｂ３と電気的に接続されてとともに、それぞれ電源端子１８ａ３，１８ｂ３の近傍に配置されたコンデンサＣｍ７，Ｃｍ８を介して接地電位ＧＮＤと電気的に接続されている。さらに、最終段目の増幅段２Ａ３，２Ｂ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ５，１５ｂ５は、それぞれコンデンサＣｍ９，Ｃｍ１０を介して出力端子１９ａ，１９ｂと電気的に接続されているとともに、それぞれの線路途中に配置されたコンデンサＣｍ１１，Ｃｍ１２を介して接地電位ＧＮＤと電気的に接続されている。周辺回路３の制御用のボンディングパッドＰｉｎにボンディングワイヤを通じて電気的に接続された伝送線路１５ｃは、制御端子２０と電気的に接続されている。なお、上記ボンディングワイヤＢＷは、例えば金（Ａｕ）等の細線からなり、インダクタとしての機能を有している。また、伝送線路１５ａ，１５ｂもインピーダンス整合用のインダクタとしての機能を有している。上記コンデンサＣｍ１〜Ｃｍ１２は、インピーダンス整合用のコンデンサとしての機能を有しており、チップ部品で構成されている。
【００５４】
一方、ＩＣチップ１Ｃの裏面の上記電極１２は、モジュール基板ＭＣＢのキャビティＣＢＴ底面のチップ搭載用の電極２１と接合されている。この電極２１は、複数のサーマルビア２２内の導体を通じてモジュール基板ＭＣＢの裏面の電極２３Ｇと電気的かつ熱的に接合されている。この電極２３Ｇには基準電位（例えば接地電位ＧＮＤで０Ｖ程度）が供給される。すなわち、モジュール基板ＭＣＢの裏面の電極２３Ｇに供給された基準電位は、サーマルビア２２および電極２１を通じて低抵抗な基板１Ｓに供給されるようになっている。また、逆にＩＣチップ１Ｃの動作時に発生した熱は、基板１Ｓの裏面から電極２１およびサーマルビア２２を通じてモジュール基板ＭＣＢの裏面の電極２３Ｇに伝わり放散されるようになっている。モジュール基板ＭＣＢの裏面の外周近傍の電極２３Ｓは、信号用の電極を示している。なお、モジュール基板ＭＣＢは、複数枚の絶縁体板を積層して一体化した多層配線構造を有している。この絶縁体板は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ2Ｏ3、比誘電率＝９〜9.７）等のようなセラミックからなるが、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。
【００５５】
次に、図８は、本実施の形態１のＲＦパワーモジュールＰＭを用いたデジタル携帯電話機システムＤＰＳの一例を示している。図８の符号ＡＮＴは信号電波の送受信用のアンテナ、符号２５はフロントエンド・モジュール、符号２６は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号２７は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路２６は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール２５は、インピーダンス整合回路ＭＮ１，ＭＮ２、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路２８ａ，２８ｂ、コンデンサＣ５，Ｃ６および分波器２９を有している。インピーダンス整合回路ＭＮ１，ＭＮ２は、ＲＦパワーモジュールＰＭの送信出力端子に接続されてインピーダンスの整合を行う回路、ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路２８ａ，２８ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５，Ｃ６は受信信号から直流成分をカットする素子、分波器２９は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路２８ａ，２８ｂの切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路２６から供給される。
【００５６】
また、図９は、上記図８のデジタル携帯電話機システムＤＰＳでのＲＦパワーモジュールＰＭの実装例を示している。マザーボード（第２基板）３０は、例えば多層配線構造を有するプリント配線基板等からなり、その主面上には、ＲＦパワーモジュールＰＭと、その他に複数のチップ部品３１が搭載されている。ＲＦパワーモジュールＰＭは、上記モジュール基板ＭＣＢの裏面の電極２３Ｇ，２３Ｓ等をマザーボード３０の主面に向けた状態でマザーボード３０上に搭載されている。こＲＦのパワーモジュールＰＭの電極２３Ｇ，２３Ｓ等は、半田等のような接合材３２を介してそれぞれマザーボード３０の配線パターンと接続されている。なお、ＲＦパワーモジュールＰＭのモジュール基板ＭＣＢの主面は、例えばシリコーンゴム等からなる封止部材３３により覆われており、これによりモジュール基板ＭＣＢの主面のＩＣチップ１Ｃ等が封止されている。
【００５７】
次に、本実施の形態１の電子装置の一例であるＲＦパワーモジュールＰＭの製造方法を、図１０に示す組み立て手順と図１１に示す断面フロー図を用いて説明する。
【００５８】
まず、多数個取り基板４０に対してステップＳ１の半田印刷を行う。
【００５９】
その際、多数個取り基板４０において、モジュール基板ＭＣＢの表面の端子であるランド４７（図１３参照）に半田印刷を行って、図１１（ａ）に示すような印刷半田パターン４１を形成する。
【００６０】
なお、前記半田印刷は、例えば、半田マスクを用いたスクリーン印刷などである。
【００６１】
前記半田印刷後、ステップＳ２に示す半田ポッティングを行う。
【００６２】
ここでは、多数個取り基板４０のそれぞれのモジュール基板ＭＣＢの凹部４２に半田をポッティングによって塗布して、図１１（ｂ）に示すように、ポッティング半田４３を形成する。
【００６３】
その際、チップ部品（面実装型受動部品）１６接続用の半田として図１６に示すような鉛フリー半田４８（鉛（Ｐｂ）を含まない半田）を採用し、半導体チップ（能動素子）３６接続用の半田として鉛含み半田４９を採用する。ここで、鉛フリー半田４８は、例えば、Ｓｂ１Ｓｎ１０の半田である。一方、鉛含み半田４９は、例えば、Ｐｂ９Ｓｎ１の半田である。
【００６４】
その後、図１０のステップＳ３に示す部品搭載を行う。
【００６５】
その際、図１１（ｃ）に示すように、モジュール基板ＭＣＢの印刷半田パターン４１上にチップ部品１６などの面実装型受動部品を配置する。
【００６６】
ここでは、抵抗器やコンデンサなどの複数種類のチップ部品（面実装型受動部品）１６のうち、比較的小型（薄型）な抵抗器を実装する場合を一例として説明する。例えば、図２に示す本実施の形態１のＲＦパワーモジュールＰＭの要部回路において、バイアス回路３Ｂで用いられているＲ１やＲ２などの抵抗器（チップ部品１６）である。
【００６７】
ＲＦパワーモジュールＰＭに搭載される面実装型受動部品のうち、抵抗器のチップ部品１６では、ＲＦパワーモジュールＰＭの小型化に伴って小型化が図られた0402型の抵抗器が用いられている。図１２に示すように、チップ部品１６の構成は、基板からなる本体部１６ｄと、この本体部１６ｄの両端に形成された接続用端子１６ｅと、本体部１６ｄの表面上の両端の接続用端子１６ｅで挟まれた領域を覆う保護膜１６ｈとからなる。
【００６８】
0402型の抵抗器の場合、その大きさは、部品長手方向の長さが0.４ｍｍ、幅が0.２ｍｍ、厚さが0.１５ｍｍである。
【００６９】
また、本体部１６ｄは基板であり、例えば、Ａｌ2Ｏ3からなる。さらに、保護膜１６ｈは、例えば、エポキシ系樹脂からなる。また、接続用端子１６ｅは、例えば、Ｎｉ合金からなる下地層１６ｆと、下地層１６ｆを覆う表面のＳｎ合金層１６ｇとからなる。
【００７０】
なお、本実施の形態１の抵抗器のチップ部品１６では、両端の接続用端子１６ｅの最上部が、中央付近の保護膜１６ｈの最上部より3.０μｍ以上突出している。すなわち、接続用端子１６ｅの最上部の位置と保護膜１６ｈの最上部の位置との差（突出量Ｈ）が、3.０μｍ以上である。
【００７１】
これにより、チップ部品１６の実装時に吸着ノズル１０１によってチップ部品１６をピックアップする際に、図１３に示すように、チップ部品１６の両端の接続用端子１６ｅに吸着ノズル１０１が接触するようにチップ部品１６を吸着してピックアップし、両端の接続用端子１６ｅに吸着ノズル１０１が接触した状態で、チップ部品１６をモジュール基板ＭＣＢ上に搭載できる。
【００７２】
その結果、吸着ノズル１０１からチップ部品１６にかかる荷重がチップ部品１６の表面の広領域に分散されるため、図２５および図２６に示す比較例の実装のようにはならず、チップ部品１６の実装時のクラック発生を防止することができる。
【００７３】
ここで、接続用端子１６ｅの最上部の位置と保護膜１６ｈの最上部の位置との差（突出量Ｈ）を3.０μｍ以上とする根拠について説明する。
【００７４】
まず、図１４は、チップ部品１６の実装時に吸着ノズル１０１からチップ部品１６にかかる荷重と不良発生率との関係を示す図である。図１４によれば、荷重が１2.５Ｎおよびそれより大きい時に不良が発生しており、荷重が７Ｎおよび１０Ｎの時には不良が発生していない。
【００７５】
したがって、チップ部品１６の本体部１６ｄの破壊強度を、その下限を考慮して７Ｎ以上となるようにする。
【００７６】
さらに、図１５に示す接続用端子１６ｅの突出量（Ｈ）と破壊強度Ｆ（Ｎ）の関係のデータより、チップ部品１６の破壊強度を７Ｎ以上にするためには、接続用端子１６ｅの突出量を3.０μｍ以上、マージンを考慮すると5.０μｍ以上にすることが好ましい。
【００７７】
したがって、本実施の形態１のチップ部品１６では、接続用端子１６ｅの最上部の位置と、保護膜１６ｈの最上部の位置との差である接続用端子１６ｅの突出量Ｈが3.０μｍ以上となっている。
【００７８】
なお、図１３に示すように、チップ部品１６の実装時には吸着ノズル１０１の吸着孔１０１ａから真空吸着を行ってチップ部品１６を吸着保持するため、吸着ノズル１０１の先端とチップ部品１６の表面との間の距離が長くなり過ぎることは好ましくない。
【００７９】
したがって、吸着ノズル１０１によるチップ部品１６の真空吸着を考慮した場合、チップ部品１６の接続用端子１６ｅの最上部の保護膜１６ｈの最上部からの突出量Ｈは、１4.０μｍ以下程度であることが好ましい。
【００８０】
ここで、図１３に示すチップ部品１６の実装方法において、吸着ノズル１０１からの荷重によりチップ部品１６の接続用端子１６ｅの上部は僅かに沈むため、吸着ノズル１０１の先端は、チップ部品１６の保護膜１６ｈに軽く接触する場合もあるが、接触するか否かは何れであってもよい。
【００８１】
また、本実施の形態１のＲＦパワーモジュールＰＭでは、チップ部品１６は、図１６に示すようにモジュール基板ＭＣＢ上のランド（電極）４７に鉛を含まない半田、すなわち鉛フリー半田４８を介して接続される。鉛フリー半田４８と鉛含み半田４９では、鉛フリー半田４８の方がヤング率が高くて硬いため、チップ部品１６がランド４７に着地した際の衝撃は大きい。つまり、図２７〜図３１に示す比較例で説明したように、鉛フリー半田４８のようにヤング率が大きな半田では衝撃荷重が大きくなり、面実装型受動部品に与えるダメージも大きい。
【００８２】
しかしながら、本実施の形態１ではチップ部品１６の接続用端子１６ｅの最上部における保護膜１６ｈの最上部からの突出量を3.０μｍ以上とすることにより、チップ部品１６の破壊強度を７Ｎ以上にすることができ、したがって、接続用の半田として硬い鉛フリー半田４８を採用した際にもチップ部品１６にクラックを発生させることなく実装することができる。
【００８３】
部品搭載後、図１０のステップＳ４に示すペレット搭載を行う。図１１（ｄ）に示すように、モジュール基板ＭＣＢの凹部４２に半導体チップ３６を配置する。
【００８４】
これにより、半導体チップ３６はモジュール基板ＭＣＢの凹部４２に半田接続部４４を介して搭載される。
【００８５】
その後、ステップＳ５のリフローを行う。
【００８６】
ここでは、多数個取り基板４０で一括リフローを行って、モジュール基板ＭＣＢ上のチップ部品１６および半導体チップ３６をともに半田接続する。
【００８７】
その後、ステップＳ６の自動外観検査を行う。
【００８８】
ここでは、一括リフロー後の多数個取り基板４０の外観検査を行い、リフロー不良の有無を検査する。
【００８９】
その後、ステップＳ７に示すワイヤボンディングを行う。
【００９０】
ここでは、例えば、図１１（ｅ）に示すように、金線などのボンディングワイヤＢＷを用いてワイヤボンディングを行い、半導体チップ３６の表面電極であるパッドとこれに対応する多数個取り基板４０のモジュール基板ＭＣＢにおける端子とをボンディングワイヤＢＷによって電気的に接続する。
【００９１】
その後、ステップＳ８に示す外観検査を行う。
【００９２】
ここでは、ワイヤボンディング後の多数個取り基板４０の外観検査を行い、ワイヤボンディング不良の有無を検査する。
【００９３】
その後、ステップＳ９に示す印刷封止を行う。
【００９４】
ここでは、印刷によって樹脂封止を行い、図１１（ｆ）に示すように、半導体チップ３６やボンディングワイヤＢＷを封止用樹脂４５で封止する。
【００９５】
なお、封止用樹脂４５は、例えばシリコーンゴム（シリコーン樹脂）やエポキシ樹脂等からなるものである。
【００９６】
その後、ステップＳ１０の基板分割を行って、多数個取り基板４０を個片基板である個々のモジュール基板ＭＣＢに分割し、これにより、図１１（ｇ）に示すような個々のＲＦパワーモジュールＰＭの形態とする。
【００９７】
続いて、ステップＳ１１に示す特性選別を行って、それぞれのＲＦパワーモジュールＰＭの電気的特性を取得するとともに、その結果によりＲＦパワーモジュールＰＭを選別する。
【００９８】
その後、ステップＳ１２のテーピングを行う。
【００９９】
すなわち、選別された複数のＲＦパワーモジュールＰＭをテーピングして、図４（ｈ）に示すリール４６に巻き取って収納する。
【０１００】
本実施の形態１によれば、高周波電力増幅回路を構成するチップ部品１６における接続用端子１６ｅの最上部が保護膜１６ｈの最上部より3.０μｍ以上突出していることにより、チップ部品１６の実装時に、チップ部品１６の両端の接続用端子１６ｅに吸着ノズル１０１が接触するようにチップ部品１６をピックアップした状態でモジュール基板ＭＣＢ上に実装することができる。
【０１０１】
その結果、チップ部品１６の実装時のクラック発生を防止することができる。これにより、ＲＦパワーモジュールＰＭの組み立て工程における歩留りを向上させることができ、さらにＲＦパワーモジュールＰＭの信頼性の向上を図ることができる。
【０１０２】
本実施の形態１の電子装置およびその製造方法で採用される面実装型受動部品は、0402型の抵抗器（チップ部品１６）のように本体部１６ｄの厚さが、例えば、0.１５μｍ以下の薄型の部品の場合に非常に有効である。
【０１０３】
ただし、前記面実装型受動部品は、その厚さが0.１５μｍを超える部品に適用することも可能である。
【０１０４】
（実施の形態２）
図１７は、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話機システムＤＰＳの一例を示している。このデジタル携帯電話機システムＤＰＳは、マザーボードＭＢ上に搭載されたモジュール、回路および素子等によって構築されている。符号ＰＭは本実施の形態２の電子装置であるＲＦパワーモジュール、符号ＡＮＴは信号電波の送受信用のアンテナ、符号ＦＥＭはフロントエンド・モジュール、符号ＢＢＣは音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号ＦＭＣは受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。
【０１０５】
フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路ＢＢＣは、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。
【０１０６】
フロントエンド・モジュールＦＥＭは、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路ＳＷ１，ＳＷ２、コンデンサＣ１，Ｃ２および分波器ＷＤＣを有している。ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路ＳＷ１，ＳＷ２は送受信信号切り換え用のスイッチ回路、コンデンサＣ１，Ｃ２は受信信号から直流成分をカットする素子、分波器ＷＤＣは、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路ＳＷ１，ＳＷ２の切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路ＢＢＣから供給される。
【０１０７】
次に、図１８は、上記ＲＦパワーモジュールＰＭの回路ブロック図の一例を示している。ＲＦパワーモジュールＰＭは、例えばＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００およびＤＣＳ１９００の４つの周波数帯を使用可能（フォーバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment)変調方式との２つの通信方式を使用可能な構成とされている。
【０１０８】
このＲＦパワーモジュールＰＭは、ＧＳＭ８５０およびＧＳＭ９００用の増幅回路部２Ａと、ＤＣＳ１８００およびＤＣＳ１９００用の増幅回路部２Ｂと、それら増幅回路部２Ａ，２Ｂの増幅動作の制御や補正等を行う周辺回路３とを有している。各増幅回路部２Ａ，２Ｂは、それぞれ直列に接続された３つの増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３と、４つのインピーダンス整合回路２ＡＭ１〜２ＡＭ４，２ＢＭ１〜２ＢＭ４とを有している。すなわち、パワーモジュールＰＭの入力端子Ｔａ１，Ｔｂ１は、入力段のインピーダンス整合回路２ＡＭ１，２ＢＭ１を介して１段目の増幅回路部２Ａ１，２Ｂ１の入力に電気的に接続され、１段目の増幅回路部２Ａ１，２Ｂ１の出力は段間用のインピーダンス整合回路２ＡＭ２，２ＢＭ２を介して２段目の増幅回路部２Ａ２，２Ｂ２の入力に電気的に接続され、２段目の増幅回路部２Ａ２，２Ｂ２の出力は段間用のインピーダンス整合回路２ＡＭ３，２ＢＭ３を介して最終段の増幅回路部２Ａ３，２Ｂ３の入力に電気的に接続され、最終段の増幅回路部２Ａ３，２Ｂ３の出力は出力段のインピーダンス整合回路２ＡＭ４，２ＢＭ４を介して出力端子Ｔａ２，Ｔｂ２と電気的に接続されている。
【０１０９】
上記周辺回路３は、制御回路３Ａと、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３にバイアス電圧を印加するバイアス回路３Ｂ等を有している。制御回路３Ａは、上記増幅回路部２Ａ，２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路３Ａ１およびバイアス電圧生成回路３Ａ２を有している。電源制御回路３Ａ１は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の各々の出力用のパワーＭＯＳ・ＦＥＴのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路３Ａ２は、上記バイアス回路３Ｂを制御するための第１制御電圧を生成する回路である。本実施の形態１では、電源制御回路３Ａ１が、ＲＦパワーモジュールＰＭの外部の上記ベースバンド回路ＢＢＣから供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路３Ａ２が電源制御回路３Ａ１で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ベースバンド回路ＢＢＣは、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、増幅回路部２Ａ，２Ｂの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【０１１０】
次に、図１９は、上記図１７のデジタル携帯電話機システムＤＰＳの上記ＲＦパワーモジュールＰＭの実装例を示している。マザーボードＭＢは、例えば多層配線構造を有するプリント配線基板等からなり、その主面上には、ＲＦパワーモジュールＰＭと複数のチップ部品３１とが実装されている。ＲＦパワーモジュールＰＭは、モジュール基板ＭＣＢの裏面（モジュール実装面）の複数の電極（外部接続用電極）の各々に接続されたバンプ電極（外部端子、突起電極）３５を介してマザーボードＭＢの主面上に実装されている。
【０１１１】
すなわち、ＲＦパワーモジュールＰＭは、モジュール実装面に複数の突起状のバンプ電極３５をアレイ状に配置した、いわゆるＢＧＡ（Ball Grid Array)パッケージ構成とされている。また、チップ部品３１は、接合材３４を介してマザーボードＭＢの主面上に実装されている。バンプ電極３５および接合材３４の材料には、例えば錫−銀（Ａｇ）−銅（Ｃｕ）合金や錫−銀−ビスマス（Ｂｉ）−銅合金等のような錫−銀系の鉛フリー（無鉛）半田（融点：約２２１度）、錫−銅−ニッケル（Ｎｉ）合金等のような錫−銅系の鉛フリー半田（融点：約２２７度）、錫−亜鉛（Ｚｎ）合金等のような錫−亜鉛系の鉛フリー半田（融点：約１９８度）、錫−ビスマス−銀合金等のような錫−ビスマス系の鉛フリー半田（融点：約１４８度）または錫−アンチモン（Ｓｂ）合金の鉛フリー半田等が使用されている。ＲＦパワーモジュールＰＭとチップ部品３１とはマザーボードＭＢの配線を通じて互いに電気的に接続されて上記デジタル携帯電話機システムＤＰＳが形成されている。モジュール基板ＭＣＢの主面（被部品実装面）は、例えばシリコーンゴム（シリコーン樹脂）やエポキシ樹脂等からなる封止部材３３により覆われ、これによりモジュール基板ＭＣＢの主面に実装された後述の半導体チップやチップ部品等のような電子部品が封止されている。
【０１１２】
上記ＲＦパワーモジュールＰＭのバンプ電極３５の材料は、鉛を含まない半田（鉛フリー半田）の他に、金（Ａｕ）を用いても良い。また、上記ＲＦパワーモジュールＰＭのパッケージ構成は、ＢＧＡパッケージ構成の他に、モジュール実装面に複数の平らな電極パッドをアレイ状に配置した、いわゆるＬＧＡ（Land Grid Array)パッケージ構成としても良い。
【０１１３】
次に、図２０は上記ＲＦパワーモジュールＰＭのモジュール基板ＭＣＢの主面（被部品実装面）の一例の平面図であり、図２０では、モジュール基板ＭＣＢの主面（被部品実装面）が見えるように図１９で示した封止部材３３を取り除いている。
【０１１４】
モジュール基板ＭＣＢは、絶縁層と配線３８とを交互に積層して一体化した多層配線構造を有している。この絶縁層は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ2Ｏ3、比誘電率＝９〜9.７）等のようなセラミックにより形成されている。ただし、絶縁層の材料は、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。
【０１１５】
モジュール基板ＭＣＢの被部品実装面には、例えば１つの半導体チップ３６が実装されている他、例えば大きさの異なる３種類のチップ部品（面実装型受動部品）１６（１６ａ〜１６ｃ）が実装されている。
【０１１６】
半導体チップ３６は、その主面（デバイス形成面）を上に向けた状態で、モジュール基板ＭＣＢの主面中央のキャビティと称する平面略矩形状の窪み３７内に収まり良く実装されている。半導体チップ３６には、上記ＧＳＭ８５０およびＧＳＭ９００用の３段の増幅回路部２Ａ１〜２Ａ３と、ＤＣＳ１８００およびＤＣＳ１９００用の３段の増幅回路部２Ｂ１〜２Ｂ３とが形成されている。この半導体チップ３６の主面の外周近傍には、その外周に沿って複数のボンディングパッド（外部端子：以下、単にパッドともいう）Ｐが形成されている。パッドＰは、半導体チップ３６に形成された回路の引き出し電極である。また、この半導体チップ３６の外周のモジュール基板ＭＣＢの被部品実装面には、複数の電極３８Ｅが、半導体チップ３６の外周を取り囲むように配置されている。
【０１１７】
各電極３８Ｅは、モジュール基板ＭＣＢの主面の配線３８と一体に形成されている。この各電極３８Ｅと半導体チップ３６のパッドＰとは、その各々に接した状態で接続されたボンディングワイヤ（以下、単にワイヤともいう）ＢＷを通じて互いに電気的に接続されている。ワイヤＢＷは、例えば金（Ａｕ）により形成されている。また、半導体チップ３６の裏面は、モジュール基板ＭＣＢの窪み３７の底面の電極３８Ｅに接続されている。
【０１１８】
図２１は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor 、横方向拡散ＭＯＳＦＥＴ）により形成した場合の半導体チップ３６の要部断面図の一例を示している。
【０１１９】
ｐ＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０３が形成されている。ｐ型ウエル２０３の表面には、酸化シリコンなどからなるゲート絶縁膜２０４を介してＬＤＭＯＳＦＥＴのゲート電極２０５が形成されている。ゲート電極２０５は、例えばｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２０６が形成されている。
【０１２０】
エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２０７と、ｎ−型オフセットドレイン領域２０７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２０８と、ｎ型オフセットドレイン領域２０８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２０９とからなる。これらｎ−型オフセットドレイン領域２０７、ｎ型オフセットドレイン領域２０８およびｎ＋型ドレイン領域２０９のうち、ゲート電極２０５に最も近いｎ−型オフセットドレイン領域２０７は不純物濃度が最も低く、ゲート電極２０５から最も離間したｎ＋型ドレイン領域２０９は不純物濃度が最も高い。
【０１２１】
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域２１０と、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域２１０よりも不純物濃度が高いｎ＋型ソース領域２１１とからなる。ｎ−型ソース領域２１０の下部には、ｐ型ハロー領域２１２が形成されている。
【０１２２】
ｎ＋型ソース領域２１１の端部（ｎ−型ソース領域２１０と接する側と反対側の端部）には、ｎ＋型ソース領域２１１と接するｐ型打抜き層２１４が形成されている。ｐ型打抜き層２１４の表面近傍には、ｐ＋型半導体領域２１５が形成されている。ｐ型打抜き層２１４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電層であり、例えばエピタキシャル層２０２に形成した溝２１３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
【０１２３】
ＬＤＭＯＳＦＥＴのｐ型打抜き層２１４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１１）およびドレイン（ｎ＋型ドレイン領域２０９）のそれぞれの上部には、窒化シリコン膜２２１と酸化シリコン膜２２２とに形成されたコンタクトホール２２３内のプラグ２２４が接続されている。ｐ型打抜き層２１４（ｐ＋型半導体領域２１５）およびソース（ｎ＋型ソース領域２１１）には、プラグ２２４を介してソース電極２２５が接続され、ドレイン（ｎ＋型ドレイン領域２０９）には、プラグ２２４を介してドレイン電極２２６が接続されている。
【０１２４】
ドレイン電極２２６およびソース電極２２５のそれぞれには、ドレイン電極２２６およびソース電極２２５を覆う酸化シリコン膜２２７に形成されたスルーホール２２８を介して配線２２９が接続されている。配線２２９の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２３０が形成されている。また、半導体基板２０１の裏面にはソース裏面電極２３１が形成されている。
【０１２５】
図２２は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction  Bipolar Transistor）により形成した場合の半導体チップ３６の要部断面図の一例を示している。
【０１２６】
半絶縁性のＧａＡｓ基板（半導体基板）２５１上にｎ＋型ＧａＡｓ層よりなるサブコレクタ層２５２が形成され、サブコレクタ層２５２上にＨＢＴ２５３が形成されている。
【０１２７】
各ＨＢＴ２５３は、サブコレクタ層２５２上に形成された金などからなるコレクタ電極２５４と、このコレクタ電極２５４とは所定間隔だけ離間して形成されたコレクタメサ２５５を有している。コレクタメサ２５５は、例えばｎ型ＧａＡｓ層より形成され、コレクタメサ２５５とコレクタ電極２５４はサブコレクタ層２５２を介して電気的に接続されている。
【０１２８】
コレクタメサ２５５上には、例えばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、例えばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、例えばタングステンシリサイドから形成されている。このように、ベースメサ（ｐ型ＧａＡｓ層）２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。
【０１２９】
コレクタ電極２５４には、絶縁膜２６１に形成されたコンタクトホール２６２を介してコレクタ配線２６３が接続されている。エミッタ電極２５９には、絶縁膜２６４，２６１に形成されたスルーホール２６５を介してエミッタ配線２６６が接続されている。エミッタ配線２６６よりも上層の構造については、ここでは図示およびその説明を省略する。
【０１３０】
一方、図２０に示した上記チップ部品１６ａ〜１６ｃは、その電極がモジュール基板ＭＣＢの被部品実装面の電極３８Ｅに接続された状態でモジュール基板ＭＣＢの被部品実装面上に実装されている。チップ部品１６には、例えばコンデンサＣＧ１〜ＣＧ６，ＣＡ１〜ＣＡ３、フェライトビーズＦＢ１、インダクタＬＧ１および抵抗Ｒ１，Ｒ３，Ｒ５等のような受動素子が形成されている。
【０１３１】
チップ部品１６の中でサイズが最も小さいチップ部品（面実装型受動部品）１６ａ（図面を見易くするためチップ部品１６ａに梨地のハッチングを付す）は、0402型のチップ部品である。このチップ部品１６ａの採用によりＲＦパワーモジュールＰＭの小型化がなされている。ここでは、抵抗Ｒ１，Ｒ３，Ｒ５およびコンデンサＣＧ１等が形成されたチップ部品１６ａが例示されている。このチップ部品１６ａよりも大きなチップ部品１６ｂは、例えば0603型のチップ部品である。ここでは、コンデンサＣＧ２〜ＣＧ６，ＣＡ１〜ＣＡ３およびフェライトビーズＦＢ１等が形成されたチップ部品１６ｂが例示されている。さらに、このチップ部品１６ｂよりも大きなチップ部品１６ｃは、例えば1005型のチップ部品である。ここでは、インダクタＬＧ１が形成されたチップ部品１６ｃが例示されている。
【０１３２】
次に、図２３は上記ＲＦパワーモジュールＰＭの高周波電力増幅回路の回路図の一例を示し、図２４は図２３の回路図中のチップ部品１６を素子レベルの図記号で示した回路図の一例を示している。実線はＲＦ信号配線、破線は電源配線、二点鎖線は制御信号配線を示している。電源配線には、高電位側の電源配線と、低電位側の電源配線（基準電位または接地電位供給用の配線）と、その他にバイアス配線も含む。制御信号配線には、バンド／モード切換スイッチ信号配線等の種々の制御信号配線がある。
【０１３３】
符号Ｔａ３〜Ｔａ７，Ｔｂ３〜Ｔｂ７はパワーモジュールＰＭの端子を示している。端子Ｔａ１〜Ｔａ７は、ＧＳＭ８５０およびＧＳＭ９００用の増幅系の端子を示し、端子Ｔｂ１〜Ｔｂ７は、ＤＣＳ１８００およびＤＣＳ１９００用の増幅系の端子を示している。また、符号Ｐａ１〜Ｐａ７，Ｐｂ１〜Ｐｂ７，Ｐｃ１〜Ｐｃ３は半導体チップ３６の上記パッドＰを示している。
【０１３４】
図２３では図面を見易くするために0402型のチップ部品１６ａに梨地のハッチングを付した。また、図２４では図面を見易くするために0402型のチップ部品１６ａの素子記号を四角で取り囲むように示した。0402型のチップ部品１６ａは、主に印加される電圧（あるいは流れる電流）が0603型や1005型のチップ部品１６ｂ，１６ｃに印加される電圧（あるいは流れる電流）よりも小さい箇所に使用されている。ここでは、コンデンサＣＧ１，Ｒ１，Ｒ３，Ｒ５等が0402型のチップ部品１６ａに形成されている場合が例示されている。また、フェライトビーズＦＢ１，ＦＢ２、コンデンサＣＡ１〜ＣＡ３，ＣＢ２，ＣＢ３、コンデンサＣＧ２〜ＣＧ５，ＣＰ２〜ＣＰ５、コンデンサＣＧ６等は0603型のチップ部品１６ｂに形成され、インダクタＬＧ１，ＬＰ１等は1005型のチップ部品１６ｃに形成されている場合が例示されている。
【０１３５】
コンデンサＣＧ１は、微弱なＲＦ信号の入力部と１段目の増幅回路部２Ａ１のトランジスタとのインピーダンス整合を行うＲＦ入力部の整合回路用のコンデンサであり、パワーモジュールＰＭの入力端子Ｔａ１と、初段の増幅回路部２Ａ１の入力に電気的に接続されるパッドＰａ１とを電気的に接続するＲＦ信号配線と、接地電位との間に電気的に接続されている。この整合が合わないと入力信号に反射が起こり効率を低下させる。このコンデンサＣＧ１に流れる電流は、例えば２０〜３０ｍＡで、印加される電圧は、例えば０Ｖ（ほとんど印加されない）である。
【０１３６】
抵抗Ｒ１は、ＲＦ出力の変動量を決めるバイアス抵抗であり、パッドＰｃ１と接地電位との間に電気的に接続されている。この抵抗Ｒ１に流れる電流は、例えば０．３ｍＡで、印加される電圧は、例えば１．５５Ｖである。抵抗Ｒ３は、ＲＦ出力を出力し始めるポイントを決めるバイアス抵抗であり、パッドＰｃ２と接地電位との間に電気的に接続されている。この抵抗Ｒ３に流れる電流は、例えば０．２７ｍＡで、印加される電圧は、例えば１．３９Ｖである。抵抗Ｒ５は、コンデンサＣＧ６とともに検波回路を構成するチップ部品１６であり、コンデンサＣＧ６でピックアップしたＲＦ信号の反射波を相殺し、必要な進行波のみをピックアップする機能を有しており、パッドＰｃ３とコンデンサＣＧ６とを電気的に接続する配線と接地電位との間に電気的に接続されている。この抵抗Ｒ５に流れる電流は、例えば２０〜３０ｍＡで、印加される電圧は、例えば０Ｖ（ほとんど印加されない）である。また、コンデンサＣＧ６に流れる電流は、例えば１．１Ａで、印加される電圧は、例えば３．５Ｖである。
【０１３７】
フェライトビーズＦＢ１，ＦＢ２、コンデンサＣＡ１は、１段目の電源回路であり、ＲＦフィルタとして発振防止の役割を持つ他、ＲＦ回路からのＲＦ信号の漏れによって電源（直流（ＤＣ））が誤動作しないようにする役割を持っている。このフェライトビーズＦＢ１，ＦＢ２、コンデンサＣＡ１に流れる電流は、例えば０．１１Ａで、印加される電圧は、例えば３．５Ｖである。
【０１３８】
コンデンサＣＡ２，ＣＢ２は、２段目の電源回路であり、役割は初段の電源回路と同じである。コンデンサＣＡ２，ＣＢ２とモジュール基板ＭＣＢ上のライン（配線３８）とによってＲＦフィルタを形成している。このコンデンサＣＡ２に流れる電流は、例えば０．３Ａで、印加される電圧は、例えば３．５Ｖである。コンデンサＣＡ３，ＣＢ３、インダクタＬＧ１，ＬＰ１は、３段目の電源回路であり、ＲＦフィルタとして発振防止の役割を持っている。このコンデンサＣＡ３，ＣＢ３、インダクタＬＧ１，ＬＰ１に流れる電流は、例えば１．１Ａで、印加される電圧は、例えば３．５Ｖである。
【０１３９】
コンデンサＣＧ２〜ＣＧ５，ＣＰ２〜ＣＰ５は、出力部と３段目の増幅回路部２Ａ３，２Ｂ３のトランジスタとのインピーダンス整合を行うＲＦ出力部の整合回路用のコンデンサである。ＲＦ信号出力が大きく、インピーダンスの差が大きいため部品を多用している。このコンデンサＣＧ２〜ＣＧ５，ＣＰ２〜ＣＰ５に流れる電流は、例えば１．１Ａで、印加される電圧は、例えば３．５Ｖである。
【０１４０】
本実施の形態２のＲＦパワーモジュールＰＭでは、図２０に示すような抵抗Ｒ１，Ｒ３，Ｒ５およびコンデンサＣＧ１等が0402型のチップ部品（面実装型受動部品）１６ａであり、これらのチップ部品１６ａが、図１２に示すような構造となっている。
【０１４１】
すなわち、チップ部品１６ａは、その接続用端子１６ｅの最上部における保護膜１６ｈの最上部からの突出量Ｈが3.０μｍ以上、好ましくは5.０μｍ以上で、かつ１4.０μｍ以下となっている。
【０１４２】
本実施の形態２のＲＦパワーモジュールＰＭの製造方法については、実施の形態１のＲＦパワーモジュールＰＭと同様であり、その重複説明は省略する。
【０１４３】
したがって、図２０に示す0402型のチップ部品１６ａのモジュール基板ＭＣＢへの実装方法についても、実施の形態１で説明した図１３に示す実装方法と同様であり、高周波電力増幅回路を構成するチップ部品１６における接続用端子１６ｅの最上部が保護膜１６ｈの最上部より3.０μｍ以上突出していることにより、チップ部品１６ａの実装時に、吸着ノズル１０１からチップ部品１６ａにかかる荷重がチップ部品１６ａの表面の広領域に分散されるため、図２５に示す比較例の実装のようにはならず、チップ部品１６ａの実装時のクラック発生を防止することができる。
【０１４４】
なお、本実施の形態２の電子装置およびその製造方法ならびに面実装型受動部品によって得られるその他の効果については、実施の形態１のものと同様であるため、その重複説明は省略する。
【０１４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４６】
例えば、前記実施の形態１，２では、主として本発明者によってなされた発明をその背景となった利用分野であるデジタル携帯電話機システムに適用した場合について説明したが、それに限定されるものではなく、例えば通信機能を有するＰＤＡ（Personal Digital Assistants)等のような移動体情報処理装置や通信機能を有するパーソナルコンピュータ等のような情報処理装置にも適用できる。
【産業上の利用可能性】
【０１４７】
本発明は、半導体製造技術および面実装型受動部品に好適である。
【図面の簡単な説明】
【０１４８】
【図１】本発明の実施の形態１の電子装置（ＲＦパワーモジュール）の回路ブロックの一例を示す回路ブロック図である。
【図２】図１の電子装置の要部回路図である。
【図３】図１の電子装置の半導体チップの要部平面図である。
【図４】図３の半導体チップの要部断面図である。
【図５】図３の半導体チップをモジュール基板に搭載したＲＦパワーモジュールの一例の全体平面図である。
【図６】図５のＲＦパワーモジュールの断面図である。
【図７】図５のＲＦパワーモジュールの等価回路の回路図である。
【図８】図５のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例の説明図である。
【図９】図８のデジタル携帯電話機システムのＲＦパワーモジュールの実装例の要部側面図である。
【図１０】本発明の実施の形態１の電子装置の組み立て手順の一例を示す製造プロセスフロー図である。
【図１１】本発明の実施の形態１の電子装置の組み立ての一例を示す断面フロー図である。
【図１２】本発明の実施の形態１の電子装置に組み込まれる面実装型受動部品の構造の一例を示す断面図である。
【図１３】図１２に示す面実装型受動部品の実装方法の一例を示す断面フロー図である。
【図１４】図１２に示す面実装型受動部品の実装テストにおける不良発生率の一例を示すデータ図である。
【図１５】図１２に示す面実装型受動部品の実装テストにおける突出量と破壊強度の関係の一例を示すデータ図である。
【図１６】図１２に示す面実装型受動部品の実装における鉛フリー半田と鉛含み半田の比較図である。
【図１７】本発明の実施の形態２の電子装置を有する携帯電話機システムの構成の一例を示すブロック構成図である。
【図１８】図１７に示す携帯電話機システム中の電子装置の一例の回路ブロック図である。
【図１９】図１７の携帯電話機システムでの電子装置の実装例の説明図である。
【図２０】本発明の実施の形態２の電子装置における配線基板の主面の一例の平面図である。
【図２１】本発明の実施の形態２の電子装置の増幅回路部を構成する半導体増幅素子をＬＤＭＯＳＦＥＴにより形成した場合の半導体チップの一例の要部断面図である。
【図２２】本発明の実施の形態２の電子装置の増幅回路部を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタにより形成した場合の半導体チップの一例の要部断面図である。
【図２３】本発明の実施の形態２の電子装置の高周波電力増幅回路の一例の回路図である。
【図２４】図２３の回路図中のチップ部品を素子レベルの図記号で示した一例の回路図である。
【図２５】本発明の電子装置の面実装型受動部品に対する比較例の面実装型受動部品の実装方法を示す断面フロー図である。
【図２６】図２５に示す比較例の面実装型受動部品の実装時の荷重のかかり方を示すモデル図である。
【図２７】図２５に示す比較例の面実装型受動部品の実装時の荷重のかかり方を示す断面図である。
【図２８】図２５に示す比較例の面実装型受動部品の実装時の衝突直前の荷重のかかり方を示す断面図である。
【図２９】図２５に示す比較例の面実装型受動部品の実装時の衝突後の荷重のかかり方を示す断面図である。
【図３０】図２５に示す比較例の面実装型受動部品の実装時の時間と弾性力の関係を示すデータ図である。
【図３１】図２５に示す比較例の面実装型受動部品の実装時の時間と半田の変位量の関係を示すデータ図である。
【符号の説明】
【０１４９】
１Ｃ  ＩＣチップ（半導体チップ）
１Ｓ  半導体基板
１ＥＰ  エピタキシャル層
２Ａ，２Ｂ  電力増幅回路
２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３  増幅段
２ＡＭ１〜２ＡＭ３，２ＢＭ１〜２ＢＭ３  整合回路
３  周辺回路
３Ａ  制御回路
３Ａ１  電源制御回路
３Ａ２  バイアス電圧生成回路
３Ｂ  バイアス回路
４ａ，４ｂ，４ｃ  入力端子
５ａ，５ｂ  出力端子
７  ゲート絶縁膜
８  ゲート電極
９  ｎ＋型の半導体領域
１０ａ  ｎ−型の半導体領域
１０ｂ  ｎ＋型の半導体領域
１１ａ〜１１ｄ  ｐ＋＋型の半導体領域
１２  電極
１５ａ，１５ａ１〜１５ａ５  伝送線路
１５ｂ，１５ｂ１〜１５ｂ５  伝送線路
１５ｃ  伝送線路
１６，１６ａ  チップ部品（面実装型受動部品）
１６ｂ，１６ｃ  チップ部品
１６ｄ  本体部
１６ｅ  接続用端子
１６ｆ  下地層
１６ｇ  Ｓｎ合金層
１６ｈ  保護膜
１７ａ、１７ｂ  入力端子
１８ａ１〜１８ａ３  電源端子
１８ｂ１〜１８ｂ３  電源端子
１９ａ，１９ｂ  出力端子
２０  制御端子
２１  電極
２２  サーマルビア
２３Ｇ  電極
２３Ｓ  電極
２５  フロントエンド・モジュール
２６  ベースバンド回路
２７  変復調用回路
２８ａ，２８ｂ  スイッチ回路
２９  分波器
３０  マザーボード
３１  チップ部品
３２  接合材
３３  封止部材
３４  接合材
３５  バンプ電極
３６  半導体チップ
３７  窪み
３８  配線
３８Ｅ  電極
４０  多数個取り基板
４１  印刷半田パターン
４２  凹部
４３  ポッティング半田
４４  半田接続部
４５  封止用樹脂
４６  リール
４７  ランド（電極）
４８  鉛フリー半田
４９  鉛含み半田
１００  チップ抵抗器
１００ａ  接続用端子
１００ｂ  保護膜
１００ｃ  本体部
１０１  吸着ノズル
１０１ａ  吸着孔
１０２  半田
２０１  半導体基板
２０２  エピタキシャル層
２０３  ｐ型ウエル
２０４  ゲート絶縁膜
２０５  ゲート電極
２０６  サイドウォ−ルスペーサ
２０７  ｎ−型オフセットドレイン領域
２０８  ｎ型オフセットドレイン領域
２０９  ｎ＋型ドレイン領域
２１０  ｎ−型ソース領域
２１１  ｎ＋型ソース領域
２１２  ｐ型ハロー領域
２１３  溝
２１４  ｐ型打抜き層
２１５  ｐ＋型半導体領域
２２１  窒化シリコン膜
２２２  酸化シリコン膜
２２３  コンタクトホール
２２４  プラグ
２２５  ソース電極
２２６  ドレイン電極
２２７  酸化シリコン膜
２２８  スルーホール
２２９  配線
２３０  表面保護膜
２３１  ソース裏面電極
２５１  ＧａＡｓ基板
２５２  サブコレクタ層
２５３  ＨＢＴ
２５４  コレクタ電極
２５５  コレクタメサ
２５６  ベースメサ
２５７  ベース電極
２５８  エミッタ層
２５９  エミッタ電極
２６１  絶縁膜
２６２  コンタクトホール
２６３  コレクタ配線
２６４  絶縁膜
２６５  スルーホール
２６６  エミッタ配線
Ｑｎ，Ｑｎ１〜Ｑｎ３  ｎチャネル型のＭＯＳ・ＦＥＴ
Ｐｉｎ，Ｐｏｕｔ，Ｐ  ボンディングパッド
Ｒ１，Ｒ２  抵抗
Ｌ１  インダクタ（受動素子）
Ｃ１  コンデンサ（受動素子）
Ｃｍ１〜Ｃｍ１２  コンデンサ
Ｃ５，Ｃ６  コンデンサ
Ｃ１ａ  上部電極
Ｃ１ｂ  下部電極
ＰＬ１〜ＰＬ６  プラグ
Ｍ  配線
Ｍ１１〜Ｍ１５  第１層配線
Ｍ２１〜Ｍ２６  第２層配線
ＰＭ  ＲＦパワーモジュール
ＭＣＢ  モジュール基板（配線基板）
ＣＢＴ  キャビティ
ＢＷ  ボンディングワイヤ
ＤＰＳ  デジタル携帯電話機システム
ＡＮＴ  アンテナ
ＦＬＴ１，ＦＬＴ２  フィルタ
ＬＰＦ１，ＬＰＦ２  ロウパスフィルタ
ＭＮ１，ＭＮ２  インピーダンス整合回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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