(57)【要約】  【課題】  メモリ容量が増加してもチップサイズの増大を押さえることが出来る、消費電流の小さいシリアルアクセスメモリを提供する。【解決手段】  ビット線BLiaに接続されたメモリセルを有する第１および第２のメモリアレイa、bと、このメモリアレイa、bに共通に設けられ、ビット線BLiaと第１の転送手段Ha、Hbを介して接続された信号線CLiと、この信号線CLiに第２の転送手段Fを介して接続されたライトレジスタWRmと、このライトレジスタWRmに第３の転送手段Dを介して接続されたライト用バスWDと、このライト用バスWDに接続された入力手段Lと、信号線CLiに第４の転送手段Iを介して接続されたリードレジスタRRmと、このリードレジスタRRmに第５の転送手段Kを介して接続されたリード用バスRDと、このリード用バスRDに接続された入力手段Mとを有する。【選択図】  図１
2006344373.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のビット線対のうちの対応するものと接続された複数のメモリセルを有する第１のメモリアレイと、複数の第２のビット線対のうちの対応するものと接続された複数のメモリセルを有する第２のメモリアレイと、を有するシリアルアクセスメモリの駆動方法において、
ライト用バスとリード／ライトレジスタとを第１の転送手段を介して電気的に接続された状態として、該ライト用バスを介して前記リード／ライトレジスタにデータを格納し、
前記リード／ライトレジスタと信号線とを第２の転送手段を介して電気的に接続された状態として、前記格納したデータを信号線に転送し、
前記信号線と、前記複数の第１のビット線対または前記複数の第２のビット線対のうちの選択されたメモリセルと接続されたビット線対とを第３の転送手段を介して電気的に接続された状態とし、選択されたメモリセルに前記信号線に転送されているデータを格納することにより、データの書き込みが行なわれ、
前記信号線と、前記複数の第１のビット線対または前記複数の第２のビット線対のうちの選択されたメモリセルと接続されたビット線対とを前記第３の転送手段を介して電気的に接続された状態とし、選択されたメモリセルに格納されているデータを、接続されているビット線対上に読み出して増幅して、増幅されたデータを前記信号線に転送し、
前記信号線と前記リード／ライトレジスタとを前記第２の転送手段を介して電気的に接続された状態として、前記信号線上のデータを前記リードレジスタに格納し、
前記リード／ライトレジスタとリード用バスとを前記第１の転送手段を介して電気的に接続された状態として、前記リード／ライトレジスタに格納されたデータを前記リード用バスに転送することにより、
データの読み出しが行なわれることを特徴とするシリアルアクセスメモリの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリアルアクセスメモリに関するもので、特に、メモリセルに蓄積したデータをリードレジスタ及びライトレジスタへ転送するときの経路となる転送手段に関するものである。
【背景技術】
【０００２】
シリアルアクセスメモリのメモリブロックは、ＤＲＡＭのメモリセルにリードレジスタ及びライトレジスタが付加された構成となっている。このようなメモリブロックのメモリ容量は、メモリの動作マージンの確保及び消費電流のピークを低減させるため、例えば２５６Ｋビット、５１２Ｋビットという単位で構成するのが一般的である。シリアルアクセスメモリは画像データを扱うことが多いため、数メガビットの容量が必要とされる。これを上述のメモリブロックで実現するため、シリアルアクセスメモリは複数個のメモリブロックで構成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
昨今の微細化技術により、メモリセルは非常に小さく形成することが可能となっている。しかしながら、リードレジスタ及びライトレジスタは、メモリセルと同様に縮小化されてはいないため、メモリブロック中のメモリセルの専有面積は減少しているものの、リードレジスタ及びライトレジスタがあまり縮小化されていない。したがって、シリアルアクセスメモリのチップサイズは、期待するほど縮小化できていないという問題がある。また、従来のシリアルアクセスメモリは、ライトレジスタ及びリードレジスタを含んだメモリセルブロックを複数個で構成されているため、それぞれのレジスタ及び転送手段を制御する回路が増えてしまい、消費電流が増加してしまう。この発明の目的は、メモリ容量が増加してもチップサイズの増大を押さえることが出来る、消費電流の小さいシリアルアクセスメモリを提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、この発明のシリアルアクセスメモリによれば、ビット線BLiaに接続されたメモリセルを有する第１および第２のメモリアレイa、bと、このメモリアレイa、bに共通に設けられ、ビット線BLiaと第１の転送手段Ha、Hbを介して接続された信号線CLiと、この信号線CLiに第２の転送手段Fを介して接続されたライトレジスタWRmと、このライトレジスタWRmに第３の転送手段Dを介して接続されたライト用バスWDと、このライト用バスWDに接続された入力手段Lと、信号線CLiに第４の転送手段Iを介して接続されたリードレジスタRRmと、このリードレジスタRRmに第５の転送手段Kを介して接続されたリード用バスRDと、このリード用バスRDに接続された入力手段Mとを設けた。
【発明の効果】
【０００５】
以上詳細に説明したように、本願発明によればメモリ容量が増加してもチップサイズの増大を押さえることが出来る、消費電流の小さいシリアルアクセスメモリを提供することができる。
【発明を実施するための最良の形態】
【０００６】
図１は、この発明の第１の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。以下、図１を用いて第１の実施例の構成を説明する。この実施例のシリアルアクセスメモリは、２つのメモリブロック（メモリブロックａ、メモリブロックｂ）で構成されている。それぞれのメモリブロックａ、ｂは複数のメモリセルを有している。このメモリセルは、メモリセルトランジスタＣＴｒｉｊａまたはＣＴｒｉｊｂ（ｉ=1〜m、j=1〜n:m、nは自然数）と容量ＣｉｊａまたはＣｉｊｂから構成されている。この容量ＣｉｊａまたはＣｉｊｂの一端は、メモリセルトランジスタＣＴｒｉｊａまたはＣＴｒｉｊｂの第１の端子に接続され、他端は所定の電源（第１の実施例では、接地電位）に接続されている。メモリセルトランジスタＣＴｒｉｊａまたはＣＴｒｉｊｂの第２の端子は、ビットラインＢＬｉａ、ＢＬｉａ/、ＢＬｉｂまたはＢＬｉｂ/に接続され、ゲートはワードラインＷＬｊａまたはＷＬｊｂに接続されている。メモリセルは、例えば一対のビットラインＢＬｍａ、ＢＬｍａ/に接続されるものが一つのカラム単位として考えられ、この一つのカラム単位毎にセンスアンプＳＡｉａが設けられている。このセンスアンプＳＡｉａまたはＳＡｉｂは、一対のビットラインＢＬｉａ、ＢＬｉａ/、ＢＬｉｂまたはＢＬｉｂ/間に接続されている。これらメモリセル、センスアンプＳＡｉａまたはＳＡｉｂ、ビットラインＢＬｉａ、ＢＬｉａ/、ＢＬｉｂまたはＢＬｉｂ/及びワードラインＷＬｊａまたはＷＬｊｂによってメモリセルアレイＧａまたはＧｂが構成される。なお、ワードラインＷＬｊａまたはＷＬｊｂは、Xアドレス手段AaまたはAbに接続される。Xアドレス手段Aa（またはAb）は、図示しないアドレス信号に応答して、ワードラインＷＬｊａ（またはＷＬｊｂ）のうちの一つのみのワードラインＷＬｊａ（またはＷＬｊｂ）を選択する。
【０００７】
カラム単位のビットライン対ＢＬｉａ、ＢＬｉａ/またはＢＬｉｂ、ＢＬｉｂ/は、転送手段ＨａまたはＨｂを介して、ビットラインＢＬｉａ、ＢＬｉａ/、ＢＬｉｂまたはＢＬｉｂ/と並行にかつメモリブロックａ、ｂに共通な一対の信号線ＣＬｉ、/ＣＬｉに接続されている。それぞれの転送手段ＨａまたはＨｂは、転送トランジスタ対Ｔｒｉ１ａ、Ｔｒｉ２ａまたはＴｒｉ１ｂ、Ｔｒｉ２ｂから構成される。これら転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａ、Ｔｒｉ１ｂまたはＴｒｉ２ｂは、第1端子がビットラインＢＬｉａ、ＢＬｉａ/、ＢＬｉｂまたはＢＬｉｂ/に、第2端子が信号線ＣＬｉ、/ＣＬｉに接続され、ゲートには転送信号ＣＴａまたはＣＴｂが共通に与えられる。信号線ＣＬｉ、/ＣＬｉの両端には、リードレジスタＲＲｉ及びライトレジスタＷＲｉがそれぞれ転送手段Ｉ、転送手段Ｆを介して接続されている。それぞれのリードレジスタＲＲｉ及びライトレジスタＷＲｉは、2つのインバータがその入力と出力を互いに接続したもので構成されている。また、転送手段Ｆ、Ｉはそれぞれトランジスタ対Ｔｒｉ３、Ｔｒｉ４またはＴＲｉ５、Ｔｒｉ６によって構成されている。転送トランジスタＴｒｉ３またはＴｒｉ４は、第1端子がライトレジスタWRｉに、第2端子が信号線CLｉ、/CLｉに接続され、ゲートにはライト転送信号ＷＴが共通に与えられる。また、転送トランジスタＴｒｉ５またはＴｒｉ６は、第1端子がリードレジスタRRｉに、第2端子が信号線CLｉ、/CLｉに接続され、ゲートにはリード転送信号RTが共通に与えられる。
【０００８】
ライトレジスタWRｉは、転送手段Dを介してライト用データバスWD、/WDにも接続される。転送手段Dは、転送トランジスタ対Ｔｒｉ１、Ｔｒｉ２によって構成されている。転送トランジスタTri1およびTri2の第1端子はライトレジスタWRiに接続され、第2端子はライト用データバスWD、/WDに接続され、ゲートには共通にアドレス信号YWmが与えられる。このアドレス信号YWmは、ライト用アドレス手段Bによって生成される。ライト用アドレス手段Bは、図示しないアドレス信号に応答して、一つのみのアドレス信号YWmを活性化させる。したがって、活性化されたアドレス信号YWmが与えられた転送トランジスタ対Ｔｒｉ１、Ｔｒｉ２に接続されているライトレジスタWRiへライト用データバスWD、/WD上のデータが書き込まれるのである。ライト用データバスWD、/WDには入力手段Lが接続されている。この入力手段Lは、外部からの入力データDINを受取り、ライト用データバスWD、/WDに出力する。
【０００９】
リードレジスタRRｉは、転送手段K介してリード用データバスRD、/RDにも接続される。転送手段Kは、転送トランジスタ対Ｔｒｉ7、Ｔｒｉ8によって構成されている。転送トランジスタTri7およびTri8の第1端子はリードレジスタRRiに接続され、第2端子はリード用データバスRD、/RDに接続され、ゲートには共通にアドレス信号YRmが与えられる。このアドレス信号YRmは、リード用アドレス手段Cによって生成される。リード用アドレス手段Cは、図示しないアドレス信号に応答して、一つのみのアドレス信号YRmを活性化させる。したがって、活性化されたアドレス信号YRmが与えられた転送トランジスタ対Ｔｒｉ7、Ｔｒｉ8に接続されているリードレジスタRRiのデータのみが、リード用データバスRD、/RDに読み出されるのである。リード用データバスRD、/RDには出力手段Mが接続されている。この出力手段Mは、リード用データバスRD、/RDに出力されたデータを外部へ出力データDOUTとして出力する。
【００１０】
説明するためのタイムチャートである。以下、図2を用いて、第1の実施例のシリアルアクセスメモリの動作タイミングを、図2で示した時刻ｔ１からt9にしたがって説明する。なお、実際のシリアルアクセスメモリは、データの転送サイクルを除いてシリアルライト動作とシリアルリード動作は全く非同期に動作させることが出来る。しかしながら、図2では説明を分かりやすくするため、別々の時間でシリアルライト動作とシリアルリード動作が行われている状態を表わしている。また、図2ではメモリブロックaのみが動作している状態を説図２は、この発明の第1の実施例のシリアルアクセスメモリの動作タイミングを明している。しかしながら、メモリブロックｂのみを動作させること及びメモリブロックa及びｂを同時に動作させることも可能であることは言うまでもない。
【００１１】
＜時刻ｔ１＞入力データDINの中からデータDI1が入力手段Lによって取り込まれ、ライト用データバスWD、/WDに転送される。ライト用Yアドレス手段Bは、アドレス信号YW1を選択的に活性化させる。これにより、転送手段Dの転送トランジスタTr11、Tr12が選択的にオン状態となり、ライトレジスタWR1がライト用データバスWD、/WDに接続される。したがって、ライトレジスタWR1にデータDI1が書き込まれる。
【００１２】
＜時刻ｔ２＞入力データDINの中からデータDI２が入力手段Lによって取り込まれ、ライト用データバスWD、/WDに転送される。ライト用Yアドレス手段Bは、アドレス信号YW２を選択的に活性化させる。これにより、転送手段Dの転送トランジスタTr２1、Tr２2が選択的にオン状態となり、ライトレジスタWR２がライト用データバスWD、/WDに接続される。したがって、ライトレジスタWR２にデータDI２が書き込まれる。
【００１３】
＜時刻ｔ３＞入力データDINの中からデータDIｍが入力手段Lによって取り込まれ、ライト用データバスWD、/WDに転送される。ライト用Yアドレス手段Bは、アドレス信号YWｍを選択的に活性化させる。これにより、転送手段Dの転送トランジスタTrｍ1、Trｍ2が選択的にオン状態となり、ライトレジスタWRｍがライト用データバスWD、/WDに接続される。したがって、ライトレジスタWRｍにデータDIｍが書き込まれる。
【００１４】
＜時刻ｔ４＞時刻ｔ４においては、ライトレジスタWRiへの書き込みが完了後、書き込まれたデータDI1〜DImは、メモリアレイGaに書き込まれる。まず、Xアドレス手段Aaは、ワードラインWL1a（ここでは説明ののために仮にWL1aとしている）を選択し、ハイレベルの信号をワードラインWL1aに与える。したがって、ワードラインWL1aに接続されたメモリセルのメモリセルトランジスタCTri1aがオン状態になり、このメモリセルが選択された状態になる。同時に、ライト転送信号WTがハイレベルになるため、転送トランジスタTri3、Tri4がオン状態になる。したがって、ライトレジスタWRiに書き込まれたデータは、転送トランジスタTri3、Tri4を介して信号線CLｉ、/CLｉ上に一時的に転送される。信号線CLｉ、/CLｉ上に十分にデータが伝達された後、転送信号CTaがハイレベルとなる。これにより転送手段Haの転送トランジスタTri1a、Tri2aがオン状態となり、信号線CLｉ、/CLとビットラインＢＬｉａ、ＢＬｉａ/は接続される。したがって、信号線CLｉ、/CLｉ上のデータは、一時的にビットラインＢＬｉａ、ＢＬｉａ/に転送される。この転送されたデータはセンスアンプSAiaで増幅された後、ワードラインWL1aに接続されたメモリセル（メモリセルトランジスタCTri1aがオン状態のメモリセル）の容量Ci1aに格納される。この一連の動作は、ライト転送と呼ばれる。
【００１５】
＜時刻ｔ５＞時刻ｔ５においては、メモリセルに書き込まれたデータを読み出す。Xアドレス手段Aaは、ワードラインWL1a（ここでは説明ののために仮にWL1aとしている）を選択し、ハイレベルの信号をワードラインWL1aに与える。したがって、ワードラインWL1aに接続されたメモリセルのメモリセルトランジスタCTri1aがオン状態になり、このメモリセルの容量Ci1aに格納されたデータがビットライン対ＢＬｉａ、ＢＬｉａ/に転送される。センスアンプSAiaは、ビットライン対ＢＬｉａ、ＢＬｉａ/上のデータを増幅する。
【００１６】
＜時刻ｔ６＞転送信号CTaがハイレベルになるため、転送手段Haの転送トランジスタTri1a、Tri2aがオン状態となり、信号線CLｉ、/CLとビットラインＢＬｉａ、ＢＬｉａ/は接続される。したがって、センスアンプSAiaで増幅されたビットライン対ＢＬｉａ、ＢＬｉａ/上のデータは、転送トランジスタTri１a、Tri2aを介して信号線CLｉ、/CLｉ上に一時的に転送される。その後、リード転送信号RTがハイレベルとなる。これにより転送手段Iの転送トランジスタTri５、Tri６がオン状態となり、信号線CLｉ、/CLとリードトレジスタRRiは接続される。したがって、信号線CLｉ、/CLｉ上のデータがリードレジスタRRiに書き込まれる。この一連の動作は、リード転送と呼ばれる。
【００１７】
＜時刻ｔ７＞リード転送動作により、メモリセルａからリードレジスタＪに転送されたデータはリードレジスタＪに一時的に格納される。その後、リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ１がハイレベルとなる。したがって、転送トランジスタTr17、Tr18がオン状態となり、リードレジスタＲＲ１に格納されていたデータがリード用データバスＲＤ、/ＲＤに転送される。この転送されたデータは出力手段Ｍへ転送され、出力データＤＯＵＴのうちのデータＤＯ１として出力される。
【００１８】
＜時刻ｔ８＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ２がハイレベルとなる。したがって、転送トランジスタTr27、Tr28がオン状態となり、リードレジスタＲＲ２に格納されていたデータがリード用データバスＲＤ、/ＲＤに転送される。この転送されたデータは出力手段Ｍへ転送され、出力データＤＯＵＴのうちのデータＤＯ２として出力される。
【００１９】
＜時刻ｔ９＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲｍがハイレベルとなる。したがって、転送トランジスタTrm7、Trm8がオン状態となり、リードレジスタＲＲｍに格納されていたデータがリード用データバスＲＤ、/ＲＤに転送される。この転送されたデータは出力手段Ｍへ転送され、出力データＤＯＵＴのうちのデータＤＯｍとして出力される。
【００２０】
以上説明したように、この発明の第１の実施例のシリアルアクセスメモリでは、複数のメモリブロックに対してリードレジスタ及びライトレジスタを１つ（１セット）づつ設けたので、大幅なチップサイズの縮小が可能である。また、従来に比べてライトレジスタ及びリードレジスタの数を減少させることができるため、周辺回路の増加も抑制でき、消費電力の低減も実現できる。
【００２１】
図３は、この発明の第２の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。以下図３を用いて第２の実施例の構成を説明する。なお、図３において、図１と同一部分には同一符号を付してその説明は省略する。この実施例のシリアルアクセスメモリは、２つのメモリブロックａ、メモリブロックｂで構成されているいる点は第１の実施例と同様である。ただし、転送手段Ｈａ及びＨｂを制御するための転送制御は、それぞれ２つの転送信号ＣＴ１ａ、ＣＴ２ａおよびＣＴ１ｂ、ＣＴ２ｂで行なわれる。転送信号ＣＴ１ａは奇数番目の転送手段の転送トランジスタ（例えばＴr11a、Ｔr12a）のゲートに与えられ、転送信号ＣＴ２ａは偶数番目の転送手段の転送トランジスタ（例えばＴr21a、Ｔr22a）のゲートに与えられる。同様に、転送信号ＣＴ１ｂは奇数番目の転送手段の転送トランジスタ（例えばＴr11b、Ｔr12b）のゲートに与えられ、転送信号ＣＴ２ｂは偶数番目の転送手段の転送トランジスタ（例えばＴr21b、Ｔr22b）のゲートに与えられる。
【００２２】
奇数番目の信号線（例えばＣＬ１、/ＣＬ１）の両端には、リードレジスタＲＲｉ及びライトレジスタＷＲｉがそれぞれ転送手段Ｉ、転送手段Ｆを介して接続されている。一方、偶数番目の信号線（例えばＣＬ２、/ＣＬ２）の両端には、リードレジスタ及びライトレジスタは接続されておらず、転送手段Ｉ、転送手段Ｆのみが接続されている。この転送手段Ｉ、転送手段Ｆは、奇数番目の信号線（例えばＣＬ１、/ＣＬ１）の両端に接続されたリードレジスタＲＲｉ及びライトレジスタＷＲｉに、偶数番目の信号線（例えばＣＬ２、/ＣＬ２）を接続している。転送手段Ｉのうち、奇数番目の信号線（例えばＣＬ１、/ＣＬ１）に接続されている転送手段の転送トランジスタ（例えばＴr13、Ｔr14）は、第１のライト転送信号ＷＴ１によって制御されており、偶数番目の信号線（例えばＣＬ２、/ＣＬ２）に接続されている転送手段の転送トランジスタ（例えばＴr19、 Ｔr110）は、第２のライト転送信号ＷＴ２によって制御されている。また、転送手段Ｆのうち、奇数番目の信号線（例えばＣＬ１、/ＣＬ１）に接続されている転送手段の転送トランジスタ（例えばＴr15、 Ｔr16）は、第１のリード転送信号ＲＴ１によって制御されており、偶数番目の信号線（例えばＣＬ２、/ＣＬ２）に接続されている転送手段の転送トランジスタ（例えばＴr111、 Ｔr112）は、第２のリード転送信号ＲＴ２によって制御されている。
【００２３】
図４は、この発明の第２の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。以下、図４を用いて、第２の実施例のシリアルアクセスメモリの動作タイミングを、図４で示した時刻ｔ１からt６にしたがって説明する。なお、図４では図２と同様、実際のシリアルアクセスメモリと関係なく、説明のための動作状態が示されている。
【００２４】
＜時刻ｔ１＞入力データDINの中からデータDI11が入力手段Lによって取り込まれ、ライト用データバスWD、/WDに転送される。ライト用Yアドレス手段Bは、アドレス信号YW1を選択的に活性化させる。これにより、転送手段Dの転送トランジスタTr11、Tr12が選択的にオン状態となり、ライトレジスタWR1がライト用データバスWD、/WDに接続される。したがって、ライトレジスタWR1にデータDI11が書き込まれる。
【００２５】
＜時刻ｔ２＞入力データDINの中からデータDI1kが入力手段Lによって取り込まれ、ライト用データバスWD、/WDに転送される。ライト用Yアドレス手段Bは、アドレス信号YWkを選択的に活性化させる。これにより、転送手段Dの転送トランジスタTrk1、Trk2が選択的にオン状態となり、ライトレジスタWRkがライト用データバスWD、/WDに接続される。したがって、ライトレジスタWRkにデータDI1kが書き込まれる。
【００２６】
＜時刻ｔ３＞時刻ｔ３においては、ライトレジスタWRkへの書き込みが完了後、書き込まれたデータDI11〜DI1kは、メモリアレイGaの奇数列のビットライン対（例えばＢＬ1a、/ＢＬ1a）に接続されたメモリセルに書き込まれる。まず、Xアドレス手段Aaは、ワードラインWL1a（ここでは説明ののために仮にWL1aとしている）を選択し、ハイレベルの信号をワードラインWL1aに与える。したがって、ワードラインWL1aに接続されたメモリセルのメモリセルトランジスタCTri1aがオン状態になり、このメモリセルが選択された状態になる。同時に、第１のライト転送信号WT１がハイレベルになるため、転送トランジスタTri3、Tri4がオン状態になる。したがって、ライトレジスタWRiに書き込まれたデータは、転送トランジスタTrk3、Trk4を介して信号線CLｉ、/CLｉ上に一時的に転送される。信号線CLｉ、/CLｉ上に十分にデータが伝達された後、転送信号CT1aがハイレベルとなる。これにより転送手段Haの転送トランジスタTri1a、Tri2aがオン状態となり、信号線CLｉ、/CLとビットラインＢＬｉａ、ＢＬｉａ/は接続される。したがって、信号線CLｉ、/CLｉ上のデータは、一時的にビットラインＢＬｉａ、ＢＬｉａ/に転送される。この転送されたデータはセンスアンプSAiaで増幅された後、ワードラインWL1aに接続されたメモリセル（メモリセルトランジスタCTri1aがオン状態のメモリセル）の容量Ci1aに格納される。
【００２７】
＜時刻ｔ４＞入力データDINの中からデータDI21が入力手段Lによって取り込まれ、ライト用データバスWD、/WDに転送される。ライト用Yアドレス手段Bは、アドレス信号YW1を選択的に活性化させる。これにより、転送手段Dの転送トランジスタTr11、Tr12が選択的にオン状態となり、ライトレジスタWR1がライト用データバスWD、/WDに接続される。したがって、ライトレジスタWR1にデータDI21が書き込まれる。
【００２８】
＜時刻ｔ５＞入力データDINの中からデータDI2kが入力手段Lによって取り込まれ、ライト用データバスWD、/WDに転送される。ライト用Yアドレス手段Bは、アドレス信号YWkを選択的に活性化させる。これにより、転送手段Dの転送トランジスタTrk1、Trk2が選択的にオン状態となり、ライトレジスタWRkがライト用データバスWD、/WDに接続される。したがって、ライトレジスタWRkにデータDI2kが書き込まれる。
【００２９】
＜時刻ｔ６＞時刻ｔ６においては、ライトレジスタWRkへの書き込みが完了後、書き込まれたデータDI21〜DI2kは、メモリアレイGaの偶数列のビットライン対（例えばＢＬ2a、/ＢＬ2a）に接続されたメモリセルに書き込まれる。まず、Xアドレス手段Aaは、ワードラインWL2a（ここでは説明ののために仮にWL2aとしている）を選択し、ハイレベルの信号をワードラインWL2aに与える。したがって、ワードラインWL2aに接続されたメモリセルのメモリセルトランジスタCTri2aがオン状態になり、このメモリセルが選択された状態になる。同時に、第２のライト転送信号WT２がハイレベルになるため、転送トランジスタ（例えばTr19、Tr110）がオン状態になる。したがって、ライトレジスタWRiに書き込まれたデータは、転送トランジスタ（例えばTr19、Tr110）を介して信号線CLｉ、/CLｉ上に一時的に転送される。信号線CLｉ、/CLｉ上に十分にデータが伝達された後、転送信号CT2aがハイレベルとなる。これにより転送手段Haの転送トランジスタTri1a、Tri2aがオン状態となり、信号線CLｉ、/CLとビットラインＢＬｉａ、ＢＬｉａ/は接続される。したがって、信号線CLｉ、/CLｉ上のデータは、一時的にビットラインＢＬｉａ、ＢＬｉａ/に転送される。この転送されたデータはセンスアンプSAiaで増幅された後、ワードラインWL2aに接続されたメモリセル（メモリセルトランジスタCTri1aがオン状態のメモリセル）の容量Ci1aに格納される。
【００３０】
なお、第２の実施例ではリードについてのみの動作を説明したが、ライト動作については、第１の実施例のライト動作ならびに第２の実施例のリード動作を参照すれば容易に理解できる。以上、第２の実施例では、第１の実施例に比べリードレジスタおよびライトレジスタが半分の数で構成されているため、第１の実施例よりもチップサイズの縮小、周辺回路の増加の抑制、低消費電力化が可能となる。
【００３１】
図５は、この発明の第３の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図５において図１と同一部分については同一符号を付してその説明を省略する。以下、図５を用いて第３の実施例の構成を説明する。第３の実施例のシリアルアクセスメモリは、第１の実施例のリードポートを２つにするためにリードレジスタを１つ（１セット）追加したものである。すなわち、第１の実施例に次のような構成が付加されたのが第３の実施例のシリアルアクセスメモリの構成である。
【００３２】
信号線ＣＬｉ、/ＣＬｉの一端で、リードレジスタＲＲｉが転送手段Ｉを介して接続されている側には、追加リードレジスタＲＲｉ'が付加転送手段Ｉ'を介して接続されている。付加リードレジスタＲＲｉ'は、リードレジスタＲＲｉと同様に、2つのインバータがその入力と出力を互いに接続したもので構成されている。また、付加転送手段Ｉ'も転送手段Ｉと同様に、付加トランジスタ対ＴＲｉ５'、Ｔｒｉ６'によって構成されている。この付加転送トランジスタＴｒｉ５'またはＴｒｉ６'は、第1端子がリ付加リードレジスタRRｉ'に、第2端子が信号線CLｉ、/CLｉに接続され、ゲートにはリード転送信号RT'が共通に与えられる。
【００３３】
また、付加リードレジスタRRｉ'は、転送手段K'を介して付加リード用データバスRD'、/RD'にも接続される。転送手段K'は、付加転送トランジスタ対Ｔｒｉ7'、Ｔｒｉ8によって構成されている。付加転送トランジスタTri7'およびTri8'の第1端子は付加リードレジスタRRi'に接続され、第2端子は付加リード用データバスRD'、/RD'に接続され、ゲートには共通に付加アドレス信号YRm'が与えられる。この付加アドレス信号YRm'は、付加リード用アドレス手段C'によって生成される。付加リード用アドレス手段C'は、図示しないアドレス信号に応答して、一つのみの付加アドレス信号YRm'を活性化させる。したがって、活性化された付加アドレス信号YRm'が与えられた付加転送トランジスタ対Ｔｒｉ7'、Ｔｒｉ8'に接続されている付加リードレジスタRRi'のデータのみが、付加リード用データバスRD'、/RD'に読み出されるのである。付加リード用データバスRD'、/RD'には付加出力手段M'が接続されている。この付加出力手段M'は、付加リード用データバスRD'、/RD'に出力されたデータを外部へ付加出力データDOUT'として出力する。
【００３４】
次に、第３の実施例のシリアルアクセスメモリの動作について、図６を用いて説明する。なお、ライト動作については第３の実施例のシリアルアクセスメモリは第１の実施例と同様であるためその説明を省略し、リード動作のみを説明する。
＜時刻ｔ１＞Xアドレス手段Aaは、ワードラインWL1a（ここでは説明ののために仮にWL1aとしている）を選択し、ハイレベルの信号をワードラインWL1aに与える。したがって、ワードラインWL1aに接続されたメモリセルのメモリセルトランジスタCTri1aがオン状態になり、このメモリセルの容量Ci1aに格納されたデータがビットライン対ＢＬｉａ、ＢＬｉａ/に転送される。センスアンプSAiaは、ビットライン対ＢＬｉａ、ＢＬｉａ/上のデータを増幅する。
【００３５】
＜時刻ｔ２＞転送信号CTaがハイレベルになるため、転送手段Haの転送トランジスタTri1a、Tri2aがオン状態となり、信号線CLｉ、/CLとビットラインＢＬｉａ、ＢＬｉａ/は接続される。したがって、センスアンプSAiaで増幅されたビットライン対ＢＬｉａ、ＢＬｉａ/上のデータは、転送トランジスタTri１a、Tri2aを介して信号線CLｉ、/CLｉ上に一時的に転送される。その後、リード転送信号RTがハイレベルとなる。これにより転送手段Iの転送トランジスタTri５、Tri６がオン状態となり、信号線CLｉ、/CLとリードトレジスタRRiは接続される。したがって、信号線CLｉ、/CLｉ上のデータがリードレジスタRRiに書き込まれる。いわゆるリード転送動作である。
【００３６】
＜時刻ｔ３＞Xアドレス手段Abは、ワードラインWL1b（ここでは説明ののために仮にWL1bとしている）を選択し、ハイレベルの信号をワードラインWL1bに与える。したがって、ワードラインWL1bに接続されたメモリセルのメモリセルトランジスタCtri1bがオン状態になり、このメモリセルの容量Ci1bに格納されたデータがビットライン対ＢＬｉｂ、ＢＬｉｂ/に転送される。センスアンプSＡibは、ビットライン対ＢＬｉｂ、ＢＬｉｂ/上のデータを増幅する。
【００３７】
＜時刻ｔ４＞転送信号Ctbがハイレベルになるため、転送手段Hbの転送トランジスタTri1b、Tri2bがオン状態となり、信号線CLｉ、/CLとビットラインＢｌｉａｂ、Ｂｌｉｂ/は接続される。したがって、センスアンプSaibで増幅されたビットライン対Ｂｌｉｂ、Ｂｌｉｂ/上のデータは、転送トランジスタTri1b、Tri2bを介して信号線CLｉ、/CLｉ上に一時的に転送される。その後、付加リード転送信号RT'がハイレベルとなる。これにより付加転送手段Ｉ'の付加転送トランジスタTri５'、Tri６'がオン状態となり、信号線CLｉ、/CLと付加リードトレジスタRRi'は接続される。したがって、信号線CLｉ、/CLｉ上のデータが付加リードレジスタRRi'に書き込まれる。即ち、付加リード転送動作である。
【００３８】
＜時刻ｔ５＞リード転送動作により、メモリセルａからリードレジスタＪに転送されたデータはリードレジスタＪに一時的に格納され、メモリセルｂから付加リードレジスタＪ'に転送されたデータは付加リードレジスタＪ'に一時的に格納される。その後、リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ１がハイレベルとなり、付加リード用Ｙアドレス手段Ｃ'の出力のうちアドレスＹＲ１'がハイレベルとなる。したがって、転送トランジスタTr17、Tr18がオン状態となり、リードレジスタＲＲ１に格納されていたデータがリード用データバスＲＤ、/ＲＤに転送される。また、付加転送トランジスタTr17'、Tr18'がオン状態となり、付加リードレジスタＲＲ１'に格納されていたデータが付加リード用データバスＲＤ'、/ＲＤ'に転送される。転送されたデータは出力手段Ｍおよび付加出力手段Ｍ'へ転送され、出力データＤＯＵＴ、付加出力データＤＯＵＴ'のうちのデータＤＯ１および付加データＤＯ１'として出力される。
【００３９】
＜時刻ｔ６＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ２がハイレベルとなり、付加リード用Ｙアドレス手段Ｃ'の出力のうちアドレスＹＲ２'がハイレベルとなる。したがって、転送トランジスタTr17、Tr18がオン状態となり、リードレジスタＲＲ２に格納されていたデータがリード用データバスＲＤ、/ＲＤに転送される。また、付加転送トランジスタTr17'、Tr18'がオン状態となり、付加リードレジスタＲＲ２'に格納されていたデータが付加リード用データバスＲＤ'、/ＲＤ'に転送される。転送されたデータは出力手段Ｍおよび付加出力手段Ｍ'へ転送され、出力データＤＯＵＴ、付加出力データＤＯＵＴ'のうちのデータＤＯ２および付加データＤＯ２'として出力される。
【００４０】
＜時刻ｔ７＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲｍがハイレベルとなり、付加リード用Ｙアドレス手段Ｃ'の出力のうちアドレスＹＲｍ'がハイレベルとなる。したがって、転送トランジスタTr17、Tr18がオン状態となり、リードレジスタＲＲｍに格納されていたデータがリード用データバスＲＤ、/ＲＤに転送される。また、付加転送トランジスタTr17'、Tr18'がオン状態となり、付加リードレジスタＲＲｍ'に格納されていたデータが付加リード用データバスＲＤ'、/ＲＤ'に転送される。転送されたデータは出力手段Ｍおよび付加出力手段Ｍ'へ転送され、出力データＤＯＵＴ、付加出力データＤＯＵＴ'のうちのデータＤＯｍおよび付加データＤＯｍ'として出力される。
【００４１】
第３の実施例のシリアルアクセスメモリでは、第１の実施例よりも付加リードレジスタなどが余分なために第１の実施例よりもチップサイズ、消費電流とも不利になる。しかしながら、図６からわかるように２つの出力手段から同時に出力が得られるという利点がある。
【００４２】
図７は、この発明の第４の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図７において図１と同一部分については同一符号を付してその説明を省略する。以下、図７を用いて第４の実施例の構成を説明する。第４の実施例のシリアルアクセスメモリは、第１の実施例の転送手段ＦおよびＩを一つのみのトランジスタで構成したものである。すなわち第４の実施例においては、転送手段ＦおよびＩは、ライトレジスタＥおよびリードレジスタＪを信号線CLｉ、/CLｉの一方のみに接続するのである。
【００４３】
第４の実施例の説明を、第１の実施例とは異なる点のみについて説明する。転送手段Ｆ、ＩはそれぞれひとつのトランジスタＴｒｉ４およびＴＲｉ５によって構成されている。転送トランジスタＴｒｉ３は、第1端子がライトレジスタWRｉに、第2端子が信号線CLｉ（この実施例ではCLｉ であるが、/CLｉでもよい）に接続され、ゲートにはライト転送信号ＷＴが与えられる。また、転送トランジスタＴｒｉ５は、第1端子がリードレジスタRRｉに、第2端子が信号線CLｉ（この実施例ではCLｉ であるが、/CLｉでもよい）に接続され、ゲートにはリード転送信号RTが与えられる。
【００４４】
第４の実施例のシリアルアクセスメモリでは、第１の実施例よりもトランジスタ数が少ないため、第１の実施例よりもチップサイズを有利できる可能性があるが、転送手段ＦおよびＩが接続しなかった方の信号線はデータが与えられない。したがって、センスアンプの負荷が大きくなり、時間がかかる可能性がある。
【００４５】
図８は、この発明の第５の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図８において図7と同一部分については同一符号を付してその説明を省略する。以下、図８を用いて第５の実施例の構成を説明する。第５の実施例のシリアルアクセスメモリは、第４の実施例の転送手段ＨａおよびＨｂを一つのみのトランジスタで構成し、信号線を対ではなく一本のみにしたものである。すなわち第５の実施例においては、転送手段ＨａおよびＨｂは、ビットライン対ＢＬiaまたは/ＢＬiaあるいはＢＬibまたは/ＢＬibを信号線CLｉに接続される。
【００４６】
第５の実施例の説明を、第４の実施例とは異なる点のみについて説明する。転送手段Ｈａ、ＨｂはそれぞれひとつのトランジスタＴｒｉ２ａおよびＴｒｉ２ｂによって構成されている。転送トランジスタＴｒｉ２ａは、第1端子がビットライン対ＢＬia（この例ではＢＬia であるが/ＢＬiaでもよい）に、第2端子が信号線CLｉに接続され、ゲートにはライト転送信号ＷＴが与えられる。また、転送トランジスタＴｒｉ２ｂは、第1端子が第1端子がビットライン対ＢＬib（この例ではＢＬib であるが/ＢＬibでもよい）に、第2端子が信号線CLｉに接続され、ゲートにはリード転送信号RTが与えられる。
【００４７】
第５の実施例のシリアルアクセスメモリでは、第４の実施例よりもトランジスタ数および信号線が少ないため、第４の実施例よりもチップサイズを有利できる。しかし、転送手段ＨａおよびＨｂが接続しなかった方のビットラインはデータが与えられない。したがって、センスアンプの負荷が大きくなり、時間がかかる可能性がある。
【００４８】
図９は、この発明の第６の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図９において図３と同一部分については同一符号を付してその説明を省略する。以下、図９を用いて第６の実施例の構成を説明する。第６の実施例のシリアルアクセスメモリは、第２の実施例においてビットライン対ＢＬiaまたは/ＢＬiaあるいはＢＬibまたは/ＢＬib 二組に対して信号線対CLi、/CLi一組を設けた構成になっている。このため、転送手段F、Iは、信号線対CLi、/CLiに対応して設けられるだけで、その制御信号は第１の実施例と同様に一つである。また、転送手段ＨａおよびＨｂは、ビットライン対ＢＬiaまたは/ＢＬiaあるいはＢＬibまたは/ＢＬib 二組に対して共通の信号線対CLi、/CLi一組に接続される構成になっている。
【００４９】
第６の実施例の説明を、第２の実施例とは異なる点のみについて説明する。カラム単位のビットライン対ＢＬｉａ、ＢＬｉａ/またはＢＬｉｂ、ＢＬｉｂ/は、転送手段ＨａまたはＨｂを介して、ビットラインＢＬｉａ、ＢＬｉａ/、ＢＬｉｂまたはＢＬｉｂ/と並行にかつメモリブロックａ、ｂに共通な一対の信号線ＣＬｋ、/ＣＬｋに接続されている。ここで、信号線対ＣＬｋ、/ＣＬｋはビットライン対二組（例えばＢＬ１ａ、ＢＬ１ａ/及びＢＬ２ａ、ＢＬ２ａ/またはＢＬ１ｂ、ＢＬ１ｂ/及びＢＬ２ｂ、ＢＬ２ｂ/）に対して共通に設けられている。それぞれの転送手段ＨａまたはＨｂは、転送トランジスタ対Ｔｒｉ１ａ、Ｔｒｉ２ａまたはＴｒｉ１ｂ、Ｔｒｉ２ｂから構成される。奇数番目の転送トランジスタ（例えばＴｒ１１ａ、Ｔｒ１２ａ、Ｔｒ１１ｂまたはＴｒ１２ｂ）は、第1端子がビットライン（例えばＢＬ１ａ、ＢＬ１ａ/、ＢＬ１ｂまたはＢＬ１ｂ/）に、第2端子が信号線（例えばＣＬ１、/ＣＬ１）に接続され、ゲートには第1の転送信号ＣＴ１ａまたはＣＴ１ｂが共通に与えられる。一方、偶数番目の転送トランジスタ（例えばＴｒ２１ａ、Ｔｒ２２ａ、Ｔｒ２１ｂまたはＴｒ２２ｂ）は、第1端子がビットライン（例えばＢＬ２ａ、ＢＬ２ａ/、ＢＬ２ｂまたはＢＬ２ｂ/）に、第2端子が奇数番目と共通の信号線（例えばＣＬ１、/ＣＬ１）に接続され、ゲートには第2の転送信号ＣＴ２ａまたはＣＴ２ｂが共通に与えられる。信号線ＣＬｋ、/ＣＬｋの両端には、リードレジスタＲＲｋ及びライトレジスタＷＲｋがそれぞれ転送手段Ｉ、転送手段Ｆを介して接続されている。転送手段Ｆ、Ｉはそれぞれトランジスタ対Ｔｒｋ３、Ｔｒｋ４またはＴｒｋ５、Ｔｒｋ６によって構成されている。転送トランジスタＴｒｋ３またはＴｒｋ４は、第1端子がライトレジスタWRｋに、第2端子が信号線CLｋ、/CLｋに接続され、ゲートにはライト転送信号ＷＴが共通に与えられる。また、転送トランジスタＴｒｋ５またはＴｒｋ６は、第1端子がリードレジスタRRｋに、第2端子が信号線CLｋ、/CLｋに接続され、ゲートにはリード転送信号RTが共通に与えられる。
【００５０】
第６の実施例のシリアルアクセスメモリでは、第２の実施例よりも信号線対及び信号線対とリードレジスタ、ライトレジスタを接続する転送手段の数が少ないため、第２の実施例よりもチップサイズを小さくすることが可能である。
【００５１】
図１０は、この発明の第７の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図１０において図９と同一部分については同一符号を付してその説明を省略する。以下、図１０を用いて第７の実施例の構成を説明する。第７の実施例のシリアルアクセスメモリは、第６の実施例においてメモリブロックａおよびメモリブロックｂを分割する分割手段Nを設けている。
【００５２】
第７の実施例の説明を、第６の実施例とは異なる点のみについて説明する。第７の実施例におけるメモリブロックａ、ｂに共通の信号線対は、メモリブロックａ用信号線対ＣＬｋ、/ＣＬｋとメモリブロックｂ用信号線対ＣＬｋ'、/ＣＬｋ'に分割されている。分割された信号線対は、分割手段Nによって接続、非接続が制御されている。分割手段Nは、分割トランジスタ対ＴｒBk、ＴｒBk/から構成される。分割トランジスタＴｒBkは、第1端子が信号線対ＣＬｋに、第2端子が信号線対ＣＬｋ'に接続され、ゲートには分割信号BSが与えられる。一方、分割トランジスタＴｒBk/は、第1端子が信号線対ＣＬｋ/に、第2端子が信号線対ＣＬｋ'/に接続され、ゲートには分割信号BSが与えられる。
【００５３】
第７の実施例のシリアルアクセスメモリでは、第６の実施例とは分割手段が増えた分だけチップサイズの縮小には不利となる。しかしながら、第7の実施例のシリアルアクセスメモリでは、分割手段によってメモリブロックａおよびメモリブロックｂを分割する事により、リード転送手段とライト転送手段を同時に行うことが出来るという動作上のメリットがある。
【００５４】
図１１は、この発明の第８の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。以下図１１を用いて第８の実施例の構成を説明する。なお、図１１において、図１と同一部分には同一符号を付してその説明は省略する。この実施例のシリアルアクセスメモリは、リードレジスタ、ライトレジスタのように専用化するのではなく、レジスタをライト／リードで共用化したライト／リードレジスタとして用いている。したがって、図1と図１１とを比較すれば分かるように、第８の実施例に関わるシリアルアクセスメモリは、第1の実施例のシリアルアクセスメモリのリードレジスタ部分を省略した構成になっている。
【００５５】
第８の実施例の説明を、第１の実施例とは異なる点のみについて説明する。第８の実施例におけるレジスタは、信号線対CLi、CLi/の一端に接続されるライト／リードレジスタWRmのみになっている。したがって、データバスは、入出力データバスRWD、RWD/となり、入出力手段L'が入力データDINおよび出力データDOUTを取り扱う。
【００５６】
第８の実施例のシリアルアクセスメモリでは、第１の実施例よりもリードレジスタ（またはライトレジスタ）とそれに係る転送手段、バス、出力手段（または入力手段）が省略できるため、チップサイズの縮小は可能となる。しかしながら、第８の実施例のシリアルアクセスメモリでは、レジスタがライト／リード共用となっているため、ライト動作、リード動作を非同期に同時に行うことが出来ないというデメリットがある。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図２】この発明の第1の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。
【図３】本発明の第２の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図４】この発明の第２の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。
【図５】本発明の第３の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図６】この発明の第３の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。
【図７】本発明の第４の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図８】本発明の第５の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図９】本発明の第６の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図１０】本発明の第７の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図１１】本発明の第８の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【符号の説明】
【００５８】
Aa、Ab …Xアドレス手段
B …ライト用Yアドレス手段
C …リード用Yアドレス手段
D、F、I、K、Ha、Hb …転送手段
E…ライトレジスタ
J…リードレジスタ
L…入力手段
M…出力手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006344373.tif 000009
【図８】
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【図９】
2006344373.tif 000011
【図１０】
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【図１１】
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