(57)【要約】【課題】  実用的なＱ値を有しかつ低損失なインダクタを有する半導体装置を提供する。【解決手段】  絶縁体８上にシリコン基板１が設けられている。シリコン基板１上に絶縁膜５が形成されている。絶縁膜５内にインダクタ６が設けられている。シリコン基板１のバルク１ｂの比抵抗は、１ｍΩ・ｃｍ以上１００ ｍΩ・ｃｍ以下である。シリコン基板１の厚さは、２０μｍ程度である。なお、シリコン基板１の表面に比抵抗１Ω・ｃｍ〜数１０Ω・ｃｍ程度のエピタキシャル層１ａが設けられていてもよい。【選択図】        図２
2006237216.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体と、
絶縁体上に設けられたシリコン基板と、
前記シリコン基板上に形成された絶縁膜と、
前記絶縁膜上または内に形成されたインダクタとを備え、
前記シリコン基板のうちの少なくとも前記インダクタに対向する領域のバルクの比抵抗が１ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下である、半導体装置。
【請求項２】
裏面に凹部が設けられ、前記凹部に絶縁体が埋め込まれているかまたは空気が存在するシリコン基板と、
前記シリコン基板の表面上に形成された絶縁膜と、
前記凹部に対向するように、前記絶縁膜上または内に形成されたインダクタとを備え、
前記シリコン基板のうちの少なくとも前記インダクタに対向する領域のバルクの比抵抗が１ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下である、半導体装置。
【請求項３】
前記バルク全体の比抵抗が１ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記シリコン基板の主表面から所定の深さにかけて不純物領域が形成され、
少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さが前記不純物領域の深さと同程度以上５０μｍ以下である、請求項１または２に記載の半導体装置。
【請求項５】
少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さが２０μｍ以下である、請求項４に記載の半導体装置。
【請求項６】
前記絶縁体は、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、および絶縁性を有する接着剤からなる群から選択された１または２以上の物質によって構成されている、請求項１または２に記載の半導体装置。
【請求項７】
前記シリコン基板の主表面に比抵抗が１００ｍΩ・ｃｍより大きなエピタキシャル層が形成された、請求項１または２に記載の半導体装置。
【請求項８】
少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さは、前記インダクタに入力される電波の周波数帯に対応する表皮厚さよりも小さい、請求項１または２に記載の半導体装置。
【請求項９】
少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さは、前記表皮厚さの７０％以下である、請求項８に記載の半導体装置。
【請求項１０】
少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さは、前記表皮厚さの３０％以下である、請求項９に記載の半導体装置。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体装置と、
前記半導体装置とは異なる他の半導体装置とを備え、
前記絶縁体が前記他の半導体装置の基板の主表面上に形成されている、半導体装置集合体。
【請求項１２】
請求項１〜１０のいずれかに記載の半導体装置と、
前記半導体装置とは異なる他の半導体装置とを備え、
前記絶縁体が前記他の半導体装置の化合物半導体基板であり、
前記化合物半導体の比抵抗はシリコン基板の比抵抗よりも高い、半導体装置集合体。
【請求項１３】
請求項１〜１０のいずれかに記載の半導体装置と、
前記半導体装置とは異なる他の半導体装置とを備え、
前記半導体装置の主表面が前記他の半導体装置の主表面と向かい合うように設置された、半導体装置集合体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、インダクタを含む半導体装置およびそれが組み込まれた半導体装置集合体に関するものである。
【背景技術】
【０００２】
携帯電話またはＰＤＡ（Personal Digital Assistance）等の携帯情報端末、その他無線ＬＡＮ（Local Area Network）等における送受信用の電波としては、数ＧＨｚ帯の周波数を有する電波が採用されている。
【０００３】
また、数ＧＨｚ帯の周波数を有する電波を送受信するための半導体装置には、従来、高周波送受信に適した特性を有するＧａＡｓ基板が採用されている。しかしながら、近年のシリコン製ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの特性向上に伴って、シリコン基板上に高周波送受信回路が形成されるようになっている。そのため、デジタル回路とアナログ回路とが同一のシリコン基板を用いて形成される高周波信号処理用の半導体装置が実現されるようになっている。
【０００４】
このような高周波信号処理用の半導体装置のアナログ回路にはインダクタが含まれている。インダクタは、インダクタの品質を表わすＱ値（Quality Factor)が高いとともに、半導体装置の低消費電力化のために低損失であることが望ましい。しかしながら、シリコン基板上にシリコン酸化膜など絶縁膜を介してインダクタを形成した場合には、シリコン基板の比抵抗が化合物半導体基板（ＧａＡｓ基板）の比抵抗に比べて低いため、インダクタに流れる高周波電流に起因してシリコン基板内に大きな渦電流が流れる。その結果、ＧａＡｓ基板上にインダクタが形成された半導体装置と比較して、シリコン基板上にシリコン酸化膜などの絶縁膜を介して形成されたインダクタを有する半導体装置は、Ｑ値が低く、かつ、損失が大きいことが知られている。
【０００５】
一般的なＣＭＯＳプロセスにおいては、通常、１Ω・ｃｍ〜数１０Ω・ｃｍ程度の比抵抗を有するシリコン基板が用いられている。従来の半導体装置によれば、例えば、非特許文献１「Min Park et al., IEEE Microwave and Guided wave Lett., Vol. 7, No. 2, pp.:45-47, 1997.（pp.46のFig.1、pp.47のTable 1）」に示されるように、比抵抗４Ω・ｃｍ〜６Ω・ｃｍのシリコン基板（基板厚さ６２５μｍ）の比抵抗（比抵抗２ｋΩ・ｃｍ）を高めることによって、シリコン基板内に流れる渦電流が低減され、Ｑ値が向上することが知られている。
【０００６】
また、ＣＭＯＳプロセスで一般的に用いられる比抵抗１Ω・ｃｍ〜数１０Ω・ｃｍのシリコン基板の厚さが低減される場合には、非特許文献２「Joachim N. Burghartz, IEDM '98 Technical Digest., pp.:523-526, 1998.（pp.523のFig.1、pp.525のFig.4の(b)、（d)、および(f)）」に開示されているように、Ｑ値がシリコン基板の厚さおよびシリコン基板の裏面の状態（導体／絶縁体）により変化することが知られている。
【０００７】
実際、図２１に示すように、本願の発明者らの実験の結果からも、非特許文献２の結果と同様に、石英上にインダクタを有する半導体装置が設置される場合には、シリコン基板の厚さが１００μｍ以下に低減されれば、比抵抗１０Ω・ｃｍのシリコン基板上に形成されたインダクタのＱ値（Ｑ値は周波数依存性を有するが、以下、Ｑ値の最大値をＱ値とする）は増加することが分かっている。
【０００８】
一方、金属上に半導体装置が設置される場合には、シリコン基板の厚さが１００μｍ以下においては、シリコン基板の厚さが低減されるにつれて、Ｑ値は急激に低下する。これは、シリコン基板の裏面に比抵抗が低い金属が設けられている場合に、シリコン基板が１００μｍよりも薄くなると、シリコン基板を介して抵抗値が小さい金属内に大きな渦電流が流れ、インダクタの周囲に生じる磁束の発生を妨げるように、金属内に大きな磁束が発生するためである。このことから、シリコン基板を１００μｍよりも薄くする場合、実用的なＱ値を得るためには、半導体装置は石英など渦電流を流さない絶縁体上に配置することが望ましいことが分かる。
【非特許文献１】Min Park et al., IEEE Microwave and Guided wave Lett., Vol. 7, No. 2, pp.:45 -47, 1997.（pp.46のFig.1、pp.47のTable1）
【非特許文献２】Joachim N. Burghartz, IEDM '98 Technical Digest., pp.:523 -526, 1998.（pp.523のFig.1、pp.525のFig.4の(b)、（d)、(f)）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、従来のインダクタを有する半導体装置には、シリコン基板上に形成されたインダクタのＱ値を高めることが最も強く求められている。しかしながら、バッテリーで駆動されるＰＤＡまたは携帯電話などに使用される半導体装置には、Ｑ値の向上に加えて、消費電力を低減することが求められている。そのため、半導体装置内部に形成されるインダクタの損失の低減も重要となっている。
【００１０】
本発明者らは、従来技術である非特許文献２に示された方法を用いて、半導体装置が石英上に設置された場合のインダクタの損失（損失は周波数の増加とともに増加するが、以下、５.２ＧＨｚにおける損失を損失とする）を調べた。その結果、図２２に示すように、シリコン基板（比抵抗１０Ω・ｃｍ）の厚さが１００μｍよりも小さくなると、インダクタの損失は増加することが分かる。また、本発明者らは、非特許文献１に示された方法を用いて、シリコン基板の比抵抗（２ｋΩ・ｃｍ）が高められたインダクタの損失を調べた。その結果、図２３に示すように、シリコン基板の比抵抗が高められても、インダクタの損失は低減されないことが分かる。このように、従来技術では、インダクタの損失を低減することができない。
【００１１】
本発明は、上述のような課題を解決するためになされたものであり、その目的は、損失が低減されたインダクタを有する半導体装置およびそれが組み込まれた半導体装置集合体を提供することである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、絶縁体上に設けられたシリコン基板と、シリコン基板上に形成された絶縁膜と、絶縁膜上または内に形成されたインダクタとを備えている。また、シリコン基板のうちの少なくともインダクタに対向する領域のバルクの比抵抗が１ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下である。
【００１３】
本発明の他の局面の半導体装置は、裏面に凹部が設けられ、凹部に絶縁体が埋め込まれているかまたは空気が存在するシリコン基板と、シリコン基板の表面上に形成された絶縁膜と、凹部に対向するように、絶縁膜上または内に形成されたインダクタとを備えている。また、シリコン基板のうちの少なくともインダクタに対向する領域のバルクの比抵抗が１ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下である。
【００１４】
上記の一の局面または他の局面の半導体装置によれば、低損失なインダクタを有する半導体装置が実現される。バルクの比抵抗は１００ｍΩ・ｃｍ以下であればいかなる値であってもよいが、損失を低減するためには比抵抗はより低い方が好ましい。なお、シリコン基板１の不純物の拡散濃度の下限値は１Ｅ１９ｃｍ-3程度であるため、バルクの比抵抗の下限値は１ｍΩ・ｃｍ程度になる。
【００１５】
また、バルク全体の比抵抗が１ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下であることが望ましい。この構成によれば、シリコン基板の形成が容易になる。
【００１６】
また、シリコン基板の主表面から所定の深さにかけて不純物領域が形成されていてもよい。この場合、少なくともインダクタに対向する領域のシリコン基板の厚さが不純物領域の深さと同程度以上５０μｍ以下であることが望ましい。この構成によれば、実用的なＱ値を有しかつ損失が小さなインダクタを有する半導体装置が実現される。
【００１７】
なお、Ｑ値を向上させるためには、シリコン基板内の渦電流量を低減する必要がある。渦電流量を低減するためには、シリコン基板の厚さをできる限り小さくすることが望ましい。この場合、トランジスタを正常に動作させる範囲でシリコン基板の厚さを小さくする必要がある。したがって、シリコン基板の表面に形成された不純物領域の厚さと同程度までシリコン基板の厚さを小さくすることが可能である。
【００１８】
また、少なくともインダクタに対向する領域のシリコン基板の厚さが２０μｍ以下であれば、従来のシリコン基板のＱ値以上のＱ値を有しかつ損失が小さなインダクタを有する半導体装置が実現される。
【００１９】
また、インダクタに対向する領域のシリコン基板の裏側に凹部が設けられていてもよい。この場合、凹部に絶縁物が埋め込まれることが望ましい。この構成によれば、絶縁物によってシリコン基板が補強されるため、半導体装置の機械的強度が向上する。その結果、信頼性の高い半導体装置が実現される。
【００２０】
また、絶縁体は、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、および絶縁性を有する接着剤からなる群から選択された１または２以上の物質によって構成されていることが望ましい。これによれば、半導体製造プロセスで一般的に用いられる物質が絶縁体として用いられているため、製造コストを大きく増加させることなく、前述の半導体装置を得ることができる。
【００２１】
また、シリコン基板の主表面に比抵抗が１００ｍΩ・ｃｍより大きなエピタキシャル層が形成されていてもよい。この構成によれば、通常のＣＭＯＳプロセスを用いてエピタキシャル層に電子回路を形成することができる。
【００２２】
また、少なくともインダクタに対向する領域のシリコン基板の厚さは、インダクタに入力される電波の周波数帯に対応する表皮厚さよりも小さいことが望ましい。この構成によれば、周波数帯がいかなるものであっても、また、シリコン基板の比抵抗がいかなるものであっても、実用的なＱ値を有しかつ損失が低いインダクタを有する半導体装置が実現される。
【００２３】
また、少なくともインダクタに対向する領域のシリコン基板の厚さは、表皮厚さの７０％以下であることが望ましい。この構成によれば、シリコン基板の厚さが５０μｍよりも小さければ従来のシリコン基板のＱ値と同程度のＱ値が得られる。
【００２４】
また、少なくともインダクタに対向する領域のシリコン基板の厚さは、表皮厚さの３０％以下であることが望ましい。この構成によれば、従来から用いられている比抵抗のシリコン基板のＱ値と同程度以上のＱ値が得られる。
【００２５】
また、本発明の半導体装置集合体は、上記の半導体装置とその半導体装置とは異なる他の半導体装置をさらに備え、前述の絶縁体が他の半導体装置の基板の主表面上に形成されていてもよい。また、本発明の半導体装置集合体は、上記の半導体装置とその半導体装置とは異なる他の半導体装置をさらに備え、絶縁体が他の半導体装置の化合物半導体基板であり、化合物半導体の比抵抗はシリコン基板の比抵抗よりも高くてもよい。また、本発明の半導体装置集合体は、上記の半導体装置とその半導体装置とは異なる他の半導体装置をさらに備え、その半導体装置の主表面が他の半導体装置の主表面と向かい合うように設置されていてもよい。これらの構成によれば、高さが小さい積層型ＭＣＰ構造の半導体装置集合体が得られる。
【発明の効果】
【００２６】
この発明によれば、絶縁体上に設置されるシリコン基板が比抵抗１００ｍΩ・ｃｍ以下の低比抵抗の基板であるため、低損失なインダクタを有する半導体装置が実現される。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照しながら、本発明の実施の形態の半導体装置を説明する。
【００２８】
実施の形態．１
図１および図２は、本実施の形態の半導体装置の一部を示す斜視図および断面図である。本実施の形態の半導体装置は、シリコン基板１を備えている。シリコン基板１は、比抵抗１０Ω・ｃｍのエピタキシャル層１ａと比抵抗１０ｍΩ・ｃｍの低比抵抗基板としてのバルク１ｂとによって構成されている。なお、本実施の形態においては、バルク１ｂ全体の比抵抗が１０ｍΩ・ｃｍより小さいものが用いられているが、バルク１ｂのうちインダクタ６に対向する部分のみの比抵抗が１０ｍΩ・ｃｍより小さくてもよい。
【００２９】
また、エピタキシャル層１ａの厚さＴｅおよびバルク１ｂの厚さＴｂは、それぞれ、４μｍおよび１６μｍである。以下、このエピタキシャル層１ａの厚さＴｅとバルク１ｂの厚さＴｂを足し合わせた厚さを基板厚さＴと呼ぶ。
【００３０】
ウエハの割れを防止するため、ウエハプロセス中においては、基板厚さＴは６５０μｍである。ウエハプロセス終了後においては、シリコン基板１の裏面が研磨されることによって、基板厚さＴが２０μｍになる。なお、このような工程は、機械的研磨、ウェットエッチングおよびドライエッチングなどの化学的研磨、ならびに、これらの組み合わせによって行なわれる。
【００３１】
前述のエピタキシャル層１ａは一般的にＣＭＯＳ（Complementary Metal Oxide Silicon）プロセスで用いられる比抵抗を有している。エピタキシャル層１ａの表面の近傍には、通常のＣＭＯＳプロセスで用いられるイオン注入によって、比抵抗が１００ｍΩ・ｃｍ程度でありかつ深さＴｗ＝０．５μｍ程度である不純物領域２が形成されている。また、エピタキシャル層１ａの表面上には、ゲート電極３等の形成プロセスを経て、トランジスタ４が形成されている。さらに、エピタキシャル層１ａの表面には、シリコン酸化膜、シリコン窒化膜、またはポリイミドなどを含む絶縁膜５が形成されている。
【００３２】
絶縁膜５の内部にインダクタ６が形成されている。なお、インダクタ６は、スパイラル・インダクタである。インダクタ６は、アルミニウムからなり、直径Ｄ＝２００μｍであり、配線幅Ｗ＝１０μｍであり、かつ、配線間隔Ｓ＝２μｍである。また、インダクタ６はビアホール（ビアプラグ）７を介してトランジスタ４のゲート電極３と電気的に接続される。その結果、５．２ＧＨｚ帯の高周波信号を処理する高周波処理用回路が形成される。シリコン基板１の裏面には、本発明の絶縁体としての石英板８が設けられている。
【００３３】
次に、本実施の形態の半導体装置の構造を採用することによって得られる効果を説明する。
【００３４】
まず、前述の比抵抗１０ｍΩ・ｃｍのシリコン基板１の研磨量を異ならせることによって、基板厚さＴが異なる数種類のインダクタを有する半導体装置のサンプル（Ｔ=２０〜３００μｍ）が得られる。次に、それらサンプルの半導体装置のインダクタの特性が調べられる。その結果が、図３および図４に示されている。なお、図３および図４には、比較例として、従来から一般的に用いられている比抵抗１０Ω・ｃｍのシリコン基板のインダクタの特性の調査結果も示されている。
【００３５】
図３はインダクタの損失と基板厚さＴとの関係を示している。ここでは、本実施の形態のシリコン基板１を１０ｍΩ・ｃｍ基板と呼び、従来例のシリコン基板を１０Ω・ｃｍ基板と呼ぶ。図３から、基板厚さＴに依らず１０ｍΩ・ｃｍ基板を用いることで、１０Ω・ｃｍ基板と比較して、インダクタの損失を大きく低減できることが分かる。
【００３６】
また、図４はＱ値と基板厚さＴとの関係を示している。図４から、シリコン基板１の厚さが大きい場合には、１０ｍΩ・ｃｍ基板のＱ値は、１０Ω・ｃｍ基板のＱ値と比較して、小さいことが分かる。また、図４から、シリコン基板１の厚さＴが５０μｍよりも小さくなると、１０ｍΩ・ｃｍ基板のＱ値は増加し、特に、シリコン基板１の厚さＴが２０μｍまで小さくなった場合には、１０ｍΩ・ｃｍ基板のＱ値は、１０Ω・ｃｍ基板のＱ値とほぼ同程度になることが分かる。
【００３７】
このように、本実施の形態のシリコン基板１のような低比抵抗基板を用いることによって、インダクタの損失を低減できることが分かる。さらに、シリコン基板１の厚さが５０μｍよりも小さくなることによってＱ値が増加し、基板厚さＴが２０μｍ程度以下になることによって、従来用いられてきた比抵抗のシリコン基板のＱ値と同程度以上のＱ値が得られることが分かる。なお、シリコン基板１は、少なくともインダクタに対向する領域の厚さが前述のような大きさであれば、前述の効果を得ることができる。またさらに、シリコン基板１の表面にエピタキシャル層１ａが形成されているため、通常のＣＭＯＳプロセスを用いてエピタキシャル層１ａ内にトランジスタ回路等の電子回路を形成することができる。
【００３８】
次に、本実施の形態の半導体装置の構造において、インダクタの損失が低減される原理を説明する。
【００３９】
まず、本実施の形態で使用されるインダクタを有する半導体装置のモデルが作成される。そのモデルの電磁場解析シミュレーションが行なわれる。そのシミュレーションでは、インダクタ６が受信する電波の周波数が５．２ＧＨｚであるものとして、比抵抗が異なる複数のモデルのシリコン基板内の渦電流量が調べられた。図５および図６は、電磁場解析シミュレーションに用いられたモデルを示す。モデルの基板厚さＴは２０μｍである。図５においては、エピタキシャル層１ａの比抵抗は１０Ω・ｃｍでありかつエピタキシャル層１ａの厚さは４μｍであるものとする。
【００４０】
このようにするのは以下のような理由からである。
【００４１】
通常のＣＭＯＳプロセスでは、不純物が注入された不純物領域２が形成されている領域の比抵抗は、１００ｍΩ・ｃｍ程度である必要がある。このため、シリコン基板１の比抵抗が１００ｍΩ・ｃｍ以下である場合には、不純物領域２の比抵抗よりも高い比抵抗を有するエピタキシャル層１ａを形成する必要がある。なお、本実施の形態においては、不純物領域２およびエピタキシャル層１ａを除いたシリコン基板１をバルク１ｂと呼ぶ。
【００４２】
図７は、電磁場解析シミュレーションの結果を示している。図７においては、比抵抗が１００ｍΩ・ｃｍ以下である場合には、バルク１ｂに流れる渦電流（◇印）は大きく増加する。また、図７から、比抵抗が１０ｍΩ・ｃｍ以下である場合には、バルク１ｂに流れる渦電流が大きくなり、不純物領域２に流れる渦電流（図７の□印）およびエピタキシャル層１ａに流れる渦電流（図７の△印）は小さいことが分かる。
【００４３】
次に、渦電流によるシリコン基板内での損失ＰＬＯＳＳは、以下の式（１）により求められる。
【００４４】
【数１】
2006237216.tif 000003
【００４５】
ここで、Ｒｓは、シリコン基板１の表面抵抗であり、シリコン基板１の比抵抗と表皮厚さとの積により求められる。なお、実際の表皮厚さは、基板厚さよりも大きいため、計算上での表皮厚さは基板厚さ（２０μｍ）と同一の値とする。また、ＩＳｉは、シリコン基板１に流れる渦電流の値である。
【００４６】
次に、前述した電磁場解析シミュレーションにより求めた渦電流の値ＩＳｉが式（１）に代入され、シリコン基板１内における損失ＰＬＯＳＳが算出される。図８は、損失ＰＬＯＳＳの算出結果を示している。図８から、シリコン基板１内での全損失（○印）は、シリコン基板１の比抵抗が１００ｍΩ・ｃｍよりも大きくなると、急激に増加することが分かる。これは、バルク１ｂでの損失（図８の◇印）および不純物領域２での損失（□印）が急激に増加するためである。また、図８から、比抵抗が１００ｍΩ・ｃｍ以下である場合には、不純物領域２およびエピタキシャル層１ａでの損失は小さく、バルク１ｂでの損失が大きいことが分かる。
【００４７】
以上のことから、比抵抗１００ｍΩ・ｃｍ以下の比抵抗が小さなシリコン基板１がバルク１ｂに用いられれば、渦電流によるシリコン基板１内での損失は大きく低減されることが分かる。
【００４８】
実際に、電磁場解析シミュレーションを用いてインダクタ６の損失（渦電流によるシリコン基板１での損失およびインダクタ６に流れる電流による導体損失を含む）が調べられた。その結果、図９の○印で示すように、比抵抗が１００ｍΩ・ｃｍを超えると、インダクタ６の損失は急激に増加することが分かる。
【００４９】
また、エピタキシャル層１ａが損失に与える影響を調べるために、図５に示す表面に１０Ω・ｃｍのエピタキシャル層１ａが設けられている１０ｍΩ・ｃｍ基板および図６に示すエピタキシャル層１ａが設けられていない１０ｍΩ・ｃｍ基板のそれぞれについての電磁場解析シミュレーションが行なわれた。
【００５０】
図９に△印で示すように、エピタキシャル層１ａを有する１０ｍΩ・ｃｍ基板のインダクタの損失と比較すると、エピタキシャル層１ａを有していない１０ｍΩ・ｃｍ基板のインダクタの損失は大きいが、一方、従来から用いられてきた１Ω・ｃｍ〜１０Ω・ｃｍ基板の損失と比較すると、エピタキシャル層１ａを有しない１０ｍΩ・ｃｍ基板の損失は小さい。つまり、図９から、エピタキシャル層１ａを有していなくても損失が小さなインダクタが得られることが分かる。一方、エピタキシャル層１ａを有していない１０ｍΩ・ｃｍ基板の製造工程においては、エピタキシャル層１ａの形成プロセス分の製造工程が削減される。そのため、ウエハ製造コストが低減されるため、安価な半導体装置が得られる。
【００５１】
これらの結果より、エピタキシャル層１ａを有しているか否かにかかわらず、比抵抗１００ｍΩ・ｃｍ以下の低比抵抗基板を用いることによって、渦電流によるシリコン基板１内における損失が減少し、その結果、インダクタの損失が大きく低減されることができることが分かる。
【００５２】
また、基板比抵抗としてのバルク１ｂの比抵抗は、１００ｍΩ・ｃｍ以下であればいかなる値であってもよいが、損失を低減するためには比抵抗はより低い方が好ましい。なお、シリコン基板１の不純物の拡散濃度の下限値は１Ｅ１９ｃｍ-3程度であるため、シリコン基板１の比抵抗の下限値は１ｍΩ・ｃｍ程度になる。
【００５３】
次に、本実施の形態の半導体装置において、シリコン基板１の基板厚さが５０μｍより小さい場合にインダクタのＱ値が増加する原理を説明する。
【００５４】
まず、電磁場解析シミュレーションを用いて、インダクタ６が受信する電波の周波数が５.２ＧＨｚである場合の、インダクタ６の直下の１０ｍΩ・ｃｍ基板に流れる渦電流量と基板の表面からの深さとの関係が調べられた。なお、基板厚さは３００μｍであり、比較のために、１０ｍΩ・ｃｍと同様の条件で、１０Ω・ｃｍ基板の電磁場解析シミュレーションも行なわれる。図１０は、電磁場解析シミュレーションの結果を示している。
【００５５】
図１０においては、基板表面からの深さが０である位置がシリコン基板の表面を示しており、図１０に示す渦電流の値はインダクタ６に流れる電流値で規格化されている。図１０から、１０ｍΩ・ｃｍ基板は、１０Ω・ｃｍ基板と比較して、シリコン基板１内の渦電流量が大きく、また、表皮効果により、シリコン基板１の表面近傍に電流が集中していることが分かる。なお、インダクタ６が受信する電波の周波数が５．２ＧＨｚである場合の比抵抗１０ｍΩ・ｃｍ基板の表皮厚さは約７０μｍである。また、表皮厚さとは、渦電流が集中的に流れる部分の厚さを意味するものとする。
【００５６】
図１１は、１０ｍΩ・ｃｍ基板の基板厚さが３００μｍおよび２０μｍのそれぞれの半導体装置の電磁場解析シミュレーションの結果を示す。図１１から、基板厚さＴが表皮厚さよりも小さな２０μｍのモデルにおいては、基板厚さが表皮厚さよりも大きな３００μｍであるモデルに比較して、シリコン基板１内の渦電流量が極めて小さいことが分かる。また、実際に、電磁場解析シミュレーションを用いて、インダクタ６が受信する電波の周波数が５.２ＧＨｚである場合のシリコン基板内の渦電流量が、基板厚さが異なるモデルごとに調べられた。その結果、図１２に示すように、基板厚さが３００μｍである場合には１０ｍΩ・ｃｍ基板１内の渦電流量は、１０Ω・ｃｍ基板内の渦電流量と比較して非常に大きい。一方、図１２から、基板厚さが５０μｍよりも小さくなると、１０ｍΩ・ｃｍ基板内の渦電流量は、かなり小さくなり、１０Ω・ｃｍ基板内の渦電流量に近づくことも分かる。
【００５７】
これらの結果より、低比抵抗であるシリコン基板１を用いて、基板厚さが、インダクタが受信する電波の周波数に対応する表皮厚さよりも小さくすることによって、シリコン基板１内の渦電流が減少するため、Ｑ値の低下を抑制できることが分かる。ここで、シリコン基板１の比抵抗が１０ｍΩ・ｃｍで、インダクタ６が受信する電波の周波数が５．２ＧＨｚである場合には、表皮厚さは７０μｍである。したがって、前述した実験結果から、基板厚さが５０μｍよりも小さければＱ値の低下が抑制でき、基板厚さが２０μｍ程度の場合には、従来から用いられている比抵抗のシリコン基板のＱ値と同程度のＱ値が得られることが分かる。このことから、シリコン基板１の厚さは、インダクタ６が受信する電波の周波数に対応する表皮厚さの概ね７０％以下であることが好ましいと考えられる。さらに、シリコン基板の厚さが表皮厚さの概ね３０％程度（２５％〜３５％）以下であれば、従来の１０Ω・ｃｍ基板のＱ値と同程度以上のＱ値が得られるものと考えられる。なお、シリコン基板１は、少なくともインダクタに対向する領域の厚さが前述のような大きさであれば、前述の効果を得ることができる。
【００５８】
参考として、式（２）に表皮厚さδの算出式を示す。
【００５９】
【数２】
2006237216.tif 000004
【００６０】
ここで、μは透磁率であり、σは導電率であり、ωは（２π×周波数）である。
【００６１】
この式（２）を用いて、各比抵抗の代表的な周波数に対応する表皮厚さを算出した。表１は、表皮厚さの算出結果を示している。
【００６２】
【表１】
2006237216.tif 000005
【００６３】
シリコン基板の比抵抗およびインダクタが受信する電波の周波数に応じて、表１に示す表皮厚さよりもシリコン基板の厚さが小さくなれば、シリコン基板内の渦電流が減少し、Ｑ値の低下が抑制される。また、これらの低比抵抗なシリコン基板を用いることで低損失なインダクタを有する半導体装置が実現される。
【００６４】
さらにＱ値を向上させるためには、渦電流を低減する必要がある。渦電流を低減するためには、基板厚さＴをできる限り小さくすることが望ましい。この場合、トランジスタを正常に動作させる範囲で基板厚さＴを小さくする必要があるため、シリコン基板１の表面に形成された厚さ１μｍ程度の不純物領域の厚さと同程度まで基板厚さＴを小さくすることが可能である。但し、基板厚さをあまり小さくし過ぎると、後工程（ワイヤボンディングおよび実装工程）でのウエハ割れに起因する歩留まりの低下が問題となる。
【００６５】
本実施の形態では、半導体装置は、渦電流を抑制するために、本発明の絶縁体としての石英の上に設置されている。しかしながら、半導体装置が搭載される絶縁体の材料は、石英に限定されず、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、ガラス、セラミックス、および絶縁性の接着剤などの半導体製造プロセスで一般的に用いられる材料、または、空気等であってもよい。これらの材料を用いることで、製造コストを増加させることなく、実用的なＱ値を有しかつ損失が低減されたインダクタを有する半導体装置を得ることができる。
【００６６】
実施の形態．２
本実施の形態２においては、インダクタに対向する領域のみのシリコン基板１の厚さが小さな半導体装置が用いられる。
【００６７】
図１３は、本実施の形態の半導体装置の断面図である。図１３に示す本実施の形態の半導体装置の構造は、図２に示す実施の形態１の半導体装置の構造とほぼ同様である。したがって、以下においては、実施の形態１の半導体装置の構造と本実施の形態の半導体装置の構造とが異なる点のみの説明がなされる。
【００６８】
本実施の形態の半導体装置においては、エピタキシャル層１ａの厚さＴｅおよびバルク１ｂの厚さＴ２は、それぞれ、４μｍおよび６５０μｍである。また、シリコン基板１のうち少なくともインダクタ６が配置されている領域の直下のシリコン基板１の厚さＴが２０μｍにまで小さくなっている。つまり、シリコン基板１に空隙９が形成されている。なお、このような空隙９を形成するための加工方法としては、ドリルなどによる機械的加工、写真製版によるマスク形成とウェットエッチングまたはドライエッチングなどが組み合わせられた化学的加工、および、機械的加工と化学的加工との組み合わせが考えられる。
【００６９】
本実施の形態の半導体装置においては、インダクタ６が形成された領域の下方のシリコン基板１の基板厚さＴが２０μｍであり、非常に薄い。また、バルク１ｂの比抵抗が１０ｍΩ・ｃｍであり、かつ、シリコン基板１の裏面に空隙９が設けられている。したがって、実用的なＱ値を有しかつ低損失なインダクタ６が得られる。さらに、インダクタ６の直下の領域のみシリコン基板１の膜厚が小さくなるように、シリコン基板１が部分的に研磨されているため、シリコン基板１の裏面の全面が研磨される場合に生じる過研磨を防止することができる。そのため、過研磨によって、トランジスタが形成される領域のシリコン基板１が消失してしまうという不具合の発生が抑制されている。また、インダクタ６が形成される領域の直下の領域以外の領域のシリコン基板１の厚さが大きいため、シリコン基板１の機械的強度が高い。その結果、信頼性の高い半導体装置が得られる。
【００７０】
なお、本実施の形態では、インダクタ６の直下のシリコン基板１の裏面には空隙９が設けられている半導体装置が例示されているが、本発明の半導体装置は、この構造に限定されず、図１４に示すように、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、および、絶縁性の接着剤などの絶縁物２９が空隙９内に充填された構造であってもよい。この構造の半導体装置においては、シリコン基板１の機械的強度を低下させる空隙９に絶縁物２９が充填されているため、シリコン基板の強度を向上させることができる。その結果、さらに信頼性の高い半導体装置が得られる。
【００７１】
実施の形態．３
本実施の形態３においては、実施の形態１で示したインダクタを有する半導体装置と他の半導体装置とが積層された積層型ＭＣＰ（Multi Chip Package）構造の半導体装置の説明がなされる。積層型ＭＣＰ構造とは、パッケージ内に封止された半導体装置の設置面積を削減するための構造であり、複数の半導体装置のチップが積層された構造が一つのパッケージ内に封止された構造である。
【００７２】
図１５および図１６は、それぞれ、本実施の形態の高周波信号処理用の半導体装置のチップとデジタル信号処理用の半導体装置のチップとが積層された構造からなる積層型ＭＣＰ構造の半導体装置を示す斜視図および断面図である。なお、図１５および図１６に示す構造は、図示されていないが、最終的には樹脂によって気密封止される。高周波信号処理用の半導体装置１０は、実施の形態１で示した半導体装置と同様に、シリコン基板１が、比抵抗１０Ω・ｃｍのエピタキシャル層１ａと比抵抗１０ｍΩ・ｃｍのバルク１ｂによって構成されている。エピタキシャル層１ａの厚さＴｅおよびバルク１ｂの厚さＴｂは、それぞれ、４μｍおよび１６μｍである。
【００７３】
一方、デジタル信号処理用の半導体装置１１においては、基板厚さ１００μｍかつ比抵抗１０Ω・ｃｍのシリコン基板１２上にシリコン酸化膜、シリコン窒化膜、またはポリイミドなどの絶縁膜２５が形成されている。絶縁膜２５内にはトランジスタ１３およびキャパシタ１４が形成されている。また、トランジスタ１３およびキャパシタ１４が金属配線層２０によって相互に接続されている。また、絶縁膜２５上に高周波信号処理用の半導体装置１０のシリコン基板１が直接設置されている。
【００７４】
また、デジタル処理用の半導体装置１１は、ＩＣパッケージ用の台座１５上に設置されている。高周波信号処理用の半導体装置１０の主表面を構成する絶縁膜５の一部がエッチングによって除去されている。その部分では、金属配線層からなるパッド１６が露出している。パッド１６はインダクタ６に電気的に接続されている。デジタル信号処理用の半導体装置１１の主表面を構成する絶縁膜２５の一部がエッチングによって除去されている。その部分では、金属配線層からなるパッド２６および３６が露出している。パッド２６および３６は、金属配線層２０に電気的に接続されている。
【００７５】
また、ＩＣパッケージ用の台座１５上には、パッケージ外部に配線を引き出すためのボンディングパッド１７が形成されている。パッド１６とパッド２６とがリードワイヤ２８によって接続されている。また、パッド３６とボンディングパッド１７とがリードワイヤ１８によって接続されている。
【００７６】
半導体装置の電気的な接続関係は以上のようなものである。また、半導体装置１０と半導体装置１１との固定は、ワイヤによる電気的な接続が終了した後で行なわれる。その後、図示していないが、半導体装置１０および１１の積層構造が１つのパッケージ内に封止される。その結果、ＭＣＰ構造の半導体装置が完成する。
【００７７】
本実施の形態の半導体装置においては、実施の形態１の半導体装置における石英板８の代わりに、他のデジタル信号処理用の半導体装置１１に形成された絶縁膜２５が絶縁体として用いられている。また、実施の形態１の半導体装置と同様に、インダクタ６を有する高周波信号処理用の半導体装置１０に用いられるシリコン基板１の基板厚さＴが２０μｍであり、非常に薄い。また、バルク１ｂの比抵抗が１０ｍΩ・ｃｍであり、かつ、インダクタを有する高周波信号処理用の半導体装置１０がデジタル信号処理用の半導体装置１１内に形成された絶縁膜２５上に直接設置されている。したがって、実施の形態１の半導体装置と同様に、実用的なＱ値を有しかつ低損失なインダクタが実現される。さらに、デジタル信号処理用の半導体装置１１上に、樹脂によって封止されていない基板厚さが非常に薄い高周波信号処理用の半導体装置１０を積層することによって、高さの低い積層型ＭＣＰ構造の半導体装置が実現されている。
【００７８】
なお、本実施の形態では、デジタル信号処理用の半導体装置１１内に形成された絶縁膜２５上に、高周波信号処理用の半導体装置１０が直接設置される構造についての説明がなされている。しかしながら、半導体装置１０と半導体装置１１との間に、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、または絶縁性の接着剤など他の絶縁体が挿入されていてもよい。これにより、積層ＭＣＰ構造の半導体装置の高さは、挿入された絶縁体の厚さ分だけ高くなるが、前述の絶縁体は半導体製造プロセスで一般的に用いられ得るものであるため、半導体装置の製造コストを大きく増加させることなく、実用的なＱ値を有しかつ低損失なインダクタを有する半導体装置を製造することが可能になる。
【００７９】
なお、図１７に示すように、シリコン基板１に実施の形態２において説明されたような空隙９が設けられていても、本実施の形態の半導体装置によって得られる効果と同様の効果を得ることができる。
【００８０】
さらに、本実施の形態ではインダクタを有する半導体装置が設置される絶縁体として、デジタル信号処理用の半導体装置１１内に形成された絶縁膜２５が用いられているが、図１８に示すように、第二の高周波信号処理用の半導体装置６０がＧａＡｓ基板５０などのシリコン基板より比抵抗が高い高比抵抗基板を用いて形成されている場合には、ＧａＡｓ基板５０が絶縁体として用いられてもよい。高周波信号処理用の半導体装置１０は、シリコン基板１が第二の高周波信号処理用の半導体装置６０のＧａＡｓ基板５０上に設置されている。また、第二の高周波信号処理用の半導体装置６０のＧａＡｓ基板５０の表面にはトランジスタ５４が形成されている。トランジスタ５４は、金属配線層５５によってボンディングパッド５８と電気的に接続されている。ボンディングパッド５８は、はんだボール５６を介して、デジタル信号処理用の半導体装置１１のボンディングパッド５７に電気的に接続されている。ボンディングパッド５７は金属配線層２０に接続されている。
【００８１】
実施の形態．４
本実施の形態４では、実施の形態１で示したインダクタを有する半導体装置と他の半導体装置とを用いて積層型ＭＣＰ構造を形成する方法を説明する。
【００８２】
図１９および図２０は、本発明の実施の形態４の積層型ＭＣＰ構造の半導体装置を示す斜視図および断面図である。本実施の形態においても、実施の形態１で説明された高周波信号処理用の半導体装置１０と実施の形態３で説明されたデジタル信号処理用の半導体装置１１とが樹脂封止される前に積層されている。
【００８３】
インダクタ６を含む高周波信号処理用の半導体装置１０の構造およびデジタル信号処理用の半導体装置１１の構造は、それぞれ、実施の形態３の半導体装置１０のおよび１１の構造とほぼ同様である。
【００８４】
一方、本実施の形態においては、高周波信号処理用の半導体装置１０は、その主表面がデジタル信号処理用の半導体装置１１の主表面と向かい合うように設置されているが、高周波信号処理用の半導体装置１０とデジタル信号処理用の半導体装置１１とは空気層およびハンダボール１９を介して設けられている。また、半導体装置１０の下方の絶縁膜２５の表面には、パッド４６が露出している。パッド４６は図１５および図１６に示す半導体装置のパッド２６の代わりに用いられている。
【００８５】
また、パッド１６とパッド４６とは、ハンダボール１９によって接続されている。したがって、高周波信号処理用の半導体装置１０とデジタル信号処理用の半導体装置１１とは、ハンダボール１９を介して電気的に接続されている。また、デジタル信号処理用の半導体装置１１のパッド３６と台座１５のボンディングパッド１７とがリードワイヤ１８によって接続されている。また、図示しない樹脂によって図１９および図２０に示す積層構造が封止され、それにより、ＭＣＰ構造の半導体装置が得られる。
【００８６】
本実施の形態の半導体装置においても、実施の形態１の半導体装置と同様に、高周波信号処理用の半導体装置１０に用いられるシリコン基板１の基板厚さが２０μｍであり、低比抵抗基板の比抵抗が１０ｍΩ・ｃｍであり、また、高周波信号処理用の半導体装置１０のシリコン基板１の裏面には、絶縁体としての空気が存在する。したがって、実用的なＱ値を有しかつ低損失なインダクタが実現される。
【００８７】
さらに、デジタル信号処理用の半導体装置１１および高周波信号処理用の半導体装置１０のいずれもが、樹脂封止されていないチップのままの状態で、ハンダボール１９を介して積層されている。したがって、高さが小さな積層型ＭＣＰ構造の半導体装置が得られる。
【００８８】
本実施の形態においては、インダクタを有する高周波信号処理用の半導体装置１０のシリコン基板１の裏面は、空気と接しているが、半導体装置１０のシリコン基板１の裏面上にシリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、または絶縁性の接着剤などの半導体製造プロセスで一般的に用いられる絶縁体が設けられてもよい。これにより、製造コストを大きく増加させることなく、実用的なＱ値を有しかつ低損失なインダクタを有する半導体装置が得られる。さらに、高周波信号処理用の半導体装置上に、図１８に示すＧａＡｓ基板５０のようなシリコン基板よりも比抵抗が高い高比抵抗基板を用いて形成された他の半導体装置がさらに積層されてもよい。
【００８９】
実施の形態１〜４におけるエピタキシャル層の比抵抗および厚さは、各実施の形態において用いられた値に限定されない。エピタキシャル層の比抵抗は、通常のＣＭＯＳプロセスで一般的に用いられる１Ω・ｃｍ〜数１０Ω・ｃｍ程度であればよい。また、エピタキシャル層の厚さは、低比抵抗基板から不純物形成領域への不純物拡散を抑制するために必要な１μｍ〜５μｍ程度であればよい。
【００９０】
さらに、実施の形態１〜４では、アルミ配線からなるスパイラル・インダクタがインダクタの一例として説明されているが、インダクタの材料は、アルミに限定されない。インダクタがタングステン、チタン、銅、またはタンタルなどの一般的に半導体プロセスで用いられる金属材料およびこれらの金属材料の積層構造によって形成されている半導体装置であっても、前述の各実施の形態の半導体装置によって得られる効果と同様の効果を得ることができる。また、インダクタの形状は、スパイラルに限定されず、メアンダ形状など、インダクタとして機能する形状および構造を有していれば、前述の各実施の形態の半導体装置の効果と同様の効果を得ることができる。
【００９１】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１の半導体装置を示す斜視図である。
【図２】本発明の実施の形態１の半導体装置を示す断面図である。
【図３】本発明の実施の形態１の半導体装置および従来例の半導体装置のそれぞれの損失と基板厚さとの関係を示す図である。
【図４】本発明の実施の形態１の半導体装置のＱ値と基板厚さとの関係、および、従来例の半導体装置のＱ値と基板厚さとの関係を示す図である。
【図５】電磁場解析シミュレーションに用いられたインダクタを有する半導体装置のモデルの一例を説明するための図である。
【図６】電磁場解析シミュレーションに用いられたインダクタを有する半導体装置のモデルの他の例を説明するための図である。
【図７】電磁場解析シミュレーションの結果を示す図であって、厚さ２０μｍのシリコン基板内の渦電流量と基板比抵抗との関係を示す図である。
【図８】電磁場解析シミュレーションの結果を示す図であって、厚さ２０μｍのシリコン基板内の損失と基板の比抵抗との関係を示す図である。
【図９】電磁場解析シミュレーションの結果を示す図であって、エピタキシャル層がある半導体装置のインダクタの損失と基板の比抵抗との関係、および、エピタキシャル層がない半導体装置のインダクタの損失と基板の比抵抗との関係を示す図である。
【図１０】電磁場解析シミュレーションの結果を示す図であって、１０ｍΩ・ｃｍ基板内の渦電流量と基板表面からの深さとの関係、および、１０Ω・ｃｍ基板内の渦電流量の基板表面からの深さとの関係を示す図である。
【図１１】電磁場解析シミュレーションの結果を示す図であって、基板厚さが２０μｍである１０ｍΩ・ｃｍの基板の渦電流量と基板表面からの深さとの関係、および、基板厚さが３００μｍである１０ｍΩ・ｃｍの渦電流量と基板表面からの深さとの関係を示す図である。
【図１２】電磁場解析シミュレーションの結果を示す図であって、１０ｍΩ・ｃｍ基板内の渦電流量と基板表面からの深さとの関係、および、１０ｍΩ・ｃｍ基板の渦電流量と基板表面からの深さとの関係を示す図である。
【図１３】本発明の実施の形態２の半導体装置を示す断面図である。
【図１４】本発明の実施の形態２の変形例の半導体装置を示す断面図である。
【図１５】本発明の実施の形態３の半導体装置を示す斜視図である。
【図１６】本発明の実施の形態３の半導体装置を示す断面図である。
【図１７】本発明の実施の形態３の変形例の半導体装置を示す断面図である。
【図１８】本発明の実施の形態３のさらに他の変形例の半導体装置を示す断面図である。
【図１９】本発明の実施の形態４の半導体装置を示す斜視図である。
【図２０】本発明の実施の形態４の半導体装置を示す断面図である。
【図２１】インダクタを有する半導体装置が石英上に配置された場合のＱ値と基板厚さとの関係、および、インダクタを有する半導体装置が金属上に配置された場合のＱ値と基板厚さとの関係を示す図である。
【図２２】１０Ω・ｃｍのシリコン基板上に形成されたインダクタが石英上に設置された場合の損失と基板厚さとの関係を示す図である。
【図２３】１０Ω・ｃｍ基板の上方にインダクタが設けられた半導体装置が石英上に設置された場合および２ｋΩ・ｃｍ基板の上方にインダクタが設けられた半導体装置が石英上に設置された場合のそれぞれの損失と基板厚さとの関係を示す図である。
【符号の説明】
【００９３】
１  シリコン基板、１ａ  エピタキシャル層、１ｂ  バルク、２  不純物領域、３  ゲート電極、４  トランジスタ、５  絶縁膜、６  インダクタ、７  ビアホール、８  石英板、９  空隙、１０  高周波信号処理用の半導体装置、１１  デジタル信号処理用の半導体装置、１２  シリコン基板、１３  トランジスタ、１４  キャパシタ、１５  台座、１６，２６，３６，４６  パッド、１７  ボンディングパッド、１８，２８  リードワイヤ、１９  ハンダボール、２０  金属配線層、２５  絶縁膜、５０  ＧａＡｓ基板、５１  絶縁膜、５４  トランジスタ、５５  金属配線層、５６  はんだボール、５７，５８  ボンディングパッド、Ｔｅ  エピタキシャル層の厚さ、Ｔｂ  バルクの厚さ、Ｔ２  空隙を設けない領域の基板厚さ、Ｔ  基板厚さ、Ｄ  インダクタ径、Ｗ  インダクタ配線幅、Ｓ  インダクタ配線間隔、Ｔｗ  不純物領域の深さ。
【図１】
2006237216.tif 000006
【図２】
2006237216.tif 000007
【図３】
2006237216.tif 000008
【図４】
2006237216.tif 000009
【図５】
2006237216.tif 000010
【図６】
2006237216.tif 000011
【図７】
2006237216.tif 000012
【図８】
2006237216.tif 000013
【図９】
2006237216.tif 000014
【図１０】
2006237216.tif 000015
【図１１】
2006237216.tif 000016
【図１２】
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【図１３】
2006237216.tif 000018
【図１４】
2006237216.tif 000019
【図１５】
2006237216.tif 000020
【図１６】
2006237216.tif 000021
【図１７】
2006237216.tif 000022
【図１８】
2006237216.tif 000023
【図１９】
2006237216.tif 000024
【図２０】
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【図２１】
2006237216.tif 000026
【図２２】
2006237216.tif 000027
【図２３】
2006237216.tif 000028