(57)【要約】【課題】プログラマブルロジックアレイを提供する。【解決手段】本発明に従うプログラマブルロジックアレイは、ＡＮＤプレーンとＯＲプレーンとを含む。ＡＮＤプレーンは、クロック信号に同期して動作し、第１の入力信号に応答して論理積信号を発生する。ＯＲプレーンは、第１の入力信号より遅く入力される第２の入力信号が入力され、第２の入力信号に従属されない第１の論理積信号に応答して第１の論理和信号を発生し、第２の入力信号に従属される第２の論理積信号に応答して第２の論理和信号を発生し、第２の入力信号と第２の論理和信号のロジック状態によって第１の論理和信号を可変させる。これにより、遅い入力信号に応じてプログラマブルロジックアレイの動作速度を早くでき、待機電力を減らすことができる。【選択図】図３
2006166427.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作し、第１の入力信号に応答して論理積信号を発生するＡＮＤプレーンと；
前記第１の入力信号より遅く入力される第２の入力信号が入力される、前記論理積信号に応答して論理和信号を発生し、前記第２の入力信号のロジック状態によって前記論理和信号を可変させるＯＲプレーンと；
を含むことを特徴とするプログラマブルロジックアレイ。
【請求項２】
前記ＯＲプレーンは、
前記論理和信号を伝達する論理和ラインと；
前記第２の入力信号のロジック状態によって出力端子を介して出力される前記論理和信号を変化させる論理回路と；
を含むことを特徴とする請求項１に記載のプログラマブルロジックアレイ。
【請求項３】
前記論理回路は、
前記論理和ラインと前記出力端子との間に連結され、前記論理和信号に応答して前記出力端子を充電するか、或いは放電するイネーブル回路と；  前記第２の入力信号に応答して前記出力端子を放電する放電素子と；
を含むことを特徴とする請求項２に記載のプログラマブルロジックアレイ。
【請求項４】
前記出力端子の出力信号を反転するインバータをさらに含むこと
を特徴とする請求項３に記載のプログラマブルロジックアレイ。
【請求項５】
前記放電素子は、ＮＭＯＳトランジスタであること
を特徴とする請求項３に記載のプログラマブルロジックアレイ。
【請求項６】
前記イネーブル回路は、
電源端子と前記出力端子との間に連結され、第１の信号に応答して前記出力端子を電源電圧レベルに充電する第１のスイッチング素子と；
接地端子と前記出力端子との間に連結され、第２の信号に応答して前記出力端子を接地電圧レベルに放電する第２のスイッチング素子と；
前記論理和信号に応答して前記第１の信号及び前記第２の信号を発生する制御回路と；
を含むことを特徴とする請求項３に記載のプログラマブルロジックアレイ。
【請求項７】
前記第１のスイッチング素子は、ＰＭＯＳトランジスタであること
を特徴とする請求項６に記載のプログラマブルロジックアレイ。
【請求項８】
前記第２のスイッチング素子は、ＮＭＯＳトランジスタであること
を特徴とする請求項６に記載のプログラマブルロジックアレイ。
【請求項９】
前記制御回路は、
前記論理和信号を反転して前記第１の信号を発生する第１のインバータと；
前記論理和信号が入力されるゲート、電源電圧に連結されたソース、および内部ノードに連結されたドレインを有するＰＭＯＳトランジスタと；
前記論理和信号が入力される第１の入力端子及び前記内部ノードに連結された第２の入力端子を有し、前記第２の信号を提供するＮＡＮＤゲートと；
前記ＮＡＮＤゲートの出力が入力される第２のインバータと；
前記第２のインバータの出力が入力されるゲート、前記出力端子に連結されたドレイン、および前記内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと；
を含むことを特徴とする請求項６に記載のプログラマブルロジックアレイ。
【請求項１０】
前記ＯＲプレーンは、
前記論理和信号を伝達する論理和ラインと；
第１の論理積信号に同期して前記論理和ラインを充電するか、或いは放電する第１のイネーブル回路と；
前記論理積信号の中で前記第１の論理積信号を除外した残り論理積信号に応答して前記論理和ラインを放電するＮＭＯＳトランジスタと；
前記論理和ラインと出力端子との間に連結され、前記論理和信号に応答して前記出力端子を充電するか、或いは放電する第２のイネーブル回路と；
前記第２の入力信号に応答して前記出力端子を放電する放電素子と；
を含むことを特徴とする請求項１に記載のプログラマブルロジックアレイ。
【請求項１１】
前記出力端子の出力信号を反転するインバータをさらに含むこと
を特徴とする請求項１０に記載のプログラマブルロジックアレイ。
【請求項１２】
前記放電素子は、ＮＭＯＳトランジスタであること
を特徴とする請求項１０に記載のプログラマブルロジックアレイ。
【請求項１３】
前記第１のイネーブル回路は、
前記第１の論理積信号を反転させる第１のインバータと；
前記第１のインバータの出力が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと；
前記出力端子に連結されたドレイン、接地端子に連結されたソース、および前記第１の論理積信号が入力されるゲートを有する第１のＮＭＯＳトランジスタと；
前記第１のインバータの出力が入力される第１の入力端子及び前記内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと；
電源電圧が入力されるソース、前記出力端子に連結されたドレイン、および前記ＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと；
前記ＮＡＮＤゲートの出力が入力される第２のインバータと；
前記第２のインバータの出力が入力されるゲート、前記出力端子に連結されたドレインおよび前記内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと；
を含むことを特徴とする請求項１０に記載のプログラマブルロジックアレイ。
【請求項１４】
前記第２のイネーブル回路は、
前記論理和信号を反転させる第１のインバータと；
前記論理和信号が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと；
前記出力端子に連結されたドレイン、接地端子に連結されたソース、および前記第１のインバータの出力が入力されるゲートを有する第１のＮＭＯＳトランジスタと；
前記論理和信号が入力される第１の入力端子及び前記内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと；
電源電圧が入力されるソース、前記出力端子に連結されたドレイン、および前記ＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと；
前記ＮＡＮＤゲートの出力が入力される第２のインバータと；
前記第２のインバータの出力が入力されるゲート、前記出力端子に連結されたドレインおよび前記内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと；
を含むことを特徴とする請求項１０に記載のプログラマブルロジックアレイ。
【請求項１５】
クロック信号に同期して動作し、第１の入力信号に応答して論理積信号を発生するＡＮＤプレーンと；
前記第１の入力信号より遅く入力される第２の入力信号が入力され、前記第２の入力信号に従属されない第１の論理積信号に応答して第１の論理和信号を発生し、前記第２の入力信号に従属される第２の論理積信号に応答して第２の論理和信号を発生し、そして前記第２の入力信号と前記第２の論理和信号とのロジック状態によって前記第１の論理和信号を可変させるＯＲプレーンと；
を含むことを特徴とするプログラマブルロジックアレイ。
【請求項１６】
前記ＯＲプレーンは、
前記第１の論理和信号を伝達する第１の論理和ラインと；
前記第２の論理和信号を伝達する第２の論理和ラインと；
第１の論理積信号に同期して前記第１の論理和ラインを充電するか、或いは放電する第１のイネーブル回路と；
第２の論理積信号に同期して前記第２の論理和ラインを充電するか、或いは放電する第２のイネーブル回路と；
前記第１の論理積信号中で前記第１の論理積信号を除外した残り論理積信号に応答して前記第１の論理和ラインを放電する第１のＮＭＯＳトランジスタと；
前記第２の論理積信号中で前記第２の論理積信号を除外した残り論理積信号に応答して前記第２の論理和ラインを放電する第２のＮＭＯＳトランジスタと；
前記第１の論理和ラインと出力端子との間に連結され、前記第１の論理和信号に応答して前記出力端子を充電するか、或いは放電する第３のイネーブル回路と；
前記第２の論理和信号に応答して前記出力端子を放電する第１の放電素子と；
前記第２の入力信号に応答して前記出力端子を放電する第２の放電素子と；
を含むことを特徴とする請求項１５に記載のプログラマブルロジックアレイ。
【請求項１７】
前記出力端子の出力信号を反転するインバータをさらに含むこと
を特徴とする請求項１６に記載のプログラマブルロジックアレイ。
【請求項１８】
前記第１及び第２の放電素子は、ＮＭＯＳトランジスタであること
を特徴とする請求項１６に記載のプログラマブルロジックアレイ。
【請求項１９】
前記第１のイネーブル回路は、
前記第１の論理積信号を反転させる第１のインバータと；
前記第１のインバータの出力が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと；
前記出力端子に連結されたドレイン、接地端子に連結されたソース、および前記第１の論理積信号が入力されるゲートを有する第１のＮＭＯＳトランジスタと；
前記第１のインバータの出力が入力される第１の入力端子及び前記内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと；
電源電圧が入力されるソース、前記出力端子に連結されたドレイン、および前記ＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと；
前記ＮＡＮＤゲートの出力が入力される第２のインバータと；
前記第２のインバータの出力が入力されるゲート、前記出力端子に連結されたドレインおよび前記内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと；
を含むことを特徴とする請求項１６に記載のプログラマブルロジックアレイ。
【請求項２０】
前記第２のイネーブル回路は、
前記第２の論理和信号を反転させる第１のインバータと；
前記第１のインバータの出力が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと；
前記出力端子に連結されたドレイン、接地端子に連結されたソース、および前記第１論理積信号が入力されるゲートを有する第１のＮＭＯＳトランジスタと；
前記第１のインバータの出力が入力される第１の入力端子及び前記内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと；
電源電圧が入力されるソース、前記出力端子に連結されたドレイン、および前記ＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと；
前記ＮＡＮＤゲートの出力が入力される第２のインバータと；
前記第２のインバータの出力が入力されるゲート、前記出力端子に連結されたドレインおよび前記内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと；
を含むことを特徴とする請求項１６に記載のプログラマブルロジックアレイ。
【請求項２１】
前記第３のイネーブル回路は、
前記第１の論理和信号を反転させる第１のインバータと；
前記第１の論理和信号が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと；
前記出力端子に連結されたドレイン、接地端子に連結されたソース、および前記第１のインバータの出力が入力されるゲートを有する第１のＮＭＯＳトランジスタと；
前記第１の論理和信号が入力される第１の入力端子及び前記内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと；
電源電圧が入力されるソース、前記出力端子に連結されたドレイン、および前記ＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと；
前記ＮＡＮＤゲートの出力が入力される第２のインバータと；
前記第２のインバータの出力が入力されるゲート、前記出力端子に連結されたドレインおよび前記内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと；
を含むことを特徴とする請求項１６に記載のプログラマブルロジックアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、より詳しくは、プログラマブルロジックアレイに関する。
【背景技術】
【０００２】
プログラマブルロジックアレイ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ａｒｒａｙ；以下、“ＰＬＡ”という。）は、ＡＮＤプレーン（ｐｌａｎｅ）とＯＲプレーンとから構成されている。ＰＬＡはＰＲＯＭとは違って、ＡＮＤプレーンは入力に関するどんな論理積をも表現でき、ＯＲプレーンは先に実現された論理積の論理和を実現できる。
【０００３】
図１は、従来技術によるＰＬＡを概略的に示す回路図であり、図２は図１に示されたＰＬＡの動作を説明するためのタイミング図である。図１及び図２に示されたＰＬＡ及びタイミング図は、特許文献１に、“ＰＲＥＣＨＡＲＧＥＤ−ＴＹＰＥ  ＬＯＧＩＣ  ＣＩＲＣＵＩＴ  ＨＡＶＩＮＧ  ＤＵＭＭＹ  ＰＲＥＣＨＡＲＧＥ  ＬＩＦＥ”という題目で掲載されている。
【０００４】
図１を参照すると、ＰＬＡ１００は、ＡＮＤプレーン１２０とＯＲプレーン１４０とを含む。ＡＮＤプレーン１２０は、入力ライン１０１０を介して入力信号Ａ，Ａ＊，Ｂ，Ｂ＊が入力されて論理積ライン１０１１に論理積信号Ｆ１，Ｆ２，Ｆ３を発生する。ＯＲプレーン１４０は、ＡＮＤプレーン１２０の論理積信号Ｆ１，Ｆ２，Ｆ３に応答して論理和ライン１０１２を介して出力信号Ｙ１，Ｙ２を発生する。
【０００５】
ＰＬＡ１００は、ＡＮＤプレーン１２０についての第１のクロック信号φ１とＯＲプレーン１４０についての第２のクロック信号φ２に応答して動作する。第１のグループのＰＭＯＳ及びＮＭＯＳトランジスタの対１５２は、電源電圧ＶＤＤと接地電圧ＶＳＳとに連結され、第１のクロック信号φ１のロジック状態によって論理積ライン１０１１を充電するか、或いは放電する。第２のグループのＰＭＯＳ及びＮＭＯＳトランジスタの対１５４は、電源電圧ＶＤＤと接地電圧ＶＳＳとに連結され、第２のクロック信号φ２のロジック状態によって論理和ライン１０１２を充電するか、或いは放電する。
【０００６】
ＡＮＤプレーン１２０のＮＭＯＳトランジスタＮ１は、論理積ライン１０１１のそれぞれに論理積信号Ｆ１，Ｆ２，Ｆ３を決定する。例えば、図１でＦ１＝Ａ＊Ｂ＊、Ｆ２＝Ａ、Ｆ３＝Ａ＊Ｂである。ここで、Ａ＊とＢ＊は、ＡとＢの反転信号を意味する。そしてＯＲプレーン１４０のＮＭＯＳトランジスタＮ２は、論理和ライン１０１２のそれぞれに論理和信号Ｙ１，Ｙ２を決定する。例えば、図１でＹ１＝Ｆ１＋Ｆ３、Ｙ２＝Ｆ２＋Ｆ３である。
【０００７】
図１及び図２を参照すると、第１のクロック信号φ１はＡＮＤプレーン１２０のプリチャージ時間中にハイレベル状態にある。この際、論理積ライン１０１１は、全てハイレベル状態にプリチャージされる。第２のクロック信号φ２は、ＯＲプレーン１４０のプリチャージ時間中にハイレベル状態にある。この際、論理和ライン１０１２は、全てハイレベル状態にプリチャージされる。
【０００８】
第１のクロック信号φ１は、ＡＮＤプレーン１２０が評価時間にかえられるときローレベル状態にかえられる。この際、論理積ライン１０１１は、所定の遅延時間ｔｐ後にレベル状態が決められる。第２のクロック信号φ２は、第１のクロック信号φ１より△ｔだけ遅延された後にローレベル状態にかえられる。この際、論理和ライン１０１２は、△ｔだけ遅延された後にレベル状態が決められる。
【０００９】
従来技術によるＰＬＡは、第１及び第２のクロック信号φ１，φ２が高周波になるとき遅延時間ｔｐ，△ｔを制御しにくいという問題点がある。また、従来技術によるＰＬＡの大部分は、入力信号の順序に関係なく設計されるので、全体ＰＬＡの動作時間は一番後程に入る入力信号に応じて決定される。従って、従来技術によるＰＬＡは後程入る入力信号に応じて全体遅延時間が長くなるという問題点がある。
【特許文献１】米国特許５，０８３，０４７号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の技術的課題は、後程入る入力信号に応じる遅延時間を縮めることができるプログラマブルロジックアレイを提供するところにある。
【課題を解決するための手段】
【００１１】
前述した技術的課題を達成するための本発明に従うプログラマブルロジックアレイは、ＡＮＤプレーンとＯＲプレーンとを含む。ＡＮＤプレーンは、クロック信号に同期して動作し、第１の入力信号に応答して論理積信号を発生する。ＯＲプレーンは、第１の入力信号より遅く入力される第２の入力信号が入力され、論理積信号に応答して論理和信号を発生し、第２の入力信号のロジック状態によって論理和信号を可変させる。
【００１２】
この実施形態において、ＯＲプレーンは、論理和ラインと論理回路とを含む。論理和ラインは、論理和信号を伝達する。そして論理回路は、第２の入力信号のロジック状態によって出力端子を介して出力される論理和信号を変化させる。ここで、論理回路は、論理和ラインと出力端子との間に連結され、論理和信号に応答して出力端子を充電するか、或いは放電するイネーブル回路と、第２の入力信号に応答して出力端子を放電する放電素子と、を含む。実施形態で、イネーブル回路は、電源端子と出力端子との間に連結され、第１の信号に応答して出力端子を電源電圧レベルに充電する第１のスイッチング素子と、接地端子と出力端子との間に連結され、第２の信号に出力端子を接地電圧レベルに放電する第２のスイッチング素子と、論理和信号に応答して第１の信号及び第２の信号を発生する制御回路と、を含む。
【００１３】
この実施形態において、ＯＲプレーンは、論理和信号を伝達する論理和ラインと、第１の論理積信号に同期して論理和ラインを充電するか、或いは放電する第１のイネーブル回路と、論理積信号中で第１の論理積信号を除外した残り論理積信号に応答して論理和ラインを放電するＮＭＯＳトランジスタと、論理和ラインと出力端子との間に連結され、論理和信号に応答して出力端子を充電するか、或いは放電する第２のイネーブル回路と、第２の入力信号に応答して出力端子を放電する放電素子と、を含む。
【００１４】
ここで、第１のイネーブル回路は、第１の論理積信号を反転させる第１のインバータと、第１のインバータの出力が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと、出力端子に連結されたドレイン、接地端子に連結されたソース、および第１の論理積信号が入力されるゲートを有する第１のＮＭＯＳトランジスタと、第１のインバータの出力が入力される第１の入力端子及び内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと、電源電圧が入力されるソース、出力端子に連結されたドレイン、およびＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと、ＮＡＮＤゲートの出力が入力される第２のインバータと、第２のインバータの出力が入力されるゲート、出力端子に連結されたドレインおよび内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと、を含むことを特徴とする。
【００１５】
また、第２のイネーブル回路は、論理和信号を反転させる第１のインバータと、論理和信号が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと、出力端子に連結されたドレイン、接地端子に連結されたソース、および第１のインバータの出力が入力されるゲートを有する第１のＮＭＯＳトランジスタと、論理和信号が入力される第１の入力端子及び内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと、電源電圧が入力されるソース、出力端子に連結されたドレイン、およびＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと、ＮＡＮＤゲートの出力が入力される第２のインバータと、第２のインバータの出力が入力されるゲート、出力端子に連結されたドレイン、および内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと、を含むことを特徴とする。
【００１６】
また、前述した技術的課題を達成するための本発明に従うプログラマブルロジックアレイの他の一面は、クロック信号に同期して動作し、第１の入力信号に応答して論理積信号を発生するＡＮＤプレーンと、第１の入力信号より遅く入力される第２の入力信号が入力され、第２の入力信号に従属されない第１の論理積信号に応答して第１の論理和信号を発生し、第２の入力信号に従属される第２の論理積信号に応答して第２の論理和信号を発生し、そして第２の入力信号と第２の論理和信号とのロジック状態によって第１の論理和信号を可変させるＯＲプレーンと、を含む。
【００１７】
この実施形態において、ＯＲプレーンは、第１の論理和信号を伝達する第１の論理和ラインと、第２の論理和信号を伝達する第２の論理和ラインと、第１の論理積信号に同期して第１の論理和ラインを充電するか、或いは放電する第１のイネーブル回路と、第２の論理積信号に同期して第２の論理和ラインを充電するか、或いは放電する第２のイネーブル回路と、第１の論理積信号中で第１の論理積信号を除外した残り論理積信号に応答して第１の論理和ラインを放電する第１のＮＭＯＳトランジスタと、第２の論理積信号中で第２の論理積信号を除外した残り論理積信号に応答して第２の論理和ラインを放電する第２のＮＭＯＳトランジスタと、第１の論理和ラインと出力端子との間に連結され、第１の論理和信号に応答して出力端子を充電するか、或いは放電する第３のイネーブル回路と、第２の論理和信号に応答して出力端子を放電する第１の放電素子と、第２の入力信号に応答して出力端子を放電する第２の放電素子と、を含むことを特徴とする。
【００１８】
ここで、第１のイネーブル回路は、第１の論理積信号を反転させる第１のインバータと、第１のインバータの出力が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと、出力端子に連結されたドレイン、接地端子に連結されたソース、および第１の論理積信号が入力されるゲートを有する第１のＮＭＯＳトランジスタと、第１のインバータの出力が入力される第１の入力端子及び内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと、電源電圧が入力されるソース、出力端子に連結されたドレイン、およびＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと、ＮＡＮＤゲートの出力が入力される第２のインバータと、第２のインバータの出力が入力されるゲート、出力端子に連結されたドレイン、および内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと、を含むことを特徴とする。
【００１９】
ここで、第２のイネーブル回路は、第２の論理積信号を反転させる第１のインバータと、第１のインバータの出力が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと、出力端子に連結されたドレイン、接地端子に連結されたソース、および第１論理積信号が入力されるゲートを有する第１のＮＭＯＳトランジスタと、第１のインバータの出力が入力される第１の入力端子及び内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと、電源電圧が入力されるソース、出力端子に連結されたドレイン、およびＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと、ＮＡＮＤゲートの出力が入力される第２のインバータと、第２のインバータの出力が入力されるゲート、出力端子に連結されたドレイン、および内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと、を含むことを特徴とする。
【００２０】
ここで、第３のイネーブル回路は、第１の論理和信号を反転させる第１のインバータと、第１の論理和信号が入力されるゲート、電源電圧が入力されるソース、および内部ノードに連結されたドレインを有する第１のＰＭＯＳトランジスタと、出力端子に連結されたドレイン、接地端子に連結されたソース、および第１のインバータの出力が入力されるゲートを有する第１のＮＭＯＳトランジスタと、第１の論理和信号が入力される第１の入力端子及び内部ノードに連結された第２の入力端子を有するＮＡＮＤゲートと、電源電圧が入力されるソース、出力端子に連結されたドレイン、およびＮＡＮＤゲートの出力が入力されるゲートを有する第２のＰＭＯＳトランジスタと、ＮＡＮＤゲートの出力が入力される第２のインバータと、第２のインバータの出力が入力されるゲート、出力端子に連結されたドレイン、および内部ノードに連結されたソースを有する第２のＮＭＯＳトランジスタと、を含むことを特徴とする。
【発明の効果】
【００２１】
前述したように、本発明は遅く入力される信号に応じてプログラマブルロジックアレイの動作が遅延されることを防止できるので、プログラマブルロジックアレイ動作速度を早くできる。さらに本発明は、待機時間中に発生する電力消費を減らすことができる。
【発明を実施するための最良の形態】
【００２２】
以下、当業者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００２３】
図３は、本発明の好適な実施形態によるプログラマブルロジックアレイ（ＰＬＡ）を示す回路図である。図３を参照すると、プログラマブルロジックアレイ３００は、ＡＮＤプレーン３１０とＯＲプレーン３２０とを含む。図３に示されたプログラマブルロジックアレイ３００は、ロジック関数Ｆ＝(ｂｃ＊ｄ)＋（ｃ＊ｄ＊）＋（ａｂｃｄ）＋（ａｂ＊ｃ）を実行すると仮定する。ここで、Ｆ１＝ｂｃ＊ｄ、Ｆ２＝ｃ＊ｄ、Ｆ３＝ｂｃｄ、そしてＦ４＝ｂ＊ｃである。Ｆ３とＦ４で一番遅く入力される信号であるａが省略されている。すなわち、Ｆ１とＦ２は遅く入力される信号ａに従属されない信号であり、Ｆ３とＦ４は、入力信号ａに従属される信号である。入力信号ｂ，ｃ，ｄは、ＡＮＤプレーン３１０に入力されるが、一番遅く入力される入力信号ａは、ＯＲプレーン３２０に入力される。
【００２４】
ＡＮＤプレーン３１０には、クロック信号ＣＬＫが入力される。クロック信号ＣＬＫが入力されるＰＭＯＳ及びＮＭＯＳトランジスタの対ＭＰ０，ＭＮ０は、論理積ライン３０２と電源ソースＶＤＤ，ＶＳＳとの間に連結されている。
【００２５】
ＡＮＤプレーン３１０には、入力ライン３０１を介して遅い入力信号ａを除外した複数の入力信号ｂ，ｂ＊，ｃ，ｃ＊，ｄ，ｄ＊が入力される。ＡＮＤプレーン３１０は、入力ライン３０１と論理積ライン３０２に連結されているＮＭＯＳトランジスタＭＮ１とを含む。ＮＭＯＳトランジスタＭＮ１の配列は、決められたロジック関数によって可変できることは当業者に自明である。
【００２６】
クロック信号ＣＬＫがローレベル状態にあるとき、ＡＮＤプレーン３１０の論理積ライン３０２は、ハイレベル状態にプリチャージされる。そして、クロック信号ＣＬＫがハイレベル状態になるとき、ＡＮＤプレーン３１０の論理積ライン３０２は、入力信号ｂ，ｂ＊，ｃ，ｃ＊，ｄ，ｄ＊に応じて論理積信号Ｆ１〜Ｆ４を発生する。例えば、図３で、第１の論理積信号Ｆ１は、Ｆ１＝ｂｃ＊ｄであり、第２の論理積信号Ｆ２は、Ｆ２＝ｃ＊ｄ＊であり、第３の論理積信号Ｆ３はＦ３＝ｂｃｄであり、第４の論理積信号Ｆ４はＦ４＝ｂ＊ｃである。ここで、第１及び第２の論理積信号Ｆ１，Ｆ２は遅く入力される入力信号ａに従属されない信号であり、第３及び第４の論理積信号Ｆ３，Ｆ４は遅く入力される入力信号ａに従属される信号である。
【００２７】
ＯＲプレーン３２０は、論理和ライン３０３に連結されているＮＭＯＳトランジスタＭＮ２を含む。ＮＭＯＳトランジスタＭＮ２は、対応する論理積信号Ｆ２，Ｆ４に応答して論理和ライン３０３を放電する。ＮＭＯＳトランジスタＭＮ２の配列は決められたロジック関数によって可変できることは当業者に自明である。
【００２８】
ＯＲプレーン３２０は、遅く入力される入力信号ａに従属されない論理積信号Ｆ１，Ｆ２に応答して第１の論理和信号Ｙ＊を発生する。第１の論理和信号Ｙ１＊は、第１の論理和ラインを介して発生される。また、ＯＲプレーン３２０は、入力信号ａに従属される論理積信号Ｆ３，Ｆ４に応答して第２の論理和信号Ｙ２を発生する。第２の論理和信号Ｙ２は、第２の論理和ラインを介して発生する。インバータ３３１は、第２の論理和ラインのロジック状態を反転して第２の論理和信号Ｙ２を出力する。
【００２９】
図３を参照すると、ＯＲプレーン３２０は、論理和ライン３０３にそれぞれ電気的に連結されたイネーブル回路３４０，３５０，３６０をさらに含む。第１のイネーブル回路３４０は、第１の論理積信号Ｆ１に応答して第１の論理和ラインを充電するか、或いは放電する。第２のイネーブル回路３５０は、第３の論理積信号Ｆ３に応答して第２の論理和ラインを充電するか、或いは放電する。そして、第３のイネーブル回路３６０は、第１の論理和信号Ｙ１＊に応答して出力信号を充電するか、或いは放電する。第１及び第２のイネーブル回路３４０，３５０は、同一な構成を有する。第１のイネーブル回路３４０と第３のイネーブル回路３６０の構成及び動作は、後述の図４及び図６を参照して詳細に説明される。
【００３０】
再び図３を参照すると、ＯＲプレーン３２０は、第２の論理和信号Ｙ２に応答して第３のイネーブル回路３６０の出力端を放電するＮＭＯＳトランジスタＭＮ３を含む。ＯＲプレーン３２０は、遅く入力される入力信号ａに応答して第３のイネーブル回路３６０の出力端を放電するＮＭＯＳトランジスタＭＮ４を含む。また、ＯＲプレーン３２０は、第３のイネーブル回路３６０の出力信号を反転するインバータ３３２をさらに含む。
【００３１】
図４は、図３に示された第１のイネーブル回路３４０を示す回路図である。図４を参照すると、第１のイネーブル回路３４０は、インバータ３４１，３４６と、ＰＭＯＳトランジスタ３４２，３４７と、ＮＡＮＤゲート３４４と、そしてＮＭＯＳトランジスタ３４３，３４５と、を含む。ＰＭＯＳトランジスタ３４２は、インバータ３４１を介して第１の論理積信号Ｆ１が入力されるゲート、電源電圧ＶＤＤに連結されたソース、およびＮＤ１ノードに連結されたドレインを有する。ＮＡＮＤゲート３４４の入力端子は、インバータ３４１の出力端子及びＮＤ１ノードにそれぞれ電気的に連結される。ＰＭＯＳトランジスタ３４７は、ＮＤ２ノード、すなわちＮＡＮＤゲート３４４の出力端子に電気的に連結されたゲート、電源電圧ＶＤＤに連結されたソース、および論理和ライン３０３に電気的に連結されたドレインを有する。ＮＭＯＳトランジスタ３４３は、第１の論理積信号Ｆ１の値が入力されるゲート、論理和ライン３０３に電気的に連結されたドレイン、および接地されたソースを有する。ＮＭＯＳトランジスタ３４５は、インバータ３４６の出力信号に応じて制御され、ＮＤ１ノード及び論理和ライン３０３の間に電気的に連結されている。インバータ３４６の入力端子は、ＮＤ２ノードに電気的に連結されている。
【００３２】
図５は、第１のイネーブル回路３４０の動作による第１の論理和信号Ｙ１＊のロジック状態を示す。図５で‘１’は、ロジックハイレベル状態を意味し、‘０’は、ロジックローレベル状態を意味する。
【００３３】
図４及び図５を参照すると、クロック信号ＣＬＫがローレベルであるプリチャージ時間にあるとき、第１及び第２の論理積信号Ｆ１，Ｆ２はハイレベル状態を有する。この際、第１の論理和信号Ｙ１＊はローレベル状態を有する。
【００３４】
クロック信号ＣＬＫがハイレベルである評価時間にあるとき、第１の論理和信号Ｙ１＊は、第１及び第２の論理積信号Ｆ１，Ｆ２のロジック状態によって四つの場合の数を有する。第２の論理積信号Ｆ２がハイレベル状態にあるとき、第１の論理和信号Ｙ１＊は、第１の論理積信号Ｆ１に関係なく常にローレベル状態を有する。図４を参照すると、第２の論理積信号Ｆ２がハイレベル状態であるとき、ＮＭＯＳトランジスタＭＮ２がターンオンされるので第１の論理和信号Ｙ１＊は常にローレベル状態になる。
【００３５】
一方、第２の論理積信号Ｆ２がローレベル状態にあるとき、第１の論理和信号Ｙ１＊のロジック状態は、第１の論理積信号Ｆ１のロジック状態によって決定される。もし第１の論理積信号Ｆ１がハイレベル状態にあれば、第１のイネーブル回路３４０のＮＭＯＳトランジスタ３４３がターンオンされるので、第１の論理和信号Ｙ１＊は、ローレベル状態になる。しかしながら、第１の論理積信号Ｆ１がハイレベル状態からローレベル状態にかえられれば、インバータ３４１の出力は、ハイレベル状態になって、ＮＡＮＤゲート３４４の二つ入力は全てハイレベル状態になる。この際、ＮＡＮＤゲート３４４の出力がローレベル状態なので、ＮＭＯＳトランジスタ３４５及びＰＭＯＳトランジスタ３４７はターンオンされる。この際第１の論理和信号Ｙ１＊はハイレベル状態になる。従って、第２の論理積信号Ｆ２がロー状態であるとき、第１の論理和信号Ｙ１＊は第１の論理積信号の反転信号Ｆ１＊のようになる。
【００３６】
図３に示された第２のイネーブル回路３５０は、第１のイネーブル回路３４０と同一の構成及び動作原理を有する。
【００３７】
以上の説明から分かるように、論理和信号（例えば、Ｙ１＊）は、評価時間中にＯＲプレーン３２０のＮＭＯＳトランジスタＭＮ２のゲートに入力される論理積信号（例えば、Ｆ２）が全てローレベルを有するとき変化する。図１に示すようにクロック信号φ２がＯＲプレーンに供給されるのと比較して見るとき、本発明に従うプログラマブルロジックアレイは、待機状態間に発生する不要な電力消費を減らすことができる。
【００３８】
図６は、図３に示された第３のイネーブル回路３６０を示す回路図である。第３のイネーブル回路３６０は、第１の論理和信号Ｙ１＊が入力され、第１の論理和信号Ｙ１＊のロジック状態によって出力端子を充電するか、或いは放電する。
【００３９】
図６を参照すると、第３のイネーブル回路３６０は、インバータ３６１がＰＭＯＳトランジスタ３６２に連結されておらず、ＮＭＯＳトランジスタ３６３に連結されているという点を除外すれば、図４に示した第１のイネーブル回路３４０と同一の構成を有する。
【００４０】
図７は、第３のイネーブル回路３６０の動作による出力信号Ｆのロジック状態を示す。
【００４１】
図６及び図７を参照すると、遅く入力される入力信号ａがローレベル状態にあるとき、出力信号Ｆは第２の論理和信号Ｙ２に関係なく第１の論理和信号Ｙ１＊の反転信号Ｙ１を出力する。すなわち、Ｆ＝Ｙ１になる。図６を参照すると、第１の論理和信号Ｙ１＊がローレベル状態であるとき、ＮＭＯＳトランジスタ３６３がターンオンされるので、第３のイネーブル回路３６０の出力端子はローレベル状態になる。この際、出力信号Ｆはハイレベル状態になる。次に、第１の論理和信号Ｙ１＊がローレベル状態からハイレベル状態に遷移すれば、ＮＡＮＤゲート３６４の二つ入力端子がハイレベル状態にあるため、ＮＡＮＤゲート３６４の出力はローレベル状態になる。この際、ＰＭＯＳトランジスタ３６７がターンオンされるので、第３のイネーブル回路３６０の出力端子はハイレベル状態になる。この際、出力信号Ｆは、ローレベル状態になる。
【００４２】
遅く入力される入力信号ａがハイレベル状態にあるとき、出力信号Ｆは四つの場合の数を有する。第２の論理和信号Ｙ２がローレベル状態にあるとき、出力信号Ｆは第１の論理和信号Ｙ１＊の反転信号Ｙ１を出力する。すなわち、Ｆ＝Ｙ１になる。これは入力信号ａがローレベル状態であるとき出力信号Ｆが発生される場合と同一である。
【００４３】
入力信号ａ及び第２の論理和信号Ｙ２が全てハイレベル状態にあるとき、出力信号Ｆは常にハイレベル状態になる。図６で第３のイネーブル回路３６０の出力端子がＮＭＯＳトランジスタＭＮ３，ＭＮ４を介して放電されるためである。すなわち、Ｆ＝１になる。
【００４４】
ロジック関数Ｆ＝(ｂｃ＊ｄ）＋（ｃ＊ｄ＊）＋（ａｂｃｄ）＋（ａｂ＊ｃ）を式に展開すれば次の通りである。Ｆ＝(ｂｃ＊ｄ）＋（ｃ＊ｄ＊）＋（ａｂｃｄ）＋（ａｂ＊ｃ）でＦ１＝ｂｃ＊ｄ、Ｆ２＝ｃ＊ｄ、Ｆ３＝ｂｃｄ、Ｆ４＝ｂ＊ｃなので、Ｆ＝Ｆ１＋Ｆ２＋ａＦ３＋ａＦ４＝Ｆ１＋Ｆ２＋ａ（Ｆ３＋Ｆ４）になる。ここで、Ｙ１＊＝（Ｆ１＋Ｆ２）＊であり、Ｙ２＝Ｆ３＋Ｆ４になる。従って、Ｆ＝Ｙ１＋ａＹ２である。この際、ａ＝０であれば、Ｆ＝Ｙ１であり、ａ＝１であれば、Ｆ＝Ｙ１＋Ｙ２である。ａ＝１であり、Ｙ２＝０であるとき、Ｆ＝Ｙ１である。ａ＝１であり、Ｙ２＝１であるとき、Ｆ＝Ｙ１＋１＝１になる。これは図７に示す出力信号Ｆのロジック状態と一致する。
【００４５】
本発明に従うプログラマブルロジックアレイは、遅く入力される信号に関係なく先ず入力される信号に応じてＡＮＤプレーンの論理和信号を発生する。ＡＮＤプレーンの論理和信号の結果によってＯＲプレーンの論理和信号を発生する。そして、遅く入る信号と論理和信号とを演算して出力信号を発生する。
【００４６】
従来技術によるプログラマブルロジックアレイは、一番遅く入る信号に応じて全体動作時間が決定される。従来技術によるプログラマブルロジックアレイで最終出力が出る時点は、一番遅く入る信号の入力時間とＰＬＡの動作時間とが経た後である。しかしながら、本発明に従うプログラマブルロジックアレイで最終出力が出る時点は、先ず入る信号の入力時間、ＯＲプレーンまでの動作時間、そして一番遅く入る信号に応じて放電される時間が経た後である。これは、従来の方式よりさらに早い時間内にＰＬＡの結果を得ることができることを意味する。
【００４７】
また、従来のプログラマブルロジックアレイは、全ての入力信号についてＡＮＤプレーンが動作する。このために、ＡＮＤプレーンは評価をしばしば行う。これは、電力消費を増加させる要因になる。そして一番遅く入る信号が安定された後にＰＬＡが動作するので、その間多くの待機電力が消費される。しかしながら、本発明に従うプログラマブルロジックアレイは、遅く入る信号をＯＲプレーンの最終端で入力されるので、ＡＮＤプレーンがそれだけ簡単になり、ＡＮＤプレーンのＮＭＯＳトランジスタをスイッチングする電力が減少される。
【００４８】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきであり、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等な範囲によって決められるべきである。
【図面の簡単な説明】
【００４９】
【図１】従来技術によるプログラマブルロジックアレイを示す回路図である。
【図２】図１に示すプログラマブルロジックアレイの動作を説明するためのタイミング図である。
【図３】本発明に従うプログラマブルロジックアレイを示す回路図である。
【図４】図３に示された第１のイネーブル回路を示す回路図である。
【図５】図４に示された信号のロジック状態を示す図表である。
【図６】図３に示された第３のイネーブル回路を示す回路図である。
【図７】図６に示された信号のロジック状態を示す図表である。
【符号の説明】
【００５０】
１００，３００：プログラマブルロジックアレイ
１２０，３１０：ＡＮＤプレーン
１４０，３２０：ＯＲプレーン
３０２：論理積ライン
３０３：論理和ライン
３４０，３５０：イネーブル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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