(57)【要約】【課題】別途のモード選択信号が提供されなくても、動作モードが制御できるデータ出力バッファおよびこれを含む半導体メモリ装置の提供。【解決手段】動作周波数に応じてモードが転換されるデータ出力バッファを含む半導体メモリ装置が開示される。データ出力バッファは遅延制御部およびバッファ部を有する。遅延制御部はバッファイネーブル信号を発生する。基準制御信号の周期が基準周期以下のときは、バッファイネーブル信号は活性化状態を持続的に維持する。バッファ部はバッファ入力線のデータをバッファ出力線へ提供するが、バッファイネーブル信号の非活性化に応答して、バッファ出力線へのデータの提供が遮断される。本発明のデータ出力バッファでは、従来の技術のモード選択信号が別途に提供されなくても、周期に応じて動作モードが変換され、また、著しく簡単な構成で実現できる。【選択図】図４
2006286172.tif 000002
【特許請求の範囲】
【請求項１】
受信されるバッファ入力線のデータをバッファ出力線へ提供するデータ出力バッファにおいて、
受信される基準制御信号に対応するバッファイネーブル信号を発生する遅延制御部であって、前記基準制御信号の周期が基準周期以下のときは、前記バッファイネーブル信号は活性化状態を持続的に維持する前記遅延制御部と、
前記バッファ入力線のデータを前記バッファ出力線へ提供するが、前記バッファイネーブル信号の非活性化に応答して、前記バッファ出力線へのデータの提供が遮断されるバッファ部と
を備えることを特徴とするデータ出力バッファ。
【請求項２】
前記バッファ部は、
前記バッファイネーブル信号と前記バッファ入力線のデータとの論理積演算によるデータを、究極的に前記バッファ出力線へ提供することを特徴とする請求項１に記載のデータ出力バッファ。
【請求項３】
前記バッファイネーブル信号は、
前記基準制御信号の先端エッジ(leading edge)に応答して活性化され、前記基準制御信号の後端エッジ(lagging edge)に遅延して応答して非活性化されるが、前記基準制御信号の周期が前記基準周期以下のときは、前記バッファイネーブル信号の非活性化が遮断されることを特徴とする請求項１に記載のデータ出力バッファ。
【請求項４】
前記遅延制御部は、
前記基準制御信号に連動する入力補助信号の先端エッジに応答する出力補助信号を発生する一方向遅延手段であって、前記出力補助信号の後端エッジは前記入力補助信号の後端エッジに遅延して応答する前記一方向遅延手段と、
前記入力補助信号と前記出力補助信号とを論理積して究極的に前記バッファイネーブル信号を生成する論理演算手段とを備えることを特徴とする請求項１に記載のデータ出力バッファ。
【請求項５】
前記一方向遅延手段は、
前記入力補助信号の先端エッジに応答する予備信号を発生する一方向遅延素子であって、前記予備信号の後端エッジは前記入力補助信号の後端エッジに遅延して応答する前記一方向遅延素子と、
前記予備信号をラッチして究極的に前記出力補助信号を発生するラッチ素子とを備えることを特徴とする請求項４に記載のデータ出力バッファ。
【請求項６】
半導体メモリ装置において、
行と列からなるマトリックス構造上に配列される複数のメモリセルを含むメモリアレイと、
所定のローアドレスをデコードして前記メモリアレイの行を選択するＸデコーダと、
所定のカラムアドレスをデコードして究極的に前記メモリアレイの列を選択するＹデコーダと、
前記Ｘデコーダおよび前記Ｙデコーダによって特定される前記メモリセルから読み出されるバッファ入力線のデータを制御してバッファ出力線へ提供するデータ出力バッファであって、所定の基準制御信号に応答して、前記バッファ入力線から前記バッファ出力線へのデータの提供が遮断される一方、前記基準制御信号の周期が基準周期以下のときは、前記データの提供の遮断が排除される前記データ出力バッファと
を備えることを特徴とする半導体メモリ装置。
【請求項７】
前記データ出力バッファは、
前記基準制御信号を制御してバッファイネーブル信号を発生する遅延制御部であって、前記基準制御信号の周期が基準周期以下のときは、前記バッファイネーブル信号が持続的に活性化状態を維持する前記遅延制御部と、
前記バッファ入力線のデータを前記バッファ出力線へ提供するが、前記バッファイネーブル信号の非活性化に応答して、前記バッファ入力線から前記バッファ出力線へのデータ提供が遮断されるバッファ部とを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記バッファイネーブル信号は、
前記基準制御信号の先端エッジに応答して活性化され、前記基準制御信号の後端エッジに遅延して応答して非活性化されるが、前記基準制御信号の周期が前記基準周期以下のときは、前記バッファイネーブル信号の非活性化が遮断されることを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置はフラッシュメモリであることを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項１０】
受信されるバッファ入力線のデータをバッファ出力線へ提供するデータ出力バッファにおいて、
受信される基準制御信号に対応するバッファイネーブル信号を発生する遅延制御部と、
前記バッファ入力線のデータを前記バッファ出力線へ提供するが、前記バッファイネーブル信号の非活性化に応答して、前記バッファ出力線へのデータの提供が遮断されるバッファ部を備え、
前記基準制御信号の周期が基準周期より長いときは、前記バッファイネーブル信号は、前記基準制御信号の第１論理状態への遷移に応答して活性化状態に遷移し、前記基準制御信号の第２論理状態への遷移に応答して非活性化状態に遷移し、
前記基準制御信号の周期が基準周期以下のときは、前記バッファイネーブル信号は活性化状態を持続的に維持することを特徴とする、データ出力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、データ出力バッファ及びこれを含む半導体メモリ装置に関する。
【背景技術】
【０００２】
データ出力バッファは、チップ内部のデータをチップの外部に出力する回路であって、通常、その出力端のみを限定してデータ出力ドライバー(data output driver)と呼ぶこともある。半導体メモリ装置の高速動作化に伴い、データ出力バッファもそれに対応する動作モードで駆動される。
【０００３】
一般に、半導体メモリ装置のデータ出力モードは、ノーマル出力モードとＥＤＯ(Extended Data Out)モードに大別される。ノーマル出力モードは、図１に示すように、基準制御信号ＲＣＯＮに応答してデータをチップ内部のバッファ入力線ＩＤＩＯからチップ外部のバッファ出力線ＥＤＩＯへ出力する動作モードである。ノーマル出力モードでは、基準制御信号ＲＣＯＮの先端エッジ(leading edge)に応答して、チップ内部からチップ外部へのデータの提供が始まる。そして、基準制御信号ＲＣＯＮの後端エッジ(lagging edge)に応答して、チップ内部からチップ外部へのデータの提供が遮断される。したがって、ノーマル出力モードでは、チップ外部へのデータの提供が遮断される間に、チップ外部のバッファ出力線ＥＤＩＯがプリチャージされるか、あるいは他の用途に利用できるという利点がある。このようなノーマル出力モードは、半導体メモリ装置の動作周期が比較的長い場合（すなわち、低周波動作モードの場合）に、有効に利用できる。
【０００４】
これに対し、ＥＤＯモードは、図２に示すように、基準制御信号ＲＣＯＮに関係なく、チップ内部のバッファ入力線ＩＤＩＯのデータをチップ外部のバッファ出力線ＥＤＩＯへ提供する動作モードである。すなわち、ＥＤＯモードでは、チップ内部のバッファ入力線ＩＤＩＯのデータが受信され次第、チップ外部のバッファ出力線ＥＤＩＯへ提供される。このようなＥＤＯモードは、半導体メモリ装置の動作周期が比較的短い場合（すなわち、高周波動作モードの場合）に、有効に利用できる。
【０００５】
図３は既存のデータ出力バッファを示すブロック図である。図３のデータ出力バッファでは、別途に提供されるモード選択信号ＭＳＥＬによって動作モードが決定される。したがって、既存のデータ出力バッファは、モード選択信号ＭＳＥＬを受信するための構成およびこれによるモード転換が要求されるので、回路の構成が複雑であるという問題点を持つ。また、図３のような既存のデータ出力バッファを内蔵する半導体メモリ装置では、前記モード選択信号ＭＳＥＬを生成するための別途の回路構成が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、別途のモード選択信号が提供されなくても、動作モードが制御できるデータ出力バッファおよびこれを含む半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある側面によれば、受信されるバッファ入力線のデータをバッファ出力線へ提供するデータ出力バッファが提供される。本発明のデータ出力バッファは、受信される基準制御信号に対応するバッファイネーブル信号を発生する遅延制御部であって、前記基準制御信号の周期が基準周期以下のときは、前記バッファイネーブル信号は活性化状態を持続的に維持する前記遅延制御部と、前記バッファ入力線のデータを前記バッファ出力線へ提供するが、前記バッファイネーブル信号の非活性化に応答して、前記バッファ出力線へのデータの提供が遮断されるバッファ部とを備える。
【０００８】
また、本発明の他の側面によれば、半導体メモリ装置が提供される。本発明の半導体メモリ装置は、行と列からなるマトリックス構造上に配列される複数のメモリセルを含むメモリアレイと、所定のローアドレスをデコードして前記メモリアレイの行を選択するＸデコーダと、所定のカラムアドレスをデコードして究極的に前記メモリアレイの列を選択するＹデコーダと、前記Ｘデコーダおよび前記Ｙデコーダによって特定される前記メモリセルから読み出されるバッファ入力線のデータを制御してバッファ出力線へ提供するデータ出力バッファであって、所定の基準制御信号に応答して、前記バッファ入力線から前記バッファ出力線へのデータの提供が遮断されるが、前記基準制御信号の周期が基準周期以下のときは、前記データの提供の遮断が排除される前記データ出力バッファを備える。
【発明の効果】
【０００９】
上述したような本発明のデータ出力バッファでは、従来の技術のモード選択信号が別途に提供されなくても、周期に応じて動作モードが変換される。すなわち、本発明のデータ出力バッファは、動作周期が長い場合には「ノーマル出力モード」で動作し、動作周期が短い場合には「ＥＤＯモード」で動作する。したがって、本発明のデータ出力バッファは、既存のデータ出力バッファに比べ、著しく簡単な構成で実現できる。
【００１０】
また、本発明のデータ出力バッファを含む半導体メモリ装置は、既存の技術と同様に、ＥＤＯモードとノーマル出力モードのいずれか一方を選択するモード選択信号を発生する回路を別途に内蔵しなくても構わない。したがって、本発明の半導体メモリ装置も著しく簡単な構成で実現できる。
【発明を実施するための最良の形態】
【００１１】
本発明、本発明の動作上の利点、および本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面および添付図面に記載の内容を参照しなければならない。各図面において、同一の部材にはできる限り同一の参照符号を付する。
【００１２】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。
【００１３】
図４は本発明の一実施形態に係るデータ出力バッファ１０を示す図である。本発明のデータ出力バッファ１０は、チップ内部のバッファ入力線ＩＤＩＯのデータを制御して、チップ外部のバッファ出力線ＥＤＩＯのデータとして提供する。
【００１４】
図４を参照すると、本発明のデータ出力バッファ１０は、遅延制御部１００とバッファ部２００を備える。遅延制御部１００は、受信される基準制御信号ＲＣＯＮに対応するバッファイネーブル信号ＢＥＮを発生する。ここで、前記基準制御信号ＲＣＯＮの周期が所定の基準周期以下のときは、前記バッファイネーブル信号ＢＥＮは、活性化状態（本実施形態では、論理「Ｈ」状態）を持続的に維持する。
【００１５】
好ましくは、バッファイネーブル信号ＢＥＮは、基準制御信号ＲＣＯＮの先端エッジに応答して活性化される。そして、バッファイネーブル信号ＢＥＮは、基準制御信号ＲＣＯＮの後端エッジに遅延して応答して非活性化される。ところが、基準制御信号ＲＣＯＮの周期が基準周期以下のときは、バッファイネーブル信号ＢＥＮの不活性化が遮断される。
【００１６】
図５は図４の遅延制御部１００を具体的に示す回路図である。図５を参照すると、前記遅延制御部１００は、具体的に、一方向遅延手段１１０および論理演算手段１３０を備える。
【００１７】
前記一方向遅延手段１１０は、前記基準制御信号ＲＣＯＮに連動する入力補助信号ＸＩＳの先端エッジに応答する出力補助信号ＸＯＳを発生する。前記出力補助信号ＸＯＳの後端エッジは、前記入力補助信号の後端エッジに遅延して応答する。
【００１８】
本実施形態において、前記入力補助信号ＸＩＳは、前記基準制御信号ＲＣＯＮの反転信号である。したがって、入力補助信号ＸＩＳの先端エッジ(leading edge)は、立ち下がりエッジ(falling edge)であって、基準制御信号ＲＣＯＮの先端エッジ（本実施形態では、立ち上がりエッジ(rising edge)）に応答して発生する。
【００１９】
前記一方向遅延手段１１０は、より具体的に、一方向遅延素子１１１とラッチ素子１１３を備える。一方向遅延素子１１１は、入力補助信号ＸＩＳの先端エッジに応答する予備信号ＸＰＲＥを発生する。この際、帯信号ＸＰＲＥの後端エッジは、入力補助信号ＸＩＳの後端エッジに遅延して応答する。ラッチ素子１１３は、予備信号ＸＰＲＥをラッチして、最終的に前記出力補助信号ＸＯＳとして生成される。
【００２０】
一方、前記論理演算手段１３０は、前記入力補助信号ＸＩＳと前記出力補助信号ＸＯＳとを論理積して、究極的に前記バッファイネーブル信号ＢＥＮを生成する。本実施形態において、前記論理演算手段１３０はＮＡＮＤゲートで実現される。
【００２１】
図６は図５の遅延制御部１００における主要信号のタイミング図であって、前記基準制御信号ＲＣＯＮの周期が所定の基準周期以下のとき、前記バッファイネーブル信号ＢＥＮの非活性化が遮断されることを示す。図６において、区間Ｔ１は前記基準制御信号ＲＣＯＮの周期が所定の基準周期より長い場合であり、区間Ｔ２は前記基準制御信号ＲＣＯＮの周期が所定の基準周期以下の場合である。
【００２２】
次に、図５および図６を参照しながら、前記遅延制御部１００の作用及び効果について説明する。
【００２３】
まず、Ｔ１区間における動作を考察すると、入力補助信号ＸＩＳは基準制御信号ＲＣＯＮの反転から発生する。前記予備信号ＸＰＲＥの「Ｈ」への遷移は、入力補助信号ＸＩＳの「Ｌ」への遷移（究極的には、前記基準制御信号ＲＣＯＮの先端エッジ）に応答して発生する。前記予備信号ＸＰＲＥの「Ｌ」への遷移は、入力補助信号ＸＩＳの「Ｈ」への遷移（最終的に、前記基準制御信号ＲＣＯＮの後端エッジ）に応答して発生する。この際、所定の遅延時間が発生する。そして、前記出力補助信号ＸＯＳは前記予備信号ＸＰＲＥの反転信号である。
【００２４】
結果的に、Ｔ１区間で、前記バッファイネーブル信号ＢＥＮは、前記基準制御信号ＲＣＯＮの「Ｈ」への遷移に応答して「Ｈ」に活性化され、前記基準制御信号ＲＣＯＮの「Ｌ」への遷移に遅延して応答して「Ｌ」に非活性化される。したがって、Ｔ１区間の場合には、前記バッファイネーブル信号ＢＥＮが非活性化される領域ｔ１１が発生する。
【００２５】
これに対し、Ｔ２区間における動作を考察すると、前記予備信号ＸＰＲＥが前記入力補助信号ＸＩＳに応答して「Ｌ」への遷移が発生する前に、さらに前記入力補助信号ＸＩＳが「Ｈ」に遷移する。したがって、前記予備信号ＸＰＲＥの「Ｌ」への遷移は発生しない。結果的に、前記バッファイネーブル信号ＢＥＮの「Ｌ」への遷移も発生せず、前記バッファイネーブル信号ＢＥＮは持続的に論理「Ｈ」の活性化状態を維持する。
【００２６】
さらに図１を参照すると、前記バッファ部２００は、前記バッファイネーブル信号ＢＥＮが「Ｈ」に活性化された状態で、前記バッファ入力線ＩＤＩＯのデータを前記バッファ出力線ＥＤＩＯへ提供する。そして、前記バッファイネーブル信号ＢＥＮの「Ｌ」への非活性化に応答して、前記バッファ出力線ＥＤＩＯへのデータの提供が遮断される。
【００２７】
好ましくは、前記バッファ部２００は、前記バッファイネーブル信号ＢＥＮと前記バッファ入力線ＩＤＩＯのデータとの論理積演算によるデータを、最終的に前記バッファ出力線ＥＤＩＯへ提供する。さらに好ましくは、前記バッファ部２００は、前記バッファイネーブル信号ＢＥＮと前記バッファ入力線ＩＤＩＯのデータとの論理積を行って前記バッファ出力線ＥＤＩＯへ提供するＡＮＤゲートである。
【００２８】
図７は図１のデータ出力バッファ１０におけるデータの出力過程を説明するためのタイミング図である。前述したように、前記基準制御信号ＲＣＯＮの周期が所定の基準周期より長い「Ｔ１」区間の場合には、バッファイネーブル信号ＢＥＮが「Ｌ」に非活性化される領域が発生する。
【００２９】
したがって、前記Ｔ１’区間では、基準制御信号ＲＣＯＮの先端エッジに応答して、チップ内部からチップ外部へのデータの提供が始まる。そして、基準制御信号ＲＣＯＮの後端エッジに応答して、チップ内部からチップ外部へのデータの提供が遮断される。すなわち、本発明のデータ出力バッファ１０は、前記Ｔ１’区間では、基準制御信号ＲＣＯＮに応答してデータをチップ内部のバッファ入力線ＩＤＩＯからチップ外部のバッファ出力線ＥＤＩＯへ出力するいわゆる「ノーマル出力モード」で動作する。前記Ｔ１区間では、チップ外部へのデータの提供が遮断される間（ｔ１１’）に、チップ外部のバッファ出力線ＥＤＩＯがプリチャージされるか、あるいは他の用途に利用できる。
【００３０】
これに対し、前記基準制御信号ＲＣＯＮの周期が所定の基準周期以下であるＴ２区間の場合には、バッファイネーブル信号ＢＥＮは、「Ｈ」の活性化状態を持続的に維持する。したがって、本発明のデータ出力バッファ１０は、前記Ｔ２区間では、基準制御信号ＲＣＯＮに関係なく、チップ内部バッファ入力線ＩＤＩＯのデータが受信され次第、チップの外部のバッファ出力線ＥＤＩＯへ提供される「ＥＤＯモード」で動作する。
【００３１】
本発明のデータ出力バッファ１０では、従来の技術のモード選択信号が別途に提供されなくても、周期（言い換えれば、周波数）に応じて動作モードが変換される。すなわち、本発明のデータ出力バッファは、動作周期が長い場合（すなわち、低周波で動作する場合）には「ノーマル出力モード」で動作し、動作周期が短い場合（すなわち、高周波で動作する場合）には「ＥＤＯモード」で動作する。したがって、本発明のデータ出力バッファは、既存のデータ出力バッファと比較して著しく簡単な構成で実現できる。
【００３２】
一方、本発明のデータ出力バッファ１０は、図８に示すような半導体メモリ装置に有効に適用できる。図８を参照すると、本発明の半導体メモリ装置は、図１のデータ出力バッファ１０、メモリアレイ２０、Ｘデコーダ３０およびＹデコーダ４０を備える。
【００３３】
メモリアレイ２０は、行と列からなるマトリックス構造上に配列される複数のメモリセルを含む。Ｘデコーダ３０は、所定のローアドレスＸＡＤＤをデコードして前記メモリアレイ２０の行を選択する。Ｙデコーダ４０は、所定のカラムアドレスＹＡＤＤをデコードして究極的に前記メモリアレイ２０の列を選択する。
【００３４】
データ出力バッファ１０は、前記Ｘデコーダ３０および前記Ｙデコーダ４０によって特定される前記メモリアレイ２０のメモリセルから読み出されるバッファ入力線ＩＤＩＯのデータを制御してバッファ出力線ＥＤＩＯへ提供する。そして、前記データ出力バッファ１０は、前述したように、所定の基準制御信号ＲＣＯＮに応答して、前記バッファ入力線ＩＤＩＯから前記バッファ出力線ＥＤＩＯへのデータの提供が遮断できるが、前記基準制御信号ＲＣＯＮの周期が基準周期以下のときは、前記データの提供の遮断が排除される。
【００３５】
好ましくは、図８の半導体メモリ装置は、ページバッファ５０をさらに備えるフラッシュメモリである。前記ページバッファ５０は、前記メモリアレイ２０から読み出されるデータをラッチする。そして、前記ページバッファ５０にラッチされたデータは、前記Ｙデコーダ４０から提供される列選択信号ＹＳＥＬに応答して前記データ出力バッファ５０へ提供される。
【００３６】
図８に示される本発明の半導体メモリ装置は、周波数に応じて動作モードが転換されるデータ出力バッファ１０を内蔵する。したがって、本発明の半導体メモリ装置は、従来の技術と同様に、ＥＤＯモードとノーマル出力モードのいずれか一方を選択するモード選択信号を発生する回路を別途に内蔵しなくても構わない。よって、本発明の半導体メモリ装置の構成は著しく簡単になれる。
【００３７】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、これらの実施形態は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることを理解できるであろう。よって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００３８】
本発明は、別途のモード選択信号が提供されなくても、周期に応じて動作モードが変換されるものであって、データ出力バッファおよび半導体メモリ装置に適用可能である。
【図面の簡単な説明】
【００３９】
【図１】一般的なノーマル出力モードにおけるデータの出力を示すタイミング図である。
【図２】一般的なＥＤＯモードにおけるデータの出力を示すタイミング図である。
【図３】既存のデータ出力バッファを示すブロック図である。
【図４】本発明の一実施形態に係るデータ出力バッファを示す図である。
【図５】図４の遅延制御部を具体的に示す回路図である。
【図６】図５の遅延制御部における主要信号のタイミング図である。
【図７】図１のデータ出力バッファにおけるデータの出力過程を説明するためのタイミング図である。
【図８】図１のデータ出力バッファが適用される半導体メモリ装置を示す図である。
【符号の説明】
【００４０】
ＲＣＯＮ    基準制御信号
ＸＩＳ    入力補助信号
ＸＯＳ    出力補助信号
ＸＰＲＥ    予備信号
ＢＥＮ    バッファイネーブル信号
１１０    一方向遅延手段
１３０    論理演算手段
１１１    一方向遅延素子
１１３    ラッチ素子
ＩＤＩＯ    バッファ入力線
ＥＤＩＯ    バッファ出力線
【図１】
2006286172.tif 000003
【図２】
2006286172.tif 000004
【図３】
2006286172.tif 000005
【図４】
2006286172.tif 000006
【図５】
2006286172.tif 000007
【図６】
2006286172.tif 000008
【図７】
2006286172.tif 000009
【図８】
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