(57)【要約】【課題】  簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供する。【解決手段】  第一の発明の半導体装置は、相補型であり、半導体基板、ｐ型半導体装置およびｎ型半導体装置を具備する。ｐ型半導体装置は、半導体基板上のｎ型半導体層と、ｎ型半導体層上面に形成され、ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、ｐ型ドーパント拡散領域上に形成され、Ｈｆを含む第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、ｐ型半導体化合物を有する第１のゲート電極と、ｐ型ドーパント拡散領域をゲート長方向に挟み、ｐ型ドーパント拡散領域に比して深くｎ型半導体層上面に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。【選択図】  図１
2006237373.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
ｎ型半導体層と、
前記ｎ型半導体層上面に形成され、前記ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、
前記ｐ型ドーパント拡散領域上に形成され、Ｈｆを含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、ｐ型半導体化合物を有する第１のゲート電極と、
前記ｐ型ドーパント拡散領域をゲート長方向に挟み、前記ｐ型ドーパント拡散領域に比して深く前記ｎ型半導体層上面に形成された第１のソース・ドレイン領域と、
を備える前記半導体基板上のｐ型半導体装置と、
ｐ型半導体層と、
前記ｐ型半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、ｎ型半導体化合物を有する第２のゲート電極と、
前記第２のゲート絶縁膜をゲート長方向に挟む前記ｐ型半導体層に形成された第２のソース・ドレイン領域と、
を備える前記半導体基板上のｎ型半導体装置と、
を具備することを特徴とする相補型の半導体装置。
【請求項２】
半導体基板と、
ｎ型半導体層と、
前記ｎ型半導体層上面に形成され、前記ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、
前記ｐ型ドーパント拡散領域上に形成され、第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、金属ボロン化合物を有する第１のゲート電極と、
前記ｐ型ドーパント拡散領域をゲート長方向に挟み、前記ｐ型ドーパント拡散領域に比して深く前記ｎ型半導体層上面に形成された第１のソース・ドレイン領域と、
を備える前記半導体基板上のｐ型半導体装置と、
ｐ型半導体層と、
前記ｐ型半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、ｎ型半導体化合物を有する第２のゲート電極と、
前記第２のゲート絶縁膜をゲート長方向に挟む前記ｐ型半導体層に形成された第２のソース・ドレイン領域と、
を備える前記半導体基板上のｎ型半導体装置と、
を具備することを特徴とする相補型の半導体装置。
【請求項３】
半導体基板と、
ｎ型半導体層と、
前記ｎ型半導体層上面に形成され、前記ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、
前記ｐ型ドーパント拡散領域上に形成され、第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたｐ型半導体化合物を含む層を有する第１のゲート電極と、
前記ｐ型ドーパント拡散領域をゲート長方向に挟み、前記ｐ型ドーパント拡散領域に比して深く前記ｎ型半導体層上面に形成された第１のソース・ドレイン領域と、
を備える前記半導体基板上のｐ型半導体装置と、
ｐ型半導体層と、
前記ｐ型半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、ｎ型半導体化合物を有する第２のゲート電極と、
前記第２のゲート絶縁膜をゲート長方向に挟む前記ｐ型半導体層に形成された第２のソース・ドレイン領域と、
を備える前記半導体基板上のｎ型半導体装置と、
を具備することを特徴とする相補型の半導体装置。
【請求項４】
前記金属ボロン化合物は、Ｍｏ、Ｔｉ，Ｔａ、ＨｆおよびＺｒのいずれかを含むことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記ｐ型ドーパント拡散領域は、前記第１のソース・ドレイン領域のソース端およびドレイン端に形成され、そのゲート長方向の長さは前記第１のソース・ドレイン領域間の距離の１／５以上１／３以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ｐ型ドーパント拡散領域は、前記ｎ型半導体層上面からの接合深さが２ｎｍ以上３０ｎｍ以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート絶縁膜は、ＨｆＯＮ、ＨｆＳｉＯＮおよびＨｆＡｌＯＮのいずれかを含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のソース・ドレイン領域は、ｐ型の高濃度不純物領域であり、前記第２のソース・ドレイン領域は、ｎ型の高濃度不純物領域であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
ｎ型半導体層上にＨｆを含む第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にｐ型半導体化合物を有する第１のゲート電極を形成する工程と、
前記第１のゲート電極をゲート長方向に挟む前記ｎ型半導体層上面に第１のソース・ドレイン領域を形成する工程と、
水素もしくは重水素を含む雰囲気中８５０℃以上９５０℃以下にて、前記第１のゲート電極から前記ｎ型半導体層へｐ型ドーパントを拡散する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
ｎ型半導体層上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に金属ボロン化合物を有する第１のゲート電極を形成する工程と、
前記第１のゲート電極をゲート長方向に挟む前記ｎ型半導体層上面に第１のソース・ドレイン領域を形成する工程と、
水素もしくは重水素を含む雰囲気中６００℃以上８００℃以下にて、前記第１のゲート電極から前記ｎ型半導体層へボロンを拡散する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
ｎ型半導体層上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたｐ型半導体化合物を含む層を有する第１のゲート電極を形成する工程と、
前記第１のゲート電極をゲート長方向に挟む前記ｎ型半導体層上面に第１のソース・ドレイン領域を形成する工程と、
水素もしくは重水素を含む雰囲気中６００℃以上８００℃以下にて、前記金属ボロン化合物を含む層から前記ｎ型半導体層へボロンを拡散する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１のゲート絶縁膜は窒素を含み、
前記第１のゲート絶縁膜形成工程は、
前記第１のゲート絶縁膜を加工する工程と、
その後、高温短時間酸素処理を用いて、前記第１のゲート絶縁膜のゲート長方向の側面領域から窒素を引き抜く工程と、
を有することを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置の製造方法は、
半導体基板上に、前記ｎ型半導体層およびｐ型半導体層を形成する工程を備え、
前記第１のゲート絶縁膜形成工程にて、前記ｐ型半導体層上にＨｆを含む第２のゲート絶縁膜を形成する工程も一括して行い、
前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を備え、
前記第１のソース・ドレイン領域形成工程にて、前記ｐ型半導体層上面に第２のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置の製造方法は、
半導体基板上に、前記ｎ型半導体層およびｐ型半導体層を形成する工程を備え、
前記第１のゲート絶縁膜形成工程にて、前記ｐ型半導体層上に第２のゲート絶縁膜を形成する工程も一括して行い、
前記第１のゲート電極形成工程にて、前記第２のゲート絶縁膜上に金属ボロン化合物を有する第２のゲート電極を形成する工程も一括して行い、
前記第１のソース・ドレイン領域形成工程にて、前記ｐ型半導体層上面に第２のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置の製造方法は、
半導体基板上に、前記ｎ型半導体層およびｐ型半導体層を形成する工程を備え、
前記第１のゲート絶縁膜形成工程にて、前記ｐ型半導体層上に第２のゲート絶縁膜を形成する工程も一括して行い、
前記第１のゲート電極形成工程にて、前記第２のゲート絶縁膜上に、金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたｐ型半導体化合物を含む層を有する第２のゲート電極を形成する工程も一括して行い、
前記第１のソース・ドレイン領域形成工程にて、前記ｐ型半導体層上面に第２のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記第１のゲート絶縁膜は窒素を含み、
前記第１のゲート絶縁膜および第１のゲート電極形成工程は、
前記第１のゲート絶縁膜および前記第１のゲート電極ならびに前記第２のゲート絶縁膜および前記第２のゲート電極を加工する工程と、
前記第２のゲート絶縁膜および前記第２のゲート電極をゲート長方向に挟む第２のゲート側壁を形成する工程と、
その後、高温酸化処理を用いて、前記第１のゲート絶縁膜のゲート長方向の側面領域から窒素を引き抜く工程と、
前記第１のゲート絶縁膜および前記第１のゲート電極をゲート長方向に挟む第１のゲート側壁を形成する工程と、
を有することを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記金属ボロン化合物は、ボロン過剰型の非化学量論組成を採ることを特徴とする請求項１０、１１、１４または１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ゲート長がサブミクロンサイズとなるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  ＭＯＳＦＥＴ）等の半導体装置では、従来のゲート絶縁膜ＳｉＯＮの漏れ電流が極めて大きくなり、これらを用いたＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）製品は消費電力が著しく増加する。
【０００３】
そこで、ＳｉＯＮよりも比誘電率の高い絶縁膜を用いて、電気的換算膜厚を維持し物理的膜厚を厚くすることで、実効的に漏れ電流を減らす試みがなされている。高比誘電率絶縁材料の中でも、Ｈｆを含むＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＬａＯ等の材料（以後、Ｈｆ系絶縁材料）は、熱的な安定性が高く、従来の製造プロセスへの整合性が高い点で優れる。
【０００４】
しかしながら、Ｈｆ系絶縁材料をゲート絶縁膜に用い、多結晶Ｓｉ、多結晶ＳｉＧｅ等の半導体化合物をゲート電極に用いたｐチャネルＭＯＳＦＥＴ（以後、ｐ型ＭＯＳＦＥＴ）は、しきい値電圧が設計値より著しく上昇してしまう問題があった（非特許文献１参照。）。この問題は設計の範囲内で解決できるものではなく、しきい値電圧を調整すべく様々な提案が為されてはいるが、未だ解決されていない。
【０００５】
一方、半導体化合物を用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００６】
ここで、一般に、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴ、両者のゲート電極に求められる仕事関数は異なる。このため、例えば、ｎ型ＭＯＳＦＥＴに適した仕事関数のメタルゲート材料をｐ型ＭＯＳＦＥＴに適用すると、しきい値が異常に高くなってしまい、適正値に調整できない。そこで、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとでそれぞれ異なるメタルゲート材料を適用する、いわゆるデュアルファイメタルゲート技術が提案されている。
【０００７】
しかしながら、デュアルファイメタルゲート技術は、従来の製造プロセスへの整合性が低いという問題があった。すなわち、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとで夫々異なるメタル材料をゲート電極に用いるため、夫々異なる製造プロセスを必要とし、製造プロセスが複雑化、長期化してしまう。
【０００８】
例えば、ゲート電極材料成膜工程について、従来のＣＭＯＳＦＥＴ製造プロセスでは、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴについて、半導体化合物を一括して成膜した後、個別のイオン注入を用いてその伝導型を作り分け、ゲート電極を形成していた。これに対し、デュアルファイメタルゲート技術では、両型ＭＯＳＦＥＴに対し、別々にメタル材料の成膜を行う必要が生じる。
【０００９】
また、ゲート電極形状の加工工程について、両者のメタル材料を切削できるエッチングガスは全く異なる可能性が高いため、両型ＭＯＳＦＥＴに対して別々の工程を用いなければならない。
【００１０】
すなわち、メタル材料をゲート電極に用いた場合、簡便な製造方法を用いて、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴのしきい値を適正値に調整することは困難であった。
【非特許文献１】Fermi Level Pinning at the PoliSi/Metal Oxide Interface, C.Hobbs et al., Symp VLSI Tech.Dig., USA, 2003, p9.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記事情を鑑みて為されたものであり、簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供する。
【００１２】
また、本発明は、簡便にしきい値電圧を調整できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１３】
第一の発明の半導体装置は、相補型であり、半導体基板と、ｎ型半導体層と、前記ｎ型半導体層上面に形成され、前記ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、前記ｐ型ドーパント拡散領域上に形成され、Ｈｆを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、ｐ型半導体化合物を有する第１のゲート電極と、前記ｐ型ドーパント拡散領域をゲート長方向に挟み、前記ｐ型ドーパント拡散領域に比して深く前記ｎ型半導体層上面に形成された第１のソース・ドレイン領域と、を備える前記半導体基板上のｐ型半導体装置と、ｐ型半導体層と、前記ｐ型半導体層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、ｎ型半導体化合物を有する第２のゲート電極と、前記第２のゲート絶縁膜をゲート長方向に挟む前記ｐ型半導体層に形成された第２のソース・ドレイン領域と、を備える前記半導体基板上のｎ型半導体装置と、を具備することを特徴とするを具備することを特徴とする。
【００１４】
また、第二の発明の半導体装置は、相補型であり、半導体基板と、ｎ型半導体層と、前記ｎ型半導体層上面に形成され、前記ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、前記ｐ型ドーパント拡散領域上に形成され、第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属ボロン化合物を有する第１のゲート電極と、前記ｐ型ドーパント拡散領域をゲート長方向に挟み、前記ｐ型ドーパント拡散領域に比して深く前記ｎ型半導体層上面に形成された第１のソース・ドレイン領域と、を備える前記半導体基板上のｐ型半導体装置と、ｐ型半導体層と、前記ｐ型半導体層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、ｎ型半導体化合物を有する第２のゲート電極と、前記第２のゲート絶縁膜をゲート長方向に挟む前記ｐ型半導体層に形成された第２のソース・ドレイン領域と、を備える前記半導体基板上のｎ型半導体装置と、を具備することを特徴とする。
【００１５】
また、第三の発明の半導体装置は、相補型であり、半導体基板と、ｎ型半導体層と、前記ｎ型半導体層上面に形成され、前記ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域と、前記ｐ型ドーパント拡散領域上に形成され、第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属ボロン化合物を含む層および前記金属ボロン化合物を含む層上に形成されたｐ型半導体化合物を含む層を有する第１のゲート電極と、前記ｐ型ドーパント拡散領域をゲート長方向に挟み、前記ｐ型ドーパント拡散領域に比して深く前記ｎ型半導体層上面に形成された第１のソース・ドレイン領域と、を備える前記半導体基板上のｐ型半導体装置と、ｐ型半導体層と、前記ｐ型半導体層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、ｎ型半導体化合物を有する第２のゲート電極と、前記第２のゲート絶縁膜をゲート長方向に挟む前記ｐ型半導体層に形成された第２のソース・ドレイン領域と、を備える前記半導体基板上のｎ型半導体装置と、を具備することを特徴とする。
【００１６】
また、第四の発明の半導体装置の製造方法は、ｎ型半導体層上にＨｆを含む第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上にｐ型半導体化合物を有する第１のゲート電極を形成する工程と、第１のゲート電極をゲート長方向に挟むｎ型半導体層上面に第１のソース・ドレイン領域を形成する工程と、水素もしくは重水素を含む雰囲気中８５０℃以上９５０℃以下にて、第１のゲート電極からｎ型半導体層へｐ型ドーパントを拡散する工程と、を備えることを特徴とする。
【００１７】
また、第五の発明の半導体装置の製造方法は、ｎ型半導体層上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に金属ボロン化合物を有する第１のゲート電極を形成する工程と、第１のゲート電極をゲート長方向に挟むｎ型半導体層上面に第１のソース・ドレイン領域を形成する工程と、水素もしくは重水素を含む雰囲気中６００℃以上８００℃以下にて、第１のゲート電極からｎ型半導体層へボロンを拡散する工程と、を備えることを特徴とする。
【００１８】
また、第六の発明の半導体装置の製造方法は、ｎ型半導体層上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に金属ボロン化合物を含む層および金属ボロン化合物を含む層上に形成されたｐ型半導体化合物を含む層を有する第１のゲート電極を形成する工程と、第１のゲート電極をゲート長方向に挟むｎ型半導体層上面に第１のソース・ドレイン領域を形成する工程と、水素もしくは重水素を含む雰囲気中６００℃以上８００℃以下にて、金属ボロン化合物を含む層からｎ型半導体層へボロンを拡散する工程と、を備えることを特徴とする。
【００１９】
なお、補誤差関数分布領域の接合深さは、ｐ型ドーパント濃度がｎ型半導体中のドーパント濃度と等しくなる箇所で規定する。
【発明の効果】
【００２０】
本発明は、簡便な方法で製造することができ、しきい値電圧が適正な範囲に設定された半導体装置を提供できる。
【００２１】
また、本発明は、簡便にしきい値電圧を調整できる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００２３】
また、各実施の形態については、ＣＭＯＳＦＥＴおよびその製造方法について述べるが、適宜、ＭＯＳＦＥＴおよびその製造方法についても適用可能である。
【００２４】
さらに、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ），ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ等のＰＲＯＭについても、同様に各実施の形態を適用できる。さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムＬＳＩ等にも適用可能である。
【００２５】
（第一の実施の形態）
第一の実施の形態に係わるＣＭＯＳＦＥＴについて、図１を参照して説明する。
【００２６】
図１は、第一の実施の形態に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図である。
【００２７】
図１に示すように、半導体基板１上にｐ型半導体層２およびｎ型半導体層３が形成されている。ｐ型半導体層２にはｎ型ＭＯＳＦＥＴが形成され、ｎ型半導体層３にはｐ型ＭＯＳＦＥＴが形成され、両者の間には素子分離４が形成されている。
【００２８】
ｎ型ＭＯＳＦＥＴについて説明する。ｐ型半導体層２上面にはＨｆを含むゲート絶縁膜１０が形成され、ゲート絶縁膜１０上にはゲート電極を為すｎ型半導体化合物１１が形成されている。ゲート絶縁膜１０およびｎ型半導体化合物１１を、ゲート長方向に挟むようにゲート側壁９が形成されている。ゲート絶縁膜１０直下のｐ型半導体層２上面のチャネル領域をゲート長方向に挟むように第１のソース・ドレイン領域が形成されている。第１のソース・ドレイン領域は、チャネル領域をゲート長方向に挟むｎ型エクステンション領域６およびｎ型エクステンション領域６をゲート長方向に挟みｎ型エクステンション領域６より深く形成されたｎ型拡散層５からなる。
【００２９】
同様に、ｐ型ＭＯＳＦＥＴについても、ゲート絶縁膜１０、ゲート電極を為すｐ型半導体化合物１２、ゲート側壁９、第２のソース・ドレイン領域を為すｐ型拡散層７およびｐ型エクステンション領域８が形成されている。さらに、ｐ型ＭＯＳＦＥＴについては、ゲート絶縁膜１０直下のｎ型半導体層３のチャネル領域に、ｎ型半導体層上面から下方に向けてｐ型ドーパントが補誤差関数で分布するｐ型ドーパント拡散領域１３が、ｐ型エクステンション領域８に比して浅く形成されている。
【００３０】
第１の実施の形態によれば、ｐ型ドーパント拡散領域は、ｐ型ＭＯＳＦＥＴのしきい値を制御性良く下げることができる。したがって、Ｈｆを含むゲート絶縁膜およびｐ型半導体化合物を用いたゲート電極に起因するｐ型ＭＯＳＦＥＴのしきい値上昇を補償し、適正な値まで下げることができる。
【００３１】
このｐ型ドーパント拡散領域は、ｎ型半導体層上面から補誤差関数で分布するため、ｐ型ドーパント濃度分布が急峻であり、ｐ型ドーパントはｎ型半導体層深くに濃度濃く存在しない。このため、ｐ型ドーパント拡散領域は、ｐ型ＭＯＳＦＥＴのしきい値低下に有効に作用する一方で、ソース領域およびドレイン領域両者の空乏層の結合に関与せず、ショートチャネル効果耐性に優れる。
【００３２】
ここで、後述する製造方法を用いて製造した第一の実施の形態の実施例について、半導体基板縦方向に係るｐ型ドーパント分布の調査結果を示す。
【００３３】
図２は、デバイス裏面からの２次イオン質量分析を用いて調べた半導体基板垂直方向に係るボロン（Ｂ）およびＨｆの分布である。ゲート電極としてｐ型の多結晶シリコンを用い、ゲート絶縁膜としてＨｆＳｉＯＮを用い、ｎ型半導体層としてボロンがドープされたＳｉ層を用いた。
【００３４】
図２に示すように、後述の拡散熱処理工程において、ボロンはゲート電極を為すｐ型半導体化合物からｎ型半導体層へと拡散する。このため、ｎ型半導体層において、ボロンはｎ型半導体層上面から補誤差関数で分布する。このボロンの分布領域のことをｐ型ドーパント拡散領域という。ここで、このｐ型ドーパント拡散領域の接合深さは、ｎ型半導体層上面から20ｎｍである。なお、上述したように、ｐ型ドーパント拡散領域の接合深さは、ｐ型ドーパント濃度がｎ型半導体中のドーパント濃度と等しくなる箇所で規定されている。
【００３５】
図２からも示唆されるように、本実施の形態の「補誤差関数分布」は、ある程度のばらつきを許容するものである。また、上述したように、この補誤差関数分布は熱拡散により形成されたものである。したがって、他のドーパント導入方法により形成された分布に比して補誤差関数分布である信頼性が高い分布であれば、補誤差関数分布であると解する。
【００３６】
なお、最も一般的なドーパント導入方法であるイオン注入法によりｐ型ドーパント拡散領域を形成すると、その分布はガウス分布を採る。イオン注入を用いてｐ型ドーパント拡散領域を形成する場合、イオン注入方向に対して本質的な分布のひろがり（ｐｒｏｊｅｃｔｅｄ  ｓｔｒａｇｇｌｅ）が生じてしまう為、注入イオンの縦方向の制御は難しい。例えば、ボロンの場合、１０ｋｅＶの加速電圧でイオン注入したときのボロン深さが３０ｎｍに対し、縦方向の分布広がりは２０ｎｍにも達する。加速エネルギーを低下させたとしてもイオン注入により形成したｐ型ドーパント領域は注入深さに対してある割合の広がりを持つガウス分布となってしまうため、ｐ型ドーパント拡散領域をｎ型半導体層表面において極薄に制御性良く形成することは困難である。
【００３７】
また、図２には、Ｈｆが多結晶Ｓｉ中に拡散しているように様子が見受けられるが、これは、測定上のエラーである。本測定では酸素イオンで試料をエッチングしながら元素分析を行った。Ｈｆはこのエッチングにより試料奥方向に押し込まれていく傾向があり、実際の構造上は存在しない位置でもＨｆが検出される。なお、ここで生じるのはエッチング奥方向へのエラーであり、エッチング手前方向にはこのエラーは発生しない。このことは、ＨｆＳｉＯＮ／Ｓｉ基板界面でＨｆプロファイルが急峻に立ち上がることからも示唆される。
【００３８】
ｐ型ドーパント拡散領域の接合深さは、２ｎｍ以上３０ｎｍ以下が好ましい。２ｎｍ以上であることにより、ｐ型ドーパント拡散領域のしきい値補償効果が高まり、３０ｎｍ以下であることにより、多量に拡散したｐ型ドーパントにより、チャネル中の不純物濃度が増加し、チャネル走行キャリアにとっての散乱体が増加し、引いてはＭＯＳＦＥＴの電流駆動力が低下する。なお、電流駆動力とは、しきい値電圧を基準として一定の電圧を印加したときに得られるドレイン電流のことを指す。電流駆動力が大きいほどトランジスタのスイッチとしてのスピードが速くなる。より好ましい範囲は、２ｎｍ以上２０ｎｍ以下である。
【００３９】
さらに、エクステンション領域を設けた場合、ｐ型ドーパント拡散領域の接合深さは、エクステンション領域の接合深さに対し、５％以上５０％以下の深さが好ましい。５％以上であることにより、ｐ型ドーパント拡散領域のしきい値補償効果が高まり、５０％以下であることにより、多量に拡散したｐ型ドーパントにより、ＭＯＳＦＥＴの電流駆動力が低下する。
【００４０】
なお、図１においては、ソース・ドレイン領域は、ｎ型・ｐ型エクステンション領域６、８およびｎ型・ｐ型拡散層５、７から構成されているが、無論、ｎ型・ｐ型エクステンション領域６、８はなくともよい。ただし、ｎ型・ｐ型エクステンション領域６、８は、素子特性上形成されていた方が好ましく、後述する製造方法は、ｎ型・ｐ型エクステンション領域６、８が形成されたＭＯＳＦＥＴに対応するものである。
【００４１】
第一の実施の形態に係わるＣＭＯＳＦＥＴの材料について、図１を参照して説明する。
【００４２】
半導体基板１は、Ｓｉ，ＳｉＧｅ，Ｇｅ，歪Ｓｉ、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いる。
【００４３】
ｐ型半導体層２は、ｐ型ドーパントを有するＳｉ，ＳｉＧｅ，Ｇｅ，歪Ｓｉ等の半導体層である。ｐ型ドーパントとしては、Ｂ、Ｉｎ等が挙げられる。
【００４４】
ｎ型半導体層３は、ｎ型ドーパントを有するＳｉ，ＳｉＧｅ，Ｇｅ，歪Ｓｉ等の半導体層である。ｎ型ドーパントとしては、Ｐ，Ａｓ，Ｓｂ等が挙げられる。
【００４５】
素子分離４は、ＳｉＯ２、ＳｉＮ等の絶縁材料を用いる。
【００４６】
ソース・ドレイン領域は、チャネル領域と異なる導電型の高濃度不純物領域を用いる。ｎ型・ｐ型エクステンション領域６・８およびｎ型・ｐ型拡散層５・７の濃度は、１．０Ｅ２０ｃｍ−３程度の固溶限界にできるだけ近い濃度が好ましい。なお、ソース・ドレイン領域として、金属シリサイドを用いても構わない。金属シリサイドとしては、Ｖ，Ｃｒ，Ｍｎ，Ｙ，Ｍｏ，Ｒｕ，Ｒｈ，Ｈｆ，Ｔａ，Ｗ，Ｉｒ，Ｃｏ，Ｔｉ，Ｐｔ，Ｐｄ，Ｚｒ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ等の金属のシリサイドが挙げられる。
【００４７】
ゲート側壁９は、ＳｉＯ２、ＳｉＮ等の絶縁材料を用いる。
【００４８】
ゲート絶縁膜１０は、Ｈｆ系絶縁材料であれば良く、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＬａＯ等を用いる。ここで、後述する製造方法を用いた場合、ｐ型ドーパントの熱拡散の均一性を確保する為に、ゲート絶縁膜の面内方向に構造的揺らぎがあることは望ましくない。この要請から、ゲート絶縁膜１０としては、ＨｆＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ等の非晶質状態を保持する能力に優れた材料が好ましい。ゲート絶縁膜が非晶質であることにより、結晶質の場合に起こりうる粒界へのドーパント析出と、それに伴う電気的絶縁性の劣化を防ぐことが可能となる。
【００４９】
ゲート電極は、ｎ型ＭＯＳＦＥＴについてはｎ型ドーパントを有する半導体化合物を用い、ｐ型ＭＯＳＦＥＴについてはｐ型ドーパントを有する半導体化合物を用いる。ここで、後述する製造方法を用いた場合、熱拡散の容易性から、ｐ型ドーパントはボロン（Ｂ）が好ましい。半導体化合物としては、多結晶Ｓｉもしくは多結晶ＳｉＧｅ等が挙げられる。
【００５０】
ｐ型ドーパント拡散領域は、その平均の濃度が、１．０Ｅ１７ｃｍ−３以上１．０Ｅ１８ｃｍ−３以下であると好ましい。なお、ｐ型ドーパント拡散領域は、後述する製造方法を用いた場合、ｐ型半導体化合物を有するゲート電極と同様のｐ型ドーパントを有する。
【００５１】
一例として、第一の実施の形態に係わるＣＭＯＳＦＥＴの製造方法について、図３乃至図６を参照して説明する。
【００５２】
第一の工程では、まず、イオン注入法などの公知の方法を用いて、半導体基板１上にｐ型半導体層２およびｎ型半導体層３を形成する。次に、ｐ型半導体層２およびｎ型半導体層３の境界表面に素子分離４を形成する。その後、公知の成膜方法を用いて、ｐ型半導体層２およびｎ型半導体層３上の全面にゲート絶縁膜１０を形成し、図３の構造を得る。
【００５３】
第二の工程では、図４に示すように、公知の成膜方法を用いて、ゲート絶縁膜１０上に、半導体化合物１４を形成する。
【００５４】
第三の工程では、図５に示すように、フォトリソグラフィー技術およびＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)などの異方性エッチング技術を用いて、ゲート絶縁膜１０およびゲート電極材料である半導体化合物１４を一括に切削加工し、ゲート電極形状を形成する。
【００５５】
第四の工程では、図６に示すように、公知の方法を用いて、ｎ型エクステンション領域６およびｐ型エクステンション領域８、ゲート側壁９、ｎ型拡散層５およびｐ型拡散層７を順次形成し、ゲート電極材料である半導体化合物１４にドーパントを導入し、ｎ型半導体化合物１１およびｐ型半導体化合物１２を形成する。その後、ドーパント活性化熱処理工程を行う。
【００５６】
このとき、第五の工程におけるドーパントの減少を考慮に入れ、ｐ型半導体化合物１２のドーパント濃度は通常の設計値より高く採る。具体的には、４５ｎｍ世代の場合、ドーパント濃度は、１．５Ｅ１５ｃｍ−３以上２．０Ｅ１５ｃｍ−３以下が好ましい。
【００５７】
第五の工程では、通常のドーパント活性化熱処理工程よりも低い熱予算の拡散熱処理工程を行い、ゲート電極を為すｐ型半導体化合物からｎ型半導体層３表面へ、ｐ型ドーパントを熱拡散させ、図１の構造を得る。なお、低い熱予算のため、この拡散熱処理工程は、ｎ型およびｐ型エクステンション層６，８の接合深さを維持できる。
【００５８】
ここで、拡散熱処理工程の熱処理温度等の熱予算と、両型ＭＯＳＦＥＴのしきい値と、の関係について図７および図８を用いて説明する。
【００５９】
まず、本実施の形態に係わる拡散熱処理工程の熱予算を変化させたときのゲート電極／ゲート絶縁膜／半導体層キャパシタのＣ−Ｖ曲線を図７に示す。熱予算の変化は、温度条件について９５０℃以上１１００℃以下、時間条件について５秒固定とした。
【００６０】
図７に示すように、ｎ型ＭＯＳＦＥＴに用いられるｎ＋シリコン／ＨｆＳｉＯＮ／ｐ−ＳｉキャパシタのＣ−Ｖ曲線が拡散熱処理工程の熱予算に依存しないのに対し、ｐ型ＭＯＳＦＥＴに用いられるｐ＋シリコン／ＨｆＳｉＯＮ／ｐ−ＳｉキャパシタのＣ−Ｖ曲線は拡散熱処理工程の熱予算に依存し、熱予算が大きくなるほど（温度条件が高くなるほど）Ｃ−Ｖ曲線が正シフトする。これは、ゲート電極を為すｐ型半導体化合物からｎ型半導体層表面へ拡散したｐ型ドーパントの作用によるものである。
【００６１】
なお、点線黒三角のＣ−Ｖ曲線は、拡散熱処理工程を設けない場合である。また、点線白三角のＣ−Ｖ曲線は、拡散熱処理工程を850℃で行った場合である。また、実線黒四角のＣ−Ｖ曲線は、拡散熱処理工程を950℃で行った場合である。また、点線白逆三角のＣ−Ｖ曲線は、拡散熱処理工程を1100℃で行った場合である。
【００６２】
ここで、点線白逆三角および実線黒ダイヤのＣ−Ｖ曲線は、あえて熱予算を過多としたものであり、所謂ボロン突き抜けといわれる現象が生じている。ボロン突き抜けとは、正常なしきい値電圧が得られないほど多量のボロンがゲート電極からチャネル側に拡散した状態のことを指し、チャネル中に存在する多量のボロンがチャネルを走行するキャリアの散乱体として作用し、ＭＯＳＦＥＴの電流駆動力の著しい低下を伴う。
【００６３】
次に、ゲート絶縁膜にＨｆＳｉＯＮを用いたｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴを用いた場合において、水素雰囲気下、加熱時間30分におけるフラットバンド電圧の拡散熱処理工程の温度依存性について、図８に示す。
【００６４】
図８に示すように、ｎ型ＭＯＳＦＥＴについては、温度依存性が見られないのに対し、ｐ型ＭＯＳＦＥＴについては、８００℃から９００℃で、フラットバンド電圧が０．３Ｖ程度から０．７Ｖ程度まで上昇し、ｐ型ＭＯＳＦＥＴのしきい値電圧が低下する現象が見られた。このしきい値電圧の上昇は、Ｈｆを含むゲート絶縁膜およびゲート電極を為すｐ型半導体化合物に起因するｐ型ＭＯＳＦＥＴのしきい値上昇を補償するのに適当な範囲にある。なお、９５０℃におけるプロットは予測値であり、ｐ型ＭＯＳＦＥＴのフラットバンド電圧はおよそ０．８５Ｖである。
【００６５】
これらの結果から、拡散熱処理工程の温度範囲は、８５０℃以上９５０℃以下であると、しきい値の制御性が向上できることが解る。加熱時間については、デバイスの寸法に依存する処も大きいが、例えば、３２ｎｍ世代以降の場合５分以上６０分以下が好ましく、１０分以上３０分以下がより好ましい。
【００６６】
また、同様の実験を窒素雰囲気下において行ったところ、期待される程度のｐ型ＭＯＳＦＥＴのフラットバンド電圧の上昇は、１０００℃未満では生じないことが解った。１０００℃もの温度での熱処理は、図６で形成されたエクステンション層の再拡散を引き起こしてしまい、これに伴うショートチャネル効果の増大によりＣＭＯＳトランジスタの性能は大幅に劣化する。したがって、本実施の形態では、追加熱処理の雰囲気は、水素もしくは重水素を含むものとする。ここで、水素もしくは重水素の分圧は、全圧に対し１／１００以上１／１０以下が好ましい。
【００６７】
第一の実施の形態に係わるＣＭＯＳＦＥＴの製造方法によれば、拡散熱処理工程により、ゲート電極を為すｐ型半導体化合物からｎ型半導体層表面へ、ｐ型ドーパントを熱拡散させ、上述したｐ型ドーパント拡散領域をｎ型半導体層表面に制御性良く形成することができる。なお、ここでは、ＣＭＯＳＦＥＴの製造方法として述べたが、無論、この製造方法はｐ型ＭＯＳＦＥＴ単体にも適用できる。
【００６８】
ｐ型ＭＯＳＦＥＴのゲート電極もしくはゲート絶縁膜にフッ素を添加することが好ましい。フッ素は、ゲート絶縁膜中で原子結合を切れやすくする作用があるため、ｐ型ドーパントの拡散係数を上昇させ、拡散熱処理工程の熱予算を減少させることができる。この効果をより高めるには、ゲート絶縁膜にフッ素を添加することが好ましい。
【００６９】
ところで、ｐ型ドーパント拡散領域の形成のためのｐ型ドーパントの拡散源として、ゲート絶縁膜を利用することも可能である。この場合、添加するｐ型ドーパント濃度をｎ型半導体層のｎ型ドーパント濃度に比して２桁程度（１桁以上３桁以下）高くし、通常のドーパント活性化熱処理工程によってｎ型半導体層に拡散せしめることができる。ただし、ゲート絶縁膜を両型ＭＯＳＦＥＴで一括成膜した場合、ｎ型ＭＯＳＦＥＴのゲート絶縁膜についても、程度の差はあるが、同様のｐ型ドーパントの拡散が起こり、しきい値電圧が下がる。
【００７０】
この方法では、製造方法がより簡便になる一方で、ｎ型ＭＯＳＦＥＴに対するｐ型ＭＯＳＦＥＴのしきい値低下は少ない。このため、ｐ型ＭＯＳＦＥＴに期待するしきい値の低下が少ないときに有用である。
【００７１】
なお、この方法の場合、上述のフッ素を添加する際の効果は、ゲート絶縁膜にフッ素を添加することにより得られる。
【００７２】
第一の実施の形態の変形例に係わるＣＭＯＳＦＥＴについて、図９を参照して説明する。なお、第一の実施の形態と比較して、異なる箇所について説明する。
【００７３】
図９に示すように、ｐ型ドーパント拡散領域１３は、ソース・ドレイン領域のソース端およびドレイン端それぞれに局在化して形成されている。また、ゲート絶縁膜１０はＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＨｆＯＮ等の窒素を含有するＨｆ系絶縁材料に限られ、ｐ型ドーパント拡散領域１３の直上のゲート絶縁膜１０には、窒素濃度低下領域１６が形成されている。
【００７４】
第１の実施の形態の変形例によれば、上述したしきい値電圧補償効果を保持し、かつ、チャネル領域へのｐ型ドーパント拡散量を抑制することで、ＭＯＳＦＥＴの電流駆動力をさらに向上することができる。特に、チャネル中央近傍にｐ型ドーパントが導入されていない為、チャネルを通過するキャリアが散乱を受けにくく、電流駆動力の向上が期待できる。
【００７５】
また、副次的効果として、ゲート絶縁膜１０は、窒素濃度低下領域１６が形成されたゲート端面の固定電荷発生が改善され、しきい値のゲートサイズ依存性が減少する。
【００７６】
ｐ型ドーパント拡散領域１３は、ソース端ドレイン端夫々に形成され、そのゲート長方向の長さはソース・ドレイン領域間の距離の１／５以上１／３以下であると好ましい。１／３より大であると、ｐ型ドーパントによるキャリア散乱が顕在化し、同じ動作電圧条件での電流駆動力の向上が表れない。１／５未満であると、上述したしきい値電圧の補償効果が顕在化しがたい。
【００７７】
第一の実施の形態の変形例に係わるＣＭＯＳＦＥＴの製造方法の一例について、図１０を参照して説明する。
【００７８】
第四の工程では、まず、公知の方法を用いて、ｎ型ＭＯＳＦＥＴについて、ｎ型エクステンション領域６、ゲート側壁９、ｎ型拡散層５を順次形成し、ゲート電極材料である半導体化合物１４にドーパントを導入し、ｎ型半導体化合物１１を形成する。
【００７９】
次に、高温短時間酸素処理を用いて、ｐ型ＭＯＳＦＥＴに係るゲート絶縁膜１０を露出した端面から酸化し、ゲート絶縁膜１０の端面領域の窒素を膜外へ散逸させ、窒素濃度低下領域１６を形成させ、図１０の構造を得る。
【００８０】
ここで、高温短時間酸素処理の条件により、窒素濃度低下領域１６のゲート絶縁膜１０端面からの横方向の深さを決定できる。高温短時間酸素処理について、温度は９００℃以上１１００℃以下、時間はスパイク条件以上１０秒以下、酸素分圧は０．１Ｔｏｒｒ以上大気圧以下の範囲で実施する。デバイスの寸法に応じて、その深さがゲート絶縁膜１０端面からソース・ドレイン間距離の１／５以上１／３以下となるように、この条件範囲内で設定する。
【００８１】
その後、公知の方法を用いて、ｐ型ＭＯＳＦＥＴについて、ｐ型エクステンション領域８、ゲート側壁９、ｐ型拡散層７を順次形成し、ゲート電極材料である半導体化合物１４にドーパントを導入し、ｐ型半導体化合物１２を形成する。その後、ドーパント活性化熱処理工程を行う。
【００８２】
第五の工程では、通常のドーパント活性化熱処理工程よりも低い熱予算の拡散熱処理工程を行い、半導体化合物１２中のｐ型ドーパントを窒素濃度低下領域１６およびｎ型半導体層３に拡散させ、図９の構造を得る。このとき、ゲート絶縁膜１０の他の領域に比して窒素濃度低下領域１６におけるｐ型ドーパントの拡散は早い。このため、ゲート絶縁膜１０の他の領域については、ｐ型ドーパントがｎ型半導体層３に到達しないように熱処理条件を設定できる。
【００８３】
窒素濃度低下領域１６は、ゲート絶縁膜がＨｆＳｉＯＮもしくはＨｆＡｌＯＮである場合、窒素が１０ａｔ％以下、さらに好ましくは５ａｔ％以下であると好ましい。ＨｆＯＮである場合、窒素が３ａｔ％以下、さらに好ましくは５ａｔ％以下であると好ましい。
【００８４】
（第二の実施の形態）
第二の実施の形態に係わるＣＭＯＳＦＥＴについて、図１１を参照して説明する。なお、便宜上、第一の実施の形態と比較して異なる箇所について説明する。
【００８５】
図１１は、第二の実施形態に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図である。
【００８６】
ゲート電極として、ｎ型半導体化合物１１に代えて、金属ボロン化合物１５を用い、ゲート絶縁膜１０の材料に制限がない他は、図１と同様である。
【００８７】
第二の実施の形態によれば、ｐ型ドーパント拡散領域は、ｎ型ＭＯＳＦＥＴに対し適正なしきい値を採る金属ボロン化合物１５のしきい値をｐ型ＭＯＳＦＥＴについてのみ制御性良く下げることができる。また、ゲート電極加工工程において、両型のゲート電極材料は同一の材料であるため、一括した製造工程を採ることができる。したがって、メタルゲート材料を用いた半導体装置について、簡便な製造方法を用いて両型ＭＯＳＦＥＴのしきい値を適正値に調整することができる。
【００８８】
第二の実施の形態に係わるＣＭＯＳＦＥＴの材料について、図１１を参照して説明する。
【００８９】
ゲート絶縁膜１０は、ＳｉＯ２、ＳｉＯＮの他、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＨｆＯＮ、ＺｒＯＮ、Ｌａ２Ｏ３、ＬａＳｉＯ、ＬａＡｌＯ、ＬａＨｆＯ、ＴｉＡｌＯ等の高比誘電率絶縁材料を用いる。ここで、後述する製造方法を用いた場合、ｐ型ドーパントの熱拡散の均一性を確保する為に、ゲート絶縁膜の面内方向に構造的揺らぎがあることは望ましくない。この要請から、ゲート絶縁膜１０としては、ＨｆＯＮ、ＺｒＯＮ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＨｆＡｌＯＮ等の窒素が含有しており、非晶質状態を保持する能力に優れた材料が好ましい。
【００９０】
ｐ型ドーパント拡散領域１３において拡散しているｐ型ドーパントは、後述する製造方法を用いる場合、ボロンとなる。
【００９１】
金属ボロン化合物１５は、Ｗ，Ｍｏ、Ｔｉ，Ｔａ、Ｈｆ、Ｚｒ，ＬａおよびＹのいずれかの金属のボロン化合物を用いることが好ましい。これは、これらの金属ボロン化合物がｎ型ＭＯＳＦＥＴのゲート電極に適した３．９ｅＶ以上４．３ｅＶ以下の仕事関数を有し、融点が２０００℃以上と高く従来の製造プロセスへの整合性に優れ、ゲート電極材料に適した比抵抗を備えるためである。
【００９２】
なお、後述する製造方法を用いる場合、ゲート絶縁膜１０および金属ボロン化合物１５を構成する金属は、同一である方が好ましい。これは、第三の工程において、ゲート絶縁膜１０およびゲート電極材料である金属ボロン化合物１５を加工するためのエッチングガスを単一のものにすることができるためである。例えば、ゲート絶縁膜１０としてＨｆＳｉＯＮ、ゲート電極としてＨｆの金属ボロン化合物の組合せが挙げられる。
【００９３】
特に、ゲート絶縁膜を還元し難く、熱安定性の高いＭｏ、Ｔｉ、Ｔａ、ＨｆおよびＺｒのいずれかの金属のボロン化合物を用いることが好ましい。
【００９４】
第二の実施の形態に係わるＣＭＯＳＦＥＴの製造方法の一例について説明する。
【００９５】
第一の工程では、まず、イオン注入などの公知の方法を用いて、半導体基板１上にｐ型半導体層２およびｎ型半導体層３を形成する。次に、ｐ型半導体層２およびｎ型半導体層３の境界表面に素子分離４を形成する。その後、ＭＯＣＶＤ(Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法等の公知の成膜方法を用いて、ｐ型半導体層２およびｎ型半導体層３上の全面にゲート絶縁膜１０を形成する。
【００９６】
第二の工程では、公知の成膜方法を用いて、ゲート絶縁膜１０上に、金属ボロン化合物１５を形成する。
【００９７】
ここで、第五の工程にて行うｎ型半導体層３へのボロン導入を速やかにするために、金属ボロン化合物１５はボロン過剰型の非化学量論組成を採ることが好ましい。例えば、Ｍｏ、Ｗ、Ｔｉ，Ｚｒ，Ｈｆ、Ｔａ等のＭＢ２の化学量論組成を採る金属ボロン化合物１５の場合、ＭＢｘについて、２≦ｘ≦２．２が好ましく、ｘ≦２．１がより好ましい。また、Ｙ、Ｌａ等のＭＢ６の化学量論組成を採る金属ボロン化合物１５の場合、ＭＢｘについて、６≦ｘ≦６．６が好ましく、≦６．３がより好ましい。
【００９８】
第三の工程では、フォトリソグラフィー技術およびＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)等の公知の異方性エッチング技術を用いて、ゲート絶縁膜１０およびゲート電極材料である金属ボロン化合物１５を一括に切削加工し、ゲート電極形状を形成する。
【００９９】
第四の工程では、公知の方法を用いて、ｎ型エクステンション領域６およびｐ型エクステンション領域８、ゲート側壁９、ｎ型拡散層５およびｐ型拡散層７を順次形成する。その後、ドーパント活性化熱処理工程を行う。
【０１００】
第五の工程では、通常のドーパント活性化熱処理工程よりも低い熱予算の拡散熱処理工程を行い、ゲート電極を為す金属ボロン化合物１５からｎ型半導体層３表面へ、ｐ型ドーパントを熱拡散させ、図１１の構造を得る。なお、低い熱予算のため、この拡散熱処理工程は、ｎ型およびｐ型エクステンション層６，８の接合深さを維持できる。
【０１０１】
ここで、拡散熱処理工程は、６００℃以上８００℃以下の温度範囲で行うことが好ましい。６００℃未満であると、しきい値変調の効果が得られるほどのボロン拡散が生じず、８００℃を超えるとボロン突き抜けの現象が生じるためである。第一の実施の形態に比して温度条件が低い理由は、ゲート金属中のボロン濃度が第一の実施の形態に比して高いためである。例えば、ｐ型ドーパント含有の多結晶Ｓｉもしくは多結晶ＳｉＧｅでは、ボロン濃度は１０２０ｃｍ−３が上限であるのに対し、Ｈｆの金属ボロン化合物では、ボロン濃度は１０２２ｃｍ−３台である。このため、より低い温度範囲で拡散熱処理工程を行うことにより、ｐ型ドーパント拡散領域を形成する制御性を高めている。
【０１０２】
また、第五の工程にて行う拡散熱処理工程において、ｎ型ＭＯＳＦＥＴについても金属ボロン化合物１５からｐ型半導体層２へボロンが拡散する。これは、ｐ型半導体へのｐ型ドーパントの導入であるため、しきい値電圧は微小な変化しか示さないが、これを考慮したしきい値設定が求められる。
【０１０３】
ここで、しきい値設定の手法としては、ｐ型半導体層２の濃度、金属ボロン化合物の組成、ｎ型ドーパントのｐ型半導体層２への導入等が挙げられる。
【０１０４】
第二の実施の形態の変形例に係わるＣＭＯＳＦＥＴについて説明する。第二の実施の形態の変形例は、第二の実施の形態に対し、第一の実施の形態の変形例を適用したものである。なお、便宜上、第一の実施の形態の比較例と比較して、異なる箇所について説明する。
【０１０５】
ゲート絶縁膜１０については、ＳｉＯＮ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＨｆＯＮ、ＺｒＯＮ、等の窒素を含有する絶縁材料に限る。
【０１０６】
第一の実施の形態の変形例の製造方法と同様の製造方法を採る場合、ゲート電極を為す金属ボロン化合物１５は、ＷおよびＭｏのいずれかを用いることが好ましい。これは、これらの化合物が酸化しがたいため、高温短時間酸素処理に特に適合するためである。
【０１０７】
（第三の実施の形態）
第三の実施の形態に係わるＣＭＯＳＦＥＴについて図１２を参照して説明する。なお、便宜上、第二の実施の形態と比較して異なる箇所について説明する。
【０１０８】
図１２は、第三の実施形態に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図である。
【０１０９】
ゲート電極として、金属ボロン化合物１５の層と、金属ボロン化合物１５の層上に形成されたｎ型半導体化合物１１もしくはｐ型半導体化合物１２の層と、を用いる他は、図１１と同様である。
【０１１０】
第三の実施の形態によれば、金属ボロン化合物１５の層をｎ型半導体化合物１１もしくはｐ型半導体化合物１２の層が覆っているために、製造プロセスにおける金属ボロン化合物の耐酸化性および耐腐食性の脆弱さを保護することができる。したがって、メタルゲート材料を用いた半導体装置について、簡便な製造方法を用いて両型ＭＯＳＦＥＴのしきい値を適正値に調整することができ、さらに、メタルゲート材料の耐製造プロセス性を向上できる。
【０１１１】
なお、耐酸化性については、例えば、ドーパント活性化熱処理工程、拡散熱処理工程等の熱処理工程において要求される不純物酸素に対する耐酸化性が挙げられる。耐腐食性については、例えば、ゲート電極加工工程、イオン注入工程等の後に施される硫酸過酸化水素水等のウェット処理に対する耐腐食性が挙げられる。
【０１１２】
金属ボロン化合物１５の層厚は、５ｎｍ以上、１０ｎｍ以下であることが好ましい。５ｎｍ未満であると、ｎ型半導体層３に十分な量のボロンを供給できなくなる可能性があり、１０ｎｍを超えると、ゲート積層の側面から露出する金属ボロン化合物の面積が大きくなり、第三の実施の形態の目的である耐製造プロセス性の向上が果たせなくなるためである。
【０１１３】
第三の実施の形態に係わるＣＭＯＳＦＥＴの製造方法の一例について説明する。
【０１１４】
第三の工程では、公知の異方性エッチング技術を用いて、ｎ型半導体化合物１１もしくはｐ型半導体化合物１２の層を加工した後に、金属ボロン化合物１５およびゲート絶縁膜１０を一括に切削加工し、ゲート電極形状を形成する。
【０１１５】
第三の実施の形態の変形例に係わるＣＭＯＳＦＥＴについて説明する。第三の実施の形態の変形例は、第三の実施の形態に対し、第二の実施の形態の変形例を適用したものである。なお、便宜上、第二の実施の形態の変形例と比較して、異なる箇所について説明する。
【０１１６】
上述したように、第三の実施の形態は、耐酸化性に優れるので、変形例の高温短時間酸素処理に特に適合する。
【０１１７】
第二の実施の形態の変形例の製造方法と同様の製造方法を採る場合、ゲート電極を為す金属ボロン化合物１５として、耐酸化性に劣るＴｉ、Ｔａ、Ｈｆ、Ｚｒ、ＬａおよびＹのいずれかを用いると、第三の実施の形態の変形例の効果を特に発揮する。
【０１１８】
ここまでの実施例はすべて従来型のプレーナ型バルクデバイスを例にとりその製造方法を説明してきたが、これは本発明の適用範囲を従来型デバイスに限定するものではなく、その適用対象としては、ＳＯＩデバイス、ダブルゲート型デバイス、Ｆｉｎ型デバイスに代表される新構造デバイスなどでも本発明の効果は得られる。
【０１１９】
また、第二の実施形態にかぎり、リプレースメントゲートプロセスによるデバイスへの本発明の適用が可能である。これは、リプレースメントゲートプロセスではサリサイドが耐えられる温度以上のプロセスは適用できず、第１の実施形態には適用できない為である。
【０１２０】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１２１】
【図１】第一の実施の形態に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図２】第一の実施の形態の実施例に係る半導体基板垂直方向のボロン（Ｂ）およびＨｆの２次イオン質量分析結果。
【図３】第一の実施の形態に係るＣＭＯＳＦＥＴの製造方法の第１の工程に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図４】第一の実施の形態に係るＣＭＯＳＦＥＴの製造方法の第２の工程に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図５】第一の実施の形態に係るＣＭＯＳＦＥＴの製造方法の第３の工程に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図６】第一の実施の形態に係るＣＭＯＳＦＥＴの製造方法の第４の工程に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図７】拡散熱処理工程の熱予算を変化させたときのゲート電極／ゲート絶縁膜／半導体層キャパシタのＣ−Ｖ曲線図。
【図８】水素雰囲気下におけるフラットバンド電圧の拡散熱処理工程の温度依存性を示す図。
【図９】第一の実施の形態の変形例に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図１０】第一の実施の形態の変形例に係るＣＭＯＳＦＥＴの製造方法の第３の工程に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図１１】第二の実施の形態に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【図１２】第三の実施の形態に係るＣＭＯＳＦＥＴのゲート長方向の断面模式図。
【符号の説明】
【０１２２】
１  半導体基板
２  ｐ型半導体層
３  ｎ型半導体層
４  素子分離
５  ｎ型拡散層
６  ｎ型エクステンション層
７  ｐ型拡散層
８  ｐ型エクステンション層
９  ゲート側壁
１０  ゲート絶縁膜
１１  ｎ型半導体化合物
１２  ｐ型半導体化合物
１３  ｐ型ドーパント拡散領域
１４  半導体化合物
１５  金属ボロン化合物
１６  窒素濃度低下領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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