(57)【要約】【課題】低電源電圧時にも適切に動作可能な差動増幅器およびアナログデジタルコンバータを実現する。【解決手段】アナログデジタルコンバータＣＶにおける比較器ＣＰ１〜ＣＰｎ内初段の差動増幅器Ａ１〜Ａｎに対し、その制御部として機能するレプリカ部ＲＰを設け、レプリカ部ＲＰから制御信号Ｓ４を印加し、基板バイアス効果に則って差動増幅器Ａ１〜Ａｎ内の負荷ＭＩＳＦＥＴの閾値電圧を変更する。これにより差動増幅器Ａ１〜Ａｎ内の負荷ＭＩＳＦＥＴの閾値電圧を低くして、当該閾値電圧の電源電圧内に占める割合を低下させることができる。よって、差動増幅器Ａ１〜Ａｎ内の差動対を構成するＭＩＳＦＥＴの閾値電圧およびオーバードライブ電圧を十分に確保することができ、低電源電圧時にも同相出力信号を適切な値に保持することにより、適切に動作可能な差動増幅器を実現可能である。【選択図】図１
2006352607.tif 000002
【特許請求の範囲】
【請求項１】
一端、および、第１電位が与えられた他端を有する第１電流源と、
第１電流電極、第１入力電圧が与えられた制御電極、および、前記第１電流源の前記一端に接続された第２電流電極を有する第１トランジスタと、
第１電流電極、第２入力電圧が与えられた制御電極、および、前記第１電流源の前記一端に接続された第２電流電極を有する第２トランジスタと、
ゲート、ボディ、前記第１トランジスタの前記第１電流電極に接続されたドレイン、および、第２電位が与えられたソースを有する第１ＭＩＳＦＥＴと、
ゲート、ボディ、前記第２トランジスタの前記第１電流電極に接続されたドレイン、および、前記第２電位が与えられたソースを有する第２ＭＩＳＦＥＴと、
前記第１トランジスタの前記第１電流電極に接続された一端、および、前記第１および第２ＭＩＳＦＥＴの前記ゲートに共通に接続された他端を有する第１負荷素子と、
前記第２トランジスタの前記第１電流電極に接続された一端、および、前記第１負荷素子の前記他端に接続された他端を有する第２負荷素子と、
制御信号を前記第１および第２ＭＩＳＦＥＴの前記ボディに印加する制御部と
を備え、
前記制御部は、前記第１および前記第２入力電圧として同相信号を与えた際に、前記第１および第２トランジスタの前記第１電流電極における各電位が、所定の同相出力信号となるように、前記第１および第２電位間の電圧値に応じて、前記制御信号の値を決定する
差動増幅器。
【請求項２】
請求項１に記載の差動増幅器であって、
前記制御部は、
一端、および、前記第１電位が与えられた他端を有する第２電流源と、
第１電流電極、前記第１および第２電位間の電圧の比例縮小値たる第３入力電圧が与えられた制御電極、および、前記第２電流源の前記一端に接続された第２電流電極を有する第３トランジスタと、
第１電流電極、前記第３入力電圧が与えられた制御電極、および、前記第２電流源の前記一端に接続された第２電流電極を有する第４トランジスタと、
ゲート、ボディ、前記第３トランジスタの前記第１電流電極に接続されたドレイン、および、前記第２電位が与えられたソースを有する第３ＭＩＳＦＥＴと、
ゲート、ボディ、前記第４トランジスタの前記第１電流電極に接続されたドレイン、および、前記第２電位が与えられたソースを有する第４ＭＩＳＦＥＴと、
前記第３トランジスタの前記第１電流電極に接続された一端、および、前記第３および第４ＭＩＳＦＥＴの前記ゲートに共通に接続された他端を有する第３負荷素子と、
前記第４トランジスタの前記第１電流電極に接続された一端、および、前記第３負荷素子の前記他端に接続された他端を有する第４負荷素子と、
前記第３および第４負荷素子の前記他端における同相電位を受ける正入力端と、所定の設定電位を受ける負入力端とを有し、前記同相電位を前記所定の設定電位と一致させるよう、比較結果に応じた値を前記制御信号として、前記第１および第２ＭＩＳＦＥＴの前記ボディに加えて前記第３および第４ＭＩＳＦＥＴの前記ボディにも出力する比較器と
を備える
差動増幅器。
【請求項３】
ゲート、ボディ、ドレイン、および、第１電位が与えられたソースを有する第１ＭＩＳＦＥＴと、
第１電流電極、第１入力電圧が与えられた制御電極、および、前記第１ＭＩＳＦＥＴの前記ドレインに接続された第２電流電極を有する第１トランジスタと、
第１電流電極、第２入力電圧が与えられた制御電極、および、前記第１ＭＩＳＦＥＴの前記ドレインに接続された第２電流電極を有する第２トランジスタと、
前記第１トランジスタの前記第１電流電極に接続された一端、および、第２電位が与えられた他端を有する第１電流源と、
前記第２トランジスタの前記第１電流電極に接続された一端、および、前記第２電位が与えられた他端を有する第２電流源と、
前記第１トランジスタの前記第１電流電極に接続された一端、および、前記第１ＭＩＳＦＥＴの前記ゲートに接続された他端を有する第１負荷素子と、
前記第２トランジスタの前記第１電流電極に接続された一端、および、前記第１負荷素子の前記他端に接続された他端を有する第２負荷素子と、
制御信号を前記第１ＭＩＳＦＥＴの前記ボディに印加する制御部と
を備え、
前記制御部は、前記第１および前記第２入力電圧として同相信号を与えた際に、前記第１および第２トランジスタの前記第１電流電極における各電位が、所定の同相出力信号となるように、前記第１および第２電位間の電圧値に応じて、前記制御信号の値を決定する
差動増幅器。
【請求項４】
請求項３に記載の差動増幅器であって、
前記制御部は、
ゲート、ボディ、ドレイン、および、前記第１電位が与えられたソースを有する第２ＭＩＳＦＥＴと、
第１電流電極、前記第１および第２電位間の電圧の比例縮小値たる第３入力電圧が与えられた制御電極、および、前記第２ＭＩＳＦＥＴの前記ドレインに接続された第２電流電極を有する第３トランジスタと、
第１電流電極、前記第３入力電圧が与えられた制御電極、および、前記第２ＭＩＳＦＥＴの前記ドレインに接続された第２電流電極を有する第４トランジスタと、
前記第３トランジスタの前記第１電流電極に接続された一端、および、前記第２電位が与えられた他端を有する第３電流源と、
前記第４トランジスタの前記第１電流電極に接続された一端、および、前記第２電位が与えられた他端を有する第４電流源と、
前記第３トランジスタの前記第１電流電極に接続された一端、および、前記第２ＭＩＳＦＥＴの前記ゲートに接続された他端を有する第３負荷素子と、
前記第４トランジスタの前記第１電流電極に接続された一端、および、前記第３負荷素子の前記他端に接続された他端を有する第４負荷素子と、
前記第３および第４負荷素子の前記他端における同相電位を受ける負入力端と、所定の設定電位を受ける正入力端とを有し、前記同相電位を前記所定の設定電位と一致させるよう、比較結果に応じた値を出力信号として出力する比較器と、
前記比較器からの前記出力信号と前記第１電位との差分を、前記第１電位を基準に反転させて、前記制御信号として、前記第１ＭＩＳＦＥＴの前記ボディに加えて前記第２ＭＩＳＦＥＴの前記ボディにも出力する電圧変換回路と
を備える
差動増幅器。
【請求項５】
請求項１または請求項２に記載の差動増幅器であって、
一端、および、前記第１電位が与えられた他端を有する第３電流源と、
前記第３電流源の前記一端および前記第１および第２ＭＩＳＦＥＴの前記ゲートに共通に接続されたゲート、ボディ、前記第３電流源の前記一端および前記第１および第２ＭＩＳＦＥＴの前記ゲートに共通に接続されたドレイン、および、前記第２電位が与えられたソースを有する第５ＭＩＳＦＥＴと
をさらに備え、
前記制御信号は、前記第５ＭＩＳＦＥＴの前記ボディにも印加される
差動増幅器。
【請求項６】
請求項５に記載の差動増幅器であって、
前記制御部は、
一端、および、前記第１電位が与えられた他端を有する第４電流源と、
前記第４電流源の前記一端および前記第３および第４ＭＩＳＦＥＴの前記ゲートに共通に接続されたゲート、ボディ、前記第４電流源の前記一端および前記第３および第４ＭＩＳＦＥＴの前記ゲートに共通に接続されたドレイン、および、前記第２電位が与えられたソースを有する第６ＭＩＳＦＥＴと
をさらに備え、
前記制御信号は、前記第６ＭＩＳＦＥＴの前記ボディにも印加される
差動増幅器。
【請求項７】
初段に、請求項１ないし請求項６のいずれかに記載の差動増幅器を含む比較器
を備え、
アナログ信号が前記第１入力電圧として与えられ、参照電圧が前記第２入力電圧として与えられる
アナログデジタルコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、低電源電圧時にも適切に動作可能な差動増幅器およびアナログデジタルコンバータに関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するアナログデジタルコンバータの一方式として、例えば全並列型アナログデジタルコンバータがある。なお、全並列型アナログデジタルコンバータは、フラッシュ型アナログデジタルコンバータとも称される。
【０００３】
全並列型アナログデジタルコンバータにおいては、多数の比較器が並列に配置され、各比較器の一方入力端には全て、アナログ信号が入力される。また、各比較器の他方入力端には、電源電圧を抵抗分割して生成した参照電圧の各値がそれぞれ入力される。これらの比較器は、一般的に演算増幅器で構成される。
【０００４】
比較器内では、初段に差動増幅器が設けられており、この差動増幅器は、比較器の一方入力端における電位および他方入力端における電位の差を増幅する。このような差動増幅器を示す例として、下記特許文献１の図５に記載の技術がある。また、本願に関連する文献として、下記非特許文献１がある。
【０００５】
【特許文献１】特開平６−１９６９４５号公報
【非特許文献１】Behzad Razavi著，黒田  忠広訳「アナログCMOS集積回路の設計  基礎編」丸善（2003），pp.27-30
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１の図５においては、差動対を構成する２つのＮＰＮトランジスタＱ１，Ｑ２のコレクタにＰＮＰトランジスタＱ３，Ｑ４の各コレクタが接続されている。また、ＮＰＮトランジスタＱ１，Ｑ２のコレクタには同抵抗値の抵抗Ｒ１，Ｒ２の各一端も接続され、抵抗Ｒ１，Ｒ２の各他端はともに、ＰＮＰトランジスタＱ３，Ｑ４の各ベースに共通に接続されている。すなわち、ＮＰＮトランジスタＱ１，Ｑ２のコレクタにおける電位が、抵抗Ｒ１，Ｒ２を介してＰＮＰトランジスタＱ３，Ｑ４へとフィードバックされている。
【０００７】
この回路構成では、ＮＰＮトランジスタＱ１，Ｑ２の各ベースへの入力信号として同相信号（コモンモード信号）を与えた時、抵抗Ｒ１，Ｒ２を介したフィードバックによって、ＮＰＮトランジスタＱ１，Ｑ２のコレクタにおける電位が安定し、この電位を同相（コモンモード）出力信号として取り出すことができる。
【０００８】
上記回路構成は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）によっても構成可能である。具体的には、ＰＮＰトランジスタＱ３，Ｑ４をＰチャネルＭＩＳＦＥＴに変更し、ＮＰＮトランジスタＱ１，Ｑ２をＮチャネルＭＩＳＦＥＴに変更すればよい。以下では、Ｑ１〜Ｑ４の各トランジスタをＭＩＳＦＥＴに変更したものとして取り扱う。
【０００９】
ここで、低消費電力化のために電源電位（Ｖddとする）が低い値に設定された場合について考える。ＭＩＳトランジスタＱ１〜Ｑ４についてはいずれも、回路動作の安定のために飽和領域で動作させる必要があるので、それら各トランジスタのゲート・ソース間には少なくとも閾値電圧Ｖthが印加されなければならない。
【００１０】
同相信号印加時の同相出力信号（ＭＩＳトランジスタＱ１，Ｑ２のドレインにおける電位）をＶoutcm、ＭＩＳトランジスタＱ３，Ｑ４の閾値電圧をＶthp、ＭＩＳトランジスタＱ３，Ｑ４のオーバードライブ電圧（ゲート・ソース間電圧から閾値電圧を差し引いた電圧）をＶeffp、とすると、Ｖoutcm＝Ｖdd−(|Ｖthp|＋|Ｖeffp|)と表せる。同相出力信号Ｖoutcmのフィードバックが働き、フィードバック後は抵抗Ｒ１，Ｒ２に電圧降下が生じず、ドレイン・ソース間電圧がゲート・ソース間電圧と等しくなって、ＭＩＳトランジスタＱ３，Ｑ４における動作電圧はゲート・ソース間電圧、すなわち(|Ｖthp|＋|Ｖeffp|)と等しくなるからである。
【００１１】
電源電位Ｖddが低い値になると、同相出力信号Ｖoutcmも低い値となり、差動対を構成するＭＩＳトランジスタＱ１，Ｑ２の閾値電圧およびオーバードライブ電圧を十分に確保できなくなる。よって、ＭＩＳトランジスタＱ１，Ｑ２が飽和領域動作から外れ、差動増幅器の速度性能を劣化させてしまい、適切な動作が行えなくなる。
【００１２】
また、ＭＩＳトランジスタＱ１，Ｑ２のドレインにおける電位を、抵抗Ｒ１，Ｒ２を介してＭＩＳトランジスタＱ３，Ｑ４へとフィードバックするのではなく、その差動増幅回路に流れる電流を規定する、上記特許文献１の図５における電流源ＩBiasを構成するトランジスタのベースまたはゲートにフィードバックする手法も考えられる。しかし、この場合は、同相出力信号Ｖoutcmが、電流源ＩBiasを構成するトランジスタのベース−エミッタ間電圧またはゲート−ソース間電圧で規定されるため、当該ベース−エミッタ間電圧またはゲート−ソース間電圧が低すぎて、同相出力信号Ｖoutcmが低すぎる値となる場合がある。この場合も上記の場合と同様に、差動対を構成するＭＩＳトランジスタＱ１，Ｑ２が飽和領域動作から外れ、差動増幅器の速度性能を劣化させてしまい、適切な動作が行えなくなる。
【００１３】
この発明は上記の事情に鑑みてなされたもので、同相出力信号を適切な値に保持することにより、適切に動作可能な差動増幅器およびアナログデジタルコンバータを実現する。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、一端、および、第１電位が与えられた他端を有する第１電流源と、第１電流電極、第１入力電圧が与えられた制御電極、および、前記第１電流源の前記一端に接続された第２電流電極を有する第１トランジスタと、第１電流電極、第２入力電圧が与えられた制御電極、および、前記第１電流源の前記一端に接続された第２電流電極を有する第２トランジスタと、ゲート、ボディ、前記第１トランジスタの前記第１電流電極に接続されたドレイン、および、第２電位が与えられたソースを有する第１ＭＩＳＦＥＴと、ゲート、ボディ、前記第２トランジスタの前記第１電流電極に接続されたドレイン、および、前記第２電位が与えられたソースを有する第２ＭＩＳＦＥＴと、前記第１トランジスタの前記第１電流電極に接続された一端、および、前記第１および第２ＭＩＳＦＥＴの前記ゲートに共通に接続された他端を有する第１負荷素子と、前記第２トランジスタの前記第１電流電極に接続された一端、および、前記第１負荷素子の前記他端に接続された他端を有する第２負荷素子と、制御信号を前記第１および第２ＭＩＳＦＥＴの前記ボディに印加する制御部とを備え、前記制御部は、前記第１および前記第２入力電圧として同相信号を与えた際に、前記第１および第２トランジスタの前記第１電流電極における各電位が、所定の同相出力信号となるように、前記第１および第２電位間の電圧値に応じて、前記制御信号の値を決定する差動増幅器である。
【００１５】
請求項３に記載の発明は、ゲート、ボディ、ドレイン、および、第１電位が与えられたソースを有する第１ＭＩＳＦＥＴと、第１電流電極、第１入力電圧が与えられた制御電極、および、前記第１ＭＩＳＦＥＴの前記ドレインに接続された第２電流電極を有する第１トランジスタと、第１電流電極、第２入力電圧が与えられた制御電極、および、前記第１ＭＩＳＦＥＴの前記ドレインに接続された第２電流電極を有する第２トランジスタと、前記第１トランジスタの前記第１電流電極に接続された一端、および、第２電位が与えられた他端を有する第１電流源と、前記第２トランジスタの前記第１電流電極に接続された一端、および、前記第２電位が与えられた他端を有する第２電流源と、前記第１トランジスタの前記第１電流電極に接続された一端、および、前記第１ＭＩＳＦＥＴの前記ゲートに接続された他端を有する第１負荷素子と、前記第２トランジスタの前記第１電流電極に接続された一端、および、前記第１負荷素子の前記他端に接続された他端を有する第２負荷素子と、制御信号を前記第１ＭＩＳＦＥＴの前記ボディに印加する制御部とを備え、前記制御部は、前記第１および前記第２入力電圧として同相信号を与えた際に、前記第１および第２トランジスタの前記第１電流電極における各電位が、所定の同相出力信号となるように、前記第１および第２電位間の電圧値に応じて、前記制御信号の値を決定する差動増幅器である。
【００１６】
請求項７に記載の発明は、初段に、請求項１ないし請求項６のいずれかに記載の差動増幅器を含む比較器を備え、アナログ信号が前記第１入力電圧として与えられ、参照電圧が前記第２入力電圧として与えられるアナログデジタルコンバータである。
【発明の効果】
【００１７】
請求項１に記載の発明によれば、制御部が制御信号を第１および第２ＭＩＳＦＥＴのボディに印加し、制御信号の値については、第１および第２入力電圧として同相信号を与えた際に、第１および第２トランジスタの第１電流電極における各電位が、所定の同相出力信号となるように、第１および第２電位間の電圧値に応じて決定する。すなわち、制御信号の印加により、基板バイアス効果に則って制御部は第１および第２ＭＩＳＦＥＴの閾値電圧を変更することが可能である。よって、第１および第２電位間の電圧を電源電圧とする場合、制御部は、制御信号により第１および第２ＭＩＳＦＥＴの閾値電圧を低くして、当該閾値電圧の電源電圧内に占める割合を低下させることができる。これにより、第１および第２トランジスタの閾値電圧およびオーバードライブ電圧を十分に確保することができ、低電源電圧時にも同相出力信号を適切な値に保持することにより、適切に動作可能な差動増幅器を実現可能である。
【００１８】
請求項３に記載の発明によれば、制御部が制御信号を第１ＭＩＳＦＥＴのボディに印加し、制御信号の値については、第１および第２入力電圧として同相信号を与えた際に、第１および第２トランジスタの第１電流電極における各電位が、所定の同相出力信号となるように、第１および第２電位間の電圧値に応じて決定する。すなわち、制御信号の印加により、基板バイアス効果に則って制御部は第１ＭＩＳＦＥＴの閾値電圧を変更することが可能である。よって、第１および第２電位間の電圧を電源電圧とする場合、制御部は、制御信号により第１ＭＩＳＦＥＴの閾値電圧を高くして、同相出力信号を適切な値に保持することができる。これにより、第１および第２トランジスタの閾値電圧およびオーバードライブ電圧を十分に確保することができ、適切に動作可能な差動増幅器を実現可能である。
【００１９】
請求項７に記載の発明によれば、初段に、請求項１ないし請求項６のいずれかに記載の差動増幅器を含む比較器を備え、アナログ信号が第１入力電圧として与えられ、参照電圧が第２入力電圧として与えられる。よって、比較器内の差動増幅器を構成する第１および第２トランジスタの閾値電圧およびオーバードライブ電圧を十分に確保することができ、同相出力信号を適切な値に保持することにより、適切に動作可能なアナログデジタルコンバータを実現可能である。また、全並列型アナログデジタルコンバータなどのように、多数の比較器を用いる場合、全比較器に共通した一つの制御部を設けて、その制御部からの制御信号を全ての比較器に与えることにより、全比較器におけるフィードバック信号をシミュレートできる。
【発明を実施するための最良の形態】
【００２０】
＜実施の形態１＞
本実施の形態は、アナログデジタルコンバータにおける比較器内初段の差動増幅器に対し、その制御部として機能するレプリカ部を設け、レプリカ部から制御信号を印加し、基板バイアス効果に則って差動増幅器内の負荷ＭＩＳＦＥＴの閾値電圧を変更することにより、低電源電圧時にも同相出力信号を適切な値に保持することにより、適切に動作可能な差動増幅器およびアナログデジタルコンバータである。
【００２１】
図１は、本発明に係るアナログデジタルコンバータの一例を示す図である。図１のアナログデジタルコンバータＣＶは、全並列型アナログデジタルコンバータであって、多数の比較器ＣＰ１〜ＣＰｎ（ｎ：正の数）と、デコーダ・ロジック部ＤＣと、抵抗Ｒ１〜Ｒｎ＋１とを有している。比較器ＣＰ１〜ＣＰｎの各正入力端には共通して、アナログ信号たる入力電圧信号Ｓ１が与えられる。また、比較器ＣＰ１〜ＣＰｎの各負入力端にはそれぞれ、電源電位Ｖddと接地電位Ｖssとの間の電源電圧が抵抗Ｒ１〜Ｒｎ＋１により分割されて生成される各参照電圧Ｖref1〜Ｖrefnが与えられる。
【００２２】
比較器ＣＰ１〜ＣＰｎの各出力は、デコーダ・ロジック部ＤＣに入力され、比較器ＣＰ１〜ＣＰｎの各出力の論理値の組み合わせに応じて、デジタル信号Ｓ２が生成される。なお、各比較器ＣＰ１〜ＣＰｎには、共通して変換クロック信号Ｓ３が与えられる。
【００２３】
各比較器ＣＰ１〜ＣＰｎの初段には、差動増幅器Ａ１〜Ａｎがそれぞれ含まれている。また、後述するように、差動増幅器Ａ１〜Ａｎと同様の回路構成のレプリカ部ＲＰも設けられている。レプリカ部ＲＰには、電源電位Ｖddと接地電位Ｖssとの間の電源電圧の略１／２の比例縮小値たる参照電圧Ｖrefmが与えられている。レプリカ部ＲＰから各差動増幅器Ａ１〜Ａｎには、制御信号Ｓ４が与えられている。
【００２４】
図２は、本実施の形態に係る差動増幅器Ａ１とレプリカ部ＲＰとを示す図である。図２に示すように、差動増幅器Ａ１は、電流源Ｉss1と、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21と、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21と、負荷素子Ｒa1およびＲb1とを備えている。
【００２５】
電流源Ｉss1の一端には、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のソースが共通して接続され、電流源Ｉss1の他端には接地電位Ｖssが与えられている。ｎチャネルＭＩＳトランジスタＭＮ11のゲートにはアナログ信号たる入力電圧信号Ｓ１が与えられ、一方、ｎチャネルＭＩＳトランジスタＭＮ21のゲートには参照信号Ｖref1が与えられている。
【００２６】
ｎチャネルＭＩＳトランジスタＭＮ11のドレインにはｐチャネルＭＩＳトランジスタＭＰ11のドレインが接続され、ｎチャネルＭＩＳトランジスタＭＮ21のドレインにはｐチャネルＭＩＳトランジスタＭＰ21のドレインが接続されている。ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のドレインにおける各電位が差動増幅器Ａ１の出力信号Ｖoutn1，Ｖoutp1となる。
【００２７】
ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のソースには、ともに電源電位Ｖddが与えられている。なお、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21は、差動増幅器内の負荷ＭＩＳＦＥＴとして機能する。また、負荷素子Ｒa1の一端はｎチャネルＭＩＳトランジスタＭＮ11のドレインに接続され、負荷素子Ｒa1の他端はｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のゲートに共通に接続されている。負荷素子Ｒb1の一端はｎチャネルＭＩＳトランジスタＭＮ21のドレインに接続され、負荷素子Ｒb1の他端は負荷素子Ｒa1の他端に接続されている。なお、負荷素子Ｒa1，Ｒb1はいずれも同抵抗値であり、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。なお、他の差動増幅器Ａ２〜Ａｎについても、差動増幅器Ａ１と同様の回路構成を有している。
【００２８】
次に、レプリカ部ＲＰの構成要素についても説明する。レプリカ部ＲＰは、制御信号Ｓ４をｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のボディに印加する制御部として機能する。レプリカ部ＲＰは、電流源ＩssRと、ｎチャネルＭＩＳトランジスタＭＮ1Rと、ｎチャネルＭＩＳトランジスタＭＮ2Rと、ｐチャネルＭＩＳトランジスタＭＰ1Rと、ｐチャネルＭＩＳトランジスタＭＰ2Rと、負荷素子ＲaRおよびＲbRと、比較器ＣＰとを備えている。
【００２９】
電流源ＩssRの一端には、ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2Rのソースが共通して接続され、電流源ＩssRの他端には接地電位Ｖssが与えられている。ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2Rのゲートには、ともに参照電圧Ｖrefmが与えられている。
【００３０】
ｎチャネルＭＩＳトランジスタＭＮ1RのドレインにはｐチャネルＭＩＳトランジスタＭＰ1Rのドレインが接続され、ｎチャネルＭＩＳトランジスタＭＮ2RのドレインにはｐチャネルＭＩＳトランジスタＭＰ2Rのドレインが接続されている。
【００３１】
ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのソースには、ともに電源電位Ｖddが与えられている。また、負荷素子ＲaRの一端はｎチャネルＭＩＳトランジスタＭＮ1Rのドレインに接続され、負荷素子ＲaRの他端はｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのゲートに共通に接続されている。負荷素子ＲbRの一端はｎチャネルＭＩＳトランジスタＭＮ2Rのドレインに接続され、負荷素子ＲbRの他端は負荷素子ＲaRの他端に接続されている。なお、負荷素子ＲaR，ＲbRはいずれも、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。
【００３２】
そして、比較器ＣＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を受ける正入力端と、所定の設定電位Ｓ５を受ける負入力端とを有する。
【００３３】
この制御部として機能するレプリカ部ＲＰは、入力電圧信号Ｓ１および参照信号Ｖref1〜Ｖrefnとして同相信号を与えた際に、各差動増幅器Ａ１〜Ａｎの出力信号（例えば差動増幅器Ａ１におけるＶoutn1，Ｖoutp1）が、所定の同相出力信号となるように、電源電位Ｖddと接地電位Ｖssとの間の電源電圧値に応じて、制御信号Ｓ４の値を決定する。具体的には、比較器ＣＰが同相電位Ｓ６を設定電位Ｓ５と一致させるよう、比較結果に応じた値を制御信号Ｓ４として、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのボディに出力する。また、比較器ＣＰは、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのボディに加えてｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのボディにも、制御信号Ｓ４を出力する。
【００３４】
発明が解決しようとする課題においても述べたように、同相信号印加時の同相出力信号（例えば差動増幅器Ａ１におけるｐチャネルＭＩＳトランジスタＭＰ11，ＭＰ21のドレインにおける電位、すなわち出力信号Ｖoutn1，Ｖoutp1）をＶoutcm、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21の閾値電圧をＶthp、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のオーバードライブ電圧（ゲート・ソース間電圧から閾値電圧を差し引いた電圧）をＶeffp、とすると、Ｖoutcm＝Ｖdd−(|Ｖthp|＋|Ｖeffp|)と表せる。
【００３５】
ここで、差動増幅器Ａ１を例に採り、そのｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のボディに制御信号Ｓ４を与えて、基板バイアス効果を生じさせる場合について考える。ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21の閾値電圧Ｖthpは、ボディ・ソース間電圧をＶbsとし、Ｖbs＝０［Ｖ］時の閾値電圧をＶtp0とし、基板バイアス効果係数をγとし、不純物濃度等の半導体装置製造プロセスにより決まる定数をφｆとすると、|Ｖthp|＝|Ｖtp0＋γ(√(|２φｆ＋Ｖbs|)−√(|２φｆ|))|と表せる（上記非特許文献１参照）。
【００３６】
同相出力信号Ｖoutcmが低すぎる電圧である場合、φｆを低めるプロセスを採用して|Ｖthp|を低くするか、あるいは、|Ｖeffp|を低くしなければ、ｎチャネルＭＩＳトランジスタＭＮ11，ＭＮ21が飽和領域動作から外れて、適切に動作しなくなってしまう。そこで、ボディ・ソース間電圧Ｖbsをマイナスにする、すなわち、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のボディ電位を、ソース電位（＝電源電位Ｖdd）よりも低くすることによって、閾値電圧Ｖthpの絶対値を下げることができる。閾値電圧Ｖthpの絶対値が小さくなれば、Ｖoutcm＝Ｖdd−(|Ｖthp|＋|Ｖeffp|)のうち電源電位Ｖddがたとえ小さな値になったとしても、閾値電圧Ｖthpの値が減少しているので、低すぎる同相出力信号Ｖoutcmの値を増大させることができる。
【００３７】
すなわち、本実施の形態に係る差動増幅器によれば、制御信号Ｓ４の印加により、基板バイアス効果に則って、制御部たるレプリカ部ＲＰは、差動増幅器内の負荷ＭＩＳＦＥＴ（例えば差動増幅器Ａ１におけるｐチャネルＭＩＳトランジスタＭＰ11，ＭＰ21）の閾値電圧を変更することが可能であり、レプリカ部ＲＰは、制御信号Ｓ４により差動増幅器内の負荷ＭＩＳＦＥＴの閾値電圧を低くして、当該閾値電圧の電源電圧内に占める割合を低下させることができる。これにより、差動増幅器内の差動対を構成するＭＩＳＦＥＴの閾値電圧およびオーバードライブ電圧を十分に確保することができ、低電源電圧時にも同相出力信号を適切な値に保持することにより、適切に動作可能な差動増幅器を実現可能である。
【００３８】
また、本実施の形態に係る差動増幅器によれば、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎと同様の構成要素たる、電流源ＩssR、ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2R、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2R、並びに、負荷素子ＲaRおよびＲbRを備える。差動増幅器Ａ１〜Ａｎと同様の構成要素をレプリカ部ＲＰが備えることで、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎの各負荷素子ＲaRおよびＲbRの他端におけるフィードバック信号をシミュレートできる。また、差動増幅器Ａ１〜Ａｎのように差動増幅器が複数存在する場合も、全差動増幅器Ａ１〜Ａｎに共通した一つのレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての差動増幅器Ａ１〜Ａｎに与えることにより、全差動増幅器Ａ１〜Ａｎにおけるフィードバック信号をシミュレートできる。さらに、レプリカ部ＲＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を、所定の設定電位Ｓ５と一致させるよう、比較結果に応じた値を制御信号Ｓ４として差動増幅器Ａ１〜Ａｎ内の負荷ＭＩＳＦＥＴのボディに加えて、レプリカ部ＲＰ内の負荷ＭＩＳＦＥＴ（ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2R）のボディにも出力する比較器ＣＰを備えている。比較器ＣＰが同相電位Ｓ６を設定電位Ｓ５と一致させるよう機能するので、それに伴って出力信号（例えば差動増幅器Ａ１における出力信号Ｖoutn1，Ｖoutp1）が所定の同相出力信号を出力するように、フィードバックがかかる。よって、上記の差動増幅器を簡単な回路構成で実現できる。
【００３９】
また、本実施の形態に係るアナログデジタルコンバータによれば、初段に、差動増幅器Ａ１〜Ａｎを含む比較器ＣＰ１〜ＣＰｎを備え、アナログ信号が入力電圧信号Ｓ１として与えられ、参照電圧Ｖref1〜Ｖrefnが比較器ＣＰ１〜ＣＰｎの各負入力端への入力電圧信号として与えられる。よって、比較器ＣＰ１〜ＣＰｎ内の差動増幅器Ａ１〜Ａｎを構成するトランジスタ（例えば差動増幅器Ａ１におけるｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21）の閾値電圧およびオーバードライブ電圧を十分に確保することができ、低電源電圧時にも同相出力信号を適切な値に保持することにより、適切に動作可能なアナログデジタルコンバータを実現可能である。また、全並列型アナログデジタルコンバータなどのように、多数の比較器を用いる場合、全比較器に共通した一つの制御部たるレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての比較器ＣＰ１〜ＣＰｎに与えることにより、全比較器ＣＰ１〜ＣＰｎにおけるフィードバック信号をシミュレートできる。
【００４０】
なお、レプリカ部ＲＰに対して、電源電位Ｖddと接地電位Ｖssとの間の電源電圧の略１／２の比例縮小値たる参照電圧Ｖrefmを与えたのは、参照電圧Ｖref1〜Ｖrefnの平均的な値を用いて同相出力電位のセンスを行うためであって、レプリカ部ＲＰに与えられる参照電圧は必ずしも参照電圧Ｖrefmに限られるものではない。
【００４１】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る差動増幅器およびアナログデジタルコンバータの変形例であって、実施の形態１におけるｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21、ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2R、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rの各機能を入れ替えたものである。
【００４２】
図３は、本実施の形態に係る差動増幅器を示す図である。なお、本実施の形態においても図１に示したアナログデジタルコンバータが採用されており、図３においては、その比較器ＣＰ１内の差動増幅器Ａ１とレプリカ部ＲＰとが示されている。
【００４３】
図３に示すとおり、差動増幅器Ａ１は、電流源Ｉss1と、ｎチャネルＭＩＳトランジスタＭＮ11と、ｎチャネルＭＩＳトランジスタＭＮ21と、ｐチャネルＭＩＳトランジスタＭＰ11と、ｐチャネルＭＩＳトランジスタＭＰ21と、負荷素子Ｒa1およびＲb1とを備えている。
【００４４】
電流源Ｉss1の一端には、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のソースが共通して接続され、電流源Ｉss1の他端には電源電位Ｖddが与えられている。ｐチャネルＭＩＳトランジスタＭＰ11のゲートにはアナログ信号たる入力電圧信号Ｓ１が与えられ、一方、ｐチャネルＭＩＳトランジスタＭＰ21のゲートには参照信号Ｖref1が与えられている。
【００４５】
ｐチャネルＭＩＳトランジスタＭＰ11のドレインにはｎチャネルＭＩＳトランジスタＭＮ11のドレインが接続され、ｐチャネルＭＩＳトランジスタＭＰ21のドレインにはｎチャネルＭＩＳトランジスタＭＮ21のドレインが接続されている。ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のドレインにおける各電位が差動増幅器Ａ１の出力信号Ｖoutn1，Ｖoutp1となる。
【００４６】
ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のソースには、ともに接地電位Ｖssが与えられている。なお、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21は、差動増幅器内の負荷ＭＩＳＦＥＴとして機能する。また、負荷素子Ｒa1の一端はｐチャネルＭＩＳトランジスタＭＰ11のドレインに接続され、負荷素子Ｒa1の他端はｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のゲートに共通に接続されている。負荷素子Ｒb1の一端はｐチャネルＭＩＳトランジスタＭＰ21のドレインに接続され、負荷素子Ｒb1の他端は負荷素子Ｒa1の他端に接続されている。なお、負荷素子Ｒa1，Ｒb1はいずれも同抵抗値であり、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。なお、他の差動増幅器Ａ２〜Ａｎについても、差動増幅器Ａ１と同様の回路構成を有している。
【００４７】
次に、レプリカ部ＲＰの構成要素についても説明する。レプリカ部ＲＰは、制御信号Ｓ４をｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のボディに印加する制御部として機能する。レプリカ部ＲＰは、電流源ＩssRと、ｎチャネルＭＩＳトランジスタＭＮ1Rと、ｎチャネルＭＩＳトランジスタＭＮ2Rと、ｐチャネルＭＩＳトランジスタＭＰ1Rと、ｐチャネルＭＩＳトランジスタＭＰ2Rと、負荷素子ＲaRおよびＲbRと、比較器ＣＰとを備えている。
【００４８】
電流源ＩssRの一端には、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのソースが共通して接続され、電流源ＩssRの他端には電源電位Ｖddが与えられている。ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのゲートには、ともに参照電圧Ｖrefmが与えられている。
【００４９】
ｐチャネルＭＩＳトランジスタＭＰ1RのドレインにはｎチャネルＭＩＳトランジスタＭＮ1Rのドレインが接続され、ｐチャネルＭＩＳトランジスタＭＰ2RのドレインにはｎチャネルＭＩＳトランジスタＭＮ2Rのドレインが接続されている。
【００５０】
ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2Rのソースには、ともに接地電位Ｖssが与えられている。また、負荷素子ＲaRの一端はｐチャネルＭＩＳトランジスタＭＰ1Rのドレインに接続され、負荷素子ＲaRの他端はｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2Rのゲートに共通に接続されている。負荷素子ＲbRの一端はｐチャネルＭＩＳトランジスタＭＰ2Rのドレインに接続され、負荷素子ＲbRの他端は負荷素子ＲaRの他端に接続されている。なお、負荷素子ＲaR，ＲbRはいずれも、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。
【００５１】
そして、比較器ＣＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を受ける正入力端と、所定の設定電位Ｓ５を受ける負入力端とを有する。
【００５２】
同相信号印加時の同相出力信号（例えば差動増幅器Ａ１におけるｐチャネルＭＩＳトランジスタＭＰ11，ＭＰ21のドレインにおける電位、すなわち出力信号Ｖoutn1，Ｖoutp1）をＶoutcm、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21の閾値電圧をＶthn、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のオーバードライブ電圧（ゲート・ソース間電圧から閾値電圧を差し引いた電圧）をＶeffn、とすると、Ｖoutcm＝Ｖss＋(|Ｖthn|＋|Ｖeffn|)と表せる。
【００５３】
ここで、差動増幅器Ａ１を例に採り、そのｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のボディに制御信号Ｓ４を与えて、基板バイアス効果を生じさせる場合について考える。ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21の閾値電圧Ｖthnは、ソース・ボディ間電圧をＶsbとし、Ｖsb＝０［Ｖ］時の閾値電圧をＶtn0とし、基板バイアス効果係数をγとし、不純物濃度等の半導体装置製造プロセスにより決まる定数をφｆとすると、|Ｖthn|＝|Ｖtn0＋γ(√(|２φｆ＋Ｖsb|)−√(|２φｆ|))|と表せる（上記非特許文献１参照）。
【００５４】
同相出力信号Ｖoutcmが高すぎる電圧である場合、φｆを低めるプロセスを採用して|Ｖthn|を低くするか、あるいは、|Ｖeffn|を低くしなければ、ｐチャネルＭＩＳトランジスタＭＰ11，ＭＰ21が飽和領域動作から外れて、適切に動作しなくなってしまう。そこで、ソース・ボディ間電圧Ｖsbをマイナスにする、すなわち、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のボディ電位を、ソース電位（＝接地電位Ｖss）よりも高くすることによって、閾値電圧Ｖthnの絶対値を下げることができる。閾値電圧Ｖthnの絶対値が小さくなれば、電源電位Ｖddがたとえ小さな値になったとしても、閾値電圧Ｖthnの値が減少しているので、高すぎる同相出力信号Ｖoutcmの値を抑制することができる。
【００５５】
すなわち、本実施の形態に係る差動増幅器によっても、制御信号Ｓ４の印加により、基板バイアス効果に則って、制御部たるレプリカ部ＲＰは、差動増幅器内の負荷ＭＩＳＦＥＴ（例えば差動増幅器Ａ１におけるｎチャネルＭＩＳトランジスタＭＮ11，ＭＮ21）の閾値電圧を変更することが可能であり、レプリカ部ＲＰは、制御信号Ｓ４により差動増幅器内の負荷ＭＩＳＦＥＴの閾値電圧を低くして、当該閾値電圧の電源電圧内に占める割合を低下させることができる。これにより、差動増幅器内の差動対を構成するＭＩＳＦＥＴの閾値電圧およびオーバードライブ電圧を十分に確保することができ、低電源電圧時にも適切に動作可能な差動増幅器を実現可能である。
【００５６】
また、本実施の形態に係る差動増幅器によっても、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎと同様の構成要素たる、電流源ＩssR、ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2R、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2R、並びに、負荷素子ＲaRおよびＲbRを備える。差動増幅器Ａ１〜Ａｎと同様の構成要素をレプリカ部ＲＰが備えることで、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎの各負荷素子ＲaRおよびＲbRの他端におけるフィードバック信号をシミュレートできる。また、差動増幅器Ａ１〜Ａｎのように差動増幅器が複数存在する場合も、全差動増幅器Ａ１〜Ａｎに共通した一つのレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての差動増幅器Ａ１〜Ａｎに与えることにより、全差動増幅器Ａ１〜Ａｎにおけるフィードバック信号をシミュレートできる。さらに、レプリカ部ＲＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を、所定の設定電位Ｓ５と一致させるよう、比較結果に応じた値を制御信号Ｓ４として差動増幅器Ａ１〜Ａｎ内の負荷ＭＩＳＦＥＴのボディに加えて、レプリカ部ＲＰ内の負荷ＭＩＳＦＥＴ（ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2R）のボディにも出力する比較器ＣＰを備えている。比較器ＣＰが同相電位Ｓ６を設定電位Ｓ５と一致させるよう機能するので、それに伴って出力信号（例えば差動増幅器Ａ１における出力信号Ｖoutn1，Ｖoutp1）が所定の同相出力信号を出力するように、フィードバックがかかる。よって、上記の差動増幅器を簡単な回路構成で実現できる。
【００５７】
また、本実施の形態に係るアナログデジタルコンバータによれば、初段に、差動増幅器Ａ１〜Ａｎを含む比較器ＣＰ１〜ＣＰｎを備え、アナログ信号が入力電圧信号Ｓ１として与えられ、参照電圧Ｖref1〜Ｖrefnが比較器ＣＰ１〜ＣＰｎの各負入力端への入力電圧信号として与えられる。よって、比較器ＣＰ１〜ＣＰｎ内の差動増幅器Ａ１〜Ａｎを構成するトランジスタ（例えば差動増幅器Ａ１におけるｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21）の閾値電圧およびオーバードライブ電圧を十分に確保することができ、低電源電圧時にも適切に動作可能なアナログデジタルコンバータを実現可能である。また、全並列型アナログデジタルコンバータなどのように、多数の比較器を用いる場合、全比較器に共通した一つの制御部たるレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての比較器ＣＰ１〜ＣＰｎに与えることにより、全比較器ＣＰ１〜ＣＰｎにおけるフィードバック信号をシミュレートできる。
【００５８】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る差動増幅器およびアナログデジタルコンバータの変形例であって、実施の形態１における差動増幅器およびレプリカ部の他の構成例である。なお、本実施の形態においても、図１のアナログデジタルコンバータＣＶの構成は、実施の形態１におけると同様であるので、その説明を省略する。
【００５９】
図４は、本実施の形態に係る差動増幅器Ａ１とレプリカ部ＲＰとを示す図である。図４に示すように、差動増幅器Ａ１は、電流源Ｉss1aおよびＩss1bと、ｎチャネルＭＩＳトランジスタＭＮ11，ＭＮ21，ＭＮ31と、負荷素子Ｒa1およびＲb1とを備えている。
【００６０】
ｎチャネルＭＩＳトランジスタＭＮ31のドレインには、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のソースが共通して接続され、ｎチャネルＭＩＳトランジスタＭＮ31のソースには接地電位Ｖssが与えられている。なお、ｎチャネルＭＩＳトランジスタＭＮ31は、差動増幅器内の電流源ＭＩＳＦＥＴとして機能する。ｎチャネルＭＩＳトランジスタＭＮ11のゲートにはアナログ信号たる入力電圧信号Ｓ１が与えられ、一方、ｎチャネルＭＩＳトランジスタＭＮ21のゲートには参照信号Ｖref1が与えられている。
【００６１】
ｎチャネルＭＩＳトランジスタＭＮ11のドレインには電流源Ｉss1aの一端が接続され、ｎチャネルＭＩＳトランジスタＭＮ21のドレインには電流源Ｉss1bの一端が接続されている。ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のドレインにおける各電位が差動増幅器Ａ１の出力信号Ｖoutn1，Ｖoutp1となる。電流源Ｉss1aおよびＩss1bの他端には、ともに電源電位Ｖddが与えられている。
【００６２】
また、負荷素子Ｒa1の一端はｎチャネルＭＩＳトランジスタＭＮ11のドレインに接続され、負荷素子Ｒa1の他端はｎチャネルＭＩＳトランジスタＭＮ31のゲートに接続されている。負荷素子Ｒb1の一端はｎチャネルＭＩＳトランジスタＭＮ21のドレインに接続され、負荷素子Ｒb1の他端は負荷素子Ｒa1の他端に接続されている。なお、負荷素子Ｒa1，Ｒb1はいずれも同抵抗値であり、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。なお、他の差動増幅器Ａ２〜Ａｎについても、差動増幅器Ａ１と同様の回路構成を有している。
【００６３】
次に、レプリカ部ＲＰの構成要素についても説明する。レプリカ部ＲＰは、制御信号Ｓ４をｎチャネルＭＩＳトランジスタＭＮ31のボディに印加する制御部として機能する。レプリカ部ＲＰは、電流源ＩssRaおよびＩssRbと、ｎチャネルＭＩＳトランジスタＭＮ1R〜ＭＮ3Rと、負荷素子ＲaRおよびＲbRと、比較器ＣＰと、マイナス電圧発生回路ＧＮａとを備えている。
【００６４】
ｎチャネルＭＩＳトランジスタＭＮ3Rのドレインには、ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2Rのソースが共通して接続され、ｎチャネルＭＩＳトランジスタＭＮ3Rのソースには接地電位Ｖssが与えられている。ｎチャネルＭＩＳトランジスタＭＮ1RおよびＭＮ2Rのゲートには、ともに参照電圧Ｖrefmが与えられている。
【００６５】
ｎチャネルＭＩＳトランジスタＭＮ1Rのドレインには電流源ＩssRaの一端が接続され、ｎチャネルＭＩＳトランジスタＭＮ2Rのドレインには電流源ＩssRbの一端が接続されている。電流源ＩssRaおよびＩssRbの他端には、ともに電源電位Ｖddが与えられている。
【００６６】
また、負荷素子ＲaRの一端はｎチャネルＭＩＳトランジスタＭＮ1Rのドレインに接続され、負荷素子ＲaRの他端はｎチャネルＭＩＳトランジスタＭＮ3Rのゲートに接続されている。負荷素子ＲbRの一端はｎチャネルＭＩＳトランジスタＭＮ2Rのドレインに接続され、負荷素子ＲbRの他端は負荷素子ＲaRの他端に接続されている。なお、負荷素子ＲaR，ＲbRはいずれも、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。
【００６７】
そして、比較器ＣＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を受ける負入力端と、所定の設定電位Ｓ５を受ける正入力端とを有する。電圧変換回路として機能するマイナス電圧発生回路ＧＮａはチャージポンプ回路で構成され、比較器ＣＰの出力信号Ｓ７を受け、出力信号Ｓ７（これをＶin-とする）と接地電位Ｖssとの差分（＝Ｖin-−Ｖss）を、接地電位Ｖssを基準に反転させて、制御信号Ｓ４（これをＶout-とする）を生成する。すなわち、制御信号Ｓ４はＶin-−Ｖss＝Ｖss−Ｖout-として算出される。
【００６８】
この制御部として機能するレプリカ部ＲＰは、入力電圧信号Ｓ１および参照信号Ｖref1〜Ｖrefnとして同相信号を与えた際に、各差動増幅器Ａ１〜Ａｎの出力信号（例えば差動増幅器Ａ１におけるＶoutn1，Ｖoutp1）が、所定の同相出力信号となるように、電源電位Ｖddと接地電位Ｖssとの間の電源電圧値に応じて、制御信号Ｓ４の値を決定する。具体的には、比較器ＣＰが同相電位Ｓ６を設定電位Ｓ５と一致させるよう、比較結果に応じた値を出力信号Ｓ７として出力し、マイナス電圧発生回路ＧＮａが、Ｖout-として生成した制御信号Ｓ４を、ｎチャネルＭＩＳトランジスタＭＮ31のボディに加えてｎチャネルＭＩＳトランジスタＭＮ3Rのボディにも出力する。
【００６９】
発明が解決しようとする課題においても述べたように、同相信号印加時の同相出力信号（例えば差動増幅器Ａ１におけるｎチャネルＭＩＳトランジスタＭＮ11，ＭＮ21のドレインにおける電位、すなわち出力信号Ｖoutn1，Ｖoutp1）をＶoutcm、ｎチャネルＭＩＳトランジスタＭＮ31の閾値電圧をＶthn、ｎチャネルＭＩＳトランジスタＭＮ31のオーバードライブ電圧（ゲート・ソース間電圧から閾値電圧を差し引いた電圧）をＶeffn、とすると、Ｖoutcm＝Ｖss＋(|Ｖthn|＋|Ｖeffn|)と表せる。
【００７０】
ここで、差動増幅器Ａ１を例に採り、そのｎチャネルＭＩＳトランジスタＭＮ31のボディに制御信号Ｓ４を与えて、基板バイアス効果を生じさせる場合について考える。ｎチャネルＭＩＳトランジスタＭＮ31の閾値電圧Ｖthnは、ソース・ボディ間電圧をＶsbとし、Ｖsb＝０［Ｖ］時の閾値電圧をＶtn0とし、基板バイアス効果係数をγとし、不純物濃度等の半導体装置製造プロセスにより決まる定数をφｆとすると、|Ｖthn|＝|Ｖtn0＋γ(√(|２φｆ＋Ｖsb|)−√(|２φｆ|))|と表せる（上記非特許文献１参照）。
【００７１】
同相出力信号Ｖoutcmが低すぎる電圧である場合、φｆを高めるプロセスを採用して|Ｖthn|を高めるか、あるいは、|Ｖeffn|を高めなければ、差動対を構成するｎチャネルＭＩＳトランジスタＭＮ11，ＭＮ21が飽和領域動作から外れて、適切に動作しなくなってしまう。そこで、Ｖin-たる出力信号Ｓ７を、接地電位Ｖssを基準に反転させてマイナス値のＶout-たる制御信号Ｓ４とし、ソース・ボディ間電圧Ｖsbをプラスにする、すなわち、ｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21のボディ電位を、ソース電位（＝接地電位Ｖss）よりも低くすることによって、閾値電圧Ｖthnの絶対値を上げる。閾値電圧Ｖthnの絶対値が大きくなれば、低すぎる同相出力信号Ｖoutcmの値を増大させることができる。
【００７２】
すなわち、本実施の形態に係る差動増幅器によれば、制御信号Ｓ４の印加により、基板バイアス効果に則って、制御部たるレプリカ部ＲＰは、差動増幅器内の電流源ＭＩＳＦＥＴ（例えば差動増幅器Ａ１におけるｎチャネルＭＩＳトランジスタＭＮ31）の閾値電圧を変更することが可能であり、レプリカ部ＲＰは、制御信号Ｓ４により差動増幅器内の電流源ＭＩＳＦＥＴの閾値電圧を高くして、同相出力信号を適切な値に保持することができる。これにより、差動増幅器内の差動対を構成するＭＩＳＦＥＴの閾値電圧およびオーバードライブ電圧を十分に確保することができ、適切に動作可能な差動増幅器を実現可能である。
【００７３】
また、本実施の形態に係る差動増幅器によれば、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎと同様の構成要素たる、電流源ＩssRaおよびＩssRb、ｎチャネルＭＩＳトランジスタＭＮ1R〜ＭＮ3R、並びに、負荷素子ＲaRおよびＲbRを備える。差動増幅器Ａ１〜Ａｎと同様の構成要素をレプリカ部ＲＰが備えることで、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎの各負荷素子ＲaRおよびＲbRの他端におけるフィードバック信号をシミュレートできる。また、差動増幅器Ａ１〜Ａｎのように差動増幅器が複数存在する場合も、全差動増幅器Ａ１〜Ａｎに共通した一つのレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての差動増幅器Ａ１〜Ａｎに与えることにより、全差動増幅器Ａ１〜Ａｎにおけるフィードバック信号をシミュレートできる。さらに、レプリカ部ＲＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を、所定の設定電位Ｓ５と一致させるよう、比較結果に応じた値を出力する比較器ＣＰと、比較器ＣＰからの出力信号と接地電位Ｖssとの差分を、接地電位Ｖssを基準に反転させて、制御信号Ｓ４として、ｎチャネルＭＩＳトランジスタＭＮ31のボディに加えてｎチャネルＭＩＳトランジスタＭＮ3Rのボディにも出力する電圧変換回路たるマイナス電圧発生回路ＧＮａとを備えている。比較器ＣＰが同相電位Ｓ６を設定電位Ｓ５と一致させるよう機能するので、それに伴って出力信号（例えば差動増幅器Ａ１における出力信号Ｖoutn1，Ｖoutp1）が所定の同相出力信号を出力するように、フィードバックがかかる。よって、上記の差動増幅器を簡単な回路構成で実現できる。
【００７４】
また、本実施の形態に係るアナログデジタルコンバータによれば、初段に、差動増幅器Ａ１〜Ａｎを含む比較器ＣＰ１〜ＣＰｎを備え、アナログ信号が入力電圧信号Ｓ１として与えられ、参照電圧Ｖref1〜Ｖrefnが比較器ＣＰ１〜ＣＰｎの各負入力端への入力電圧信号として与えられる。よって、比較器ＣＰ１〜ＣＰｎ内の差動増幅器Ａ１〜Ａｎを構成するトランジスタ（例えば差動増幅器Ａ１におけるｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21）の閾値電圧およびオーバードライブ電圧を十分に確保することができ、同相出力信号を適切な値に保持することにより、適切に動作可能なアナログデジタルコンバータを実現可能である。また、全並列型アナログデジタルコンバータなどのように、多数の比較器を用いる場合、全比較器に共通した一つの制御部たるレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての比較器ＣＰ１〜ＣＰｎに与えることにより、全比較器ＣＰ１〜ＣＰｎにおけるフィードバック信号をシミュレートできる。
【００７５】
なお、レプリカ部ＲＰに対して、電源電位Ｖddと接地電位Ｖssとの間の電源電圧の略１／２の比例縮小値たる参照電圧Ｖrefmを与えたのは、参照電圧Ｖref1〜Ｖrefnの平均的な値を用いて同相出力電位のセンスを行うためであって、レプリカ部ＲＰに与えられる参照電圧は必ずしも参照電圧Ｖrefmに限られるものではない。
【００７６】
＜実施の形態４＞
本実施の形態は、実施の形態３に係る差動増幅器およびアナログデジタルコンバータの変形例であって、実施の形態３におけるｎチャネルＭＩＳトランジスタＭＮ11〜ＭＮ31、ＭＮ1R〜ＭＮ3Rの各機能をｐチャネルＭＩＳトランジスタに入れ替えたものである。
【００７７】
図５は、本実施の形態に係る差動増幅器を示す図である。なお、本実施の形態においても図１に示したアナログデジタルコンバータが採用されており、図５においては、その比較器ＣＰ１内の差動増幅器Ａ１とレプリカ部ＲＰとが示されている。
【００７８】
図５に示すとおり、差動増幅器Ａ１は、電流源Ｉss1aおよびＩss1bと、ｐチャネルＭＩＳトランジスタＭＰ11，ＭＰ21，ＭＰ31と、負荷素子Ｒa1およびＲb1とを備えている。
【００７９】
ｐチャネルＭＩＳトランジスタＭＰ31のドレインには、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のソースが共通して接続され、ｐチャネルＭＩＳトランジスタＭＰ31のソースには電源電位Ｖddが与えられている。なお、ｐチャネルＭＩＳトランジスタＭＰ31は、差動増幅器内の電流源ＭＩＳＦＥＴとして機能する。ｐチャネルＭＩＳトランジスタＭＰ11のゲートにはアナログ信号たる入力電圧信号Ｓ１が与えられ、一方、ｐチャネルＭＩＳトランジスタＭＰ21のゲートには参照信号Ｖref1が与えられている。
【００８０】
ｐチャネルＭＩＳトランジスタＭＰ11のドレインには電流源Ｉss1aの一端が接続され、ｐチャネルＭＩＳトランジスタＭＰ21のドレインには電流源Ｉss1bの一端が接続されている。ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のドレインにおける各電位が差動増幅器Ａ１の出力信号Ｖoutn1，Ｖoutp1となる。電流源Ｉss1aおよびＩss1bの他端には、ともに接地電位Ｖssが与えられている。
【００８１】
また、負荷素子Ｒa1の一端はｐチャネルＭＩＳトランジスタＭＰ11のドレインに接続され、負荷素子Ｒa1の他端はｐチャネルＭＩＳトランジスタＭＰ31のゲートに接続されている。負荷素子Ｒb1の一端はｐチャネルＭＩＳトランジスタＭＰ21のドレインに接続され、負荷素子Ｒb1の他端は負荷素子Ｒa1の他端に接続されている。なお、負荷素子Ｒa1，Ｒb1はいずれも同抵抗値であり、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。なお、他の差動増幅器Ａ２〜Ａｐについても、差動増幅器Ａ１と同様の回路構成を有している。
【００８２】
次に、レプリカ部ＲＰの構成要素についても説明する。レプリカ部ＲＰは、制御信号Ｓ４をｐチャネルＭＩＳトランジスタＭＰ31のボディに印加する制御部として機能する。レプリカ部ＲＰは、電流源ＩssRaおよびＩssRbと、ｐチャネルＭＩＳトランジスタＭＰ1R〜ＭＰ3Rと、負荷素子ＲaRおよびＲbRと、比較器ＣＰと、昇圧回路ＧＮｂとを備えている。
【００８３】
ｐチャネルＭＩＳトランジスタＭＰ3Rのドレインには、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのソースが共通して接続され、ｐチャネルＭＩＳトランジスタＭＰ3Rのソースには電源電位Ｖddが与えられている。ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rのゲートには、ともに参照電圧Ｖrefmが与えられている。
【００８４】
ｐチャネルＭＩＳトランジスタＭＰ1Rのドレインには電流源ＩssRaの一端が接続され、ｐチャネルＭＩＳトランジスタＭＰ2Rのドレインには電流源ＩssRbの一端が接続されている。電流源ＩssRaおよびＩssRbの他端には、ともに接地電位Ｖssが与えられている。
【００８５】
また、負荷素子ＲaRの一端はｐチャネルＭＩＳトランジスタＭＰ1Rのドレインに接続され、負荷素子ＲaRの他端はｐチャネルＭＩＳトランジスタＭＰ3Rのゲートに接続されている。負荷素子ＲbRの一端はｐチャネルＭＩＳトランジスタＭＰ2Rのドレインに接続され、負荷素子ＲbRの他端は負荷素子ＲaRの他端に接続されている。なお、負荷素子ＲaR，ＲbRはいずれも、パッシブ素子たる抵抗やアクティブ素子たるＭＩＳＦＥＴなど、負荷素子として機能する回路素子であれば良い。
【００８６】
そして、比較器ＣＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を受ける負入力端と、所定の設定電位Ｓ５を受ける正入力端とを有する。電圧変換回路として機能する昇圧回路ＧＮｂはチャージポンプ回路で構成され、比較器ＣＰの出力信号Ｓ７を受け、出力信号Ｓ７（これをＶin+とする）と電源電位Ｖddとの差分（＝Ｖdd−Ｖin+）を、電源電位Ｖddを基準に反転させて、制御信号Ｓ４（これをＶout+とする）を生成する。すなわち、制御信号Ｓ４はＶdd−Ｖin+＝Ｖout+−Ｖddとして算出される。
【００８７】
この制御部として機能するレプリカ部ＲＰは、入力電圧信号Ｓ１および参照信号Ｖref1〜Ｖrefnとして同相信号を与えた際に、各差動増幅器Ａ１〜Ａｎの出力信号（例えば差動増幅器Ａ１におけるＶoutn1，Ｖoutp1）が、所定の同相出力信号となるように、電源電位Ｖddと接地電位Ｖssとの間の電源電圧値に応じて、制御信号Ｓ４の値を決定する。具体的には、比較器ＣＰが同相電位Ｓ６を設定電位Ｓ５と一致させるよう、比較結果に応じた値を出力信号Ｓ７として出力し、昇圧回路ＧＮｂが、Ｖout+として生成した制御信号Ｓ４を、ｐチャネルＭＩＳトランジスタＭＰ31のボディに加えてｐチャネルＭＩＳトランジスタＭＰ3Rのボディにも出力する。
【００８８】
同相信号印加時の同相出力信号（例えば差動増幅器Ａ１におけるｐチャネルＭＩＳトランジスタＭＰ11，ＭＰ21のドレインにおける電位、すなわち出力信号Ｖoutn1，Ｖoutp1）をＶoutcm、ｐチャネルＭＩＳトランジスタＭＰ31の閾値電圧をＶthp、ｐチャネルＭＩＳトランジスタＭＰ31のオーバードライブ電圧（ゲート・ソース間電圧から閾値電圧を差し引いた電圧）をＶeffp、とすると、Ｖoutcm＝Ｖdd−(|Ｖthp|＋|Ｖeffp|)と表せる。
【００８９】
ここで、差動増幅器Ａ１を例に採り、そのｐチャネルＭＩＳトランジスタＭＰ31のボディに制御信号Ｓ４を与えて、基板バイアス効果を生じさせる場合について考える。ｐチャネルＭＩＳトランジスタＭＰ31の閾値電圧Ｖthpは、ボディ・ソース間電圧をＶbsとし、Ｖbs＝０［Ｖ］時の閾値電圧をＶtp0とし、基板バイアス効果係数をγとし、不純物濃度等の半導体装置製造プロセスにより決まる定数をφｆとすると、|Ｖthp|＝|Ｖtp0＋γ(√(|２φｆ＋Ｖbs|)−√(|２φｆ|))|と表せる（上記非特許文献１参照）。
【００９０】
同相出力信号Ｖoutcmが高すぎる電圧である場合、φｆを高めるプロセスを採用して|Ｖthp|を高めるか、あるいは、|Ｖeffp|を高めなければ、差動対を構成するｐチャネルＭＩＳトランジスタＭＰ11，ＭＰ21が飽和領域動作から外れて、適切に動作しなくなってしまう。そこで、Ｖin+たる出力信号Ｓ７を、電源電位Ｖddを基準に反転させて電源電位Ｖddよりも大きいプラス値のＶout+たる制御信号Ｓ４とし、ボディ・ソース間電圧Ｖbsをプラスにする、すなわち、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のボディ電位を、ソース電位（＝電源電位Ｖdd）よりも大きくすることによって、閾値電圧Ｖthpの絶対値を上げる。閾値電圧Ｖthpの絶対値が大きくなれば、高すぎる同相出力信号Ｖoutcmの値を引き下げることができる。
【００９１】
すなわち、本実施の形態に係る差動増幅器によっても、制御信号Ｓ４の印加により、基板バイアス効果に則って、制御部たるレプリカ部ＲＰは、差動増幅器内の電流源ＭＩＳＦＥＴ（例えば差動増幅器Ａ１におけるｐチャネルＭＩＳトランジスタＭＰ31）の閾値電圧を変更することが可能であり、レプリカ部ＲＰは、制御信号Ｓ４により差動増幅器内の電流源ＭＩＳＦＥＴの閾値電圧を高くして、同相出力信号を適切な値に保持することができる。これにより、差動増幅器内の差動対を構成するＭＩＳＦＥＴの閾値電圧およびオーバードライブ電圧を十分に確保することができ、適切に動作可能な差動増幅器を実現可能である。
【００９２】
また、本実施の形態に係る差動増幅器によれば、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎと同様の構成要素たる、電流源ＩssRaおよびＩssRb、ｐチャネルＭＩＳトランジスタＭＰ1R〜ＭＰ3R、並びに、負荷素子ＲaRおよびＲbRを備える。差動増幅器Ａ１〜Ａｎと同様の構成要素をレプリカ部ＲＰが備えることで、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎの各負荷素子ＲaRおよびＲbRの他端におけるフィードバック信号をシミュレートできる。また、差動増幅器Ａ１〜Ａｎのように差動増幅器が複数存在する場合も、全差動増幅器Ａ１〜Ａｎに共通した一つのレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての差動増幅器Ａ１〜Ａｎに与えることにより、全差動増幅器Ａ１〜Ａｎにおけるフィードバック信号をシミュレートできる。さらに、レプリカ部ＲＰは、負荷素子ＲaRおよびＲbRの他端における同相電位Ｓ６を、所定の設定電位Ｓ５と一致させるよう、比較結果に応じた値を出力する比較器ＣＰと、比較器ＣＰからの出力信号と電源電位Ｖddとの差分を、電源電位Ｖddを基準に反転させて、制御信号Ｓ４として、ｐチャネルＭＩＳトランジスタＭＰ31のボディに加えてｐチャネルＭＩＳトランジスタＭＰ3Rのボディにも出力する電圧変換回路たる昇圧回路ＧＮｂとを備えている。比較器ＣＰが同相電位Ｓ６を設定電位Ｓ５と一致させるよう機能するので、それに伴って出力信号（例えば差動増幅器Ａ１における出力信号Ｖoutn1，Ｖoutp1）が所定の同相出力信号を出力するように、フィードバックがかかる。よって、上記の差動増幅器を簡単な回路構成で実現できる。
【００９３】
また、本実施の形態に係るアナログデジタルコンバータによれば、初段に、差動増幅器Ａ１〜Ａｎを含む比較器ＣＰ１〜ＣＰｎを備え、アナログ信号が入力電圧信号Ｓ１として与えられ、参照電圧Ｖref1〜Ｖrefnが比較器ＣＰ１〜ＣＰｎの各負入力端への入力電圧信号として与えられる。よって、比較器ＣＰ１〜ＣＰｎ内の差動増幅器Ａ１〜Ａｎを構成するトランジスタ（例えば差動増幅器Ａ１におけるｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21）の閾値電圧およびオーバードライブ電圧を十分に確保することができ、同相出力信号を適切な値に保持することにより、適切に動作可能なアナログデジタルコンバータを実現可能である。また、全並列型アナログデジタルコンバータなどのように、多数の比較器を用いる場合、全比較器に共通した一つの制御部たるレプリカ部ＲＰを設けて、そのレプリカ部ＲＰからの制御信号Ｓ４を全ての比較器ＣＰ１〜ＣＰｎに与えることにより、全比較器ＣＰ１〜ＣＰｎにおけるフィードバック信号をシミュレートできる。
【００９４】
＜実施の形態５＞
本実施の形態は、実施の形態１に係る差動増幅器およびアナログデジタルコンバータの変形例であって、実施の形態１におけるｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21に対して、カレントミラー回路を追加し、フィードバック信号の帰還率が高すぎる場合であっても、フィードバック系の発振を抑制し、安定性を高めるようにしたものである。
【００９５】
図６は、本実施の形態に係る差動増幅器Ａ１とレプリカ部ＲＰとを示す図である。図６に示すように、差動増幅器Ａ１は、図２の構成に加えて、電流源Ｉss4とｐチャネルＭＩＳトランジスタＭＰ4とをさらに備えている。
【００９６】
電流源Ｉss4の一端は、ｐチャネルＭＩＳトランジスタＭＰ4並びにｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21の各ゲートに共通に接続されている。また、電流源Ｉss4の他端には、接地電位Ｖssが与えられている。
【００９７】
ｐチャネルＭＩＳトランジスタＭＰ4のドレインは、電流源Ｉss4の一端、および、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21の各ゲートに共通に接続されている。また、ｐチャネルＭＩＳトランジスタＭＰ4のソースには電源電位Ｖddが与えられ、ｐチャネルＭＩＳトランジスタＭＰ4のボディにも制御信号Ｓ４が印加されている。
【００９８】
レプリカ部ＲＰにおいても同様であり、レプリカ部ＲＰは、図２の構成に加えて、電流源ＩssRcとｐチャネルＭＩＳトランジスタＭＰ4Rとをさらに備えている。
【００９９】
電流源ＩssRcの一端は、ｐチャネルＭＩＳトランジスタＭＰ4R並びにｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rの各ゲートに共通に接続されている。また、電流源ＩssRcの他端には、接地電位Ｖssが与えられている。
【０１００】
ｐチャネルＭＩＳトランジスタＭＰ4Rのドレインは、電流源ＩssRcの一端、および、ｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rの各ゲートに共通に接続されている。また、ｐチャネルＭＩＳトランジスタＭＰ4Rのソースには電源電位Ｖddが与えられ、ｐチャネルＭＩＳトランジスタＭＰ4Rのボディにも制御信号Ｓ４が印加されている。
【０１０１】
すなわち、ｐチャネルＭＩＳトランジスタＭＰ4並びにｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21とが一つのカレントミラー回路を構成し、ｐチャネルＭＩＳトランジスタＭＰ4R並びにｐチャネルＭＩＳトランジスタＭＰ1RおよびＭＰ2Rとが他のカレントミラー回路を構成している。
【０１０２】
なお、ノードＮ１は、他の差動増幅器Ａ２〜Ａｎ内の各ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21の各ゲートとも接続されており、レプリカ部ＲＰのｐチャネルＭＩＳトランジスタＭＰ4と、差動増幅器Ａ２〜Ａｎ内の各ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21とが複数のカレントミラー回路を構成している。
【０１０３】
実施の形態１における基板バイアス効果を無視した際の、コモンモードフィードバックによる帰還率（負荷素子Ｒa1，Ｒb1と出力信号Ｖoutn1，Ｖoutp1とを切り離したときの、入力電圧信号Ｓ１の微小電位変化ΔＶinに対する、出力信号Ｖoutn1，Ｖoutp1の微小電位変化ΔＶoutの比ΔＶout／ΔＶin）β1は、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のトランスコンダクタンスＧmp、および、ノードＮ１に接続される、負荷素子Ｒa1，Ｒb1以外の素子のインピーダンス成分の合計Ｚを用いて、β1＝−Ｇmp・Ｚと表される。この帰還率β1が高いほど、コモンモードフィードバックの効果は強まり、同相出力信号は安定する。
【０１０４】
しかし、コモンモードフィードバックによる帰還率β1が高すぎると、そのフィードバック系の安定性が損なわれ、発振状態に陥ってしまう可能性がある。
【０１０５】
そこで、本実施の形態のように、ｐチャネルＭＩＳトランジスタＭＰ4を用いたカレントミラー回路を導入することで、フィードバック信号の帰還率が高すぎる場合であっても、フィードバック系の発振を抑制し、安定性を高めるようにする。
【０１０６】
本実施の形態における、基板バイアス効果を無視した際の、コモンモードフィードバックによる帰還率β2は、ｐチャネルＭＩＳトランジスタＭＰ11およびＭＰ21のトランスコンダクタンスＧmp、および、ノードＮ１に接続される、負荷素子Ｒa1，Ｒb1以外の素子のインピーダンス成分の合計Ｚ、および負荷素子Ｒa1，Ｒb1の端子間の抵抗値Ｒを用いて、β2＝−（Ｇmp／（１＋Ｇmp・Ｒ））・Ｚと表される。このように、β2はβ1に比してＧmpに分母がつくので、β1よりも帰還率の値が低下することとなる。このことは、レプリカ部ＲＰにおいても同様であり、レプリカ部ＲＰにおいてもｐチャネルＭＩＳトランジスタＭＰ4Rを用いたカレントミラー回路を導入することで、フィードバック信号の帰還率が高すぎる場合であっても、フィードバック系の発振を抑制し、安定性を高められる。
【０１０７】
本実施の形態に係る差動増幅器によれば、負荷素子Ｒa1およびＲb1の他端からのｎチャネルＭＩＳトランジスタＭＮ11およびＭＮ21へのフィードバック信号の帰還率は、カレントミラー回路の存在により減少させられる。よって、フィードバック信号の帰還率が高すぎる場合であっても、フィードバック系の発振を抑制し、安定性を高めることができる。
【０１０８】
また、レプリカ部ＲＰも差動増幅器Ａ１〜Ａｎと同様の構成のカレントミラー回路を有するので、レプリカ部ＲＰは、差動増幅器Ａ１〜Ａｎの負荷素子Ｒa1およびＲb1の他端におけるフィードバック信号をさらに精度良くシミュレートできる。
【図面の簡単な説明】
【０１０９】
【図１】実施の形態１に係るアナログデジタルコンバータを示す図である。
【図２】実施の形態１に係る差動増幅器とレプリカ部とを示す図である。
【図３】実施の形態２に係る差動増幅器とレプリカ部とを示す図である。
【図４】実施の形態３に係る差動増幅器とレプリカ部とを示す図である。
【図５】実施の形態４に係る差動増幅器とレプリカ部とを示す図である。
【図６】実施の形態５に係る差動増幅器とレプリカ部とを示す図である。
【符号の説明】
【０１１０】
ＣＰ，ＣＰ１〜ＣＰｎ  比較器、Ａ１〜Ａｎ  差動増幅器、ＲＰ  レプリカ部。
【図１】
2006352607.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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