(57)【要約】【課題】半導体装置内の特定のセルに対してビットラインとワードラインとの間にブリッジが発生したとき、スタンバイモードにおける前記ブリッジ形成領域を通して漏洩される電流量を減少するとともに、プリチャージモードに進入時、ビットライン及び相補ビットラインにプリチャージ電圧を迅速に供給することで、プリチャージ速度を増加できる半導体装置のプリチャージ電圧供給回路を提供する。【解決手段】所定電圧レベルを有する第１信号ＶＰＰに応答してプリチャージ電圧ＶＢＬＰを供給し、所定レベルのターン-オン抵抗を有する第１スイッチＮ１００と;該第１スイッチＮ１００に並列に連結され、第２信号ｓａに応答してプリチャージ電圧ＶＢＬＰを供給し、前記第１スイッチＮ１００より小さいターン-オン抵抗を有する第２スイッチＮ２００と；を含んで半導体装置のプリチャージ電圧供給回路を構成する。【選択図】図４
2006286171.tif 000002
【特許請求の範囲】
【請求項１】
所定電圧レベルを有する第１信号に応答してプリチャージ電圧を供給し、所定レベルのターン-オン抵抗を有する第１スイッチと;
該第１スイッチに並列に連結され、第２信号に応答してプリチャージ電圧を供給し、前記第１スイッチより小さいターン-オン抵抗を有する第２スイッチと；
を含んで構成されることを特徴とする半導体装置のプリチャージ電圧供給回路。
【請求項２】
前記第１スイッチ及び第２スイッチは、プリチャージ電圧供給ノードに共通的に接続され、ビットライン及び相補ビットラインにプリチャージ電圧を供給することを特徴とする請求項１に記載の半導体装置のプリチャージ電圧供給回路。
【請求項３】
前記第２スイッチは、プリチャージモードの進入時点より遅くない時点でターン-オンになり、その後、所定の第１区間が経過した時点でターン-オフになることを特徴とする請求項１に記載の半導体装置のプリチャージ電圧供給回路。
【請求項４】
アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされる第３信号を受け、該第３信号を前記第１区間だけ遅延させることで、前記第２信号を出力するスイッチング制御部をさらに含むことを特徴とする請求項３に記載の半導体装置のプリチャージ電圧供給回路。
【請求項５】
前記第３信号は、バンクアクティブ信号であることを特徴とする請求項４に記載の半導体装置のプリチャージ電圧供給回路。
【請求項６】
前記第２スイッチは、前記第２信号に応答して動作するＮＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体装置のプリチャージ電圧供給回路。
【請求項７】
前記第２スイッチは、アクティブモードに進入後、所定の第１区間が経過した時点でターン-オンになり、プリチャージモードに進入後、所定の第２区間が経過した時点でターン-オフになることを特徴とする請求項１に記載の半導体装置のプリチャージ電圧供給回路。
【請求項８】
アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされる第３信号を受け、該第３信号を前記第２区間だけ遅延させることで、前記第２信号を出力するスイッチング制御部をさらに含むことを特徴とする請求項７に記載の半導体装置のプリチャージ電圧供給回路。
【請求項９】
前記第３信号は、バンクアクティブ信号であることを特徴とする請求項８に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１０】
前記第２スイッチは、前記第２信号に応答して動作するＮＭＯＳトランジスタであることを特徴とする請求項８に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１１】
前記第１スイッチは、半導体装置の動作モードと関係なしにターン-オン状態を維持することを特徴とする請求項１に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１２】
前記第１スイッチは、半導体装置がプリチャージモードまたはスタンバイモードであるときにターン-オンになることを特徴とする請求項１に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１３】
前記第１スイッチは、高電圧レベルを有する前記第１信号に応答して動作するＮＭＯＳトランジスタであることを特徴とする請求項１１または１２に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１４】
前記第１スイッチは、半導体装置の動作モードと関係なしにターン-オン状態を維持し、
前記第２スイッチは、プリチャージモードの進入時点より遅くない時点でターン-オンになり、その後、所定の第１区間が経過した時点でターン-オフになることを特徴とする請求項１に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１５】
前記第２信号は、アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされる第３信号を前記第１区間だけ遅延させて得られた信号であることを特徴とする請求項１４に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１６】
前記第３信号は、バンクアクティブ信号であることを特徴とする請求項１５に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１７】
プリチャージモード及びスタンバイモードでターン-オンになり、前記プリチャージ電圧をビットライン及び相補ビットラインに供給する第３スイッチ及び第４スイッチをさらに含むことを特徴とする請求項１に記載の半導体装置のプリチャージ電圧供給回路。
【請求項１８】
前記第３スイッチ及び第４スイッチは、アクティブモードの間、前記ビットラインと相補ビットラインとの間を隔離させるために、前記アクティブモードの間にディセーブルされる第３信号に応答して動作することを特徴とする請求項１７に記載の半導体装置のプリチャージ電圧供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のプリチャージ電圧供給回路に関するもので、詳しくは、半導体装置内の特定のセルに対してビットラインとワードラインとの間にブリッジが発生したとき、スタンバイモードにおける前記ブリッジ形成領域を通した漏洩電流量を減少するとともに、プリチャージモードに進入時、ビットライン及び相補ビットラインにプリチャージ電圧を迅速に供給することで、プリチャージ速度を増加できる半導体装置のプリチャージ電圧供給回路に関するものである。
【背景技術】
【０００２】
最近、半導体素子が高集積化されるにつれて、半導体素子における各部位の面積が徐々に減少しつつある。特に、ＤＲＡＭ(dynamic random access memory)装置の場合、半導体装置を構成するゲートのピッチサイズが減少することで、半導体装置の製造工程でワードラインとビットラインとの間にブリッジが発生する可能性が高くなっている。これらワードラインとビットラインとの間のブリッジ発生は、ゲートを形成するためにポリシリコン膜をエッチングしたとき、ポリシリコンの一部が残存して発生するゲート残存物(gate residue)や、ゲート上の窒化膜が化学機械的平坦化(ＣＭＰ)によって取り除かれ、それに対応する領域が弱くなることに起因する。
【０００３】
図１は、半導体装置におけるワードラインとビットラインとの間のブリッジ発生を示した断面図である。図１に示すように、前記ブリッジが発生すると、ワードラインとビットラインとの間に電流経路が形成されるが、これによって、半導体装置のスタンバイモードでビットラインの電荷が前記電流経路を通して流れるため、スタンドバイモードにおけるワードラインとビットラインとの間に漏洩電流が発生する。もちろん、前記ブリッジの発生した不良セルを余分のセルに取り替えることで誤動作を防止できるが、この場合も、半導体装置には前記不良セルが依然として存在するので、前記不良セルを通して漏洩電流が継続して流れることになる。
【０００４】
図２は、ワードラインとビットラインとの間のブリッジによるロー/カラムの不良から発生する漏洩電流量を示したグラフで、図２に示すように、前記不良セルによるロー/カラムの不良発生個数に比例して漏洩電流量も増加することが分かる。不良セル１個当りに不要に消耗される漏洩電流は約９μＡであり、これは、低電力用半導体装置におけるスタンバイ電流に対する仕様(spec．)規制値の７〜１０％に達する。このように、ワードラインとビットラインとの間のブリッジによる漏洩電流の増加は、半導体装置の電流特性に影響を及ぼして半導体装置の収率を低下させる要因となる。
【０００５】
もちろん、半導体装置の前記不良セルによる漏洩電流を減少するために、プリチャージ電圧供給回路に大きな抵抗成分を追加する方法も考えられるが、このような方法によると、漏洩電流の大きさは減少できるとしても、大きな抵抗成分によってプリチャージ電圧が迅速にビットラインに伝達されず、プリチャージ特性が低下するという問題点があった。
【０００６】
本出願と関連のある技術が、特許文献１〜３に開示されている。
【特許文献１】米国特許出願公開第2004/0076059号明細書
【特許文献２】米国特許第6724649号明細書
【特許文献３】米国特許第6801465号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点を解決するためになされたもので、半導体装置内の特定のセルに対してビットラインとワードラインとの間にブリッジが発生したとき、スタンバイモードにおける前記ブリッジ形成領域を通した漏洩電流量を減少するとともに、プリチャージモードに進入時、ビットライン及び相補ビットラインにプリチャージ電圧を迅速に供給することで、プリチャージ速度を増加できる半導体装置のプリチャージ電圧供給回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明は、所定電圧レベルを有する第１信号に応答してプリチャージ電圧を供給し、所定レベルのターン-オン抵抗を有する第１スイッチと;該第１スイッチに並列に連結され、第２信号に応答してプリチャージ電圧を供給し、前記第１スイッチより小さいターン-オン抵抗を有する第２スイッチと；を含んで構成される半導体装置のプリチャージ電圧供給回路を提供する。
【０００９】
本発明において、前記第１スイッチ及び第２スイッチは、プリチャージ電圧供給ノードに共通的に接続され、ビットライン及び相補ビットラインにプリチャージ電圧を供給することが好ましい。
【００１０】
本発明において、前記第２スイッチは、プリチャージモードの進入時点より遅くない時点でターン-オンになり、その後、所定の第１区間が経過した時点でターン-オフになることが好ましい。
【００１１】
本発明において、アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされる第３信号を受け、該第３信号を前記第１区間だけ遅延させることで、前記第２信号を出力するスイッチング制御部をさらに含むことが好ましい。
【００１２】
本発明において、前記第３信号は、バンクアクティブ信号であることが好ましい。
【００１３】
本発明において、前記第２スイッチは、前記第２信号に応答して動作するＮＭＯＳトランジスタであることが好ましい。
【００１４】
本発明において、前記第２スイッチは、アクティブモードに進入後、所定の第１区間が経過した時点でターン-オンになり、プリチャージモードに進入後、所定の第２区間が経過した時点でターン-オフになることが好ましい。
【００１５】
本発明において、アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされる第３信号を受け、該第３信号を前記第２区間だけ遅延させることで、前記第２信号を出力するスイッチング制御部をさらに含むことが好ましい。
【００１６】
本発明において、前記第３信号は、バンクアクティブ信号であることが好ましい。
【００１７】
本発明において、前記第２スイッチは、前記第２信号に応答して動作するＮＭＯＳトランジスタであることが好ましい。
【００１８】
本発明において、前記第１スイッチは、半導体装置の動作モードと関係なしにターン-オン状態を維持することを特徴とする。
【００１９】
本発明において、前記第１スイッチは、半導体装置がプリチャージモードまたはスタンバイモードであるときにターン-オンになることを特徴とする。
【００２０】
本発明において、前記第１スイッチは、高電圧レベルを有する前記第１信号に応答して動作するＮＭＯＳトランジスタであることが好ましい。
【００２１】
本発明において、前記第１スイッチは、半導体装置の動作モードと関係なしにターン-オン状態を維持し、前記第２スイッチは、プリチャージモードの進入時点より遅くない時点でターン-オンになり、その後、所定の第１区間が経過した時点でターン-オフになることが好ましい。
【００２２】
本発明において、前記第２信号は、アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされる第３信号を前記第１区間だけ遅延させて得られた信号であることを特徴とする。
【００２３】
本発明において、前記第３信号は、バンクアクティブ信号であることが好ましい。
【００２４】
本発明において、プリチャージモード及びスタンバイモードでターン-オンになり、前記プリチャージ電圧をビットライン及び相補ビットラインに供給する第３スイッチ及び第４スイッチをさらに含むことが好ましい。
【００２５】
本発明において、前記第３スイッチ及び第４スイッチは、アクティブモードの間、前記ビットラインと相補ビットラインとの間を隔離させるために、前記アクティブモードの間にディセーブルされる第３信号に応答して動作することを特徴とする。
【発明の効果】
【００２６】
本発明による半導体装置のプリチャージ電圧供給回路は、互いに大きく異なるターン-オン抵抗を有するスイッチ素子を並列に設置し、半導体装置の動作モードによってプリチャージ電圧を異なる経路を通して供給することで、半導体装置内の特定のセルに対してビットラインとワードラインとの間にブリッジが発生したとき、スタンバイモードにおける前記ブリッジ形成領域を通した漏洩電流量を減少するとともに、プリチャージモードに進入時、ビットラインと相補ビットラインとの間にプリチャージ電圧を迅速に供給することで、プリチャージ速度を増加できるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を詳しく説明する。本発明の各実施形態は、本発明を例示するものであり、本発明の権利保護範囲は、これら実施形態によって制限されるものではない。
【００２８】
図３は、本発明による一実施形態による半導体装置のメモリセル領域の構造を示した図で、図４は、本発明による一実施形態によるプリチャージ電圧供給回路の構成を示した図で、図６は、本発明の一実施形態によるプリチャージ電圧供給回路に含まれた第２スイッチを制御するスイッチング制御部の構成を示した図である。
【００２９】
図３及び図４に示すように、本発明の一実施形態による半導体装置のプリチャージ電圧供給回路２００は、高電圧レベルを有する第１信号ＶＰＰに応答してプリチャージ電圧ＶＢＬＰを供給し、所定大きさ（所定レベル）のターン-オン抵抗を有する第１スイッチの一例としてのＮＭＯＳ(n-channel metal oxide semiconductor)トランジスタ Ｎ１００と、このＮＭＯＳトランジスタ Ｎ１００に並列に連結され、第２信号ｓａに応答してプリチャージ電圧ＶＢＬＰを供給し、前記ＮＭＯＳトランジスタ Ｎ１００より小さいターン-オン抵抗を有する第２スイッチの一例としてのＮＭＯＳトランジスタ Ｎ２００と、アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされる第３信号ｂａを受けた後、該第３信号ｂａを所定時間ｔＤだけ遅延させることで、前記第２信号ｓａを出力するスイッチング制御部３００と、を含んで構成される。
【００３０】
また、図３に示すように、プリチャージ電圧供給回路２００は、プリチャージモード及びスタンバイモードでターン-オンになり、前記プリチャージ電圧ＶＢＬＰをビットラインＢＬ及び相補ビットライン/ＢＬにそれぞれ供給する第３スイッチ，第４スイッチの一例としてのＮＭＯＳトランジスタ Ｎ１７，Ｎ１８をさらに含んでいる。
【００３１】
このように構成されたプリチャージ電圧供給回路の動作を、図３乃至図７に基づいて説明する。半導体装置の各動作モードは、アクティブモード、プリチャージモード及びスタンドバイモードに分けて説明する。ここで、アクティブモードは、データの入力及び出力などの実質的な動作が行われる動作モードをいい、プリチャージモードは、アクティブモードの終了後、ビットライン及び相補ビットラインを所定電圧、特に、コア電圧ＶＣＯＲＥの２分の１に対応する電圧でプリチャージする動作モードをいい、スタンバイモードは、プリチャージモードの終了後、電力消耗を低減するためにスタンバイ状態にある低電力消耗モードをいう。
【００３２】
まず、アクティブモードの動作を説明する。半導体装置がアクティブモードに進入すると、信号ｍｗｌｂはハイレベルからローレベルに遷移され、信号＃ＰＸはローレベルに遷移される。これによって、図３の回路において、ＰＭＯＳ(p-channel MOS)トランジスタ Ｐ１１はターン-オンになり、ＮＭＯＳトランジスタ Ｎ１１，Ｎ１２はターン-オフになるので、ブロックＢｌｏｃｋ１のワードラインＷＬは、高電圧レベルである第１信号ＶＰＰの電圧レベルで駆動される。さらに、図７に示すように、信号ＢＬＥＱ１はハイレベルからローレベルに遷移されるので、ＮＭＯＳトランジスタ Ｎ１４，Ｎ１７，Ｎ１８はターン-オフになり、ビットラインＢＬと相補ビットライン/ＢＬとが互いに隔離される。
【００３３】
また、信号ＢＩＳＨ１はハイレベルを維持するので、ＮＭＯＳトランジスタ Ｎ１５，Ｎ１６はターン-オンになる反面、信号ＢＩＳＬ１はローレベルに遷移されるので、ＮＭＯＳトランジスタ Ｎ１９，Ｎ２０はターン-オフになる。これによって、センスアンプ１００は、セルトランジスタであるＮＭＯＳトランジスタ Ｎ１３からのデータを感知して増幅したり、前記セルトランジスタ Ｎ１３にデータを入力する。
【００３４】
次に、プリチャージモードの動作を説明する。半導体装置がアクティブモードを終了してプリチャージモードに進入すると、信号ｍｗｌｂはローレベルからハイレベルに遷移され、信号＃ＰＸはローレベルからハイレベルに遷移される。これによって、ＰＭＯＳトランジスタ Ｐ１１はターン-オフになり、ＮＭＯＳトランジスタ Ｎ１１，Ｎ１２はターン-オンになるので、ブロックＢｌｏｃｋ１のワードラインＷＬは接地ＶＳＳレベルで駆動される。さらに、図７に示すように、信号ＢＬＥＱ１はローレベルからハイレベルに遷移されるので、ＮＭＯＳトランジスタ Ｎ１４，Ｎ１７，Ｎ１８はターン-オンになり、ビットラインＢＬ及び相補ビットライン/ＢＬは、プリチャージ電圧供給回路２００から供給される電圧ＶＢＬＰＤによってプリチャージされる。このとき、信号ＢＩＳＨ１はハイレベルを維持し、信号ＢＩＳＬ１はハイレベルに遷移されてＮＭＯＳトランジスタ Ｎ１９，Ｎ２０をターン-オンにすることで、プリチャージ動作がビットラインＢＬ及び相補ビットラインＢＬで正常に行われる。
【００３５】
以下、プリチャージ電圧供給回路２００の動作を図４に基づいて説明する。図４に示すように、プリチャージ電圧ＶＢＬＰは、ＮＭＯＳトランジスタ Ｎ１００，Ｎ２００の動作によってビットラインＢＬ及び相補ビットライン/ＢＬに供給される。本実施形態のＮＭＯＳトランジスタ Ｎ１００は、ターン-オン状態であるときに高い抵抗を有する高いターン-オン抵抗を有し、高電圧ＶＰＰに応答して動作し、半導体装置の動作モードと関係なしにターン-オン状態を維持するように設計される。したがって、ＮＭＯＳトランジスタ Ｎ１００は、半導体装置がプリチャージモードに進入する時点で既にターン-オン状態にある。
【００３６】
さらに、ＮＭＯＳトランジスタ Ｎ２００は、前記ＮＭＯＳトランジスタ Ｎ１００より遥かに小さいターン-オン抵抗を有し、スイッチング制御部３００から出力される第２信号ｓａに応答して動作し、プリチャージモードに進入後、少なくとも所定時間（区間）ｔＤの間ターン-オン状態を維持するように設計される。図６に示すように、第２信号ｓａは、バンクアクティブ信号である第３信号ｂａを遅延させるために、スイッチング制御部３００を制御する制御信号であるが、ここで、バンクアクティブ信号ｂａは、アクティブ命令に応答してイネーブルされ、プリチャージ命令に応答してディセーブルされて該当のバンクを活性化させる信号である。したがって、制御信号ｓａは、アクティブ命令の入力後、所定時間ｔＤが経過した時点でイネーブルされ、プリチャージ命令の入力後、所定時間ｔＤが経過した時点でディセーブルされる。よって、ＮＭＯＳトランジスタ Ｎ２００は、制御信号ｓａがイネーブル状態を維持する区間の間ターン-オンになる（つまり、ＮＭＯＳトランジスタ Ｎ２００は、アクティブモードに進入後、所定時間（区間）ｔＤが経過した時点でターン-オンになり、プリチャージモードに進入後、所定時間（区間）ｔＤが経過した時点でターン-オフになる）。その結果、ＮＭＯＳトランジスタ Ｎ２００は、少なくとも半導体装置がプリチャージモードに進入する時点では既にターン-オン状態にあり、プリチャージ電圧ＶＢＬＰを供給できるようになる。
【００３７】
すなわち、半導体装置がプリチャージモードに進入する時点では、ＮＭＯＳトランジスタ Ｎ１００，Ｎ２００は既にターン-オン状態にあり（つまり、プリチャージモードの進入時点より遅くない時点でターン-オンになる）、信号ＢＬＥＱ１がローレベルからハイレベルに遷移されるとともに、プリチャージ電圧ＶＢＬＰをビットラインＢＬ及び相補ビットライン/ＢＬに供給する。これによって、プリチャージ電圧ＶＢＬＰが迅速に供給されることで、プリチャージ速度が増加することになる。
【００３８】
すなわち、本実施形態では、ＮＭＯＳトランジスタ Ｎ１００の他にも、ターン-オン抵抗が小さいＮＭＯＳトランジスタ Ｎ２００をプリチャージモード進入時点で既にターン-オンにすることで、プリチャージ電圧ＶＢＬＰは、ＮＭＯＳトランジスタ Ｎ２００を通して迅速にビットラインＢＬ，/ＢＬに供給される。これと関連した等価回路である図５に示すように、プリチャージモード進入時点において、プリチャージ電圧ＶＢＬＰは、抵抗の低いＮＭＯＳトランジスタ Ｎ２００の等価抵抗Ｒ２００を通してビットラインＢＬ，/ＢＬに迅速に供給される。この場合、プリチャージ速度の減少によって、プリチャージ特性が低下するという従来の問題点は発生しなくなる。
【００３９】
次に、スタンバイモードの動作を説明する。半導体装置がプリチャージモードを終了してスタンバイモードに進入すると、信号ｍｗｌｂはハイレベルの状態を、信号＃ＰＸはハイレベルの状態を維持するので、ワードラインＷＬは、接地ＶＳＳレベルで駆動された状態を維持する。この場合、図７に示すように、信号ＢＬＥＱ１はハイレベルを維持するので、プリチャージ電圧供給回路２００からの電圧ＶＢＬＰＤは、ビットラインＢＬ及び相補ビットライン/ＢＬに継続して供給される。
【００４０】
ところが、図３に示すように、ＮＭＯＳトランジスタ Ｎ１３を含むセルが、ワードラインＷＬとビットラインＢＬとの間にブリッジが発生した不良セルである場合、ビットラインＢＬからワードラインＷＬに漏洩電流が発生する。すなわち、プリチャージ電圧ＶＢＬＰによってプリチャージされたビットラインＢＬと接地ＶＳＳレベルを維持するワードラインＷＬとの間には、ブリッジによる電流経路が生じることになり、図３に示すように、ビットラインＢＬからワードラインＷＬに漏洩電流が流れる。
【００４１】
しかしながら、本実施形態によると、前記漏洩電流が発生するとしても、その量を非常に少なく制御できる。すなわち、プリチャージモードに進入してから所定時間ｔＤが経過した時点で、制御信号ｓａは、ローレベルに遷移されてディセーブル状態になる。したがって、ＮＭＯＳトランジスタ Ｎ２００は、スタンバイモードではターン-オフ状態にあり、ＮＭＯＳトランジスタ Ｎ１００は、スタンドバイモードではターン-オン状態を維持する。その結果、スタンバイモードにおいて、プリチャージ電圧ＶＢＬＰは、ターン-オン抵抗値が非常に大きいＮＭＯＳトランジスタ Ｎ１００を通してのみビットラインＢＬに供給されるので、ＮＭＯＳトランジスタ Ｎ１３にブリッジが発生して電流経路がビットラインＢＬとワードラインＷＬとの間に形成されるとしても、前記電流経路を通して消耗される漏洩電流量は大きく減少する。すなわち、これと関連した等価回路である図５に示すように、スタンドバイモードにおける漏洩電流は、非常に高い抵抗を有するＮＭＯＳトランジスタ Ｎ１００の等価抵抗Ｒ１００及び前記ブリッジによる等価抵抗Ｒ３００を通して流れるので、等価抵抗Ｒ１００の作用によって漏洩電流量が大きく減少する。
【００４２】
以上説明したように、本実施形態において、プリチャージモードに進入した時点では、大きいターン-オン抵抗を有するＮＭＯＳトランジスタ Ｎ１００と一緒に、小さいターン-オン抵抗を有するＮＭＯＳトランジスタ Ｎ２００が所定の遅延時間ｔＤの間ターン-オンになることで、ビットラインＢＬ，/ＢＬにプリチャージ電圧ＶＢＬＰを迅速に伝達してプリチャージ速度を向上できる。さらに、スタンバイモードでは、大きいターン-オン抵抗を有するＮＭＯＳトランジスタ Ｎ１００のみがターン-オンになるため、ＮＭＯＳトランジスタ Ｎ１３にブリッジが発生して電流経路がビットラインＢＬとワードラインＷＬとの間に形成されるとしても、前記電流経路を通して消耗される漏洩電流量を大きく減少できる。
【００４３】
一方、本実施形態において、図６に示すように、スイッチング制御部３００は、偶数個のインバータを含み、バンクアクティブ信号ｂａを所定時間ｔＤだけ遅延させる遅延回路により構成されるが、本発明は、これに限定されるものではない。また、スイッチング制御部３００から出力される制御信号ｓａは、プリチャージ命令の入力後、ＮＭＯＳトランジスタ Ｎ２００が所定時間ｔＤの間ターン-オンになることを保障するので、図７に示すように、アクティブモードの間、制御信号ｓａがイネーブルされる時点は、与えられたシステムの条件によって任意に設定できる。さらに、本実施形態のＮＭＯＳトランジスタ Ｎ１００は、半導体装置の動作モードと関係なしにターン-オン状態を維持するが、場合によって、ＮＭＯＳトランジスタ Ｎ１００は、半導体装置のプリチャージモード及びスタンバイモードでターン-オン状態を維持できる。
【図面の簡単な説明】
【００４４】
【図１】半導体装置におけるワードラインとビットラインとの間のブリッジ発生を示した断面図である。
【図２】ワードラインとビットラインとの間のブリッジによるロー/カラムの不良から発生する漏洩電流量を示したグラフである。
【図３】本発明による一実施形態による半導体装置のメモリセル領域の構造を示した図である。
【図４】本発明による一実施形態によるプリチャージ電圧供給回路の構成を示した図である。
【図５】本発明によるプリチャージ電圧供給回路及びブリッジ形成領域を含んで形成される回路に対する等価回路を示した図である。
【図６】本発明の一実施形態によるプリチャージ電圧供給回路に含まれた第２スイッチを制御するスイッチング制御部の構成を示した図である。
【図７】前記スイッチング制御部から出力されるスイッチング制御信号のタイミング図である。
【符号の説明】
【００４５】
１００・・・センスアンプ
２００・・・プリチャージ電圧供給回路
３００・・・スイッチング制御部
Ｐ１１・・・ＰＭＯＳトランジスタ 
Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７，Ｎ１８，Ｎ１９，Ｎ２０，Ｎ１００，Ｎ２００・・・ＮＭＯＳトランジスタ 
Ｒ１００，Ｒ２００，Ｒ３００・・・等価抵抗
ＢＬ・・・ビットライン
/ＢＬ・・・相補ビットライン
ＷＬ・・・ワードライン
ＶＰＰ・・・第１信号
ｓａ・・・第２信号
ｂａ・・・第３信号
【図１】
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【図２】
2006286171.tif 000004
【図３】
2006286171.tif 000005
【図４】
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【図５】
2006286171.tif 000007
【図６】
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【図７】
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