(57)【要約】【課題】  補正性能を低下させることなく、少ないメモリ量で補正値を求め、それにより補正回路のコスト低減可能な構成を実現する。【解決手段】  間引き処理を行った信号を記憶する第１メモリ２と、補正値を第１メモリ２からの出力に基づいて算出する算出回路３，４，５，６と、後の画面において所定画素を形成する第１メモリ２を経由していない画素信号を、所定画面に対応する補正値で補正できるように補正値を出力するタイミングを調整するための第２メモリ７と、後の画面において所定画素を形成する第１メモリ２を経由していない画素信号を、所定画面に対応する補正値で補正する演算を行う補正演算部８と、を有しており、補正値は、複数の周辺画素による所定画素の表示階調への影響が、補正された画素信号に基づいて画像表示する表示パネルが有する遮蔽部材によって抑制された量に対応する補正を行うための補正値である。【選択図】  図１
2006047987.tif 000002
【特許請求の範囲】
【請求項１】
画素信号を補正する補正回路であって、
所定画面の所定画素の近傍に位置する複数の周辺画素に対応する画素信号として順次入力される複数の画素信号に対して間引き処理を行った信号を記憶する第１メモリと、
補正値を前記第１メモリからの出力に基づいて算出する算出回路と、
前記所定画面よりも後の画面において前記所定画素を形成するための画素信号であって前記第１メモリを経由していない画素信号を、前記所定画面に対応する前記補正値で補正できるように前記補正値を出力するタイミングを調整するための第２メモリと、
前記所定画面よりも後の画面において前記所定画素を形成するための前記画素信号であって前記第１メモリを経由していない前記画素信号を、前記所定画面に対応する前記補正値で補正する演算を行う演算回路と、
を有しており、
前記補正値は、前記複数の周辺画素による前記所定画素の表示階調への影響が、補正された画素信号に基づいて画像表示する表示パネルが有する遮蔽部材によって抑制された量に対応する補正を行うための補正値である補正回路。
【請求項２】
前記間引き処理は、間引き処理を行う対象となる画素信号の所定上位ビットのみ参照する間引き処理である請求項１に記載の補正回路。
【請求項３】
前記間引き処理は、複数の画素毎に近似する間引き処理である請求項１に記載の補正回路。
【請求項４】
前記間引き処理は、水平方向及び／又は垂直方向の複数並んだ画素を列毎に飛び飛びに間引く間引き処理であり、
前記算出回路は、第１メモリからの出力後に間引いた画素を周辺画素から補間して生成し、前記算出を行う請求項１に記載の補正回路。
【請求項５】
前記間引き処理は、間引く画素と間引かない画素を、１画面単位ごとに入れ替える請求項４に記載の補正回路。
【請求項６】
前記演算回路では、前記所定画面よりも後の画面において前記所定画素を形成するための前記画素信号であって前記第１メモリを経由していない前記画素信号に、前記補正値を加算演算する請求項１に記載の補正回路。
【請求項７】
請求項１〜６のいずれか１項に記載の補正回路と、
前記補正回路で補正された画素信号によって画像表示する表示パネルと、
を備える画像表示装置。
【請求項８】
テレビジョン信号を受信するチューナーと、
該チューナーで受信した信号に基づく画像表示を行う請求項７に記載の画像表示装置と、
を備えるテレビジョン装置。
【請求項９】
画素信号を補正する補正回路であって、
所定画面の所定画素の近傍に位置する複数の周辺画素に対応する画素信号として順次入力される複数の画素信号に対して間引き処理を行った信号を記憶する第１メモリと、
前記複数の周辺画素による前記所定画素の表示階調への影響を補正するための補正値を前記第１メモリからの出力に基づいて算出する算出回路と、
前記所定画面よりも後の画面において前記所定画素を形成するための画素信号であって
前記第１メモリを経由していない画素信号を、前記所定画面に対応する前記補正値で補正できるように前記補正値を出力するタイミングを調整するための第２メモリと、
前記所定画面よりも後の画面において前記所定画素を形成するための前記画素信号であって前記第１メモリを経由していない前記画素信号を、前記所定画面に対応する前記補正値で補正する演算を行う演算回路と、
を有する補正回路。
【請求項１０】
前記間引き処理は、間引き処理を行う対象となる画素信号の所定上位ビットのみ参照する間引き処理である請求項９に記載の補正回路。
【請求項１１】
前記間引き処理は、複数の画素毎に近似する間引き処理である請求項９に記載の補正回路。
【請求項１２】
前記間引き処理は、水平方向及び／又は垂直方向の複数並んだ画素を列毎に飛び飛びに間引く間引き処理であり、
前記算出回路は、第１メモリからの出力後に間引いた画素を周辺画素から補間して生成し、前記算出を行う９に記載の補正回路。
【請求項１３】
前記間引き処理は、間引く画素と間引かない画素を、１画面単位ごとに入れ替える請求項１２に記載の補正回路。
【請求項１４】
前記演算回路では、前記所定画面よりも後の画面において前記所定画素を形成するための前記画素信号であって前記第１メモリを経由していない前記画素信号から、前記補正値を減算演算する請求項９に記載の補正回路。
【請求項１５】
前記算出回路は、前記所定画素の近傍に位置する複数の周辺画素のうちの、前記画素信号によって画像を表示する表示パネルが有する遮蔽部材が前記所定画素との間に位置しない周辺画素による影響量を選択的に補正するための補正量を算出するように構成されている請求項９に記載の補正回路。
【請求項１６】
請求項９〜１５のいずれか１項に記載の補正回路と、
前記補正回路で補正された画素信号によって画像表示する表示パネルと、
を備える画像表示装置。
【請求項１７】
テレビジョン信号を受信するチューナーと、
該チューナーで受信した信号に基づく画像表示を行う請求項１６に記載の画像表示装置と、
を備えるテレビジョン装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置の駆動信号を補正する補正回路に関する。
【背景技術】
【０００２】
特許文献１には、電界放出ディスプレイにおけるスペーサの可視性を制御する方法として、スペーサ近傍の第１領域と、スペーサ非近傍の第２領域に領域を定義し、スペーサを視者に対して見えなくするために、スペーサ近傍の第１領域の複数画素によって発生する光の強度レベルに応じて第１領域に伝送する画素データを修正するという画素データ補正方法が開示されている。
【特許文献１】米国特許第６３０７３２７号明細書  （Motorola, Inc.  Method for controlling spacer visibility）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ｎ画素×ｎラインの複数画素に及ぶ影響範囲を考量し補正するケースにおいては、補正値を求めるために多くのメモリ量が必要となり、コストアップしてしまうものであった。
【０００４】
そこで、本発明は、補正性能を低下させることなく、少ないメモリ量で補正値を求め、それにより補正回路のコスト低減可能な構成を実現することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明にあっては、以下の構成を採用する。すなわち、
画素信号を補正する補正回路であって、
所定画面の所定画素の近傍に位置する複数の周辺画素に対応する画素信号として順次入力される複数の画素信号に対して間引き処理を行った信号を記憶する第１メモリと、
補正値を前記第１メモリからの出力に基づいて算出する算出回路と、
前記所定画面よりも後の画面において前記所定画素を形成するための画素信号であって前記第１メモリを経由していない画素信号を、前記所定画面に対応する前記補正値で補正できるように前記補正値を出力するタイミングを調整するための第２メモリと、
前記所定画面よりも後の画面において前記所定画素を形成するための前記画素信号であって前記第１メモリを経由していない前記画素信号を、前記所定画面に対応する前記補正値で補正する演算を行う演算回路と、
を有しており、
前記補正値は、前記複数の周辺画素による前記所定画素の表示階調への影響が、補正された画素信号に基づいて画像表示する表示パネルが有する遮蔽部材によって抑制された量に対応する補正を行うための補正値である補正回路である。
【０００６】
また、
画素信号を補正する補正回路であって、
所定画面の所定画素の近傍に位置する複数の周辺画素に対応する画素信号として順次入力される複数の画素信号に対して間引き処理を行った信号を記憶する第１メモリと、
前記複数の周辺画素による前記所定画素の表示階調への影響量を補正するための補正値を前記第１メモリからの出力に基づいて算出する算出回路と、
前記所定画面よりも後の画面において前記所定画素を形成するための画素信号であって前記第１メモリを経由していない画素信号を、前記所定画面に対応する前記補正値で補正できるように前記補正値を出力するタイミングを調整するための第２メモリと、
前記所定画面よりも後の画面において前記所定画素を形成するための前記画素信号であって前記第１メモリを経由していない前記画素信号を、前記所定画面に対応する前記補正値で補正する演算を行う演算回路と、
を有する補正回路である。
【発明の効果】
【０００７】
本発明によると、補正性能を低下させることなく、少ないメモリ量で補正値を求め、それにより補正回路のコスト低減ができる。
【発明を実施するための最良の形態】
【０００８】
以下に図面を参照して、この発明の最良な実施形態を例示的に詳しく説明する。ただし、この実施形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【０００９】
（テレビジョン装置の実施形態）
まず、図１１を用いて本発明が適用されるテレビジョン装置について説明する。図１１は、本発明に係るテレビジョン装置のブロック図である。テレビジョン装置は、セットトップボックス（ＳＴＢ）５０１と、画像表示装置５０２と、を備える。
【００１０】
セットトップボックス（ＳＴＢ）５０１は、チューナ５０３およびＩ／Ｆ部５０４を有する。チューナ５０３は、衛星放送や地上波等のテレビ信号、ネットワークを介したデータ放送等を受信し、復号化した映像データをＩ／Ｆ部５０４に出力する。Ｉ／Ｆ部５０４は、映像データを画像表示装置５０２の表示フォーマットに変換して画像表示装置５０２に映像データを出力する。
【００１１】
画像表示装置５０２は、表示パネル２０、制御回路５０５、駆動回路５０６及び本発明の補正回路（信号処理部）を有する。Ｉ／Ｆ部５０４からの映像信号と同期信号にデコードされた映像データ（画素信号）が補正回路に入力される。すなわち、図２の信号処理部１０が図１１のＩ／Ｆ部５０４に接続されており、Ｉ／Ｆ部５０４からの信号は図２の信号処理部１０に入力される。
【００１２】
また、画像表示装置５０２に含まれる制御回路５０５は、駆動回路５０６に画像データ及び各種制御信号を出力する。制御回路５０５は、一例として図２におけるＰＷＭパルス制御部１４や駆動電圧制御部１５が挙げられる。駆動回路５０６は、入力された画像データに基づいて、表示パネル２０に駆動信号を出力し、表示パネル２０上にはテレビ映像が表示されることとなる。駆動回路５０６は、一例として図２における列配線スイッチ部１６や行配線スイッチ部１８が挙げられる。表示パネル２０は、以下の実施形態ではＳＥＤパネルを例に挙げる。
【００１３】
なお、チューナ５０３とＩ／Ｆ部５０４は、セットトップボックス（ＳＴＢ）５０１として画像表示装置５０２とは別の筐体に収められていてもよいし、また画像表示装置５０２と同一の筐体に収められていてもよい。
【００１４】
（第１の実施形態）
本発明の第１の実施形態について説明する。本発明の画像表示装置は、ＳＥＤ表示装置、ＦＥＤ表示装置、液晶表示装置、プラズマ表示装置、有機ＥＬ表示装置などを包含しており、特に、ＳＥＤ表示装置やＦＥＤ表示装置などの電子線表示装置では、自発光した輝点輝度によって周辺画素でハレーション発光が生じる可能性がある点から本発明が適用される好ましい形態である。
【００１５】
更に、プラズマ表示装置においても放電セル間の隔壁がない場合や隔壁構造が画素単位より大きくなった場合などは同様に周辺画素へハレーション（クロストーク）が生じる可能性がある点から本発明が適用される好ましい形態である。
【００１６】
まず、図２を用いて実施形態の画像表示装置の構成を示す。２０は表示パネルである。本実施形態では、薄型の真空容器内に、基板上に多数の電子源、例えば冷陰極素子等の電子放出素子を配列してなるマルチ電子源と、電子の照射により画像を形成する画像形成部材とを対向して備えたＳＥＤパネルを用いた。電子放出素子が行方向配線電極と列方向配線電極により単純マトリクス状に配線されており、列／行電極バイアスにより選択された素子から放出される電子を高圧電圧により加速し、蛍光体に衝突させることで発光を得ている。ＳＥＤパネルの構成と製造法については、特開２０００-２５０４６３号公報に詳
しく開示されている。
【００１７】
このＳＥＤパネルに映像信号を入力し表示するまでの動作を説明する。信号Ｓ１は入力映像信号であり、信号処理部１０にて、表示に好適な信号処理が成され、信号Ｓ２が表示信号として出力される。図２において信号処理部１０の機能については、本実施形態を説明する上での必要最小限の機能ブロックについて記載している。
【００１８】
信号処理部１０内の１１は逆γ補正部である。一般的に、入力映像信号Ｓ１はＣＲＴディスプレイ装置で表示することを前提として、ＣＲＴディスプレイの入力−発光特性に合わせたガンマ変換と呼ばれる０．４５乗などの非線形変換が施されて伝送あるいは記録されている。その映像信号を、ＳＥＤ、ＦＥＤ、ＰＤＰ、ＬＣＤなどの入力−発光特性が線形な表示デバイスに表示する場合には、入力信号に対して、２．２乗などの逆ガンマ変換を施す必要がある。また、逆γ補正部１１への入力信号Ｓ１は各色８〜１０ビットで入力されることが多いが、非線形な逆ガンマ変換による低階調部の黒つぶれなどを避ける為に、一般的に１２ビット〜１４ビットにデータ量を増やした変換がされることが多い。逆γ補正部１１の出力データは表示パネルの輝度とデータが線形な系に変換され、本実施形態での特徴部分である補正回路としてのハレーション補正部１２に入力する。ハレーション補正部１２に関しては以降で詳しく説明する。
【００１９】
ハレーション補正部１２からの出力は、ＳＥＤにとって最適な映像の表示信号Ｓ２として出力される。タイミング制御部１３は、入力映像信号Ｓ１と共に受け渡された同期信号を元に、各ブロックの動作のための各種タイミング信号を生成し出力する。
【００２０】
１４はＰＷＭパルス制御部で、水平１周期（行選択期間）毎に表示信号Ｓ２を表示パネル２０に適応した駆動信号（例では、ＰＷＭ変調）に変換する。１５は駆動電圧制御部で、表示パネル２０に配置されている素子を駆動する電圧を制御する。１６は列配線スイッチ部で、トランジスタなどのスイッチ手段により構成され、毎水平１周期（行選択期間）ごとに駆動電圧制御部１５からの駆動出力をＰＷＭパルス制御部１４から出力されるＰＷＭパルス期間だけパネル列電極に印加する。１７は行選択制御部で、表示パネル２０上の素子を駆動する行選択パルスを発生する。１８は行配線スイッチ部で、トランジスタなどのスイッチ手段により構成され、行選択制御部１７から出力される行選択パルスに応じた駆動電圧制御部１５の駆動出力を表示パネル２０に出力する。１９は高圧発生部で、表示パネル２０に配置されている電子放出素子から放出された電子を蛍光体に衝突させるために加速する加速電圧を発生する。以上により、表示パネル２０が駆動されて映像が表示される。
【００２１】
次に、本発明の特徴部分であるハレーション補正部１２について図面を参照して説明していく。
【００２２】
ここで、図１のハレーション補正部１２の説明に入る前にハレーション補正とは何かについて以下に説明する。
【００２３】
本発明者は、図３（ａ）に示すように、リアプレートに形成した電子放出素子と、該電子放出素子と間隔を空けてフェースプレートに配置される発光体（本例では、赤、青、緑の各色の蛍光体）とを用い、電子放出素子から放出される電子ビーム（１次電子）を発光体に照射して発光体を発光させる画像表示装置において色再現性が所望の状態とは異なるという特有の課題が生じることを見出した。具体的な例を挙げると、青の蛍光体にのみ電子を照射して青色の発光を得ようとした場合に、純粋な青ではなく、わずかに他の色（緑と赤）の発光が混ざった発光状態、すなわち、彩度が良くない発光状態になることがわかった。本発明者は研究を重ねた結果、彩度が低下する原因は、電子放出素子が放出する１次電子が、該電子放出素子が対応する発光体に入射することで、対応する発光体が輝点発光するだけでなく、発光体で反射することで近接(隣接も含む)の異なる色の発光領域に反射電子（２次電子）として入射することで周辺の発光体も発光させることによって生じていることを確認した。この反射電子（２次電子）による発光を本明細書ではハレーションと呼んでいる。
【００２４】
ＳＥＤにおいては、図３（ｂ）に示すように、ある蛍光体に電子が照射されるとその画素を中心にハレーションによる円形発光（発光量としての輝度で表現すると輝点を中心とした円柱形に分布）が起きることが分かった。このハレーションの及ぶ円形領域の半径がｎ画素であれば、補正処理のための画素参照範囲として２ｎ＋１タップのフィルタが必要になる。更に、ハレーションの及ぶ領域の半径は、蛍光体が配置されているフェースプレートと電子源が配置されているリアプレートとの間隔、画素サイズなどによって一意に決まることが分かった。したがって、フェースプレートとリアプレートの間隔がわかっていれば、フィルタタップ数は一意に決まる。本実施形態ではｎ＝５であったために、１１タップフィルタ、つまり、ハレーションの影響度を考慮する為には、図５に示したように１１画素×１１ラインのデータ参照を行う必要があることが分かる。
【００２５】
また、図３では反射電子の反射軌道にスペーサのような遮蔽部材がない場合（スペーサ非近傍）を示しているが、スペーサのような遮蔽部材がある場合（スペーサ近傍）は反射電子（２次電子）が図４（ａ）に示すようにスペーサにより遮断されてしまうため、ハレーション強度が軽減する。よって、スペーサの最近接の電子放出素子から電子ビーム（１次電子）が放出された場合のハレーションの影響範囲は図４（ｂ）のように半円発光となってしまうことが分かった。
【００２６】
以上の動作は、１素子からの発光時を例にして説明したハレーションの発生メカニズムである。
【００２７】
実際、ＳＥＤにはライン方向に複数のスペーサが数ラインおきに実装されており、全面同色点灯をした場合、上述したハレーションによりスペーサ近傍とスペーサ非近傍の異なる２領域間でハレーション量の違いが生じ、スペーサ近傍付近は色純度が変化するスペーサむらという特有の課題が生じてしまうことが確認された。スペーサむらの違いは表示画像の点灯パターンにより異なるが、例えば、全面青を点灯した場合、図８（ａ）に示したように、青の発光輝度にハレーション輝度が付加され、スペーサ近傍はスペーサからの距離依存で、反射電子の遮断量が段階的に変わるため、１０ライン程度の幅の段階的なくさび状の色純度の変化が視認される。
【００２８】
本発明者は鋭意努力の末、以上の問題を改善できる新規な画像表示装置における駆動信号の補正回路を見出した。以下では本発明の具体的な例について図１を用いて説明する。
図１上の元画像データは、逆γ補正部１１からの出力であり、各Ｎビットで入力されるとする。上述したようにハレーションの影響範囲を考慮した補正を行うためには、１１×１１タップフィルタが必要であり、演算処理を行うためには、最低限１１ラインメモリが必要となる。
【００２９】
この例で補正に必要なラインメモリ量を見積ると、
「ラインメモリ容量＝水平画素数×Ｎビット×ＲＧＢ×１１ライン」
で表される。
【００３０】
水平画素数＝１９２０画素、Ｎ＝１４ビットのフルＨＤ、ＲＧＢ＝３、で高階調性の表示を行う場合は、補正用ラインメモリ容量＝１９２０×１４×３×１１＝８８７Ｋbitと
膨大な量に膨れ上がることが分かる。このような量の演算用メモリを信号処理用のＬＳＩにそのまま実装することは、大幅にチップコストが上がることは同業者であれば容易に理解できるところである。
【００３１】
そこで、本実施形態の特徴部分である上記補正用ラインメモリ容量を削減可能な構成について図１を用いて説明する。
【００３２】
間引き処理部１では元データのデータ量を減じて第１のメモリ２に受け渡す処理を行う。元データのデータ量を減じる方法は２通りある。
【００３３】
１つ目は、演算用データの参照は、元データのｎビットの上位ｍビット（ｎ＞ｍ）とし、ｍ値はハレーション補正の演算精度が低下しない誤差率に収めるように決定することで参照ビット数を削減する方法である。ハレーション補正の場合は、前述した逆γ補正部１１の出力がｎ＝１２ビット〜１４ビットの場合は、ｍ＝８ビットまで削減できることが実験で明らかになっている。この理由は、ハレーション量は、参照画素の総点灯量にある一定の微小な係数を掛ける事で算出するため、この微小な係数に依存して参照画素の分解能が決定することによるためである。
【００３４】
２つ目は、上述したハレーションの影響範囲をＲＧＢサブピクセル単位ではなくピクセル単位として近似する方法である。具体的には、Pixel（ｍ＋２ビット）＝Ｒ（ｍビット
）＋Ｇ（ｍビット）＋Ｂ（ｍビット）のように各ＲＧＢサブピクセルの点灯量を加算しピクセルの総点灯量として代表させる。ここでいうＲＧＢサブピクセルが最小画素であり、この最小画素が複数、すなわちＲＧＢの３つ集まったものを１画素として扱っている。ただし、１画素の単位の取り方としては、Ｒ，Ｇ，Ｂのそれぞれを１画素と扱うこともでき、これに限られるものではない。
【００３５】
この２つの元データを減じる方法によって、上式のＮは、Ｎ＝（ｍ／ｎ）×（（ｍ＋２）／３ｍ）＝（８／１４）×（１０／２４）＝０．２４となり、８８７Ｋbitの２４％の
２１３Ｋbitまで補正精度を低下させることなく、第１のメモリ２の容量を削減すること
ができる。
【００３６】
間引き処理部１からの出力は１１ラインメモリで構成した第１のメモリ２にライン単位で順次書き込まれ、１１ライン分のデータが格納された時点で演算参照のために１１ラインメモリから同時に１１画素×１１ラインのデータが読み出されていく。第１のメモリ２は、このように同時読み出しができる構成が望まれるため、ＳＲＡＭ構成でラインメモリを構成することが好適であり、そのためには、ＡＳＩＣ、或いは、ＦＰＧＡ等のＬＳＩ内部のＲＡＭを用いることが好ましい。同時に読み出された１１画素×１１ラインデータは補間部３で減じた分を２ｎ−ｍ倍にする。
【００３７】
４は選択的加算部で、まず、１１画素×１１ラインデータを、図５に示した反射電子として影響を及ぼす周辺画素の情報を示すハレーションマスクパターンでマスクする（マスク領域の画素量は０となる。）。
【００３８】
次に、スペーサ近傍の注目画素において、周囲の画素からの反射電子のスペーサにより遮断された分のみを選択的に加算する。注目画素がスペーサ近傍にあるかどうかは、スペーサ位置情報生成部５が、タイミング制御部１３より受け取ったタイミング制御信号とスペーサ位置情報を元に生成した注目画素とスペーサとの位置関係を示すＳＰＤ値（Spacer
Distance）により判断する。スペーサ近傍の注目画素における遮断された反射電子に対
応する画素は図６のようにＳＰＤ値により１０パターンあり、遮断量に関係する総点灯量は、ＳＰＤ値に応じて黒丸で示した画素値を選択し、これらをすべて加算することで求めることができる。スペーサの非近傍に対しては、反射電子のスペーサによる遮断は起きないため、加算結果は０とすればよい。
【００３９】
６は係数乗算部であり、加算結果のうち何％が遮断されたハレーション分（抑制量）になるかを示す係数（ハレーションゲイン値）を乗算する。係数は通常０と１の間の値を取り、実際のパネルにおいては１．５％程度の値である。係数乗算部６により算出した補正値は、第２のメモリ７に格納される。
【００４０】
第２のメモリ７の役割は、算出した補正値を、第１のメモリ２を経由していない元画像データの所定の画素位置に対応させるべくタイミング調整をすることであり、本構成では１フレーム遅延を行うため、補正値を格納するフレームバッファとなる。第２のメモリ７はタイミング調整バッファとして機能するので、外付けのＤＲＡＭなどの安価なデバイスを用いることが好ましい。
【００４１】
１フレーム後に第２のメモリ７から読み出された補正値は、補正演算部８で元画像データに、
「Ｒｏｕｔ＝Ｒｉｎ＋補正値，
Ｇｏｕｔ＝Ｇｉｎ＋補正値，
Ｂｏｕｔ＝Ｂｉｎ＋補正値」
のように加算演算され補正データとして出力する。
【００４２】
以上説明したように、補正精度を落とさずにコスト低減が図れるように、補正を第１のメモリ２と第２のメモリ７のように分離した構成で行う方式を説明した。以上のような方法を用いることで、補正データを１フレーム遅延後に反映させることによる弊害が懸念されたが、実験では視認されず良好な補正結果を得ることができた。この理由は、通常の映像はフレーム間に強い相関性があり、１フレーム遅延での相違は検知できないケースが多いことと、仮に、フレーム相関性が弱い映像（黒背景に白の矩形領域が１フレーム単位で移動する映像など）が来た場合でもハレーションの補正量は前述した通りに輝点の輝度の１．５％程度と小さいため補正誤差としての輝度変化に関して人間の目の検知限界を超えているためであると考えられる。これにより、図８（ａ）のような補正前にはスペーサ近傍の色純度の段階的な変化は図８（ｂ）に示したようにスペーサ近傍に遮断された反射電子分にハレーションが加算され、画面全体としてスペーサ非近傍と近傍の色純度の違いが低減し、ハレーションによるスペーサむらを補正することができる。
【００４３】
このように、本発明は、補正値を求める信号経路に元画像データを入れてしまうと、間引き処理を行うために元画像データも間引かれ、良好な画像を得ることができなくなるという問題を解決するためになされたものである。このため、本発明は、元画像データの信号経路と、補正値を求める信号経路とを分け、それに伴ってタイミングの遅延が発生するので第２のメモリによってタイミングをとり、元画像データと補正値との良好な補正演算
を可能とし、良好な画像を得ている。
【００４４】
なお、本実施形態では、補正値を元画像データに加算する形態を説明した。しかし、これに限られず、補正値をゲインとして記憶しておいて補正値を元画像データに乗算する形態などの他の形態であってもよい。すなわち、全画素に同一の明るさを要求する画像データ（各画素に対応する入力画素データが同一の値を持つ）が入力された場合に、遮蔽部材近傍の明るさが遮蔽部材が存在することによって遮蔽部材の非近傍の明るさよりも小さくなる構成において、遮蔽部材近傍と遮蔽部材非近傍との明るさの差が少なくなるように、遮蔽部材近傍の画素に対応する画素データが遮蔽部材非近傍の画素に対応する画素データに対して相対的に大きくなる補正ができる形態であれば種々の形態を採用することができる。
【００４５】
（第２の実施形態）
第１の実施形態では、スペーサ近傍領域においてスペーサにより遮断された反射電子を推定し遮断分のハレーション分（抑制量）を加算することでスペーサむらを補正する例について説明した。本実施形態では、図９（ａ）に示したように、スペーサ非近傍とスペーサ近傍それぞれにある元々あるハレーション分（影響量）を推定し元画像データから減算することでスペーサむらを含むむらを図９（ｂ）に示したように補正する。本実施形態は、第１の実施形態の構成が同様に適用できることから第１の実施形態との相違点のみ示した形で説明する。
【００４６】
第１の実施形態との違いは、選択的加算部４の内部処理で、図７のようにＳＰＤ値により１１パターンあり、ＳＰＤ値(スペーサの非近傍はＳＰＤ＝０、スペーサの近傍はＳＰ
Ｄ＝１〜１０)により黒丸で示した画素値を選択し、すべて加算することで、元々あるハ
レーション分を推定する点である。このようにフィルタパターンを構成することによって、スペーサによって影響が遮断されない周辺画素の画素データ（間引きされている）を積算することが可能となっている。また、本実施形態では周辺画素が駆動されることによる所定画素の明るさの増分を補正する構成となっている。このため、１フレーム後に第２のメモリ７から読み出された補正値は、補正演算部８で元画像データに、
「Ｒｏｕｔ＝Ｒｉｎ−補正値，
Ｇｏｕｔ＝Ｇｉｎ−補正値，
Ｂｏｕｔ＝Ｂｉｎ−補正値」
のように減算演算した補正データとして出力する。これ以外は第１の実施形態と同様である。
【００４７】
したがって、本実施形態においても、図１の補正を第１のメモリと第２のメモリのように分離した構成を第１の実施形態と同様に適用することが可能で、それにより補正精度を落とさずにコスト低減が図れるという第１の実施形態と同様な効果を得ることができる。本実施形態ではスペーサ非近傍におけるハレーションの影響によるむらを補正できる。従って、本実施形態は表示領域において画素間の相互の影響を局所的に異ならしめる遮蔽部材が存在しない構成においても適用可能なものである。本実施形態では、遮蔽部材非近傍のむらを補正すると共に、該補正の程度を遮蔽部材近傍においては調整できるようにすることで遮蔽部材近傍でも適切なむら補正ができるようになっている。ただし、周辺画素の駆動によって表示階調が大きくなる影響を減らすための補正を行うので、元画像データが補正値よりも小さい場合には該補正は制限を受けることになる。元画像データが補正値よりも大きい場合には遮蔽部材非近傍を含めて完全な補正を行うことが可能である。
【００４８】
（第３の実施形態）
第１、第２の実施形態では、間引き処理部１で元画像データを減じる方法について説明したが、いずれの場合も元画像データ１１画素×１１ラインの全画素を参照する方式であ
った。本実施形態では更なるメモリ容量の削減を行うために、ライン間引き法について図１０を用いて説明する。
【００４９】
間引き制御部１において、第１の実施形態で説明した方法で元データを減じた後、ライン間引きを行う。具体的には、図１０（ａ）に示したように、奇数ライン（ｌ＋１，ｌ＋３，ｌ＋５，ｌ＋７，ｌ＋９）のデータのみ第１のメモリ２に飛び越しで書き込む制御を行う。
【００５０】
従って、第１のメモリ２には５ライン分の奇数ラインデータが格納される。次に５ライン分のデータが格納された時点で演算参照のために５ラインメモリから同時に１１画素×５ラインのデータが読み出されていく。補間部３では第１の実施形態で減じた分を同様に２ｎ−ｍ倍にすることに加えて、ライン間引きされた偶数ライン（ｌ，ｌ＋２，ｌ＋４，ｌ＋６，ｌ＋８，ｌ＋１０）のデータを推定により補間再生させる処理を行う。
【００５１】
このライン補間方法の一例としては補間すべき画素の上下ラインのオリジナル画素から線形補間で求める方法がある。例えば、（ｐ＋２，ｌ＋２）の位置にある補間画素値Ｄ（ｐ＋２，ｌ＋２）を求める場合は、Ｄ（ｐ＋２，ｌ＋２）＝（Ｄ（ｐ＋２，ｌ＋１）＋Ｄ（ｐ＋２，ｌ＋３））／２のように簡易な計算で算出できる。このようなライン補間の方法は、上記の線形補間法に限定するものではなく、補間画素の周囲４×４の範囲を参照したキュービック補間法や最近傍補間法など他の一般的な手法を適用しても良い。
【００５２】
補間部３の出力は１１画素×１１ライン分のデータとして選択的加算部４に入力する。それ以後の処理は第１の実施形態と同様になる。
【００５３】
また、上記説明のフレーム期間は、奇数ラインのデータを取り込み、偶数ラインを補間したが、次のフレームは、図１０（ｂ）に示したように、偶数ラインのデータを取り込み奇数ラインを補間し、以降、フレームごとに間引きパターンを奇数と偶数をトグルするような処理を行うことが好ましい。この理由は補間するラインが常に同じであるよりも参照画素を平準化した方が補間による補正性能が低下しずらくなると考えられるためである。
【００５４】
以上のように、ライン間引きで元画像データを減じる方法を行うことで、ラインメモリ容量は第１の実施形態より更に約５０％まで削減することが可能になる。
【００５５】
なお、上記実施形態は、ライン方向の間引きの例を上げたが、画素方向に間引き方法を適用しても良い。また、ライン方向、画素方向ともに間引けば２５％まで削減することが可能であることは明らかである。
【００５６】
そして、本実施形態も、図１に示した第１のメモリ１と第２のメモリ７のように分離した構成をとることで実現可能になるものであり、第１、第２の実施形態よりも更なるコスト低減効果を得ることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明に係るハレーション補正部を示すブロック図である。
【図２】本発明に係る画像表示装置を示すブロック図である。
【図３】スペーサ非近傍でのハレーション発生メカニズムを示す説明図である。
【図４】スペーサ近傍でのハレーション発生メカニズムを示す説明図である。
【図５】１１×１１のハレーションマスクパターンを示す図である。
【図６】注目画素とスペーサとの距離に応じて反射電子が遮断される画素領域の対応図である。
【図７】注目画素とスペーサとの距離に応じて反射電子が影響する画素領域の対応図である。
【図８】第１の実施形態に係る加算によるハレーション補正のイメージ図である。
【図９】第２の実施形態に係る減算によるハレーション補正のイメージ図である。
【図１０】第３の実施形態に係る１／２ライン間引きによるハレーション補正の説明図である。
【図１１】本発明に係るテレビジョン装置のブロック図である。
【符号の説明】
【００５８】
１  間引き処理部
２  第１のメモリ
３  補間部
４  選択的加算部
５  スペーサ位置情報生成部
６  係数乗算部
７  第２のメモリ
１０  信号処理部
１１  逆γ補正部
１２  ハレーション補正部
１３  タイミング制御部
２０  表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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