(57)【要約】      （修正有）【課題】  段差部を被覆するベース層に起因する配線性能の劣化を抑制する。【解決手段】  Ｓｉ基板１上に素子分離膜３に周囲を囲まれた活性領域２ａを含むコレクタ層２を形成する。素子分離領域３の上には活性領域２ａを含む側の所定の領域に開口部を有する保護膜４を設ける。活性領域２ａ上にはＳｉＧｅ合金層６を形成し、この上にはＳｉ膜７およびｎ型拡散層１３を形成する。ｎ型拡散層１３の上に、多結晶Ｓｉ膜８ａおよびシリサイド膜１４ａを形成する。ＳｉＧｅ合金層４のうち内部ベース層として働く領域の外側に外部ベース層としてｐ＋拡散層１０ａを形成する。このｐ＋拡散層１０ａは素子分離領域３上の保護膜４を被覆するように設けられ、これにより生じた段差部４ａ’にはスペーサ状の側壁膜ｎ＋拡散層１０ｂが設けられる。このｐ＋拡散層１０ａおよびｎ＋拡散層１０ｂの表面には外部ベース層の低抵抗層用のシリサイド膜１４ｂ，ｃ，ｄが形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離膜と、
前記素子分離膜によって区画され、コレクタ層として機能する活性領域と、
前記素子分離膜の上に設けられ、前記活性領域を含む側の所定の領域に開口部を有する保護膜と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層およびエミッタ電極と、
前記ベース層に隣接して、外部ベース層として機能するｐ型不純物領域と、
前記保護膜を被覆して設けられ、さらに前記ベース層に隣接して、外部ベース層として機能するｐ型不純物領域と、
前記保護膜を被覆して生じた前記ｐ型不純物領域の段差部を覆うｎ型不純物領域と、
を備え、
前記ｐ型不純物領域および前記ｎ型不純物領域は、シリコンを含む領域であり、
前記ｐ型不純物領域と前記ｎ型不純物領域の表面とにまたがって形成されたシリサイド膜を有していることを特徴とした半導体装置。
【請求項２】
前記ｎ型不純物領域は、前記ｐ型不純物領域の段差部をスペーサ形状で覆っていることを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記エミッタ電極は、ｎ型不純物が添加されたシリコン膜であり、
前記ｎ型不純物領域は、前記エミッタ電極と同じシリコン膜であることを特徴とした請求項１または２に記載の半導体装置。
【請求項４】
前記活性領域は、ｎ型不純物を含有する領域であり、
前記保護膜の開口部は、前記活性領域の上に設けられていることを特徴とした請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献１】特開２００２−１６０７７号公報  図１４を用いて、特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成について説明する。図１４は、従来のバイポーラトランジスタの主要な構成を示す断面図である。
【０００４】
埋め込みサブコレクタ層１０１を設けたｐ型シリコン基板１１０に、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜（素子分離膜）１０３を形成し、素子分離膜１０３に囲まれた活性領域１０２ａを設ける。素子分離膜１０３および活性領域１０２ａの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）合金層１０７が形成され、一方の素子分離膜１０３の上にはチタンシリサイド膜１１３を介して、Ａｌ−Ｓｉ合金からなるベース電極１４１が設けてある。もう一方の素子分離膜１０３には、埋め込みサブコレクタ層１０１まで達するコレクタ開口部を設け、コレクタ補償領域１０５、多結晶シリコン膜１１１、及びチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるコレクタ電極１３１を設けてある。さらに、素子分離膜１０３がない部分（活性領域１０２ａ）には、コレクタ層として機能するリンドープのシリコンエピタキシャル層１０２を設け、このエピタキシャル層１０２の上にベース層となるＳｉＧｅ合金層１０７、エミッタ層として機能するシリコンエピタキシャル膜１０８と、多結晶シリコン膜１１１およびチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるエミッタ電極１２１を設けてある。エミッタ層１０８および多結晶シリコン膜１１１の周囲には絶縁膜からなる側壁１１５が設けてある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術では、ベース層となるＳｉＧｅ合金層１０７は、素子分離膜１０３および活性領域１０２ａ上に設けられ、抵抗の低いチタンシリサイド膜１１３で覆われている。しかしながら、素子分離膜１０３あるいは活性領域１０２ａの上に段差部（トランジスタ形成領域を区画するために、活性領域１０２ａを含む領域を開口して設けられた保護膜により生じる段差部）が存在し、その段差部をベース層となるＳｉＧｅ合金層１０７が被覆して設けられている場合には、その段差部に起因してＳｉＧｅ合金層１０７の膜質劣化やそれに伴うチタンシリサイド膜１１３の形成不良が生じる。このため、ベース層の配線性能が得られず、良好なバイポーラトランジスタ（半導体装置）を得ることができなくなるという問題があった。
【０００６】
この発明は、上記のような問題点を解消するためになされたもので、段差部を被覆するベース層に起因する配線性能の劣化を抑制し、高性能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜によって区画され、コレクタ層として機能する活性領域と、素子分離膜の上に設けられ、活性領域を含む側の所定の領域に開口部を有する保護膜と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層およびエミッタ電極と、ベース層に隣接して、外部ベース層として機能するｐ型不純物領域と、保護膜を被覆して設けられ、さらにベース層に隣接して、外部ベース層として機能するｐ型不純物領域と、保護膜を被覆して生じたｐ型不純物領域の段差部を覆うｎ型不純物領域と、を備え、ｐ型不純物領域およびｎ型不純物領域は、シリコンを含む領域であり、ｐ型不純物領域とｎ型不純物領域の表面とにまたがって形成されたシリサイド膜を有していることを特徴とする。
【０００８】
この態様によると、ｐ型不純物領域とｎ型不純物領域の表面とにまたがってシリサイド膜が形成されるため、耐熱性の高いｎ型不純物領域のシリサイド膜が外部ベース層に含まれることになり、ｎ型不純物領域のシリサイド膜が含まれない場合に比べて、外部ベース層表面のシリサイド膜の耐熱信頼性を向上することができる。また、結晶欠陥の多い段差部のｐ型不純物領域を、結晶欠陥の少ないｎ型不純物領域が覆うので、再現よくシリサイド膜を形成することができる。
【０００９】
上記構成において、ｎ型不純物領域は、ｐ型不純物領域の段差部をスペーサ形状で覆っていることが好ましい。このようにすることにより、外部ベース層表面のシリサイド膜の配線長が短くなり、外部ベース層の抵抗を低減させることができる。また、結晶欠陥の多いｐ型不純物領域の側壁部を、結晶欠陥の少ないスペーサ状のｎ型不純物領域が覆っているので、再現よくシリサイド膜を形成することができる。
【００１０】
上記構成において、エミッタ電極は、ｎ型不純物が添加されたシリコン膜であり、ｎ型不純物領域は、エミッタ電極と同じシリコン膜であることが好ましい。このようにすることにより、１回の工程でシリコン膜を形成することができるため、より低い製造コストで高性能な半導体装置を提供することができる。
【００１１】
また別の態様によると、活性領域は、ｎ型不純物を含有する領域であり、保護膜の開口部は、活性領域の上に設けられていることを特徴とする。この態様によると、ｐ型不純物領域の上に設けられたn型不純物領域からn型不純物が拡散し、ｎ型不純物領域周辺のｐ型不純物領域が低濃度化される。この低濃度化されたｐ型不純物領域が、保護膜の開口部が活性領域の上に設けることによって、活性領域の上に形成されるので、ｐ型不純物領域とｎ型不純物を有する活性領域（コレクタ層）の界面において発生するコレクタ−外部ベース層間の寄生接合容量を低減することができる。
【発明の効果】
【００１２】
本発明によれば、段差部を被覆するベース層に起因する配線性能の劣化を抑制し、高性能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
図１は、本発明のＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図である。以下、本発明の第１実施形態を図１に基づいて説明する。
【００１４】
図１において、シリコン基板１に、ＳＴＩ（Shallow Trench Isolation）である素子分離膜３が形成され、さらに素子分離膜３に周囲を囲まれた活性領域２ａを含むコレクタ層２が形成されている。また、素子分離領域３の上には活性領域２ａを含む側の所定の領域に開口部を有するシリコン酸化膜からなる保護膜４が設けられている。活性領域２ａ上には、ベース領域として用いるＳｉＧｅ合金層６が形成され、ＳｉＧｅ合金層６上には、シリコン膜７およびエミッタ層として用いるｎ型拡散層１３が形成されている。このｎ型拡散層１３は、断面凸状のシリコン膜７にｎ型不純物を拡散させて形成したもので、拡散前のシリコン膜７は凸状に加工されている。またｎ型拡散層１３の上には、多結晶シリコン膜８ａおよびシリサイド膜１４ａが形成されている。さらにｎ型拡散層７、多結晶シリコン膜８ａ、及びシリサイド膜１４ａは、絶縁膜からなる側壁膜１１（通称サイドウォールと呼ばれる）で囲われている。ここでｎ型拡散層１３と多結晶シリコン膜８ａとの接触面は、側壁膜１１の下面より上方に位置する。またシリコン膜７は、絶縁膜からなる側壁膜１１とＳｉＧｅ合金層６との間に位置し、且つ、側壁膜１１とＳｉＧｅ合金層６に接している。さらにＳｉＧｅ合金層６のうち内部ベース層として働く領域の外側に、外部ベース層として機能するｐ＋拡散層１０ａが形成されている。このｐ＋拡散層１０ａは、素子分離領域３上の保護膜４を被覆するように設けられ、これにより生じた段差部４ａ’には、スペーサ状の側壁膜としてｎ＋拡散層１０ｂが設けられている。また、このｐ＋拡散層１０ａおよびｎ＋拡散層１０ｂの表面には外部ベース層の低抵抗層として用いるシリサイド膜１４ｂ，１４ｃ，１４ｄが連続的に形成されている。尚、ＳｉＧｅ合金層６およびシリコン膜７は本発明の「ベース層」、ｎ型拡散層１３は本発明の「エミッタ層」、多結晶シリコン膜８ａは本発明の「エミッタ電極」、ｐ＋拡散層１０ａが本発明の「ｐ型不純物領域」、及びｎ＋拡散層１０ｂが本発明の「ｎ型不純物領域」の一例である。
【００１５】
本発明の第１実施形態によると、ｐ＋拡散層１０ａとｎ＋拡散層１０ｂの表面とにまたがってシリサイド膜１４ｂ，１４ｃ，１４ｄが連続的に形成されるため、ｐ＋拡散層のシリサイド膜に比べ耐熱性の高いｎ＋拡散層のシリサイド膜が外部ベース層に含まれることになり、ｎ＋拡散層のシリサイド膜が含まれない場合に比べて、外部ベース層表面のシリサイド膜の耐熱信頼性を向上することができる。また、結晶欠陥の多い段差部のｐ＋拡散層を、結晶欠陥の少ないｎ＋拡散層がスペーサ状の側壁膜として覆うので、再現よくシリサイド膜を形成することができる。さらに、スペーサ形状によって、外部ベース層表面のシリサイド膜の配線長が短くなるので、外部ベース層の抵抗を低減させることができる。
【００１６】
これらの結果、高性能な半導体装置を提供することができる。
【００１７】
図２〜図５は、本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００１８】
（工程１：図２Ａ参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離領域３を形成する。次に、活性領域２ａを含むコレクタ層２を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。ここで、コレクタ層２を、ｎ型不純物をドープしたシリコンエピタキシャル層で形成し、その後ＳＴＩ等の素子分離領域３を形成してもよい。
【００１９】
（工程２：図２Ｂ参照）  シリコン酸化膜４およびポリシリコン膜５をそれぞれ１００ｎｍ形成した後、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン酸化膜４およびポリシリコン膜５の不要な部分（バイポーラトランジスタ形成領域部分）を除去する。これにより、素子分離領域３の上に、所定の開口部を有する段差部４ａが設けられる。
【００２０】
（工程３：図２Ｃ参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層６およびゲルマニウム（Ｇｅ）を含まないシリコン膜７をエピタキシャル成長させる。ＳｉＧｅ合金層６およびシリコン膜７の膜厚は、それぞれ１００ｎｍ程度とする。尚、ＳｉＧｅ合金層６は、エピタキシャル成長によって下地基板（ｐ型シリコン基板１）の格子定数と同じに形成され、その上に形成されるシリコン膜７も、下地のＳｉＧｅ合金層６の格子定数を反映させて形成される。
【００２１】
ＳｉＧｅ合金層６でのＧｅ濃度は、層内で一定であってもよいが、シリコン膜７と接する側からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、シリコン膜７と接する側で実質的に０％程度とし、コレクタ層２と接する側で１５％から２０％程度とするのが好ましい。
【００２２】
また、シリコン膜７には、ホウ素（Ｂ）をＳｉＧｅ合金層６と同様にドーピングしてもよく、またはドーピングしなくてもよい。
【００２３】
さらに、ＳｉＧｅ合金層６の成膜の前に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。
【００２４】
ここで、シリコン酸化膜４およびポリシリコン膜５の段差部４ａは、ＳｉＧｅ合金層６およびシリコン膜７を成膜することによって、段差部４ａが今フォーマルに被覆形成され、段差部４ａ’となる。
【００２５】
（工程４：図３Ｄ参照）  次に、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン膜７およびＳｉＧｅ合金層６の不要な部分を除去する。
【００２６】
（工程５：図３Ｅ参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜８を成膜し、さらに、シリコン窒化膜９を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜８の膜厚は、２００ｎｍ程度とし、シリコン窒化膜９の膜厚は、１００ｎｍ程度とする。
【００２７】
（工程６：図４Ｆ参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜９、多結晶シリコン膜８、シリコン膜７の順にエッチング加工する。このとき、ドライエッチングは、シリコン膜７を完全に除去するまで行わず、ＳｉＧｅ合金層６上の全面に一部が残存する状態で終了させる。この結果、シリコン膜７は断面凸状の形状７０に仕上がることになる。この際、多結晶シリコン膜８は、エミッタ電極となる多結晶シリコン膜８ａと、段差部４ａの周囲に多結晶シリコン膜からなるスペーサ状の側壁膜８ｂ、ＳｉＧｅ合金層６とシリコン膜７の周囲に多結晶シリコン膜からなる側壁膜８ｃとして加工される。
【００２８】
（工程７：図４Ｇ参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜９、多結晶シリコン膜８ａ、及びシリコン膜７の凸部の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜１１を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は約２００ｎｍ程度である。
【００２９】
（工程８：図４Ｈ参照）  減圧ＣＶＤ法を用いてシリコン酸化膜１２を形成し、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ＋拡散層１０ａを形成する。この際、ｎ型不純物をドーピングした多結晶シリコン膜からなる側壁膜８ｂ，８ｃはｎ＋拡散層１０ｂ，１０ｃとなる。イオン注入条件は、例えばＢＦ２を１ｋｅＶから３０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。この注入条件では、多結晶シリコン膜８ａ上に存在する約１００ｎｍの膜厚のシリコン窒化膜９をイオンが通過しないため、多結晶シリコン膜８ａにホウ素が注入されることはない。
【００３０】
尚、ｐ＋拡散層１０ａは、ＳｉＧｅ合金層６およびコレクタ層２の一部にイオンを注入したものであるため、シリコン（Ｓｉ）を含む層である。また、ｎ＋拡散層１０ｂ，１０ｃもまた、多結晶シリコン膜８ｂ，８ｃにイオン注入したものであるため、シリコン（Ｓｉ）を含む層である。
【００３１】
（工程９：図５Ｉ参照）  次に、熱処理を行って、多結晶シリコン膜８ａのｎ型不純物をシリコン膜７の中に拡散させ、ｎ型拡散層１３を形成する。この結果、エミッタ−ベース接合がシリコン膜７内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００３２】
ここで、シリコン膜７内に形成されるエミッタ層（ｎ型拡散層１３）は、多結晶シリコン膜８ａからのｎ型不純物の拡散によって形成されるが、拡散は深さ方向だけでなく横方向へも進むため、有効なエミッタ幅は多結晶シリコン膜８ａの幅よりも広くなることがある。しかしながら、本第１実施形態では、シリコン膜７が断面凸状に形成されているため側壁膜１１が拡散障壁となりｎ型拡散層１３の横方向への拡散が抑えられる。また、ｎ型不純物の横方向への拡散を抑えることで、不純物が側壁膜１１の下面に回り込む量（割合）が減少するため、エミッタ層の寄生容量（いわゆる周辺成分の寄生容量）も低減される。
【００３３】
（工程１０：図５Ｊ参照）  熱処理後、希フッ酸および燐酸を用いて、ベース電極上、エミッタ電極上、及びコレクタ電極上（図示せず）のシリコン酸化膜１２およびシリコン窒化膜９を除去する。
【００３４】
（工程１１：図１参照）  多結晶シリコン８ａの表面、ｐ＋拡散層１０ａ、及びｎ＋拡散層１０ｂ，１０ｃの表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）１４ａ〜１４ｄを形成する。このシリサイド膜１４ａ〜１４ｄのシート抵抗値は、５Ω／□程度であり、従来のｐ＋型ＳｉＧｅ層（ｐ＋拡散層１０ａ）のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース電極（図示せず）との間に発生する寄生抵抗を下げることができる。
【００３５】
図６は、ｐ＋拡散層およびｎ＋拡散層のシート抵抗値の熱処理温度依存性を示す図である。ｐ＋拡散層１０ａのコバルトシリサイド膜の耐熱温度７００℃、ｎ＋拡散層１０ｂ，１０ｃのコバルトシリサイド膜の耐熱温度は７５０℃であり、いずれのシリサイド膜も耐熱温度以上の温度が加えられると、シリサイド膜の抵抗値が上昇する傾向である。図６にから分かるように、ｎ＋拡散層のコバルトシリサイド膜は、ｐ＋拡散層のコバルトシリサイド膜よりも耐熱性が高い。
【００３６】
尚、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られることは言うまでもない。
【００３７】
次に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
（第２実施形態）
図７は、本発明の第２実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図である。第１実施形態と異なる箇所は、シリコン酸化膜４の開口部が活性領域２ａの上に設けられていることである。
【００３８】
本発明の第２実施形態によると、ｐ＋拡散層１０ａの上に設けられたｎ＋拡散層１０ｃからn型不純物が拡散し、ｎ＋拡散層周辺のｐ＋拡散層部分（破線せしめした領域Ａ）が低濃度化される。シリコン酸化膜４の開口部が活性領域２ａの上に設けることによって、この低濃度化されたｐ＋拡散層部分（領域Ａ）が活性領域２ａの上に形成されるので、ｐ＋拡散層１０ａとｎ型不純物を有する活性領域２ａ（コレクタ層）の界面において発生するコレクタ−外部ベース層間の寄生接合容量を低減することができる。尚、ベース層におけるベース電流は実効的にはｐ＋拡散層１０ａとｎ＋拡散層の表面に形成されたシリサイド膜１４ｂ、１４ｃ，１４ｄの低抵抗層中を流れるため、ｐ＋拡散層１０ａの濃度が一部低下しても、外部ベース抵抗には影響しない。
【００３９】
この結果、さらに高性能な半導体装置を提供することができる。
【００４０】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本第１実施形態に係る半導体装置を説明するための断面図である。
【図２】本第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図３】本第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】ｐ＋拡散層およびｎ＋拡散層のシート抵抗値の熱処理温度依存性を示す図である。
【図７】本第２実施形態に係る半導体装置を説明するための断面図である。
【図８】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための部分拡大図である。
【符号の説明】
【００４２】
１  ｐ型シリコン基板
２  コレクタ層
２ａ  活性領域
３  素子分離領域（ＳＴＩ）
４  シリコン酸化膜部分
４ａ’  段差部
６  シリコンゲルマニウム（ＳｉＧｅ）合金層
７  シリコン膜
８ａ  多結晶シリコン膜（エミッタ電極）
１０ａ  ｐ＋拡散層
１０ｂ  ｎ＋拡散層
１１  シリコン酸化膜からなる側壁膜（サイドウォール）
１３  ｎ型拡散層（エミッタ層）
１４ａ、１４ｂ、１４ｃ、１４ｄ  シリサイド膜
【図１】
2006286811.tif 000003
【図２】
2006286811.tif 000004
【図３】
2006286811.tif 000005
【図４】
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【図５】
2006286811.tif 000007
【図６】
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【図７】
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【図８】
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