(57)【要約】【課題】絶縁膜内に生じるクラックを抑制し、漏れ電流を抑制することが可能な半導体装置を提供する。【解決手段】  半導体装置１０は、ドレイン領域２１とドリフト領域２２とベース領域２３とを備える半導体基体２０に形成された第２の溝３２を備える。第２の溝３２の表面には第２のゲート膜１２が形成されており、更に第２の溝３２を充填するようにゲート引出電極１６が形成される。ゲート引出電極１６上に酸化膜１３を形成することによって、第２のゲート膜１２内に発生するクラックを抑制し、漏れ電流を抑制することができる。【選択図】図３
2006344723.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体の一方の主面に形成された第１の溝と、
前記半導体基体の一方の主面に形成された第２の溝と、
第１のゲート膜を介して前記第１の溝に形成されたゲート電極と、
第２のゲート膜を介して前記第２の溝を充填し、且つ前記半導体基体の一方の主面へ延伸して形成されたゲート引出電極と、
前記ゲート引出電極上に形成された酸化膜と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２の溝の開口部はテーパ状に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート引出電極は、断面形状がＴ字状又はＹ字状に形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記酸化膜は、前記第１のゲート膜及び前記第２のゲート膜よりも厚いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の溝を充填するように形成された前記ゲート電極は、前記第１の溝の開口部より下方に位置するように形成され、前記ゲート引出電極は前記第２の溝を充填し、且つ前記半導体基体の一方の主面を覆うように形成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記酸化膜は、８０ｎｍ〜２５０ｎｍであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の溝は、前記第１の溝を包囲し、且つ前記第１の溝に連続して形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を備える半導体装置に関し、特にトレンチ構造を備える絶縁ゲート型電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、セルの高集積化、耐圧性向上、オン抵抗の低減等を図るため、トレンチ構造を備える半導体装置が利用されている。
【０００３】
例えば特許文献１に開示されたトレンチ構造を備える絶縁ゲート型トランジスタは、半導体基体の一方の主面（上面）に形成された溝（トレンチ）に第１のゲート膜（ゲート絶縁膜）を介して、ゲート電極として機能する導体膜が埋設されたゲート構造を備える。そして、半導体基体の上面側に設けられた半導体領域をソース領域、他方の主面（下面）側に設けられた半導体領域をドレイン領域とし、ソース領域とドレイン領域との間に挟まれた領域をチャネルとしている。
【０００４】
このような絶縁ゲート型電界効果トランジスタではチャネルを通じてドレイン領域とソース領域との間に、その素子の縦方向に電流が流れ、この電流はゲート電極に印加する電圧を変化させることにより制御することができる。
【特許文献１】特許第３４５６４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、このような絶縁ゲート型電界効果トランジスタでは、例えば図４に示すようなゲート引出電極９２を備える。ゲート引出電極９２は図示しないゲート電極と電気的に接続されている。
【０００６】
ゲート引出電極９２は、半導体基体８０の溝９１及びベース領域８３上に形成された第２のゲート膜９４を覆い、溝９１を充填するように形成される。なお、半導体基体８０は、ドレイン領域８１と、ドリフト領域８２と、ベース領域８３と、を備えており、半導体基体８０の下面にはドレイン電極９３が形成される。
【０００７】
このようなゲート引出電極９２を備える絶縁ゲート型電界効果トランジスタでは、第２のゲート膜９４の特に溝９１の開口部９１ａ近傍（図４に示す一点鎖線で囲まれた領域Ｙ）にクラックが生じ、耐破壊電圧に近い電圧を第２のゲート膜９４に印加した際、漏れ電流が増大する問題があった。
【０００８】
これは以下の理由に基づくと考えられる。
まず、溝９１の開口部９１ａ近傍（領域Ｙ）は、形状の特性上応力が集中しやすい。応力はゲート引出電極９２と第２のゲート膜９４と半導体基体８０（特にベース領域８３）との線膨張係数の差によって生ずると考えられる。そして、ゲート引出電極９２は、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition ）法により多結晶シリコン薄膜を堆積させた後、リン、ボロン等の不純物を拡散させて導電性を付与することにより形成される。線膨張係数の差は高温下に長時間さらされるほど大きくなるため、この多結晶シリコン薄膜に不純物を拡散させる熱処理の際、応力が強く生じ、第２のゲート膜９４にクラックが生じると考えられる。
【０００９】
そこで、第２のゲート膜９４内に生じるクラックを抑制し、漏れ電流を抑制することが可能な半導体装置が求められている。
【００１０】
本発明は上記実情に鑑みてなされたものであって、第２のゲート膜内に生じるクラックを抑制し、漏れ電流を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第１の観点にかかる半導体装置は、
半導体基体と、
前記半導体基体の一方の主面に形成された第１の溝と、
前記半導体基体の一方の主面に形成された第２の溝と、
第１のゲート膜を介して前記第１の溝に形成されたゲート電極と、
第２のゲート膜を介して前記第２の溝を充填し、且つ前記半導体基体の一方の主面へ延伸して形成されたゲート引出電極と、
前記ゲート引出電極上に形成された酸化膜と、を備えることを特徴とする。
【００１２】
前記第２の溝の開口部はテーパ状に形成されてもよい。
【００１３】
前記ゲート引出電極は、断面形状がＴ字状又はＹ字状に形成されてもよい。
【００１４】
前記酸化膜は、前記第１のゲート膜及び前記第２のゲート膜よりも厚くてもよい。
【００１５】
前記第１の溝を充填するように形成された前記ゲート電極は、前記第１の溝の開口部より下方に位置するように形成され、前記ゲート引出電極は前記第２の溝を充填し、且つ前記半導体基体の一方の主面を覆うように形成されてもよい。
【００１６】
前記酸化膜は、８０ｎｍ〜２５０ｎｍであってもよい。
【００１７】
前記第２の溝は、前記第１の溝を包囲し、且つ前記第１の溝に連続して形成されてもよい。
【発明の効果】
【００１８】
本発明によれば、溝（トレンチ）を充填するように形成されたゲート引出電極上に酸化膜を形成することによって、溝表面に形成された第２のゲート膜内に生じるクラックを抑制し、漏れ電流を抑制することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態に係る半導体装置について図を用いて説明する。
【００２０】
本発明の実施の形態に係る半導体装置１０を図１〜３に示す。本発明は半導体装置として絶縁ゲート型電界効果トランジスタを例に挙げて説明する。図１は、半導体装置１０を一方の主面（上面）からみた部分平面図である。図２は図１に示すＡ−Ａ’線断面図であり、図３はＢ−Ｂ’線断面図である。なお、図１では本発明の半導体装置１０のトレンチ構造を容易に説明するため便宜的にソース電極１７と、層間絶縁膜１９とを省略している。
【００２１】
半導体装置１０は、図２及び図３に示すように半導体基体２０と、第１のゲート膜１１と、第２のゲート膜１２と、酸化膜１３と、ゲート電極１５と、ゲート引出電極１６と、ソース電極１７と、ドレイン電極１８と、層間絶縁膜１９と、を備える。
【００２２】
半導体基体２０は、ドレイン領域２１と、ドリフト領域２２と、ベース領域２３と、ソース領域２４と、を備える。また、半導体基体２０は図２に示す第１の溝３１と、図３に示す第２の溝３２とを備える。
【００２３】
ドレイン領域２１は、例えばリン又はアンチモン（ヒ素）等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から構成され、ドリフト領域２２の下面に形成される。ドレイン領域２１の下面に、ドレイン電極１８が形成される。また、ドレイン領域２１のＮ型不純物濃度はドリフト領域２２のＮ型不純物濃度より高い。
【００２４】
ドリフト領域２２は、例えばリン又はアンチモン（ヒ素）等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から構成され、ドレイン領域２１の上面及びベース領域２３の下面に形成される。
【００２５】
ベース領域２３は、例えばボロン等のＰ型（第２導電型）の不純物が拡散されたＰ型半導体領域から構成され、ドリフト領域２２とソース領域２４との間に形成される。ゲート電極１５に閾値以上の電圧が印加されると、ベース領域２３の第１のゲート膜１１と接する領域にチャネルが形成される。
【００２６】
ソース領域２４は、例えばリン又はアンチモン（ヒ素）等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から構成され、ベース領域２３の上面に形成される。ソース領域２４のＮ型不純物濃度は、ドリフト領域２２のＮ型不純物濃度より高い。また、ソース領域２４と接するようにソース電極１７が形成される。
【００２７】
第１の溝３１は、図２に示すように半導体基体２０の一方の主面（上面）に、ソース領域２４からドリフト領域２２まで延伸して形成される。第１の溝３１は、半導体基体２０の上面からほぼ垂直な壁面を有し、断面がほぼ長方形となるように形成される。また、第１の溝３１は、図１に示すように全体として平面形状が格子状に形成されており、第１の溝３１の端は第２の溝３２に連続して形成される。また、第１の溝３１の表面には第１のゲート膜１１が形成されており、さらに第１のゲート膜１１を充填するようにゲート電極１５が形成される。第１の溝３１の幅は、例えば１μｍ〜１．２μｍに形成される。
【００２８】
なお、図２に示すように、第１の溝３１の開口部３１ａは、テーパ状に形成されている。開口部３１ａをテーパ状に形成することでステップカバレージ（段差被覆性）を良好にすることができ、第１のゲート膜１１をほぼ均一な厚さに形成することができる。
【００２９】
第１のゲート膜１１は、例えばシリコン酸化膜から構成され、第１の溝３１表面及びソース領域２４上に形成される。第１のゲート膜１１は、ゲート絶縁膜として機能するため所定の閾値電圧を維持できる厚みに形成されており、例えば５０ｎｍの厚みで形成される。
【００３０】
ゲート電極１５は、リン等が拡散され導電性の付与されたポリシリコン等から形成され、第１のゲート膜１１を介して第１の溝３１を充填するように形成される。また、ゲート電極１５の上面は第１の溝３１の開口部３１ａよりも下に位置するように形成される。
【００３１】
ソース電極１７は、例えばアルミニウム（Ａｌ）等から形成される。また、ソース電極１７は、格子状に形成された第１の溝３１の間に形成され、図２に示すように層間絶縁膜１９を覆い、且つベース領域２３まで延伸して形成される。
【００３２】
ドレイン電極１８は、例えばチタン−ニッケル（Ｔｉ−Ｎｉ）等からなる金属多層膜等から構成され、ドレイン領域２１の下面に形成される。
【００３３】
層間絶縁膜１９は、例えばシリコン酸化膜から構成され、ゲート電極１５とソース電極１７との間に形成され、両者を電気的に絶縁する。
【００３４】
第２の溝３２は、図３に示すようにドリフト領域２２まで延伸して形成される。第２の溝３２は、半導体基体２０の上面からほぼ垂直な壁面を有し、断面がほぼ長方形となるように形成される。また、第２の溝３２は、図１に示すように第１の溝３１を囲むように、半導体基体２０の外周縁に沿って形成される。第２の溝３２の表面には第２のゲート膜１２が形成される。また、第２のゲート膜１２を介してゲート引出電極１６が形成される。なお、図３に示すように半導体基体２０の第２の溝３２が形成される領域には、半導体基体２０の第１の溝３１が形成される領域と異なり、ソース領域２４、ソース電極１７、層間絶縁膜１９は形成されていない。
【００３５】
第２の溝３２の幅は、例えば１μｍ〜１．２μｍに形成される。また、第２の溝３２の開口部３２ａは、第１の溝３１の開口部３１ａと同様に第２のゲート膜１２をほぼ均一な厚さに形成するため、テーパ状に形成される。また、開口部３２ａがテーパ状に形成されることによって、その上に形成される第２のゲート膜１２及びゲート引出電極１６の領域Ｘにおける角度を緩やかにすることができる。
【００３６】
なお、本実施の形態では、第１の溝３１と第２の溝３２とは異方性エッチング等により、深さが実質的に同一となるように形成されている。
【００３７】
第２のゲート膜１２は、例えばシリコン酸化膜から構成され、第２の溝３２の表面及びベース領域２３上に形成される。第２のゲート膜１２は、ゲート引出電極１６と半導体基体２０とを電気的に絶縁するために設けられており、第１のゲート膜１１と異なり閾値電圧は問題とならないため、第１のゲート膜１１より厚く形成されるのが好ましく、具体的には６５ｎｍ程度の厚みで形成される。
【００３８】
酸化膜１３は、例えばシリコン酸化膜から構成され、第２のゲート膜１２を覆うように形成されたゲート引出電極１６上に形成される。
【００３９】
ゲート引出電極１６は、リン等のＮ型不純物が拡散され導電性が付与されたポリシリコンから構成され、第２のゲート膜１２を介して、第２の溝３２を充填するように形成される。また、ゲート引出電極１６は、第２のゲート膜１２を介して半導体基体２０の上面へと延伸し、半導体基体２０の上面を覆うように形成されており、図３に示すように、断面形状がＴ字状又はＹ字状に形成される。ゲート引出電極１６の半導体基体２０を覆う領域の厚みは、例えば１μｍに形成される。
【００４０】
ゲート引出電極１６を構成するポリシリコン内にリン等の不純物を拡散させる際、ポリシリコンの奥深くまでリンを拡散させるため、長時間且つ高温下の処理が必要とされている。また、異種材料の接合面の接着強度を向上させるため、高温下でアニール処理される。ゲート引出電極１６は、第２の溝３２から半導体基体２０の上面へと延伸するようにＴ字状又はＹ字状に形成されており、線膨張係数の差による応力が主に第２の溝３２の開口部３２ａ近傍（図３に示す領域Ｘ近傍）に集中しやすい傾向にある。しかし、本発明では、第２の溝３２の開口部３２ａがテーパ状に形成されるため、その上に形成される第２のゲート膜１２及びゲート引出電極１６の領域Ｘにおける角度が緩やかとなり、応力の集中を分散させることができる。結果として、高温下の処理が行われた場合であっても、第２のゲート膜１２にクラックが発生することを抑制することができる。
【００４１】
更に、半導体基体２０とゲート引出電極１６とに比べ、第２のゲート膜１２及び酸化膜１３の線膨張係数は小さい。また、ゲート引出電極１６に拡散された不純物（リン）がゲート引出電極１６にかかる応力を増幅する機能を有しており、ゲート引出電極１６の上面の応力が下面の応力に比べて大きいことが知られている。従って、酸化膜１３を第２のゲート膜１２よりも厚く形成し、ゲート引出電極１６を第２のゲート膜１２と酸化膜１３とで挟むことによって力の均等を図ることができ、第２のゲート膜１２にかかる応力の発生（反りの発生）を緩和することができる。このように酸化膜１３は、第１のゲート膜１１及び第２のゲート膜１２よりも厚く形成されることが好ましく、具体的には酸化膜１３の厚さは８０〜２５０ｎｍであることが好ましく、１００〜１５０ｎｍであると更に好ましい。
【００４２】
なお、酸化膜１３は、Ｎ２＋Ｏ２雰囲気中でアニール処理することによって形成することもできるが、一般に行われるアニール処理で形成される酸化膜は１０ｎｍ程度であるため、ゲート引出電極１６を熱酸化し、シリコン酸化膜を成長させることで形成される。ちなみに、一般に３００ｎｍ程度の酸化膜を形成する犠牲酸化法を用いる必要はない。
【００４３】
このように本発明によれば、第２の溝３２を充填するように形成されたゲート引出電極１６上に酸化膜１３を形成することによって、第２の溝３２の表面に形成された第２のゲート膜１２内に生じるクラックを抑制し、漏れ電流を抑制することが可能な半導体装置を提供することができる。
【００４４】
本発明は上述した実施の形態に限られず様々な修正及び応用が可能である。
例えば、上述した実施の形態では、半導体装置１０として絶縁ゲート型電界効果トランジスタを例に挙げて説明したがこれに限られず、トレンチ構造を備えるスイッチング素子等、例えばトレンチ型ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であっても良い。また、上述した実施の形態で例に挙げた厚み等の数値は本発明を限定するものではない。
【００４５】
また、上述した実施の形態では、第１の溝３１と第２の溝３２とは実質的に同一の深さを備える場合を例に挙げて説明したがこれに限られず深さは異なってもよい。
【００４６】
また、上述した実施の形態では、第１の溝３１の開口部３１ａ及び第２の溝３２の開口部３２ａがテーパ状に形成されている場合を例に挙げて説明したが、テーパ状に形成されていなくともよい。しかし、ステップカバレージ（段差被覆性）を良好にするため開口部は面取りされていることが好ましい。
【００４７】
また、上述した実施の形態では第２の溝３２が、格子状に形成された第１の溝３１を囲むように環状に形成される場合を例に挙げて説明したがこれに限られず、例えば第２の溝（ゲート引出電極）が半導体装置の中心の領域に形成され、第２の溝の周囲に第１の溝が形成される構成を採ることも可能である。
【００４８】
また、上述した実施の形態ではＮ型を第１導電型、Ｐ型を第２導電型として説明したが、これを逆としても良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係る半導体装置の構成例を示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ’線断面図である。
【図３】図１に示す半導体装置のＢ−Ｂ’線断面図である。
【図４】従来の半導体装置の構成例を示す断面図である。
【符号の説明】
【００５０】
１０  半導体装置
１１  第１のゲート膜
１２  第２のゲート膜
１３  酸化膜
１５  ゲート電極
１６  ゲート引出電極
１７  ソース電極
１８  ドレイン電極
１９  層間絶縁膜
２０  半導体基体
２１  ドレイン領域
２２  ドリフト領域
２３  ベース領域
２４  ソース領域
３１  第１の溝
３２  第２の溝
【図１】
2006344723.tif 000003
【図２】
2006344723.tif 000004
【図３】
2006344723.tif 000005
【図４】
2006344723.tif 000006