(57)【要約】【課題】  帰還容量を低減できる半導体装置を提供する。【解決手段】  パワーＭＯＳＦＥＴである半導体装置１は、セル９側にドレイン電極４５が形成され、シリコン基板３の裏面にソース電極７が形成されている。ソース領域１３とベース領域２５を短絡するショート電極３５の一部は、第１の層間絶縁膜３１を介してゲート電極１７の上面５３の上に位置している。ソース領域１３からドレイン領域１１へ向かう方向に関して、ショート電極３５の側面４７の位置が、ゲート電極１７のドレイン領域側の側面５１の位置と同じにされている。【選択図】  図２
2006245391.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に形成された半導体層と、
前記半導体層中に形成された第１導電型のベース領域と、
前記ベース領域中に形成された第２導電型のソース領域と、
前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、
前記ベース領域と前記ソース領域とを短絡するショート電極と、
前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜の全面に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、
前記半導体基板の裏面に形成されたソース電極と、を備え、
前記ソース領域から前記ドレイン領域へ向かう方向に関して、前記ショート電極の側面の位置が前記ゲート電極の前記ドレイン領域側の側面の位置と少なくとも同じになるまで、前記ショート電極は前記第１の層間絶縁膜上を前記ソース領域から前記ドレイン領域へ向かう方向に延びている  
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面上に形成された半導体層と、
前記半導体層中に形成された第１導電型のベース領域と、
前記ベース領域中に形成された第２導電型のソース領域と、
前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、
前記ベース領域と前記ソース領域とを短絡するショート電極と、
前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、
前記半導体基板の裏面に形成されたソース電極と、を備え、
前記ドレイン電極は、前記ゲート電極の前記ドレイン領域側の側面よりも前記コンタクトホール側に位置している
ことを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の表面上に形成された半導体層と、
前記半導体層中に形成された第１導電型のベース領域と、
前記ベース領域中に形成された第２導電型のソース領域と、
前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、
前記ベース領域と前記ソース領域とを短絡するショート電極と、
前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、
前記半導体基板の裏面に形成されたソース電極と、を備え、
前記ドレイン電極は、前記ゲート電極上に位置する部分が部分的に除去されている
ことを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面上に形成された半導体層と、
前記半導体層中に形成された第１導電型のベース領域と、
前記ベース領域中に形成された第２導電型のソース領域と、
前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、
前記ベース領域と前記ソース領域とを短絡するショート電極と、
前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜の全面に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、
前記半導体基板の裏面に形成されたソース電極と、を備え、
前記第２の層間絶縁膜の表面は、前記第１の層間絶縁膜が除去された領域上に比べて前記第１の層間絶縁膜が形成された領域上の方が高い位置にある
ことを特徴とする半導体装置。
【請求項５】
前記ショート電極の厚みは０．３μｍ以下である
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴに代表される電力用の半導体装置は、オン抵抗が低くかつ高速スイッチングが可能なので、周波数の高い大電流を効率的に制御することができる。よって、パワーＭＯＳＦＥＴは、小型の電力変換素子として、例えばパーソナルコンピュータの電源の部品に広く利用されている。
【０００３】
パワーＭＯＳＦＥＴは、半導体基板上に配置されたエピタキシャル層中に形成された多数のセルのゲート電極を共通接続した構造を有する半導体チップである。このＦＥＴには、ソース電極が半導体基板の裏面に形成され、ドレイン電極がセル側に形成されるタイプがある（例えば特許文献１参照）。
【０００４】
このタイプでは、ゲート電極とドレイン電極とが共にセル側に形成されているので、ゲートとドレインとの寄生容量（帰還容量Crss）が発生する。帰還容量はスイッチング速度に大きく影響し、帰還容量が大きいとスイッチング速度が低下する。
【特許文献１】特開２００４−１５８８１３（図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、帰還容量を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に形成された半導体層と、前記半導体層中に形成された第１導電型のベース領域と、前記ベース領域中に形成された第２導電型のソース領域と、前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、前記ベース領域と前記ソース領域とを短絡するショート電極と、前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜の全面に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、前記半導体基板の裏面に形成されたソース電極と、を備え、前記ソース領域から前記ドレイン領域へ向かう方向に関して、前記ショート電極の側面の位置が前記ゲート電極の前記ドレイン領域側の側面の位置と少なくとも同じになるまで、前記ショート電極は前記第１の層間絶縁膜上を前記ソース領域から前記ドレイン領域へ向かう方向に延びていることを特徴とする。
【０００７】
本発明の他の態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に形成された半導体層と、前記半導体層中に形成された第１導電型のベース領域と、前記ベース領域中に形成された第２導電型のソース領域と、前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、前記ベース領域と前記ソース領域とを短絡するショート電極と、前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、前記半導体基板の裏面に形成されたソース電極と、を備え、前記ドレイン電極は、前記ゲート電極の前記ドレイン領域側の側面よりも前記コンタクトホール側に位置していることを特徴とする。
【０００８】
本発明のさらに他の態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に形成された半導体層と、前記半導体層中に形成された第１導電型のベース領域と、前記ベース領域中に形成された第２導電型のソース領域と、前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、前記ベース領域と前記ソース領域とを短絡するショート電極と、前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、前記半導体基板の裏面に形成されたソース電極と、を備え、前記ドレイン電極は、前記ゲート電極上に位置する部分が部分的に除去されていることを特徴とする。
【０００９】
本発明の別の態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に形成された半導体層と、前記半導体層中に形成された第１導電型のベース領域と、前記ベース領域中に形成された第２導電型のソース領域と、前記ソース領域と間を隔てて前記半導体層中に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を覆うように前記半導体層上に形成された第１の層間絶縁膜と、前記ベース領域と前記ソース領域とを短絡するショート電極と、前記第１の層間絶縁膜及び前記ショート電極を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜の全面に形成されると共に前記第１及び第２の層間絶縁膜に形成されたコンタクトホールを利用して前記ドレイン領域に接続されたドレイン電極と、前記半導体基板の裏面に形成されたソース電極と、を備え、前記第２の層間絶縁膜の表面は、前記第１の層間絶縁膜が除去された領域上に比べて前記第１の層間絶縁膜が形成された領域上の方が高い位置にあることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、帰還容量を低減できる半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態について図面を用いて説明する。各実施形態を説明する図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。各実施形態に係る半導体装置は、パワーＭＯＳＦＥＴである。これらの半導体装置は、ゲート絶縁膜がシリコン酸化膜を含むＭＯＳ型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるＭＩＳ(Metal Insulator Semiconductor)型にも適用される。
【００１２】
［第１実施形態］
第１実施形態では、ショート電極の側面の位置をゲート電極のドレイン領域側の側面の位置と同じになるように、ショート電極を延ばすことにより、ゲートとドレインとの寄生容量（帰還容量Crss）を減らしている。図１は、第１実施形態に係る半導体装置１の一部の平面図である。図２は、図１のＡ１-Ａ２線に沿った断面図である。図３は、図１のＢ１-Ｂ２線に沿った断面図である。
【００１３】
半導体装置１は、ｐ＋型のシリコン基板（半導体基板の一例）３及びこの表面上に形成された半導体層であるｐ−型のエピタキシャル層５を備える。シリコン基板３はｐ＋型のソース領域として機能する。シリコン基板３の裏面の全面は、ソース電極７とコンタクトしている。
【００１４】
エピタキシャル層５には、多数のセル９が形成されている。セル９は、エピタキシャル層５の表層に互いに間を隔てて形成されたｎ＋型のドレイン領域１１及びｎ型のソース領域１３と、ドレイン領域１１とソース領域１３との間のエピタキシャル層５上にゲート酸化膜（ゲート絶縁膜の一例）１５を介して形成されたゲート電極１７と、を備える。
【００１５】
各セル９のゲート電極１７は、エピタキシャル層５上を一方向に延びており、これに直交するゲート配線１９に共通接続されている。ゲート電極１７及びゲート配線１９は、ポリシリコンを含み、これらは同時にパターニングされる。ゲート配線１９とエピタキシャル層５との間には、ゲート酸化膜１５と同時に形成された絶縁膜２１（図３）が配置されている。
【００１６】
ドレイン領域１１とゲート電極１７との間のエピタキシャル層５には、ドレイン領域１１と接するｎ型のＬＤＤ(Light Doped Drain)領域２３が形成されている。エピタキシャル層５には、ゲート電極１７の下でＬＤＤ領域２３と接しており、ドレイン領域１１よりも深いｐ型のベース領域２５が形成されている。ゲート電極１７下のベース領域２５の表層が、チャネル形成領域２７である。チャネル及びＬＤＤ領域２３を介して、ドレイン領域１１とソース領域１３とが導通する。
【００１７】
ベース領域２５において、隣り合うセル９のソース領域１３が互いに間を隔てて形成されている。この間には、ベース領域２５を貫通してシリコン基板３に到達するｐ＋型の導通領域２９が形成されている。
【００１８】
第１の層間絶縁膜（例えばシリコン酸化膜）３１は、ゲート電極１７及びゲート配線１９を覆うように、エピタキシャル層５上に形成されている。第１の層間絶縁膜３１には、導通領域２９において、ソース領域１３とベース領域２５とを露出するスルーホール３３が設けられている。スルーホール３３には、アルミニウムのショート電極３５が形成されている。ショート電極３５は、ソース領域１３とベース領域２５とを短絡している。ショート電極３５の形状が第１実施形態の主な特徴であるが、これは後で第１実施形態の効果で説明する。
【００１９】
ゲート配線１９上には、第１の層間絶縁膜３１を介して、ゲート配線１９と同じ方向に延びるアルミ配線３７が形成されている。アルミ配線３７は、ショート電極３５と同時に形成される。アルミ配線３７は、第１の層間絶縁膜３１に形成されたコンタクト部３９により、ゲート配線１９と接続される。
【００２０】
ショート電極３５、アルミ配線３７及び第１の層間絶縁膜３１は、第２の層間絶縁膜（例えばシリコン酸化膜）４１によって覆われている。第２の層間絶縁膜４１及び第１の層間絶縁膜３１には、ドレイン領域１１につながるコンタクトホール４３が形成されている。金属（例えばアルミニウム）製のドレイン電極４５が第２の層間絶縁膜４１の全面に形成されている。これにより、半導体装置１の表面のうち、ゲート電極用パッドが形成された領域（図示せず）以外は、ドレイン電極４５で覆われる。ゲート電極用パッドは、ゲート電極１７と外部とを接続するパッドである。ドレイン電極４５となる上記金属は、コンタクトホール４３にも埋め込まれ、ドレイン領域１１と接続されている。コンタクトホール４３に金属が埋め込まれ易くするために、コンタクトホール４３の上部の側面はテーパ状に加工されている。
【００２１】
次に、第１実施形態の主な効果を説明する。帰還容量Crssであるゲートとドレインとの寄生容量は、次の（１）、（２）、（３）を加えた値である。
【００２２】
（１）ゲート電極１７とＬＤＤ領域２３及びドレイン領域１１との寄生容量
（２）ゲート電極１７とコンタクトホール４３内のドレイン電極４５との寄生容量
（３）ゲート電極１７と第２の層間絶縁膜４１上のドレイン電極４５との寄生容量
図２に示す第１実施形態に係る半導体装置１は、ソース領域１３からドレイン領域１１へ向かう方向に関して、ショート電極３５の側面４７の位置がゲート電極１７のドレイン領域側の側面５１の位置と同じ（略同じ）になるまで、ショート電極３５は、第１の層間絶縁膜３１上をソース領域１３からドレイン領域１１へ向かう方向に延びている。このように、ショート電極３５の一部により、ゲート電極１７の上面５３を完全に覆うことにより、上記（３）の寄生容量を小さくできる。したがって、第１実施形態によれば、帰還容量を低減することができ、スイッチングの高速化を実現できる。
【００２３】
第１実施形態によれば、帰還容量を低減できることをシミュレーションにより確認した。図４はその結果を示すグラフである。横軸がショート電極３５の側面４７の位置であり、縦軸が帰還容量Crssである。ａ．ｕ．（arbitrary unit）は、任意の単位である。横軸において、ゲート電極１７のソース領域側の側面５５の位置をゼロとしている。
【００２４】
ショート電極３５の側面４７の位置がゲート電極１７のドレイン領域側の側面５１の位置と同じ場合（Ｐ１）、これよりもソース領域１３側に位置する場合（Ｐ２，Ｐ３）に比べて、帰還容量Crssが小さくなっていることが分かる。このように、第１実施形態によれば、帰還容量を低減できることがシミュレーションの結果からも分かる。
【００２５】
［第２実施形態］
図５は、第２実施形態に係る半導体装置６１の断面図であり、図２と対応する。第２実施形態が第１実施形態と主に相違するのは、ショート電極３５の側面４７の位置である。すなわち、ソース領域１３からドレイン領域１１へ向かう方向に関して、ショート電極３５の側面４７の位置は、ゲート電極１７のドレイン領域側の側面５１の位置よりもコンタクトホール４３側である。ゲート電極１７とコンタクトホール４３との距離が加工寸法の最小値より大きい場合、第２実施形態に係る半導体装置６１を実現できる。
【００２６】
第２実施形態によれば、第１実施形態よりも帰還容量Crssを下げることができることを、図４のグラフで説明する。ショート電極３５の側面４７の位置がゲート電極１７のドレイン領域側の側面５１の位置よりもコンタクトホール４３側の場合（Ｐ４，Ｐ５，Ｐ６）、側面４７の位置が側面５１の位置と同じ場合（Ｐ１）に比べて、帰還容量Crssが小さいことが分かる。
【００２７】
［第３実施形態］
図６は、第３実施形態に係る半導体装置７１の一部の平面図であり、図１と対応する。但し、図６では、ゲート電極１７、ゲート配線１９、ショート電極３５、ドレイン電極４５を示し、不純物領域を省略している。図７は、図６のＣ１-Ｃ２線に沿った断面図であり、図２と対応する。
【００２８】
第３実施形態において、第２の層間絶縁膜４１上のドレイン電極４５は、第２の層間絶縁膜４１の全面に形成されているのではなく、ゲート電極１７のドレイン領域側の側面５１よりもコンタクトホール４３側に位置している。したがって、ゲート電極１７の上面５３の上には、ドレイン電極４５が存在しない。よって、第１実施形態で説明した（３）の寄生容量、つまり、ゲート電極１７と第２の層間絶縁膜４１上のドレイン電極４５との寄生容量を小さくできるので、帰還容量を減らすことができる。
【００２９】
なお、半導体装置７１に形成されたショート電極３５の側面４７の位置は、ソース領域１３からドレイン領域１１へ向かう方向に関して、ゲート電極１７のソース領域側の側面５５の位置と同じである。したがって、これまでの実施形態と異なり、ゲート電極１７の上面５３は、ショート電極３５で覆われていない。このような構造であっても、ゲート電極１７の上面５３の上にドレイン電極４５が存在しないため、帰還容量が増えることはない。
【００３０】
［第４実施形態］
図８は、第４実施形態に係る半導体装置８１の一部の平面図であり、図６と対応する。図９は、図８のＤ１-Ｄ２線に沿った断面図である。図８のＣ１-Ｃ２線に沿った断面図は図７と同様である。第４実施形態については、第３実施形態との相違点を中心として説明する。
【００３１】
第４実施形態の半導体装置８１が第３実施形態の半導体装置７１と異なるのは、ドレイン電極４５の平面形状である。すなわち、半導体装置８１において、第２の層間絶縁膜４１上に位置するドレイン電極４５は、平行部８３と複数の交差部８５とを有する。平行部８３は、ゲート電極１７のドレイン領域側の側面５１よりもコンタクトホール４３側に位置しており、ゲート電極１７と平行である。平行部８３の形状は、図６に示すドレイン電極４５の形状と同様である。
【００３２】
複数の交差部８５は、平行部８３から分岐してゲート電極１７と交差している。これらの交差部８５は、ゲート電極１７の延びる方向に所定のピッチで並んでいるので、ドレイン電極４５は、ゲート電極１７上に位置する部分が部分的に除去されていることになる。したがって、第４実施形態に係る半導体装置８１は、ゲート電極１７の上面５３の上にドレイン電極４５が部分的に存在しない。よって、第４実施形態によれば、ゲート電極１７と第２の層間絶縁膜４１上のドレイン電極４５との寄生容量を小さくできるので、帰還容量を減らすことができる。
【００３３】
第４実施形態に係る半導体装置８１のドレイン電極４５の面積は、交差部８５が存在することにより、第３実施形態に係る半導体装置７１のドレイン電極４５の面積よりも大きい。したがって、第４実施形態によれば、第３実施形態よりもドレイン電極４５の配線抵抗を下げることができる。
【００３４】
［第５実施形態］
図１０は、第５実施形態に係る半導体装置９１の断面図である。第５実施形態については、図６及び図７に示す第３実施形態に係る半導体装置７１との相違点を中心に説明する。半導体装置９１のドレイン電極４５は、第２の層間絶縁膜４１の全面に形成されている。
【００３５】
半導体装置９１の第２の層間絶縁膜４１は、平坦化処理されていないので、第２の層間絶縁膜４１の表面９３は下地形状を反映している。したがって、第２の層間絶縁膜４１の表面９３は、第１の層間絶縁膜３１が除去された領域９５上に比べて第１の層間絶縁膜３１が形成された領域９７上の方が高い位置にある。
【００３６】
ゲート電極１７は、第１の層間絶縁膜３１で覆われているので、ゲート電極１７の上の第２の層間絶縁膜４１の表面９３は比較的高い位置にある。よって、ドレイン電極４５がゲート電極１７の上面５３の上に存在していても、ドレイン電極４５とゲート電極１７との間の距離が比較的大きくなる。この結果、第５実施形態によれば、ゲート電極１７と第２の層間絶縁膜４１上のドレイン電極４５との寄生容量を小さくできるので、帰還容量を減らすことができる。
【００３７】
［第６実施形態］
図１１は、第６実施形態に係る半導体装置１０１の断面図である。半導体装置１０１は、図２に示す第１実施形態に係る半導体装置１との相違を中心に説明する。第６実施形態に係る半導体装置１０１のショート電極３５の厚みは、第１実施形態に係る半導体装置１のそれの厚みよりも小さく、０．３μｍ以下である。
【００３８】
半導体装置１０１のドレイン電極４５上には、ストラップ電極板１０３が配置されている。ストラップ電極板１０３をドレイン電極４５に押し付けながら、ストラップ電極板１０３に熱又は超音波を加えることにより、ストラップ電極板１０３がドレイン電極４５に貼り付けられる。
【００３９】
ところで、コンタクトホール４３のアスペクト比（コンタクトホールの深さ／コンタクトホールの入口の径）が大きいと、コンタクトホール４３内に金属を完全に埋め込むことができず、ドレイン電極４５とドレイン領域１１との接続不良が発生する。第２の層間絶縁膜４１やショート電極３５の厚みを小さくすれば、アスペクト比を小さくできる。
【００４０】
しかし、第２の層間絶縁膜４１はシリコン酸化膜からなるので、第２の層間絶縁膜４１の厚みを小さくすると、ストラップ電極板１０３の貼り付けの際に、第２の層間絶縁膜４１にクラックが発生し易い。したがって、ストラップ電極板１０３を取り付ける場合、第２の層間絶縁膜４１の厚みを一定量確保する必要がある。
【００４１】
金属からなるショート電極３５は、シリコン酸化膜からなる第２の層間絶縁膜４１に比べて圧縮応力に対して強い。そこで、第６実施形態では、ショート電極３５の厚みを小さくしている。これにより、コンタクトホール４３のアスペクト比を小さくしつつ、第２の層間絶縁膜４１の厚みを一定量確保している。
【００４２】
第６実施形態では、厚みの小さいショート電極３５を第１実施形態に係る半導体装置１に適用した場合で説明したが、ストラップ電極板１０３及び厚みの小さいショート電極３５は、他の実施形態にも適用することができる。
【００４３】
［実施形態の組合せ］
ゲート電極１７と第２の層間絶縁膜４１上のドレイン電極４５との寄生容量をさらに小さくするために、本発明の実施形態として、第１〜第５実施形態の組み合わせが考えられる。以下、組合せを説明する。
（１）第１実施形態と第４実施形態を組み合わせた構成又は第２実施形態と第４実施形態を組み合わせた構成である。つまり、第１（又は第２）実施形態に係る半導体装置において、第１（又は第２）実施形態のドレイン電極４５の替わりに図８に示す第４実施形態のドレイン電極４５を配置した構成である。
（２）第１実施形態と第５実施形態を組み合わせた構成である。つまり、図１２に示す半導体装置１１１のように、図２に示す第１実施形態の第２の層間絶縁膜４１の替わりに、図１０に示す第５実施形態の第２の層間絶縁膜４１を配置した構成である。第２実施形態と第５実施形態を組み合わせても同様の構成ができる。
（３）第４実施形態と第５実施形態を組み合わせた構成である。つまり、第４実施形態に係る半導体装置において、第４実施形態の第２の層間絶縁膜４１の替わりに、第５実施形態の第２の層間絶縁膜４１を配置した構成である。
（４）第１実施形態と第４実施形態と第５実施形態を組み合わせた構成又は第２実施形態と第４実施形態と第５実施形態を組み合わせた構成である。つまり、第１（又は第２）実施形態に係る半導体装置において、第１（又は第２）実施形態のドレイン電極４５の替わりに第４実施形態のドレイン電極４５を配置し、第２の層間絶縁膜４１の替わりに第５実施形態の第２の層間絶縁膜４１を配置した構成である。
【００４４】
なお、（１）〜（４）の各組合せに対して、第６実施形態に係るストラップ電極板１０３及び薄いショート電極３５を組み合わせることもできる。
【図面の簡単な説明】
【００４５】
【図１】第１実施形態に係る半導体装置の一部の平面図である。
【図２】図１のＡ１-Ａ２線に沿った断面図である。
【図３】図１のＢ１-Ｂ２線に沿った断面図である。
【図４】帰還容量とショート電極の側面の位置との関係を示すグラフである。
【図５】第２実施形態に係る半導体装置の断面図である。
【図６】第３実施形態に係る半導体装置の一部の平面図である。
【図７】図６のＣ１-Ｃ２線に沿った断面図である。
【図８】第４実施形態に係る半導体装置の一部の平面図である。
【図９】図８のＤ１-Ｄ２線に沿った断面図である。
【図１０】第５実施形態に係る半導体装置の断面図である。
【図１１】第６実施形態に係る半導体装置の断面図である。
【図１２】第１実施形態と第５実施形態を組み合わせに係る半導体装置の断面図である。
【符号の説明】
【００４６】
１・・・半導体装置、３・・・シリコン基板、５・・・エピタキシャル層、７・・・ソース電極、１１・・・ドレイン領域、１３・・・ソース領域、１５・・・ゲート酸化膜、１７・・・ゲート電極、２５・・・ベース領域、３１・・・第１の層間絶縁膜、３５・・・ショート電極、４１・・・第２の層間絶縁膜、４３・・・コンタクトホール、４５・・・ドレイン電極、４７・・・ショート電極の側面、５１・・・ゲート電極のドレイン領域側の側面、６１，７１，８１，９１・・・半導体装置、９３・・・第２の層間絶縁膜の表面、９５，９７・・・領域、１０１・・・半導体装置、１０３・・・ストラップ電極板、１１１・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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