(57)【要約】【課題】ＬＳＩチップ上で分離された複数の機能ブロック毎の電源に電圧差が発生しても、電源間をつなぐスイッチのオフ状態において電流を確実に遮断することが出来る電源スイッチ回路を提供する。【解決手段】１ａは、コントロール信号端子ＩＮＣＮＴ及び第１の電源入力端子ＩＧ１１及び第２の電源入力端子ＩＧ１２とを入力とし、第１の出力端子ＯＧ１１及び第２の出力端子ＯＧ１２とを出力とするゲート制御回路である。Ｐ１は、ゲート制御回路の第１の出力端子ＯＧ１１がゲートに接続された第１のＰ型トランジスタであり、Ｐ２は、ゲート制御回路の第２の出力端子ＯＧ１２がゲートに接続された第２のＰ型トランジスタであり、第１のＰ型トランジスタＰ１及び第２のＰ型トランジスタＰ２は、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２間に直列に接続されスイッチ部分を構成する。【選択図】図１
2006311507.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源間に直列に接続される第１のＰ型トランジスタ及び第２のＰ型トランジスタと、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、コントロール信号が入力されるコントロール信号端子と、前記第１のＰ型トランジスタのゲートに接続される第１の出力端子と、前記第２のＰ型トランジスタのゲートに接続される第２の出力端子とを備えるゲート制御回路と、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、前記第１のＰ型トランジスタのウエル及び前記第２のＰ型トランジスタのウエルに接続される出力端子とを備えるウエル電位制御回路とを有し、
前記ゲート制御回路は、前記コントロール信号がロウレベルの場合に、前記第１の出力端子に前記第１の電源と同じ電圧を出力し、前記第２の出力端子に前記第２の電源と同じ電圧を出力し、前記コントロール信号がハイレベルの場合に、前記第１の出力端子及び前記第２の出力端子にアース電位を出力し、
前記ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合に、前記出力端子に前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合に、前記出力端子に前記第２の電源と同じ電圧を出力することを特徴とする電源スイッチ回路。
【請求項２】
請求項１記載の電源スイッチ回路であって、
前記ゲート制御回路は、前記第１の電源入力端子と前記アース電位間に直列に接続される第１の抵抗素子及び第１のＮ型トランジスタと、前記第２の電源入力端子と前記アース電位間に直列に接続される第２の抵抗素子及び第２のＮ型トランジスタとを備え、
前記第１のＮ型トランジスタのゲート及び前記第２のＮ型トランジスタのゲートを前記コントロール信号端子に接続し、前記第１の抵抗素子と前記第１のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第２の抵抗素子と前記第２のＮ型トランジスタとの接続点を前記第２の出力端子とすることを特徴とする電源スイッチ回路。
【請求項３】
請求項１記載の電源スイッチ回路であって、
前記ゲート制御回路は、前記第１の電源入力端子と前記アース電位間に直列に接続される第５のＰ型トランジスタ及び第１のＮ型トランジスタと、前記第２の電源入力端子と前記アース電位間に直列に接続される第６のＰ型トランジスタ及び第２のＮ型トランジスタとを備え、
前記第１のＮ型トランジスタのゲート及び前記第２のＮ型トランジスタのゲートを前記コントロール信号端子に接続し、前記第５のＰ型トランジスタのゲート及び前記第６のＰ型トランジスタのゲートを前記アース電位に接続し、前記第５のＰ型トランジスタと前記第１のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第６のＰ型トランジスタと前記第２のＮ型トランジスタとの接続点を前記第２の出力端子とすることを特徴とする電源スイッチ回路。
【請求項４】
請求項１記載の電源スイッチ回路であって、
前記ゲート制御回路は、前記第１の電源入力端子と前記アース電位間に直列に接続される第７のＰ型トランジスタ及び第１のＮ型トランジスタと、前記第２の電源入力端子と前記アース電位間に直列に接続される第８のＰ型トランジスタ及び第２のＮ型トランジスタとを備え、
前記第１のＮ型トランジスタのゲート及び、前記第２のＮ型トランジスタのゲート及び、前記第７のＰ型トランジスタのゲート及び、前記第８のＰ型トランジスタのゲートを前記コントロール信号端子に接続し、前記第７のＰ型トランジスタと前記第１のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第８のＰ型トランジスタと前記第２のＮ型トランジスタとの接続点を前記第２の出力端子とすることを特徴とする電源スイッチ回路。
【請求項５】
請求項１記載の電源スイッチ回路であって、
前記ウエル電位制御回路は、前記第１の電源入力端子と前記出力端子間に接続される第３のＰ型トランジスタと、前記第２の電源入力端子と前記出力端子間に接続される第４のＰ型トランジスタとを備え、
前記第３のＰ型トランジスタのゲートを前記第２の電源入力端子に接続し、前記第４のＰ型トランジスタのゲートを前記第１の電源入力端子に接続することを特徴とする電源スイッチ回路。
【請求項６】
請求項１記載の電源スイッチ回路であって、
前記第１の電源と前記第１のＰ型トランジスタのゲートとの間に接続される第１の容量素子と、及び／又は、前記第２の電源と前記第２のＰ型トランジスタのゲートとの間に接続される第２の容量素子とを備えることを特徴とする電源スイッチ回路。
【請求項７】
第１の電源と第２の電源間に直列に接続される第１のＰ型トランジスタ及び第２のＰ型トランジスタと、
前記第１の電源と前記第１のＰ型トランジスタのゲートとの間に接続される第１の抵抗素子と、前記第２の電源と前記第２のＰ型トランジスタのゲートとの間に接続される第２の抵抗素子と、前記第２のＰ型トランジスタのゲート及びアース電位間に接続される第６のＮ型トランジスタと、前記第１の電源と前記アース電位間に直列に接続される第３の抵抗素子及び第４の抵抗素子及び第７のＮ型トランジスタと、正転入力端子を前記第３の抵抗素子及び前記第４の抵抗素子間の接続点に接続した第１のオペアンプと、前記第１のオペアンプの反転入力を前記第２の電源に接続する配線と、前記第１のＰ型トランジスタのゲート及び前記第１のオペアンプの出力との間に接続される第５のＮ型トランジスタと、前記第５のＮ型トランジスタのゲート及び前記第６のＮ型トランジスタのゲート及び前記第７のＮ型トランジスタのゲートに接続されるコントロール信号端子と、前記第１のＰ型トランジスタのゲートに接続される第１の出力端子と、前記第２のＰ型トランジスタのゲートに接続される第２の出力端子とを備えるゲート制御回路と、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、前記第１のＰ型トランジスタのウエル及び前記第２のＰ型トランジスタのウエルに接続される出力端子とを備えるウエル電位制御回路とを有し、
前記ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合に、前記出力端子に前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合に、前記出力端子に前記第２の電源と同じ電圧を出力することを特徴とする電源スイッチ回路。
【請求項８】
請求項１記載の電源スイッチ回路であって、
前記第１のＰ型トランジスタと前記第２のＰ型トランジスタの接続点に、検査用電源供給端子を備えることを特徴とする電源スイッチ回路。
【請求項９】
第１の電源と第２の電源間に直列に接続される第９のＰ型トランジスタ及び第１０のＰ型トランジスタと、
前記第９のＰ型トランジスタ及び前記第１０のＰ型トランジスタの接続点と第３の電源間に接続される第１１のＰ型トランジスタと、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、前記第３の電源に接続される第３の電源入力端子と、コントロール信号が入力されるコントロール信号端子と、前記第９のＰ型トランジスタのゲートに接続される第１の出力端子と、前記第１０のＰ型トランジスタのゲートに接続される第２の出力端子と、前記第１１のＰ型トランジスタのゲートに接続される第３の出力端子とを備える三電源用ゲート制御回路と、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、前記第３の電源に接続される第３の電源入力端子と、前記第９のＰ型トランジスタのウエル及び前記第１０のＰ型トランジスタのウエル及び前記第１１のＰ型トランジスタのウエルに接続される出力端子とを備える三電源用ウエル電位制御回路と、
前記第９のＰ型トランジスタ、前記第１０のＰ型トランジスタ、及び前記第１１のＰ型トランジスタの接続点に接続される検査用電源供給端子とを有し、
前記三電源用ゲート制御回路は、前記コントロール信号がロウレベルの場合に、前記第１の出力端子に前記第１の電源と同じ電圧を出力し、前記第２の出力端子に前記第２の電源と同じ電圧を出力し、前記第３の出力端子に前記第３の電源と同じ電圧を出力し、前記コントロール信号がハイレベルの場合に、前記第１の出力端子及び前記第２の出力端子及び前記第３の出力端子に前記アース電位を出力し、
前記三電源用ウエル電位制御回路は、前記第１の電源の電圧値が前記第２の電源の電圧値及び前記第３の電源の電圧値より大きい場合に、前記出力端子に前記第１の電源と同じ電圧を出力し、前記第２の電源の電圧値が前記第１の電源の電圧値及び前記第３の電源の電圧値より大きい場合に、前記出力端子に前記第２の電源と同じ電圧を出力し、前記第３の電源の電圧値が前記第１の電源の電圧値及び前記第２の電源の電圧値より大きい場合に、前記出力端子に前記第３の電源と同じ電圧を出力することを特徴とする電源スイッチ回路。
【請求項１０】
請求項９記載の電源スイッチ回路であって、
前記三電源用ゲート制御回路は、前記第１の電源入力端子と前記アース電位間に直列に接続される第５の抵抗素子及び第８のＮ型トランジスタと、前記第２の電源入力端子と前記アース電位間に直列に接続される第６の抵抗素子及び第９のＮ型トランジスタと、前記第３の電源入力端子と前記アース電位間に直列に接続される第７の抵抗素子及び第１０のＮ型トランジスタとを備え、
前記第８のＮ型トランジスタのゲート及び、前記第９のＮ型トランジスタのゲート及び、前記第１０のＮ型トランジスタのゲートを前記コントロール信号端子に接続し、
前記第５の抵抗素子と前記第８のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第６の抵抗素子と前記第９のＮ型トランジスタとの接続点を前記第２の出力端子とし、前記第７の抵抗素子と前記第１０のＮ型トランジスタとの接続点を前記第３の出力端子とすることを特徴とする電源スイッチ回路。
【請求項１１】
請求項９記載の電源スイッチ回路であって、
前記三電源用ウエル電位制御回路は、第１と第２のウエル電位制御回路を含み、
前記第１と第２のウエル電位制御回路のそれぞれは、第１の電源入力端子と出力端子間に接続する第３のＰ型トランジスタと、第２の電源入力端子と前記出力端子間に接続する第４のＰ型トランジスタとを備え、前記第３のＰ型トランジスタのゲートを前記第２の電源入力端子と接続し、前記第４のＰ型トランジスタのゲートを前記第１の電源入力端子と接続するものであり、
前記三電源用ウエル電位制御回路の第１の電源入力端子を前記第１のウエル電位制御回路の第１の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第２の電源入力端子を前記第１のウエル電位制御回路の第２の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第３の電源入力端子を前記第２のウエル電位制御回路の第２の電源入力端子に接続し、前記第１のウエル電位制御回路の出力端子を前記第２のウエル電位制御回路の第１の電源入力端子に接続し、前記第２のウエル電位制御回路の出力端子を前記三電源用ウエル電位制御回路の出力端子とすることを特徴とする電源スイッチ回路。
【請求項１２】
第１の電源と第２の電源間に接続される第１１のＮ型トランジスタと、
前記第１１のＮ型トランジスタのゲートとアース電位間に接続される第８の抵抗素子と、
前記第１１のＮ型トランジスタのゲート及び前記第８の抵抗素子の接続点に接続される検査用信号入力端子とを備えることを特徴とする電源スイッチ回路。
【請求項１３】
第１の電源と第２の電源間に接続される第１１のＮ型トランジスタと、
前記第１１のＮ型トランジスタのゲートとアース電位間に接続される第８の抵抗素子と、
前記第１１のＮ型トランジスタのゲート及び前記第８の抵抗素子の接続点と前記第１の電源間に接続され、ゲートに反転コントロール信号が入力される第１２のＰ型トランジスタとを備えることを特徴とする電源スイッチ回路。
【請求項１４】
第１の電源と第２の電源間に接続される第１１のＮ型トランジスタと、
前記第１１のＮ型トランジスタのゲートとアース電位間に接続される第８の抵抗素子と、
前記第１の電源と第３の電源間に接続される第１２のＮ型トランジスタと、
前記第１２のＮ型トランジスタのゲートと前記アース電位間に接続される第９の抵抗素子と、
前記第１の電源と第４の電源間に接続される第１３のＮ型トランジスタと、
前記第１３のＮ型トランジスタのゲートと前記アース電位間に接続される第１０の抵抗素子と、
前記第１１のＮ型トランジスタのゲート及び前記第８の抵抗素子の接続点と、前記第１２のＮ型トランジスタのゲート及び前記第９の抵抗素子の接続点と、前記第１３のＮ型トランジスタのゲート及び前記第１０の抵抗素子の接続点とに共通に接続される検査用信号入力端子とを備えることを特徴とする電源スイッチ回路。
【請求項１５】
第１の電源と第２の電源間に接続され、トリプルウエルプロセスによりウエル電位が制御可能な第１１のＮ型トランジスタと、
前記第１１のＮ型トランジスタのゲートとアース電位間に接続される第８の抵抗素子と、
前記第１１のＮ型トランジスタのウエルに接続される検査用ウエル電位制御端子と、
前記第１１のＮ型トランジスタのゲートに接続される検査用信号入力端子とを備えることを特徴とする電源スイッチ回路。
【請求項１６】
第１の電源と第２の電源間に接続され、トリプルウエルプロセスによりウエル電位が制御可能な第１１のＮ型トランジスタと、
前記第１１のＮ型トランジスタのゲート及びアース電位間に接続される第８の抵抗素子と、
前記第１１のＮ型トランジスタのウエルに接続される検査用ウエル電位制御端子と、
前記第１１のＮ型トランジスタのゲート及び前記第８の抵抗素子の接続点と前記第１の電源間に接続され、ゲートに反転コントロール信号が入力される第１２のＰ型トランジスタとを備えることを特徴とする電源スイッチ回路。
【請求項１７】
第１の電源と第２の電源間に直列に接続される第１のＰ型トランジスタ及び第２のＰ型トランジスタと、
前記第１の電源と前記第２の電源間に接続される第１４のＮ型トランジスタと、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源端子と、コントロール信号が入力されるコントロール信号端子と、反転コントロール信号が入力される反転コントロール信号端子と、前記第１のＰ型トランジスタのゲートに接続される第１の出力端子と、前記第２のＰ型トランジスタのゲートに接続される第２の出力端子と、前記第１４のＮ型トランジスタのゲートに接続される第３の出力端子とを備えるＰＮゲート制御回路と、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、前記第１のＰ型トランジスタのウエル及び前記第２のＰ型トランジスタのウエルに接続される出力端子とを備えるウエル電位制御回路とを有し、
前記ＰＮゲート制御回路は、前記コントロール信号がロウレベルで前記反転コントロール信号がハイレベルの場合に、第１の出力端子に前記第１の電源と同じ電圧を出力し、第２の出力端子に前記第２の電源と同じ電圧を出力し、第３の出力端子に前記アース電位を出力し、前記コントロール信号がハイレベルで前記反転コントロール信号がロウレベルの場合に、第１の出力端子及び第２の出力端子にアース電位を出力し、第３の出力端子に前記第１の電源と同じ電圧を出力し、
前記ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合に、前記出力端子に前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合に、前記出力端子に前記第２の電源と同じ電圧を出力することを特徴とする電源スイッチ回路。
【請求項１８】
請求項１７記載の電源スイッチ回路であって、
前記ＰＮゲート制御回路は、前記第１の電源入力端子と前記アース電位間に直列に接続される第１１の抵抗素子及び第１５のＮ型トランジスタと、前記第２の電源入力端子と前記アース電位間に直列に接続される第１２の抵抗素子及び第１６のＮ型トランジスタと、前記第１の電源と前記アース電位間に直列に接続される第１３のＰ型トランジスタ及び第１３の抵抗素子とを備え、
前記第１５のＮ型トランジスタのゲート及び前記第１６のＮ型トランジスタのゲートを前記コントロール信号端子に接続し、前記第１３のＰ型トランジスタのゲートを前記反転コントロール信号端子に接続し、前記第１１の抵抗素子と前記第１５のＮ型トランジスタとの接続点を前記第１の出力端子に接続し、前記第１２の抵抗素子と前記第１６のＮ型トランジスタとの接続点を前記第２の出力端子に接続し、前記第１３のＰ型トランジスタと前記第１３の抵抗素子と接続点を前記第３の出力端子に接続することを特徴とする電源スイッチ回路。
【請求項１９】
第１の電源と第２の電源間に直列に接続される第１のＰ型トランジスタ及び第２のＰ型トランジスタと、
前記第１の電源と前記第２の電源間に接続される第１４のＮ型トランジスタと、
前記第１の電源と前記第１のＰ型トランジスタのゲートとの間に接続される第１４の抵抗素子と、
前記第２の電源と前記第２のＰ型トランジスタのゲートとの間に接続される第１５の抵抗素子と、
前記第２のＰ型トランジスタのゲート及びアース電位間に接続される第１８のＮ型トランジスタと、
前記第１の電源とアース電位間に直列に接続される第１７の抵抗素子及び第１８の抵抗素子及び第１７のＮ型トランジスタと、
正転入力端子を前記第１７の抵抗素子及び前記第１８の抵抗素子間の接続点に接続した第１のオペアンプと、
前記第１のオペアンプの反転入力と前記第２の電源を接続する配線と、
前記第１のＰ型トランジスタのゲート及び前記第１のオペアンプの出力との間に接続される第２０のＮ型トランジスタと、
前記第１４のＮ型トランジスタのゲート及びアース電位間に接続される第１６の抵抗素子と、
前記第１４のＮ型トランジスタのゲート及び前記第１のオペアンプの出力との間に接続される第１９のＮ型トランジスタと、
前記第１７のＮ型トランジスタのゲート及び、前記第１８のＮ型トランジスタのゲート及び、前記第１９のＮ型トランジスタのゲート及び、前記第２０のＮ型トランジスタのゲートに接続されるコントロール信号端子と、
第１の電源入力端子及び、第２の電源入力端子及び、出力端子を備えるウエル電位制御回路とを有し、
前記ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合に、前記出力端子に前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合に、前記出力端子に前記第２の電源と同じ電圧を出力することを特徴とする電源スイッチ回路。
【請求項２０】
請求項９記載の電源スイッチ回路であって、
前記三電源用ウエル電位制御回路は、第１と第２と第３の三電源用電圧判別回路を含み、
前記第１と第２と第３の三電源用電圧判別回路のそれぞれは、電源入力端子と出力端子間に直列に接続する第１４と第１５のＰ型トランジスタと、電源入力端子と出力端子間に接続する第２０のＮ型トランジスタとを備え、
前記第２０のＮ型トランジスタのゲートは前記電源入力端子に接続されるものであり、
前記三電源用ウエル電位制御回路の第１の電源入力端子は、前記第１の三電源用電圧判別回路の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第２の電源入力端子は、前記第２の三電源用電圧判別回路の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第３の電源入力端子は、前記第３の三電源用電圧判別回路の電源入力端子に接続し、
前記第１の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、前記三電源用ウエル電位制御回路の第２の電源入力端子と、前記三電源用ウエル電位制御回路の第３の電源入力端子、または、前記三電源用ウエル電位制御回路の第３の電源入力端子と、前記三電源用ウエル電位制御回路の第２の電源入力端子に接続し、
前記第２の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、前記三電源用ウエル電位制御回路の第１の電源入力端子と、前記三電源用ウエル電位制御回路の第３の電源入力端子、または、前記三電源用ウエル電位制御回路の第３の電源入力端子と、前記三電源用ウエル電位制御回路の第１の電源入力端子に接続し、
前記第３の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、前記三電源用ウエル電位制御回路の第１の電源入力端子と、前記三電源用ウエル電位制御回路の第２の電源入力端子、または、前記三電源用ウエル電位制御回路の第２の電源入力端子と、前記三電源用ウエル電位制御回路の第１の電源入力端子に接続し、
前記三電源用ウエル電位制御回路の出力端子は、前記第１と第２と第３の三電源用電圧判別回路の出力端子に接続することを特徴とする電源スイッチ回路。
【請求項２１】
請求項９記載の電源スイッチ回路であって、
前記三電源用ウエル電位制御回路は、第１と第２と第３の三電源用電圧判別回路を含み、
前記第１と第２と第３の三電源用電圧判別回路のそれぞれは、電源入力端子と出力端子間に直列に接続する第１４と第１５のＰ型トランジスタとを備え、
前記三電源用ウエル電位制御回路の第１の電源入力端子は、前記第１の三電源用電圧判別回路の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第２の電源入力端子は、前記第２の三電源用電圧判別回路の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第３の電源入力端子は、前記第３の三電源用電圧判別回路の電源入力端子に接続し、
前記第１の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、前記三電源用ウエル電位制御回路の第２の電源入力端子と、前記三電源用ウエル電位制御回路の第３の電源入力端子、または、前記三電源用ウエル電位制御回路の第３の電源入力端子と、前記三電源用ウエル電位制御回路の第２の電源入力端子に接続し、
前記第２の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、前記三電源用ウエル電位制御回路の第１の電源入力端子と、前記三電源用ウエル電位制御回路の第３の電源入力端子、または、前記三電源用ウエル電位制御回路の第３の電源入力端子と、前記三電源用ウエル電位制御回路の第１の電源入力端子に接続し、
前記第３の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、前記三電源用ウエル電位制御回路の第１の電源入力端子と、前記三電源用ウエル電位制御回路の第２の電源入力端子、または、前記三電源用ウエル電位制御回路の第２の電源入力端子と、前記三電源用ウエル電位制御回路の第１の電源入力端子に接続し、
前記三電源用ウエル電位制御回路の出力端子は、前記第１と第２と第３の三電源用電圧判別回路の出力端子に接続することを特徴とする電源スイッチ回路。
【請求項２２】
検査用電源供給端子と第１の電源間に接続される第１８のＰ型トランジスタ、前記検査用電源供給端子と第２の電源間に接続される第１９のＰ型トランジスタ、前記検査用電源供給端子と第３の電源間に接続される第２０のＰ型トランジスタ、前記検査用電源供給端子と第４の電源間に接続される第２１のＰ型トランジスタ、及び前記検査用電源供給端子と第５の電源間に接続される第２２のＰ型トランジスタと、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、前記第３の電源に接続される第３の電源入力端子と、前記第４の電源に接続される第４の電源入力端子と、前記第５の電源に接続される第５の電源入力端子と、コントロール信号が入力されるコントロール信号端子と、前記第１８のＰ型トランジスタのゲートに接続される第１の出力端子と、前記第１９のＰ型トランジスタのゲートに接続される第２の出力端子と、前記第２０のＰ型トランジスタのゲートに接続される第３の出力端子と、前記第２１のＰ型トランジスタのゲートに接続される第４の出力端子と、前記第２２のＰ型トランジスタのゲートに接続される第５の出力端子とを備える五電源用ゲート制御回路と、
前記第１の電源に接続される第１の電源入力端子と、前記第２の電源に接続される第２の電源入力端子と、前記第３の電源に接続される第３の電源入力端子と、前記第４の電源に接続される第４の電源入力端子と、前記第５の電源に接続される第５の電源入力端子と、前記第１８のＰ型トランジスタのウエル及び、前記第１９のＰ型トランジスタのウエル及び、前記第２０のＰ型トランジスタのウエル及び、前記第２１のＰ型トランジスタのウエル及び、前記第２２のＰ型トランジスタのウエル、に同時に接続される出力端子とを備える五電源用ウエル電位制御回路とを有し、
前記五電源用ゲート制御回路は、前記コントロール信号がロウレベルの場合に、前記第１の出力端子に前記第１の電源と同じ電圧を出力し、前記第２の出力端子に前記第２の電源と同じ電圧を出力し、前記第３の出力端子に前記第３の電源と同じ電圧を出力し、前記第４の出力端子に前記第４の電源と同じ電圧を出力し、前記第５の出力端子に前記第５の電源と同じ電圧を出力し、前記コントロール信号がハイレベルの場合に、前記第１の出力端子及び前記第２の出力端子及び前記第３の出力端子及び前記第４の出力端子及び前記第５の出力端子に前記アース電位を出力し、
前記五電源用ウエル電位制御回路は、前記第１の電源の電圧値が、前記第２の電源の電圧値及び、前記第３の電源の電圧値及び、前記第４の電源の電圧値及び、前記第５の電源の電圧値より大きい場合に、前記出力端子に前記第１の電源と同じ電圧を出力し、前記第２の電源の電圧値が前記第１の電源の電圧値及び、前記第３の電源の電圧値及び、前記第４の電源の電圧値及び、前記第５の電源の電圧値より大きい場合に、前記出力端子に前記第２の電源と同じ電圧を出力し、前記第３の電源の電圧値が前記第１の電源の電圧値及び、前記第２の電源の電圧値及び、前記第４の電源の電圧値及び、前記第５の電源の電圧値より大きい場合に、前記出力端子に前記第３の電源と同じ電圧を出力し、前記第４の電源の電圧値が前記第１の電源の電圧値及び、前記第２の電源の電圧値及び、前記第３の電源の電圧値及び、前記第５の電源の電圧値より大きい場合に、前記出力端子に前記第４の電源と同じ電圧を出力し、前記第５の電源の電圧値が前記第１の電源の電圧値及び、前記第２の電源の電圧値及び、前記第３の電源の電圧値及び、前記第４の電源の電圧値より大きい場合に、前記出力端子に前記第５の電源と同じ電圧を出力することを特徴とする電源スイッチ回路。
【請求項２３】
請求項２２記載の電源スイッチ回路であって、
前記五電源用ウエル電位制御回路は、第１と第２と第３と第４と第５の五電源用電圧判別回路を含み、
前記第１と第２と第３と第４と第５の五電源用電圧判別回路はそれぞれ、電源入力端子と、第１と第２と第３と第４の電源入力端子と、出力端子を有し、
前記第１の五電源用電圧判別回路の電源入力端子は、前記五電源用ウエル電位制御回路の第１の電源入力端子に接続し、前記第１の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、前記五電源用ウエル電位制御回路の第２の電源入力端子又は、第３の電源入力端子又は、第４の電源入力端子又は、第５の電源入力端子のいずれかに接続し、
前記第２の五電源用電圧判別回路の電源入力端子は、前記五電源用ウエル電位制御回路の第２の電源入力端子に接続し、前記第２の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、前記五電源用ウエル電位制御回路の第１の電源入力端子又は、第３の電源入力端子又は、第４の電源入力端子又は、第５の電源入力端子のいずれかに接続し、
前記第３の五電源用電圧判別回路の電源入力端子は、前記五電源用ウエル電位制御回路の第３の電源入力端子に接続し、前記第３の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、前記五電源用ウエル電位制御回路の第１の電源入力端子又は、第２の電源入力端子又は、第４の電源入力端子又は、第５の電源入力端子のいずれかに接続し、
前記第４の五電源用電圧判別回路の電源入力端子は、前記五電源用ウエル電位制御回路の第４の電源入力端子に接続し、前記第４の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、前記五電源用ウエル電位制御回路の第１の電源入力端子又は、第２の電源入力端子又は、第３の電源入力端子又は、第５の電源入力端子のいずれかに接続し、
前記第５の五電源用電圧判別回路の電源入力端子は、前記五電源用ウエル電位制御回路の第５の電源入力端子に接続し、前記第５の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、前記五電源用ウエル電位制御回路の第１の電源入力端子又は、第２の電源入力端子又は、第３の電源入力端子又は、第４の電源入力端子のいずれかに接続し、
前記それぞれの五電源用電圧判別回路の全ての出力端子は、１つに接続し、五電源用ウエル電位制御回路の出力端子とすることを特徴とする電源スイッチ回路。
【請求項２４】
請求項２２記載の電源スイッチ回路であって、
前記五電源用ゲート制御回路は、第１と第２と第３と第４と第５のゲート信号回路を含み、
前記第１と第２と第３と第４と第５のゲート信号回路はそれぞれ、電源入力端子と、コントロール信号端子と、出力端子を有し、
前記第１と第２と第３と第４と第５のゲート信号回路の全てのコントロール信号端子は、前記五電源用ゲート制御回路のコントロール信号端子に接続し、
前記第１と第２と第３と第４と第５のゲート信号回路の電源入力端子はそれぞれ、前記五電源用ゲート制御回路の第１と第２と第３と第４と第５の電源入力端子に接続し、
前記第１と第２と第３と第４と第５のゲート信号回路の出力端子はそれぞれ、前記五電源用ゲート制御回路の第１と第２と第３と第４と第５の出力端子に接続することを特徴とする電源スイッチ回路。
【請求項２５】
請求項２３記載の電源スイッチ回路であって、
前記五電源用電圧判別回路は、電源入力端子と出力端子間に直列に接続する、第２３と第２４と第２５と第２６のＰ型トランジスタと、電源入力端子と出力端子間に直列に接続する、第２１のＮ型トランジスタとを備え、
前記第２１のＮ型トランジスタのゲートは前記電源入力端子に接続し、
前記第２３と第２４と第２５と第２６のＰ型トランジスタのゲートを、それぞれ、第１と第２と第３と第４の電源入力端子とすることを特徴とする電源スイッチ回路。
【請求項２６】
請求項２３記載の電源スイッチ回路であって、
前記五電源用電圧判別回路は、電源入力端子と出力端子間に直列に接続する、第２７と第２８と第２９と第３０のＰ型トランジスタを備え、
前記第２７と第２８と第２９と第３０のＰ型トランジスタのゲートを、それぞれ、第１と第２と第３と第４の電源入力端子とすることを特徴とする電源スイッチ回路。
【請求項２７】
請求項２２記載の電源スイッチ回路であって、
前記コントロール信号端子に検査用制御入力端子を接続し、
前記コントロール信号端子と前記検査用制御入力端子の接続点と、アース電位間に直列に接続される第２０の抵抗素子を備えることを特徴とする電源スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳのＬＳＩに用いられる電源スイッチ回路に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ技術において、あらゆる素子をワンチップ化する、いわゆるシステムオンチップと言われる技術が主流になってきている。そのため、多数の機能ブロックが１つのチップ上に混載することになるが、各機能ブロック間でのノイズの干渉を避けるため、また、低消費電力化の目的で各機能ブロック毎での最低限の電圧で動作させ、さらに、未使用時には一部の機能ブロックの電源を遮断させる必要がある。
【０００３】
そのため、各機能ブロックへの電源を分割して供給する電源分離は、今やどんなＬＳＩにも含まれているといっても過言ではない。しかし、電源分離は、ＬＳＩの端子増加を招きＬＳＩ出荷検査などの工程において、すべての機能ブロックへの電源供給が困難な場合が存在する。
【０００４】
その対策として、ＬＳＩの出荷検査などの特殊な場合にのみ、各機能ブロック毎に分離された電源を接続する電源スイッチを、チップ上に搭載することが考えられる。チップ上に搭載する電源スイッチの構成としては、アナログスイッチがある。
【０００５】
例えば、特許文献１には、特殊な使用条件において、アナログスイッチ回路の、入力側から素子内に、過大な電流が流れる事を抑制している回路構成が、考案されている。図１８は、特許文献１のアナログスイッチを電源スイッチとして使用した場合の構成の一例を示す概略図である。
【０００６】
並列に接続された極性の異なるＭＯＳトランジスタＰ１、Ｎ１４のゲート電位がノードＰＧ，ＮＧによって、コントロールされており、スイッチがＯＮ状態のときで、第２の電源ＶＤＤ２より第１の電源ＶＤＤ１の電位が高い場合、端子ＡＩＮから電位ＶＤＤ１の電圧が端子ＡＯＵＴに伝達され、第１の電源ＶＤＤ１より第２の電源ＶＤＤ２の電位が高い場合、端子ＡＯＵＴから電位ＶＤＤ２の電圧が端子ＡＩＮに、伝達される。
【０００７】
この時、Ｐ型トランジスタＰ１のウエル電位は、ウエル電位制御回路２aによって、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２のどちらか高い電圧が選択され、ウエル電位制御回路２ａの出力端子ＶＮＷより供給されているため、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２のどちらが高い電圧の場合でも、Ｐ型トランジスタＰ１のウエルを通じて過大な電流が流れる事はない。
【０００８】
また、特許文献２には、特殊な使用条件において、アナログスイッチ回路の、入力側からアース電位に向かって寄生ダイオードを経由して不要な、電流が流れる事を防止することが出来る回路構成が、考案されている。
【０００９】
図１９は、特許文献２のアナログスイッチを電源スイッチとして使用した場合の構成の一例を示す概略図である。並列に接続された極性の異なるＭＯＳトランジスタＰ１、Ｎ１４のゲート電位がノードＰＧ，ＮＧによってコントロールされており、ゲート制御回路１gの電源は、Ｐ型トランジスタＰ１のウエルと、同じ電圧が供給されている。
【００１０】
スイッチがＯＮ状態の時で、第１の電源ＶＤＤ１の電位より、第２の電源ＶＤＤ２の電位の方が高い場合、端子ＡＯＵＴから第２の電源ＶＤＤ２の電位が端子ＡＩＮに伝達されるが、Ｐ型トランジスタＰ１のウエル電位は、ダイオードＤ１によって、第２の電源ＶＤＤ２から第２の電源ＶＤＤ２の電位にほぼ等しい電圧が供給されるため、Ｐ型トランジスタＰ１のウエルを通じて過大な電流が流れる事はない。
【特許文献１】特開２００３−２２９７４８号公報（図３）
【特許文献２】特開平１０−４１８００号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のアナログスイッチでは、スイッチをオフ状態にする場合、スイッチを制御する制御信号の電圧を、複数ある電源のどの電源にするかと言う問題が存在する。特にアナログスイッチを構成するＰ型トランジスタをＯＦＦ状態にするためには、Ｐ型トランジスタのゲート電圧を最も高い電源電圧の電源にする必要がある。
【００１２】
具体的に説明すると、ＬＳＩの通常使用時においては、各機能ブロックの電源間のスイッチはオフ状態にする必要があるが、複数の機能ブロックの電源電圧に差が発生した場合、複数の機能ブロックの電源間を接続するアナログスイッチの制御信号の電圧が他の電源電圧より低い場合、アナログスイッチを構成する、Ｐ型トランジスタのゲート電圧が、ソース電圧又は、ドレイン電圧より低くなり、Ｐ型トランジスタがオフ状態にならず、アナログスイッチで接続された異なる電源間で、電流が流れると言う問題が発生する。
【００１３】
そのため、アナログスイッチを構成する、Ｐ型トランジスタのゲート電圧は、スイッチが接続される各機能ブロック毎の電源の中で最も高い電圧である必要がある。
【００１４】
また、ダイオードを用いて、複数ある機能ブロックの電源から最も高い電圧を、ゲート制御回路へ供給する方法では、ダイオード素子部分で電圧降下が発生するため、ゲート制御回路からのハイレベル出力も電圧降下し、アナログスイッチを構成するＰ型トランジスタを十分なオフ状態にできず、リーク電流が発生する問題がある。
【００１５】
本発明は、上記従来の事情に鑑みてなされたものであって、ＬＳＩチップ上で分離された複数の機能ブロック毎の電源に電圧差が発生しても、電源間をつなぐスイッチのオフ状態において電流を確実に遮断することが出来る電源スイッチ回路を提供することを目的としている。
【課題を解決するための手段】
【００１６】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、電源スイッチ回路として、第１の電源入力端子及び、第２の電源入力端子及び、コントロール信号端子及び、第１の出力端子及び、第２の出力端子を持つゲート制御回路と、第１の電源入力端子及び、第２の電源入力端子及び、出力端子を持つウエル電位制御回路と第１の電源と第２の電源間に直列に接続された、第１のＰ型トランジスタ及び、第２のＰ型トランジスタで構成され、前記ゲート制御回路の第１の電源入力端子は、前記第１の電源に接続され、前記ゲート制御回路の第２の電源入力端子は、前記第２の電源に接続され、前記ゲート制御回路のコントロール信号端子は、コントロール信号が入力され、前記ゲート制御回路の第１の出力端子は、前記第１のＰ型トランジスタのゲートに接続され、前記ゲート制御回路の第２の出力端子は、前記第２のＰ型トランジスタのゲートに接続され、前記ウエル電位制御回路の第１の電源入力端子は、前記第１の電源に接続され、前記ウエル電位制御回路の第２の電源入力端子は、前記第２の電源に接続され、前記ウエル電位制御回路の出力端子は、前記第１のＰ型トランジスタのウエル及び、前記第２のＰ型トランジスタのウエルに接続され、前記ゲート制御回路は、前記コントロール信号がロウレベルの場合、第１の出力端子に、前記第１の電源と同じ電圧を出力し、第２の出力端子に、前記第２の電源と同じ電圧を出力し、前記コントロール信号がハイレベルの場合、第１の出力端子及び、前記第２の出力端子には、前記アース電位を出力する回路であり、前記ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合、前記ウエル電位制御回路の出力端子には、前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合、前記ウエル電位制御回路の出力端子には、前記第２の電源と同じ電圧を出力する、構成を備えたものである。
【００１７】
請求項１の発明によると、ウエル電位制御回路によって、第１のＰ型トランジスタのウエル電位及び、第２のＰ型トランジスタのウエル電位とは、前記第１の電源と前記第２の電源のどちらか電位の高いほうと、ほぼ同じになるよう制御され、ウエルを通じて電流が漏れたり、素子が破壊したりすることは無くなる。また、前記ゲート制御回路は前記コントロール信号により、電源スイッチのオン状態とオフ状態を切り替えられ、電源スイッチをオン状態にする場合は、前記第１のＰ型トランジスタのゲート電圧及び、前記第２のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、電源スイッチをオフ状態にする場合は、前記第１のＰ型トランジスタのゲート電圧を、前記第１の電源入力端子すなわち、前記第１の電源と同じ電圧に制御し、前記第２のＰ型トランジスタのゲート電圧を、前記第２の電源入力端子すなわち、前記第１の電源と同じ電圧に制御する。従来アナログスイッチで課題であった、異なる電源間を接続するスイッチにおいて、スイッチのオフ状態で、異なる電源間の電圧に差が発生した場合などでも、直列に接続された前記第１のＰ型トランジスタと、前記第２のＰ型トランジスタの、それぞれのゲート電圧が、前記第１の電源と前記第２の電源の電圧に制御されることで、前記第１の電源の電圧値と、前記第２の電源の電圧値のどちらが高くても、前記第１のＰ型トランジスタ又は、前記第２のＰ型トランジスタのどちらかが必ずオフ状態となり、電源スイッチ回路としては、電流を確実に遮断することが出来る。
【００１８】
そして、請求項２の発明では、前記請求項１のゲート制御回路の具体的な回路の１つ目であり、第１の抵抗素子及び、第１のＮ型トランジスタを、前記第１の電源入力端子とアース電位間に直列に接続し、第２の抵抗素子及び、第２のＮ型トランジスタを、前記第２の電源入力端子と前記アース電位間に直列に接続し、前記第１のＮ型トランジスタのゲート及び、前記第２のＮ型トランジスタのゲートは、前記コントロール信号端子に接続され、前記第１の抵抗素子と前記第１のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第２の抵抗素子と前記第２のＮ型トランジスタとの接続点を前記第２の出力端子とする、構成を備えたものである。
【００１９】
請求項２の発明によると、前記請求項１にあるゲート制御回路の動作必要な、電源スイッチをオン状態にする場合は、前記第１のＰ型トランジスタのゲート電圧及び前記第２のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、電源スイッチをオフ状態にする場合は前記第１のＰ型トランジスタのゲート電圧を、前記第１の電源入力端子すなわち、前記第１の電源と同じ電位に制御し前記第２のＰ型トランジスタのゲート電圧を、前記第２の電源入力端子すなわち、前記第２の電源と同じ電位に制御する事を実現できる回路である。
【００２０】
また、請求項３の発明では、前記請求項１のゲート制御回路は、第５のＰ型トランジスタ及び、第１のＮ型トランジスタを、前記第１の電源入力端子とアース電位間に直列に接続し、第６のＰ型トランジスタ及び、第２のＮ型トランジスタを、前記第２の電源入力端子と前記アース電位間に直列に接続し、前記第１のＮ型トランジスタのゲート及び、前記第２のＮ型トランジスタのゲートは、前記コントロール信号端子に接続され、前記第５のＰ型トランジスタのゲート及び、前記第６のＰ型トランジスタのゲートは、前記アース電位に接続され、前記第５のＰ型トランジスタと前記第１のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第６のＰ型トランジスタと前記第２のＮ型トランジスタとの接続点を前記第２の出力端子とする、構成を備えたものである。
【００２１】
請求項３の発明によると、前記請求項１にあるゲート制御回路の動作必要な、電源スイッチをオン状態にする場合は、前記第１のＰ型トランジスタのゲート電圧及び前記第２のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、電源スイッチをオフ状態にする場合は、前記第１のＰ型トランジスタのゲート電圧を、前記第１の電源入力端子すなわち、前記第１の電源と同じ電位に制御し前記第２のＰ型トランジスタのゲート電圧を、前記第２の電源入力端子すなわち、前記第２の電源と同じ電位に制御する事を実現できる回路である。
【００２２】
また、請求項４の発明では、前記請求項１のゲート制御回路は、第７のＰ型トランジスタ及び、第１のＮ型トランジスタとを、前記第１の電源入力端子と前記アース電位間に直列に接続し、第８のＰ型トランジスタ及び、第２のＮ型トランジスタとを、前記第２の電源入力端子と前記アース電位間に直列に接続し、前記第１のＮ型トランジスタのゲート及び、前記第２のＮ型トランジスタのゲート及び、前記第７のＰ型トランジスタのゲート及び、前記第８のＰ型トランジスタのゲートは、前記コントロール信号端子に接続され、前記第７のＰ型トランジスタと前記第１のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第８のＰ型トランジスタと前記第２のＮ型トランジスタとの接続点を前記第２の出力端子とする構成を備えたものである。
【００２３】
請求項４の発明によると、前記請求項１にあるゲート制御回路の動作必要な、電源スイッチをオン状態にする場合は、前記第１のＰ型トランジスタのゲート電圧及び、前記第２のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、電源スイッチをオフ状態にする場合は、前記第１のＰ型トランジスタのゲート電圧を、前記第１の電源入力端子すなわち、前記第１の電源と同じ電位に制御し前記第２のＰ型トランジスタのゲート電圧を、前記第２の電源入力端子すなわち、前記第２の電源と同じ電位に制御する事を実現できる回路である。
【００２４】
また、請求項５の発明では、前記請求項１のウエル電位制御回路は、第３のＰ型トランジスタを前記第１の電源入力端子と、前記出力端子間に並列に接続し、第４のＰ型トランジスタを、前記第２の電源入力端子と、前記出力端子間に並列に接続し、前記第３のＰ型トランジスタのゲートは、前記第２の電源入力端子と接続し、前記第４のＰ型トランジスタのゲートは、前記第１の電源入力端子と接続される構成を備えたものである。
【００２５】
請求項５の発明によると、従来例のウエル電位制御回路にくらべ、Ｐ型トランジスタ２個が削減され小面積化が実現できる。
【００２６】
また、請求項６の発明では、請求項１の、前記第１の電源と、前記第１のＰ型トランジスタのゲートとの間に、第１の容量素子を接続し、前記第２の電源と、前記第２のＰ型トランジスタのゲートとの間に、第２の容量素子を接続する構成を備えたものである。
【００２７】
請求項６の発明によると、電源にスパイク状のノイズが発生し前記第１のＰ型トランジスタのゲートとソース間に電位差が発生しもしくは、前記第２のＰ型トランジスタのゲートとソース間に電位差が発生した場合、前記第１の電源と、前記第２の電源間で、オフ状態の電源スイッチが瞬間的にオン状態となり、ノイズが伝播する可能性があるため、第１の電源と、前記第１のＰ型トランジスタのゲートとの間に、第１の容量素子を接続し、前記第２の電源と、前記第２のＰ型トランジスタのゲートとの間に、第２の容量素子を接続する、又は、どちらか一方のみを接続する事により、電源にスパイク状のノイズが発生した場合でも、前記第１のＰ型トランジスタのゲートとソース間に電位差を、または、前記第２のＰ型トランジスタのゲートとソース間に電位差を、小さく抑えることが出来る。
【００２８】
また、請求項７の発明では、第１のＰ型トランジスタ及び、第２のＰ型トランジスタが、第１の電源と第２の電源間に直列に接続され、前記第１の電源と前記第１のＰ型トランジスタのゲートとの間に、第１の抵抗素子を接続し、前記第２の電源と前記第２のＰ型トランジスタのゲートとの間に、第２の抵抗素子を接続し、前記第２のＰ型トランジスタのゲート及び、前記アース電位間に、第６のＮ型トランジスタを接続し、第３の抵抗素子及び、第４の抵抗素子及び、第７のＮ型トランジスタを、前記第１の電源と前記アース電位間に直列に接続し、正転入力端子を第３の抵抗素子及び、第４の抵抗素子間の接続点に接続した第１のオペアンプと、前記第１のオペアンプの反転入力を、前記第２の電源を接続する配線と、前記第１のＰ型トランジスタのゲート及び、前記第１のオペアンプの出力との間に、第５のＮ型トランジスタを接続し、前記第５のＮ型トランジスタのゲート及び、前記第６のＮ型トランジスタのゲートを、前記コントロール信号端子に接続し、前記第１の出力端子及び、前記第２の出力端子を持つゲート制御回路と、第１の電源入力端子及び、第２の電源入力端子及び、出力端子を持つウエル電位制御回路と、前記ウエル電位制御回路の第１の電源入力端子は、前記第１の電源に接続され、前記ウエル電位制御回路の第２の電源入力端子は、前記第２の電源に接続され、前記ウエル電位制御回路の出力端子は、前記第１のＰ型トランジスタのウエル及び、前記第２のＰ型トランジスタのウエルに接続され、ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合、前記出力端子には、前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合、前記出力端子には、前記第２の電源と同じ電圧を出力する構成を備えるものである。
【００２９】
請求項７の発明によると、前記第１の電源が供給源であり、前記第２の電源が供給される側で、さらに前記第１の電源の電圧値より小さい電圧を、前記第２の電源に供給することと、供給を遮断することが、コントロール信号により制御できる。また、発生される前記第２の電源の電圧値は、前記第１のオペアンプにより、前記第３の抵抗素子の抵抗値と前記第４の抵抗素子の抵抗値と、前記第７のＮ型トランジスタのオン抵抗値の比率で決まる電圧値と、前記第２の電源の電圧値が等しくなるように、前記第１のＰ型トランジスタのゲート電位が制御され、前記第２の電源に任意の電圧を発生させ、遮断と供給を制御することができる。
【００３０】
また、請求項８の発明では、請求項１の、前記第１のＰ型トランジスタと、前記第２のＰ型トランジスタとの接続点に、検査用電源供給端子を備えるものである。
【００３１】
請求項８の発明によると、前記検査用電源供給端子を備える事により、電源供給のパスが、Ｐ型トランジスタ２段から、Ｐ型トランジスタ１段となり、同じトランジスタのサイズであれば、オン抵抗が減少し、電圧降下が抑制され、より高性能な電源スイッチを構成できる。
【００３２】
また、請求項９の発明では、第１０のＰ型トランジスタ及び、第１１のＰ型トランジスタが、第１の電源と第２の電源間に直列に接続され、前記第１０のＰ型トランジスタ及び、前記第１１のＰ型トランジスタの接続点と、第３の電源間に接続された第９のＰ型トランジスタと、第１の電源入力端子及び、第２の電源入力端子及び、第３の電源入力端子及び、コントロール信号端子及び、第１の出力端子及び、第２の出力端子及び、第３の出力端子を持つ、三電源用ゲート制御回路と、第１の電源入力端子及び、第２の電源入力端子及び、第３の電源入力端子及び、出力端子を持つ、三電源用ウエル電位制御回路で構成され、前記三電源用ゲート制御回路の第１の電源入力端子は、前記第１の電源に接続され、前記三電源用ゲート制御回路の第２の電源入力端子は、前記第２の電源に接続され、前記三電源用ゲート制御回路の第３の電源入力端子は、前記第３の電源に接続され、前記三電源用ゲート制御回路のコントロール信号端子は、コントロール信号が入力され、前記三電源用ゲート制御回路の第１の出力端子は、前記第９のＰ型トランジスタのゲートに接続され、前記三電源用ゲート制御回路の第２の出力端子は、前記第１０のＰ型トランジスタのゲートに接続され、前記三電源用ゲート制御回路の第３の出力端子は、前記第１１のＰ型トランジスタのゲートに接続され、前記三電源用ウエル電位制御回路の第１の電源入力端子は、前記第１の電源に接続され、前記三電源用ウエル電位制御回路の第２の電源入力端子は、前記第２の電源に接続され、前記三電源用ウエル電位制御回路の第３の電源入力端子は、前記第３の電源に接続され、前記三電源用ウエル電位制御回路の出力端子は、前記第９のＰ型トランジスタのウエル及び、前記第１０のＰ型トランジスタのウエル及び、前記第１１のＰ型トランジスタのウエルに接続され、前記三電源用ゲート制御回路は、前記コントロール信号がロウレベルの場合、前記第１の出力端子に、前記第１の電源と同じ電圧を出力し、前記第２の出力端子に、前記第２の電源と同じ電圧を出力し、前記第３の出力端子に、前記第３の電源と同じ電圧を出力し、前記コントロール信号がハイレベルの場合、前記第１の出力端子及び、前記第２の出力端子及び、前記第３の出力端子には、前記アース電位を出力する回路であり、前記三電源用ウエル電位制御回路は、前記第１の電源の電圧値が、前記第２の電源の電圧値及び、前記第３の電源の電圧値より大きい場合、前記出力端子には、前記第１の電源と同じ電圧を出力し、前記第２の電源の電圧値が、前記第１の電源の電圧値及び、前記第３の電源の電圧値より大きい場合、前記出力端子には、前記第２の電源と同じ電圧を出力し、前記第３の電源の電圧値が、前記第１の電源の電圧値及び、前記第２の電源の電圧値より大きい場合、前記出力端子には、前記第３の電源と同じ電圧を出力し、前記第１０のＰ型トランジスタ及び、前記第１１のＰ型トランジスタ及び、前記第９のＰ型トランジスタの接続点に、検査用電源供給端子を備えるものである。
【００３３】
請求項９の発明によると、前記ゲート制御回路は前記コントロール信号により電源スイッチのオン状態とオフ状態を切り替えられ、前記ゲート制御回路が電源スイッチをオン状態にする場合は、前記第９のＰ型トランジスタのゲート電圧及び前記第１０のＰ型トランジスタのゲート電圧及び前記第１１のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、前記ゲート制御回路が電源スイッチをオフ状態にする場合は、前記第９のＰ型トランジスタのゲート電圧を、前記第１の電源と同じ電位に制御し、前記第１０のＰ型トランジスタのゲート電圧を、前記第２の電源と同じ電位に制御し、前記第１１のＰ型トランジスタのゲート電圧を、前記第３の電源と同じ電位に制御する。従来アナログスイッチで課題であった、スイッチのオフ状態で、電源電圧に差が発生した場合などでも、前記検査用電源供給端子から、接続された前記第１１のＰ型トランジスタと、前記第１０のＰ型トランジスタと、前記第９のＰ型トランジスタのそれぞれのゲート電圧が、前記第１の電源と前記第２の電源と、前記第３の電源に制御されることで、前記第１の電源の電圧値と前記第２の電源と、前記第３の電源のどの電源電圧値が高くても、電流を確実に遮断することが出来る。さらに、前記検査用電源供給端子を備える事により、電源供給のパスが、Ｐ型トランジスタ２段から、Ｐ型トランジスタ１段となり、同じトランジスタのサイズであれば、オン抵抗が減少し、電圧降下が抑制され、より高性能な電源スイッチを構成でき、１つの前記検査用電源供給端子から複数の電源に、電力を供給することができる。
【００３４】
また、請求項１０の発明では、請求項９の、前記三電源用ゲート制御回路は、第５の抵抗素子と第８のＮ型トランジスタとを、前記第１の電源入力端子と前記アース電位間に直列に接続し、第６の抵抗素子と第９のＮ型トランジスタとを、前記第２の電源入力端子と前記アース電位間に直列に接続し、第７の抵抗素子と第１０のＮ型トランジスタとを、前記第３の電源入力端子と前記アース電位間に直列に接続し、前記第８のＮ型トランジスタのゲート及び、前記第９のＮ型トランジスタのゲート及び、前記第１０のＮ型トランジスタのゲートは、前記コントロール信号端子に接続され、前記第５の抵抗素子と前記第８のＮ型トランジスタとの接続点を前記第１の出力端子とし、前記第６の抵抗素子と前記第９のＮ型トランジスタとの接続点を前記第２の出力端子とし、前記第７の抵抗素子と前記第１０のＮ型トランジスタとの接続点を前記第３の出力端子とする構成を備えるものである。
【００３５】
請求項１０の発明によると、前記請求項９にあるゲート制御回路の動作必要な、前記ゲート制御回路が電源スイッチをオン状態にする場合は、前記第９のＰ型トランジスタのゲート電圧及び、前記第１０のＰ型トランジスタのゲート電圧及び、前記第１１のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、前記ゲート制御回路が電源スイッチをオフ状態にする場合は、前記第９のＰ型トランジスタのゲート電圧を、前記第１の電源と同じ電位に制御し、前記第１０のＰ型トランジスタのゲート電圧を、前記第２の電源と同じ電位に制御し、前記第１１のＰ型トランジスタのゲート電圧を、前記第３の電源と同じ電位に制御する事を実現できる回路である。
【００３６】
また、請求項１１の発明では、請求項９の、前記三電源用ウエル電位制御回路は、請求項５のウエル電位制御回路を２つ組み合わせて構成され、前記三電源用ウエル電位制御回路の第１の電源入力端子を、第１のウエル電位制御回路の第１の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第２の電源入力端子を、第１のウエル電位制御回路の第２の電源入力端子に接続し、前記三電源用ウエル電位制御回路の第３の電源入力端子を、第２のウエル電位制御回路の第２の電源入力端子に接続し、第１のウエル電位制御回路の出力端子を、第２のウエル電位制御回路の第１の電源入力端子に接続し、第２のウエル電位制御回路の出力端子を、前記三電源用ウエル電位制御回路の出力端子とする構成を備えるものである。
【００３７】
請求項１１の発明によると、三電源用ウエル電位制御回路は、二電源用のウエル電位制御回路を２つ組み合わせて構成され、三電源用ウエル電位制御回路の第１の電源入力端子を、第１のウエル電位制御回路の第１の電源入力端子に接続し、三電源用ウエル電位制御回路の第２の電源入力端子を、第１のウエル電位制御回路の第２の電源入力端子に接続し、三電源用ウエル電位制御回路の第３の電源入力端子を、第２のウエル電位制御回路の第２の電源入力端子に接続し、第１のウエル電位制御回路の出力端子を、第２のウエル電位制御回路の第１の電源入力端子に接続し、第２のウエル電位制御回路の出力端子を、三電源用ウエル電位制御回路の出力端子とする構成である。動作としては、二電源用のウエル電位制御回路を２段構成にして、電源入力端子を２系統から３系統に増やしたものであり、請求項９の前記三電源用ウエル電位制御回路に必要な異なる３つの電源の中で一番電位の高い電源電圧を出力する回路を実現できる。
【００３８】
また、請求項１２の発明では、第１の電源と第２の電源間に、接続された第１１のＮ型トランジスタと、前記第１１のＮ型トランジスタのゲートと、前記アース電位間に接続された、第８の抵抗素子と、前記第１１のＮ型トランジスタのゲート及び、前記第８の抵抗素子の接続点に、検査用信号入力端子を備えたものである。
【００３９】
請求項１２の発明によると、スイッチにＰ型トランジスタを用いず、Ｎ型トランジスタのみで構成することで、スイッチをオフ状態する場合、前記検査用信号入力端子をオープン状態にし、前記第１１のＮ型トランジスタのゲートを、前記第８の抵抗素子でアース電位にできるため、前記第１の電源の電圧値と、前記第２の電源の電圧値のどちらが高くても、電流を確実に遮断することが出来る。また、スイッチをオン状態にする場合は、前記検査用信号入力端子に高電圧を印加する事で制御し、通常使用時は、前記検査用信号入力端子をオープン状態にする事で、スイッチがオフ状態に出来る。
【００４０】
また、請求項１３の発明では、第１の電源と第２の電源間に、接続された第１１のＮ型トランジスタと、前記第１１のＮ型トランジスタのゲートと、前記アース電位間に接続された、第８の抵抗素子と、前記第１１のＮ型トランジスタのゲート及び、前記第８の抵抗素子の接続点と、前記第１の電源間に接続された第１２のＰ型トランジスタと、前記第１２のＰ型トランジスタのゲートに、反転コントロール信号が接続される構成を備えるものである。
【００４１】
請求項１３の発明によると、スイッチにＰ型トランジスタを用いず、Ｎ型トランジスタのみで、構成することで、スイッチをオフ状態する場合、前記第１２のＰ型トランジスタのゲートをハイレベルにし、前記第１２のＰ型トランジスタをオフ状態しに、前記第１１のＮ型トランジスタのゲートを、前記第８の抵抗素子でアース電位にできるため、前記第１の電源の電圧値と、前記第２の電源の電圧値のどちらが高くても電流を確実に遮断することが出来る。また、スイッチをオン状態にする場合は、前記反転コントロール信号にロウレベルを印加する事で制御し、スイッチをオフ状態にする場合は、前記反転コントロール信号にハイレベルを印加する事で制御する。
【００４２】
また、請求項１４の発明では、第１の電源と第２の電源間に、接続された第１１のＮ型トランジスタと、前記第１１のＮ型トランジスタのゲートと、アース電位間に接続された第８の抵抗素子と、第１の電源と第３の電源間に、接続された第１２のＮ型トランジスタと、前記第１２のＮ型トランジスタのゲートと、アース電位間に接続された第９の抵抗素子と、第１の電源と第４の電源間に、接続された第１３のＮ型トランジスタと、前記第１３のＮ型トランジスタのゲートと、アース電位間に接続された第１０の抵抗素子と、前記第１１のＮ型トランジスタのゲート及び、前記第８の抵抗素子の接続点と、前記第１２のＮ型トランジスタのゲート及び、前記第９の抵抗素子の接続点と、前記第１３のＮ型トランジスタのゲート及び、前記第１０の抵抗素子の接続点とは、共通に接続され、検査用信号入力端子と接続される構成を備えるものである。
【００４３】
請求項１４の発明によると、前記請求項１２の電源スイッチ回路を、前記第１の電源と前記第２の電源間に配置し、前記第１の電源と前記第３の電源間に配置し、前記第１の電源と前記第４の電源間に配置した場合に、前記３個のスイッチの同時制御が可能な場合、それぞれの検査用信号入力端子の共用化ができる。また、検査用信号入力端子の共用化により端子数の削減が可能である。
【００４４】
また、請求項１５の発明では、第１の電源と第２の電源間に、接続された第１１のＮ型トランジスタと、前記第１１のＮ型トランジスタのゲートと、前記アース電位間に接続された第８の抵抗素子と、トリプルウエルプロセスにより、ウエル電位が制御可能な前記第１１のＮ型トランジスタのウェルに、検査用ウエル電位制御端子と、前記第１１のＮ型トランジスタのゲートに、検査用信号入力端子を備えたものである。
【００４５】
請求項１５の発明は、請求項１２の発明と同じく、スイッチにＰ型トランジスタを用いず、Ｎ型トランジスタのみで構成することで、スイッチをオフ状態する場合、前記検査用信号入力端子をオープン状態にし、前記第１１のＮ型トランジスタのゲートを、前記第８の抵抗素子でアース電位にできるため、前記第１の電源の電圧値と、前記第２の電源の電圧値のどちらが高くても、電流を確実に遮断することが出来る。また、スイッチをオン状態にする場合は、前記検査用信号入力端子に高電圧を印加する事で制御し、通常使用時は、前記検査用信号入力端子をオープン状態にする事で、スイッチがオフ状態に出来る。さらに、トリプルウエルプロセスを用いることにより、Ｎ型トランジスタのウエル電位を制御できる。また、前記ウエル電位制御用電圧入力端子から、アース電位以下の電圧を入力することで、バックバイアス効果により、前記第１１のＮ型トランジスタのしきい値電圧が下がり、スイッチをオン状態での電圧降下が抑制できる。
【００４６】
また、請求項１６の発明では、第１の電源と第２の電源間に接続された第１１のＮ型トランジスタと、前記第１１のＮ型トランジスタのゲート及び、アース電位間に接続された第８の抵抗素子と、トリプルウエルプロセスにより、ウエル電位が制御可能である、前記第１１のＮ型トランジスタのウエルに、検査用ウエル電位制御端子と、前記第１１のＮ型トランジスタのゲート及び、前記第８の抵抗素子の接続点と、前記第１の電源間に接続された第１２のＰ型トランジスタと、前記第１２のＰ型トランジスタのゲートに、反転コントロール信号が接続される構成を備えるものである。
【００４７】
請求項１６の発明は、請求項１３の発明と同じく、スイッチにＰ型トランジスタを用いず、Ｎ型トランジスタのみで、構成することで、スイッチをオフ状態する場合、前記第１２のＰ型トランジスタのゲートをハイレベルにし、前記第１２のＰ型トランジスタをオフ状態しに、前記第１１のＮ型トランジスタのゲートを、前記第８の抵抗素子でアース電位にできるため、前記第１の電源の電圧値と、前記第２の電源の電圧値のどちらが高くても電流を確実に遮断することが出来る。また、スイッチをオン状態にする場合は、前記反転コントロール信号にロウレベルを印加する事で制御し、スイッチをオフ状態にする場合は、前記反転コントロール信号にハイレベルを印加する事で制御する。さらに、トリプルウエルプロセスを用いることにより、Ｎ型トランジスタのウエル電位を制御できる。また、前記ウエル電位制御用電圧入力端子から、アース電位以下の電圧を入力することで、バックバイアス効果により、前記第１１のＮ型トランジスタのしきい値電圧が下がり、スイッチをオン状態での電圧降下が抑制できる。
【００４８】
また、請求項１７の発明では、第１の電源入力端子及び、第２の電源端子及び、コントロール信号端子及び、反転コントロール信号端子及び、第１の出力端子及び、第２の出力端子及び、第３の出力端子を持つ、ＰＮゲート制御回路と、第１の電源入力端子及び、第２の電源入力端子及び、出力端子を持つウエル電位制御回路と、第１の電源と第２の電源間に、接続された第１４のＮ型トランジスタと、第１の電源と第２の電源間に直列に接続された、第１のＰ型トランジスタ及び、第２のＰ型トランジスタで構成され、前記ＰＮゲート制御回路の第１の電源入力端子は、前記第１の電源に接続され、前記ＰＮゲート制御回路の第２の電源入力端子は、前記第２の電源に接続され、前記ＰＮゲート制御回路のコントロール信号端子は、コントロール信号が入力され、前記ＰＮゲート制御回路の反転コントロール信号端子は、反転コントロール信号が入力され、前記ＰＮゲート制御回路の第１の出力端子は、前記第１のＰ型トランジスタのゲートに接続され、前記ＰＮゲート制御回路の第２の出力端子は、前記第２のＰ型トランジスタのゲートに接続され、前記ＰＮゲート制御回路の第３の出力端子は、前記第１４のＮ型トランジスタのゲートに接続され、前記ウエル電位制御回路の第１の電源入力端子は、前記第１の電源に接続され、前記ウエル電位制御回路の第２の電源入力端子は、前記第２の電源に接続され、前記ウエル電位制御回路の出力端子は、前記第１のＰ型トランジスタのウエル及び、前記第２のＰ型トランジスタのウエルに接続され、前記ＰＮゲート制御回路は、前記コントロール信号がロウレベルで、前記反転コントロール信号がハイレベルの場合、第１の出力端子に、前記第１の電源と同じ電圧を出力し、第２の出力端子に、前記第２の電源と同じ電圧を出力し、第３の出力端子に、前記アース電位を出力し、前記コントロール信号がハイレベルで、前記反転コントロール信号がロウレベルの場合、第１の出力端子及び、第２の出力端子にはアース電位を出力し、第３の出力端子に、前記第１の電源と同じ電圧を出力する回路であり、ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合、前記出力端子には、前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合、前記出力端子には、前記第２の電源と同じ電圧を出力する構成を備えるものである。
【００４９】
請求項１７の発明は、請求項１の回路に比べ、直列に接続された、前記第１のＰ型トランジスタと前記第２のＰ型トランジスタと並列に、前記第１４のＮ型トランジスタでスイッチ部が構成されることにより電源電圧の低電圧部分において、スイッチのオン抵抗が低くなり、スイッチのオン状態での電圧降下が抑制できる。
【００５０】
また、請求項１８の発明では、請求項１７の、前記ＰＮゲート制御回路は、第１１の抵抗素子と第１５のＮ型トランジスタとを、前記第１の電源入力端子と前記アース電位間に直列に接続し、第１２の抵抗素子と第１６のＮ型トランジスタとを、前記第２の電源入力端子と前記アース電位間に直列に接続し、前記第１５のＮ型トランジスタのゲート及び、前記第１６のＮ型トランジスタのゲートは、前記コントロール信号端子に接続され、前記第１１の抵抗素子と前記第１５のＮ型トランジスタとの接続点を、前記第１の出力端子に接続し、前記第１２の抵抗素子と前記第１６のＮ型トランジスタとの接続点を、前記第２の出力端子に接続し、第１３のＰ型トランジスタと第１３の抵抗素子とを、前記第１の電源と前記アース電位間に直列に接続し、前記第１２のＰ型トランジスタと前記第８の抵抗素子と接続点を、前記第３の出力端子に接続し、前記第１３のＰ型トランジスタのゲートに、反転コントロール信号が接続される構成を備えるものである。
【００５１】
請求項１８の発明によると、前記請求項１７にあるＰＮゲート制御回路の動作で、電源スイッチをオン状態にする場合は、前記第１のＰ型トランジスタのゲート電圧及び、前記第２のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、前記第１４のＮ型トランジスタのゲート電圧を、前記第１の電源と同じ電圧に制御し、電源スイッチをオフ状態にする場合は、前記第１のＰ型トランジスタのゲート電圧を、前記第１の電源と同じ電位に制御し、前記第２のＰ型トランジスタのゲート電圧を、前記第２の電源と同じ電位に制御し、前記第１４のＮ型トランジスタのゲート電圧を、ロウレベルに制御する事を実現できる回路である。
【００５２】
また、請求項１９の発明では、第１の電源入力端子及び、第２の電源入力端子及び、出力端子を持つウエル電位制御回路と、第１のＰ型トランジスタ及び、第２のＰ型トランジスタが、第１の電源と第２の電源間に直列に接続され、前記第１の電源と前記第１のＰ型トランジスタのゲートとの間に、第１４の抵抗素子を接続し、前記第２の電源と前記第２のＰ型トランジスタのゲートとの間に、第１５の抵抗素子を接続し、前記第２のＰ型トランジスタのゲート及び、アース電位間に第１８のＮ型トランジスタを接続し、第１７の抵抗素子及び、第１８の抵抗素子及び、第１７のＮ型トランジスタを、前記第１の電源とアース電位間に直列に接続し、正転入力端子を第１７の抵抗素子及び、第１８の抵抗素子間の接続点に接続した第１のオペアンプと、前記第１のオペアンプの反転入力を前記第２の電源を接続する配線と、前記第１のＰ型トランジスタのゲート及び、前記第１のオペアンプの出力との間に第２０のＮ型トランジスタを接続し、前記第１の電源と前記第２の電源間に、接続された第１４のＮ型トランジスタと、前記第１４のＮ型トランジスタのゲート及び、アース電位間に第１６の抵抗素子を接続し、前記第１４のＮ型トランジスタのゲート及び、前記第１のオペアンプの出力との間に第１９のＮ型トランジスタを接続し、前記第１７のＮ型トランジスタのゲート及び、前記第１８のＮ型トランジスタのゲート及び、前記第１９のＮ型トランジスタのゲート及び、前記第２０のＮ型トランジスタのゲートを、コントロール信号に接続し、ウエル電位制御回路は、前記第２の電源の電圧値より前記第１の電源の電圧値が大きい場合、前記出力端子には、前記第１の電源と同じ電圧を出力し、前記第１の電源の電圧値より前記第２の電源の電圧値が大きい場合、前記出力端子には、前記第２の電源と同じ電圧を出力する、構成を備えたものである。
【００５３】
請求項１９の発明によると、前記第１の電源が供給源であり、前記第２の電源が供給される側で、さらに前記第１の電源の電圧値より、小さい電圧を、前記第２の電源に供給することと、供給を遮断することが、コントロール信号により制御できる。また、発生される前記第２の電源の電圧値は、前記第２のオペアンプにより、前記第１７の抵抗素子の抵抗値と、前記第１８の抵抗素子の抵抗値と、前記第１７のＮ型トランジスタのオン抵抗値の比率で決まる電圧値と、前記第２の電源の電圧値が等しくなるように、前記第１のＰ型トランジスタのゲート電位が制御され、前記第２の電源に任意の電圧を発生させ、遮断と供給を制御することができる。
【００５４】
また、請求項２０の発明において、請求項９の三電源用ウエル電位制御回路は、第１と第２と第３の三電源用電圧判別回路で構成され、第１と第２と第３の三電源用電圧判別回路のそれぞれは、電源入力端子と出力端子間に直列に接続する第１４と第１５のＰ型トランジスタと、電源入力端子と出力端子間に接続する第２０のＮ型トランジスタで構成され、第２０のＮ型トランジスタのゲートは電源入力端子に接続される。三電源用ウエル電位制御回路の第１の電源入力端子は、第１の三電源用電圧判別回路の電源入力端子に接続し、三電源用ウエル電位制御回路の第２の電源入力端子は、第２の三電源用電圧判別回路の電源入力端子に接続し、三電源用ウエル電位制御回路の第３の電源入力端子は、第３の三電源用電圧判別回路の電源入力端子に接続し、第１の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、三電源用ウエル電位制御回路の第２の電源入力端子と、三電源用ウエル電位制御回路の第３の電源入力端子、または、三電源用ウエル電位制御回路の第３の電源入力端子と、三電源用ウエル電位制御回路の第２の電源入力端子に接続し、第２の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、三電源用ウエル電位制御回路の第１の電源入力端子と、三電源用ウエル電位制御回路の第３の電源入力端子、または、三電源用ウエル電位制御回路の第３の電源入力端子と、三電源用ウエル電位制御回路の第１の電源入力端子に接続し、第３の三電源用電圧判別回路の第１４と第１５のＰ型トランジスタのゲートである第１の電圧入力端子と第２の電圧入力端子はそれぞれ、三電源用ウエル電位制御回路の第１の電源入力端子と、三電源用ウエル電位制御回路の第２の電源入力端子、または、三電源用ウエル電位制御回路の第２の電源入力端子と、三電源用ウエル電位制御回路の第１の電源入力端子に接続し、三電源用ウエル電位制御回路の出力端子は、第１と第２と第３の三電源用電圧判別回路の出力端子に接続した構成である。
【００５５】
請求項２０の発明によると、それぞれの三電源用電圧判別回路は、電源入力端子の電位が、第１の電圧入力端子及び、第２の電圧入力端子より高い場合のみ、出力端子に自身の電源入力端子と同じ電圧を出力し、それ以外の場合は、ハイインピーダンス状態となる。この三電源用電圧判別回路を、３つ組み合わせる事により請求項９の三電源用ウエル電位制御回路に必要な、異なる３つの電源の中で一番電位の高い電源電圧を出力する回路を実現できる。
【００５６】
また、請求項２１の発明において、請求項９の三電源用ウエル電位制御回路は、第１と第２と第３の三電源用電圧判別回路で構成され、第１と第２と第３の三電源用電圧判別回路のそれぞれは、電源入力端子と出力端子間に直列に接続する第１４と第１５のＰ型トランジスタで構成される。三電源用ウエル電位制御回路の、第１と第２と第３の電源入力端子と、三電源用電圧判別回路の電源入力端子と第１の電圧入力端子と第２の電圧入力端子との接続関係は、請求項２０と同様である。
【００５７】
請求項２１の発明によれば、それぞれの三電源用電圧判別回路は、電源入力端子の電位が、第１の電圧入力端子及び、第２の電圧入力端子より高い場合のみ、出力端子に自身の電源入力端子と同じ電圧を出力し、それ以外の場合は、ハイインピーダンス状態となる。この三電源用電圧判別回路を、３つ組み合わせる事により請求項９の三電源用ウエル電位制御回路に必要な、異なる３つの電源の中で一番電位の高い電源電圧を出力する回路を実現できる。
【００５８】
また、請求項２２の発明では、検査用電源供給端子１４と第１の電源間に第１８のＰ型トランジスタを備え、検査用電源供給端子１４と第２の電源間に第１９のＰ型トランジスタを備え、検査用電源供給端子１４と第３の電源間に第２０のＰ型トランジスタを備え、検査用電源供給端子１４と第４の電源間に第２１のＰ型トランジスタを備え、検査用電源供給端子１４と第５の電源間に第２２のＰ型トランジスタを備え、第１の電源に接続される第１の電源入力端子と、第２の電源に接続される第２の電源入力端子と、第３の電源に接続される第３の電源入力端子と、第４の電源に接続される第４の電源入力端子と、第５の電源に接続される第５の電源入力端子と、コントロール信号が入力されるコントロール信号端子と、第１８のＰ型トランジスタのゲートに接続される第１の出力端子と、第１９のＰ型トランジスタのゲートに接続される第２の出力端子と、第２０のＰ型トランジスタのゲートに接続される第３の出力端子と、第２１のＰ型トランジスタのゲートに接続される第４の出力端子と、第２２のＰ型トランジスタのゲートに接続される第５の出力端子とを備える五電源用ゲート制御回路と、第１の電源に接続される第１の電源入力端子と、第２の電源に接続される第２の電源入力端子と、第３の電源に接続される第３の電源入力端子と、第４の電源に接続される第４の電源入力端子と、第５の電源に接続される第５の電源入力端子と、第１８のＰ型トランジスタのウエル及び、第１９のＰ型トランジスタのウエル及び、第２０のＰ型トランジスタのウエル及び、第２１のＰ型トランジスタのウエル及び、第２２のＰ型トランジスタのウエル及び、に同時に接続される出力端子とを備える五電源用ウエル電位制御回路があり、五電源用ゲート制御回路は、コントロール信号がロウレベルの場合に、第１の出力端子に第１の電源と同じ電圧を出力し、第２の出力端子に第２の電源と同じ電圧を出力し、第３の出力端子に第３の電源と同じ電圧を出力し、第４の出力端子に第３の電源と同じ電圧を出力し、第５の出力端子に第３の電源と同じ電圧を出力し、コントロール信号がハイレベルの場合に、第１の出力端子及び第２の出力端子及び第３の出力端子及び第４の出力端子及び第５の出力端子にアース電位を出力し、五電源用ウエル電位制御回路は、第１の電源の電圧値が第２の電源の電圧値及び、第３の電源の電圧値及び、第４の電源の電圧値及び、第５の電源の電圧値より大きい場合に、出力端子に第１の電源と同じ電圧を出力し、五電源用ウエル電位制御回路は、第２の電源の電圧値が第１の電源の電圧値及び、第３の電源の電圧値及び、第４の電源の電圧値及び、第５の電源の電圧値より大きい場合に、出力端子に第２の電源と同じ電圧を出力し、五電源用ウエル電位制御回路は、第３の電源の電圧値が第１の電源の電圧値及び、第２の電源の電圧値及び、第４の電源の電圧値及び、第５の電源の電圧値より大きい場合に、出力端子に第３の電源と同じ電圧を出力し、五電源用ウエル電位制御回路は、第４の電源の電圧値が第１の電源の電圧値及び、第２の電源の電圧値及び、第３の電源の電圧値及び、第５の電源の電圧値より大きい場合に、出力端子に第４の電源と同じ電圧を出力し、五電源用ウエル電位制御回路は、第５の電源の電圧値が第１の電源の電圧値及び、第２の電源の電圧値及び、第３の電源の電圧値及び、第４の電源の電圧値より大きい場合に、出力端子に第５の電源と同じ電圧を出力する構成である。
【００５９】
請求項２２の発明によれば、五電源用ゲート制御回路は、コントロール信号により、検査用電源供給端子１４と各電源間に接続された電源スイッチのオン状態とオフ状態を切り替えられ、ゲート制御回路が電源スイッチをオン状態にする場合は、第１８と第１９と第２０と第２１と第２２のＰ型トランジスタのゲート電圧を、ロウレベルに制御し、ゲート制御回路が電源スイッチをオフ状態にする場合は、第１８のＰ型トランジスタのゲート電圧を、第１の電源と同じ電位に制御し、第１９のＰ型トランジスタのゲート電圧を、第２の電源と同じ電位に制御し、第２０のＰ型トランジスタのゲート電圧を、第３の電源と同じ電位に制御し、第２１のＰ型トランジスタのゲート電圧を、第４の電源と同じ電位に制御し、第２２のＰ型トランジスタのゲート電圧を、第５の電源と同じ電位に制御する。
【００６０】
これにより、従来アナログスイッチで課題であった、スイッチのオフ状態で、電源電圧に差が発生した場合などでも、検査用電源供給端子１４から、接続された第１８と第１９と第２０と第２１と第２２のＰ型トランジスタのそれぞれのゲート電圧が、それぞれ第１、第２、第３、第４、第５の電源電圧に制御されることで、第１、第２、第３、第４、第５の電源電圧のどの電源電圧値が高くても、電流を確実に遮断することが出来る。
【００６１】
さらに、検査用電源供給端子１４を備える事により、電源供給のパスが、Ｐ型トランジスタ２段から、Ｐ型トランジスタ１段となり、同じトランジスタのサイズであれば、オン抵抗が減少し、電圧降下が抑制され、より高性能な電源スイッチを構成でき、１つの検査用電源供給端子１４から複数の電源に、電力を供給することができる。
【００６２】
また、請求項２３の発明では、五電源用ウエル電位制御回路は、第１と第２と第３と第４と第５の五電源用電圧判別回路を含み、第１と第２と第３と第４と第５の五電源用電圧判別回路はそれぞれ、電源入力端子と、第１と第２と第３と第４の電源入力端子と、出力端子で構成される。第１の五電源用電圧判別回路の電源入力端子は、五電源用ウエル電位制御回路の第１の電源入力端子に接続し、第１の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、五電源用ウエル電位制御回路の第２の電源入力端子又は、第３の電源入力端子又は、第４の電源入力端子又は、第５の電源入力端子のいずれかに接続し、第２の五電源用電圧判別回路の電源入力端子は、五電源用ウエル電位制御回路の第２の電源入力端子に接続し、第２の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、五電源用ウエル電位制御回路の第１の電源入力端子又は、第３の電源入力端子又は、第４の電源入力端子又は、第５の電源入力端子のいずれかに接続し、第３の五電源用電圧判別回路の電源入力端子は、五電源用ウエル電位制御回路の第３の電源入力端子に接続し、第３の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、五電源用ウエル電位制御回路の第１の電源入力端子又は、第２の電源入力端子又は、第４の電源入力端子又は、第５の電源入力端子のいずれかに接続し、第４の五電源用電圧判別回路の電源入力端子は、五電源用ウエル電位制御回路の第４の電源入力端子に接続し、第４の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、五電源用ウエル電位制御回路の第１の電源入力端子又は、第２の電源入力端子又は、第３の電源入力端子又は、第５の電源入力端子のいずれかに接続し、第５の五電源用電圧判別回路の電源入力端子は、五電源用ウエル電位制御回路の第５の電源入力端子に接続し、第５の五電源用電圧判別回路の第１と第２と第３と第４の電源入力端子は、それぞれ、五電源用ウエル電位制御回路の第１の電源入力端子又は、第２の電源入力端子又は、第３の電源入力端子又は、第４の電源入力端子のいずれかに接続し、それぞれの五電源用電圧判別回路の全ての出力端子は、１つに接続し、五電源用ウエル電位制御回路の出力端子とする構成である。
【００６３】
請求項２３の発明によれば、それぞれの五電源用電圧判別回路は、電源入力端子の電位が、第１及び第２及び第３及び第４の電圧入力端子より高い場合のみ、出力端子に自身の電源入力端子と同じ電圧を出力し、それ以外の場合は、ハイインピーダンス状態となる。この五電源用電圧判別回路を、５つ組み合わせる事により請求項２２の五電源用ウエル電位制御回路に必要な、異なる５つの電源の中で一番電位の高い電源電圧を、第１８と第１９と第２０と第２１と第２２のＰ型トランジスタの基板電位に、供給する回路を実現できる。
【００６４】
また、請求項２４の発明では、五電源用ゲート制御回路は、第１と第２と第３と第４と第５のゲート信号回路を含み、第１と第２と第３と第４と第５のゲート信号回路はそれぞれ、電源入力端子と、コントロール信号端子と、出力端子で構成され、第１と第２と第３と第４と第５のゲート信号回路の全てのコントロール信号端子は、五電源用ゲート制御回路のコントロール信号端子に接続し、第１と第２と第３と第４と第５のゲート信号回路の電源入力端子はそれぞれ、五電源用ゲート制御回路の第１と第２と第３と第４と第５の電源入力端子に接続し、第１と第２と第３と第４と第５のゲート信号回路の出力端子はそれぞれ、五電源用ゲート制御回路の第１と第２と第３と第４と第５の出力端子に接続する構成である。
【００６５】
請求項２４の発明によれば、ゲート信号回路へのコントロール信号がロウレベルの場合、ゲート信号回路からの出力電圧は、電源入力端子と同じ電圧が出力され、ゲート信号回路へのコントロール信号がハイレベルの場合、ゲート信号回路からの出力電圧は、アース電圧が出力され、このゲート信号回路を５つ用いる事により、請求項２２に必要な、第１８と第１９と第２０と第２１と第２２のＰ型トランジスタのそれぞれのゲート電圧を制御する五電源用ゲート制御回路を実現する事ができる。
【００６６】
また、請求項２５の発明では、五電源用電圧判別回路は、電源入力端子と出力端子間に直列に接続する、第２３と第２４と第２５と第２６のＰ型トランジスタと、電源入力端子と出力端子間に直列に接続する、第２１のＮ型トランジスタとを備え、第２１のＮ型トランジスタのゲートは電源入力端子に接続し、第２３と第２４と第２５と第２６のＰ型トランジスタのゲートを、それぞれ、第１と第２と第３と第４の電源入力端子とする構成である。
【００６７】
請求項２５の発明によれば、五電源用電圧判別回路は、電源入力端子の電位が、第１及び、第２及び、第３及び、第４の電圧入力端子より高い場合のみ、出力端子に自身の電源入力端子と同じ電圧を出力し、それ以外の場合は、ハイインピーダンス状態となり、請求項２３に必要な、五電源用電圧判別回路の動作が実現できる。
【００６８】
また、請求項２６の発明では、五電源用電圧判別回路は、電源入力端子と出力端子間に直列に接続する、第２３と第２４と第２５と第２６のＰ型トランジスタを備え、第２３と第２４と第２５と第２６のＰ型トランジスタのゲートを、それぞれ、第１と第２と第３と第４の電源入力端子とする構成である。
【００６９】
請求項２６の発明によれば、五電源用電圧判別回路は、電源入力端子の電位が、第１及び、第２及び、第３及び、第４の電圧入力端子より高い場合のみ、出力端子に自身の電源入力端子と同じ電圧を出力し、それ以外の場合は、ハイインピーダンス状態となり、請求項２３に必要な、五電源用電圧判別回路の動作が実現できる。
【００７０】
また、請求項２７の発明では、コントロール信号端子に検査用制御入力端子を接続し、前記コントロール信号端子と前記検査用制御入力端子の接続点と、アース電位間に直列に接続される第２０の抵抗素子を備える構成である。
【００７１】
請求項２７の発明によれば、検査用制御入力端子がオープン状態の場合でも、五電源用ゲート制御回路へのコントロール信号が不定にならず、ロウレベルに固定させる事ができる。
【００７２】
なお、請求項９、請求項１０、請求項１１、請求項２０、請求項２１では、３つの分離された電源に、検査用電源供給端子１４から電力を供給できる、電源スイッチに関するもので、請求項２２、請求項２３、請求項２４では、５つの分離された電源に、検査用電源供給端子１４から電力を供給できる、電源スイッチに関するものであるが、４つに分離された電源、及び、６つ以上に分離された電源においても、検査用電源供給端子から電力を供給できる電源スイッチが、本発明の回路を拡張すれば、容易に実現が可能である。
【発明の効果】
【００７３】
本発明の電源スイッチ回路によれば、多数の機能ブロックが１つのチップ上に混載し、各機能ブロック毎に電源分離され、分離された電源間にスイッチが搭載されているシステムオンチップで、電源間をつなぐスイッチがオフ状態において各機能ブロック毎の電源に電圧差が発生しても、電流を確実に遮断することが出来る。
【発明を実施するための最良の形態】
【００７４】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００７５】
（実施の形態１）
図１は、本発明の第１の実施形態における、電源スイッチ回路の回路図を示す。図１において、１ａはコントロール信号端子ＩＮＣＮＴ及び、第１の電源入力端子ＩＧ１１及び、第２の電源入力端子ＩＧ１２とを入力とし、第１の出力端子ＯＧ１１及び、第２の出力端子ＯＧ１２とを出力とするゲート制御回路であり、Ｐ１は、ゲート制御回路の第１の出力端子ＯＧ１１が、ゲートに接続された第１のＰ型トランジスタであり、Ｐ２は、ゲート制御回路の第２の出力端子ＯＧ１２が、ゲートに接続された第２のＰ型トランジスタであり、第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２は、第１の電源ＶＤＤ１と、第２の電源ＶＤＤ２間に、直列に接続されスイッチ部分を構成し、２ａは、第１の電源入力端子ＩＷ１１及び、第２の電源入力端子ＩＷ１２とを入力とし、出力端子ＶＮＷを出力とする、ウエル電位制御回路であり、出力端子ＶＮＷは、第１のＰ型トランジスタＰ１のウエル及び、第２のＰ型トランジスタＰ２のウエルに接続されている。なお、第１のＰ型トランジスタＰ１のソースが第１の電源ＶＤＤ１に接続され、第２のＰ型トランジスタＰ２のソースが第２の電源ＶＤＤ２に接続される。
【００７６】
まず、本回路の電源スイッチがオン状態である場合を説明する。コントロール信号ＣＮＴが、ハイレベルの時、ゲート制御回路は表１に示すように、第１の出力端子ＯＧ１１及び、第２の出力端子ＯＧ１２に、アース電位ＶＳＳとほぼ同じ電圧が出力され、第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２の、両方がオン状態となる。
【表１】
2006311507.tif 000003
【００７７】
この状態で、第１の電源ＶＤＤ１に電圧が供給されると、その電圧は、第２の電源ＶＤＤ２に伝播し、また、第２の電源ＶＤＤ２に電圧が供給されると、その電圧は、第１の電源ＶＤＤ１に伝播する。
【００７８】
次に、本回路の電源スイッチがオフ状態である場合を説明する。コントロール信号ＣＮＴが、ロウレベルの時ゲート制御回路は表１に示すように、第１の出力端子ＯＧ１１に、第１の電源ＶＤＤ１と同じ電圧が出力され、第２の出力端子ＯＧ１２に、第２の電源ＶＤＤ２と同じ電圧が出力される。
【００７９】
この状態で、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２に電圧が供給され、第２の電源ＶＤＤ２が、第１の電源ＶＤＤ１より低い電圧の場合、第１のＰ型トランジスタＰ１のゲートと、ソース間の電圧差はゼロであり、第１のＰ型トランジスタＰ１は完全にオフ状態となる。また、第２のＰ型トランジスタＰ２のゲートと、ソース間の電圧差はゼロであり、第２のＰ型トランジスタＰ２も完全にオフ状態となる。
【００８０】
また、第１の電源ＶＤＤ１が第２の電源ＶＤＤ２より低い電圧の場合、第２のＰ型トランジスタＰ２のゲートと、ソース間の電圧差はゼロであり、第２のＰ型トランジスタＰ２は完全にオフ状態となる。また、第１のＰ型トランジスタＰ１のゲートと、ソース間の電圧差はゼロであり、第１のＰ型トランジスタＰ１も完全にオフ状態となる。
【００８１】
従って、第２の電源ＶＤＤ２が第１の電源ＶＤＤ１より低い電圧の場合でも、第１の電源ＶＤＤ１が第２の電源ＶＤＤ２より低い電圧の場合でも、電源スイッチとしては完全にオフ状態となると言える。
【００８２】
ちなみに、本回路の電源スイッチがオン状態とオフ状態のどちらの場合でもウエル電位制御回路２ａにより、表２に示すように、第１のＰ型トランジスタＰ１のウエル電位及び、第２のＰ型トランジスタＰ２のウエル電位は、第１の電源ＶＤＤ１と、第２の電源ＶＤＤ２の高い方の電圧が供給されるため、Ｐ型トランジスタに存在する寄生ダイオードを通じての不要な漏れ電流は発生しない。
【表２】
2006311507.tif 000004
【００８３】
次に、ゲート制御回路の具体的な回路例を説明する。ゲート制御回路１ａは、第１の抵抗素子Ｒ１と第１のＮ型トランジスタＮ１とを、第１の電源入力端子ＩＧ１１と、アース電位ＶＳＳ間に直列に接続し、第２の抵抗素子Ｒ２と第２のＮ型トランジスタＮ２とを、第２の電源入力端子ＩＧ１２と、アース電位ＶＳＳ間に直列に接続し、第１のＮ型トランジスタＮ１のゲート及び、第２のＮ型トランジスタＮ２のゲートは、コントロール信号端子ＩＮＣＮＴに接続され、第１の抵抗素子Ｒ１と第１のＮ型トランジスタＮ１との接続点を第１の出力端子ＯＧ１１とし、第２の抵抗素子Ｒ２と第２のＮ型トランジスタＮ２との接続点を第２の出力端子ＯＧ１２とした構成である。
【００８４】
ゲート制御回路１ａにおいて、コントロール信号端子ＩＮＣＮＴが、ロウレベルの場合、第１のＮ型トランジスタＮ１及び、第２のＮ型トランジスタＮ２は、オフ状態となり、ゲート制御回路の第１の出力端子ＯＧ１１は、第１の抵抗素子Ｒ１により第１の電源入力端子ＩＧ１１と同じ電圧になり、ゲート制御回路の第２の出力端子ＯＧ１２は、第２の抵抗素子Ｒ２により第２の電源入力端子ＩＧ１２と同じ電圧になる。
【００８５】
また、コントロール信号端子ＩＮＣＮＴが、ハイレベルの場合、第１のＮ型トランジスタＮ１及び、第２のＮ型トランジスタＮ２は、オン状態となり、第１の抵抗素子Ｒ１の抵抗値よりも、第１のＮ型トランジスタＮ１のオン抵抗値が十分小さい場合、第１の出力端子ＯＧ１１は、アース電位ＶＳＳにほぼ等しくなり、第２の抵抗素子Ｒ２の抵抗値よりも、第２のＮ型トランジスタＮ２のオン抵抗値が十分小さい場合、第２の出力端子ＯＧ１２は、アース電位ＶＳＳにほぼ等しくなり、表１にある、ゲート制御回路に必要な動作が実現できる。
【００８６】
（実施の形態２）
図２は、本発明の第２の実施形態における、電源スイッチ回路の回路図を示す。なお、図２において、Ｐ１は第１のＰ型トランジスタ、Ｐ２は第２のＰ型トランジスタ、２ａはウエル電位制御回路であり、図１の構成と同じである。
【００８７】
図２において、１ｂは、コントロール信号端子ＩＮＣＮＴと、第１の電源入力端子ＩＧ１１及び、第２の電源入力端子ＩＧ１２を入力とし、第１の出力端子ＯＧ１１及び、第２の出力端子ＯＧ１２とを出力とするゲート制御回路である。
【００８８】
ゲート制御回路の具体的な回路例を説明する。ゲート制御回路１ｂは、第５のＰ型トランジスタＰ５及び、第１のＮ型トランジスタＮ１とを、第１の電源入力端子ＩＧ１１と、アース電位ＶＳＳ間に直列に接続し、第６のＰ型トランジスタＰ６及び、第２のＮ型トランジスタＮ２とを、第２の電源入力端子ＩＧ１２と、アース電位ＶＳＳ間に直列に接続し、第１のＮ型トランジスタＮ１のゲート及び、第２のＮ型トランジスタＮ２のゲートは、コントロール信号端子ＩＮＣＮＴに接続され、第５のＰ型トランジスタＰ５のゲート及び、第６のＰ型トランジスタＰ６のゲートは、アース電位ＶＳＳに接続され、第５のＰ型トランジスタＰ５と第１のＮ型トランジスタＮ１との接続点を、第１の出力端子ＯＧ１１とし、第６のＰ型トランジスタＰ６と第２のＮ型トランジスタＮ２との接続点を、第２の出力端子ＯＧ１２とした構成である。
【００８９】
ゲート制御回路１ｂにおいてコントロール信号端子ＩＮＣＮＴが、ロウレベルの場合、第１のＮ型トランジスタＮ１及び、第２のＮ型トランジスタＮ２は、オフ状態となり、ゲート制御回路の第１の出力端子ＯＧ１１は、第５のＰ型トランジスタＰ５により、第１の電源入力端子ＩＧ１１と同じ電圧になり、ゲート制御回路の第２の出力端子ＯＧ１２は、第６のＰ型トランジスタＰ６により、第２の電源入力端子ＩＧ１２と同じ電圧になる。
【００９０】
また、コントロール信号端子ＩＮＣＮＴが、ハイレベルの場合、第１のＮ型トランジスタＮ１及び、第２のＮ型トランジスタＮ２は、オン状態となり、第５のＰ型トランジスタＰ５のオン抵抗値よりも、第１のＮ型トランジスタＮ１のオン抵抗値が十分小さい場合、第１の出力端子ＯＧ１１は、アース電位ＶＳＳにほぼ等しくなり、第６のＰ型トランジスタＰ６のオン抵抗値よりも、第２のＮ型トランジスタＮ２のオン抵抗値が十分小さい場合、第２の出力端子ＯＧ１２は、アース電位ＶＳＳにほぼ等しくなり、表１にある、ゲート制御回路に必要な動作が実現できる。
【００９１】
ちなみに、ゲート制御回路１ａと比較して、抵抗素子を使用せず、Ｐ型トランジスタのオン抵抗を使用することで、ＬＳＩ作成の拡散工程によっては、小面積化を実現できる。
【００９２】
（実施の形態３）
図３は、本発明の第３の実施形態における、電源スイッチ回路の回路図を示す。なお、図３において、Ｐ１は第１のＰ型トランジスタ、Ｐ２は第２のＰ型トランジスタ、２ａはウエル電位制御回路であり、図１の構成と同じである。
【００９３】
図３において、１ｃはコントロール信号端子ＩＮＣＮＴと、第１の電源入力端子ＩＧ１１及び、第２の電源入力端子ＩＧ１２とを入力とし、第１の出力端子ＯＧ１１及び、第２の出力端子ＯＧ１２を出力とする、ゲート制御回路である。
【００９４】
ゲート制御回路の具体的な回路例を説明する。ゲート制御回路１ｃは、第７のＰ型トランジスタＰ７と第１のＮ型トランジスタＮ１とを、第１の電源入力端子ＩＧ１１とアース電位ＶＳＳ間に直列に接続し、第８のＰ型トランジスタＰ８と第２のＮ型トランジスタＮ２とを、第２の電源入力端子ＩＧ１２とアース電位ＶＳＳ間に直列に接続し、第１のＮ型トランジスタＮ１のゲート及び、第２のＮ型トランジスタＮ２のゲート及び、第７のＰ型トランジスタＰ７のゲート及び、第８のＰ型トランジスタＰ８のゲートは、コントロール信号端子ＩＮＣＮＴに接続され、第７のＰ型トランジスタＰ７と第１のＮ型トランジスタＮ１との接続点を第１の出力端子ＯＧ１１とし、第８のＰ型トランジスタＰ８と第２のＮ型トランジスタＮ２との接続点を第２の出力端子ＯＧ１２とした構成である。
【００９５】
ゲート制御回路１ｃにおいてコントロール信号端子ＩＮＣＮＴが、ロウレベルの場合、第１のＮ型トランジスタＮ１及び、第２のＮ型トランジスタＮ２は、オフ状態となり、第７のＰ型トランジスタＰ７及び、第８のＰ型トランジスタＰ８は、オン状態となり、ゲート制御回路の第１の出力端子ＯＧ１１は、第７のＰ型トランジスタＰ７により、第１の電源入力端子ＩＧ１１と同じ電圧になり、ゲート制御回路の第２の出力端子ＯＧ１２は、第８のＰ型トランジスタＰ８により、第２の電源入力端子ＩＧ１２と同じ電圧になる。
【００９６】
また、コントロール信号端子ＩＮＣＮＴが、ハイレベルの場合、第１のＮ型トランジスタＮ１及び、第２のＮ型トランジスタＮ２は、オン状態となり、第７のＰ型トランジスタＰ７及び、第８のＰ型トランジスタＰ８は、オフ状態又は弱いオン状態となり、第７のＰ型トランジスタＰ７のオン抵抗値よりも、第１のＮ型トランジスタＮ１のオン抵抗値が十分小さい場合、第１の出力端子ＯＧ１１は、アース電位ＶＳＳにほぼ等しくなり、第８のＰ型トランジスタＰ８のオン抵抗値よりも、第２のＮ型トランジスタＮ２のオン抵抗値が十分小さい場合、第２の出力端子ＯＧ１２は、アース電位ＶＳＳにほぼ等しくなり、表１にある、ゲート制御回路に必要な動作が実現できる。
【００９７】
ちなみに、ゲート制御回路１ｂと比較して、第７のＰ型トランジスタＰ７のゲート及び、第８のＰ型トランジスタＰ８のゲートが、コントロール信号端子ＩＮＣＮＴに接続されているため、コントロール信号がハイ状態、すなわち、電源スイッチがオン状態の場合、第７のＰ型トランジスタＰ７及び、第８のＰ型トランジスタＰ８が、オフ状態もしくは、弱いオン状態となり、無駄に流れる電流が削減できる。
【００９８】
（実施の形態４）
図４は、本発明の第４の実施形態における、電源スイッチ回路の回路図を示す。なお、図４において、１ａはゲート制御回路、Ｐ１は第１のＰ型トランジスタ、Ｐ２は第２のＰ型トランジスタであり、図１の構成と同じである。
【００９９】
図４において、２ｂは第１の電源入力端子ＩＷ１１及び、第２の電源入力端子ＩＷ１２とを入力とし、出力端子ＶＮＷを出力とする、ウエル電位制御回路であり、出力端子ＶＮＷは、第１のＰ型トランジスタＰ１のウエル及び、第２のＰ型トランジスタＰ２のウエルに接続されている。
【０１００】
ウエル電位制御回路の具体的な回路例を説明する。ウエル電位制御回路２ｂは、第３のＰ型トランジスタＰ３のソースを、第１の電源入力端子ＩＷ１１に接続し、第３のＰ型トランジスタＰ３のゲートを、第２の電源入力端子ＩＷ１２に接続し、第３のＰ型トランジスタＰ３のドレインを、出力ＶＮＷに接続し、第４のＰ型トランジスタＰ４のソースを、第２の電源入力端子ＩＷ１２に接続し、第４のＰ型トランジスタＰ４のゲートを、第１の電源入力端子ＩＷ１１に接続し、第４のＰ型トランジスタＰ４のドレインを、出力ＶＮＷに接続した構成であり、ウエル電位制御回路１ａに比べ、Ｎ型トランジスタが２個削減されており、小面積化を実現できる。
【０１０１】
ウエル電位制御回路２ｂの動作としては、第２の電源入力端子ＩＷ１２が、第１の電源入力端子ＩＷ１１より低い電圧の場合、第３のＰ型トランジスタＰ３のゲートとソース間に電圧差が発生し、第３のＰ型トランジスタＰ３がオン状態となり、第１の電源入力端子ＩＷ１１の電位が出力ＶＮＷに伝播する。ちなみにこの時、第４のＰ型トランジスタＰ４は、オフ状態である。
【０１０２】
また、第１の電源入力端子ＩＷ１１が第２の電源入力端子ＩＷ１２より低い電圧の場合、第４のＰ型トランジスタＰ４のゲートとソース間に電圧差が発生し、第４のＰ型トランジスタＰ４がオン状態となり、第２の電源入力端子ＩＷ１２の電位が出力ＶＮＷに伝播する。ちなみにこの時、第３のＰ型トランジスタＰ３は、オフ状態である。従って、表２にある、ウエル電位制御回路に必要な動作が実現できる。
【０１０３】
（実施の形態５）
図５は、本発明の第５の実施形態における、電源スイッチ回路の回路図を示す。なお、図５において、１ａはゲート制御回路、Ｐ１は第１のＰ型トランジスタ、Ｐ２は第２のＰ型トランジスタ、２ａはウエル電位制御回路であり、図１の構成と同じであり、Ｃ１は、第１の電源ＶＤＤ１と、第１のＰ型トランジスタＰ１のゲート間に接続された、第１の容量素子、Ｃ２は、第２の電源ＶＤＤ２と、第２のＰ型トランジスタＰ２のゲート間に接続された、第２の容量素子で構成されている。
【０１０４】
図５に示す回路の動作と、第１の容量素子Ｃ１及び、第２の容量素子Ｃ２の効果を、図６及び図７の電圧波形図を用いて説明する。
【０１０５】
図６は、図１における回路で、第１の電源ＶＤＤ１に電源ノイズが発生した場合に、第１のＰ型トランジスタＰ１のゲートの電圧及び、第１のＰ型トランジスタＰ１と、第２のＰ型トランジスタＰ２の両方がオン状態である期間及び、第２の電源ＶＤＤ２に伝播するノイズの概略電圧波形図である。
【０１０６】
電源スイッチ回路がオフ状態で、第１の電源ＶＤＤ１が、第２の電源ＶＤＤ２より高い電圧の場合で、図６に示す、ＶＤＤ１の電圧波形３のように、高電圧側にスパイク状のノイズが発生した場合、第１の抵抗素子Ｒ１があるため、高周波成分の信号は、第１のＰ型トランジスタＰ１のゲートに伝播せず、第１のＰ型トランジスタＰ１のゲートの電圧は、Ｐ１のゲート電圧波形４のようになり、ＶＤＤ１の電圧波形３と、第１のＰ型トランジスタＰ１のゲートの電圧４には、ノイズにより発生した電位差７が発生する。
【０１０７】
ノイズにより発生した電位差７は、第１のＰ型トランジスタＰ１のゲートとソース間電圧であり、第１のＰ型トランジスタＰ１が、オン状態になることになる。第１のＰ型トランジスタＰ１が、オン状態になることで、第１の電源ＶＤＤ１の高い電圧が、第２の電源ＶＤＤ２に伝播し、伝播したノイズ電位８のような、新たなノイズになる。
【０１０８】
図７は、図５における回路で、第１の電源ＶＤＤ１に電源ノイズが発生した場合に、第１のＰ型トランジスタＰ１のゲートの電圧及び、第２の電源ＶＤＤ２に伝播するノイズの概略電圧波形図である。
【０１０９】
電源スイッチ回路がオフ状態で、第１の電源ＶＤＤ１が、第２の電源ＶＤＤ２より高い電圧の場合で、図７に示す、ＶＤＤ１の電圧波形９のように、高電圧側にスパイク状のノイズが発生した場合、第１の容量素子Ｃ１があるため、高周波成分の信号も、第１のＰ型トランジスタＰ１のゲートに伝播し、第１のＰ型トランジスタＰ１のゲートの電圧は、Ｐ１のゲート電圧波形１０のようになり、ＶＤＤ１の電圧波形９と、第１のＰ型トランジスタＰ１のゲートの電圧１０には、ノイズにより発生した電位差１２は図１の回路に比べ小さくなる。
【０１１０】
ノイズにより発生した電位差１２は、第１のＰ型トランジスタＰ１のゲートとソース間電圧であり、第１のＰ型トランジスタＰ１のオフ状態を保持できるため、伝播したノイズ１３のように、第２の電源ＶＤＤ２に発生するノイズを抑制できる。
【０１１１】
また、図５の回路において、第２の電源ＶＤＤ２が第１の電源ＶＤＤ１より高い電圧の場合で、第２の電源ＶＤＤ２に、高電圧側にスパイク状のノイズが発生した場合は、第２の容量素子Ｃ２が、高周波成分の信号も、第２のＰ型トランジスタＰ２のゲートに伝播し、第２の容量素子Ｃ２がない場合に比べノイズにより発生した電位差は小さくなり、第２のＰ型トランジスタＰ２のオフ状態を保持できるため、第１の電源ＶＤＤ１に発生するノイズを抑制できる。
【０１１２】
（実施の形態６）
図８は、本発明の第６の実施形態における、電源スイッチ回路の回路図を示す。なお、図８において、Ｐ１は第１のＰ型トランジスタ、Ｐ２は第２のＰ型トランジスタ、２ａはウエル電位制御回路であり、図１の構成と同じである。
【０１１３】
図８において、Ｎ５は、第５のＮ型トランジスタ、Ｎ６は、第６のＮ型トランジスタ、Ｎ７は、第７のＮ型トランジスタ、Ｒ１は、第１の抵抗素子、Ｒ２は、第２の抵抗素子、Ｒ３は、第３の抵抗素子、Ｒ４は、第４の抵抗素子、ＯＰ１は、第１のオペアンプである。
【０１１４】
第１の電源ＶＤＤ１と第２の電源ＶＤＤ２入力端子間に、直列に接続された第１のＰ型トランジスタＰ１と、第２のＰ型トランジスタＰ２と、第１の電源ＶＤＤ１と第１のＰ型トランジスタＰ１のゲートとの間に、第１の抵抗素子Ｒ１を接続し、第２の電源ＶＤＤ２と第２のＰ型トランジスタＰ２のゲートとの間に、第２の抵抗素子Ｒ２を接続し、第２のＰ型トランジスタＰ２のゲート及び、アース電位ＶＳＳ間に第６のＮ型トランジスタＮ６を接続し、第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４と、第７のＮ型トランジスタＮ７を、第１の電源ＶＤＤ１とアース電位ＶＳＳ間に直列に接続し、正転入力を第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４の接続点に接続した、第１のオペアンプＯＰ１と、第１のオペアンプＯＰ１の反転入力を第２の電源ＶＤＤ２に接続し、第１のＰ型トランジスタＰ１のゲートと、第１のオペアンプＯＰ１の出力との間に、第５のＮ型トランジスタＮ５を接続し、第５のＮ型トランジスタＮ５のゲート及び、第６のＮ型トランジスタＮ６のゲート及び、第７のＮ型トランジスタＮ７のゲートをコントロール信号ＣＮＴに接続し、２ａは、第１の電源入力端子ＩＷ１１及び、第２の電源入力端子ＩＷ１２とを入力とし、出力端子ＶＮＷを出力とする、ウエル電位制御回路であり、出力端子ＶＮＷは、第１のＰ型トランジスタＰ１のウエル及び、第２のＰ型トランジスタＰ２のウエルに接続されている。
【０１１５】
以下、動作を説明する。電圧の印加は、第１の電源ＶＤＤ１のみであり、第２の電源ＶＤＤ２には電圧が印加されていない時で、コントロール信号ＣＮＴが、ハイレベルの場合、第５のＮ型トランジスタＮ５がオン状態となり、第６のＮ型トランジスタＮ６がオン状態となり、第７のＮ型トランジスタＮ７がオン状態となり、第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４の接続点には、抵抗分圧による電圧が生成され、第１のオペアンプＯＰ１の正転入力端子に印加される。
【０１１６】
第１のオペアンプＯＰ１の動作としては、正転入力端子と反転入力端子の電圧が等しくなるよう出力電圧を制御するので、第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４の抵抗分圧により生成された電圧と、第２の電源ＶＤＤ２の電圧が等しくなるよう、第１のＰ型トランジスタＰ１のゲート電圧を制御する。
【０１１７】
すなわち、第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４のそれぞれの抵抗値により決まる任意に設定された電圧値と同じ電圧を、第１の電源ＶＤＤ１から、第２の電源ＶＤＤ２に供給することが実現できる。
【０１１８】
また、コントロール信号ＣＮＴが、ロウレベルの場合、第５のＮ型トランジスタＮ５及び、第６のＮ型トランジスタＮ６及び、第７のＮ型トランジスタＮ７がオフ状態となり、スイッチ部を構成する、第１のＰ型トランジスタＰ１と、第２のＰ型トランジスタＰ２もオフ状態となり、図１の回路と同様に、電源スイッチとしては完全にオフ状態となる。
【０１１９】
最近の微細ＬＳＩは性能向上のため、多電源（複数の電圧）で動作させる事が多く、半導体プロセスそのものが多電源を前提で作られている。すなわち、ＬＳＩ外部から複数の電源（異なる電圧）を供給する必要がある。本実施形態によれば、ＬＳＩ外部から供給する電源が１つで、ＬＳＩ内部で違う電源電圧を自分で作ることができるので、外部の装置（電源回路など）を削減することができる。また、電源が見かけ上少なくなれば電源端子（ＬＳＩの端子）の削減も可能であり、ＬＳＩを小型化することができる。
【０１２０】
（実施の形態７）
図９は、本発明の第７の実施形態における、電源スイッチ回路の回路図を示す。なお、図７において、１ａはゲート制御回路、Ｐ１は第１のＰ型トランジスタ、Ｐ２は第２のＰ型トランジスタ、２ａはウエル電位制御回路であり、図１の構成と同じであり、検査用電源供給端子１４は、第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２の接続点から引き出された端子で、通常使用時にはオープン状態とする端子である。
【０１２１】
以下、動作を説明する。検査を行う場合などの通常使用と異なる条件で、装置など制限により供給電源数が不足しているが、検査用電源供給端子が配置できる場合に、本回路構成が使用可能である。
【０１２２】
本回路において、コントロール信号ＣＮＴを、ハイレベルにして、電源スイッチをオン状態にした場合、電源を供給するのは、検査用電源供給端子１４のみであり、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２は、第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２を通じて、検査用電源供給端子１４の電圧が伝播される。
【０１２３】
図１の回路に対して、スイッチ部のトランジスタの構成が２段から１段になり、大電流がスイッチ部を流れた場合のスイッチ部での電圧降下が抑制できる。
【０１２４】
（実施の形態８）
図１０は、本発明の第８の実施形態における、電源スイッチ回路の回路図を示す。第９のＰ型トランジスタＰ９及び、第１０のＰ型トランジスタＰ１０が、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２間に直列に接続される。また、第１１のＰ型トランジスタＰ１１は、第９のＰ型トランジスタＰ９及び、第１０のＰ型トランジスタＰ１０の接続点と、第３の電源ＶＤＤ３間に接続される。
【０１２５】
また、三電源用ゲート制御回路１ｄは、第１の電源入力端子ＩＧ２１及び、第２の電源入力端子ＩＧ２２及び、第３の電源入力端子ＩＧ２３及び、コントロール信号端子ＩＮＣＮＴ及び、第１の出力端子ＯＧ２１及び、第２の出力端子ＯＧ２２及び、第３の出力端子ＯＧ２３を持ち、三電源用ウエル電位制御回路２ｃは、第１の電源入力端子ＩＷ２１及び、第２の電源入力端子ＩＷ２２及び、第３の電源入力端子ＩＷ２３及び、出力端子ＶＮＷ２を持つ。
【０１２６】
三電源用ゲート制御回路１ｄの第１の電源入力端子ＩＧ２１は、第１の電源ＶＤＤ１に接続され、三電源用ゲート制御回路１ｄの第２の電源入力端子ＩＧ２２は、第２の電源ＶＤＤ２に接続され、三電源用ゲート制御回路１ｄの第３の電源入力端子ＩＧ２３は、第３の電源ＶＤＤ３に接続され、三電源用ゲート制御回路１ｄのコントロール信号端子ＩＮＣＮＴは、コントロール信号ＣＮＴが入力され、三電源用ゲート制御回路１ｄの第１の出力端子ＯＧ２１は、第９のＰ型トランジスタＰ９のゲートに接続され、三電源用ゲート制御回路１ｄの第２の出力端子ＯＧ２２は、第１０のＰ型トランジスタＰ１０のゲートに接続され、三電源用ゲート制御回路１ｄの第３の出力端子ＯＧ２３は、第１１のＰ型トランジスタＰ１１のゲートに接続される。
【０１２７】
一方、三電源用ウエル電位制御回路２ｃの第１の電源入力端子ＩＷ２１は、第１の電源ＶＤＤ１に接続され、三電源用ウエル電位制御回路２ｃの第２の電源入力端子ＩＷ２１は、第２の電源ＶＤＤ２に接続され、三電源用ウエル電位制御回路２ｃの第３の電源入力端子ＩＷ２１は、第３の電源ＶＤＤ３に接続され、三電源用ウエル電位制御回路２ｃの出力端子ＶＮＷ２は、第９のＰ型トランジスタＰ９のウエル及び、第１０のＰ型トランジスタＰ１０のウエル及び、第１１のＰ型トランジスタＰ１１のウエルに接続される。
【０１２８】
そして、三電源用ゲート制御回路１ｄは、コントロール信号ＣＮＴがロウレベルの場合、第１の出力端子ＯＧ２１に、第１の電源ＶＤＤ１と同じ電圧を出力し、第２の出力端子ＯＧ２２に、第２の電源ＶＤＤ２と同じ電圧を出力し、第３の出力端子ＯＧ２３に、第３の電源ＶＤＤ２と同じ電圧を出力し、コントロール信号ＣＮＴがハイレベルの場合、第１の出力端子ＯＧ２１及び、第２の出力端子ＯＧ２２及び、第３の出力端子ＯＧ２３には、アース電位ＶＳＳと同じ電圧を出力する回路である。
【０１２９】
また、三電源用ウエル電位制御回路２ｃは、第１の電源ＶＤＤ１の電圧値が、第２の電源ＶＤＤ２の電圧値及び、第３の電源ＶＤＤ３の電圧値より大きい場合、出力端子ＶＮＷ２には、第１の電源ＶＤＤ１と同じ電圧を出力し、第２の電源ＶＤＤ２の電圧値が、第１の電源ＶＤＤ１の電圧値及び、第３の電源ＶＤＤ３の電圧値より大きい場合、出力端子ＶＮＷ２には、第２の電源ＶＤＤ２と同じ電圧を出力し、第３の電源ＶＤＤ３の電圧値が、第１の電源ＶＤＤ１の電圧値及び、第２の電源ＶＤＤ２の電圧値より大きい場合、出力端子ＶＮＷ２には、第３の電源ＶＤＤ３と同じ電圧を出力する。
【０１３０】
また、第１０のＰ型トランジスタＰ１０及び、第１１のＰ型トランジスタＰ１１及び、第９のＰ型トランジスタＰ９の接続点に検査用電源供給端子１４がある。
【０１３１】
まず、本回路の電源スイッチがオン状態である場合を説明する。コントロール信号ＣＮＴが、ハイレベルの時、三電源用ゲート制御回路は表３に示すように、第１の出力端子ＯＧ２１及び、第１の出力端子ＯＧ２２及び、第２の出力端子ＯＧ２３に、アース電位ＶＳＳとほぼ同じ電圧が出力され、第９のＰ型トランジスタＰ９及び、第１０のＰ型トランジスタＰ１０及び、第１１のＰ型トランジスタＰ１１の、全てがオン状態となる。
【表３】
2006311507.tif 000005
【０１３２】
この状態で、検査用電源供給端子１４に電圧が供給されると、その電圧は、第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３に伝播する。
【０１３３】
次に、本回路の電源スイッチがオフ状態である場合を説明する。コントロール信号ＣＮＴが、ロウレベルの時、三電源用ゲート制御回路は表３に示すように、第１の出力端子ＯＧ２１に、第１の電源入力端子ＩＧ２１と同じ電圧が出力され、第２の出力端子ＯＧ２２に、第２の電源入力端子ＩＧ２２と同じ電圧が出力され、第３の出力端子ＯＧ２３に、第３の電源入力端子ＩＧ２３と同じ電圧が出力される。
【０１３４】
この状態において、第１の電源ＶＤＤ１が、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３より高い電圧であった場合、第９のＰ型トランジスタＰ９のゲートと、ソース間の電圧差はゼロであり、第９のＰ型トランジスタＰ９は完全にオフ状態となる。
【０１３５】
第２の電源ＶＤＤ２が、第１の電源ＶＤＤ１及び、第３の電源ＶＤＤ３より高い電圧であった場合、第１０のＰ型トランジスタＰ１０のゲートと、ソース間の電圧差はゼロであり、第１０のＰ型トランジスタＰ１０は完全にオフ状態となる。
【０１３６】
第３の電源ＶＤＤ３が、第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２より高い電圧であった場合、第１１のＰ型トランジスタＰ１１のゲートと、ソース間の電圧差はゼロであり、第１１のＰ型トランジスタＰ１１は完全にオフ状態となる。
【０１３７】
従って、第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３のどの電源の電圧が高くても、電源スイッチとしては完全にオフ状態となると言える。
【０１３８】
ちなみに、本回路の電源スイッチがオン状態とオフ状態のどちらの場合でも三電源用ウエル電位制御回路２ｃにより、表４に示すように、第９のＰ型トランジスタＰ９のウエル電位及び、第１０のＰ型トランジスタＰ１０のウエル電位及び、第１１のＰ型トランジスタＰ１１のウエル電位は、第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３のうち高い電圧が供給されるため、Ｐ型トランジスタに存在する寄生ダイオードを通じての不要な漏れ電流は発生しない。
【表４】
2006311507.tif 000006
【０１３９】
次に、三電源用ゲート制御回路１ｄの具体的な回路例を説明する。三電源用ゲート制御回路１ｄは、第５の抵抗素子Ｒ５と第８のＮ型トランジスタＮ８とを、第１の電源入力端子ＩＧ２１と、アース電位間ＶＳＳに直列に接続し、第６の抵抗素子Ｒ６と第９のＮ型トランジスタＮ９とを、第２の電源入力端子ＩＧ２２と、アース電位間ＶＳＳに直列に接続し、第７の抵抗素子Ｒ７と第１０のＮ型トランジスタＮ１０とを、第３の電源入力端子ＩＧ２３と、アース電位間ＶＳＳに直列に接続し、第８のＮ型トランジスタＮ８のゲート及び、第９のＮ型トランジスタＮ９のゲート及び、第１０のＮ型トランジスタＮ１０のゲートは、コントロール信号端子ＩＮＣＮＴに接続され、第５の抵抗素子Ｒ５と第８のＮ型トランジスタＮ８との接続点を第１の出力端子ＯＧ２１とし、第６の抵抗素子と第９のＮ型トランジスタとの接続点を第２の出力端子ＯＧ２２とし、第７の抵抗素子と第１０のＮ型トランジスタとの接続点を第３の出力端子ＯＧ２３とする構成である。
【０１４０】
回路動作としては、図１のゲート制御回路１ａから直列に接続された抵抗素子とＮ型トランジスタを追加することで、電源入力端子を２系統から３系統に増やしたものであり、表３の動作を実現できる。
【０１４１】
次に、三電源用ウエル電位制御回路２ｃの具体的な回路例を説明する。三電源用ウエル電位制御回路は、図１のウエル電位制御回路２ａを２つ組み合わせて構成され、三電源用ウエル電位制御回路２ｃの第１の電源入力端子ＩＷ２１を、第１のウエル電位制御回路２ａ１の第１の電源入力端子ＩＷ１１に接続し、三電源用ウエル電位制御回路２ｃの第２の電源入力端子ＩＷ２２を、第１のウエル電位制御回路２ａ１の第２の電源入力端子ＩＷ１２に接続し、三電源用ウエル電位制御回路２ｃの第３の電源入力端子ＩＷ２３を、第２のウエル電位制御回路２ａ２の第２の電源入力端子ＩＷ１２に接続し、第１のウエル電位制御回路２ａ１の出力端子ＶＮＷを、第２のウエル電位制御回路２ａ２の第１の電源入力端子ＩＷ１１に接続し、第２のウエル電位制御回路２ａ２の出力端子ＶＮＷを、三電源用ウエル電位制御回路２ｃの出力端子ＶＮＷ２とする構成である。
【０１４２】
回路動作としては、図１のウエル電位制御回路２ａを２段構成にして、電源入力端子を２系統から３系統に増やしたものであり、表４の動作を実現できる。
【０１４３】
検査用電源供給端子１４から第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３に電源を供給する場合、図１の回路に対して、スイッチ部のトランジスタの構成が２段から１段になり、大電流がスイッチ部を流れた場合のスイッチ部での電圧降下が抑制できる。
【０１４４】
さらに、検査用電源供給端子１４から、第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３全てに電源を供給することが出来るため、端子数の削減が可能である。
【０１４５】
ちなみに、本実施例では３系統に電源を供給した例を示したが、回路を組み合わせることで、４系統以上への電源供給も可能である。
【０１４６】
（実施の形態９）
図１１は、本発明の第９の実施形態における、電源スイッチ回路の回路図を示す。第１の電源ＶＤＤ１と第２の電源ＶＤＤ２間に第１１のＮ型トランジスタＮ１１が接続され、第１１のＮ型トランジスタＮ１１のゲートと、アース電位ＶＳＳ間に、第８の抵抗素子Ｒ８が接続され、第１１のＮ型トランジスタＮ１１のゲートに、検査用信号入力端子１５が接続されている。
【０１４７】
以下、動作を説明する。検査用信号入力端子１５がオープン状態であると、第１１のＮ型トランジスタＮ１１のゲートは、第８の抵抗素子Ｒ８により、アース電位ＶＳＳになり、スイッチ部の第１１のＮ型トランジスタＮ１１はオフ状態になる。
【０１４８】
また、検査用信号入力端子１５に高電圧が印加されると、第１１のＮ型トランジスタＮ１１のゲートは、ハイレベルになり、スイッチ部の第１１のＮ型トランジスタＮ１１はオン状態になる。
【０１４９】
図１１の回路は、システムオンチップにおいて用いられる、Ｎ型トランジスタのＥＳＤ（Electrostatic Discharge）保護回路に、検査用信号入力端子のみを追加することで、実現できる電源スイッチ回路であり、Ｎ型トランジスタのＥＳＤ保護回路と、電源スイッチ回路が共用できることにより、システムオンチップの小面積化が可能である。
【０１５０】
さらに、第１１のＮ型トランジスタＮ１１のゲートにつながる、検査用信号入力端子の電圧を外部から直接制御できるため、第１の電源ＶＤＤ１の電圧及び、第２の電源ＶＤＤ２の電圧以上の電圧を印加することができ、スイッチ部分での電圧降下を抑制できる。
【０１５１】
（実施の形態１０）
図１２は、本発明の第１０の実施形態における、電源スイッチ回路の回路図を示す。第１の電源ＶＤＤ１と第２の電源ＶＤＤ２間に、第１１のＮ型トランジスタＮ１１が接続され、第１１のＮ型トランジスタＮ１１のゲートと、アース電位ＶＳＳ間に、第８の抵抗素子Ｒ８が接続され、第１１のＮ型トランジスタＮ１１のゲートと、第１の電源ＶＤＤ１間に、第１２のＰ型トランジスタＰ１２が接続され、第１２のＰ型トランジスタＰ１２のゲートは、反転コントロール端子ＮＣＮＴに接続されている。
【０１５２】
以下、動作を説明する。反転コントロール端子ＮＣＮＴがハイレベルであると、第１２のＰ型トランジスタＰ１２はオフ状態であり、第１１のＮ型トランジスタＮ１１のゲートは、第８の抵抗素子Ｒ８により、アース電位ＶＳＳになり、スイッチ部の第１１のＮ型トランジスタＮ１１はオフ状態になる。
【０１５３】
また、反転コントロール端子ＮＣＮＴがロウレベルであると、第１２のＰ型トランジスタＰ１２はオン状態となり、第１１のＮ型トランジスタＮ１１のゲートは、ほぼ、第１の電源ＶＤＤ１の電位と等しくなり、スイッチ部の第１１のＮ型トランジスタＮ１１はオン状態になる。
【０１５４】
図１２の回路は、システムオンチップにおいて用いられる、Ｎ型トランジスタのＥＳＤ保護回路に、第１２のＰ型トランジスタＰ１２と、反転コントロール端子ＮＣＮＴを追加することで、実現できる電源スイッチ回路であり、Ｎ型トランジスタのＥＳＤ保護回路と、電源スイッチ回路が共用できることにより、システムオンチップの小面積化が可能である。さらに、スイッチのオン状態とオフ状態が、内部信号で制御できるため、検査用信号入力端子が不要である。
【０１５５】
（実施の形態１１）
図１３は、本発明の第１１の実施形態における、電源スイッチ回路の回路図を示す。第１の電源ＶＤＤ１と第２の電源ＶＤＤ２間に、第１１のＮ型トランジスタＮ１１が接続され、第１１のＮ型トランジスタＮ１１のゲートと、アース電位ＶＳＳ間に、第８の抵抗素子Ｒ８が接続され、第１の電源ＶＤＤ１と第３の電源入力端子ＶＤＤ３間に、第１２のＮ型トランジスタＮ１２が接続され、第１２のＮ型トランジスタＮ１２のゲートと、アース電位ＶＳＳ間に、第９の抵抗素子Ｒ９が接続され、第１の電源ＶＤＤ１と第４の電源入力端子ＶＤＤ４間に、第１３のＮ型トランジスタＮ１３が接続され、第１３のＮ型トランジスタＮ１３のゲートと、アース電位ＶＳＳ間に、第１０の抵抗素子Ｒ１０が接続され、第１１のＮ型トランジスタＮ１１のゲートと、第１２のＮ型トランジスタＮ１２のゲートと、第１３のＮ型トランジスタＮ１３のゲートに、検査用信号入力端子１５が共通に接続されている。
【０１５６】
以下、動作を説明する。第１１のＮ型トランジスタＮ１１と、第１２のＮ型トランジスタＮ１２と、第１３のＮ型トランジスタＮ１３の動作は、図１１の第９の実施形態における、第１１のＮ型トランジスタＮ１１と、同じ動作にて、電源スイッチとして機能する。
【０１５７】
異なる点は、検査用信号入力端子１５が共通化されていることであり、３つの電源スイッチである、第１１のＮ型トランジスタＮ１１と、第１２のＮ型トランジスタＮ１２と、第１３のＮ型トランジスタＮ１３とを、１つの検査用信号入力端子１５において同時に制御可能であり、また、検査用信号入力端子も削減できる。
【０１５８】
また、本実施例においては、第１１のＮ型トランジスタＮ１１と、第１２のＮ型トランジスタＮ１２と、第１３のＮ型トランジスタＮ１３の、３つの電源スイッチを同時に制御する例を示したが、４つ以上の電源スイッチを制御することも可能である。
【０１５９】
図１３の回路は、システムオンチップにおいて用いられる、Ｎ型トランジスタのＥＳＤ保護回路に、検査用信号入力端子のみを追加することで、実現できる電源スイッチ回路であり、Ｎ型トランジスタのＥＳＤ保護回路と、電源スイッチ回路が共用できることにより、システムオンチップの小面積化が可能である。
【０１６０】
（実施の形態１２）
図１４は、本発明の第１２の実施形態における、電源スイッチ回路の回路図を示す。ちなみに、本実施の形態で使用されるＮ型トランジスタは、トリプルウエル構造により、ウエル電位がアース電位と分離でき、任意に制御可能である。
【０１６１】
第１の電源ＶＤＤ１と第２の電源ＶＤＤ２間に第１１のＮ型トランジスタＮ１１が接続され、第１１のＮ型トランジスタＮ１１のゲートと、アース電位ＶＳＳ間に、第８の抵抗素子Ｒ８が接続され、第１１のＮ型トランジスタＮ１１のゲートに、検査用信号入力端子１５が接続され、第１１のＮ型トランジスタＮ１１のウエル電位に、検査用ウエル電位制御端子１６が接続されている。
【０１６２】
以下、動作を説明する。第１１のＮ型トランジスタＮ１１の動作は、図１１の第９の実施形態における、第１１のＮ型トランジスタＮ１１と、同じ動作にて、電源スイッチとして機能する。
【０１６３】
異なる点は、第１１のＮ型トランジスタＮ１１のウエル電位に、検査用ウエル電位制御端子１６が接続されている点であり、ＬＳＩの出荷検査などの特殊な場合に、第１１のＮ型トランジスタＮ１１のウエル電位に、アース電位ＶＳＳ以下の電位を供給することで、第１１のＮ型トランジスタＮ１１の、しきい値電圧が下がり、スイッチをオン状態での電圧降下が抑制でき、電源スイッチのオン抵抗を下げる事が実現できる。
【０１６４】
（実施の形態１３）
図１５は、本発明の第１３の実施形態における、電源スイッチ回路の回路図を示す。ちなみに、本実施の形態で使用されるＮ型トランジスタは、トリプルウエル構造により、ウエル電位がアース電位と分離でき、任意に制御可能である。
【０１６５】
第１の電源ＶＤＤ１と第２の電源ＶＤＤ２間に、第１１のＮ型トランジスタＮ１１が接続され、第１１のＮ型トランジスタＮ１１のゲートと、アース電位ＶＳＳ間に、第８の抵抗素子Ｒ８が接続され、第１１のＮ型トランジスタＮ１１のゲートと、第１の電源ＶＤＤ１間に、第１２のＰ型トランジスタＰ１２が接続され、第１２のＰ型トランジスタＰ１２のゲートは、反転コントロール端子ＮＣＮＴに接続されて、第１１のＮ型トランジスタＮ１１のウエル電位に、検査用ウエル電位制御端子１６が接続されている。
【０１６６】
以下、動作を説明する。第１１のＮ型トランジスタＮ１１の動作は、図１２の第１０の実施形態における、第１１のＮ型トランジスタＮ１１と、同じ動作にて、電源スイッチとして機能する。
【０１６７】
異なる点は、第１１のＮ型トランジスタＮ１１のウエル電位に、検査用ウエル電位制御端子１６が接続されている点であり、ＬＳＩの出荷検査などの特殊な場合に、第１１のＮ型トランジスタＮ１１のウエル電位に、アース電位ＶＳＳ以下の電位を供給することで、第１１のＮ型トランジスタＮ１１の、しきい値電圧が下がり、スイッチをオン状態での電圧降下が抑制でき、電源スイッチのオン抵抗を下げる事が実現できる。
【０１６８】
（実施の形態１４）
図１６は、本発明の第１４の実施形態における、電源スイッチ回路の回路図を示す。図１６において、１ｅは、コントロール信号端子ＩＮＣＮＴ及び、反転コントロール信号端子ＩＮＮＣＮＴ及び、第１の電源入力端子ＩＧ３１及び、第２の電源入力端子ＩＧ３２を入力とし、第１の出力端子ＯＧ３１及び、第２の出力端子ＯＧ３２及び、第３の出力端子ＯＧ３３を出力とする、ＰＮゲート制御回路である。
【０１６９】
また、Ｐ１は、ＰＮゲート制御回路の第１の出力端子ＯＧ３１が、ゲートに接続された第１のＰ型トランジスタであり、Ｐ２は、ＰＮゲート制御回路の第２の出力端子ＯＧ３２が、ゲートに接続された第２のＰ型トランジスタであり、Ｎ１４は、ＰＮゲート制御回路の第３の出力端子ＯＧ３３が、ゲートに接続された第１４のＮ型トランジスタであり、第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２は、第１の電源ＶＤＤ１と、第２の電源ＶＤＤ２間に直列に接続され、第１４のＮ型トランジスタＮ１４も、第１の電源ＶＤＤ１と、第２の電源ＶＤＤ２間に接続され、スイッチ部分を構成する。
【０１７０】
一方、２ａは、第１の電源入力端子ＩＷ１１及び、第２の電源入力端子ＩＷ１２とを入力とし、出力端子ＶＮＷを出力とするウエル電位制御回路であり、出力端子ＶＮＷは、第１のＰ型トランジスタＰ１のウエル及び、第２のＰ型トランジスタＰ２のウエルに接続されている。
【０１７１】
まず、本回路の電源スイッチがオン状態である場合を説明する。コントロール信号ＣＮＴが、ハイレベルで、反転コントロール信号ＮＣＮＴが、ロウレベルの時、ＰＮゲート制御回路は表５に示すように、第１の出力端子ＯＧ３１及び、第２の出力端子ＯＧ３２に、アース電位ＶＳＳとほぼ同じ電圧が出力され、第３の出力端子ＯＧ３３に、第１の電源入力端子ＩＧ３１と同じ電圧が出力され、第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２及び、第１４のＮ型トランジスタＮ１４の、スイッチ部のトランジスタ全てがオン状態となる。
【表５】
2006311507.tif 000007
【０１７２】
この状態で、第１の電源ＶＤＤ１に電圧が供給されると、その電圧は、第２の電源ＶＤＤ２に伝播し、また、第２の電源ＶＤＤ２に電圧が供給されると、その電圧は、第１の電源ＶＤＤ１に伝播する。
【０１７３】
ちなみに、図１の第１の実施形態と大きく異なる点は、スイッチ素子部分に、第１４のＮ型トランジスタＮ１４が追加されている点で、スイッチ素子部分が、第１のＰ型トランジスタＰ１と第２のＰ型トランジスタＰ２のみの場合に比べ、電源スイッチのオン抵抗を小さくすることが可能で、さらに、システムオンチップにおいて用いられる、Ｎ型トランジスタのＥＳＤ保護回路と、電源スイッチ回路の一部が共用できることにより、システムオンチップの小面積化が可能である。
【０１７４】
次に、本回路の電源スイッチがオフ状態である場合を説明する。コントロール信号ＣＮＴが、ロウレベルで、反転コントロール信号ＮＣＮＴが、ハイレベルの時、ＰＮゲート制御回路は表５に示すように、第１の出力端子ＯＧ３１に、第１の電源入力端子ＩＧ３１と同じ電圧が出力され、第２の出力端子ＯＧ３２に、第２の電源入力端子ＩＧ３２と同じ電圧が出力され、第３の出力端子ＯＧ３３に、アース電位ＶＳＳと同じ電圧が出力される。この状態で、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２に電圧が供給され、第２の電源ＶＤＤ２が、第１の電源ＶＤＤ１より低い電圧の場合、第１のＰ型トランジスタＰ１のゲートと、ソース間の電圧差はゼロであり、第１のＰ型トランジスタＰ１は完全にオフ状態となる。
【０１７５】
また、第１の電源ＶＤＤ１が第２の電源ＶＤＤ２より低い電圧の場合、第２のＰ型トランジスタＰ２のゲートと、ソース間の電圧差はゼロであり、第２のＰ型トランジスタＰ２は完全にオフ状態となる。また、第１４のＮ型トランジスタＮ１４のゲートは、常にアース電位ＶＳＳであり、第１４のＮ型トランジスタＮ１４は完全にオフ状態である。
【０１７６】
従って、第２の電源ＶＤＤ２が第１の電源ＶＤＤ１より低い電圧の場合でも、第１の電源ＶＤＤ１が第２の電源ＶＤＤ２より低い電圧の場合でも、電源スイッチとしては完全にオフ状態となると言える。
【０１７７】
ちなみに、本回路の電源スイッチがオン状態とオフ状態のどちらの場合でもウエル電位制御回路２ａにより、表２に示すように、第１のＰ型トランジスタＰ１のウエル電位及び、第２のＰ型トランジスタＰ２のウエル電位は、第１の電源ＶＤＤ１と、第２の電源ＶＤＤ２の高い方の電圧が供給されるため、Ｐ型トランジスタに存在する寄生ダイオードを通じての不要な漏れ電流は発生しない。
【０１７８】
次に、ＰＮゲート制御回路の具体的な回路例を説明する。ゲート制御回路１ｅは、第１１の抵抗素子Ｒ１１と第１５のＮ型トランジスタＮ１５とを、第１の電源入力端子ＩＧ３１と、アース電位ＶＳＳ間に直列に接続し、第１２の抵抗素子Ｒ１２と第１６のＮ型トランジスタＮ１６とを、第２の電源入力端子ＩＧ３２と、アース電位ＶＳＳ間に直列に接続し、第１５のＮ型トランジスタＮ１５のゲート及び、第１６のＮ型トランジスタＮ１６のゲートは、コントロール信号端子ＩＮＣＮＴに接続され、第１１の抵抗素子Ｒ１１と第１５のＮ型トランジスタＮ１５との接続点を第１の出力端子ＯＧ３１とし、第１２の抵抗素子Ｒ１２と第１６のＮ型トランジスタＮ１６との接続点を第２の出力端子ＯＧ３２とし、第１３のＰ型トランジスタＰ１３と第１３の抵抗素子Ｒ１３とを、第１の電源入力端子ＩＧ３１と、アース電位ＶＳＳ間に直列に接続し、第１３のＰ型トランジスタＰ１３のゲートは、反転コントロール信号端子ＩＮＮＣＮＴに接続され、第１３の抵抗素子Ｒ１３と第１３のＰ型トランジスタＰ１３との接続点を第３の出力端子ＯＧ３３とした構成である。
【０１７９】
ＰＮゲート制御回路１ｅにおいて、コントロール信号端子ＩＮＣＮＴが、ロウレベルで、反転コントロール信号端子ＩＮＮＣＮＴが、ハイレベルの場合、第１５のＮ型トランジスタＮ１５及び第１６のＮ型トランジスタＮ１６及び第１３のＰ型トランジスタＰ１３は、オフ状態となり、ＰＮゲート制御回路の第１の出力端子ＯＧ３１は、第１１の抵抗素子Ｒ１１により第１の電源入力端子ＩＧ３１と同じ電圧になり、ＰＮゲート制御回路の第２の出力端子ＯＧ３２は、第１２の抵抗素子Ｒ１２により第２の電源入力端子ＩＧ３２と同じ電圧になり、ＰＮゲート制御回路の第３の出力端子ＯＧ３３は、第１３の抵抗素子Ｒ１３によりアース電位と同じ電圧になる。
【０１８０】
また、コントロール信号端子ＩＮＣＮＴが、ハイレベルで、反転コントロール信号端子ＩＮＣＮＴが、ロウレベルの場合、第１５のＮ型トランジスタＮ１５及び第１６のＮ型トランジスタＮ１６及び第１３のＰ型トランジスタＰ１３は、オン状態となり、第１１の抵抗素子Ｒ１１の抵抗値よりも、第１５のＮ型トランジスタＮ１５のオン抵抗値が十分小さい場合、第１の出力端子ＯＧ３１は、アース電位ＶＳＳにほぼ等しくなり、第１２の抵抗素子Ｒ１２の抵抗値よりも、第１６のＮ型トランジスタＮ１６のオン抵抗値が十分小さい場合、第２の出力端子ＯＧ３２は、アース電位ＶＳＳにほぼ等しくなり、第１３の抵抗素子Ｒ１３の抵抗値よりも、第１３のＰ型トランジスタＰ１３のオン抵抗値が十分小さい場合、第３の出力端子ＯＧ３３は、第１の電源入力端子ＩＧ３１にほぼ等しくなり、表５にある、ＰＮゲート制御回路に必要な動作が実現できる。
【０１８１】
ちなみに、本回路の電源スイッチがオン状態とオフ状態のどちらの場合でもウエル電位制御回路２ａにより、表２に示すように、第１のＰ型トランジスタＰ１と第２のＰ型トランジスタＰ２のウエル電位は、第１の電源ＶＤＤ１と、第２の電源ＶＤＤ２の高い方の電圧に制御されるためＰ型トランジスタに存在する寄生ダイオードを通じての不要な漏れ電流は発生しない。
【０１８２】
（実施の形態１５）
図１７は、本発明の第１５の実施形態における、電源スイッチ回路の回路図を示す。なお、図１７において、Ｐ１は第１のＰ型トランジスタ、Ｐ２は第２のＰ型トランジスタ、２ａはウエル電位制御回路であり、図１の構成と同じである。
【０１８３】
図１７において、Ｎ１７は、第１７のＮ型トランジスタ、Ｎ１８は、第１８のＮ型トランジスタ、Ｎ１９は、第１９のＮ型トランジスタ、Ｎ２０は、第２０のＮ型トランジスタ、Ｒ１４は、第１４の抵抗素子、Ｒ１５は、第１５の抵抗素子、Ｒ１６は、第１６の抵抗素子、Ｒ１７は、第１７の抵抗素子、Ｒ１８は、第１８の抵抗素子、ＯＰ２は、第２のオペアンプである。
【０１８４】
第１の電源入力端子ＩＷ１１及び、第２の電源入力端子ＩＷ１２及び、出力端子ＶＮＷを持つウエル電位制御回路２ａと、第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２が、第１の電源ＶＤＤ１と、第２の電源ＶＤＤ２との間に直列に接続され、前記第１の電源ＶＤＤ１と、前記第１のＰ型トランジスタＰ１のゲートとの間に、第１４の抵抗素子Ｒ１４を接続し、前記第２の電源ＶＤＤ２と、前記第２のＰ型トランジスタＰ２のゲートとの間に、第１５の抵抗素子Ｒ１５を接続し、前記第２のＰ型トランジスタＰ２のゲート及び、アース電位ＶＳＳ間に、第１８のＮ型トランジスタＮ１８を接続し、第１７の抵抗素子Ｒ１７及び、第１８の抵抗素子Ｒ１８及び、第１７のＮ型トランジスタＮ１７を、前記第１の電源ＶＤＤ１と、アース電位ＶＳＳ間に直列に接続し、正転入力端子を第１７の抵抗素子Ｒ１７及び、第１８の抵抗素子Ｒ１８間の接続点に接続した、第２のオペアンプＯＰ２と、前記第２のオペアンプＯＰ２の反転入力を、前記第２の電源ＶＤＤ２を接続する配線と、前記第１のＰ型トランジスタＰ１のゲート及び、前記第２のオペアンプＯＰ２の出力との間に、第２０のＮ型トランジスタＰ２０を接続し、前記第１の電源ＶＤＤ１と、前記第２の電源ＶＤＤ２との間に接続された第１４のＮ型トランジスタＮ１４と、前記第１４のＮ型トランジスタＮ１４のゲート及び、アース電位ＶＳＳ間に、第１６の抵抗素子Ｒ１６を接続し、前記第１４のＮ型トランジスタＮ１４のゲート及び、前記第２のオペアンプＯＰ２の出力との間に、第１９のＮ型トランジスタＮ１９を接続し、前記第１７のＮ型トランジスタＮ１７のゲート及び、前記第１８のＮ型トランジスタＮ１８のゲート及び、前記第１９のＮ型トランジスタＮ１９のゲート及び、前記第２０のＮ型トランジスタＮ２０のゲートをコントロール信号ＣＮＴに接続し、ウエル電位制御回路２ａは、前記第２の電源ＶＤＤ２の電圧値より、前記第１の電源ＶＤＤ１の電圧値が大きい場合、前記出力端子ＶＮＷには、前記第１の電源ＶＤＤ１と同じ電圧を出力し、前記第１の電源ＶＤＤ１の電圧値より、前記第２の電源ＶＤＤ２の電圧値が大きい場合、前記出力端子ＶＮＷには、前記第２の電源ＶＤＤ２と同じ電圧を出力する、構成である。
【０１８５】
以下、動作を説明する。電圧の印加は、第１の電源ＶＤＤ１のみであり、第２の電源ＶＤＤ２には電圧が印加されていない時で、コントロール信号ＣＮＴが、ハイレベルの場合、第１７のＮ型トランジスタＮ１７がオン状態となり、第１８のＮ型トランジスタＮ１８がオン状態となり、第１９のＮ型トランジスタＮ１９がオン状態となり、第２０のＮ型トランジスタＮ２０がオン状態となり、第１７の抵抗素子Ｒ１７と、第１８の抵抗素子Ｒ１８の接続点には抵抗分圧による電圧が生成され、第２のオペアンプＯＰ２の正転入力端子に印加される。
【０１８６】
第２のオペアンプＯＰ２の動作としては、正転入力端子と反転入力端子の電圧が等しくなるよう出力電圧を制御するので、第１７の抵抗素子Ｒ１７と第１８の抵抗素子Ｒ１８の抵抗分圧により生成された電圧と、第２の電源ＶＤＤ２の電圧が等しくなるよう、第１のＰ型トランジスタＰ１のゲート電圧を制御する。
【０１８７】
すなわち、第１７の抵抗素子Ｒ１７と第１８の抵抗素子Ｒ１８のそれぞれの抵抗値により決まる任意に設定された電圧値と同じ電圧を、第１の電源ＶＤＤ１から、第２の電源ＶＤＤ２に供給することが実現できる。
【０１８８】
また、コントロール信号ＣＮＴが、ロウレベルの場合、第１７のＮ型トランジスタＮ１７及び、第１８のＮ型トランジスタＮ１８及び、第１９のＮ型トランジスタＮ１９及び、第２０のＮ型トランジスタＮ２０がオフ状態となり、スイッチ部を構成する、第１のＰ型トランジスタＰ１と第２のＰ型トランジスタＰ２もオフ状態となり、図１の回路と同様に電源スイッチとしては完全にオフ状態となる。
【０１８９】
ちなみに、図８の第６の実施形態と大きく異なる点は、スイッチ素子部分に、第１４のＮ型トランジスタＮ１４が追加されている点で、スイッチ素子部分が、第１のＰ型トランジスタＰ１と第２のＰ型トランジスタＰ２のみの場合に比べ、電源スイッチのオン抵抗を小さくすることが可能で、さらに、システムオンチップにおいて用いられる、Ｎ型トランジスタのＥＳＤ保護回路と、電源スイッチ回路の一部が共用できることにより、システムオンチップの小面積化が可能である。
【０１９０】
（実施の形態１６）
図２０は、本発明の第１６の実施形態における、電源スイッチ回路の回路図を示す。第９のＰ型トランジスタＰ９及び、第１０のＰ型トランジスタＰ１０及び、第１１のＰ型トランジスタＰ１１及び、三電源用ゲート制御回路１ｄについては、図１０で説明した、実施の形態８と全く同じ構成である。三電源用ウエル電位制御回路２ｄについては、図１０で説明した、実施の形態８の三電源用ウエル電位制御回路２ｄと構成は異なるが、動作としては、全く同じである。
【０１９１】
三電源用ウエル電位制御回路２ｄの具体的な回路例を説明する。三電源用ウエル電位制御回路２ｄは、三電源用電圧判別回路１７ａを３つ組み合わせて構成され、第１の三電源用電圧判別回路１７ａ１の電源入力端子ＩＷ２Ｓ０を、三電源用ウエル電位制御回路２ｄの第１の電源入力端子ＩＷ２１とし、第２の三電源用電圧判別回路１７ａ２の電源入力端子ＩＷ２Ｓ０を、三電源用ウエル電位制御回路２ｄの第２の電源入力端子ＩＷ２２とし、第３の三電源用電圧判別回路１７ａ３の電源入力端子ＩＷ２Ｓ０を、三電源用ウエル電位制御回路２ｄの第３の電源入力端子ＩＷ２３とし、第１の三電源用電圧判別回路１７ａ１の第２の電圧入力端子ＩＷ２Ｓ２と、第２の三電源用電圧判別回路１７ａ２の第１の電圧入力端子ＩＷ２Ｓ１は、三電源用ウエル電位制御回路２ｄの第３の電源入力端子ＩＷ２３に接続され、第１の三電源用電圧判別回路１７ａ１の第１の電圧入力端子ＩＷ２Ｓ１と、第３の三電源用電圧判別回路１７ａ３の第１の電圧入力端子ＩＷ２Ｓ１は、三電源用ウエル電位制御回路２ｄの第２の電源入力端子ＩＷ２２に接続され、第２の三電源用電圧判別回路１７ａ２の第２の電圧入力端子ＩＷ２Ｓ２と、第３の三電源用電圧判別回路１７ａ３の第２の電圧入力端子ＩＷ２Ｓ２は、三電源用ウエル電位制御回路２ｄの第１の電源入力端子ＩＷ２１に接続される構成である。
【０１９２】
次に、三電源用電圧判別回路１７ａの具体的な回路例を説明する。三電源用電圧判別回路１７ａは、第１４のＰ型トランジスタＰ１４及び、第１５のＰ型トランジスタＰ１５及び、第２０のＮ型トランジスタＮ２０で構成され、第１４のＰ型トランジスタＰ１４と、第１５のＰ型トランジスタＰ１５は、三電源用電圧判別回路１７ａの電源入力端子ＩＷ２Ｓ０と、三電源用電圧判別回路１７ａの出力端子ＶＮＷ２Ｓとの間に直列に接続され、第２０のＮ型トランジスタＮ２０は、三電源用電圧判別回路１７ａの電源入力端子ＩＷ２Ｓ０と、三電源用電圧判別回路１７ａの出力端子ＶＮＷ２Ｓとの間に接続される構成である。
【０１９３】
三電源用電圧判別回路１７ａの動作としては、第１の電圧入力端子ＩＷ２Ｓ１及び、第２の電圧入力端子ＩＷ２Ｓ２の両方が、電源入力端子ＩＷ２Ｓ０より低い電位であれば、出力端子ＶＮＷ２Ｓは、電源入力端子ＩＷ２Ｓ０とほぼ同じ電位となり、第１の電圧入力端子ＩＷ２Ｓ１又は、第２の電圧入力端子ＩＷ２Ｓ２の少なくともどちらか一方が、電源入力端子ＩＷ２Ｓ０以上の電位であれば、出力端子ＶＮＷ２Ｓは、ハイインピーダンス状態(OPEN状態)となる。
【０１９４】
三電源用ウエル電位制御回路２ｄは、三電源用電圧判別回路１７ａを３つ組み合わせる事により、表４に示す動作を実現できる。また、三電源用電圧判別回路１７ａの第１の電圧入力端子ＩＷ２Ｓ１と第２の電圧入力端子ＩＷ２Ｓ２は、それぞれ逆の接続としても、同じ動作を実現できる。
【０１９５】
本実施形態の三電源用ウエル電位制御回路２ｄは、図１０の実施の形態８における、三電源用ウエル電位制御回路２ｃに比べ、トランジスタの素子数は増加するが、Ｐ型トランジスタのウエル分離数が削減される為、回路実現面積を縮小できる利点がある。
【０１９６】
（実施の形態１７）
図２１は、本発明の第１７の実施形態における、電源スイッチ回路の回路図を示す。第９のＰ型トランジスタＰ９及び、第１０のＰ型トランジスタＰ１０及び、第１１のＰ型トランジスタＰ１１及び、三電源用ゲート制御回路１ｄについては、図２０で説明した、実施の形態１６と全く同じ構成である。三電源用ウエル電位制御回路２ｅについては、図２０で説明した、実施の形態１６の三電源用ウエル電位制御回路２ｄと構成は異なるが、動作としては、全く同じである。
【０１９７】
三電源用ウエル電位制御回路２ｅの具体的な回路例を説明する。三電源用ウエル電位制御回路２ｅは、三電源用電圧判別回路１７ｂを３つ組み合わせて構成され、接続関係は、図２０で説明した、実施の形態１６の三電源用ウエル電位制御回路２ｄと同じである。
【０１９８】
次に、三電源用電圧判別回路１７ｂの具体的な回路例を説明する。三電源用電圧判別回路１７ｂは、第１６のＰ型トランジスタＰ１６及び、第１７のＰ型トランジスタＰ１７で構成され、第１６のＰ型トランジスタＰ１６と、第１７のＰ型トランジスタＰ１７は、三電源用電圧判別回路１７ｂの電源入力端子ＩＷ２Ｓ０と、三電源用電圧判別回路１７ｂの出力端子ＶＮＷ２Ｓとの間に直列に接続される構成である。
【０１９９】
三電源用電圧判別回路１７ｂの動作としては、図２０で説明した、実施の形態１６の三電源用電圧判別回路１７ａと同じである。三電源用ウエル電位制御回路２ｅは、三電源用電圧判別回路１７ｂを３つ組み合わせる事により、表４に示す動作を実現できる。また、三電源用電圧判別回路１７ｂの第１の電圧入力端子ＩＷ２Ｓ１と第２の電圧入力端子ＩＷ２Ｓ２は、それぞれ逆の接続としても、同じ動作を実現できる。
【０２００】
本実施形態の三電源用ウエル電位制御回路２ｅは、図２０の実施の形態１６における、三電源用ウエル電位制御回路２ｄに比べ、出力端子ＶＮＷ２Ｓが若干不安定になるが、トランジスタの素子数が削減できる為、回路実現面積を縮小できる利点がある。
【０２０１】
（実施の形態１８）
図２２は、本発明の第１８の実施形態における、電源スイッチ回路の回路図を示す。第１８のＰ型トランジスタＰ１８が、第１の電源ＶＤＤ１と検査用電源供給端子１４との間に直列に接続され、第１９のＰ型トランジスタＰ１９が、第２の電源ＶＤＤ２と検査用電源供給端子１４との間に直列に接続され、第２０のＰ型トランジスタＰ２０が、第３の電源ＶＤＤ３と検査用電源供給端子１４との間に直列に接続され、第２１のＰ型トランジスタＰ２１が、第４の電源ＶＤＤ４と検査用電源供給端子１４との間に直列に接続され、第２２のＰ型トランジスタＰ２２が、第５の電源ＶＤＤ５と検査用電源供給端子１４との間に直列に接続され、五電源用ゲート制御回路の第１の電源入力端子 ＩＧ５１は、第１の電源ＶＤＤ１と接続され、第２の電源入力端子 ＩＧ５２は、第２の電源ＶＤＤ２と接続され、第３の電源入力端子 ＩＧ５３は、第３の電源ＶＤＤ３と接続され、第４の電源入力端子 ＩＧ５４は、第４の電源ＶＤＤ４と接続され、第５の電源入力端子 ＩＧ５５は、第５の電源ＶＤＤ５と接続され、第１の出力端子 ＯＧ５１は、第１８のＰ型トランジスタＰ１８のゲートに接続され、第２の出力端子 ＯＧ５２は、第１９のＰ型トランジスタＰ１９のゲートに接続され、第３の出力端子 ＯＧ５３は、第２０のＰ型トランジスタＰ２０のゲートに接続され、第４の出力端子 ＯＧ５４は、第２１のＰ型トランジスタＰ２１のゲートに接続され、第５の出力端子 ＯＧ５５は、第２２のＰ型トランジスタＰ２２のゲートに接続され、コントロール信号端子 ＩＮＣＮＴ５は、コントロール信号 ＣＮＴに接続され、五電源用ウエル電位制御回路の、第１の電源入力端子 ＩＷ５１は、第１の電源ＶＤＤ１と接続され、第２の電源入力端子 ＩＷ５２は、第２の電源ＶＤＤ２と接続され、第３の電源入力端子 ＩＷ５３は、第３の電源ＶＤＤ３と接続され、第４の電源入力端子 ＩＷ５４は、第４の電源ＶＤＤ４と接続され、第５の電源入力端子 ＩＷ５５は、第５の電源ＶＤＤ５と接続され、出力端子 ＶＮＷ５は、第１８のＰ型トランジスタＰ１８及び、第１９のＰ型トランジスタＰ１９及び、第２０のＰ型トランジスタＰ２０及び、第２１のＰ型トランジスタＰ２１及び、第２２のＰ型トランジスタＰ２２のウエルに接続される構成である。
【０２０２】
まず、五電源用ウエル電位制御回路２ｆの具体的な回路例を説明する。五電源用ウエル電位制御回路に必要な動作は、表７に示すように、第１の電源入力端子 ＩＷ５１、第２の電源入力端子 ＩＷ５２、第３の電源入力端子 ＩＷ５３、第４の電源入力端子 ＩＷ５４、第５の電源入力端子 ＩＷ５５、の入力の中で最も高い電圧と同じ電圧を、出力端子 ＶＮＷ５から出力する事であり、具体的な回路例としては、五電源用電圧判別回路を５つ組み合わせて構成され、第１の五電源用電圧判別回路の電源入力端子 ＩＷ５Ｓ０には、第１の電源ＶＤＤ１と接続され、第１の電圧入力端子 ＩＷ５Ｓ１と、第２の電圧入力端子 ＩＷ５Ｓ２と、第３の電圧入力端子 ＩＷ５Ｓ３と、第４の電圧入力端子 ＩＷ５Ｓ４とには、第２の電源ＶＤＤ２又は、第３の電源ＶＤＤ３又は、第４の電源ＶＤＤ４又は、第５の電源ＶＤＤ５が、それぞれ接続され、第２の五電源用電圧判別回路の電源入力端子 ＩＷ５Ｓ０には、第２の電源ＶＤＤ２と接続され、第１の電圧入力端子 ＩＷ５Ｓ１と、第２の電圧入力端子 ＩＷ５Ｓ２と、第３の電圧入力端子 ＩＷ５Ｓ３と、第４の電圧入力端子 ＩＷ５Ｓ４とには、第１の電源ＶＤＤ１又は、第３の電源ＶＤＤ３又は、第４の電源ＶＤＤ４又は、第５の電源ＶＤＤ５が、それぞれ接続され、第３の五電源用電圧判別回路の電源入力端子 ＩＷ５Ｓ０には、第３の電源ＶＤＤ３と接続され、第１の電圧入力端子 ＩＷ５Ｓ１と、第２の電圧入力端子 ＩＷ５Ｓ２と、第３の電圧入力端子 ＩＷ５Ｓ３と、第４の電圧入力端子 ＩＷ５Ｓ４とには、第１の電源ＶＤＤ１又は、第２の電源ＶＤＤ２又は、第４の電源ＶＤＤ４又は、第５の電源ＶＤＤ５が、それぞれ接続され、第４の五電源用電圧判別回路の電源入力端子 ＩＷ５Ｓ０には、第４の電源ＶＤＤ４と接続され、第１の電圧入力端子 ＩＷ５Ｓ１と、第２の電圧入力端子 ＩＷ５Ｓ２と、第３の電圧入力端子 ＩＷ５Ｓ３と、第４の電圧入力端子 ＩＷ５Ｓ４とには、第１の電源ＶＤＤ１又は、第２の電源ＶＤＤ２又は、第３の電源ＶＤＤ３又は、第５の電源ＶＤＤ５が、それぞれ接続され、第５の五電源用電圧判別回路の電源入力端子 ＩＷ５Ｓ０には、第５の電源ＶＤＤ５と接続され、第１の電圧入力端子 ＩＷ５Ｓ１と、第２の電圧入力端子 ＩＷ５Ｓ２と、第３の電圧入力端子 ＩＷ５Ｓ３と、第４の電圧入力端子 ＩＷ５Ｓ４とには、第１の電源ＶＤＤ１又は、第２の電源ＶＤＤ２又は、第３の電源ＶＤＤ３又は、第４の電源ＶＤＤ４が、それぞれ接続され、第１の五電源用電圧判別回路及び、第２の五電源用電圧判別回路及び、第３の五電源用電圧判別回路及び、第４の五電源用電圧判別回路及び、第５の五電源用電圧判別回路及び、の出力端子 ＶＮＷ５Ｓは全てが接続され、五電源用ウエル電位制御回路２ｆの出力端子 ＶＮＷ５となる。
【表６】
2006311507.tif 000008
【表７】
2006311507.tif 000009
【０２０３】
五電源用電圧判別回路１８ａの具体的な回路例を説明する。図２３は、五電源用電圧判別回路１８ａの回路であり、第２３のＰ型トランジスタＰ２３及び、第２４のＰ型トランジスタＰ２４及び、第２５のＰ型トランジスタＰ２５及び、第２６のＰ型トランジスタＰ２６及び、第２１のＮ型トランジスタＰ２１で構成され、第２３のＰ型トランジスタＰ２３と、第２４のＰ型トランジスタＰ２４と、第２５のＰ型トランジスタＰ２５と、第２６のＰ型トランジスタＰ２６は、五電源用電圧判別回路１８ａの電源入力端子ＩＷ５Ｓ０と、五電源用電圧判別回路１８ａの出力端子ＶＮＷ５Ｓとの間に直列に接続され、第２１のＮ型トランジスタＰ２１は、五電源用電圧判別回路１８ａの電源入力端子ＩＷ５Ｓ０と、五電源用電圧判別回路１８ａの出力端子ＶＮＷ５Ｓとの間に直列に接続され、五電源用電圧判別回路１８ａの動作としては、表８に示すように、第１の電圧入力端子ＩＷ５Ｓ１及び、第２の電圧入力端子ＩＷ５Ｓ２及び、第３の電圧入力端子ＩＷ５Ｓ３及び、第４の電圧入力端子ＩＷ５Ｓ４の全てが、電源入力端子ＩＷ５Ｓ０より低い電位であれば、出力端子ＶＮＷ５Ｓは、電源入力端子ＩＷ５Ｓ０とほぼ同じ電位となり、第１の電圧入力端子ＩＷ５Ｓ１及び、第２の電圧入力端子ＩＷ５Ｓ２及び、第３の電圧入力端子ＩＷ５Ｓ３及び、第４の電圧入力端子ＩＷ５Ｓ４の少なくとも１つの電圧が、電源入力端子ＩＷＳ０以上の電位であれば、出力端子ＶＮＷ５Ｓは、ハイインピーダンス状態(OPEN状態)となる。
【表８】
2006311507.tif 000010
【０２０４】
次に、五電源用ゲート制御回路１ｆの具体的な回路例を説明する。五電源用ゲート制御回路に必要な動作は、表６に示すように、コントロール信号ＣＮＴに接続された、コントロール信号端子 ＩＮＣＮＴ５がロウレベルの場合、第１の出力端子 ＯＧ５１には、第１の電源入力端子 ＩＧ５１に入力される電圧とほぼ同じ電圧が出力され、第２の出力端子 ＯＧ５２には、第２の電源入力端子 ＩＧ５２に入力される電圧とほぼ同じ電圧が出力され、第３の出力端子 ＯＧ５３には、第３の電源入力端子 ＩＧ５３に入力される電圧とほぼ同じ電圧が出力され、第４の出力端子 ＯＧ５４には、第４の電源入力端子 ＩＧ５４に入力される電圧とほぼ同じ電圧が出力され、第５の出力端子 ＯＧ５５には、第５の電源入力端子 ＩＧ５５に入力される電圧とほぼ同じ電圧が出力され、コントロール信号ＣＮＴに接続された、コントロール信号端子 ＩＮＣＮＴ５がハイレベルの場合、第１の出力端子 ＯＧ５１及び、第２の出力端子 ＯＧ５２及び、第３の出力端子 ＯＧ５３及び、第４の出力端子 ＯＧ５４及び、第５の出力端子 ＯＧ５５には、アース電位ＶＳＳとほぼ同じ電圧が出力される事であり、具体的な回路例としては、ゲート信号回路を５つ組み合わせて構成され、第１のゲート信号回路１９ａ１の電源入力端子 ＩＧは、五電源用ゲート制御回路１ｆの第１の電源入力端子 ＩＧ５１と接続され、コントロール信号端子ＩＮＣＮＴは、五電源用ゲート制御回路１ｆのコントロール信号端子ＩＮＣＮＴ５と接続され、出力端子ＯＧは、五電源用ゲート制御回路１ｆの第１の出力端子 ＯＧ５１と接続され、第２のゲート信号回路１９ａ２の電源入力端子 ＩＧは、五電源用ゲート制御回路１ｆの第２の電源入力端子 ＩＧ５２と接続され、コントロール信号端子ＩＮＣＮＴは、五電源用ゲート制御回路１ｆのコントロール信号端子ＩＮＣＮＴ５と接続され、出力端子ＯＧは、五電源用ゲート制御回路１ｆの第２の出力端子 ＯＧ５２と接続され、第３のゲート信号回路１９ａ３の電源入力端子 ＩＧは、五電源用ゲート制御回路１ｆの第３の電源入力端子 ＩＧ５３と接続され、コントロール信号端子ＩＮＣＮＴは、五電源用ゲート制御回路１ｆのコントロール信号端子ＩＮＣＮＴ５と接続され、出力端子ＯＧは、五電源用ゲート制御回路１ｆの第３の出力端子 ＯＧ５３と接続され、第４のゲート信号回路１９ａ４の電源入力端子 ＩＧは、五電源用ゲート制御回路１ｆの第４の電源入力端子 ＩＧ５４と接続され、コントロール信号端子ＩＮＣＮＴは、五電源用ゲート制御回路１ｆのコントロール信号端子ＩＮＣＮＴ５と接続され、出力端子ＯＧは、五電源用ゲート制御回路１ｆの第４の出力端子 ＯＧ５４と接続され、第５のゲート信号回路１９ａ５の電源入力端子 ＩＧは、五電源用ゲート制御回路１ｆの第５の電源入力端子 ＩＧ５５と接続され、コントロール信号端子ＩＮＣＮＴは、五電源用ゲート制御回路１ｆのコントロール信号端子ＩＮＣＮＴ５と接続され、出力端子ＯＧは、五電源用ゲート制御回路１ｆの第５の出力端子 ＯＧ５５と接続される構成である。
【０２０５】
次に、ゲート信号回路の具体的な回路例を説明する。ゲート信号回路に必要な動作は、表９に示すように、コントロール信号端子 ＩＮＣＮＴが、ロウレベルの場合出力端子 ＯＧは、電源入力端子 ＩＧとほぼ同じ電位が出力され、コントロール信号端子 ＩＮＣＮＴが、ハイレベルの場合出力端子 ＯＧは、電源入力端子 アース電位ＶＳＳとほぼ同じ電位が出力される事であり、図２５は、ゲート信号回路１９ａであり、第３１のＰ型トランジスタＰ３１及び、第２２のＮ型トランジスタＮ２２で構成され、第３１のＰ型トランジスタＰ３１のソースは、ゲート信号回路１９ａの電源入力端子 ＩＧと接続され、第２２のＮ型トランジスタＮ２２のソースは、アース電位ＶＳＳと接続され、第３１のＰ型トランジスタＰ３１及び、第２２のＮ型トランジスタＮ２２のドレインは共に、ゲート信号回路１９ａの出力端子 ＯＧと接続され、第３１のＰ型トランジスタＰ３１及び、第２２のＮ型トランジスタＮ２２のゲートは共に、ゲート信号回路１９ａのコントロール信号端子 ＩＮＣＮＴと接続される構成であり、必要な動作が実現できる。
【表９】
2006311507.tif 000011
【０２０６】
まず、本回路の電源スイッチがオン状態である場合を説明する。コントロール信号ＣＮＴが、ハイレベルの時、五電源用ゲート制御回路は表６に示すように、第１の出力端子ＯＧ５１及び、第２の出力端子ＯＧ５２及び、第３の出力端子ＯＧ５３及び、第４の出力端子ＯＧ５４及び、第５の出力端子ＯＧ５５に、アース電位ＶＳＳとほぼ同じ電圧が出力され、第１８のＰ型トランジスタＰ１８及び、第１９のＰ型トランジスタＰ１９及び、第２０のＰ型トランジスタＰ２０及び、第２１のＰ型トランジスタＰ２１及び、第２２のＰ型トランジスタＰ２２の、全てがオン状態となる。
【０２０７】
この状態で、検査用電源供給端子１４に電圧が供給されると、その電圧は、第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３及び、第４の電源ＶＤＤ４及び、第５の電源ＶＤＤ５に伝播する。
【０２０８】
次に、本回路の電源スイッチがオフ状態である場合を説明する。コントロール信号ＣＮＴが、ロウレベルの時、五電源用ゲート制御回路は表６に示すように、第１の出力端子ＯＧ５１に、第１の電源ＶＤＤ１と同じ電圧が出力され、第２の出力端子ＯＧ５２に、第２の電源ＶＤＤ２と同じ電圧が出力され、第３の出力端子ＯＧ５３に、第３の電源ＶＤＤ３と同じ電圧が出力され、第４の出力端子ＯＧ５４に、第４の電源ＶＤＤ４と同じ電圧が出力され、第５の出力端子ＯＧ５５に、第５の電源ＶＤＤ５と同じ電圧が出力される。
【０２０９】
この状態で、第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３及び、第４の電源ＶＤＤ４及び、第５の電源ＶＤＤ５に電圧が供給され、検査用電源供給端子１４がオープン状態の場合で、たとえば、第１８のＰ型トランジスタＰ１８のゲートと、ソース、すなわち第１の電源ＶＤＤ１に接続されている側との間の電圧差はゼロであり、第１の電源ＶＤＤ１から、検査用電源供給端子１４に電流が流れる事は無い。
【０２１０】
第１９のＰ型トランジスタＰ１９及び、第２０のＰ型トランジスタＰ２０及び、第２１のＰ型トランジスタＰ２１及び、第２２のＰ型トランジスタＰ２２でも同様に考えることができ、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３及び、第４の電源ＶＤＤ４及び、第５の電源ＶＤＤ５から、検査用電源供給端子１４に電流が流れる事は無い。
【０２１１】
検査用電源供給端子１４は、オープン状態であるが、一時的に電位が高くなった場合は、たとえば、第１の電源ＶＤＤ１が最も低い電圧のとき、第１８のＰ型トランジスタＰ１８のゲートと、ソース、今回は検査用電源供給端子１４に接続されている側との間に電圧差があるため、検査用電源供給端子１４から、第１の電源ＶＤＤ１に電流が流れ、検査用電源供給端子１４の電位が、第１の電源ＶＤＤ１とほぼ同じになるまで電流を流し続け、その後電流は流れなくなる。
【０２１２】
第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３及び、第４の電源ＶＤＤ４及び、第５の電源ＶＤＤ５が最も低い電圧のときでも同様に考えることができ、結果的にあらゆる電源電圧の組み合わせにおいて、検査用電源供給端子１４は第１の電源ＶＤＤ１及び、第２の電源ＶＤＤ２及び、第３の電源ＶＤＤ３及び、第４の電源ＶＤＤ４及び、第５の電源ＶＤＤ５の中で最も低い電圧以下の電位になる。
【０２１３】
最終的には、第１８のＰ型トランジスタＰ１８及び、第１９のＰ型トランジスタＰ１９及び、第２０のＰ型トランジスタＰ２０及び、第２１のＰ型トランジスタＰ２１及び、第２２のＰ型トランジスタＰ２２の、全てがオフ状態となる。
【０２１４】
（実施の形態１９）
図２４は、本発明の第１９の実施形態における、電源スイッチ回路に用いられる五電源用電圧判別回路の回路図を示す。五電源用電圧判別回路１８ｂは、若干動作が不安定となるが、基本的な動作としては、表８に示す動作であり、図２３の、五電源用電圧判別回路１８ａに比べ構成される素子数が少なく、小面積化に有効である。
【０２１５】
（実施の形態２０）
図２６は、本発明の第２０の実施形態における、電源スイッチ回路に用いられるゲート信号回路の回路図を示す。ゲート信号回路１９ｂは、図２５の、ゲート信号回路１９ａの第３１のＰ型トランジスタＰ３１が、抵抗素子 Ｒ１９に変更され、基本的な動作としては、表９に示す動作であり、図２５の、ゲート信号回路１９ａと同等回路である。
【０２１６】
（実施の形態２１）
図２７は、本発明の第２１の実施形態における、電源スイッチ回路に用いられるゲート信号回路の回路図を示す。ゲート信号回路１９ｃは、図２５の、ゲート信号回路１９ａの第３１のＰ型トランジスタＰ３１のゲートが、アース電位ＶＳＳに接続され、第３２のＰ型トランジスタＰ３２となっており、基本的な動作としては、表９に示す動作であり、図２５の、ゲート信号回路１９ａと同等回路である。
【０２１７】
（実施の形態２２）
図２８は、本発明の第２２の実施形態における、電源スイッチ回路の回路図を示す。第１８のＰ型トランジスタＰ１８及び、第１９のＰ型トランジスタＰ１９及び、第２０のＰ型トランジスタＰ２０及び、第２１のＰ型トランジスタＰ２１及び、第２２のＰ型トランジスタＰ２２及び、五電源用ゲート制御回路１ｆ及び、五電源用ウエル電位制御回路２ｆは、実施の形態１８で説明した図２２と同じ構成であり、五電源用ゲート制御回路１ｆのコントロール信号端子ＩＮＣＮＴ５が、検査用制御入力端子２０に接続され、抵抗素子Ｒ２２が、コントロール信号端子ＩＮＣＮＴ５と、アース電位ＶＳＳ間に接続される構成である。
【０２１８】
基本的な動作としては、表１０に示す動作であり、実施の形態１８で説明した図２２の回路に比べ、五電源用ゲート制御回路１ｆのコントロール信号端子ＩＮＣＮＴ５の制御状態、すなわち、検査用制御入力端子２０の制御信号を入力しないハイインピーダンスであっても、第１８のＰ型トランジスタＰ１８及び、第１９のＰ型トランジスタＰ１９及び、第２０のＰ型トランジスタＰ２０及び、第２１のＰ型トランジスタＰ２１及び、第２２のＰ型トランジスタＰ２２の、全てがオフ状態とすることが出来、利便性が向上する。
【表１０】
2006311507.tif 000012
【産業上の利用可能性】
【０２１９】
本発明の電源スイッチ回路は、ＬＳＩチップ上で分離された各機能ブロック毎の電源に電圧差が発生しても、電源間をつなぐスイッチのオフ状態において電流を確実に遮断することが出来る構成を有し、システムオンチップの分離された、各機能ブロック毎の電源間に挿入する電源スイッチとして有用である。
【図面の簡単な説明】
【０２２０】
【図１】本発明の第１の実施の形態における電源スイッチ回路を示す回路図
【図２】本発明の第２の実施の形態における電源スイッチ回路を示す回路図
【図３】本発明の第３の実施の形態における電源スイッチ回路を示す回路図
【図４】本発明の第４の実施の形態における電源スイッチ回路を示す回路図
【図５】本発明の第５の実施の形態における電源スイッチ回路を示す回路図
【図６】図５の回路動作を説明するための第１の実施の形態における電圧波形図
【図７】図５の回路動作を説明するための第５の実施の形態における電圧波形図
【図８】本発明の第６の実施の形態における電源スイッチ回路を示す回路図
【図９】本発明の第７の実施の形態における電源スイッチ回路を示す回路図
【図１０】本発明の第８の実施の形態における電源スイッチ回路を回路図
【図１１】本発明の第９の実施の形態における電源スイッチ回路を示す回路図
【図１２】本発明の第１０の実施の形態における電源スイッチ回路を示す回路図
【図１３】本発明の第１１の実施の形態における電源スイッチ回路を示す回路図
【図１４】本発明の第１２の実施の形態における電源スイッチ回路を示す回路図
【図１５】本発明の第１３の実施の形態における電源スイッチ回路を示す回路図
【図１６】本発明の第１４の実施の形態における電源スイッチ回路を示す回路図
【図１７】本発明の第１５の実施の形態における電源スイッチ回路を示す回路図
【図１８】従来の電源スイッチ回路を示す回路図
【図１９】従来の電源スイッチ回路を示す回路図
【図２０】本発明の第１６の実施形態における電源スイッチ回路の回路図
【図２１】本発明の第１７の実施形態における電源スイッチ回路の回路図
【図２２】本発明の第１８の実施形態における電源スイッチ回路の回路図
【図２３】本発明の第１８の実施形態における電源スイッチ回路に用いられる五電源用電圧判別回路の回路図
【図２４】本発明の第１９の実施形態における電源スイッチ回路に用いられる五電源用電圧判別回路の回路図
【図２５】本発明の第１８の実施形態における電源スイッチ回路に用いられるゲート信号回路１９ａの回路図
【図２６】本発明の第２０の実施形態における電源スイッチ回路に用いられるゲート信号回路の回路図
【図２７】本発明の第２１の実施形態における電源スイッチ回路に用いられるゲート信号回路の回路図
【図２８】本発明の第２２の実施形態における電源スイッチ回路の回路図
【符号の説明】
【０２２１】
１ａ、１ｂ、１ｃ  ゲート制御回路
１ｄ  三電源用ゲート制御回路
１ｅ  ＰＮゲート制御回路
１ｆ  五電源用ゲート制御回路
２ａ、２ｂ  ウエル電位制御回路
２ｃ，２ｄ，２ｅ  三電源用ウエル電位制御回路
２ｆ  五電源用ウエル電位制御回路
３  第１の電源ＶＤＤ１の電圧波形
４  第１のＰ型トランジスタＰ１のゲート電圧波形
５  第２の電源ＶＤＤ２の電圧波形
６  第１のＰ型トランジスタＰ１及び、第２のＰ型トランジスタＰ２がオン状態の期間
７  ノイズにより発生した電位差
８  伝播したノイズ電位
９  第１の電源ＶＤＤ１の電圧波形
１０  第１のＰ型トランジスタＰ１のゲート電圧波形
１１  第２の電源ＶＤＤ２の電源電圧波形
１２  ノイズにより発生した電位差
１３  伝播したノイズ電位
１４  検査用電源供給端子
１５  検査用信号制御端子
１６  検査用ウエル電位制御端子
１７ａ，１７ｂ  三電源用電圧判別回路
１８ａ，１８ｂ  五電源用電圧判別回路
１９ａ，１９ｂ，１９ｃ  ゲート信号回路
２０  検査用制御入力端子
Ｐ１〜Ｐ３２  ＭＯＳ−Ｐ型トランジスタ
Ｎ１〜Ｎ２４  ＭＯＳ−Ｎ型トランジスタ
ＩＮＶ１〜ＩＮＶ４  インバータ回路
Ｒ１〜Ｒ２０  抵抗素子
Ｃ１、Ｃ２  容量素子
Ｄ１  ダイオード素子
ＣＮＴ  コントロール信号
ＮＣＮＴ  反転コントロール信号
ＶＤＤ１  第１の電源
ＶＤＤ２  第２の電源
ＶＤＤ３  第３の電源
ＶＤＤ４  第４の電源
ＶＤＤ５  第５の電源
ＶＳＳ  アース電位
ＩＧ１１、ＩＧ１２  ゲート制御回路の電源入力端子
ＯＧ１１、ＯＧ１２  ゲート制御回路の出力端子
ＩＧ２１、ＩＧ２２、ＩＧ２３  三電源用ゲート制御回路の電源入力端子
ＯＧ２１、ＯＧ２２、ＯＧ２３  三電源用ゲート制御回路の出力端子
ＩＧ３１、ＩＧ３２  ＰＮゲート制御回路の電源入力端子
ＯＧ３１、ＯＧ３２、ＯＧ３３  ＰＮゲート制御回路の出力端子
ＩＮＣＮＴ  ゲート制御回路及び、三電源用ゲート制御回路及び、ＰＮゲート制御回路のコントロール信号端子
ＩＮＮＣＮＴ  ＰＮゲート制御回路の反転コントロール信号端子
ＩＷ１１、ＩＷ１２  ウエル電位制御回路の電源入力端子
ＶＮＷ  ウエル電位制御回路の出力端子
ＩＷ２１、ＩＷ２２、ＩＷ２３  三電源用ウエル電位制御回路の電源入力端子
ＶＮＷ２  三電源用ウエル電位制御回路の出力端子
ＩＷ２Ｓ０  三電源用電圧判別回路の電源入力端子
ＩＷ２Ｓ１，ＩＷ２Ｓ２  電圧入力端子
ＶＮＷ２Ｓ  出力端子
ＩＧ５１，ＩＧ５２，ＩＧ５３，ＩＧ５４，ＩＧ５５  五電源用ゲート制御回路の電源入力端子
ＯＧ５１，ＯＧ５２，ＯＧ５３，ＯＧ５４，ＯＧ５５  五電源用ゲート制御回路の出力端子
ＩＮＣＮＴ５  五電源用ゲート制御回路のコントロール信号端子
ＩＧ  ゲート信号回路の電源入力端子
ＩＮＣＮＴ  ゲート信号回路のコントロール信号端子
ＯＧ  ゲート信号回路の出力端子
ＩＷ５１，ＩＷ５２，ＩＷ５３，ＩＷ５４，ＩＷ５５  五電源用ウエル電位制御回路の電源入力端子
ＶＮＷ５  五電源用ウエル電位制御回路の出力端子
ＩＷ５Ｓ０  五電源用電圧判別回路の電源入力端子
ＩＷ５Ｓ１，ＩＷ５Ｓ２，ＩＷ５Ｓ３，ＩＷ５Ｓ４  五電源用電圧判別回路の電圧入力端子
ＶＮＷ５Ｓ  五電源用電圧判別回路の出力端子
【図１】
2006311507.tif 000013
【図２】
2006311507.tif 000014
【図３】
2006311507.tif 000015
【図４】
2006311507.tif 000016
【図５】
2006311507.tif 000017
【図６】
2006311507.tif 000018
【図７】
2006311507.tif 000019
【図８】
2006311507.tif 000020
【図９】
2006311507.tif 000021
【図１０】
2006311507.tif 000022
【図１１】
2006311507.tif 000023
【図１２】
2006311507.tif 000024
【図１３】
2006311507.tif 000025
【図１４】
2006311507.tif 000026
【図１５】
2006311507.tif 000027
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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