(57)【要約】【課題】  安価で簡単な回路構成により、高速な制御手段を用いずに、テストサイクル内に不要な設定期間の存在をなくし、アドレスサイクルの最小仕様値で試験可能な半導体メモリ検査装置を提供する。【解決手段】  コントローラ４４の制御下でアドレスを一定周期で連続発生できるＸカウンタ２０とＹカウンタ２１で構成されるアドレスカウンタを備え、アドレスサイクルの最小仕様値にテストサイクルを設定する場合に、Ｘカウンタ２０とＹカウンタ２１が発生するアドレスに基づいて、検査対象の半導体メモリ（ＤＵＴ）にアドレス出力を印加し、ＤＵＴからの出力される読み出しデータと期待値データをストローブ信号ＳＴＲＯＢＥのタイミングで比較してその比較結果を判定する。また、ＸカウンタとＹカウンタのカウンタ動作を自己診断する機能を備える。【選択図】        図１
2006244542.tif 000002
【特許請求の範囲】
【請求項１】
アドレスが設定される複数のアドレスレジスタと、
コントロール信号が設定される複数のコントロールレジスタと、
データが設定される複数のデータレジスタと、
前記複数のアドレスレジスタ、前記複数のコントロールレジスタ、及び、前記複数のデータレジスタから、夫々１つのレジスタを選択して、選択されたレジスタの設定内容を出力するレジスタ選択手段と、
前記レジスタ選択手段によって選択される前記アドレスレジスタの出力がアドレスとして入力され、入力される前記アドレスによって指定される記憶データを出力することにより入力される前記アドレスのスクランブル処理を行うアドレスメモリと、
前記レジスタ選択手段からの出力と、前記アドレスメモリからの出力とを選択するアドレス選択手段と、
前記レジスタ選択手段によって選択される前記コントロールレジスタの出力に基づいて波形整形を行い、コントロール信号を生成する波形整形手段と、
前記アドレス選択手段及び前記波形選択手段からの出力と、前記レジスタ選択手段によって選択される前記データレジスタの出力とを、検査対象の半導体メモリに印加する出力印加手段と、
前記半導体メモリからの出力を予め予想されるデータと比較する比較手段と、
前記出力印加手段が前記アドレス選択手段の出力を前記半導体メモリに印加してから、前記比較手段から前記データの一致または不一致を示す比較結果が出力されるまでの時間を計測する時間計測手段と、
予め設定されるタイミングに従って、前記レジスタ選択手段の選択動作、及び、前記波形整形手段のコントロール信号生成を制御する制御手段と、を備えてなる半導体メモリの動作状態を検査する装置であって、
前記制御手段の制御によりアドレスを一定周期で連続発生できるアドレスカウンタを備え、
前記アドレスカウンタが連続発生するアドレスが前記アドレスメモリと前記アドレス選択手段に入力可能に構成されていることを特徴とする半導体メモリ検査装置。
【請求項２】
アドレスを一定周期で連続発生できるアドレスカウンタと、
コントロール信号が設定される複数のコントロールレジスタと、
データが設定される複数のデータレジスタと、
前記複数のコントロールレジスタ、及び、前記複数のデータレジスタから、夫々１つのレジスタを選択して、選択されたレジスタの設定内容を出力するレジスタ選択手段と、
前記アドレスカウンタの出力がアドレスとして入力され、入力される前記アドレスによって指定される記憶データを出力することにより入力される前記アドレスのスクランブル処理を行うアドレスメモリと、
前記アドレスカウンタからの出力と、前記アドレスメモリからの出力とを選択するアドレス選択手段と、
前記レジスタ選択手段によって選択される前記コントロールレジスタの出力に基づいて波形整形を行い、コントロール信号を生成する波形整形手段と、
前記アドレス選択手段及び前記波形選択手段からの出力と、前記レジスタ選択手段によって選択される前記データレジスタの出力とを、検査対象の半導体メモリに印加する出力印加手段と、
前記半導体メモリからの出力を予め予想されるデータと比較する比較手段と、
前記出力印加手段が前記アドレス選択手段の出力を前記半導体メモリに印加してから、前記比較手段から前記データの一致または不一致を示す比較結果が出力されるまでの時間を計測する時間計測手段と、
予め設定されるタイミングに従って、前記アドレスカウンタの出力動作、前記レジスタ選択手段の選択動作、及び、前記波形整形手段のコントロール信号生成を制御する制御手段と、
を備えてなることを特徴とする半導体メモリ検査装置。
【請求項３】
前記アドレスカウンタが、ＸカウンタとＹカウンタで構成されていることを特徴とする請求項１または２に記載の半導体メモリ検査装置。
【請求項４】
前記制御手段は、前記Ｘカウンタと前記Ｙカウンタのカウンタ動作を制御可能な制御信号を出力することを特徴とする請求項３に記載の半導体メモリ検査装置。
【請求項５】
前記制御手段が、前記アドレスカウンタのカウンタ動作を自動診断する機能を備えていることを特徴とする請求項１〜４の何れか１項に記載の半導体メモリ検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路として製造される半導体メモリの検査装置に関する。
【背景技術】
【０００２】
かかる半導体メモリ検査装置として、下記の特許文献１に開示されている構成の検査装置がある。当該半導体メモリ検査装置は、図６に示すように、アドレスが設定される３種類のＸアドレスレジスタ３０Ａ〜３０Ｃ及びＹアドレスレジスタ３１Ａ〜３１Ｃと、コントロール信号が設定される３種類のＣレジスタ３２Ａ〜３２Ｃと、データが設定される３種類のＤレジスタ３３Ａ〜３３Ｃと、３種類のＸ及びＹアドレスレジスタ３０Ａ〜３０Ｃ，３１Ａ〜３１Ｃ、３種類のＣレジスタ３２Ａ〜３２Ｃ、及び、３種類のＤレジスタ３３Ａ〜３３Ｃから、夫々１種類のレジスタを選択して、選択されたレジスタの設定内容を出力するマルチプレクサ３４Ａ〜３４Ｄと、マルチプレクサ３４Ａ，３４Ｂによって選択されるＸ及びＹアドレスレジスタの出力がアドレスとして入力され、入力されるアドレスによって指定される記憶データを出力することにより入力されるアドレスのスクランブル処理を行うＸスクランブルファイル３５Ａ及びＹスクランブルファイル３５Ｂと、マルチプレクサ３４Ａ，３４Ｂからの出力と、Ｘ及びＹスクランブルファイル３５Ａ，３５Ｂからの出力とを選択するマルチプレクサ３６Ａ，３６Ｂと、マルチプレクサ３４Ｃによって選択されるＣレジスタの出力に基づいて波形整形を行い、コントロール信号を生成する波形整形手段３８と、マルチプレクサ３６Ａ，３６Ｂ及び波形選択手段３８からの出力と、マルチプレクサ３４Ｄによって選択されるＤレジスタの出力とを、検査対象の半導体メモリ（ＤＵＴ）に印加するドライバ４１Ａ，４１Ｂと、ＤＵＴからの出力を予め予想されるデータと比較する比較判定回路４３と、予め設定されるタイミングに従って、マルチプレクサ３４Ａ〜３４Ｄの選択動作、及び、波形整形手段３８のコントロール信号生成を制御するコントローラ４４を備えて構成される。
【０００３】
上記従来の半導体メモリ検査装置では、１回目のアドレス設定と予め設定されるパターンを有するデータの印加を行い、予め規定される時間間隔をおいて、２回目のアドレス設定と予め設定されるパターンを有するデータの印加を行って、予想されるデータが出力されるか否かが判別するまでの時間を、３回目のアドレス設定とデータ印加を予め設定される時間間隔で繰返しながら計測することを、繰返して行うことができる。つまり、１回目及び２回目のアドレス設定とパターン印加に続けて、繰返し３回目のアドレス設定とパターン印加を行いながら、検査対象となる半導体メモリからの出力を例えば期待値として予想されるデータと比較し、一致または不一致するまでの時間を計測することができる。これによって、フラッシュメモリ等の不揮発性メモリのテストにおいて、書込みや消去のコマンド入力から実行完了までの所要時間等を、簡単なハードウェアで効率よくテストすることができる。
【０００４】
また、上記従来の半導体メモリ検査装置では、３種類のアドレスレジスタ、コントロールレジスタ及びデータレジスタから夫々１種類をレジスタ選択手段によって選択し、検査対象の半導体メモリに最大限３種類のアドレス、コントロール信号及びデータを高速に切換えて印加することができる。簡単なハードウェアで、１回または２回のパターン印加の繰返し、１回または２回のパターン印加後の書込み実行完了時間の計測等を効率よく行うことができる。
【０００５】
従って、上記従来の半導体メモリ検査装置によって、不揮発性メモリ等における、例えば、信頼性保証のテスト等の高速性のあまり要求されないテスト等を簡単なハードウェアで実施可能な半導体メモリ検査装置が提供される。
【０００６】
【特許文献１】特開平１０−２４７３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の半導体メモリ検査装置では、図７に示すように、アドレス信号等は、指定されるｔ０の期間だけ出力され、その期間内にコントロール信号及びストローブ信号ＳＴＲＯＢＥを発生することができる。
【０００８】
ここで、１サイクルのテストを終了すると、次のアドレスをコントローラ４４内のＣＰＵが設定し、２サイクル目のテストを行う。１サイクル目を終了してから２サイクル目のテストを開始するので、１サイクル目と２サイクル目との間には、設定動作が必要で、ＤＵＴのテスト自体には不要な期間ｔｚが存在する。この不要な期間を少しでも短くするためには、高速なコントローラ４４を使用する必要がある。
【０００９】
また、消費電流測定試験は、消費電流がアドレスサイクル期間に依存して変化するため、アドレスサイクルの最小仕様値で試験する必要がある。しかし、上記従来の半導体メモリ検査装置では、上述の如く各サイクルに不要な期間が存在するためアドレスサイクル期間が長くなり、正確な消費電流測定試験ができないという不都合がある。
【００１０】
更に、アドレスアクセス時間の測定等のＡＣ試験においても、半導体メモリ内部でアドレス信号遷移を検知して読み出し動作用の内部同期信号等を生成している場合等は、アドレスアクセス時間がアドレスサイクル依存を呈する可能性もある。かかる場合は、アドレスアクセス時間の測定試験もアドレスサイクルの最小仕様値で行う必要がある。
【００１１】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、安価で簡単な回路構成により、高速な制御手段を用いずに、テストサイクル内に不要な設定期間の存在をなくし、アドレスサイクルの最小仕様値で試験可能な半導体メモリ検査装置を提供する点にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る半導体メモリ検査装置は、アドレスが設定される複数のアドレスレジスタと、コントロール信号が設定される複数のコントロールレジスタと、データが設定される複数のデータレジスタと、前記複数のアドレスレジスタ、前記複数のコントロールレジスタ、及び、前記複数のデータレジスタから、夫々１つのレジスタを選択して、選択されたレジスタの設定内容を出力するレジスタ選択手段と、前記レジスタ選択手段によって選択される前記アドレスレジスタの出力がアドレスとして入力され、入力される前記アドレスによって指定される記憶データを出力することにより入力される前記アドレスのスクランブル処理を行うアドレスメモリと、前記レジスタ選択手段からの出力と、前記アドレスメモリからの出力とを選択するアドレス選択手段と、前記レジスタ選択手段によって選択される前記コントロールレジスタの出力に基づいて波形整形を行い、コントロール信号を生成する波形整形手段と、前記アドレス選択手段及び前記波形選択手段からの出力と、前記レジスタ選択手段によって選択される前記データレジスタの出力とを、検査対象の半導体メモリに印加する出力印加手段と、前記半導体メモリからの出力を予め予想されるデータと比較する比較手段と、前記出力印加手段が前記アドレス選択手段の出力を前記半導体メモリに印加してから、前記比較手段から前記データの一致または不一致を示す比較結果が出力されるまでの時間を計測する時間計測手段と、予め設定されるタイミングに従って、前記レジスタ選択手段の選択動作、及び、前記波形整形手段のコントロール信号生成を制御する制御手段と、を備えてなる半導体メモリの動作状態を検査する装置であって、前記制御手段の制御によりアドレスを一定周期で連続発生できるアドレスカウンタを備え、前記アドレスカウンタが連続発生するアドレスが前記アドレスメモリと前記アドレス選択手段に入力可能に構成されていることを第１の特徴とする。
【００１３】
更に、本発明に係る半導体メモリ検査装置は、アドレスを一定周期で連続発生できるアドレスカウンタと、コントロール信号が設定される複数のコントロールレジスタと、データが設定される複数のデータレジスタと、前記複数のコントロールレジスタ、及び、前記複数のデータレジスタから、夫々１つのレジスタを選択して、選択されたレジスタの設定内容を出力するレジスタ選択手段と、前記アドレスカウンタの出力がアドレスとして入力され、入力される前記アドレスによって指定される記憶データを出力することにより入力される前記アドレスのスクランブル処理を行うアドレスメモリと、前記アドレスカウンタからの出力と、前記アドレスメモリからの出力とを選択するアドレス選択手段と、前記レジスタ選択手段によって選択される前記コントロールレジスタの出力に基づいて波形整形を行い、コントロール信号を生成する波形整形手段と、前記アドレス選択手段及び前記波形選択手段からの出力と、前記レジスタ選択手段によって選択される前記データレジスタの出力とを、検査対象の半導体メモリに印加する出力印加手段と、前記半導体メモリからの出力を予め予想されるデータと比較する比較手段と、前記出力印加手段が前記アドレス選択手段の出力を前記半導体メモリに印加してから、前記比較手段から前記データの一致または不一致を示す比較結果が出力されるまでの時間を計測する時間計測手段と、予め設定されるタイミングに従って、前記アドレスカウンタの出力動作、前記レジスタ選択手段の選択動作、及び、前記波形整形手段のコントロール信号生成を制御する制御手段と、
を備えてなることを第２の特徴とする。
【００１４】
更に好ましくは、本発明に係る半導体メモリ検査装置は、上記第１または第２の特徴に加えて、前記アドレスカウンタが、ＸカウンタとＹカウンタで構成されている。また、前記制御手段は、前記Ｘカウンタと前記Ｙカウンタのカウンタ動作を制御可能な制御信号を出力することが好ましい。
【００１５】
更に好ましくは、本発明に係る半導体メモリ検査装置は、何れかの特徴に加えて、前記制御手段が、前記アドレスカウンタのカウンタ動作を自動診断する機能を備えている。
【発明の効果】
【００１６】
本発明に係る半導体メモリ検査装置によれば、アドレスカウンタから一定周期で連続発生されるアドレスが直接またはアドレスメモリでスクランブル処理されて、検査対象の半導体メモリに順次印加可能であるため、アドレスカウンタのカウント周期をアドレスサイクル期間の最小サイクルに合わせて調整することで、テストサイクル内に不要な設定期間の存在をなくし、アドレスサイクルの最小仕様値でアクセスタイムや消費電流等の測定試験が可能となる。
【００１７】
従って、従来の半導体メモリ検査装置であれば、テストサイクルの短縮に制御手段に高速動作可能なコントローラを使用する必要があったが、本発明に係る半導体メモリ検査装置では、アドレスカウンタ等の安価で簡易な回路の追加のみでテストサイクルの短縮化が図れる。
【００１８】
特に、従来の半導体メモリ検査装置の構成にアドレスカウンタを追加した構成では、従来の半導体メモリ検査装置の具備する複数のアドレスレジスタ、コントロールレジスタ及びデータレジスタからなる構成による不揮発性メモリ等の多様なテストモードへの対応も同時に実現できる。
【００１９】
更に、アドレスカウンタが、ＸカウンタとＹカウンタで構成することにより、２次元的に配列されたメモリアレイに対し、効果的なアドレス印加が可能となる。更に、制御手段は、ＸカウンタとＹカウンタのカウンタ動作を個別に制御可能とすることで、メモリアレイの行アドレスと列アドレスを自在に変更する等の操作が容易に実現できる。
【００２０】
更に、制御手段が、アドレスカウンタのカウンタ動作を自動診断する機能を備えることで、アドレスカウンタの正常動作が担保でき、信頼性の高いテストが実行できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る半導体メモリ検査装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２２】
図１に、本発明装置の概略の電気的構成を示す。本発明装置は、図１に示すように、図６に示す従来の半導体メモリ検査装置の構成に対し、制御手段であるコントローラ４４から出力される制御信号ＣＴＲＬによって一定周期で連続的アドレス発生可能なＸカウンタ２０とＹカウンタ２１が追加されている。尚、図１において、図６に示す従来の半導体メモリ検査装置と共通する構成要素には同じ符号を付して説明する。
【００２３】
アドレスの発生には、３種類のＸアドレスレジスタ３０Ａ〜３０ＣとＹアドレスレジスタ３１Ａ〜３１Ｃと新規に追加されたＸカウンタ２０とＹカウンタ２１が、レジスタ選択手段であるマルチプレクサ３４Ａ，３４Ｂにより選択されて利用される。Ｘアドレスレジスタ３０Ａ〜３０Ｃ、Ｙアドレスレジスタ３１Ａ〜３１Ｃ、Ｘカウンタ２０、及び、Ｙカウンタ２１には、夫々ｎビットのデータを設定する。一般に、半導体メモリのメモリセルはマトリクス状に配置されメモリアレイを構成するので、行と列とに分けてアドレスを設定する方が、メモリアレイとの対応が判りやすくなる。ｎの値は、検査対象となる半導体メモリ（以下、適宜「ＤＵＴ」と称す）のアドレスとして必要なビット数より大きくしておく。
【００２４】
本実施形態では、Ｘカウンタ２０とＹカウンタ２１を設けたことにより、アドレスサイクル期間の最小サイクルでのアドレス連続発生が可能となる。従って、アドレスサイクル期間の最小サイクルでのテストには、Ｘカウンタ２０とＹカウンタ２１が夫々マルチプレクサ３４Ａ，３４Ｂにより選択される。
【００２５】
更に、３種類のＣレジスタ（コントロールレジスタ）３２Ａ〜３２Ｃと３種類のＤレジスタ（データレジスタ）３３Ａ〜３３Ｃを備え、各Ｃレジスタ３２Ａ〜３２Ｃにはｍビットのコントロール信号用データが、各Ｄレジスタ３３Ａ〜３３Ｃにはｐビットのパターンデータが、夫々設定される。また、Ｃレジスタ３２Ａ〜３２Ｃ及びＤレジスタ３３Ａ〜３３Ｃは、レジスタ選択手段であるマルチプレクサ３４Ｃ，３４Ｄによって、夫々３種類のレジスタの出力から１種類のレジスタの出力が選択される。
【００２６】
マルチプレクサ３４Ａ，３４ＢからのｎビットのＸカウンタ２０とＹカウンタ２１の選択出力は、Ｘスクランブルファイル３５ＡとＹスクランブルファイル３５Ｂ（アドレスメモリに相当）のアドレス入力に夫々入力される。Ｘスクランブルファイル３５ＡとＹスクランブルファイル３５Ｂは、夫々２ｎ×ｎビット構成のメモリ（メモリセルアレイ）であり、ｎビットのアドレスで指定されるメモリセルにｎビットのアドレスデータを設定しておくことによって、アドレス変換を行うことができる。
【００２７】
従って、Ｘカウンタ２０とＹカウンタ２１に論理アドレスとしてデータを設定し、Ｘスクランブルファイル３５ＡとＹスクランブルファイル３５Ｂに物理アドレスとしてデータを設定しておけば、例えば、ＤＵＴのメモリアレイ内のアドレス配列等に対応してＸカウンタ２０とＹカウンタ２１で指定される論理アドレスを、ＤＵＴが実際に接続される物理アドレスに変換することができる。アドレス選択手段であるマルチプレクサ３６Ａ，３６Ｂは、マルチプレクサ３４Ａ，３４Ｂからの出力と、Ｘスクランブルファイル３５ＡとＹスクランブルファイル３５Ｂからの出力とを、各別に選択してアドレスとして出力する。Ｘスクランブルファイル３５ＡとＹスクランブルファイル３５Ｂで物理アドレスと論理アドレスとの変換を行う場合は、論理アドレスまたは物理アドレスの内の何れか一方を選択することになる。
【００２８】
フリップフロップ３７Ａ，３７Ｂ，３７Ｃ，３７Ｄは、マルチプレクサ３６Ａ，３６Ｂ，３４Ｃ，３４ＤからのＸアドレス、Ｙアドレス、コントロール信号、及び、データのタイミングを揃えるために、夫々ｎビット分、ｎビット分、ｍビット分、ｐビット分ずつ設けられる。フリップフロップ３７Ｃからの出力は、波形整形回路３８で所望の波形となるようにタイミング及びレベルが更に細かく調整される。このときの波形モードは、ｍビットの各ビットについて、それぞれＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）やＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）等の比較的単純なものとする。
【００２９】
信号セレクタ３９には、ｎビットのＸアドレス及びＹアドレスと、ｍビットのコントロール信号が入力され、ＤＵＴに与える必要があるｑビットが選択される。言換えると、（ｎ＋ｎ＋ｍ）ビットの入力の内の任意の信号、例えばテストに必要な夫々の下位ビット等を選択して、テストチャネルに割付ける。このような信号セレクタ３９は、多入力のマルチプレクサを使用するか、配線を自由に変えられるＬＳＩ等を使用することによって実現することができる。
【００３０】
信号セレクタ３９からのｑビットの出力とフリップフロップ３７Ｄからのｐビットの出力は、レベル固定回路４０からドライバ４１Ａ，４１Ｂを夫々介して、ＤＵＴに印加される。レベル固定回路４０では、（ｑ＋ｐ）ビットの出力の内の任意の出力について、論理値が０または１の何れかとなるレベルに固定することができる。各種モード選択信号等、テスト中に変化させる必要がない信号をレジスタのデータに拘わらずに固定することができ、プログラムの負担が軽減される。このようなレベル固定回路４０は、レベルを固定するビットのみ特定のレベルを出力させ、他のビットは入力をそのまま出力させるような簡単なハードウェアで容易に実現することができる。
【００３１】
出力印加手段であるドライバ４１Ａ，４１Ｂは、夫々ｑチャネル分とｐチャネル分が設けられ、入力の論理値が０であるか１であるかに従って、ＤＵＴにはローレベル入力電圧ＶＩＬまたはハイレベル入力電圧ＶＩＨが夫々印加される。ドライバ４１Ａは、ＤＵＴに対しては入力専用チャネルであり、特別な設定をしない限り、常時イネーブル状態であるが、必要に応じて、ハイインピーダンスのディスエーブル状態とすることもできる。ドライバ４１Ｂは、ＤＵＴに対して入出力チャネルとなるので、入出力制御が行われ、ＤＵＴに対して出力チャネルとなるときはディスエーブルに制御される。
【００３２】
ＤＵＴからの出力電圧は、夫々ｐチャネル分設けられたコンパレータ４２Ａ，４２Ｂで論理データに変換される。コンパレータ４２Ａには、ハイレベル出力電圧ＶＯＨが基準電圧として与えられ、ＤＵＴからの出力電圧が基準電圧よりも高いか低いかによって、論理値１または０を夫々ＣＯＭＨとして出力する。コンパレータ４２Ｂには、ローレベル出力電圧ＶＯＬが基準電圧として与えられ、ＤＵＴからの出力電圧が基準電圧よりも低いか高いかによって、論理値０または１を夫々ＣＯＭＬとして出力する。
【００３３】
コンパレータ４２Ａ，４２Ｂからの出力ＣＯＭＨ，ＣＯＭＬは、比較判定回路４３（比較手段に相当）でフリップフロップ３７Ｄからのｐビットのデータと、コントローラ４４から与えられるストローブ信号ＳＴＲＯＢＥのタイミングで比較され、１チャネルでも不一致な比較結果があれば、比較判定結果を表すＦＡＩＬ信号の論理値が１となる。コンパレータ４２Ａ，４２Ｂからの出力は、ＤＵＴ出力がＶＯＬより低ければＣＯＭＬ＝０，ＣＯＭＨ＝０となり、ＤＵＴ出力がＶＯＨより高ければＣＯＭＬ＝１，ＣＯＭＨ＝１となり、ＤＵＴ出力電圧が中間のときはＣＯＭＬ＝１，ＣＯＭＨ＝０となる。
【００３４】
コントローラ４４は、各レジスタにデータを設定し、Ｘカウンタ２０とＹカウンタ２１のカウンタ動作を制御する制御信号ＣＴＲＬ、マルチプレクサ３４Ａ〜３４Ｄの選択を行うための選択信号ＳＥＬ１、マルチプレクサ３６Ａ，３６Ｂの選択を行うための選択信号ＳＥＬ２、フリップフロップ３７Ａ〜３７Ｄがデータをラッチするためのタイミングを示すタイミング信号ＴＩＭ、波形整形回路３８に与えるクロック信号ＣＬＯＣＫ、及び、比較判定回路４３で期待値データとＤＵＴ出力との比較判定を行うストローブタイミングを規定するストローブ信号ＳＴＲＯＢＥ等を発生する。
【００３５】
図２は、図１の比較判定回路４３の構成例を示す。インバータ５０によって入力ＣＯＭＨの論理を反転する。反転したＣＯＭＨは、ＤＵＴ出力電圧がＶＯＨより高いか低いかによって論理値０または１となる。マルチプレクサ（以下、適宜「ＭＰＸ」と略称する）５１は、図１のフリップフロップ３７Ｄからのデータを期待値データとして、その論理値が０であるか１であるかに従い、ＣＯＭＬまたは反転したＣＯＭＨを選択して出力する。従って、期待値データとＤＵＴ出力電圧の論理値とが一致すれば論理値０が出力され、不一致であれば論理値１が出力される。フリップフロップ（以下、適宜「ＦＦ」と略称する）５２には、比較結果を判定に用いるときに１をセットし、用いないときには０をセットする。ＦＦ５２の出力は、ＭＰＸ５１の出力とともにＡＮＤ回路５３に入力され、その論理積が出力としてＦＦ５４に与えられる。ＦＦ５４はストローブ信号ＳＴＲＯＢＥのタイミングで、ＡＮＤ回路５３の出力をラッチする。インバータ５０、ＭＰＸ５１、ＦＦ５２、ＡＮＤ回路５３及びＦＦ５５を備える比較回路５５は、ｐビット分が設けられ、各比較回路５５からの出力はｐビット分の入力を有するＯＲ回路５６に入力される。従って、ＯＲ回路５６からは、ＤＵＴからのｐチャネルの出力電圧の内、ストローブ信号ＳＴＲＯＢＥのタイミングで期待値データに不一致なものがあれば論理値が１となるＦＡＩＬ信号が比較判定結果として出力される。
【００３６】
図３は、図１のコントローラ４４の構成例を示す。ｔ０発生器６０からは、フリップフロップ３７Ａ〜３７Ｄに与えるタイミング信号ＴＩＭがｔ０の周期で発生される。タイミング信号ＴＩＭは、テストサイクルの最初と最後とを示すパルス信号となる。ｔ１発生器６１とｔ２発生器６２からは、タイミング信号ＴＩＭから夫々ｔ１及びｔ２遅れて発生され、波形整形回路３８に与えるタイミングとなるクロック信号ＣＬＯＣＫが発生される。
【００３７】
ｔ３発生器６３からは、比較判定回路４３で期待値データとＤＵＴ出力との比較判定を行うストローブタイミングを規定するストローブ信号ＳＴＲＯＢＥを発生する。比較判定は、検査装置とＤＵＴとの間を信号が往復するのに要する伝搬遅延時間だけは遅れるので、遅延回路６４で更にハードウェアとして遅延させ、適切なタイミングのストローブ信号ＳＴＲＯＢＥを出力する。時間規定カウンタ６５は、複数のサイクルでテストを行うときのサイクル間の時間を規定する。時間計測カウンタ６６は、時間計測に使用する。時間計測カウンタ６６は、例えば、ドライバ４１Ａ，４１Ｂからアドレス選択手段３６Ａ，３６Ｂの出力がＤＵＴに印加されてから、比較手段４３からデータの一致または不一致を示すＦＡＩＬ信号が出力されるまでの時間を計測する。
【００３８】
制御回路６７は、ｔ０発生器６０、ｔ１発生器６１、ｔ２発生器６２、ｔ３発生器６３、遅延回路６４、時間規定カウンタ６５、及び、時間計測カウンタ６６に対する制御を行い、制御信号ＣＴＲＬ、及び、選択信号ＳＥＬ１，ＳＥＬ２を生成し、比較判定結果が不一致であることを示すＦＡＩＬ信号が入力される。ＣＰＵ６８は、全てのハードウェアへのデータの設定や制御を行い、予め設定されるプログラムに従ってＤＵＴに対するテストを実行する。
【００３９】
図４は、図１に示す本発明装置において、Ｘカウンタ２０とＹカウンタ２１を夫々マルチプレクサ３４Ａ，３４Ｂにより選択することで、Ｘカウンタ２０とＹカウンタ２１で連続的に発生したアドレスをＤＵＴに印加して、ＤＵＴに書き込まれたデータを読み出す場合のタイミング波形の一例を示す。
【００４０】
図４に示すタイミング波形より、本発明装置では、Ｘカウンタ２０とＹカウンタ２１を用いた場合は、図７に示す従来の半導体メモリ検査装置におけるテストサイクルのタイミング波形と比べて、テストサイクル内に不要な設定期間ｔｚの存在がなくなり、アドレスサイクルの最小仕様値でテストサイクルを設定できる。
【００４１】
コントローラ４４からのＸカウンタ２０とＹカウンタ２１の制御について簡単に説明する。Ｘカウンタ２０とＹカウンタ２１は、夫々のコントローラ４４からの制御により、ビット数を変更することで様々なアドレス発生が可能となる。その一例を以下に示す。
【００４２】
（Ａ）ＸアドレスをＸカウンタ２０への設定値から、Ｘカウンタ２０のビット数が最大に達するまでインクリメントする。
（Ｂ）ＹアドレスをＹカウンタ２１への設定値から、Ｙカウンタ２１のビット数が最大に達するまでインクリメントする。
（Ｃ）ＸアドレスをＸカウンタ２０への設定値から、Ｘカウンタ２０のビット数が最大に達するまでインクリメントし、Ｘカウンタ２０のビット数が最大に達するとＹアドレスをインクリメント。これをＹカウンタ２１のビット数が最大に達するまで繰り返す。
（Ｄ）ＹアドレスをＹカウンタ２１への設定値から、Ｙカウンタ２１のビット数が最大に達するまでインクリメントし、Ｙカウンタ２１のビット数が最大に達するとＸアドレスをインクリメント。これをＸカウンタ２１のビット数が最大に達するまで繰り返す。
【００４３】
コントローラ４４から制御により、Ｘカウンタ２０とＹカウンタ２１は夫々独立して、或いは、相互に関連して、上記（Ａ）〜（Ｄ）等に示す動作モードのカウンタ動作を実行する。
【００４４】
次に、本発明装置のコントローラ４４に設けられたＸカウンタ２０とＹカウンタ２１のカウンタ動作に対する自己診断機能ついて説明する。図３に示すように、コントローラ４４は、当該自己診断機能用に、擬似エラー発生カウンタ７０とセレクタ７１を備えている。本実施形態では、擬似エラー発生カウンタ７０を例えばアップカウンタとする。
【００４５】
擬似エラー発生カウンタ７０は、ｔ０サイクルに同期してカウントアップされる。また、セレクタ７１は、擬似エラー発生カウンタ７０から出力されるＤＵＭＭＹ＿ＦＡＩＬ信号を選択しておく。擬似エラー発生カウンタ７０は、ｔ０サイクルに同期してｔ０サイクル毎にカウントアップされ、オーバーフローが発生する。コントローラ４４は、このオーバーフローの発生と同時にＸカウンタ２０、Ｙカウンタ２１を停止させ、Ｘカウンタ２０とＹカウンタ２１の各値が所望の値で停止しているかを確認する。
【００４６】
以下、具体例により図５を参照して説明する。ここで、擬似エラー発生カウンタ７０を、例えば２ビットのアップカウンタとする。
【００４７】
擬似エラー発生カウンタ７０に初期値「０」を設定し、セレクタ７１は、ＤＵＭＭＹ＿ＦＡＩＬ信号を選択しておく。Ｘカウンタ２０とＹカウンタ２１のカウンタ動作の動作モードは上記記載の（Ｃ）に設定した場合を想定する。
【００４８】
図５に示すように、０サイクルでは、Ｘカウンタ２０の値は「０」、Ｙカウンタの値は「０」、擬似エラー発生カウンタ７０の値は「０」で、１サイクルでは、Ｘカウンタ２０の値は「１」、Ｙカウンタの値は「０」で、擬似エラー発生カウンタ７０の値は「１」になり、２サイクルでは、Ｘカウンタ２０の値は「２」、Ｙカウンタの値は「０」で、擬似エラー発生カウンタ７０の値は「２」になり、３サイクルでは、Ｘカウンタ２０の値は「３」、Ｙカウンタの値は「０」で、擬似エラー発生カウンタ７０の値は「３」になり、４サイクルでは、Ｘカウンタ２０の値は「４」、Ｙカウンタの値は「０」で、擬似エラー発生カウンタ７０の値はオーバーフローする。
【００４９】
オーバーフローが発生すると擬似エラー発生カウンタ７０は直ちにＤＵＭＭＹ＿ＦＡＩＬ信号を発生する。ＤＵＭＭＹ＿ＦＡＩＬ信号を制御回路６７が認識し、制御信号ＣＴＲＬを発生し、Ｘカウンタ２０とＹカウンタ２１を停止させ、Ｘカウンタ２０の値が４で、Ｙカウンタ２１の値が「０」であることをＣＰＵ６８で確認し、Ｘカウンタ２０とＹカウンタ２１が正常に動作していることを確認できる。
【産業上の利用可能性】
【００５０】
本発明に係る半導体メモリ検査装置は、半導体メモリの検査に利用可能であり、特に、アドレスサイクルの最小仕様値での動作試験が可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る半導体メモリ検査装置の一実施形態における電気的構成の概略を示す機能ブロック図
【図２】本発明に係る半導体メモリ検査装置の比較判定回路の一構成例を示す論理ブロック図
【図３】本発明に係る半導体メモリ検査装置のコントローラの一構成例を示す機能ブロック図
【図４】本発明に係る半導体メモリ検査装置において、ＸカウンタとＹカウンタで連続的に発生したアドレスを検査対象の半導体メモリに印加して、該半導体メモリに書き込まれたデータを読み出す場合のタイミング波形の一例を示すタイミング波形図
【図５】本発明に係る半導体メモリ検査装置のＸカウンタとＹカウンタの自己診断機能を説明するタイミング波形図
【図６】従来の半導体メモリ検査装置の電気的構成の一例を概略的に示す機能ブロック図
【図７】従来の半導体メモリ検査装置において、検査対象の半導体メモリに書き込まれたデータを読み出す場合のタイミング波形の一例を示すタイミング波形図
【符号の説明】
【００５２】
２０：  Ｘカウンタ（アドレスカウンタ）
２１：  Ｙカウンタ（アドレスカウンタ）
３０Ａ，３０Ｂ，３０Ｃ：  Ｘレジスタ（アドレスレジスタ）
３１Ａ，３１Ｂ，３１Ｃ：  Ｙレジスタ（アドレスレジスタ）
３２Ａ，３２Ｂ，３２Ｃ：  Ｃレジスタ（コントロールレジスタ）
３３Ａ，３３Ｂ，３３Ｃ：  Ｄレジスタ（データレジスタ）
３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ：  マルチプレクサ（レジスタ選択手段）
３５Ａ：  Ｘスクランブルファイル（アドレスメモリ）
３５Ｂ：  Ｙスクランブルファイル（アドレスメモリ）
３６Ａ，３６Ｂ：  マルチプレクサ（アドレス選択手段）
３７Ａ，３７Ｂ，３７Ｃ，３７Ｄ：  フリップフロップ
３８：  波形整形回路
３９：  信号セレクタ
４０：  レベル固定回路
４１Ａ，４１Ｂ：  ドライバ（出力印加手段）
４２Ａ，４２Ｂ：  コンパレータ
４３：  比較判定回路（比較手段）
４４：  コントローラ（制御手段）
５０：  インバータ
５１：  マルチプレクサ
５２，５４：  フリップフロップ
５３：  ＡＮＤ回路
５５：  比較回路
５６：  ＯＲ回路
６０：  ｔ０発生器
６１：  ｔ１発生器
６２：  ｔ２発生器
６３：  ｔ３発生器
６４：  遅延回路
６５：  時間規定カウンタ
６６：  時間計測カウンタ
６７：  制御回路
６８：  ＣＰＵ
７０：  擬似エラー発生カウンタ
７１：  セレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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