(57)【要約】【課題】微細化に適したＳＤＥの寄生抵抗を小さくできる半導体装置及びその製造方法を提供することである。【解決手段】上記の課題を解決した半導体装置は、第１の導電型の半導体基板上に形成されたゲート電極と、前記ゲート電極の外側の前記半導体基板中に形成され、前記ゲート電極から離れるにしたがい接合深さが深くなる第１の区域及び前記第１の区域の外側に配置された接合深さがほぼ一定の第２の区域とを含む第２の導電型の半導体領域と、前記ゲート電極の側面に接して形成され、前記第１の区域の一部を覆う絶縁膜とを具備する。【選択図】図２
2006237453.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板上に形成されたゲート電極と、
前記ゲート電極の外側の前記半導体基板中に形成され、前記ゲート電極から離れるにしたがい接合深さが深くなる第１の区域及び前記第１の区域の外側に配置された接合深さがほぼ一定の第２の区域とを含む第２の導電型の半導体領域と、
前記ゲート電極の側面に接して形成され、前記第１の区域の一部を覆う絶縁膜と
を具備することを特徴とする半導体装置。
【請求項２】
第１の導電型の半導体基板上に形成されたゲート電極と、
前記ゲート電極の外側の前記半導体基板中に形成され、前記ゲート電極から離れるにしたがい接合深さが深くなる第１の区域及び前記第１の区域の外側に配置され接合深さがほぼ一定の第２の区域とを含む第２の導電型の半導体領域と、
前記第１の区域の前記半導体基板の表面に形成され、前記ゲート電極から離れるにしたがい厚みが薄くなる絶縁膜と
を具備することを特徴とする半導体装置。
【請求項３】
第１の導電型の半導体基板上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板中に第２の導電型の第１の半導体領域を形成する工程と、
前記ゲート電極に隣接する前記半導体基板上に前記ゲート電極に接する第１の側壁絶縁膜を形成する工程と、
前記第１の側壁絶縁膜をマスクとして、前記半導体基板中に前記第１の半導体領域より接合深さが深い第２の導電型の第２の半導体領域を形成する工程と、
前記第１の側壁絶縁膜を除去する工程と、
前記ゲート電極に隣接する前記半導体基板上に、前記ゲート電極に接し、前記第１の側壁絶縁膜より薄い第２の側壁絶縁膜を形成する工程と、
前記第２の側壁絶縁膜をマスクとして、前記半導体基板中に前記第１の半導体領域より接合深さが深く前記第２の半導体領域より接合深さが浅い第２の導電型の第３の半導体領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
第１の導電型の半導体基板上にゲート電極を形成する工程と、
前記ゲート電極に隣接する前記半導体基板上に厚み分布を有する絶縁膜を形成する工程と、
前記厚み分布を有する絶縁膜を通してそれぞれの厚みに依存した接合深さ分布を有する第２の導電型の半導体領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記厚み分布を有する絶縁膜を形成する工程は、
前記ゲート電極上を含む前記半導体基板上の全面に第１の絶縁膜及び第２の絶縁膜を順次堆積する工程と、
前記第２及び第１の絶縁膜を異方性エッチングにより加工して、側壁絶縁膜を形成する工程と、
前記第１の絶縁膜に対するエッチング速度が前記第２の絶縁膜に対するエッチング速度より小さい等方性エッチングにより前記第２の絶縁膜を除去して、厚み分布を有する第１の絶縁膜を形成する工程と
を具備することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、微細化に適したソース・ドレイン・エクステンション構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）の微細化にともない、パンチスルー等の短チャネル効果を抑制するためにソース・ドレイン・エクステンション（source drain extension，以降ＳＤＥと略す、またＬＤＤ（lightly doped drain）とも呼ばれる）構造が採用されてきている。ＳＤＥは、ソース・ドレインのゲート電極側の接合深さをゲート電極から離れた部分のソース・ドレインの接合深さより浅くして、ソース・ドレイン端での電界を緩和する。電界緩和には、ＳＤＥはチャネル方向に長いほど好ましいが、ＳＤＥが長くなると寄生抵抗が増大するという問題が生じる。
【０００３】
ＳＤＥの寄生抵抗の増大を抑制するために、接合深さが階段状に変化する多段ステップ状のＳＤＥ構造にすることが、有効である。図１は、ＳＤＥのステップ段数とＳＤＥ部のシート抵抗との関係を計算した結果である。図から、ＳＤＥのステップ数を増やすほどＳＤＥのシート抵抗を小さくできることが分かる。すなわち、理想的には、斜めに傾斜した接合深さを有するＳＤＥを形成することが、ＳＤＥの寄生抵抗の増大を抑制するために有効である。
【０００４】
接合深さを変化させた多段ステップのＳＤＥを形成して、ＳＤＥの寄生抵抗の増大を抑制する技術が、特許文献１に開示されている。この技術では、ゲート電極の側壁絶縁膜を複数回に分けて、次第に厚く形成する。側壁絶縁膜を形成する各回毎にイオン注入条件を変えて、ゲート電極に近いほど接合深さが浅く、不純物濃度が低いＳＤＥを形成している。この方法では、ＳＤＥの接合深さがステップ状になること、製造プロセス工程数が増加すること等の問題がある。
【０００５】
製造プロセス工程数の増加を抑制した、２段ステップＳＤＥの形成技術が、特許文献２に開示されている。この技術では、２層の下地絶縁膜を有するゲート電極の仮側壁を周知の技術で形成する。この時に、ゲート仮側壁の外側の下地絶縁膜は、露出させるが削らないようにする。その後、仮側壁をマスクとして露出している上層の下地絶縁膜を除去する。そして、仮側壁の上部を除去して下地絶縁膜のみを残す。このようにして形成した、２段のステップを有する下地絶縁膜を通してイオン注入して、ステップ状のＳＤＥを形成する。したがって、簡略化されたプロセスで２段ステップのＳＤＥを形成している。しかし、ＳＤＥのステップ段数を増加させると製造工程数も増加するという問題がある。
【０００６】
傾斜接合ＳＤＥを形成する技術が、特許文献３に開示されている。この技術では、ゲート電極を形成後、ＳＯＧ（spin-on glass）をスピン塗布してゲート電極の近くでは厚く、ゲート電極から離れるにしたがい薄くなる厚み分布を有するＳＯＧ膜を形成する。このＳＯＧ膜を通してイオン注入を行い、接合深さが連続的に変化する傾斜接合ＳＤＥを形成している。しかしながら、薄いＳＯＧ膜をゲート電極近くで数１０ｎｍの厚さで、しかもゲート電極から離れるにしたがい厚みをさらに薄くして形成することは、極めて困難であるため、この方法は、微細化に適しているとは言えない。
【０００７】
それゆえ、微細化に適したＳＤＥの寄生抵抗を小さくできる半導体装置及びその製造方法に対するニーズがある。
【特許文献１】特開平８−２５５９０３号公報
【特許文献２】米国特許第６，３８０，０３９号明細書
【特許文献３】米国特許第６，０５４，３５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
微細化に適したＳＤＥの寄生抵抗を小さくできる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記の課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。
【００１０】
本発明の１態様による半導体装置は、第１の導電型の半導体基板上に形成されたゲート電極と、前記ゲート電極の外側の前記半導体基板中に形成され、前記ゲート電極から離れるにしたがい接合深さが深くなる第１の区域及び前記第１の区域の外側に配置された接合深さがほぼ一定の第２の区域とを含む第２の導電型の半導体領域と、前記ゲート電極の側面に接して形成され、前記第１の区域の一部を覆う絶縁膜とを具備する。
【００１１】
本発明の他の１態様による半導体装置は、第１の導電型の半導体基板上に形成されたゲート電極と、前記ゲート電極の外側の前記半導体基板中に形成され、前記ゲート電極から離れるにしたがい接合深さが深くなる第１の区域及び前記第１の区域の外側に配置され接合深さがほぼ一定の第２の区域とを含む第２の導電型の半導体領域と、前記第１の区域の前記半導体基板の表面に形成され、前記ゲート電極から離れるにしたがい厚みが薄くなる絶縁膜とを具備する。
【００１２】
本発明のさらに他の１態様による半導体装置の製造方法は、第１の導電型の半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板中に第２の導電型の第１の半導体領域を形成する工程と、前記ゲート電極に隣接する前記半導体基板上に前記ゲート電極に接する第１の側壁絶縁膜を形成する工程と、前記第１の側壁絶縁膜をマスクとして、前記半導体基板中に前記第１の半導体領域より接合深さが深い第２の導電型の第２の半導体領域を形成する工程と、前記第１の側壁絶縁膜を除去する工程と、前記ゲート電極に隣接する前記半導体基板上に、前記ゲート電極に接し、前記第１の側壁絶縁膜より薄い第２の側壁絶縁膜を形成する工程と、前記第２の側壁絶縁膜をマスクとして、前記半導体基板中に前記第１の半導体領域より接合深さが深く前記第２の半導体領域より接合深さが浅い第２の導電型の第３の半導体領域を形成する工程とを具備する。
【００１３】
本発明のさらに他の１態様による半導体装置の製造方法は、第１の導電型の半導体基板上にゲート電極を形成する工程と、前記ゲート電極に隣接する前記半導体基板上に厚み分布を有する絶縁膜を形成する工程と、厚み分布を有する前記第１の絶縁膜を通してそれぞれの厚みにより制御された接合深さ分布を有する第２の導電型の半導体領域を形成する工程とを具備する。
【発明の効果】
【００１４】
本発明によれば、微細化に適したＳＤＥの寄生抵抗を小さくできる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１６】
（第１の実施形態）
本発明の第１の実施形態は、ＳＤＥが階段状に形成されていてもゲート電極の側壁を薄くして、ソース・ドレイン（ＳＤ）の表面に形成するシリサイドをＳＤＥ上まで延伸できる構造の半導体装置である。シリサイドをゲート電極に近付けて形成できるため、ＳＤの寄生抵抗の増加を抑制できる。
【００１７】
本実施形態の半導体装置１００の断面構造の一例を図２に示す。本実施形態では、ＳＤＥは、２段に形成され４２−１，４２−２、その外側にＳＤ４０が形成される。ゲート側壁３６は、一般にＳＤと水平方向でわずかに重なる構造になる。しかし、本実施形態では、ゲート側壁３６の幅を狭くして、外側のＳＤＥ４２−２とわずかに重なるように形成する。そして、ゲート側壁３６の外側のＳＤＥ４２−２及びＳＤ４０上、及びゲート電極２４上にシリサイド５２−１、５２−２を形成する。これによって、ＳＤＥ４２上のシリサイド５２−１は、一般的な構造よりもゲート電極２４の近くまで形成され、ＳＤＥが階段状であっても寄生抵抗の増加を抑制することができる。
【００１８】
本実施形態の半導体装置１００の製造工程の一例を図３から図５を用いて説明する。
【００１９】
（１）図３（ａ）を参照して、先ず、半導体基板１０、例えば、シリコン基板１０中にウェル（図示せず）及び素子分離１２を形成する。素子分離１２は、シリコン基板１０に浅い溝を形成して、その溝を絶縁膜、例えば、ＣＶＤ（chemical vapor deposition）法で形成した酸化シリコン（ＳｉＯ２）で埋めた、いわゆるＳＴＩ（shallow trench isolation）を使用することができる。そして、ゲート絶縁膜２２を全面に形成する。ゲート絶縁膜としては、例えば、ＳｉＯ２若しくは酸窒化シリコン（ＳｉＯＮ）を使用することができる。ゲート絶縁膜２２上にゲート電極２４用の導電性材料（図示せず）、例えば、リン（Ｐ）を高濃度に添加した多結晶シリコンを堆積する。このゲート電極用の導電性材料をリソグラフィ及びエッチングによってゲート電極２４に加工する。
【００２０】
（２）次に、図３（ｂ）に示したように、第１のゲート側壁３０を形成する。
【００２１】
ゲート電極２４上を含むシリコン基板１０の全面に第１の絶縁膜２６及び第２の絶縁膜２８を順に堆積する。第１の絶縁膜２６としては、例えば、窒化シリコン（ＳｉＮ）を使用することができ、第２の絶縁膜２８としては、例えば、ＣＶＤ−ＳｉＯ２を使用することができる。そして、異方性エッチングにより第２の絶縁膜２８及び第１の絶縁膜２６を順に除去して、図３（ｂ）に示した第１のゲート側壁３０を形成する。
【００２２】
（３）次に、図３（ｃ）に示したように、ＳＤ４０を形成する。
【００２３】
すなわち、第１のゲート側壁３０とゲート電極２４とをマスクとしてシリコン基板１０（ウェル）と異なる導電型の不純物、例えば、ヒ素（Ａｓ）、ホウ素（Ｂ）をイオン注入する。そして、熱処理を行い導入した不純物を電気的に活性化させて、ＳＤ４０を形成する。
【００２４】
（４）次に、図４（ａ）に示したように、第１のＳＤＥ４２−１を形成する。
【００２５】
すなわち、第１のゲート側壁３０を除去して、シリコン基板１０を露出させる。そして、ゲート電極２４をマスクとして、ＳＤ４０と同じ導電型の不純物をＳＤ４０より浅くイオン注入する。その後、熱処理を行い導入した不純物を電気的に活性化させて、ＳＤ４０より接合深さが浅い第１のＳＤＥ４２−１を形成する。
【００２６】
（５）次に、図４（ｂ）に示したように、第２のゲート側壁３６を形成する。
【００２７】
ゲート電極２４上を含むシリコン基板１０の全面に第３の絶縁膜３２及び第４の絶縁膜３４を順に堆積する。第４の絶縁膜３４は、上記の第２の絶縁膜２８よりも厚さを薄く形成する。さらに、第３の絶縁膜３２も第１の絶縁膜２６より厚さが薄いことが好ましい。第３の絶縁膜３２としては、第１の絶縁膜２６と同様に、例えば、ＳｉＮを使用することができ、第４の絶縁膜３４としては、第２の絶縁膜２８と同様に、例えば、ＣＶＤ−ＳｉＯ２を使用することができる。そして、異方性エッチングにより第４の絶縁膜３４及び第３の絶縁膜３２を順に除去すると、図４（ｂ）に示したように、第１のゲート側壁３０より幅の狭い第２のゲート側壁３６を形成できる。すなわち、第２のゲート側壁３６端は、ＳＤ４０とゲート電極２４端との中間に位置する。この異方性エッチングによって、第２のゲート側壁３６の外側のシリコン基板１０及びゲート電極２４表面は、露出する。
【００２８】
（６）次に、図４（ｃ）に示したように、第２のＳＤＥ４２−２を形成する。
【００２９】
第２のゲート側壁３６及びゲート電極２４をマスクとして、ＳＤ４０と同じ導電型の不純物をＳＤ４０より浅く、第１のＳＤＥ４２−１より深くイオン注入する。その後、熱処理を行い導入した不純物を電気的に活性化させて、ＳＤ４０より接合深さが浅く、第１のＳＤＥ４２−１より接合深さが深い第２のＳＤＥ４２−２を、ＳＤ４０とゲート電極２４との中間に形成する。
【００３０】
なお、ＳＤ４０、第１及び第２のＳＤＥ４２−１，４２−２に導入した不純物を電気的に活性化させるための熱処理は、上記のように個別に行うこともできるが、全てを一括して行う若しくは一部をまとめて行うことができる。
【００３１】
このようにして、階段状の接合深さを有するＳＤＥ４２−１，４２−２を形成できる。
【００３２】
（７）次に、図５に示したように、シリコン基板１０及びゲート電極２４上にシリサイド５２を形成する。
【００３３】
ゲート電極２４上を含む全面にシリサイド金属（図示せず）を堆積する。シリサイド金属としては、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）あるいはチタン（Ｔｉ）、モリブデン（Ｍｏ）、若しくはタングステン（Ｗ）のような高融点金属を使用することができる。シリサイド金属は、工程（５）で露出したシリコン基板１０及びゲート電極２４表面と接触する。その後、熱処理を行い、シリコンとシリサイド金属とを反応させて、シリサイド５２−１、５２−２をＳＤＥ４２−２及びＳＤ４０の表面、及びゲート電極２４表面に形成する。
【００３４】
そして、未反応のシリサイド金属を除去して、図５に示した構造が完成する。
【００３５】
このようにして、シリサイド５２−１をＳＤ４０よりも内側のゲート電極２４近くまで形成できるため、ＳＤＥの接合深さが階段状であっても、ＳＤＥの寄生抵抗の増加を抑制することができる。
【００３６】
その後、多層配線等の半導体装置に必要な工程を行って、ＳＤＥの寄生抵抗の増加を抑制した半導体装置を完成する。
【００３７】
本実施形態の半導体装置１００では、ＳＤＥ４２−１，４２−２の接合深さが階段状であるが、ＳＤ４０よりも内側のゲート電極２４近くまでシリサイド５２−１を形成できるため、その寄生抵抗の増加を抑制できる。
【００３８】
（第２の実施形態）
本発明の第２の実施形態は、傾斜した接合深さを有するＳＤＥを具備する半導体装置である。
【００３９】
本実施形態は、図６に示したように、ゲート電極２４の側壁６０であるＬ字型をした第１の絶縁膜２６自身の厚みがテーパ状に変化するように形成した半導体装置２００である。
【００４０】
本実施形態の半導体装置２００の製造工程の一例を図７を用いて説明する。
【００４１】
（１）図７（ａ）は、半導体基板１０、例えば、シリコン基板１０上にゲート電極２４及び第１の絶縁膜２６及び第２の絶縁膜２８からなる第１のゲート側壁３０を形成した図であり、図３（ｂ）と同じである。ここまでの製造プロセスは、第１の実施形態の工程（１）、（２）と同じであるため、説明を省略する。
【００４２】
（２）次に、図７（ｂ）を参照して、第２の絶縁膜２８を等方性エッチングにより除去する。この等方性エッチングは、エッチング速度が、第２の絶縁膜２８に対して大きく第１の絶縁膜２６に対して小さくなるように、エッチング速度の比を、例えば、５〜１０：１、に設定する。このような等方性エッチングを行うことによって、第１の絶縁膜２６のＬ字型の角から離れた部分は、早く第２の絶縁膜２８が除去されるためにエッチングが多くなり、エッチング後の厚みが薄くなり、角の部分では厚くなる。このようにして、厚み分布を有する第１の絶縁膜２６（側壁６０）を形成することができる。
【００４３】
（３）次に、ゲート電極２４をマスクとし、厚み分布を有する側壁６０を通して、シリコン基板１０（ウェル）と異なる導電型の不純物、例えば、ヒ素（Ａｓ）、ホウ素（Ｂ）をイオン注入する。イオン注入された不純物のシリコン基板１０中への侵入深さは、ＳＤＥに対応するゲート電極２４に近い側壁６０が厚い部分では浅く、ゲート電極２４から離れた側壁６０が薄い部分では深くなる傾斜した分布になる。さらに、側壁６０がないＳＤに対応する部分では、さらに深く不純物が注入される。そして、熱処理を行い導入した不純物を電気的に活性化させて、図７（ｃ）に示した、傾斜した接合深さを有するＳＤＥ４２Ｔを及びＳＤ４０形成できる。
【００４４】
その後、第１の実施形態の工程（７）で説明したように、ＳＤ４０上及びゲート電極２４上にシリサイド５２−１、５２−２を形成して、図７（ｃ）に示した構造を完成する。
【００４５】
さらに、多層配線等の半導体装置に必要な工程を行って、本実施形態の半導体装置を完成する。
【００４６】
本実施形態の半導体装置２００では、ＳＤＥ４２Ｔが傾斜した接合深さを有するため、その寄生抵抗の増加を抑制できる。さらに、厚み分布を有する側壁６０を通してＳＤＥ４２Ｔ及びＳＤ４０を１回のイオン注入で形成できるため、製造プロセスを簡略化できる。
【００４７】
（第２の実施形態の変形例）
第２の実施形態は、種々の変形をして実施することができる。図８にその一変形例を示す。この変形例は、厚み分布を有する側壁６０を通してイオン注入を行って形成した、傾斜した接合深さを有するＳＤＥ４２Ｔを備えた半導体装置２１０である。この厚み分布を有する側壁６０は、ゲート電極２４の側面に設けられたＬ字型の第１の絶縁膜２６と、その凹角部に形成された第５の絶縁膜６２とを含む。
【００４８】
本実施形態の半導体装置２１０の製造工程の一例を図９から図１０を用いて説明する。
【００４９】
（１）図９（ａ）は、半導体基板１０、例えば、シリコン基板１０上にゲート電極２４及び第１の絶縁膜２６及び第２の絶縁膜２８からなる第１のゲート側壁３０を形成した図であり、図３（ｂ）と同じである。ここまでの製造プロセスは、第１の実施形態の工程（１）、（２）と同じであるため、説明を省略する。
【００５０】
（２）次に、図９（ｂ）を参照して、第１のゲート側壁３０の第２の絶縁膜２８を除去して、Ｌ字型の第１の絶縁膜２６をゲート電極２４側面に残す。そして、ゲート電極２４、第１の絶縁膜２６上を含む全面に第５の絶縁膜６２を形成する。第５の絶縁膜６２として、例えば、ＣＶＤ−ＳｉＯ２を使用することができる。この第５の絶縁膜６２は、第１の絶縁膜２６の凹角部分では、平坦部よりも厚く堆積され、凸角部分では、平坦部より薄く堆積される。その結果、全体が丸みを帯びた形になる
そして、この第５の絶縁膜６２を等方性エッチングにより除去する。この等方性エッチングは、第５の絶縁膜６２を選択的にエッチングし、第１の絶縁膜２６はほとんどエッチングしないようにエッチング条件を設定する。等方性エッチングにおいて、第１の絶縁膜２６の凹角部分では、上記のように第５の絶縁膜６２の厚みが平坦部よりも厚いため、平坦部の第１の絶縁膜２６が露出しても、凹角部では第５の絶縁膜６２が完全に除去されずに残る。
【００５１】
このようにして、図９（ｃ）に示したように、ゲート電極２４の近くでは厚く、離れるにしたがい薄くなる厚み分布を有する側壁６０を形成することができる。
【００５２】
（３）次に、図１０（ａ）を参照して、ゲート電極２４をマスクとし、厚み分布を有する側壁６０を通して、シリコン基板１０（ウェル）と異なる導電型の不純物、例えば、ヒ素（Ａｓ）、ホウ素（Ｂ）をイオン注入する。イオン注入された不純物のシリコン基板１０中への侵入深さは、ＳＥＤに対応するゲート電極２４に近い側壁６０が厚い部分では浅く、ゲート電極２４から離れた側壁６０が薄い部分では深くなる傾斜した分布になる。さらに、ＳＤに対応する側壁６０のない部分では、さらに深く不純物が注入される。そして、熱処理を行い導入した不純物を電気的に活性化させて、図１０（ａ）に示した、傾斜した接合深さを有するＳＤＥ４２Ｔを及びＳＤ４０形成できる。
【００５３】
その後、第１の実施形態の工程（７）で説明したように、ＳＤ４０上及びゲート電極２４上にシリサイド５２−１、５２−２を形成する（図１０（ｂ））。さらに、多層配線等の半導体装置に必要な工程を行って、本実施形態の半導体装置を完成する。
【００５４】
本変形例の半導体装置２１０でも、ＳＤＥが傾斜した接合深さを有するため、その寄生抵抗の増加を抑制できる。さらに、厚み分布を有する側壁６０を通してＳＤＥ４２Ｔ及びＳＤ４０を１回のイオン注入で形成できるため、製造プロセスを簡略化できる。
【００５５】
これまでに説明したように、本発明によれば、微細化されてもＳＤＥの寄生抵抗を小さくできる半導体装置及びその製造方法を提供することができる。
【００５６】
本発明のＳＥＤ接合の形状及びそれを通してイオン注入を行う絶縁膜は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００５７】
【図１】図１は、ＳＤＥのステップ段数とＳＤＥ部のシート抵抗との関係を示す図である。
【図２】図２は、本発明の第１の実施形態による半導体装置の一例を説明するために示す断面図である。
【図３】図３（ａ）から（ｃ）は、本発明の第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図４】図４（ａ）から（ｃ）は、図３（ｃ）に続く、第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図５】図５は、図４（ｃ）に続く、第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図６】図６は、本発明の第２の実施形態による半導体装置の一例を説明するために示す断面図である。
【図７】図７（ａ）から（ｃ）は、本発明の第２の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図８】図８は、本発明の第２の実施形態の一変形例による半導体装置を説明するために示す断面図である。
【図９】図９（ａ）から（ｃ）は、第２の実施形態の一変形例による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１０】図１０（ａ）、（ｂ）は、図９（ｃ）に続く、第２の実施形態の一変形例による半導体装置製造工程の一例を説明するために示す工程断面図である。
【符号の説明】
【００５８】
１０…半導体（シリコン）基板，１２…素子分離，２２…ゲート絶縁膜，２４…ゲート電極，２６…第１の絶縁膜，２８…第２の絶縁膜，３０…第１のゲート側壁，３２…第３の絶縁膜，３４…第４の絶縁膜，３６…第２のゲート側壁，４０…ソーズ・ドレイン（ＳＤ），４２…ソース・ドレイン・エクステンション（ＳＤＥ），５２…シリサイド，６０…側壁，６２…第５の絶縁膜，１００，２００，２１０…半導体装置。
【図１】
2006237453.tif 000003
【図２】
2006237453.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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