(57)【要約】    【課題】  ビット線間の電流不良を救済できる強誘電体メモリ装置を提供する。    【解決手段】  複数のメモリセルが接続された第１のビット線及び第２のビット線と、第１のビット線及び第２のビット線に接続されたセンスアンプと、第１のビット線と第２のビット線が短絡状態にあるときに、第１のビット線及び第２のビット線の少なくとも一方をセンスアンプから切り離すスイッチと、を備えたことを特徴とする強誘電体メモリ装置。スイッチは、強誘電体キャパシタを有するプログラム回路により制御されることが好ましい。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルが接続された第１のビット線及び第２のビット線と、
前記第１のビット線及び前記第２のビット線に接続されたセンスアンプと、
前記第１のビット線と前記第２のビット線が短絡状態にあるときに、前記第１のビット線及び前記第２のビット線の少なくとも一方を前記センスアンプから切り離すスイッチと、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記スイッチは、
前記第１のビット線と前記センスアンプとの間にソース・ドレイン経路が形成された第１のトランジスタと、
前記第２のビット線と前記センスアンプとの間にソース・ドレイン経路が形成された第２のトランジスタと、
を有し、
当該強誘電体メモリ装置は、前記短絡状態に基づいて、前記第１のトランジスタ及び前記第２のトランジスタの少なくとも一方のゲートに所定の電圧を供給するプログラムが記憶されたプログラム回路をさらに備えたことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記プログラム回路は、前記プログラムを記憶する強誘電体キャパシタを有することを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
複数の前記第１のビット線及び複数の前記第２のビット線を有する複数のメモリセルアレイと、
前記複数の第１のビット線及び前記複数の第２のビット線にそれぞれ対応して設けられた複数の前記センスアンプと、
前記メモリセルアレイが不良状態にあるときに、当該メモリセルアレイと置換される冗長セルアレイと、
をさらに備え、
前記スイッチは、前記複数の第１のビット線と前記複数の第２のビット線のいずれかが短絡状態にあるときに、短絡状態にある当該第１のビット線及び当該第２のビット線が設けられた前記メモリセルアレイの前記複数の第１のビット線及び前記複数の第２のビット線を、対応する前記複数のセンスアンプから切り離すことを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
【請求項５】
前記スイッチと前記メモリセルとの間において、前記第１のビット線と前記第２のビット線とを導通させるか否かを制御するイコライズ部をさらに備えたことを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
【請求項６】
センスアンプ並びに当該センスアンプに接続された第１のビット線及び第２のビット線を形成するステップと、
前記第１のビット線と前記第２のビット線との短絡を検査するステップと、
前記第１のビット線と前記第２のビット線が短絡状態にあるとき、前記第１のビット線及び前記第２のビット線の少なくとも一方を前記センスアンプから切り離すステップと、
を備えたことを特徴とする強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置として、特開２００３−５１１９９号公報（特許文献１）に開示されたものがある。上記従来の半導体記憶装置は、メモリセルアレイに冗長メモリセルが設けられており、不良メモリセルを冗長メモリセルとカラム置換することにより、不良メモリセルを救済している。
【特許文献１】特開２００３−５１１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来の半導体記憶装置においては、ビット線ＢＬＴがビット線ＢＬＮとショートする不良が発生した場合には、このビット線ＢＬＴ及びビット線ＢＬＮに接続されたセンスアンプＳＡの両端のノードがショートすることとなる。これにより、センスアンプＳＡのゲートが中間電位となってしまい、センスアンプＳＡにおいて電流が流れ続けてしまう。たとえビット線ＢＬＴ及びビット線ＢＬＮをカラム置換したとしても、ショートしたビット線ＢＬＴ及びビット線ＢＬＮが接続されたセンスアンプＳＡにおいて電流は流れ続けてしまう。すなわち、上記従来の半導体記憶装置では、ビット線ＢＬＴがビット線ＢＬＮとショートした場合には、救済することができないという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及びその製造方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態によれば、複数のメモリセルが接続された第１のビット線及び第２のビット線と、第１のビット線及び第２のビット線に接続されたセンスアンプと、第１のビット線と第２のビット線が短絡状態にあるときに、第１のビット線及び第２のビット線の少なくとも一方をセンスアンプから切り離すスイッチと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記構成では、第１のビット線が第２のビット線と短絡状態にある場合に、センスアンプの両端のノードのうち少なくとも一方は、第１のビット線及び第２のビット線から電気的に切り離される。すなわち、センスアンプの両端のノードは短絡状態とならない。したがって、上記構成によれば、ビット線間が短絡状態となるような不良が発生した場合であっても、当該不良を救済することができる。ひいては、歩留まりの高い強誘電体メモリ装置を提供することができる。
【０００７】
上記強誘電体メモリ装置において、スイッチは、第１のビット線とセンスアンプとの間にソース・ドレイン経路が形成された第１のトランジスタと、第２のビット線とセンスアンプとの間にソース・ドレイン経路が形成された第２のトランジスタと、を有し、当該強誘電体メモリ装置は、短絡状態に基づいて、第１のトランジスタ及び第２のトランジスタの少なくとも一方のゲートに所定の電圧を供給するプログラムが記憶されたプログラム回路をさらに備えたことが好ましい。
【０００８】
上記構成によれば、強誘電体メモリ装置を製造した後に、強誘電体メモリ装置の不良状態に応じて、センスアンプから切り離すべきビット線を容易に選択することができる。
【０００９】
上記強誘電体メモリ装置において、プログラム回路は、プログラムを記憶する強誘電体キャパシタを有することが好ましい。
【００１０】
上記構成では、強誘電体メモリ装置の製造後においても必要に応じてプログラムを書き換えることができる。したがって、上記構成によれば、例えば、経時変化に伴いビット線間に短絡不良が発生した場合等の強誘電体メモリ装置の製造後に短絡不良が生じた場合であっても、当該不良を救済することができる。
【００１１】
上記強誘電体メモリ装置は、複数の第１のビット線及び複数の第２のビット線を有する複数のメモリセルアレイと、複数の第１のビット線及び複数の第２のビット線にそれぞれ対応して設けられた複数のセンスアンプと、メモリセルアレイが不良状態にあるときに、当該メモリセルアレイと置換される冗長セルアレイと、をさらに備え、スイッチは、複数の第１のビット線と複数の第２のビット線のいずれかが短絡状態にあるときに、短絡状態にある当該第１のビット線及び当該第２のビット線が設けられたメモリセルアレイの複数の第１のビット線及び複数の第２のビット線を、対応する複数のセンスアンプから切り離すことが好ましい。
【００１２】
上記構成では、ビット線間に短絡不良が発生した場合に、メモリセルが冗長セルと置換される単位と同じ単位で、ビット線がセンスアンプから切り離されることとなる。したがって、上記構成によれば、メモリセルが冗長セルと置換される単位に応じて、プログラム回路を構成することとなるため、プログラム回路の構成を簡易なものとすることができる。
【００１３】
上記強誘電体メモリ装置は、スイッチとメモリセルとの間において、第１のビット線と第２のビット線とを導通させるか否かを制御するイコライズ部をさらに備えてもよい。
【００１４】
上記構成では、第１のビット線及び／又は第２のビット線がセンスアンプから切り離された場合においても、当該第１のビット線及び第２のビット線をイコライズさせることができる。
【００１５】
本発明の第２の形態によれば、センスアンプ並びに当該センスアンプに接続された第１のビット線及び第２のビット線を形成するステップと、第１のビット線と第２のビット線との短絡を検査するステップと、第１のビット線と第２のビット線が短絡状態にあるとき、第１のビット線及び第２のビット線の少なくとも一方をセンスアンプから切り離すステップと、を備えたことを特徴とする強誘電体メモリ装置の製造方法を提供する。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示すブロック図である。強誘電体メモリ装置１００は、メモリセルアレイ１１０−１〜４と、冗長セルアレイ１０２と、イコライザ１３０と、センスアンプアレイ１５０と、スイッチアレイ１４０及び１７０と、プログラム回路２００と、カラム選択部２１０とを備えて構成される。
【００１８】
図２は、強誘電体メモリ装置１００の構成の回路構成を示す図である。図１及び図２を参照して、本実施形態に係る強誘電体メモリ装置１００の構成について説明する。強誘電体メモリ装置１００は、各メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２に対応して、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍ、並びに２ｎ本（ｎは１以上の整数）のビット線ＢＬ１〜２ｎを備える。各メモリセル１２０は、ワード線ＷＬｊ及びプレート線ＰＬｊ（ｊは１〜ｍの整数）、並びにビット線ＢＬ２ｋ−１及びビット線ＢＬ２ｋ（ｋは１〜ｎの整数）に接続されている。
【００１９】
本実施形態において、メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２、並びにこれらに対応して設けられたイコライザ１３０、スイッチ１４０、センスアンプアレイ１５０、及びスイッチアレイ１７０は、同様の構成を有している。以下において、メモリセルアレイ１１０−１に対応して設けられた各構成を例に、本実施形態の強誘電体メモリ装置１００の構成について説明する。
【００２０】
メモリセルアレイ１１０−１は、２Ｔ２Ｃ構造を有する、ｍ行ｎ列（ｍ及びｎは正の整数）に配列された複数のメモリセル１２０を有して構成される。メモリセル１２０は、強誘電体キャパシタＣ１及びＣ２と、ｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２とを有して構成される。ｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２は、ソース及びドレインの一方がそれぞれビット線ＢＬ２ｋ−１及びビット線ＢＬ２ｋに接続されており、他方が強誘電体キャパシタＣ１及びＣ２の一端に接続されている。また、ｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２は、ゲートがワード線ＷＬｊに接続されており、ワード線ＷＬｊの電位に応じて、強誘電体キャパシタＣ１及びＣ２の一端を、それぞれビット線ＢＬ２ｋ−１及びＢＬ２ｋと接続するか否かを切り換える。
【００２１】
強誘電体キャパシタＣ１及びＣ２の他端は、それぞれプレート線ＰＬｊに接続されている。強誘電体キャパシタＣ１及びＣ２は、一端と他端との電位差に応じて、所定のデータをそれぞれ記憶する。本実施形態において、強誘電体キャパシタＣ１及びＣ２は、相補のデータが記憶されている。
【００２２】
冗長セルアレイ１０２（図１参照）は、メモリセルアレイ１１０−１〜４と同様の構成を有しており、メモリセルアレイ１１０−１〜４において不良が生じた場合に、不良が生じた当該メモリセルアレイと置き換えられる。
【００２３】
イコライザ１３０は、ビット線ＢＬ２ｋ−１及びＢＬ２ｋの電位を略同電位にする。イコライザ１３０は、ｎ型ＭＯＳトランジスタ１３２及び１３４を有して構成される。ｎ型ＭＯＳトランジスタ１３２及び１３４は、それぞれ、ソース及びドレインの一方がビット線ＢＬ２ｋ−１及びＢＬ２ｋに接続されており、他方が接地されている。また、ｎ型ＭＯＳトランジスタ１３２及び１３４は、ゲートに信号ＢＬＥＱが供給されており、信号ＢＬＥＱの電位に応じて、それぞれ、ビット線ＢＬ２ｋ−１及びＢＬ２ｋを接地、すなわち、同電位とするか否かを切り換える。
【００２４】
イコライザ１３０は、メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２とスイッチアレイ１４０との間に設けられることが望ましい。これにより、ビット線２ｋ−１及び／又はビット線２ｋがセンスアンプアレイ１５０から切り離された場合においても、ビット線２ｋ−１及びビット線２ｋをイコライズすることができる。
【００２５】
スイッチアレイ１４０は、ビット線ＢＬ２ｋ−１及びＢＬ２ｋを、センスアンプ１６０に接続するか否かを切り換える。スイッチアレイ１４０は、ｎ型ＭＯＳトランジスタ１４２及び１４４を有して構成される。ｎ型ＭＯＳトランジスタ１４２及び１４４は、それぞれ、ソース及びドレインの一方が、ビット線ＢＬ２ｋ−１及びＢＬ２ｋに接続されており、他方がセンスアンプ１６０の各入力端に接続されている。
【００２６】
プログラム回路２００は、メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２に対応して設けられた複数のスイッチアレイ１４０を制御する。具体的には、プログラム回路２００は、各メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２毎に、ｎ型ＭＯＳトランジスタ１４２及び１４４のゲートに供給する電圧を制御して、各メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２におけるビット線ＢＬ１〜２ｎを、センスアンプアレイ１５０に接続するか否かを制御する。
【００２７】
本実施形態において、プログラム回路２００（図１参照）は、各メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２に対応して設けられた複数のスイッチアレイ１４０に、それぞれ異なる信号ＳＷ１〜５を供給する。また、各スイッチアレイ１４０において、ｎ型ＭＯＳトランジスタ１４２及び１４４のゲートには、同一の信号が供給される。すなわち、本実施形態において、プログラム回路２００は、メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２のそれぞれを一つの単位として、ビット線ＢＬ２ｋ−１〜２ｎを、対応するセンスアンプ１６０から切り離すか否かを制御する。図２に示すスイッチアレイ１４０は、第１のメモリセルアレイ１１０−１に対応して設けられており、プログラム回路２００は、ビット線ＢＬ２ｋ−１〜２ｎに対応して設けられたｎ型ＭＯＳトランジスタ１４２及び１４４のゲートに、信号ＳＷ１を供給する。
【００２８】
これにより、ビット線間に短絡不良が発生した場合に、メモリセルアレイ１１０−１〜４が冗長セルアレイ１０２と置換される単位と同じ単位で、ビット線がセンスアンプアレイ１５０から切り離されることとなる。したがって、上記構成によれば、メモリセルアレイ１１０−１〜４が冗長セルアレイ１０２と置換される単位に応じて、プログラム回路２００を構成することとなるため、プログラム回路２００の構成を簡易なものとすることができる。
【００２９】
プログラム回路２００は、強誘電体キャパシタを有して構成されることが好ましい。この場合、プログラム回路２００は、オン又はオフすべきスイッチアレイ１４０を示すプログラムを、当該強誘電体キャパシタに記憶する。そして、プログラム回路２００は、当該プログラムに基づいて、スイッチアレイ１４０に所定の電圧を供給して、スイッチアレイ１４０を制御する。また、プログラム回路２００は、ヒューズにより構成されてもよい。
【００３０】
これにより、強誘電体メモリ装置１００の製造後においても必要に応じてプログラムを書き換えることができる。したがって、上記構成によれば、例えば、経時変化に伴いビット線間に短絡不良が発生した場合等の強誘電体メモリ装置１００の製造後に短絡不良が生じた場合であっても、当該不良を救済することができる。
【００３１】
センスアンプアレイ１５０は、ビット線ＢＬ２ｋ−１及びＢＬ２ｋの電位に基づいて、強誘電体キャパシタＣ１及び／又はＣ２に記憶された記憶データを判定する複数のセンスアンプ１６０を有して構成される。本実施形態において、センスアンプ１６０は、対となるビット線ＢＬ２ｋ−１及びＢＬ２ｋが接続されたカラム型センスアンプである。すなわち、センスアンプ１６０は、ｐ型ＭＯＳトランジスタ１５４及びｎ型ＭＯＳトランジスタ１６４からなるインバータＩＮＶ１と、ｐ型ＭＯＳトランジスタ１５６及びｎ型ＭＯＳトランジスタ１６６からなるインバータＩＮＶ２とを有して構成される。
【００３２】
インバータＩＮＶ１の入力端及びインバータＩＮＶ２の出力端がビット線ＢＬ２ｋに、また、インバータＩＮＶ２の入力端及びインバータＩＮＶ１の出力端がビット線ＢＬ２ｋ−１に、それぞれ、スイッチアレイ１４０を介して接続されている。
【００３３】
ｐ型ＭＯＳトランジスタ１５４及び１６４のソースには、ｐ型ＭＯＳトランジスタ１５２を介して動作電圧が供給されており、また、ｎ型ＭＯＳトランジスタ１６４及び１６６のソースは、ｎ型ＭＯＳトランジスタ１６２を介して接地されている。また、ｐ型ＭＯＳトランジスタ１５２及びｎ型ＭＯＳトランジスタ１６２のゲートには、それぞれ信号ＳＥＰ及びＳＥＮが供給されており、センスアンプ１６０は、信号ＳＥＰがＬ論理を示し、信号ＳＥＮがＨ論理を示すときに動作する。
【００３４】
センスアンプ１６０は、ビット線ＢＬ２ｋ−１及びビット線ＢＬ２ｋの電位に基づいて、ビット線ＢＬ２ｋ−１及びビット線ＢＬ２ｋの一方の電位を動作電圧と略等しい電位とし、他方の電位を接地電位とする。具体的には、本実施形態において、強誘電体キャパシタＣ１及びＣ２には、それぞれ相補のデータが記憶されており、センスアンプ１６０は、強誘電体キャパシタＣ１及びＣ２に記憶されたデータを読み出しときのビット線ＢＬ２ｋ−１とビット線ＢＬ２ｋとの電位差を、接地電位と動作電圧との電位差に増幅する。
【００３５】
スイッチアレイ１７０は、ビット線ＢＬ２ｋ−１及びビット線ＢＬ２ｋを、それぞれバス配線Ｂｕｓ及びＢｕｓｂに接続するか否かを切り換える。スイッチアレイ１７０は、ｎ型ＭＯＳトランジスタ１４２及び１４４を有して構成される。ｎ型ＭＯＳトランジスタ１４２及び１４４は、それぞれ、ソース及びドレインの一方が、ビット線ＢＬ２ｋ−１及びＢＬ２ｋに接続されており、他方がバス配線Ｂｕｓ及びＢｕｓｂに接続されている。
【００３６】
カラム選択部２１０は、メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２のいずれを選択するかを示すアドレス信号に基づいて、メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２に対応して設けられた複数のスイッチアレイ１７０を制御する。具体的には、カラム選択部２１０は、各メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２のいずれかのｎ型ＭＯＳトランジスタ１７２及び１７４のゲートに所定の電圧を供給して、当該メモリセルアレイ１１０−１〜４又は冗長セルアレイ１０２におけるビット線ＢＬ１〜２ｎを、バス配線Ｂｕｓ及びＢｕｓｂに接続する。
【００３７】
本実施形態において、カラム選択部２１０は、各メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２に対応して設けられた複数のスイッチアレイ１７０に、それぞれ異なる信号ＹＳＥＬ１〜４及びＲＹＳＥＬを供給する。また、各スイッチアレイ１７０において、ｎ型ＭＯＳトランジスタ１７２及び１７４のゲートには、同一の信号が供給される。すなわち、本実施形態において、カラム選択部２１０は、メモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２のそれぞれを一つの単位として、ビット線ＢＬ１〜２ｎを、バス配線Ｂｕｓ及びＢｕｓｂに接続するか否かを制御する。図２に示すスイッチアレイ１７０は、第１のメモリセルアレイ１１０−１に対応して設けられており、カラム選択部２１０は、ビット線ＢＬ１〜２ｎに対応して設けられたｎ型ＭＯＳトランジスタ１７２及び１７４のゲートに、信号ＹＳＥＬ１を供給する。
【００３８】
内部試験回路２２０は、強誘電体メモリ装置１００の各構成を試験する。本実施形態において、内部試験回路２２０は、ビット線ＢＬ１〜２ｎの電流不良を検出可能に構成されており、対となるビット線ＢＬ１〜２ｎに電流不良が検出された場合、当該不良が検出されたビット線の情報を、プログラム回路２００及びカラム選択部２１０に供給する。プログラム回路２００は、当該情報に基づいて、当該不良が検出されたビット線ＢＬ１〜２ｎをセンスアンプ１５０から切り離すべく、記憶されたプログラムを書き換える。
【００３９】
図３は、本実施形態の強誘電体メモリ装置１００を試験する動作示すフローチャートである。まず、試験装置により、強誘電体メモリ装置１００の動作を試験する（Ｓ１００）。当該試験の結果、強誘電体メモリ装置１００にロウ不良が発見された場合（Ｓ１１０  Ｙｅｓ）、当該ロウ不良を救済する（Ｓ１２０）。当該試験の結果、強誘電体メモリ装置１００にカラム不良が発見された場合（Ｓ１３０  Ｙｅｓ）、当該カラム不良を救済する（Ｓ１３０）。
【００４０】
また、発見されたカラム不良が電流不良である場合（Ｓ１５０  Ｙｅｓ）、プログラム回路２００に記憶されたプログラムを書き換えて、当該電流不良が検出されたビット線が接続されたセンスアンプアレイ１５０を、対応するメモリセルアレイ１１０−１〜４及び冗長セルアレイ１０２から切り離す（Ｓ１６０）。そして、電流不良を救済した後、強誘電体メモリ装置１００をパッケージングする（Ｓ１７０）。
【００４１】
図４は、内部試験回路２２０が、強誘電体メモリ装置１００を試験する動作を示すフローチャートである。まず、内部試験回路２２０は、ビット線間のリーク電流を検出する（Ｓ２００）。検出したリーク電流が規定値より大きい場合（Ｓ２１０）、内部試験回路２２０は、当該ビット線間において電流不良が発生していることを示すプログラム信号を生成し、プログラム回路２００及びカラム選択部２１０に供給する（Ｓ２２０）。
【００４２】
プログラム回路２００は、当該プログラム信号に基づいて、プログラム回路２００に記憶されたプログラムを書き換え、当該電流不良が検出されたビット線が接続されたセンスアンプアレイ１５０を、対応するメモリセルアレイ１１０−１〜４から切り離す（Ｓ２３０）。また、カラム選択部２１０は、当該プログラム信号に基づいて、当該電流不良が検出されたビット線が接続されたメモリセルアレイ１１０−１〜４を、冗長セルアレイ１０２と置換する（Ｓ２４０）。これにより、強誘電体メモリ装置を製造した後に、強誘電体メモリ装置の不良状態に応じて、センスアンプから切り離すべきビット線を容易に選択することができる。
【００４３】
図５及び図６は、スイッチアレイ１４０の構成の他の例を示す図である。スイッチアレイ１４０は、ビット線ＢＬ２ｋ−１に接続されたｎ型ＭＯＳトランジスタ１４２、及びビット線ＢＬ２ｋに接続されたｎ型ＭＯＳトランジスタ１４４のいずれか一方のゲートに信号ＳＷ１〜５が供給され、他方のゲートに動作電圧が供給される構成としてもよい。
【００４４】
また、図６に示すように、強誘電体メモリ装置１００は、制御回路２３０と、プログラム回路２００及び制御回路２３０の出力の論理和をとった信号をｎ型ＭＯＳトランジスタ１４２及び１４４の少なくとも一方のゲートに供給するＯＲ回路１４６をさらに備えてもよい。これにより、ビット線ＢＬ２ｋと／ビット線２ｋ−１が短絡したことを救済する用途以外の用途にも用いることができる。例えば、動作中にセンスアンプとメモリセルを切り離すことで強誘電体の劣化を抑えたい場合など、ＯＲ回路１４６に制御信号を供給し、スイッチアレイ１４０をＯＮ／ＯＦＦし、ビット線ＢＬ２ｋ及び／ＢＬ２ｋ−１をセンスアンプ１５０から切り離したり接続したりすることができる。
【００４５】
以上説明した実施形態では、ビット線２ｋがビット線２ｋ−１と短絡状態にある場合に、センスアンプ１５０の両端のノードのうち少なくとも一方は、ビット線２ｋ及びビット線２ｋ−１から電気的に切り離される。すなわち、センスアンプ１５０の両端のノードは短絡状態とならない。したがって、本実施形態によれば、ビット線間が短絡状態となるような不良が発生した場合であっても、当該不良を救済することができる。ひいては、歩留まりの高い強誘電体メモリ装置を提供することができる。
【００４６】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示すブロック図である。
【図２】強誘電体メモリ装置１００の構成の回路構成を示す図である。
【図３】本実施形態の強誘電体メモリ装置１００を試験する動作示すフローチャートである。
【図４】内部試験回路２２０が、強誘電体メモリ装置１００を試験する動作を示すフローチャートである。
【図５】スイッチアレイ１４０の構成の他の例を示す図である。
【図６】スイッチアレイ１４０の構成の他の例を示す図である。
【符号の説明】
【００４８】
１００・・・強誘電体メモリ装置、１０２・・・冗長セルアレイ、１１０・・・メモリセルアレイ、１２０・・・メモリセル、１３０・・・イコライザ、１４０・・・スイッチアレイ、１５０・・・センスアンプアレイ、１６０・・・センスアンプ、１７０・・・スイッチアレイ、２００・・・プログラム回路、２１０・・・カラム選択部、２２０・・・内部試験回路、２３０・・・制御回路、ＢＬ・・・ビット線、Ｂｕｓ・・・バス配線、Ｃ・・・強誘電体キャパシタ、ＩＮＶ・・・インバータ、ＰＬ・・・プレート線、ＴＲ・・・トランジスタ、ＷＬ・・・ワード線
【図１】
2006012275.tif 000003
【図２】
2006012275.tif 000004
【図３】
2006012275.tif 000005
【図４】
2006012275.tif 000006
【図５】
2006012275.tif 000007
【図６】
2006012275.tif 000008