(57)【要約】【課題】  微細化の進展に伴いSRAMにかわる半導体メモリが求められているが、ロジックトランジスタとのプロセス整合性、低コストを両立できる半導体メモリの実現方法が課題である。【解決手段】  本発明は同一チップ内にロジック部とメモリ部を有する半導体装置において、メモリ部の単位メモリセルは少なくとも２つのトランジスタを有し、上記一つのトランジスタは蓄積電荷の出し入れを行う書込みトランジスタであり、上記他のトランジスタは上記書込みトランジスタによって出し入れされた蓄積電荷量に依存してそのソースドレイン間のコンダクタンスが変化する読出しトランジスタであり、上記読出しトランジスタにロジック部のトランジスタよりも厚いゲート絶縁膜を用いる半導体装置であって、上記読出しトランジスタにロジック部と同じ拡散層構造を用いることを特徴とする。【選択図】図３
2006012878.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にロジック部と複数の単位メモリセルより構成されたメモリ部と電源を供給する高耐圧部とを有する半導体記憶装置において、    
前記単位メモリセルは、ソースまたはドレインの一方がビット線に、他方が電荷蓄積ノードに接続された前記電荷蓄積ノードに対して電荷の出し入れを行う書込みトランジスタと、
前記書込みトランジスタによって電荷蓄積ノードに対して出し入れされた蓄積電荷量に依存して、そのソースおよびドレイン間に設けられたチャネル領域のコンダクタンスが変調される読出しトランジスタと、の少なくとも２つのトランジスタからなり、
前記読出しトランジスタは、前記ロジック部のトランジスタよりも厚いゲート絶縁膜を有し、
前記ソースまたはドレインの一部を形成する高濃度不純物拡散領域に隣接して設けられた前記読出しトランジスタのゲート長を決定する拡散層は、前記高耐圧部を構成するトランジスタのゲート長を決定する拡散層より接合深さが浅く、その不純物濃度が高いことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上にロジック部と複数の単位メモリセルより構成されたメモリ部と電源を供給する高耐圧部とを有する半導体記憶装置において、
前記単位メモリセルは、ソースまたはドレインの一方がビット線に、他方が電荷蓄積ノードに接続された前記電荷蓄積ノードに対して電荷の出し入れを行う書込みトランジスタと、
前記書込みトランジスタによって電荷蓄積ノードに対して出し入れされた蓄積電荷量に依存してそのソースおよびドレイン間に設けられたチャネル領域のコンダクタンスが変調される読出しトランジスタと、
前記読出しトランジスタと直列に接続され、そのゲート電極がメモリセル選択用のワード線に接続された選択トランジスタと、の３つのトランジスタからなり、
前記読出しトランジスタ及び選択トランジスタは、前記ロジック部を構成するトランジスタよりも厚いゲート絶縁膜を有し、
前記ソースまたはドレインの一部領域を形成する高濃度不純物拡散領域に隣接して設けられた前記読出しトランジスタのゲート長を決定する拡散層は、前記高耐圧部を構成するトランジスタのゲート長を決定する拡散層より接合深さが浅く、その不純物濃度が大きいことを特徴とする半導体記憶装置。
【請求項３】
前記読出しトランジスタは、前記選択トランジスタよりも長いゲート長を有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記選択トランジスタと前記読出しトランジスタとは、異なるしきい電圧を有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記選択トランジスタのゲート電極表面はシリサイド化され、前記読出しトランジスタのゲート電極表面はシリサイド化されていないことを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記選択トランジスタおよび前記読出しトランジスタのそれぞれのゲート電極の両側壁に形成されたサイドウオールを有し、
前記サイドウオールの下方に位置する前記半導体基板内にゲート長を決定する拡散層が形成され、
前記選択トランジスタのゲート長を決定する拡散層のいずれか一方に、前記ゲート長を決定する拡散層に比べて高濃度の不純物が導入された拡散層領域が隣接して設けられていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記書込みトランジスタのチャネル領域が厚さ5nm以下のシリコンよりなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記書込みトランジスタのチャネル領域が厚さ5nm以下のシリコンよりなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記書込みトランジスタのチャネル領域が厚さ5nm以下のシリコンよりなることを特徴とする請求項３に記載の半導体記憶装置。
【請求項１０】
前記書込みトランジスタのチャネル領域が厚さ5nm以下のシリコンよりなることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１１】
前記書込みトランジスタのチャネル領域が厚さ5nm以下のシリコンよりなることを特徴とする請求項５に記載の半導体記憶装置。
【請求項１２】
前記書込みトランジスタのチャネル領域が厚さ5nm以下のシリコンよりなることを特徴とする請求項６に記載の半導体記憶装置。
【請求項１３】
前記書込みトランジスタのチャネル領域がアモルファスシリコンよりなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１４】
前記書込みトランジスタのチャネル領域がアモルファスシリコンよりなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１５】
前記書込みトランジスタのチャネル領域がアモルファスシリコンよりなることを特徴とする請求項３に記載の半導体記憶装置。
【請求項１６】
前記書込みトランジスタのゲート電極が金属よりなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１７】
前記書込みトランジスタのゲート電極が金属よりなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１８】
前記書込みトランジスタのソースまたはドレインの少なくとも一方が金属よりなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１９】
前記書込みトランジスタのソースまたはドレインの少なくとも一方が金属よりなることを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にロジックトランジスタとのプロセス整合性、低コストを両立できる半導体メモリを有する半導体装置に関する。
【背景技術】
【０００２】
微細化の進行に従って多くのトランジスタを同一チップ上に集積することが可能となり、これに従いより多くの機能が同一チップ上に搭載できるようになってきた。プロセッサと同一チップ上に混載するオンチップメモリは、メモリを別チップとした構成と比較し、データ転送レート、消費電力両面で優れている。特に携帯電話、PDAをはじめとするモバイル機器の高機能化に伴い、高機能と消費電力の両立が重視されるため、オンチップメモリの役割は大きい。従来はロジックトランジスタとの製造プロセスの整合性から、専らSRAMが用いられてきた。オンチップの低電力SRAMの従来技術として、非特許文献１を挙げる。
【０００３】
SRAMよりも高集積なメモリとして、DRAMが知られている。しかしながら、DRAMはキャパシタに電荷を蓄積する動作原理を採り、微細なセル面積でキャパシタ容量を一定量以上確保するため、Ta2O5（5酸化タンタル）のような高誘電率材料や立体構造の導入が不可欠であり、ロジックトランジスタとのプロセス整合性が悪い。特別なキャパシタ構造を用いることなく動作可能なDRAMとして、ゲインセルと呼ばれる記憶素子構造が提案されている。これは書き込み用のトランジスタを介して記憶ノードに電荷を注入し、蓄積された電荷により他に設けた読出し用のトランジスタのしきい電圧が変化することを利用して記憶を行うものである。説明のためゲインセル構成のメモリセルの等価回路を二つ、図１Ａ、図１Ｂに挙げる。図１Ａは2トランジスタ構成、図１Ｂは3トランジスタ構成である。以下では図１に示す対応関係で読出しトランジスタ、書込みトランジスタ、選択トランジスタという言葉を用いることとする。本発明に関連した従来技術として、書き込み用のトランジスタに多結晶シリコンを用いた非特許文献２、及び読み出し用のトランジスタに多結晶シリコンを用いた非特許文献３を挙げる。また、非特許文献４に記載されている多結晶シリコンを用いたゲインセルメモリをあげる。この論文においては極薄の多結晶シリコン膜をチャネルに用いたTFTのリーク電流が極めて小さいことを利用して十分な保持時間を有するゲインセルメモリが記載されている。
【０００４】
【非特許文献１】M. Yamaoka et al、アイ・イー・イー・イー  インターナショナル  ソリッド・ステート  サーキット  コンファレンス（IEEE International Solid  State-State Circuits Conferences）、2004年、p．494-495
【０００５】
【非特許文献２】H. Shichijo et al、コンファレンス  オン  ソリッド・ステート  デバイス・  アンド  マテリアル（Conference on Solid State Devices and Materials）、1984年、p．265-268
【非特許文献３】S. Shukuri et al、アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング（IEEE International Electron Devices Meeting）、1992年、p．1006-1008
【非特許文献４】T. Osabe et al、アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイス  ミーティング（IEEE International Electron Devices Meeting）、2000年、p．301-304
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、従来からオンチップメモリとして用いられてきたSRAMに代わるメモリとして、ゲインセルを用いたDRAMが有力である。特に、T. Osabe et al, IEEE International Electron Devices Meeting pp301-304, 2000年に記載されているメモリは、特別にリーク電流が小さいトランジスタを用いることで蓄積電荷量が従来の1トランジスタ1キャパシタ構成のDRAMと比べて小さいにもかかわらず、充分な長さの情報保持時間が期待できる。このため、リフレッシュサイクルを長くでき、消費電力の小さいメモリを実現することが可能である。この構成は、前記のように一般に、特別なキャパシタ構造が不要であるためロジックトランジスタとのプロセス整合性に優れるのであるが、発明者らはこの構成をロジック混載メモリに応用するために独自に詳細に検討し、以下のような課題を見出した。読み出しに用いるトランジスタのゲート絶縁膜を3nm程度以下に薄くするとゲート絶縁膜のトンネル電流によって蓄積電荷が失われるため、ゲート絶縁膜は3nm以上にする必要がある。
【０００７】
しかし、この膜厚はロジック部のトランジスタのゲート絶縁膜厚よりも薄いため、読み出し用のトランジスタにロジック用のトランジスタを用いることはできない。一方、より厚いゲート絶縁膜厚を用いるトランジスタは外部電源との接続用の回路に用いられている。例えば外部電源が3.3Vや2.5Vの場合、7nm程度、あるいは5nm程度のゲート絶縁膜厚を持つトランジスタを用いる。しかし、これらトランジスタはゲート長が長く、これらを用いてメモリセルを形成するとセル面積が大きくなってしまう。また、1トランジスタ1キャパシタ構成のDRAMにおけるメモリセルのパストランジスタでも5nm程度の膜厚が用いられる。このパストランジスタでは比較的短いゲート長を用いることができるように拡散層構造の設計に工夫を行っている。しかしながらこの場合には拡散層を形成するために特別なイオン打ち込み工程を数回行う必要があるため、工程数が増大し、コストが上昇してしまう。尚、ここではゲート絶縁膜材料としてSiO2膜を仮定して記述したが、異なる材料、例えば窒素を導入したSiO2膜や窒化シリコン膜、ハフニウムオキサイド、アルミナ等を用いても良い。その場合にはゲート絶縁膜のリークが同程度になる膜厚（通常SiO2の場合よりも厚い）に読み替えれば同様のことが成立する。さらに、書込み用のトランジスタでは、チャネルの膜厚を非常に薄くすることが低リークを実現するために重要であるが、このチャネルの結晶化について課題があることを見出した。
【０００８】
図２はアモルファス状態で色々な膜厚に堆積したシリコン膜の結晶化温度を調べたものである。各温度で３０分間のアニールを行っている。この結果膜厚が5nm以下になると結晶化温度が急激に上昇し、3nm以下の膜厚では800℃を超えることを見出した。この温度をアニールを加えるとロジックトランジスタの拡散層及びゲート電極低抵抗化に用いられているコバルトシリサイドの凝集が起こってしまう。10nm以上の膜厚の膜では700℃以下で結晶化することが知られており、このような問題は起こらない。ここで図２中の10nm以上の実験プロットは７００℃では結晶化するのみ十分であるという意味であり、実際には実線で示すような結晶化温度であると予想される。
従って本発明の目的とするところは、ロジックトランジスタとのプロセス整合性がよく、低コストの半導体メモリを実現する方法を提供することである。
【課題を解決するための手段】
【０００９】
上記の目的は、半導体基板上にロジック部と複数の単位メモリセルより構成されたメモリ部と電源を供給する高耐圧部とを有する半導体装置において、単位メモリセルは、ソースまたはドレインの一方がビット線に接続され、ソースまたはドレインの他方が電荷蓄積ノードに接続され、この電荷蓄積ノードに対して電荷の出し入れを行う書込みトランジスタと、この書込みトランジスタによって電荷蓄積ノードに対して出し入れされた蓄積電荷量に依存して、そのソースおよびドレイン間に設けられたチャネル領域のコンダクタンスが変調される読出しトランジスタと、の少なくとも２つのトランジスタからなり、
前記読出しトランジスタは、前記ロジック部のトランジスタよりも厚いゲート絶縁膜を有し、ソースまたはドレインの一部を形成する高濃度不純物拡散領域に隣接して設けられた読出しトランジスタのゲート長を決定する拡散層は、前記高耐圧部を構成するトランジスタのゲート長を決定する拡散層より接合深さが浅く、その不純物濃度が高くすることにより達成することができる。
【００１０】
また、上記書込みトランジスタのチャネル領域が厚さ5nm以下のシリコンとすることにより、
また、上記書込みトランジスタのチャネル領域をアモルファスシリコンとすることにより、
さらに、上記書込みトランジスタのゲート電極を金属とすることにより達成できる。
【発明の効果】
【００１１】
ロジックトランジスタとのプロセス整合性がよく、低コストの半導体メモリ有する半導体装置を実現する方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下ではメモリあるいはメモリセルという言葉を本発明のメモリの意味に用いる。この他にSRAMやフラッシュメモリ、EEPROM等が同一チップ上にあることが多いが以下では本発明のゲインセルメモリの意味でのみメモリという言葉を用いるものとする。さらに、特に違いを異なる実施例間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ番号をつけることとする。
【実施例１】
【００１３】
まず、以下に本発明のメモリセルの構造を説明する。
（構造説明）
図３は、本実施の形態による半導体チップのロジックトランジスタ断面、メモリセル断面、高耐圧トランジスタ断面を並べて示したものである。メモリセルは図１Ｂにあたる３トランジスタのゲインセル構成である。図５メモリセルの平面構造を示す図である。図３のメモリセル部分の断面は図５のＢ−Ｂ線に沿った断面に対応する。また、図５のＡ−Ａ面に沿った断面構造を図４に示す。また、図６は製造工程を説明するための断面図であり、図７はメモリセルのアレイ構成を説明する等価回路図である。図７では破線で囲んだ部分が単位メモリセルに対応する。断面図、平面図では説明のためにコンタクトパターンや配線を省略して示している。以下では図１に示した構成のうち、図１Ｂの３トランジスタ構成のメモリセルを用いて説明を行うが、図１Ａの2トランジスタ構成のメモリセルを用いてもよい。３トランジスタ構成では選択トランジスタが存在するため、読出し十分な読出しマージンが確保できるという特徴がある。一方２トランジスタ構成ではセル面積が小さく、低面積、すなわち低コストのLSIが実現できるという特徴がある。
【００１４】
ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）(1)にはp型ウエル(3)、n型ウエル(図示せず)が形成されている。素子分離領域(2)は基板に掘った溝をSiO2膜で埋め込んだものである。尚、ここでp型ウエル(3)は、ｐ型基板(1)と直結されていることとしたが、ｐ型基板(1)内にn型領域を設け、その中にp型領域を形成する、いわゆる３重ウエル構造をとってもよい。３重ウエル構造を採ると互いにn型領域で分離されたp型ウエル同士を異なる電圧に設定することが可能であり、基板にバイアスを加えることができる。また、ゲート絶縁膜厚は窒化処理したSiO2膜よりなり、厚さは2nmと7nmの２水準設けられている。ロジックトランジスタのゲート絶縁膜(11)は2nm、メモリセルのゲート絶縁膜(14)と高耐圧トランジスタのゲート絶縁膜(17)は7nmの厚さである。各々のトランジスタのゲート電極(10)(13)(22)(16)は表面をコバルトシリサイド(12)によって低抵抗化された多結晶シリコンよりなる。ここで、ロジックトランジスタのゲート長は70nm、メモリセルの読出しトランジスタのゲート長180nmは、選択トランジスタのゲート長は120nm、高耐圧トランジスタのゲート長は400nmである。ここで読出しトランジスタのゲート長は選択トランジスタのゲート長よりも長いが、これは読出しトランジスタではゲート容量が電荷蓄積部となるため、一定の容量を確保したいためである。一方、選択トランジスタはこのような制約はなく、短チャネル効果が問題にならない範囲内において極力短いゲート長を用いて高性能なトランジスタとするのが望ましい。また、読出しトランジスタと選択トランジスタのゲート電極下(31)(32)は不純物濃度が異なり、読出しトランジスタと選択トランジスタで異なる閾値を有している。これによる効果は後述する。尚、選択トランジスタはロジックトランジスタと比較してゲート絶縁膜が厚いため短チャネル効果抑制のため、基本的にロジックトランジスタよりも長いゲート長を用いる。各々のトランジスタのゲート電極はSiO2とSiNよりなるサイドウオール構造(15)を有する。サイドウオール構造の下には、浅いn-領域、いわゆるエクステンション領域(5)(7)(9)が設けられている。
尚、サイドウオール下の拡散層の呼称として、エクステンションではなくLDDと呼ぶ場合があり、特に高耐圧MOSの場合はLDDと呼ぶことが多いが、本明細書では区別なくエクステンションと記述することとする。
【００１５】
また、サイドウオールの外側には、ソース、ドレイン領域であるn+領域(4)(6)(23)(8)が設けられている。ロジックトランジスタは高耐圧トランジスタと比較して浅いエクステンション領域を用いている。これは低エネルギーの不純物打ち込みあるいは表面からの不純物拡散を行うことによって形成するのであるが、横方向、縦方向の不純物広がりを抑制し、短いゲート長でも短チャネル効果に強いエクステンション構造を用意するためである。また、ロジックトランジスタは高耐圧トランジスタと比較してエクステンション領域の不純物濃度が高い。
【００１６】
一方、高耐圧トランジスタはより高いエネルギーで不純物打ち込みを行い、縦方向、横方向により広く広がったエクステンション領域を用意した。これは十分なPN接合の耐圧を確保するためである。ここで特徴的なのは、メモリセル部分のエクステンション領域の深さである。メモリセル部分では高耐圧トランジスタと同じ7nmのゲート絶縁膜厚を用いながらエクステンション構造はロジックトランジスタと同じ浅いエクステンションを用いている。実際にはメモリ部分ではロジックトランジスタよりも若干浅いエクステンションとなる。これは、後で述べるような作製プロセスにおいて、ロジックトランジスタとメモリセル部分の不純物打ち込みを同時に行うのであるが、このときに通過させるゲート絶縁膜厚が異なることによる。このような浅いエクステンションを用いることにより、短チャネル特性に優れるため、ゲート長を高耐圧トランジスタよりも小さくすることが可能であり、小さいメモリセル面積の実現が可能である。また、後に述べるように、この読出しトランジスタ、選択トランジスタに印加される電圧は小さく、従って特に高い接合耐圧が要求されることもない。読出しトランジスタのゲート絶縁膜厚がロジックトランジスタよりも厚いのは、ゲートに電荷を蓄積して記憶を行うためであり、ゲート絶縁膜を介したトンネル電流による電荷の出入りを防ぐためである。尚、本実施例ではプロセス工程を少なくするため、高耐圧トランジスタと共通のゲート絶縁膜厚を用いたが、ゲート絶縁膜リークの観点からは3nm以上あればよいため、例えばメモリセル用に4nmのゲート絶縁膜厚を別途用意し、３水準ゲート絶縁膜構成としてもよい。この場合でもエクステンション構造はロジックトランジスタと同じ構造を用いる。これによって短チャネル特性に優れるトランジスタとすることができる。高耐圧トランジスタよりもゲート絶縁膜が薄いことから、より短チャネル特性に優れ、短いゲート長を用いることが可能であり、より小さいセル面積が実現できる。また、読出しトランジスタ、選択トランジスタのゲート容量が増大し、読出し速度が向上する。さらに、蓄積電荷量が増えるため、安定な動作、長い保持時間を実現できる。加えて、サブスレショルド係数が小さくなるため、同じ蓄積電荷に対して大きな読出し電流変化があり、読出しマージンが向上する。
次に書込みトランジスタについて説明する。書込みトランジスタのソース(13)、ドレイン(19)領域は各々電荷蓄積ノード、書込みビット線の役割を果たしており、ソース(13)領域の多結晶シリコンはそのまま読出しトランジスタのゲート電極になっている。ここで書込みトランジスタはパストランジスタの役割を果たしており、バイアス関係によってはソース、ドレインの役割が反対となるが、ここでは簡単のため、固定した名称で呼ぶこととする。ソース(13)、ドレイン(19)領域は、厚さ150nmのｎ型多結晶シリコンよりなり、厚さ2.5nmのノンドープの極薄多結晶シリコン膜で接続されている。また、この極薄多結晶シリコン膜は厚さ15nmのSiO2膜(20)を介して、n型の多結晶シリコン膜からなるゲート電極(18)によって電位の制御が可能である。このゲート電極(18)は書込みワード線に接続されている。ソース(13)、ドレイン(19)、ゲート電極(20)は表面をコバルトシリサイドによってシリサイド化されており、また、サイドウオール構造を有している。このFET構造の書込みトランジスタはリーク電流が非常に少ないことが特徴である。発明者らは独自の検討により、膜厚が5nm以下で顕著なリーク低減効果があることを見出した。これは、通常のトランジスタのPN接合の面積と比較して膜の断面積が極めて小さいことに加え、膜厚方向の量子力学的な閉じ込め効果によって実効的にバンドギャップが広がっていること効果によるものであると考えている。
（動作説明）
本実施の形態によるメモリの動作について説明する。
まず、書込み動作を説明する。書込みビット線電位を書込みたい情報に従ってHigh（例えば1V）、あるいはLow（例えば0V）に設定した後、書込みワード線電圧を保持電位(例えば-0.5V)より書込み電位（例えば2V）に上げる。これによって書込みトランジスタがオンとなり、書込みビット線に設定した電位が記憶ノード(13)に書き込まれる。この後書込みワード線電圧を再び保持電位に戻すことで書込みは終了である。書き込み中は、読出しトランジスタの拡散層(6)電位は固定しておくのが望ましい。ここでは0Vとした。また、選択トランジスタのゲート電極である読出しワード線(22)は低電位（例えば0V）とし、トランジスタをオフとしておくことで、書込み動作時に読出しビット線の電位変動の影響を受けにくくなる。
【００１７】
次に読出し動作について説明する。読出し動作は書込みワード線電圧を保持電位(例えば-0.5V)に保持したまま行う。まず、読出しビット線を所定のプリチャージ電圧（例えば1V）とし、さらに読出しトランジスタのソース(6)の電位を所定の電位（例えば0V）に固定する。選択トランジスタのゲート電極である読出しワード線(22)を高電位（例えば1V）とすることで選択トランジスタをオンさせると読出しビット線(23)と読出しトランジスタのソース(6)間に電流が流れ、読出しビット線の電位が変動するが、読出しトランジスタに蓄えられた情報によって読出しトランジスタのコンダクタンスが異なり、従って読出しビット線の電位の変動速度が異なる。所定のタイミングで読出しビット線に接続されたセンスアンプを起動させ、リファレンスの電位との大小を増幅することで読出しを行うことが可能である。ここで述べた電位関係を用いた場合、書込み時にHigh書込みを行った場合読出しビット線の電位下降が早く、従ってLowとして増幅される。Lowで書込みまれた情報は読み出し時にHighの電位に増幅される。よって書込み時のHigh、Lowの関係が読出し時には逆になるので注意が必要である。尚、基本的にこの動作は非破壊読み出しであり、１トランジスタ１キャパシタ型のDRAMとは異なる。読出しディスターブが無視できない設計を行い、読み出し後に再書込みを行う動作としても構わない。
次にリフレシュ動作について説明する。本実施例ではリフレシュ動作は256ms間隔で行った。まず、選択された読出しワード線で駆動されるメモリセルの読出しを行う。次にその行の増幅情報の反転情報を書込みビット線にロードし、しかる後にもとの行に対応する書込みワード線を用いて書込み動作を行えばリフレシュが行える。ワード線を順々に選択してこの動作を繰り返すことでメモリセルアレイ全体のリフレシュ動作が可能である。
【００１８】
（製造方法）
次に、本実施の形態によるLSIチップの製造方法を図６を用いて説明する。
まず、Ｐ型のシリコン基板(1)の表面を酸化し、SiN膜を堆積後レジストをマスクにSiN膜、SiO2膜、Siをエッチングして溝を形成し、溝をCVD-SiO2膜で埋めた後に平坦化を行い、基板(1)に素子分離領域(2)とアクティブ領域とを形成する。次に、不純物をイオン注入してｎ型ウエルおよびｐ型ウエル(3)を形成する。閾値調整用の不純物打ち込みを行った後、厚さ6nm程度のゲート酸化を行う、ロジックトランジスタ部分が開口したレジストパターン(26)をマスクにフッ酸処理を行うことで開口部のゲート絶縁膜を除去する（図６Ａ）。ここで、メモリセル部分は開口していないパターンを用いる。レジスト除去後、厚さ2nmのゲート酸化を行う。高耐圧トランジスタ部分においては、このときの酸化量と先ほどの酸化量を併せて7nmとなるように最初の酸化量を調整しておくものとする。次に厚さ150nmのゲート電極用のノンドープの多結晶シリコン膜を堆積する。レジストをマスクにn型ゲートとしたい領域、及びにメモリセル部分にn型の不純物を打ち込む。次に、レジストをマスクに多結晶シリコンを一部エッチングし、書込みトランジスタのチャネル定義用の溝を形成する。この後厚さ2.5nmのアモルファスシリコン膜、厚さ15nmのSiO2膜を堆積し、レジストをマスクに加工を行うことで書込みトランジスタのソース、ドレイン、チャネル、読出しトランジスタのゲート電極加工を行う。さらに厚さ50nmのn型多結晶シリコン膜を堆積し、850℃のアニールを行ってアモルファスシリコン膜を結晶化する。次にレジストをマスクにn型多結晶シリコンを加工し、書込みトランジスタのゲート電極を形成する。次にP型トランジスタを形成する領域にＰ型不純物を打ち込み、ゲート電極への不純物注入と閾値調整を行う。続いてレジストをマスクにエッチングを行い、ロジック部や、高耐圧トランンジスタを含む周辺回路のゲート電極を形成する。さらにレジストをマスクにn型高耐圧トランンジスタのエクステンション形成の不純物打ち込みを行う。本実施例ではnMOSには40keVでAsを1平方センチ当たり10の13乗打ち込んだ。次にレジストをマスクにp型高耐圧トランジスタのエクステンション形成の不純物打ち込みを行う。ここでは40keVでBF2を1平方センチ当たり10の13乗打ち込んだ。次にロジック部のnMOS形成領域とメモリセル部分にエクステンション形成のn型不純物打ち込みを行う（図６Ｂ）。高耐圧トランジスタ部分、p型トランジスタ部分を覆うレジストパターン(27)をマスクに4keVでAs（ヒ素）を1平方センチ当たり10の14乗打ち込んだ。この後、より深い位置にp型不純物であるB（ボロン）を10keVで1平方センチ当たり10の13乗打ち込んでパンチスルーを防ぐためにエクステンション下(33)(34)のp型ウエル濃度を上昇させた。さらに高耐圧トランジスタ部分、n型トランジスタ部分を覆うレジストパターンをマスクにロジック部のpMOS形成領域にエクステンション形成のｐ型不純物打ち込みを行う。3keVでBF2を1平方センチ当たり10の14乗打ち込んだ。さらに、より深い位置にn型不純物であるAsを40keVで1平方センチ当たり10の13乗打ち込んでパンチスルーを防ぐためにエクステンション下のn型ウエル濃度を上昇させた。この後CVD-SiO2膜、SiN膜、CVD-SiO2膜を堆積後エッチバックを行ってゲート電極側面にサイドウオールを形成する。このサイドウオールとレジストをマスクにnMOS領域にはn型���純物、pMOS領域にはp型不純物を打ち込んで拡散層を形成する。この拡散層用不純物打ち込みはロジック部と高耐圧部、メモリセルの読出しトランジスタと選択トランジスタで共通の不純物打ち込み工程を用いた。上記のような不純物打ち込み工程を用いることでメモリセル部分のエクステンション、拡散層形成用に特別なマスク、工程を用意する必要がなく、製造コストの低減が図れる。
熱工程を含めた最終的なエクステンション構造は、ロジックトランジスタ、メモリセルの読出し、選択トランジスタのいずれもゲート絶縁膜とシリコン基板界面から5nmの深さのAs濃度は1立方センチメートル当たり5×1019程度となる。また、エクステンション直下の接合深さは、ゲート絶縁膜とシリコン基板界面から測ってロジックトランジスタが22nm、メモリセルの読出し、選択トランジスタが18nmである。一方、3.3V用の高耐圧MOSはゲート絶縁膜とシリコン基板界面から5nmの深さのAs濃度は1立方センチメートル当たり1×1018程度となり、濃度にして一桁程度低い。また、接合エクステンション直下の接合深さは、ゲート絶縁膜とシリコン基板界面から測って60nm程度となり、二倍以上深い。
この後、Co（コバルト）をスパッタで堆積し、アニールを行ってシリコンと反応させた後にCoを除去する。このときメモリセルにおける書込みトランジスタのゲート電極上面とソースドレイン領域の上面の一部、読出しトランジスタと選択トランジスタもシリサイド化される。さらに絶縁膜堆積、平坦化後、コンタクト形成工程、ビア形成、配線工程を行う。スルーホール形成、ビア形成、配線形成を繰り返すことで必要な層数だけ配線を用意する。
【００１９】
本実施例ではn型の書込みトランジスタとn型の読出し、選択トランジスタの組み合わせを用いたがこれは異なる極性の組み合わせやp型どうしの組み合せでもよい。これらの場合でも上記のように読出しトランジスタと選択トランジスタの拡散層にロジックトランジスタと同じエクステンション、拡散層を用いるのは同様である。書込みトランジスタは絶縁膜上に形成されるためにウエルを形成する必要がなく、従って特に面積の増大なしで異なる極性を用いることが可能である。書込みトランジスタと読出し、選択トランジスタで異なる極性用いる選択は、書込みトランジスタのゲート電極と読出しトランジスタのゲート電極の容量カップリングが無視できない場合に有効である。例えば、n型の書込み、読出しトランジスタであった場合、書込み動作終了時に書込みトランジスタのゲート電極電位が高い電位より保持電位に下がる。このときに容量カップリングによって電荷蓄積ノードの電位も下がるため、読出しトランジスタが高抵抗化する恐れがある。本実施例においては読出しトランジスタの閾値を選択トランジスタよりも低く設定することによって容量カップリングがあっても十分な読み出し電流が確保できるようにした。選択トランジスタに関しては上記の容量カップリングは関係なく、むしろ非選択メモリセルのオフリーク電流抑制の観点から閾値はあまり下げない方がよい。従って読出しトランジスタの閾値は選択トランジスタの閾値よりも低いほうがよいことになる。一方、書込みトランジスタと読出しトランジスタの極性が逆であれば、このような容量カップリングは読み出し電流を増やす方向に働くという特徴がある。従って、例えば書込みトランジスタにn型、読出し、選択トランジスタにp型のトランジスタを用いた場合、n型のみで構成した場合と異なり、読出しトランジスタの閾値を選択トランジスタに対してよりオンしやすい（p型の場合、符号付の電圧でより高い）値とする必要はなく、同じ閾値あるいは読出しトランジスタの方がよりオンしにくい（p型の場合、符号付の電圧でより低い）値とするのがよい。この結果保持している情報による読出しトランジスタの抵抗比が大きくなり、読み出しマージンを大きく取ることが可能となる。この場合、電荷蓄積ノードは書込みトランジスタ付近ではn型、読出しトランジスタ付近ではp型となり、pn接合が出来ているが、表面のシリサイドによって互いに電気的に接続されている。また、読出しトランジスタと選択トランジスタは同じ極性を用いるのがよい。p型の書込みトランジスタはオン電流が小さいもののオフ電流も小さいために保持特性がよい。また、p型の読出しトランジスタを用いるとn型の読出しトランジスタと比較して同じゲート絶縁膜厚でもゲート絶縁膜リークが小さいという特徴がある。さらに、本実施例ではp型基板を仮定したが、SOI(Silicon on Insulator)基板を用いてもよい。SOI基板を用いるとロジックトランジスタの特性が向上し、より高速、低電力のLSIが実現できる。また、本実施例ではゲート電極に表面をシリサイド化した多結晶シリコン、ゲート絶縁膜にSiO2膜を用いたが、金属のゲート電極やハフニウムオキサイド、アルミナなどの高誘電体膜をゲート絶縁膜に用いた場合でもここで述べた拡散層構造とゲート絶縁膜の組み合せは有��である。その場合ゲート絶縁膜厚の大小関係は、物理膜厚でなく電気的にSiO2膜厚に換算した膜厚に読み替えて解釈すればよい。例えば、高誘電体膜とSiO2膜のゲート絶縁膜が混在していた場合、高誘電体膜誘電率を使って同等の静電容量を与えるSiO2の膜厚に換算し、それがSiO2膜よりも薄い場合、高誘電体膜を薄膜のゲート絶縁膜として解釈すれば本実施例で述べた関係はそのまま有効である。上記に述べたことは他の実施例でも同様にあてはまる。
【実施例２】
【００２０】
図８、９は本発明の第二の実施形態を示す。図８は、本実施の形態による半導体チップのロジックトランジスタ断面、メモリセル断面、高耐圧トランジスタ断面を並べて示したものである。図９はメモリセルの上面図であり、Ｃ−Ｃ断面が図９のメモリ部分に対応する。本実施例の等価回路は実施例１と同様であり、動作も同様であるため、違いについてのみ説明する。まず、書込みトランジスタに立体構造を用いている点に違いがある。立体構造を用いることで書込みトランジスタは読出しトランジスタの直上に形成され、メモリセルの面積が非常に小さいという特徴がある。この立体構造の書込みトランジスタは書込みビット線用の多結晶シリコン、その下のSiO2膜を貫通し、読出しトランジスタのゲート電極である電荷蓄積ノード(13)に到達する孔の側面に形成された厚さ3nmのノンドープの極薄アモルファスシリコンをチャネル膜(21)とする。さらにその内側に形成されたSiO2膜をゲート絶縁膜とし、その内側の孔を埋め込むように形成された多結晶シリコンがゲート電極(18)である。本構造はセル面積が小さくできるだけでなく、書込みトランジスタのゲート電極(18)と電荷蓄積ノード(13)間の寄生容量が小さく、従って読出しの動作マージンが大きいという特徴がある。また、この書込みトランジスタのチャネルに極薄のアモルファスシリコンを用いるという点でも実施例１と異なる。本構造は書込みトランジスタを基板表面に形成したトランジスタの上に形成するという構造上、ロジックトランジスタ形成後に書込みトランジスタを形成する作製プロセスが自然である。発明が解決しようとする課題にて述べたように、厚さ5nm以下の極薄のアモルファスシリコン膜は結晶化温度が上昇することを独自の検討で見出している。従って結晶化を行うためには800℃以上の温度で数分以上のアニールが必要になるが、このような温度はコバルトシリサイドの凝集、エクステンションの広がりを引き起こす。発明者らは結晶化を行わない構造を採用することを検討した。この結果、同じチャネル膜厚の場合アモルファスを用いると多結晶を用いた場合よりもオン電流が減少するが、同時にオフ電流も減少することがわかった。従って多結晶よりも厚い膜厚を用いることとすれば十分な特性を得られる。このために本実施例の構造ではアモルファスを採用し、先に形成したトランジスタに対する熱負荷を軽減することができた。さらに、本実施例ではメモリセルの面積を小さくするために読出しトランジスタのゲート電極と選択トランジスタのゲート電極の間を狭く形成した。ここでは間隔を150nmとした。この間隔は本実施例で用いたサイドウオール幅90nmの二倍よりも小さいため、読出しトランジスタと選択トランジスタの両トランジスタのサイドウオールが繋がる形(25)となる。従って両トランジスタはn+領域の拡散層ではなく、浅く形成されたエクステンション同士(24)で繋がることになる。本発明ではこれらトランジスタ間にコンタクトを形成する必要がなく、浅いエクステンションで繋がっていることで電気的に問題を起こすことなく小さいメモリセルが実現できるという特徴がある。この繋がったサイドウオールの他の特徴は製造工程と併せて説明する。
【００２１】
本実施例の製造工程を説明する。大きくは、実施例１がロジックトランジスタ、高耐圧トランジスタの形成前に書込みトランジスタを形成していたのに対して、本実施例では書込みトランジスタを後で形成するという点が異なっている。
まず、Ｐ型のシリコン基板(1)の表面を酸化し、SiN膜を堆積後レジストをマスクにSiN膜、SiO2膜、Siをエッチングして溝を形成し、溝をCVD-SiO2膜で埋めた後に平坦化を行い、基板(1)に素子分離領域(2)とアクティブ領域とを形成する。次に、不純物をイオン注入してｎ型ウエルおよびｐ型ウエル(3)を形成する。閾値調整用の不純物打ち込みを行った後、厚さ6nm程度のゲート酸化を行う、ロジックトランジスタ部分が開口したレジストパターンをマスクにフッ酸処理を行うことで開口部のゲート絶縁膜を除去する。ここで、メモリセル部分は開口していないパターンを用いる。レジスト除去後、厚さ2nmのゲート酸化を行う。高耐圧トランジスタ部分においては、このときの酸化量と先ほどの酸化量を併せて狙いの7nmとなるように最初の酸化量を調整しておくものとする。次に厚さ150nmのゲート電極用のノンドープの多結晶シリコン膜、厚さ30nmのSiO2膜を堆積する。レジストをマスクにN型トランジスタを形成する領域にN型不純物、P型トランジスタを形成する領域にＰ型不純物を各々打ち込み、ゲート電極への不純物注入と閾値調整を行う。続いてレジストをマスクにエッチングを行い、ロジック部や、高耐圧トランンジスタを含む周辺回路のゲート電極を形成する。さらにレジストをマスクにn型高耐圧トランンジスタのエクステンション形成の不純物打ち込みを行う。本実施例ではnMOSには10keVでP（リン）を打ち込んだ。次にレジストをマスクにp型高耐圧トランジスタのエクステンション形成の不純物打ち込みを行う。ここでは5keVでBF2を打ち込んだ。次にロジック部のnMOS形成領域とメモリセル部分にエクステンション形成のn型不純物打ち込みを行う。3keVでAs（ヒ素）を打ち込んだ。この後、より深い位置にp型不純物を打ち込んでパンチスルーを防ぐためにエクステンション下のp型ウエル濃度を上昇させた。さらにロジック部のpMOS形成領域にエクステンション形成のｐ型不純物打ち込みを行う。3keVでBF2を打ち込んだ。さらに、より深い位置にn型不純物を打ち込んでパンチスルーを防ぐためにエクステンション下のn型ウエル濃度を上昇させた。この後CVD-SiO2膜、SiN膜、CVD-SiO2膜を堆積後エッチバックを行ってゲート電極側面にサイドウオールを形成する。このサイドウオールとレジストをマスクにnMOS領域にはn型不純物、pMOS領域にはp型不純物を打ち込んで拡散層を形成する。この拡散層用不純物打ち込みはロジック部と高耐圧部、メモリセルの読出しトランジスタと選択トランジスタで共通の不純物打ち込み工程を用いた。この後、シリサイド化したくないゲート電極用多結晶シリコン部分を覆ったレジストパターンをマスクにSiO2膜のエッチングを行い、シリサイド化したい部分の多結晶シリコン膜を露出させる。ここでメモリセル内においては選択トランジスタのゲート電極の多結晶シリコンは露出させるが、読出しトランジスタのゲート電極の多結晶シリコン表面は露出させない。他に多結晶シリコンパターンを用いて形成する抵抗素子部分の表面も露出させない。Co（コバルト）をスパッタで堆積し、アニールを行ってシリコンと反応させた後にCoを除去する。この結果読出しトランジスタや抵抗素子の部分はシリサイド化されていないパターンができる。この後、厚さ120nmのSiO2膜を堆積した後、40nmのn型多結晶シリコン、30nmのSIO2膜を堆���する。レジストをマスクにSiO2膜、n型多結晶シリコン、SiO2膜を貫通して読出しトランジスタのゲート電極に達する、書込みトランジスタのチャネル孔を形成する。ここで、電荷蓄積ノードとなる読出しトランジスタの表面がシリサイド化されていると、シリサイドの削れ量に依存して電気特性が大きな影響を受け、ウエハ間、ウエハ内の素子間で特性がばらつくことが懸念される。本実施例では読出しトランジスタ表面をシリサイド化しないことでこのような懸念を回避し、特性の揃ったメモリセルを実現している。尚、読出しトランジスタ表面をシリサイドし、読出しトランジスタのチャネル形成孔をシリサイドを貫通する形で形成することによって上記懸念を回避してもよい。選択トランジスタについてはこのような制約がなく、特にローカル配線として選択トランジスタのゲート電極を用いる場合にはシリサイド化することが望ましい。読出しトランジスタのゲート電極をシリサイド化せず、選択トランジスタのみシリサイド化するとこの二つのトランジスタの間が問題となる。二つのトランジスタの間に拡散層が存在すると表面露出用のSiO2エッチングにおいてリソグラフィーの合わせ精度に依存して一部分のみがシリサイド化されるため、メモリセル間のばらつき要因となるからである。しかしながら、本次実施例では二つのトランジスタ間は互いに繋がったサイドウオールによって基板表面が覆われており、このようなばらつき要因が回避されているという特徴がある。さらに、厚さ3nmのアモルファスシリコン膜、厚さ15nmのSiO2膜、n型の多結晶シリコン膜を堆積する。この後、レジストをマスクに、（書込みワード線に接続される）書込みトランジスタのゲート電極、（書込みビット線に接続される）書込みトランジスタのドレイン領域の加工を行う。絶縁膜堆積、平坦化後、コンタクト形成工程、ビア形成、配線工程を行う。スルーホール形成、ビア形成、配線形成を繰り返すことで必要な層数だけ配線を用意する。
【実施例３】
【００２２】
図１０は本発明の第三の実施形態を示す。本実施例はトランジスタのシリサイド化材料、及び書込みトランジスタの構成材料においてのみ実施例２と異なる。以下では実施例２との違いについて説明する。まず、本実施例ではシリサイド化材料にNi（ニッケル）を用いる。従って特別な場所を除きゲート表面(12)、及び拡散層表面にはニッケルシリサイドが存在する。ニッケルシリサイドはコバルトシリサイドと比較して低抵抗であること、微細なゲート電極パターンに対しても一様なシリサイドパターンが作製できるという特徴がある。一方で耐熱性が低く、600℃程度のアニールで変質による高抵抗化が起こってしまうことが知られている。このため、ニッケルシリサイドを用いてトランジスタを加工した後に実施例２のような書込みトランジスタ構造を形成しようとした場合、CVDによる多結晶シリコン膜の堆積が問題となる。そこで本発明では書込みトランジスタの書込みトランジスタの上部取り出し領域(30)をW（タングステン）で形成した。また、書込みトランジスタのゲート電極をTiN（チタンナイトライド）(29)とW（タングステン）(28)の積層構造とした。また、読出しトランジスタのゲート電極(13)表面はシリサイド化したものを用い、内側側面にチャネルを形成用する孔パターンの孔底はシリサイド化した表面を貫通して多結晶シリコンまで到達するように設けた。ゲート電極を積層構造としたのはTiNをチャネルシリコンと対向する側に用いることによって書込みトランジスタの閾値を調整するためである。発明者らの検討によれば、実施例１、２のようにn型の多結晶シリコンでゲート電極を形成した場合、0V保持を行うには閾値が低い。このため保持の書込みワード線電圧には負電圧を用いると保持特性がよい。しかしながら、待機時にも負電圧を発生し続ける必要があるため、電源部分での電力消費がある。また、P型の多結晶シリコンでゲート電極を形成した場合はやや閾値が高くなり、保持の書込みワード線電圧には正電圧を用いると保持特性がよいことがわかった。中間の仕事関数を持つTiNを用いてゲート電極を形成するとほぼ0Vの保持電圧でよい保持特性が得られることがわかった。従って、待機時の消費電力をより小さくすることが可能である。この関係はノンドープの極薄シリコン膜をチャネルに持つトランジスタ一般に成り立つものであり、このトランジスタのソース、ドレイン、ゲートの形状によらず成り立つものである。Wのドレイン領域を用いたことにより、半導体との接続部分がショットキーバリアとなり、これがＰＮ接合がなくともリーク電流を抑える役割を果たす。これは他の金属でも構わない。また、書込みトランジスタ下部においては、チャネル膜はニッケルシリサイドと直接接しているが、ニッケルシリサイドを貫通して孔を設けることによってチャネル膜がn+領域と接しているため、後の熱処理によってチャネル膜内にn型不純物が拡散し、ニッケルシリサイドと接した面よりも上の位置に接合ができるため、特に影響は受けない。これはコバルトシリサイドを用いた場合も同様である。以上のような構成をとることにより、低温で書込みトランジスタが形成できる。
【実施例４】
【００２３】
本発明の第四の実施形態を説明する。本実施形態ではメモリセルの読出しトランジスタの拡散層構造においてのみ実施例１と異なる。本実施例ではメモリセルの読出しトランジスタ、選択トランジスタの拡散層形成において、ゲート側壁下の浅いエクステンション領域の不純物打ち込み工程をロジックトランジスタと同時に行うのではなく、独立した工程でロジックトランジスタよりも高いエネルギーで不純物打ち込みを行う点に特徴がある。実施例１ではロジックトランジスタよりも厚い絶縁膜を通過させて不純物を打ち込むために打ち込まれる不純物の量が少なくなり、メモリセルの読出しトランジスタのエクステンションの抵抗がロジック部よりも高くなっていたが、独立により高いエネルギーで打ち込みを行うことで最適な位置に最適な量の不純物を打ち込むことが可能である。ロジック部のnMOSのエクステンション形成にAsを3keVで1平方センチ当たり10の14乗打ち込んだのに対し、メモリセル部分には5keVのAsを1平方センチ当たり10の14乗打ち込んだ。この結果打ち込まれる不純物の濃度分布は、ピーク位置が深くなるだけでなく、広がりも大きくなる。しかしながらメモリセルの読出しトランジスタ、選択トランジスタいずれもロジックトランジスタよりもゲート長が長いため、ゲート絶縁膜厚が厚いことを考慮に入れてもパンチスルーの心配はない。この場合でもI/O用の高耐圧トランジスタとは比較してエクスンションが浅く、また濃度が濃いという点において実施例１と同様である。ロジック部分のエクステンション不純物打ち込み用とは別のホトマスクが必要になるものの、I/O用の高耐圧トランジスタと比較して短チャネル特性に優れ、従って短いゲート長を用いることができるために小さいセル面積が実現でき、従ってチップコストを低く抑えることが出来る点において実施例１と同様の効果がある。
【実施例５】
【００２４】
図１１は本発明の第五の実施形態を示す。本実施形態ではメモリセルの読出しトランジスタのゲート下の基板濃度においてのみ実施例１と異なる。本実施例ではメモリセルの読出しトランジスタと選択トランジスタで異なる閾値を用いる点は実施例１と同様である。N型の書込みトランジスタ、ｎ型の読出しトランジスタを用いる場合読出しトランジスタの閾値を選択トランジスタの閾値よりも低く設定する。選択トランジスタをエンハンスメント型とし、読出しトランジスタはディプレッション型とした。このようにすることの効果は実施例１で述べたが、ここではより詳細に述べる。書込みトランジスタのゲート電極と読出しトランジスタのゲート電極兼電荷蓄積領域の間の容量カップリングが存在し、書込み動作終了時に書込みトランジスタのゲート電極の電位が下がるのに伴って電荷蓄積領域の電位が下がる。例えばhigh状態として蓄積電荷に0.8V書き込んだとしても容量カップリングの効果で、0.4Vに下がる。特に本発明ではリーク電流の小さい薄いチャネル膜のトランジスタを用いており、書込み時にゲート電圧をロジックトランジスタの電源電圧よりも高い電位に昇圧して用いて書込み高速化を図っているため、書込みトランジスタのゲート電圧の振幅が大きく、容量カップリングの効果が顕著であるという特徴がある。本実施例のように読出しトランジスタの閾値を低く設定することにより、容量カップリングの効果を考慮してもhigh状態を保持する読出しトランジスタのチャネル抵抗を低くすることが出来、読出し電流を大きくとることが出来るために読出しの高速化に効果がある。一方、選択トランジスタはこのような寄生容量の効果はないため、非選択セルのリーク電流を小さく抑えるためにより高い閾値とするのが望ましい。読出しトランジスタはディプレッション型であり、製造工程においてAsをチャネルに打ち込んだ。Pを用いないのは基板表面付近のみをn型とするためである。また、Pを打ち込み、表面付近より深い領域でのパンチスルーを防ぐため、ゲート下の深い領域(39)のp型不純物（ここではB）の濃度を選択トランジスタよりも高くしておいてもよい。Asを用いた場合にもゲート下の深い領域のp型不純物の濃度を選択トランジスタよりも高くしておく手法は有効である。このような手法を用いない場合と比較してAsの不純物打ち込みに高いエネルギーを用いることが可能となり、打ち込み時に通過するゲート絶縁膜厚のばらつきに対してトランジスタ特性の受ける影響が小さくなって歩留まりの向上が期待できる。また、一般に低い閾値を用いると短チャネル特性が劣化するが、本実施例では実施例１と同様に読出しトランジスタのゲート長が選択トランジスタのゲート長よりも長いため、ゲート長ばらつきに対して充分な安定性を確保しながらメモリセル面積を小さくする構成としている。
【実施例６】
【００２５】
図１２、図１３は本発明の第六の実施形態を示す。本構成ではメモリチップのゲート絶縁膜厚が7nm、5nm、2.5nmの3水準の膜厚よりなる。3.3V系のI/O（入出力）回路が7nmのゲート絶縁膜(17)の厚さのトランジスタより構成されている点は実施例１と同様であるが、2.5V系のI/O回路用のトランジスタのゲート絶縁膜(36)の膜厚として5nmという独立の膜厚が用いられている。メモリセルの読出しトランジスタのゲート絶縁膜(40)の厚さは5nmであり、2.5V系の膜厚と同じ膜厚を用いている。実施例１よりも薄いゲート絶縁膜であるためにゲート長をより短くすることが可能であり、メモリセル面積をより小さくすることが可能である。本実施例では読出しトランジスタ、選択トランジスタともに100nmのゲート長を用いた。2.5V系のI/O回路用のトランジスタは、ロジック用、3.3V用のいずれとも異なるエクステンション構造(38)を持つ。具体的にはロジック用よりも深く、3.3V用よりも浅い。メモリセルの読み出し、選択トランジスタのエクステンション領域(7)は、2.5V系よりもさらに浅い。作製時には実施例１と同様に、ロジック部分と同じ工程でエクステンション形成用の不純物打ち込みを行ってもよいし、実施例４と同様に独立した工程で行ってもよいが、いずれにせよ2.5Vトランジスタよりも浅く、濃度も高いエクステンション構造を有する点は同じである。
【００２６】
また、1.8V系I/O用のゲート絶縁膜が用意されている場合これをメモリセルの読出しトランジスタ、選択トランジスタに用いてもよい。SiO2のゲート絶縁膜を用いた場合4nm弱の膜厚を用いるのが一般的であるが、ゲート絶縁膜リークの観点からこの膜厚を用いてもメモリの保持特性の悪化は小さいことが実験的にわかっている。一般に1トランジスタ1キャパシタ構成のDRAMのパストランジスタのゲート絶縁膜は5nm以上のSiO2膜が用いられている。これはゲート絶縁膜のリークを小さく抑えるためだけでなく、十分な書込みを行うためにゲート電極を2.5V程度に昇圧して用いているため、信頼性の観点からこれ以上薄く出来ないためである。一方、本発明では書込みトランジスタと読出しトランジスタは独立であり、読出しトランジスタに関してはゲート絶縁膜リークのみ一定値以下とするように設計すればよく、従って5nm未満の絶縁膜厚を用いることができる。よって1.8V I/Oとの共用が可能となる。
【００２７】
また、本実施例は書込みトランジスタのシリサイド化を行わず、書込みトランジスタのゲート電極(41)の多結晶シリコン膜厚を50nmとしている。実施例１のゲート電極(18)では120nmの膜厚を用いていた。書込みトランジスタ部分をシリサイド化する際、書込みトランジスタのゲート高さが低いとゲートとソースドレインのシリサイドが繋がってしまいやすくなる。本実施例ではシリサイド化しないことによって書込みトランジスタのゲート高さを低く設定することが可能であり、後の加工における段差が低減され、プロセスマージンが大きくなるという特徴がある。一部分のみシリサイド化しないためにはシリサイド化直前の工程において全体にカバーとなる絶縁膜を堆積し、ホトリソグラフィーによってシリサイド化しない領域のみ絶縁膜を残して他をエッチングする。この後Co（コバルト）等の金属を着け、加熱してシリサイド化させた後に未反応の金属を除去するという通常のシリサイド化工程を行えばよい。
【図面の簡単な説明】
【００２８】
【図１Ａ】ゲインセル構成のDRAMメモリセルを説明するための等価回路図である（２トランジスタ構成の場合）。
【図１Ｂ】ゲインセル構成のDRAMメモリセルを説明するための等価回路図である（３トランジスタ構成の場合）。
【図２】極薄アモルファスシリコン膜の膜厚と結晶化温度の関係を調べた実験結果である。
【図３】実施例1の半導体チップの構成を説明するための断面構造図である。
【図４】実施例1の半導体チップのメモリセル内の書込みトランジスタ構造を説明するための断面構造図である。
【図５】実施例1の半導体チップ内の単位メモリセルの構成を説明するための上面図である。
【図６Ａ】実施例1の半導体チップの製造方法を説明するための断面構造図である。
【図６Ｂ】実施例1の半導体チップの製造方法を説明するための断面構造図である。
【図７】実施例1の半導体チップ内のメモリセルアレイ構成を説明するための等価回路図である。
【図８】実施例2の半導体チップの構成を説明するための断面構造図である。
【図９】実施例2の半導体チップ内の単位メモリセルの構成を説明するための上面図である。
【図１０】実施例3の半導体チップ内のメモリセルの構造を説明するための断面構造図である。
【図１１】実施例5の半導体チップの構成を説明するための断面構造図である。
【図１２】実施例6の半導体チップの構成を説明するための断面構造図であり、ロジックトランジスタ、メモリセルの読出し、選択トランジスタ、2.5V I/O回路、3.3V I/O回路の断面図を示している。
【図１３】実施例6の半導体チップ内のメモリセル内の書込みトランジスタの構造を説明するための断面構造図である。
【符号の説明】
【００２９】
WL…ワード線、SL…ソース線、WWL…書込みワード線、RWL…読出しワード線、WBL…書込みビット線、 RBL…読出しビット線、1…P型シリコン基板、2…素子分離領域、3…P型ウエル、4…ロジックトランジスタn型拡散層領域、5…ロジックトランジスタn型エクステンション領域、6…メモリセル内の読出しトランジスタn型拡散層領域、7…メモリセルの読出しトランジスタn型エクステンション領域、8…高耐圧トランジスタn型拡散層領域、9…高耐圧トランジスタn型エクステンション領域、10…ロジックトランジスタゲート電極、13…メモリセルの読出しトランジスタゲート電極兼電荷蓄積ノード兼書込みトランジスタのソースあるいはドレイン領域、16…高耐圧トランジスタゲート電極、18…メモリセルの書込みトランジスタゲート電極、19…メモリセルの書込みトランジスタのドレインあるいはソース領域、20…メモリセルの書込みトランジスタゲート絶縁膜、21…メモリセルの書込みトランジスタチャネル、22…メモリセルの選択トランジスタゲート電極。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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