(57)【要約】【課題】電源電圧の変動と無関係に一定の電圧を出力することができる半導体装置用の内部電圧発生器を提供すること。【解決手段】電源電圧と第１ノードａの間に接続された第１トランジスターＰ３、第１ノードと第２ノーｃの間に接続された第２トランジスターＮ２、電源電圧と第３ノードｂの間に接続された第３トランジスターＰ４、第３ノードと第２ノードの間に接続された第４トランジスターＮ４、及び第２ノードと接地の間に接続された第５トランジスターＮ３を備え、第１及び第３トランジスターのゲートがともに第１ノードに接続されているカレントミラー部２０１と、カレントミラー部の第１及び第３ノードからの出力信号によって制御される第１ドライバー２０２と、第１ドライバーの出力信号によって制御される第２ドライバー２０３と、第２ドライバーの出力ノードと接地の間に接続された分圧器２０４とを具備する。【選択図】図２
2006146868.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧及び第１ノードの間に接続された第１トランジスターと、前記第１ノード及び第２ノードの間に接続された第２トランジスターと、前記電源電圧及び第３ノードの間に接続された第３トランジスターと、前記第３ノード及び前記第２ノードの間に接続された第４トランジスターと、前記第２ノード及び接地の間に接続された第５トランジスターとを備え、前記第１及び第３トランジスターのゲートがともに前記第１ノードに接続されているカレントミラー部と、
前記カレントミラー部の前記第１ノード及び前記第３ノードから出力される出力信号によって制御される第１ドライバーと、
前記第１ドライバーの出力信号によって制御される第２ドライバーと、
前記第２ドライバーの出力ノード及び接地の間に接続された分圧器とを具備し、
前記第２トランジスターのゲートに基準電圧が印加され、
前記第４トランジスターのゲートに前記分圧器の出力信号が印加され、
前記第２ドライバーの出力ノードから内部電圧が出力されることを特徴とする半導体装置用の内部電圧発生器。
【請求項２】
前記基準電圧が前記分圧器の出力信号の電圧より高い場合には、前記第２ドライバーがターンオンされ、前記第２ドライバーの出力ノードに前記電源電圧が供給され、
前記分圧器の出力信号の電圧が前記基準電圧より高い場合には、前記第２ドライバーがターンオフされ、前記第２ドライバーの出力ノードへの前記電源電圧の供給が遮断されることを特徴とする請求項１に記載の半導体装置用の内部電圧発生器。
【請求項３】
前記分圧器の出力信号の電圧レベルは、前記第２ドライバーの出力ノードから出力される前記内部電圧レベルの約半分であることを特徴とする請求項１に記載の半導体装置用の内部電圧発生器。
【請求項４】
前記カレントミラー部の出力信号は、前記第１ノードでの電圧レベルと前記第３ノードでの電圧レベルを含むことを特徴とする請求項１に記載の半導体装置用の内部電圧発生器。
【請求項５】
前記第１ドライバーは、第１プルアップトランジスターと第１プルダウントランジスターを具備し、
前記基準電圧が前記分圧器の出力信号の電圧より高い場合には、前記第１プルダウントランジスターがターンオンされ、
前記分圧器の出力信号の電圧が前記基準電圧より高い場合には、前記第１プルアップトランジスターがターンオンされ、
前記第１プルダウントランジスターがターンオンされる場合のみ、前記第２ドライバーがターンオンされ、前記第２ドライバーの出力ノードに前記電源電圧が供給されることを特徴とする請求項４に記載の半導体装置用の内部電圧発生器。
【請求項６】
前記分圧器の出力信号の電圧レベルは、前記第２ドライバーの出力ノードから出力される前記内部電圧レベルの約半分であることを特徴とする請求項５に記載の半導体装置用の内部電圧発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に使用される内部電圧発生器に関し、特に、供給電圧の変動に関係無く一定の電圧を出力することができる内部電圧発生器に関する。
【背景技術】
【０００２】
一般的に、メモリ装置のような半導体装置は超高速、低電力の要求に応じて供給電圧(ＶＤＤ)をそれより低い内部電圧(Vint)に変換して使用する。このため、半導体装置は多様な機能を有する複数の内部電圧発生器を具備する。
【０００３】
図１は、従来の内部電圧発生器の一例を示す回路図である。
【０００４】
図１に示す内部電圧発生器の動作説明をする前に、図１において使用される信号の意味を先ず説明する。
【０００５】
図１において、信号actは、半導体装置が電力消費の多いアクティブモードに入る時にイネーブルされるアクティブモード信号であり、信号testは、テスト用信号であり、信号Powerupは、回路に印加される供給電圧ＶＤＤ、ＶＳＳが安定したレベルに到達したか否かを示すパワーアップ信号である。そして、基準電圧ＶＲＥＦは、半導体装置の外部または内部で生成された基準電圧を示す。電圧Vinternalはアクティブモードで動作する半導体装置の内部回路に印加される内部電圧を示し、電圧VintＲＥＦは分圧器(内部電圧Vinternal出力ノードと接地との間に接続されている回路)の出力信号であって、内部電圧Vinternalの１/２程度の電圧値になる。
【０００６】
図１において、Ｐ１〜Ｐ９はＰＭＯＳトランジスターを示し、Ｎ１〜Ｎ７はＮＭＯＳトランジスターを示す。
【０００７】
図１の内部電圧発生器は、通常、信号act、testがすべてハイレベル、且つパワーアップ信号Powerupがハイレベルの場合に動作する。
【０００８】
内部電圧発生器の動作において、基準電圧ＶＲＥＦが電圧VintＲＥＦより高い場合、トランジスターＮ４に流れる電流に比べてトランジスターＮ２に流れる電流の量が増加する。よって、ノードaの電圧がノードcの電圧より低くなる。よって、トランジスターＮ５のゲート電圧が徐徐に上昇して、ノードdの電圧が徐徐に降下する。その結果、トランジスターＰ８に流れる電流の量が増加して、内部電圧Vinternalが漸増する。この過程は、電圧VintＲＥＦが基準電圧ＶＲＥＦと同じになるまで続く。
【０００９】
ところが、図１を用いて説明した従来の技術では、生成された内部電圧Vinternalは、基準電圧ＶＲＥＦの２倍になった以後でも、供給電圧ＶＤＤが増加する場合、正の勾配で増加するという問題点があった。
【００１０】
これはデザインルールの減少によって発生するトランジスターの特性によるものであり、このような現象は特にチャンネル長変調と関連している。
【００１１】
チャンネル長変調とは、デザインルールが減少してトランジスターのゲート長が減ることによって現われる現象である。すなわち、トランジスターのソースとドレーンに印加されるバイアス電圧によって形成された電界の影響で、飽和領域であるvds≧vgs-vtの領域で実効チャンネル長が減少するにも関わらず電流Idsが増加する現象である。ここで、vdsはドレーン-ソース間の電圧を示し、vgsはゲート-ソース間の電圧を示し、vtはしきい値電圧を示す。
【００１２】
このような理由によって、内部電圧Vinternalが基準電圧ＶＲＥＦの２倍になった以後でも供給電圧ＶＤＤが増加する場合、ノードaが充分にハイレベルを維持しているにも関わらずトランジスターＰ１のvds電圧の増加によってトランジスターＰ１に流れる電流が漸増する。その結果、トランジスターＮ５のゲート電圧が増加してノードdの電圧が減少する。よって、内部電圧Vinternalが増加する。
【００１３】
以上で説明したように、デザインルールの縮小によってトランジスターにチャンネル長変調現象が発生する。それによって、供給電圧が変わる場合、安定した電圧を維持しなければならない内部電圧が変動してしまうという問題点がある。
【００１４】
内部電圧の変動は半導体装置の動作信頼度を落とすことにつながり、その結果、半導体装置の誤動作を誘発してしまうという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述した従来の技術の問題点を解決するためになされたものであり、外部供給電圧が変動しても安定した内部電圧を出力することができる内部電圧発生器を提供することを目的とする。
【００１６】
このために、本発明は、カレントミラー部の構造を変更して、内部電圧が目標値に達した場合、トランジスターＰ６に流れる電流を遮断することで、トランジスターのチャンネル長変調現象を根本的に防ぐことができる方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明に係る半導体装置用の内部電圧発生器は、電源電圧及び第１ノードの間に接続された第１トランジスターと、前記第１ノード及び第２ノードの間に接続された第２トランジスターと、電源電圧及び第３ノードの間に接続された第３トランジスターと、前記第３ノード及び前記第２ノードの間に接続された第４トランジスターと、前記第２ノード及び接地の間に接続された第５トランジスターとを具備し、前記第１及び第３トランジスターのゲートがともに前記第１ノードに接続されているカレントミラー部と、前記カレントミラー部の第１ノード及び第３ノードから出力される出力信号によって制御される第１ドライバーと、前記第１ドライバーの出力信号によって制御される第２ドライバーと、前記第２ドライバーの出力ノード及び接地の間に接続された分圧器とを具備する。ここで、前記第２トランジスターのゲートに基準電圧が印加されて、前記第４トランジスターのゲートに前記分圧器の出力信号が印加され、前記第２ドライバーの出力ノードから内部電圧が出力される。
【００１８】
本発明では、基準電圧が前記分圧器の出力信号の電圧より高い場合には、前記第２ドライバーがターンオンされて前記第２ドライバーの出力ノードに前記電源電圧が供給され、前記分圧器の出力信号の電圧が前記基準電圧より高い場合には、前記第２ドライバーがターンオフされて前記第２ドライバーの出力ノードへの前記電源電圧の供給が遮断される。
【発明の効果】
【００１９】
本発明に係る内部電圧発生器は、電源電圧(ＶＤＤ)の変化によって内部電圧(Vinternal)が変動する問題を解決することができるので、半導体装置の動作の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付の図面を参照して本発明の好ましい実施の形態を具体的に説明する。
【００２１】
図２は、本発明の好ましい実施の形態に係る半導体装置用の内部電圧発生器を示す回路図である。
【００２２】
図２に示すように、本実施の形態に係る半導体装置用の内部電圧発生器は、初期動作時に使用される信号を処理する信号処理回路(内部電圧回路を除いた回路)と、本発明の具現化を可能にする動作回路２０１〜２０４とにより構成される。ここで、注目すべきことは、以下では半導体装置が信号処理回路と動作回路とに区分されて説明されるが、本発明の技術的思想の特徴は動作回路にあることである。
【００２３】
図２に示した回路の構成及びその動作を説明する前に、図２において使用される信号の意味を先に説明する。
【００２４】
図２で、信号actは、半導体装置が電力消費の多いアクティブモードに入る時にイネーブルされるアクティブモード信号であり、信号testは、テスト用信号であり、信号Powerupは、回路に印加される供給電圧ＶＤＤ、ＶＳＳが安定したレベルに到達したか否かを示すパワーアップ信号である。そして、基準電圧ＶＲＥＦは半導体装置の外部または内部で生成された基準電圧を示す。電圧Vinternalはアクティブモードで動作する半導体装置の内部回路に印加される内部電圧を示し、電圧VintＲＥＦは分圧器２０４の出力信号であって、内部電圧Vinternalの１/２程度の電圧値を有するフィードバック電圧を示す。
【００２５】
図２に示すように、半導体装置用の内部電圧発生器は、信号act、testを受信するナンドゲートNAND１と、ナンドゲートNAND１の出力信号を受信するインバーターINV1と、インバーターINV1の出力信号によって制御されるＰＭＯＳトランジスターＰ２、Ｐ５、Ｐ７及びＮＭＯＳトランジスターＮ３、Ｎ７と、ＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１からなる動作調節部と、カレントミラー部２０１と、カレントミラー部２０１のノードa及びノードbから出力される出力信号によって制御される第１ドライバー２０２と、第１ドライバー２０２の出力信号によって制御される第２ドライバー２０３と、第２ドライバー２０３の出力電圧である内部電圧vinternalを半分に減少させて出力する分圧器２０４とを具備する。
【００２６】
カレントミラー部２０１は、電源電圧ＶＤＤ及びノードaの間に接続されたトランジスターＰ３と、ノードa及びノードcの間に接続されたトランジスターＮ２と、電源電圧ＶＤＤ及びノードbの間に接続されたトランジスターＰ４と、ノードb及びノードcの間に接続されたトランジスターＮ４と、ノードc及び接地電圧ＶＳＳの間に接続されたトランジスターＮ３とを備えている。カレントミラー部２０１のトランジスターＰ３、Ｐ４の共通ゲートはノードaと接続されている。トランジスターＮ２のゲートには基準電圧ＶＲＥＦが印加され、トランジスターＮ４のゲートには分圧器２０４の出力電圧VintＶＲＥＦが印加される。
【００２７】
インバーターINV1の出力ノードはトランジスターＰ２のゲートと接続され、トランジスターＰ２は電源電圧ＶＤＤとノードaとの間に接続される。また、インバーターINV1の出力ノードはトランジスターＰ５のゲートと接続され、トランジスターＰ５は電源電圧ＶＤＤとノードbとの間に接続される。
【００２８】
動作調節部（Ｐ１、Ｎ１）は電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続されたトランジスターＰ１、Ｎ１により構成される。図２に示されているように、トランジスターＮ１のゲートノードとドレーンノードは互いに接続されている。
【００２９】
カレントミラー部２０１のノードaの電圧レベルは動作調節部（Ｐ１、Ｎ１）のトランジスターＰ１のゲートに印加される。
【００３０】
第１ドライバー２０２は電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続されたトランジスターＰ６、Ｎ５で構成される。トランジスターＰ６のゲートはカレントミラー部２０１のノードbと接続され、トランジスターＮ５のゲートはトランジスターＮ１のゲートと接続される。
【００３１】
トランジスターＰ７は電源電圧ＶＤＤと第１ドライバー２０２の出力ノードdとの間に位置し、トランジスターＰ７のゲートはインバーターINV1の出力ノードと接続される。
【００３２】
第２ドライバー２０３は電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続されたトランジスターＰ８、Ｎ６、及びＮ７により構成される。ノードdはトランジスターＰ８のゲートと接続され、トランジスターＮ６のゲートは電源電圧ＶＤＤと接続され、トランジスターＮ７のゲートはインバーターINV1の出力ノードと接続される。
【００３３】
トランジスターＰ９は電源電圧ＶＤＤと第２ドライバー２０３の出力ノードeとの間に位置し、トランジスターＰ９のゲートにはパワーアップ信号Powerupが印加される。ノードeから出力される電圧は内部電圧Vinternalである。
【００３４】
分圧器２０４は、ノードeと接地電圧ＶＳＳとの間に位置し、内部電圧Vinternalレベルの１/２の電圧VintＲＥＦを出力する。分圧器の回路は様々な回路で具現可能である。分圧器２０４の出力信号VintＲＥＦはカレントミラー部２０１のトランジスターＮ４のゲートに印加される。
【００３５】
以下、図２に示されている内部電圧発生器の動作を説明する。
【００３６】
先ず、電源電圧ＶＤＤが一定のレベルに到逹する前にはパワーアップ信号Powerupはローレベルを維持する。この場合、内部電圧Vinternalは電源電圧ＶＤＤのレベルに追従する。
【００３７】
次に、電源電圧ＶＤＤが一定のレベルに到逹した後にはパワーアップ信号Powerupはハイレベルに遷移する。この場合、トランジスターＰ９はターンオフされて、内部電圧Vinternalの出力レベルは信号act、testの論理レベルによって決定される。
【００３８】
以下、電源電圧ＶＤＤが一定のレベルを超過した場合、すなわち、安定レベルに到逹した後の動作を説明する。
【００３９】
先ず、半導体装置がアクティブモードではない場合、すなわち、待機モードにある場合について説明する。待機モードの場合、信号actはローレベル、即ちディスエイブル状態にある。よって、インバーターINV1の出力はローレベルである。インバーターINV1の出力がローレベルであるので、カレントミラー部２０１はディスエイブル状態にされ、トランジスターＰ８はターンオンされる。よって、トランジスターＰ８を通じて電源電圧ＶＤＤがノードeに伝達される。その結果、半導体装置の内部電圧Vinternalは電源電圧ＶＤＤと等しい電圧レベルになる。
【００４０】
次に、半導体装置がアクティブモードにある場合について説明する。アクティブモードの場合、信号actはハイレベルにイネーブルされる。なお、内部電圧発生器の動作は、テスト信号testの論理レベルによって決定される。
【００４１】
先ず、半導体装置がアクティブモードにあり、且つテスト信号testがローレベルにイネーブルされた場合について説明する。ここで、テスト信号testがローレベルであるということは半導体装置がテストモードにあることを示す。この場合、インバーターINV1の出力電圧はローレベルであるので、内部電圧発生器の動作は、上記した待機モードの場合と同じである。
【００４２】
次に、半導体装置がアクティブモードにあり、テスト信号testがハイレベルにディスエイブルされた場合について説明する。ここで、テスト信号testがハイレベルということは、半導体装置がテストモードではないことを示す。この場合、インバーターINV1の出力電圧はハイレベルである。よって、トランジスターＮ３、Ｎ７がターンオンされ、トランジスターＰ２、Ｐ５、Ｐ７はターンオフされる。よって、カレントミラー部２０１、第１、第２ドライバ２０２、２０３、及び分圧器２０４は正常に動作する。
【００４３】
内部電圧発生器が正常に動作する場合、内部電圧Vinternalの変動過程は、基準電圧ＶＲＥＦと分圧器の出力電圧VintＲＥＦの大小に依存する。ここで、基準電圧ＶＲＥＦはパワーアップ信号Powerupがハイレベルに遷移する前にセットアップされていなければならない。
【００４４】
全体的な回路動作の理解のために、まずカレントミラー部２０１の動作を説明する。
【００４５】
回路が初期化されているかどうかを検出するパワーアップ信号Powerupがハイレベルにイネーブルされ、半導体装置がアクティブモードにあることを示すハイレベルの信号actが内部電圧生成器に印加される。さらに、半導体装置がテストモードではない場合、すなわち、信号testがハイレベルにディスエイブルされている場合、インバーターINV1の出力電圧はハイレベルになる。よって、トランジスターＰ２、Ｐ５、Ｐ７はターンオフされ、トランジスターＮ３、Ｎ７はターンオンされて、カレントミラー部２０１が動作する。
【００４６】
先ず、基準電圧ＶＲＥＦが分圧器２０４の出力電圧VintＲＥＦより低い場合について説明する。
【００４７】
この場合、ノードbの電圧はローレベルにシフトされて、第１ドライバー２０２の第１プルアップトランジスターであるトランジスターＰ６をターンオンさせる。第１プルアップトランジスターＰ６がターンオンされると、ノードdの電位は電源電圧ＶＤＤレベルに上昇する。従って、第２ドライバー２０３のプルアップトランジスターＰ８はターンオフされる。その結果、内部電圧Vinternalは以前の電圧を維持する。しかし、時間がたつにつれて、内部電圧Vinternalは少しずつ降下する。これは継続的なアクティブ動作による電力消費の結果である。
【００４８】
次に、基準電圧ＶＲＥＦが分圧器２０４の出力電圧VintＲＥＦより高い場合について説明する。
【００４９】
この場合、ノードcの電圧はローレベルにシフトされてトランジスターＰ１をターンオンさせる。同時に、トランジスターＰ３、Ｐ４もターンオンされる。これによって、ノードbはハイレベルに遷移して第１プルアップトランジスターＰ６をターンオフさせる。
【００５０】
トランジスターＰ１がターンオンされると、第１ドライバー２０２の第１プルダウントランジスターＮ５がターンオンされる。よって、ノードdはローレベルの電位となる。これにより、プルアップトランジスターＰ８がターンオンされて電源電圧ＶＤＤをノードeに供給する。その結果、内部電圧Vinternalの電位レベルが上昇する。
【００５１】
分圧器２０４は内部電圧Vinternalの１/２の電圧を出力する。よって、内部電圧が上昇する場合、トランジスターＮ４のゲートに印加される分圧器２０４の出力電圧VintＲＥＦも上昇する。
【００５２】
最終的に、内部電圧Vinternalが基準電圧ＶＲＥＦの２倍になるまで、上記の過程は継続される。特に、アクティブモードでの動作が連続的に遂行されて、電力消費が増大して内部電圧Vinternalが低くなる場合、内部電圧を上昇させるフィードバック動作が繰り返される。
【００５３】
従来の技術と比べて、上記で説明した本発明の動作特性は次のようである。
【００５４】
図１と比較すれば分かるように、図２に示された本発明のカレントミラー部２０１の負荷トランジスターＰ３、Ｐ４が従来の技術とは異なる接続を有している。
【００５５】
本発明と従来技術の差異は次のようである。
【００５６】
例えば、基準電圧ＶＲＥＦが電圧VintＲＥＦより高い場合を例に、その差異について説明する。
【００５７】
図１に示す従来技術の場合、ノードaの電位は相対的に低くなって、ノードbの電位は相対的に高くなる。ノードaの電位が低くなるので、トランジスターＰ１はターンオンされて、トランジスターＮ５に流れる電流は漸増する。その結果、ノードdの電位は低くなる。しかし、ノードbの電位がノードaの電位より相対的に高いにもかかわらず、電源電圧が上昇してトランジスターＰ６のvdsが上昇する場合、チャンネル長変調現象によってトランジスターＰ６に流れる電流も増加する。よって、ノードdの電位が低電圧を充分に維持することができない。このために、内部電圧を短時間内に所望の電圧レベルまで到達させるのに問題があった。
【００５８】
一方、本発明の場合、図２から分かるように、ノードaの電位が低くなる場合、トランジスターＰ４のゲート電位も同時に低くなる。よって、ノードbの電位が急速に上昇し、トランジスターＰ６のターンオフ速度が速くなる。その結果、ノードdでの電圧降下速度は図１の場合より速くなる。
【００５９】
すなわち、図１の場合、トランジスターＰ６が完全にターンオフされた状態ではないので、電源電圧はトランジスターＰ６を通じてノードdに供給される。それによって、トランジスターＮ５によるノードdのプルダウン効果が遅いという問題点があった。
【００６０】
対照的に、図２に示された本発明の場合、トランジスターＰ６が完全にターンオフされるので、トランジスターＮ５によるノードdのプルダウン効果が改善される。
【００６１】
図３ないし図５は、従来技術と本発明との技術的差を示す勾配特性のシミュレーション結果を示すグラフである。それらの図面において、点線は従来技術の場合を示し、実線は本発明の場合を示す。
【００６２】
図３は、従来技術と本発明の間の内部電圧の比較を示す図である。
【００６３】
図３から分かるように、電源電圧ＶＤＤ（横軸）が１．７５V以上の場合、従来の技術による内部電圧（縦軸）は緩やかに増加するが、本発明に係る内部電圧は一定のレベルで安定している。
【００６４】
図４は、従来技術と本発明の間の電力消費量の比較を電流値で示すものである。
【００６５】
図４から分かるように、動作領域(電源電圧が１．５V〜２、５V)で両者の電力消費量がほとんど同じである。
【００６６】
図５は、従来技術と本発明の間の駆動能力の比較を示す図である。
【００６７】
図５に示すように、電源電圧ＶＤＤ（横軸）が８０mV〜１７０mVの区間において、本発明に係る内部電圧（縦軸）の駆動能力が従来技術に比べて優れていることが分かる。
【００６８】
以上から分かるように、本願発明は、従来技術に比べて電力消費量がほぼ同じであるが、安定した内部電圧を出力し、駆動能力が大きい点において優れていることが分かる。
【００６９】
以上では、本発明を実施の形態によって詳細に説明したが、本発明は上記の実施の形態によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【００７０】
【図１】従来の内部電圧発生器の一例を示す回路図である。
【図２】本発明の実施の形態に係る内部電圧発生器の一例を示す回路図である。
【図３】内部電圧に関して従来技術と本発明を比較するグラフである。
【図４】電力消費量に関して従来技術と本発明を比較するグラフである。
【図５】駆動能力に関して従来技術と本発明を比較するグラフである。
【符号の説明】
【００７１】
２０１  カレントミラー部２０１
２０２  第１ドライバー
２０３  第２ドライバー
２０４  分圧器
Ｐ１〜Ｐ９  ＰＭＯＳトランジスター
Ｎ１〜Ｎ７  ＮＭＯＳトランジスター
【図１】
2006146868.tif 000003
【図２】
2006146868.tif 000004
【図３】
2006146868.tif 000005
【図４】
2006146868.tif 000006
【図５】
2006146868.tif 000007