(57)【要約】【課題】メモリサイズやチップ作成工程を増加させることなく、コンタクトプログラム方式のROM 歩留りを向上させる。【解決手段】メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
メモリアレイにおける一部のトランジスタのドレインコンタクトが中継用パターン部とビアプラグを経てビット線に接続されるコンタクトプログラム方式のマスクROMを内蔵する半導体集積回路装置において、
同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、連続して隣り合う少なくとも２個のビアプラグがビット線方向の配線層により共通に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
前記メモリアレイの金属配線層は二層が用いられてなり、
前記中継用パターン部は第１層の金属配線層が用いられてなり、
前記ビット線は第２層の金属配線層が用いられてなり、
前記ビアプラグは、前記第１層の金属配線層と前記第２層の金属配線層との層間に形成されており、
隣り合うビアプラグを共通に接続する前記配線層は、中継用パターン部形成用の前記第１層の金属配線層が用いられてなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記メモリアレイの金属配線層は三層以上であり、
前記中継用パターン部は前記三層以上の金属配線層における最上層以外の複数の金属配線層が用いられてなり、
前記ビット線は最上層の金属配線層が用いられてなり、
前記ビアプラグは、前記三層以上の金属配線層の層間に形成されてなり、
隣り合うビアプラグを共通に接続する前記配線層は、中継用パターン部形成用の前記最上層以外の複数の金属配線層のいずれかが用いられてなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記同一ビット線に接続されるとともにビット線方向に連続して隣り合うビアプラグが３個以上の場合に、連続して隣り合う全てのビアプラグが前記中継用パターン部形成用の配線層により共通に接続されていることを特徴とする請求項２または３記載の半導体集積回路装置。
【請求項５】
前記同一ビット線に接続されるとともにビット線方向に連続して隣り合うビアプラグが４個以上の場合に、連続して隣り合う全てのビアプラグが少なくとも２個のビアプラグを含む複数グループに分けられ、各グループ内のビアプラグが前記中継用パターン部形成用の配線層により共通に接続されていることを特徴とする請求項２または３記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特にコンタクトプログラム方式を採用したマスクROM を搭載した半導体集積回路装置に関するもので、例えば用途別仕様のIC(Application Specific Integrated Circuit ; ASIC)に適用されるものである。
【背景技術】
【０００２】
ASICに搭載されているマスク(Mask)ROM は、コンタクトもしくは配線間ビア(Via) の有無をデータの1/0 に対応させたコンタクトプログラム方式が多く採用されている。
【０００３】
図７は、従来のコンタクトプログラム方式を採用したマスクROM のメモリセルアレイの一例の一部について断面構造を概略的に示す。
【０００４】
図７において、半導体基板１０の表層部には、素子分離領域７、セルトランジスタのドレイン層８、ソース層６が形成されており、ソース層６は接地電位GND に接続されている。半導体基板１０上には、ゲート絶縁膜９を介してポリシリコンゲート５が形成されており、さらに第１の層間絶縁膜８１が全面に形成されている。なお、ポリシリコンゲート５は、セルトランジスタのゲートであり、セルアレイのワード線(Word Line) に連なっている。そして、第１の層間絶縁膜８１には、セルトランジスタのドレイン層８上に対応して形成されたコンタクトホールに導電性のコンタクトプラグ４が埋め込まれている。第１の層間絶縁膜８１上には、各コンタクトプラグ４に対応して接続された第１金属配線層からなる中継用パターン部３が形成されている。この第１金属配線層および第１の層間絶縁膜８１の上には第２の層間絶縁膜８２が全面に形成されている。この第２の層間絶縁膜８２には、各メモリセルに記憶させるROM データに応じて複数の中継用パターン部３のうちでビット線１とのコンタクトをとる必要があるものに対応して形成されたビアホールに導電性のビアプラグ２が埋め込まれている。そして、この第２の層間絶縁膜８２上にはビアプラグ２に接続された第２金属配線層からなるビット線１が形成されている。
【０００５】
図７中、Bit-A 〜Bit-C はそれぞれROM データ記憶領域であり、ROM データに応じてBit-A 、Bit-B にはビアプラグ２が形成されており、Bit-C にはビアプラグ２が形成されていない。そして、Bit-A 、Bit-B のROM データを正しく読み出すためには、Bit-A のビアプラグ２とBit-B のビアプラグ２の両方がそれぞれきちんと導通している必要がある。
【０００６】
上記構成のコンタクトプログラム方式は、１つのコンタクトが１ビットのデータに対応するので、面積効率に優れ、ROM マクロの大容量化が可能となるが、コンタクトの１つが不良になっただけでもマクロ全体、ひいてはチップの不良となってしまう。特に、システムオンチップ(System On Chip)製品のような大容量のマスクROM を搭載するチップでは、マスクROM の容量の増加に比例してコンタクトの個数は増加するので、それに伴って歩留りが急激に低下するという問題が生じている。また、近年の微細化の進行に伴い、コンタクトの歩留りを維持することが困難になりつつあることも、マスクROM の歩留り低下に拍車をかけている。
【０００７】
なお、メモリセル部を構成するトランジスタの拡散層とビット線との接続の有無により２値の情報を書き込むコンタクトプログラム方式を用いた半導体ROM が特許文献１に開示されている。
【特許文献１】特開平９−３３１０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は前記した従来の問題点を解決すべくなされたもので、コンタクトプログラム方式を採用したマスクROM のメモリサイズ、チップ作成工程のどちらも増加させることなく、マスクROM の歩留りを向上させることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、メモリアレイにおける一部のトランジスタのドレインコンタクトが中継用パターン部とビアプラグを経てビット線に接続されるコンタクトプログラム方式のマスクROMを内蔵する半導体集積回路装置において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、連続して隣り合う各ビアプラグが中継用パターン部形成用の金属配線層により共通に接続されている。
【発明の効果】
【００１０】
本発明の半導体集積回路装置によれば、コンタクトプログラム方式を採用したマスクROM のメモリサイズやチップ作成工程を増加させることなく、マスクROM の歩留りを向上させることが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１２】
＜第１の実施形態＞
図１は、本発明の半導体集積回路装置の第１の実施形態に係るASICに搭載されたコンタクトプログラム方式を採用したマスクROM のメモリセルアレイの一部について等価回路を模式的に示す回路図である。
【００１３】
図１に示すメモリセルアレイにおいて、セルトランジスタ(ROMセル) １１は行列状に配置されており、各セルトランジスタ１１のソースは接地配線１２に接続され、同一行のセルトランジスタのゲートは同一のワード線(Word Line) ５に共通に接続されている。この場合、各セルトランジスタ１１がソース領域を共有するように配置されている。
【００１４】
そして、メモリセルアレイにおけるセルトランジスタ１１の一部は、選択時に導通状態になり、残りは選択時に非導通状態になるように構成されている。即ち、選択時に導通状態になるセルトランジスタ（本例ではROM データが"0" のセルトランジスタ）のドレインはビット線(Bit Line)１に電気的に接続され、選択時に非導通状態になるセルトランジスタ（本例ではROM データが"1" のセルトランジスタ）のドレインは開放状態になっている。この場合、同一列のセルトランジスタのうちでROM データが"0" のセルトランジスタの各ドレインは同一のビット線に電気的に共通に接続されている。
【００１５】
さらに、同一ビット線に接続される複数のセルトランジスタのうちでビット線方向に連続して隣り合うように配置されているセルトランジスタの各ドレインは金属配線３ａにより共通に接続されている。本例では、二層の金属配線層を用いたメモリセルアレイにおいて、各セルトランジスタのドレインにそれぞれ対応してコンタクトプラグ３を介して中継用パターン部３が接続され、ROM データ"0" のセルトランジスタに対応する中継用パターン部３はそれぞれ対応してビアプラグ２を介してビット線１に接続されている。そして、ビット線方向に連続して隣り合うように配置されているROM データ"0" のセルトランジスタに対応する中継用パターン部３相互間がビット線方向の金属配線３ａにより接続されている。
【００１６】
図２は、図１に示したメモリセルアレイの一部について平面用パターン部を概略的に示している。図３は、図１に示したメモリセルアレイの一部について断面構造を概略的に示す。
【００１７】
図２および図３において、半導体基板１０の表層部には、素子分離領域７、セルトランジスタのドレイン層８、ソース層６が形成されており、ソース層６は接地配線１２（本例では拡散層からなる配線）に接続されている。半導体基板１０上には、ゲート絶縁膜９を介してポリシリコンゲート５が形成されており、さらに第１の層間絶縁膜８１が全面に形成されている。なお、ポリシリコンゲート５は、セルトランジスタのゲートであり、セルアレイのワード線(Word Line) に連なっている。そして、第１の層間絶縁膜８１には、セルトランジスタのドレイン層８上に対応して形成されたコンタクトホールに導電性のコンタクトプラグ４が埋め込まれている。第１の層間絶縁膜８１上には、各コンタクトプラグ４に対応して接続された第１金属配線層からなる中継用パターン部３が形成されている。この第１金属配線層および第１の層間絶縁膜８１の上には第２の層間絶縁膜８２が全面に形成されている。この第２の層間絶縁膜８２には、各メモリセルに記憶させるROM データに応じて複数の中継用パターン部３のうちでビット線１とのコンタクトをとる必要があるものに対応して形成されたビアホールに導電性のビアプラグ２が埋め込まれている。そして、この第２の層間絶縁膜８２上にはビアプラグ２に接続された第２金属配線層からなるビット線１が形成されている。
【００１８】
さらに、同一ビット線に接続される複数のセルトランジスタのうちでビット線方向に連続して隣り合うように配置されているセルトランジスタの各ドレインは配線３ａにより共通に接続されている。本例では、二層の金属配線層を用いたメモリセルアレイにおいて、ビット線方向に連続して隣り合うように配置されているROM データ"0" のセルトランジスタに対応する中継用パターン部３相互間が第１金属配線層からなる金属配線３ａによりビット線方向に接続されている。
【００１９】
上記構成の第１の実施形態に係るコンタクトプログラム方式を採用したマスクROM のメモリセルアレイにおいては、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合うように配置される場合に、各ビアプラグに接続されている中継用パターン部形成用の金属配線層を用いて、各ビアプラグを共通に接続するように配線している。なお、中継用パターン部３および金属配線３ａは一体形成されていてもよい。
【００２０】
これにより、ビット線方向に連続して配置されている複数のビアプラグの内で１つでも正常なものがあれば、仮に残りのビアプラグが工程不良等により非導通となったとしても、セルトランジスタ相互間に配置した金属配線および正常なビアプラグを介してビット線への導通が確保される。結果として、データを正常に読み出すことが可能となり、チップ不良となることから救済することが可能となる。即ち、メモリサイズ、チップ作成工程のどちらも増加させることなく、コンタクトプログラム方式のROM 歩留りを向上させることが可能となる。
【００２１】
＜第２の実施形態＞
図４は、本発明の半導体集積回路装置の第２の実施形態に係るASICに搭載されたコンタクトプログラム方式を採用したマスクROM のメモリセルアレイの一部について等価回路を模式的に示す回路図である。
【００２２】
図４に示すメモリセルアレイは、図１を参照して前述したメモリセルアレイと比べて、各セルトランジスタのソース領域が個別に形成されてそれぞれ接地電位GND に接続されている点が異なり、その他は同じである。図４に示すメモリセルアレイによっても、図１を参照して前述したメモリセルアレイと同様の効果が得られる。
【００２３】
＜第１の変形例＞
図５は、第１の変形例に係るメモリセルアレイの一部について等価回路を模式的に示す回路図である。
【００２４】
図５に示すように、同一ビット線に接続される複数のセルトランジスタがビット線方向に４個以上連続して配置される場合には、連続して配置される少なくとも２個のセルトランジスタを含む複数グループに分け、各グループ内でセルトランジスタの各ドレインを共通に接続するように変更してもよい。
【００２５】
換言すれば、第１の変形例においては、同一ビット線に接続されるとともにビット線方向に連続して隣り合うビアプラグが４個以上の場合に、連続して隣り合う全てのビアプラグが少なくとも２個のビアプラグを含む複数グループに分けられ、各グループ内のビアプラグが中継用パターン部形成用の配線層により共通に接続されている。
【００２６】
このようなメモリセルアレイによっても、図１を参照して前述したメモリセルアレイと同様の効果が得られる。
【００２７】
＜第２の変形例＞
図６は、第２の変形例に係るメモリセルアレイの一部について概略的に示す断面図である。
【００２８】
図６に示すように、三層以上の金属配線層を用いたメモリセルアレイにおいては、ビット線方向に連続して配置されているセルトランジスタの各ドレイン８に対応する中継用パターン部３を共通に接続するための金属配線層３ａを、単一の層間のみに限らず、複数の層間に分けて形成するようにしてもよい。なお、図６中、８１〜８３は第１〜第３の層間絶縁膜、２は各層間のビアプラグ、３は各層の中継用パターン部である。
【００２９】
このようにすれは、共通接続用の金属配線層の配置の自由度が増すので、ある層間で中継用パターン部相互間に別の用途の配線が通過するような場合に、その部分を避けて別の層間に共通接続用の金属配線層を配置することができる。このようなメモリセルアレイによっても、図１を参照して前述したメモリセルアレイと同様の効果が得られる。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体集積回路装置の第１の実施形態に係るASICに搭載されたコンタクトプログラム方式を採用したマスクROM のメモリセルアレイの一部について等価回路を模式的に示す回路図。
【図２】図１に示したメモリセルアレイの一部について平面用パターン部を概略的に示す平面図。
【図３】図１に示したメモリセルアレイの一部について概略的に示す断面図。
【図４】本発明の半導体集積回路装置の第２の実施形態に係るASICに搭載されたコンタクトプログラム方式を採用したマスクROM のメモリセルアレイの一部について等価回路を模式的に示す回路図。
【図５】第１の変形例に係るメモリセルアレイの一部について等価回路を模式的に示す回路図。
【図６】第２の変形例に係るメモリセルアレイの一部について概略的に示す断面図。
【図７】従来のコンタクトプログラム方式を採用したマスクROM のメモリセルアレイの一例の一部について概略的に示す断面図。
【符号の説明】
【００３１】
１…ビット線、２…ビアプラグ、３…中継用パターン部、３ａ…金属配線、４…コンタクトプラグ、５…ポリシリコンゲート（ワード線）、６…セルトランジスタのソース層、７…素子分離領域、８…セルトランジスタのドレイン層、８１…第１の層間絶縁膜、８２…第２の層間絶縁膜、９…ゲート絶縁膜、１０…半導体基板、１２…接地配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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