(57)【要約】【課題】  ゲートリークやチャネルリークに起因するリーク電流が生じても、各ノードの電圧降下値を抑制できる半導体集積回路の設計手法を提供する。【解決手段】  半導体集積回路内の各ノードごとに、ゲートリークとチャネルリークを合算したリーク電流を計算し、計算したリーク電流による電圧降下値ΔＶgがしきい値を超えたノードにはバッファを挿入するようにしたため、ゲートリークやチャネルリークによりノードの電圧が不安定になるような不具合が起きなくなり、回路の信頼性が向上する。【選択図】  図１
2006286840.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを組み合わせて構成される半導体集積回路の設計方法において、
前記半導体集積回路内の各ノードごとにゲートリークおよびチャネルリークの和からなるリーク電流を計算し、
計算された前記リーク電流による電圧降下値を推測し、
前記電圧降下値が所定の閾値を超えるか否かを各ノードごとに判定し、
前記閾値を超えると判定されたノードにバッファを挿入することを特徴とする半導体集積回路の設計手法。
【請求項２】
前記トランジスタのドレイン電圧−ドレイン電流の特性における線形領域を用いて、前記トランジスタの等価抵抗を計算し、
計算された等価抵抗と前記リーク電流とを乗じて前記電圧降下値を計算することを特徴とする請求項１に記載の半導体集積回路の設計手法。
【請求項３】
前記閾値を超えると判定されたノードにバッファを挿入した後、該バッファの入力側ノードおよび該バッファの出力側ノードのそれぞれについて、前記リーク電流を再度計算し、
再度計算したリーク電流による電圧降下値が前記閾値を超えるか否かを判定して、前記閾値を超えるノードが存在しなくなるまで、前記バッファの挿入および前記リーク電流の再計算を繰り返すことを特徴とする請求項１または２に記載の半導体集積回路の設計手法。
【請求項４】
前記ゲートリークは、各ノードにおける出力側トランジスタのゲートリークと入力側トランジスタのゲートリークとの和であることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路の設計手法。
【請求項５】
前記出力側トランジスタのゲートリークは、出力側のオフ状態の第１導電型トランジスタのドレイン−ゲート間を流れるリーク電流と、出力側のオン状態の第２導電型トランジスタのドレイン−ゲート間を流れるリーク電流との和であり、
前記入力側トランジスタのゲートリークは、入力側のオフ状態の第２導電型トランジスタのドレイン−ゲート間を流れるリーク電流と、出力側のオン状態の第１導電型トランジスタのドレイン−ゲート間を流れるリーク電流との和であることを特徴とする請求項４に記載の半導体集積回路の設計手法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計手法に関する。
【背景技術】
【０００２】
トランジスタの微細化技術の進展による集積度の向上に伴って、ゲート絶縁膜は徐々に薄膜化する傾向にある。ゲート絶縁膜が薄膜化すると、ゲートから基板、ソースまたはドレインに流れる電流が増加するという問題がおこりうる。このような問題が生じると、回路中の各ノードでの電圧値が所望の電圧とは異なる電圧値になり、回路が誤動作を起こしたり、リーク電流が増大したりする（特許文献１参照）。
【０００３】
本発明は、ゲートリークやチャネルリークに起因するリーク電流が生じても、各ノードの電圧降下値を抑制できる半導体集積回路の設計手法を提供するものである。
【特許文献１】特開2002-124855公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ゲートリークやチャネルリークに起因するリーク電流が生じても、各ノードの電圧降下値を抑制可能な半導体集積回路の設計手法を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、複数のトランジスタを組み合わせて構成される半導体集積回路の設計方法において、前記半導体集積回路内の各ノードごとにゲートリークおよびチャネルリークの和からなるリーク電流を計算し、計算された前記リーク電流による電圧降下値を推測し、前記電圧降下値が所定の閾値を超えるか否かを各ノードごとに判定し、前記閾値を超えると判定されたノードにバッファを挿入することを特徴とする半導体集積回路の設計手法を提供するものである。
【発明の効果】
【０００６】
本発明によれば、ゲートリークやチャネルリークに起因するリーク電流が生じても、各ノードの電圧降下値を抑制できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【０００８】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路の設計手法の処理手順を示すフローチャートである。図１のフローチャートは、MOSトランジスタを組み合わせて構成される半導体集積回路内の複数のノードに、必要に応じてバッファを挿入する処理手順を示したものである。
【０００９】
図２は半導体集積回路の一例を示す回路図である。以下、図２の半導体集積回路を例に取って図１のフローチャートの処理手順を説明する。
【００１０】
まず、半導体集積回路内の各ノードのリーク電流を計算する（ステップＳ１）。リーク電流は、以下の３つの成分に分類される。
【００１１】
（１）出力側ゲートリーク、（２）入力側ゲートリーク、（３）チャネルリーク。
【００１２】
ノードが「０」の場合と「１」の場合では、ゲートリークやチャネルリークが異なるため、以下では、ノードが「０」の場合のリーク電流と出力が「１」の場合のリーク電流とを別々に計算して、これらリーク電流を加算して最終的なリーク電流を得る。
【００１３】
図３はノードＮ１が「０」の場合のリーク電流を説明する図である。図３では、ノードＮ１に接続された各トランジスタのゲート−ドレイン間を流れるリーク電流を細実線矢印で、チャネルリーク電流を破線矢印で、オン電流を太実線矢印で示している。この場合の上記（１）の出力側ゲートリークは、ΣＩg_off_p＋ΣＩg_on_n_dgで表される。Ｉg_off_pは、オフ状態のPMOSトランジスタＱ１，Ｑ２のゲート−ドレイン間を流れるリーク電流である。Ｉg_on_n_dgは、オン状態のNMOSトランジスタＱ３，Ｑ４のゲート−ドレイン間を流れるリーク電流である。
【００１４】
ノードＮ１が「０」の場合の上記（２）の入力側ゲートリークは、ΣＩg_off-n＋ΣＩg_on_pで表される。Ｉg_off_nはオフ状態のNMOSトランジスタＱ５，Ｑ６のゲート−ドレイン間を流れるリーク電流である。Ｉg_on_pはオン状態のPMOSトランジスタＱ７，Ｑ８のゲートからドレイン、バルクおよびソースに流れるリーク電流である。
【００１５】
出力側ノードが「０」の場合の上記（３）のチャネルリークは、ΣＩch_pで表される。Ｉch_pは、ノードＮ１に接続されたオフ状態のPMOSトランジスタＱ１，Ｑ２のチャネル間を流れるリーク電流である。
【００１６】
図４はノードＮ１が「１」の場合のリーク電流を説明する図である。この場合の上記（１）の出力側ゲートリークは、ΣＩg_off_n＋ΣＩg_on_p_dgで表される。Ｉg_off_nは、オフ状態のNMOSトランジスタＱ３，Ｑ４のゲート−ドレイン間を流れるリーク電流である。Ｉg_on_p_dgは、オン状態のPMOSトランジスタＱ１，Ｑ２のゲート−ドレイン間を流れるリーク電流である。
【００１７】
ノードＮ１が「１」の場合の上記（２）の入力側ゲートリークは、ΣＩg_off_p＋ΣＩg_on_nで表される。Ｉg_off_pは、オフ状態のPMOSトランジスタＱ７，Ｑ８のゲート−ドレイン間を流れるリーク電流である。Ｉg_on_nは、オン状態のNMOSトランジスタＱ５，Ｑ６のゲートからドレイン、バルクおよびソースに流れるリーク電流である。
【００１８】
ノードＮ１が「１」の場合の上記（３）のチャネルリークは、ΣＩch_nで表される。Ｉch_nは、ノードＮ１に接続されたオフ状態のNMOSトランジスタＱ３，Ｑ４のチャネル間を流れるリーク電流である。
【００１９】
上述した図１のステップＳ１では、ノードＮ１が「０」の場合の上記（１）〜（３）のリーク電流とノードＮ１が「１」の場合の上記（１）〜（３）のリーク電流とを加算した値を最終的なリーク電流とする。
【００２０】
次に、各ノードの等価抵抗Ｒを計算する（ステップＳ２）。等価抵抗Ｒは、MOSトランジスタのゲート電圧Ｖd−ドレイン電流Ｉdの特性を利用して計算する。図５はMOSトランジスタのＶd−Ｉd特性の一例を示す図である。図５からわかるように、ドレイン電圧Ｖdが小さい範囲では、ドレイン電圧Ｖdとドレイン電流Ｉdとは線形な関係にある。そこで、この範囲を利用して、等価抵抗Ｒ（＝Ｖd／Ｉd）を計算する。
【００２１】
次に、各ノードごとに、リーク電流Ｉleakによる電圧降下値ΔＶg（＝Ｉleak×Ｒ）を計算する（ステップＳ３）。
【００２２】
次に、各ノードごとに電圧降下値ΔＶgが所定のしきい値を超えるか否かを判定し（ステップＳ４）、超えると判定されたノードには、バッファを挿入する（ステップＳ５）。このとき、半導体集積回路の全体レイアウトを参照して、同ノード上でバッファを無理なく挿入可能な空き領域にバッファを挿入する。その後、ステップＳ１に戻って、バッファを挿入した状態でのリーク電流を再度計算する。
【００２３】
ステップＳ４において、すべてのノードについて電圧降下値ΔＶgがしきい値を超えたと判定されると、処理を終了する。
【００２４】
図６は図１の処理を行う前後の回路の一例を示す図である。図６（ａ）はバッファ挿入前、図６（ｂ）はバッファ１を挿入後の回路を示している。図６（ａ）のノードには、多数のゲートが接続されており、リーク電流が増加して同ノードの電圧降下も大きくなるため、バッファ１を挿入してリーク電流の抑制を図ることができる。
【００２５】
このように、第１の実施形態では、半導体集積回路内の各ノードごとに、ゲートリークとチャネルリークを合算したリーク電流を計算し、計算したリーク電流による電圧降下値ΔＶgがしきい値を超えたノードにはバッファを挿入するようにしたため、ゲートリークやチャネルリークによりノードの電圧が不安定になるような不具合が起きなくなり、回路の信頼性が向上する。
【００２６】
（第２の実施形態）
第２の実施形態は、バッファを接続せずに各ノードのリーク電流による電圧降下値を低減するものである。
【００２７】
一般に、ゲート絶縁膜の薄いトランジスタは、ゲートリークが大きいが、オン電流が大きくて高速動作が可能である。逆に、ゲート絶縁膜の厚いトランジスタは、ゲートリークは小さいが、オン電流も小さくなり、高速には動作できない。このように、ゲート絶縁膜の膜厚とゲートリークとは、トレードオフの関係にある。
【００２８】
そこで、本実施形態では、上述した図１の処理手順に従って、各ノードごとにリーク電流を計算し、各ノードごとに、ゲート電流による電圧降下値がしきい値を超えるか否かを判定する。ここまでの手順は、第１の実施形態と同様である。
【００２９】
第２の実施形態では、第１の実施形態と異なり、ゲート電流による電圧降下値がしきい値を超えるノードに接続されるトランジスタのうち、少なくとも一部のトランジスタのゲート絶縁膜を他のトランジスタよりも厚くする。このとき、タイミング的な余裕がないトランジスタについては、ゲート絶縁膜を厚くしない。
【００３０】
図７は本発明の第２の実施形態に係る半導体装置の設計方法の処理手順を示すフローチャートである。図７では、図１と同様の処理については同一のステップ番号を付している。
【００３１】
ステップＳ４において、電圧降下値ΔＶgが所定のしきい値を超えると判定されたノードについては、そのノードに接続されるトランジスタのうち、タイミング的に余裕のないトランジスタを除いて、それ以外の少なくとも一部のトランジスタのゲート絶縁膜を厚くする（ステップＳ６）。
【００３２】
図８は図７の処理を行った回路の一例を示す図である。図示のように、電圧降下値ΔＶgがしきい値を超えたノードに接続されるトランジスタで構成されたゲートのうち、タイミング的に余裕のあるゲート１１〜１４内のトランジスタのゲート絶縁膜は厚いものに変更される。
【００３３】
このように、第２の実施形態では、リーク電流による電圧降下値が大きいノードに接続されるトランジスタのゲート絶縁膜を厚くするため、バッファを接続することなく各ノードの電圧降下を抑制でき、第１の実施形態よりも回路の形成面積を削減できる。また、バッファがない分、タイミング的なずれも小さくてすむ。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態に係る半導体集積回路の設計手法の処理手順を示すフローチャート。
【図２】半導体集積回路の一例を示す回路図。
【図３】ノードＮ１が「０」の場合のリーク電流を説明する図。
【図４】ノードＮ１が「１」の場合のリーク電流を説明する図。
【図５】MOSトランジスタのＶd−Ｉd特性の一例を示す図。
【図６】図１の処理を行う前後の回路の一例を示す図。
【図７】本発明の第２の実施形態に係る半導体装置の設計方法の処理手順を示すフローチャート。
【図８】図７の処理を行った回路の一例を示す図。
【符号の説明】
【００３５】
１  バッファ
２〜５  ゲート
【図１】
2006286840.tif 000003
【図２】
2006286840.tif 000004
【図３】
2006286840.tif 000005
【図４】
2006286840.tif 000006
【図５】
2006286840.tif 000007
【図６】
2006286840.tif 000008
【図７】
2006286840.tif 000009
【図８】
2006286840.tif 000010