(57)【要約】【課題】  外付けの大容量のコンデンサを使用することなく電源瞬断時にデータを喪失しないように対策を施すことができるようにする。【解決手段】  電圧保持回路Ｈがバッテリ電源電圧＋Ｂが低下したときにラッチ回路Ｒに供給される電源電圧を保持しているため、電源瞬断が発生したとしてもデータを喪失することなく対策を施すことができる。【選択図】  図１
2006004222.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置内に形成された瞬断対策回路であって、
通常所定の電源電圧が供給されるときにデータを大容量保持可能な大規模データ保持回路より保持容量が少なく回路内のステータスを保持可能なデータ保持容量を有する小規模データ保持回路に対して、電源電圧が低下したときに当該小規模データ保持回路に供給される電源電圧を保持する電圧保持回路を備えたことを特徴とする半導体集積回路装置内瞬断対策回路。
【請求項２】
前記電源電圧が低下している間における前記電圧保持回路の保持電圧と前記電源電圧低下後に電源電圧が復帰したときの電圧とに基づいて電源瞬断したか否かを判定する判定回路を備えたことを特徴とする請求項１記載の半導体集積回路装置内瞬断対策回路。
【請求項３】
前記判定回路により電源瞬断判定されたことを条件として前記小規模データ保持回路に記憶された記憶データを読取り電源瞬断前の状態に復帰する復帰手段を備えたことを特徴とする請求項２記載の半導体集積回路装置内瞬断対策回路。
【請求項４】
前記判定回路により電源瞬断判定されず電源が遮断されたことを条件として前記大規模データ保持回路および前記小規模データ保持回路をリセットするリセット手段を備えたことを特徴とする請求項２または３記載の半導体集積回路装置内瞬断対策回路。
【請求項５】
前記電圧保持回路は、コンデンサを含んで電圧を保持するように形成されていることを特徴とする請求項１ないし４の何れかに記載の半導体集積回路装置内瞬断対策回路。
【請求項６】
前記電圧保持回路は、電源供給側に対する逆流を防止する逆流防止用ダイオードを含んで構成されていることを特徴とする請求項１ないし５の何れかに記載の半導体集積回路装置内瞬断対策回路。
【請求項７】
前記電圧保持回路は、電源供給側から前記小規模データ保持回路に通ずる経路途中に設けられていることを特徴とする請求項１ないし６の何れかに記載の半導体集積回路装置内瞬断対策回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源が瞬断された場合に瞬断される前の状態に回路状態を復帰する半導体集積回路装置内瞬断対策回路に関する。
【背景技術】
【０００２】
一般に、電源を通電して動作させる回路では、例えば、その電源端子およびグランド端子間に大容量のコンデンサを挿入することにより一定期間だけ当該回路に対する通電を継続させることができるようになり、たとえ電源瞬断されたとしても回路動作を保つことができるようになる。この種の回路として例えば特許文献１に開示される電源回路がある。この特許文献１の電源回路によれば、瞬断直後に動作を回復させることができるようになる。尚、特許文献２にはスタティックラムの特定番地に特定のデータを書込み、電源が瞬断して復帰した際にＣＰＵが特定番地を読込み、このデータが残っている場合に電源瞬断と判断する構成が開示されている。
【特許文献１】特開平８−２０５４２８号公報
【特許文献２】特開平９−１０３０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、コンデンサを用いたとしてもかなり大容量のコンデンサが必要とされ、大きな配置スペースが要求される。また、近年、半導体集積回路装置内においては、データ保持回路の規模が増大すると、このデータ保持回路の消費電流が莫大になり、瞬断時間も従来に比較して数百倍程度に長くなってしまう。そこで、特許文献１や２に開示されている瞬断対策を施したとしても、半導体集積回路装置内に大容量のコンデンサを使用することができず、半導体集積回路装置外に外付けのコンデンサが必要とされてしまいコストアップしてしまうという問題がある。したがって、このような問題を回避できるような電源瞬断に強く信頼性の高い瞬断対策回路が待望されている。
【０００４】
本発明は、上記事情を鑑みてなされたもので、その目的は、外付けの大容量のコンデンサを使用することなく電源瞬断時にデータを喪失しないように対策を施すことができる半導体集積回路装置内瞬断対策回路を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の発明によれば、次のように作用する。通常時には、大規模データ保持回路は、所定の電源電圧が通常供給されるときにデータを大容量保持し、小規模データ保持回路は、大規模データ保持回路よりも保持容量が少なく回路内のステータスを保持している。ここで電源電圧が低下すると電圧保持回路は小規模データ保持回路に供給される電源電圧を保持するため、瞬断時であっても回路内のステータスを保持することができる。これにより、瞬断後、電源電圧が復帰したときに小規模データ保持回路に保持されたステータスデータを喪失しないように対策を施すことができる。
【０００６】
請求項２記載の発明によれば、判定回路は、電源電圧が低下している間における電圧保持回路の保持電圧と電源電圧低下後に電源電圧が復帰したときの電圧とに基づいて電源瞬断したか否かを判定する。これにより、電源瞬断したか否かを判定することができ、例えば、電源が遮断された場合との違いを判定することができる。
請求項３記載の発明によれば、判定回路が電源瞬断判定すると、復帰手段が小規模データ保持回路に記憶された記憶データを読取り電源瞬断前の状態に復帰するため、瞬断されたことが外部に把握されることなく瞬断復帰することができる。
【０００７】
請求項４記載の発明によれば、判定回路が電源瞬断判定することなく電源遮断したことを条件としてリセット手段が大規模データ保持回路および小規模データ保持回路をリセットするため、初期状態に復帰させることができる。
請求項５記載の発明のように、電圧保持回路をコンデンサを含んで電圧を保持するように構成することが望ましい。また、請求項６記載の発明のように、電圧保持回路を電源供給側に対する逆流を防止する逆流防止用ダイオードを含んで構成することが望ましい。さらに、請求項７記載の発明のように、電圧保持回路を電源供給側から小規模データ保持回路に通ずる経路途中に設けることが望ましい。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の一実施形態について、図１ないし図３を参照しながら説明する。
図１は、半導体集積回路装置内における瞬断対策回路を概略的に示している。この瞬断対策回路としての制御回路Ｃは、車両内に搭載されており発電機を駆動するための回路に付加して構成されている。まず、全体の構成について概略的に説明する。図１に示す制御回路Ｃは、大規模なロジック回路Ｌ（本発明の大規模データ保持回路に相当）およびこのロジック回路Ｌに比較して記憶容量（データ保持容量）の比較的少ないラッチ回路Ｒを備えている。
【０００９】
ロジック回路Ｌは、図示しない発電機を駆動するために構成されており、数千ゲート規模のロジックにより構成されており、バッテリ電源からのバッテリ電源電圧＋Ｂが第１の電源回路Ｇ１を通じて電源供給されることにより動作し、リセット判定回路ＲＨを備えている。また、ラッチ回路Ｒは、ロジック回路Ｌに比較して比較的小さな回路規模により構成されており、例えば４５ビットのＤフリップフロップ回路からなっている。このラッチ回路Ｒには、常時、ロジック回路Ｌからの指令に基づいて制御回路Ｃのステータス状態（スリープモード、通常モード）が記憶されている。このラッチ回路Ｒには、電源電圧＋Ｂが瞬断した後に瞬断前の状態に戻すための最小限のデータ記憶領域（データ保持容量）が設けられている。
【００１０】
第１の電源回路Ｇ１は、図１に示すように、ＰＮＰ型のバイポーラトランジスタＴｒ１およびＮＰＮ型のバイポーラトランジスタＴｒ２、ダイオードＤ１〜Ｄ４、Ｃ１を備えている。尚、Ｄ３はツェナーダイオードを示している。この第１の電源回路Ｇ１の構成を説明する。トランジスタＴｒ１のエミッタは、バッテリ電圧が供給されるノードＮ１に接続されている。トランジスタＴｒ１のコレクタとグランドＧＮＤとの間には、順方向にダイオードＤ１およびＤ２、並びに逆方向にダイオードＤ３が接続されている。これらのダイオードＤ１〜Ｄ３によりロジック回路Ｌに供給される電源電圧が規定される。
【００１１】
トランジスタＴｒ１のコレクタとダイオードＤ１との共通接続点には、トランジスタＴｒ２のベースが接続されている。このトランジスタＴｒ２のコレクタは、ノードＮ１に接続されている。トランジスタＴｒ２のエミッタはダイオードＤ４のアノードに接続されている。このダイオードＤ４は、図１に示すように並列にコンデンサＣ１を介してロジック回路Ｌに接続されている。これらの回路によりロジック回路Ｌに電源供給されるようになっている。尚、コンデンサＣ１はノイズ除去用に設けられるものであり、瞬断時に電源電圧を保持し、ロジック回路Ｌを駆動する駆動能力を備えていない。
【００１２】
またバッテリ電源が供給されるノードＮ１には、第２の電源回路Ｇ２が接続されている。この第２の電源回路Ｇ２は、ＰＮＰ型のバイポーラトランジスタＴｒ３およびＴｒ４、ＮＰＮ型のバイポーラトランジスタＴｒ５およびＴｒ７、ＭＯＳトランジスタＴｒ６、抵抗Ｒ１、ダイオードＤ５ＡおよびＤ５Ｂ並びにＤ６を備えている。Ｄ６はツェナーダイオードを示している。以下、第２の電源回路Ｇ２の構成について説明する。
【００１３】
トランジスタＴｒ３およびＴｒ４のベースには基準電流が供給されている。トランジスタＴｒ３およびＴｒ４のエミッタ並びにトランジスタＴｒ７のコレクタは、ノードＮ１に接続されている。トランジスタＴｒ３のコレクタは、トランジスタＴｒ５のベースに接続されている。このトランジスタＴｒ３のコレクタおよびグランド間にはトランジスタＴｒ６のソース／ドレインが接続されている。
【００１４】
また、トランジスタＴｒ５のコレクタをノードＮ２とすると、このノードＮ２は、トランジスタＴｒ４のコレクタに接続されていると共にトランジスタＴｒ７のベースに接続されている。このノードＮ２とグランドとの間には、順方向にダイオードＤ５ＡおよびＤ５Ｂ並びに逆方向にツェナーダイオードＤ６が直列接続されている。また、トランジスタＴｒ６のゲートとグランドとの間には抵抗Ｒ１が接続されており、このトランジスタＴｒ６のゲートには図示しない電源制御回路から制御信号が与えられるようになっている。この制御信号がハイ信号であるときには、トランジスタＴｒ６がオンすることでトランジスタＴｒ５がオフし、ダイオードＤ５ＡおよびＤ５Ｂ並びにＤ６の作用によりトランジスタＴｒ７のコレクタ−エミッタ間を通じて電圧保持回路Ｈおよびラッチ回路Ｒに通電されるようになる。
【００１５】
しかし、制御信号がロウ信号であるときには、トランジスタＴｒ６がオフすることでトランジスタＴｒ５がオンし、トランジスタＴｒ７がオフ状態となり、電圧保持回路Ｈに通電されることがなくなる。したがって、第２の電源制御回路Ｇ２に与えられる制御信号に基づいて電圧保持回路Ｈに通電される通電状態を変化させることができる。
電圧保持回路Ｈは、ダイオードＤ９およびコンデンサＣ２により構成されている。トランジスタＴｒ７のエミッタは、ダイオードＤ９のアノードに接続されており、ダイオードＤ９のカソードおよびグランド間にはコンデンサＣ２が接続されている。ダイオードＤ９のカソードは、ラッチ回路Ｒの電源供給端子に接続されると共にコンパレータＣＰの反転入力端子に接続されている。
【００１６】
さて、この制御回路Ｃには、バッテリ電源電圧＋Ｂが低下したことを検出するため検出回路Ｋが設けられている。この検出回路Ｋは、電圧保持回路Ｈが保持する電圧と当該検出回路Ｋによりバッテリ電源＋Ｂに基づいて検出された電圧とを比較して判定するため設けられている。この検出回路Ｋは、ＰＮＰ型のバイポーラトランジスタＴｒ８およびＴｒ９と、ＮＰＮ型のバイポーラトランジスタＴｒ１０と、ＭＯＳトランジスタＴｒ１１およびＴｒ１２と電流源ＱとダイオードＤ７およびＤ８とから構成されている。尚、ダイオードＤ８はツェナーダイオードである。
【００１７】
ノードＮ１は、トランジスタＴｒ８およびＴｒ９のエミッタに接続されていると共に、トランジスタＴｒ１０のコレクタに接続されている。トランジスタＴｒ９のコレクタは、トランジスタＴｒ１０のベースに接続されている。トランジスタＴｒ９のコレクタおよびグランド間には、順方向にダイオードＤ７および逆方向にダイオードＤ８が直列接続されている。
【００１８】
トランジスタＴｒ１０のエミッタおよびグランド間には、電流源ＱおよびトランジスタＴｒ１１およびＴｒ１２による抵抗回路Ｒａが接続されている。また、電流源Ｑおよび抵抗回路Ｒａの共通接続点は、コンパレータＣＰの非反転入力端子に接続されている。コンパレータＣＰの出力端子はリセット判定回路ＲＨに接続されている。このリセット判定回路ＲＨは、コンパレータＣＰの出力がハイ状態のときにはロジック回路Ｌおよびラッチ回路Ｒにリセット信号を与え、ロジック回路Ｌおよびラッチ回路Ｒが共にリセットするようになっている。尚、第２の電源回路Ｇ２および検出回路Ｋに通電された通常状態においては、コンパレータＣＰの非反転入力端子に与えられる電圧は、コンパレータＣＰの反転入力端子に与えられる電圧に比較して低く設定されるように電流源Ｑや抵抗回路Ｒａ等が調整されている。このため通常状態においては、コンパレータＣＰの出力はロウ状態になる。
【００１９】
また、制御回路Ｃにはクロック発生回路ＣＫも設けられている。このクロック発生回路ＣＫは、ロジック回路Ｌにクロック信号を与えるようになっている。ロジック回路Ｌはクロック信号が与えられると、コンパレータＣＰの出力がロウ状態の場合には、ラッチ回路Ｒ用にクロック信号を生成しラッチ回路Ｒにクロック信号を与えるようになっている。この場合、ロジック回路Ｌやラッチ回路Ｒがリセットされることなく通常動作する。尚、図示しないが、その他にも発電機を制御するため、アナログ回路やバックグラウンド電源回路、５Ｖレギュレータ電源回路、リセット回路や発振回路が設けられている。
【００２０】
図２は、レイアウト構成を模式的に示している。
この図２は、バッテリ電源電圧＋Ｂによる電力がどのような電源供給ライン（電源経路）を通じて各回路（ロジック回路Ｌ、検出回路Ｋ、ラッチ回路Ｒ）に至るかを模式的に示している図である。尚、図２は、本実施形態を理解しやすくするため、そのレイアウトを模式的に示している。
【００２１】
この図２において、バッテリ電源電圧＋Ｂによる電流は電圧保持回路Ｈを通じてロジック回路Ｌに流れるが、電圧保持回路Ｈ（コンデンサＣ２を含む）はバッテリ電源電圧＋Ｂからラッチ回路Ｒに電流が流れる経路途中に設置されている。このコンデンサＣ２の値は１００［ｐＦ］〜２００［ｐＦ］と非常に小さい。したがって、半導体集積回路装置内においても十分に構成できる容量値により構成されており、瞬断している間はこのコンデンサＣ２に充電された電荷によりラッチ回路Ｒを駆動することができる。
【００２２】
上記作用について、図３をも参照しながら説明する。図３は、瞬断時の動作をフローチャートにより示している。
この図３において、何らかの影響により電源が瞬断されると（ステップＳ１）、第１および第２の電源回路Ｇ１およびＧ２に供給される電源電圧＋Ｂが低下する。このとき、ロジック回路Ｌは、大規模な回路であるため多く電力消費し、ロジック回路Ｌに通電される電流が低下すると、コンデンサＣ１に蓄電されている電荷がロジック回路Ｌにより急速に消費され、ロジック回路Ｌに記憶されているデータが消去される。
【００２３】
同時に、第２の電源回路Ｇ２に供給される電源電圧＋Ｂが低下すると、トランジスタＴｒ７を通じて電圧保持回路Ｈに供給される電流が断たれる。しかし、電圧保持回路Ｈを構成するコンデンサＣ２に電荷が保持されているため、ラッチ回路ＲにコンデンサＣ２の充電電荷が供給されるようになる。ラッチ回路Ｒは、４５バイト程度のＤフリップフロップにより構成されているため消費電力が少ない。したがって、１００［ｐＦ］〜２００［ｐＦ］の容量値のコンデンサＣ２に蓄電された電荷のみであってもラッチ回路Ｒを十分に駆動することができる。
【００２４】
しかも、コンデンサＣ２に蓄電された電荷はダイオードＤ９を逆流しないため、第２の電源回路Ｇ２側に逆流することがなくなり、さらに接続されたコンパレータＣＰの反転入力端子に流れ込むことがないため、コンデンサＣ２に蓄電された電荷を効率良くラッチ回路Ｒに供給することができる。
これにより、電源電圧が瞬断されたとしてもある所定時間（例えば１８０μsec〜６００μsec〜１０ｍsecのうちの任意の時間）中はラッチ回路Ｒを駆動することができる（ステップＳ２）。従来、大容量のコンデンサ（例えば１００ｎＦ程度）を使用することによりロジック回路Ｌを駆動する必要があったが、このロジック回路Ｌとは別体にラッチ回路Ｒを設けたので、瞬断時にも小容量のコンデンサＣ２によりラッチ回路Ｒを駆動することができる。
【００２５】
この後、電源電圧＋Ｂが復帰したことを想定する。電源電圧＋Ｂが復帰すると第１の電源回路Ｇ１からロジック回路Ｌに電源供給されるが、同時に検出回路Ｋにも電源が供給されるようになる。検出回路Ｋに通電されるとコンパレータＣＰの非反転入力端子に検出電圧が与えられるようになる。
このとき、瞬断から復帰した後においてもラッチ回路ＲにコンデンサＣ２から電源電圧が供給されている間はラッチ回路Ｒを駆動しているため、ラッチ回路Ｒにはデータが保持される。したがって、リセット判定回路ＲＨは、検出回路Ｋを構成するコンパレータＣＰの非反転入力端子に与えられる電圧がコンパレータＣＰの反転入力端子に与えられるコンデンサＣ２の両端電圧を下回る場合には（ステップＳ４：ＹＥＳ）、ラッチ回路Ｒにデータが保持されていると判定し、ロジック回路Ｌがラッチ回路Ｒに保持されているデータを読取る（ステップＳ５）。このステップＳ５と略同時に、制御回路Ｃは第２の電源回路Ｇ２に制御信号を与えることによりラッチ回路Ｒに電源を通電させるように制御する（ステップＳ６）。
【００２６】
また逆に、リセット判定回路ＲＨは、検出回路Ｋを構成するコンパレータＣＰの非反転入力端子に与えられる電圧がコンパレータＣＰの反転入力端子に与えられるコンデンサＣ２の両端電圧を超える場合には（ステップＳ４：ＮＯ）、コンパレータＣＰのハイ信号を受けてラッチ回路Ｒにデータが保持されていないと判定することにより電源が遮断されたことを判定し、ロジック回路Ｌおよびラッチ回路Ｒに記憶された記憶データをリセットする。また略同時に、制御回路Ｃは、第２の電源回路Ｇ２に制御信号を与えることによりラッチ回路Ｒに与えられる電源通電を復帰させる（ステップＳ８）。
【００２７】
すなわち、ラッチ回路Ｒにデータが保持されている間はロジック回路Ｌはラッチ回路Ｒに記憶されているデータを読取り、瞬断前のステータス（状態）に復帰して動作させることができる。ラッチ回路Ｒにデータが保持されていない場合にはロジック回路Ｌに内蔵されたリセット判定回路ＲＨがラッチ回路Ｒやロジック回路Ｌをリセットする。
本実施形態によれば、電圧保持回路Ｈがバッテリ電源電圧＋Ｂが低下したときにラッチ回路Ｒに供給される電源電圧を保持しているため、電源瞬断が発生したとしてもデータを喪失することなく対策を施すことができる。しかも、１００［ｐＦ］〜２００［ｐＦ］程度に設定された容量値のコンデンサＣ２を用いるだけで、ラッチ回路Ｒに記憶されるデータを保持できるため、半導体集積回路装置内においても容易に形成することができ、大容量キャパシタ（電解コンデンサ）を使用することもない。
【００２８】
リセット判定回路ＲＨは、電源電圧が低下したときに電圧保持回路Ｈの保持電圧よりも電源電圧低下後に電源電圧が復帰した復帰電圧が低ければ電源がわずかな時間だけ瞬断したことを判定し、ロジック回路Ｌがラッチ回路Ｒに記憶されていた記憶データを読取り、電源瞬断前の状態に復帰するため、電源瞬断したとしても外部に把握されることなく状態を復帰することができる。
【００２９】
また、リセット判定回路ＲＨは、電源電圧が低下したときに電圧保持回路Ｈの保持電圧よりも電源電圧低下後に電源電圧が復帰した復帰電圧が高ければ電源瞬断と判定することなく電源が遮断されたと判定し、ロジック回路Ｌが、ロジック回路Ｌ自身およびラッチ回路Ｒをリセットするため、初期状態に復帰することができるようになる。
さらに、電圧保持回路Ｈは、電源供給側からラッチ回路Ｒに通ずる経路途中に設けられているため、ラッチ回路Ｒに効率よく電源電圧を供給できるようになる。
【００３０】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
大規模データ保持回路として、ロジック回路Ｌに適用した実施形態を示したが、これに限定されるものではなく、ラッチ回路Ｒに比較して大容量データを保持可能な記憶回路を備えていればどのような回路であっても良い。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態を示す概略的な電気的構成図
【図２】レイアウトを模式的に示す図
【図３】動作を概略的に示すフローチャート
【符号の説明】
【００３２】
図面中、Ｃは制御回路（半導体集積回路装置内瞬断対策回路）、Ｌはロジック回路（復帰手段、リセット手段、大規模データ保持回路）、Ｇ１は第１の電源回路、Ｇ２は第２の電源回路、Ｋは検出回路、ＣＰはコンパレータ、Ｒはラッチ回路（小規模データ保持回路）、Ｈは電圧保持回路、Ｃ２はコンデンサ、Ｄ９はダイオード（逆流防止用ダイオード）を示す。
【図１】
2006004222.tif 000003
【図２】
2006004222.tif 000004
【図３】
2006004222.tif 000005