(57)【要約】【課題】  小型・薄型でかつ電気的特性に優れた３次元形状の電子回路モジュール及び半導体パッケージを提供することを目的とする。【解決手段】  ３次元的に積層される電子回路モジュールにおいて、積層する接続部の一部に受動部品を接続方向である縦方向に配置し、かつその一部がスルーホールの内部に進入した形で一方の電極が接合され、片方の電極が端子として基板上に露出する接続用端子として使用することにより、部品内蔵基板で実現できない小型・薄型化を実現しかつ、ＳｉＰ、ＰｏＰで困難な信号特性を調整する受動部品を半導体素子の近傍にて配置可能となることで、電気特性の向上も図ることを可能とする。【選択図】  図１
2006344789.tif 000002
【特許請求の範囲】
【請求項１】
配線パタ−ンと他の配線基板と接続するための複数の電極部を有する配線基板が複数枚存在し、かつこの配線基板を対向させ各々に設けられている電極部をそれぞれ接続することにより３次元的に積層された電子回路モジュールにおいて、
それぞれの配線基板を接続する電極部の少なくとも一部に受動部品が設けられており、この受動部品が、接続される配線基板の少なくとも一方あるいは両方の配線基板内部にその一部が挿入され、対向されている配線基板を上下方向に電気的に接続していることを特徴とする電子回路モジュール。
【請求項２】
配線パタ−ンと他の配線基板と接続するための複数の電極部を有する配線基板が複数枚存在し、かつこの配線基板を対向させ各々に設けられている電極部をそれぞれ接続することにより３次元的に積層された電子回路モジュールにおいて、
それぞれの配線基板を接続する電極部の少なくとも一部に受動部品が設けられており、この受動部品が、接続される配線基板の少なくとも一方あるいは両方の配線基板内部にその一部が挿入されて接続され、この受動部品が接続されている接続部材の融点が受動部品が設けられていない電極部に設けられた端子部を構成する部材の融点と等しいことを特徴とする電子回路モジュール。
【請求項３】
配線パタ−ンと他の配線基板と接続するための複数の電極部を有する配線基板が存在し、かつ設けられている電極部に接続用端子が設けられている電子回路モジュールにおいて、
それぞれの接続用端子の少なくとも一部に受動部品が設けられており、この受動部品が、電子回路モジュールの配線基板内部にその一部が挿入されているを特徴とする電子回路モジュール。
【請求項４】
配線パタ−ンと他の配線基板と接続するための複数の電極部を有する配線基板が存在し、かつ設けられている電極部に接続用端子が設けられている半導体パッケージにおいて、
それぞれの接続用端子の少なくとも一部に受動部品が設けられており、この受動部品が、半導体パッケージの配線基板内部にその一部が挿入されているを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体Chipやその他の電子部品が小型高密度かつ３次元的に積層された電子回路モジュール及び半導体パッケージにおいて、小型・薄型でかつ電気的特性に優れた３次元形状の電子回路モジュール及び半導体パッケージを提供することを目的とする。
【背景技術】
【０００２】
従来、電子機器を小型化するために実装技術は、まず部品を小型化し、つぎにその部品をプリント基板表面上に挟間隔で２次元的に配置することにより、小型高密度化を達成してきた。
【０００３】
例えば、部品の小型化に関しては、LSIパッケージに関しては従来のパッケージ周囲のみに端子が設けられたQFP（Quad Flat Package）からパッケージの面全体にマトリックス状に端子が設けられたBGA（Ball Grid Array）やCSP（Chip Scale Package）といったPKGになり、その端子ピッチを1.27mm→1.0mm→0.8mm→0.5mmと挟ピッチ化することにより多ピンでありながらパッケージサイズとしてはより小型化を実現してきた。
【０００４】
このLSIパッケージのBGA化を進める過程においては、リフロー時のパッケージの熱変形やパッケージ自重による溶融したはんだボールのつぶれによる端子ショートを防ぐ目的で特許３４６０４８９に示されるようなパッケージ下に受動部品を配置し、熱変形時のスペーサーとして使用するといった工夫もなされてきた。
【０００５】
また、受動部品に関しても一部に耐圧・容量の問題を抱えてはいるが、そのサイズは、3.2×1.6mm→2.0×1.25mm→1.0×0.5mm→0.6×0.3mm→0.4×0.2mmと小型化してきている。
【０００６】
一方、これらの部品をプリント基板上に配置する間隔は、1.0×0.5mmチップ部品を例にとると0.5mm→0.3mm→0.25mm→0.20mmと部品精度・基板パターン精度、マウンター精度のそれぞれの向上により挟間隔化してきている。
【０００７】
しかしながら、これらの表面実装技術（SMT：Surface Mount Technology）だけでは、近年の製品の高機能化にともなう回路規模の増大の中での小型化要求に対応することが難しくなってきており、１つの半導体パッケージ内部に複数のChipを内蔵する構造（SiP：System in Package、MCP：Multi Chip Package）や、１つのパッケージの上に異なるパッケージを3次元的に積層する構造（PoP：Package on Package）や、特開2001-177235のようなプリント基板の両面に実装されたモジュールをスペーサーを介してマザーボードであるプリント基板へ実装するといった3次元的に実装された部品やモジュールが提案されてきている。
【０００８】
さらにプリント基板においてもプリント基板内部に受動部品やLSIを埋設し、その上に配線を形成しプリント基板を完成させ、その表面に従来のSMTにより電子部品を実装することで小型化を目指した部品内蔵基板といったプリント基板の3次元化も提案されてきている。
【０００９】
又、従来例としては、例えば特許文献１と特許文献２をあげることが出来る。
【特許文献１】特登録３４６０４８９号公報
【特許文献２】特開２００１−１７７２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら従来の3次元モジュールにおいては、以下のような課題が存在する。
【００１１】
まずパッケージ内部にチップを積層する方式では、現状ではベアチップ状態でのテスト（初期不良を落とす加速試験であるバーンイン試験を含む）を単品PKGのテストと同等に行なうことができないことから、組み立てられる個々の半導体Chipに含まれる不良を完全になくすることができない。そのため、内部に積層される半導体Chipの数に伴いその完成品であるPKGとしての不良数は増大し、コストアップを発生させてしまう。特にその内部に高価なChipを内蔵する場合は、その影響が極めて大きい。
【００１２】
また、電気的な特性についても内部に含まれる半導体Chip間同士の接続は、PKG内で接続されるため、半導体Chipのドライバー能力差による信号波形を調整するには、組み合わせる各半導体Chipのドライバー能力を最適化させなければならず、汎用Chipを使用することができず全てカスタム化しなければならず、開発期間がかかる。これを避けるためには内部に内蔵される半導体Chip各々の信号線を全てPKG外へ取り出すための端子を設けなければならず、このことはPKGサイズを大型化してしまう。
【００１３】
PKGを3次元的に積層する方式においては、個々の半導体の不良はPKGレベルで落とすことが可能となることから不良率Upによるコストアップは生じないが、電気信号の品質に関しての課題に関してはチップ積層方式と同様であり、Chipをカスタム化するか、信号線を一回PKG外へ引き出し、マザーボードであるプリント基板上にダンピング抵抗を設けるしかない。
【００１４】
そこで、PKGを薄いプリント基板上に受動部品とあわせて実装したものをPKGに積層するモジュール構造とすることで、上記のPKG積層方式に対する電気的な課題の解決を図る場合もあるが、この方式では、薄いプリント基板上にPKGと受動部品を水平面内に配置することからこのモジュールの大きさを小型化することが難しい。
【００１５】
また、特許3460489の方式においては、電気的に直列に接続される受動部品に関しては端子電極を２つ持たなければならず、端子数増大によりPKGサイズが大型化してしまう。
【００１６】
また、受動部品をスペーサーとして使用しているためその大きさが端子であるBallのサイズより小さく、そのためPKG構造が熱膨張係数（特にはんだ溶融温度帯域において）の大きいモールド樹脂が基板上にあるOMPAC（Over Mold Package）構造時は、バイメタルによりPKGの変形が下反りになる場合は、スペーサーとして機能し、かつプリント基板と接続することが可能であるが,モールドのないフリップ実装されたPKGのような上反りの場合には、PKG基板の反りに追従することができず接続部のOPEN不良を発生させてしまう。
【００１７】
一方で部品内蔵基板をこのようなモジュールに採用しようとした場合、基板の表面（水平面）の面積は削減することが可能であるが、基板内に内蔵された受動部品の厚みがそのまま基板厚みに加わってしまうため、モジュール用のプリント基板の薄板化を図ることができず、ひいてはモジュールの薄型化を図ることができない。さらに、内蔵される受動部品の配線層分が追加されることにより、プリント基板が多層化してしまうことから厚みだけでなくコストアップとなってしまう。
【課題を解決するための手段】
【００１８】
本発明は、小型・薄型でかつ電気的特性に優れた３次元形状の電子回路モジュール及び半導体パッケージを提供することを目的とする。
【００１９】
そのための手段としては、電気回路的に受動部品が挿入される配線ラインの接続用端子が設けられる位置にスルーホールあるいはViaを形成し、その他の接続部に関しては従来と同様の半田ボール用の端子を設けておく。このような基板の一方の面に半導体PKG、ベアチップといった電子回路素子や、その他の受動部品を実装した後に、この基板の裏面に設けられた半田ボール用端子部と上記の受動部品を配置する位置に設けられたスルーホールあるいはViaのランド上にクリームはんだを印刷し、まずはんだボールを搭載し、その後に受動部品であるチップ部品をモジュール基板あるいは、PKGの基板（インターポーザー）に設けられたスルーホール内にチップ部品を縦方向に挿入し、リフローによりはんだを溶融させ接合する。このようにして製造されたモジュール基板あるいはPKG基板の接続用端子は、チップ部品の片側の電極部とスルーホール部あるいはVia部とを半田により接合するとともにチップ部品の反対側の電極部が挿入された基板表面より露出し、チップ部品が設けられていない他のはんだボール端子と同じように電極端子として機能する。
【００２０】
本発明における受動部品としては、電気回路的に直列に挿入されるものとしてチップ抵抗、チップインダクター、チップダイオードがあり、上下の基板間において電気回路的に並列に挿入されるものとしてチップコンデンサーが使用できる。
【００２１】
これらチップ部品の形状としてはスルーホールあるいはViaの内径より縦断面形状が小さければ形状は問わない。角型でもかまわないが、丸型であればスルーホールあるいはViaの穴形状と同じであることから挿入性、位置精度が向上するだけでなく、接続された際の形状による応力の集中がなくなり、接続信頼性が安定し好ましい。
【００２２】
また、このようなチップ部品が挿入されるスルーホールあるいはViaとしては、上記のようにするホール内径がチップ部品の縦断面が内接する径より大きければ良く、例えば、０６０３チップ抵抗（L*W＊ｔ：０.６×０．３×０．２３ｍｍ）の場合、その内径はΦ0.378ｍｍ（＝√（0.32+0.232））以上あれば良い。または、Φ０．２５×０．３ｍｍの長穴であってもかまわない。０６０３チップコンデンサー（L*W＊ｔ：０.６×０．３×０．３ｍｍ）の場合は、内径がΦ0.424mm以上あればよい。
【００２３】
このようなスルーホールとしては、内径Φ0.378の場合であればドリル径Φ0.40mmのドリルを使用し、壁面を過マンガン酸溶液によるデスミア処理した後、壁面にスルーホールめっきにより約１０μｍの銅を析出させることで形成することにより容易に形成することが可能である。また、ビルドアップ基板の場合には、CO2あるいはYAGレーザーにより導体層間のみに穴を形成し、同様にデスミア処理後めっきにより壁面をめっきする。
【００２４】
そして、このスルーホールを形成するプリント基板の材質としては、ガラスクロスにエポキシ樹脂を含浸させたものや、BT（ビスマレイミド・トリアジン）レジンを含浸させたものが使用できる。またその板厚としては、0.1〜0.5mmのものが使用されるが、板厚がチップ部品の片側の電極サイズと等しいか大きいほうが、電極とスルーホールの接続面積が安定するため、好ましい。また、層数は本発明には影響しないため、任意でかまわない。
【００２５】
このようにして受動部品を縦方向用いることにより露出する一方の電極を基板の接続端子とし、かつこの基板に設けられたスルーホール内に受動部品の一部を挿入した状態で片側の電極とスルーホールとをはんだ付けすることで、（１）従来の水平方向にチップ部品を配置することより大幅な水平面積を削減することが可能となる。（２）基板厚み方向に対して受動部品長の一部が埋め込まれることと、残りの露出する部分が接続用のGapとして使用されることにより、基板厚を上げることなく部品をモジュール内部に配置することが可能となり、モジュールの薄型化を図ることができる。（３）スルーホール内にチップ部品の片側の電極のみがはんだ付けされた状態で次の基板との接合を行なうため、次の基板とのはんだ付け工程（リフロー工程）における加熱によりスルーホール内のはんだが再溶融し、チップ部品は、スルーホール内において自由に移動が可能となる。そのため、このはんだ付け工程における基板の変形に対してチップ部品は追従性を有しており安定した接合性を有することができる。また、チップ部品を挿入するスルーホールの穴形状をテーパー形状とすることで、チップ部品の挿入深さに対する制限を設けることが可能となり、基板の熱変形に対してストッパーとしての機能を設けることも可能となる。
【発明の効果】
【００２６】
本発明によれば、安定した電気特性を有する電子回路モジュールを小型かつ薄型化に短い開発期間で実現することが可能となる。
【００２７】
さらに、モジュール内に受動部品を内蔵していることから、マザーボード上にこれらの受動部品を配置する必要がないことから、マザーボードの小型化を実現でき製品の小型化を実現できる。
【００２８】
また、様々な汎用LSIであっても受動部品の定数を変更するだけで対応することが可能であるため、ローコストでモジュールのバリエーションを増やすことが可能となる。
【発明を実施するための最良の形態】
【００２９】
（第１実施例）
図１は本発明の第１の実施例を表す模式的断面構造図であり、図２は、この製造方法をあらわす模式的断面構造図である。そこで、図２を用いて本発明を以下に説明する。
【００３０】
図２（ａ）に示すようにガラス−エポキシ樹脂からなる板厚0.25mmの両面にCuからなる配線が形成されたプリント配線基板２の表面にステンシルを用いてクリームはんだを印刷し、半導体パッケージであるCSP１,1'を搭載した後、リフロー炉により加熱することで、クリームはんだを溶融させてCSP1,1'とプリント配線基板２とを接合する。
【００３１】
このプリント配線基板２においては、プリント基板２表面のCSP1,1'の端子からの配線がスルーホール（図示せず）を介してプリント基板２裏面側に設けられた接続用端子と接続されている。そして、この配線の一部は、信号波形の整形を行なうため、電気回路的に抵抗成分を入れるものがあり、この配線をプリント基板２裏面につなぐスルーホール３は、その内径にチップ部品４である０６０３Rを挿入できる内径Φ0.4ｍｍをもっている。
【００３２】
次に図２（ｂ）に示すようにプリント基板２を反転させ、接続用端子部とスルーホール３のランド上にクリームはんだを印刷した後、接続用端子部には、Φ0.4mmのはんだボール５を搭載する。つぎにスルーホール３に対してチップ部品４を縦方向に片側の電極部がスルーホール３内に収まる様に挿入させる。０６０３Rの電極部サイズは、0.15mmであり板厚0.25mmのプリント基板内に収まるだけでなく、基板反対面まで挿入されたとしても露出する電極までの距離は0.05mmあることで、クリームはんだによるショートは、発生しない。そして、再びリフロー炉を用いてクリームはんだを溶融させ、はんだボールと接続用端子とを接合するとともに、スルーホール3内に挿入されたチップ部品４の電極とスルーホール３とを接合する。なお、チップ部品は、クリームはんだが溶融した際のはんだの表面張力により挿入した状態で保持されるため、スルーホール３から脱落することはない。このようにして上部モジュールを製作する。
【００３３】
つぎに、半導体チップ７がインターポーザー６にフリップチップ接続され、このインターポーザーの一方の面には上部モジュールと接続するための接続用端子が設けられ、反対面にはマザーボードと接続するためのはんだボール１０が設けられた半導体パッケージに対して、一方の面に設けられた上部モジュール用端子部にクリームはんだ１１をピン転写を用いて転写させる。そして、上部モジュールの中間接続用はんだボール５及び露出しているチップ部品４の電極と半導体パッケージとを位置合わせした後、上部モジュールを半導体パッケージに搭載する。（図２（ｃ）参照）そして、これまでと同様にリフロー炉を用いてクリームはんだを溶融させて接合させ、積層された3次元モジュールを作成する。なお、クリームはんだの転写は、半導体パッケージの接続用端子部に設けずに上部モジュールのはんだボール５、露出しているチップ部品４の電極部に対して行なっても良い。この端子先端へのはんだペーストの転写方式としては、平坦なステージ上にGap量を規定したスキージを走引することにより一定膜厚のはんだペースト形成したステージに露出する端子を置き、引き揚げることにより端子先端に一定量のはんだペーストを転写させることができる。
【００３４】
以上のようにして形成された3次元モジュールにおいては、半導体素子の信号特性を安定させる受動部品を縦方向に配置し、かつその一部をプリント基板内部に挿入することで中間接続用の端子とすることにより、部品内蔵基板では達成できない小型・薄型化を実現し、かつその電気特性においても、受動部品をパッケージ内に配置することが困難なSoCやSiP,PoPと比較して優れている。さらにマザーボード上に実装する際にもその周辺に受動部品を配置する必要がないことからSoC,SiP,PoPよりも製品基板を小型化することが可能である。
【００３５】
（第２実施例）
図３は、本発明の第2の実施例を示す模式的断面図である。本実施例においては、第1の実施例におけるプリント配線基板２の代わりに半導体パッケージのインターポーザー６に同様のスルーホールを設け、同様に受動部品４を装着させることで、3次元化しない場合の半導体パッケージにおいて、マザーボード上の周辺部品を配置することがなくなりマザーボードの小型化を実現することが可能となる。
【００３６】
（産業上の利用可能性）
本発明は、小型・高機能化が必要とされる携帯機器に使用される電子回路モジュールおよび半導体パッケージ全般に渡って利用することが可能である。
【図面の簡単な説明】
【００３７】
【図１】第１の実施例を表す模式的断面構造図
【図２】第１の実施例における製造方法をあらわす模式的断面構造図
【図３】第２の実施例を表す模式的断面構造図
【符号の説明】
【００３８】
１  半導体パッケージ（ＣＳＰ）
２  プリント配線基板
３  スルーホール
４  チップ部品
５  はんだボール（中間接続用）
６  プリント配線基板（インターポーザー）
７  半導体Ｃｈｉｐ
８  アンダーフィル樹脂
９  接続用ランド
１０  はんだボール（マザーボード接続用）
１１  クリームはんだ
【図１】
2006344789.tif 000003
【図２】
2006344789.tif 000004
【図３】
2006344789.tif 000005