(57)【要約】【課題】インダクタを含む回路基板および半導体装置を省スペース化する。【解決手段】半導体装置１００は、基材１０１と、基材１０１の表面に平面配置された複数のフリップチップ実装用パッド１０２と、平面視において、少なくとも一のフリップチップ実装用パッド１０２を囲むように形成されたスパイラルインダクタ１０４と、を含む。フリップチップ実装用パッド１０２は、その周囲に形成されたスパイラルインダクタ１０４と電気的に接続されていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された多層配線構造と、
前記多層配線構造の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記スパイラルインダクタは、前記フリップチップ実装用端子が形成された層とは異なる、前記多層配線構造のいずれかの層に形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記スパイラルインダクタは、前記多層配線構造の複数層にわたって形成された半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記スパイラルインダクタは、抵抗と接続された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記スパイラルインダクタは、高周波における利得低下を補償するピーキング用である半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記フリップチップ実装用端子は、前記多層配線構造の複数層にわたって形成された複数の配線とビアとの接続構造に接続された半導体装置。
【請求項７】
基材と、
前記基材の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む回路基板。
【請求項８】
請求項７に記載の回路基板において、
前記スパイラルインダクタに囲まれた前記フリップチップ実装用端子を含む複数のフリップチップ実用端子をさらに含み、前記複数のフリップチップ実用端子は、前記基材の表面に平面配置された回路基板。
【請求項９】
請求項８に記載の回路基板において、
平面視において、それぞれ少なくとも一の前記フリップチップ実装用端子を囲むように形成された複数のスパイラルインダクタを含む回路基板。
【請求項１０】
請求項７から９いずれかに記載の回路基板において、
前記スパイラルインダクタは、高周波における利得低下を補償するピーキング用である回路基板。
【請求項１１】
請求項７から１０いずれかに記載の回路基板において、
前記基材には、それぞれその一端が前記フリップチップ実装用端子として機能する複数の貫通電極が設けられ、前記スパイラルインダクタは、前記複数の貫通電極の少なくとも一つと接続された回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタを含む回路基板および半導体装置に関する。
【背景技術】
【０００２】
図１４は、特許文献１に記載された差動増幅回路を示す図である。差動増幅回路は、電流制御トランジスタ３と、電流制御トランジスタ３のドレインにそれぞれソースが接続された一対の能動トランジスタ２ａおよび２ｂと、能動トランジスタ２ａおよび２ｂのドレインにそれぞれ接続された負荷抵抗１ａおよび１ｂと、負荷抵抗１ａおよび１ｂにそれぞれ一端が接続された負荷インダクタ１１ａおよび１１ｂとを含む。電流制御トランジスタ３のソースは、負電源端子８に接続されている。電流制御トランジスタ３のゲートは、電流制御端子６を通して定電圧に固定されている。能動トランジスタ２ａおよび２ｂのゲートに接続された入力端子４ａおよび４ｂには、逆位相の入力信号が印加され、ドレインに流れる電流が入力信号に応じて制御される。負荷インダクタ１１ａおよび１１ｂの他端は、正電源端子７に接続されている。
【０００３】
このような差動増幅回路において、高周波になると利得が低下するという現象が生じるが、負荷インダクタ１１ａおよび１１ｂを導入しておくことにより、高周波数でこれらのインピーダンスが大きくなることを利用して、負荷のインピーダンスを上げ、利得の減少を防いでいる。
【０００４】
特許文献２には、渦巻き状のスパイラルインダクタの中心部分に位置する端部にバンプによる接続を行うための領域を設けた構成が開示されている。
【０００５】
特許文献３には、半導体集積回路内でアルミ配線と外部とを電気的に接続するためにパッドが形成され、そのパッドに高周波信号が通過するように構成された半導体装置が開示されている。この半導体装置において、パッドと半導体集積回路のベースとなる半導体基板との間に存在する寄生容量に並列接続され、パッドと半導体基板との間に位置するように、金属コイルをパッドに一体化させて形成し、寄生容量とコイルとで、高周波信号に対応する共振周波数を有する共振回路を構成している。
【０００６】
特許文献４には、高誘電率薄膜キャパシタ、スパイラルインダクタ、接地用バイアホールおよびボンディングパッドからなり、２個の連続した高誘電率膜キャパシタ、バイアホール、ボンディングパッドをスパイラルインダクタの中央に構成した受動素子回路が開示されている。ここで、ボンディングパッドは、スパイラルインダクタの引き出しである。  特許文献２、特許文献３、および特許文献４は、いずれもスパイラルインダクタの一端に設けられたパッドをスパイラルインダクタの中央に配置した構成である。
【特許文献１】特開２００４−２７４４６３号公報
【特許文献２】特開平１１−３４０４２０号公報
【特許文献３】特開２００２−１２４６３８号公報
【特許文献４】特開平１０−３３５５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、要求される動作周波数が高くなると、回路の寄生容量による信号減衰が大きくなるため、それを補うために大きなピーキング量が必要になる。このため、図１４に示した負荷インダクタ１１ａおよび１１ｂのインダクタンスを大きくする必要があり、負荷インダクタ１１ａおよび１１ｂが半導体集積回路に占める面積が増大するという課題があった。
【０００８】
また、半導体集積回路においては、多数の回路が形成されており、それぞれに負荷インダクタを導入しようとすると、多数の負荷インダクタが必要となり、面積が増大するという課題もある。
【課題を解決するための手段】
【０００９】
本発明によれば、
半導体基板と、
前記半導体基板上に形成された多層配線構造と、
前記多層配線構造の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む半導体装置が提供される。
【００１０】
本発明によれば、
基材と、
前記基材の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む回路基板が提供される。
【００１１】
このような構成とすることにより、スパイラルインダクタ内部のデッドスペースにフリップチップ実装用端子が形成された構成とすることができ、省スペース化することができる。
【００１２】
また、本発明の半導体装置または回路基板において、スパイラルインダクタは、高周波における利得低下を補償するピーキング用に導入される。そのため、本発明のスパイラルインダクタは、インピーダンス整合を目的としたモノリシックマイクロ波集積回路(ＭＭＩＣ)の共振回路のインダクタ程高いＱ値が必要とされない。従って、スパイラルインダクタをフリップチップ実装用端子を取り囲むように配置しても、スパイラルインダクタにより、半導体装置または回路基板の利得低下を補償することができる。
【００１３】
本発明の半導体装置または回路基板は、前記スパイラルインダクタに囲まれた前記フリップチップ実装用端子を含む複数のフリップチップ実用端子をさらに含むことができ、前記複数のフリップチップ実用端子は、前記基材の表面に平面配置された構成とすることができる。
【００１４】
本発明の半導体装置または回路基板によれば、多数のスパイラルインダクタを設けた場合でも、そのためのスペース増加を抑えることができ、回路基板のサイズを小さく保つことができる。
【００１５】
本発明の半導体装置または回路基板において、前記基材は、半導体基板と、当該半導体基板上に形成された多層配線構造とを含むことができる。ここで、半導体基板と多層配線構造を含む半導体装置は、たとえば差動増幅回路として機能するように構成することができる。
【００１６】
本発明において、スパイラルインダクタは、高周波における半導体装置の利得低下を補償するピーキング用に導入される。そのため、スパイラルインダクタをフリップチップ実装用端子を取り囲むように配置しても、スパイラルインダクタにより、半導体装置の利得低下を補償することができる。
【００１７】
また、本発明の回路基板において、前記基材には、それぞれその一端が前記フリップチップ実装用端子として機能する複数の貫通電極が設けられ、前記スパイラルインダクタは、前記複数の貫通電極の少なくとも一つと接続された構成とすることができる。
【００１８】
ここで、スペーサは、たとえばインターポーザとすることができ、その上にＩＣチップ等をフリップチップ実装してパッケージ化することができる。このような場合に、スペーサにスパイラルインダクタが形成されているので、高周波におけるＩＣチップの利得低下を補償することができる。
【発明の効果】
【００１９】
本発明によれば、インダクタを含む回路基板および半導体装置を省スペース化することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
（第一の実施の形態）
本実施の形態において、回路基板は、半導体装置である。本実施の形態において、基材は、半導体基板および当該半導体基板上に形成された多層配線構造を含む。また、フリップチップ実装用端子は、フリップチップ実装用パッドである。本実施の形態における、半導体装置１００は、上記図１４に示したような差動増幅回路として機能する構成とすることができる。
【００２２】
図１は、本実施の形態における半導体装置の構成を示す上面図である。
半導体装置１００は、基材１０１と、基材１０１の表面に平面配置された複数のフリップチップ実装用パッド１０２と、平面視において、一のフリップチップ実装用パッド１０２を囲むように形成されたスパイラルインダクタ１０４と、を含む。ここで、複数のフリップチップ実装用パッド１０２は、マトリクス状に配置される。スパイラルインダクタ１０４に囲まれたフリップチップ実装用パッド１０２は、当該スパイラルインダクタ１０４と電気的に接続されていない。
【００２３】
図２は、図１のＡ−Ａ断面図である。
基材１０１は、半導体基板１１０と、その上に形成された多層配線構造とを含む。ここで、多層配線構造は、層間絶縁膜１１２と拡散防止膜１１４との積層構造である。層間絶縁膜１１２には、配線１２０とビアプラグ１３４とが交互に形成される。配線１２０は、たとえば銅を含む配線金属膜１１６およびバリアメタル膜１１８を含む。また、最上層の配線１２０上には、フリップチップ実装用パッド１０２が形成される。フリップチップ実装用パッド１０２は、バリアメタル膜１２４、たとえば銅を含む金属膜１２６、および拡散防止膜１２８により構成される。また、最上層の配線１２０が形成されたのと同じ層中に、スパイラルインダクタ１０４が形成される。スパイラルインダクタ１０４は、たとえば銅を含む金属膜１３０およびバリアメタル膜１３２により構成される。
【００２４】
また、多層配線構造の下層部には、抵抗１４４が形成される。抵抗１４４は、たとえばポリシリコンにより構成することができる。スパイラルインダクタ１０４と抵抗１４４は、配線１４０およびビアプラグ１４２により電気的に接続される。なお、ここでは、抵抗１４４が多層配線構造の下層部に形成される例を示したが、抵抗１４４は、多層配線構造中のどの箇所に形成されてもよい。
【００２５】
ここで、一例として、スパイラルインダクタ１０４は図１４の負荷インダクタ１１ａまたは１１ｂ、抵抗１４４は図１４の負荷抵抗１ａまたは１ｂに対応する。図２には図示していないが、半導体基板１１０上には、トランジスタが形成されており、当該トランジスタは抵抗１４４に接続される。本実施の形態において、スパイラルインダクタ１０４は、高周波における半導体装置１００の利得低下を補償するピーキング用に導入される。そのため、スパイラルインダクタ１０４は、インピーダンス整合を目的とする共振回路のインダクタ程高いＱ値が必要とされない。従って、本実施の形態において、スパイラルインダクタ１０４の直下に配線１４０、ビアプラグ１４２、抵抗１４４等の回路素子を配置することができる。また、スパイラルインダクタ１０４をフリップチップ実装用パッド１０２を取り囲むように配置しても、スパイラルインダクタ１０４により、装置１００の利得低下を補償することができる。
【００２６】
図３は、本実施の形態における半導体装置１００の他の例を示す上面図である。
ここでは、半導体装置１００は、平面視において、複数のフリップチップ実装用パッド１０２をそれぞれ囲むように形成された複数のスパイラルインダクタ１０４を含む。この場合も、基材１０１は、図２に示したのと同様に、半導体基板１１０と、その上に形成された多層配線構造とを含む。
【００２７】
本実施の形態における半導体装置１００によれば、平面視において、スパイラルインダクタ１０４が、フリップチップ実装用パッド１０２を囲むように形成されるため、省スペース化を図ることができる。そのため、図３に示したように、多数のスパイラルインダクタ１０４を設けた場合でも、そのためのスペース増加を低く抑えることができ、半導体装置１００のサイズを小さく保ったまま、多数のスパイラルインダクタ１０４を含む構成とすることができる。本実施の形態における半導体装置において、スパイラルインダクタは、高周波における利得低下を補償するピーキング用に導入される。そのため、スパイラルインダクタを電気的に接続されていないフリップチップ実装用端子を取り囲むように配置しても、スパイラルインダクタにより、半導体装置または回路基板の利得低下を補償することができる。
【００２８】
以下、半導体装置１００の種々の変形例を説明する。図４は、本実施の形態における半導体装置１００の他の例を示す上面図である。
ここでは、複数のフリップチップ実装用パッド１０２が千鳥状に配置されている。この構成においても、図３に示したように、複数のスパイラルインダクタ１０４を含む構成とすることもできる。このように、複数のフリップチップ実装用パッド１０２は、どのようなパターンに配置されていてもよい。
【００２９】
図５は、図１のＡ−Ａ断面図の他の例を示す。ここでは、スパイラルインダクタ１０４が形成される層が、最上層の配線１２０と同層ではないという点で、図２に示したものと異なる。このように、スパイラルインダクタ１０４は、多層配線構造のどの層に形成されてもよい。
【００３０】
図６は、図１のＡ−Ａ断面図の他の例を示す。ここでは、スパイラルインダクタ１０４が、複数の層にわたって形成される点で、図２や図５に示した構成と異なる。ここで、スパイラルインダクタ１０４は、二層にわたって形成されており、それぞれの層に形成されたスパイラルインダクタ１０４ａおよび１０４ｂが接続される。これにより、スパイラルインダクタ１０４の抵抗を下げることができる。なお、図６においては、スパイラルインダクタ１０４が二層に形成された例を示したが、スパイラルインダクタ１０４は、三層以上にわたって形成することもできる。
【００３１】
図７は、スパイラルインダクタ１０４が三層にわたって形成された場合の、各層のスパイラルインダクタ１０４ａ、１０４ｂ、および１０４ｃの接続状態を示す図である。ここでは、第一層のスパイラルインダクタ１０４ａ、第二層のスパイラルインダクタ１０４ｂ、および第三のスパイラルインダクタ１０４ｃが、それぞれ上下の層に形成されたスパイラルインダクタ１０４ａ、１０４ｂ、または１０４ｃと２カ所で接続される。このように、複数層に形成されたスパイラルインダクタ１０４ａ〜１０４ｃを並列に接続することにより、スパイラルインダクタ１０４の抵抗を下げることができる。
【００３２】
図８は、スパイラルインダクタ１０４が三層にわたって形成された場合の、各層のスパイラルインダクタ１０４ａ、１０４ｂ、および１０４ｃの接続状態の他の例を示す図である。ここでは、第一層のスパイラルインダクタ１０４ａの一端ａと第二層のスパイラルインダクタ１０４ｂの他端ｂとが接続され、第二層のスパイラルインダクタ１０４ｂの一端ｃと第三のスパイラルインダクタ１０４ｃの一端ｄとがそれぞれ接続される。これにより、スパイラルインダクタ１０４は、渦巻き状のコイルを形成する。このように、異なる層に形成された複数のスパイラルインダクタ１０４ａ〜１０４ｃを渦巻き状に直列に接続することにより、スパイラルインダクタ１０４のインダクタ値を適宜変更することができる。この構成により、インダクタ値の大きいスパイラルインダクタ１０４を省スペースに配置することができる。
【００３３】
図９、図１０、および図１１は、本実施の形態における半導体装置１００の他の例を示す上面図である。ここで、スパイラルインダクタ１０４は、平面視において、複数のスパイラルインダクタ１０４を囲むように形成される。このように、スパイラルインダクタ１０４は、種々の形状とすることができ、平面視において、所望の数のフリップチップ実装用パッド１０２を囲むように形成することができる。ここでは各例において、一つのスパイラルインダクタ１０４しか示していないが、いずれの例においても、半導体装置１００は、複数のスパイラルインダクタ１０４を有する構成とすることもできる。
【００３４】
なお、以上の実施の形態において、複数のフリップチップ実装用パッド１０２の中には、信号が伝達される信号線に接続されるもの、あるいは電源線またはアース線に接続されるものがある。スパイラルインダクタ１０４は、自己が取り囲んでおらず、電源線またはアース線に接続されたフリップチップ実装用パッド１０２と、基材１０１の多層配線構造中で、電気的に接続されてよい。
【００３５】
本実施の形態における半導体装置１００によれば、スパイラルインダクタ１０４内部のデッドスペースにフリップチップ実装用パッド１０２が形成された構成とすることができ、省スペース化することができる。
【００３６】
（第二の実施の形態）
本実施の形態において、回路基板は、複数の貫通電極が形成されたスペーサである。本実施の形態において、フリップチップ実装用端子は、貫通電極の一端である。
【００３７】
図１２は、本実施の形態におけるスペーサの構成を示す図である。図１２（ａ）は、スペーサの上面図、図１２（ｂ）は、図１２（ａ）のＢ−Ｂ断面図である。
スペーサ２００は、基材２０１と、基材２０１の表面にその一端がそれぞれ平面配置された複数の貫通電極２０２ａおよび２０２ｂと、複数の貫通電極２０２ａをそれぞれ囲むように形成された複数のスパイラルインダクタ２０４とを含む。基材２０１は、たとえばガラス基板やシリコン基板とすることができる。本実施の形態において、各スパイラルインダクタ２０４の一端および他端は、いずれかの貫通電極２０２ｂと接続される。スパイラルインダクタ２０４に内包された貫通電極２０２ａは、スパイラルインダクタ２０４とは接続されない。スパイラルインダクタ２０４は、このスパイラルインダクタ２０４が内包しているのとは異なる貫通電極２０２ｂと一端および他端が接続される。
【００３８】
基材２０１は、たとえばガラス等の非導電性材料により構成することができる。本実施の形態において、スパイラルインダクタ２０４は、貫通電極２０２ｂに接続されているため、貫通電極２０２ｂを介して、他の回路素子に電気的に接続することができる。また、基材２０１は、シリコン基板とすることもできる。
【００３９】
本実施の形態におけるスペーサ２００をたとえばインターポーザとして用い、その上にＩＣチップ等をフリップチップ実装することができる。このような場合に、スペーサ２００にスパイラルインダクタ２０４が形成されているので、高周波におけるＩＣチップの利得低下を補償することができる。
【００４０】
図１３は、本実施の形態におけるスペーサ２００の他の例を示す上面図である。
ここでは、スパイラルインダクタ２０４が複数の貫通電極２０２を囲むように形成される。ここで、スパイラルインダクタ２０４は、自己に接続されていない貫通電極２０２を内包する。また、本例でも、スパイラルインダクタ２０４の一端および他端は、いずれかの貫通電極２０２と接続される。ここでは、スパイラルインダクタ２０４の一端および他端のいずれも、それぞれ、スパイラルインダクタ２０４に内包された貫通電極２０２と接続される。
【００４１】
なお、本実施の形態においても、貫通電極２０２の配置やスパイラルインダクタ２０４の配置、またはスパイラルインダクタ２０４の形状は、種々の構成とすることができる。
【００４２】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００４３】
【図１】実施の形態における半導体装置の構成を示す上面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】実施の形態における半導体装置の他の例を示す上面図である。
【図４】実施の形態における半導体装置の他の例を示す上面図である。
【図５】図１のＡ−Ａ断面図の他の例を示す図である。
【図６】図１のＡ−Ａ断面図の他の例を示す図である。
【図７】スパイラルインダクタが三層にわたって形成された場合の、各層のスパイラルインダクタの接続状態を示す図である。
【図８】スパイラルインダクタが三層にわたって形成された場合の、各層のスパイラルインダクタの接続状態の他の例を示す図である。
【図９】実施の形態における半導体装置の他の例を示す上面図である。
【図１０】実施の形態における半導体装置の他の例を示す上面図である。
【図１１】実施の形態における半導体装置の他の例を示す上面図である。
【図１２】実施の形態におけるスペーサの構成を示す図である。
【図１３】実施の形態における半導体装置の他の例を示す上面図である。
【図１４】差動増幅回路を示す図である。
【符号の説明】
【００４４】
１００  半導体装置
１０１  基材
１０２  フリップチップ実装用パッド
１０４  スパイラルインダクタ
１１０  半導体基板
１１２  層間絶縁膜
１１４  拡散防止膜
１１６  配線金属膜
１１８  バリアメタル膜
１２０  配線
１２２  ポリイミド膜
１２４  バリアメタル膜
１２６  金属膜
１２８  拡散防止膜
１３０  金属膜
１３２  バリアメタル膜
１３４  ビアプラグ
１４０  配線
１４２  ビアプラグ
１４４  抵抗
２００  スペーサ
２０１  基材
２０２  貫通電極
２０２ａ  貫通電極
２０２ｂ  貫通電極
２０４  スパイラルインダクタ
【図１】
2006245545.tif 000003
【図２】
2006245545.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006245545.tif 000012
【図１１】
2006245545.tif 000013
【図１２】
2006245545.tif 000014
【図１３】
2006245545.tif 000015
【図１４】
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