(57)【要約】【課題】  簡易な工程でグローバル段差を低減でき、画素の微細化が図れるとともに、シェーディングを抑制して画像特性の良い固体撮像装置の製造方法を提供する。【解決手段】  ＭＯＳトランジスタが形成された半導体基板１の表面を、シリコン酸化膜３で覆う。シリコン酸化膜３の上に、レジストパターン１１を形成する。シリコン酸化膜３を、その厚みの一部が残るようにエッチング処理する。レジストパターン１１を除去して、残ったシリコン酸化膜３が完全に除去されるまで、シリコン酸化膜３の全面をエッチング処理することにより、レジストパターン１１で覆われていたシリコン酸化膜３の厚みを薄くするとともにサイドウォールスペーサ７を形成する。そして、半導体基板１の全面を層間絶縁膜で覆った後、その表面を平坦化する。これにより、グローバル段差を低減できる。【選択図】  図１
2006012999.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面を層間絶縁膜で覆い、その表面を平坦化した固体撮像装置を製造する方法であって、
半導体基板の主面にゲート電極を形成する工程と、
前記半導体基板の主面に不純物を注入することにより、第１、第２、および第３の拡散層を形成する工程と、
前記半導体基板の表面を覆う第１の絶縁膜を形成する工程と、
前記第１、第２、および第３の拡散層のうち、少なくとも前記第１の拡散層を被覆するマスク層パターンを形成する工程と、
前記マスク層パターンをマスクとして、前記第１の絶縁膜を、膜厚方向に対してその厚みの一部が残るようにエッチング処理する第１のエッチング工程と、
前記マスク層パターンを除去する工程と、
前記エッチング処理により残った前記第１の絶縁膜が完全に除去されるまで、前記第１の絶縁膜の全面をエッチング処理することにより、前記マスク層パターンで覆われていた前記第１の絶縁膜の厚みを薄くするとともに、前記ゲート電極の側壁にサイドウォールスペーサを形成する第２のエッチング工程と、
前記半導体基板の全面を第２の絶縁膜で覆う工程と、
前記第２の絶縁膜の表面を平坦化する工程とを備える、固体撮像装置の製造方法。
【請求項２】
前記第１の拡散層は、フォトダイオードであり、
前記第２の拡散層は、フローティングディフュージョンであることを特徴とする、請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記第１のエッチング工程は、前記第１の絶縁膜を膜厚方向に対して１０％〜９０％までエッチング処理することを特徴とする、請求項１に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の製造方法に関し、より特定的には、層間絶縁膜で覆われた基板表面を平坦化できる固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
固体撮像装置では、ＭＯＳトランジスタに対してＬＤＤ（Lightly  Doped  Drain）構造が採用されている（例えば、特許文献１）。ＬＤＤ構造は、チャンネル領域での熱拡散を抑えてリーク電流の増加や特性変動を抑制するためのものであり、例えば、ドレイン領域に高濃度不純物領域と低濃度不純物領域とを形成することで実現される。このような不純物領域を形成するためのマスクとして、ゲート電極の側壁には、サイドウォールスペーサが形成される。
【０００３】
図５は、ＬＤＤ構造のＭＯＳトランジスタを製造する過程における、各段階での基板およびその上面の断面図である。以下、図５を用いて、ＬＤＤ構造を有するＭＯＳトランジスタの製造方法を説明する。
【０００４】
図５（ａ）は、ＭＯＳトランジスタが形成された基板の表面を、酸化膜で覆った様子を示す。まず、半導体基板２１の主面に、ゲート絶縁膜２４ａを形成する。そして、ＬＯＣＯＳ（local  oxidation  of  silicon）法により、分離酸化膜２２ａおよび２２ｂを形成する。次に、分離酸化膜２２ａおよび２２ｂの間における半導体基板２１の主面に、ゲート絶縁膜２４ａを介してゲート電極２４を形成する。
【０００５】
次に、分離酸化膜２２ａおよび２２ｂとゲート電極２４とをマスクとして、半導体基板２１の主面に、半導体基板２１と反対導電型の不純物をイオン注入法などにより注入する。これにより、半導体基板２１の主面には、ソース領域２５、ドレイン領域２６、およびフォトダイオード（以下、ＰＤと記載する）領域（図示せず）が形成される。ソース領域２５は、ＰＤ領域で発生した信号電荷を信号電圧に変換するためのフローティングディフュージョン（以下、ＦＤと記載する）領域を含む。
【０００６】
上記した各拡散層が形成されることで、半導体基板２１の主面には、ＭＯＳトランジスタが形成される。この半導体基板２１の主面を、シリコン酸化膜２３で覆う。シリコン酸化膜２３の一部は、後述のように、ＬＤＤ構造を形成するためのサイドウォールスペーサとなる。
【０００７】
図５（ｂ）は、シリコン酸化膜２３をパターニングするためのマスクパターンを、基板上に形成した様子を示す。まず、シリコン酸化膜２３の上にレジストを塗布することにより、レジスト膜を形成する。このレジスト膜に露光および現像を行って、所望の形状にパターニングされたレジストパターン３１を形成する。レジストパターン３１は、後述のエッチング処理において、プラズマエッチング装置によるイオン照射ダメージから、ＰＤ領域およびソース領域２５を保護するような形状にパターニングされる。
【０００８】
図５（ｃ）は、シリコン酸化膜２３をエッチング（エッチバック）処理した後の様子を示す。レジストパターン３１をマスクとして、シリコン酸化膜２３をプラズマエッチング装置でエッチバックする。これにより、所望の形状にパターン形成されたシリコン酸化膜２３ａが得られる。また、ゲート電極２４のドレイン領域２６側の側壁には、サイドウォールスペーサ２７が形成される。
【０００９】
図５（ｄ）は、基板の主面にＬＤＤ構造のＭＯＳトランジスタが形成された様子を示す。まず、サイドウォールスペーサ２７をマスクとして、上記した不純物と同導電型であってかつ不純物濃度の高い不純物を、ドレイン領域２６に向けて注入する。これにより、ドレイン領域２６に高濃度不純物領域２６ａが形成され、ＬＤＤ構造のＭＯＳトランジスタが得られる。そして、レジストパターン３１を、プラズマアッシング装置を用いたアッシング処理により除去する。
【００１０】
上記のように構成された半導体基板２１は、その表面を、層間絶縁膜で覆うことにより、基板表面の平坦化が図られる。図６（ａ）は、ＬＤＤ構造のＭＯＳトランジスタが形成された半導体基板２１の表面を、層間絶縁膜３２で覆った様子を示す。まず、基板の全面にＢＰＳＧ（Boro−Phosho  Silicate  Glass）膜を成膜する。そして、このＢＰＳＧ膜をアニール処理することによって、層間絶縁膜３２を形成する。
【００１１】
層間絶縁膜３２の表面には凹凸があり、表面段差が大きいことから、ＣＭＰ（Chemical  Mechanical  Polishing：化学的機械的研磨）処理などによる表面平坦化処理を行う。図６（ｂ）は、層間絶縁膜３２にＣＭＰ処理を施した後の様子を示す。表面平坦化処理により層間絶縁膜３２の表面は概ね平坦化されているが、ゲート電極２４の上部付近では、層間絶縁膜３２の盛り上りが大きくなっている。このため、基板の表面には、表面段差Ｈ２が生じている。これは、ゲート電極２４上にあるシリコン酸化膜２３ａの膜厚ｄ３が厚いために、基板表面とゲート電極２４上のシリコン酸化膜２３ａの上面との段差が大きくなっているからである。表面段差Ｈ２は、画素セルのサイズやレイアウトによっても若干異なるが、約１５０ｎｍ以上ある。
【００１２】
上記のように表面平坦化処理が施された層間絶縁膜３２の上に、配線パターンを形成するためのコンタクトホールの形成や、カラーフィルタや集光レンズなどの形成などを行うことで、固体撮像装置が得られる。
【００１３】
ところで、固体撮像装置は、複数の画素がマトリクス状に配列された画素部と、この画素部の周囲に配置された周辺回路部とを備える。上記説明では、画素に含まれるＭＯＳトランジスタを例に挙げて説明したが、ＭＯＳトランジスタは、周辺回路部にも含まれている。上述のように、各ＭＯＳトランジスタでは、特に、ゲート電極２４上で層間絶縁膜３２が盛り上がっているため、基板全体としてみると、その表面には凹凸が生じる。
【００１４】
また、画素部のポリシリコン配線の配線率は、周辺回路部のポリシリコン配線の配線率よりも高いことから、層間絶縁膜３２の盛り上がりは、基板の周辺部から画素部の中央付近に向けて大きくなっており、その結果、基板全体の表面段差が大きくなる。このような基板全体の表面段差は、グローバル段差と呼ばれている。
【特許文献１】特開２００２−１９０５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
固体撮像装置では、チップサイズの拡大を抑えて多画素化する必要性から、特に、上層のアルミニウム配線の微細化が進んでいる。このような配線パターンを実現するために、例えば、解像度は高いが焦点深度が浅いフォトリソ用ステッパーでレジストにパターン形成がなされる。
【００１６】
しかし、グローバル段差が大きいと、微細な配線パターンの形成が困難であり、寸法精度の確保が十分でないため、固体撮像装置の信頼性の面で問題が生じる。また、グローバル段差は、配線不良の原因となるだけでなく、シェーディングの原因にもなることから、その低減が求められている。
【００１７】
グローバル段差を低減するためには、層間絶縁膜３２の盛り上がりが大きい画素部において、ゲート電極２４上のシリコン酸化膜２３ａの厚みｄ３を薄くすることが最も有効である。しかし、シリコン酸化膜２３ａは、エッチングダメージを防止する役割だけでなく、ＬＤＤ構造を形成するためのサイドウォールスペーサ２７を形成する役割も有する。したがって、図６（ｂ）において、シリコン酸化膜２３の厚みｄ３は、サイドウォールスペーサ２７の厚みｄ１よりも薄くすることはできない。
【００１８】
なお、特許文献１には、基板の全面を薄い酸化膜で覆った後、ゲート電極の側壁にサイドウォールスペーサを形成する技術が提案されているが、この方法は製造工程が煩雑である。また、ドレイン領域の付近で行われるエッチング処理の回数が増えるため、ドレイン領域にエッチングによるダメージを与えやすくなり、リーク電流による画像特性の劣化が生じやすくなる。
【００１９】
それゆえに、本発明の目的は、簡易な工程でグローバル段差を低減でき、画素の微細化が図れ、しかもシェーディングを抑制して画像特性の良い固体撮像装置の製造方法を提供することである。
【課題を解決するための手段】
【００２０】
上記課題を解決する発明は、基板の表面を層間絶縁膜で覆い、その表面を平坦化した固体撮像装置を製造するための方法に向けられている。この製造方法では、まず、半導体基板の主面にゲート電極を形成する。次に、半導体基板の主面に不純物を注入することにより、第１、第２および第３の拡散層を形成する。次に、半導体基板の表面を覆う第１の絶縁膜を形成する。次に、第１、第２、および第３の拡散層のうち、少なくとも第１の拡散層を被覆するマスク層パターンを形成する。次に、第１のエッチング処理として、マスク層パターンをマスクとして、第１の絶縁膜を、膜厚方向に対してその厚みの一部が残るようにエッチング処理する。次に、マスク層パターンを除去する。次に、第２のエッチング処理として、第１のエッチング処理により残った第１の絶縁膜が完全に除去されるまで、第１の絶縁膜の全面をエッチング処理する。これにより、マスク層パターンで覆われていた第１の絶縁膜の厚みを薄くするとともに、ゲート電極の側壁にサイドウォールスペーサを形成する。次に、半導体基板の全面を第２の絶縁膜で覆う。そして、第２の絶縁膜の表面を平坦化する。
【００２１】
第１の拡散層とは、フォトダイオードであり、第２の拡散層は、フローティングディフュージョンである。また、第１のエッチング処理では、第１の絶縁膜を膜厚方向に対して１０％〜９０％までエッチバックすることが好ましい。
【００２２】
このように、第１のエッチング処理において、マスク層パターンで覆われていない第１の絶縁膜の厚みを薄くしておき、第２のエッチング処理において、厚みが薄くなった第１の絶縁膜を完全に除去してサイドウォールスペーサを形成することで、サイドウォールスペーサの厚みを変えることなく、基板表面とゲート電極上の第１の絶縁膜との段差を低減できる。これにより、ゲート電極上における第２の絶縁膜の盛り上がりを低減でき、ひいてはグローバル段差を低減できる。
【発明の効果】
【００２３】
以上のように本発明の固体撮像装置の製造方法によれば、ＭＯＳトランジスタを覆う第１の絶縁膜を、２回のエッチング処理にわけてパターン形成することで、ＬＤＤ構造が採用されたＭＯＳトランジスタを備える固体撮像装置であっても、サイドウォールスペーサの厚みを変えることなく、グローバル段差を低減できる。これにより、より平坦化された基板表面が得られることから、配線などを高精度にパターン形成することが可能となり、固体撮像装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施形態に係る固体撮像装置の製造方法について説明する。本実施形態に係る固体撮像装置は、ＣＭＯＳ型の固体撮像装置であり、複数の画素がマトリクス状に配列された画素部と、その周囲に配置された周辺回路部とを備える。各画素および周辺回路部には、アンプやスイッチなどを構成する複数のＭＯＳトランジスタが備えられている。
【００２５】
各画素は、ＰＤ領域が形成される第１の拡散層、ＦＤ領域およびソース領域を含む第２の拡散層、ドレイン領域が形成される第３の拡散層、並びにゲート電極を含む。ＰＤ領域は、受光した光を信号電荷に変換する。
【００２６】
以下に、画素内に形成されたトランジスタであって、ＰＤ領域で生じた信号電荷を転送するための転送用ＭＯＳトランジスタを例に挙げて、本発明の実施形態に係る固体撮像装置の製造方法について、図面を参照しながら説明する。
【００２７】
図１は、本発明の実施形態に係る固体撮像装置を製造する過程における各段階での基板およびその上面の断面図である。図１（ａ）は、ＭＯＳトランジスタが形成された基板の表面を、第１の絶縁膜としての酸化膜で覆った様子を示す。まず、シリコンの半導体基板１の主面に、ゲート絶縁膜４ａを形成する。そして、ＬＯＣＯＳ法により、分離酸化膜２ａおよび２ｂを形成する。次に、分離酸化膜２ａおよび２ｂの間における半導体基板１の主面に、ゲート絶縁膜４ａを介してゲート電極４を形成する。
【００２８】
次に、分離酸化膜２ａおよび２ｂとゲート電極４とをマスクとして、半導体基板１の主面に、半導体基板１と反対導電型の不純物をイオン注入法などにより注入する。これにより、半導体基板１の主面には、第１、第２、および第３の拡散層が形成される。第１の拡散層は、ＰＤ領域（図示せず）を含む。ＰＤ領域は、受光した光を信号電荷に変換する。第２の拡散層は、ＦＤ領域（図示せず）およびソース領域５を含む。ＦＤ領域は、ＰＤ領域で生じた信号電荷を信号電圧に変換する。ソース領域５は、ＦＤ領域からの延長部である。ＦＤ領域とＰＤ領域とは、ゲート電極を挟んで隣接する位置にある。第３の拡散層は、ドレイン領域６を含む。ドレイン領域６には、後述のようにＬＤＤが形成される。
【００２９】
このようにしてＭＯＳトランジスタが形成された半導体基板１の主面を、ＴＥＯＳ（tetraethoxy  silane）などのシリコン酸化膜３で覆う。シリコン酸化膜３は、熱ＣＶＤ（Chemical  Vapor  Deposition）法により、例えば１５０ｎｍ〜２００ｎｍの膜厚で成膜される。このシリコン酸化膜３の一部は、後述のように、ＬＤＤを形成するためのサイドウォールスペーサとなる。
【００３０】
図１（ｂ）は、シリコン酸化膜３をパターニングするためのマスクパターンを、基板上に形成した様子を示す。まず、シリコン酸化膜３の上にレジストを塗布することにより、レジスト膜を形成する。このレジスト膜に露光・現像を行って、所望の形状にパターニングされたレジストパターン１１を形成する。レジストパターン１１は、後述のエッチバック時において、ＰＤ領域およびソース領域５を、プラズマエッチング装置によるイオン照射ダメージから保護するような形状にパターニングされる。
【００３１】
ここで、ＰＤ領域およびソース領域５を、イオン照射ダメージから保護する理由について説明する。上述のように、ＰＤ領域は受光した光を信号電荷に変換して蓄積し、ＦＤ領域はＰＤ領域で生じた信号電荷を転送する。したがって、ＰＤ領域や、ＦＤ領域を含むソース領域５にダメージが生じると、得られた信号電荷が、半導体基板１の表面に生じたエッチングダメージ層の欠陥を介してリーク電流として失われる。これにより、固体撮像装置の感度は低下し、画像特性が悪化するためである。
【００３２】
図１（ｃ）は、シリコン酸化膜３に第１のエッチング処理を施した様子を示す。第１のエッチング処理では、レジストパターン１１をマスクとして、シリコン酸化膜３を、プラズマエッチング装置を用いてドライエッチングする。ここで、本実施形態では、図５に示す従来の固体撮像装置の製造方法とは異なり、シリコン酸化膜３を、その膜厚方向に対してその厚みの一部が残るようにエッチバックする。これにより、レジストパターン１１で覆われた以外の部分の膜厚が薄くなったシリコン酸化膜３ａが得られる。
【００３３】
第１のエッチング処理では、シリコン酸化膜３を、その膜厚方向に対して１０〜９０％の範囲でエッチング処理することが好ましい。例えば、従来と同様のプラズマエッチング装置を用いて同条件でドライエッチングするときには、エッチバック時間を従来の半分とすることで、シリコン酸化膜３を、膜厚方向に対して５０％までエッチバックできる。
【００３４】
また、プラズマエッチング処理は、異方性のエッチング条件であるために、シリコン酸化膜３の表面から基板方向に向かってエッチングが進行する。したがって、ゲート電極４の側壁に沿って形成されているシリコン酸化膜３の膜厚はほぼ変えることなく、レジストパターン１１で覆われていないシリコン酸化膜３の膜厚を薄くすることができる。
【００３５】
図１（ｄ）は、レジストパターン１１を除去した様子を示す。レジストパターン１１は、プラズマアッシング装置を用いたアッシング処理により除去する。本実施形態に係るアッシング処理とは、レジストパターン１１を完全に除去することを意味しており、処理上可能であれば、例えば、レジストパターン１１をアッシング処理した後、表面を清浄にするためにウエット洗浄を加えてもよい。
【００３６】
図１（ｅ）は、シリコン酸化膜３に第２のエッチング処理を施した様子を示す。第２のエッチング処理では、第１のエッチング処理により膜厚が薄くなった部分が完全に除去されるまで、シリコン酸化膜３の全面をエッチング処理する。これにより、レジストパターン１１で覆われていた部分の膜厚が薄くなったシリコン酸化膜３ｂが得られる。また、ゲート電極４の側壁にはサイドウォールスペーサ７が形成され、ドレイン領域６が基板の表面に露出する。
【００３７】
第２のエッチング処理は、従来公知の終点検出により処理を終了させてもよいが、例えば、従来と同様のプラズマエッチング装置を用いて同条件でドライエッチングするときには、従来の半分のエッチバック時間を終了の目安として行うことで実現できる。
【００３８】
図１（ｆ）は、基板の主面にＬＤＤ構造のＭＯＳトランジスタが形成された様子を示す。まず、サイドウォールスペーサ７をマスクとして、上記した不純物と同導電型でかつ濃度の高い不純物を、ドレイン領域６に向けて注入する。これにより、ドレイン領域６に高濃度不純物領域６ａが形成され、ＬＤＤ構造のＭＯＳトランジスタが形成される。
【００３９】
上記のように構成された半導体基板１は、その表面を、層間絶縁膜で覆うことにより、基板表面の平坦化が図られる。図２（ａ）は、ＬＤＤ構造のＭＯＳトランジスタが形成された半導体基板１の表面を、層間絶縁膜１２で覆った様子を示す。まず、基板の全面にＢＰＳＧ膜を成膜する。そして、このＢＰＳＧ膜にアニール処理を行って、層間絶縁膜１２を形成する。層間絶縁膜１２の表面の凹凸は、図６（ａ）に示す従来例よりも緩やかになっている。
【００４０】
図２（ｂ）は、層間絶縁膜１２に、ＣＭＰ処理などの表面平坦化処理を施した状態を示す。層間絶縁膜１２の表面を、ＣＭＰ装置を用いて研磨することにより平坦化する。基板の表面段差Ｈ１は、図６（ｂ）に示す従来の基板の表面段差Ｈ２よりも小さくなっている。これは、シリコン酸化膜３を、第１のエッチング処理と第２のエッチング処理とに分けてエッチング処理することにより、ゲート電極４上のシリコン酸化膜３ａの膜厚ｄ２が上記した従来例よりも薄くなり、このシリコン酸化膜３ａと基板表面との段差を低減できたことによる。
【００４１】
なお、ゲート電極４の上部にあるシリコン酸化膜３ｂの厚みｄ２は従来のシリコン酸化膜２３ａの厚みｄ３よりも薄くなっているが、サイドウォールスペーサ７の厚みｄ１は従来のサイドウォールスペーサ２７の厚みｄ１と変わっていないため、所望のＬＤＤを実現できる。
【００４２】
以上のようにして得られた本実施形態に係る固体撮像装置では、ゲート電極４上の層間絶縁膜１２の盛り上がりが低減されているので、基板全体の表面段差、すなわちグローバル段差も従来のグローバル段差よりも低減されている。
【００４３】
また、シリコン酸化膜３は、第１および第２のエッチング処理が施されているが、エッチングダメージの生じやすいドレイン領域６の上部は、サイドウォールスペーサ７によって覆われているため、ドレイン領域６にエッチングダメージを与えることはない。
【００４４】
ここで、シリコン酸化膜に対するエッチング処理とグローバル段差との関係を説明する。以下の説明では、第１のエッチング処理に要する時間を「第１ドライエッチ時間」、第２のエッチング処理に要する時間を「第２ドライエッチ時間」と称す。図３は、第１および第２のドライエッチ時間を合わせたドライエッチ時間全体に対する第１ドライエッチ時間が占める割合（以下、第１ドライエッチ時間割合と称す）と、グローバル段差との関係を示すグラフである。
【００４５】
図３において、グローバル段差は、第１ドライエッチ時間割合が１００％であるとき、すなわち、第２ドライエッチ時間が０であるときに最も大きくなっている。第１ドライエッチ時間割合が１００％であるときは、図５に示す従来の製造方法に相当する。グローバル段差は、第１ドライエッチ時間割合が１００％から低くなるに従って小さくなっており、第１ドライエッチ時間割合が０％であるときに最小となっている。第１ドライエッチ時間割合が０％であるときは、レジストパターン１１を除去した後に、ＰＤ領域およびＦＤ領域を含めてシリコン酸化膜３は全面的にエッチバックされる。したがって、ゲート電極４上のシリコン酸化膜３は完全に除去されており、グローバル段差は最小となる。
【００４６】
次に、シリコン酸化膜に対するエッチング処理と固体撮像装置の製造歩留まりとの関係について説明する。図４は、第１ドライエッチ時間割合と歩留まりとの関係を示すグラフである。ここで、固体撮像装置の歩留まり評価は、層間絶縁膜の表面にレジストを塗布してリソグラフィーにより配線構造を形成することを想定して、層間絶縁膜表面の凹凸よるパターン形成不良に基づいて行った。
【００４７】
具体的には、層間絶縁膜１２で覆われた基板の表面をＣＭＰ処理し、この層間絶縁膜１２の表面に、コンタクトホールを形成するための配線パターン（図示せず）を形成した。そして、得られたパターン形成の良否に基づき歩留まりを求めた。なお、配線パターンは、凹凸によるパターン形成不良が敏感に現れるため、不良品の確認が容易なことから、次のようにパターニングした。すなわち、形成するコンタクトホール径は、設計値０．２０μｍに対して１０％減（０．１８μｍ）の規格下限を狙って（露光量３８ｍＪ）パターニングした。
【００４８】
図４において、第１ドライエッチ時間割合が１００％のときが、従来の歩留まりを表す。歩留まりは、第１ドライエッチ時間割合が５０％のときに最も良くなっており、約４０％以上１００％未満の範囲で、従来よりも歩留まりが改善されている。これは、図３に示すように、グローバル段差が低減されたことで基板表面の平坦度が向上しているためであり、コンタクトホール径が管理パターンの規格下限の状態であっても、ウエハ全体におけるリソグラフィーのパターニング精度が向上したものと考えられる。
【００４９】
これに対し、第１ドライエッチ時間割合が０％のときには、基板表面の平坦度が良いにもかかわらず、歩留まりは悪くなる。これは、上述のように、ＰＤ領域およびＦＤ領域を含めてシリコン酸化膜３が全面的にエッチングされるので、エッチバック時のイオン照射によってＰＤ領域およびＦＤ領域がダメージを受け、歩留まりが低下したものと考えられる。すなわち、第１ドライエッチ時間割合が少なすぎると、グローバル段差は低減できるものの製造歩留まりが低下し、第１ドライエッチ時間割合が高すぎると、十分なグローバル段差の低減効果が得られない。従って、第１ドライエッチング時間割合は、シリコン酸化膜２３を完全にエッチバックする時間の５０％±１０％の範囲とすることが望ましい。
【００５０】
図３および図４に示した結果から、第１ドライエッチ時間割合と、グローバル段差および歩留まりとの関係を考慮すると、第１ドライエッチ時間割合が１０％〜９０％の範囲であれば、グローバル段差を低減できるとともに、歩留まりを向上できることがわかる。
【００５１】
なお、上記実施形態では、固体撮像装置の構造の分離酸化膜にはＬＯＣＯＳ法を用いたがそれに限定する必要はなく、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いた分離酸化膜の場合でもよい。
【００５２】
また、第１エッチング、アッシング、第２エッチングという各処理は、それぞれ異なる装置で処理をしてもよく、レジストアッシャー用の反応室付きのエッチング装置であれば、インラインによる連続処理をしてもよい。また、一つのエッチングチャンバーで、第１エッチング、アッシング、第２エッチングの各処理を連続して行ってもよい。
【００５３】
また、上記実施形態では、サイドウォールスペーサ７をゲート電極４のドレイン領域６側に形成した例を挙げて説明したが、サイドウォールスペーサ７は、ソース領域５の側に形成されていてもよく、その形成個所は特に限定されるものではない。すなわち、ＭＯＳトランジスタのＬＤＤ構造は、ゲート電極のソース領域側に形成してもよく、あるいは、ゲート電極の両側に形成しても良い。
【００５４】
また、上記実施形態では、画素内の転送用ＭＯＳトランジスタにおいてゲート電極上の酸化膜の厚みを薄くする例を挙げて説明したが、周辺回路に含まれるＭＯＳトランジスタについても本発明の製造方法を適用することで、より一層グローバル段差を低減できる。これにより、周辺回路部の微細な配線パターンの形成が可能となる。
【００５５】
さらに、上記実施形態に係る固体撮像装置は、ＭＯＳ型固体撮像装置を例にあげて説明したが、ＣＣＤなどに適用してもよい。
【産業上の利用可能性】
【００５６】
本発明に係る固体撮像装置は、グローバル段差を低減でき、固体撮像装置の歩留まりを向上できるという特徴を有するので、ＭＯＳ型固体撮像装置などに好適に使用できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係る固体撮像装置の製造工程を説明する図
【図２】本発明の実施形態に係る固体撮像装置の製造工程を説明する図
【図３】シリコン酸化膜のエッチング時間とグローバル段差との関係を示すグラフ
【図４】シリコン酸化膜のエッチング時間と固体撮像装置の歩留まりとの関係を示すグラフ
【図５】従来の固体撮像装置の製造工程を説明する図
【図６】従来の固体撮像装置の製造工程を説明する図
【符号の説明】
【００５８】
１，２１  半導体基板
２ａ，２ｂ，２２ａ，２２ｂ  分離酸化膜
３，２３  シリコン酸化膜
３ａ，３ｂ，２３ａ  シリコン酸化膜
７，２７  サイドウォールスペーサ
４，２４  ゲート電極
５，２５  ソース領域
６，２６  ドレイン領域
６ａ，２６ａ  高濃度不純物領域
１１，３１  レジストパターン
１２，３２  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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