(57)【要約】【課題】  高い耐圧を維持しつつオン抵抗を低減化することができる半導体素子を提供する。【解決手段】  ＧａＮチャネル層１上にＡｌＧａＮバリア層２が形成され、この上にソース電極３、ドレイン電極４が形成され、この２つの電極に挟まれた位置に、バリア層２とショットキー接合を形成するゲート電極５が形成されている。ゲート電極２は、長手部分と短手部分が周期的に現れる櫛型形状を有する。【選択図】  図１
2006269586.tif 000002
【特許請求の範囲】
【請求項１】
第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に形成され前記第１の窒化物半導体とはバンドギャップが異なる第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層に接続された第１の主電極と、
前記第２の半導体層に接続された第２の主電極と、
前記第２の半導体層の前記第１及び第２の主電極の間の位置に接続された制御電極と
を有する半導体素子において、
前記制御電極が、前記第１の主電極と前記第２の主電極とを結ぶ第１方向の長さに関し、第１の長さを有する第１部分と、この第１の長さより短い第２の長さを有する第２部分とを備え、この第１部分と第２部分とが前記第１方向と交わる第２方向において周期的に形成され、かつ
前記制御電極と前記第２の主電極との間の距離が前記第２方向において周期的に変化するように構成された
ことを特徴とする半導体素子。
【請求項２】
前記第２部分の前記第２方向における幅が、前記第１の長さと前記第２の長さとの差よりも小さいことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記制御電極の下の前記第２の半導体層の厚さが他の領域と比べて薄いことを特徴とする請求項１記載の半導体素子。
【請求項４】
前記第２の半導体層の厚さが薄くなっている領域が、少なくとも前記第１部分及び前記第２部分の形状に沿って形成されていることを特徴とする請求項３記載の半導体素子。
【請求項５】
第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に形成され前記第１の窒化物半導体とはバンドギャップが異なる第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層に接続されたアノード電極と、
前記第２の半導体層に前記アノード電極と対向するように接続されたカソード電極とを有する半導体素子において、
前記アノード電極が、前記アノード電極とカソード電極とを結ぶ第１方向の長さに関し、第１の長さを有する第１部分と、この第１の長さより短い第２の長さを有する第２部分とを備え、この第１部分と第２部分とが前記第１方向と交わる第２方向において周期的に形成され、かつ
前記アノード電極と前記カソード電極との間の距離が前記第２方向において周期的に変化するように構成された
ことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高パワー出力制御に用いられる半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなど回路にはスイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。現在の主な素子材料であるシリコンでは、低オン抵抗化はもはや限界に近づいていると考えられ、オン抵抗を更に低減するには素子材料の変更が必要である。そこで、ＧａＮやＡｌＧａＮなどの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることが提案されている。こうした材料を用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的に低オン抵抗化が可能である。
【０００３】
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子で、低オン抵抗が得られやすい素子として、ＡｌＧａＮ／ＧａＮへテロ構造を用いたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）が知られている（例えば、特許文献１参照）。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ピエゾ分極により発生する高電子濃度により、低オン抵抗を実現するものである。
【０００４】
より低オン抵抗のＨＦＥＴを実現するためには、オン抵抗を決める主な要因であるゲート・ドレイン間のオフセット部分の抵抗であるドリフト抵抗と、ゲート電極下のチャネル部分の抵抗であるチャネル抵抗を低減することが有効である。しかし、ドリフト抵抗は、耐圧とトレードオフの関係にあり、必要な耐圧を保ちつつ低減することは困難である。一方、チャネル抵抗は耐圧に関係無く、チャネル長を短くすることでオン抵抗を低減することが可能である。しかし、チャネル長を短くし過ぎると、短チャネル効果により高電圧印加時にチャネル電位が変化し、リーク電流が流れてしまうため、短チャネル化にも限界がある。
【特許文献１】特開２００４−２２８４８１号公報（段落［００２１］〜［００２３］他）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高い耐圧を維持しつつオン抵抗を低減化することができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係る半導体素子は  第１の窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に形成され前記第１の窒化物半導体とは組成が異なる第２の窒化物半導体からなる第２の半導体層と、前記第２の半導体層に接続された第１の主電極と、前記第２の半導体層に接続された第２の主電極と、前記第２の半導体層の前記第１及び第２の主電極の間の位置に接続された制御電極とを有する半導体素子において、前記制御電極が、前記第１の主電極と前記第２の主電極とを結ぶ第１方向の長さに関し、第１の長さを有する第１部分と、この第１の長さより短い第２の長さを有する第２部分とを備え、この第１部分と第２部分とが前記第１方向と交わる第２方向において周期的に形成され、かつ前記制御電極と前記第２の主電極との間の距離が前記第２方向において周期的に変化するように構成されたことを特徴とする。
【０００７】
本発明の第２の態様に係る半導体素子は、第１の窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に形成され前記第１の窒化物半導体とは組成が異なる第２の窒化物半導体からなる第２の半導体層と、前記第２の半導体層に接続されたアノード電極と、前記第２の半導体層に前記アノード電極と対向するように接続されたカソード電極とを有する半導体素子において、前記アノード電極が、前記アノード電極とカソード電極とを結ぶ第１方向の長さに関し、第１の長さを有する第１部分と、この第１の長さより短い第２の長さを有する第２部分とを備え、この第１部分と第２部分とが前記第１方向と交わる第２方向において周期的に形成され、かつ前記アノード電極と前記カソード電極との間の距離が前記第２方向において周期的に変化するように構成されたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、チャネルでのリーク電流を抑制しつつ短チャネル長を得ることで、高い耐圧を維持しつつオン抵抗を低減化することができる半導体素子を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
［第１の実施形態］  図１は本発明の第１の実施の形態に係わる横型ＧａＮ―ＨＦＥＴの構成を模式的に示す平面図と、この平面図におけるａ−ａ’、ｂ−ｂ’断面図である。なお、平面図では、電極３乃至５の形状のみを示し、他の部分は省略している。以下の実施の形態の説明でも同様である。
【００１１】
このＧａＮ−ＨＦＥＴは、断面図に示すように、ノンドープＧａＮ層をチャネル層１とし、その上にノンドープＡｌＧａＮ層をバリア層２として形成している。そして、このバリア層２上にソース電極３、及びドレイン電極４が形成され、この２つの電極３、４に挟まれた位置に、バリア層２とショットキー接合を形成するゲート電極５が形成されている。
【００１２】
ゲート電極５は、図１の平面図に示すように、ドレイン電極４側に向いた櫛型の形状をしている。すなわち、図２に示すように、ゲート電極５は、Ｘ軸方向（ソース電極３からドレイン電極４に向かう方向）の長さ（ゲート長）がＹ軸方向において周期的に変化している。換言すれば、ゲート電極５は、長さＬ１を有する矩形の長手部分と、長さＬ２（Ｌ２＜Ｌ１、好ましくはＬ２≦１／２×Ｌ１）を有する矩形の短手部分とがＹ軸方向に周期的に現れるものである。
【００１３】
通常、スイッチング素子のオン抵抗は、ゲート・ドレイン間のオフセット部分の抵抗であるドリフト抵抗と、ゲート電極下のチャネル部分の抵抗であるチャネル抵抗で決まる。ドリフト抵抗及びチャネル抵抗は、それぞれオフセット部分の長さ（ドリフト長）及びチャネル長に比例して増加する。このため、低オン抵抗化には、ドリフト長とチャネル長を低減することが有効である。電圧を印加した場合、その電圧はドリフト部分で保持することから、ドリフト長は耐圧に依存する。従って、ドリフト抵抗の低減のためドリフト長を短くすることは、耐圧の低下をも招来する。一方、チャネル長は耐圧に依存しないことから、短チャネル化（短ゲート化）により、耐圧を低下させることなくオン抵抗を低減させることが可能である。しかし、短ゲート化していった場合、短チャネル効果により高電圧印加時にはチャネル部の電位が変化してしまうため、チャネルにリーク電流が流れてしまう。このため、短ゲート化によるオン抵抗の低減にも限界があった。しかし、図１に示す本実施の形態では、ゲート長を全体に短くするのではなく、長手部分のゲート長Ｌ１は長いままとし、短手部分のゲート長Ｌ２を好ましくはＬ１の半分以下とすることにより、短ゲート化を図っている。この構造の場合、高電圧が印加されても、短手部分の電界を、これを両側から挟み込む長手部分で遮蔽することで、短チャネル効果を抑制し、チャネルにリーク電流が流れないようにすることができる。そして、オン状態では、短手部分でのチャネル抵抗は小さいため、オン抵抗の低減が可能となる。このように、本実施の形態によれば、チャネルのリーク電流を抑制したまま短ゲート化を行ない低いオン抵抗を有するスイッチング素子を実現することが可能となる。
【００１４】
なお、長手部分での電界遮蔽を確実なものとするためには、図２に示すように、短手部分の幅Ｌｇが、Ｌ１とＬ２の差であるＬｄよりも小さくされているのが望ましい。これにより、ドレインからの電界が短手部分にかかることが確実に防止される。
【００１５】
なお、図１では、長手部分及び短手部分の形状を矩形形状としているが、これに限るものではなく、全体として長手部分と短手部分が周期的に形成されていればよく、その形状は不問である。例えば、図３Ａに示すように、長手部分の形状を半楕円形状することも可能であるし、その他、図３Ｂ、図３Ｃに示すように台形形状、反転台形形状（下辺が上辺より短い）とすることもできる。
【００１６】
［第２の実施形態］  図４は、本発明の第２の実施の形態に係わる横型ＧａＮ−ＨＦＥＴの構造を模式的に示す平面図と、そのａ−ａ’、ｂ−ｂ’断面図である。図１と同一部分には同一番号を付してその詳しい説明は省略する。この第２の実施の形態のＧａＮ−ＦＥＴは、ＡｌＧａＮバリア層２の厚さがゲート電極５の下において薄くされたリセスゲート構造となっている。ＨＦＥＴのゲート閾値電圧は、ＡｌＧａＮバリア層２の厚さに依存する。ＡｌＧａＮバリア層２を薄くすることでゲート閾値電圧を正値側にシフトさせることができる。ＡｌＧａＮバリア層２の厚さを例えばリセスゲート構造の少なくとも薄膜部において１０ｎｍ以下とすることで、ゲート閾値電圧が正の値となり、ノーマリーオフ動作のＨＦＥＴを得ることが可能となる。
【００１７】
図４に示すようにゲート電極５下の一部でも薄くなっていれば、その薄膜部の厚さでゲート閾値電圧は決まる。しかし、図５に示すように、ゲート電極５の近傍を、ゲート電極５直下でない周辺部分も含めて全体的にＡｌＧａＮバリア層２を薄くしてもゲート閾値電圧を正値側にシフトさせることは可能である。この構造の場合、ＡｌＧａＮバリア層２の薄膜部の面積が大きいため、チャネル電子濃度が低くなり、短チャネル効果を抑制する効果が強い。ただし、チャネル抵抗は図４の場合に比べて高くなる。
【００１８】
また、図６に示すように長手部分、短手部分を含めた櫛型形状に沿って、ＡｌＧａＮバリア層２の薄膜部分を形成することも可能である。この構造の場合、ゲート電極５の長手部分による電界遮蔽効果が強くなることで図４の場合よりも短チャネル効果の抑制効果を高めることができ、図５と比べても遜色無い。加えて、短手部分のチャネル抵抗が図５に比べ小さく、図４の構成と同等になっており、全体としてチャネル抵抗を図５に比べ低減化することが可能となる。
【００１９】
［第３の実施形態］  図７は、本発明の第３の実施の形態に係わる横型ＧａＮ−ＨＦＥＴの構造を模式的に示す平面図と、そのａ−ａ’、ｂ−ｂ’断面図である。図１と同一部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。図７に示す構造では、ゲート電極５下にゲート絶縁膜６が形成され、いわゆるＭＩＳゲート構造となっている点が、上記の実施の形態と異なっている。これにより、図１〜５のようなショットキー接合に比べて、劇的にゲートリーク電流を低減することが可能となる。ＭＩＳゲート構造はショットキーゲート構造に比べて、ゲート容量が小さく、短チャネル効果が起き易い。このため、本実施の形態のように、ゲート電極をドレイン電極４側を向いた櫛型形状とすることは、短チャネル効果の抑制と低オン抵抗化のために有効である。また、図８、９に示すように、このＭＩＳゲート構造とリセスゲート構造と組み合わせた構造も実施可能である。図８は、バリア層２の薄膜部を長手部分と短手部分の共通部分のみとした場合を示しており、図９は、薄膜部をゲート電極５の形状に沿わせた場合を示している。図示は省略するが、図５と同様に、ゲート電極５の近傍を、ゲート電極５直下でない周辺部分も含めて全体的にＡｌＧａＮバリア層２を薄くすることも可能である。
【００２０】
［第４の実施形態］  図１０は、本発明の第４の実施の形態に係わる横型ＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。図１０に示す構造では、ゲート電極５を覆うようにパッシベーション絶縁膜７が形成され、その上にソース電極３に接続されたフィールドプレート電極８が形成されている。これにより、ゲート電極５端部の電界を緩和して、高耐圧を実現することが可能である。このとき、フィールドプレート電極８はゲート電極５よりもドレイン電極４側（図１０中においてゲート電極５の右側）まで延引されているのが、電界を緩和して高耐圧を実現する上で好ましい。なお、図１０では、フィールドプレート電極８がソース電極３に接続されている例を示したが、ゲート電極５にフィールドプレート電極８が接続されてドレイン電極４に向かって延引されていても同様な効果が得られる。また、図１１に示すようにドレイン電極４に接続された第２のフィールドプレート電極９を形成すると、ドレイン電極４端部の電界も緩和することができ、更に高耐圧を実現することができる。
【００２１】
［第５の実施形態］  図１２は、本発明の第５の実施の形態に係わる横型ＧａＮ−ＨＦＥＴの構造を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。この実施の形態では、ゲート電極５とＡｌＧａＮバリア層２の間にＧａＮキャップ層１０が形成されている点で、上記の実施の形態と異なっている。この形態の場合、ゲートにおけるショットキー接合の実効的なバリア厚が厚くなり、リーク電流を抑制することが可能となる。更に、アルミニウム（Ａｌ）を含まないＧａＮキャップ層１０でＡｌＧａＮバリア層２の表面を覆うことにより、プロセスダメージによる酸化を低減することが可能となり、界面チャージによる電流コラプスを低減することが可能となる。
【００２２】
なお、この第５の実施の形態のようにＧａＮキャップ層１０を形成する形態においても、図１３に示すようにリセスゲート構造を組み合わせて、プロセスダメージを低減しつつ、ゲートしきい値電圧を制御することが可能となる。さらにまた、図１４に示すようにＭＩＳゲート構造と組み合わせても実施可能である。
【００２３】
［第６の実施形態］  図１５は、本発明の第６の実施の形態に係わる横型ＧａＮヘテロショットキーバリアダイオード（以下、ＧａＮ−ＨＳＢＤという）の構造を模式的に示す断面図である。この実施の形態のＨＳＢＤは、アノード電極１１とカソード電極１２とを有している。
【００２４】
そして、このアノード電極１１が、上記の実施の形態のゲート電極と同様に、カソード電極１２に向いた側が長手部分と短手部分とが周期的に繰り返す櫛型形状を有している。アノード電極１１の長さ（アノード電極長）を短くすることで、上記の実施の形態と同様、オン抵抗を低減することが可能となる。そして、アノード電極の長手部分と短手部分とが周期的に形成されることでカソード電極１２からの電界を遮蔽し、リーク電流を抑制することが可能である。
【００２５】
また、図１６に示すようにアノード電極１１下のＡｌＧａＮバリア層２を薄くすることで、ダイオードの順方向しきい値電圧を低減することが可能となり、さらにオン抵抗を低減することが可能である。
【００２６】
［第７の実施形態］  図１７は、本発明の第７の実施の形態に係わる横型ＧａＮ−ＨＳＢＤの構造を模式的に示す断面図である。この実施の形態では、ＡｌＧａＮバリア層２の表面を覆うようにパッシベーション絶縁膜７が形成され、その上にアノード電極１１に接続されたフィールドプレート電極８が形成されている。これにより、アノード電極１１端部の電界を緩和して、リーク電流を低減し、高耐圧を実現することが可能である。また、図１８に示すようにカソード電極１２に接続された第２のフィールドプレート電極９を更に形成すると、カソード電極１２端部の電界も緩和することができ、更に高耐圧を実現することができる。
【００２７】
［第８の実施形態］  図１９は、本発明の第８の実施の形態に係わる横型ＧａＮ−ＨＳＢＤの構造を模式的に示す断面図である。この実施の形態では、アノード電極１１とＡｌＧａＮバリア層２の間にＧａＮキャップ層１０が形成されている。これにより、ショットキー接合の実効的なバリア厚が厚くなり、リーク電流を抑制することが可能となる。更に、アルミニウム（Ａｌ）を含まない層で表面を覆うことにより、プロセスダメージによる酸化を低減することが可能となり、界面チャージによる電流コラプスを低減することが可能となる。また、図２０に示すように、アノード電極１１直下のＡｌＧａＮバリア層２を薄くしたリセスゲート構造を併せて採用することにより、プロセスダメージを低減しつつ、しきい値電圧を低減し、オン電圧を低減することが可能となる。
【００２８】
以上、本発明の実施の形態を説明したが、この発明はこれら実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、第１乃至第８の実施形態では、基板を図示していないが、サファイア基板やＳｉＣ基板、Ｓｉ基板、ＧａＮ基板のいずれでも実施可能であり、特に基板材料に限定されることはない。また、基板の絶縁性や導電性、さらにその導電型にも限定されない。
【００２９】
また、上記の実施の形態は、ＡｌＧａＮバリア層とＧａＮチャネル層とを組み合わせたヘテロ接合半導体素子として説明したが、ＧａＮとＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮなどの組み合わせによるヘテロ接合素子でも本発明は適用可能である。また、ノンドープＡｌＧａＮバリア層とノンドープＧａＮキャップ層を用いて説明を行ったが、ｎ型ＡｌＧａＮ層、ｎ型ＧａＮ層を用いても実施可能である。
【００３０】
その他、次のような改変、置換、追加等が可能である。
（１）第１の窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に形成され前記第１の窒化物半導体とはバンドギャップが異なる第２の窒化物半導体からなる第２の半導体層と、前記第２の半導体層に接続された第１の主電極と、
前記第２の半導体層に接続された第２の主電極と、前記第２の半導体層の前記第１及び第２の主電極の間の位置に接続された制御電極とを有する半導体素子において、前記制御電極が、前記第１の主電極と前記第２の主電極とを結ぶ第１方向の長さに関し、第１の長さを有する第１部分と、この第１の長さより短い第２の長さを有する第２部分とを備え、この第１部分と第２部分とが前記第１方向と交わる第２方向において周期的に形成され、かつ前記制御電極と前記第２の主電極との間の距離が前記第２方向において周期的に変化するように構成されたことを特徴とする半導体素子。
（２）前記第２部分の前記第２方向における幅が、前記第１の長さと前記第２の長さとの差よりも小さいことを特徴とする（１）記載の半導体素子。
（３）前記第１部分は前記第１方向を長手方向とする矩形形状を有する（１）記載の半導体素子。
（４）前記第１部分は、前記第１方向を長軸とする半楕円形状である（１）記載の半導体素子。
（５）前記制御電極の下の前記第２の半導体層の厚さが他の領域と比べて薄いことを特徴とする（１）記載の半導体素子。
（６）前記第２の半導体層の厚さが薄くなっている領域が、少なくとも前記第１部分及び前記第２部分の形状に沿って形成されていることを特徴とする（５）記載の半導体素子。
（７）前記制御電極上に絶縁膜が形成され、前記絶縁膜上に前記制御電極を覆うように前記第１の主電極から前記第２の主電極の方向に伸びたフィールドプレート電極を有することを特徴とする請求項１記載の半導体素子。
（８）前記第２の主電極に接続され前記絶縁膜上を前記第１の主電極方向に伸びた第２のフィールドプレート電極を更に備えたことを特徴とする（７）記載の半導体素子。
（９）前記第２の半導体層上に選択的に前記第２の窒化物半導体とはバンドギャップが異なる第３の窒化物半導体からなる第３の半導体層が形成されていることを特徴とする（１）記載の半導体素子。
（１０）前記制御電極と前記第３の半導体層との間に絶縁膜が形成されていることを特徴とする（９）記載の半導体素子。
（１１）第１の窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に形成され前記第１の窒化物半導体とはバンドギャップが異なる第２の窒化物半導体からなる第２の半導体層と、前記第２の半導体層に接続されたアノード電極と、前記第２の半導体層に前記アノード電極と対向するように接続されたカソード電極とを有する半導体素子において、前記アノード電極が、前記アノード電極とカソード電極とを結ぶ第１方向の長さに関し、第１の長さを有する第１部分と、この第１の長さより短い第２の長さを有する第２部分とを備え、この第１部分と第２部分とが前記第１方向と交わる第２方向において周期的に形成され、かつ前記アノード電極と前記カソード電極との間の距離が前記第２方向において周期的に変化するように構成されたことを特徴とする半導体素子。
（１２）前記第２部分の前記第２方向における幅が、前記第１の長さと前記第２の長さとの差よりも小さいことを特徴とする（１１）記載の半導体素子。
（１３）前記第１部分は前記第１方向を長手方向とする矩形形状を有する（１１）記載の半導体素子。
（１４）前記第１部分は、前記第１方向を長軸とする半楕円形状である（１１）記載の半導体素子。
（１５）前記アノード電極の下の前記第２の半導体層の厚さが他の領域と比べて薄いことを特徴とする（１１）記載の半導体素子。
（１６）前記第２の半導体層の厚さが薄くなっている領域が、少なくとも前記第１部分及び前記第２部分の形状に沿って形成されていることを特徴とする（１５）記載の半導体素子。
（１７）前記第２の半導体層の上に絶縁膜が形成され、前記アノード電極又は前記カソード電極の一方に接続され前記絶縁膜上を介して前記アノード電極又は前記カソード電極の他方を覆うように形成されたフィールドプレート電極を有することを特徴とする（１１）記載の半導体素子。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図２】第１の実施の形態の係るＧａＮ―ＨＦＥＴのゲート電極５の形状の一例を示している。
【図３Ａ】第１の実施の形態に係るＧａＮ―ＨＦＥＴのゲート電極５の形状の別の例を示している。
【図３Ｂ】第１の実施の形態に係るＧａＮ―ＨＦＥＴのゲート電極５の形状の別の例を示している。
【図３Ｃ】第１の実施の形態に係るＧａＮ―ＨＦＥＴのゲート電極５の形状の別の例を示している。
【図４】本発明の第２の実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図５】本発明の第２の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図６】本発明の第２の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図７】本発明の第３の実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図８】本発明の第３の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図９】本発明の第３の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１０】本発明の第４の実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１１】本発明の第４の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１２】本発明の第５の実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１３】本発明の第５の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１４】本発明の第５の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１５】本発明の第６の実施形態に係るＧａＮ−ＨＳＢＤの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１６】本発明の第６の実施形態の変形例に係るＧａＮ−ＨＳＢＤの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１７】本発明の第７の実施形態に係るＧａＮ−ＨＳＢＤの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１８】本発明の第７の実施形態の変形例に係るＧａＮ−ＨＳＢＤの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図１９】本発明の第８の実施形態に係るＧａＮ−ＨＳＢＤの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【図２０】本発明の第８の実施形態の変形例に係るＧａＮ−ＨＳＢＤの構成を模式的に示す平面図とそのａ−ａ’、ｂ−ｂ’断面図である。
【符号の説明】
【００３２】
１・・・ＧａＮチャネル層、  ２・・・ＡｌＧａＮバリア層、  ３・・・ソース電極、  ４・・・ドレイン電極、  ５・・・ゲート電極、  ６・・・ゲート絶縁膜、  ７・・・パッシベーション絶縁膜、  ８・・・フィールドプレート電極、  ９・・・第２のフィールドプレート電極、  １０・・・ＧａＮキャップ層、  １１・・・アノード電極、１２・・・カソード電極。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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