(57)【要約】【課題】  信号伝送素子あるいは遅延時間可変伝送素子の最短遅延伝送時間より短い時間間隔の遅延信号列を得ることと、得られた遅延信号列に付随する不都合を解決することである。【解決手段】  遅延時間の異なる複数の信号伝送素子あるいは遅延時間の異なる複数の遅延時間可変伝送素子を組み合わせて用いることによって、信号伝送素子あるいは遅延時間可変伝送素子の最短遅延伝送時間より短い時間間隔の遅延信号列を得ることが可能になった。しかし、最初の遅延出力は信号伝送素子あるいは遅延時間可変伝送素子の最短遅延伝送時間以上になる不具合を、遅延信号列と関係する信号を新たな時間基準信号と同じく遅らせることで解消したものである。【選択図】  図２
2006352184.tif 000002
【特許請求の範囲】
【請求項１】
第一の信号伝送素子を縦続接続した第一の信号伝送素子列において、信号入出力点および信号伝送素子縦続接続点に第一の信号伝送素子とは異なる伝送遅延時間の第二の信号伝送素子あるいは第二の信号伝送素子を縦続接続した第二の信号伝送素子列を接続し、第二の信号伝送素子の信号出力点あるいは第二の信号伝送素子列の信号出力点および信号伝送素子縦続接続点から信号を取り出すと同時に第一の信号伝送素子列の信号入出力点および信号伝送素子縦続接続点からも信号を取り出して出力する信号遅延伝送回路であって、第一の信号伝送素子列の信号入出力点および信号伝送素子縦続接続点から取り出した信号のみを出力する場合、あるいは第一の信号伝送素子の代わりに第二の信号伝送素子を用いて信号伝送素子列を作り信号入出力点および信号伝送素子縦続接続点から取り出した信号のみを出力する場合よりも更に短い時間間隔である第一の信号伝送素子と第二の信号伝送素子の伝送遅延時間の差となる時間間隔の遅延信号列を出力する信号遅延伝送回路。
【請求項２】
第一の信号伝送素子を縦続接続した第一の信号伝送素子列において、信号入出力点および信号伝送素子縦続接続点に前記信号伝送素子と伝送遅延時間の異なる第二の信号伝送素子あるいは第二の信号伝送素子を縦続接続した第二の信号伝送素子列を接続し、更に、第一の信号伝送素子や第二の信号伝送素子を含め伝送遅延時間の異なる第三あるいは複数種類の信号伝送素子を第二の信号伝送素子と同様に第一の信号伝送素子列や第二の信号伝送素子列やその他の信号伝送素子列に接続することによって作られる信号遅延伝送回路であって、第一第二を含む複数の信号伝送素子の信号出力点あるいは信号伝送素子列の信号出力点および信号伝送素子の縦続接続点から信号を取り出し出力することで複数の信号伝送素子の伝送遅延時間の差となる時間間隔の遅延信号列を出力する信号遅延伝送回路。
【請求項３】
第一の信号伝送素子を縦続接続した信号伝送素子列において、信号入出力点および信号伝送素子縦続接続点に前記第一の信号伝送素子の遅延時間を2dとすると、遅延時間がほぼd×(2n+1)「nは1以上の正の整数」となる第二の信号伝送素子あるいは第二の信号伝送素子を縦続接続した第二の信号伝送素子列を接続し、第二の信号伝送素子の信号出力点あるいは第二の信号伝送素子列の信号出力点および信号伝送素子縦続接続点から信号を取り出し、第一の信号伝送素子列の信号入出力点および信号伝送素子縦続接続点から取り出した信号と共に用いることにより、第一の信号伝送素子列の信号入出力点および信号伝送素子縦続接続点から取り出した信号のみを用いる場合よりも更に短い時間間隔の遅延信号列を出力する信号遅延伝送回路。
【請求項４】
遅延時間がほぼd×(2n+1)「nは1以上の正の整数」となる第一の信号伝送素子を縦続接続した信号伝送素子列において、信号入出力点および信号伝送素子縦続接続点に遅延時間が2dとなる第二の信号伝送素子あるいは第二の信号伝送素子を縦続接続した第二の信号伝送素子列を接続し、第二の信号伝送素子の信号出力点あるいは第二の信号伝送素子列の信号出力点および信号伝送素子縦続接続点から信号を取り出し、第一の信号伝送素子列の信号入出力点および信号伝送素子縦続接続点から取り出した信号と共に用いることにより、第一の信号伝送素子列の信号入出力点および信号伝送素子縦続接続点から取り出した信号のみを用いる場合、あるいは第一の信号伝送素子の代わりに第二の信号伝送素子を用いた場合の信号伝送素子列の信号入出力点および信号伝送素子縦続接続点から取り出した信号のみを用いる場合よりも更に短い時間間隔の遅延信号列を出力する信号遅延伝送回路。
【請求項５】
請求項1及び請求項2及び請求項3及び請求項4において、第一の信号伝送素子及び第二の信号伝送素子に伝送遅延時間可変素子を用いた信号遅延伝送回路。
【請求項６】
請求項1及び請求項2及び請求項3及び請求項4及び請求項5において、異なる大きさの電気容量あるいは一部要素として異なる大きさの電気容量を持った素子等を出力に負荷すること、あるいは伝送素子を製作構成する過程で生じた大きさの異なる電気的容量性負荷等により伝送遅延時間の違いを決定した第一の信号伝送素子と第二の信号伝送素子を用いた信号遅延伝送回路。
【請求項７】
請求項1及び請求項2及び請求項3及び請求項4及び請求項5及び請求項6において、異なる大きさの電気抵抗及び電気的誘導性のどちらかあるいは両方を具備する素子あるいは領域等、あるいは一部要素として異なる大きさの電気抵抗及び異なる大きさの電気的誘導性のどちらかあるいは両方を具備する素子あるいは領域等を介して、出力に電気的容量性のある素子あるいは領域等、あるいは一部要素として電気的容量性のある素子あるいは領域等を負荷すること、あるいは伝送素子を製作構成する過程で生じた電気的容量性負荷等により伝送遅延時間の違いを決定した第一の信号伝送素子と第二の信号伝送素子を用いた信号遅延伝送回路。
【請求項８】
請求項1及び請求項2及び請求項3及び請求項4及び請求項5及び請求項6及び請求項7において、駆動能力の異なる伝送駆動素子等を用いることにより伝送遅延時間の違いを決定した第一の信号伝送素子と第二の信号伝送素子を用いた信号遅延伝送回路。
【請求項９】
請求項1及び請求項2及び請求項3及び請求項4及び請求項5及び請求項6及び請求項7及び請求項8において、伝送駆動素子へ電源電圧や電源電流を供給する素子や装置あるいは素子や装置の設定条件や制御条件等伝送駆動素子等の駆動能力に影響を与える環境を異ならせることにより伝送遅延時間の違いを決定した第一の信号伝送素子と第二の信号伝送素子を用いた信号遅延伝送回路。
【請求項１０】
請求項1及び請求項2及び請求項3及び請求項4及び請求項5及び請求項6及び請求項7及び請求項8及び請求項9において、信号値識別電圧あるいは信号値識別電流レベルの異なる入力部あるいは領域を持つ伝送素子あるいは領域等を用いることにより伝送遅延時間の違いを決定した第一の信号伝送素子と第二の信号伝送素子を用いた信号遅延伝送回路。
【請求項１１】
請求項1及び請求項2及び請求項3及び請求項4及び請求項5及び請求項6及び請求項7及び請求項8及び請求項9及び請求項10において、信号値識別電圧あるいは信号値識別電流レベルの異なる入力部を持つ緩衝増幅器あるいは信号値識別電圧あるいは信号値識別電流レベルの異なるレベル比較器あるいはこれと同様の働きをする素子及び領域等を用いることにより伝送遅延時間の違いを決定した第一の信号伝送素子と第二の信号伝送素子を用いた信号遅延伝送回路。
【請求項１２】
請求項5及び請求項6及び請求項7及び請求項8及び請求項9及び請求項10及び請求項11の方法を用いた信号遅延伝送回路の遅延信号列内のどれか一つの出力と、上記された遅延信号列内のどれか一つの出力とは異なる遅延信号列内のどれかもう一つの出力あるいは信号遅延伝送回路の入力信号のどちらかを位相比較器に入力することによって構成されるDLL「Delay Locked Loop」回路。
【請求項１３】
請求項1から請求項12までの方法を用いた信号遅延伝送回路の遅延信号列の内どれか一つを時間的な基準信号としてその他の遅延信号列と共に出力する信号遅延伝送回路。
【請求項１４】
信号遅延伝送回路の遅延信号列出力を利用する装置において、請求項1から請求項13までの方法を信号遅延伝送回路や遅延信号列出力生成に用いた事により発生する遅延信号列の基準信号や遅延信号の時間遅れと同じ時間遅れを、遅延信号列出力を利用する回路や装置の信号に回路等の前後、中間、内部等で加える事。これにより、遅延信号列出力を利用する装置の本来の時間的な基準信号や基準クロックと遅延信号列出力信号が時間的にずれている事による不具合を解消した回路及び装置。
【請求項１５】
信号遅延伝送回路出力信号である遅延信号列の時間的な基準信号の生成に用いた信号遅延伝送回路と同じ信号伝送素子や伝送遅延時間可変素子や回路及び伝送遅延時間可変制御信号を用いて、信号遅延伝送回路の遅延信号列出力を利用する装置の本来の時間的な基準信号あるいは基準クロックを遅延信号列の時間的な基準信号と同様に遅延させた信号あるいはクロックを生成する事。
このクロックを、D型フリップフロップ等で構成したレジスターにクロックとして与える事及び、そのクロックを利用した回路及び装置。
これにより、遅延信号列出力を利用する回路や装置の信号に遅延信号列の時間的な基準信号と同様な時間遅れを加える事及び、それを利用した回路及び装置。
【請求項１６】
信号遅延伝送回路出力信号である遅延信号列の時間的な基準信号とその他の信号遅延伝送回路出力信号の内のどれかを、例えば排他的論理和(EXOR)等の組み合せ論理回路等を用いて、遅延信号列の時間的な基準信号の立ち上がりエッジと下がりエッジが同方向のエッジとなるクロックを生成する事。なお、組み合せ論理回路等は特定することはない。
このクロックを、D型フリップフロップ等で構成したレジスターにクロックとして与える事及び、そのクロックを利用した回路及び装置。
これにより、遅延信号列出力を利用する回路や装置の信号に遅延信号列の時間的な基準信号と同様な時間遅れを加える事及び、それを利用した回路及び装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、極めて短い時間間隔の遅延信号列を出力する信号伝送遅延素子回路に関するものである。
【背景技術】
【０００２】
今日信号記録装置において記録密度が極めて高くなっている中で、記録媒体に集光したレーザー光等で記録を行うと、光エネルギーは記録点のみならずその近傍周辺にも影響を及ぼすため、集光したレーザー光信号が信号レベル波形のまま媒体に記録されず、異なった記録結果となり、再生される信号が記録信号と異なり高密度記録が実現出来ない等の不具合な現象が生じていた。この不具合を改善するために前後の信号や記録する信号の値、あるいは記録媒体のフォーマット、あるいは記録媒体の材質、あるいは記録媒体の移動速度等により記録時のレーザー光信号の出力レベルや発光時間を補正する方法が案出され記録型CDレコーダーや記録型DVDレコーダーで実用に供されてきた。
【０００３】
最近では更に、利便性や時間効率向上の要求から、記録型CDレコーダーや記録型DVDレコーダーでは記録時間の短縮が重要な課題となって標準再生速度の何倍で記録できるかが競走力や性能判断指標の最大要素の一つとなっている。これに応える高速記録を実現するためには機構や光学装置の高速制御応答性能の実現と共に記録系電子回路の使用可能な信号周波数の向上や高速な応答性能の実現が不可欠である。
【０００４】
記録装置の消費電力低減や製品価格低減のためには、無条件に高価で高速な半導体材料や高価で高速な最先端の製造プロセスを用いることは最適な方法であるとは云えない。現在最も広汎に用いられている安価な半導体材料や製造プロセスを用いることが必要である。しかし、最も高速な信号が要求される記録用レーザー光駆動用信号生成部における記録時近傍効果補正変調信号生成回路で要求される極めて短い時間間隔の遅延信号列を出力する信号遅延伝送回路を通常の信号伝送素子を縦続接続したもので得ることは難しく、更に記録媒体とレーザー光信号照射記録点との相対速度の変化に対応する様に上記の遅延信号列を発生するには遅延時間可変伝送素子を用いることが不可欠であるが、現在最も広汎に用いられている安価な半導体材料や製造プロセスで作成した遅延時間可変伝送素子では、その最短遅延伝送時間が要求される遅延信号列の時間間隔を超えてしまうことから、遅延時間可変伝送素子を単純に縦続接続したもので上記要求の遅延信号列を得ることは不可能であった。
【０００５】
通常、この対応策としては、消費電力低減や製品価格低減を犠牲にして、高価で高速な半導体材料や高価で高速な最先端の製造プロセスを用いて作成したより高速な遅延時間可変伝送素子を単純に縦続接続することで、要求される時間間隔の遅延信号列を作ることであった。あるいは、現在最も広汎に用いられている安価な半導体材料や製造プロセスを用いて遅延時間可変伝送素子を作成し単純に縦続接続することで、要求される高速記録をあきらめて消費電力低減や製品価格低減を確保するものであった。
【特許文献１】特開２００４−１５９１６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする課題は、信号伝送素子あるいは遅延時間可変伝送素子の最短遅延伝送時間より短い時間間隔の遅延信号列を得ることである。
【課題を解決するための手段】
【０００７】
本発明は、遅延時間の異なる複数の信号伝送素子あるいは遅延時間の異なる複数の遅延時間可変伝送素子を用いることが最も主要な特徴である。
【発明の効果】
【０００８】
本発明の信号遅延伝送回路は、信号伝送素子や遅延時間可変伝送素子の最短遅延伝送時間より短い時間間隔の遅延信号列を得ることができるので、現在広汎に用いられている半導体材料や製造プロセスを用いることが可能になり、消費電力低減や製品価格低減と同時に要求される高速記録を実現できるという利点がある。
【発明を実施するための最良の形態】
【０００９】
消費電力増大や製品価格上昇を招く高価で高速な半導体材料や高価で高速な最先端の製造プロセスを用いること無く、現在広汎に用いられている半導体材料や製造プロセスを用いる場合でも、要求される極めて短い時間間隔の遅延信号列の生成を可能とし、最小の消費電力及び製品価格を実現した。
【実施例１】
【００１０】
図２は、本発明装置の実施例であり、請求項3におけるn=1の場合の構成の回路結線図である。１は、第一の信号伝送素子であり,2は第一の信号伝送素子を縦続接続した第一の信号伝送素子列である。
信号やクロックは第一の信号伝送素子列の入力端子3に入力し、第一の信号伝送素子縦続接続点4及び出力端子5から取り出される。
n=1の場合の第一の信号伝送素子の伝送遅延時間は2dであり,
4及び5から2dの整数倍遅延した信号が取り出される。
一方、図２に示す様に、第二の信号伝送素子6が第一の信号伝送素子列2の入力端子3及び、第一の信号伝送素子縦続接続点4に接続される。n=1の場合の第二の信号伝送素子の伝送遅延時間は3dであり, 第二の信号伝送素子の出力端子7から3dの整数倍遅延した信号が取り出される。
図２からも解る様に、図２の実施例では、第一の信号伝送素子1あるいは第二の信号伝送素子6を単独で縦続接続等して構成した信号伝送素子列等で得られる2dあるいは3dの半分あるいは3分の1の時間間隔である第一の信号伝送素子1と第二の信号伝送素子6の伝送遅延時間の差の時間間隔で遅延した信号やクロック信号列を取り出す事ができる。
これにより、図１に示す一種類の信号遅延伝送素子の縦続接続等、従来の方法では実現不可能であった、信号伝送素子の伝送遅延時間限界よりも短時間の極めて短い時間間隔で遅延した信号やクロック信号列を取り出す事が可能になった。
【実施例２】
【００１１】
請求項5に記載される伝送遅延時間を可変する信号伝送素子として用いる伝送遅延時間可変素子の構成接続例を図３に示す。
伝送遅延時間可変素子はCMOSトランジスタ等で製作された反転増幅器(インバーターと呼ぶ)10と11が直列に接続され,それに電源電流を供給する電流源14とインバーターの容量性負荷12及び13によって構成される。
図３では制御端子CTLで最大駆動電流IMAXが可変される電流源14でインバーター10と11に電源電流を供給しているが、2つの独立した電流源により10と11それぞれに電源電流を供給することも同様である。
図３の回路でインバーター10と11、容量性負荷12及び13及び電圧上昇時信号値識別電圧Vrefr等が定まると電流源14の供給出来る最大電源電流IMAX(最大駆動電流と呼ぶ)によりインバーター10と11の出力電圧上昇時間及び電圧上昇時伝送遅延時間Tdrが決定され、それは図３、図４及び数１によって表される。
一方、出力電圧降下時間及び電圧降下時伝送遅延時間Tdfは素子抵抗(Vss側導通時)Rfと容量性負荷12、電源電圧Vdd、電圧降下時信号値識別電圧Vreff等で決定され、それもまた図３、図４及び数２によって表される。
図３、図４では反転増幅器(インバーターと呼ぶ)10と11が直列に接続されて1つの伝送遅延時間可変素子を構成しているため、前段の出力電圧上昇時遅延時間は後段の出力電圧降下時遅延時間と足され1素子の入出力伝送遅延時間Tdは出力電圧上昇時も降下時もTdr+Tdfと対称になる。
【００１２】
【数１】
2006352184.tif 000003
【００１３】
【数２】
2006352184.tif 000004
【実施例３】
【００１４】
図５は、本発明装置の実施例であり、請求項4におけるn=1の場合の構成の回路結線図である。１は、第一の信号伝送素子であり,2は第一の信号伝送素子を縦続接続した第一の信号伝送素子列である。
信号やクロックは第一の信号伝送素子列の入力端子3に入力し、第一の信号伝送素子縦続接続点4及び出力端子5から取り出される。
n=1の場合の第一の信号伝送素子の伝送遅延時間は3dであり,
4及び5から3dの整数倍遅延した信号が取り出される。
一方、図５に示す様に、第二の信号伝送素子6を縦続接続した第二の信号伝送素子列が第一の信号伝送素子列2の入力端子3及び、第一の信号伝送素子縦続接続点4に接続される。n=1の場合の第二の信号伝送素子の伝送遅延時間は2dであり, 第二の信号伝送素子の出力端子7及び8から3dの整数倍遅延した信号が取り出される。
図５の実施例では、第一の信号伝送素子1あるいは第二の信号伝送素子6を単独で縦続接続等して構成した信号伝送素子列等で得られる2dあるいは3dの半分あるいは3分の1の時間間隔である第一の信号伝送素子1と第二の信号伝送素子6の伝送遅延時間の差の時間間隔で遅延した信号やクロック信号列を取り出す事ができる。
これにより、図１に示す一種類の信号遅延伝送素子の縦続接続等、従来の方法では実現不可能であった、信号伝送素子の伝送遅延時間限界よりも短時間の極めて短い時間間隔で遅延した信号やクロック信号列を取り出す事が可能になった。
【００１５】
請求項5に記載される伝送遅延時間を可変する信号伝送素子として用いる伝送遅延時間可変素子の構成接続例を図６に示す。
伝送遅延時間可変素子はCMOSトランジスタ等で製作された差動型反転増幅器(差動型インバーターと呼ぶ)10と11が直列に接続され,それに電源電流を供給する電流源14と差動型インバーターの容量性負荷12及び13によって構成される。
図６の回路で差動型インバーター10と11、容量性負荷12及び13及び電圧上昇時信号値識別電圧Vrefr等が定まると電流源14の供給出来る最大電源電流IMAX(最大駆動電流と呼ぶ)により差動型インバーター10と11の出力電圧上昇時間及び電圧上昇時伝送遅延時間Tdrが決定され、それは図６、図７及び数３によって表される。
出力電圧降下時間及び電圧降下時伝送遅延時間Tdfは容量性負荷12、電源電圧Vdd、電圧降下時信号値識別電圧Vreff等が定まると電流源14の供給出来る最大電源電流IMAX(最大駆動電流と呼ぶ)によりで決定され、それもまた図６、図７及び式３によって表される。
ここで、Vdd側の電流源14の最大駆動電流IMAXとVss側の電流源14の最大駆動電流IMAXが等しく、差動型インバーター10と11のVdd側の増幅素子とVss側の増幅素子の増幅率や駆動力が同様であると、対時間電圧上昇特性と対時間電圧降下特性は対称になりVrefrとVreffはほぼ等しくVddとVssの中央電位になるためTdrとTdfは等しく2段差動型インバーターではTd= Tdr+Tdf=
2Tdr= 2Tdfとなる。
（００１1）で記載したと同様に、図６で示す伝送遅延時間可変素子を用いた請求項4、請求項5で示す信号遅延伝送回路を構成する事が出来、一種類の伝送遅延時間可変素子を用いた従来の方法では実現不可能であった、伝送遅延時間可変素子の伝送遅延時間限界よりも短時間の極めて短い時間間隔で可変的に遅延した信号やクロック信号列を取り出す事を可能にする。
図６、図７では差動型反転増幅器(差動型インバーターと呼ぶ)10と11を直列に接続して1つの伝送遅延時間可変素子を構成しているが、一段であっても出力電圧上昇時遅延時間と出力電圧降下時遅延時間を対称にすることが出来るため、伝送遅延時間可変素子を一段で構成することも可能である。
更に、電源VddやVssや差動型インバーター入力にノイズが混入して遅延時間に影響を与える事も＋側と−側の影響が相殺して消滅する特徴を有するため、ほとんどのノイズの影響を避けることが出来る。
図６で示す伝送遅延時間可変素子を用いた請求項4、請求項5で示す本発明の信号遅延伝送回路は従来の方法図1等では実現不可能であった、伝送遅延時間可変素子の伝送遅延時間限界よりも短時間の極めて短い時間間隔で可変的に遅延した信号やクロック信号列を取り出す事をノイズの影響をほとんど受けずに可能にする。
【００１６】
【数３】
2006352184.tif 000005
【００１７】
請求項1は請求項3及び請求項4の第一と第二の信号伝送素子の伝送遅延時間を特定の関係に固定せず自由に設定する場合を示している。これにより自由に設定した第一と第二の信号伝送素子の伝送遅延時間の差の時間間隔で遅延した信号列を出力する信号遅延伝送回路を得ることが出来る。
請求項2は請求項1における異なる伝送遅延時間の信号伝送素子の種類を多数にした場合を示している。これにより多数の信号伝送素子の伝送遅延時間の差の時間間隔で遅延した信号列を出力する信号遅延伝送回路を得ることが出来る。
【００１８】
請求項6は図３、図５で例を示している様な素子内部回路あるいは素子における容量性負荷Cの容量値を異ならせることや信号伝送素子及び伝送遅延時間可変素子をIC等に設計し製造する過程で造られ、派生する絶縁性を有する部分と導通性を有する部分や領域に起因する容量性負荷Cの容量値を長さや面積や数や厚さ等で異ならせることによって伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることである。
なお、PN接合を逆バイアスして用いられる可変容量を用いこの面積や数や電圧を異ならせ、その電圧を変化させて伝送遅延時間可変素子に応用する等もこれに含まれる一例である。
【００１９】
請求項7は信号伝送素子及び伝送遅延時間可変素子の素子内部回路あるいは素子の出力に異なる値の抵抗やインダクタンス等のインピーダンス要素を直列に挿入し容量性負荷成分との関係で伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることである。
これは、信号伝送素子及び伝送遅延時間可変素子をIC等に設計し製造する過程で造られ、派生する異なる値の抵抗やインダクタンス等のインピーダンス要素も含み、長さや面積や数や厚さ等を異ならせることによって伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることも含む。
また、容量性負荷成分は信号伝送素子及び伝送遅延時間可変素子をIC等に設計し製造する過程で造られ、派生するや絶縁性を有する部分と導通性を有する部分や領域に起因する容量性負荷も含んでおり、上記インピーダンス要素と同時に長さや面積や数や厚さ等を異ならせることによって伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることが出来る。
【００２０】
請求項8は信号伝送素子及び伝送遅延時間可変素子の素子内部回路あるいは素子の負荷駆動能力を異ならせることで伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることである。
これは信号伝送素子及び伝送遅延時間可変素子の素子内部回路あるいは素子の長さや面積や数等を異ならせることによって得ることも出来る。
【００２１】
請求項9は、図３、図５で例を示している様な最大駆動電流IMAXが可変可能な電流源14を素子あるいは素子内部回路の電源として用い電流源14の駆動力を長さや面積や数や厚さ等を異ならせることによってあるいは制御端子CTLで異なる値に制御する等ことによって伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることである。
【００２２】
請求項10は信号伝送素子及び伝送遅延時間可変素子の素子内部回路あるいは素子の入力信号値識別レベルを異ならせることによって伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることである。
【００２３】
請求項11は信号伝送素子及び伝送遅延時間可変素子に付属させた入力信号値識別レベルが異なるレベル比較器やこれと同様の働きをする素子やIC等の領域等によって伝送遅延時間の異なる複数種類の信号伝送素子及び伝送遅延時間可変素子を得ることである。
【００２４】
請求項12は請求項1から請求項11までの方法で作成あるいは構成した信号遅延伝送回路を用いて「Delay Locked
Loop回路」(以後DLL回路と呼ぶ)を構成することである。
【実施例４】
【００２５】
請求項12の一つの実施例は図８に示す様に、伝送遅延時間可変信号遅延伝送回路の入力端子24に入力したCLOCKと、既定のLoop
Delay分である2nd遅れた伝送遅延出力26をそれぞれ位相比較器21の基準(REF)入力端子29と比較(COMP)入力端子30に入力し、位相比較器21の出力31をチャージポンプ22及び位相補償器23で制御信号32に生成し、伝送遅延時間可変信号遅延伝送回路20の伝送遅延時間可変制御入力端子28に入力してDLL回路を構成している。
ここで、伝送遅延時間可変信号遅延伝送回路の最初の伝送遅延出力25は入力端子24の信号であるCLOCKとの、伝送遅延時間が2ｄであり、要求される時間間隔dを満たしていない。
【００２６】
そこで、請求項13は入力信号であるCLOCKに代えて最初の伝送遅延出力25を時間基準信号として用い、本来は2nd遅れた伝送遅延出力26までであった伝送遅延出力を2ｄ延長して(2n+2)d出力27まで生成して用いることにより伝送遅延出力列とする事である。
【実施例５】
【００２７】
請求項12のもう一つの実施例は図９に示す様に、伝送遅延時間可変信号遅延伝送回路の入力端子24に入力したCLOCKが2d遅延した最初の伝送遅延出力25と、これから更にLoop Delay分遅れた (2n+2)d伝送遅延出力27をそれぞれ位相比較器21の基準(REF)入力端子29と比較(COMP)入力端子30に入力し、位相比較器21の出力31をチャージポンプ22及び位相補償器23で制御信号32に生成し、伝送遅延時間可変信号遅延伝送回路20の伝送遅延時間可変制御入力端子28に入力してDLL回路を構成している。
ここで、伝送遅延時間可変信号遅延伝送回路の最初の伝送遅延出力25は入力端子24の信号であるCLOCKとの、伝送遅延時間が2ｄであり、要求される時間間隔dを満たしていない。
【００２８】
ここで、伝送遅延時間可変信号遅延伝送回路出力25、26、27等は実施例４と同様であり、請求項13に記述する様に最初の伝送遅延出力25を時間基準信号として用い、2ｄ延長した(2n+2)d出力27までを伝送遅延出力列としている。
【００２９】
請求項14は請求項1から請求項13までの方法で作成した信号遅延伝送回路の遅延信号列を用いる場合に、最初の遅延信号出力が要求される時間間隔よりも遅れてしまうため、遅延信号列のどれか一つの信号を新たな時間基準信号として用いることを余儀なくされた結果、信号遅延伝送回路の遅延信号列と組み合わせて使用する信号を、何らかの方法で、元の時間基準信号あるいは時間基準クロックに対する新たな時間基準信号の遅れ時間と同じ時間遅らせる事である。
【００３０】
請求項15は請求項14を実現する方法の一つである。  元の時間基準信号あるいは時間基準クロックを、遅延信号列の新たな時間基準信号を生成した伝送素子やその回路あるいは伝送遅延時間可変素子やその回路と同じものを同じ条件で用いて新たな時間基準信号と同じく遅延させ、それをD型フリップフロップ(以後DFFと呼ぶ)等で構成したレジシターのクロックとして与え、このレジシターで遅延信号列と組み合わせて使用する信号を新たな時間基準信号と同じく遅延させる事を意味している。
【実施例６】
【００３１】
請求項15の一実施例として、図１０に示すLaser
Driver駆動信号生成回路への応用例を説明する。
PCKはシステムの時間基準クロック46であり、光記録装置の記録速度によりその周波数は変化する。
DLL36はPCK 周期の時間遅れをDLLループの伝送遅延時間可変素子列に与え、PCKの変化に対応した時間間隔の遅延信号列50を生成する。
Write DATA 51は記録される信号の元のDATAであるが、記録時にレーザー光が記録媒体に与えるエネルギーによって発生する影響を改善するためEncoder符号器41及びRegister41及びDecoder復号器42により生成した信号54とDLL36によって生成した遅延信号列50をMatrix37を用いて出力レベルや出力時間を補正したレーザードライバー(Laser Driver)駆動信号58に整形し、Laser Driver38に加え、レーザー39の光信号の出力レベルや発光時間を補正する。
遅延信号列50は信号生成の都合からPCKシステムの時間基準クロック46を分周器35で2分周したCLOCK47をDLL36に入力して生成した時間基準クロック46の1/2の周波数のクロックである。それを遅延させた信号列の内の新たな時間基準も時間基準クロック46の1/2の周波数のクロックである。
このためこの新たな時間基準信号48をDecoder復号器出力54の遅延クロックとして用いることは出来ない。
そこで、新たな時間基準信号48を生成した信号遅延時間可変伝送回路と同じ回路44とCTL伝送遅延時間可変制御信号49を用いてPCK46を新たな時間基準信号48と同時間遅らせ、DFF等によって構成されたレジスター43のクロック56として用いることでDecoder出力54を新たな時間基準信号48と同時間遅らせた信号55を生成する。
この信号55とDLLの出力信号である遅延信号列50をMatrix 37で整形し、レーザードライバー(Laser Driver)駆動信号58を生成する。
分周器35が負のクロック入力となっているのは、新たな時間基準信号48及びクロック56のタイミングが、システムの時間基準クロック46を用いて生成した復号器42の信号54とタイミング競合してDFF等によって構成されたレジスター43が誤動作することを1/2クロックずらして防止するためである。
【００３２】
請求項16は請求項14を実現する方法の一つである。  遅延信号列の新たな時間基準信号と遅延信号列の内の別の信号をEXOR等の組み合わせ論理回路で整形し、元の時間基準クロックが新たな時間基準信号と同時間遅れたものと等価な信号にする、それをD型フリップフロップ等で構成したレジスターのクロックとして与え、このレジスターで遅延信号列と組み合わせて使用する信号を新たな時間基準信号と同じ時間遅延させる事である。
【実施例７】
【００３３】
請求項16の一実施例として、図１１に示すLaser
Driver駆動信号生成回路への応用例を説明する。
PCKはシステムの時間基準クロック46であり、光記録装置の記録速度によりその周波数は変化する。
DLL36はPCK 周期の時間遅れをDLLループの伝送遅延時間可変素子列に与え、PCKの変化に対応した時間間隔の遅延信号列50を生成する。
Write DATA 51は記録される信号の元のDATAであるが、記録時にレーザー光が記録媒体に与えるエネルギーによって発生する影響を改善するためEncoder符号器41及びRegister41及びDecoder復号器42により生成した信号54とDLL36によって生成した遅延信号列50をMatrix37を用いて出力レベルや出力時間を補正したレーザードライバー(Laser Driver)駆動信号58に整形し、Laser Driver38に加え、レーザー39の光信号の出力レベルや発光時間を補正する。
遅延信号列50は信号生成の都合からPCKシステムの時間基準クロック46を分周器35で2分周したCLOCK47をDLL36に入力して生成した時間基準クロック46の1/2の周波数のクロックである。それを遅延させた信号列の内の新たな時間基準信号も時間基準クロック46の1/2の周波数の信号である。
このためこの新たな時間基準信号48をDecoder復号器出力54の遅延クロックとして用いることは出来ない。
そこで、新たな時間基準信号48と遅延信号列の内の別の信号49をEXOR等の組み合わせ論理回路45で整形し、元の時間基準クロック46が新たな時間基準信号48と同時間遅れたものと等価なクロック信号にする。
上記クロック信号57をDFF等によって構成されたレジスター43のクロックとして与え、このDFF等によって構成されたレジスター43で遅延信号列と組み合わせて使用する信号55を新たな時間基準信号48と同じ時間遅延させる。
遅延した信号55とDLLの出力信号である遅延信号列50をMatrix37を用いて整形し、レーザードライバー(Laser Driver)駆動信号58を生成する。
分周器35が負のクロック入力となっているのは、新たな時間基準信号48及び48と同時間遅れたPCKと等価なクロック信号57のタイミングが、システムの時間基準クロック46を用いて生成した復号器42の信号54とタイミング競合してDFF等によって構成されたレジスター43が誤動作することを1/2クロックずらして防止するためである。
図１２はEXORと等価な組み合わせ論理回路の例である。
図１３はPCK46、CLOCK47、新たな時間基準信号48、遅延信号列の内の別の信号49、48と同時間遅れたPCKと等価なクロック信号57のタイミング図である。
【産業上の利用可能性】
【００３４】
高速な光記録装置への応用のみならず、高速な半導体メモリー制御回路や高速な信号波形発生装置等、広汎な用途に応用可能である。
【図面の簡単な説明】
【００３５】
【図１】一種類の信号遅延伝送素子による信号遅延伝送回路の接続図。（従来例1）
【図２】本発明の信号遅延伝送回路接続図。（実施例1）
【図３】本発明の伝送遅延時間可変素子の構成図。（実施例２）
【図４】本発明に用いる伝送遅延時間可変素子の動作説明用時間対電圧変化図。（実施例２）
【図５】本発明の信号遅延伝送回路接続図。（実施例３）
【図６】本発明に用いる伝送遅延時間可変素子の動作説明用構成図。（実施例３）
【図７】本発明に用いる伝送遅延時間可変素子の動作説明用時間対電圧変化図。（実施例３）
【図８】本発明のDelay Locked Loop回路接続図。（実施例４）
【図９】本発明のDelay Locked Loop回路接続図。（実施例５）
【図１０】本発明のLaser Driver信号生成回路接続図。（実施例６）
【図１１】本発明のLaser Driver信号生成回路接続図。（実施例７）
【図１２】EXOR回路と等価な回路例。（実施例７）
【図１３】EXOR回路と等価な回路による2倍の周波数クロック生成タイミング図。（実施例７）
【符号の説明】
【００３６】
１    第一の信号伝送素子
２    信号伝送素子縦続接続点
３    第一の信号伝送素子列
４    信号遅延伝送回路の入力
５    信号遅延伝送回路の出力
６    第二の信号伝送素子入力
７    第二の信号伝送素子出力
８    ― 欠番
９    ― 欠番
１０    伝送遅延時間可変素子を構成する前段の反転増幅器（インバーター）
１１    伝送遅延時間可変素子を構成する後段の反転増幅器（インバーター）
１２    伝送遅延時間可変素子を構成する前段の容量性負荷 C
１３    伝送遅延時間可変素子を構成する後段の容量性負荷 C
１４    最大駆動電流可変電流源(IMAX)
１５    伝送遅延時間可変素子信号入力(IN)
１６    伝送遅延時間可変素子信号出力(OUT)
１７    最大駆動電流可変制御入力(CTL)
１８    ― 欠番
１９    ― 欠番
２０    伝送遅延時間可変信号遅延伝送回路
２１    位相比較器（PHC）
２２    チャージポンプ（CP）
２３    フィルター(LPF)
２４    伝送遅延時間可変信号遅延伝送回路信号入力
２５    伝送遅延時間可変信号遅延伝送回路の最初の遅延信号出力（時間基準信号）
２６    伝送遅延時間可変信号遅延伝送回路の2nd遅延信号出力
２７    伝送遅延時間可変信号遅延伝送回路の(2n+2)d遅延信号出力
２８    伝送遅延時間可変制御入力
２９    位相比較器（PHC）基準信号入力(REF)
３０    位相比較器（PHC）比較信号入力(COMP)
３１    位相比較器（PHC）出力
３２    伝送遅延時間可変制御信号
３３    ― 欠番
３４    ― 欠番
３５    分周器
３６    Delay Locked Loop回路(DLL)
３７    レーザードライバー(Laser Driver)駆動信号生成マトリックス回路(Matrix)
３８    レーザードライバー(Laser Driver)
３９    レーザー
４０    符号器(Encoder)
４１    レジスター(Register)
４２    復号器(Decoder)
４３    D型フリップフロップ(DFF)等によって構成されたレジスター
４４    新たな時間基準信号48を生成した信号遅延時間可変伝送回路と同じ回路
４５    EXOR等の組み合わせ論理回路
４６    システムの時間基準クロック(PCK)
４７    システムの時間基準クロック(PCK)を２分周した信号(CLOCK)
４８    PCKの変化に対応した時間間隔dの遅延CLOCK信号列中の遅延時間2dの新たな時間基準信号
４９    PCKの変化に対応した時間間隔dの遅延CLOCK信号列中の遅延時間ｎ+1dの信号
５０    PCKの変化に対応した時間間隔dの遅延CLOCK信号列
５１    記録される信号の元のDATA (Write DATA)
５２    符号器 (Encoder) 出力
５３    レジスター(Register)出力
５４    復号器(Decoder) 出力信号
５５    DFF等によって構成されたレジスターの出力
５６    PCKを新たな時間基準信号と同じ時間遅らせた信号（DFF等によって構成されたレジスターのクロック）
５７    新たな時間基準信号48と同時間遅れたPCK46と等価なクロック信号（DFF等によって構成されたレジスターのクロック）
５８    レーザードライバー(Laser Driver)駆動信号
５９    レーザードライバー(Laser Driver)出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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