(57)【要約】【課題】  ＭＯＳトランジスタ製造における半導体層の膜減りを抑制し、低抵抗なソース領域およびドレイン領域を有する半導体装置を形成するための半導体装置の製造方法を提供する。【解決手段】  本発明の半導体装置の製造方法は、  絶縁体８上に設けられた半導体層１０を準備すること、  前記半導体層１０の上方にゲート絶縁層２２を形成すること、  前記ゲート絶縁層２２の上方にゲート電極２４を形成すること、  前記ゲート電極２４を覆うように前記半導体層１０の上方に第１第１絶縁層２６ａを形成すること、  前記第１第１絶縁層２６ａに異方性のエッチングを施すことで、ゲート電極２４の側面の一部にサイドウォール絶縁層２６を形成するとともに前記半導体層１０の上方を覆う保護絶縁層３２を形成すること、  前記半導体層１０の不純物を導入することで、ソース領域またはドレイン領域となる不純物領域２８を形成することを含む。【選択図】      図３
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【特許請求の範囲】
【請求項１】
絶縁体上に設けられた半導体層を準備すること、
前記半導体層の上方にゲート絶縁層を形成すること、
前記ゲート絶縁層の上方にゲート電極を形成すること、
前記ゲート電極を覆うように前記半導体層の上方に第１絶縁層を形成すること、
前記第１絶縁層に異方性のエッチングを施すことで、ゲート電極の側面の一部を覆うサイドウォール絶縁層を形成するとともに前記半導体層の上方を覆う保護絶縁層を形成すること、
前記半導体層に不純物を導入することで、ソース領域またはドレイン領域となる不純物領域を形成することを含む、半導体装置の製造方法。
【請求項２】
請求項１において、
少なくとも前記不純物領域の上面にシリサイド層を形成すること、を含み、
前記シリサイド層の形成は、
前記保護絶縁層の一部を除去し、前記不純物領域の表面が露出するような開口を形成すること、
前記不純物領域の上にシリサイド形成用金属層を形成し、シリサイド化反応を起こすことを、含む、半導体装置の製造方法。
【請求項３】
請求項２において、
前記開口の形成は、等方性のエッチングにより行われる、半導体装置の製造方法。
【請求項４】
請求項２または３において、
前記シリサイド層の形成において、
該シリサイド層を形成したくない領域を覆うプロテクション膜として、前記保護絶縁層を用いる、半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、
さらに、前記保護絶縁層の上方に第２絶縁層を形成することにより、前記保護絶縁層と前記第２絶縁層とを含む層間絶縁層を形成すること、
前記層間絶縁層に前記不純物領域と接続するためのコンタクトホールを形成すること、
前記コンタクトホールに導電層を埋め込み、コンタクト層を形成すること、
を含む、半導体装置の製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記半導体層の膜厚は、４０ｎｍ〜７０ｎｍである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、バルクウエハ上に直接形成された従来の半導体装置（バルク型の半導体装置）に比べ、寄生容量を大幅に低減でき、低閾値電圧による低動作電圧化が可能であるＳＯＩ構造の半導体装置が注目されている。これらのＳＯＩ構造の半導体装置において、さらなる特性の向上のため、半導体層の膜厚の薄膜化が進んでいる。
【０００３】
一方で、半導体層の薄膜化に伴い、ソース領域およびドレイン領域の抵抗が上昇してしまうという問題があり、ソース領域およびドレイン領域の抵抗の上昇によりトランジスタ特性が劣化してしまうことがあった。さらに、半導体層は、一連のＭＯＳトランジスタ形成プロセスの各工程の影響（各種パターニング工程や洗浄工程など）を受けてさらに薄膜化されてしまうため、上記問題の解決の要請は大きくなってきている。
【０００４】
ソース領域およびドレイン領域の抵抗を低くするための第１の方法として、ソース領域およびドレイン領域にシリサイド層を形成する方法がある。しかし、この方法では、半導体層の薄膜化に伴い、半導体層の下に位置する絶縁層にまで到達するシリサイド層が形成されてしまうなど、シリサイド層の膜厚を制御することが困難となることがある。また、ソース領域およびドレイン領域の抵抗を下げる第２の方法としては、ソース領域およびドレイン領域の上に、シリコンなどの半導体層を選択的にエピタキシャル成長させてソース領域およびドレイン領域の半導体層の膜厚を厚くする方法がある。特開２０００−２２３７１３号公報には、第２の方法によりソース領域およびドレイン領域の抵抗を低くする技術が開示されている。
【特許文献１】特開２０００−２２３７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特開２０００−２２３７１３号公報に開示されているような第２の方法によると、ソース領域およびドレイン領域の部分に選択的に半導体層をエピタキシャル成長させるため、工程数が増加してしまい、処理時間も長くなる。また、エピタキシャル成長させる半導体層の膜厚の制御も難しく、より、簡易な工程で、低抵抗なソース領域およびドレイン領域を形成できることが望まれていた。
【０００６】
本発明の目的は、ＭＯＳトランジスタの製造工程における半導体層の膜減りを抑制し、低抵抗なソース領域およびドレイン領域を有する半導体装置を形成するための半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
（１）本発明の半導体装置の製造方法は、
絶縁体上に設けられた半導体層を準備すること、
前記半導体層の上方にゲート絶縁層を形成すること、
前記ゲート絶縁層の上方にゲート電極を形成すること、
前記ゲート電極を覆うように前記半導体層の上方に第１絶縁層を形成すること、
前記第１絶縁層に異方性のエッチングを施すことで、ゲート電極の側面の一部を覆うサイドウォール絶縁層を形成するとともに前記半導体層の上方を覆う保護絶縁層を形成すること、
前記半導体層に不純物を導入することで、ソース領域またはドレイン領域となる不純物領域を形成することを含む。
【０００８】
本発明の半導体装置の製造方法によれば、ゲート電極の側面の一部にのみサイドウォールを形成している。つまり、第１絶縁層に異方性のエッチングを施す際に、半導体層が露出するまでのエッチングを行なわない。そのため、サイドウォール形成工程において、半導体層がエッチングされてしまうことがなく、半導体層の膜減りが抑制することができる。その結果、ソース領域またはドレイン領域の低抵抗化を低減させることができ、特性の良い半導体装置を製造することができる。
【０００９】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【００１０】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【００１１】
（２）本発明の半導体装置の製造方法において、少なくとも前記不純物領域の上面にシリサイド層を形成すること、を含み、
前記シリサイド層の形成は、
前記保護絶縁層の一部を除去し、前記不純物領域の表面が露出するような開口を形成すること、
前記不純物領域の上にシリサイド形成用金属層を形成し、シリサイド化反応を起こすことを、含むことができる。
【００１２】
この態様によれば、膜減りが抑制された半導体層にシリサイド層が形成されることにより、半導体層の下の絶縁層にまでシリサイド層が到達することも抑制され、かつ、さらなる低抵抗化が図られたソース領域およびドレイン領域を有する半導体装置を提供することができる。
【００１３】
（３）本発明の半導体装置の製造方法において、前記開口の形成は、等方性のエッチングにより行われることができる。
【００１４】
この態様によれば、異方性のエッチングにより開口を形成する場合と比して、物理的な衝撃もなく半導体層にダメージを与えることなどを抑制することができる。
【００１５】
（４）本発明の半導体装置の製造方法において、前記シリサイド層の形成では、
該シリサイド層を形成したくない領域を覆うプロテクション膜として、前記保護絶縁層を用いることができる。
【００１６】
従来は、シリサイド層形成前に、シリサイド層を形成したくない領域を覆うためのプロテクション膜の形成工程を設けていた。しかし、本態様によれば、保護絶縁層をシリサイド形成時のプロテクション膜として用いることで、工程数を減少させることができ、処理時間やコストの削減にも寄与することができる。
【００１７】
（５）本発明の半導体装置の製造方法において、さらに、前記保護絶縁層の上方に第２絶縁層を形成することにより、前記保護絶縁層と前記第２絶縁層とを含む層間絶縁層を形成すること、
前記層間絶縁層に前記不純物領域と接続するためのコンタクトホールを形成すること、
前記コンタクトホールに導電層を埋め込み、コンタクト層を形成すること、
を含むことができる。
【００１８】
この態様によれば、サイドウォール形成工程での半導体層の膜減り（薄膜化）を抑制することができる。予期しない半導体層の薄膜化は、コンタクトホール形成時に半導体層を貫通してしまう現象を助長することがあるが、本態様では、そのような問題を低減することができる。その結果、低抵抗のコンタクト層を形成することができ、信頼性の向上した半導体装置を製造することができる。
【００１９】
（６）本発明の半導体装置の製造方法において、前記半導体層の膜厚は、４０ｎｍ〜７０ｎｍであることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図１〜５を参照しつつ説明する。図１〜５は、本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図である。
【００２１】
（１）まず、図１に示すように、支持基板６の上に絶縁体８および半導体層１０が順次設けられたＳＯＩ基板を準備する。ＳＯＩ基板１０Ａとしては、支持基板６の上に絶縁体８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。なお、図１に示す半導体層１０は、公知の素子分離方法（ＬＯＣＯＳ法、ＳＴＩ法、メサ型の素子分離法など）により、素子形成領域が画定された後の半導体層１０である。また、半導体層１０の膜厚は、たとえば、４０ｎｍ以上、７０ｎｍ以下である。
【００２２】
ついで、図１に示すように、半導体層１０の上に、ゲート絶縁層２２およびゲート絶縁層２２の上に設けられたゲート電極２４を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成することができる。ついで、半導体層１０の全面に導電層（図示せず）を形成し、この導電層をパターニングすることで、ゲート電極２４が形成される。導電層としては、多結晶シリコン層などを例示することができる。
【００２３】
（２）次に、図２に示すように、ゲート電極２４を覆うように、ＳＯＩ基板の全面に第１絶縁層２６ａを形成する。第１絶縁層２６ａの形成方法としては、通常のＣＶＤ法などにより形成することができる。また、第１絶縁層２６ａの材質としては、酸化膜（酸化シリコン膜など）、窒化膜（窒化シリコン膜）、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＵＳＧ膜またはこれらの積層膜などを例示することができ、特に、酸化膜が好ましい。
【００２４】
（３）次に、第１絶縁層２６ａに異方性のエッチングを施す。これにより、ゲート電極２４の側面の一部には、サイドウォール２６が形成され、半導体層１０およびゲート電極２４の上には、残存した第１絶縁層２６ａからなる保護絶縁層３２が形成される。保護絶縁層３２は、層間絶縁層（図４参照）の一部となる
ついで、図３に示すように、所定の導電型の不純物を導入し、不純物領域２８を形成する。不純物領域２８は、ソース領域またはドレイン領域となる。不純物の導入は、公知のイオン注入法などにより行うことができる。不純物領域２８の形成では、不純物の導入の後に、拡散のための熱処理を施してもよい。この不純物の打ち込みにおいては、保護絶縁層３２の膜厚を考慮し、加速エネルギーを調整して行う。
【００２５】
（４）次に、図４に示すように、保護絶縁層３２の上に、第２絶縁層３４を形成する。第２絶縁層３４の材質としては、第１絶縁層２６ａの説明で例示した材質を挙げることができる。このようにして、保護絶縁層３２と第２絶縁層３４とが積層された層間絶縁層３０を形成することができる。
【００２６】
（５）次に、図５に示すように、層間絶縁層３０に不純物領域２８と接続されるコンタクト層３８を形成する。コンタクト層３８の形成では、まず、層間絶縁層３０の上に、所定のパターンのマスク層（図示せず）を形成し、このマスク層を用いて層間絶縁層３０を除去することで、コンタクトホール３６を形成する。その後、コンタクトホール３６に公知の導電材を埋め込むことでコンタクト層３８が形成される。ついで、層間絶縁層３０の上方であって、コンタクト層３８の上に、配線層４０を形成する。配線層４０の形成は、たとえば、導電層（図示せず）を層間絶縁層３０の上方の全面に形成した後、この導電層を公知のリソグラフィおよびエッチング技術によりパターニングすることで行われる。
【００２７】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００２８】
（変形例）
次に、本実施の形態にかかる半導体装置の製造方法の変形例について、図６、７を参照しつつ説明する。図６、７は、本変形例にかかる半導体装置の製造工程を模式的に示す断面図である。なお、以下の説明では、本実施の形態の製造方法と共通する工程については、図面および説明を省略する。変形例では、ゲート電極２４および不純物領域２８の上面にシリサイド層を形成する場合である。
【００２９】
（１）まず、図１に参照されるように、素子形成領域が画定された半導体層１０の上にゲート絶縁層２２およびゲート電極２４を形成する。ついで、図２に参照されるように、ゲート電極２４を覆うように半導体層１０の全面に第１絶縁層２６ａを形成する。その後、図３に参照されるように、第１絶縁層２６ａに異方性のエッチングを施し、ゲート電極２４の側面の一部にはサイドウォール２６を形成し、半導体層１０およびゲート電極２４の上面には、残存された第１絶縁層２６ａからなり、層間絶縁層３０の一部となる保護絶縁層３２が形成される。
【００３０】
（２）次に、図６に示すように、シリサイド層を形成したい領域に開口を設ける。つまり、シリサイド層を形成したい領域の上方にある保護絶縁層３２を除去する。本変形例では、不純物領域２８とゲート電極２４の上面にシリサイド層を形成する場合を示す。開口の形成は、保護絶縁層３２の上に、シリサイド層を形成したい領域に開口を有するマスク層（図示せず）を形成し、このマスク層をマスクとして、保護絶縁層３２を除去することにより行われる。保護絶縁層３２の除去は、等方性のエッチング、たとえば、ウエットエッチングにより行うことが好ましい。この場合、異方性のエッチングにより開口を形成する場合と比して、半導体層１０の表面に与える物理的ダメージを少なくでき、半導体層１０の予期しない薄膜化を抑制することができる。
【００３１】
（３）次に、図７に示すように、不純物領域２８およびゲート電極２４の上面にシリサイド層５０を形成する。シリサイド層５０の形成は、まず、金属層（図示せず）を半導体層１０の全面に設け、シリサイド化反応を起こし、未反応の金属層を除去することで行われる。金属層としては、コバルト、チタン、バナジウム、クロム、マンガン、鉄、ニッケル、ジルコニウム、ニオブ、モリブデン、ルテニウム、バナジウム、ハフニウム、タンタル、タングステン、イリジウム、白金またはこれらの合金層を挙げることができる。
【００３２】
ついで、図４に参照されるように、半導体層１０の全面に第２絶縁層３４を形成することで、層間絶縁層３０を形成することができる。ついで、図５に示すように、層間絶縁層３０に不純物領域２８と接続されるコンタクト層３８を形成し、コンタクト層３８の上に、配線層４０を形成する。
【００３３】
以上の工程により、本変形例にかかる半導体装置を製造することができる。
【００３４】
本実施の形態にかかる半導体装置の製造方法による利点は、下記のとおりである。
【００３５】
（Ａ）まず、本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極２４の側面の一部にのみサイドウォール２６を形成している。つまり、第１絶縁層２６ａに異方性のエッチングを施す際に、半導体層１０が露出するまでのエッチングを行なわない。そのため、サイドウォール２６形成工程において、半導体層１０がエッチングされてしまうことがなく、半導体層１０の膜減りを抑制することができる。その結果、ソース領域またはドレイン領域である不純物領域２８の低抵抗化を低減させることができ、特性の良い半導体装置を製造することができる。
【００３６】
（Ｂ）また、本実施の形態にかかる半導体装置の製造方法によれば、サイドウォール２６の形成工程での半導体層１０の膜減り（薄膜化）を低減することができるために、半導体層１０を貫通したコンタクトホール３６が形成されることを抑制することができる。つまり、予期しない半導体層１０の薄膜化は、コンタクトホール３６形成時に半導体層１０を貫通してしまう現象を助長することがあるが、そのような問題を低減することができるのである。その結果、低抵抗のコンタクト層３８を形成することができ、信頼性の向上した半導体装置を製造することができる。
【００３７】
（Ｃ）また、変形例で示したように、保護絶縁層３２をシリサイド層５０形成時のプロテクション膜として用いることで、工程数を減少させることができ、処理時間やコストの削減にも寄与することができる。
【００３８】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図３】本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図６】本変形例にかかる半導体装置の製造方法を模式的に示す断面図。
【図７】本変形例にかかる半導体装置の製造方法を模式的に示す断面図。
【符号の説明】
【００４０】
６…支持基板、  ８…絶縁体、  １０…半導体層、  ２２…ゲート絶縁層、  ２４…ゲート電極、  ２６…サイドウォール、  ２６ａ…第１絶縁層、  ２８…不純物領域、  ３０…層間保護絶縁層３２…保護第２絶縁層３４…第２絶縁層、３６…コンタクトホール、  ３８…コンタクト層、  ４０…配線層、  ５０…シリサイド層
【図１】
2006269493.tif 000003
【図２】
2006269493.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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