(57)【要約】【課題】駆動電流の設定精度を向上することができる電流駆動回路を提供する。【解決手段】バイアス電圧発生回路１のトランジスタ１−１〜１−ｎと、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８とが、半導体基板上の共通の領域内に分散して形成される。これにより、並列接続されたトランジスタ１−１〜１−ｎによって構成される合成トランジスタのしきい電圧が、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８のしきい電圧を平均化したものに近似する。その結果、この合成トランジスタと出力回路２−１〜２−１６０のトランジスタ３−１〜３−８との間におけるしきい電圧の誤差が、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８におけるしきい電圧のばらつき幅に対して約半分になる。すなわち、カレントミラー回路を構成するトランジスタのしきい電圧の誤差が小さくなる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基準電流を発生する基準電流発生回路と、
並列に接続された複数の第１のトランジスタを含み、当該第１のトランジスタの並列回路に上記基準電流を入力し、上記基準電流に応じたバイアス電圧を当該並列回路の両端に発生し、当該バイアス電圧に応じた電流が各々の第１のトランジスタに流れるバイアス電圧発生回路と、
上記バイアス電圧発生回路において発生するバイアス電圧に応じた駆動電流を発生する複数の第２のトランジスタとを有し、
上記複数の第１のトランジスタおよび上記複数の第２のトランジスタが、半導体基板上の共通の領域内に分散して形成される、
電流駆動回路。
【請求項２】
上記複数の第１のトランジスタおよび複数の第２のトランジスタは、上記共通の領域の長手方向に延びる１本または複数本の列に配列される、
請求項１に記載の電流駆動回路。
【請求項３】
上記第１のトランジスタの１本または複数本の列と、上記第２のトランジスタの１本または複数本の列とが、上記共通の領域内において交互に配列される、
請求項２に記載の電流駆動回路。
【請求項４】
上記第１のトランジスタおよび第２のトランジスタは、上記長手方向に延びる列の上において等間隔に配列される、
請求項２または３に記載の電流駆動回路。
【請求項５】
上記複数の第１のトランジスタの少なくとも一部が、上記第２のトランジスタと同一の列に配列される、
請求項２または３に記載の電流駆動回路。
【請求項６】
上記複数の第１のトランジスタの一部は、上記第２のトランジスタの列の一端もしくは両端に形成される、
請求項２、３、４または５の何れか一に記載の電流駆動回路。
【請求項７】
互いに並列に接続された複数の第１のトランジスタを有し、基準電流を生成する基準電流生成部と、
上記複数の第１のトランジスタに接続された第２のトランジスタをそれぞれ有し、上記基準電流に応じた駆動電流を供給するための複数の駆動電流供給部と、
を有し、
上記複数の駆動電流供給部が長方形状の半導体基板の長手方向に沿ってそれぞれ配置されており、
上記複数の第１のトランジスタが上記半導体基板の長手方向に沿って分散配置されている
電流駆動回路。
【請求項８】
上記複数の駆動電流供給部が配置されている領域に隣接する領域に上記複数の第１のトランジスタが分散配置されている
請求項７に記載の電流駆動回路。
【請求項９】
上記複数の第１のトランジスタと上記複数の第２のトランジスタとが混在して上記半導体基板の長手方向に沿って分散配置されている
請求項７に記載の電流駆動回路。
【請求項１０】
上記複数の第１のトランジスタと上記第２のトランジスタとがカレントミラー回路を構成する
請求項７、８または９の何れか一に記載の電流駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示パネルの画素の駆動に用いられる電流駆動回路に関するものである。
【背景技術】
【０００２】
図１１は、有機ＥＬパネルを駆動する一般的な電流ドライバＩＣの主要部の構成例を示す図である。従来の電流ドライバＩＣは、例えば図１１に示すように、基準電流部Ｕ１と出力回路部Ｕ２を有する。
基準電流部Ｕ１は、ｎチャネルＭＯＳ型のトランジスタＱａと、電流源ＣＣａを有する。
出力回路部Ｕ２は、１６０の出力チャネルに対応した１６０の出力回路Ｕ２−１〜Ｕ２−１６０を有する。
【０００３】
電流源ＣＣａは、その一方の端子が外付け抵抗Ｒａを介して電源電圧ＡＶＤＤに接続され、他方の端子がトランジスタＱａのドレインに接続される。電流源ＣＣａは、トランジスタＱａのドレインに基準電流Ｉｒｅｆを出力する。
トランジスタＱａは、ドレインとゲートが共通のノードＮａに接続され、ソースが基準電位ＡＶＳＳに接続される。
【０００４】
出力回路Ｕ２−ｉ（ｉは、１から１６０までの任意の整数を示す）は、トランジスタＱａとともにカレントミラー回路を構成する複数のトランジスタＱｂ（図１１では代表して１つのみ図示している）と、スイッチ回路（不図示）と、出力端子Ｔｏｉとを有する。
各トランジスタＱｂは、そのゲートが共通のノードＮａに接続され、ソースが基準電位ＡＶＳＳに接続される。また、各トランジスタＱｂのドレインは、スイッチ回路を介して出力端子Ｔｏｉに接続される。
スイッチ回路は、画素（有機ＥＬ素子）の駆動電流を指定する図示しない画素データに従って、各トランジスタＱｂのドレインと出力端子Ｔｏｉとを接続する。
【０００５】
なお、出力回路Ｕ２−１〜Ｕ２−１６０は、隣接する出力チャネル同士の駆動電流が回路素子特性のバラツキの影響を受けてバラつくことを防ぐため、出力チャネルの順番と同じ順番で半導体基板上に並んで形成される。そのため、電流ドライバＩＣのチップ形状は、出力回路Ｕ２−１〜Ｕ２−１６０の配列方向に延びた横長の形状となる。
また、基準電流部Ｕ１は、図１１に示すように、出力回路Ｕ２−１〜Ｕ２−１６０の配列の先頭側または末尾側に配置されるのが一般的である。
【０００６】
上述した構成によると、電流源ＣＣａには、外付け抵抗Ｒａの抵抗値に応じた基準電流Ｉｒｅｆが流れる。基準電流ＩｒｅｆがトランジスタＱａに流れると、ノードＮａには、基準電流Ｉｒｅｆに応じたトランジスタＱａのゲート電圧が発生する。
このノードＮａの電圧は、トランジスタＱｂのゲートに印加されるため、トランジスタＱｂには、基準電流Ｉｒｅｆに比例した電流が流れる。トランジスタＱｂに流れる電流は、トランジスタＱａとトランジスタＱｂとのサイズ比に比例する。
他方、各出力回路Ｕ２−ｉでは、内部の複数のトランジスタＱｂのうち、画素データに応じて選択されたトランジスタが、端子Ｔｏｉに接続される。出力端子Ｔｏｉに接続されるトランジスタＱｂが多いほど、出力端子Ｔｏｉに流れる駆動電流が大きくなり、画素の輝度が高くなる。
例えば画素データが８ビットの場合、出力回路Ｕ２−ｉには、８種類のサイズ比（×１，×２，×４，×８，×１６，×３２，×６４，×１２８）を有するトランジスタＱｂが設けられる。これら８種類のトランジスタと出力端子Ｔｏｉとの接続を画素データに応じてオンまたはオフすることにより、２５６階調の輝度を実現することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、一般にアクティブ型の有機ＥＬパネルでは、画素の駆動電流が微小である。例えば、数μＡ〜数十μＡの電流を上限として、２５６段階の駆動電流を生成する必要がある。他方、隣接する出力チャネル間の電流バラツキが数％を超えると、画質に悪影響を与えるため、電流バラツキは極力抑える必要がある。従って、有機ＥＬパネルに用いる電流ドライバＩＣには、非常に高い電流設定精度が要求される。
【０００８】
出力チャネル間の電流バラツキを抑えるため、一般には、トランジスタのサイズを調整したり、トランジスタの形状を同一に設計するなどの対策がとられている。しかしながら、こうした対策を施しても、製造工程で生じるウェーハ面内の素子特性のバラツキは避けられないため、半導体チップ同士で比較した場合のバラツキが問題になる。
【０００９】
図１２は、ウェーハ面内の素子特性のバラツキを説明するための図である。
図１２（Ａ）に示すように、通常、１枚のウェーハから複数の半導体チップが切り出される。トランジスタのしきい電圧Ｖｔｈは、例えば図１２（Ｂ）の例に示すように、図１２（Ａ）の矢印線Ｙ上の位置に応じて変化する。この変化の仕方は加工するウェーハごとに様々に異なり、また、変化の周期や変化量の傾向は、製造プロセスの種類に応じて異なる。
【００１０】
このようにしきい電圧Ｖｔｈが異なると、上述したカレントミラー回路（Ｑａ，Ｑｂ）においてトランジスタＱｂに流れる電流が異なる。例えば図１２（Ｃ）に示すように、トランジスタＱｂに流れる電流Ｉのバラツキ傾向は、同一ウェーハ上の別の場所で切り出されるＩＣチップ（例えばＩＣ＿ＡとＩＣ＿Ｂ）において異なる。
【００１１】
一方、従来の電流ドライバＩＣでは、横長の形状をした半導体チップの端部に基準電流部Ｕ１が集中的に配置されている。図１１の例では、第１番の出力チャネルに対応する出力回路Ｕ２−１に隣接して、基準電流部Ｕ１が配置されている。
そのため、トランジスタＱａのしきい電圧は、出力回路Ｕ２−１のトランジスタＱｂのしきい電圧と比較的良く一致する。仮に、トランジスタＱａとＱｂのサイズ比が１：１とすると、このトランジスタＱｂの電流はほぼ基準電流Ｉｒｅｆと等しくなる。
ところが、出力チャネルの番号が大きくなり、基準電流部Ｕ１からの距離が離れると、トランジスタＱａとトＱｂとの間のしきい電圧の相関性が低下するため、図１３に示すように、トランジスタＱｂの電流は基準電流Ｉｒｅｆから大きくバラつく可能性がある。この基準電流Ｉｒｅｆからのバラツキ幅は、横長形状の半導体チップの全域におけるしきい電圧のバラツキ幅に対応する。
【００１２】
比較的大型の有機ＥＬパネルでは、電流ドライバを搭載したＩＣチップが複数用いられる。その場合、ＩＣチップ間で駆動電流がバラつくと、例えば図１４に示すように、１枚の画面上で輝度に違いが生じてしまう。特に、異なるＩＣチップによって駆動されるパネルの境界部分において駆動電流の違いが大きくなると、画面に縦縞が現れてしまい、画質が著しく劣化する。
【００１３】
従来、こうした輝度差の問題に対処するため、ＩＣチップごとに外付け抵抗Ｒの抵抗値を微調節して基準電流Ｉｒｅｆを調節する方法や、電流バラツキの小さいＩＣチップを選別する方法が採用されている。しかしながら、これらの方法は、素子の微調節やＩＣチップの選別に要する作業の負担が大きい上に歩留りが悪いため、量産性が低いという問題がある。
【００１４】
本発明はかかる事情に鑑みてなされたものであり、その目的は、駆動電流の設定精度を向上することができる電流駆動回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点に係る電流駆動回路は、基準電流を発生する基準電流発生回路と、並列に接続された複数の第１のトランジスタを含み、当該第１のトランジスタの並列回路に上記基準電流を入力し、上記基準電流に応じたバイアス電圧を当該並列回路の両端に発生し、当該バイアス電圧に応じた電流が各々の第１のトランジスタに流れるバイアス電圧発生回路と、上記バイアス電圧発生回路において発生するバイアス電圧に応じた駆動電流を発生する複数の第２のトランジスタとを有しており、上記複数の第１のトランジスタおよび上記複数の第２のトランジスタが、半導体基板上の共通の領域内に分散して形成される。
【００１６】
上記第１の観点において、上記複数の第１のトランジスタおよび複数の第２のトランジスタは、上記共通の領域の長手方向に延びる１本または複数本の列に配列されても良い。
【００１７】
上記第１の観点において、上記第１のトランジスタの１本または複数本の列と、上記第２のトランジスタの１本または複数本の列とが、上記共通の領域内において交互に配列されても良い。
【００１８】
上記第１の観点において、上記第１のトランジスタおよび第２のトランジスタは、上記長手方向に延びる列の上において等間隔に配列されても良い。あるいは、上記複数の第１のトランジスタの少なくとも一部は、上記第２のトランジスタと同一の列に配列されても良い。
【００１９】
上記第１の観点において、上記複数の第１のトランジスタの一部は、上記第２のトランジスタの列の一端もしくは両端に形成されても良い。
【００２０】
本発明の第２の観点に係る電流駆動回路は、互いに並列に接続された複数の第１のトランジスタを有し、基準電流を生成する基準電流生成部と、上記複数の第１のトランジスタに接続された第２のトランジスタをそれぞれ有し、上記基準電流に応じた駆動電流を供給するための複数の駆動電流供給部とを有する。上記複数の駆動電流供給部が長方形状の半導体基板の長手方向に沿ってそれぞれ配置されており、上記複数の第１のトランジスタが上記半導体基板の長手方向に沿って分散配置されている。
【００２１】
上記第２の観点において、上記複数の第１のトランジスタは、上記複数の駆動電流供給部が配置されている領域と隣接する領域に分散配置されていても良い。
【００２２】
上記第２の観点において、上記複数の第１のトランジスタと上記複数の第２のトランジスタとが混在して上記半導体基板の長手方向に沿って分散配置されていても良い。
【００２３】
上記第２の観点において、上記複数の第１のトランジスタと上記第２のトランジスタとがカレントミラー回路を構成しても良い。
【発明の効果】
【００２４】
本発明によれば、基準電流に基づいて設定される駆動電流の精度を向上させることができる。これにより、異なる半導体チップ上に形成される回路であっても、等しい基準電流を与えた場合における両者の駆動電流のバラツキを小さくすることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態に係る電流駆動回路の構成の一例を示す図である。
図１に示す電流駆動回路は、例えば有機ＥＬパネル等の表示パネルの画素を電流駆動する回路であり、１６０の出力チャネル（第１〜第１６０出力チャネル）を有する。
【００２６】
図１に示す電流駆動回路は、駆動電流生成回路１０と、本発明の基準電流発生回路に相当する基準電流発生回路２０と、ラッチ回路３０および４０と、シフトレジスタ５０と、駆動電流の出力端子Ｔｏ１〜Ｔｏ１６０と、外付け抵抗Ｒ１を接続する端子Ｔ１と、画素データを入力する端子Ｔ２と、データ書き込みパルスを入力する端子Ｔ３と、クロック信号を入力する端子Ｔ４とを有する。
【００２７】
シフトレジスタ５０は、端子Ｔ４に入力されるクロック信号ＣＬＫに応じて、端子Ｔ３に入力されるデータ書き込みパルス（ＷＲＩＴＥ）を順次にシフトし、第１〜第１６０出力チャネルにそれぞれ対応するデータ書き込みパルスを生成して、ラッチ回路４０に出力する。
【００２８】
ラッチ回路４０は、シフトレジスタ５０から第１〜第１６０出力チャネルのそれぞれに対応して出力されるデータ書き込みパルスに応答して、端子Ｔ２からシリアルに入力される第１〜第１６０出力チャネルの１６０チャネル分の画素データを順次に取り込んで、ラッチ回路３０に出力する。
【００２９】
ラッチ回路３０は、表示パネル上のある水平走査ラインの駆動が終わり、次の水平走査ラインを駆動する際に、ラッチ回路４０から出力される１６０チャネルの画素データをラッチして、駆動電流生成回路１０に出力する。
【００３０】
基準電流発生回路２０は、端子Ｔ１と電源電圧ＡＶＤＤとの間に接続される外付け抵抗Ｒ１の抵抗値に応じた基準電流Ｉｒｅｆを発生し、駆動電流生成回路１０に供給する。
【００３１】
駆動電流生成回路１０は、ラッチ回路３０に保持される１６０チャネルの画素データに応じた駆動電流を、１６０チャネルの出力端子Ｔｏ１〜Ｔｏ１６０からそれぞれ出力する。また、供給される基準電流Ｉｒｅｆに基づいて、駆動電流の基準値を設定する。
【００３２】
図２は、駆動電流生成回路１０の構成の一例を示す図である。
図２に示す駆動電流生成回路１０は、本発明のバイアス電圧発生回路に相当するバイアス電圧発生回路１と、電流出力部２とを有する。
【００３３】
バイアス電圧発生回路１は、ｎ個（１より大きいｎは任意の整数を示す）のｎチャネルＭＯＳ型トランジスタ１−１〜１−ｎを有する。
トランジスタ１−１〜１−ｎは、本発明の第１のトランジスタの一実施形態である。
【００３４】
トランジスタ１−１〜１−ｎは、基準電流発生回路２０からの基準電流Ｉｒｅｆを入力するノードＮＧと基準電位ＡＶＳＳとの間に並列に接続される。トランジスタ１−１〜１−ｎの各ゲートは、ノードＮＧに共通に接続される。
このトランジスタ１−１〜１−ｎの並列回路は、基準電流Ｉｒｅｆに応じたバイアス電圧をノードＮＧに発生する。
トランジスタ１−１〜１−ｎのそれぞれには、ノードＮＧに発生するバイアス電圧に応じた電流が流れる。
【００３５】
トランジスタ１−１〜１−ｎは、ドレイン同士、ソース同士、ゲート同士が接続されるため、１つの合成トランジスタとみなすことができる。この合成トランジスタは、ノードＮＧにドレインとゲートが接続され、基準電位ＡＶＳＳにソースが接続されている。ノードＮＧには、基準電流Ｉｒｅｆに応じて発生する合成トランジスタのゲート−ソース間電圧が発生する。
【００３６】
また、トランジスタ１−１〜１−ｎは、後述する出力回路（２−１〜２−１６０）のトランジスタ（３−１〜３−８）とともに、半導体基板上の所定領域内に分散して形成されている。そのため、トランジスタ１−１〜１−ｎによって構成される合成トランジスタの特性（しきい電圧等）は、この領域内に形成されるトランジスタの特性の平均に近似する。
【００３７】
電流出力部２は、１６０の出力回路２−１〜２−１６０を有する。
出力回路２−ｉ（ｉは、１から１６０までの整数における任意の１つを示す）は、トランジスタ１−１〜１−ｎの合成トランジスタとともにカレントミラー回路を構成する８種類のトランジスタを有する。出力回路２−ｉは、８種類のトランジスタに発生する電流をラッチ回路３０の画素データに応じて合成することにより、第ｉ番の出力チャネルの駆動電流を生成する。
【００３８】
図３は、出力回路２−ｉの構成の一例を示す図である。
図３に示す出力回路２−ｉは、ｎチャネルＭＯＳ型のトランジスタ３−１〜３−８と、スイッチ４−１〜４−８とを有する。
トランジスタ３−１〜３−８は、本発明の第２のトランジスタの一実施形態である。
【００３９】
トランジスタ３−ｊ（ｊは、１から８までの任意の整数を示す）は、ノードＮＧのバイアス電圧に応じた駆動電流を発生する。
トランジスタ３−ｊのゲートはノードＮＧに接続され、そのソースは基準電位ＡＶＳＳに接続され、そのドレインはスイッチ４−ｊを介して出力端子Ｔｏｉに接続される。
トランジスタ３−ｊに発生する駆動電流は、スイッチ４−ｊを介して出力端子Ｔｏｉに流れる。
【００４０】
スイッチ４−１〜４−８は、ラッチ回路３０から出力回路２−ｉに対して出力される８ビットの画素データに応じて、それぞれオンまたはオフする。
【００４１】
トランジスタ３−１〜３−８に流れる電流は、２のべき乗に比例した重みを有している。すなわち、トランジスタ３−１の電流を‘１’とした場合、トランジスタ３−２には‘２’、トランジスタ３−３には‘４’、トランジスタ３−４には‘８’、トランジスタ３−５には‘１６’、トランジスタ３−６には‘３２’、トランジスタ３−７には‘６４’、トランジスタ３−８には‘１２８’の電流が流れる。
そのため、画素データに応じてスイッチ４−１〜４−８のオンとオフを切り換えることにより、出力端子Ｔｏｉに流れる合成電流を２５６段階に調節することができる。
【００４２】
なお、トランジスタ３−１〜３−８の上述した電流比は、トランジスタ１−１〜１−ｎと同一構造のトランジスタを並列に接続することにより実現可能である。例えば、トランジスタ３−１にトランジスタ１−１〜１−ｎと同一タイプのトランジスタを１つ用いる場合、並列接続するトランジスタの個数は、トランジスタ３−２において２個、トランジスタ３−３において４個、トランジスタ３−４において８個、トランジスタ３−５において１６個、トランジスタ３−６において３２個、トランジスタ３−７において６４個、トランジスタ３−８において１２８個となる。
この場合、カレントミラー回路を構成するトランジスタ１−１〜１−ｎおよびトランジスタ３−１〜３−８が、全て同一構造となる。そのため、これらのトランジスタを共通の領域に分散して形成するレイアウト構造が単純になる（後述の図５〜図８を参照）。
【００４３】
また、トランジスタ３−１〜３−８の上述した電流比は、トランジスタ３−１〜３−８のサイズ比を電流比に合わせて設定することにより実現しても良い。
【００４４】
ここで、上述した構成を有する電流駆動回路の動作を説明する。
【００４５】
ラッチ回路４０には、シフトレジスタ５０において生成される１６０出力チャネル用のデータ書き込みパルスに応じて、端子Ｔ２からシリアルに入力される第１〜第１６０出力チャネルの画素データが順次に取り込まれてラッチされる。
そして、現在の水平走査ラインの駆動が終了し次の水平走査ラインを駆動するとき、ラッチ回路４０にラッチされた１６０チャネルの画素データが、ラッチ回路３０に転送される。出力回路２−１〜２−１６０の各スイッチ（４−１〜４−８）は、ラッチ回路３０に転送された画素データによって、そのオンオフ状態がそれぞれ設定される。
出力回路２−ｉでは、オンに設定されたスイッチ（４−１〜４−８）に接続されるトランジスタ（３−１〜３−８）のミラー電流が合成され、この合成電流が駆動電流として出力端子Ｔｏｉに流れる。
【００４６】
次に、上述した構成を有する電流駆動回路における駆動電流の設定精度について説明する。
【００４７】
図４は、駆動電流のバラツキについて説明するための図である。
図４（Ａ）は、図９に示す従来の回路における駆動電流のバラツキを示す。
図４（Ｂ）は、本実施形態に係る電流駆動回路における駆動電流のバラツキを示す。
記号‘ＴＲ１’は、カレントミラー回路において基準電流Ｉｒｅｆを入力するトランジスタを示す。図９に示す従来の回路ではトランジスタＱａに対応し、本実施形態に係る電流駆動回路では、トランジスタ１−１〜１−ｎに対応する。
記号‘ＴＲ２’は、カレントミラー回路において基準電流に対応するミラー電流を出力するトランジスタを示す。図９に示す従来の回路ではトランジスタＱｂに対応し、本実施形態に係る電流駆動回路では出力回路２−１〜２−１６０のトランジスタ３−１〜３−８に対応する。
【００４８】
図９に示す従来の回路と本実施形態に係る電流駆動回路との大きな違いは、カレントミラー回路を構成するトランジスタＴＲ１およびＴＲ２の配置にある。
【００４９】
図９に示す従来の回路において、トランジスタＴＲ２は、半導体基板上の横長の領域に、出力チャネルの番号順に並んで配列されている。トランジスタＴＲ１は、この横長の領域の一端（第１番の出力チャネル側）に集中して配置されている。
そのため、トランジスタＴＲ１の特性は、これに隣接して配置される第１番の出力チャネルのトランジスタＴＲ２の特性と良く一致する。しかしながら、出力チャネルの番号が大きくなり、トランジスタＴＲ１とＴＲ２との距離が離れると、先に述べたウェーハ上の特性バラツキの影響が大きくなり、両者の特性にバラツキが生じる。
トランジスタＴＲ２のしきい電圧が最大ΔＶだけバラつくものとすると、トランジスタＴＲ１とＴＲ２との間におけるしきい電圧の差は最大‘ΔＶ’となる。
【００５０】
トランジスタＴＲ１とＴＲ２との間におけるしきい電圧の差は、トランジスタＴＲ１とＴＲ２との間における電流の差を生じる。しきい電圧の差が‘ΔＶ’のとき両者の電流差が仮に‘ΔＩ’になるものとすると、図４（Ａ）に示すように、トランジスタＴＲ２の電流は基準電流Ｉｒｅｆに対して最大‘ΔＩ’の誤差を生じる。
【００５１】
これに対し、本実施形態に係る電流駆動回路では、トランジスタＴＲ１とＴＲ２とが半導体基板上の共通の領域に分散して形成される。例えば図４（Ｂ）に示すように、トランジスタＴＲ２が形成される横長の領域の端から端へ、横方向に延びてトランジスタＴＲ１が配列される。
【００５２】
一般に、表示パネルの駆動に用いられる電流駆動回路の半導体チップは、複数の出力回路を隣接して並べる回路レイアウトや、半導体チップを表示パネルのガラス上に貼り付けるアセンブリ形態などの要請から、長辺の長さが例えば数ｍｍ〜数１０ｍｍにもなり、極めて横長な形状を有している。
そのため、図４（Ｂ）に示すように横長の領域に広く分散して配置したトランジスタＴＲ１を、図２に示すように並列に接続して合成トランジスタを構成した場合、この合成トランジスタの特性は、横長の領域内に形成されるトランジスタの平均的な特性に近似する。図２に示す記号を用いて言い換えると、トランジスタ１−１〜１−ｎによって構成される合成トランジスタの特性は、これと同じ横長の領域内に形成されるトランジスタ３−１〜３−８の特性のバラツキを平均化したものに近似する。
【００５３】
従って、例えば図４（Ａ）と同様に、トランジスタＴＲ２のしきい電圧が最大‘ΔＶ’だけバラつくものとすると、トランジスタＴＲ１とＴＲ２との間におけるしきい電圧の差はおおよそ‘ΔＶ／２’となる。
しきい電圧の差が‘ΔＶ’のとき両者の電流差が‘ΔＩ’になるものとすると、図４（Ｂ）に示すように、トランジスタＴＲ２の電流は基準電流Ｉｒｅｆに対して例えば‘ΔＩ／２’程度の誤差を生じる。
すなわち、トランジスタＴＲ２に流れる駆動電流の誤差は、図９に示す従来の回路に比べて半分程度になる。
【００５４】
このように、本実施形態に係る電流駆動回路によれば、バイアス電圧発生回路１のトランジスタ１−１〜１−ｎと、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８とが、半導体基板上の共通の領域内に分散して形成される。これにより、並列接続されたトランジスタ１−１〜１−ｎによって構成される合成トランジスタのしきい電圧が、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８のしきい電圧を平均化したものに近似する。その結果、この合成トランジスタと出力回路２−１〜２−１６０のトランジスタ３−１〜３−８との間におけるしきい電圧の誤差が、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８におけるしきい電圧のばらつき幅に対して約半分になる。
従って、本実施形態に係る電流駆動回路によれば、図９に示す従来の回路に比べて、カレントミラー回路を構成するトランジスタ（ＴＲ１，ＴＲ２）のしきい電圧の誤差が小さくなるため、駆動電流の設定精度を向上させることができる。
【００５５】
また、駆動電流の設定精度が高まることから、ある一定の基準電流Ｉｒｅｆをバイアス電圧発生回路１に供給した場合に流れるトランジスタ３−１〜３−８の駆動電流が、ある一定の電流に精度良く近似する。そのため、異なる半導体チップ上に形成される電流駆動回路に等しい基準電流を与えた場合、両者の駆動電流は、ある一定の電流に精度良く近似する。つまり、異なる半導体チップ間の駆動電流のバラツキを小さくすることができる。
従って、本実施形態に係る電流駆動回路を搭載した複数のＩＣチップを用いて表示パネルを駆動する場合でも、ＩＣチップ間の駆動電流のバラツキが小さいため、表示パネル上の輝度の違いを生じ難くすることができる。
その結果、従来の回路で行われていた回路定数の微調整（外付け抵抗の微調整など）やＩＣチップの選別作業など、ＩＣチップ間の駆動電流のバラツキに起因する作業を省略もしくは軽減することができるため、従来に比べて量産性を高めることができる。
【００５６】
次に、トランジスタ１−１〜１−ｎと、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８とを半導体基板上の共通の領域内に分散して形成する具体例について、図５〜図８を参照して説明する。
なお、以降の説明では、トランジスタ１−１〜１−ｎの各々を‘トランジスタＴＲ１’と省略して表記する。また、出力回路２−１〜２−１６０のトランジスタ３−１〜３−８の各々を‘トランジスタＴＲ２’と省略して表記する。
【００５７】
図５は、トランジスタＴＲ１を一列に並べて配列する例を示す図である。
図５の例において、トランジスタＴＲ１は、矩形の領域ＡＲ１の長手方向に延びる１本の列に配列される。
また、トランジスタＴＲ２は、領域ＡＲ１の長手方向に伸びる複数本の列に配列される。
先にも説明したように、矩形の領域ＡＲ１は非常に横長の形状を有しているため、図５に示すように一列に並んだトランジスタＴＲ１の特性の平均値は、トランジスタＴＲ２の特性のバラツキを平均化したものに近似する。
従って、図５に示すように配置されたトランジスタＴＲ１を図２に示すように並列接続して構成される合成トランジスタの特性は、トランジスタＴＲ２の特性を平均化したものに近似する。
【００５８】
図６は、トランジスタＴＲ１の列と、トランジスタＴＲ２の列とを交互に並べて配列する例を示す図である。
トランジスタＴＲ１およびＴＲ２は、図５と同様に、矩形の領域ＡＲ１の長手方向に伸びて配列される。
図６の例では、これらのトランジスタの列が交互に並んで配列されている。そのため、トランジスタＴＲ１の列とトランジスタＴＲ２の列とを分けて配置する図５に比べて、トランジスタＴＲ１およびＴＲ２がより均一に混ざり合ってに配置される。従って、トランジスタＴＲ１の合成トランジスタの特性は、図５の例と比べて更に良くトランジスタＴＲ２の平均特性に近似する。
【００５９】
また、図５および図６の例では、領域ＡＲ１の長手方向に伸びる各列の上において、トランジスタＴＲ１およびＴＲ２が等間隔に配列される。これにより、トランジスタＴＲ１およびＴＲ２が領域ＡＲ１内に広く分散して配置されるため、トランジスタＴＲ１の合成トランジスタの特性をトランジスタＴＲ２の平均特性に近づける効果が高まる。
【００６０】
図７は、トランジスタＴＲ１をトランジスタＴＲ２と同一の列に配列する例を示す図である。
図７の例に示すように、トランジスタＴＲ１の少なくとも一部をトランジスタＴＲ２と同一の列に配列することにより、図５および図６に示す例に比べて、トランジスタＴＲ１とＴＲ２とがより均一に混ざり合って配置される。そのため、トランジスタＴＲ１の合成トランジスタの特性は、トランジスタＴＲ２の平均特性により一層近似する。
【００６１】
図８は、トランジスタＴＲ１の一部をトランジスタＴＲ２の列の端部に形成する例を示す図である。
図８に示すように、トランジスタＴＲ１の一部をトランジスタＴＲ２の列の一端もしくは両端に形成することにより、領域ＡＲ１の長手方向におけるトランジスタ特性のバラツキと、これに垂直な方向におけるトランジスタ特性のバラツキとがトランジスタＴＲ１の全体の特性に加わる。そのため、トランジスタＴＲ１の合成トランジスタの特性を、図５の例と比べて更に良くトランジスタＴＲ２の平均特性に近似させる効果がある。
【００６２】
以上、本発明の一実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
図５では、トランジスタＴＲ１を一列に並べて配列する例を示しているが、本発明はこれに限定されない。例えば、図９に示すように、長方形の半導体チップの上下を含む複数列にトランジスタＴＲ１を配列してもよいし、図１０に示すように、半導体チップの外周部を含む領域にトランジスタＴＲ１を配列するようにしてもよい。
【００６３】
図６では、トランジスタＴＲ１の列とトランジスタＴＲ２の列とを１本ずつ交互に並べて配列する例を示しているが、本発明はこれに限定されない。トランジスタＴＲ１の列およびトランジスタＴＲ２の列の一方または両方を、複数本ずつ交互に並べて配列しても良い。
【００６４】
上述した実施形態では、主として単一色の表示パネルを駆動する電流駆動回路の例を挙げているが、本発明はこれに限定されない。例えば、３色（ＲＧＢ）をそれぞれ独立に駆動する電流駆動回路の場合は、上述した単一色の場合の回路構成を独立に３セット設けても良い。
【００６５】
また、上述した実施形態では、表示パネルの電流駆動を行う場合を例として挙げているが、本発明はこれに限定されない。表示パネルに限らず、複数チャネルの駆動電流を必要とする他の種々のデバイスを駆動するために本発明の電流駆動回路を用いても良い。
【００６６】
上述した実施形態では、ｎチャネル型ＭＯＳトランジスタを用いる例を示しているが、これに限らず、例えばｐチャネル型ＭＯＳトランジスタを用いても良い。ｎチャネルＭＯＳ型トランジスタを用いる上述の例では、画素から出力回路２−１〜２−１６０に駆動電流が引き込まれるが、ｐチャネル型ＭＯＳトランジスタを用いる場合、これとは逆に、出力回路２−１〜２−１６０から画素に対して駆動電流が流れ出る。なお、この場合、基準電流発生回路２０および外付け抵抗Ｒ１は、基準電位ＡＶＳＳ側に接続すれば良い。
また、本発明において用いるトランジスタはＭＯＳ型トランジスタに限定されるものではなく、例えばバイポーラトランジスタなど、他の種々の能動素子を用いても良い。
【００６７】
上述した実施形態において挙げた具体的数値（出力チャネル数、階調数など）は、本発明を説明するための一例であり、本発明はこれに限定されない。これらの数値は、他の任意の数値に置き換えることが可能である。
また、バイアス電圧発生回路１を構成するトランジスタの数と電流出力部２の出力回路の数との関係は任意で良い。例えば、両者の数は等しくても良いし、また、一方が他方の１／２、１／３、１／４、…と両者の数が異なっていても良い。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態に係る電流駆動回路の構成の一例を示す図である。
【図２】駆動電流生成回路の構成の一例を示す図である。
【図３】出力回路の構成の一例を示す図である。
【図４】駆動電流のバラツキについて説明するための図である。
【図５】バイアス電圧発生回路のトランジスタを一列に並べて配列する例を示す図である。
【図６】バイアス電圧発生回路のトランジスタによって構成される列と、出力回路のトランジスタによって構成される列とを交互に並べて配列する例を示す図である。
【図７】バイアス電圧発生回路のトランジスタを出力回路のトランジスタと同一の列に配列する例を示す図である。
【図８】バイアス電圧発生回路のトランジスタの一部を、出力回路のトランジスタによって構成される列の端部に形成する例を示す図である。
【図９】図５に示したトランジスタの配列の変形例を示す図である。
【図１０】図５に示したトランジスタの配列の更なる変形例を示す図である。
【図１１】有機ＥＬパネルを駆動する一般的な電流ドライバＩＣの主要部の構成例を示す図である。
【図１２】ウェーハ面内の素子特性のバラツキを説明するための図である。
【図１３】異なる電流ドライバＩＣにおける駆動電流のバラツキの一例を示す図である。
【図１４】複数の電流ドライバＩＣを用いて有機ＥＬパネルを駆動した場合に生じる輝度の差を説明するための図である。
【符号の説明】
【００６９】
１…バイアス電圧発生回路、１−１〜１−ｎ，３−１〜３−８…ｎチャネルＭＯＳ型トランジスタ、２…電流出力部、２−１〜２−１６０…出力回路、４−１〜４−８…スイッチ、１０…駆動電流生成回路、２０…基準電流発生回路、３０，４０…ラッチ回路、５０…シフトレジスタ、Ｔｏ１〜Ｔｏ１６０…駆動電流出力端子、Ｔ１…外付け抵抗接続用端子、Ｔ２…画素データ入力用端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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