(57)【要約】  【課題】トレンチの配置を規定することでサージに強い半導体装置を提供する。  【解決手段】サージによりＭＯＳＦＥＴのゲートが破壊されるのを防ぐため、ゲート電極の形成されるトレンチ終端とゲート配線との距離が所定の値を維持できるように、ゲートパッドの近傍でトレンチ終端の配置を斜めに配置して並べていく構成を有している。  【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面に、トレンチが配列形成され、前記トレンチ内にゲート電極を形成するとともに、前記半導体基板表面にソース領域、前記半導体基板裏面にドレイン領域を形成
したＭＯＳＦＥＴからなるセルを備え、
前記半導体基板表面の一部に形成され、前記ゲート電極にゲート配線を介して接続された外部接続端子としてのゲートパッドと、
前記ゲートパッドから所定の間隔を隔てて形成されたソースパッドと、
前記半導体基板の裏面に形成されたドレインパッドとを備えた半導体装置であって、
前記セルは、前記ゲートパット付近のゲート配線と一定距離を維持するように、前記ゲートパッド周辺で、他の領域よりもゲート配線からの距離が大きくなるように前記セルが配置された半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート配線は、前記ゲートパッドから、前記半導体基板の周縁に沿って配設されている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記セルは、前記ゲートパッド周辺で、前記トレンチ端が、前記ゲートパッドから離れるにつれて、前記ゲートパッドからの距離が短くなるように配設された半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記トレンチは、前記半導体基板の主表面から格子状をなすように配設された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトレンチ構造のＭＯＳＦＥＴセルを配設した半導体装置においてのゲートパット付近のトレンチ配置についての半導体装置に関するものである。
【背景技術】
【０００２】
近年、通信機器、ＡＶ機器の小型軽量化に伴い、使用部品においても、小型化の要求が高まってきており、トランジスタ、ダイオード、ＩＣ等の半導体装置においては、外形寸法の小型化を図るため、パッケージの寸法が小さくなってきている。この結果、小型化されたパッケージ内に内蔵できる半導体チップの大きさが限定されてしまう。
【０００３】
そこで、半導体チップを構成する半導体基板表面にトレンチを形成し、このトレンチ内にポリシリコンを充填してゲート電極を形成し、ゲート長をトレンチ内壁で確保することにより、占有面積の低減をはかるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）構造が提案されている。以下に、従来の半導体装置の一例としてトレンチ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
図８に、平面図を示すように、半導体チップ１０内に多数のトレンチＴを配設し、このトレンチ内にＭＯＳＦＥＴを配設したものがある。この構造では、半導体チップ１０の表面に多数のトレンチが形成され、ＭＯＳＦＥＴを構成するとともに、半導体チップの表面の一部にゲートパッド５が形成される。トレンチＴに多結晶シリコンを充填して形成されるゲート電極は、半導体チップ１０の周縁に沿って形成されるゲート配線７によって、このゲートパッド５に接続される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図８のように上記従来の構成でゲートパッド５の周辺部分にトレンチＴを多数配置すると、ゲートパッド５にサージが加わった場合、ゲートパット５に近いトレンチＴに形成されたセル（ＭＯＳＦＥＴ）はサージで破壊されやすい。
【０００６】
トレンチに形成されたゲート電極がひとつでも破壊されるとゲート−ソース間またはゲート−ドレイン間がショートしてしまい所望の特性を得ることができなくなる。サージがゲートパットに加わるとゲートパット５に接続されたアルミ配線７を伝わって、そこからトレンチＴのゲート電極を構成する多結晶シリコン膜に伝わり各セルのゲート電極に到達する。
【０００７】
この伝わる過程で、サージは、ゲートパット５から一番近い位置にあるセル（トレンチ）に一番先に伝わり、かつ高電圧がそのままゲート電極に印加されることになる。よって、ゲートパット５に一番近いトレンチには、サージが各トレンチに拡散し弱くなる前にかかるため特にゲート破壊が生じ易い。
【０００８】
本発明は、前記実情に鑑みてなされたもので、トレンチの配置を規定することでサージに強い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために、本発明の半導体装置は、サージによりＭＯＳＦＥＴのゲートが破壊されるのを防ぐため、ゲート電極の形成されるトレンチ終端とゲート配線との距離が所定の値を維持できるように、ゲートパッドの近傍でトレンチ終端の配置を斜めに配置して並べていく構成を有している。
【００１０】
すなわち、本発明の半導体装置は、半導体基板表面に、トレンチが配列形成され、前記トレンチ内にゲート電極を形成するとともに、前記半導体基板表面にソース領域、前記半導体基板裏面にドレイン領域を形成したＭＯＳＦＥＴからなるセルを備え、前記半導体基板表面の一部に形成され、前記ゲート電極にゲート配線を介して接続された外部接続端子としてのゲートパッドと、前記ゲートパッドから所定の間隔を隔てて形成されたソースパッドと、前記半導体基板の裏面に形成されたドレインパッドとを備えた半導体装置であって、前記セルは、前記ゲートパット付近のゲート配線と一定距離を維持するように、前記ゲートパッド周辺で、他の領域よりもゲート配線からの距離が大きくなるように前記セルが配置される。
【００１１】
この構成により、ゲートパットに一番近く接続されるトレンチ端が斜めに並べて配置され、ゲートパットから一番近く接続されるトレンチは、チップを囲むように配置されているアルミ配線などの配線パターンから一定の距離が維持できる。このため、ゲートにサージ電圧がかかっても、高いサージ電圧がそのまま、トレンチに形成されたゲート電極にかかるのを防ぎ、配線パターンから少し距離が離れているため、トレンチに到達するまえにサージ電圧が弱まってトレンチに印加される。よって、サージによる破壊を防ぐことができる。
【００１２】
また本発明の半導体装置は、前記ゲート配線が、前記ゲートパッドから、前記半導体基板の周縁に沿って配設されているものを含む。
【００１３】
また本発明の半導体装置は、前記セルが、前記ゲートパッド周辺で、前記トレンチ端が、前記ゲートパッドから離れるにつれて、前記ゲートパッドからの距離が短くなるように配設されたものを含む。
この構成により、最大限にゲート長が長くなるようにトレンチを配設するとともにゲート破壊を抑えることができる。
【００１４】
また本発明の半導体装置は、前記トレンチが、前記半導体基板の主表面から格子状をなすように配設されたものを含む。
この構成により、よりゲート長を大きくすることができる。
【発明の効果】
【００１５】
以上詳述したように、本発明はＭＯＳＦＥＴのトレンチの配置を規定してゲートパットからチップ周辺を囲むように配置されているアルミ配線でゲートパット出口付近のトレンチは一定距離をおいて形成することで、ゲートパットから一番近いセルがサージで破壊されるのを防ぐことができる半導体装置を実現するものである。またその距離を徐々に短くすること、すなわち、ゲートパット周辺のアルミ配線からトレンチ配置を斜めに配置することで、ゲートパットから一番近いセルがサージで破壊されるのを防ぐことができる半導体装置を実現するものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
図１は本発明の実施形態における半導体装置の製造方法の一実施の形態としてトレンチ型ＭＯＳＦＥＴを多数配置した半導体集積回路装置におけるトレンチ配置、図２はこの半導体チップの構造図を示したものである。図３はこの半導体装置で用いられる各ＭＯＳＦＥＴの等価回路図を示す図である。
【００１７】
この半導体装置は、図３の等価回路に示すようなＭＯＳＦＥＴが多数個並列接続されたもので、図１に示すように、トレンチ端Ｔｅがゲートパッド５に接続されたゲート配線から所定の間隔を維持できるように配置し、ゲートパッド５にサージがかかった時、トレンチ内に配設されたゲート電極を破壊してソース・ドレインが短絡するのを防ぐように構成されている。
【００１８】
図１にチップのトレンチ配置を示すように、ゲート電極はトレンチＴに充填された多結晶シリコン膜からなり、チップ周辺を囲むように配置されたアルミ配線からなるゲート配線を介してゲートパット５に接続されている。ここでトレンチ端の一部においてゲート電極は基板表面に引き上げられてゲート配線に接続される。
【００１９】
ソース領域２はトレンチＴに沿って形成されており、ドレイン領域は基板表面全体に形成されたエピタキシャル層1eで構成されている。半導体基板１はドレインコンタクトであり、裏面全体がドレインパッドとなる。
【００２０】
ゲートパット５から周辺に伸びるゲート配線７出口付近のトレンチＴは、ゲート配線５から一定の距離を維持するように設置されている。また、この離間距離は、図１に示すように、ゲートパッド５に最も近接した位置付近が最も離間しており、ゲートパッド５の出口から距離が遠くなるにつれて、距離も縮まりやがて本来のトレンチ終端位置であるチップ外縁近傍に戻るように構成されている。これにより、ゲートパッド５にサージが印加されても、ゲートパッド５からの距離が一定値以上となるように確保されているため、ゲートパット出口付近のセル（ゲート電極）が、破壊されるのを防ぐことができる。また、出口から遠くなるにつれて電圧降下により、印加電圧も低くなるため、トレンチとゲート配線の距離も短くすることができる。よって、チップ内のトレンチの長さを全体として短くすることなくサージ破壊を防止することができる。
【００２１】
次に本発明の半導体装置の製造方法について図４乃至図５を参照しつつ説明する。
ここでドレイン接続用端子はこの半導体基板１の裏面側に形成される。
トレンチ構造のＭＯＳＦＥＴの製造方法では、図４（ａ）に示すように、半導体基板１としてのｐ＋型シリコンウェハを用意する。
続いてこの半導体基板１の表面に図４（ｂ）に示すように、ｐ型のエピタキシャル層１ｅ（ドレイン領域）を形成する。
【００２２】
そして図４（ｃ）に示すように、このｐ型のエピタキシャル層１ｅ内にｎウェル１ｗを形成する。
【００２３】
このように素子形成領域の形成された半導体基板１の表面にレジストを塗布しこのレジストをパターニングして図５（ａ）に示すように、レジストパターンＲ１を形成する。そして図５（ｂ）に示すように、このレジストパターンＲ１をマスクとして半導体基板１の表面をエッチングして半導体基板表面にトレンチＴを形成する。
【００２４】
図は、一部分のみの断面図であり実際は、チップのソースパッドの形成される領域の下に多数のトレンチが形成される。
次に、図５（ｃ）に示すように、形成されたトレンチ内に多結晶シリコン膜を充填する。ここではトレンチ内が埋まるように十分に厚く多結晶シリコン膜３を形成する。
【００２５】
この後、図５（ｄ）に示すように多結晶シリコン膜をエッチバックしてトレンチ内のみ多結晶シリコン膜が埋まるように形成する。必要に応じてフォトリソグラフィにより多結晶シリコン膜をパターニングしてもよい。この場合はこの後、レジストを除去する。
【００２６】
次に図６（ａ）に示すように、半導体基板１表面上にＣＶＤ法により酸化シリコン膜４を形成する。
【００２７】
そして、レジストをパターニングして（図示しない）このレジストをマスクとしてエッチングすることにより、図６（ｂ）に示すように酸化シリコン膜４に開口Ｈを形成し、これをマスクとして斜めイオン注入によりｐ型不純物を注入しソース領域２を形成する。そしてこのレジストは斜めイオン注入後に除去される。
【００２８】
この後図６（ｃ）に示すようにその上にゲートパッド５およびゲート配線７となるアルミニウム層を蒸着する。
【００２９】
最後に図６（ｄ）に示すように、パッシベーション膜としての窒化シリコン膜からなる絶縁膜６を形成し、レジストをパターニングして（図示しない）エッチングすることによりこの絶縁膜６にコンタクトホールを形成する。そしてこの上層にソースパッド８を形成する。
このとき、ゲートパットからトレンチの多結晶シリコン膜と接続するために伸びているアルミ配線のゲートパット付近のトレンチは形成しない。
【００３０】
このようにして図１に上面図を示すようにトレンチを配置したＭＯＳＦＥＴが形成される。
この構造では、ゲートパットからトレンチの多結晶シリコン膜と接続するために伸びているアルミ配線とゲートパット付近では一定の距離を形成することができる。サージがゲートに印加されて周辺のセルに流れる際、ゲートパット出口付近のトレンチに形成されたゲート電極に強い電圧がかかりゲート電極を破壊するのを防止することができる。また、この構造は新たな工程を追加することなくセルを配置するマスク、特にはトレンチ形成用のマスクを変更するのみでサージ耐圧を強くすることが出来る。
【００３１】
（実施の形態２）
前記実施の形態では、ゲートパッド周辺部で、ゲートパッドから離れるに従ってゲート配線からの距離が徐々に小さくなるようにしたが、図７に示すように一定の値を維持するようにしてもよい。他は前記実施の形態１と同様である。
【００３２】
また、前記実施の形態ではトレンチ構造のＭＯＳＦＥＴについて説明したが、これに限定されることなく、平面構造のＭＯＳＦＥＴにも適用可能であることはいうまでもない。この場合はトレンチ端ではなく、セル端とゲート配線との距離を所定の値以上に維持するようにすればよい。
【産業上の利用可能性】
【００３３】
本発明の半導体装置は、小型でサージ電圧に強いことから、通信機器、ＡＶ機器などに有効である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１の半導体装置のチップのトレンチ配置図
【図２】本発明の実施の形態１の半導体装置の全体構成を示す上面図
【図３】本発明の実施の形態１の半導体装置の等価回路図
【図４】本発明の実施の形態１の半導体装置の製造工程を示す図
【図５】本発明の実施の形態１の半導体装置の製造工程を示す図
【図６】本発明の実施の形態１の半導体装置の製造工程を示す図
【図７】本発明の実施の形態２の半導体装置を示す図
【図８】従来例の半導体装置のチップのセル配置図
【符号の説明】
【００３５】
１  半導体基板
１ｅ  ｐ型エピタキシャル層（ドレイン領域）
２  ソース領域
３  多結晶シリコン層
４  酸化シリコン膜
５  ゲートパッド
６  絶縁膜
７  チップ周辺を囲むゲート配線
８  ソースパッド
Ｔ  トレンチ
Ｈ  開口
【図１】
2006245422.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006245422.tif 000008
【図７】
2006245422.tif 000009
【図８】
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