(57)【要約】      （修正有）【課題】ＴＦＴとＯＬＥＤの電気的パラメータが補正され、それによって良好に確定されたＯＬＥＤ電流が画素アレイ内に生じるようにする。【解決手段】各画素ブロック１２００は、ディスプレイの端において検知ピン（ＶＤＤ／ＳＥＮＳＥピン）１２１０に接続されている。通常のディスプレイ作動中、検知ピン１２１０はトランジスタＰ１を介してＶＤＤ電源に接続されるが、測定サイクル中は、トランジスタＰ２を介して電流検知回路１３３４に接続される。測定された各画素ブロックの電流はＩ／Ｏデバイス１３４０によって収集され、デジタル形式に変換されてデータ電圧のキャリブレーション用に保存される。この保存情報を利用して、トランジスタの閾値電圧変動とＯＬＥＤターンオン電圧変動に対処するためのデータ電圧の補正を行う。【選択図】図１３
2006146257.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個の画素を有するディスプレイを点灯する方法であって、（ａ）当該画素の画素パラメータを測定するステップと、（ｂ）測定された画素パラメータに基づいて入力画素データを調整するステップと、（ｃ）調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【請求項２】
前記測定ステップ（ａ）が前記画素によって引き出された電流を外部的に測定する請求項１に記載の方法。
【請求項３】
前記調整ステップ（ｂ）が、電圧オフセット（Ｖoffset）パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項１又は２に記載の方法。
【請求項４】
前記調整ステップ（ｂ）が、更に、ゲイン係数（Ｃ）パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項３に記載の方法。
【請求項５】
（１）画素の画素パラメータを測定するための測定モジュールと、（２）当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、（３）当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【請求項６】
前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する請求項５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックス発光ダイオード画素（ピクセル）構造に関する。本発明は、詳しくは、画素構造の発光ダイオードにおいて電流の不均一性を低減して輝度の均一性を改善する画素構造と、前記アクティブマトリックス発光ダイオード画素構造の作動方法に関する。尚、本出願は1997年9月29日出願の米国仮出願第 60/060,386 号および1997年9月29日出願の米国仮出願第 60/060,387 号の優先権を主張すると供に、本出願に引用する。
【背景技術】
【０００２】
図１に示すようなマトリックスアドレッシングを使用して画素を点灯するマトリックスディスプレイは、当該技術分野において周知である（特許文献１〜６参照）。典型的なディスプレイ１００は、行と列に構成された画面要素すなわち表示要素（ピクセル）１６０を有する。このディスプレイは、列データ発生装置１１０と行データ発生装置１２０を内蔵している。作動にあたっては、各行は行ライン１３０を介して順次通電されるとともに、対応する列ラインを使用して対応する画素が通電される。パッシブマトリックスディスプレイにおいては、各行の画素は順次１個ずつ点灯されるが、アクティブマトリックスディスプレイにおいては、各列の画素に順次データがロードされる。すなわち、パッシブマトリックスディスプレイの各列は全フレーム時間のほんの一部分で「通電状態である」に過ぎないが、アクティブマトリックスディスプレイの各列はフレーム時間の全体にわたって「通電状態とする」ことが出来る。
【０００３】
ポータブルディスプレイ、例えばラップトップコンピュータの普及にともなって、さまざまなプレイ技術、例えば液晶ディスプレイ（ＬＣＤ）および発光ダイオードディスプレイ（ＬＥＤ）が使用されるようになった。一般的に、ポータブルディスプレイにおいては、ディスプレイを使用するポータブルシステムの電力を節約し、それによってポータブルシステムの「使用時間」を延長できる様にすることが重要である。
【０００４】
ＬＣＤにおいては、ディスプレイの使用中の全期間にわたってバックライトがオンになっている。すなわち、ＬＣＤ内のすべての画素が点灯され、ある画素を「暗く」するには、画素を通る光を偏光層でさえぎる。これに対して、ＬＥＤディスプレイは、通電された画素のみが点灯され、暗い画素を点灯する必要をなくして省電力を図っている。
【０００５】
図２に、２個のＮＭＯＳトランジスタＮ１とＮ２を有する従来技術のアクティブマトリックスＬＥＤ画素構造２００を示す。この画素構造においては、トランジスタＮ１に通電することによりコンデンサＣにデータ（電圧）が先ず保存され、次に「駆動トランジスタ」Ｎ２に通電してＬＥＤを点灯する。画素構造２００を使用したディスプレイでも節電は可能であるが、この画素構造では、いくつかの原因により不均一な輝度レベルを呈する。
【０００６】
第一に、ＬＥＤの輝度はそこを通る電流に比例することが観測されている。使用中、「駆動トランジスタ」Ｎ２の閾値電圧がドリフトするためＬＥＤを通る電流が変化する可能性がある。この電流の変化がディスプレイの輝度の不均一性の一因となる。
【０００７】
第二に、ディスプレイの輝度の不均一性のもう一つの原因は、「駆動トランジスタ」Ｎ２の製造において見いだすことが出来る。いくつかの場合に、「駆動トランジスタ」Ｎ２は、トランジスタの初期閾値電圧の均一性の確保が困難な材料で作られ、その結果、画素ごとに変動する。
【０００８】
第三に、ＬＥＤの電気的パラメータも不均一性を呈することがある。例えば、バイアス温度ストレス条件下では、ＯＬＥＤ（有機発光ダイオード）のターンオン電圧の増加が予想される。
【０００９】
従って、画素構造の「駆動トランジスタ」における閾値電圧の変動に起因する電流の不均一性を低減する画素構造と、それに関連する方法が当該技術分野において必要となっている。
【００１０】
【特許文献１】特開平０７−１１１３４１号公報
【特許文献２】欧州特許出願公開第７３１４４０号明細書
【特許文献３】特開平０３−１３９９０８号公報
【特許文献４】実開昭６１−１３１１７１号公報
【特許文献５】特開平０９−１２７９１３号公報
【特許文献６】米国特許第５１９８８０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、画素構造の発光ダイオードにおける電流の不均一性の低減によって輝度の均一性を改善するＬＥＤ（またはＯＬＥＤ）画素構造と方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明者らは鋭意検討した結果、５個のＮＭＯＳトランジスタ、コンデンサ、およびＬＥＤから成る画素構造が上記課題を解決できることを見出し、本発明を完成するに至った。
【００１３】
すなわち、本発明の第一の要旨は、少なくとも一つの画素を備えるディスプレイであって、当該画素は、（１）第１選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第１トランジスタと、（２）当該第１トランジスタのドレインが接続されている第１端子と、第２端子とを有するキャパシタと（３）オートゼロラインへの接続用であるゲートと、ソースと、当該第１トランジスタの当該ドレインが接続されているドレインとを有する第２トランジスタと、（４）第２選択ラインへの接続用であるゲートと、当該第２トランジスタのドレインに接続されたソースと、ドレインとを有する第３トランジスタと、（５）当該第１トランジスタのソースに接続されたゲートと、ソースと、当該第２トランジスタの当該ソースに接続されたドレインとを有する第４トランジスタと、（６）当該第１トランジスタのソースに接続されたゲートと、ソースと、当該第３トランジスタの当該ドレインに接続されたドレインとを有する第５トランジスタと、（７）当該第４トランジスタのソースと当該第５トランジスタのソースとが、一方の端子に接続されている２個の端子を有する光要素とから成ることを特徴とするディスプレイに存する。
【００１４】
第１の要旨の好ましい態様において、画素構造は３個のトランジスタと１個のダイオードから成る。
【００１５】
第１の要旨の他の好ましい態様において、画素構造は５個のトランジスタを有する異なる画素構造である。
【００１６】
第１の要旨の他の好ましい態様において、画素構造はオートゼロ化電圧範囲を拡張する追加のラインを１本備える。
【００１７】
本発明の第２の要旨は、画素パラメータを測定し、それを使用して入力画素データを調節する、一つの外部測定モジュールと種々の測定方法に存する。
【００１８】
具体的には、本発明は以下の各発明より成る。
【００１９】
［１］少なくとも一つの画素を備えるディスプレイであって、当該画素は、（１）第１選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第１トランジスタと、（２）当該第１トランジスタのドレインが接続されている第１端子と、第２端子とを有するキャパシタと（３）オートゼロラインへの接続用であるゲートと、ソースと、当該第１トランジスタの当該ドレインが接続されているドレインとを有する第２トランジスタと、（４）第２選択ラインへの接続用であるゲートと、当該第２トランジスタのドレインに接続されたソースと、ドレインとを有する第３トランジスタと、（５）当該第１トランジスタのソースに接続されたゲートと、ソースと、当該第２トランジスタの当該ソースに接続されたドレインとを有する第４トランジスタと、（６）当該第１トランジスタのソースに接続されたゲートと、ソースと、当該第３トランジスタの当該ドレインに接続されたドレインとを有する第５トランジスタと、（７）当該第４トランジスタのソースと当該第５トランジスタのソースとが、一方の端子に接続されている２個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【００２０】
［２］前記光要素が有機発光ダイオード（ＯＬＥＤ）である［１］に記載のディスプレイ。
【００２１】
［３］前記各トランジスタが非晶質シリコンから造られた薄膜トランジスタである［１］又は［２］に記載のディスプレイ。
【００２２】
［４］前記第２選択ラインが前行からのオートゼロラインである［１］〜［３］の何れかに記載のディスプレイ。
【００２３】
［５］少なくとも一つの画素を備えたディスプレイであって、当該画素は、（１）一つの選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第１トランジスタと、（２）当該第１トランジスタのドレインが接続されている第１端子と、第２端子とを有するキャパシタと、（３）オートゼロラインへの接続用であるゲートと、ソースと、当該第１トランジスタの当該ドレインが接続されているドレインとを有する第２トランジスタと、（４）当該第２トランジスタのソースに接続された第１端子と、点灯ラインへの接続用の第２端子とを有するダイオードと、（５）第１トランジスタのソースに接続されたゲートと、ソースと、当該ダイオードの第１端子に接続されたドレインとを有する第３トランジスタと、（６）当該第３トランジスタのソースが、一方の端子に接続されている２個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【００２４】
［６］前記ダイオードがショットキダイオードである［５］に記載のディスプレイ。
【００２５】
［７］少なくとも一つの画素を備えたディスプレイであって、当該画素は、（１）第１選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第１トランジスタと、（２）当該第１トランジスタのドレインが接続されている第１端子と、第２端子とを有するキャパシタと、（３）オートゼロラインへの接続用であるゲートと、当該第１トランジスタの当該ソースが接続されているソースと、ドレインとを有する第２トランジスタと、（４）第２選択ラインへの接続用であるゲートと、当該第２トランジスタのドレインに接続されたソースと、ドレインとを有する第３トランジスタと、（５）当該第１トランジスタのソースに接続されたゲートと、ソースと、当該第３トランジスタの上記ソースに接続されたドレインとを有する第４トランジスタと、（６）当該第１トランジスタのソースに接続されたゲートと、ソースと、当該第３トランジスタの当該ドレインに接続されたドレインとを有する第５トランジスタと、（７）当該第４トランジスタのソースと当該第５トランジスタのソースとが、一方の端子に接続されている２個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【００２６】
［８］前記光要素が有機発光ダイオード（ＯＬＥＤ）である［７］に記載のディスプレイ。
【００２７】
［９］前記第２選択ラインが前行からのオートゼロラインである［７］又は［８］に記載のディスプレイ。
【００２８】
［１０］（１）少なくとも一つのオートゼロ化画素構造と、（２）当該オートゼロ化画素構造にオートゼロ化の実行を可能にするため、当該オートゼロ化画素構造に接続されたオートゼロラインと、（３）オートゼロ電圧の範囲を拡張するため、一つの電圧を当該オートゼロ化画素構造に運ぶように、当該オートゼロ化画素構造に接続された第２ラインとから成るディスプレイ。
【００２９】
［１１］光要素への印加エネルギーを制御する回路を含む少なくとも１個の画素を有するディスプレイを点灯する方法であって、（ａ）画素をオートゼロ化するステップと、（ｂ）データライン経由でデータを当該画素へロードするステップと、（ｃ）保存されたデータに基づいて当該光要素を点灯するステップとから成ることを特徴とする方法。
【００３０】
［１２］前記オートゼロ化ステップ（ａ）の前に前記画素をプリチャージするステップを更に含む［１１］に記載の方法。
【００３１】
［１３］前記オートゼロ化ステップ（ａ）が基準ブラックレベルを印加するステップを含む［１１］は［１２］に記載の方法。
【００３２】
［１４］少なくとも１個の画素を有するディスプレイを点灯する方法であって、（ａ）当該画素の画素パラメータを測定するステップと、（ｂ）測定された画素パラメータに基づいて入力画素データを調整するステップと、（ｃ）調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【００３３】
［１５］前記測定ステップ（ａ）が前記画素によって引き出された電流を外部的に測定する［１４］に記載の方法。
【００３４】
［１６］前記調整ステップ（ｂ）が、電圧オフセット（Ｖoffset）パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する［１４］又は［１５］に記載の方法。
【００３５】
［１７］前記調整ステップ（ｂ）が、更に、ゲイン係数（Ｃ）パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する［１６］に記載の方法。
【００３６】
［１８］ディスプレイコントローラと当該ディスプレイコントローラに接続されると供に複数の画素から成るディスプレイとから成るシステムであって、当該各画素が、（１）第１選択ラインへの接続用ゲートと、ソースと、およびドレインとから成る第１トランジスタと、（２）当該第１トランジスタの当該ドレインに接続された第１端子と、第２端子とを有するキャパシタと、（３）オートゼロラインへの接続用ゲートと、当該第１トランジスタの当該ソースに接続されたソースと、ドレインとを有する第２トランジスタと、（４）第２選択ラインへの接続用ゲートと、当該第２トランジスタの当該ドレインに接続されたソースと、ドレインとを有する第３トランジスタと、（５）当該第１トランジスタの当該ソースに接続されたゲートと、ソースと、当該第３トランジスタの当該ソースに接続されたドレインとを有する第４トランジスタと、（６）当該第１トランジスタの当該ソースに接続されたゲートと、ソースと、当該第３トランジスタの当該ドレインに接続されたドレインとを有する第５トランジスタと、（７）当該第４トランジスタのソースと当該第５トランジスタのソースとが、一方の端子に接続されている２個の端子を有する光要素とから成ることを特徴とするシステム。
【００３７】
［１９］（１）画素の画素パラメータを測定するための測定モジュールと、（２）当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、（３）当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【００３８】
［２０］前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する［１９］に記載のシステム。
【発明の効果】
【００３９】
本発明のディスプレイは輝度の均一性が大幅に改善されており、その工業的価値は高い。
【発明を実施するための最良の形態】
【００４０】
以下、本発明を図面を使用して詳しく説明する。尚、理解を容易にするため、各図に共通の要素は可能な限り同一の符号を付した。
【００４１】
図３は、本発明によるアクティブマトリックスＬＥＤ画素構造３００の略図である。好ましい実施態様において、アクティブマトリックスＬＥＤ画素構造は、薄膜トランジスタ（ＴＦＴ）、すなわちポリシリコンまたはアモルファスシリコンを使用して作られたトランジスタを使用して実施される。同様に、好ましい実施態様において、アクティブマトリックスＬＥＤ画素構造は、有機発光ダイオード（ＯＬＥＤ）を使用する。この画素構造は薄膜トランジスタと有機発光ダイオードを使用して実施しているが、本発明は他のタイプのトランジスタや発光ダイオードを使用しても実施できる。
【００４２】
この画素構造３００は、トランジスタ閾値電圧（Ｖｔ）の不均一性が大きくかつＯＬＥＤターンオン電圧の不均一性が大きい場合でも、均一な電流駆動を提供する。すなわち、ＯＬＥＤを通る電流を均一に保ち、それによってディスプレイの輝度の均一性を確保することが望ましい。
【００４３】
図３を参照すると、画素構造３００は、５個のＮＭＯＳトランジスタＮ１（３１０）、Ｎ２（３２０）、Ｎ３（３３０）、Ｎ４（３４０）およびＮ５（３５０）、コンデンサ３０２、およびＬＥＤ（ＯＬＥＤ）（光要素）３０４（光要素）から成る。選択ライン３７０はトランジスタ３５０のゲートに接続されている。データライン３６０はコンデンサ３０２の一方の端子に接続されている。オートゼロライン３８０はトランジスタ３４０のゲートに接続されている。ＶＤＤライン３９０がトランジスタ３２０、３３０のドレインに接続されている。画素アレイ内の前の行からのオートゼロライン３８２が、トランジスタ３３０のゲートに接続されている。
【００４４】
前行からのオートゼロライン３８２は第２の選択ラインとして実施可能であることに注目すべきである。すなわち、現在の画素のタイミングは、前行からのオートゼロライン３８２が第２の選択ラインを必要とせずに利用でき、それによって現在の画素の複雑さとコストを低減するようになっている。
【００４５】
コンデンサ３０２の一つの端子は（ノードＡにおいて）トランジスタ３３０のソースと、トランジスタ３４０、３５０のドレインに接続されている。トランジスタ３５０のソースは（ノードＢにおいて）トランジスタ３１０と３２０のゲートに接続されている。トランジスタ３１０のドレインはトランジスタ３４０のソースに接続されている。最後に、トランジスタ３１０と３２０のソースはＬＥＤ３０４の一方の端子に接続されている。
【００４６】
前述のように、有機ＬＥＤディスプレイの駆動には種々の不均一性による問題が多い。本発明は、これらの問題を対象とする有機ＬＥＤディスプレイの構造に関する。すなわち、各ＬＥＤ画素は、ＬＥＤターンオン電圧の変動やＴＦＴ閾値電圧の変動に鈍感な方法で駆動される。すなわち、現在の画素は、ＬＥＤターンオン電圧やＴＦＴ閾値電圧の変動に対処するために使用されるオートゼロ化方法を使用して、オフセット電圧パラメータを求めることが出来る。
【００４７】
更に、従来のアクティブマトリックス液晶ディスプレイにおいて使用された方法に極めて類似する方法によって、各画素にデータがデータ電圧として供給される。その結果、本発明のディスプレイ構造は、従来の行と列のスキャナに対し、外付けでも内蔵でも使用することが出来る。
【００４８】
本発明の画素は、５個のＴＦＴと、１個のコンデンサと、ＬＥＤとを使用する。ＴＦＴの接続は、ＬＥＤのカソードにではなく、アノードに接続されることに注目すべきであり、このことは従来の有機ＬＥＤにおいてはＩＴＯがホールエミッタであるという事実によって必要とされる。従って、ＬＥＤはＴＦＴのドレインにではなく、ソースに接続される。各ディスプレイの列は、２本の行ライン（オートゼロラインと選択ライン）と、１−１／２列ライン（データラインと、隣の列と共有する＋ＶＤＤライン）を有する。各ライン上の波形も図４に示す。画素３００の作動を以下３フェーズ、すなわち３段階で詳述する。
【００４９】
第一フェーズはプリチャージフェーズである。前行３８２のオートゼロ（ＡＺ）ライン上の正のパルスがトランジスタ３３０を「オン」にし、画素のノードＡをＶｄｄ、例えば＋１０Ｖまでプリチャージする。次にデータラインが、前行の画素へデータを書き込むため、そのベースライン値から変化し、そのベースラインへ戻る。これは考慮中の画素への正味効果を持たない。
【００５０】
第二フェーズはオートゼロフェーズである。現在の行のＡＺラインとＳＥＬＥＣＴラインが高くなり、トランジスタ３４０、３５０を「オン」にし、トランジスタＮ１  ３１０のゲートを落とし、ターンオン電圧へと自己バイアスをかけ、ＬＥＤに極くわずかな電流を流す。このフェーズにおいて、ＬＥＤのターンオン電圧とＮ１の閾値電圧の合計がＮ１のゲートに保存される。Ｎ１とＮ２とはごく接近して配置できるので、それらの初期閾値電圧は極めて類似している。更に、これら２個のトランジスタのソースに対するゲート電圧Ｖｇｓは同じはずである。ＴＦＴの閾値電圧のドリフトはＴＦＴの全寿命にわたってＶｇｓのみに依存するので、これらデバイスの閾値電圧はＴＦＴの全寿命にわたって追従すると見なすことが出来る。従って、Ｎ２の閾値電圧もそのゲート上に保存される。オートゼロ化の完了後、オートゼロラインはロー（low）に戻る一方、選択ラインはハイ（high）のままである。
【００５１】
第三フェーズはデータ書き込みフェーズである。データはベースライン電圧を超える電圧としてデータラインへ印加され、コンデンサを介して画素に書き込まれる。次に選択ラインがローに戻り、データ電圧、プラスＬＥＤターンオン電圧、プラスＮ２の閾値電圧の合計が、残りのフレームに関してノードＢに保存される。保存されたデータがリークによって失われないように、ノードＢから＋Ｖｄｄまでのコンデンサを使用できることに注目すべきである。
【００５２】
要するに、オートゼロフェーズの間、細電流（trickle current）を使用して、ＬＥＤのターンオン電圧とＮ２の閾値電圧が「測定」され、ノードＢに保存される。このオートゼロフェーズは、本質的には駆動電流が極めて小さい電流駆動モードの作動である。オートゼロフェーズの後の書き込みフェーズになって初めて、印加されたデータ電圧を使用してＬＥＤに増分が与えられる。従って、本発明は、電圧駆動または電流駆動よりはむしろ、「ハイブリッド駆動」を有するということが出来る。ハイブリッド駆動方法は、電圧駆動および電流駆動における欠点がなく、両者の長所を組み合わせるものである。ＬＥＤのターンオン電圧とＴＦＴの閾値電圧の変動は、電流駆動における場合と全く同様に補正される。同時に、ディスプレイ上のすべてのラインは電圧によって駆動されるので、高速で駆動することが出来る。
【００５３】
注目べきことに、データライン３６０に印加されるデータ電圧の増分は、ＬＥＤ３０４全体にわたって直接現れるのではなく、Ｎ２（３２０）とＬＥＤのＶｇｓ間に分割される。このことは単に、データ電圧からＬＥＤ電圧への非線型のマッピングがあることを意味する。このマッピングは、ＬＥＤ電圧からＬＥＤ電流への非線型のマッピングと組み合わされて、データ電圧からＬＥＤ電圧への全体の伝達関数を発生するが、これは単調で、上記のようにディスプレイの全寿命にわたって安定している。
【００５４】
現在の画素構造３００の利点は、閾値が補正されない画素におけるトランジスタ（Ｎ３、Ｎ４およびＮ５）がフレームあたり１列時間のみオンとなるためデューティサイクルが極めて短く、認識できるほどにはシフトしないと予想されることである。更に、Ｎ２は、ＬＥＤの現在パスにおける唯一のトランジスタである。このパス上で直列接続されたトランジスタは、ディスプレイ効率を劣化させるか、あるいは未補正のＴＦＴ閾値シフトによる問題を発生する可能性があり、もしも一つの列上の全部の画素によって共有されると、縦方向の著しいクロストークをもたらす可能性がある。
【００５５】
選択パルスとオートゼロ（ＡＺ）パルスは行スキャナによって形成される。列データはＡＺパルス同士間のタイムスロットにおいて（任意の）一定ベースライン電圧に加えて印加される。選択信号の下降エッジは、データライン上でデータが有効である間に発生する。直接サンプル・タイプまたはチョップト・ランプ・タイプのいずれかの各種の外付けまたは内蔵の列スキャナが、このタイミングによってデータを発生することが出来る。
【００５６】
上記の画素構造によれば、有機ＬＥＤを使用して大型の直視ディスプレイを造ることが出来る。もちろん、現在の画素構造は、駆動電流を必要とするディスプレイ要素を使用する任意のディスプレイ技術にも、特にディスプレイ要素またはＴＦＴのターンオン電圧がシフトするかまたは不均一である場合、適用可能である。
【００５７】
図５は、本発明によるアクティブマトリックスＬＥＤ画素構造５００の好ましい実施態様の略図である。この画素構造５００は、図３の画素構造３００に類似であるが、ここでは２個のトランジスタの代わりにショットキダイオード１個を使用している。
【００５８】
画素構造３００が有する可能性のある欠点の一つとして、１画素あたり５個のトランジスタを使用していることが挙げられる。すなわち、各画素に多数のトランジスタを使用しているので、画素のフィルファクタ（fill factor）（アクティブプレートを通るボトム側放出を想定して）およびその収率（yield）にも影響を及ぼす可能性がある。従って、画素構造３００は、各画素に１個のショットキダイオードのみを使用してトランジスタ数を５個から３個に減らしつつ、且つ上記と同じ機能を果たす。
【００５９】
図５において、画素５００は３個のＮＭＯＳトランジスタＮ１（５１０）、Ｎ２（５２０）、Ｎ３（５３０）、１個のコンデンサ５０２、１個のショットキダイオード５４０、およびＬＥＤ（ＯＬＥＤ）５５０（光要素）から成る。選択ライン５７０はトランジスタ５３０のゲートに接続されている。データライン５６０はコンデンサ５０２の一方の端子に接続されている。オートゼロライン５８０はトランジスタ５２０のゲートに接続されている。点灯ライン（ＶＤＤラインに類似）５９０はショットキダイオード５４０の一方の端子に接続されている。
【００６０】
コンデンサ５０２の一方の端子は（ノードＡにおいて）トランジスタ５２０と５３０のドレインに接続されている。トランジスタ５３０のソースは（ノードＢにおいて）トランジスタ５１０のゲートに接続されている。トランジスタ５１０のドレインはトランジスタ５２０のソースと、ショットキダイオード５４０の一方の端子に接続されている。
【００６１】
画素構造５００も、下記のように、プリチャージフェーズ、オートゼロフェーズ、およびデータ書き込みフェーズの３フェーズで作動する。すべての点灯ラインはディスプレイの周囲で相互に結合されていて、プリチャージフェーズが始まる前に、これら点灯ラインは、約＋１５Ｖのプラスの電圧ＶＩＬＬに保持される。以下の説明においては、考慮中の行を「行ｉ」と呼ぶ。各ライン上の波形も図６に示す。
【００６２】
第一フェーズはプリチャージフェーズである。プリチャージは、オートゼロ（ＡＺ）ラインがトランジスタＮ２をオンにし、選択ラインがトランジスタＮ３をオンにすると開始される。このフェーズは、データラインがリセットレベルにあるとき行なわれる。ノードＡとＢにおける電圧はトランジスタＮ１のドレインと同じ電圧まで上昇するが、これはＶＩＬＬより低いダイオード降下である。
【００６３】
第二フェーズはオートゼロフェーズである。次に、点灯ラインがアースに落ちる。このフェーズ中、アレイ上のすべての画素は短時間暗くなる。ここで、ショットキダイオード５４０がトランジスタＮ１のドレインを、アースされた点灯ラインから絶縁して、Ｎ１のオートゼロ化が始まる。ノードＢがトランジスタＮ１の閾値電圧プラスＬＥＤ５５０のターンオン電圧にほぼ等しい電圧に達すると、ＡＺラインを使用してトランジスタＮ２を「オフ」にし、点灯ラインはＶＩＬＬに戻る。選択されなかった行のすべての画素が再び点灯する。
【００６４】
第三フェーズはデータ書き込みフェーズである。次に、行ｉに関するデータがデータラインに印加される。ノードＡとＢにおける電圧上昇が、データラインのリセット電圧レベルとデータ電圧レベル間の差を等しくする。このようにして、トランジスタＮ１の閾値電圧とＬＥＤのターンオン電圧の変動が補正される。ノードＢにおける電圧が落ち着いた後、行ｉに関する選択ラインを使用してトランジスタＮ３をオフにし、データラインがリセットされる。これで次のフレームまで適切なデータ電圧が画素に保存される。
【００６５】
以上、先に述べた５トランジスタ画素の利点を持ちつつも、トランジスタ数の少ない、ＯＬＥＤディスプレイ用３トランジスタ画素について説明した。更なる利点として、５トランジスタ画素には、オートゼロ化とＬＥＤ駆動とに別々のトランジスタを使用されることである。画素３００が適切に作動するには、これら２個のトランジスタの初期閾値が一致し、寿命の全期間にわたって同じようにドリフトすることが必要である。最近の実験データが示唆するところによれば、（これらトランジスタのように）ＴＦＴ同士のドレイン電圧が互いに異なると、両ＴＦＴは同様にはドリフトしない。従って、画素５００は、適切なオートゼロ化が保証されるように、ＬＥＤを駆動する同じトランジスタ上でオートゼロ化を行なう。
【００６６】
図７は、本発明によるアクティブマトリックスＬＥＤ画素構造７００の代替実施態様の略図である。この画素構造７００は、図３の画素構造３００に類似するが、更に正確なオートゼロ電圧を発生する。
【００６７】
すなわち、図３において、オートゼロ化は、各プリチャージサイクルが図３に示すように大きなプラス電荷ＱＰＣを画素３００のノードＡに注入するという事実から生ずる。プリチャージフェーズ中、ノードＡ上のキャパシタンスのほとんどすべてはコンデンサＣｄａｔａからであり、ノードＡに注入される電荷は式（１）で表される。
【００６８】
【数１】
2006146257.tif 000003
【００６９】
ここでＶＡは、プリチャージフェーズが始まる前のノードＡにおける電圧である。ＶＡは、画素３００に予め与えられたデータ、Ｎ３（３００）の閾値電圧、およびＬＥＤ３０４のターンオン電圧に左右される。Ｃｄａｔａが大きなキャパシタンス（約１ｐＦ）であるので、ＱＰＣも１０ピコクーロン（picocoulomb）程度と大きい。
【００７０】
画素３００が安定したオートゼロレベルにあるとき、ＱＰＣはオートゼロフェーズ中、Ｎ１（３００）とＬＥＤ３０４とを通って流れる。オートゼロ間隔（インタバル）は短いので（約１０μsec）、Ｎ１にはその閾値電圧より高いゲート対ソースオートゼロ電圧が残る可能性があり、同様にＬＥＤもそのターンオン電圧を上回ってオートゼロ化する。このように、オートゼロ化プロセスにおいては、ノードＡとノードＢで、真のゼロ電流オートゼロ電圧ではなく、その近似値を発生する可能性がある。
【００７１】
注目すべきことは、Ｎ１とＬＥＤを通る正確なゼロ電流に対応する真のゼロ電流オートゼロ電圧を発生させる必要がないという点である。本発明において、微弱な電流（約１０ナノアンペア）をＮ１ ３００とＬＥＤ ３０４とを通って流すことの出来るオートゼロ電圧を得ることが望ましい。オートゼロ間隔（インタバル）は約１０μsecであるので、ＱＰＣは約０．１ピコクーロン程度のはずである。上記のように、ＱＰＣは約１０ピコクーロンである。
【００７２】
このように大きなＱＰＣの効果として、画素の安定オートゼロ電圧が閾値電圧とターンオン電圧の合計をはるかに上回る可能性がある。この状態そのものは、もしも過剰なオートゼロ電圧がディスプレイ全体にわたって均一であれば、問題にはならない。すなわち、すべてのデータ電圧を相応にオフセットすることによって、この効果に対処することが出来る。
【００７３】
しかし、もしもＱＰＣが大きいのみならず、前のデータ電圧とオートゼロ電圧そのものに左右される場合、問題を生ずる可能性がある。この状態がもしもディスプレイ内で発生すると、すべての画素のオートゼロ電圧が大幅に過剰になるのみならず、過剰電圧の大きさが画素ごとに異なる可能性がある。実際、そのような条件下では、画素３００のオートゼロ化によって均一なディスプレイを作ることが出来ない。
【００７４】
この問題に対処するため、画素７００はプリチャージＱＰＣを極めて小さい値に下げることが出来る。また、オートゼロ化に実際に必要な電荷に応じてＱＰＣを変化させることの出来る「可変プリチャージ」方法を開示する。要するに、現在のオートゼロ電圧が低すぎる場合、、オートゼロ電圧を所望の値にまで上げるため、ＱＰＣはその最小値、約０．１ピコクーロンとなる。しかし、現在のオートゼロ電圧が高すぎると、ＱＰＣは実質的にゼロになり、オートゼロ電圧が急速に下がることを可能にする。
【００７５】
図７を参照すると、画素７００は、５個のＮＭＯＳトランジスタ、Ｎ１（７１０）、Ｎ２（７２０）、Ｎ３（７３０）、Ｎ４（７４０）、Ｎ５（７５０）と、コンデンサ７０２と、ＬＥＤ（ＯＬＥＤ）７０４（光要素）とから成る。選択ライン７７０はトランジスタ７１０のゲートに接続されている。データライン７６０はコンデンサ７０２の一方の端子に接続されている。オートゼロライン７８０はトランジスタ７４０のゲートに接続されている。ＶＤＤライン７９０はトランジスタ７２０と７５０のドレインに接続されている。画素アレイ内の前の行からのオートゼロライン７８２はトランジスタ７５０のゲートに接続されている。
【００７６】
本発明において、前の行からのオートゼロラインを第二選択ラインとすることが出来ることが特徴である。すなわち、現在の画素のタイミングを、第二選択ラインを必要とせずに前の行からのオートゼロライン７８２を利用できるようなタイミングにして、現在の画素の複雑さとコストを低減することが出来る。
【００７７】
コンデンサ７０２の一方の端子は（ノードＡにおいて）トランジスタ７１０のドレインに接続されている。トランジスタ７１０のソースは（ノードＢにおいて）トランジスタ７２０、７３０のゲートに接続され、トランジスタ７４０のソースに接続されている。トランジスタ７４０のドレインは（ノードＣにおいて）トランジスタ７５０のソースとトランジスタ７３０のドレインに接続されている。最後に、トランジスタ７３０、７２０のソースはＬＥＤ７０４の一方の端子に接続されている。
【００７８】
更に具体的に、画素７００は、トランジスタＮ３（７３０）のドレインであるノードＣにプリチャージ電圧が印加されること以外は、画素３００に類似する。更に、図８に示すようないくつかのタイミング変更もある。以下に、画素７００の作動を３フェーズの段階に分けて説明する。
【００７９】
第一フェーズは前のラインタイム中、すなわちデータが前の行の画素に印加される前に行なわれるプリチャージフェーズである。選択ライン上のプラスのパルスがＮ１を「オン」にし、これによってノードＡとＢが互いにショートされ、画素７００の状態が、直前のオートゼロフェーズの後の状態に戻る。すなわち、画素は、画素の適切なオートゼロ電圧の最近の推測値である、データに依存しない電圧に戻る。Ｎ１が「オン」である間、前の行ラインからのオートゼロライン７８２上の正のパルスがトランジスタＮ５を「オン」にし、これによってノードＣをＶｄｄにプリチャージする。次に、トランジスタＮ１とＮ５が「オフ」とされる。
【００８０】
トランジスタＮ１とＮ５のオン、オフの相対的タイミングは、あまり重要ではないが、トランジスタＮ１は、トランジスタＮ５がオフになる前にオンとしなければならない。そうしないと、トランジスタＮ３が旧データ電圧に応じて依然としてオンのままとなり、ノードＣへ注入された電荷がトランジスタＮ３を経てリークしてしまう可能性がある。
【００８１】
プリチャージフェーズの後、電荷ＱＰＣはノードＣにおいて、トランジスタＮ３、Ｎ４、Ｎ５のゲート対ソース／ドレインのキャパシタンス上に保存される。これらキャパシタンスの合計は極めて小さく（約１０ｆＦ）、また、プリチャージ間隔がノードＣを約１０Ｖ上昇させるので、ＱＰＣは当初、約０．１ピコクーロンである。しかしこの電荷は、前のオートゼロ電圧の真のオートゼロ電圧に対する近似精度によって変化する割合で、オートゼロフェーズの前にノードＣからリークする。従って、オートゼロ化のためにはどれ程の電荷量が必要かということ次第で、ＱＰＣ≦０．１ピコクーロンの関係はより精確に示されることになる。これは可変プリチャージ特徴である。直前のオートゼロ電圧が低すぎる場合、Ｎ３はプリチャージフェーズ後、非導通となり、ＱＰＣはその最大値に留まるはずであり、オートゼロフェーズ中、オートゼロ電圧をその要求レベルに向かって上昇させる。直前のオートゼロ電圧が高すぎる場合、Ｎ３は導通し、ＱＰＣはオートゼロフェーズが始まるまでにはリークし、オートゼロ電圧の急低下が可能になる。
【００８２】
トランジスタＮ１とＮ５の相対的タイミングは重要ではないが、好ましいタイミングを図８に示す。プリチャージに要する時間を最短にするため、２個のトランジスタＮ１とＮ５は同時にオンとされる。Ｎ１はＮ５より前にオフとされるが、これにより、ノードＣからのＱＰＣの（意図的な）リークは、Ｎ１をオフにすることによって容量的に押し下げられたノードＢ電圧に対応する。これにより、ノードＣからのＱＰＣのリークは、画素にゼロデータが印加されたときに等しいノードＢ電圧に確実に対応する。
【００８３】
要するに、画素７００は、画素３００に比してより効果的なオートゼロ化を可能にする画素のプリチャージ手段を提供する。具体的には、画素７００のオートゼロ化は、より正確、迅速、かつデータに対して独立性である。コンピュータシミュレーションによる確認では、画素７００は、オートゼロ化が良好であり、１０，０００時間の作動寿命の全期間にわたってほぼ一定のＯＬＥＤ電流対データ電圧特性を維持することが出来る。
【００８４】
図９は、本発明の他の実施態様であるアクティブマトリックスＬＥＤ画素構造９００の略図である。画素構造９００は、図７の画素構造７００に類似しているが、追加のＶｐｒｅｃｈａｒｇｅライン９９２を備え、ＬＥＤ供給電圧Ｖｄｄを上げずにオートゼロ電圧範囲を拡張することが出来る点が異なる。画素のこの追加修正は、画素の寿命と効率を改善する。
【００８５】
以上説明した画素（２００、３００、７００）は、Ｖｄｄがプリチャージ電圧であるので、オートゼロ電圧がＶｄｄを超えることが出来ないという制限がある。しかし、トランジスタＮ２とＮ３の閾値電圧がトランジスタの寿命期間にわたってドリフトし、ＴＦＴドリフト電圧とＯＬＥＤターンオン電圧のドリフトを補正するため、オートゼロ電圧をＶｄｄより高くする必要が生じる点に到達する。オートゼロ電圧は、より高い電圧に到達することは出来ないので、ディスプレイの均一性は急速に劣化し、ディスプレイの有用寿命の終りを告げる。Ｖｄｄを高くすれば、より高いオートゼロ電圧を達成できるが、ＶｄｄはＯＬＥＤ駆動電源でもあるので、パワー効率が犠牲になる。
【００８６】
更に、パワー効率の改善のため、Ｖｄｄを下げてトランジスタＮ２をライン形領域で作動させると、オートゼロ電圧の範囲は更に制限される。（もちろん、そのようにすると飽和状態で作動させた場合よりＮ２を大きくする必要がある。）この場合、短時間の作動の後、オートゼロ電圧はＶｄｄより高いレベルに到達する必要があるので、駆動寿命は極めて短くなる。
【００８７】
図９を参照すると、画素７００に、オートゼロ電圧に対する制限をなくし、それによってＶｄｄを十分に上回ることを可能にするオプションの変更が組込まれている。画素９００は、列ライン９９２が追加され、それがトランジスタ９５０のドレインに接続されている以外は、画素７００と同じである。
【００８８】
列ライン９９２は、ＤＣ電圧Ｖｐｒｅｃｈａｒｇｅをすべての画素に運ぶため、アレイに追加されている。これらすべての列ラインは、ディスプレイの端で相互接続されている。ＶｐｒｅｃｈａｒｇｅをＶｄｄより高いレベルに上げることによって、画素９００は、Ｖｐｒｅｃｈａｒｇｅより高い電圧にプリチャージを行ない、オートゼロ化することが出来る。の高い値は、ディスプレイ効率にほとんど影響を及ぼさない。
【００８９】
各Ｖｐｒｅｃｈａｒｇｅライン９９２は、画素の隣接する列との共有が可能であることに注目すべきである。このＶｐｒｅｃｈａｒｇｅラインはまた、行ラインとして走らせ、隣接する行との共有が可能である。
【００９０】
要するに、オートゼロ電圧の範囲をＶｄｄを超えて拡張するため、追加の電圧ラインを備えたＯＬＥＤ画素を開示する。これによってＯＬＥＤ駆動トランジスタは、パワー効率上必要な低い電圧で、場合によってはライン形領域においてすら、オートゼロ電圧を制限することなく、作動することが出来る。従って、長い作動寿命と高効率が達成できる。この変更を画素７００について説明したが、最終的には、このオプション変更は、上記画素２００、３００を含み、それらに限らない他のオートゼロ画素構造にも実施可能である。
【００９１】
上記各画素構造は、ＯＬＥＤディスプレイ用として、画素におけるトランジスタ閾値電圧変動とＯＬＥＤターンオン電圧変動が補正されるように設計されているが、これら画素構造は、画素の外部で発生する不均一性に対処するようには設計されていない。この画素は、ディスプレイプレートの外部からでも、ディスプレイに一体化した状態でも、従来の列駆動回路に使用可能であることが指摘された。
【００９２】
残念ながら、一体型データドライバは、外付けドライバほど精度がよくないのが普通である。市販の外付けドライバでは±１２ｍＶの精度を達成できるが、一体型ドライバでは±５０ｍＶの精度を達成できないことが判明している。一体型ドライバに特有なタイプの誤差は、オフセット誤差、すなわち、すべてのデータ電圧に加えられる、データ非依存性のＤＣレベルである。このオフセット誤差は不均一、すなわちＤＣレベルの値はデータドライバごとに変動する。液晶ディスプレイはオフセット誤差を許容する傾向がある。その理由は、フレームが順次反対極性で駆動され、あるフレームでオフセット誤差が液晶をわずかに暗くし、次のフレームで明るくするが、平均的にはほぼ正確で、交互の誤差は目で認識できないからである。しかし、ＯＬＥＤ画素は単一極性データによって駆動される。従って、オフセット誤差の二極消去は発生せず、一体型スキャナを使用すると深刻な不均一性問題が発生する可能性がある。
【００９３】
図１０は、列トランジスタ１０２０を介してデータドライバ１０１０に接続された本発明のアクティブマトリックスＬＥＤ画素構造３００の略図である。本発明は、ＯＬＥＤディスプレイ用の一体型データスキャナにおけるオフセット誤差の消去方法を説明する。すなわち、この方法は、画素がデータラインに容量的に接続され、例えば上記の画素２００、３００、５００および７００のようなオートゼロフェーズを有する任意の画素とともに作動するように設計されている。
【００９４】
図１０を参照すると、上記の画素３００は、ＯＬＥＤ要素の輝度を確定するため画素にアナログレベルを供給するデータラインに接続されている。図１０において、データラインは、データライン上に電圧を設定するためのチョップト・ランプ技法（chopped ramptechnique）を使用するデータドライバによって駆動される。このアプローチ（技法）には、データライン上にオフセット誤差を発生させる種々の誤差源が存在する。例えば、電圧比較器が切り替わる時間は、比較器の最大スルーレート（slew rate）次第で変動する可能性がある。また、最大スルーレートは大幅に変動することが、実験によって観察されている。オフセット誤差は、画素に保存されている電圧に影響を及ぼす。オフセット誤差はまた、不均一であるので、ディスプレイ全体にわたって輝度の変動をもたらす。
【００９５】
本発明においては、画素がそれ自体の内部閾値誤差を消去するためのオートゼロ化の期間を、データスキャナのオフセット誤差のキャリブレーションにも使用する。種々のラインの波形を図１１に示す。
【００９６】
すなわち、これは実際のデータ電圧を印加するのと同じ列ドライバを使用してデータライン上に基準ブラックレベルを設定することによって達成される。画素のオートゼロフェーズ中に印加されるこの基準ブラックレベルは、実際のデータ電圧が設定されるのと全く同じやり方でデータライン上に設定される。すなわち、データランプ（data ramp）は電圧比較器によって定められる時間においてチョップされる。従って、画素のコンデンサＣを横切る電圧は画素のターンオン電圧と、ブラックレベルにオフセット誤差電圧をプラスした組合せによって定まる。基準ブラックレベルは、オートゼロフェーズの全期間、維持される。実際のデータが画素に印加されると、データスキャナオフセット誤差は画素のコンデンサ上に保存された電圧によって消去される。
【００９７】
この技法は、チョップト・ランプを使用する一体型スキャナのみならず、列上へ直接サンプリングを使用するスキャナにも適用可能である。直接サンプリングの場合、誤差は、（大きな）列トランジスタがオフにされるとき、ゲート信号のデータラインへの不均一容量フィードスルーによって発生する。このトランジスタの閾値電圧変動は、チョップト・ランプ・データ・スキャナによって生じる不均一オフセット誤差と全く同様に、不均一オフセット誤差を生じる。
【００９８】
従って、これは同様に補正できる。ブラック基準電圧は、画素のオートゼロフェーズ中、列に書き込まれる。一行のすべての画素が同時にオートゼロ化するので、このブラックレベルは、ラインタイム開始時にすべてのデータ列に同時に書き込まれる。ブラックレベルはオートゼロフェーズの全期間中、維持される。チョップト・ランプ・スキャナの場合のように、実際のデータが画素に印加されると、オフセット誤差は画素キャパシタに保存されている電圧によって消去される。しかし、オフセット誤差の補正に必要な時間オーバーヘッドは、チョップト・ランプ技法を使用するよりも、直接サンプリング技法を使用する方が少ないように思われる。
【００９９】
データドライバ誤差を補正するための本発明の方法は、別の方法よりも輝度の均一性のはるかに良好な有機ＬＥＤディスプレイの作成を可能にするはずである。ここに説明した方法と、上記いずれかのオートゼロ化画素を使用して、ディスプレイの全寿命にわたって均一性に目立った劣化のない、８ビットの輝度均一性が達成可能である。
【０１００】
上記開示では、ディスプレイの輝度の不均一性に対処するため使用することの出来る複数の画素構造を記述したが、代替のアプローチ（技法）として、外付け手段によって不均一性を補正することが出来る。より具体的には、下記の開示は、ディスプレイの輝度の不均一性に対処するための方法と外付けキャリブレーション回路を説明する。要するに、すべての画素について不均一性を測定し保存し、測定した不均一性を使用して、データ（例えばデータ電圧）のキャリブレーションを行なうことが出来る。
【０１０１】
このように、以下の説明においては、図２の従来の画素構造を使用するが、本発明の外付けキャリブレーション回路と方法は、上記の画素３００、５００、７００を含み、これらに限らない他の画素構造にも使用することが出来る。しかし、本発明の外付けキャリブレーション回路と方法によって不均一性に対処すれば、より簡単な画素構造をディスプレイに採用でき、それによってディスプレイの収率とフィルファクタ（fill-factor）を増加させることが出来る。
【０１０２】
図１２は、画素２００のアレイ（集合）を相互接続して画素ブロック１２００とした状態の略図である。図２を参照すると、動作の際、データは、アクティブマトリックスディスプレイで普通に行なわれる方法で、画素アレイに書き込まれる。すなわち、選択ラインを高く駆動することによって画素の一行が選ばれ、それによってアクセストランジスタＮ１がオンとなる。各データラインにデータ電圧を印加することによって、この行の各画素にデータが書き込まれる。ノードＡにおける電圧が安定した後、選択ラインを低く駆動することによって、この行が選択から解除される。このデータ電圧は、次のフレームでこの行が選択されるまで、ノードＡに保存される。Ｎ１がオフにされている間に、ノードＡから多少の電荷リークの可能性があるので、不適当なレベルの電圧降下を防ぐため、ノードＡに蓄電コンデンサが必要になるかも知れない。図中の破線は、電圧降下に対処するための、コンデンサの接続方法を示す。しかし、そのような追加のコンデンサを不要にするほど十分なキャパシタンスがＮ２のゲートに関連して存在するかもしれない。
【０１０３】
注目すべきことに、ＯＬＥＤの輝度Ｌは、その電流Ｉにほぼ比例し、比例定数はディスプレイ全面にわたってかなり安定している。従って、良好に確定されたＯＬＥＤ電流を発生させれば、ディスプレイは視覚的に均一になる。
【０１０４】
しかし、プログラムによって画素へ供給されるのは、ＯＬＥＤ電流ではなくＮ２上のゲート電圧である。ＴＦＴ閾値電圧と相互コンダクタンス（transconductance）は、ＯＬＥＤの電気的パラメータが呈するように、ディスプレイ全体にわたる多少の初期不均一性を呈する可能性がある。更に、ＴＦＴ閾値電圧は、ＯＬＥＤターンオン電圧と同様に、バイアス温度ストレス条件下で増加することが周知である。従って、これらのパラメータは、当初不均一であり、各画素の個々のバイアス履歴に依存する態様で、画素の全寿命にわたって変化するものと期待される。これらパラメータを補正せずにＮ２のゲート電圧のプログラムを作成すると、ディスプレイは当初から不均一で、ディスプレイの全寿命にわたって不均一性が次第に増大する。
【０１０５】
本発明は、ＴＦＴとＯＬＥＤの電気的パラメータが補正され、それによって良好に確定されたＯＬＥＤ電流が画素アレイ内に生じるような方法である。Ｎ２に印加されるデータ電圧を補正するための方法を以下に説明する。
【０１０６】
図２と図１２は、データラインに並列に配置されたＶＤＤ供給ラインを有する画素アレイを示す。（好ましい実施態様において、ＶＤＤラインは選択ラインに並列に配線することが出来る。）このようにして、画素が２個またはそれ以上の隣接する列で各ＶＤＤラインを共有して、ＶＤＤラインの本数を減らすことが出来る。図１２は、ＶＤＤラインがディスプレイの周囲で結束されてブロック化された状態を示す。各画素ブロック１２００に含まれるＶＤＤラインの数は、１本と少なくても、ディスプレイ上のＶＤＤラインの全数のように多くてもよい。しかし、好ましい実施態様において、各画素ブロック１２００は、約２４本のＶＤＤライン、すなわち約４８の画素列を含む。
【０１０７】
図１３は、ディスプレイ１３１０とディスプレイコントローラ１３２０との相互接続の略図である。ディスプレイ１３１０は複数の画素ブロック１２００から成る。ディスプレイコントローラ１３２０は、ＶＤＤコントロールモジュール１３５０、測定モジュール１３３０、および種々のＩ／Ｏデバイス、例えばＡ／Ｄコンバータや、画素パラメータを保存するためのメモリーから成る。
【０１０８】
各画素ブロックは、図１２、１３に示すように、ディスプレイの端において検知ピン（ＶＤＤ／ＳＥＮＳＥ）１２１０に接続されている。通常のディスプレイ作動中、検知ピン１２１０は、例えば１０ないし１５ボルトの外部Ｖｄｄ電源に切り替えられ、これによってＯＬＥＤエレメントを点灯するための電流をディスプレイに供給する。更に具体的には、各ＶＤＤ／ＳＥＮＳＥピン１２１０は、ディスプレイコントローラ１３２０において、一対のｐチャンネルトランジスタＰ１（１３５２）とＰ２（１３３２）および電流検知回路１３３４に接続されている。通常の作動中、ディスプレイコントローラからのＩＬＬＵＭＩＮＡＴＥ信号がＰ１を作動させてＶＤＤ／ＳＥＮＳＥピンをＶｄｄ電源に接続する。典型的な実施態様において、Ｐ１を通る電流は約１ｍＡ／列と予想される。
【０１０９】
ＴＦＴとＯＬＥＤのパラメータを補正するため、特別測定サイクル中、各画素のパラメータに関する情報を収集するため、ＭＥＡＳＵＲＥ信号を介して外付け電流検知回路１３３４を作動させる。収集された情報は、通常のディスプレイ作動中、必要なＯＬＥＤ電流を実現するのに適したデータ電圧の計算および調整に使用される。
【０１１０】
更に具体的には、特定の画素の測定サイクル中、画素ブロック内の他のすべての画素は、それらに低いデータ電圧（例えばゼロ以下）を印加することによって、オフにされ、それによって、「オフ」画素からの電流の引き出しを確実に無視できるようにする。次に、対象とする画素によって引き出された電流が、１個以上の印加データ電圧に応じて測定される。各測定サイクル中、データパターン（すなわち、あるブロック中で、１個の画素のみがオンで、その他すべての画素がオフ）が、通常の方法で画素に印加され、データドライバ回路によってデータがＤＡＴＡラインに印加され、行が一つずつ選択される。このようにして、ディスプレイが複数の画素ブロックに区画されるので、各画素ブロック内の少なくとも１個の画素をオンにすることによって、複数の画素を測定することが出来る。
【０１１１】
各画素ブロック内の対象画素によって引き出された電流は、ＩＬＬＵＭＩＮＡＴＥラインとＭＥＡＳＵＲＥラインを、ＶＤＤ／ＳＥＮＳＥピン１２１０をＶＤＤ電源から切り離すとともに検知ピンをＰ２経由で電流検知回路１３３４のインプットに接続するレベルに駆動することによって外部からＰ２において測定される。画素電流は１ないし１０μＡと予想される。電流検知回路１３３４は図１３に相互インピーダンス増幅器として示してあるが、電流検知回路を他の形態で実施することも出来る。本発明においては、増幅器は入力端における電流に比例した電圧を出力端に発生する。この測定された情報は、Ｉ／Ｏデバイス１３４０によって収集され、そこでこの情報はディジタル形式に変換され、データ電圧のキャリブレーション用に保存される。電流検知回路１３３４内の抵抗器は約１メガオームである。
【０１１２】
複数の電流検知回路１３３４が画素ブロックと一対一の対応で示してあるが、マルチプレックサ（multi-plexer、不図示）を使用すれば、電流検知回路の数を減らすことが出来る。すなわち、複数のＶＤＤ／ＳＥＮＳＥピンを単一の電流検知回路１３３４に多重化することが出来る。極端な場合、単一の電流検知回路を全ディスプレイ用に使用することが出来る。ＶＤＤ／ＳＥＮＳＥピンをこのように検知回路に多重化すると、外付け回路の複雑さは低減できるが、ディスプレイ測定時間は長くなる。
【０１１３】
画素測定サイクルを行なうためには、通常のディスプレイ作動を中断しなければならないので、画素測定は、見る人を出来るだけ邪魔しないようにタイミングを図らねばならない。画素パラメータは徐々に変化するので、特定の画素を頻繁に測定する必要はなく、測定サイクルは長期間にわたって分散することが出来る。
【０１１４】
すべての画素を同時に測定する必要はないが、可変測定ラグ（遅延）に基づく不均一性を避けるためには、同時測定が有利である。これは、ディスプレイモジュールが「オン」または「オフ」されるとき、すべての画素を迅速に測定することによって達成可能である。ディスプレイモジュールが「オフ」のとき画素を測定すれば、通常の作動の邪魔にはならないが、長い「オフ」期間後、保存された画素パラメータはもはや均一性を保証しないかも知れないという欠点がある。しかし、中断しない電源が利用可能であれば（例えばスクリーンセイバーモードにおいて）、ディスプレイが（ユーザーの観点から）「オフ」である間に測定サイクルを周期的に行なうことが出来る。もちろん、ディスプレイモジュールが「オン」のときすべての画素の迅速測定を含まない任意のオプションでは、パワーが「オフ」のとき測定情報を保存するための不揮発性メモリーが利用可能であることが必要である。
【０１１５】
もしも画素測定情報が利用可能であれば、ディスプレイの不均一性の種々の原因を補正するため、データ電圧の補正またはキャリブレーションをディスプレイに適用することが出来る。例えば、トランジスタの閾値電圧変動とＯＬＥＤターンオン電圧変動に対処するため、データ電圧の補正を行なうことが出来る。従って、上記およびその他のディスプレイ不均一性を補正することの出来る複数の方法を以下に説明する。これらの方法を使用すれば、ディスプレイに数個の、そのうちのいくつかは大きな不均一性の原因があっても、均一な高画質ディスプレイを提供することが出来る。
【０１１６】
この補正方法を説明するため、ディスプレイには図２の画素構造を使用するものと仮定する。しかし、この補正方法は、他の任意の画素構造を使用したディスプレイにも適用できる。
【０１１７】
図２を参照すると、ノードＡに保存された電圧はＮ２のゲート電圧であり、従ってＮ２とＬＥＤとを通る電流を確定する。Ｎ２上の電圧を変化させることによって、ＬＥＤ電流を変化させることが出来る。Ｎ２上のゲート電圧とＬＥＤを通る電流との関係を考慮する。ゲート電圧Ｖｇは、以下の式（２）の様に、Ｎ２のゲート対ソース電圧Ｖｇｓと、ＬＥＤを横切る電圧Ｖｄｉｏｄｅの二つに分割することが出来る。
【０１１８】
【数２】
2006146257.tif 000004
【０１１９】
飽和状態のＭＯＳトランジスタのドレイン電流は以下の式（３）で表される。
【０１２０】
【数３】
2006146257.tif 000005
【０１２１】
ここで、ｋはデバイスの相互コンダクタンスパラメータ、Ｖｔは閾値電圧である（ライン形領域における作動は下記参照）。従って、以下の式（４）が得られる。
【０１２２】
【数４】
2006146257.tif 000006
【０１２３】
ＯＬＥＤを通る前向き電流は以下の式（５）で表される。
【０１２４】
【数５】
2006146257.tif 000007
【０１２５】
ここで、Ａとｍは定数である（Burrows 他の J. Appl. Phys. 79(1996)参照）。従って、以下の式（６）が得られる。
【０１２６】
【数６】
2006146257.tif 000008
【０１２７】
従って、ゲート電流とダイオード電流との全体的関係は、以下の式（７）で表される。
【０１２８】
【数７】
2006146257.tif 000009
【０１２９】
ＯＬＥＤのＩ−Ｖ特性を表すため、他の関数形式を使用することも出来るが、上記の式によれば、ゲート電流とダイオード電流との間の異なる関数関係をもたらすことに注目すべきである。しかし、本発明は、上記のＯＬＥＤのＩ−Ｖ特性の詳細な関数形に限定されず、従って、任意のダイオード的特性に関して作動するように適応させることが出来る。
【０１３０】
ＯＬＥＤの輝度Ｌは、その電流Ｉにほぼ比例し、比例定数は、ディスプレイ全面にわたって安定かつ均一である。良好に確定されたＯＬＥＤ電流を発生させることが出来れば、ディスプレイは視覚的に均一となる。しかし、以上説明したように、画素は電流Ｉではなく、電圧Ｖｇを使用してプログラムされている。問題は、ＯＬＥＤのパラメータＡとｍの他に、ＴＦＴのパラメータＶｔとｋがディスプレイ全面にわたって、ある程度の初期不均一性を呈するという点である。更に、Ｖｔがバイアス温度ストレス条件下で増加することは周知である。ＯＬＥＤパラメータＡは、ＯＬＥＤのターンオン電圧に直接関連し、バイアスストレス下で減少することが知られている。ＯＬＥＤパラメータｍは、オーガニック・バンド・ギャップ内のトラップの分布に関連があり、ＯＬＥＤの全寿命にわたって変化する。従って、これらのパラメータは初期に不均一であり、各画素の個々のバイアス履歴に依存してディスプレイの全寿命にわたって変化するものと予想される。これらのパラメータの変動を補正せずにゲート電圧をプログラムすると、ディスプレイは初期に不均一で、その全寿命にわたって不均一性が増大する。
【０１３１】
実際に、不均一性の原因は他にもある。ゲート電圧Ｖｇは、意図したデータ電圧Ｖｄａｔａに必ずしも等しくない。むしろ、データドライバにおけるゲイン誤差とオフセット誤差、およびＮ１の選択解除から発生する（データ依存性の）フィードスルーが、これら二つの電圧に差異を生じさせる。これらの誤差原因も、不均一であり、かつ、ディスプレイの全寿命にわたって変動する。上記およびその他のゲイン誤差とオフセット誤差を、以下の式（８）で表す。
【０１３２】
【数８】
2006146257.tif 000010
【０１３３】
ここで、ＢとＶ０はそれぞれゲイン係数とオフセット電圧であり、ともに不均一であり得る。式（７）と（８）を組み合わせて整理すると以下の式（９）が得られる。
【０１３４】
【数９】
2006146257.tif 000011
【０１３５】
ここで、Ｖｏｆｆ、Ｃ、Ｄは前出のパラメータの組合せである。
【０１３６】
本発明は、Ｖｏｆｆ、Ｃ、Ｄ、およびｍの変動を補正するため、意図する（入力）データ電圧を補正する種々の補正方法を提供し、それによって画素アレイ内における良好に確定されたＯＬＥＤ電流の発生を可能にする。パラメータＶｏｆｆ、Ｃ、Ｄ、およびｍの変動を補正するため、上記の外付け電流検知回路が、各画素に関する情報、すなわち単一の画素によって引き出された電流を外部から測定することが出来る。パラメータＶｏｆｆ、Ｃ、Ｄ、およびｍに関して測定された情報を使用して、本発明は、通常のディスプレイ作動中、必要なＯＬＥＤ電流を確定するため、式（９）に従って適切なデータ電圧Ｖｄａｔａを計算する。
【０１３７】
また、電流の測定値から４個のパラメータＶｏｆｆ、Ｃ、Ｄ、およびｍを正確に計算することは、コンピュータでは高価になり、複雑な繰り返し計算が必要になる。しかし、効果的な補正を維持しつつ計算の複雑さを低減する良好な近似を使用することが出来る。
【０１３８】
好ましい実施態様において、上記のように４個ではなく、わずか２個のパラメータを使用して画素の不均一特性を表すことが出来る。式（９）の画素の電流電圧特性を参照すると、通常の点灯レベルにおいて、Ｎ２のＶｇｓに関するＣ√Ｉ項と、Ｖｄｉｏｄｅに関するＤm√Ｉ項とは、ほぼ同じ大きさである。しかし、それらの画素電流への依存性は大きく異なる。ｍの値は約１０であるので、普通の点灯レベルにおいては、Ｄm√ＩはＣ√Ｉに比してはるかに弱いＩの関数である。例えば、Ｉを１００倍に増加させると、Ｃ√Ｉは１０倍になるが、Ｄm√Ｉは（ｍを１０と仮定すると）１．５８倍にしかならない。すなわち、普通の点灯電流レベルにおいては、ＯＬＥＤのＩ−Ｖ曲線はＴＦＴのＩ−Ｖｇｓ曲線よりはるかに急勾配となる。
【０１３９】
従って、普通の電流レベルにおいて、Ｄm√Ｉは電流に対して独立であり、その画素ごとの変動は単に一つのオフセット誤差として処理可能であるという近似が行なわれる。この近似は多少の誤差を持ち込むが、ディスプレイ全体の外観は大幅には劣化しない。従って、かなりの精度で、すべてのディスプレイの不均一性を、オフセットとゲインの変動として処理することが出来る。従って、（９）式は以下の式（１０）の様に近似することが出来る。
【０１４０】
【数１０】
2006146257.tif 000012
【０１４１】
ここで、Ｖｏｆｆｓｅｔ  ＝  Ｖｏｆｆ  ＋  Ｄm√ＩはＤm√Ｉを含み、ＶｏｆｆｓｅｔとＣは画素ごとに変動する。
【０１４２】
図１４は、全画素のパラメータの測定によってディスプレイを初期化する方法１４００のフローチャートである。方法１４００は、ステップ１４０５から始まり、ステップ１４１０に進み、そこで、画素ブロック内の対象とする画素以外のすべての画素に、「オフ」データ電圧を印加する。
【０１４３】
ステップ１４２０において、対象とする特定の画素のＶｏｆｆｓｅｔとＣを求めるため、方法１４００は二つのデータ電圧（Ｖ１とＶ２）を印加し、各データ電圧について電流を測定する。
【０１４４】
ステップ１４３０において、電流Ｉ１とＩ２の平方根が計算される。好ましい実施態様において、この計算のために平方根表が使用される。
【０１４５】
ステップ１４４０において、ＶｏｆｆｓｅｔとＣとが求められる。すなわち、二つの変数を求めるのに二つの式を使用することが出来る。次に、特定の対象画素の求められたＶｏｆｆｓｅｔとＣを記憶装置、例えばメモリーに保存する。全部の画素の測定が終ると、メモリーはアレイ内の各画素について二つのパラメータＶｏｆｆｓｅｔとＣとを保存している。これらの値は、後に式（１０）を使用してＶｄａｔａのキャリブレーションまたは調整に使用することが出来る。方法１４００は次にステップ１４５５において終了する。
【０１４６】
測定される画素を通る電流は、Ｄｍ√Ｉが二つの測定点においてほぼ等しくなるように、十分に高くなければならないことに注目すべきである。この条件は、一方の測定を、システムが発生可能な最高データ電圧において行ない、次に他方の測定をわずかに低いデータ電圧において行なうことによって満足させ得ることが望ましい。
【０１４７】
ディスプレイの初期化が行なわれると、ディスプレイモジュールに供給された生の入力ビデオデータを修正することが出来る。入力ビデオデータは、例えば（１）画素電圧、（２）ガンマ補正された画素輝度、または（３）画素電流といった種々のフォーマットで存在することが出来ることに注目すべきである。従って、入力ビデオデータのキャリブレーションまたは補正を行なうための、保存されたパラメータＶｏｆｆｓｅｔとＣの使用は、各特定のフォーマットに依存する。
【０１４８】
図１５は、画素電圧を表す入力ビデオデータの修正方法１５００のフローチャートである。方法１５００は、ステップ１５０５から始まり、ステップ１５１０へ進み、そこで対象画素に関して保存されたパラメータ、例えばＶｏｆｆｓｅｔとＣが取出される。
【０１４９】
ステップ１５２０において、方法１５００は、入力ビデオデータのキャリブレーションを行なうため、取出したパラメータを印加する。より具体的には、入力ビデオデータにはバイアスがかかっていない、すなわち、ゼロボルトはゼロ輝度を表し、ゼロより大きいデータはゼロより大きい輝度レベルを表すものと期待される。従って、電圧はＣ０√Ｉに等しいと見なすことが出来る。ここで、Ｉは必要電流、Ｃ０は定数、例えば典型的な値は１０３Ｖ／√Ａである。入力ビデオデータがディスプレイモジュールに入る際の画素変動を補正するため、各画素についてＶｏｆｆｓｅｔ  ＝  Ｖｏｆｆ  ＋  Ｃ√Ｉを、保存されたＶｏｆｆｓｅｔとＣに基づいて計算する。この計算は、ビデオデータにＣ／Ｃ０を掛けることと、その結果にＶｏｆｆｓｅｔを加えることとから成る。Ｃ０による除法は、ビデオデータＶｄａｔａが既に一定の係数１／Ｃ０によって縮小されていれば不要である。Ｃによる乗法は、ディジタルロジックで直接、またはルックアップテーブルを使用して行なうことが出来る。例えば、後者の場合、Ｃの各値は、ビデオデータの値がインデックスであるとともにテーブルエントリーが乗法の結果であるテーブルを指定する。（あるいは、ルックアップテーブル内の入力ビデオデータとＣの役割を逆にすることも出来る。）乗法が行なわれた後、ディジタルロジックによりＶｏｆｆｓｅｔの急速加算が行なわれる。
【０１５０】
ステップ１５３０において、得られた電圧Ｖｄａｔａ、すなわち修正または調整された入力データは、画素アレイのデータドライバに送られる。方法１５００は次にステップ１５３５で終了する。
【０１５１】
ガンマ補正された輝度データの場合、入力ビデオデータは、Ｌ０．４５に比例する。ここで、Ｌは輝度である。これは、ＣＲＴ輝度-電圧特性に関して予め補正されたビデオデータでは典型的である。Ｌ０．４５＝√Ｌであり、また、ＯＬＥＤ輝度はその電流に比例するので、データは√Ｉに比例するものとして処理することが出来る。従って、計算は先に説明したゼロオフセット電圧に関する方法と同様な方法で行なうことが出来る。
【０１５２】
図１６は、画素電流、すなわち輝度を表す入力ビデオデータの補正方法１６００のフローチャートである。方法１６００は、ステップ１６０５から始まり、ステップ１６１０に進み、そこで測定された電流の平方根の値が求められる。すなわち、方法１６００は、Ｉを表すビデオデータが√Ｉを発生するように処理されねばならないこと以外は、上記の方法１５００と同じである。上記のように、この演算は、図１４に示すように、画素電流測定値から画素パラメータＶｏｆｆｓｅｔとＣを求めるのに必要な平方根の値を与える表を使用して行なうことが出来る。ここで再びこの表を使用してビデオデータから√Ｉを発生させる。
【０１５３】
次にデータ補正ステップ１６１０ないし１６４５は、ステップ１６３０において入力データにＣを掛け、次にＶｏｆｆｓｅｔを加えて補正されたデータ電圧を求めること以外は、上記の方法１５００と同一である。
【０１５４】
あるいは、別の実施態様において、上記のように２個または４個のパラメータではなく、１個のみのパラメータを使用して画素の不均一特性を表すことが出来る。すなわち、単一のパラメータを使用して画素の不均一特性を表すようにして更に単純化を行なう。
【０１５５】
更に具体的には、多くの場合、画素ごとのゲイン係数Ｃの変動は小さく、Ｖｏｆｆｓｅｔのみが不均一性の有意の原因として残る。これは、ＴＦＴ相互コンダクタンスパラメータｋと電圧ゲイン係数Ｂが均一のとき発生する。この場合、各画素のＶｏｆｆｓｅｔのみを求めれば十分である。そうすると、データ補正は乗法を行なわず（ゲイン係数が均一であると見なされるので）、オフセットパラメータの加算のみを行なう。
【０１５６】
この単一パラメータ手法は、上記のオートゼロ化ＯＬＥＤ画素構造に類似である。この単一パラメータ補正方法は、コンピュータ費用を低減するとともに、満足すべきディスプレイ均一性を生み出すはずである。しかし、ディスプレイの均一性保持が非常に重要な特定のディスプレイの使用に於ては、コンピュータの複雑さと費用が増しても、上記の２個または４個パラメータ方法を使用することが出来る。
【０１５７】
ここでも、単一パラメータ抽出とデータ補正に関して、ディスプレイ初期化プロセスはデータのフォーマット（形式）に左右される。単一パラメータ手法は、ビデオデータが、（１）画素電圧、（２）画素電流、および（３）ガンマ補正された画素輝度、を表す場合に、ディスプレイの初期化とビデオデータの補正に使用することが出来る。
【０１５８】
図１７は、全画素のパラメータの測定によるディスプレイの初期化方法のフローチャートを示す。方法１７００は、ステップ１７０５から始まってステップ１７１０へ進み、そこで、画素ブロック内の対象画素以外のすべての画素に「オフ」データ電圧が印加される。  ステップ１７２０において、対象とする特定の画素に関するＶｏｆｆｓｅｔとＣを求めるため、方法１７００は、２個のデータ電圧（Ｖ１とＶ２）を印加し、各データ電圧ごとに電流を測定する。
【０１５９】
ステップ１７３０において、電流Ｉ１とＩ２の平方根を計算する。好ましい実施態様において、この計算に平方根表を使用する。
【０１６０】
Ｃの値は均一であると考えられるので、それは理想的には、ディスプレイ内の任意の場所で２点測定を行なうことによって、求め得ることに注目すべきである。しかしこれは、対象画素が異常であるかも知れないので、問題を有するかもしれない。従って、２点測定は、各画素ごとに行なわれる。
【０１６１】
ステップ１７４０において、Ｃの平均値が求められる。すなわち、各電流測定値に関する√Ｉを計算するための表を使用して、ディスプレイのＣの平均値が計算できる。
【０１６２】
ステップ１７５０において、各画素の電流測定値から平均値Ｃを使用して、各画素のＶｏｆｆｓｅｔが求められる。このようにして、ディスプレイ全体にわたるＣの小変動がＶｏｆｆｓｅｔの計算によって部分的に補正される。上記理由により、各画素の電流の測定は、可能な最高データ電圧において測定することが望ましい。
【０１６３】
最後にステップ１７６０において、各画素のＶｏｆｆｓｅｔが記憶装置、例えばメモリーに保存される。次に、方法１７００はステップ１７６５において終了する。
【０１６４】
図１８は、画素電圧を表す入力ビデオデータの補正方法１８００のフローチャートである。方法１８００は、ステップ１８０５から始まり、ステップ１８１０へ進み、そこで、対象画素に関して保存されているパラメータＶｏｆｆｓｅｔを取り出す。
【０１６５】
ステップ１８２０において、方法１８００は、取出したパラメータＶｏｆｆｓｅｔを使用して入力ビデオデータのキャリブレーションを行なう。より具体的には、保存されたＶｏｆｆｓｅｔの値に基づいて、各画素に関するＶｄａｔａ  ＝  Ｖｏｆｆｓｅｔ＋ Ｖｄａｔａ  の値を計算する。
【０１６６】
ステップ１８３０において、得られたＶｄａｔａ、すなわち補正された、または調整された入力データは画素アレイのデータドライバへ送られる。方法１８００は次に、ステップ１８３５において終了する。
【０１６７】
図１９は、ビデオデータが画素電流を表す状況に関する全画素のパラメータの測定によるディスプレイの初期化方法１９００のフローチャートである。方法１９００は上記方法１７００に酷似している。上記方法１７００との相違は、方法１９００が追加のステップ１９５０を取り入れて計算されたＣの平均値を使用して、ゼロ・オフセットデータ電圧対画素電流の表を作成する場合である。この点から先の初期化とデータ補正プロセスにおいては、この表を使用することにより、平方根演算を行わない。この表は、平方根関数より高い精度で、画素の電流-電圧特性を表すものと期待される。この表は次に、後で使用するため、記憶装置、例えばメモリーに保存される。次に、個々の画素電流測定値を、この表に入れるためのインデックスとして使用して、個々の画素オフセットＶｏｆｆｓｅｔを求める。
【０１６８】
図２０は、画素電流、すなわち輝度を表す入力ビデオデータの補正方法２０００のフローチャートである。方法２０００は、ステップ２００５から始まり、ステップ２０１０へ進み、そこで現在対象とする画素のＶｏｆｆｓｅｔを記憶装置から取出す。
【０１６９】
ステップ２０２０において、ゼロ・オフセットデータ電圧対画素電流の表を使用して入力ビデオデータ電流からゼロ・オフセットデータ電圧を求める。ステップ２０３０において、このゼロ・オフセットデータ電圧を、取出されたＶｏｆｆｓｅｔに加える。最後に、ステップ２０４０において、補正または調整された入力ビデオデータを画素アレイのデータドライバへ送る。
【０１７０】
要するに、ビデオデータがディスプレイモジュールに導入されると、各電流に対応するゼロ・オフセットデータ電圧がＶ−Ｉ表内で検索される。次に、保存されている画素オフセットをゼロ・オフセット電圧に加算し、その結果がデータドライバへの入力となる。方法２０００は次にステップ２０４５において終了する。
【０１７１】
図２１は、ビデオデータがガンマ補正された輝度データを表す状況に関する全画素のパラメータの測定によるディスプレイの初期化方法２１００のフローチャートである。方法２１００は、上記方法１９００に酷似している。方法２１００と上記方法１９００との相違は、ステップ２１５０において、計算されたＣの平均値を使用してゼロ・オフセットデータ電圧対画素電流の平方根の表を作成するときである。すなわち、ビデオデータは、√Ｉを表すものとして近似させることが出来る。従って、Ｃの平均値を使用してＶｄａｔａ対√Ｉのゼロ・オフセット表を作成し、この表をメモリーなどの記憶装置に保存する。
【０１７２】
図２２は、ガンマ補正された輝度データを表す入力ビデオデータの補正方法２２００のフローチャートである。方法２２００は、上記方法２０００に酷似している。上記方法２０００との相違は、Ｖｄａｔａ対√Ｉのゼロ・オフセット表において発生する。従って、要するに、入ってくるビデオデータを使用してゼロ・オフセットデータ電圧を探し、保存された画素オフセットをこれらの電圧に加える。
【０１７３】
上記説明において、ＯＬＥＤ駆動トランジスタＮ２が飽和状態で作動するものと見なしている。Ｎ２がライン形領域で作動するならば、類似の補正方法を使用することが出来る。その場合、画素の電流電圧特性は以下の式（１１）で表される。
【０１７４】
【数１１】
2006146257.tif 000013
【０１７５】
ここで、Ｃ（Ｉ）はＩの弱い関数である。ここでも、上記のように、オフセット項とゲイン係数のみを求めればよい程度に、電流が十分に高ければ、Ｄm√Ｉ項をＶｏｆｆ項に含めることが出来る。しかし、オフセット電圧のみを不均一と見なす単一パラメータ近似は、ゲイン係数Ｃ（Ｉ）が不均一なＯＬＥＤパラメータＡとｍを含むので、上記の飽和の場合に関する単一パラメータ近似ほど精度がよいとは予想されない。従って、Ｎ２がライン形領域で作動するならば、２個パラメータ補正方法の方が単一パラメータ補正方法よりもはるかに性能がよいと思われる。
【０１７６】
図２３は、本発明の複数のアクティブマトリックスＬＥＤ画素構造３００、５００、または７００を備えたディスプレイ２３２０を使用したシステム２３００のブロックダイヤグラムである。システム２３００は、ディスプレイコントローラ２３１０とディスプレイ２３２０とから成る。
【０１７７】
更に具体的には、ディスプレイコントローラは、中央処理装置ＣＰＵ（２３１２）、メモリー２３１４、および複数のＩ／Ｏ装置（例えばマウス、キーボード、磁気装置や光装置などの記憶装置、モデム、Ａ／Ｄコンバータ、上記の測定モジュール１３３０などの各種モジュール）を有する汎用コンピュータとすることが出来る。ディスプレイ２３２０を作動させるためのソフトウェア命令（例えば上記種々の方法）は、例えば記憶媒体からメモリー２３１４へロードし、ＣＰＵ２３１２によって実行することが出来る。従って、本発明のソフトウェア命令は、コンピュータで読むことの出来る媒体に保存することが出来る。
【０１７８】
ディスプレイ２３２０は、画素インターフェイス２３２２と、複数の画素（画素構造３００、５００、または７００）とから成る。画素インターフェイス２３２２は画素３００、５００、または７００の駆動に必要な回路を含む。例えば、画素インターフェイス２３２２は、図１に示したようなマトリックス・アドレッシング・インターフェイスとすることが出来、また、オプションとして追加の上記の信号ライン／制御ラインを含むことが出来る。
【０１７９】
従って、システム２３００は、ラップトップコンピュータとして実施することが出来る。あるいは、ディスプレイコントローラ２３１０は、マイクロコントローラとして、または特定用途の集積回路（ＡＳＩＣ）として、またはハードウェアとソフトウェア命令との組合せとして、実施することが出来る。要するに、システム２３００は、本発明を組込んだ大きなシステム内において実施することが出来る。
【０１８０】
本発明を、ＮＭＯＳトランジスタを使用するものとして説明したが、本発明は、関連電圧が逆転したＰＭＯＳトランジスタを使用しても実現可能である。
【０１８１】
以上、本発明の種々の実施態様を本明細書に示しかつ詳細に説明したが、本発明の要旨を超えない限りにおいて多くの態様を取り得ることが出来る。
【図面の簡単な説明】
【０１８２】
【図１】マトリックスアドレッシングインターフェイスのブロック図
【図２】従来技術のアクティブマトリックスＬＥＤ画素構造の略図
【図３】本発明のアクティブマトリックスＬＥＤ画素構造の略図
【図４】図３のアクティブマトリックスＬＥＤ画素構造のためのタイミング図
【図５】本発明の代替実施態様のアクティブマトリックスＬＥＤ画素構造の略図
【図６】図５のアクティブマトリックスＬＥＤ画素構造のためのタイミング図
【図７】本発明の代替実施態様のアクティブマトリックスＬＥＤ画素構造の略図
【図８】図７のアクティブマトリックスＬＥＤ画素構造のためのタイミング図
【図９】本発明の代替実施態様のアクティブマトリックスＬＥＤ画素構造の略図
【図１０】本発明の代替実施態様のアクティブマトリックスＬＥＤ画素構造の略図
【図１１】図１０のアクティブマトリックスＬＥＤ画素構造のためのタイミング図
【図１２】画素アレイを相互接続して画素ブロックとした略図
【図１３】ディスプレイとディスプレイコントローラとの相互接続の略図
【図１４】全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図１５】画素電圧を表す入力データの補正方法のフローチャート
【図１６】画素電流すなわち輝度を表す入力ビデオデータの補正方法のフローチャート
【図１７】ビデオデータが画素電圧を表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図１８】画素電圧を表す入力ビデオデータの補正方法のフローチャート
【図１９】ビデオデータが画素電流を表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図２０】画素電流すなわち輝度を表す入力ビデオデータの補正方法のフローチャート
【図２１】ビデオデータがガンマ補正された輝度データを表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図２２】ガンマ補正された輝度データで表された入力ビデオデータの補正方法のフローチャート
【図２３】本発明による複数のアクティブマトリックスＬＥＤ画素構造を有するディスプレイを使用したシステムのブロック図
【符号の説明】
【０１８３】
１００：ディスプレイ
１１０：列データ発生装置
１２０：行データ発生装置
１３０：行ライン
１６０：表示要素（画素）
２００：従来技術のアクティブマトリックスＬＥＤ画素構造
３００：本発明の画素構造
３０２：コンデンサ
３０４：ＬＥＤ（ＯＬＥＤ）（光要素）
３１０：第１トランジスタ
３２０：第２トランジスタ
３３０：第３トランジスタ
３４０：第４トランジスタ
３５０：第５トランジスタ
３６０：データライン
３７０：選択ライン
３８０：オートゼロライン
３８２：前の行からのオートゼロライン
３９０：ＶＤＤライン
５００：本発明の好ましい画素構造
５１０：第１トランジスタ
５２０：第２トランジスタ
５３０：第３トランジスタ
５０２：コンデンサ
５４０：ショットキダイオード
５５０：ＬＥＤ（ＯＬＥＤ）（光要素）
５７０：選択ライン
５６０：データライン
５８０：オートゼロライン
５９０：点灯ライン
７００：本発明の好ましい画素構造
７０２：コンデンサ
７０４：ＬＥＤ（ＯＬＥＤ）（光要素）
７１０：第１トランジスタ
７２０：第２トランジスタ
７３０：第３トランジスタ
７４０：第４トランジスタ
７５０：第５トランジスタ
７６０：データライン
７７０：選択ライン
７８０：オートゼロライン
７８２：前の行からのオートゼロライン
７９０：ＶＤＤライン
９００：本発明の好ましい画素構造
９９２：Ｖｐｒｅｃｈａｒｇｅ
９５０：第５トランジスタ
１０００：本発明の画素構造
１０１０：データドライバ
１０２０：列トランジスタ
１２００：画素ブロック
１２１０：検知ピン（ＶＤＤ／ＳＥＮＳＥ）
１３１０：ディスプレイ
１３２０：ディスプレイコントローラ
１３３０：測定モジュール
１３３２：トランジスタＰ２
１３３４：電流検知回路
１３５０：ＶＤＤコントロールモジュール
１３５２：トランジスタＰ１
２３００：システム
２３１０：ディスプレイコントローラ
２３１２：中央処理装置ＣＰＵ
２３１４：メモリー
２３１６：Ｉ／Ｏ装置
２３２０：ディスプレイ
２３２２：画素インターフェイス
【図１】
2006146257.tif 000014
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006146257.tif 000021
【図９】
2006146257.tif 000022
【図１０】
2006146257.tif 000023
【図１１】
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【図１２】
2006146257.tif 000025
【図１３】
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【図１４】
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【図１５】
2006146257.tif 000028
【図１６】
2006146257.tif 000029
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成18年1月20日(2006.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１個の画素を有するディスプレイを点灯する方法であって、（ａ）当該画素の画素パラメータを測定するステップと、（ｂ）測定された画素パラメータに基づいて入力画素データを調整するステップと、（ｃ）調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【請求項２】
前記測定ステップ（ａ）が前記画素によって引き出された電流を外部的に測定する請求項１に記載の方法。
【請求項３】
前記調整ステップ（ｂ）が、電圧オフセット（Ｖoffset）パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項１又は２に記載の方法。
【請求項４】
前記調整ステップ（ｂ）が、更に、ゲイン係数（Ｃ）パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項３に記載の方法。
【請求項５】
（１）画素の画素パラメータを測定するための測定モジュールと、（２）当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、（３）当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【請求項６】
前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する請求項５に記載のシステム。
【請求項７】
少なくとも一つの画素を備えたディスプレイであって、当該画素は、（１）一つの選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第１トランジスタと、（２）当該第１トランジスタのドレインが接続されている第１端子と、第２端子とを有するキャパシタと、（３）オートゼロラインへの接続用であるゲートと、ソースと、当該第１トランジスタの当該ドレインが接続されているドレインとを有する第２トランジスタと、（４）当該第２トランジスタのソースに接続された第１端子と、点灯ラインへの接続用の第２端子とを有するダイオードと、（５）第１トランジスタのソースに接続されたゲートと、ソースと、当該ダイオードの第１端子に接続されたドレインとを有する第３トランジスタと、（６）当該第３トランジスタのソースが、一方の端子に接続されている２個の端子を有する光要素とから成ることを特徴とするディスプレイ。