(57)【要約】【課題】低消費電力で高周波動作可能な、分周器を実現する。【解決手段】図１に示すように、分周器の単位要素となるラッチ回路を、負荷としてインダクタンスＬ１、Ｌ２が設けられたＥＣＬロジック回路で構成し、前記ラッチ回路の出力を、前記インダクタンスＬ１、Ｌ２との組み合わせで、使用周波数において回路出力のインピーダンス整合が最適となるように値を選択した、キャパシタＣ１、Ｃ２を介して次段回路に接続して分周器を構成する。分周器を構成する各ラッチ回路の段間インピーダンス整合をとることができるので、トランジスタの持っている性能が最大限に引き出され、従来のＥＣＬロジック分周器よりも少ない消費電流で高速分周動作をさせることが可能となる。【選択図】図１
2006245794.tif 000002
【特許請求の範囲】
【請求項１】
定電流源にエミッタが接続された第１の差動トランジスタ対と、前記第1の差動トランジスタ対の第1のトランジスタのコレクタにエミッタが接続された第2の差動トランジスタ対と、前記第1の差動トランジスタ対の第2のトランジスタのコレクタにエミッタが接続された第３の差動トランジスタ対と、一方の端子が電源に接続され、もう一方の端子が前記第２の差動トランジスタ対の第１のトランジスタのコレクタと前記第３の差動トランジスタ対の第１のトランジスタのコレクタに接続された第1の負荷と、一方の端子が前記電源に接続され、もう一方の端子が前記第２の差動トランジスタ対の第２のトランジスタのコレクタと前記第３の差動トランジスタ対の第２のトランジスタのコレクタに接続された第２の負荷から構成されており、前記第３の差動トランジスタ対を成す２個のトランジスタの各々のコレクタが、対を成す他の一方トランジスタのベースに各々接続されると共にお互いに相補信号を出力する出力端子となっているラッチ回路を単位構成回路とし、前記ラッチ回路を複数段接続して構成される分周器であって、前記第１の負荷と前記第２の負荷がインダクタンスであり、前記ラッチ回路の出力端子には直列にキャパシタが設けられ、前記ラッチ回路の出力端子が、前記キャパシタを介して次段ラッチ回路の入力端子に接続されることを特徴とする分周器。
【請求項２】
前記ラッチ回路を構成するトランジスタがシリコン・バイポーラ・トランジスタであることを特徴とする請求項１に記載の分周器。
【請求項３】
前記ラッチ回路を構成するトランジスタがシリコン・ゲルマ・ヘテロ接合バイポーラ・トランジスタであることを特徴とする請求項１に記載の分周器。
【請求項４】
前記ラッチ回路を構成するトランジスタがＧａＡｓ／ＡｌＧａＡｓヘテロ接合バイポーラ・トランジスタであることを特徴とする請求項１に記載の分周器。
【請求項５】
前記ラッチ回路を構成するトランジスタがＧａＡｓ／ＩｎＧａＰヘテロ接合バイポーラ・トランジスタであることを特徴とする請求項１に記載の分周器。
【請求項６】
前記第１の負荷と前記第２の負荷のインダクタンスが、それぞれスパイラルインダクタで形成されていることを特徴とする請求項１から請求項５のいずれかに記載の分周器。
【請求項７】
前記第１の負荷と前記第２の負荷のインダクタンスが、中点端子が電源に接続され、始点端子が前記第２の差動トランジスタ対の第１のトランジスタのコレクタと前記第３の差動トランジスタ対の第１のトランジスタのコレクタに接続され、終点端子が前記第２の差動トランジスタ対の第２のトランジスタのコレクタと前記第３の差動トランジスタ対の第２のトランジスタのコレクタに接続された、中点端子を持つひとつの差動インダクタから構成されていることを特徴とする請求項１から請求項５のいずれかに記載の分周器。
【請求項８】
前記複数のラッチ回路の出力端子と入力端子の間に直列に接続されるキャパシタンスがＭＩＭキャパシタであることを特徴とする請求項１から請求項７のいずれかに記載の分周器。
【請求項９】
請求項１から請求項８のいずれかに記載の分周器を備えたことを特徴とするＰＬＬ。
【請求項１０】
請求項９に記載のＰＬＬを備えたことを特徴とする無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は分周器に関し、特に、好ましくは無線通信機器に用いられる分周器に関する。
【背景技術】
【０００２】
一般に、無線通信機器は使用する周波数帯域の中で定められている、複数のチャネルと呼ばれる周波数の中から、ひとつの周波数を選んで通信を行っている。たとえばＢｌｕｅｔｏｏｔｈであれば２４０２ＭＨｚから２４８５ＭＨｚまでという周波数帯域の中に、２４０２ＭＨｚ、２４０３ＭＨｚ、２４０４ＭＨｚ・・・といった１ＭＨｚ間隔で定められたチャネルがあり、無線通信機器では一つのチャネルを選んで、選択された周波数で通信を行っている。無線通信機器では、このチャネル選択に使用する局部発振信号を生成するために、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が一般に用いられる。
【０００３】
図３は、ＰＬＬの構成を示すブロック図である。図に示すようにＰＬＬは、位相比較器３０２、ループフィルタ３０３、電圧制御発振器（ＶＣＯ）３０４、プログラマブル・ディバイダ３０５、及びプリスケーラ３０６から構成される。位相比較器３０２に入力される基準信号３０１は、ＰＬＬの発振動作の基準となる信号であり、水晶発振回路等を用いて生成された安定した発振信号が使用される。
【０００４】
プログラマブル・ディバイダ３０５とプリスケーラ３０６は、ＶＣＯ３０４の発振周波数を所定の分周比で分周し、ＶＣＯ３０４の発振周波数を基準信号３０１と同じ周波数まで変換するために設けられる。プログラマブル・ディバイダ３０５は、外部からレジスタにデータをセットすることができ、プリスケーラ３０６との組み合わせによって分周比を任意に設定することができる。ＰＬＬの発振周波数はプログラマブル・ディバイダ３０５とプリスケーラ３０６の組み合わせ動作による分周比で決まるため、発振周波数を切り替えて無線通信のチャンネルを選択するためには不可欠の構成要素である。プログラマブル・ディバイダ３０５の動作周波数の上限は通常数百ＭＨｚ程度であるため、これより高い周波数が必要なシステムでは、プログラマブル・ディバイダ３０５が動作可能な周波数範囲まで周波数を落とすために、図３に示したようにＶＣＯ３０４の出力とプログラマブル・ディバイダ３０５の間に、プリスケーラ３０６と呼ばれる高速動作が可能な分周器が挿入される。
【０００５】
位相比較器３０２は、プログラマブル・ディバイダ３０５の出力信号と基準信号３０１を受けて、両者の位相差に比例したデューティ比のパルス信号を生成する。ループフィルタ３０３は、位相比較器３０２の出力パルス信号から直流信号を取り出し、ＶＣＯ３０４の制御電圧を生成するとともにＰＬＬ全体の回路応答を所望の特性に合わせ込むために設けられる。ＶＣＯ３０４の発振周波数はこの制御電圧に応じて上下する。
【０００６】
以上のように構成されたループによるフィードバック制御の結果、ループの分周比をＮとした場合、ＶＣＯ３０４の発振周波数は基準信号３０１の周波数のＮ倍でロックされ、安定した発振信号を生成することができる。
無線通信機器に用いられるＰＬＬでは、ＶＣＯはその無線通信規格で定められた周波数の信号を発生させなければならない。前述のＢｌｕｅｔｏｏｔｈであれば２４００ＭＨｚから２５００ＭＨｚの局部発振信号を作ることになる。ＰＬＬに備えられた分周器はこの周波数を直接分周するため、非常に高速で動作する必要がある。特にＶＣＯの信号が直接入力されるプリスケーラは、非常に高速の動作が要求される。
【０００７】
図４はプリスケーラの一例を示す回路図である。ここに示した回路は、６個のＤフリップフロップ４０１〜４０６とＯＲゲート４０７、４０９とＮＯＲゲート４０８で構成された、１／３２と１／３３に分周数を切り替え可能な可変分周器である。ＶＣＯの信号は端子ＲＦＩＮに入力され、分周信号は端子ＯＵＴに出力される。端子Ｎ／Ｎ＋１は分周数の切り替え端子であり、この端子が“１”にセットされたときは１／３２、“０”にセットされたときは１／３３分周器として動作する。このような可変分周器は、ＶＣＯの発振周波数ステップを細かく設定することが可能な、パルス・スワロー型プリスケーラに広く使用されているものである。
【０００８】
プリスケーラの動作を簡単に説明する。３個のＤフリップフロップ４０１〜４０３と、ＯＲゲート４０７とＮＯＲゲート４０８から成るブロックは１／４、１／５の可変分周器を構成している。ＮＯＲゲート４０８の一方の入力端子にＯＲゲート４０９の出力が接続されており、この端子が分周数の切り替え端子として働く。ＯＲゲート４０９の出力が“１”のとき、この分周器は１／４分周器として動作し、“０”のときは１／５分周器として動作する。Ｄフリップフロップ４０４〜４０６は、それぞれ１ビット・カウンターであり、１／２分周器として働く。１／２分周器が３段直列に接続されているため、全体では１／８分周を行うこととなる。１／４、１／５可変分周器の出力はこの１／８分周器に入力され、さらに分周されて端子ＯＵＴに出力される。
【０００９】
Ｄフリップフロップ４０４〜４０６、すなわち１ビットカウンターのそれぞれの出力はＯＲゲート４０９に入力されている。ここで、端子Ｎ／Ｎ＋１が“０”にセットされたときを考えると、ＯＲゲート４０９の出力は、Ｄフリップフロップ４０４〜４０６の出力が全て“０”になったときに“０”となり、これ以外の場合は“１”を出力する。カウンターであるＤフリップフロップ４０４〜４０６の出力は、それぞれ“０”と“１”の２つの状態をとり、３つのフリップフロップの出力は３ビット、すなわち８つの状態を表すので、全ての出力が“０”となる状態は８回に１回出現する。
【００１０】
ＯＲゲート４０９の出力が“０”のとき、３個のＤフリップフロップ４０１〜４０３で構成される可変分周器は１／５分周器として動作するので、８周期に１回、１／５分周された信号が次段に出力され、これ以外の期間は１／４分周を行う。この結果全体で１／（４×７＋５）＝１／３３分周の動作をすることになる。端子Ｎ／Ｎ＋１が“１”にセットされたときは、Ｄフリップフロップ４０４〜４０６の出力に関わらずＯＲゲート４０９の出力は“１”となるので、３個のＤフリップフロップ４０１〜４０３で構成される可変分周器は常に１／４分周器として動作するため、全体は１／（４×８）＝１／３２分周器となる。
【００１１】
前述したように、高周波通信機器に使用されるプリスケーラは、高周波無線周波数を直接扱う分周器であるから、これを構成する各回路が非常に高速で動作するものでなければならない。特に、ＶＣＯの信号を直接受ける３個のＤフリップフロップ４０１〜４０３は最も高速動作を要求される部分であり、プリスケーラの動作周波数の上限はこのＤフリップフロップの動作速度で決まることになる。このように高速動作が要求されるロジック回路には、一般にＥＣＬロジック回路が使用されている。ＥＣＬロジック回路は、トランジスタを非飽和で動作させるため高速動作が可能で、高速論理回路に適した回路形式である。
【００１２】
ＥＣＬロジック回路で構成したＤフリップフロップの例は、ＭＷＥ‘９６ Ｍｉｃｒｏｗａｖｅ Ｗｏｒｋｓｈｏｐ Ｄｉｇｅｓｔ ｐ３４１などに記載されており、図５はこの文献より転記したＤフリップフロップの回路図を示すものである。Ｄフリップフロップは、クロック信号が入力された時点のデータを、次のクロック信号まで保持する同期型フリップフロップ回路であり、図のように２個のラッチ回路５０１、５０２を直列に接続して、互いに逆相のクロックで動作させる、いわゆるマスタ・スレーブ接続で構成される。
【００１３】
マスタ部のラッチ回路５０１は、エミッタが定電流源Ｉｅ１に接続された第１の差動トランジスタ対Ｑ５、Ｑ６と、エミッタがトランジスタＱ５のコレクタに接続された、第２の差動トランジスタ対Ｑ１、Ｑ２と、エミッタがトランジスタＱ６のコレクタに接続された、第３の差動トランジスタ対Ｑ３、Ｑ４、及び負荷抵抗Ｒ１、Ｒ２から構成される。一方の出力端子ＱＢｍとなるトランジスタＱ１，Ｑ４のコレクタは、負荷抵抗Ｒ１を介して電源電圧Ｖｃｃに接続され、もう一方の出力端子ＱｍとなるトランジスタＱ２，Ｑ３のコレクタは負荷抵抗Ｒ２を介して電源電圧Ｖｃｃに接続されている。
【００１４】
第１の差動トランジスタ対Ｑ５、Ｑ６のベースには、お互いに相補信号である、クロック信号Ｃ、ＣＢ（Ｃの反転信号）が入力される。また、第２の差動トランジスタ対Ｑ１、Ｑ２のベースはデータ入力端子Ｄ、ＤＢ（Ｄの反転信号）となる。第３の差動トランジスタ対Ｑ３、Ｑ４は、それぞれのベースがお互いのコレクタに接続されており、出力の状態（データ）を保持する機能を持つ。スレーブ部のラッチ回路５０２は、マスタ部と全く同じ回路構成であるので説明は省略する。
【００１５】
簡単に回路動作を説明する。先ず、クロック信号Ｃが“１”の期間を考える。このとき、ベースにクロック信号Ｃが入力されているトランジスタＱ５とＱ１２はＯＮ、クロック信号Ｃの反転信号ＣＢがベースに入力されているトランジスタＱ６とＱ１１はＯＦＦとなる。マスタ部のラッチ回路５０１では、差動トランジスタ対Ｑ１、Ｑ２に電流が流れ活性となっておりかつ、データ保持機能をもつ差動トランジスタＱ３、Ｑ４が不活性となっているので、入力信号Ｄ、ＤＢに対応したデータが端子Ｑｍ、ＱＢｍに出力される。スレーブ部のラッチ回路５０２では、データ保持機能をもつ差動トランジスタ対Ｑ９、Ｑ１０が活性となっているから、クロック信号が“１”に変わった時点の出力状態が差動トランジスタ対に保持されて、端子Ｑ、ＱＢに出力される。差動トランジスタ対Ｑ７、Ｑ８は電流が遮断されて不活性となっているので、端子Ｑｍ、ＱＢｍの状態はスレーブ部のラッチ回路５０２には伝わらず、出力には影響しない。
【００１６】
次に、クロック信号Ｃが“０”に変わった状態を考える。この期間は、トランジスタＱ５とＱ１２はＯＦＦ、トランジスタＱ６とＱ１１がＯＮとなる。マスタ部のラッチ回路５０１では、データ保持機能を持つ差動トランジスタ対Ｑ３、Ｑ４が活性となり、クロック信号が“０”に変化した時点の出力状態が端子Ｑｍ、ＱＢｍに保持される。このとき、差動トランジスタ対Ｑ１、Ｑ２は不活性となっており、入力信号Ｄ、ＤＢは遮断された状態となっている。スレーブ部のラッチ回路５０２では、差動トランジスタ対Ｑ７、Ｑ８が活性となっておりかつ、データ保持機能を持つ差動トランジスタ対Ｑ９、Ｑ１０が不活性となっているから、端子Ｑｍ、ＱＢｍの状態に応じたデータが端子Ｑ、ＱＢに出力されている。
【００１７】
以上のような作用から、この回路はクロック信号Ｃが“１”から“０”に変わる時点の入力信号Ｄ、ＤＢを読み込み、次にクロック信号Ｃが“１”から“０”に変わる時点までの１周期の間、この状態を保持して出力し続けるため、Ｄフリップフロップとして働く。
このように構成された、ＥＣＬロジック回路によるＤフリップフロップは非常に高速な動作が可能で、これを用いて高速分周器を実現することができる。さらに、このような高速分周器をプリスケーラに適用した高周波無線通信用のＰＬＬが広く実用されている。
【００１８】
また、更に動作周波数を向上させる方法として特許文献１に記載された提案がなされている。すなわち、Ｄフリップフロップの負荷抵抗と電源電圧Ｖｃｃの間に、インダクタ等で形成したリアクタンス負荷を接続することによって、上限周波数付近の利得が向上することを利用して動作周波数を上げる方法で、ＤＣから高周波までの広帯域特性を保ちながら動作周波数の上限を向上させることができる。
【特許文献１】特開平５−３２７４８３号公報
【非特許文献１】ＭＷＥ‘９６ Ｍｉｃｒｏｗａｖｅ Ｗｏｒｋｓｈｏｐ Ｄｉｇｅｓｔ ｐ３４１
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、このようにＥＣＬロジック回路を基本回路とする分周器では下記のような理由により、動作周波数が高くなると消費電流が大きくなる問題がある。
図２はこの問題点を説明するために、図５に示した従来例のＥＣＬロジック回路で構成されたＤフリップフロップの、マスタ部のラッチ回路を模式的に書き直したものである。図５に示した回路と同じ機能を持つ構成部分には共通の記号を付け、構成の詳細についての説明は省略する。インピーダンス２５は次段に接続されるスレーブ部のラッチ回路を代表するもので、出力端子Ｑｍ、ＱＢｍに破線で接続されたキャパシタＣｐ１、Ｃｐ２は意図して回路素子として配置したものではなく、信号配線に存在する寄生容量を示したものである。
【００２０】
Ｄフリップフロップの出力電圧振幅（論理振幅）は、負荷抵抗Ｒ１、Ｒ２の抵抗値と定電流源Ｉｅ１の電流値で決まる。ここで信号配線には寄生容量Ｃｐ１、Ｃｐ２が存在するために、例えば負荷抵抗Ｒ１と寄生容量Ｃｐ１の積の逆数に相当する周波数域（高域遮断周波数）になると、信号が次段の回路に伝達される際に減衰する割合が大きくなり、回路は正常に動作しなくなる。負荷抵抗Ｒ２と寄生容量Ｃｐ２の関係も同様である。従って、動作周波数の上限を上げるためには、負荷抵抗Ｒ１、Ｒ２および寄生容量Ｃｐ１、Ｃｐ２を小さくする必要があるが、寄生容量Ｃｐ１、Ｃｐ２は配線レイアウトの制約で制限されるためコントロールが難しく、一般に負荷抵抗Ｒ１、Ｒ２を小さくすることで周波数の上限を上げる方法がとられる。このとき、小さい負荷抵抗値で論理振幅を確保するためには、定電流源Ｉｅ１の電流を大きくする必要があり、消費電流が増加する結果となる。
【００２１】
さらに、トランジスタの利得が得られる最大周波数は動作電流に依存するため、高い周波数で充分な利得を確保したいときは、トランジスタの動作電流を大きく設定する必要がある。分周器に用いられるＥＣＬロジック回路も、トランジスタの利得によって差動トランジスタ対に生じた電流差が、負荷を通ることによって電位差に変換されて論理振幅を作っているため、高周波動作させるためには、この利得を確保するために回路電流を大きく設定する必要がある。
特許文献１に記載された提案も、高周波での利得低下を改善するためになされたものであり、広帯域性を損なうことなく、限界動作周波数を向上させる作用はあるが、一定の動作周波数において大幅に消費電流を低減させるものではない。
【００２２】
以上のように、高周波信号を発生するＰＬＬでは、プリスケーラに使用される分周器の消費電流が大きくなるため、全体の消費電流も大きくなってしまう。近年、無線通信で用いられる周波数は高くなる傾向にあり、ＰＬＬに要求される動作周波数も高くなっている。一方で、このような無線通信機能の携帯機器への搭載が進められており、バッテリでの使用時間を延ばすため、構成部品の低消費電力化が重要となっている。
本発明の目的は、従来の分周器よりも低消費電力で高周波動作が可能な分周器を実現することである。
【課題を解決するための手段】
【００２３】
トランジスタを高周波動作させる際に、利得の低下を軽減する方法としていまひとつ考えられるのは、インピーダンス整合の方法である。トランジスタから見た負荷インピーダンスをトランジスタの出力インピーダンスと整合させることで、最大の利得を得ることが可能となる。
この方法は、利得を高くできる周波数範囲が狭く、汎用ＰＬＬのように広帯域動作が必要なものには不向きである。しかし、無線通信用集積回路に組み込む場合は、その無線通信規格により扱う周波数帯が決まっており、また、一般的にその中心周波数に比べて用いられる周波数幅（帯域）が非常に小さいため、帯域に亘ってインピーダンス整合をとることが可能である。たとえばＢｌｕｅｔｏｏｔｈの場合は周波数２４００ＭＨｚに対して周波数幅は８５ＭＨｚであり、その比は３．５％程度であり、狭帯域動作でもまったく問題ない。
【００２４】
検討の結果、ラッチ回路の出力インピーダンス整合は、ラッチ回路の負荷素子としてインダクタンスとキャパシタを用い、目的の周波数において次段ラッチ回路入力の電圧振幅が十分な大きさとなるように、前記インダクタンスとキャパシタの値を選択することによって実現できることを見出した。
【００２５】
上記方法を実施するために本発明では、定電流源にエミッタが接続された第１の差動トランジスタ対と、前記第1の差動トランジスタ対を構成する２つのトランジスタのうち、第1のトランジスタのコレクタにエミッタが接続された第2の差動トランジスタ対と、前記第1の差動トランジスタ対の第2のトランジスタのコレクタにエミッタが接続された第３の差動トランジスタ対と、一方の端子が電源に接続され、もう一方の端子が前記第２の差動トランジスタ対の第１のトランジスタのコレクタと前記第３の差動トランジスタ対の第１のトランジスタのコレクタに接続された第1の負荷と、一方の端子が前記電源に接続され、もう一方の端子が前記第２の差動トランジスタ対の第２のトランジスタのコレクタと前記第３の差動トランジスタ対の第２のトランジスタのコレクタに接続された第２の負荷から構成されており、前記第３の差動トランジスタ対を成す２個のトランジスタの各々のコレクタが、対を成す他の一方トランジスタのベースに各々接続されると共に、お互いに相補信号を出力する出力端子となっているラッチ回路を単位構成回路とし、前記ラッチ回路が複数段接続されて構成される分周器において、前記第１の負荷と前記第２の負荷をインダクタンスとし、前記ラッチ回路の出力端子には直列にキャパシタを設け、前記ラッチ回路の出力端子が、前記キャパシタを介して次段ラッチ回路の入力端子に接続されるようにした。
【発明の効果】
【００２６】
ＥＣＬロジック回路によるラッチ回路を複数段接続して構成された分周器において、ラッチ回路を構成する差動トランジスタ対のコレクタと電源の間に、負荷としてインダクタンスを設け、かつ次段のラッチ回路への出力端子に直列にキャパシタを設ける構成とし、前記負荷のインダクタンス値と、前記キャパシタのキャパシタンス値を、使用する周波数帯域において最適化することによって、分周器を構成する各ラッチ回路間のインピーダンス整合をとることができるので、トランジスタの持っている性能が最大限に引き出され、従来のＥＣＬロジック分周器よりも少ない消費電流で高速分周動作をさせることができる。
【発明を実施するための最良の形態】
【００２７】
図1は本発明による、分周器を構成するラッチ回路の１例を示す模式図である。エミッタが定電流源Ｉｅ１に接続された第１の差動トランジスタ対Ｑ５、Ｑ６と、エミッタがトランジスタＱ５のコレクタに接続された、第２の差動トランジスタ対Ｑ１、Ｑ２と、エミッタがトランジスタＱ６のコレクタに接続された、第３の差動トランジスタ対Ｑ３、Ｑ４と、トランジスタＱ１とＱ４のコレクタが一方の端子に接続され、他方の端子が電源電圧Ｖｃｃに接続されたインダクタＬ１と、トランジスタＱ２とＱ３のコレクタが一方の端子に接続され、他方の端子が電源電圧Ｖｃｃに接続されたインダクタＬ２を備え、一方の出力端子ＱとなるトランジスタＱ１，Ｑ４のコレクタは、キャパシタＣ１を介し、これに対する相補出力端子ＱＢとなるトランジスタＱ２，Ｑ３のコレクタは、キャパシタＣ２を介して次段回路に出力される。
【００２８】
尚、破線で接続されたキャパシタＣｐ１、Ｃｐ２は信号配線の寄生容量を示すものであり、端子Ｑｍ、ＱＢｍに接続されたインピーダンス１５は次段回路を代表するものである。差動トランジスタ対Ｑ５、Ｑ６のベースは、お互いに相補信号であるクロック信号Ｃ、ＣＢの入力端子であり、また、差動トランジスタ対Ｑ１、Ｑ２のベースはデータ信号Ｄ、ＤＢの入力端子である。差動トランジスタ対Ｑ３、Ｑ４は、それぞれのベースがお互いのコレクタに接続されており、データを保持する機能を持つ。
【００２９】
図１の構成の回路において、インダクタＬ１、Ｌ２とキャパシタＣ１、Ｃ２の値を選択することにより、構成素子と寄生容量Ｃｐ１、Ｃｐ２、及び次段回路の入力インピーダンス１５をすべて合わせた形で、使用周波数帯域においてトランジスタから見た負荷を、最大効率付近で動作できるように設定すると同時に、次段入力における電圧振幅を次段が動作するために十分な大きさになるよう設定することができる。
【００３０】
この動作について、シミュレーションによる回路特性を示して説明する。ここでは無線周波数として５ＧＨｚを想定した。図４に示したようなプリスケーラへの応用を想定すると、１／４、１／５可変分周器の出力は１ＧＨｚまたは１．２５ＧＨｚとなるから、分周器を構成するＥＣＬロジック回路には、この周波数の信号を伝達できる能力が要求される。本シミュレーションでは、この周波数を目標としてトランジスタの利得を確保したときの特性を示す。
【００３１】
まず、従来技術によるＥＣＬロジック回路の特性を示す。図７は、図４に示した従来技術によるＥＣＬロジック回路の伝達特性を確認するために用いたシミュレーション用比較回路図である。回路間の伝達特性を計算するため、ＥＣＬロジック回路を２段接続した回路を模擬している。回路のデータ保持部は省略しているので分周動作は行わないが、ＥＣＬロジック回路の特性を見積もることは可能である。ラッチ回路を組むと回路動作が複雑になり周波数特性を見積もるのが難しくなるため、このような簡略化した回路を使用した。
【００３２】
トランジスタＱ７１とＱ７２は、第１のＥＣＬロジック回路を構成する差動トランジスタ対である。２つのトランジスタが相補的にＯＮ／ＯＦＦ動作を行うように、それぞれのベースには入力信号として、電圧振幅Ｖ７１の相補信号が入力される。トランジスタＱ７３とＱ７４は、第２のＥＣＬロジック回路を構成する差動トランジスタ対を想定したものである。第１のＥＣＬロジック回路を構成する差動トランジスタ対Ｑ７１、Ｑ７２のコレクタには、それぞれ負荷抵抗Ｒ７１、Ｒ７２が接続されており、この抵抗によりコレクタ電流振幅が電圧振幅Ｖ７２に変換されて第１のＥＣＬロジック回路の出力信号となり、第２のＥＣＬ回路を構成する差動トランジスタ対Ｑ７３、Ｑ７４のベースに入力される。定電流源Ｉ７１、Ｉ７２は、それぞれ第１、第２のＥＣＬロジック回路の電流を設定している。キャパシタＣｐ７１とＣｐ７２は、配線の寄生容量を想定したもので、ここでは５０ｆＦとした。
【００３３】
ロジック回路として動作させるためには、ＥＣＬロジック回路の差動トランジスタ対１段あたりの電圧利得が１（＝０ｄＢ）以上必要である。本回路シミュレーションにおいては、目標周波数である１．２５ＧＨｚでの電圧利得Ｖ７２／Ｖ７１が０ｄＢを超えるように、定電流源Ｉ７１、Ｉ７２の電流値と、負荷抵抗Ｒ７１とＲ７２の抵抗値を調節した。ただし定電流源Ｉ７１、Ｉ７２の電流値は回路の消費電流を決めるので、条件を満足しながら、できるだけ小さくなるように選んだ。
【００３４】
ＥＣＬロジック回路の伝達特性として、電圧利得Ｖ７２／Ｖ７１の周波数依存性をシミュレーションした結果を図８に示す。図８は、横軸を入力信号の周波数として、縦軸に電圧利得Ｖ７２／Ｖ７１をプロットしたグラフである。入力信号の周波数が上がるにつれて電圧利得Ｖ７２／Ｖ７１は低下してゆき、１．８ＧＨｚを超えると０ｄＢ以下となっている。しかし、目標周波数である１．２５ＧＨｚにおいては０．４５ｄＢの電圧利得があり、この周波数の信号を伝達するための性能を備えていることがわかる。このときの負荷抵抗Ｒ７１とＲ７２は４００Ω、動作のために必要な定電流源Ｉ７１、Ｉ７２の電流値は９００μＡであった。
【００３５】
次に、本発明によるＥＣＬロジック回路の特性を示す。図９は、図１に示した本発明によるＥＣＬロジック回路の伝達特性を確認するために用いたシミュレーション用回路図である。図７の回路と同様に、ラッチ回路のデータ保持部は省略して簡略化している。
【００３６】
トランジスタＱ９１とＱ９２は、第１のＥＣＬロジック回路を構成する差動トランジスタ対であり、それぞれのベースに電圧振幅Ｖ９１の相補信号が入力される。差動トランジスタ対Ｑ９１、Ｑ９２のコレクタには、負荷として差動インダクタＬ９１が接続されている。本シミュレーションにおいては、インダクタのモデルとして、３端子素子である差動インダクタモデルを使用した。差動インダクタは、コイルの中点から第３の端子を取り出した対称構造を持つインダクタであり、レイアウト面積が小さく、高ＱのインダクタをＩＣ上で実現することが可能なことから、差動動作を行う集積回路に一般的に用いられる回路素子である。差動インダクタＬ９１は、回路的には図１のインダクタＬ１、Ｌ２と等価の作用を持つ。差動トランジスタ対Ｑ９１、Ｑ９２のコレクタに流れる交流電流が、差動インダクタＬ９１のインダクタンスにより電圧に変換され、第１のＥＣＬロジック回路の出力信号を生成する。
【００３７】
トランジスタＱ９３とＱ９４は、第２のＥＣＬロジック回路を構成する差動トランジスタ対を想定したものであり、差動トランジスタ対Ｑ９１、Ｑ９２で構成される第１のＥＣＬロジック回路の出力信号を、それぞれ５ｐＦのキャパシタＣ９１、Ｃ９２を介してベースに受ける。キャパシタ接続としたことにより、本回路では信号の直流電位が伝達されないため、トランジスタＱ９３とＱ９４には抵抗Ｒ９１、Ｒ９２を介してベース電位Ｂｉａｓが別途与えられている。Ｉ９１、Ｉ９２は、それぞれ第１、第２のＥＣＬロジック回路の電流を設定する定電流源である。差動トランジスタ対Ｑ９１、Ｑ９２で構成される第１のＥＣＬロジック回路の出力信号配線には、寄生容量を考慮して、図７の従来技術のシミュレーション用比較回路と同じく、５０ｆＦのキャパシタＣｐ９１とＣｐ９２が付加されている。
【００３８】
尚、伝達特性を評価する際の出力振幅は、第２のＥＣＬロジック回路を構成する差動トランジスタ対Ｑ９３、Ｑ９４のベース端子における電圧振幅Ｖ９２である。電圧振幅Ｖ９２は、負荷インダクタＬ９１、キャパシタＣ９１、Ｃ９２、寄生容量Ｃｐ９１、Ｃｐ９２及び第２のＥＣＬロジック回路を構成する差動トランジスタ対Ｑ９３、Ｑ９４の入力インピーダンスで決まる。
シミュレーションにおいては、図７のシミュレーション用比較回路の例と同じく、５ＧＨｚの１／４、１／５可変分周器を想定し、その出力周波数である、１ＧＨｚから１．２５ＧＨｚの周波数で電圧利得が０ｄＢを超えるように、インダクタＬ９１のインダクタンス値、キャパシタＣ９１、Ｃ９２のキャパシタンス値、及び定電流源Ｉ９１、Ｉ９２の電流値を調節した。
【００３９】
シミュレーション結果を図１０に示す。横軸を入力信号の周波数として、縦軸に電圧利得Ｖ９２／Ｖ９１をプロットしたグラフである。グラフ中の３本の線は、差動トランジスタ対Ｑ９１、Ｑ９２の負荷インダクタＬ９１のインダクタンス値として、２１ｎＨ、３４ｎＨ、４２ｎＨの３種類についてシミュレーションした結果をそれぞれ示している。キャパシタＣ９１、Ｃ９２のキャパシタンス値は、あらかじめ調整した結果から５ｐＦを選択し、この値に固定している。
【００４０】
図１０に示したように、電圧利得はインピーダンス整合がとれた周波数条件で最大となり、入力信号の周波数の変化に対してピークを持つ特性となる。インピーダンス整合の条件は、インダクタＬ９１のインダクタンス値とキャパシタＣ９１、Ｃ９２のキャパシタンス値の組み合わせによって決まり、インダクタＬ９１の値を変えると、電圧利得が最大となる周波数が変化することがわかる。
【００４１】
このようなシミュレーションにより、目標周波数である、１ＧＨｚから１．２５ＧＨｚにおいて電圧利得が最大になるよう、インダクタＬ９１とキャパシタＣ９１、Ｃ９２を最適化した結果、インダクタＬ９１のインダクタンス値は３４ｎＨ、キャパシタＣ９１、Ｃ９２のキャパシタンス値は５ｐＦの条件で、最大電圧利得４ｄＢが得られた。このときの定電流源Ｉ９１、Ｉ９２の電流値は３００μＡであり、必要な電流値はシミュレーション用比較回路の９００μＡに対して、１／３程度と見積もることができる。
【００４２】
以上のように、本発明を用いると、ＥＣＬロジック回路の差動トランジスタ対に設定した電流値をシミュレーション用比較回路の１／３としても目的の高周波で動作させることができるので、非常に低消費電力な分周器を構成できることがわかる。ここでは簡略化した回路での見積もり結果を示したが、この後の実施例で示すように、より実用回路に近い回路での分周動作においても、同等の消費電流低減の効果が得られる。シミュレーション結果が示すように、シミュレーション用比較回路が低周波数から１．８ＧＨｚの高周波数まで広帯域で利得があるのに対して、本発明による回路はインピーダンス整合が得られる狭帯域の周波数でしか利得がない。しかし汎用のＰＬＬでは無く、特定の無線システム専用のＰＬＬであれば、そのシステムが使用する周波数幅をカバーできれば良いので、狭帯域動作は問題とならず、充分実用的な回路を構成することができる。
【００４３】
本発明による、より実用的なＤフリップフロップの回路を図６に示す。Ｄフリップフロップの回路を構成するラッチ回路には、負荷としてインダクタが設けられ、その出力端子はキャパシタを介して次段のラッチ回路に接続されている。全体の回路構成は、図５に示した従来回路によるＤフリップフロップと同様、ＥＣＬロジック回路で構成されたラッチ回路が２つ、マスタ・スレーブ接続された回路である。マスタ部のラッチ回路６０１とスレーブ部のラッチ回路６０２は同じ回路であり、それぞれのラッチ回路の構成は図１で説明した回路と基本的に同じである。図１で示した回路図と同じ機能を持つ構成部分には共通の記号を付し、細かな説明は省略する。
【００４４】
本発明の回路は、従来ラッチ回路の抵抗に代わって、ラッチ回路の負荷としてインダクタＬ１、Ｌ２、及びＬ３、Ｌ４が設けられている。また、次段ラッチ回路への出力端子にはキャパシタＣ１、Ｃ２、及びＣ３、Ｃ４が直列に挿入されている。図６の回路図に示したマスタ部６０１とスレーブ部６０２のラッチ回路間の入出力接続のように、本発明による回路はキャパシタを介して出力信号が次段回路に入力されるため、従来回路のように直流電位が伝達されないので、入力端子にはベース電位Ｂｉａｓを与える必要がある。
【００４５】
以下、実際の分周動作の例を示す。
先に図４に示したプリスケーラ回路で説明したように、Ｄフリップフロップ回路を３個使用することで、実用的な１／４、１／５可変分周器を構成することができる。ここでは、この１／４、１／５可変分周器の主要な構成部分である、１／４分周器の動作例を示す。図４において、２個のＤフリップフロップ４０１、４０２で構成された部分に相当する回路である。
【００４６】
図１３にその実施例の回路図を示す。図６に示したＤフリップフロップ回路を２段接続した回路となっており、ラッチ回路１３１と１３２、及びラッチ回路１３３と１３４のペアが、それぞれマスタ・スレーブ接続された２つのＤフリップフロップを構成している。２個のＤフリップフロップは、図４のプリスケーラ回路図に示した、Ｄフリップフロップ４０１、４０２のように接続され、１／４分周器を構成している。尚、図４中のＯＲゲート４０７は、１／５分周への切り替えに必要な回路であり、本実施例では省略されている。信号源ＣＬＫは入力信号であり、分周された信号はＯＵＴ１、ＯＵＴ２に出力される。
【００４７】
前述の図９、１０に示した簡略化した回路のシミュレーションにより、入力周波数５ＧＨｚの１／４分周出力である１．２５ＧＨｚにおいて最適となる、負荷のインダクタンス値と、出力端子に接続されるキャパシタのキャパシタンス値を算出しているので、この回路常数を適用して入力周波数５ＧＨｚでの分周動作を検証した。すなわち、負荷のインダクタンスは３４ｎＨの差動インダクタを適用し、ラッチ回路間を接続するキャパシタのキャパシタンス値は５ｐＦとした。また、配線の寄生容量を想定して、５０ｆＦのキャパシタを各ラッチ回路の出力配線に設定した。
【００４８】
図１４に動作シミュレーションの結果を示す。図１４は、５ＧＨｚの入力信号に対する分周出力信号のスペクトルを示したものである。図１４における縦軸は出力を表し、横軸は入力信号の周波数を表す。図１４に示されるように、５ＧＨｚの１／４分周周波数である、１．２５ＧＨｚにおいて出力が得られている。このときの各ラッチ回路段の電流値は、本回路において再度調整した結果、２００μＡで充分動作可能であることがわかった。
【００４９】
図１１は、比較のため、従来技術を用いて同じく１／４分周回路を構成した回路図である。本発明による図１３の例と同様、回路常数は図７、８で示した簡略化した回路シミュレーションから得られた値を適用し、負荷の抵抗値は４００オームとしている。分周出力信号のスペクトルを図１２に示す。本発明による回路と同様、１．２５ＧＨｚの分周出力が得られているが、このとき各ラッチ回路には６００μＡの電流が必要であった。
【００５０】
以上のように、本発明を実施することにより、同じ高周波数で動作する分周器を構成した場合、従来技術によるＥＣＬロジック回路から構成された分周器より、大幅に消費電流を削減することが可能となる。さらには、ＰＬＬの中で最も高速動作を要求されるため大きな電流を消費しているプリスケーラの消費電流を、充分な性能を維持しながら大幅に低減することができるので、高周波無線通信器に搭載されるＰＬＬの消費電力を低くすることが可能となり、通信システム全体の低消費電力化を実現することができる。
【００５１】
本発明による回路で使用されるインダクタンス素子は、集積回路技術においては、配線電極を螺旋状に形成したスパイラルインダクタで実現することができる。更に高周波においては、ウエハ上に配線電極で形成したマイクロストリップラインによるショートスタブを利用してインダクタンスを形成する方法が面積効率の点から有効である。
キャパシタは、絶縁膜を介して異なる層の配線電極を積層して形成した、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタで形成することができる。
【００５２】
また、適用するプロセスは、目的の周波数帯に応じて最適なバイポーラ・トランジスタプロセスを選択すればよく、シリコン・バイポーラ.トランジスタ、シリコン・ゲルマ・ヘテロ接合バイポーラ・トランジスタ、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合バイポーラ・トランジスタ、ＧａＡｓ／ＩｎＧａＰヘテロ接合バイポーラ・トランジスタ等のプロセスが適用可能である。
【００５３】
昨今、モバイル機器のワイヤレス通信が盛んになり、バッテリによる長時間動作が大きな課題となる中、高周波回路の省電力化はこうした時代のニーズに応えるものとして非常に重要である。特にＰＬＬなどに用いられる分周器回路技術はほとんどすべての無線通信機器に搭載されるものであり、無線通信に高い周波数が用いられる傾向が強い中で、この分周器の省電力化の手段は、ほぼすべての無線通信機器に適用できる技術である。
【図面の簡単な説明】
【００５４】
【図１】本発明による分周器用ラッチ回路図である。
【図２】従来の分周器用ラッチ回路図である。
【図３】ＰＬＬの構成を示すブロック図である。
【図４】プリスケーラの１例を示す回路図である。
【図５】従来技術によるＤフリップフロップ回路図である。
【図６】本発明によるＤフリップフロップ回路図である。
【図７】従来技術によるＥＣＬロジック回路の周波数特性を確認するためのシミュレーション用比較回路図である。
【図８】従来技術によるＥＣＬロジック回路の周波数特性のシミュレーション結果を示す図である。
【図９】本発明によるＥＣＬロジック回路の周波数特性を確認するためのシミュレーション用回路図である。
【図１０】本発明によるＥＣＬロジック回路の周波数特性のシミュレーション結果を示す図である。
【図１１】従来回路による１／４分周回路の動作を確認するためのシミュレーション用比較回路図である。
【図１２】従来回路による１／４分周回路の動作シミュレーション結果を示す図である。
【図１３】本発明による１／４分周回路の動作を確認するためのシミュレーション用回路図である。
【図１４】本発明による１／４分周回路の動作シミュレーション結果を示す図である。
【符号の説明】
【００５５】
Ｑ１〜Ｑ６        トランジスタ
Ｉｅ１、Ｉｅ２    定電流源
Ｌ１、Ｌ２        インダクタ
Ｃ１、Ｃ２        キャパシタ
Ｒ１、Ｒ２        抵抗
Ｃｐ１、Ｃｐ２    寄生容量
１５、２５        次段回路を表す、インピーダンス負荷
４０１〜４０６    Ｄフリップフロップ
４０７、４０９    ＯＲゲート回路
４０８            ＮＯＲゲート回路
５０１、５０２    従来技術によるラッチ回路
６０１、６０２    本発明によるラッチ回路
【図１】
2006245794.tif 000003
【図２】
2006245794.tif 000004
【図３】
2006245794.tif 000005
【図４】
2006245794.tif 000006
【図５】
2006245794.tif 000007
【図６】
2006245794.tif 000008
【図７】
2006245794.tif 000009
【図８】
2006245794.tif 000010
【図９】
2006245794.tif 000011
【図１０】
2006245794.tif 000012
【図１１】
2006245794.tif 000013
【図１２】
2006245794.tif 000014
【図１３】
2006245794.tif 000015
【図１４】
2006245794.tif 000016