(57)【要約】【課題】相変化膜の相変化に必要な電流値を効果的に減少させた相変化記憶素子及びその製造方法を提供すること。【解決手段】半導体基板２１上に形成された第１酸化膜２２と、第１酸化膜２２内に形成された下部電極２３と、下部電極２３を含む第１酸化膜２２上に形成され、下部電極２３の一部分を露出させるホール２５を有する第２酸化膜２４と、ホール２５の表面上に均一な厚さで形成され、下部電極２３に接触する相変化膜２６Ａと、ホール２５内の相変化膜２６Ａ上及び相変化膜２６Ａに隣接する第２酸化膜２４の部分の上に形成された上部電極２８Ａとを備える。【選択図】図２Ｅ
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１酸化膜と、
前記第１酸化膜内に形成された下部電極と、
前記下部電極を含む前記第１酸化膜上に形成され、前記下部電極の一部分を露出させるホールを有する第２酸化膜と、
前記ホールの表面上に均一な厚さで形成され、前記下部電極に接触する相変化膜と、
前記ホール内の前記相変化膜上及び前記相変化膜に隣接する前記第２酸化膜の部分の上に形成された上部電極とを備えることを特徴とする相変化記憶素子。
【請求項２】
前記相変化膜が、前記相変化膜に隣接する前記第２酸化膜の部分の上に更に形成されることを特徴とする請求項１に記載の相変化記憶素子。
【請求項３】
半導体基板上に第１酸化膜を形成するステップと、
前記第１酸化膜内にダマシン法により下部電極を形成するステップと、
前記下部電極を含む前記第１酸化膜上に第２酸化膜を形成するステップと、
前記第２酸化膜をエッチングして、前記下部電極の一部分を露出させるホールを形成するステップと、
前記下部電極の前記露出する部分を含む前記ホール表面及び前記第２酸化膜上に、均一な厚さの相変化膜を形成するステップと、
前記相変化膜上に、前記ホールを埋め込む感光膜を形成するステップと、
前記第２酸化膜上の前記相変化膜及び前記感光膜をＣＭＰにより除去するステップと、
前記ホール内に残留する前記感光膜を除去するステップと、
前記ホール内に残留する前記相変化膜及び前記第２酸化膜上に、前記ホールを埋め込む導電膜を形成するステップと、
前記導電膜をエッチングして上部電極を形成するステップとを含むことを特徴とする相変化記憶素子の製造方法。
【請求項４】
前記相変化膜を、ＡＬＤ又はＣＶＤにより均一な厚さで形成することを特徴とする請求項３に記載の相変化記憶素子の製造方法。
【請求項５】
半導体基板上に第１酸化膜を形成するステップと、
前記第１酸化膜内にダマシン法により下部電極を形成するステップと、
前記下部電極を含む前記第１酸化膜上に第２酸化膜を形成するステップと、
前記第２酸化膜をエッチングして、前記下部電極の一部分を露出させるホールを形成するステップと、
前記下部電極の前記露出する部分を含む前記ホールの表面及び前記第２酸化膜上に、均一な厚さの相変化膜を形成するステップと、
前記相変化膜上に、前記ホールを埋め込む導電膜を形成するステップと、
前記導電膜及び前記相変化膜をエッチングして上部電極を形成するステップとを含むことを特徴とする相変化記憶素子の製造方法。
【請求項６】
前記相変化膜を、ＡＬＤ又はＣＶＤにより均一な厚さで形成することを特徴とする請求項５に記載の相変化記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は相変化記憶素子及びその製造方法に関し、より詳細には、相変化膜の相変化に必要な電流値を減少させた相変化記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、記憶素子は、電源が遮断されると入力された情報を失う揮発性のＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、電源が遮断されても入力された情報を引続き保持する不揮発性のＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とに大別される。揮発性のＲＡＭの例としては、ＤＲＡＭ及びＳＲＡＭが挙げられ、不揮発性のＲＯＭの例としては、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）等のフラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）が挙げられる。
【０００３】
ＤＲＡＭはよく知られたように、非常に優れた記憶素子であるにも拘わらず、情報を保持するためには、比較的大きい静電容量が要求され、このために、電極の表面積を増大させなければならず、高集積化が困難となる。
【０００４】
また、フラッシュメモリは、２つのゲートが積層された構造を有することと関連して、電源電圧に比べて高い動作電圧が要求される。これによって、書込及び消去動作に必要な電圧を発生するための昇圧回路が別途必要となり、高集積化が困難となる。
【０００５】
そこで、不揮発性記憶素子の特性を有したまま、高集積化が可能であり、かつ構造が単純な新たな記憶素子の開発が進められてきた。その一例として、近年、相変化記憶素子（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）が提案されている。
【０００６】
相変化記憶素子は、下部電極と上部電極との間の電流によって、これらの電極間に介挿された相変化膜が、結晶（ｃｒｙｓｔａｌｌｉｎｅ）状態から非晶質（ａｍｏｒｐｈｏｕｓ）状態に相変化することによる結晶質と非晶質との間の電気抵抗値の差を用いてセルに格納された情報を判別する。
【０００７】
より詳細には、相変化記憶素子は、相変化膜にカルコゲナイド（Ｃｈａｌｃｏｇｅｎｉｄｅ）膜を用いる。このカルコゲナイド膜は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）からなる化合物膜であり、印加された電流による発熱、即ち、ジュール熱（Ｊｏｕｌｅ  ｈｅａｔ）により相変化、即ち非晶質状態と結晶状態との間の変化を起こす。この際、非晶質状態にある相変化膜の比抵抗が、結晶状態にある相変化膜の比抵抗より高いという特性を用いて、相変化記憶素子では、書込及び読取モードの際に相変化膜を流れる電流を感知し、相変化記憶素子のセルに格納された情報が論理‘１’又は論理‘０’の何れであるかを判別する。
【０００８】
図１は、従来技術に係る相変化記憶素子を示す断面図である。
【０００９】
図１に示すように、素子分離膜により画定された半導体基板１のアクティブ領域上にゲート４が形成されており、ゲート４両側の、半導体基板１の表面下に接合領域（図示せず）が形成されている。
【００１０】
ゲート４を含む基板１の全面上に層間絶縁膜５が形成されており、半導体基板１の、相変化セルが形成される領域と接地電圧（Ｖｓｓ）が印加される領域との上の層間絶縁膜５部分には、それぞれ、第１タングステンプラグ６ａと第２タングステンプラグ６ｂとが形成されている。
【００１１】
第１タングステンプラグ６ａ及び第２タングステンプラグ６ｂを含む層間絶縁膜５上に第１酸化膜７が形成されており、詳細には図示しないが、第１酸化膜７の、相変化セルが形成される領域には、第１タングステンプラグ６ａと接触するドット（ｄｏｔ）型の金属パッド８が形成されており、接地電圧が印加される領域には、第２タングステンプラグ６ｂと接触するバー（ｂａｒ）型の接地ライン９が形成されている。
【００１２】
金属パッド８及び接地ライン９を含む第１酸化膜７上に第２酸化膜１０が形成されており、第２酸化膜１０内の、相変化セルが形成される領域には、金属パッド８と接触するプラグ型の下部電極１１が形成されている。
【００１３】
第２酸化膜１０上に、下部電極１１と接触する相変化膜１２及び上部電極１３がパターニングされて積層して形成されており、プラグ型の下部電極１１と、その上に積層された相変化膜１２及び上部電極１３とは、相変化セルを構成している。
【００１４】
そして、相変化セルを含む第２酸化膜１０の全面上に第３酸化膜１４が形成されており、第３酸化膜１４上には、上部電極１３と接触する金属配線１５が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
一方、このような相変化記憶素子において、相変化膜の相変化を起こすジュール熱を発生させるためには、比較的高い電流値、例えば、約１ｍＡ以上が要求される。一方、同じジュール熱を発生させるために抵抗値を大きくしてもよい。そのため、相変化膜と電極との間の接触面積を小さくして、相変化膜の相変化に必要な電流値を減少させる。
【００１６】
ここで、図１に示された従来技術に係る相変化記憶素子によれば、下部電極１１と相変化膜１２との界面で相変化膜１２の相変化が起こり、この際、相変化膜１２の相変化は半球形に進行する。即ち、下部電極１１と相変化膜１２と上部電極１３とが積層された構造を有するスタック型の相変化記憶素子では、上部電極１３からプラグ型の下部電極１１への電流の大部分は垂直方向に流れるため、相変化膜１２の相変化は半球形に進行する。
【００１７】
ところが、このように、相変化膜１２の相変化が半球形に進行すると、プラグ型の下部電極１１上面の縁部では、中央部に比べて電流値が低いため、縁部における相変化の速度が相対的に遅いことになる。その結果、相変化の速度の遅い部分を補うために、より高い電流値が必要となる。
【００１８】
このように、従来技術に係る相変化記憶素子においては、相変化膜の相変化に必要な電流値を減少させることが困難であり、相変化記憶素子の安定した電気的特性を保障することができないという問題がある。
【００１９】
本発明は、上記従来技術の問題を解決するために案出されたものであって、相変化膜の相変化に必要な電流値を効果的に減少させた相変化記憶素子及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係る相変化記憶素子は、半導体基板上に形成された第１酸化膜と、前記第１酸化膜内に形成された下部電極と、前記下部電極を含む前記第１酸化膜上に形成され、前記下部電極の一部分を露出させるホールを有する第２酸化膜と、前記ホールの表面上に均一な厚さで形成され、前記下部電極に接触する相変化膜と、前記ホール内の前記相変化膜上及び前記相変化膜に隣接する前記第２酸化膜の部分の上に形成された上部電極とを備えることを特徴とする。
【００２１】
ここで、前記相変化膜は、前記相変化膜に隣接する前記第２酸化膜の部分の上に更に形成されることができる。
【００２２】
また、上記目的を達成するために、本発明に係る相変化記憶素子の第１の製造方法は、半導体基板上に第１酸化膜を形成するステップと、前記第１酸化膜内にダマシン法により下部電極を形成するステップと、前記下部電極を含む前記第１酸化膜上に第２酸化膜を形成するステップと、前記第２酸化膜をエッチングして、前記下部電極の一部分を露出させるホールを形成するステップと、前記下部電極の前記露出する部分を含む前記ホール表面及び前記第２酸化膜上に、均一な厚さの相変化膜を形成するステップと、前記相変化膜上に、前記ホールを埋め込む感光膜を形成するステップと、前記第２酸化膜上の前記相変化膜及び前記感光膜をＣＭＰにより除去するステップと、前記ホール内に残留する前記感光膜を除去するステップと、前記ホール内に残留する前記相変化膜及び前記第２酸化膜上に、前記ホールを埋め込む導電膜を形成するステップと、前記導電膜をエッチングして上部電極を形成するステップとを含むことを特徴とする。
【００２３】
また、上記目的を達成するために、本発明に係る相変化記憶素子の第２の製造方法は、半導体基板上に第１酸化膜を形成するステップと、前記第１酸化膜内にダマシン法により下部電極を形成するステップと、前記下部電極を含む前記第１酸化膜上に第２酸化膜を形成するステップと、前記第２酸化膜をエッチングして、前記下部電極の一部分を露出させるホールを形成するステップと、前記下部電極の前記露出する部分を含む前記ホールの表面及び前記第２酸化膜上に、均一な厚さの相変化膜を形成するステップと、前記相変化膜上に、前記ホールを埋め込む導電膜を形成するステップと、前記導電膜及び前記相変化膜をエッチングして上部電極を形成するステップとを含むことを特徴とする。
【発明の効果】
【００２４】
本発明によると、ホールの表面に均一な厚さで相変化膜を形成し、かつ、ホールを埋め込むように上部電極を形成することによって、電流が流れる経路に沿った抵抗を従来よりも低くすることができる。これによって、相変化膜の相変化に必要な電流値を効果的に減少させることができ、相変化記憶素子の相変化の速度を向上させることができる。
【００２５】
また、本発明によると、相変化膜との接触面積を考慮して下部電極を小さく形成するのではなく、大きく形成することによって、安定した大きさで下部電極を形成することができる。これによって、相変化記憶素子の製造歩留まり及び信頼性を高めることができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付の図面を参照しつつ本発明の好ましい実施形態を詳細に説明する。尚、以下の説明及び図面において、同じ符号は同じ又は類似の構成要素を示すこととし、よって、同じ又は類似の構成要素に関する説明を省略する。
【００２７】
まず、本発明の技術的原理を説明する。本発明では、ダマシン（ｄａｍａｓｃｅｎｅ）法を用いて下部電極を安定的に形成し、ＡＬＤ又はＣＶＤによりホールの表面上に均一な厚さで相変化膜を形成し、ホールを埋め込むように上部電極を形成する。
【００２８】
ここで、上部電極と相変化膜との間の接触面積が広く形成されるが、上部電極から相変化膜を介して下部電極へ流れる電流は、抵抗が最も小さなホールの下部に集中する。即ち、本発明に係る相変化記憶素子において、相変化膜の相変化の大部分は、ホールの底面に形成された部分で起こることになる。この結果、相変化膜の相変化の速度が、従来技術に係る相変化記憶素子が備える相変化膜と比較して非常に速くなり、相変化膜の相変化に必要な電流値を顕著に減少させることができる。
【００２９】
また、本発明では、下部電極をプラグ型に形成しないため、電極と相変化膜との間の接触面積を減少させるために、プラグ型の下部電極を１００ｎｍ以下の幅で形成しなくてもよく、下部電極形成時の工程上の問題も解決することができる。
【００３０】
図２Ａ〜図２Ｅは、本発明の第１の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【００３１】
図２Ａを参照すれば、ゲート、タングステンプラグ、及び層間絶縁膜を含む下地層（図示せず）が形成された半導体基板２１上に第１酸化膜２２を形成する。次に、公知のダマシン法により第１酸化膜２２内に下部電極２３を形成する。
【００３２】
図２Ｂを参照すれば、下部電極２３を含む第１酸化膜２２上に第２酸化膜２４を形成する。次に、第２酸化膜２４をエッチングして、下部電極２３を露出させるホール２５を形成する。
【００３３】
ここで、プラグ型の下部電極を備える従来技術に係る相変化記憶素子とは異なり、ホール２５を約１００ｎｍ以上の幅に形成する。したがって、本発明によると、ホールを形成する際の問題、即ち、小さい下部電極形成時による電流分布の均一性の問題を解決することができる。
【００３４】
図２Ｃを参照すれば、ホール２５を含む第２酸化膜２４上に、均一な厚さで相変化膜用物質層２６を形成する。次に、相変化膜用物質層２６上に、ホール２５を埋め込むように感光膜２７を塗布により形成する。
【００３５】
図２Ｄを参照すれば、感光膜２７及び相変化膜用物質層２６に対するＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行い、ホール２５内を除く第２酸化膜２４上の感光膜２７及び相変化膜用物質層２６を除去する。これによって、ホール２５の表面のみに相変化膜２６Ａを残留させる。次に、ホール２５内に残留した感光膜２７を除去する。
【００３６】
図２Ｅを参照すれば、残留した相変化膜２６Ａ及び第２酸化膜２４上に、ホール２５を埋め込むように上部電極用導電膜を蒸着によって形成する。次に、上部電極用導電膜をエッチングして上部電極２８Ａを形成し、下部電極２３、相変化膜２６Ａ、及び上部電極２８Ａを有する積層構造の相変化セルを形成する。
【００３７】
以後、図示してはいないが、公知の一連の後続工程を順次実施して、本発明に係る相変化記憶素子の製造を完了する。
【００３８】
上記したように、本発明に係る相変化記憶素子における相変化セルでは、上部電極２８Ａと相変化膜２６Ａとの間の接触面積が広く形成され、上部電極２８Ａから下部電極２３に向かって相変化膜２６Ａ中を流れる電流は、ホール２５の底面に集中する。この結果、相変化膜２６Ａの相変化の速度を向上させることができ、相変化膜２６Ａの相変化に必要な電流値を著しく減少させることができる。
【００３９】
上記した本発明の第１の実施形態では、相変化膜用物質層２６の形成後に感光膜２７の形成及びＣＭＰを行い、ホール２５の表面のみに相変化膜２６Ａを残留させたが、本発明の第２の実施形態として、相変化膜用物質層の形成後に感光膜の形成及びＣＭＰを行わずに、上部電極用導電膜を形成することも可能である。
【００４０】
図３Ａ及び図３Ｂは、本発明の第２の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。尚、以下では、第１の実施形態と異なる構成要素に関してのみ説明する。
【００４１】
まず、下部電極２３を露出させるホール２５を形成するまでの工程、即ち図２Ａ及び図２Ｂを用いて上記した工程と同じである。次に、図３Ａに示すように、ホール２５を含む第２酸化膜２４上に、均一な厚さで相変化膜用物質層２６を形成する。次に、相変化膜用物質層２６上に、ホール２５を埋め込むように上部電極用導電膜２８を蒸着によって形成する。
【００４２】
次に、図３Ｂに示すように、上部電極用導電膜２８をエッチングして上部電極２８Ａを形成した後、引き続き、相変化膜用物質層２６をエッチングし、下部電極２３、相変化膜２６Ａ、及び上部電極２８Ａを有する積層構造の相変化セルを形成する。
【００４３】
以後、図示してはいないが、第１の実施形態と同様に、公知の一連の後続工程を順次実施して、本発明に係る相変化記憶素子の製造を完了する。
【００４４】
第２の実施形態によれば、第１の実施形態と同じ効果を奏することに加え、感光膜の形成及びＣＭＰ処理を省略することにより、製造工程を単純化し製作費用を低減することができる。
【００４５】
また、第２の実施形態によれば、第１の実施形態と異なり、相変化膜２６Ａが、相変化膜２６Ａに隣接する第２酸化膜２４の部分の上にも形成される。
【００４６】
尚、本発明は上記した実施形態に限定されるものではなく、本発明が属する技術分野で通常の知識を有する者であれば、本発明の技術的思想から逸脱しない範囲内で様々な修正及び変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４７】
【図１】従来技術に係る相変化記憶素子を示す断面図である。
【図２Ａ】本発明の第１の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図２Ｂ】本発明の第１の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図２Ｃ】本発明の第１の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図２Ｄ】本発明の第１の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図２Ｅ】本発明の第１の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図３Ａ】本発明の第２の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図３Ｂ】本発明の第２の実施形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【符号の説明】
【００４８】
２１    半導体基板
２２    第１酸化膜
２３    下部電極
２４    第２酸化膜
２５    ホール
２６    相変化膜用物質層
２６Ａ  相変化膜
２７    感光膜
２８    上部電極用導電膜
２８Ａ  上部電極
【図１】
2006344976.tif 000003
【図２Ａ】
2006344976.tif 000004
【図２Ｂ】
2006344976.tif 000005
【図２Ｃ】
2006344976.tif 000006
【図２Ｄ】
2006344976.tif 000007
【図２Ｅ】
2006344976.tif 000008
【図３Ａ】
2006344976.tif 000009
【図３Ｂ】
2006344976.tif 000010