(57)【要約】    【課題】      半導体集積回路の性能の最適化と消費電力の低減を実現すること。    【解決手段】  各機能回路ブロック４００ａ〜４００ｎは、ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に形成されたＭＩＳ（Metal Insulated Semiconductor）トランジスタにより構成され、高電位側電位と、低電位側電位と、ＰチャネルＭＩＳトランジスタの基板電位と、ＮチャネルＭＩＳトランジスタの基板電位とからなる電位組を少なくとも一つ有し、複数の電源配線は、前記電位組に含まれるそれぞれの電位へ電圧を供給し、コントローラ２００は、前記複数の電源配線それぞれへ発生させる電圧の値を決定し、決定した値の電圧を発生させることを電源制御ＩＣ３００へ指示し、電源制御ＩＣ３００は、コントローラ２００の指示に基づいて、前記複数の電源配線それぞれへ電圧を発生する。  【選択図】      図１
2006237388.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に形成されたＭＩＳ（Metal Insulated Semiconductor）トランジスタにより構成される、第一の論理ゲートと第二の論理ゲートとを有し、
前記第一の論理ゲートは、相対的に電位差の小さい第一の電位組を電源電圧とし、
前記第二の論理ゲートは、相対的に電位差の大きい第二の電位組を電源電圧とし、
前記第一の論理ゲートのＰチャネルＭＩＳトランジスタの基板電位が前記第二の論理ゲートのＰチャネルＭＩＳトランジスタの基板電位と同じもしくは高いことと、前記第一の論理ゲートのＮチャネルＭＩＳトランジスタの基板電位が前記第二の論理ゲートのＮチャネルＭＩＳトランジスタの基板電位と同じもしくは低いこととの、少なくともいずれか一つを満たすことを特徴とする半導体集積回路。
【請求項２】
ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタにより構成される、第一の論理ゲートと第二の論理ゲートとを有し、
前記第一の論理ゲートは、相対的に電位差の小さい第一の電位組を電源電圧とし、逆方向に基板バイアスされるＭＩＳトランジスタを含み、
前記第二の論理ゲートは、相対的に電位差の大きい第二の電位組を電源電圧とし、順方向に基板バイアスされるＭＩＳトランジスタを含むことを特徴とする半導体集積回路。
【請求項３】
ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタにより構成される、第一の論理ゲートと第二の論理ゲートとを有し、
前記第一の論理ゲートは、相対的に電位差の小さい第一の電位組を電源電圧とし、逆方向に基板バイアスされるＰチャネルＭＩＳトランジスタおよびＮチャネルＭＩＳトランジスタを含み、
前記第二の論理ゲートは、相対的に電位差の大きい第二の電位組を電源電圧とすることを特徴とする半導体集積回路。
【請求項４】
ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタにより構成され、高電位側電位と、低電位側電位と、ＰチャネルＭＩＳトランジスタの基板電位と、ＮチャネルＭＩＳトランジスタの基板電位とからなる電位組を少なくとも一つ有する回路ブロックと、
前記電位組に含まれるそれぞれの電位へ電圧を供給する複数の電源配線と、
前記複数の電源配線それぞれへ電圧を発生する電源制御手段と、
前記複数の電源配線それぞれへ発生させる電圧の値を決定し、決定した値の電圧を発生させることを前記電源制御手段へ指示するコントローラと、
を備えることを特徴とする半導体集積回路。
【請求項５】
前記回路ブロックは、相対的に電位差の小さい第一の電位組を電源電圧とする第一の論理ゲートを少なくとも一つ有する第一回路と、相対的に電位差の大きい第二の電位組を電源電圧とする第二の論理ゲートを少なくとも一つ有する第二回路との、少なくとも二つの回路を含み、
前記第一回路のＰチャネルＭＩＳトランジスタの基板電位が前記第二回路のＰチャネルＭＩＳトランジスタの基板電位と同じもしくは高いことと、前記第一回路のＮチャネルＭＩＳトランジスタの基板電位が前記第二回路のＮチャネルＭＩＳトランジスタの基板電位と同じもしくは低いこととの、少なくともいずれか一つを満たすことを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記回路ブロックは、相対的に電位差の小さい第一の電位組を電源電圧とする第一の論理ゲートを少なくとも一つ有する第一回路と、相対的に電位差の大きい第二の電位組を電源電圧とする第二の論理ゲートを少なくとも一つ有する第二回路との、少なくとも二つの回路を含み、
前記第一回路は、逆方向に基板バイアスされるＭＩＳトランジスタを含み、
前記第二回路は、順方向に基板バイアスされるＭＩＳトランジスタを含むことを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記回路ブロックは、相対的に電位差の小さい第一の電位組を電源電圧とする第一の論理ゲートを少なくとも一つ有する第一回路と、相対的に電位差の大きい第二の電位組を電源電圧とする第二の論理ゲートを少なくとも一つ有する第二回路との、少なくとも二つの回路を含み、
前記第一回路は、逆方向に基板バイアスされるＰチャネルＭＩＳトランジスタおよびＮチャネルＭＩＳトランジスタを含むことを特徴とする請求項４記載の半導体集積回路。
【請求項８】
前記回路ブロックは複数備えられ、相対的に電位差の小さい第一の電位組を電源電圧とする第一の論理ゲートを少なくとも一つ有する第一の回路ブロックと、相対的に電位差の大きい第二の電位組を電源電圧とする第二の論理ゲートを少なくとも一つ有する第二の回路ブロックを含み、
前記第一の回路ブロックのＰチャネルＭＩＳトランジスタの基板電位が前記第二の回路ブロックのＰチャネルＭＩＳトランジスタの基板電位と同じもしくは高いことと、前記第一の回路ブロックのＮチャネルＭＩＳトランジスタの基板電位が前記第二の回路ブロックのＮチャネルＭＩＳトランジスタの基板電位と同じもしくは低いこととの、少なくともいずれか一つを満たすことを特徴とする請求項４記載の半導体集積回路。
【請求項９】
前記回路ブロックは複数備えられ、相対的に電位差の小さい第一の電位組を電源電圧とする第一の論理ゲートを少なくとも一つ有する第一の回路ブロックと、相対的に電位差の大きい第二の電位組を電源電圧とする第二の論理ゲートを少なくとも一つ有する第二の回路ブロックを含み、
前記第一の回路ブロックは、逆方向に基板バイアスされるＭＩＳトランジスタを含み、
前記第二の回路ブロックは、順方向に基板バイアスされるＭＩＳトランジスタを含むことを特徴とする請求項４記載の半導体集積回路。
【請求項１０】
前記回路ブロックは複数備えられ、相対的に電位差の小さい第一の電位組を電源電圧とする第一の論理ゲートを少なくとも一つ有する第一の回路ブロックと、相対的に電位差の大きい第二の電位組を電源電圧とする第二の論理ゲートを少なくとも一つ有する第二の回路ブロックを含み、
前記第一の回路ブロックは、逆方向に基板バイアスされるＰチャネルＭＩＳトランジスタおよびＮチャネルＭＩＳトランジスタを含むことを特徴とする請求項４記載の半導体集積回路。
【請求項１１】
前記コントローラは、前記電源制御手段へ指示するとともに、前記回路ブロックに供給するクロックのクロック周波数を制御することを特徴とする請求項４から請求項１０のいずれかに記載の半導体集積回路。
【請求項１２】
前記回路ブロックは、クリティカルパスを含まない第一回路と、クリティカルパスを含む第二回路とを含み、
前記コントローラは、前記第一回路の電源電圧を前記第二回路の電源電圧より小さくし、前記第一回路の閾値電圧を前記第二回路の閾値電圧より大きくするように、前記電位組に含まれるそれぞれの電位へ供給する電圧を計算し、前記計算した電圧を前記電源制御手段へ通知することを特徴とする請求項４から請求項７のいずれかに記載の半導体集積回路。
【請求項１３】
前記回路ブロックは、記憶素子部を含む第一回路と、記憶素子部を含まない第二回路とを含み、
前記コントローラは、前記第一回路がデータ保持状態となるように前記第一回路に供給するクロックを停止し、前記第二回路の電位組の全部もしくは高電位側電位と低電位側電位を任意の同電位にするように前記電源制御手段へ通知することを特徴とする請求項４から請求項７、請求項１２のいずれかに記載の半導体集積回路。
【請求項１４】
ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタは、部分空乏型であることを特徴とする請求項１から請求項１３記載のいずれかに記載の半導体集積回路。
【請求項１５】
前記コントローラは、前記回路ブロックのスイッチング電圧が所定の値になるように、前記電位組の電位を調整することを特徴とする請求項４記載の半導体集積回路。
【請求項１６】
前記回路ブロックは、複数備えられ、
前記コントローラは、前記複数の回路ブロックそれぞれの間で、スイッチング電圧をほぼ一致させることを特徴とする請求項４または請求項１５記載の半導体集積回路。
【請求項１７】
前記回路ブロックは、複数の回路を含み、
前記コントローラは、前記回路ブロック内の前記複数の回路それぞれの間で、スイッチング電圧をほぼ一致させることを特徴とする請求項４、請求項１５、請求項１６のいずれかに記載の半導体集積回路。
【請求項１８】
前記回路ブロックは複数備えられ、
前記コントローラは、前記複数の回路ブロック間で電源電圧の増加が所定の範囲内に収まるように、前記電位組の電位を計算することを特徴とする請求項４、請求項１５から請求項１７のいずれかに記載の半導体集積回路。
【請求項１９】
前記回路ブロックは、複数の回路を含み、
前記コントローラは、前記複数の回路間で電源電圧の増加が所定の範囲内に収まるように、前記電位組の電位を計算することを特徴とする請求項４、請求項１５から請求項１８のいずれかに記載の半導体集積回路。
【請求項２０】
前記回路ブロックは、複数備えられ、
前記コントローラは、前記複数の回路ブロック間で送信側回路の出力信号のハイレベルが受信側回路の高電位側電位からＰチャネルＭＩＳトランジスタの閾値電圧分下がった電位より高く、送信側回路の出力信号のローレベルが受信側回路の低電位側電位からＮチャネルＭＩＳトランジスタの閾値電圧分上がった電位より低くなるように、前記電位組の電位を計算することを特徴とする請求項４、請求項１５から請求項１９のいずれかに記載の半導体集積回路。
【請求項２１】
前記回路ブロックは、複数の回路を含み、
前記コントローラは、前記複数の回路間で送信側回路の出力信号のハイレベルが受信側回路の高電位側電位からＰチャネルＭＩＳトランジスタの閾値電圧分下がった電位より高く、送信側回路の出力信号のローレベルが受信側回路の低電位側電位からＮチャネルＭＩＳトランジスタの閾値電圧分上がった電位より低くなるように、前記電位組の電位を計算することを特徴とする請求項４、請求項１５から請求項２０のいずれかに記載の半導体集積回路。
【請求項２２】
電源電圧の異なる第一の論理ゲートから第二の論理ゲートへ信号を伝送する回路において、
前記回路は、前記第一の論理ゲートのスイッチング電圧と前記第二の論理ゲートのスイッチング電圧とをほぼ一致させることを特徴とする信号伝送回路。
【請求項２３】
前記第一の論理ゲートの出力信号のハイレベルは、前記第二の論理ゲートの高電位側電位からＰチャネルＭＩＳトランジスタの閾値電圧分下がった電位より高く、
前記第一の論理ゲートの出力信号のローレベルは、前記第二の論理ゲートの低電位側電位からＮチャネルＭＩＳトランジスタの閾値電圧分上がった電位より低くすることを特徴とする請求項２２記載の信号伝送回路。
【請求項２４】
ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタにより構成され、高電位側電位と、低電位側電位と、ＰチャネルＭＩＳトランジスタの基板電位と、ＮチャネルＭＩＳトランジスタの基板電位とからなる電位組を少なくとも一つ有する回路ブロックと、
前記電位組に含まれるそれぞれの電位へ電圧を供給する複数の電源配線と、
前記複数の電源配線それぞれへ電圧を発生する電源制御手段と、を備える半導体集積回路を制御する制御方法であって、
前記複数の電源配線それぞれへ発生させる電圧の値を決定し、
決定した値の電圧を発生させることを前記電源制御手段へ指示することを特徴とする半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、その制御方法及び信号伝送回路に関する。特に、高速動作と低消費電力を実現する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高速化及び低消費電力化が強く要望されている。半導体集積回路を高速化するためには、半導体回路を微細化してＭＩＳ（Metal Insulated Semiconductor）トランジスタ若しくはＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲート長を短くすることに加え、閾値電圧を下げることが非常に有効であることが知られている。
【０００３】
ところが、閾値電圧をあまり低く設定すると、ＭＯＳトランジスタのソースとドレイン間を流れる不要な電流であるサブスレッショルド・リーク電流が増大するため、半導体集積回路の消費電力が非常に大きくなるという問題が発生している。
【０００４】
従来、それぞれのＰチャネルＭＯＳトランジスタの基板電位（Ｖｂｐ）及びそれぞれのＮチャネルＭＯＳトランジスタの基板電位（Ｖｂｎ）を共通化し、高速セルには高電位側電位（Ｖｄｄ）と低電位側電位（Ｖｓｓ）の電位差（電源電圧）を大きくし、低電力セルには電源電圧を小さくする方法が知られている（例えば、特許文献１の図１）。
【０００５】
すなわち、高速セルには大きな電源電圧を印加すると同時に、順方向に基板バイアスを印加することにより閾値電圧を小さな値に設定する。また、低電力セルには小さな電源電圧を印加すると同時に、逆方向に基板バイアスを印加することにより閾値電圧を大きな値に設定するようにしている。
【０００６】
また、電源電圧の小さな論理回路から電源電圧の大きな論理回路へ信号伝達する場合には、送信側回路の出力振幅を受信側回路のスイッチング電圧を超える用に増幅し、また受信側回路の貫通電流を防止する目的で、前記回路間にレベルシフト回路を設けることが知られている（特許文献１）。
【特許文献１】特開２００１−３３２６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された方法は、シリコン基板上のＰチャネルＭＯＳトランジスタの基板（ウェル領域）どうしおよびＮチャネルＭＯＳトランジスタの基板（ウェル領域）どうしが共通になっており、ＭＯＳトランジスタの駆動能力制御と集積回路の低消費電力制御における自由度に制限がある。従って、前記方法は、駆動能力制御及び低消費電力制御において限定的な効果しか得られないという課題が存在している。ＭＯＳトランジスタの基板（ウェル領域）を共通にすることは、通常のＣＭＯＳプロセスでは、シリコン基板と同じ導電型のウェル領域どうしを電気的に分離することが困難であるという構造上の理由による。
【０００８】
図１４は、Ｐ型シリコン基板上に形成した通常のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの断面構造を示す図である。図１４は、Ｐ型シリコン基板９０の例を示しており、Ｎ−ウェル９２，９４どうしは電気的に分離できるが、Ｐ−ウェル９１，９３どうしはＰ型シリコン基板９０を介して電気的に接続されてしまうことになるため、電気的に分離することはできない。また、図１４には示していないが、Ｎ型シリコン基板の場合は、Ｐ−ウェルどうしは電気的に分離できるが、Ｎ−ウェルどうしはＮ型シリコン基板を介して電気的に接続されてしまうことになる。また、多層ウェル構造を用いる方法が考えられるが、製造プロセスが複雑になり、さらにＣＭＯＳ構造特有のラッチアップ現象の問題を解決する必要がある。
【０００９】
また、従来例で示したように、小さな電源電圧の論理回路から大きな電源電圧の論理回路に信号を伝達する場合、レベルシフト回路を挿入する。これにより、論理回路の遅延時間が延びてしまい、そのため高速動作の妨げになる。さらに、回路規模が増大するという課題も存在している。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、半導体集積回路の性能の最適化と消費電力の低減を実現する半導体集積回路、半導体集積回路の制御方法及び信号伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る好適な実施の形態の半導体集積回路は、ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に形成されたＭＩＳ（Metal Insulated Semiconductor）トランジスタにより構成される、第一の論理ゲートと第二の論理ゲートとを有し、前記第一の論理ゲートは、相対的に電位差の小さい第一の電位組を電源電圧とし、前記第二の論理ゲートは、相対的に電位差の大きい第二の電位組を電源電圧とし、前記第一の論理ゲートのＰチャネルＭＩＳトランジスタの基板電位が前記第二の論理ゲートのＰチャネルＭＩＳトランジスタの基板電位と同じもしくは高いことと、前記第一の論理ゲートのＮチャネルＭＩＳトランジスタの基板電位が前記第二の論理ゲートのＮチャネルＭＩＳトランジスタの基板電位と同じもしくは低いこととの、少なくともいずれか一つを満たす構成を採る。
【００１２】
また、本発明に係る別の好適な実施の形態の半導体集積回路は、ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタにより構成される、第一の論理ゲートと第二の論理ゲートとを有し、前記第一の論理ゲートは、相対的に電位差の小さい第一の電位組を電源電圧とし、逆方向に基板バイアスされるＭＩＳトランジスタを含み、前記第二の論理ゲートは、相対的に電位差の大きい第二の電位組を電源電圧とし、順方向に基板バイアスされるＭＩＳトランジスタを含む構成を採る。
【００１３】
さらに、本発明に係る別の好適な実施の形態の半導体集積回路は、ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタにより構成される、第一の論理ゲートと第二の論理ゲートとを有し、前記第一の論理ゲートは、相対的に電位差の小さい第一の電位組を電源電圧とし、逆方向に基板バイアスされるＰチャネルＭＩＳトランジスタおよびＮチャネルＭＩＳトランジスタを含み、前記第二の論理ゲートは、相対的に電位差の大きい第二の電位組を電源電圧とする構成を採る。
【００１４】
また、本発明に係る別の好適な実施の形態の半導体集積回路は、ＳＯＩ構造のシリコン基板上に形成されたＭＩＳトランジスタにより構成され、高電位側電位と、低電位側電位と、ＰチャネルＭＩＳトランジスタの基板電位と、ＮチャネルＭＩＳトランジスタの基板電位とからなる電位組を少なくとも一つ有する回路ブロックと、前記電位組に含まれるそれぞれの電位へ電圧を供給する複数の電源配線と、前記複数の電源配線それぞれへ電圧を発生する電源制御手段と、前記複数の電源配線それぞれへ発生させる電圧の値を決定し、決定した値の電圧を発生させることを前記電源制御手段へ指示するコントローラと、を備える構成を採る。
【発明の効果】
【００１５】
本発明によれば、半導体集積回路の性能の最適化と消費電力の低減ができる。
【発明を実施するための最良の形態】
【００１６】
各実施の形態では、半導体集積回路は、所定の機能を実現する機能回路ブロックを備える場合を一例として説明する。機能回路ブロックは、ＭＯＳトランジスタの回路によって構成される。以下の説明では、回路ブロックは、少なくとも一つの回路（論理回路）を含む意味で用いる。また、回路グループは、回路の機能、性質によって回路をグループ分けする場合に用いる。さらに、回路は、一つまたは複数の論理ゲートから構成される。
【００１７】
また、高電位側電位（Ｖｄｄ）、低電位側電位（Ｖｓｓ）、ＰチャネルＭＯＳトランジスタの基板電位（Ｖｂｐ）、ＮチャネルＭＯＳトランジスタの基板電位（Ｖｂｎ）を用いる。また、電源電圧は、ＶｄｄとＶｓｓの電位差であり、計算式（Ｖｄｄ−Ｖｓｓ）により算出できる。基板バイアスは、ＶｂｎからＶｓｓを減算した値、及び、ＶｂｐからＶｄｄを減算した値に相当する。さらに、閾値電圧は、ドレイン電流が流れ出すゲート電圧（ソース電位基準）であり、スイッチング電圧は、受信側論理回路が入力信号のハイレベルであるかローレベルであるかを認識する電圧の閾値である。これらを前提とする。
【００１８】
なお、以下の説明では、Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎと記した場合は、一般的な名称として用いており、それぞれ各電位を指す。一方、例えば、ＶｄｄＡ１、ＶｓｓＡ１、ＶｂｐＡ１、ＶｂｎＡ１の様に、アルファベットあるいは数字を各電位の名称に付加した場合は、特定の機能回路ブロック（または、回路グループや回路ブロック等）の電位を指す。
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明は、一例であり、本発明の範囲を限定する趣旨ではない。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体集積回路と電源制御ＩＣ（Integrated Circuit）の回路ブロック図の一例を示す。図２は、実施の形態１に係る半導体集積回路に電源制御ブロックを内蔵した回路ブロック図の一例を示す。電源制御ＩＣ並びに電源制御ブロックは、電圧を印加（供給）する電源制御手段の一例を示したものである。
【００２１】
まず、図１と図２を用いて、本実施の形態に対応する半導体集積回路の回路構成を説明する。
【００２２】
図１に示す回路ブロックは、半導体集積回路１００と電源制御ＩＣ３００とを備え、半導体集積回路１００は、コントローラ２００と、機能回路ブロック４００ａ〜４００ｎとを備える。半導体集積回路１００は、機能回路ブロック４００ａに二組の電位組（ＶｄｄＡ１、ＶｓｓＡ１、ＶｂｐＡ１、ＶｂｎＡ１、ＶｄｄＡ２、ＶｓｓＡ２、ＶｂｐＡ２、ＶｂｎＡ２）を設け、機能回路ブロック４００ｂから機能回路ブロック４００ｎまでの複数の機能ブロックに一組の電位組（ＶｄｄＢ１、ＶｓｓＢ１、ＶｂｐＢ１、ＶｂｎＢ１、からＶｄｄＮ１、ＶｓｓＮ１、ＶｂｐＮ１、ＶｂｎＮ１）を設ける。コントローラ２００は、半導体集積回路１００の外部に位置する電源制御ＩＣ３００に信号を送り、電源制御ＩＣ３００は、送られた信号に対応した電圧を発生し、発生した電圧を機能回路ブロック４００ａ〜４００ｎの各電位組（Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎ）に印加する。半導体集積回路１００は、各電位組それぞれの電位に電圧を供給する複数の電源配線を備え、複数の電源配線それぞれは、電位組の各電位と接続されている。さらに、コントローラ２００は、各機能回路ブロック４００ａ〜４００ｎに供給する各クロックのクロック周波数を制御するようにしている。
【００２３】
図２は、半導体集積回路１１０内に電源制御ブロック３１０を内蔵した構成であり、他の構成要素は、図１と同じ構造にしている。コントローラ２００の機能は図１と同様であり、電源制御ブロック３１０へ信号を送る点が異なる。
【００２４】
なお、図１および図２の場合、各機能回路ブロック４００ａ〜４００ｎのＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎの電源配線数が非常に増えるが、製造プロセス上では、電源配線を多層の金属配線層を用いることにより比較的容易に実現することができる。
【００２５】
次に、本発明の半導体集積回路１００、１１０の動作について説明する。ここでは、電源制御ＩＣ３００または電源制御ブロック３１０は、電源制御手段として説明する。コントローラ２００は各機能回路ブロック４００ａ〜４００ｎの仕事量と処理スピードを管理する。コントローラ２００は、例えば、ＣＰＵ（Central Processing Unit）とＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等で構成するか、又は専用ロジック回路で構成する。コントローラ２００は、外部コントローラからの信号、手動スイッチによる信号、あるいは、外部データ等を、入力回路を介して入力信号として受け付けると、コントローラ２００自身で複数の動作モードを切り替え、各機能回路ブロック４００ａ〜４００ｎに要求される仕事量に応じて処理スピードと動作条件を算出し、算出した結果に基づいて、クロック周波数を制御するとともに、電源制御手段に信号（制御データ）を送る。電源制御手段は信号に応じて電圧を発生し、発生した電圧を各機能回路ブロック４００ａ〜４００ｎの電位組（Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎ）に印加する。これにより、各機能回路ブロック４００ａ〜４００ｎは最適なクロック周波数と電源電圧と閾値電圧を与えられる。
【００２６】
コントローラ２００は、各機能回路ブロック４００ａ〜４００ｎに要求される仕事量に応じて処理スピードと動作条件を次のようにして算出する。例えば、任意の機能回路ブロックの要求仕事量が最大の場合、コントローラ２００は、電源電圧を最大にし、閾値電圧を最小に制御し、クロック周波数も最大にする。この場合、その機能回路ブロックは最大スピードで処理できるようになる。また反対に、要求仕事量が無い場合、コントローラ２００は、電源電圧を最小、場合によっては０（零）Ｖとし、閾値電圧を最大又は適切な値にするように制御し、クロック周波数を止める。この場合、その機能回路ブロックは電力を消費しない静止状態（停止状態）になる。さらに、要求仕事量が中程度の場合、コントローラ２００は、クロック周波数を要求処理スピードに合わせた周波数とし、そのクロック周波数で動作する最小の電源電圧且つ最大の閾値電圧になるように制御し、性能を最適化し、消費電力を最小化する。この場合、その機能回路ブロックは、低速で処理を実行する。
【００２７】
図３は、実施の形態１に係る半導体集積回路内の機能回路ブロック内部の一例を示す図である。図３では、機能回路ブロック４００ａを一例として示している。機能回路ブロック４００ａは、回路グループ１と回路グループ２を含む。回路グループ１は、ＰチャネルＭＯＳトランジスタＰＴＲ１とＮチャネルＭＯＳトランジスタＮＴＲ１によりインバータ回路を構成し、電位組としてＶｄｄＡ１、ＶｓｓＡ１、ＶｂｐＡ１、ＶｂｎＡ１を設けている。回路グループ２は、ＰチャネルＭＯＳトランジスタＰＴＲ２とＮチャネルＭＯＳトランジスタＮＴＲ２によりインバータ回路を構成し、電位組としてＶｄｄＡ２、ＶｓｓＡ２、ＶｂｐＡ２、ＶｂｎＡ２を設けている。回路グループ１、回路グループ２共にＳＯＩ構造のシリコン基板上に形成された部分空乏型のＭＯＳトランジスタにより構成されている。
【００２８】
図４は、ＳＯＩ構造のシリコン基板上に構成したＣＭＯＳトランジスタ構造を示す図である。Ｐ基板９２０、Ｎ基板９３０それぞれは、絶縁分離層９００上に形成される。また、Ｐ基板９２０とＮ基板９３０の間には、絶縁分離領域９１０が形成されている。図４に示すように、ＳＯＩ構造のシリコン基板上に形成された部分空乏型のＭＯＳトランジスタを用いることにより、任意のＭＯＳトランジスタグループ毎又はそれぞれのＭＯＳトランジスタ毎の基板を電気的に分離することが容易にできる。従って、ＰチャネルＭＯＳトランジスタの基板電位であるＶｂｐＡ１とＶｂｐＡ２を同電位にする必要が無くなる。また、同様にＮチャネルＭＯＳトランジスタの基板電位であるＶｂｎＡ１とＶｂｎＡ２を同電位にする必要も無くなる。さらに、Ｐ基板とＮ基板が完全に絶縁分離されているため、ラッチアップ現象の問題も発生しない。
【００２９】
これにより、コントローラ２００は、回路グループ毎に異なる電位を用いて、電源電圧、閾値電圧を調整することが可能となる。また、各機能回路ブロックは最適なクロック周波数、電源電圧、閾値電圧で動作することができるため、性能の最適化と消費電力の最小化を行うことができる。
【００３０】
図５は、低消費電力動作と高速動作（高消費電力動作）との印可電圧の関係を示す図である。図５は、回路グループ１（図面左側）を低消費電力動作とし、回路グループ２（図面右側）を高速動作とした場合のＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎの印加電圧を示したものである。コントローラ２００は、回路グループ１並びに回路グループ２の印可電圧の設定を次の様に決定する。
【００３１】
低消費電力動作となる回路グループ１は、電源電圧（ＶｄｄＡ１とＶｓｓＡ１との差分、図面では太い矢印で表示）を小さくする。回路グループ１は、ＶｂｐＡ１をＶｄｄＡ１より高い電圧とすることによりＰ基板に逆方向の基板バイアスを印加する。同様に、ＶｂｎＡ１をＶｓｓＡ１より低い電圧とすることによりＮ基板に逆方向の基板バイアスを印加する。これにより、回路グループ１は、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ共に閾値電圧の絶対値が大きくなる。従って、回路グループ１は、低消費電力に適したＭＯＳトランジスタになる。
【００３２】
また、高速動作となる回路グループ２は、電源電圧（ＶｄｄＡ２とＶｓｓＡ２との差分、図面では太い矢印で表示）を大きくする。回路グループ２は、ＶｂｐＡ２をＶｄｄＡ２より低い電圧とすることによりＰ基板に順方向の基板バイアスを印加する。同様に、ＶｂｎＡ２をＶｓｓＡ２より高い電圧とすることによりＮ基板に順方向の基板バイアスを印加する。これにより、回路グループ２は、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ共に閾値電圧の絶対値が小さくなる。従って、高速動作に適したＭＯＳトランジスタになる。
【００３３】
次に、機能回路ブロック内に、クリティカルパスと非クリティカルパスが存在する場合について、図６を用いて説明する。図６は、機能回路ブロック内に、クリティカルパスと非クリティカルパスを含む回路の一例を示す図である。図６では、回路グループ２をクリティカルパス（タイミング余裕の無いパス）とし、回路グループ１を非クリティカルパスとした時の回路図を示す。
【００３４】
図６に示す機能回路ブロック４００ａの回路構成の場合、ＶｄｄＡ２をＶｂｐＡ２より高い電圧とし、ＶｓｓＡ２をＶｂｎＡ２より低い電圧とすることにより、回路グループ２は、ＶｄｄＡ２とＶｓｓＡ２に掛かる電源電圧を大きくすると同時に、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ共に順方向の基板電位を印加することとなるため閾値電圧を小さくすることになる。従って、回路グループ２は高速動作する場合に適する。
【００３５】
また反対に、ＶｄｄＡ１をＶｂｐＡ１より低い電圧とし、ＶｓｓＡ１をＶｂｎＡ１より高い電圧とすることにより、回路グループ１は、ＶｄｄＡ１とＶｓｓＡ１に掛かる電源電圧を小さくすると同時に、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ共に逆方向の基板電位を印加することとなるため閾値電圧を大きくすることになる。従って、回路グループ１は、高速動作を要求されず、低消費電力動作をする場合に適する。
【００３６】
図７は、機能回路ブロック内に記憶素子を含む回路の一例を示す図である。図７では、回路グループ１を記憶素子部（ここではフリップフロップとする）、記憶素子以外の構成として、回路グループ２を組み合わせ回路とした時の回路図を示している。
【００３７】
図７に示す機能回路ブロック４００ａは、クロック（ＣＫ）をローレベルまたはハイレベルに固定してフリップフロップをデータ保持状態にする。その後、コントローラ２００は、機能回路ブロック４００ａの回路グループ２の電位組、ＶｄｄＡ２、ＶｂｐＡ２、ＶｓｓＡ２、ＶｂｎＡ２の全部もしくはＶｄｄＡ２とＶｓｓＡ２を、任意の同電位にすることにより電源遮断モードにすることができる。これにより、待機中の機能回路ブロック４００ａの内部データを保持しながら、消費電力を低く抑えることができる。
【００３８】
従って、図６、図７に示すように、機能回路ブロック内では、クリティカルパスと非クリティカルパス、または、記憶素子と記憶素子以外、あるいはそれらの組み合わせにおいて、別々にＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを設定できるようにすることにより、タイミング調整や低消費電力制御に関して、さらに自由度を増すことができる。
【００３９】
なお、本実施の形態で説明した半導体集積回路によって電源電圧、閾値電圧およびクロック周波数を制御する制御方法は、ＳＯＩ構造のシリコン基板上に形成されたＭＯＳトランジスタにより構成され、Ｖｄｄと、Ｖｓｓと、Ｖｂｐと、Ｖｂｎとからなる電位組を少なくとも一つ有する回路ブロックと、前記電位組に含まれるそれぞれの電位へ電圧を供給する複数の電源配線と、前記複数の電源配線それぞれへ電圧を発生する電源制御手段と、前記電源制御手段へ指示するコントローラを備え、コントローラにより前記複数の電源配線それぞれへ発生させる電圧の値を決定し、決定した値の電圧を発生させることを前記電源制御手段へ指示し、且つ前記回路ブロックへ供給するクロックのクロック周波数を制御する方法を採る。
【００４０】
また、コントローラは予め設計、作成し、ＲＯＭ等に焼き付けられた電位組の電圧を決定するプログラムを内蔵し、半導体集積回路の各機能ブロックの構成により、各電位組の電圧を計算する複数のパターンを保持する。コントローラは、入力される入力信号、あるいは、各機能回路ブロックから入力される信号に基づいて、複数のパターンから各機能ブロックの機能に適した電圧を計算する。
【００４１】
このように、本実施の形態の半導体集積回路は、ＳＯＩ構造のシリコン基板上に形成された部分空乏型のＭＯＳトランジスタによる論理回路から構成されており、半導体集積回路内の各機能回路ブロックにＶｄｄ、Ｖｓｓ、ＰチャネルＭＯＳトランジスタの基板電位（Ｖｂｐ）、ＮチャネルＭＯＳトランジスタの基板電位（Ｖｂｎ）を一組以上設け、コントローラから電源制御ＩＣ又は電源制御ブロックに信号を送り、電源制御ＩＣ又は電源制御ブロックはその信号に対応した電圧を発生し、その電圧を各機能回路ブロックのＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎに印加する。また、コントローラは各機能回路ブロックに与える各クロックのクロック周波数を制御する。
【００４２】
これにより、半導体集積回路は、ＶｂｐまたはＶｂｎを、複数の電位組間において共通化する必要が無く、自由に設定できるようになる。また、各機能ブロックは、クロック周波数、電源電圧、閾値電圧を最適化することができる。従って、半導体集積回路の性能の最適化と消費電力の最小化を実現することができる。
【００４３】
（実施の形態２）
実施の形態２では、スイッチング電圧の制御、並びに、複数の機能回路ブロック間（あるいは、複数の回路ブロック間）での電源電圧の制御について説明する。なお、特に明記しない場合、図１並びに図２に示す半導体集積回路１００、１１０の構成を前提として説明する。
【００４４】
まず、図８を用いて、従来の信号伝達を説明し、次いで、図９を用いて、本実施の形態の信号伝達について説明する。図８は、Ｖｓｓを固定、Ｖｄｄを可変とした場合の信号伝達を説明する従来図である。図８では、電源電圧の異なる機能回路ブロック間での信号伝達の時の送信側回路の出力信号と受信側回路のスイッチング電圧の関係を示す。送信側回路８１０から受信側回路８２０へ信号が伝達される場合を示している。
【００４５】
図８の上段は、送信側回路８１０、受信側回路８２０の一例を示す。また、送信側回路８１０は、高電位側電位がＶｄｄ１の場合と、高電位側電位がＶｄｄ１より高いＶｄｄ２の二種類あることを示す。図８の下段は、送信側回路８１０と受信側回路８２０とのそれぞれ電位を示しており、送信側回路８１０は、高電位側電位がＶｄｄ１の場合を第一出力信号８１１、高電位側電位がＶｄｄ２の場合を第二出力信号８１２として示す。従来方法は、Ｖｓｓを固定にし、Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄを可変にしている。そのため、送信側回路８１０の第二出力信号８１２は出力振幅が受信側回路８２０のスイッチング電圧を超えているため信号の伝達が行われるが、送信側回路８１０の第一出力信号８１１は出力振幅がスイッチング電圧を超えないため、信号が受信側回路８２０へ伝達されない。従って、電源電圧の異なる機能回路ブロック間にレベルシフト回路を挿入することが一般に広く行われている。また、図には示していないが、Ｖｓｓを少し可変にした場合も同じ現象が発生する。
【００４６】
図９は、本実施の形態の電源電圧の異なる機能回路ブロック間での信号伝達の場合の送信側回路の出力信号と受信側回路のスイッチング電圧の関係を示した図である。送信側回路８３０から受信側回路８４０へ信号が伝達される場合を示している。図９の上段は、送信側回路８３０、受信側回路８４０の一例を示す。また、送信側回路８３０は、高電位側電位がＶｄｄ１且つ低電位側電位がＶｓｓ１の場合と、高電位側電位がＶｄｄ１より高いＶｄｄ２且つ低電位側電位がＶｓｓ１より低いＶｓｓ２の場合の二種類あることを示す。図９の下段は、送信側回路８３０と受信側回路８４０とのそれぞれ電圧を示しており、送信側回路８３０は、高電位側電位がＶｄｄ１、低電位側電位がＶｓｓ１の組み合わせ場合を第一出力信号８３１、高電位側電位がＶｄｄ２、低電位側電位がＶｓｓ２の組み合わせの場合を第二出力信号８３２として示す。
【００４７】
本実施の形態では、電源電圧の異なる機能回路ブロック間において、Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎの電圧を調整することにより各回路のスイッチング電圧をほぼ一致させている。具体的には、図９の下段に示すように、送信側回路８３０では、コントローラ２００によって、Ｖｄｄ１、Ｖｄｄ２、Ｖｓｓ１、Ｖｓｓ２、Ｖｂｐ１、Ｖｂｐ２、Ｖｂｎ１、Ｖｂｎ２を調整し、受信側回路８４０のスイッチング電圧に送信側回路８３０のスイッチング電圧をあわせている。このようにすることにより、図９より明らかなように送信側回路８３０において、出力振幅の大きい第二出力信号８３２の場合でも、出力振幅の小さい第一出力信号８３１の場合でも、受信側回路８４０へ信号を伝達することができる。
【００４８】
なお、スイッチング電圧をほぼ一致させるとは、各回路のスイッチング電圧が所定の範囲内に設定されればよく、必ずしも、各回路のスィッチング電圧が一致していなくてもよい。言い換えると、送信側回路の出力信号が常に受信側回路のスイッチング電圧を跨ぐように設定されていれば良い。
【００４９】
従って、本実施の形態の半導体集積回路によれば、電源電圧の異なる機能回路ブロック間にレベルシフト回路を挿入する必要が無くなり、余分な回路の増加や遅延時間の増加が無くなる。また、電源電圧の大きな論理回路から電源電圧の小さな論理回路に信号を伝達する場合は、送信側回路の出力振幅が受信側回路の電源電圧より大きく、そのため、スイッチング電圧を十分に超えるので、信号伝達は問題なく行われ、さらに受信側回路の貫通電流の問題も発生しない。また、受信側回路の信号入力部をＭＯＳトランジスタのゲートのみで構成すれば、インピーダンスが非常に高いので、不要な電流も流れない。但し、電源電圧の小さな論理回路から電源電圧の大きな論理回路に信号を伝達する場合は、以下に示すように、受信側回路の貫通電流を防止する方策を行なう必要がある。
【００５０】
電源電圧の異なる論理回路間で信号の伝達を行う場合に、受信側回路が貫通電流を流さない条件は、送信側回路の出力振幅のハイレベルがＶｄｄからＰチャネルＭＯＳトランジスタの閾値電圧分低い電圧より高く、且つローレベルがＶｓｓよりＮチャネルＭＯＳトランジスタの閾値電圧分高い電圧より低いことである。
【００５１】
電源電圧の異なる回路間での信号の伝達において、Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを調整することにより、電源電圧及び閾値電圧を制御することで、上記の条件を満たし、受信側回路の貫通電流を防止することができる。さらに、受信側回路の信号入力部をシュミット入力にすることで貫通電流を防止し易くすることができる。
【００５２】
また、電源電圧差が大きな場合には、小さな電源電圧の回路から大きな電源電圧の回路の間に独立したＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを持った回路を挿入して、電圧制御することで貫通電流を防止することができる。
【００５３】
また、例えば、電源電圧の小さい機能回路ブロック４００ａの内部回路の信号を電源電圧の大きい機能回路ブロック４００ｂの内部回路に信号を伝達する場合、両ブロックの電源電圧差が大きいと、一挙に信号を伝達しても上記の条件を満足しない場合が発生する。この場合は貫通電流が発生することになる。
【００５４】
図１０は、電源電圧の異なる機能回路ブロック間での、受信側回路の貫通電流防止策の一例を示した図である。図１０は、機能回路ブロック４００ａと機能回路ブロック４００ｂとの間で信号を伝達する場合を一例として示している。図１０では、機能回路ブロック４００ａを入力回路４１０ａ、内部回路４２０ａ、出力回路４３０ａに分け、それぞれ異なるＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを設ける。同様に、機能回路ブロック４００ｂを入力回路４１０ｂ、内部回路４２０ｂ、出力回路４３０ｂに分け、それぞれ異なるＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを設ける。このようにして、電源電圧の低い機能回路ブロック４００ａの内部回路の信号を電源電圧の高い機能回路ブロック４００ｂの内部回路に信号を伝達する場合、出力振幅を二段階に制御するようにする。
【００５５】
図１１は、図１０の構成における出力振幅の変位を示した図である。図１１では、機能回路ブロック４００ａについて、内部回路４２０ａの出力振幅４１１ａと、出力回路４３０ａの出力振幅４２１ａとを示し、機能回路ブロック４００ｂについて、入力回路４１０ｂの出力振幅４１１ｂと、内部回路４２０ｂの出力振幅４２１ｂとを示している。コントローラ２００は、次のように電源電圧を制御することによって、貫通電流を抑制する。
【００５６】
コントローラ２００は、電源制御手段が、機能回路ブロック４００ａにおいて、内部回路４２０ａのＶｄｄＡ２より高いＶｄｄＡ３とＶｓｓＡ２より低いＶｓｓＡ３を出力回路４３０ａへ印加して、出力振幅４２１ａを大きくするように制御する。また、出力回路４３０ａに印加するＶｂｐＡ３とＶｂｎＡ３を制御し、貫通電流が流れないように閾値電圧を調整する。同様に、コントローラ２００は、電源制御手段が、機能回路ブロック４００ｂにおいて、内部回路４２０ｂのＶｄｄＢ２より低いＶｄｄＢ１とＶｓｓＢ２より高いＶｓｓＢ１を入力回路４１０ｂへ印加して、入力振幅を小さくするように制御する。また、コントローラ２００は、内部回路４２０ｂに貫通電流が流れないようにＶｄｄＢ１とＶｓｓＢ１を調整する。最後に、コントローラ２００は、機能回路ブロック４００ａの出力回路４３０ａと機能回路ブロック４００ｂの入力回路４１０ｂ間で、入力回路４１０ｂに印加するＶｂｐＢ１とＶｂｎＢ１を制御し、貫通電流が流れないように閾値電圧を調整する。各電位の調整は、以下のように行う。まず、コントローラ２００にＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎの電位の値に応じた閾値電圧をメモリーさせておく。今回の例では、機能回路ブロック４００ａの内部回路４２０ａと機能回路ブロック４００ｂの内部回路４２０ｂそれぞれのＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎの値を基に、上記で説明した手順により、送信側回路の信号出力のハイレベル、ローレベルと受信側回路のＶｄｄ、Ｖｓｓ、ＰｃｈＭＯＳトランジスタの閾値電圧、ＮｃｈＭＯＳトランジスタの閾値電圧を、前記メモリー値を基にして計算し、出力回路４３０ａと入力回路４１０ｂのＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎの最適値を求め、電源制御手段に信号（制御データ）を送る。
【００５７】
すなわち、コントローラ２００は、機能回路ブロック４００ａの出力回路４３０ａと機能回路ブロック４００ｂの入力回路４１０ｂのＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを調整し、伝達遅延時間が短く且つ貫通電流が流れない条件に設定する。また、電源電圧差の大きさを予め考慮し、出力回路並びに入力回路を複数設けて二段階以上にして、電源電圧の差を調整する必要がある場合もあり得る。
【００５８】
さらに、各機能回路ブロック４００ａ〜４００ｎ内を独立したＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを持った複数の回路ブロックに分けるようにすることも可能である。図１２は、機能回路ブロック内を複数の回路ブロックに分割した例を示す図である。また、図１３は、図１２に示す複数の回路ブロックの出力振幅を示す図である。図１２では、機能回路ブロック４００ａ内に配置される回路ブロック１〜Ｍ（一部省略）を示し、図１３では、回路ブロック１〜Ｍの出力振幅Ｓ１〜ＳＭ（一部省略）を示している。コントローラ２００は、信号を伝達する回路ブロック間、および機能回路ブロックを跨ぐ回路ブロック間において、Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを調整することにより、電源電圧及び閾値電圧を制御することで、上記の条件を満たし、貫通電流を防止することができる。
【００５９】
図１３に示すように、回路ブロック１は、大きな電源電圧（ＶｄｄＡ１−ＶｓｓＡ１）が印加されている（出力振幅Ｓ１）。回路ブロック２から回路ブロック（Ｍ−３）は、小さな電源電圧（ＶｄｄＡ２−ＶｓｓＡ２）が印加されている（出力振幅Ｓ２〜Ｓ（Ｍ−３））。この様に、電源電圧の大きい回路ブロックの出力信号を電源電圧の小さい回路ブロックに入力する場合、入力ゲートのインピーダンスが非常に大きいので、直接入力することができる。一方、電源電圧の小さい回路ブロックの出力信号を電源電圧の大きい回路ブロックに入力する場合、回路ブロック（Ｍ−２）から回路ブロックＭまでの３段の回路ブロックを通して、電源電圧を徐々に大きくする必要がある。出力振幅Ｓ（Ｍ−２）〜ＳＭは、出力振幅が段階的に大きくなっている。また、上述したように、コントローラ２００は、各回路ブロックのＶｂｐとＶｂｎを調整することにより貫通電流が発生しないようにしている。
【００６０】
図１２の場合は、回路ブロック毎の電圧調整は複雑になるが、回路ブロック間に出力振幅調整用のバッファ回路を設ける必要がないので、回路規模の増大や余分な遅延時間の増加を防ぐことができる。
【００６１】
このように、電源電圧の異なる機能回路ブロック間又は機能回路ブロック内の回路ブロック（論理回路）の間で信号を伝達する場合に、Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを調整し、電源電圧の異なる論理回路どうしのスイッチング電圧をほぼ一致させることにより、レベルシフト回路の挿入を必要とせずに信号の伝達を行うことができる。
【００６２】
また、Ｖｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを制御して、電源電圧、閾値電圧を調整することにより、受信側回路の貫通電流を防止することができる。
【００６３】
なお、電源電圧の異なる回路のスイッチング電圧をほぼ一致させる手法は、ＳＯＩ構造のシリコン基板上のＭＯＳトランジスタによって構成された半導体集積回路に限らず、通常のシリコン基板上のＭＯＳトランジスタによって構成された半導体集積回路の場合においても適用することができる。
【００６４】
以上のように、本発明の好適な実施の形態によれば、各機能回路ブロック間及び機能回路ブロック内のＶｄｄ、Ｖｓｓ、Ｖｂｐ、Ｖｂｎを自由に設定することができるため、最適のクロック周波数、電源電圧、閾値電圧で半導体集積回路を動作させることができる。従って、半導体集積回路の性能の最適化と消費電力の最小化を行うことができる。
【００６５】
また、上記のように各論理回路のスイッチング電圧をほぼ一致させることにより、レベルシフト回路が不要となり、余分な回路による回路規模の増大や遅延時間の増大を無くすことが可能となる。従って、半導体集積回路の高速化と小面積化の両方を実現することが可能となる。
【産業上の利用可能性】
【００６６】
本発明の好適な実施の形態によれば、各機能回路ブロックのクロック周波数と消費電力の最適化を行うことが可能となる。また、電源電圧の異なる機能ブロック間又はブロック内の回路どうしで信号伝達する場合に、各論理回路のスイッチング電圧をほぼ一致させることにより、レベルシフト回路を挿入する必要が無くなるため、高速動作及び回路の増大防止が可能である。従って、ポータブル機器をはじめとする全ての半導体集積回路、とりわけ大規模半導体集積回路や微細プロセスを用いた半導体集積回路に非常に有効である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１に係る半導体集積回路と電源制御ＩＣの回路ブロック図
【図２】実施の形態１に係る半導体集積回路に電源制御ブロックを内蔵した回路ブロック図
【図３】実施の形態１に係る半導体集積回路内の機能回路ブロック内部の一例を示す図
【図４】ＳＯＩ構造のシリコン基板上に構成したＣＭＯＳトランジスタ構造を示す図
【図５】低消費電力動作と高速動作（高消費電力動作）との印可電圧の関係を示す図
【図６】機能回路ブロック内に、クリティカルパスと非クリティカルパスを含む回路の一例を示す図
【図７】機能回路ブロック内に記憶素子を含む回路の一例を示す図
【図８】Ｖｓｓを固定、Ｖｄｄを可変とした場合の信号伝達を説明する従来図
【図９】本実施の形態の電源電圧の異なる機能回路ブロック間での信号伝達の場合の送信側回路の出力信号と受信側回路のスイッチング電圧の関係を示した図
【図１０】電源電圧の異なる機能回路ブロック間での、受信側回路の貫通電流防止策の一例を示した図
【図１１】図１０の構成における出力振幅の変位を示した図
【図１２】機能回路ブロック内を複数の回路ブロックに分割した例を示す図
【図１３】図１２に示す複数の回路ブロックの出力振幅を示す図
【図１４】Ｐ型シリコン基板上に形成した通常のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの断面構造を示す図
【符号の説明】
【００６８】
１００、１１０  半導体集積回路
２００  コントローラ
３００  電源制御ＩＣ
３１０  電源制御ブロック
４００ａ〜４００ｎ  機能回路ブロック
８１０、８３０  送信側回路
８２０、８４０  受信側回路
８１１、８３１  第一出力信号
８１２、８３２  第二出力信号
９００  絶縁分離層
９１０  絶縁分離領域
９２０  Ｐ基板
９３０  Ｎ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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