(57)【要約】【課題】  工程数を増やすことなくＬＤＤ領域とＧＯＬＤ領域の双方を備えた半導体素子を有する半導体装置と、その製造方法を提供する。【解決手段】  トランジスタのゲート電極を形成するためのレジストパターンをマスクとしてイオン注入によりソース領域となる第１不純物領域４ａｄとドレイン領域となる第２不純物領域４ａｅが形成され、そのレジストパターンをマスクとして下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成される。そして、そのゲート電極９をマスクとしてイオン注入によりＧＯＬＤ領域となる第５不純物領域と第６不純物領域が形成されるとともに、ＬＤＤ領域となる第３不純物領域と第４不純物領域が形成される。【選択図】        図７
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【特許請求の範囲】
【請求項１】
半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
前記半導体素子は、
前記半導体層に形成され、第１不純物濃度を有する第１不純物領域と、
前記第１不純物領域と距離を隔てて前記半導体層に形成され、前記第１不純物濃度を有する第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域と接するように形成され、前記第１不純物濃度よりも低い第２不純物濃度を有する第３不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第２不純物領域と接するように形成され、前記第２不純物濃度を有する第４不純物領域と、
前記第３不純物領域と前記第４不純物領域との間に位置する前記半導体層の部分に前記第３不純物領域と接するように形成され、前記第２不純物濃度よりも低い第３不純物濃度を有する第５不純物領域と、
前記第３不純物領域と前記第４不純物領域との間に位置する前記半導体層の部分に前記第４不純物領域と接するように形成され、前記第３不純物濃度を有する第６不純物領域と、
前記第５不純物領域と前記第６不純物領域との間に位置する前記半導体層の部分に前記第５不純物領域および前記第６不純物領域と接するように形成され、前記第３不純物濃度よりも低い第４不純物濃度を有し、所定のチャネル長を有するチャネル領域と
を含むトランジスタを備え、
前記トランジスタでは、
前記電極と前記半導体層との間に前記絶縁膜が形成され、
前記電極は、
互いに対向する一方側部および他方側部を有し、前記第５不純物領域、前記第６不純物領域および前記チャネル領域と対向してオーバラップするように形成された第１の幅を有する下部電極と、
前記第１の幅よりも短い第２の幅を有して前記下部電極上に形成され、前記第５不純物領域および前記第６不純物領域とは対向せずに前記チャネル領域と対向するようにオーバラップして形成された上部電極と
を備えた、半導体装置。
【請求項２】
前記下部電極は、少なくとも金属シリサイド膜を含む、請求項１記載の半導体装置。
【請求項３】
前記下部電極は、前記金属シリサイド膜と前記絶縁膜との間に介在する非晶質シリコン膜およびポリシリコン膜のいずれかの膜を含む、請求項２記載の半導体装置。
【請求項４】
前記下部電極における前記金属シリサイド膜の厚さは１ｎｍ以上２０ｎｍ以下である、請求項２または３に記載の半導体装置。
【請求項５】
前記電極は、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｔ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）およびコバルト（Ｃｏ）の少なくともいずれかの金属または前記金属を含む合金からなる部分を有する、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第５不純物領域および前記第６不純物領域の前記第３不純物濃度は、１×１０17ａｔｏｍ/ｃｍ3以上、１×１０19ａｔｏｍ/ｃｍ3以下である、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第３不純物領域および前記第４不純物領域の前記第２不純物濃度は、５×１０19ａｔｏｍ/ｃｍ3以下である、請求項１〜５のいずれかに記載の半導体装置。
【請求項８】
前記第５不純物領域および前記第６不純物領域のそれぞれのチャネル長方向の長さは０．３μｍ以上である、請求項１〜５のいずれかに記載の半導体装置。
【請求項９】
前記第３不純物領域および前記第４不純物領域のそれぞれのチャネル長方向の長さは０．３μｍ以上である、請求項１〜５のいずれかに記載の半導体装置。
【請求項１０】
前記第３不純物領域および前記第４不純物領域のそれぞれのチャネル長方向の長さは１．５μｍ以下である、請求項１〜５のいずれかに記載の半導体装置。
【請求項１１】
前記第３不純物領域と前記第５不純物領域とのチャネル長方向の長さの和と、前記第３不純物領域と前記第４不純物領域とのチャネル長方向の長さの和は、それぞれ０．８μｍ以上である、請求項１〜５のいずれかに記載の半導体装置。
【請求項１２】
前記電極がチャネル長方向に所定の間隔を隔てて複数形成された、請求項１〜１１のいずれかに記載の半導体装置。
【請求項１３】
主表面を有する基板上に半導体層を形成する工程と、
前記半導体層を覆うように前記基板上に絶縁膜を形成する工程と、
前記絶縁膜上にそれぞれ電極となり互いにエッチング特性の異なる第１の層および第２の層を順次形成する工程と、
前記第２の層上に所定の幅を有するマスク部材を形成する工程と、
前記マスク部材をマスクとして前記第２の層の部分を少なくとも除去することにより、前記所定の幅よりも短い幅を有する第２の層の部分からなる上部電極を形成する工程と、
前記上部電極が形成された状態で、前記マスク部材をマスクとして前記半導体層に所定の不純物を導入することにより、互いに前記所定の幅に対応する間隔を隔てて第１の不純物濃度を有する第１不純物領域および第２不純物領域をそれぞれ形成する工程と、
前記マスク部材および前記上部電極のいずれかに基づいて前記第１の層に所定のエッチングを施して、前記所定の幅よりも短く前記上部電極の幅よりも長い幅を有する下部電極を形成することにより、前記下部電極および前記上部電極を含む電極を形成する工程と、
前記電極をマスクとして前記半導体層に所定の不純物を導入することにより、前記第１不純物領域と前記第２不純物領域との間に、前記下部電極の幅に対応する間隔を隔てて前記第１の不純物濃度よりも低い第２の不純物濃度を有する第３不純物領域および第４不純物領域を形成するとともに、前記電極の直下に位置する前記半導体層の部分の領域に、前記上部電極の幅に対応する間隔を隔てて前記第２の不純物濃度よりも低い第３の不純物濃度を有する第５不純物領域および第６不純物領域を形成する工程と
を備えた、半導体装置の製造方法。
【請求項１４】
前記第１の層および前記第２の層を形成する工程では、前記第１の層として所定のシリコンからなる膜が形成され、前記第２の層として所定の金属膜が形成され、
前記金属膜中の金属と前記シリコンからなる膜中のシリコンとを反応させることにより、前記下部電極となる金属シリサイド膜を形成するための所定の熱処理を施す工程を備えた、請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記熱処理を施す工程は、前記第１の層および前記第２の層を形成した後、前記マスク部材を形成する前に行なわれ、
前記下部電極は、前記上部電極を形成する工程において前記マスク部材に基づいて同時に形成される、請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記熱処理を施す工程は、前記上部電極を形成した後、前記第３不純物領域〜前記第６不純物領域を形成する前に行なわれ、
前記下部電極は、前記上部電極に基づいて形成される前記金属シリサイド膜の部分を残して未反応の前記第１の層の部分を除去することにより形成される、請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、液晶表示デバイスや有機ＥＬ（Electro Luminescence）表示デバイスなどの表示デバイスに適用される半導体装置と、そのような半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
表示デバイスには薄膜トランジスタが使用されている。そのような薄膜トランジスタの一例として、特許文献１に記載されたＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＧＯＬＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＧＯＬＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。特に、ＧＯＬＤ領域は、チャネル領域とドレイン領域との間の領域において、特に、ゲート電極の直下に位置する領域に形成されて、ゲート電極と平面的にオーバラップしている。そのＧＯＬＤ領域はチャネル領域の不純物濃度よりも高く、ドレイン領域の不純物濃度よりも低い不純物濃度に設定されている。
【０００３】
次に、表示デバイスに使用される薄膜トランジスタの他の例として、特許文献２に記載されたＬＤＤ（Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＬＤＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＬＤＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。ＬＤＤ領域はチャネル領域とドレイン領域との間の領域に形成されている。また、ＬＤＤ領域は、チャネル領域の不純物濃度よりも高くドレイン領域の不純物濃度よりも低い不純物濃度に設定されている。
【０００４】
次に、薄膜トランジスタの動作について説明する。たとえばｎ型の薄膜トランジスタでは、ゲートに所定の正電圧を印加するとチャネル領域にチャネルが形成されて、ソース領域とドレイン領域との間の抵抗が小さくなり、ソース領域とドレイン領域との間に電流を流すことができる状態となる。一方、ゲートに負電圧を印加するとチャネル領域にチャネルは形成されないため、ソース領域とドレイン領域との間の抵抗が大きくなって、ソース領域とドレイン領域との間に実質的な電流を流すことはできなくなり、微小なリーク電流が流れるだけの状態となる。
【０００５】
表示デバイスでは、画面を書き換えるまでの１フレームの時間中、液晶に印加された電圧を保持する必要がある。このとき、その電圧保持のために使用される画素トランジスタにおいてリーク電流が多い場合には、液晶に印加された電圧が時間とともに下降して表示特性を劣化させることになる。そのため、画素トランジスタとしては、このリーク電流の影響を抑えられるＬＤＤ構造が採用される。
【０００６】
また、ＧＯＬＤ構造は、以下のようなホットキャリアによるトランジスタ特性の低下を防止するために形成される。ゲートに比べてドレインにより高い電圧を印加することによって、ドレイン側の接合部分に比較的大きな電界が生じる。この電界により加速された電子がインパクトイオン化現象を引き起こして、電子と正孔の対が生成される。この現象が繰り返されて電子と正孔の対が増大しドレイン電流が増加して、アバランシェ破壊に至ることになる。このときのドレイン電圧がソース・ドレイン耐圧となる。
【０００７】
インパクトイオン化によって生成した電子・正孔対は極めて高いエネルギを有するため、ゲート酸化膜・半導体間のエネルギ障壁を超えて酸化膜中に入ることがある。このような高いエネルギを持つ電子・正孔対は、ホットキャリアと呼ばれる。ゲート酸化膜・半導体間のエネルギ障壁は正孔よりも電子の方が低いため、酸化膜中に注入されるのは主に電子である。酸化膜中に入った電子は負の固定電荷となり、薄膜トランジスタのしきい値電圧を正の側に変化させる。その結果、薄膜トランジスタのＯＮ電流の低下を招くことになる。
【特許文献１】特開２００２−７６３５１号公報
【特許文献２】特開２００１−３４５４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体装置では次のような問題点があった。まず、ＬＤＤ構造の薄膜トランジスタでは、実用レベルでのＬＤＤ領域の長さ（ＬＤＤ長）では十分なソース・ドレイン耐圧が得られず、ソース・ドレイン耐圧を高くしようとするとＯＮ電流が低くなってしまうという問題があった。
【０００９】
また、ＧＯＬＤ構造の薄膜トランジスタでは、ゲート電圧として負電圧が印加されるとＧＯＬＤ領域に蓄積層が形成され、ＧＯＬＤ領域よりも高い不純物濃度を有するソース領域・ドレイン領域近傍に高い電界が生じてしまう。そのため、ＯＦＦ時のリーク電流が増加して、ＬＣＤ（Liquid Crystal Display）用の画素回路には、このＧＯＬＤ構造の薄膜トランジスタを適用することができないという問題があった。
【００１０】
このような問題を解消するために、ＧＯＬＤ構造とＬＤＤ構造の双方の構造を備えた薄膜トランジスタが要求されているが、そのような薄膜トランジスタの製造においては、製造工程が増加するとともに、ＧＯＬＤ領域とＬＤＤ領域をゲート電極を挟んで対称に製造することが困難であるという問題があった。
【００１１】
本発明は、上記問題点を解決するためになされたものであり、一つの目的は、工程数を増やすことなくＬＤＤ領域とＧＯＬＤ領域の双方を備えた半導体素子を有する半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置である。その半導体素子は、第１不純物領域と第２不純物領域と第３不純物領域と第４不純物領域と第５不純物領域と第６不純物領域とチャネル領域とを含むトランジスタを備えている。第１不純物領域は半導体層に形成され、第１不純物濃度を有している。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成され、第１不純物濃度を有している。第３不純物領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域と接するように形成され、第１不純物濃度よりも低い第２不純物濃度を有している。第４不純物領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第２不純物領域と接するように形成され、第２不純物濃度を有している。第５不純物領域は、第３不純物領域と第４不純物領域との間に位置する半導体層の部分に第３不純物領域と接するように形成され、第２不純物濃度よりも低い第３不純物濃度を有している。第６不純物領域は、第３不純物領域と第４不純物領域との間に位置する半導体層の部分に第４不純物領域と接するように形成され、第３不純物濃度を有している。チャネル領域は、第５不純物領域と第６不純物領域との間に位置する半導体層の部分に第５不純物領域および第６不純物領域と接するように形成され、第３不純物濃度よりも低い第４不純物濃度を有し、所定のチャネル長を有している。そのトランジスタでは、電極と半導体層との間に絶縁膜が形成され、電極は、下部電極と上部電極とを備えている。下部電極は、互いに対向する一方側部および他方側部を有し、第５不純物領域、第６不純物領域およびチャネル領域と対向してオーバラップするように形成されて第１の幅を有している。上部電極は、第１の幅よりも短い第２の幅を有して下部電極上に形成され、第５不純物領域および第６不純物領域とは対向せずにチャネル領域と対向するようにオーバラップして形成されている。
【００１３】
本発明に係る半導体装置の製造方法は以下の工程を備えている。主表面を有する基板上に半導体層を形成する。その半導体層を覆うように基板上に絶縁膜を形成する。その絶縁膜上にそれぞれ電極となり互いにエッチング特性の異なる第１の層および第２の層を順次形成する。第２の層上に所定の幅を有するマスク部材を形成する。そのマスク部材をマスクとして第２の層の部分を少なくとも除去することにより、所定の幅よりも短い幅を有する第２の層の部分からなる上部電極を形成する。上部電極が形成された状態で、マスク部材をマスクとして半導体層に所定の不純物を導入することにより、互いに所定の幅に対応する間隔を隔てて第１の不純物濃度を有する第１不純物領域および第２不純物領域をそれぞれ形成する。マスク部材および上部電極のいずれかに基づいて第１の層に所定のエッチングを施して、所定の幅よりも短く上部電極の幅よりも長い幅を有する下部電極を形成することにより、下部電極および上部電極を含む電極を形成する。その電極をマスクとして半導体層に所定の不純物を導入することにより、第１不純物領域と第２不純物領域との間に、下部電極の幅に対応する間隔を隔てて第１の不純物濃度よりも低い第２の不純物濃度を有する第３不純物領域および第４不純物領域を形成するとともに、電極の直下に位置する半導体層の部分の領域に、上部電極の幅に対応する間隔を隔てて第２の不純物濃度よりも低い第３の不純物濃度を有する第５不純物領域および第６不純物領域を形成する。
【発明の効果】
【００１４】
本発明に係る半導体装置の製造方法によれば、第５不純物領域および第６不純物領域（ＧＯＬＤ領域）と第３不純物領域および第４不純物領域（ＬＤＤ領域）の双方の構造を有するトランジスタを、一つの所定のマスク部材に基づいて自己整合的に形成することができる。すなわち、トランジスタの電極を形成するための所定のマスク部材をマスクとして第１不純物領域（ソース領域）および第２不純物領域（ドレイン領域）が形成され、その所定のマスク部材をマスクとして少なくとも上部電極が形成され、そのように形成される上部電極およびマスク部材のいずれかに基づいて下部電極が形成されて、下部電極と上部電極を有する電極が形成される。そして、その電極をマスクとして第５不純物領域および第６不純物領域（ＧＯＬＤ領域）と第３不純物領域および第４不純物領域（ＬＤＤ領域）が形成される。その結果、アライメントのずれに伴うトランジスタの特性のばらつきを抑制することができ、しかも、第３不純物領域〜第６不純物領域（ＬＤＤ領域およびＧＯＬＤ領域）を一つの工程において同時に形成することができて、工程の簡略化も図ることができ、ひいては生産コストの削減および歩留まりの向上に寄与することができる。
【００１５】
この半導体装置の製造方法によって形成された半導体装置が本発明に係る半導体装置ということになる。したがって、この半導体装置では、第３不純物領域〜第６不純物領域（ＬＤＤ領域およびＧＯＬＤ領域）が、一つの所定のマスク部材に基づいて自己整合的に形成されることで、電極の中心に対して第３不純物領域〜第６不純物領域（ＬＤＤ領域およびＧＯＬＤ領域）がほぼ対称に配置されることになる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、ガラス基板１上にシリコン窒化膜２が形成され、そのシリコン窒化膜２上にシリコン酸化膜３が形成されている。そのシリコン酸化膜３上にアイランド状の多結晶シリコン膜が形成されている。その多結晶シリコン膜では、所定の不純物濃度を有するソース領域４５と、そのソース領域４５と距離を隔てられた所定の不純物濃度を有するドレイン領域４６が形成されている。
【００１７】
ソース領域４５とドレイン領域４６との間に位置する領域では、ＬＤＤ領域４３，４４が形成されている。ＬＤＤ領域４３はソース領域４５と接し、ＬＤＤ領域４４はドレイン領域４６と接している。そのＬＤＤ領域４３とＬＤＤ領域４４との間に位置する領域では、ＧＯＬＤ領域４１，４２が形成されている。ＧＯＬＤ領域４１はＬＤＤ領域４３と接し、ＧＯＬＤ領域４２はＬＤＤ領域４４と接している。
【００１８】
ＧＯＬＤ領域４１とＧＯＬＤ領域４２との間にはチャネル領域４０が形成されている。ＬＤＤ領域４３，４４およびＧＯＬＤ領域４１，４２のそれぞれの不純物濃度はチャネル領域４０の不純物濃度よりも高く、ソース領域４５およびドレイン領域４６の不純物濃度よりも低く設定されている。そして、ＬＤＤ領域４３，４４の不純物濃度はＧＯＬＤ領域４１，４２の不純物濃度よりも高く設定されている。
【００１９】
そのアイランド状の多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成されている。そのゲート絶縁膜５上にゲート電極９が形成されている。そのゲート電極９を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜１０が形成されている。その層間絶縁膜１０にソース領域４５の表面を露出するコンタクトホール１０ａと、ドレイン領域４６の表面を露出するコンタクトホール１０ｂとがそれぞれ形成されている。
【００２０】
そのコンタクトホール１０ａ，１０ｂを充填するように、層間絶縁膜１０上にソース電極１１ａとドレイン電極１１ｂとが形成されている。ゲート電極９、ソース領域４５、ドレイン領域４６、ＬＤＤ領域４３，４４、ＧＯＬＤ領域４１，４２、チャネル領域４０を含んで薄膜トランジスタＴが構成される。
【００２１】
この半導体装置では、特に、ゲート電極９は、下部電極６ａ，８ａと上部電極７ａとから構成されている。下部電極６ａ，８ａは幅Ｗ１をもって互いに対向する側部を有し、ＧＯＬＤ領域４１、チャネル領域４０およびＧＯＬＤ領域４２と対向してオーバラップするように形成されている。上部電極７ａは幅Ｗ１よりも短い幅Ｗ２をもって下部電極６ａ，８ａ上に形成され、ＧＯＬＤ領域４１，４２とは対向せずにチャネル領域４０と対向してオーバラップするように形成されている。そして、ゲート電極９の中心に対してＬＤＤ領域４３，４４およびＧＯＬＤ領域４１，４２がほぼ対称に配置されることになる。
【００２２】
そのＧＯＬＤ領域４１，４２はチャネル長方向にそれぞれ長さ（ＧＯＬＤ長）Ｇ１，Ｇ２を有し、また、ＬＤＤ領域４３，４４はチャネル長方向にそれぞれ長さ（ＬＤＤ長）Ｌ１，Ｌ２を有している。後述するように、そのＧＯＬＤ長Ｇ１とＧＯＬＤ長Ｇ２とは実質的にそれぞれ同じ長さとなり、また、ＬＤＤ長Ｌ１とＬＤＤ長Ｌ２も実質的にそれぞれ同じ長さとなる。
【００２３】
次に、上述した半導体装置の製造方法の一例について説明する。図２に示すように、まず、基板として、コーニング社製１７３７のガラス基板１の主表面上に、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により膜厚約１００ｎｍのシリコン窒化膜２が形成される。そのシリコン窒化膜２上に、膜厚約１００ｎｍのシリコン酸化膜３が形成される。次に、そのシリコン酸化膜３上に膜厚約５０ｎｍ〜１００ｎｍの非晶質シリコン酸化膜（図示せず）が形成される。
【００２４】
なお、シリコン窒化膜２はガラス基板１に含まれる不純物が上方に拡散するのを阻止するために形成される。この不純物の拡散を阻止するための膜としてはシリコン窒化膜の他に、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ2Ｏ3などの材料を適用してもよい。また、非晶質シリコン膜の下地膜としてシリコン窒化膜２とシリコン酸化膜３との２層構造としたが、２層構造に限られるものではなく、これらの膜を省いたり、あるいはさらに膜を積層してもよい。
【００２５】
次に、非晶質シリコン膜を所定の真空中にて熱処理を施すことにより、非晶質シリコン膜中に存在する不要な水素が除去される。次に、非晶質シリコン膜に、たとえばＸｅＣｌレーザによるレーザ光を照射することにより、非晶質シリコン膜が多結晶化されて多結晶シリコン膜とされる。多結晶シリコン膜４の粒径は約０．５μｍ程度である。
【００２６】
なお、ＸｅＣｌレーザの他に、たとえばＹＡＧレーザ、ＣＷレーザを用いてもよい。また、熱アニールにより非晶質シリコン膜の多結晶化を行なってもよい。特に、熱アニールを施す場合には、ニッケルなどの触媒を用いることで、より粒径の大きい多結晶シリコンが得られる。その多結晶シリコン膜上にレジストパターン（図示せず）が形成される。
【００２７】
次に、そのレジストパターンをマスクとして多結晶シリコン膜に異方性エッチングを施すことにより、図２に示すように、アイランド状の多結晶シリコン膜４が形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが除去される。次に、図２に示すように、多結晶シリコン膜４を覆うように、たとえばプラズマＣＶＤ法により膜厚約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜５が形成される。なお、この場合、シリコン酸化膜の原料として液体原料のＴＥＯＳ（Tetra Ethyl Ortho Silicate）が用いられる。
【００２８】
次に、図３に示すように、ゲート電極を形成するための膜として、非晶質シリコン膜６と金属膜７が順次形成される。金属膜７として、たとえばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の金属、あるいはその合金が適用される。また、非晶質シリコン膜６としては、リン（Ｐ）、ボロン（Ｂ）などの不純物のを比較的多く含む膜を適用してもよい。
【００２９】
次に、図４に示すように、熱アニール処理を施して、金属膜７と非晶質シリコン膜６との界面とその近傍に位置する金属膜７中の金属と非晶質シリコン膜６中のシリコンとを反応させることにより金属シリサイド膜８が形成される。なお、この熱処理としては、たとえばＹＡＧレーザを用いてガラス基板１の裏面からレーザ光を照射するようにしてもよい。この金属シリサイド化においては、図４に示すように、非晶質シリコン膜６の部分を残すようにして金属シリサイド膜８を形成してもよいし、あるいは、非晶質シリコン膜６の全体を金属シリサイド膜にしてもよい。なお、非晶質シリコン膜６の厚さと金属シリサイド膜８の厚さは、熱処理時間や温度などの熱処理条件によって容易に制御される。
【００３０】
次に、図５に示すように、所定の写真製版処理を施すことにより、ゲート電極を形成するためのレジストパターン２１が形成される。次に、図６に示すように、そのレジストパターン２１をマスクとして、金属膜７、金属シリサイド膜８および非晶質シリコン膜６にそれぞれ所定のエッチングを施すことにより、レジストパターン２１の直下に位置する部分を残して他の領域に位置する部分が除去されてゲート絶縁膜５の表面が露出する。
【００３１】
次に、図７に示すように、レンジストパターン２１を残した状態で、ウエットエッチングを施して露出している金属膜７の側面部分を後退（サイドエッチング）させることにより、金属膜７の幅Ｗ２がレンジストパターン２１の幅ＲＬよりも短くされる。金属膜７の側面部分を後退させる量（長さ）は、エッチング時間により制御される。次に、たとえばＣＦ4等のエッチングガスを使用してドライエッチングを施して、露出している金属シリサイド膜８および非晶質シリコン膜６の側面部分を後退（サイドエッチング）させることにより、金属シリサイド膜８および非晶質シリコン膜６の幅Ｗ１が、レンジストパターン２１の幅ＲＬよりも短く、金属膜７の幅Ｗ２よりも長くされる。金属シリサイド膜８および非晶質シリコン膜６の側面部分を後退させる量（長さ）も、エッチング時間により制御される。このようにして、金属シリサイド膜８と非晶質シリコン膜６の部分によって下部電極６ａ，８ａが形成され、金属膜７の部分によって上部電極７ａが形成される。その下部電極６ａ，８ａと上部電極７ａとによってゲート電極９が構成されることになる。
【００３２】
次に、図７に示すように、レジストパターン２１を残した状態で、たとえばリン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にレジストパターン２１の幅ＲＬに対応する間隔を隔ててソース領域となる不純物領域４ａｄと、ドレイン領域となる不純物領域４ａｅとが形成される。このとき、注入条件として、不純物領域４ａｄ，４ａｅの不純物濃度がたとえば１×１０20ａｔｏｍ/ｃｍ3以上になるようにドーズ量、加速エネルギ等が設定される。その後、レジストパターン２１が除去される。
【００３３】
次に、図８に示すように、ゲート電極９をマスクとして、リン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にＬＤＤ領域となる不純物領域４ａｆ，４ａｇと、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃとがそれぞれ形成される。
【００３４】
このとき、ゲート電極９のうち上部電極７ａが直上に形成されていない下部電極６ａ，８ａの部分の直下に位置する多結晶シリコン膜４の部分に不純物領域４ａｂ，４ａｃが形成される。不純物領域４ａｂと不純物領域４ａｃとは、上部電極７ａの幅Ｗ２に対応する間隔をもって隔てられる。そして、ゲート電極９が直上に位置していない多結晶シリコン膜４の部分に不純物領域４ａｆ，４ａｇが形成される。不純物領域４ａｆと不純物領域４ａｇとは、下部電極６ａ，８ａの幅Ｗ１に対応する間隔をもって隔てられる。不純物領域４ａｂと不純物領域４ａｃとの間に位置する多結晶シリコン膜４の部分はチャネル領域４ａａとなる。
【００３５】
注入条件としては、不純物領域４ａｂ，４ａｃの不純物濃度が１×１０17ａｔｏｍ／ｃｍ3以上１×１０19ａｔｏｍ／ｃｍ3以下となり、不純物領域４ａｆ，４ａｇの不純物濃度が不純物領域４ａｂ，４ａｃの不純物濃度よりも高く、５×１０19ａｔｏｍ／ｃｍ3以下となるようにドーズ量、加速エネルギ等が設定される。
【００３６】
次に、図９に示すように、ゲート電極９を覆うように、たとえばプラズマＣＶＤ法により膜厚約４００ｎｍのシリコン酸化膜からなる層間絶縁膜１０が形成される。次に、その層間絶縁膜１０上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜１０およびゲート絶縁膜５に異方性エッチングを施すことにより、不純物領域４ａｄの表面を露出するコンタクトホール１０ａと、不純物領域４ａｅの表面を露出するコンタクトホール１０ｂとがそれぞれ形成される。
【００３７】
次に、コンタクトホール１０ａ，１０ｂを充填するように、層間絶縁膜１０上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてウエットエッチングを施すことにより、ソース電極１１ａとドレイン電極１１ｂが形成される。
【００３８】
以上のようにして薄膜トランジスタＴを備えた半導体装置の主要部分が形成される。この薄膜トランジスタＴでは、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となる。また、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となる。そして、不純物領域４ａａがチャネル領域４０となる。
【００３９】
そのＬＤＤ領域４３，４４はそれぞれチャネル長方向に所定の長さＬ１，Ｌ２を有し、ＧＯＬＤ領域４１，４２はそれぞれチャネル長方向に所定の長さＧ１，Ｇ２を有している。ＬＤＤ領域４３，４４のＬＤＤ長Ｌ１とＬ２はほぼ同じ長さとされ、ＧＯＬＤ領域４１，４２のＧＯＬＤ領域長Ｇ１とＧ２はほぼ同じ長さとされる。
【００４０】
上述した半導体装置の製造方法によれば、ＧＯＬＤ構造とＬＤＤ構造の双方の構造を有する薄膜トランジスタを、一つのマスクパターン（レジストパターン２１）に基づいて自己整合的に形成することができる。すなわち、ゲート電極９を形成するためのレジストパターン２１をマスクとしてソース領域４５およびドレイン領域４６が形成され、そのレジストパターン２１をマスクとして下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成され、そして、そのゲート電極９をマスクとしてＧＯＬＤ領域４１，４２とＬＤＤ領域４３，４４が形成される。その結果、アライメントのずれに伴う薄膜トランジスタの特性のばらつきを抑制することができ、しかも、ＧＯＬＤ構造とＬＤＤ構造とを一つの工程において同時に形成することができて、工程の簡略化も図ることができる。
【００４１】
また、金属シリサイド膜と非晶質シリコン膜の膜厚を制御することで、次のような効果が得られる。シリサイド化反応によって非晶質シリコン膜を残すことはその分金属シリサイド膜の厚さが薄くなっていることである。金属シリサイド膜は金属膜中の金属と非晶質シリコン膜中のシリコンとが反応することによって形成された反応膜である。そのため、金属シリサイド膜は非晶質シリコン膜に比べて密度が高く、同一の注入エネルギをもって不純物イオンを注入すると、金属シリサイド膜の膜厚が厚いほど不純物が到達する深さはより浅くなる。このことにより、金属シリサイド膜と非晶質シリコン膜の膜厚の比を制御することで、不純物濃度のプロファイルに違いをもたせることが容易にできる。
【００４２】
この金属シリサイド膜の厚さとして、ゲート電極の動作の観点から１ｎｍ程度以上であれば抵抗的に問題はないと考えられる。一方、金属シリサイド膜の厚さが厚くなると不純物を注入する際に不純物イオンが金属シリサイド膜に阻止されてしまい、所望のＧＯＬＤ領域を形成することができなくなる。そのため、そのような不純物の注入が阻止されない厚さに設定することが必要とされる。金属シリサイド膜の厚さは、上述したように熱処理条件によって制御されるが、チャネル領域に位置する多結晶シリコンに影響を与えるため、金属シリサイド膜の厚さの上限としては２０ｎｍが適当であると考えられる。以上より、金属シリサイド膜の厚さとしては、１ｎｍ以上２０ｎｍ以下となるように熱処理条件を設定することが好ましい。
【００４３】
次に、上述した薄膜トランジスタＴについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ＬＤＤ領域４３，４４のチャネル長方向の長さを０．５μｍ、ゲート電極６ａのチャネル長方向の長さを７μｍとした薄膜トランジスタを用いた。一方、比較のために、従来の薄膜トランジスタとして、ゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとしたＬＤＤ構造の薄膜トランジスタを用いた。
【００４４】
測定に際して、ゲートを接地し、ソース・ドレイン間に電圧を印加してドレイン電流を測定した。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。図１０に、ソース・ドレイン耐圧の測定結果を示す。図１０に示すように、実施の形態１に係る薄膜トランジスタのソース・ドレイン耐圧は、従来のＬＤＤ構造の薄膜トランジスタと比べてより高いソース・ドレイン耐圧を達成できることが確認された。
【００４５】
次に、ＯＮ電流を測定した結果について説明する。測定に際して、ソースを接地して、ゲートに８Ｖを、ドレインに５Ｖをそれぞれ印加した。そして、このとき測定されるドレイン電流をＯＮ電流とした。そのＯＮ電流の測定結果を図１１に示す。図１１に示すように、実施の形態１に係る薄膜トランジスタでは、ＬＤＤ領域として同じ長さを有する従来のＬＤＤ構造の薄膜トランジスタのＯＮ電流とほぼ同じＯＮ電流が得られることが確認された。
【００４６】
実施の形態２
ここでは、前述した半導体装置の製造方法の他の例について説明する。まず、前述した図２に示す工程と同様の工程を経て、図１２に示すように、多結晶シリコン膜４を覆うようにゲート絶縁膜５が形成される。次に、図１３に示すように、そのゲート絶縁膜５上にゲート電極を形成するための膜として、非晶質シリコン膜６と金属膜７が順次形成される。金属膜７として、たとえばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の金属、あるいはその合金が適用される。その金属膜５上に所定の写真製版処理を施すことにより、ゲート電極を形成するためのレジストパターン２１が形成される。
【００４７】
次に、図１４に示すように、レジストパターン２１をマスクとして金属膜７にウエットエッチングを施して、レジストパターン２１の直下に位置する金属膜７の部分の側面を露出させ、その金属膜７の側面部分を後退（サイドエッチング）させることにより、金属膜７の幅Ｗ２が、レジストパターン２１の幅ＲＬよりも短くされる。この金属膜７の側面部分を後退させる量（長さ）は、エッチング時間により制御される。次に、この状態で、たとえばリン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にレジストパターン２１の幅ＲＬに対応する間隔を隔ててソース領域となる不純物領域４ａｄと、ドレイン領域となる不純物領域４ａｅとが形成される。このとき、注入条件として、不純物領域４ａｄ，４ａｅの不純物濃度がたとえば１×１０20ａｔｏｍ/ｃｍ3以上なるようにドーズ量、加速エネルギ等が設定される。その後、レジストパターン２１が除去される。
【００４８】
次に、熱アニール処理を施して、金属膜７と非晶質シリコン膜６との界面とその近傍に位置する金属膜７中の金属と非晶質シリコン膜６中のシリコンとを反応させることにより、図１５に示すように、金属シリサイド膜８が形成される。このとき、反応は金属膜７が位置する部分から金属膜７が位置していない領域に向かって進む。これにより、その金属シリサイド膜８の幅Ｗ１は、レンジストパターン２１の幅ＲＬよりも短く、金属膜７の幅Ｗ２よりも長くされる。この金属シリサイド化においては、図１５に示すように、金属シリサイド膜８とゲート絶縁膜５との間に非晶質シリコン膜６の部分を残すようにして金属シリサイド膜８を形成してもよい。また、金属膜７の直下およびその近傍に位置する非晶質シリコン膜６の部分を、その上面からゲート絶縁膜５に接する下面に至るまで金属シリサイド膜にしてもよい。
【００４９】
なお、この熱処理としては、たとえばＹＡＧレーザを用いてガラス基板１の裏面からレーザ光を照射するようにしてもよい。また、非晶質シリコン膜６の厚さと金属シリサイド膜８の厚さは、熱処理時間や温度などの熱処理条件によって容易に制御される。
【００５０】
次に、金属膜７および金属シリサイド膜８をマスクとして、リン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にＬＤＤ領域となる不純物領域４ａｆ，４ａｇと、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃとがそれぞれ形成される。
【００５１】
このとき、金属膜７が直上に形成されていない金属シリサイド膜８の部分の直下に位置する多結晶シリコン膜４の部分に不純物領域４ａｂ，４ａｃが形成される。不純物領域４ａｂと不純物領域４ａｃとは、金属膜７の幅Ｗ２に対応する間隔をもって隔てられる。そして、金属膜７および金属シリサイド膜８が直上に位置していない多結晶シリコン膜４の部分に不純物領域４ａｆ，４ａｇが形成される。不純物領域４ａｆと不純物領域４ａｇとは、金属シリサイド膜８の幅Ｗ１に対応する間隔をもって隔てられる。不純物領域４ａｂと不純物領域４ａｃとの間に位置する多結晶シリコン膜４の部分はチャネル領域４ａａとなる。
【００５２】
注入条件としては、不純物領域４ａｂ，４ａｃの不純物濃度が１×１０17ａｔｏｍ／ｃｍ3以上１×１０19ａｔｏｍ／ｃｍ3以下となり、不純物領域４ａｆ，４ａｇの不純物濃度が不純物領域４ａｂ，４ａｃの不純物濃度よりも高く、５×１０19ａｔｏｍ／ｃｍ3以下となるようにドーズ量、加速エネルギ等が設定される。
【００５３】
次に、図１６に示すように、たとえばＣＦ4等のエッチングガスを使用してドライエッチングを施して、シリサイド化していない非晶質シリコン膜６の部分が除去されてゲート絶縁膜５の表面が露出する。このようにして、金属シリサイド膜８と非晶質シリコン膜６の部分によって下部電極６ａ，８ａが形成され、金属膜７の部分によって上部電極７ａが形成される。その下部電極６ａ，８ａと上部電極７ａとによってゲート電極９が構成されることになる。
【００５４】
次に、図１７に示すように、ゲート電極９を覆うようにシリコン酸化膜からなる層間絶縁膜１０が形成される。次に、その層間絶縁膜１０に不純物領域４ａｄの表面を露出するコンタクトホール１０ａと、不純物領域４ａｅの表面を露出するコンタクトホール１０ｂが形成される。次に、コンタクトホール１０ａ，１０ｂを充填するように、ソース電極１１ａとドレイン電極１１ｂがそれぞれ形成される。以上のようにして薄膜トランジスタＴを備えた半導体装置の主要部分が形成される。
【００５５】
上述した半導体装置の製造方法によれば、ゲート電極９を形成するためのレジストパターン２１をマスクとしてソース領域４５およびドレイン領域４６が形成され、そのレジストパターン２１をマスクとして、まず、上部電極７ａが形成される。次に、熱処理により上部電極７ａ中の金属と非晶質シリコン膜６中のシリコンとを反応させることで、上部電極７ａに基づいて自己整合的に金属シリサイド膜８が形成される。そして、未反応の非晶質シリコン膜の部分を除去することによって下部電極６ａ，８ａが形成され、その下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成される。さらに、そのゲート電極９をマスクとしてＧＯＬＤ領域４１，４２とＬＤＤ領域４３，４４が形成される。
【００５６】
このように、レジストパターン２１に基づいて、ソース領域４５、ドレイン領域４６および上部電極７ａが形成され、その上部電極７ａに基づいて金属シリサイド膜を含む下部電極６ａ，８ａが自己整合的に形成され、そして、その上部電極７ａと下部電極６ａ，８ａを含むゲート電極９をマスクとしてＧＯＬＤ領域４１，４２とＬＤＤ領域４３，４４が形成されることで、１つのレジストパターン２１に基づいて薄膜トランジスタが形成されることになる。
【００５７】
その結果、アライメントのずれに伴う薄膜トランジスタの特性のばらつきを抑制することができ、ＧＯＬＤ構造とＬＤＤ構造の双方の構造を有する薄膜トランジスタを、一つのマスクパターン（レジストパターン２１）に基づいて自己整合的に形成することができる。しかも、ＧＯＬＤ構造とＬＤＤ構造とを一つの工程において同時に形成することができて、工程の簡略化も図ることができる。
【００５８】
実施の形態３
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域の不純物濃度（上限値）について説明する。不純物濃度の範囲を求めるために、ＧＯＬＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。また、ＬＤＤ領域の不純物濃度をＧＯＬＤ領域の不純物濃度よりも２×１０19ａｔｏｍ／ｃｍ3高い値とした。
【００５９】
図１８に、ＧＯＬＤ領域の不純物濃度を変化させたときのソース・ドレイン耐圧のグラフを示す。図１８に示すように、ＧＯＬＤ領域の不純物濃度が１×１０19ａｔｏｍ／ｃｍ3よりも高くなると、ソース・ドレイン耐圧が下がる傾向が強くなっていることがわかる。このことにより、ＧＯＬＤ領域の不純物濃度を１×１０19ａｔｏｍ／ｃｍ3を超えないように設定することで、高いソース・ドレイン耐圧が得られることがわかる。
【００６０】
実施の形態４
ここでは、さらに、薄膜トランジスタにおけるＧＯＬＤ領域の不純物濃度（下限値）について説明する。不純物濃度の範囲を求めるために、ＧＯＬＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。また、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。ＧＯＬＤ領域の注入量とＬＤＤ領域の注入量とは、実施の形態１の場合と同様に、ＳＩＭＳ測定により得られた注入量と不純物濃度との関係に基づいて設定される。
【００６１】
図１９に、ＧＯＬＤ領域の不純物濃度を変化させたときのソース・ドレイン耐圧のグラフを示す。図１９に示すように、ＧＯＬＤ領域の不純物濃度が１×１０17ａｔｏｍ／ｃｍ3よりも低くなると、ソース・ドレイン耐圧が下がる傾向が強くなっていることがわかる。このことにより、ＧＯＬＤ領域の不純物濃度を１×１０17ａｔｏｍ／ｃｍ3よりも低くならないように設定することで、高いソース・ドレイン耐圧が得られることがわかる。
【００６２】
実施の形態５
ここでは、薄膜トランジスタにおけるＬＤＤ領域の不純物濃度について説明する。不純物濃度の範囲を求めるために、ＬＤＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。また、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とした。
【００６３】
図２０に、ＬＤＤ領域の不純物濃度を変化させたときのソース・ドレイン耐圧のグラフを示す。図２０に示すように、ＬＤＤ領域の不純物濃度が５×１０19ａｔｏｍ／ｃｍ3よりも高くなると、ソース・ドレイン耐圧が下がる傾向が強くなっていることがわかる。このことにより、ＬＤＤ領域の不純物濃度を５×１０19ａｔｏｍ／ｃｍ3を超えないように設定することで、高いソース・ドレイン耐圧が得られることがわかる。
【００６４】
実施の形態６
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さについて説明する。ＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）の範囲を求めるために、ＧＯＬＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとし、また、ゲート電極のチャネル長方向の長さをＧＯＬＤ領域のチャネル長方向の長さに応じて変化させ、実施の形態１において説明した方法と同様の方法により作製した。また、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
【００６５】
図２１に、ＧＯＬＤ領域のＧＯＬＤ長を変化させたときのソース・ドレイン耐圧のグラフを示す。図２１に示すように、ＧＯＬＤ領域のチャネル長方向の長さが０．３μｍ以上になるとソース・ドレイン耐圧が上昇し、従来のＬＤＤ構造の薄膜トランジスタの場合よりもソース・ドレイン耐圧が改善されることがわかった。このことにより、ＧＯＬＤ領域のチャネル長方向の長さを０．３μｍ以上に設定することで、より高いソース・ドレイン耐圧が得られることがわかる。一方、ＧＯＬＤ長の上限値は、チャネル長からＧＯＬＤ長の２倍の値を差し引いた値（チャネル長−（ＧＯＬＤ長×２）：ＧＯＬＤ長上限値条件）が１μｍ以上になるように設定される。この要件を満たさない場合には、薄膜トランジスタのオフ電流が増加したりしきい値電圧が低下したりするなどの不具合が発生するからである。
【００６６】
実施の形態７
ここでは、薄膜トランジスタにおけるＬＤＤ領域のチャネル長方向の長さについて説明する。ＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）の範囲を求めるために、ＬＤＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを０．７μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。なお、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
【００６７】
図２２に、ＬＤＤ領域のＬＤＤ長を変化させたときのソース・ドレイン耐圧のグラフを示す。図２２に示すように、ＬＤＤ領域のチャネル長方向の長さが０．３μｍ以上になるとソース・ドレイン耐圧が上昇し、従来のＬＤＤ構造の薄膜トランジスタの場合よりもソース・ドレイン耐圧が改善されることがわかった。このことにより、ＬＤＤ領域のチャネル長方向の長さを０．３μｍ以上に設定することで、より高いソース・ドレイン耐圧が得られることがわかる。
【００６８】
実施の形態８
ここでは、薄膜トランジスタにおけるＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）とＯＮ電流との関係について説明する。ＯＮ電流のＬＤＤ長依存性を求めるために、ＬＤＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。なお、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
【００６９】
図２３に、ＬＤＤ領域のＬＤＤ長を変化させたときのＯＮ電流のグラフを示す。図２３に示すように、ＬＤＤ領域のチャネル長方向の長さが１．５μｍを超えるとＯＮ電流は低くなる傾向にあることがわかる。このことにより、ＬＤＤ領域のチャネル長方向の長さを１．５μｍ以下に設定することでＯＮ電流が低下するのを防止できることがわかる。
【００７０】
実施の形態９
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）とＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）との和と、ソース・ドレイン耐圧との関係について説明する。ソース・ドレイン耐圧のＧＯＬＤ長とＬＤＤ長との和の依存性を求めるために、ＧＯＬＤ長とＬＤＤ長との和を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。
【００７１】
図２４に、ＧＯＬＤ長とＬＤＤ長との和を変化させたときのソース・ドレイン耐圧のグラフを示す。図２４に示すように、ＧＯＬＤ長とＬＤＤ長との和が０．８μｍ以上になるとソース・ドレイン耐圧が上昇し、従来のＬＤＤ構造の薄膜トランジスタの場合よりもソース・ドレイン耐圧が改善されることがわかった。このことにより、ＧＯＬＤ長とＬＤＤ長との和を０．８μｍ以上に設定することで、より高いソース・ドレイン耐圧が得られることがわかる。
【００７２】
一方、ＧＯＬＤ長とＬＤＤ長との和の上限値は次のように見積もられる。まず、ＬＤＤ長の上限値は前述したＬＤＤ長とＯＮ電流との関係のグラフから求められる。そして、その求められたＬＤＤ長の上限値と、前述したＧＯＬＤ長の上限値条件によって見積もられるＧＯＬＤ長の上限値との和が、ＧＯＬＤ長とＬＤＤ長との和の上限値として見積もられる。
【００７３】
なお、上述した各薄膜トランジスタでは、一つのゲート電極を備えた薄膜トランジスタを例に挙げて説明したが、この他に、たとえば図２５に示すように、ドレイン領域とソース領域との間に２つのゲート電極を備えたデュアルゲート構造の薄膜トランジスタであってもよい。また、３以上のゲート電極を備えた薄膜トランジスタであってもよい。
【００７４】
また、上述した各半導体装置における薄膜トランジスタのゲート電極として、金属シリサイド膜８を含む下部電極８ａと、金属膜７からなる上部電極７ａとを備えたゲート電極９を例に挙げて説明した。この他に、互いにエッチング特性の異なる導電性膜を形成し、所定のレジストパターンをマスクとして導電性膜にエッチングを施すことにより、自己整合的に第１の幅Ｗ１を有する下部電極とその第１の幅Ｗ１よりも短い第２の幅を有する上部電極を備えたゲート電極を形成することができるとともに、そのようなゲート電極をマスクとしてＬＤＤ領域およびＧＯＬＤ領域を自己整合的に形成することができる。
【００７５】
なお、今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】同実施の形態において、図１に示す半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図１１】同実施の形態において、薄膜トランジスタのＯＮ電流の結果を示す図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】実施の形態３において、ソース・ドレイン耐圧のＧＯＬＤ領域の不純物濃度依存性を示すグラフである。
【図１９】実施の形態４において、ソース・ドレイン耐圧のＧＯＬＤ領域の不純物濃度依存性を示すグラフである。
【図２０】実施の形態５において、ソース・ドレイン耐圧のＬＤＤ領域の不純物濃度依存性を示すグラフである。
【図２１】実施の形態６において、ソース・ドレイン耐圧のＧＯＬＤ長依存性を示すグラフである。
【図２２】実施の形態７において、ソース・ドレイン耐圧のＬＤＤ長依存性を示すグラフである。
【図２３】実施の形態８において、ＯＮ電流のＬＤＤ長依存性を示すグラフである。
【図２４】実施の形態９において、ソース・ドレイン耐圧のＧＯＬＤ長とＬＤＤ長との和の依存性を示すグラフである。
【図２５】変形例に係る半導体装置の断面図である。
【符号の説明】
【００７７】
１  ガラス基板、２  シリコン窒化膜、３  シリコン酸化膜、４  多結晶シリコン膜、４ａａ，４ａｂ，４ａｃ，４ａｄ，４ａｅ，４ａｆ，４ａｇ  不純物領域、５  ゲート絶縁膜、６  非晶質シリコン膜、７  金属膜、８  金属シリサイド膜、９  ゲート電極、１０  層間絶縁膜、１０ａ，１０ｂ  コンタクトホール、１１ａ  ソース電極、１１ｂ  ドレイン電極、４０  チャネル領域、４１，４２  ＧＯＬＤ領域、４３，４４  ＬＤＤ領域、４５  ソース領域、４６  ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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