(57)【要約】【課題】ループ利得の変動を抑圧できるループ利得検出回路を備えたＰＬＬ回路を提供する。【解決手段】ループ利得検出にあたっては、まず、位相比較器１０１の第２の入力（ＩＮ−２）への入力信号の周波数を変化させ、その変化に対する応答を電圧制御型発信器１０２の出力で検出する。検出手段としては、電圧制御型発信器１０２の出力にカウンタ１０３を接続し、そのカウンタ１０３の出力に積分器１０４を接続することで行う。この検出結果をチャージポンプ１０５の電流値にフィードバックすることで、位相同期ループ特性を最適化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電圧制御発振器と、
前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを具備し、
前記第１のループフィルタの出力が前記第１の電圧制御発振器の入力に接続されて成り、
前記第１の位相比較器の前記第２の入力に、第１の基準信号と周波数が変化するループ特性検出用の第１の信号源とを選択的に接続可能に構成され、
前記第１の信号源は、前記第１の基準信号を発生させる過程で生じる遅延を補償する構成を有することを特徴とする位相同期ループ回路。
【請求項２】
請求項１において、
前記第１の電圧制御発信器の出力に接続された第１のカウンタと、
前記第１のカウンタの出力に接続された第１の積分器と、
前記第１の積分器の検出結果に基いてループ特性を検出する制御部とを有することを特徴とする位相同期ループ回路。
【請求項３】
請求項１において、
前記周波数が変化する第１の信号源は、前記周波数をフラクショナル周波数に設定し得るものであることを特徴とする位相同期ループ回路。
【請求項４】
請求項１において、
前記周波数が変化する第１の信号源は、第１のシグマデルタ変調器を含むことを特徴とする位相同期ループ回路。
【請求項５】
請求項１において、
前記第１の位相比較器の前記第１の入力側に設けられた第１のスイッチと、前記第２の入力側に設けられた第２のスイッチとを備え、
前記第１のスイッチは、前記位相同期ループ回路の動作状態応じて、前記第１の入力を、前記第１の周波数変換回路の出力に直接的に接続された第１のパスと、前記第１の周波数変換回路の出力が分周器を経由して接続された第２のパスのいずれかに切替えられるように構成され、
前記第２のスイッチは、前記位相同期ループ回路の動作状態応じて、前記第２の入力を、前記第１の基準信号もしくは前記周波数が変化する第１の信号源のいずれかに切替えられるように構成されていることを特徴とする位相同期ループ回路。
【請求項６】
請求項２において、
前記第１の積分器を複数段の積分器で構成したことを特徴とする位相同期ループ回路。
【請求項７】
請求項２において、
前記第１の積分回路で用いるクロックとして、前記第１の位相比較器の第１の入力側の入力信号を用いることを特徴とする位相同期ループ回路。
【請求項８】
請求項５において、
前記第１の基準信号を生成するためのローカル信号と、前記第１の周波数変換回路へ入力するローカル信号とを、フラクショナル型の発信器からなる同一の高周波発信器で生成することを特徴とする位相同期ループ回路。
【請求項９】
請求項４において、
前記第１の信号源の分周器の出力信号を、前記シグマデルタ変調器のクロックとして使用することを特徴とする位相同期ループ回路。
【請求項１０】
請求項９において、
ループ特性検出モードにおいて、前記第１のスイッチは、前記第１の周波数変換回路の出力が２分周器を経由して接続された第２のパスに接続され、通常モードの１／２の周波数を前記第１の位相比較器の入力信号として用いるように構成されていることを特徴とする位相同期ループ回路。
【請求項１１】
請求項７において、
前記第１のシグマデルタ変調器を動作させた状態で位相同期ループをロック状態にし、異なる動作状態に変化させることで、ループ特性を検出するための信号を生成することを特徴とする位相同期ループ回路。
【請求項１２】
請求項２において、
前記周波数が変化するループ特性検出用の第１の信号源は、ループ特性検出用の第１の周波数ｆ１と第２の周波数ｆ２のステップ状に変化する周波数を与えるものであり、前記ステップ入力後の第２の周波数ｆ２の継続時間は、時定数に基く所定の値であることを特徴とする位相同期ループ回路。
【請求項１３】
請求項１２において、
前記第１の周波数ｆ１の継続時間と前記第２の周波数ｆ２の継続時間を相違させたことを特徴とする位相同期ループ回路。
【請求項１４】
請求項２において、
前記制御部は、
前記第１の位相比較器の前記第２の入力に、ループ特性検出用の第１の周波数ｆ１と第２の周波数ｆ２がステップ状に印加されたときの前記第１の積分器による測定時間を、前記第１の周波数ｆ１と前記第２の周波数ｆ２とで相違させたことを特徴とする位相同期ループ回路。
【請求項１５】
請求項２において、
前記積分器のクロックとして、前記高周波発信器の出力信号を分周器で分周した信号を使用することを特徴とする位相同期ループ回路。
【請求項１６】
第１の電圧制御発振器と、
前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有するオフセットＰＬＬ送信機であって、
前記第１の位相比較器の前記第２の入力に、周波数が可変でかつ分周数を変化させた周波数に設定し得るループ特性検出用の第１の信号源が接続可能に構成され、
前記第１の電圧制御発振器の出力側に接続された第１のカウンタと、
前記第１のカウンタの出力に接続された第１の積分器と、
前記第１の積分器の検出結果に基いてループ特性を検出し、検出結果を前記チャージポンプの電流値にフィードバックする制御部とを備えたことを特徴とするオフセットＰＬＬ送信機。
【請求項１７】
ＰＬＬ送信機を含むシンセサイザブロックを有する通信用高周波集積回路であって、
前記ＰＬＬ送信機は、
第１の電圧制御発振器と、
前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有するＰＬＬ送信機であり、
前記第１の位相比較器の前記第２の入力に、周波数が可変でかつ分周数を変化させた周波数に設定し得るループ特性検出用の第１の信号源が接続可能に構成され、
前記第１の電圧制御発振器の出力側に接続された第１のカウンタと、
前記第１のカウンタの出力に接続された第１の積分器と、
前記第１の積分器の検出結果に基いてループ特性を検出し、検出結果を前記チャージポンプの電流値にフィードバックする制御部とを備えたことを特徴とする通信用高周波集積回路。
【請求項１８】
請求項１７において、
平面形状が実質的に矩形の半導体チップの第１の角に、前記第１の電圧制御発振器を位置させ、
前記第１の周波数変換回路を前記半導体チップの第２の角に位置させ、
前記第１の電圧制御発振器と前記第１の周波数変換回路との間に、前記第１のカウンタと前記第１の積分器および前記制御部とを配置した、
ことを特徴とする通信用高周波集積回路。
【請求項１９】
請求項１８において、
前記第１の基準信号を生成するためのローカル信号と前記第１の周波数変換回路へ入力するローカル信号とを生成するフラクショナル型の第２の電圧制御発振器と、該第２の電圧制御発振器の基準信号のクロック信号を生成するための電圧制御型水晶発振器とを有してなり、
前記半導体チップは平面形状がほぼ正方形であり、
前記第２の電圧制御発振器を、前記半導体チップの前記第１、第２の角を含まない辺の近傍に配置し、
前記電圧制御型水晶発振器を前記半導体チップの第３の角に位置させた、
ことを特徴とする通信用高周波集積回路。
【請求項２０】
高周波集積回路部と、ベースバンド信号処理を行うＬＳＩ部とパワーアンプ部とアンテナ部と基準信号を生成するクリスタル部で構成された、マルチバンド方式の移動体通信システムであって、
前記高周波集積回路部は、ＰＬＬ送信機を含むシンセサイザブロックを有しており、
前記ＰＬＬ送信機は、
第１の電圧制御発振器と、
前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有するＰＬＬ送信機であり、
前記第１の位相比較器の前記第２の入力に、周波数が可変でかつ分周数を変化させた周波数に設定し得るループ特性検出用の第１の信号源が接続可能に構成され、
前記第１の電圧制御発振器の出力側に接続された第１のカウンタと、
前記第１のカウンタの出力に接続された第１の積分器と、
前記第１の積分器の検出結果に基いてループ特性を検出し、検出結果を前記チャージポンプの電流値にフィードバックする制御部とを備えたことを特徴とする無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期（ＰＬＬ）回路のループ特性検出回路に係り、特に位相同期ループの回路のループ利得検出方式及びその検出方式に基づいたループ利得検出回路を備えたＰＬＬ回路を内蔵するオフセットＰＬＬ送信機、高周波集積回路及び無線通信システムに関する。
【背景技術】
【０００２】
ＰＬＬを用いた送信回路として、例えば非特許文献１〜３に記載されたものがある。これらは、いずれも、フラクショナルＮ型ＰＬＬでループ帯域を校正する送受信システムである。
【０００３】
まず、非特許文献１の送受信システムは、ループ帯域を検出するための信号としてベースバンドからのデータ信号で０１０１のパターンを入力して矩形波を作成し、この矩形波をフラクショナルＮ型ＰＬＬに入力している。ループ帯域の検出は、電圧制御型信号源の出力をモニタして行っている。
【０００４】
非特許文献２の送受信システムでは、ループ帯域を検出するための信号として送信中のデータ信号を用いている。検出方法としては、電圧制御型信号源の出力をモニタし、位相成分をデジタル化することで、ベースバンドからのデータ信号と比較し、さらに積分することでループ帯域を検出している。
【０００５】
非特許文献３の発明は、フラクショナルＮ型のＰＬＬにおけるループ帯域の校正システムを対象としている。ループ帯域を検出するための信号として、シグマデルタ変調器を介して、ＰＬＬにおける分周器にステップ信号を入力している。この場合、位相比較器における、フィードバック入力側の信号が状態遷移する。
【０００６】
一方、非特許文献４には、Digital Frequency Locked Loopでループ帯域の校正を行う送受信システムが開示されている。この場合、キャリブレーション専用のチャージポンプ型ＤＡ変換器とループフィルタを使用し、電圧制御型電圧源に異なる２つの電圧を与え、そのときの周波数の変化から電圧制御型電圧源での利得を検出して、ループ帯域の校正を行っている。
【０００７】
【非特許文献１】S.T. Lee et al., "A 1.5V 2.8mA Fully-Integrated Fast-Locking Quad-Band GSM-GPRS Transmitter with Digital Auto-Calibration in 130nm CMOS", ISSCC Dig. Tech. Papers, pp188-189 (Feb. 2004)
【非特許文献２】D. R. McMahill and C.G. Sodini, "A 2.5-Mb/s GFSK 5.0-Mb/s 4-FSK Automatically Calibrated Sigma Delta Frequency Synthesizer" IEEE Journal of Solid State Circuit (Jan. 2002)
【非特許文献３】Yukinori Akamine et al., "A Loop Bandwidth Calibration System for Fractional-N System for Fractional-N Synthesizer and ΔΣPLL Transmitter" Session 17.4 ISSCC 2005 (Feb. 2005)
【非特許文献４】Bill Huff, "A fully-integrated Bluetooth synthesizer using digital pre-distortion for PLL-based GFSK modulation" 2003 IEEE RFIC symposium (Jun. 2003)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
無線送信機では送信に用いられる周波数が決められており、隣接する周波数帯を用いる機器に悪影響を与えないために一定の周波数精度を持つことが要求される。すなわち、携帯・自動車電話では、多くの端末が同時に電波を利用するため、個々の端末は使用周波数を変えたり、時分割を行ったりしてお互いの干渉が無いように制御されている。例えばＧＳＭ（Global System for Mobile Communications）規格の携帯電話では、２００ｋＨｚ間隔でチャネルを設定して利用している。これによりＶＣＯの発振周波数を２００ｋＨｚ刻みで設定することが必要になるが、分周比は整数であるため、ＶＣＯの周波数は基準周波数の整数倍の値しか取れず、細かな周波数設定ができない。このため、分周比を時間的に細かく変化させ、擬似的に中間の周波数を作り出す必要がある。この分周比を変化させる処理は、シグマデルタ変調と呼ばれる。
【０００９】
携帯・自動車電話で要求される周波数精度は、高周波発振器の持つ精度を超えるものであるため、一般的には水晶発振器のような高い周波数精度を持つ素子を参照信号として、ＰＬＬ回路を構成し、高周波発振器の周波数精度を向上している。ＰＬＬ回路は、入力信号と回路に内蔵された発振器からの信号とを比較して、周波数や位相のずれを検知し、その誤差を発振器ヘフィードバックして出力信号を生成する。
【００１０】
従来、PLL回路に用いられるループフィルタ回路は、抵抗値や容量値などの素子数が大きいことに加え、LSIに集積化した場合、素子ばらつきの影響でアナログ精度が低減し校正精度の劣化を招くこと、回路規模が大きくなること、校正時問がかかってしまうことなどから、外付け部品が使われていた。
【００１１】
しかし、移動体通信機器は、より小型化することを常に求められている。外付け部品の削減は、移動体通信機器の集積化、小型化を促進する上での大きな課題の１つである。このため、校正精度を劣化させることなく、ループフィルタ回路をPLL回路に集積化できる技術の開発が求められている。
【００１２】
外付け部品の削減策の一環としてループフィルタをＩＣ内に内蔵する場合には、素子のバラツキが大きくなり、設計値からの差が顕著になる。すなわち、位相同期ループのループ帯域は、電圧制御型発信器の感度や、ループフィルタを構成する素子のバラツキにより、設計値から大きく外れることがある。ＧＭＣ型のフィルタを採用すればバラツキの影響を小さくできるが、ノイズの影響が大きくなり、特に、雑音レベルの要求が厳しいシステムでは、これが大きな問題となる。そのため、ＧＭＣ型のフィルタを採用することなく、ループ帯域をより高精度で最適化する手法が必要となる。
【００１３】
また、近年における携帯電話用システムでは、各ユーザーに割り当てられる時間が有限であり、短時間でループ帯域を最適化する手法が必要である。
【００１４】
非特許文献１に開示されたシステムは、特殊なデータ信号源を用意する必要があり、また、使用用途がフラクショナルＮ型ＰＬＬに限定される。さらに、プリエンファシス部を最適化しループ帯域を校正しており、プリエンファシスを行っているＰＬＬでなくては使用できない点と、ループ帯域を校正する時間が課題として残る。
【００１５】
非特許文献２に開示されたシステムも、使用用途がフラクショナルＮ型ＰＬＬに限定されるので、ループ帯域の校正には、長い時間が必要である。
【００１６】
非特許文献３に開示されたシステムは、ループ帯域の校正を容易にし得るように改善された方式ではあるが、フラクショナルＮ型ＰＬＬを前提としたシステムであり、汎用性が無い。
【００１７】
ここで、フラクショナルＮ型ＰＬＬについて説明を補足する。この方式は、分周比を変化させるシグマデルタ変調（ΣΔ変調）を用いることにより、電圧制御発振器（ＶＣＯ）の発信周波数を細かく制御している。しかし、分周比を変化させるのにΣΔ変調を採用しているため、広帯域化が困難であり、かつ、位相雑音が大きく雑音レベルの要求が厳しいシステムには適さない、という欠点がある。さらに、ＰＬＬを構成するＶＣＯが、出力の負荷変動に対して感度が高く、この点からも広帯域化に適さない、という欠点がある。  
このように、非特許文献１〜３に開示されたシステムは、オフセットＰＬＬ送信機を代表とする、様々な方式のＰＬＬに適用することができない。
【００１８】
一方、非特許文献４に開示された装置は、ループ帯域を校正するための専用の回路として、ループフィルタやＤ／Ａ変換器といった、大きな規模の回路が必要であり、移動体通信機器の集積化、小型化の要求には適さない。
【００１９】
本発明の目的は、様々なタイプの位相同期ループにおけるループ帯域を、短い時間で、かつ高精度に、最適なものに設定できる校正システムを具備する位相同期ループ回路及び通信用半導体集積回路及び無線通信システムを提供することにある。  
本発明の他の目的は、様々なタイプの位相同期ループにおけるループ帯域を、簡単な構成で、かつ、短い時間でかつ高精度に設定でき、ＰＬＬ回路に集積化して高集積化・低消費電力化を図ることができる校正システムを具備する位相同期ループ回路及び通信用高周波集積回路を提供することにある。  
本発明の他の目的は、様々なタイプのＰＬＬに適用することができ、位相雑音が少なく負荷変動の影響を受けにくい、位相同期ループ回路及び通信用高周波集積回路及び無線通信システムを提供することにある。
【００２０】
本発明の他の目的は、様々なタイプの位相同期ループにおけるループ帯域を、簡単な構成で高精度に設定でき、ＰＬＬ回路に集積化して高集積化・低消費電力化を図ることができると共に、低雑音でかつチップ面積を削減できる通信用高周波集積回路を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の代表的手段の一例を示せば次の通りである。すなわち、本発明の位相同期フープ回路は、第１の電圧制御発振器と、前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを具備し、前記第１のループフィルタの出力が前記第１の電圧制御発振器の入力に接続されて成り、前記第１の位相比較器の前記第２の入力に、第１の基準信号と周波数が変化するループ特性検出用の第１の信号源とを選択的に接続可能に構成され、前記第１の信号源は、前記第１の基準信号を発生させる過程で生じる遅延を補償する構成を有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ＰＬＬ回路のループ利得の測定結果によりチャージポンプ電流を可変できるため、短い時間でかつ高精度に最適のループ帯域を設定できる校正システムを提供できる。また、本発明は、フラクショナルＮ型ＰＬＬのみならず、オフセットＰＬＬ送信機を代表とするチャージポンプ電流を可変とする様々なタイプのＰＬＬに適用できるという利点がある。
【発明を実施するための最良の形態】
【００２３】
本発明に係る実施の形態について、添付図面を参照しながら以下詳細に説明する。図１は、本発明の実施形態としてのループ利得の変動を抑圧できるループ利得検出回路を備えたＰＬＬ回路の基本構成を示す、ブロック図である。  
図１において、位相同期ループ（ＰＬＬ）回路は、第１のループフィルタ１００と、この第１のループフィルタの出力が周波数制御端子に接続された第１の電圧制御発振器１０２と、この第１の電圧制御発振器の出力が接続される第１の周波数変換回路（ＤＣＭ）１０７と、第１の位相比較器（ＰＤ）１０１と、この第１の位相比較器１０１の出力と第１のループフィルタ１００の入力の間に接続される第１のチャージポンプ回路（ＣＰ）１０５とを備えている。
【００２４】
第１の位相比較器１０１は、第１の周波数変換回路１０７の出力が接続された第１の入力（ＩＮ−１）と、第１の基準信号（ｆＲＥＦ１）１１２が接続された第２の入力（ＩＮ−２）とを備えている。また、第１の位相比較器１０１の第２の入力（ＩＮ−２）には、切り替えスイッチ１０７を介して、前記第１の基準信号とは別の、ステップ信号（第２の基準信号）を接続できる。第２の入力（ＩＮ−２）に接続される第１の基準信号１１２は、例えばシンセサイザ（高周波発信器）１０８の出力信号を利用して生成される送信信号である。また、第２の基準信号は、例えばシンセサイザ１０８の出力信号を基に第１の信号源１０９から供給されシグマデルタ変調回路１１１により周波数が変調されたループ特性検出用のステップ信号である。さらに、第２の基準信号を発生する第１の信号源１０９は、第１の基準信号（ｆＲＥＦ１）を発生させる過程で生じる遅延を補償する構成を有する。
【００２５】
このＰＬＬ回路において、ループ特性検出にあたっては、第１の信号源１０８から供給される位相比較器１０１の第２の入力（ＩＮ−２）への入力信号の周波数をステップ状に変化させ、その変化に対する応答を電圧制御型発信器１０２の出力で検出する。検出手段は、例えば、電圧制御型発信器１０２の出力に接続されたカウンタ１０３の出力に積分器１０４を接続することで実現される。
【００２６】
制御部２２０の演算部において、この積分器１０４による検出結果に基きチャージポンプ電流値の算出を行い、チャージポンプ１０５にフィードバックする。  
ＶＣＯの発振周波数の電圧制御感度をＫｖ、チャージポンプ１０５の駆動電流をＩcp、容量をＣとすれば、これらの値とループ利得とは次式の関係にある。  
ループ利得∝（Ｉcp・Ｋｖ）／Ｃ
この関係を利用して、チャージポンプ電流Ｉcpを最適化することで、ループ帯域を校正し、ＰＬＬ回路の位相同期ループ特性を最適化することができる。
【００２７】
本実施形態では、特に、第２の基準信号を生成する第１の信号源１０９において、シグマデルタ変調回路１１１が発生する周波数を、フラクショナル周波数（ＲＦＶＣＯの周波数に対する少数分周比）に設定する構成とすることにより、遅延要素によるバラツキを低減することができる。
【００２８】
本実施形態では、位相比較器１０１における基準信号入力側（ＩＮ−２）に、ループ帯域を検出するための信号を直接入力する。そのため、オフセットＰＬＬ送信機を代表とする、チャージポンプ電流を可変とする様々なタイプのＰＬＬに適用することができる。
【００２９】
また、本実施形態によれば、ループ帯域を校正する時間が短いという利点がある。さらに、本来はローカル用に使用する信号を分周器を用いて分周して位相比較器の基準信号側（ＩＮ−２）に入力しており、ローカル信号を有効利用できる。
【００３０】
本実施形態の校正回路は、ステップ応答検出に必要なカウンタ１０３、積分器１０４等を全てデジタル回路で構成することが可能であり、PLL回路への集積化が可能である。
【００３１】
また、位相雑音が少なく負荷変動の影響を受けにくい、位相同期ループ回路を実現することができる。また、PLL回路のアナログ特性は、誤差フィードバック量、発振器の制御感度、ループフィルタの特性などで決まるが、本実施例の校正回路によれば、これらのすべて性能バラツキを、高い校正精度で、一括校正することが可能である。これにより、ループフィルタ回路の全体をPLL回路に集積化し、高周波アナログLSIの小型、高性能化を実現することができる。
【００３２】
なお、積分器１０４の出力に更に積分器を多段に接続すれば、検出精度の向上を図ることができる。
【００３３】
本発明のより具体的な実施の形態について、添付図面を参照しながら以下詳細に説明する。
【実施例１】
【００３４】
本発明の第１の実施例について図２から図７を用いて説明する。本実施例は、オフセットＰＬＬ型の位相同期ループ回路に、ステップ波形を入力し、その応答を電圧制御型発信器２０１の出力で検出するというものである。
【００３５】
まず、図２で、本発明の第１の実施例になるオフセットＰＬＬ型位相同期ループ回路およびそれを含むオフセットＰＬＬ送信機の全体の構成及び動作を説明する。  
最初に、オフセットＰＬＬの構成及び動作の原理について簡単に説明する。オフセットＰＬＬ型の位相同期ループ回路は、電圧制御型発振器（ＶＣＯ）２０１とダウンコンバージョンミキサ（ＤＣＭ）２０２と位相比較器（ＰＤ）２０３とチャージポンプ（ＣＰ）２０４とループフィルタ（ＬＦ）２０５とで構成されている。
【００３６】
このＰＬＬ回路の位相比較器２０３の第１の入力（ＩＮ−１）に、スイッチ２２１を介してＶＣＯ２０１の出力が入力される。このＶＣＯ２０１の出力は、スイッチ２１６を介して位相比較器２０３の第２の入力（ＩＮ−２）に入力された第１の基準信号（ｆＲＥＦ１）と比較され、比較の結果得られた位相誤差に基づいて、パルス幅が決定される。そして、このパルス幅の電流をチャージポンプ２０４より出力し、ループフィルタ２０５で積分した後、ＶＣＯ２０１の周波数制御端子に帰還する。このようにして、ＰＬＬ回路は、位相比較器２０３における第１の入力（ＩＮ−１）と第２の入力（ＩＮ−２）の位相誤差が最小になる状態に収束する。
【００３７】
この位相同期ループ回路において、送信モード時には直交変調器２０６からの送信信号（ｆＲＥＦ１）を、位相比較器２０３の第２の入力（ＩＮ−２）に基準信号として入力することで電圧制御型発振器２０１の出力に変調信号が発生する。フラクショナル型のシンセサイザ２０７を用いる場合は、直交変調器２０６へ入力するローカル信号と、ダウンコンバージョンミキサ（ＤＣＭ）２０２へ入力するローカル信号を同一のシンセサイザ２０７から生成することが可能である。この場合、一例として、直交変調器２０６へのローカル信号には、シンセサイザ２０７の出力信号を、分周器２０８を用いて１０から１３の値で分周を行い、更に９０度シフタ２０９を通した信号を用いる。このときに、ダウンコンバージョンミキサ（ＤＣＭ）２０２へのローカル信号には、シンセサイザ２０７の出力信号を分周器２１０で２分周または４分周した信号を用いる。
【００３８】
なお、シンセサイザ２０７の基準信号のクロック信号を生成するために、電圧制御型水晶発振器（ＶＣＸＯ）２４０が設けられている。この電圧制御型水晶発振器２４０は、水晶発振器２４２と同調して、基準信号を生成する。
【００３９】
次に、ループ特性検出に用いるステップ波形の生成装置及び生成方法について説明する。まず、ステップ波形の生成装置は、シンセサイザ２０７の出力信号を分周する分周器２１１と、その分周数を制御するシグマデルタ変調回路２３２で構成されている。分周器２１１は、分周器２１２、分周器２１３、および分周器２１４を有し、その出力信号は、ローパスフィルタ２１５及びスイッチ２１６を介して位相比較器２０３の第２の入力（ＩＮ−２）に送られる。
【００４０】
分周器２１１では、まずシンセサイザ２０７の出力信号を分周器２１２で４分周して、その出力を分周器２１３で１０から１３分周数する。この１０から１３分周器をシグマデルタ変調器２３２で制御し、フラクショナル動作させる。その出力を分周器２１４で２分周する。分周器２１１の構成はこの例に限定されるものではない。
【００４１】
なお、分周器２１１の分周器２１４の出力信号をシグマデルタ変調器２３２のクロックとして使用すれば、分周器２１１とシグマデルタ変調器２３２の同期がとれるため、都合が良い。
【００４２】
位相比較器２０３の第１の入力（ＩＮ−１）側にあるスイッチ２２１には、ダウンコンバージョンミキサ（ＤＣＭ）２０２の出力が直接供給される第１のパスと、２分周器２１９及びローパスフィルタ２２２を経由する第２のパスとが接続されている。スイッチ２２１は、位相同期ループ回路の動作状態、すなわち通常モードあるいはループ特性検出モードに応じて、切り替えられる。
【００４３】
また、位相比較器２０３の第２の入力（ＩＮ−２）側にあるスイッチ２１６も、位相同期ループ回路の動作状態、すなわち通常の通信モードあるいはループ特性検出モードに応じて動作し、直交変調器２０６からの送信信号もしくはローパスフィルタ２１５からのループ特性検出用信号のいずれかを選択する。
【００４４】
次に、ループ特性検出用ステップ信号について説明する。分周器２１１の出力信号は、ローパスフィルタ２１５で波形を整えた後に、スイッチ２１６を介して位相比較器２０３の第２の入力（ＩＮ−２）に入力される。ループ特性検出モードのとき、スイッチ２１６は、ローパスフィルタ２１５側のループ特性検出用信号を選択する。
【００４５】
このとき、位相比較器２０３の第１の入力（ＩＮ１）に対応する入力スイッチ２２１では、２分周器２１９を経由する第２のパスを使用する。これは、ループ特性検出モードにおいて、シグマデルタ変調器２３２の動作クロックを抑えるために、通常モードの１/２の周波数を位相比較器２０３の入力信号として用いるためである。
【００４６】
ループ特性検出用のステップ信号は、シグマデルタ変調器２３２で分周器２１１の分周数を変化させることで行う。シグマデルタ変調器を用いることで、ループ特性検出に適した任意の微小な周波数ステップ信号を容易に生成することが可能である。
【００４７】
次に、ループ特性検出モード時に、第１の基準信号すなわち直交変調器２０６からの送信信号（ｆＲＥＦ１）を発生させる過程で生じる遅延を補償する構成について説明する。本実施例の位相同期ループ回路において、ループ特性検出のためのオフセットＰＬＬ中のステップ信号は、シグマデルタ変調器２３２で分周器２１１の分周数を変化させることで行っている。この場合、分周器２１１の分周比をフラクショナル値からフラクョナル値へステップさせる。すなわち、本実施例では、ループ特性検出モード時に分周器２１１が、フラクショナル値からフラクョナル値へステップするように制御することで、第１の基準信号（ｆＲＥＦ１）を発生させる過程で生じる遅延を補償している。
【００４８】
次に、ループ特性の検出装置について説明する。ループ特性を検出する装置としては、電圧制御型発振器２０１の出力にカウンタ２１７を設け、その出力に積分器２１８を接続する。カウンタ２１７のカウント値をサンプリングするクロックとしては、ダウンコンバージョンミキサ２０２の出力を分周器２１９で２分周した信号を用いると、安定した精度が得られる。検出した結果は、制御部２２０の演算部で線形近似による簡単な計算処理を得て、チャージポンプ２０４の電流値が最適になるように、反映される。この制御部の詳細については、後で説明を記載する。
【００４９】
次に、位相同期ループ回路のループ特性を検出するシーケンスを、図３と図４（図４Ａ、図４Ｂ）を用いて説明する。
【００５０】
まず、図２のシステムの各部における動作波形を図３に記す。波形３０１は、シグマデルタ変調器２３２に入力されるステップ信号で、例えば通常動作で１１分周を使いたい場合は、１０．９分周から１１．１分周といった１１分周付近でのフラクショナルなステップ信号を入力する。波形３０２は、電圧制御型電圧源２０１の出力での周波数変化の様子である。波形３０１のステップ信号が、オフセットＰＬＬがロックしている状態で、位相比較器２０３に入力されると、波形３０２で見られるように、ループ利得が適正値よりも高い場合には、電圧制御型電圧源２０１の出力における周波数変化は早く、ループ利得が適正値よりも低い場合には、周波数変化は遅くなる。
【００５１】
波形３０３は、オフセットＰＬＬがロックしている状態でのカウンタ２１７の出力の様子である。波形３０４は、ステップ応答におけるカウンタ出力の様子で、ステップ波形が入力された瞬間にカウント値ゼロから再開される。ループ利得が適正値よりも高い場合と低い場合で、カウント値の差異が見られるが、その差異は、微小である。
【００５２】
波形３０５は、カウント値をサンプリングするためのクロックで、この場合、分周器２１９の出力信号が用いられる。このクロックでサンプリングされたカウント値は、後段の積分器２１８で積分される。波形３０６は、積分器２１８の積分値で、オフセットＰＬＬがロックしている状態での変化である。波形３０７は、同じく積分器２１８の積分値で、ステップ応答における積分値の変化である。ループ利得が高い場合と低い場合で、積分値は異なり、その差異は、カウンタ２１７での差異と比較して、大きい。すなわち、積分することでより高精度に差異を検出できる。
【００５３】
波形３０７の終端Bと、波形３０６の終端Aの値の差(B-A)は、ループ利得の逆数(１/Loop-gain)に対してほぼ比例関係で変化する。この比例関係を制御部２２０の演算で利用している。
【００５４】
次に、図４Ａ、図４Ｂを使って、実施例１におけるループ特性検出モード時の動作シーケンスを説明する。図４Ａはループ特性検出処理のフローチャート、図４Ｂはループ特性検出処理のタイムチャート及びそれに対応する電圧制御型発振器（ＶＣＯ）２０１の周波数特性を示す図である。
【００５５】
まず、シンセサイザ２０７をロック状態にする(４０１)。次に、ＶＣＯ２０１にプリチャージを行った後、time＝ｔ１でオフセットＰＬＬをロック状態（周波数ｆ１）にする(４０２)。このとき、位相比較器２０３の第２の入力（ＩＮ２）に対応するスイッチ２１６と位相比較器２０３の第１の入力（ＩＮ１）に対応するスイッチ２２１は、共にループ特性を検出する検出モードである。
【００５６】
この状態（ｔ２）で、図３の波形３０６における終端Aの値を測定し(４０３)、レジスターに保持する（ｔ３）。次に（ｔ４）、シグマデルタ変調器２３２からステップ信号（周波数ｆ２）を入力する(４０４)。このときのステップ応答を図３の波形３０７の終端Bで測定する(４０５)。次に（ｔ５）、波形３０６の終端Aの値との差(B-A)を計算する(４０６)。制御部２２０で、チャージポンプ電流値の算出を行い、チャージポンプ２０４の値へフィードバックし(４０７)、送信周波数ｆtxの前後で帯域制御を行ない、オフセットＰＬＬをロック状態にする（ｔ６）。これにより、ループ特性検出のためのキャリプレーションが完了し、通常の通信モードに移行する（ｔ７）。
【００５７】
次に、図５を用いて、本実施例のカウンタ回路２１７及びアキュムレータ回路２１８の構成の詳細について説明する。カウンタ回路２１７は、ＶＣＯの信号（ｆＶＣＯ）で駆動される８ビット同期カウンタ（８ｂＳＹＮＣ＿ＣＴ）５０１と、このカウンタの出力で駆動される８ビット同期カウンタ（８ｂＳＹＮＣ＿ＣＴ）５０２で構成される。カウント経過を基準クロックＲＥＦＣＬＫの周期でラッチ（ＬＡＴ）５０３に取りこみ、インバータ５０４で反転させたクロックでアキュムレータ（ＡＣＬ）回路２１８に取りこむ。ラッチ５０３の取り込みタイミングと、ＶＣＯ２０１のカウントタイミングの衝突を防止するため、ラッチ５０３を駆動する前に、基準クロックをＶＣＯ信号でＤラッチ回路（Ｄ−ＬＡＴ）５０５をたたくことで、タイミングを合わせる。カウント開始はリセット信号（ＲＳＴ）の解除によって開始されるが、これも同様に、Ｄラッチ回路５０６を基準クロック、ＶＣＯ信号との衝突を防止するため、基準クロック、ＶＣＯ信号でたたきなおすことでタイミングを合わせる。データ読出し信号（ＲＤ）は、例えば、Ｈｉｇｈ状態でラッチ回路５０３をアクティブにし、アキュムレータ２１８の出力を比較演算部に出力する。
【００５８】
次に、図２の制御部２２０の構成及び作用の詳細について図６を使って説明する。制御部２２０では、図３に示す波形３０７の終端Bと、波形３０６の終端Aの値との差(B-A)が、ループ利得の逆数(１/Loop-gain)に対してほぼ比例関係で変化するという事実を利用した演算処理を行う。波形３０６における終端Aの積分結果（６０１）と、波形３０７における終端Bの積分結果（６０２）を、まず引き算し(B-A)、検出用に使うステップ信号が、ステップアップ/ダウン信号かにより極性を変える（６０３）。この結果から、設定したいループ帯域に応じた、基準値６０４を引き、係数６０５を掛ける。基準値６０４と係数６０５に対しては、位相同期ループの出力周波数により依存性があるため、出力周波数により値が変化するようにレジスタを用意する。この演算結果６０６は、検出時のループ利得に対して、どの割合でループ利得を変化させれば最適なループ利得かを示す値である。この演算結果６０６を、検出時に用いたチャージポンプ電流値６０７に掛けることで、最適なループ帯域にするためのチャージポンプ電流値（Ｉcp）６０８を決定する。
【００５９】
図７は、図２の可変電流型のチャージポンプ（ＣＰ）の具体例を示す図である。チャージ電流源７０１を並列につなぎ、幾つ動作させるかにより、チャージ電流値を決定する。また、ディスチャージ電流源７０２も同様に並列につなぎ、同様に幾つの電流源を動作させるかで、ディスチャージ電流値を決定する。これらの電流源を幾つ動作させるかを、チャージポンプ電流値（Ｉcp）６０８により決定する。
【００６０】
図８に、図２の実施例に基づく、ループ特性検出のシミュレーション結果を示す。縦軸はB-Aの値で、横軸はループ利得の逆数で、値は設計値により規格化されている。図中、ループ利得の逆数が１.０のときが最適値である。この図より、B-Aの値は、ループ利得の逆数に対し、ほぼ線形であることがわかる。
【００６１】
ここで、第１の基準信号すなわち直交変調器２０６からの送信信号（ｆＲＥＦ１）を発生させる過程で生じる遅延を補償するために、ループ特性検出モード時に、クショナル値からフラクョナル値へステップするように制御することの効果を、オフセットＰＬＬ中に遅延が生じた場合のシミュレーションの結果として、図９（図９Ａ、図９Ｂ）及び図１０（図１０Ａ、図１０Ｂ）で説明する。
【００６２】
まず、図９Ａ、図９Ｂは、比較のための例であり、シミュレーションの条件として、ステップ信号生成用の分周器２１１がインテジャ値（整数値）からフラクショナル値へステップした場合の例である。図９Ａはループ利得の逆数とB-Aの値の関係、図９Ｂはループ利得の逆数とループ帯域を検出できる精度の関係を示している。図９Ａ、図９Ｂの各３本の特性曲線のうち、中央の菱形印の特性曲線は遅延の無い状態、丸印の特性曲線は４５０Ｐｓの遅延が有り、角印の特性曲線は５００Ｐｓの遅延が有る例である。図９Ｂから明らかなように、遅延に対して感度があり、ループ帯域を検出できる精度が+/-２０%を上回る場合もある。
【００６３】
次に、図１０Ａ、図１０Ｂは、本発明の実施例に対応するものであり、シミュレーションの条件として、分周器２１１がフラクショナル値からフラクョナル値へステップした場合の例である。図１０Ａはループ利得の逆数とB-Aの値の関係、図１０Ｂはループ利得の逆数とループ帯域を検出できる精度の関係を示している。この場合、電圧制御型信号源２０１と分周器２１９出力の積分用クロックにおいて、初期位相の関係が、測定４０３と測定４０４で同じ初期位相で測定できるため、遅延に対する感度を打ち消すことができる。
【００６４】
図１０Ａ、図１０Ｂの各３本の特性曲線のうち、中央の菱形印の特性曲線は遅延の無い状態、丸印の特性曲線は２５０Ｐｓの遅延が有り、角印の特性曲線は９００Ｐｓの遅延が有る例である。図１０Ｂに示すように、この場合のループ帯域を検出できる精度は+/-６%以下であり、図９Ｂの場合と比較し、精度を大幅に改善できる。
【００６５】
このように、本実施例によれば、ＰＬＬ回路のループ利得の測定結果によりチャージポンプ電流を可変できるため、短い時間でかつ高精度に最適のループ帯域を設定できる校正システムを提供できる。特に、シグマデルタ変調器を用いることで、ループ特性検出に適した微小な周波数ステップ信号を容易に生成することが可能である。
【００６６】
また、本実施例によれば、ループ利得検出回路を設けることにより、ＰＬＬ回路のループ利得の測定結果によりチャージポンプ電流を可変できるため、素子の特性ばらつきや、温度や経年変化を打ち消して、常に最適なループ帯域を保つことができる。また、短時間での自動検出が可能であり、人手の作業を必要としない。更に、本発明の検出回路は、全てデジタル回路で構成することができ、高集積化・低消費電力化を図ることができる。また、第１の基準信号すなわち直交変調器２０６からの送信信号（ｆＲＥＦ１）を発生させる過程で生じる遅延を補償することができる。
［変形例１］
なお、図３では、実施例１の位相同期ループ回路における積分器２１８による積分時間、すなわち波形３０７での積分値ゼロから終端Bまでの時間Ｔ１と、波形３０６での積分値ゼロから終端Aまでの時間Ｔ２が等しいことを前提に説明した。しかし、実施例１の変形例として、積分時間Ｔ１と積分時間Ｔ２の関係を最適化することで、差分値(B-A)とループ利得の逆数(１/Loop-gain)の比例関係を改善することもできる。
［変形例２］
また、実施例１の位相同期ループ回路では積分器２１８が一段の構成となっていたが、これに代えて、積分器を多段に接続し、前段の積分器で得られた差分値(B-A)を、後段の積分器で同期してさらに積分するように構成しても良い。このような構成とすることで、差分値(B-A)とループ利得の逆数(１/Loop-gain)の比例関係の特性がより改善され、ループ特性を検出する精度の向上を図ることができる。
【００６７】
また、第１の基準信号を発生させる過程で生じる遅延を補償する手段として、実施例１では、位相同期ループ回路において、シグマデルタ変調器２３２で分周器２１１の分周数を変化させたステップ信号を生成することで行っているが、この構成に限定されるものではない。
【実施例２】
【００６８】
次に、図１１を用いて、本発明の第２の実施例になるオフセットＰＬＬ型位相同期ループ回路およびそれを含むオフセットＰＬＬ送信機の全体の構成及び動作を説明する。先に述べた第１の実施例では、カウンタ２１７のカウント値をサンプリングするクロックとしては、ダウンコンバージョンミキサ２０２の出力を分周器２１９で２分周した信号を用いていた。積分器２１８でサンプリングに使用するクロックとしてはこれに限定されるものではない。
【００６９】
第２の実施例では、積分器２１８のクロックとして、分周器２０８の出力信号を分周器１００１でさらに８分周した信号を使用する。この場合には、ステップ信号を入力するタイミングと、分周器２０８の遅延が常に同じ関係になるようにするため、分周器２０８と分周器１００１に対して初期値を設定する必要がある。
【００７０】
本実施例によれば、ＰＬＬ回路のループ利得の測定結果によりチャージポンプ電流を可変できるため、短い時間でかつ高精度に最適のループ帯域を設定できる校正システムを提供できる。
【実施例３】
【００７１】
次に、本発明の第３の実施例を説明する。図１２により、図２等で述べた実施形態になる位相同期ループ回路を、マルチバンド方式の移動体通信システム（携帯電話）を構成する高周波ＬＳＩに適用した場合について説明する。図１２の通信システムは、高周波集積回路部１１００と、ベースバンド信号処理を行うＬＳＩ部１１０２とパワーアンプ(ＰＡ)部１１０４とアンテナ部１１１０と基準信号を生成するクリスタル部１１０５で構成されている。
【００７２】
高周波集積回路部１１００は、送信系回路（Transmitter）１１０１、ＬＳＩ部１１０２で生成された信号をＤＡ変換し送信系回路（Transmitter）１１０１へ送るＤＡコンバータ１１０３、シンセサイザブロック１２０７、及び９０度シフタ１２０９を備えている。
【００７３】
また、受信系回路として、受信信号を増幅するロウノイズアンプ（Low-noise Amplifier：LNA）１１１２、受信信号の復調を行なう復調回路、復調された信号をＡＤ変換してベースバンドLSIへ出力するＡＤコンバータ１１１３等が設けられている。
【００７４】
なお、図１２の二点鎖線で囲まれた領域の送信系回路（Transmitter）１１０１、シンセサイザブロック１２０７及び９０度シフタ１２０９は、図２や図１１のオフセットＰＬＬ送信機に対応するものである。前に述べた実施例と異なり、シンセサイザブロック１２０７と９０度シフタ１２０９は、送信系回路のみならず受信系回路のローカル信号の生成にも関与している。
【００７５】
この実施例においては、シンセサイザブロック１２０７等二点鎖線で囲まれた領域には、図２や図１１に示されているような構成を有する回路が使用されており、チャージポンプ電流を最適化することにより、ループ帯域を校正する。
【００７６】
ループ帯域の校正にあたっては、まず、シンセサイザ１２０７に基準信号を供給するクリスタル部１１０５からの信号１１０６をステップ変化させる。このステップ変化した信号は、シンセサイザ部１２０７の位相比較器の基準信号側に入力される。このステップ信号をシンセサイザにおける出力信号１１０７において、カウンタと積分器を用いて検出する。
【００７７】
このことで、シンセサイザブロック１２０７は、常に最適なループ帯域に設定され、送信用のローカル信号１１０８と受信用のローカル信号１１０９を安定に供給することができる。この実施例を用いることで、送信と受信におけるローカル信号の雑音レベルを一定に保つことが可能である。
【００７８】
また、本実施例の移動体通信システムは、シンセサイザ１２０７にループ帯域の校正システムを有するオフセットＰＬＬ送信機を採用することで、ループ帯域を校正する時間を短くできる。特に、オフセットＰＬＬ中のステップ信号の生成にシグマデルタ変調器を用いることで、ループ特性検出に適した微小な周波数ステップ信号を生成することが容易である。
【００７９】
本実施例によれば、校正回路をステップ応答検出に必要なカウンタ、積分器を全てデジタル回路で構成することが可能である。また、PLL回路のアナログ特性は、誤差フィードバック量、発振器の制御感度、ループフィルタの特性などで決まるが、本実施例の校正回路は、これらのすべて性能バラツキを、高い校正精度で、一括校正することが可能である。これにより、ループフィルタ回路全体をPLL回路に集積化し、高周波アナログLSIの小型、高性能化を実現することができる。これらにより、ループ帯域の校正システムを有するシンセサイザブロック２０７を備えた高周波集積回路部１１０１を実現することができる。しかも、位相雑音が少なく負荷変動の影響を受けにくい、位相同期ループ回路を実現することができる。
【００８０】
また、本発明では、位相比較器における基準信号入力側にループ帯域を検出するための信号を直接入力する方式なので、オフセットＰＬＬ送信機を代表とする、様々な方式のＰＬＬに適用することができる。
【実施例４】
【００８１】
次に、図１３を用いて本発明の第４の実施例を説明する。  
図１３は、図１２の高周波集積回路部１１００を半導体集積回路チップ１３００として構成した場合のレイアウトの一例を示すものである。  
この半導体集積回路チップ１３００は、平面形状が実質的に矩形、より好ましくは正方形のチップである。図１３の集積回路チップ１３００には、図１２の二点鎖線で囲まれた領域の送信系回路（Transmitter）１１０１、シンセサイザブロック１２０７及び９０度シフタ１２０９の部分を表示し、他の部分の表示は省略している。
【００８２】
まず、送信系回路１１０１内の発振器（ＶＣＯ）２０１とダウンコンバージョン用のミキサ（ＤＣＭ）２０２との間に、校正用のカウンタ２１７とアキュムレータ２１８と制御部２２０とを配置する。このとき、発振器２０１は、周囲へのカップリングの影響を避けるために集積回路チップの角(第１の角)に位置させ、また、ダウンコンバージョンミキサ２０２は、発振器２０１からのカップリングの影響を避けるために、集積回路チップの別の角(第２の角)、例えば同じ辺上の他の角に位置させる。カウンタ２１７とアキュムレータ２１８および制御部２２０については、デジタル素子であり、離散動作を行うため、発振器２０１からのアナログ要因のカップリングを受けにくい。そこで、発振器２０１とダウンコンバージョンミキサ２０２の間に、カウンタ２１７とアキュムレータ２１８と制御部２２０を位置させると良い。そして、これらのデジタル素子(カウンタ２１７とアキュムレータ２１８および制御部２２０)とダウンコンバージョンミキサ２０２との間に、例えば矩形の下辺の近傍に、位相比較器２０３、チャージポンプ２０４及び直交変調部２０６、スイッチ類(２１６、２２１)を配置する。このことで、発振器２０１の周囲に、特にガードを生成することなく、送信機における低雑音化を実現できる。また、ガードを必要としない分、チップ面積の削減が可能である。
【００８３】
次に、ローカル信号を生成するシンセサイザ(発振器)１２０７は、発振器２０１との干渉を避けるために、発振器２０１から遠くに位置させる。例えば、図に示したように、前記第１の角と第２の角を矩形の下辺の両端としたとき、発振器１２０７は、第１、第２の角を含まない辺、すなわち矩形の上辺の近傍に配置する。分周器２０８、４分周器と９０度位相シフタ２０９、分周器２１１、９０度シフタ１２０９などは、シンセサイザ１２０7の近傍に配置される。なお、シンセサイザ１２０７から直交変調部２０６とダウンコンバージョンミキサ２０２への距離については、なるべく近くなるように配置すると良い。すなわち、シンセサイザ１２０７、矩形の上辺の中間付近もしくはこれよりやや左寄りに配置すると良い。このことで、配線におけるジッターやカップリングの影響を軽減することが可能であり、ローカル信号の雑音を抑えることができる。
【００８４】
さらに、電圧制御型水晶発振器（ＶＣＸＯ）１３０１は、外付けのクリスタル部(水晶発振器)１１０５と同調して、チップ内の基準信号を生成し、また、電圧制御により周波数誤差を校正する役割を果たす。特に、電圧制御型水晶発振器１３０１は、シンセサイザ１２０７の基準信号や図１２におけるＬＳＩ部１１０２内のロジックのクロック信号を生成するために、雑音やカソプリングの影響を十分に考慮する必要がある。このため、電圧制御型水晶発振器１３０１は、第１、第２の角から離れたチップの角、例えば矩形の上辺の角(第３の角)に配置すると良く、これにより、ロジックにおけるクロック信号のジッター雑音の抑圧と、発振器２０７における位相雑音の抑圧を実現することが可能である。
【００８５】
なお、高周波集積回路部１１００の他の構成要素に関しては、上記したレイアウトに沿い、集積回路チップ１３００内の残りの領域に適宜配置される。
【００８６】
本実施例によれば、様々なタイプの位相同期ループにおけるループ帯域を、簡単な構成で高精度に設定でき、ＰＬＬ回路に集積化して高集積化・低消費電力化を図ることができると共に、低雑音でかつチップ面積を削減できる通信用高周波集積回路を提供することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施形態としてのＰＬＬ回路の基本構成を示すブロック図である。
【図２】本発明の第１の実施例になるオフセットＰＬＬ型位相同期ループ回路およびそれを含むオフセットＰＬＬ送信機の全体の構成を示す図である。
【図３】図２における各部でのトランジェント波形を示す図である。
【図４Ａ】第１の実施例におけるループ特性検出処理のフローチャートを示す図である。
【図４Ｂ】ループ特性検出処理のタイムチャート及びそれに対応する電圧制御型発振器（ＶＣＯ）２０１の周波数特性を示す図である。
【図５】第１の実施例におけるカウンタ回路及びアキュムレータ回路の構成を説明する図である。
【図６】第１の実施例におけるチャージポンプの制御部の構成を示す図である。
【図７】本発明第１の実施例におけるチャージポンプの構成例を示す図である。
【図８】本発明第１の実施例のシミュレーション結果を示す図である。
【図９Ａ】図９Ａは、本発明第１の実施例における遅延感度を説明するための比較例を示すものであり、ループ利得の逆数とB-Aの値の関係を示す図である。
【図９Ｂ】図９Ａに対応する、ループ利得の逆数とループ帯域を検出できる精度の関係を示す図である。
【図１０Ａ】本発明の実施例における遅延感度を説明するための、ループ利得の逆数とＢ-Ａの値の関係を示す図である。
【図１０Ｂ】図１０Ａに対応する、本発明の実施例におけるループ利得の逆数とループ帯域を検出できる精度の関係を示す図である。
【図１１】本発明の第２実施例になるオフセットＰＬＬ型位相同期ループ回路およびそれを含むオフセットＰＬＬ送信機の全体の構成を示す図である。
【図１２】本発明の第３の実施例になる位相同期ループ回路を、マルチバンド方式の移動体通信システムの構成を示す図である。
【図１３】図１２の高周波集積回路部を集積回路チップとして構成した場合のレイアウトの一例を示す図である。
【符号の説明】
【００８８】
PLL…位相同期ループ、VCO…電圧制御型信号源、CP…チャージポンプ、PD…位相比較器、Ctrl.…チャージポンプ制御部、SD…シグマデルタ変調器、Div.…分周器、LPF…ローパスフィルタ、synth…シンセサイザ、DCM…ダウンコンバージョンミキサ、slot…スロット、cal.…校正(キャリブレーション)、Icp…チャージポンプ電流、ACC…積分(アキュムレート)、A…１回目の測定結果、B…２回目の測定結果、freq.…周波数、１０１…位相比較器、１０２…電圧制御型信号源、１０３…カウンタ、１０４…積分器（アキュムレータ）、１０５…チャージポンプ、２０１…電圧制御型信号源、２０２…ダウンコンバージョンミキサ、２０３…位相比較器、２０４…チャージポンプ、２０５…ループフィルタ、２０６…直交変調器、２０７…シンセサイザ、２０８…１０〜１３分周器、２０９…４分周器と９０度位相シフタ、２１０…４または２分周器、２１１…分周器、２１２…４分周器、２１３…１０〜１３分周器、２１４…２分周器、２１５…ローパスフィルタ、２１６…スイッチ、２１７…カウンタ、２１８…積分器(アキュムレータ)、２１９…２分周器、２２０…チャージポンプ電流制御部、２２１…スイッチ、２３２…シグマデルタ変調器、２４０…電圧制御型水晶発振器、２４２…水晶発振器、３０１…シグマデルタ入力での波形、３０２…ＶＣＯ出力での波形、３０３…カウンタ出力での波形、３０４…ステップ信号入力中のカウンタ出力での波形、３０５…サンプル用クロック(積分器用クロック)、３０６…積分器出力での波形、３０７…ステップ信号入力中での積分器出力での波形、４０１…シンセサイザのロックアップまでの遷移状態、４０２…オフセットＰＬＬでのロックアップまでの遷移状態、４０３…１回目の測定、４０４…ステップ信号の入力、４０５…２回目の測定、４０６…２回目の測定結果から１回目の測定結果の引き算、４０７…チャージポンプ電流の設定、６０１…１回目の測定結果、６０２…２回目の測定結果、６０３…ステップアップ信号またはステップダウン信号の選択、６０４…基準とする値、６０５…係数(傾き)、６０６…乗算結果、６０７…校正中のチャージポンプ電流値、６０８…最適なチャージポンプ電流値、７０１…チャージ用回路、７０２…ディチャージ用回路、１００１…８分周器、１１００…高周波集積回路部、１１０１…送信系回路（Transmitter）、１１０２…ベースバンドＬＳＩ部、１１０３…ＤＡコンバータ、１１０４…パワーアンプ部、１１０５…クリスタル部、１１０６…基準信号、１１０７…シンセサイザ出力信号、１１０８…送信系ローカル信号、１１０９…受信系ローカル信号、１１１０…アンテナ部、１１１２…ロウノイズアンプ（Low-noise Amplifier：LNA）、１１１３…ＡＤコンバータ、１２０７…シンセサイザブロック、１２０９…９０度シフタ、１３００…集積回路チップ、１３０１…電圧制御型水晶発振器。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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