(57)【要約】【課題】  相補型ＩＧＦＥＴを高速化し得る半導体集積回路および半導体装置を提供する。【解決手段】  相補型ＩＧＦＥＴを備えた半導体集積回路４において、キャリア移動度の向上に適する第１の応力を第１のチャネル導電型ＩＧＦＥＴに加えるとともに、キャリア移動度の向上に適する第１の応力とは逆方向の第２の応力を第２のチャネルＩＧＦＥＴに加える。【選択図】      図1
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【特許請求の範囲】
【請求項１】
主面部に第１の応力が加えられた基板と、
前記基板主面部の第１の領域に配設された第１のチャネル導電型電界効果トランジスタと、
前記基板主面部の前記第１の領域と異なる第２の領域に配設された第２のチャネル導電型電界効果トランジスタと、を備え、
前記第１の応力によりキャリア移動度が増加する前記第１のチャネル導電型電界効果トランジスタを除き、前記第２のチャネル導電型電界効果トランジスタに前記第１の応力とは反対方向の第２の応力を加えたことを特徴とする半導体集積回路。
【請求項２】
前記第２のチャネル導電型電界効果トランジスタに前記第２の応力を加える応力調整体を備えたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記応力調整体は、前記第１のチャネル導電型電界効果トランジスタを除き、前記第２のチャネル導電型電界効果トランジスタ上に配設された薄膜であることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記圧力調整体は、前記第２のチャネル導電型電界効果トランジスタの主電極を兼ねたことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記応力調整体は、絶縁体、半導体、金属、又は半導体と金属との化合物であることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第２のチャネル導電型電界効果トランジスタの主電極は、前記第１のチャネル導電型電界効果トランジスタの主電極に比べて厚く設定されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
主面部に圧縮応力が加えられた基板と、
前記基板主面部の第１の領域に配設されたｐチャネル導電型電界効果トランジスタと、
前記基板主面部の前記第１の領域と異なる第２の領域に配設されたｎチャネル導電型電界効果トランジスタと、
を備えたことを特徴とする半導体集積回路。
【請求項８】
前記第１の応力は二軸性応力であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体集積回路。
【請求項９】
前記第１の応力は、前記基板を一定曲率半径において湾曲させ、前記基板の主面部に発生した応力であることを特徴する請求項７に記載の半導体集積回路。
【請求項１０】
二軸性応力を加えた基板と、
前記基板の応力中立面上に配設され、第１の応力が加えられた第１のチャネル導電型電界効果トランジスタと、
前記基板の応力中立面下に配設され、前記第１の応力とは反対方向の第２の応力が加えれた第２のチャネル導電型電界効果トランジスタと、
を備えたことを特徴とする半導体集積回路。
【請求項１１】
表面が湾曲したダイパッド部と、
前記ダイパッド部の表面形状に合わせて前記基板を湾曲することにより応力がかけられて前記ダイパッド部に実装される請求項１に記載の半導体集積回路と、
を備えたことを特徴とする半導体装置。
【請求項１２】
前記ダイパッド部は、凹状に形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記半導体集積回路は、複数積層されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記半導体集積回路のサイズが積層方向に順次縮小していることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
請求項１に記載の半導体集積回路と、
前記半導体集積回路を実装する実装基板と、
前記半導体集積回路の目標とする前記基板裏面形状に一致させて、前記基板裏面と前記実装基板表面との間の中央部分に配設された第１のバンプ電極と、
前記半導体集積回路の目標とする前記基板裏面形状に一致させて、前記基板裏面と前記実装基板表面との間の周辺部分に配設され、第１のバンプ電極に対して径が異なる第２のバンプ電極と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および半導体装置に関し、特に基板上に相補型トランジスタを備えた半導体集積回路および半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）の処理速度を向上させるためには、その基本構成素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高速化が不可欠である。しかしながら、従来の微細化に伴なう様々な寄生効果により、その効果が鈍りつつある。この状況に対して、ＭＯＳＦＥＴのチャネル領域に歪を加えることにより、キャリアの移動度を高める方法が提案されている。ＩＴＲＳ（国際半導体技術ロードマップ）２００３においては、ハイパフォーマンス仕様において２００８年よりこの歪プロセスが導入されることが予定されている。
【０００３】
チャネルに歪を加える方法としては、チャネル材料に依るものとプロセスによる歪発生に依るものがある。
【０００４】
ところで、現在のロジックＬＳＩは低消費電力などの観点から、ＣＭＯＳ（Complementary MOS）回路が用いられている。ＣＭＯＳ回路において動作速度を向上させるためには、電子、正孔両方のキャリア移動度の増加が求められる。しかしながら、電子と正孔とでは、必要とされる歪の符号(引張か圧縮か)や次元性(一軸性か二軸性か)が異なるため、集積化した場合に、隣接する微細な領域において、電子、正孔に各々適した素子を作り分けなければならず、単体素子において性能向上を実現することはできるが、ＣＭＯＳ集積回路において高性能化を実現することが困難であった。
【０００５】
一方、半導体チップを薄型化して低剛性化したものが提案されている（特許文献１）。この半導体チップにおいては、薄型化によってパッケージの反りを小さくして信頼性を向上するようになされている。しかしながらこの特許文献１に示されている半導体チップは、信頼性を目的とするものであって、高速化を実現し得るものではない。
【特許文献１】特開２０００−２７７６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、歪チャネルＭＯＳＦＥＴは移動度の向上には効果的であっても、実際にＣＭＯＳ集積積化において性能向上を実現することが難しいという問題があった。
【０００７】
本発明は、このような技術的課題を解決するためになされたものであり、本発明の目的は、相補型のＩＧＦＥＴ（Insulated Gate Field Effect Transistor）を容易に高速化し得る半導体集積回路および半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の実施の形態に係る特徴は、半導体集積回路において、主面部に第１の応力が加えられた基板と、基板主面部の第１の領域に配設された第１のチャネル導電型電界効果トランジスタと、基板主面部の第１の領域と異なる第２の領域に配設された第２のチャネル導電型電界効果トランジスタと、を備え、第１の応力によりキャリア移動度が増加する第１のチャネル導電型電界効果トランジスタを除き、第２のチャネル導電型電界効果トランジスタに第１の応力とは反対方向の第２の応力を加えたことである。
【０００９】
また本発明の実施の形態に係る特徴は、半導体集積回路において、主面部に圧縮応力が加えられた基板と、基板主面部の第１の領域に配設されたｐチャネル導電型電界効果トランジスタと、基板主面部の第１の領域と異なる第２の領域に配設されたｎチャネル導電型電界効果トランジスタとを備えることである。
【００１０】
また本発明の実施の形態に係る特徴は、半導体集積回路において、二軸性応力を加えた基板と、基板の応力中立面上に配設され、第１の応力が加えられた第１のチャネル導電型電界効果トランジスタと、基板の応力中立面下に配設され、第１の応力とは反対方向の第２の応力が加えれた第２のチャネル導電型電界効果トランジスタとを備えることがである。
【００１１】
また本発明の実施の形態に係る特徴は、半導体装置において、表面が湾曲したダイパッド部と、ダイパッド部の表面形状に合わせて湾曲することにより応力がかけられてダイパッド部に実装される請求項１に記載の半導体集積回路とを備えることである。
【００１２】
また本発明の実施の形態に係る特徴は、半導体装置において、請求項１に記載の半導体集積回路と、半導体集積回路を実装する実装基板と、半導体集積回路の基板裏面形状に一致させて、基板裏面と実装基板表面との間の中央部分に配設された第１のバンプ電極と、半導体集積回路の基板裏面形状に一致させて、基板裏面と実装基板表面との間の周辺部分に配設され、第１のバンプ電極に対して径が異なる第２のバンプ電極とを備えることである。
【発明の効果】
【００１３】
本発明によれば、キャリア移動度の向上に適する第１の応力を第１のチャネル導電型ＩＧＦＥＴに加えるとともに、キャリア移動度の向上に適する第２の応力を第２のチャネルＩＧＦＥＴに加えることができるので、相補型ＩＧＦＥＴの性能向上を実現することができる半導体集積回路および半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。以下の図面の記載において、同一の部分には同一の符号を付し、重複する記載は省略する。
【００１５】
（第１の実施の形態）
図１に示すように、第１の実施の形態に係る半導体集積回路（半導体チップ）４は、主面部に第１の応力が加えられた基板と、基板主面部の第１の領域に配設された第１のチャネル導電型電界効果トランジスタと、基板主面部の前記第１の領域と異なる第２の領域に配設された第２のチャネル導電型電界効果トランジスタと、を備え、第１の応力によりキャリア移動度が増加する前記第１のチャネル導電型電界効果トランジスタを除き、第２のチャネル導電型電界効果トランジスタに第１の応力とは反対方向の第２の応力を加えるようになされている。
【００１６】
図２に示すように、半導体装置１は、半導体チップ（半導体集積回路）を収納するＬＳＩパッケージベース２と、このＬＳＩパッケージベース２内に形成されたタ゛イパッド部３上にボンディングされる半導体チップ４と、半導体チップ４の接続用パッドと外部へ引き出される金属配線５とを接続する接続金属６と、ＬＳＩパッケージベース２に対してそのタ゛イパッド部３を覆うように被せられるパッケージキャップ７と、ＬＳＩパッケージベース２とパッケージキャップ７との接合部分を封止する封止剤８とを備えている。
【００１７】
ＬＳＩパッケージベース２およびパッケージキャップ７は例えばセラミック製であり、タ゛イパッド部３の表面部分は、電気接触抵抗を低くするためにＡｕなどによってメタライズされている。
【００１８】
半導体チップ４は、例えばＡｕ−Ｓｉ共晶合金法などによりダイパッド部３にボンディングされる。接続金属６は例えばＡｌであり、超音波ボンディング法などにより半導体チップ４上の接続用パッドとＡｌ製の金属配線５とにボンディングされる。封止材８は例えば低融点ガラスであり、溶融することによりパッケージを封止する。
【００１９】
この半導体装置１においては、タ゛イパッド部３が一定の曲率半径をもって半導体チップ４の搭載側に凸状に湾曲しており、このタ゛イパッド部３にボンディングされる半導体チップ４は、この凸形状に沿って湾曲するようになされている。この実施の形態においては、ダイパッド部３は、一方向に湾曲しているものとする。
【００２０】
図３に示すように、タ゛イパッド部３と半導体チップ４のボンディング部において、タ゛イパッド部３の曲率半径をＲとし、半導体チップ４における応力に関する中立面（伸び縮みのない面）Ａからチップ表面に垂直方向の距離がｒの面をＢとすると、面Ｂの歪Ｅおよびその部分に働く応力Ｐは、ヤング率をＹとして、次式、
Ｅ＝ｒ／Ｒ                ……（１）
Ｐ＝Ｙｒ／Ｒ              ……（２）
によって表される。
【００２１】
面Ｂ上にＩＧＦＥＴのチャネルが形成されるようにＬＳＩを設計すると、チャネルに一軸性の引っ張り歪が加わることになる。
【００２２】
半導体チップ４がＳｉ基板で構成されている場合、ダイパッド部３の形状に合わせて、チップが反るためには、その厚みを１０〜１５０μｍ程度に薄膜化することが必要となる。例えば厚みを１００μｍとした場合、チップ強度を保つために、曲率半径Ｒを２０ｍｍ程度以上とする必要がある。式（１）、（２）より、曲率半径Ｒ＝２０ｍｍの場合、面Ｂ上の歪は０．２５％、応力は０．３２ＧＰａとなる(但し、Ｓｉのヤング率を１３０ＧＰａとして計算する)。また、Ｒ＝１３０ｍｍの場合、歪は０．０３９％、応力は０．０５ＧＰａとなり、電子移動度で１５％程度の向上が見込まれる。
【００２３】
このように本実施の形態においては、半導体チップ４を薄型化することにより、この半導体チップ４をダイパッド部３に実装した状態において、半導体チップ４は、ダイパッド部３の形状に応じて変形する。これにより、半導体チップ４の主面部に沿った方向には、ダイパッド部３の形状に応じた応力が加わって歪が生じる。このことは、機械的に生じさせた歪によって、ＩＧＦＥＴチャネルのキャリア移動度を高めていることになる。具体的には、半導体チップ４をダイパッド部３に実装すると、この半導体チップ４の中立面Ａ（図２）よりもダイパッド部３から遠ざかる側の面Ｂに形成されたｎチャネル導電型ＩＧＦＥＴのチャネルに引っ張り歪が生じることにより、電子の移動度が向上する。また、図４に示すように、半導体装置１においては、ｐチャネル導電型ＩＧＦＥＴの形成領域上に応力調整体として圧縮性絶縁膜（例えば、ＳｉＯ２、Ｓｉ３N４等の絶縁膜）９を堆積させる。これにより、この圧縮性絶縁膜９が形成されたｐチャネル導電型ＩＧＦＥＴのチャネルに圧縮応力を加えることができ、この結果生じる圧縮歪によって正孔の移動度を向上させることができる。なお、応力調整体は、前述の圧縮性絶縁膜に限らず、Ｓｉ、Ｇｅなどの半導体、Ｍｏ、Ｗ、Ｔｉ、Ｔａなどの高融点金属、またはＭｏＳｉ、ＷＳｉ、ＴｉＳｉなどの高融点金属とシリコンとの化合物（シリサイド）を用いることができる。半導体、高融点金属または化合物を用いる場合には、絶縁膜上にこれらの膜を形成した複合膜として形成すればよい。
【００２４】
このように、半導体チップ４では、その表面にｎチャネル導電型ＩＧＦＥＴおよびｐチャネル導電型ＩＧＦＥＴが形成され、ｐチャネル導電型ＩＧＦＥＴの形成領域に圧縮性絶縁膜９が設けられている。これにより、この半導体チップ４をダイパッド部３に実装すると、ダイパッド部３の一定の曲率による凸形状により、半導体チップ４のｐチャネル導電型ＩＧＦＥＴの形成領域以外の領域に引っ張り応力が加えられる。すなわちｐチャネル導電型ＩＧＦＥＴに対しては圧縮性絶縁膜９によって圧縮応力が加わるようにしながら、ｎチャネル導電型ＩＧＦＥＴに対しては、半導体チップ４をダイパッド部３に実装するだけで容易に引っ張り応力が加わるようになされている。かくして、図１に示したように、ダイパッド部３の形状に合わせて半導体チップ４を反らせた場合に、ｎチャネル導電型ＩＧＦＥＴにおいては引っ張り歪が生じるのに対して、ｐチャネル導電型ＩＧＦＥＴにおいては、圧縮性絶縁膜によって圧縮歪が生じるようにすることができ、これによりｎチャネル導電型ＩＧＦＥＴおよびｐチャネル導電型ＩＧＦＥＴのいずれにおいてもそれぞれのキャリア（電子および正孔）の移動度を向上させることができる。かくして相補型ＩＧＦＥＴの回路性能を向上させることができる。
【００２５】
この場合、ｎチャネル導電型ＩＧＦＥＴとｐチャネル導電型ＩＧＦＥＴとではキャリア（ｎチャネル導電型ＩＧＦＥＴにあっては電子、ｐチャネル導電型ＩＧＦＥＴにあっては正孔）の移動度が元々異なっているが、半導体チップ４に加わる応力をｎチャネル導電型ＩＧＦＥＴとｐチャネル導電型ＩＧＦＥＴとで異なるようにすることにより、キャリアの移動度の差によるｎチャネル導電型ＩＧＦＥＴとｐチャネル導電型ＩＧＦＥＴとのチャネル幅などの作り分けを行う必要がなくなる。
【００２６】
本実施の形態によれば、半導体チップのＬＳＩパッケージへの実装段階において、十分に薄膜化した半導体チップ４を用いることにより、半導体チップ４を支持するダイパッド部３の形状に応じて、半導体チップ４には、その主面部に沿った方向に所望の歪が生じるようにすることができ、また応力調整体である圧縮性絶縁膜によって半導体チップ４には、その主面部に沿った方向に所望の歪が生じるようにすることができる。このように半導体チップ４の一部の領域に応力調整体である圧縮性絶縁膜９を設けて圧縮歪が生じるようにすると共に、全体に対してダイパッド部３により引っ張り歪が生じるようにすることにより高速の相補型ＩＧＦＥＴを容易に実現することができる。
【００２７】
なお本実施の形態においては、図４に示した圧縮性のＳｉＯ２等の絶縁膜を堆積させることに代えて、例えば図５に示すように、ｐチャネル導電型ＩＧＦＥＴのソース・ドレイン（主電極）を歪ＳｉＧｅまたは圧縮性の高融点金属シリサイドなどで形成するようにしてもよい。
【００２８】
また、ｐチャネル導電型ＩＧＦＥＴおよびｎチャネル導電型ＩＧＦＥＴの両方の主電極を圧縮性の高融点金属シリサイドなどで形成するようにしてもよく、この場合においては、ｐチャネル導電型ＩＧＦＥＴの主電極の厚みを、ｎチャネル導電型ＩＧＦＥＴの主電極の厚みよりも厚くするようにすれば、ｐチャネル導電型ＩＧＦＥＴにおいて引っ張り歪が生じないようにすることができる。
【００２９】
また上述の実施の形態においては、半導体チップ４側に凸状に湾曲したダイパッド部３を設ける場合について述べたが、これに代えて、半導体チップ４側に凹状に湾曲したダイパッド部を設けるようにしてもよい。すなわち、図２との対応部分に同一符号を付して示す図６において、半導体装置１０のダイパッド部１３は、図２に示した半導体装置１とは対照的に、半導体チップ４の搭載側において、一定の曲率半径をもって凹状に湾曲しており、このタ゛イパッド部１３にボンディングされる半導体チップ４は、この凹形状に沿って湾曲するようになされている。
【００３０】
この場合、ＩＧＦＥＴのチャネルに一軸性の圧縮歪が加わることになる。加わる歪と応力との関係は、上述の式（１）、（２）により表すことができる(伸縮の方向が逆となる)。これにより、正孔の移動度が向上する。この場合、従来のＣＭＯＳ回路で問題となっていたｐチャネル導電型ＩＧＦＥＴとｎチャネル導電型ＩＧＦＥＴとのサイズの差(ｐ型のチャネル幅がｎ型の約３倍)を軽減することができ、設計の自由度が高くなる。また、電子の移動度向上を目的として、図７に示すように、伸張性のＳｉＯ２等の絶縁膜１９ をｎチャネル導電型ＩＧＦＥＴ形成領域上に堆積させるようにしてもよく、また、図８に示すように、伸張性の金属シリサイドをソース・ドレイン電極として有するショットキートランジスタを用いることもできる。このようにすれば、半導体チップ４をダイパッド部１３に搭載させた際にその全体がダイパッド部１３に沿って湾曲した場合でも、伸張性の絶縁膜または伸張性の金属シリサイドを設けた分、ｎチャネル導電型ＩＧＦＥＴを伸張させて引っ張り歪が加わるようにすることができ、電子の移動度を向上させることができる。
【００３１】
なお、チャネル領域に対してさらに大きな歪を加える方法としては、図９に示すように、ＩＧＦＥＴなどの電子素子を作りこむＳｉ領域をＳｉよりもヤング率の小さい材質で包むことが考えられる。この場合は、チップの両端が固定されていることになるので、中立面はチップ表面に平行に半導体チップ４の中央にある。そのため、チャネル領域に加わる歪は式（１）に従い、中立面からの距離によって決まる。例えば、ＳｉＯ２を用いた場合、ヤング率がＳｉの約半分であることにより、式（２）より、半導体チップ４の大部分の領域に掛かる応力は、Ｓｉのみで構成されているときの約半分となる。したがって、半導体チップ４の厚さを一定にしたまま、曲率半径を小さくすることができ、また、曲率半径を一定にしたまま、半導体チップ４の厚さを厚くすることができ、これらの結果として、チャネル領域に大きな歪を加えることが可能となる。このような構成の半導体チップ４は、ＳＯＩ基板上にＬＳＩを形成することで、容易に作製することができる。なお、図９においては、ＩＧＦＥＴの形成側が凸形状となる場合について示しているが、これに限らず、凹形状となるようにしてもよい。
【００３２】
なお、本実施の形態においては、図１０に示すように、ダイパッド部が一方向に湾曲する場合について述べているが、必ずしも一方向に限るものでなく、図１１に示すように、二方向に湾曲した形状(二軸性応力)とするようにしてもよい。また、ダイパッド部の湾曲形状は、必要に応じて種々の形状を適用することができる。
【００３３】
図１２は、一軸性（チャネル方向）の圧縮応力と正孔移動度の関係を表し、例えば、基板を凸状に湾曲させ、チャネル領域に０．１５ＧＰａの圧縮応力が加わった場合、正孔移動度は、約１０％向上する。
【００３４】
また図１３は、応力調整体である窒化膜厚と電子電流の関係を表し、１０パーセントの電子電流向上率を得るための窒化膜厚は、８０ｎｍとなる。なお、図１２および図１３の特性の詳細は、文献「Scott E. Thompson et al. IEEE Transactions on Electron Devices, Vol.51, No.11, 2004, p.1790 A 90-nm Logic Technology Featuring Strained-Silicon.」に記載されている。
【００３５】
さらに図１４は、二軸性応力（伸張性）と移動度向上率との関係を示し、伸張性応力を加えて行くと、電子、正孔ともに移動度が向上する。但し、半導体チップ４の強度により、１ＧＰａ以上の応力を加えることは困難であることにより、電子は伸張性応力、正孔は圧縮性応力が有効となる。なお、図１４の特性の詳細は、文献「Toshinori Numata et al. IEDM Technical Digest 2004 p.177 Performance Enhancement of Partially- and Fully-Depleted Strained-SOI MOSFETs and Characterization of Strained-Si Device Parameters」に記載されている。
【００３６】
また、ＬＳＩパッケージの例として、セラミック製の基板型を示したが、パッケージの材質としては、有機基板や樹脂を用いても良い。また、ダイパッド部が一定の曲率半径を有して湾曲していれば、リードフレーム型においても同様の効果を得ることができる。更に、外部接続端子に関してはボールグリッドアレイ構造等への適用も可能である。
【００３７】
（第２の実施の形態）
第２の実施の形態に係る半導体装置は、半導体チップがスタック構造となっている。すなわち図２との対応部分に同一符号を付して示す図１５において、半導体装置２０は、半導体チップ４を収納するＬＳＩパッケージベース２と、このＬＳＩパッケージベース２内に形成されたタ゛イパッド部３上にボンディングされる半導体チップ４ａ、４ｂ、４ｃと、半導体チップ４ａ、４ｂ、４ｃの接続用パッドと外部へ引き出される金属配線５とを接続する接続金属６と、ＬＳＩパッケージベース２に対してそのタ゛イパッド部３を覆うように被せられるパッケージキャップ７と、ＬＳＩパッケージベース２とパッケージキャップ７との接合部分を封止する封止剤８とを備えている。各部の構成材は第１の実施の形態の半導体装置１０と同様である。
【００３８】
本実施の形態の半導体装置２０は、ダイパッド部３が一定の曲率半径をもって半導体チップ４ａ、４ｂ、４ｃの搭載側に凸状に湾曲しており、このダイパッド部３にボンディングされる半導体チップ４ａ、４ｂ、４ｃは、この凸形状に沿って湾曲するようになされている。この半導体チップ４ａ、４ｂ、４ｃにおいては、最も大きな半導体チップ４ａがダイパッド部３に搭載され、その上に半導体チップ４ｂ、４ｃが順次積層されてスタック構造をなしている。
【００３９】
各半導体チップ４ａ、４ｂ、４ｃの厚さは、例えば５０μｍであり、ダイボンド材により接着される。この場合、半導体チップ同士を接着した後に、ダイパッド部３にボンディングすることにより、ダイパッド部３の形状に合わせて、各チップ４ａ、４ｂ、４ｃを効率的に湾曲させることができる。
【００４０】
各半導体チップ４ａ、４ｂ、４ｃは、それぞれ第１の実施の形態の半導体チップ４と同様にして、中立面Ａ（図２）よりもダイパッド部３から遠ざかる側の面Ｂにｎチャネル導電型ＩＧＦＥＴおよびｐチャネル導電型ＩＧＦＥＴが形成されており、ｐチャネル導電型ＩＧＦＥＴの形成領域に応力調整体として圧縮性絶縁膜９が設けられている。これにより、各半導体チップ４ａ、４ｂ、４ｃにおいては、ｐチャネル導電型ＩＧＦＥＴに対して圧縮性絶縁膜９により圧縮歪が加えられるのに対して、ｎチャネル導電型ＩＧＦＥＴに対しては、ダイパッド部３に沿って湾曲することによる引っ張り歪が加えられる。かくして、ｎチャネル導電型ＩＧＦＥＴおよびｐチャネル導電型ＩＧＦＥＴの両方のキャリアの移動度を向上させることができる。
【００４１】
また、ＳｉＰ（System in Package）への応用を考えた場合、ＣＰＵ（中央処理ユニット）などのハイエンドチップを最上段に配置することにより、応力に関する中立面からの距離を大きくすることができ、歪を加える点で有利となる。
【００４２】
なお、第２の実施の形態における半導体装置２０においては、半導体チップ４ａ、４ｂ、４ｃの接続用パッドと外部へ引き出される金属配線５とを接続金属６によって接続したが、これに代えて、貫通電極を用いて各半導体チップを接続するようにしてもよい。
【００４３】
例えば図１５との対応部分に同一符号を付して示す図１６において、半導体装置３０は、複数の半導体チップ４ｂ、４ｃ、４ｄがそれぞれ貫通電極３１によって接続される。この貫通電極３１は、各半導体チップ４ｂ、４ｃ、４ｄにスルーホールを形成し、このスルーホールに金属（例えば銅）を埋め込んだ後、それぞれの半導体チップ４ｂ、４ｃ、４ｄを薄膜化するなどして頭出しをする。この貫通電極３１によって各半導体チップ４ｂ、４ｃ、４ｄが接続され、さらにこれらが搭載された半導体チップ４ａが接続金属６によって金属配線５に接続される。半導体装置３０において、他の構成材は、第１の実施の形態における半導体装置１と同様である。
【００４４】
このように貫通電極３１によって半導体チップ４ｂ、４ｃ、４ｄを接続することにより、各半導体チップ４ｂ、４ｃ、４ｄを同じサイズにすることができる。これにより、半導体装置３０においては、図１５について上述した半導体装置２０に比べて、各半導体チップ４ａ、４ｂ、４ｃのサイズを同一にできる分、集積度の低下を防止することができる。
【００４５】
なお、本実施の形態においても、第１の実施の形態と同様に、ダイパッド部３を凹形状とすること、更に二方向に湾曲させることも有効である。
【００４６】
また、ＬＳＩパッケージの例として、セラミック製の基板型を示したが、パッケージの材質としては、有機基板や樹脂を用いても良い。また、ダイパッド部が一定の曲率半径を有して湾曲していれば、リードフレーム型においても同様の効果を得ることができる。更に、外部接続端子に関しては前述のようにボールグリッドアレイ構造等への適用も可能である。
【００４７】
（第３の実施形態）
第３の実施の形態に係る半導体装置は、半導体チップを搭載したＬＳＩパッケージが階層構造となっている。すなわち図２との対応部分に同一符号を付して示す図１７において、半導体装置４０は、ＬＳＩパッケージベース２ａのダイパッド部３ａに半導体チップ４ａがボンディングされてなるＬＳＩパッケージ４１ａと、ＬＳＩパッケージベース２ｂのダイパッド部３ｂに半導体チップ４ｂがボンディングされてなるＬＳＩパッケージ４１ｂと、ＬＳＩパッケージベース２ｃのダイパッド部３ｃに半導体チップ４ｃがビンディングされてなるＬＳＩパッケージ４１ｃとが積層されてスタック構造をなしている。
【００４８】
各ＬＳＩパッケージ４１ａ、４１ｂ、４１ｃにおいては、半導体チップ４ａ、４ｂ、４ｃの接続用パッドと外部への金属配線５ａ、５ｂ、５ｃとがそれぞれ接続金属６ａ、６ｂ、６ｃによって接続されており、パッケージキャップ７ａ、７ｂ、７ｃがそれぞれＬＳＩパッケージベース２ａ、２ｂ、２ｃに被せられて封止剤８により封止されている。各部の構成材は、第１の実施の形態と同様である。
【００４９】
各ＬＳＩパッケージベース２ａ、２ｂ、２ｃのダイパッド部３ａ、３ｂ、３ｃは、それぞれ一定の曲率半径をもって半導体チップ４ａ、４ｂ、４ｃの搭載側に凸状に湾曲しており、このダイパッド部３ａ、３ｂ、３ｃにボンディングされる半導体チップ４ａ、４ｂ、４ｃは、この凸形状に沿って湾曲するようになされている。
【００５０】
半導体装置４０においては、これら凸形状のダイパッド部３ａ、３ｂ、３ｃに半導体チップ４ａ、４ｂ、４ｃが搭載されたＬＳＩパッケージ４１ａ、４１ｂ、４１ｃがスタック構造をなしている。これにより、積層されたすべてのＬＳＩパッケージ４１ａ、４１ｂ、４１ｃの各半導体チップ４ａ、４ｂ、４ｃに対してそれぞれ同じ大きさの歪を加えることができる。また、図１５に示したチップを直接積層する場合のように、チップサイズや積層枚数に関する制約を大幅に緩和することができる。
【００５１】
なお、本実施の形態においても、第1の実施の形態と同様に、ダイパッド部３ａ、３ｂ、３ｃを凹形状としてもよく、また、二方向に湾曲させるようししてもよい。
【００５２】
また、ＬＳＩパッケージ４１ａ、４１ｂ、４１ｃの例として、セラミック製の基板を用いる場合について述べたが、パッケージの材質としては、有機基板や樹脂を用いても良い。また、ダイパッド部３ａ、３ｂ、３ｃが一定の曲率半径を有して湾曲していれば、リードフレーム型においても同様の効果を得ることができる。更に、外部接続端子に関しては前述のようにボールグリッドアレイ構造等への適用も可能である。
【００５３】
（第４の実施形態）
第４の実施の形態に係る半導体装置は、半導体チップをボンディングした有機基板が半田ボールによって実装基板に実装された構成を有している。すなわち図２との対応部分に同一符号を付して示す図１８において、半導体装置５０は、半導体チップ４と、半導体チップ４を実装する実装基板５２と、半導体チップ４の目標とする基板裏面形状に一致させて、半導体チップ４の基板裏面と実装基板５２の表面との間の中央部分に配設された第１のバンプ電極（半田ボール）５３と、半導体チップ４の目標とする基板裏面形状に一致させて、半導体チップ４の基板裏面と実装基板５２の表面との間の周辺部分に配設され、第１のバンプ電極に対して径が異なる第２のバンプ電極（半田ボール）５３とを備えている。
【００５４】
具体的には、半導体装置５０は、半導体チップ４と、この半導体チップ４をボンディングする有機基板５１と、この有機基板５１を実装基板５２に実装する複数の大きさの異なる半田ボール（バンプ電極）５３とを備えている。
【００５５】
半導体チップ４の厚さは、１０〜１５０μｍ、有機基板５１の厚さは、１０〜１５０μｍであり、樹脂接着法などにより半導体チップ４が有機基板５１上に接着される。有機基板５１には、スルーホールが形成されており、このスルーホールに埋め込み金属５５が埋め込まれている。半導体チップ４の接続用パッドと埋め込み金属５５とは接続金属５６によって接続されている。接続金属５６は例えばＡｌであり、超音波ボンディング法などにより半導体チップ４上の接続用パッドと埋め込み金属５５にボンディングされる。
【００５６】
埋め込み金属５５と実装基板５２上の対応した位置にあるＡｌ製の実装配線５７とは、半田ボール５３によって接続される。実装基板５２上の実装配線５７と有機基板５１との接合部においては、半導体チップ４の中央部から両端部に向かって順次大きさが小さくなる複数の半田ボール５３が介挿され、この半田ボール５３によって有機基板５１が実装基板５２上に固定される。
【００５７】
このように、薄膜化および軽量化した半導体チップ４と有機基板５１とを、段階的に大きさの異なる複数の半田ボール５３を用いて実装基板５２上に固定されることにより、半導体チップ４は、一定の曲率半径をもって凸状に湾曲する。これにより、チャネルに引っ張り歪が加わることになり、電子の移動度を向上させることができる。
【００５８】
本実施の形態においては、半導体チップ４を接着した有機基板５１を、複数の異なる大きさの半田ボール５３を用いて実装基板５２上に固定することにより、予め凸形状に湾曲したダイパッド部３（図２）を形成することなく、半導体チップ４を湾曲させることができる。
【００５９】
なお本実施の形態においては、半田ボール５３の大きさによりチップを凹状または二方向に湾曲した形状にすることもできる。
【００６０】
（第５の実施の形態）
第５の実施の形態に係る半導体チップにおいては、ｎチャネル導電型ＩＧＦＥＴおよびｐチャネル導電型ＩＧＦＥＴが上下に背中合わせに配置されている。すなわち、図１９に示すように、半導体チップ６０においては、第１の応力が加わる領域と第２の応力が加わる領域との境界である中立面Ａを挟んでこの中立面Ａの上側にｎチャネル導電型ＩＧＦＥＴおよび中立面Ａの下側にｐチャネル導電型ＩＧＦＥＴが背中合わせに配置されている。また下側に配置されたｐチャネル導電型ＩＧＥＲＥＴは、チップ表面でコンタクトがとれるようになっている。さらに、素子全体にかかる応力を低減するためにＳｉＯ２で包んだ構造となっている。この場合、凸状のダイパッド部に半導体チップ６０をボンディングすることにより、ｎ型側に第１の応力として引っ張り応力が加わり、ｐ型側に第２の応力として圧縮応力が加わり、電子、正孔両方の移動度向上が実現できる。
【００６１】
この素子の製造方法の一つとして、ＳＯＩ基板にそれぞれｎチャネル導電型ＩＧＦＥＴおよびｐチャネル導電型ＩＧＦＥＴを作製し、スルーホールを形成し、貫通電極を形成後、基板裏面を研磨してＢＯＸ層を剥き出しにする。
【００６２】
また、ウエハー同士の位置合わせを行い、酸化膜によるボンディング（接合）を行う方法も考えられる。
【００６３】
（第６の実施の形態）
半導体チップの別の製造方法を説明する。まず、図２０に示すように、Ｓｉ基板７１の表面に陽極酸化を行い、ポーラスＳｉ層７２を形成する。そして、図２１に示すように、ポーラスＳｉ層７２をＲＩＥなどによりチャネル形成領域を部分的にエッチングする。このエッチングした部分にＳｉＧｅ層７３をエピタキシャル成長により形成する。そして、ポーラスＳｉ層７２上及びＳｉＧｅ層７３上にＳｉＧｅ層７３のＳｉを種結晶としてＳｉ層７４をエピタキシャル成長により形成する。
【００６４】
さらに、図２２に示すように、フォトレジストによりマスク８１を形成し、このマスク８１を使用してＢをイオン注入によりＳｉ層７４に注入することにより、Ｓｉ層７４内部にｐ＋Ｓｉ層８２を形成する。このとき、加速エネルギーと注入角度を調整して、Ｓｉ層７４の下側にＢ濃度のピークがくるようにする。
【００６５】
続いて、マスク８１を除去した後、図２３に示すように、Ｓｉ層７４内部に酸素をイオン注入するＳＩＭＯＸ法によってＢＯＸ（埋め込み酸化）層９１を形成する。
【００６６】
さらに図２４に示すように、ＩＧＦＥＴとなるＡＡ領域の外周（素子間分離領域）をＲＩＥによりポーラスＳｉ層７２までエッチングする。ここで、酸化を行うことポーラスＳｉの方が優先的に酸化される。続いて、残った穴の部分に絶縁膜を埋め込む。ゲートのコンタクトホールを開けるために、ＳｉＧｅ層までＲＩＥによりエッチングを行う。ＳｉＧｅを選択エッチングする。このとき、空洞上のＳｉはｐ＋Ｓｉ層８２とＢＯＸ層９１により３方向から支えられる。
【００６７】
そして図２５に示すように、ゲート酸化を行った後、図２６に示すように、ソース／ドレインのコンタクトホールを開けるために、ｐ＋Ｓｉ層８２の深さまでＲＩＥによりエッチングを行う。さらに、ｐ＋−多結晶Ｓｉ層をＣＶＤ法により成膜し、ゲート、ソース、ドレインのコンタクトホールを埋める。
【００６８】
そして、図２７に示すように、ｎチャネル側のゲート加工を行った後に、Ａｓのイオン注入を行い、ソース、ドレインを形成した後、図２８に示すように、チップ上部の後工程を行ってから、Ｓｉ基板を薄膜化し、酸化する。
【００６９】
このように、第６の実施の形態に係る半導体チップの製造方法によれば、ｎチャネル導電型ＩＧＦＥＴおよびｐチャネル導電型ＩＧＦＥＴを背中合わせに形成することができる。
【図面の簡単な説明】
【００７０】
【図１】第１の実施の形態に係る半導体集積回路の構成を示す断面図である。
【図２】第１の実施の形態に係る半導体装置の構造を示す断面図である。
【図３】図２の半導体装置の半導体チップとダイパッド部の湾曲状態を示す略線図である。
【図４】図２の半導体装置のｐチャネル導電型ＩＧＦＥＴ上に堆積した圧縮性の絶縁膜を示す断面図である。
【図５】図２の半導体装置の半導体チップにおいて、ｐチャネル導電型ＩＧＦＥＴのソース・ドレインを歪ＳｉＧｅまたは圧縮性金属シリサイド（Ｔｉ、Ｎｉ、Ｃｏシリサイド）などで形成した場合を示す断面図である。
【図６】凹形状に湾曲したダイパッド部を備える半導体装置を示す断面図である。
【図７】図６の半導体装置のｎチャネル導電型ＩＧＦＥＴ上に堆積した伸張性絶縁膜を示す断面図である。
【図８】図６の半導体チップにおいて、伸張性の金属シリサイドをソース・ドレイン電極として有する場合を示す断面図である。
【図９】Ｓｉ領域をＳｉよりもヤング率の小さい材質で包んだ構成の半導体装置を示す略線的断面図である。
【図１０】一方向に湾曲したダイパッド部を示す斜視図である。
【図１１】二方向に湾曲したダイパッド部を示す斜視図である。
【図１２】一軸応力と正孔移動度向上率との関係を示すグラフである。
【図１３】窒化膜厚と電子駆動電流向上率との関係を示すグラフである。
【図１４】二軸性応力と移動度向上率との関係を示すグラフである。
【図１５】第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図１６】各半導体チップの大きさを揃えた半導体装置を示す断面図である。
【図１７】第３の実施の形態に係る半導体装置の構成を示す断面図である。
【図１８】第４の実施の形態に係る半導体装置の構成を示す断面図である。
【図１９】第５の実施の形態に係る半導体チップの構成を示す断面図である。
【図２０】第６の実施の形態に係る半導体チップの製造工程におけるポーラスＳｉ層の形成工程を示す断面図である。
【図２１】第６の実施の形態に係る半導体チップの製造工程におけるＳｉＧｅ層およびＳｉ層の形成工程を示す断面図である。
【図２２】第６の実施の形態に係る半導体チップの製造工程におけるｐ＋Ｓｉ層の形成工程を示す断面図である。
【図２３】第６の実施の形態に係る半導体チップの製造工程におけるＢＯＸ層の形成工程を示す断面図である。
【図２４】第６の実施の形態に係る半導体チップの製造工程におけるコンタクトホールの形成工程を示す断面図である。
【図２５】第６の実施の形態に係る半導体チップの製造工程におけるゲート酸化工程を示す断面図である。
【図２６】第６の実施の形態に係る半導体チップの製造工程におけるソース／ドレインのコンタクトホール形成工程を示す断面図である。
【図２７】第６の実施の形態に係る半導体チップの製造工程におけるＡｓのイオン注入工程を示す断面図である。
【図２８】第６の実施の形態に係る半導体チップの製造工程における基板薄膜化および酸化工程を示す断面図である。
【符号の説明】
【００７１】
１、１０、２０、３０、４０、５０  半導体装置
２、１２  ＬＳＩパッケージベース
３、１３  ダイパッド部
４、６０  半導体チップ
５  金属配線
６、５６  接続金属
７  パッケージキャップ
８  封止剤
９  圧縮性絶縁膜
１９  伸張性絶縁膜
５１  有機基板
５２  実装基板
５３  半田ボール
５５  埋め込み金属
５７  実装配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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