(57)【要約】【課題】点状欠損や線状欠損のある画像データを補完するとともに、外部ＩＣの回路規模増大及びコスト上昇を抑え、かつ、製造歩留まりの高い画像取り込み機能付き表示装置を提供する。【解決手段】並行に配列された複数の走査線Ｘと、複数の走査線Ｘに交差するように配列された複数の信号線Ｙと、複数の走査線Ｘと複数の信号線Ｙとの交差部１２０に配列された複数の画素回路１２２と、複数の画素回路１２２の1つまたは複数毎に少なくとも1つ設けられたセンサ回路１２４と、複数の走査線Ｘと複数の信号線Ｙとを介して複数の画素回路１２２を駆動する信号線駆動回路１３４、及び走査線駆動回路１３２と、センサ回路１２４を制御する制御手段と、を備え、制御手段は、少なくとも画素回路１２２に表示される画像の階調値を補完するフィルタ１５２を有する。【選択図】      図１
2006244407.tif 000002
【特許請求の範囲】
【請求項１】
並行に配列された複数の走査線と、
前記複数の走査線に交差するように配列された複数の信号線と、
前記複数の走査線と前記複数の信号線との交差部に配列された複数の表示画素と、
前記複数の表示画素の1つまたは複数毎に少なくとも1つ設けられた光検知部と、
前記複数の走査線と前記複数の信号線とを介して前記複数の表示画素を駆動する駆動手段と、
前記光検知部を制御する出力制御部と、を備え、
前記出力制御部は、少なくとも前記表示画素に表示される画像の階調値を補完するフィルタを有する画像取り込み機能を備えた表示装置。
【請求項２】
前記出力制御部は、前記光検知手段の光検出信号からデジタル画像データを生成するＡ／Ｄ変換部をさらに備えた請求項１記載の画像取り込み機能を備えた表示装置。
【請求項３】
前記フィルタは、所定の前記表示画素と、その近傍にある少なくとも１つの表示画素とに対応した前記デジタル画像データの階調値を昇順または降順に並び替えて、指定された順位の階調値を前記所定の前記表示画素の階調値とする請求項２記載の画像取り込み機能を備えた表示装置。
【請求項４】
前記指定された順位は、動的に変化可能である請求項３記載の画像取り込み機能を備えた表示装置。
【請求項５】
前記フィルタは、所定の前記表示画素と、その近傍にある少なくとも１つの表示画素とに対応した前記デジタル画像データの階調値を昇順または降順に並び替えて、中央の順位の階調値を所定の前記表示画素の階調値とする画像取り込み機能を備えた請求項２記載の表示装置。
【請求項６】
前記Ａ／Ｄ変換部は、1ビットのデータに対応し、前記デジタル画像データは、1ビットデジタル画像データである請求項２記載の画像取り込み機能を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像取込み機能を備えた表示装置に関する。
【背景技術】
【０００２】
近年、携帯電話、ノート型コンピュータ等の各種機器の表示装置として、液晶表示装置や有機ＥＬディスプレイなどの開発が進められている。
【０００３】
一般に、液晶表示装置は、複数の走査線と複数の信号線との各交差部に薄膜トランジスタ（ＴＦＴ）、液晶容量、及び、補助容量を有する表示画素が配列したアレイ基板と、走査線及び信号線を駆動する駆動回路とを備えている。近年では、集積回路技術の発展およびプロセス技術の実用化により駆動回路の一部もアレイ基板上に形成され得るようになり、液晶表示装置全体の軽薄短小化が図られている。
【０００４】
一方、アレイ基板上に画像取り込み機能を有する密着型エリアセンサを配置した画像取り込み機能付き表示装置が光入力機能付き表示装置として提案されている。
【０００５】
この種の画像取り込み機能を有する従来の液晶表示装置は、複数の走査線と複数の信号線との各交差部に配列された例えば液晶画素部などからなる表示手段と、例えばフォトダイオードなどからなる光検知手段を有し、この光検知手段を構成するフォトダイオードに接続されたキャパシタの電荷量をフォトダイオードでの受光量に応じて変化させ、キャパシタの両端の電圧を検出することにより画像データを生成し、画像取り込みを行っている。
【０００６】
このような画像取り込み機能を有する表示装置において、複数の撮像条件で得られた画像データから画像処理によって入射光の照射強度に対応した多階調画像データを得る手法が提案されている。
【０００７】
また、画像を表示する表示フレームの間に撮像フレームを挿入することにより画像の表示を行いながら画像を取り込む手法も提案されている。この手法を用いると、表示装置の表示画面に指を触れたり、または例えばペン型の光源を用いて表示画面に光を照射したりすることにより、表示装置の座標入力デバイスとして使用することが可能であり、座標算出アルゴリズムやクリック検出アルゴリズムなどが提案されている。
【０００８】
上述した従来の画像取り込み機能付き表示装置では、製造プロセスに起因して発生した点状欠損や線状欠損のある画像データをそのまま外部に出力しているため、外部のＩＣを用いて欠損を補完する画像処理が必要となる。この画像処理を行うためには通常ＩＣ内部に画像データ数ライン分のメモリを必要とするため、ＩＣの回路規模が大きくなりコストも高くなるという問題があった。
【０００９】
逆に外部のＩＣで補完処理を行わない場合、欠損のない画像取り込み機能付き表示装置のみを選別する必要があるため製造歩留りが低下してしまうという問題があった。
【特許文献１】特開２００２−１８２８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記の問題点に鑑みてなされたものであって、点状欠損や線状欠損で一部欠落した部分を補完するとともに、外部ＩＣの回路規模増大及びコスト上昇を抑え、かつ、製造歩留まりの高い画像取り込み機能付き表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一様態による表示装置は、並行に配列された複数の走査線と、前記複数の走査線に交差するように配列された複数の信号線と、前記複数の走査線と前記複数の信号線との交差部に配列された複数の表示画素と、前記複数の表示画素の1つまたは複数毎に少なくとも1つ設けられた光検知部と、前記複数の走査線と前記複数の信号線とを介して前記複数の表示画素を駆動する駆動手段と、前記光検知部を制御する出力制御部と、を備え、前記出力制御部は、少なくとも前記表示画素に表示される画像の階調値を補完するフィルタを有するものである。
【発明の効果】
【００１２】
本発明によれば、点状欠損や線状欠損のある画像データを補完するとともに、外部ＩＣの回路規模増大及びコスト上昇を抑え、かつ、製造歩留まりの高い画像取り込み機能付き表示装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を用いて、本発明を実施するための最良の形態（以下、実施形態と称する）を説明する。
【００１４】
図１は画像取り込み機能付き表示装置のアレイ基板１００と、アレイ基板１００の撮像動作を制御し、撮像データを受け取って処理を行う外部ＩＣ２００との動作を説明するブロック図である。図１に示すように、画像取り込み機能付き表示装置１０は、例えば、ガラス基板上のポリシリコン薄膜トランジスタ回路で駆動される液晶ディスプレイである。
【００１５】
外部ＩＣ２００は専用に作られたＡＳＩＣ、デジタルシグナルプロセッサＤＳＰ、中央演算装置ＣＰＵ等であり、撮像画像をディスプレイに再表示したり、ストレージデバイスに保存したり、あるいは撮像画像を処理することによって座標入力を行うなどの様々な処理を行うものである。ただし、ここでは外部ＩＣ２００によって表示動作を制御する部分の説明は省略する。
【００１６】
アレイ基板１００上の表示領域１１０には、並行に配列された複数の走査線Ｘと、複数の走査線Ｘに交差するように配列された複数の信号線Ｙが形成されている。図１には、走査線Ｘ（ｎ）と信号線Ｙ（ｍ）をそれぞれ1本ずつ示している。複数の走査線Ｘと複数の信号線Ｙとの交差部１２０には、表示手段としての画素回路１２２及び、光検知手段としてのセンサ回路１２４が配列されている。図１には、１つの画素回路１２２及び１つのセンサ回路１２４を代表して示している。
【００１７】
アレイ基板１００上の表示領域１１０の周囲には、複数の走査線Ｘと複数の信号線Ｙとを介して画像回路１２２を駆動する駆動回路が形成されている。この駆動回路は、複数の画素回路１２２を行単位で駆動する走査線駆動回路１３２と、駆動される画素回路１２２にそれぞれの画像信号を供給する信号線駆動回路１３４とを有する。
【００１８】
また、アレイ基板１００上の表示領域１１０の周囲には、複数のセンサ回路１２４を制御するための制御手段が設けられている。この制御手段は、センサ回路１２４をプリチャージするプリチャージ回路１３８と、センサ回路１２４を行単位で指定するためのセンサ制御回路１３６と、センサ回路１２４からの出力をアナログ／デジタル変換するＡ／Ｄ変換部１４０と、Ａ／Ｄ変換部１４０が出力するデジタルデータを受信し、外部ＩＣ２００に出力する出力制御部１５０と、を有している。出力制御部１５０は、フィルタ１５２とデータ転送部１５４とを含む。
【００１９】
アレイ基板１００では、まず交差部１２０に設けられたセンサ回路１２４を用いて入射光強度の情報をアナログ信号に変換し、そのアナログ信号をアレイ基板１００周辺に設けられたＡ／Ｄ変換部１４０によってデジタル画像データに変換する。そのデジタル画像データは、アレイ基板１００周辺に設けられた撮像データの出力制御部１５０によって外部ＩＣ２００に出力される。出力制御部１５０は、フィルタ１５２とデータ転送部１５４とを有している。Ａ／Ｄ変換部１４０から出力されたデータは、出力制御部１５０のフィルタ１５２でフィルタ処理され、データ転送部１５４によってシリアルに外部ＩＣ２００に出力される。
【００２０】
図２（Ａ）、図２（Ｂ）に、図１に示した画素回路１２２、及び、センサ回路１２４の基本的な回路構成例を示す。図２（Ａ）に示すように、アレイ基板１００には、ライトペン７００によって光入力が成されている。アレイ基板（ガラス基板）１００の外側には、ガラス保護のために透明膜１０２がコーティングまたは貼り付けられている。アレイ基板１００の内面側には、ここでは図示されていない複数の走査線Ｘ、複数の信号線Ｙ、画素回路１２２及びセンサ回路１２４が印刷技術及び蒸着技術を用いて形成されている。
【００２１】
アレイ基板１００の内面側に形成されたＰＩＮダイオードＤ１、Ｄ２、Ｄ３は、それぞれセンサ回路１２４内で光感応素子として機能する。ＰＩＮダイオードＤ１、Ｄ２、Ｄ３の周囲は、絶縁層１０３によって囲まれている。また、絶縁層１０３には、ＰＩＮダイオードＤ１、Ｄ２、Ｄ３に対向して遮光膜ＳＨ１、ＳＨ２、ＳＨ３が形成されている。
【００２２】
アレイ基板１００と間隔をおいて、対向基板１０５が配置されている。対向基板１０５は、共通電極（透明電極）を有するとともに、アレイ基板１００と対向している。アレイ基板１００と対向基板１０５との間には液晶層１０４が狭持されている。対向基板１０５の外側には、バックライト１０６が配置されている。バックライト１０６から照射された光は、対向基板１０５、液晶層１０４、及び、アレイ基板１００を透過する際に、その透過状態が制御され、表示画面に画像が得られる。
【００２３】
図２（Ｂ）には、１つのセンサ回路１２４の基本的な回路構成例を示している。信号線Ｙ（ｍ）には、スイッチ（薄膜トランジスタ）ＴＲ２のソースが接続されている。スイッチＴＲ２のドレインはフォトダイオードＰＤのカソードに接続されるとともに、センサ容量ＣＰの一方の電極に接続されている。フォトダイオードＰＤのアノード、及び、センサ容量ＣＰの他方の電極は、所定の電位のアースラインに接続されている。スイッチＴＲ２のゲートは、リセット制御ラインＣＲＴ（ｎ）に接続されている。
【００２４】
上記のセンサ回路１２４は、特定の水平ブランキング期間の後半で、センサ容量ＣＰにプリチャージが行われ、次の周期（１垂直期間後）の特定水平ブランキング期間の前半で読み出しが行われる。プリチャージ後、フォトダイオードＰＤに照射される光量が多い場合は、センサ容量ＣＰの放電量が多い。逆にフォトダイオードＰＤに照射される光量が少ない場合は、センサ容量ＣＰの放電量が少ない。なお、フォトダイオードＰＤとバックライトとの間には遮光処理が成されている。したがって、読み出し期間にセンサ容量ＣＰの電圧を、増幅器を介して出力することで、センサ出力を得ることができる。
【００２５】
図３（Ａ）には、上記の画素回路１２２、及び、センサ回路１２４の一構成例を示している。図３（Ａ）に示すように、電圧ラインＣｓは、補助容量Ｃｓｋ及び液晶ＬＣの一方の電極に所定の周期で所定の電位を与える電圧ラインである。ゲートラインＧａｔｅ（ｎ）は、画素回路１２２の駆動トランジスタＴＲ１をオンオフ制御するためのゲートラインである。
【００２６】
また、リセット制御ラインＣＲＴ（ｎ）は、センサ回路１２４を構成するスイッチＴＲ２をオンオフ制御するための制御信号ラインである。スイッチＴＲ２がオンしたときに、センサ容量ＣＰにプリチャージが行われる。ＧＮＤは、接地ラインである。また、ＳＦＢ（ｎ）は、センサ容量ＣＰの電位を読み出すときに薄膜トランジスタＴＲ４をオンするセンサ出力制御ラインである。薄膜トランジスタＴＲ３は増幅素子として機能する。フォトダイオードＰＤは、光に感応し、光量に応じた電流を流す。これにより、センサ容量ＣＰにプリチャージされている電荷を放出することができる。
【００２７】
信号線Ｙ（ｍ−１）、Ｙ（ｍ）、Ｙ（ｍ＋１）は図１に示した信号線駆動回路１３４、及びＡ／Ｄ変換部１４０に接続されている。また、電源ラインＣｓ、ゲートラインＧａｔｅ（ｎ）は、図１に示した走査線駆動回路１３２に接続され、リセット制御ラインＣＲＴ（ｎ）、接地ラインＧＮＤ、及び、センサ制御ラインＳＦＢ（ｎ）はセンサ制御回路１３６に接続されている。
【００２８】
図３（Ｂ）に、上記の回路の動作を説明するためのタイミングチャートを示す。上記の回路は、１垂直期間（１フレーム期間）内の特定の１水平期間を次のように設定している。画素回路１２２では、１水平期間（１Ｈ）内を、第１ブランク期間、コモン反転ブランク期間、書き込み期間、及び、第２ブランク期間に分けている。この４つの期間に対応させてセンサ回路１２４では、出力期間、コモン反転タイミング期間、プリチャージ期間に分けている。１垂直期間（１フレーム期間）内の上記４つの期間以外は、画素回路１２２は表示期間で、センサ回路１２４は撮像期間である。
【００２９】
画素回路１２２では、補助容量Ｃｓｋに対して信号線Ｙ（ｍ＋１）を介して、書き込み期間に矢印ａ１に示すような経路で画像信号が書き込まれる。この容量Ｃｓｋの両端間に生じた電圧値に応じて液晶ＬＣが駆動され階調表示される。
【００３０】
センサ回路１２４では、上記書き込み期間に続いて、トランジスタＴＲ２がオンされ、容量ＣＰに対してプリチャージが行われる。このとき信号線Ｙ（ｍ＋１）を介して矢印ｂ１、及び矢印ｃ１に示すような経路で容量ＣＰがプリチャージされる。つまり、書き込み期間とプリチャージ期間とがずれており、信号線Ｙを有効に利用している。撮像期間においてフォトダイオードＰＤに電流が流れると、プリチャージ電圧が変化する。
【００３１】
次の１フレームサイクルで、出力期間にトランジスタＴＲ４がオンされると、センサ容量ＣＰの電圧がトランジスタＴＲ３で増幅され、信号線Ｙ（ｍ）を介して取り出される（矢印ｄ１、ｅ１の経路）。隣の水平ラインの画素及びセンサ部においても次の１水平期間に同様の動作が実行される。センサ容量ＣＰから取り出された電圧は、プリチャージ以後、読み出しスタートまでの間、フォトダイオードＰＤが遮光されていた時間に応じて変化する。全く遮光されていない場合は、読み出された電圧は十分に低い状態で、遮光されていた時間が長い場合は、高い電圧が得られる。これによりライトペン７００によってインプットが成されたのかどうかを判断する。
【００３２】
図４は、上記の動作をフレーム単位で示した説明図である。図４には例えばＮフレーム目とＮ＋１フレーム目を示している。Ｎフィレ−ム目の特定の水平期間に上記の処理が行われ、Ｎ＋１フレーム目の特定水平期間までの期間に、画素回路１２２では画像を表示し、センサ回路１２４では光を撮像する。
【００３３】
次に、センサ回路１２４からの出力に対するフィルタ処理について説明する。図１に示すように、ある走査線Ｘ（ｎ）をアクティブにすると、センサ回路１２４から出力された画素１行分のアナログ信号がＡ／Ｄ変換部１４０に入力される。Ａ／Ｄ変換部１４０の出力はデジタル画像データとして出力制御部１５０に入力される。
【００３４】
図５は、この発明の装置の一動作例を説明するために示している。図５は、位置（ｘ、ｙ）にある注目画素の階調値Ｆ（ｘ、ｙ）と、その注目画素に対して上下左右斜め方向に隣接する画素の階調値Ｆ（ｘ−１、ｙ−１）、Ｆ（ｘ、ｙ−１）、・・・など、計９個の階調値（図の左側）を例えば昇順降順に並び替え、そのうち、例えば、中間順位のもの或いはｒ番目に大きいものを注目画素（ｘ、ｙ）の新しい階調値Ｇ（ｘ、ｙ）（図の右側）として採用する、という３×３近傍のランクオーダーフィルタ処理を示している。このような処理を実現する回路は以下に説明するような回路である。
【００３５】
図６に、センサ回路１２４からの出力信号を処理する一回路構成例を示す。ある走査線Ｘ（ｎ）をアクティブにすると、走査線Ｘ（ｎ）に接続されたセンサ回路１２４は検知した光強度をアナログ信号としてＡ／Ｄ変換部１４０に出力する。Ａ／Ｄ変換部１４０は、各信号線に対応したＡ／Ｄ変換回路ＡＤＣと、ディレイ・フリップフロップＤ−ＦＦ１とを有している。Ａ／Ｄ変換回路ＡＤＣは、センサ回路１２４から入力されたアナログ信号をデジタルデータに変換する。ディレイ・フリップフロップＤ−ＦＦ１は、１水平期間に一度、所定のタイミングでＡ／Ｄ変換回路ＡＤＣの出力を取り込む。
【００３６】
なお、本実施形態においては、Ａ／Ｄ変換回路ＡＤＣは例えば１ビットのデータに対応するもので、各ディレイ・フリップフロップＤ−ＦＦ１には１行分の画素の１ビット画像データが取り込まれる。
【００３７】
加算回路ＳＵＭ３は、行方向に隣接する３画素分の１ビット画像データを入力されると、それらの和を出力する組み合せ回路である。加算回路ＳＵＭ３は、図７（Ａ）に示す真理値表のように入力された値に対する出力をする。
【００３８】
加算回路ＳＵＭ３からの出力は、直列に接続された３つのディレイ・フリップフロップＤ−ＦＦ２に入力される。ディレイ・フリップフロップＤ−ＦＦ２は、加算回路ＳＵＭ３の出力を１水平期間ごとに所定のタイミングで転送していくもので、これによって加算回路ＳＵＭ３の出力を３行分保持しておくことができる。２つの加算器ＰＬ１、ＰＬ２は上記３行分のデータの和をとり、１水平期間ごとに所定のタイミングでディレイ・フリップフロップＤ−ＦＦ３にその和が取り込まれる。
【００３９】
以上のことから、ディレイ・フリップフロップＤ−ＦＦ３には行方向に隣接する３画素の３段分の階調値、つまり、３×３近傍の階調値の和が１水平期間ごとに取り込まれることになる。
【００４０】
ディレイ・フリップフロップＤ−ＦＦ３からの出力は、コンパレータＣＯＭＰ４に入力される。コンパレータＣＯＭＰ４回路はディレイ・フリップフロップＤ−ＦＦ３の値と指定されたランク値ｒとを比較する４ビットのコンパレータで、図７（Ｂ）にその入出力関係を示している。これは、３×３近傍の階調値の和がランク値より大きい以上の場合は１、ランク値未満の場合は０で注目画素の階調値を置き換えることに相当する。
【００４１】
この結果、フィルタ１５２では、例えば先の図５に示す注目画素の階調値Ｆ（ｘ、ｙ）を、その３×３近傍の階調値を昇順降順に並び替えて、ｒ番目に小さい大きい階調値に変換する。つまり、ランク値ｒのランクオーダーフィルタ処理を行ったことになる。画像データが1ビットの場合は、
【数１】
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【００４２】
のように、フィルタ１５２では、注目画素の階調値Ｆ（ｘ、ｙ）を、近傍画素の値を全て加算してランク値ｒ以上の場合は１、ランク値ｒ未満の場合は０と変換する。
【００４３】
コンパレータＣＯＭＰ４の出力ラインは、データ転送部１５４に接続されている。データ転送部１５４は、スイッチＨＳＷを介して各フィルタ回路に接続されたディレイ・フリップフロップＤ−ＦＦ４を有している。ディレイ・フリップフロップＤ−ＦＦ４は外部にデータをシリアルに出力するためのシフトレジスタである。
【００４４】
まず、１水平期間ごとにある所定のタイミングでスイッチＨＳＷがオン状態かつスイッチＴＳＫがオフ状態となり、その間に転送クロックが１回立ち上がる（または立ち下がる）ことによってディレイ・フリップフロップＤ−ＦＦ４に画素１行分のデータが保持される。その後スイッチＴＳＫがオン状態かつスイッチＨＳＷがオフ状態になり、転送クロックに従ってデータが順次転送される。
【００４５】
図８に、３×３近傍の画素に対して、上記のフィルタ１５２によってフィルタ処理を行った結果の一例を示す。図８（Ａ）に示す画像は、フィルタ処理を行わない場合の画像であって、ライトペン７００等による光をアレイ基板１００に照射して座標入力を行う際に、外部ＩＣ２００に対して出力される２値画像データである。画像左側の白丸部がライトペン７００の指示部に対応し、画像右側に縦に走っている白線がＡ／Ｄ変換回路ＡＤＣの不良によって発生した線状欠損に対応している。
【００４６】
図８（Ｂ）、図８（Ｃ）、および図８（Ｄ）には、ランクオーダーフィルタのランク値ｒの値が異なる場合の結果の一例を示している。図８（Ｂ）はランク値ｒを５に設定した場合の結果を示している。これは、ランクオーダーフィルタが、その特別の場合であるメジアンフィルタである場合で、点状欠損および線状欠損を補完している。図８（Ｃ）には、ランク値ｒを９に設定した場合の結果を示している。この場合には、ライトペン７００の指示部および、線状欠損の白領域が収縮されている（収縮処理）。図８（Ｄ）には、ランク値ｒを１に設定した場合の結果を示している。この場合には、ライトペン７００の指示部および、線状欠損の白領域が膨張されている（膨張処理）。
【００４７】
上記のように、ランクオーダーフィルタ回路で設定するランク値ｒの値によって、点状欠損や線状欠損を補完したり、白領域の膨張・収縮したりする効果が得られる。
【００４８】
なお、ランクオーダーフィルタ回路のランク値は、外部ＩＣ２００で決めても良くアレイ基板１００上の回路で決めても良い。また、ランク値を固定値にしても良いし、外部ＩＣ２００またはアレイ基板上１００の回路によって制御し、動的に変更しても良い。
【００４９】
上記ランクオーダーフィルタ回路は、アレイ基板１００上に形成されているため、外部ＩＣ２００の回路規模を増大させることがなく、その為のコスト上昇を抑えることができる。また、欠損のない画像取込み機能付き表示装置を選別する必要がなくなり、製造歩留まりが高くなる。さらに、ランクオーダーフィルタ回路をアレイ基板１００上に形成することで、撮像データの効率的な取り込みが可能になっている。
【００５０】
また、上記のランクオーダーフィルタ回路は、各信号線に対応して形成されるので、画素１行分のランクオーダーフィルタ処理を並列に行うことが可能である。また、１水平周期のクロックでのフィルタ処理が可能であり、高速なクロックを必要としない。
【００５１】
次に本発明の第２実施形態について説明する。図９に示す回路は、ランクオーダーフィルタ回路の特別な場合（３×３近傍のランクオーダーフィルタ回路でランク値ｒが５の場合）であるメジアンフィルタ回路をフィルタ１５２として用いる。この場合、前述のランクオーダーフィルタ回路においてランク値ｒの値を変更することによっても実施可能であるが、より簡略化された回路構成も可能である。図９には、その詳細な回路構成例を示した。
【００５２】
図９に示すフィルタ１５２の回路部分だけが図６と異なっている。ソート回路ＳＯＲＴ３は、３つの入力値を昇順にソートして出力する組み合せ回路であり、ソート回路ＳＯＲＴ２は、２つの入力値を昇順にソートして出力する組み合せ回路である。ソート回路ＳＯＲＴ３とソート回路ＳＯＲＴ２とは、入力に対して、それぞれ図１０（Ａ）、図１０（Ｂ）の真理値表に示すように信号を出力する。
【００５３】
ノードＳ、Ｍ、Ｌには、ソート回路ＳＯＲＴ３またはソート回路ＳＯＲＴ２によってソートされた値のうちで最小値、中間値、最大値が出力される。４段のディレイ・フリップフロップＤ−ＦＦ５は、隣接する３列の画素のうち階調値が最小のものを３行分取り込み、さらにその３行のうち最大のものを最終段に出力する。同様にディレイ・フリップフロップＤ一ＦＦ６は、３列の画素のうち階調値が中間のものを３行分取り込み、さらにその３行の中で中間のものを最終段に出力する。ディレイ・フリップフロップＤ−ＦＦ７は、３列の画素のうち階調値が最大のものを３行分取り込み、さらにその３行のうち最小のものを最終段に出力する。
【００５４】
最後にディレイ・フリップフロップＤ−ＦＦ５、ディレイ・フリップフロップＤ−ＦＦ６、およびディレイ・フリップフロップＤ−ＦＦ７の最終段の出力がソート回路ＳＯＲＴ３に入力され、それらの中央の順位にある階調値がデータ転送部１５４に出力される。このことによって、注目画素の３×３近傍にある画素の階調値の中で、ランク値ｒが５である画素の階調値がデータ転送部１５４に出力されることになる。つまり、フィルタ１５２では、メジアンフィルタ処理が成される。
【００５５】
上記のメジアンフィルタ回路についても、フィルタ処理を行うことによって図８（Ｂ）に示す画像が得られる。また、前述したランクオーダーフィルタ回路を用いる場合と同様に、外部ＩＣ２００の回路規模を増大させることがなく、その為のコスト上昇を抑えることができる。さらに、欠損のない画像取込み機能付き表示装置を選別する必要がなくなり、製造歩留まりが高くなる。また、メジアンフィルタ回路をアレイ基板上に形成することで、撮像データの効率的な取り込みが可能になっている。
【００５６】
また、メジアンフィルタ回路は、各信号線に対応して形成されているため、１水平周期のクロックで並列処理が可能で、高速なクロックを必要としない。
【００５７】
次に、本発明の第３実施形態について説明する。図１１は、シリアルにフィルタ処理を実行する実施形態の一例についてのブロック図である。
【００５８】
本実施形態では、出力制御部１５０が画素３行分のデータをシリアルに出力するデータ転送部１５４を有している。センサ回路１２４から出力されたアナログ信号は、Ａ／Ｄ変換部１４０でデジタル画像データに変換され、出力制御部１５０に入力される。出力制御部１５０では、３行分のデータ転送部１５４によって転送されるデジタル画像データを、出力制御部１５０の最終段に接続されたフィルタ１５２でシリアルにフィルタ処理して外部に出力する。
【００５９】
図１２は、フィルタ１５２として例えばランクオーダーフィルタを用いた場合の詳細な回路構成の一例である。ディレイ・フリップフロップＤ−ＦＦ４は前述のようにスイッチＴＳＫがオン状態の場合に転送クロックにしたがって図中右方向にデータを転送するシフトレジスタである。一方ディレイ・フリップフロップＤ−ＦＦ８は、スイッチＨＳＷがオン状態の間の転送クロックに従って図中下方向にデータを転送するシフトレジスタである。
【００６０】
まず、１水平期間ごとにある所定のタイミングでスイッチＨＳＷがオン状態かつスイッチＴＳＫがオフ状態となり、その間に垂直転送クロックが１回立ち上がる（または立ち下がる）ことによってディレイ・フリップフロップＤ−ＦＦ８で画素１行分のデータが図中下方向に転送され保持される。同時に水平転送クロックが１回立ち上がる（または立ち下がる）ことによってディレイ・フリップフロップＤ−ＦＦ４に画素１行分のデータが保持される。その後スイッチＴＳＫがオン状態かつスイッチＨＳＷがオフ状態になり、水平転送クロックに従って図中右方向にデータを転送する。
【００６１】
つまり、１水平期間中に３行分のデータがディレイ・フリップフロップＤ−ＦＦ４によって転送されていくことになる。従って、ディレイ・フリップフロップＤ−ＦＦ４の最終段にランクオーダーフィルタ回路を接続することによってシリアルに処理が実行される。
【００６２】
上記のようにシリアルにフィルタ処理を行う回路構成の場合にも、ランクオーダーフィルタのランク値ｒの設定値によって図８（Ｂ）乃至図８（Ｄ）に示すようなフィルタ処理後の画像を得ることができる。また、図６に示す並列にフィルタ処理を行う場合と同様の効果に加えて、上記のようにシリアルにフィルタ処理を行うように回路を構成すると、ランクオーダーフィルタ回路の占有面積は前述の並列処理を行う場合に比べて小さくすることができる。
【００６３】
なお、３行分の画像データを３本の信号としてそのまま外部ＩＣ２００へ出力しても良い。この場合は、外部ＩＣ２００にランクオーダーフィルタ回路を形成する必要があるが、ラインメモリは不要であるため、外部ＩＣ２００の回路規模やコストにはほとんど影響しない。また、並列処理の場合と同様に、ランクオーダーフィルタ回路のランク値ｒは、外部ＩＣ２００またはアレイ基板１００上の回路で決めても良い。ランク値ｒを固定値にしても良いし、動的に変更しても良い。
【００６４】
上記のフィルタ回路としてメジアンフィルタ回路を用いた場合を図１３に示す。この場合も上記の図１２に示した場合と同様の効果が得られる。
【００６５】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係る表示装置のアレイ基板と外部ＩＣとのブロック図。
【図２】図１に示す画素回路およびセンサ回路の基本的な回路構成例を示す図。
【図３】図１に示す画素回路およびセンサ回路の一構成例を示す図とそのタイミングチャート。
【図４】図３に示す回路の動作例をフレーム単位で説明する図。
【図５】図１に示すセンサ回路の出力に対する処理ための回路構成例を示す図。
【図６】図１に示すセンサ回路の出力に対する処理を行う回路構成例を示す図。
【図７】図６に示す加算回路とコンパレータの入出力例を説明する図。
【図８】図６に示す回路によるフィルタ処理を行った結果の一例を示す図。
【図９】本発明の第２実施形態に係る表示装置のセンサ回路の出力に対する処理を行う回路構成例を示す図。
【図１０】図９に示すソート回路の入出力例を示す図。
【図１１】本発明の第３実施形態に係る表示装置のアレイ基板と外部ＩＣとのブロック図。
【図１２】図１１に示すセンサ回路の出力に対する処理を行う回路構成の一例を示す図。
【図１３】図１１に示すセンサ回路の出力に対する処理を行う回路構成の他の例を示す図。
【符号の説明】
【００６７】
１０…表示装置、１００…アレイ基板、１１０…表示部、１２２…画素回路、１２４…センサ回路、１３２…走査線駆動回路、１３４…信号線駆動回路、１３６…センサ制御回路、１３８…プリチャージ回路、１４０…Ａ／Ｄ変換部、１５０…出力部、１５２…フィルタ、１５４…データ転送部、２００…外部ＩＣ、Ｘ…走査線、Ｙ…信号線、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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