(57)【要約】【課題】良好な同相雑音耐性が得られ、入力信号に対する高速応答が可能なリミッタアンプ回路を提供する。【解決手段】リミッタアンプ回路は、正相入力信号ＶＩＰと逆相入力信号ＶＩＮとからなる差動形式の入力信号を増幅する差動増幅器２と、正相入力信号ＶＩＰの最大値と逆相入力信号ＶＩＮの最大値との電圧差に応じた電流を、差動増幅器２の入力段に設けられた差動回路の１対の負荷抵抗２４，２５から引き抜くＡＯＣ回路３とを有する。【選択図】  図１
2006311210.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のオフセット補償を行うリミッタアンプ回路において、
正相入力信号と逆相入力信号とからなる差動形式の前記入力信号を増幅する差動増幅器と、
前記正相入力信号の最大値と前記逆相入力信号の最大値との電圧差に応じた電流を、前記差動増幅器の入力段に設けられた差動回路の１対の負荷から引き抜くオフセット補償回路とを有することを特徴とするリミッタアンプ回路。
【請求項２】
請求項１記載のリミッタアンプ回路において、
前記差動増幅器の差動回路は、
前記１対の負荷と、
１対の入力端子のうち一方の入力端子に前記正相入力信号が入力され、他方の入力端子に前記逆相入力信号が入力され、１対の出力端子が前記１対の負荷と接続された差動構成の第１のトランジスタとからなり、
前記オフセット補償回路は、
前記正相入力信号の最大値を検出して保持する第１のレベル検出部と、
前記逆相入力信号の最大値を検出して保持する第２のレベル検出部と、
１対の入力端子のうち一方の入力端子に前記第１のレベル検出部の出力信号が入力され、他方の入力端子に前記第２のレベル検出部の出力信号が入力され、１対の出力端子が前記１対の負荷と接続された差動構成の第２のトランジスタとからなることを特徴とするリミッタアンプ回路。
【請求項３】
請求項２記載のリミッタアンプ回路において、
前記第２のトランジスタは、ＭＯＳトランジスタであることを特徴とするリミッタアンプ回路。
【請求項４】
請求項２記載のリミッタアンプ回路において、
前記オフセット補償回路は、さらに、前記第２のトランジスタの１対の出力端子と直列に挿入された１対の抵抗を有することを特徴とするリミッタアンプ回路。
【請求項５】
請求項１記載のリミッタアンプ回路において、
前記差動増幅器のゲインは１であることを特徴とするリミッタアンプ回路。
【請求項６】
請求項１乃至５のいずれか１項に記載のリミッタアンプ回路において、
前記差動増幅器と前記オフセット補償回路とを構成単位として、この構成単位を複数段直列に接続したことを特徴とするリミッタアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光伝送システムの局側装置に係り、特に宅側装置から受信した信号のオフセットを補償するリミッタアンプ回路に関するものである。
【背景技術】
【０００２】
従来より、高速データ伝送を可能とする光伝送システムとして、加入者ごとのデータ信号のパケットを時間多重するパッシブオプティカルネットワーク（Passive Optical Network 、以下ＰＯＮとする）システムが知られている。図８に、このＰＯＮシステムの構成を示す。ＰＯＮシステムでは、１台の局側装置（ＯＬＴ）１０１に複数台の宅側装置（ＯＮＵ）１０２−１〜１０２−ｎが光カプラ１０３などのパッシブデバイスを介して接続されている。１０４は光ファイバである。
【０００３】
各宅側装置１０２−１〜１０２−ｎからの上りのパケットデータは、時間多重されて局側装置１０１に到達するが、このとき局側装置１０１までの伝送距離が宅側装置ごとに異なるので、局側装置１０１への到達時の光パワーが宅側装置ごとに異なる。図９に、局側装置１０１に到達する各宅側装置１０２−１〜１０２−ｎからのパケットデータを示す。図９において、１０５−１〜１０５−ｎは宅側装置１０２−１〜１０２−ｎからのパケットデータ、１０６−１〜１０６−ｎはパケットデータ１０５−１〜１０５−ｎの先頭に付加されたプリアンブルである。
【０００４】
このように、ＰＯＮシステムにおいては、宅側装置ごとに伝送距離が異なるため、局側装置１０１において受信レベルの異なる光信号を受信する必要がある。つまり、局側装置１０１の受信回路では、この受信レベルの差を補償して、識別器が識別再生可能な一定レベルの信号を生成する必要がある。
【０００５】
受信信号のレベル差を補償する手段として、受信信号のレベルを検出して増幅器の利得を制御する方法と、受信信号のレベルを検出してその振幅中心の差、すなわちオフセットを補償する方法とがある。特に、パケット間の間隔の短いＰＯＮシステムにおいては、受信レベル差の高速補償が要求されるため、応答速度の速い後者のオフセット補償方式が用いられている。すなわち、このオフセットをキャンセルするためにオフセット補償回路（以下、ＡＯＣ回路とする）が従来用いられてきた。
【０００６】
図１０に、局側装置１０１の従来の受信回路の構成を示す。１００は受信した光信号を電流に変換して出力するフォトダイオードなどの受光素子、２００は受光素子１００から出力された電流を差動形式の電圧に変換するプリアンプ回路、３００はプリアンプ回路２００から出力された差動出力信号のオフセット補償を行うリミッタアンプ回路である。
従来、リミッタアンプ回路としては、図１１に示す構成（例えば、特許文献１参照）や、図１２に示す構成が提案されている（例えば、特許文献２参照）。
【０００７】
図１１のリミッタアンプ回路は、差動増幅器３０１，３０２と、ＡＯＣ回路３０３とを有する。差動増幅器３０２は、トランジスタ３２０〜３２３と、負荷抵抗３２４，３２５と、定電流源３２６，３２７とから構成され、ＡＯＣ回路３０３は、ピーク検出部３３０，３３１と、差動増幅器３３２とから構成されている。このリミッタアンプ回路では、差動増幅器３０１の正相出力の最大値をピーク検出部３３０で検出して保持すると共に、差動増幅器３０１の逆相出力の最大値をピーク検出部３３１で検出して保持する。ピーク検出部３３０，３３１の出力を差動増幅器３３２に入力することで、差動増幅器３３２の正相出力は、差動増幅器３０１の正相出力の中間値を示し、差動増幅器３３２の逆相出力は、差動増幅器３０１の逆相出力の中間値を示す。
【０００８】
そして、この差動増幅器３３２の正相出力を差動増幅器３０２の第１のリファレンス入力端子であるトランジスタ３２１のゲートに入力し、差動増幅器３３２の逆相出力を差動増幅器３０２の第２のリファレンス入力端子であるトランジスタ３２２のゲートに入力している。こうして、図１１のリミッタアンプ回路では、プリアンプ回路から差動増幅器３０１に入力される信号のオフセットをキャンセルする。
【０００９】
図１２のリミッタアンプ回路は、差動増幅器３０４と、出力バッファ３０５と、ＡＯＣ回路３０６とを有する。ＡＯＣ回路３０６は、ピーク検出部３６０と、オフセット補償信号生成部３６１とから構成される。このリミッタアンプ回路では、差動増幅器３０４の正相出力の最大値と逆相出力の最大値をピーク検出部３６０で検出して保持する。オフセット補償信号生成部３６１は、ピーク検出部３６０の正相出力と逆相出力の差分によってオフセット補償信号を生成し、このオフセット補償信号を差動増幅器３０４の出力に加える。これにより、図１２のリミッタアンプ回路では、プリアンプ回路から差動増幅器３０４に入力される信号のオフセットをキャンセルする。
【００１０】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特許第３３５４８９２号公報
【特許文献２】特開平０８−２５０９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１１に示したリミッタアンプ回路では、入力信号を増幅する差動増幅器３０２のリファレンス入力端子に、ＡＯＣ回路３０３から出力されるオフセット補償信号を入力しているため、差動増幅器３０２の同相雑音耐性が悪化するという問題点があった。
また、図１２に示したリミッタアンプ回路では、入力信号を増幅する差動増幅器３０４の出力からオフセット補償信号を生成して、このオフセット補償信号を差動増幅器３０４の出力に加えているため、入力信号に対する応答が遅いという問題点があった。
【００１２】
本発明は、上記課題を解決するためになされたもので、良好な同相雑音耐性が得られ、かつ入力信号に対する高速応答が可能なリミッタアンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、入力信号のオフセット補償を行うリミッタアンプ回路において、正相入力信号と逆相入力信号とからなる差動形式の前記入力信号を増幅する差動増幅器と、前記正相入力信号の最大値と前記逆相入力信号の最大値との電圧差に応じた電流を、前記差動増幅器の入力段に設けられた差動回路の１対の負荷から引き抜くオフセット補償回路とを有するものである。
また、本発明のリミッタアンプ回路の１構成例において、前記差動増幅器の差動回路は、前記１対の負荷と、１対の入力端子のうち一方の入力端子に前記正相入力信号が入力され、他方の入力端子に前記逆相入力信号が入力され、１対の出力端子が前記１対の負荷と接続された差動構成の第１のトランジスタとからなり、前記オフセット補償回路は、前記正相入力信号の最大値を検出して保持する第１のレベル検出部と、前記逆相入力信号の最大値を検出して保持する第２のレベル検出部と、１対の入力端子のうち一方の入力端子に前記第１のレベル検出部の出力信号が入力され、他方の入力端子に前記第２のレベル検出部の出力信号が入力され、１対の出力端子が前記１対の負荷と接続された差動構成の第２のトランジスタとからなるものである。
また、本発明のリミッタアンプ回路の１構成例において、前記第２のトランジスタは、ＭＯＳトランジスタである。
また、本発明のリミッタアンプ回路の１構成例において、前記オフセット補償回路は、さらに、前記第２のトランジスタの１対の出力端子と直列に挿入された１対の抵抗を有するものである。
また、本発明のリミッタアンプ回路の１構成例において、前記差動増幅器のゲインは１である。
また、本発明のリミッタアンプ回路の１構成例は、前記差動増幅器と前記オフセット補償回路とを構成単位として、この構成単位を複数段直列に接続したものである。
【発明の効果】
【００１４】
本発明によれば、正相入力信号の最大値と逆相入力信号の最大値との電圧差に応じた電流を、差動増幅器の入力段に設けられた差動回路の１対の負荷から引き抜くオフセット補償回路を設けたことにより、従来と比べて高い同相雑音耐性を得ることができ、また入力信号に対する高速応答が可能である。
【００１５】
また、本発明では、オフセット補償回路の第２のトランジスタをＭＯＳトランジスタとすることにより、オフセット補償回路の第１、第２のレベル検出部のホールド性能を改善することができる。すなわち、ＭＯＳトランジスタのゲート・リーク電流はほとんど無いため、高いレベル・ホールド特性を提供することが可能である。
【００１６】
また、オフセット補償回路において、第２のトランジスタの１対の出力端子と直列に１対の抵抗を挿入することにより、利得を容易に調整できるためオフセット補償の精度を調整することができる。
【００１７】
また、差動増幅器のゲインを１とすることにより、オフセット補償の精度調整を容易にすることができる。
【００１８】
また、差動増幅器とオフセット補償回路とを構成単位として、構成単位を複数段直列に接続することで、より高精度なオフセット補償を実現することができる。
【発明を実施するための最良の形態】
【００１９】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態となるリミッタアンプ回路の構成を示す回路図である。本実施の形態のリミッタアンプ回路は、入力バッファ１と、差動増幅器２と、ＡＯＣ回路３とを有する。
【００２０】
差動増幅器２は、ベースが入力バッファ１の正相出力端子に接続されたＮＰＮトランジスタ２０と、ベースが入力バッファ１の逆相出力端子に接続されたＮＰＮトランジスタ２１と、ベースがトランジスタ２０のコレクタに接続され、コレクタに電源電圧ＶＣＣが与えられたＮＰＮトランジスタ２２と、ベースがトランジスタ２１のコレクタに接続され、コレクタに電源電圧ＶＣＣが与えられたＮＰＮトランジスタ２３と、一端に電源電圧ＶＣＣが与えられ、他端がトランジスタ２０のコレクタに接続された負荷抵抗２４と、一端に電源電圧ＶＣＣが与えられ、他端がトランジスタ２１のコレクタに接続された負荷抵抗２５と、一端がトランジスタ２０，２１のエミッタに接続され、他端が接地された定電流源２６と、一端がトランジスタ２２のエミッタに接続され、他端が接地された定電流源２７と、一端がトランジスタ２３のエミッタに接続され、他端が接地された定電流源２８とから構成される。
【００２１】
ＡＯＣ回路３は、入力バッファ１の正相出力の最大値を検出して保持するレベル検出部３０と、入力バッファ１の逆相出力の最大値を検出して保持するレベル検出部３１と、ベースにレベル検出部３０のレベル検出信号ＶｈｏｌｄＰが入力され、コレクタが差動増幅器２のトランジスタ２０のコレクタに接続されたＮＰＮトランジスタ３２と、ベースにレベル検出部３１のレベル検出信号ＶｈｏｌｄＮが入力され、コレクタが差動増幅器２のトランジスタ２１のコレクタに接続されたＮＰＮトランジスタ３３と、一端がトランジスタ３２，３３のエミッタに接続され、他端が接地された定電流源３４とから構成される。
【００２２】
以下、本実施の形態のリミッタアンプ回路の動作を説明する。図２に、図１のリミッタアンプ回路の各部の信号を示す。図２（Ａ）は入力バッファ１に入力される正相入力信号ＶＩＰと逆相入力信号ＶＩＮ、レベル検出部３０から出力されるレベル検出信号ＶｈｏｌｄＰ、レベル検出部３１から出力されるレベル検出信号ＶｈｏｌｄＮを示す信号波形図、図２（Ｂ）は差動増幅器２から出力される正相出力信号ＶＯＰと逆相出力信号ＶＯＮを示す信号波形図である。図２（Ａ）、図２（Ｂ）において、Ｖ１は入力バッファ１の無入力時の正相入力と逆相入力のレベル、ＶＩＰＡは正相入力信号ＶＩＰの平均レベル、ＶＩＮＡは逆相入力信号ＶＩＮの平均レベル、ΔＶはオフセット、Ｖ２は差動増幅器２の無入力時の正相出力信号ＶＯＰと逆相出力信号ＶＯＮのレベルである。
【００２３】
まず、入力バッファ１の正相入力端子には、図示しないプリアンプ回路から出力された正相入力信号ＶＩＰが入力され、逆相入力端子には、プリアンプ回路から出力された逆相入力信号ＶＩＮが入力される。
差動増幅器２は、入力バッファ１を通過した正相入力信号ＶＩＰと逆相入力信号ＶＩＮとの差を増幅し、増幅結果を正相出力信号ＶＯＰと逆相出力信号ＶＯＮとして出力する。
【００２４】
一方、レベル検出部３０は、入力バッファ１を通過した正相入力信号ＶＩＰの最大値を検出・保持して、レベル検出信号ＶｈｏｌｄＰを出力する。同様に、レベル検出部３１は、入力バッファ１を通過した逆相入力信号ＶＩＮの最大値を検出・保持して、レベル検出信号ＶｈｏｌｄＮを出力する。
【００２５】
図３は、レベル検出部３０の１構成例を示す回路図である。レベル検出部３０は、入力バッファ１を通過した正相入力信号ＶＩＰが非反転入力端子に入力されるバッファアンプ回路４０と、バッファアンプ回路４０の出力端子から出力された信号の最大値を保持する第１のホールド回路部４１及び第２のホールド回路部４２とから構成される。
【００２６】
第１のホールド回路部４１は、ダイオード４３とホールド容量４４とから構成され、第２のホールド回路部４２は、ダイオード４５とホールド容量４６とから構成される。バッファアンプ回路４０の出力端子は、第１のホールド回路部４１の入力端子（ダイオード４３のアノード）と第２のホールド回路部４２の入力端子（ダイオード４５のアノード）とに接続される。ダイオード４３のカソードとホールド容量４４の第１の端子との接続点である、第１のホールド回路部４１の出力端子は、バッファアンプ回路４０の反転入力端子（基準電圧入力端子）に接続される。一方、ダイオード４５のカソードとホールド容量４６の第１の端子との接続点である、第２のホールド回路部４２の出力端子からは、レベル検出信号ＶｈｏｌｄＰが出力される。ホールド容量４４，４６の第２の端子は接地される。
【００２７】
本実施の形態では、図３に示す構成により、入力信号に対する高速応答が可能で、かつ出力のリップルが少ないレベル検出部３０を実現することができる。なお、ここではレベル検出部３０の場合を例に挙げて説明したが、レベル検出部３１についても同様の構成で実現することができる。
【００２８】
次に、以上のようにして検出されたレベル検出信号ＶｈｏｌｄＰ，ＶｈｏｌｄＮを差動構成のトランジスタ３２，３３に入力する。正相入力信号ＶＩＰの最大値を示すレベル検出信号ＶｈｏｌｄＰをトランジスタ３２のベースに入力し、逆相入力信号ＶＩＮの最大値を示すレベル検出信号ＶｈｏｌｄＮをトランジスタ３３のベースに入力することにより、トランジスタ３２のコレクタからはレベル検出信号ＶｈｏｌｄＮとＶｈｏｌｄＰとの電圧差（ＶｈｏｌｄＮ−ＶｈｏｌｄＰ）が出力され、トランジスタ３３のコレクタからはレベル検出信号ＶｈｏｌｄＰとＶｈｏｌｄＮとの電圧差（ＶｈｏｌｄＰ−ＶｈｏｌｄＮ）が出力される。
【００２９】
トランジスタ３２のコレクタは、差動増幅器２のトランジスタ２０のコレクタと負荷抵抗２４との接続点に接続され、トランジスタ３３のコレクタは、差動増幅器２のトランジスタ２１のコレクタと負荷抵抗２５との接続点に接続されている。したがって、レベル検出信号ＶｈｏｌｄＮとＶｈｏｌｄＰとの電圧差（ＶｈｏｌｄＮ−ＶｈｏｌｄＰ）に応じた電流を、負荷抵抗２４を流れる電流から引き抜き、レベル検出信号ＶｈｏｌｄＰとＶｈｏｌｄＮとの電圧差（ＶｈｏｌｄＰ−ＶｈｏｌｄＮ）に応じた電流を、負荷抵抗２５を流れる電流から引き抜くことになる。
【００３０】
例えば正相入力信号ＶＩＰのレベルが上昇した場合、レベル検出信号ＶｈｏｌｄＮとＶｈｏｌｄＰとの電圧差（ＶｈｏｌｄＮ−ＶｈｏｌｄＰ）が上昇するので、トランジスタ３２のベース電位が高くなり、トランジスタ３２のコレクタ電流が増加する。したがって、負荷抵抗２４を流れる電流が増加するので、トランジスタ２０のコレクタ電位が低下し、これによってオフセット分がキャンセルされる。
【００３１】
こうして、本実施の形態では、図２（Ｂ）のようにオフセットがキャンセルされた正相出力信号ＶＯＰ、逆相出力信号ＶＯＮを得ることができる。
本実施の形態では、図１１に示したリミッタアンプ回路のようにＡＯＣ回路の出力を差動増幅器のリファレンス入力とするのではなく、ＡＯＣ回路３の出力を差動増幅器２の負荷抵抗２４，２５に接続することでオフセット補償を実現するようにしたので、図１１に示したリミッタアンプ回路に比べて高い同相雑音耐性を得ることができる。また、本実施の形態では、ＡＯＣ回路をフィードフォワード構成としたため、図１２に示したリミッタアンプ回路に比べて、入力信号に対する高速応答が可能である。
【００３２】
［第２の実施の形態］
第１の実施の形態では、ＡＯＣ回路３の差動構成のトランジスタ３２，３３にバイポーラトランジスタを用いたが、ＭＯＳトランジスタを用いてもよい。第１の実施の形態のようにバイポーラトランジスタを用いる場合には、このトランジスタのリーク電流により、レベル検出部３０，３１のホールド容量４６に充電された電荷が減少して、レベル検出信号ＶｈｏｌｄＰ，ＶｈｏｌｄＮが次第に低下してしまう。
【００３３】
これに対して、トランジスタ３２，３３にＭＯＳトランジスタを用いる場合には、リーク電流を減らすことができるので、レベル検出部３０，３１のホールド性能を改善することができる。すなわち、レベル検出信号ＶｈｏｌｄＰのレベルを正相入力信号ＶＩＰの最大値に維持し、またレベル検出信号ＶｈｏｌｄＮのレベルを逆相入力信号ＶＩＮの最大値に維持することができる。
【００３４】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は、本発明の第３の実施の形態となるリミッタアンプ回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のリミッタアンプ回路は、入力バッファ１と、差動増幅器２と、ＡＯＣ回路３ａとを有する。
【００３５】
ＡＯＣ回路３ａは、第１の実施の形態で説明したＡＯＣ回路３において、トランジスタ３２のエミッタと定電流源３４の一端との間に抵抗３５を挿入し、トランジスタ３３のエミッタと定電流源３４の一端との間に抵抗３６を挿入したものである。
抵抗３５，３６を追加することにより、負荷抵抗２４，２５からの電流の引き抜き量を調整することができ、オフセット補償の精度を調整することができる。
【００３６】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は、本発明の第４の実施の形態となるリミッタアンプ回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のリミッタアンプ回路は、入力バッファ１と、差動増幅器２と、ＡＯＣ回路３ｂとを有する。ＡＯＣ回路３ｂは、第３の実施の形態のＡＯＣ回路３ａと同一の効果を奏するものであるが、抵抗３５の代わりに、トランジスタ３２のコレクタとトランジスタ２０のコレクタとの間に抵抗３７を挿入し、抵抗３６の代わりに、トランジスタ３３のコレクタとトランジスタ２１のコレクタとの間に抵抗３８を挿入したものである。
【００３７】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は、本発明の第５の実施の形態となるリミッタアンプ回路の構成を示す回路図である。本実施の形態のリミッタアンプ回路は、差動増幅器とＡＯＣ回路とを構成単位として、この構成単位を複数段直列に接続したものである。図６の例では、構成単位を２段接続している。差動増幅器２−１，２−２としては、第１〜第４の実施の形態で説明した差動増幅器２を用いればよく、ＡＯＣ回路３−１，３−２としては第１〜第４の実施の形態で説明したＡＯＣ３，３ａ，３ｂのいずれかを用いればよい。したがって、差動増幅器２−１，２−２及びＡＯＣ回路３−１，３−２の回路構成については説明を省略する。
【００３８】
図７に、図６のリミッタアンプ回路の各部の信号を示す。図７（Ａ）は入力バッファ１に入力される正相入力信号ＶＩＰと逆相入力信号ＶＩＮ、ＡＯＣ回路３−１内のレベル検出部３０から出力されるレベル検出信号ＶｈｏｌｄＰ、ＡＯＣ回路３−１内のレベル検出部３１から出力されるレベル検出信号ＶｈｏｌｄＮを示す信号波形図、図７（Ｂ）は差動増幅器２−２に入力される正相入力信号ＶＩＰ２と逆相入力信号ＶＩＮ２、ＡＯＣ回路３−２内のレベル検出部３０から出力されるレベル検出信号ＶｈｏｌｄＰ２、ＡＯＣ回路３−２内のレベル検出部３１から出力されるレベル検出信号ＶｈｏｌｄＮ２を示す信号波形図、図７（Ｃ）は差動増幅器２−２から出力される正相出力信号ＶＯＰと逆相出力信号ＶＯＮを示す信号波形図である。
【００３９】
入力バッファ１、差動増幅器２−１及びＡＯＣ回路３−１の動作は、第１の実施の形態で説明した入力バッファ１、差動増幅器２及びＡＯＣ回路３の動作と同様であり、差動増幅器２−１は正相信号ＶＩＰ２と逆相信号ＶＩＮ２を出力する。
差動増幅器２−２の動作も差動増幅器２−１と同様である。すなわち、差動増幅器２−２は、差動増幅器２−１から出力された正相信号ＶＩＰ２と逆相信号ＶＩＮ２との差を増幅し、増幅結果を正相出力信号ＶＯＰと逆相出力信号ＶＯＮとして出力する。
【００４０】
ＡＯＣ回路３−２の動作もＡＯＣ回路３−１と同様であるが、入力信号ＶＩＰ２，ＶＩＮ２に対する応答速度がＡＯＣ回路３−１より遅い点がＡＯＣ回路３−１と異なる。このため、ＡＯＣ回路３−１内のレベル検出部３０から出力されるレベル検出信号ＶｈｏｌｄＰは、正相入力信号ＶＩＰに応じて瞬時に立ち上がるのに対して、ＡＯＣ回路３−２内のレベル検出部３０から出力されるレベル検出信号ＶｈｏｌｄＰ２は、図７（Ｂ）に示すように立ち上がりが遅くなる。
【００４１】
このように、構成単位を２段接続し、ＡＯＣ回路３−２の応答速度を前段のＡＯＣ回路３−１より遅くする理由は、より高精度なオフセット補償を実現するためである。つまり、第１〜第４の実施の形態で説明した構成単位が１段の回路では、オフセットを完全にはキャンセルできない可能性がある。図７（Ｂ）の例では、差動増幅器２−１から出力される正相信号ＶＩＰ２と逆相信号ＶＩＮ２にオフセットが発生している。
【００４２】
そこで、構成単位を直列に２段接続することで、オフセットをより確実にキャンセルする。このとき、前段の構成単位の動作が確定しないうちに後段の構成単位が動作することは、オフセットをキャンセルするという目的にとって好ましくない。そこで、ＡＯＣ回路３−２の応答速度をＡＯＣ回路３−１より遅くすることで、ＡＯＣ回路３−１が動作し、差動増幅器２−１の出力信号ＶＩＰ２，ＶＩＮ２が安定した後に、ＡＯＣ回路３−２が動作するようにしている。こうして、図７（Ｃ）のようにオフセットがキャンセルされた正相出力信号ＶＯＰ、逆相出力信号ＶＯＮを得ることができる。
【００４３】
ＡＯＣ回路３−２の応答速度をＡＯＣ回路３−１より遅くするには、ＡＯＣ回路３−２内のレベル検出部３０，３１のホールド容量４４，４６の容量値をＡＯＣ回路３−１内のレベル検出部３０，３１のホールド容量４４，４６よりも大きくすればよい。
【００４４】
なお、第１〜第５の実施の形態において、差動増幅器２のゲインを１としてもよい。特に、図６に示した多段構成のリミッタアンプ回路において、各差動増幅器２のゲインを１より大きくすると、オフセットが大きくなる可能性があるので、各差動増幅器２のゲインを１とすることは第５の実施の形態で特に有効である。
【産業上の利用可能性】
【００４５】
本発明は、例えば光伝送システムの局側装置に適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図２】図１のリミッタアンプ回路の各部の信号を示す信号波形図である。
【図３】図１のＡＯＣ回路におけるレベル検出部の１構成例を示す回路図である。
【図４】本発明の第３の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図５】本発明の第４の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図６】本発明の第５の実施の形態となるリミッタアンプ回路の構成を示す回路図である。
【図７】図６のリミッタアンプ回路の各部の信号を示す信号波形図である。
【図８】ＰＯＮシステムの構成を示すブロック図である。
【図９】局側装置に到達する各宅側装置からのパケットデータを示す図である。
【図１０】ＰＯＮシステムにおける局側装置の従来の受信回路の構成を示すブロック図である。
【図１１】従来のリミッタアンプ回路の１構成例を示す回路図である。
【図１２】従来のリミッタアンプ回路の他の構成例を示す回路図である。
【符号の説明】
【００４７】
１…入力バッファ、２、２−１、２−２…差動増幅器、３、３−１、３−２、３ａ、３ｂ…ＡＯＣ回路、２０〜２３、３２、３３…ＮＰＮトランジスタ、２４、２５…負荷抵抗、３０、３１…レベル検出部、３５〜３８…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006311210.tif 000007
【図６】
2006311210.tif 000008
【図７】
2006311210.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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