(57)【要約】【課題】  利得の変更時にＤＣオフセットの再補正を行う必要がない可変利得増幅回路を提供する。【解決手段】  可変利得増幅回路１は、増幅部１１の出力電圧に生じるＤＣオフセットのうち、増幅部１１の利得の変化に依存しない固定オフセット成分を減衰する補正を行う出力オフセット補正部１４と、増幅部１１の利得に依存して変化する入力オフセット成分を減衰する補正を行う入力オフセット補正部１３とを備える。出力オフセット補正部１４による固定オフセット成分の補正と入力オフセット補正部１３による入力オフセット成分の補正は、独立に実施する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
利得の切り替えが可能な増幅部と、
前記増幅部の出力電圧に生じるＤＣオフセットのうち、前記増幅部の利得の変化に依存しない固定オフセット成分を減衰する補正と、前記増幅部の利得に依存して変化する入力オフセット成分を減衰する補正とを独立に実施する補正制御部とを備える可変利得増幅回路。
【請求項２】
前記補正制御部は、前記固定オフセット成分の補正後に、前記入力オフセット成分の補正を行う請求項１に記載の可変利得制御回路。
【請求項３】
前記固定オフセット成分の補正は、前記入力オフセット成分が前記増幅部の出力に発生しないように前記増幅部の利得を設定して行う請求項２に記載の可変利得増幅回路。
【請求項４】
前記増幅部は、トランジスタ差動対の差動出力信号を出力する差動増幅回路であり、
前記固定オフセット成分の補正は、前記差動対を構成するトランジスタのドレイン電流を制御することにより行う請求項３に記載の可変利得増幅回路。
【請求項５】
前記入力オフセット成分の補正は、前記増幅部の出力のＤＣオフセットを減衰するように前記増幅部に補正電圧を入力することにより行う請求項４に記載の可変利得増幅回路。
【請求項６】
前記増幅部は、トランジスタ差動対の差動出力信号を出力する差動増幅回路であり、
前記入力オフセット成分の補正は、前記差動対を構成する２つのトランジスタのソース間を抵抗を介して、または抵抗を介さずに接続した状態で、前記増幅部の出力電圧に生じるＤＣオフセットを減衰することにより行う請求項２に記載の可変利得増幅回路。
【請求項７】
前記増幅部は、トランジスタ差動対の差動出力信号を出力する差動増幅回路であり、
前記増幅部が出力する２つの前記差動出力信号の大小を比較する比較回路と、
前記比較回路による比較結果に基づいて、カウント値を増減するカウンタとを備え、
前記補正制御部は、前記カウンタのカウント値に基づいて、前記固定オフセット成分の補正及び入力オフセット成分の補正を行う請求項２乃至６のいずれかに記載の可変利得制御回路。
【請求項８】
前記補正制御部は、前記カウンタのカウント値を電圧信号に変換して前記増幅部に入力する第１のＤ／Ａコンバータを備える請求項７に記載の可変利得増幅回路。
【請求項９】
前記増幅部は、前記差動対を構成するトランジスタのソース側に電圧調整可能な電流源を備え、
前記補正制御部は、前記カウンタのカウント値を電圧信号に変換して出力する第２のＤ／Ａコンバータを備え、
前記第２のＤ／Ａコンバータが出力する電圧信号に基づいて前記電流源を制御する請求項７に記載の可変利得増幅回路。
【請求項１０】
前記増幅部は、トランジスタ差動対の差動出力信号を出力する差動増幅回路であり、
前記補正制御部は、前記増幅部に対する第１の入力バイアス電圧に付加する補正電圧信号を出力する第１の電圧供給手段と、
前記第１の入力信号と逆相の第２の入力信号をバイアスするための電圧信号を出力し、前記第１の電圧供給手段より小さい調整単位により出力電圧を変更可能な第２の電圧供給手段を備え、
前記補正制御部は、前記第１の電圧供給手段による入力オフセットの補正後に、前記第２の電圧供給手段による入力オフセットの補正を行う請求項５に記載の可変利得増幅回路。
【請求項１１】
前記増幅部は、トランジスタ差動対の差動出力信号を出力する差動増幅回路であり、前記差動対を構成する２つのトランジスタそれぞれのソース側に電圧制御可能な２つの電流源を備え、
前記補正制御部は、前記２つの電流源に対して個別に制御電圧を供給する電圧供給手段を備える請求項５に記載の可変利得増幅回路。
【請求項１２】
前記増幅部は、２以上の差動増幅回路が直列に接続されており、第１段目の前記差動増幅回路に対する入力を順次増幅し、最終段の前記差動増幅回路から出力する多段増幅回路であって、
前記補正制御部は、最終段の前記差動増幅回路に対する固定オフセット成分の補正から開始し、前段の差動増幅器に対するオフセット補正を順次実施する請求項１に記載の可変利得増幅回路。
【請求項１３】
前記補正制御部は、最終段から第２段目までの前記差動増幅回路に対して、各差動増幅回路に対する入力オフセット成分の補正を１段前の前記差動増幅回路の固定オフセット補正と一括して行う請求項１２に記載の可変利得増幅回路。
【請求項１４】
利得の切り替えが可能な差動増幅回路の出力電圧に生じるＤＣオフセットを減衰する補正方法であって、
前記ＤＣオフセットのうち、前記差動増幅回路の利得の変化に依存しない固定オフセット成分を減衰する補正を行い、
前記固定オフセット成分の補正後に、前記差動増幅回路の利得に依存して変化する入力オフセット成分を減衰する補正を行うＤＣオフセット補正方法。
【請求項１５】
前記固定オフセット成分の補正は、前記入力オフセット成分が前記増幅回路の出力に発生しないように前記差動増幅回路の利得を設定して行う請求項１４に記載のＤＣオフセット補正方法。
【請求項１６】
前記固定オフセット成分の補正は、前記差動増幅回路が備える差動対を構成するトランジスタのドレイン電流を制御することにより行う請求項１４に記載のＤＣオフセット補正方法。
【請求項１７】
前記入力オフセット成分の補正は、前記差動増幅回路への入力バイアス電圧に補正電圧を付加し、前記差動増幅回路の出力に生じるＤＣオフセットを減衰する請求項１４に記載のＤＣオフセット補正方法。
【請求項１８】
前記入力オフセット成分の補正は、前記差動増幅回路に対する第１の入力バイアス電圧に、第１の電圧供給手段が出力する補正電圧信号を付加した後に、
前記第１の入力信号とは逆相の前記差動増幅回路に対する第２の入力バイアス電圧に、前記第１の電圧供給手段より小さい調整単位により出力電圧を変更可能な第２の電圧供給手段が出力する補正電圧信号を付加することにより行う請求項１４に記載のＤＣオフセット補正方法。
【請求項１９】
前記差動増幅回路は、トランジスタ差動対を構成する２つのトランジスタそれぞれのソース側に２つの電流源を備えており、
前記２つ、あるいは片方の電流源の供給電流を変更することにより、前記固定オフセット成分を減衰する請求項１４に記載のＤＣオフセット補正方法。
【請求項２０】
２以上の差動増幅回路が直列に接続されており、第１段目の前記差動増幅回路に対する入力を順次増幅し、最終段の前記差動増幅回路から出力する多段増幅回路の出力電圧に生じるＤＣオフセットの補正方法であって、
前記ＤＣオフセットのうち、全ての前記差動増幅回路の利得に依存しない固定オフセット成分を減衰する補正を行い、
前記固定オフセット成分の補正後に、前記差動増幅回路の利得に依存して変動する入力オフセット成分を減衰する補正を、最終段の差動増幅回路から第１段目の差動増幅回路に向かって順に実施するＤＣオフセット補正方法。
【請求項２１】
最終段から第２段目までの前記差動増幅回路に対して、各差動増幅回路の利得変化に依存する入力オフセット成分の補正と、１段前の前記差動増幅回路に対する利得変化に依存しない固定オフセット成分の補正とを一括して行う請求項２０に記載のＤＣオフセット補正方法。
【請求項２２】
前記多段増幅回路を構成する個々の前記差動増幅回路に対する前記入力オフセット成分の補正は、最終段の前記差動増幅回路出力のＤＣオフセットが減衰するように、個々の前記差動増幅回路への入力バイアス電圧に補正電圧を付加するものである請求項２０又は２１に記載のＤＣオフセット補正方法。
【請求項２３】
無線信号を受信してベースバンド信号を出力する受信手段と、
前記受信手段が出力するベースバンド信号を増幅する可変利得増幅回路と、
前記可変利得増幅部によって増幅されたベースバンド信号をディジタル信号に変換するＡ／Ｄコンバータと、
前記ディジタル信号を処理するディジタル信号処理回路とを備え、
前記可変利得増幅回路は、前記可変利得増幅回路の出力信号に生じるＤＣオフセットのうち、前記可変利得増幅回路の利得の変化に依存しない固定オフセット成分を減衰する補正と、前記増幅部の利得に依存して変化する入力オフセット成分を減衰する補正とを独立に行う補正制御部を備える無線受信装置。
【請求項２４】
前記補正制御部は、前記固定オフセット成分の補正後に、前記入力オフセット成分の補正を行う請求項２３に記載の無線受信装置。
【請求項２５】
前記固定オフセット成分の補正は、前記入力オフセット成分が前記増幅部の出力に発生しないよう前記増幅部の利得を設定して行う請求項２３に記載の無線受信装置。
【請求項２６】
利得の切り替えが可能な差動増幅回路の出力電圧に生じるＤＣオフセットを減衰する補正方法であって、
前記差動増幅回路の利得を第１の利得（Ａ１）と第２の利得（Ａ２）に設定したときの出力オフセットをそれぞれＶＯＳ（Ａ１）、ＶＯＳ（Ａ２）として、これら出力オフセットＶＯＳ（Ａ１）、ＶＯＳ（Ａ２）から前記差動増幅部の利得の変化に依存しない固定オフセット成分（ＶＯＳ＿ｆｉｘ）と前記差動増幅回路の利得に依存して変化する入力オフセット成分ＶＯＳ＿ｉｎとを求め、前記固定オフセット成分（ＶＯＳ＿ｆｉｘ）と前記入力オフセット成分ＶＯＳ＿ｉｎを減衰するように補正を行うＤＣオフセット補正方法。
【請求項２７】
前記固定オフセット成分（ＶＯＳ＿ｆｉｘ）及び前記入力オフセット成分（ＶＯＳ＿ｉｎ）を、以下の２つの式から求める請求項２６記載のＤＣオフセット補正方法。
ＶＯＳ（Ａ１）＝ＶＯＳ＿ｉｎ×Ａ１＋ＶＯＳ＿ｆｉｘ
ＶＯＳ（Ａ２）＝ＶＯＳ＿ｉｎ×Ａ２＋ＶＯＳ＿ｆｉｘ
【請求項２８】
前記増幅部に前記補正電圧を印加する電圧供給源と、
前記電圧供給源と前記増幅部とを抵抗を介して接続する経路と、
前記抵抗を迂回して前記電圧供給源と前記増幅部とを接続する迂回経路と、
前記抵抗を介して接続する経路と前記迂回経路との選択を切り替える切替回路とを備える請求項５に記載の可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅回路に関し、特に増幅回路の出力信号に発生するＤＣオフセットを補正する可変利得増幅回路及びそのＤＣオフセット補正方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタで構成された差動増幅回路では、差動対を構成するＭＯＳトランジスタのゲート幅等のばらつきによるＭＯＳトランジスタ間での閾値電圧のミスマッチ、差動増幅回路を構成する負荷抵抗のミスマッチ等によって、出力にＤＣオフセットをもつことが知られている。
【０００３】
このような差動増幅回路の出力に生じるＤＣオフセットを補正する方法が従来から知られている。例えば、特許文献１には、利得を変更可能とした差動増幅回路を備え、出力電圧のＤＣオフセット補正を行う可変利得増幅回路が開示されている。
【０００４】
特許文献１に開示された可変利得増幅回路は、オフセット検出モードと信号増幅モードとを切り替え可能な構成であり、オフセット検出モードで検出したＤＣオフセット量はオフセット保持手段に保持される。ここで、オフセット保持手段とは、ＤＣオフセット量をアナログ量として保持し出力するコンデンサ、Ｄ／Ａコンバータ（ＤＡＣ）が出力するＤＣオフセット補正電圧に相当するディジタル値を保持するメモリ等である。また、信号増幅モードでは、オフセット保持手段に保持したＤＣオフセット量に相当する出力を減算した信号を信号増幅手段に入力することによりＤＣオフセット補正を行うものである。
【０００５】
しかし、ＤＣオフセットの大きさは利得に依存して変化するため、特許文献１に開示されているような従来の可変利得増幅回路では、利得を変更する場合に改めてオフセット保持手段にＤＣオフセット量を保持する動作が必要となるという問題がある。この問題について、図１４を用いて説明する。
【０００６】
図１４は、従来の可変利得増幅回路８の構成を示している。増幅部８１は、利得変更可能な差動増幅回路である。利得切替部８２は、利得切替信号に応じて増幅部８１の利得の切り替えを行う。また、入力オフセット補正部８３は、ＤＣオフセットが生じないように増幅部８１の入力信号に対して後述する入力オフセット補正電圧ＶＯＣ＿ｉｎを減算する回路である。
【０００７】
ＤＣオフセットＶＯＳは、増幅部８１の負荷抵抗や電流源のばらつきにより、利得の変化に依存せず固定的に発生する固定オフセット成分ＶＯＳ＿ｆｉｘと、差動対の閾値電圧のばらつき等の入力側のばらつきに起因し、利得に比例する入力オフセット成分ＶＯＳ＿ｉｎを含んでいる。つまり、ＶＯＳは、増幅部８１の利得Ａの関数として、以下の（１）式により表すことができる。
ＶＯＳ（Ａ）＝ＶＯＳ＿ｉｎ×Ａ＋ＶＯＳ＿ｆｉｘ  ・・・（１）
【０００８】
可変利得増幅回路８におけるＤＣオフセット補正は、（１）式で表されるＶＯＳがゼロとなるように、増幅部８１に対する入力信号から入力オフセット補正電圧ＶＯＣ＿ｉｎを減算することにより行う。つまり、以下の（２）式が成立するように、補正電圧ＶＯＣ＿ｉｎを決定する。
ＶＯＳ（Ａ）＝（ＶＯＳ＿ｉｎ−ＶＯＣ＿ｉｎ）×Ａ＋ＶＯＳ＿ｆｉｘ＝０  ・・・（２）
【０００９】
（２）式より、ＶＯＳがゼロとなるときのＶＯＣ＿ｉｎは、以下の（３）式により表すことができる。（３）式で表される補正電圧ＶＯＣ＿ｉｎを入力オフセット補正部８３に保持し、増幅部８１の入力信号からＶＯＣ＿ｉｎを減算することによって、ＤＣオフセットＶＯＳの発生を抑えることができる。
ＶＯＣ＿ｉｎ＝ＶＯＳ＿ｆｉｘ／Ａ＋ＶＯＳ＿ｉｎ  ・・・（３）
【００１０】
しかしながら、（３）式から明らかなように、入力オフセット補正電圧ＶＯＣ＿ｉｎは増幅部８１の利得Ａに依存している。このため、利得Ａを変更する場合には、ＤＣオフセットＶＯＳが変化するとともに、これを補正するための入力オフセット補正電圧ＶＯＣ＿ｉｎの値も変更する必要がある。このように、従来の可変利得増幅回路８では、増幅部８１の利得を変更する際に、改めて入力オフセット補正部８３に補正電圧を保持する動作が必要となる。
【００１１】
例えば、入力オフセット補正部８３がコンデンサによって補正電圧ＶＯＣ＿ｉｎする構成である場合は、コンデンサにＤＣオフセット量に相当する電荷を充電する時間が改めて必要となる。また、入力オフセット補正部８３がＤＡＣである場合は、増幅部８１の出力信号からＤＣオフセットを抽出するための時間と、このＤＣオフセットによりＤＡＣを制御するための時間、あるいは予め各利得に対する補正量として記録した補正値をメモリから読み出し、ＤＡＣに設定する時間が改めて必要となる。
【００１２】
このように、従来の可変利得増幅回路では、利得を変更するたびにＤＣオフセットの補正を行う必要があり、利得の変更に要する時間がオフセット補正の時間によって制限をされてしまう。このため、高速に利得を切り替えることができないという問題がある。
【００１３】
例えば、ＩＥＥＥ８０２．１１ａ等の無線ＬＡＮ規格に準拠した無線通信機器の受信部では、限られたプリアンブル期間に利得の変更やＤＣオフセットの調整を行い、プリアンブル後の受信信号を増幅する必要がある。このため、利得の変更に時間がかかると、プリアンブル期間中に受信準備が完了しない等の問題を生じる可能性がある。
【００１４】
なお、可変利得増幅回路の出力側にＤＣカット用のコンデンサを挿入し、出力電圧の直流成分をカットする構成をとる場合もあるが、この場合もコンデンサが充電されることによりＤＣオフセットがゼロに収束するまでに時間を要する。このため、高速に利得を切り替える必要がある可変利得増幅回路に適していない。
【特許文献１】特開平９−６４６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述したように、可変利得増幅回路の利得を変更するたびにＤＣオフセットの再補正を行う必要がある従来の可変利得増幅回路は、ＤＣオフセットの再補正に時間を要するため、高速に利得を変更することができないという課題がある。
【課題を解決するための手段】
【００１６】
本発明にかかる可変利得増幅回路は、利得の切り替えが可能な増幅部と、前記増幅部の出力電圧に生じるＤＣオフセットのうち、前記増幅部の利得の変化に依存しない固定オフセット成分を減衰する補正と、前記増幅部の利得に比例する入力オフセット成分を減衰する補正とを独立に実施する補正制御部とを備えるものである。
【００１７】
このような構成により、可変利得増幅回路の利得に依存しない固定オフセット成分の補正と利得に依存して変化する入力オフセット成分の補正とを独立に行うことができる。このようなオフセット補正を行うことにより、固定オフセットに対する補正電圧及び入力オフセットに対する補正電圧が共に利得に依存しないものとなる。このため、可変利得増幅回路の利得を変化した場合に、改めてオフセット補正を行わなくても継続的にＤＣオフセットをキャンセルすることができる。このように、本発明の可変利得制御回路は、利得切り替え時に改めてオフセットキャンセル動作を行う必要がないため、利得制御の速度がオフセットキャンセル動作に制限されることがなく、高速で利得の切り替えを行うことができる。
【００１８】
また、本発明にかかるＤＣオフセット補正方法は、利得の切り替えが可能な差動増幅回路の出力電圧に生じるＤＣオフセットを減衰する補正方法であって、前記ＤＣオフセットのうち、前記差動増幅回路の利得の変化に依存しない固定オフセット成分を減衰する補正を行った後に、前記差動増幅回路の利得に依存して変化する入力オフセット成分を減衰する補正を行うものである。
【００１９】
このようなＤＣオフセット補正方法により、固定オフセットに対する補正電圧及び入力オフセットに対する補正電圧が共に利得に依存しないものとなるため、可変利得増幅回路の利得を変化した場合に改めてオフセット補正を行わなくても、継続的にＤＣオフセットをキャンセルすることが可能である。したがって、本発明のＤＣオフセット補正を実施することにより、利得の変更に伴ってＤＣオフセットの再補正を行う必要のない可変利得増幅回路を実現することができる。
【発明の効果】
【００２０】
本発明により、利得の変更時にＤＣオフセットの再補正を行う必要がない可変利得増幅回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
発明の実施の形態１．
本実施の形態にかかる可変利得増幅回路１の構成を図１に示す。ここで、増幅部１１は、利得変更可能な差動増幅回路である。利得切替部１２は、利得切替信号に応じて増幅部１１の利得の切り替えを行う。また、入力オフセット補正部１３は、ＤＣオフセットが生じないように増幅部１１の入力信号に対して後述する入力オフセット補正電圧ＶＯＣ＿ｉｎを減算する回路である。さらに、出力オフセット補正部１４は、ＤＣオフセットが生じないように増幅部１１の出力信号に対して後述する出力オフセット補正電圧ＶＯＣ＿ｏｕｔを減算する回路である。
【００２２】
可変利得増幅回路１におけるオフセット補正手順を図２のフローチャートを用いて説明する。まず、利得切替部１２によって増幅部１１の利得を最小利得（Ａ≒０）となるよう設定する（ステップＳ１０１）。このときの、ＤＣオフセットＶＯＳは、上述した（１）式より、
ＶＯＳ（０）＝ＶＯＳ＿ｆｉｘ  ・・・・（４）
と表すことができる。つまり、利得に依存しない固定成分ＶＯＳ＿ｆｉｘがＤＣオフセットとして現れることになる。したがって、最小利得（Ａ≒０）の状態で、ＤＣオフセットが生じないよう、理想的にはＤＣオフセットがゼロとなるように出力オフセット補正電圧ＶＯＣ＿ｏｕｔを調整することにより、ＤＣオフセットの固定成分ＶＯＳ＿ｆｉｘをキャンセルすることができる。具体的には、（５）式の関係から、調整後のＶＯＣ＿ｏｕｔは（６）式で表すことができる。
ＶＯＳ（０）＝ＶＯＳ＿ｆｉｘ−ＶＯＣ＿ｏｕｔ＝０  ・・・（５）
ＶＯＣ＿ｏｕｔ＝ＶＯＳ＿ｆｉｘ  ・・・・（６）
【００２３】
続く、ステップＳ１０３では、利得切替部１２によって増幅部１１の利得が最大利得となるよう設定する。既に上記のステップＳ１０２によるＶＯＣ＿ｏｕｔの調整によって、ＤＣオフセットの固定成分をキャンセルしているため、このときのＤＣオフセットは、以下の（７）式により表すことができる。ここで、Ａｍａｘは最大利得を示している。
ＶＯＳ（Ａｍａｘ）＝ＶＯＳ＿ｉｎ×Ａｍａｘ  ・・・（７）
【００２４】
ステップＳ１０４では、（７）式でＤＣオフセットＶＯＳ（Ａｍａｘ）が生じないよう、理想的にはＤＣオフセットがゼロとなるように入力オフセット補正電圧ＶＯＣ＿ｉｎを調整する。具体的には、（８）式の関係から、調整後のＶＯＣ＿ｉｎは（９）式で表すことができる。
ＶＯＳ（Ａｍａｘ）＝（ＶＯＳ＿ｉｎ−ＶＯＣ＿ｉｎ）×Ａｍａｘ＝０  ・・・（８）
ＶＯＣ＿ｉｎ＝ＶＯＳ＿ｉｎ  ・・・（９）
【００２５】
このように、本発明の可変利得増幅回路１では、ＤＣオフセットの固定成分ＶＯＳ＿ｆｉｘをキャンセルする出力オフセット補正及びＤＣオフセットの利得に依存する成分ＶＯＳ＿ｉｎをキャンセルする入力オフセット補正の２段階の補正を行うことにより、ＤＣオフセットＶＯＳを補正することができる。
【００２６】
なお、上述した従来の可変利得増幅回路は、利得に比例する入力オフセット成分と固定オフセット成分を含むＤＣオフセットを、入力オフセット補正によって一括でキャンセルする構成である。このため、利得を変更する度にオフセット補正を改めて行う必要があるという問題を生じていた。
【００２７】
これに対して、本発明の可変利得増幅回路１及びＤＣオフセット補正方法の特徴は、利得に依存しない固定オフセット成分をキャンセルする出力オフセット補正及び利得に比例する入力オフセット成分をキャンセルする入力オフセット補正の２段階の補正を行うことにより、（６）式で表される出力オフセット補正電圧ＶＯＣ＿ｏｕｔ及び（９）式で表される入力オフセット補正電圧ＶＯＣ＿ｉｎがともに増幅部１１の利得Ａに依存しない点である。
【００２８】
このため、本発明の可変利得増幅回路１は、増幅部１１の利得Ａが変化した場合にも、ＶＯＣ＿ｏｕｔ及びＶＯＣ＿ｉｎの再調整を行うことなくＤＣオフセットの発生を抑えることができる。したがって、利得を変更する度にオフセット補正を改めて行う必要がある従来の可変利得増幅回路に比べ、本発明の可変利得制御回路１１は利得の切り替えを高速に行うことができる。なお、上述したオフセット補正は、可変利得増幅回路１の電源投入時やスタンバイ状態など信号の増幅動作を行っていないときに行うこととすればよい。
【００２９】
なお、上記のステップＳ１０３及びＳ１０４において増幅部１１を最大利得に設定して補正を行うこととしたが、最大利得とせずに行うことも可能である。しかしながら、増幅部１１の利得を大きくした状態でオフセット補正を行うことにより、入力オフセット補正電圧ＶＯＣ＿ｉｎの変動によるＤＣオフセットＶＯＳの変動が大きくなることによってＶＯＣ＿ｉｎの調整が容易であること、オフセット補正後の出力に残留するＤＣオフセット量を小さくできるという利点がある。このため、ステップＳ１０４の入力オフセット補正は、増幅部１１を最大利得に設定して補正を行うことが望ましい。
【００３０】
次に、本実施の形態にかかる可変利得増幅回路１の具体的な回路構成の一例を図３に示す。増幅部１１は、ＮＭＯＳトランジスタＭ１及びＭ２からなるＮＭＯＳ差動対を備えている。利得切替部１２は、増幅部１１が備えるスイッチＳＷ１乃至ＳＷ３に対してＯＮ／ＯＦＦ制御信号を送出する。図３の例では、ＳＷ２及びＳＷ３によって２種類の利得Ａ１及びＡ２に切り替え可能である。なお、スイッチＳＷ１は、図２のステップＳ１０３及びＳ１０４で設定する最大利得を得るためのスイッチである。具体的には、ステップＳ１０１の最小利得設定時は、ＳＷ１＝ＯＦＦ、ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＦＦとする。ステップＳ１０３の最大利得設定時は、ＳＷ１＝ＯＮ、ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＦＦとする。また、利得Ａ１（Ｒ１／（Ｒ３＋１／ｇｍ））設定時は、ＳＷ１＝ＯＦＦ、ＳＷ２＝ＯＮ、ＳＷ３＝ＯＦＦとし、利得Ａ２（Ｒ１／（Ｒ５＋１／ｇｍ））設定時は、ＳＷ１＝ＯＦＦ、ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＮとする。ここで、Ｒ１＝Ｒ２，Ｒ３＝Ｒ４，Ｒ５＝Ｒ６であり、ｇｍはトランジスタＭ１、Ｍ２の相互コンダクタンスである。
【００３１】
出力オフセット補正部１４は、上述した出力オフセット補正を制御する補正制御部１４１とＤ／Ａコンバータ（ＤＡＣ）１４２を備えている。ＤＡＣ１４２の出力は、トランジスタＭ３のゲートに入力される。トランジスタＭ３は、差動対を構成するトランジスタＭ１のソースに接続されており、ＤＡＣ１４２の出力調整によってトランジスタＭ１のドレイン・ソース間を流れるドレイン電流ＩＤＳを調整し、出力端子ｏｕｔ＿ｂの出力電圧を調整することができる。つまり、トランジスタＭ３は可変電流源として動作する。上述した出力オフセット補正は、ＤＡＣ１４２の出力を調整することによって行い、差動対の出力端子ｏｕｔ＿ａとｏｕｔ＿ｂの間の電位差が所定の値以下となったときのＤＡＣ１４２の出力を保持し、トランジスタＭ３のゲートに印加する。
【００３２】
また、入力オフセット補正部１３は、出力オフセット補正部１４による出力オフセット補正の後に、上述した入力オフセット補正を行うための補正制御部１３１とＤ／Ａコンバータ（ＤＡＣ）１３２を備えている。ＤＡＣ１３２の出力は、差動対を構成するトランジスタＭ１のゲートに入力される。上述した入力オフセット補正は、ＤＡＣ１３２の出力を変更することによって行い、ＤＣオフセットが所定の値以下となったときのＤＡＣ１３２の出力を保持し、トランジスタＭ１のゲートに印加する。
【００３３】
可変利得増幅回路１の別の構成例を図４に示す。図４は、図３におけるトランジスタＭ３及びＭ４に対してトランジスタＭ５及びＭ６を並列に挿入した構成である。ここで、Ｍ５及びＭ６のゲート幅をＭ３及びＭ４のゲート幅より小さくし、Ｍ５若しくはＭ６又はＭ５及びＭ６の双方のゲートに対して電圧を印加することとする。例えば、トランジスタＭ３とＭ５のゲート幅の比がｎ：１であれば、トランジスタＭ５のゲート電圧によるドレイン電流の調整は、トランジスタＭ３によって調整する場合に比べてドレイン電流が飽和するまでの電圧調整幅をｎ倍とすることができる。ｎ＝５であれば、Ｍ３によって±１０ｍｖの幅で調整するところを±５０ｍｖの幅で調整することができる。つまり、ゲート電圧の変動に対するドレイン電流の変動量を小さくできるため、トランジスタＭ１のドレイン電流をより細かく制御することができ、ＤＣオフセットの補正誤差を小さくすることができる。
【００３４】
なお、上述した実施の形態では、増幅部１１の利得を最小利得（Ａ≒０）とした状態で出力オフセット成分ＶＯＳ＿ｆｉｘを減衰する補正を行い、その後、増幅部１１の利得を切り替えて、望ましくは最大利得とした状態で、入力オフセット成分ＶＯＳ＿ｉｎを減衰する補正を行うこととした。しかしながら、増幅部１１の利得を最小利得（Ａ≒０）とせず、任意の２つの利得Ａ１及びＡ２における出力オフセットＶＯＳ（Ａ１）及びＶＯＳ（Ａ２）を求め、以下に示す（１０）式及び（１１）式からＶＯＳ＿ｆｉｘ及びＶＯＳ＿ｉｎを求めることも可能である。
ＶＯＳ（Ａ１）＝ＶＯＳ＿ｉｎ×Ａ１＋ＶＯＳ＿ｆｉｘ  ・・・（１０）
ＶＯＳ（Ａ２）＝ＶＯＳ＿ｉｎ×Ａ２＋ＶＯＳ＿ｆｉｘ  ・・・（１１）
【００３５】
発明の実施の形態２．
本実施の形態にかかる可変利得増幅回路２の構成を図５に示す。可変利得増幅回路２は、図２のフローチャートを用いて説明したオフセット補正を自動化したものである。可変利得増幅回路２は、増幅部２１の出力端子ｏｕｔ＿ａとｏｕｔ＿ｂの間の電位差をコンパレータ２１１で比較する。コンパレータ２１１の出力は、オフセット補正部２３が備える補正制御部２３１に入力される。
【００３６】
オフセット補正部２３は、補正制御部２３１とＤＡＣ１３２及び１４２を備えている。補正制御部２３１は、コンパレータ２１１が出力する出力電圧の比較結果を用いてＤＡＣ１３２及び１４２の出力を調整することにより、上述した出力オフセット補正及び入力オフセット補正を行う。なお、その他の構成は、上述した可変利得増幅回路１が備えるものと共通しているため、同一の記号を付与して説明を省略する。
【００３７】
次に、図６に示す補正制御部２３１の詳細構成を参照して、可変利得増幅回路２におけるオフセット補正手順を説明する。補正制御部２３１が備えるＵ／Ｄカウンタ２３４は、クロック信号の立ち上がりエッジ又は立ち下がりエッジに、コンパレータ２１１の出力に基づいてカウントアップ又はカウントダウンを行うカウンタである。ラッチ／スルー回路２３５及び２３６は、ラッチ／スルー制御信号に応じて、入力信号をそのまま出力するスルーモードと入力信号を保持するラッチモードに切り替え可能な回路である。
【００３８】
出力オフセット補正を行う場合は、スイッチＳＷ１乃至ＳＷ３をＯＦＦにして増幅部２１を最小利得に設定し、ラッチ／スルー回路２３６をスルーモードに設定する。コンパレータ２１１の出力によって示されたＤＣオフセットが負である場合はＵ／Ｄカウンタ２３４はアップカウントされ、ＤＣオフセットが正である場合はダウンカウントされる。Ｕ／Ｄカウンタ２３４のカウント値は、ラッチ／スルー回路２３６をスルーしてＤＡＣ１４２に入力される。ＤＡＣ１４２は、入力されたＵ／Ｄカウンタ２３４のカウント値に応じて、ＤＣオフセットが負であれば出力を正方向に、ＤＣオフセットが正であれば出力を負方向に制御する。ＤＣオフセットが所定の値以下に収束するまで上記の動作を繰り返し、ＤＣオフセットが収束した時点で、ラッチ／スルー回路２３６をラッチモードに変更し、出力オフセット補正後の値としてＵ／Ｄカウンタ２３４の値をラッチ／スルー回路２３６に保持する。
【００３９】
次に、入力オフセット補正を行う場合は、スイッチＳＷ１をＯＮにして増幅部２１を最大利得に設定し、ラッチ／スルー回路２３５をスルーモードに設定する。このとき、ラッチ／スルー回路２３６はラッチモードに設定したままとする。出力オフセット補正時と同様に、コンパレータ２１１の出力によって示されたＤＣオフセットが負である場合はＵ／Ｄカウンタ２３４はアップカウントされ、ＤＣオフセットが正である場合はダウンカウントされる。Ｕ／Ｄカウンタ２３４のカウント値は、ラッチ／スルー回路２３５をスルーしてＤＡＣ１３２に入力される。ＤＡＣ１３２は、入力されたＵ／Ｄカウンタ２３４のカウント値に応じて、ＤＣオフセットが負であれば出力を正方向に、ＤＣオフセットが正であれば出力を負方向に制御する。ＤＣオフセットが所定の値以下に収束するまで上記の動作を繰り返し、ＤＣオフセットが収束した時点で、ラッチ／スルー回路２３５をラッチモードに変更し、入力オフセット補正後の値としてＵ／Ｄカウンタ２３４の値をラッチ／スルー回路２３５に保持する。
【００４０】
上述したオフセット補正によって、ＤＣオフセットＶＯＳが収束する様子を図７に示す。時刻Ｔ１においてＶＧＡ２１を最小利得とし、ラッチ／スルー回路２３６をスルーモードに設定して出力オフセット補正を開始する。図７の例では、時刻Ｔ１においてＤＣオフセットＶＯＳが正であるため、Ｕ／Ｄカウンタ２３４がダウンカウントされるにつれてＶＯＳが小さくなる。時刻Ｔ２では、出力オフセット補正によるＶＯＳの収束を判定し、ラッチ／スルー回路２３６をラッチモードに変更する。続く時刻Ｔ３では、ＶＧＡ２１を最大利得とし、ラッチ／スルー回路２３５をスルーモードに設定して入力オフセット補正を開始し、時刻Ｔ４においてＶＯＳの収束を判定して、ラッチ／スルー回路２３５をラッチモードに変更する。
【００４１】
このような手順で、ラッチ／スルー回路２３５及び２３６に保持された値を用いてＤＡＣ１３２、１４２の出力を行うことにより、増幅部２１の利得を変更した場合のＤＣオフセットの再補正が不要となる。
【００４２】
発明の実施の形態３．
本実施の形態にかかる可変利得増幅回路３は、発明の実施の形態２に示した可変利得増幅回路２を改良し、より正確なＤＣオフセット補正を可能としたものである。可変利得増幅回路３の構成を図８に示す。可変利得増幅回路３は、可変利得増幅回路２においてＤＡＣ１３２が接続された入力線の逆相入力側に微調整用のＤＡＣ３３２を備えている。また、ＤＡＣ１４２が接続されたトランジスタＭ３側と逆相側に微調整用のＤＡＣ３３３を備えている。
【００４３】
可変利得増幅回路３のオフセット補正時のＤＣオフセットＶＯＳの収束の様子を図９に示す。まず、可変利得増幅回路２の場合と同様に、ＤＡＣ１４２により出力オフセット補正を行って、ＤＣオフセットＶＯＳを粗く収束させる。その後に、微調整用のＤＡＣ３３３に切り替えてさらにＶＯＳがゼロに近づくよう収束させる。入力オフセット補正も同様に、ＤＡＣ１３２によってＶＯＳを粗く収束させ、その後にＤＡＣ３３２により微調整を行う。
【００４４】
このような微調整は、発明の実施の形態２にかかる可変利得増幅回路２において、ＤＡＣ１３２及び１４２のビット数を増やすことによっても可能である。しかしながら、ＤＡＣのビット数を増やすと回路規模が大きくなるという問題がある。また、ＶＯＳの収束時間が長くなるという問題もある。これに対して、正相側と逆相側に粗調整用のＤＡＣと微調整用のＤＡＣとを設けることにより、個々のＤＡＣの回路規模を抑えることができる。また、粗調整用のＤＡＣでＶＯＳを速やかに収束させ、その後に微調整用のＤＡＣにより微調整を行うことにより、ＶＯＳの収束時間を早めることができる。例えば、８ビットＤＡＣ１つによってオフセット補正を行うかわりに、６ビットＤＡＣと２ビットＤＡＣを用いてオフセット補正を行うこととすればよい。
【００４５】
また、可変利得増幅回路３では、抵抗Ｒ７及びＲ８と並列に接続されたスイッチＳＷ６及びＳＷ７を備えている。可変利得増幅回路３では、ＤＡＣ１３２及び３３２の出力を切り替えることによって入力オフセット成分ＶＯＳ＿ｉｎの補正を行うが、時定数Ｒ７×Ｃ１及びＲ８×Ｃ２が大きいと、ＤＡＣ１３２及び３３２の出力調整後に過渡現象が収束して安定状態となるまでに時間がかかる。このため、入力オフセット補正時にスイッチＳＷ６及びＳＷ７をＯＮとして抵抗Ｒ７及びＲ８を迂回して過渡現象の収束を早めることにより、入力オフセット補正に要する時間を短縮することができる。
【００４６】
発明の実施の形態４．
本実施の形態は、本発明を多段増幅型の可変利得増幅回路に適用したものである。本実施の形態にかかる可変利得増幅回路４の構成を図１０に示す。多段増幅部４１は、ｎ段の可変利得増幅部４１−１乃至４１−ｎを備えている。利得切替部４２は、増幅部４１−１乃至４１−ｎそれぞれの利得切り替えを行い、出力オフセット補正部１４−１乃至１４−ｎは、増幅部４１−１乃至４１−ｎそれぞれの出力オフセット補正を行う。入力オフセット補正部１３は、１段目の増幅部４１−１の入力オフセット補正を行う。ここで、入力オフセット補正部１３が１段目を除いて不要となる理由は、１段目を除く任意のｋ段目の入力オフセット補正はｋ−１段目の出力オフセット補正と併せて行うことができるためである。
【００４７】
多段増幅部４１のｎ段目の増幅部４１−ｎの出力するＤＣオフセットには、１段目からｎ−１段目までの増幅部が出力するＤＣオフセットが全て取り込まれて現れることになる。増幅部４１−ｎが出力するＤＣオフセットＶＯＳ（ｎ）は、以下に示す（１１）式により表すことができる。
ＶＯＳ（ｎ）＝（ＶＯＳ＿ｉｎ（１）−ＶＯＣ＿ｉｎ（１））×Ａ（１）・Ａ（２）・・Ａ（ｎ）
＋（ＶＯＳ＿ｉｎ（２）＋ＶＯＳ＿ｆｉｘ（１）−ＶＯＣ＿ｏｕｔ（１））×Ａ（２）・Ａ（３）・・Ａ（ｎ）
＋・・・・・・
＋（ＶＯＳ＿ｉｎ（ｎ−１）＋ＶＯＳ＿ｆｉｘ（ｎ−２）−ＶＯＣ＿ｏｕｔ（ｎ−２））×Ａ（ｎ−１）・Ａ（ｎ）
＋（ＶＯＳ＿ｉｎ（ｎ）＋ＶＯＳ＿ｆｉｘ（ｎ−１）−ＶＯＣ＿ｏｕｔ（ｎ−１））×Ａ（ｎ）
＋ＶＯＳ＿ｆｉｘ（ｎ）−ＶＯＣ＿ｏｕｔ（ｎ）        ・・・・・・・・・・・（１１）
ここで、ＶＯＳ＿ｉｎ（ｋ）はｋ段目の増幅部４１−ｋの利得Ａ（ｋ）に比例する入力オフセット成分、ＶＯＳ＿ｆｉｘ（ｋ）はｋ段目の増幅部４１−ｋの固定オフセット成分である。
【００４８】
可変利得増幅回路４のＤＣオフセット補正は、以下の手順により行うことができる。まず、利得切替部１２−ｎによって最終段であるｎ段目の利得Ａ（ｎ）を最小（Ａ（ｎ）≒０）に設定する。このときのＶＯＳ（ｎ）は、
ＶＯＳ（ｎ）＝ＶＯＳ＿ｆｉｘ（ｎ）−ＶＯＣ＿ｏｕｔ（ｎ）  ・・・（１２）
となる。このため、（１２）式に示すＶＯＳ（ｎ）がゼロとなるように出力オフセット補正部１４−ｎを調整することにより、ｎ段目の固定オフセット成分ＶＯＳ＿ｆｉｘ（ｎ）をキャンセルすることができる。このときの、ｎ段目の出力オフセット補正電圧ＶＯＣ＿ｏｕｔ（ｎ）は、
ＶＯＣ＿ｏｕｔ（ｎ）＝ＶＯＳ＿ｆｉｘ（ｎ）  ・・・（１３）
となる。
【００４９】
次に、ｎ段目の利得Ａ（ｎ）を最大、ｎ−１段目の利得Ａ（ｎ−１）を最小（Ａ（ｎ−１）≒０）に設定する。このときのＶＯＳ（ｎ）は、ｎ段目の固定オフセット成分ＶＯＳ＿ｆｉｘ（ｎ）が既にキャンセルされているため、以下の（１４）式によって表すことができる。
ＶＯＳ（ｎ）＝（ＶＯＳ＿ｆｉｘ（ｎ−１）＋ＶＯＳ＿ｉｎ（ｎ）−ＶＯＣ＿ｏｕｔ（ｎ−１））×Ａ（ｎ）
・・・（１４）
このため、（１４）式に示すＶＯＳ（ｎ）がゼロとなるように出力オフセット補正部１４−（ｎ−１）を調整することにより、ｎ−１段目の固定オフセット成分ＶＯＳ＿ｆｉｘ（ｎ−１）及びｎ段目の入力オフセット成分ＶＯＳ＿ｉｎ（ｎ）を一括してキャンセルすることができる。このときのｎ−１段目の出力オフセット補正電圧ＶＯＣ＿ｏｕｔ（ｎ−１）は、
ＶＯＣ＿ｏｕｔ（ｎ−１）＝ＶＯＳ＿ｆｉｘ（ｎ−１）＋ＶＯＳ＿ｉｎ（ｎ）  ・・・（１５）
となる。
【００５０】
以上の手順を１段目の増幅部４１−１まで順に行うことにより、各増幅部の固定オフセット成分および入力オフセット成分をキャンセルすることができる。最後に、１段目の増幅部４１−１の利得を最大に設定し、以下の（１６）式によって表されるＶＯＳ（ｎ）がゼロとなるように、入力オフセット補正部１３によって１段目の増幅部４１−１の入力オフセット成分ＶＯＳ＿ｉｎ（１）をキャンセルすることにより、多段増幅部４１の出力に生ずるＤＣオフセットを補正することができる。
ＶＯＳ（ｎ）＝（ＶＯＳ＿ｉｎ（１）−ＶＯＣ＿ｉｎ（１））×Ａ（１）・・Ａ（ｎ）  ・・・（１６）
このときの、１段目の入力オフセット補正電圧ＶＯＣ＿ｉｎ（１）は、
ＶＯＣ＿ｉｎ（１）＝ＶＯＳ＿ｉｎ（１）  ・・・（１７）
となる。
【００５１】
このような補正手順を実行することにより、複数の増幅部が直列接続された多段増幅部４１を有する可変利得増幅回路４のＤＣオフセット補正を行うことができる。また、（１３）式、（１５）式、（１７）式等から明らかなように、個々の増幅部に対する出力オフセット補正電圧及び入力オフセット補正電圧は、増幅部４１−１乃至４１−ｎの利得に依存しない。このため、利得が変化した場合にも、ＤＣオフセットの再補正動作が不要であり、多段増幅部４１の利得切り替えを高速に行うことができる。
【００５２】
可変利得増幅回路４の具体的な構成の一例を図１１に示す。図１１は、多段増幅部４１を４１−１乃至４１−３の３段構成としたものである。オフセット補正部４３は、入力オフセット補正部１３と出力オフセット補正部１４−１乃至１４−３に相当するものである。補正制御部４３１は、上述した発明の実施の形態２の補正制御部２３１あるいは発明の実施の形態３の補正制御部３３１と同様に、コンパレータ２１１の比較結果を入力し、ＤＡＣ１３２，１４２、３３２、３３３、４３２、４３３の出力を調整する。ここで、ＤＡＣ３３２及び３３３は、発明の実施の形態３で説明した微調整用のＤＡＣである。
【００５３】
発明の実施の形態５．
本実施の形態にかかる可変利得増幅回路５の構成を図１２に示す。可変利得増幅回路５は、発明の実施の形態１においてＤＡＣ１４２の出力によりトランジスタＭ３のゲート電圧を制御する構成に対する変形例を示したものである。可変利得増幅回路５は、抵抗制御部５４２により可変抵抗ＶＲ１の抵抗値を制御することによってトランジスタＭ３のゲート電圧、トランジスタＭ１のドレイン電流、さらには、出力端子間の電位差Ｖｏｕｔ＿ａ−Ｖｏｕｔ＿ｂの調整が可能となる。
【００５４】
さらに、可変抵抗ＶＲ１を、出力オフセット補正部５４からの制御信号により電流値を変更可能な電流源に置き換えることも可能である。要するに、本発明で行う出力オフセット補正の目的は、トランジスタＭ１及びＭ２の差動対の出力側に対する調整によって、出力端子間の電位差Ｖｏｕｔ＿ａ−Ｖｏｕｔ＿ｂをキャンセルすることである。従って、出力端子間の電位差の調整を行う具体的な手段、構成は、上述した以外にも様々な変形が可能である。
【００５５】
発明の実施の形態６．
コンパレータ２１１に入力オフセット補正の機能をもたせ、コンパレータ入力でのオフセットを補正することにより、コンパレータ２１１の検出誤差を十分小さい値に抑えることとしてもよい。これによって、補正制御部２３１、３３１及び４３１でのＤＣオフセットの収束判定を正確に行うことができる。
【００５６】
その他の実施の形態．
図１３は、上述した本発明にかかる可変利得増幅回路４１ａ，４１ｂを備えるダイレクトコンバージョン方式の無線受信装置６の構成を示すものである。アンテナ６１を介して受信したＲＦ信号は低雑音増幅器６２によって増幅される。増幅後のＲＦ信号は２分配され、ミキサ６３ａ及び６３ｂにおいて局部発振器６５が出力するＲＦ信号と同じ周波数を持つ搬送波とミキシングされる。局部発振器６５は、９０度位相器６４を介してミキサ６３ａ及び６３ｂに接続されており、ＲＦ信号はミキサ６３ａ及び６３ｂによって９０度位相がずれた直交関係にあるベースバンド信号に変換される。これらのベースバンド信号はローパスフィルタ６６ａ又は６６ｂを通過した後に、可変利得増幅回路４１ａ又は４１ｂによって所定の信号レベルまで増幅される。増幅後のベースバンド信号は、Ａ／Ｄコンバータ６７ａ又は６７ｂによってディジタル信号に変換され、ディジタル信号処理部６８に入力される。ここでローパスフィルタは可変利得増幅回路前ではなく、可変利得増幅回路の後または、複数段の可変利得回路の段間に入る場合も含む。
【００５７】
無線受信装置６の入力レベル変動に応じて、可変利得増幅回路４１ａ及びｂの利得を変更する必要があるが、上述したように本発明にかかる可変利得増幅回路４１は利得を変更しても改めてＤＣオフセット補正動作を実行する必要がない。このため、利得の変更を高速に行うことが可能であり、利得の変更の遅れによる受信データの欠落等を防止することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明にかかる可変利得増幅回路の構成図である。
【図２】本発明にかかるＤＣオフセット補正方法を示すフローチャートである。
【図３】本発明にかかる可変利得増幅回路の構成図である。
【図４】本発明にかかる可変利得増幅回路の構成図である。
【図５】本発明にかかる可変利得増幅回路の構成図である。
【図６】補正制御部２３１の構成図である。
【図７】ＤＣオフセットの収束の様子を示す図である。
【図８】本発明にかかる可変利得増幅回路の構成図である。
【図９】ＤＣオフセットの収束の様子を示す図である。
【図１０】本発明にかかる可変利得増幅回路の構成図である。
【図１１】本発明にかかる可変利得増幅回路の構成図である。
【図１２】本発明にかかる可変利得増幅回路の構成図である。
【図１３】本発明にかかる無線通信装置の構成図である。
【図１４】従来の可変利得増幅回路の構成図である。
【符号の説明】
【００５９】
１、２、３、４、５  可変利得増幅回路
１１、２１、３１、４１−１〜４１−ｎ、５１  増幅部
４１、４１ａ、４１ｂ  多段増幅部
１２、４２  利得切替部
１３  入力オフセット補正部
１４  出力オフセット補正部
２３、３３、４３  オフセット補正部
１３１、１４１、２３１、３３１、４３１  補正制御部
１３２、１４２、３３２、３３３、４３２、４３３  Ｄ／Ａコンバータ（ＤＡＣ）
２１１  コンパレータ
２３４  Ｕ／Ｄカウンタ
２３５、２３６  ラッチ／スルー回路
５４２  抵抗制御部
Ｒ１〜Ｒ８、Ｒ１１〜Ｒ１３、Ｒ２１〜Ｒ２３、Ｒ３１〜Ｒ３３、Ｒ４１〜Ｒ４３、Ｒ５１〜Ｒ５３、Ｒ６１〜Ｒ６３  抵抗
Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１３、Ｍ２１〜Ｍ２３、Ｍ３１〜Ｍ３３、Ｍ４１〜Ｍ４３  トランジスタ
ＳＷ１〜ＳＷ３、ＳＷ１１〜ＳＷ１３、ＳＷ２１〜ＳＷ２３、ＳＷ３１〜ＳＷ３３  スイッチ
Ｃ１、Ｃ２  コンデンサ
ＶＲ１  可変抵抗
ｉｎ＿ａ、ｉｎ＿ｂ  入力端子
ｏｕｔ＿ａ、ｏｕｔ＿ｂ  出力端子
６  無線受信装置
６１  アンテナ
６２  低雑音増幅器（ＬＮＡ）
６３ａ、６３ｂ  ミキサ
６４  ９０度位相器
６５  局部発振器
６６ａ、６６ｂ  ローパスフィルタ（ＬＰＦ）
６７ａ、６７ｂ  Ａ／Ｄコンバータ
６８  ディジタル信号処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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