(57)【要約】【課題】ビットラインおよび／またはワードラインの駆動能力を向上させた相変化メモリ装置を提供する。【解決手段】相変化メモリ装置は、複数の相変化メモリセルが複数のロー及び複数のカラムを構成するように配列されたメモリアレイを有する。相変化メモリ装置は、第１及び第２ビットライン選択回路を備え、第１及び第２ビットライン選択回路は、ローカルビットラインを駆動するビットライン信号のスルー率を向上させる。カラムの相変化メモリセルのうち選択された何れか一つの相変化メモリセルからデータを読み出す間に、第１及び第２ビットライン選択回路は、ローカルビットラインの第１及び第２端をグローバルワードラインに電気的に連結する。【選択図】図３
2006269062.tif 000002
【特許請求の範囲】
【請求項１】
複数の相変化メモリセルが複数のロー及び複数のカラムを構成するように配列された相変化メモリアレイと、
前記相変化メモリアレイの前記複数のカラムにそれぞれ電気的に連結される複数のローカルビットラインと、
選択すべきカラムの相変化メモリセルのうち選択されたローの相変化メモリセルからデータを読み出す間に、前記選択すべきカラムに対応するローカルビットラインの第１及び第２端をグローバルビットラインに電気的に連結するように配置された複数の第１及び第２ビットライン選択回路と、を備えることを特徴とする相変化メモリ装置。
【請求項２】
前記第１及び第２ビットライン選択回路は、
選択すべきカラムの相変化メモリセルのうち選択されたローの相変化メモリセルにデータを書き込む間に、前記選択すべきカラムに対応するローカルビットラインの第１及び第２端をグローバルビットラインに電気的に連結することを特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
同じカラムについての前記第１及び第２ビットライン選択回路は、
同じカラム選択信号に応答して動作することを特徴とする請求項１に記載の相変化メモリ装置。
【請求項４】
前記相変化メモリセルは、
ダイオード制御相変化メモリセルまたはトランジスタ制御相変化メモリセルであることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項５】
複数の相変化メモリセルが複数のロー及び複数のカラムを構成するように配列された相変化メモリアレイと、
前記相変化メモリアレイの前記複数のローにそれぞれ電気的に連結されるローカルワードラインと、
各ローカルワードラインの相互に離隔されている第１及び第２ノードにそれぞれ電気的に連結されるように配置された複数の第１及び第２ワードライン駆動回路と、を備え、
前記第１及び第２ワードライン駆動回路は、選択すべきローの相変化メモリセルのうち選択されたカラムの相変化メモリセルからデータを読み出す間に、前記選択すべきローに対応するローカルワードラインの前記第１及び第２ノードを同じ電圧レベルで駆動することを特徴とする相変化メモリ装置。
【請求項６】
前記第１及び第２ワードライン駆動回路は、
グローバルワードラインに電気的に連結されることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項７】
前記第１及び第２ノードは、
前記ローカルワードラインの両側端にそれぞれ位置することを特徴とする請求項５に記載の相変化メモリ装置。
【請求項８】
前記相変化メモリセルは、
ダイオード制御相変化メモリセルであることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項９】
前記ローカルワードラインは、複数の相変化メモリアレイに跨っていて、
前記第１及び第２ノードは、前記ローカルワードラインの途中の異なる地点に位置することを特徴とする請求項５に記載の相変化メモリ装置。
【請求項１０】
複数のダイオード制御相変化メモリセルが複数のロー及び複数のカラムを構成するように配列された相変化メモリアレイと、
前記相変化メモリアレイの前記複数のローにそれぞれ電気的に連結される複数のローカルワードラインと、
前記相変化メモリアレイの前記複数のカラムにそれぞれ電気的に連結される複数のローカルビットラインと、
選択すべきカラムのダイオード制御相変化メモリセルのうち選択されたローのダイオード制御相変化メモリセルからデータを読み出す間に、前記選択すべきカラムに対応するローカルビットラインの第１及び第２端をグローバルビットラインに電気的に連結するように配置された複数の第１及び第２ビットライン選択回路と、
各ローカルワードラインの相互に離隔されている第１及び第２ノードにそれぞれ電気的に連結されるように配置された複数の第１及び第２ワードライン駆動回路と、を備え、
前記第１及び第２ワードライン駆動回路は、選択すべきローのダイオード制御相変化メモリセルのうち選択されたカラムのダイオード制御相変化メモリセルからデータを読み出す間に、前記選択すべきローに対応するローカルワードラインの前記第１及び第２ノードを同じ電圧レベルで駆動することを特徴とする相変化メモリ装置。
【請求項１１】
前記第１及び第２ビットライン選択回路は、
選択すべきカラムのダイオード制御相変化メモリセルのうち選択されたローダイオード制御相変化メモリセルにデータを書き込む間に、前記選択すべきカラムに対応するローカルビットラインの第１及び第２端をグローバルビットラインに電気的に連結することを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１２】
同じカラムについての前記第１及び第２ビットライン選択回路は、
同じカラム選択信号に応答して動作することを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１３】
前記第１及び第２ワードライン駆動回路は、
グローバルワードラインに電気的に連結されることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１４】
前記第１及び第２ノードは、
前記ローカルワードラインの両側端にそれぞれ位置することを特徴とする請求項１３に記載の相変化メモリ装置。
【請求項１５】
前記ローカルワードラインは、複数の相変化メモリアレイに跨っていて、
前記第１及び第２ノードは、前記ローカルワードラインの途中の異なる地点に位置することを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１６】
複数の相変化メモリセルが複数のロー及び複数のカラムを構成するように配列された相変化メモリアレイと、
前記相変化メモリアレイの前記複数のローにそれぞれ電気的に連結される複数のローカルワードラインと、
前記相変化メモリアレイの前記複数のカラムにそれぞれ電気的に連結する複数のローカルビットラインと、
選択すべきカラムの相変化メモリセルのうち選択されたローの相変化メモリセルからデータを読み出す間に、前記選択すべきカラムに対応するローカルビットラインの第１及び第２端をグローバルビットラインに電気的に連結するように配置された複数の第１及び第２ビットライン選択回路と、
各ローカルワードラインの相互に離隔されている第１及び第２ノードにそれぞれ電気的に連結されるように配置された複数の第１及び第２ワードライン駆動回路と、を備え、
前記第１及び第２ワードライン駆動回路は、選択すべきローの相変化メモリセルのうち選択されたカラムの相変化メモリセルからデータを読み出す間に、前記選択すべきローに対応するローカルワードラインの前記第１及び第２ノードを同じ電圧レベルで駆動することを特徴とする相変化メモリ装置。
【請求項１７】
前記相変化メモリセルは、
ダイオード−制御相変化メモリセルまたはトランジスタ制御相変化メモリセルであることを特徴とする請求項１６に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリ装置に係り、特に、不揮発性メモリ装置に関する。
【背景技術】
【０００２】
相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）装置は、不揮発性メモリ装置の一種である。ＰＲＡＭ装置は、ＦＬＡＳＨ、ＳＲＡＭ、ＤＲＡＭメモリ装置に比べて、電気的な特性面で多くの長所を有する。ＰＲＡＭ装置は、不揮発性データの保存、ランダムアクセスアドレッシング、相対的に速いデータ書き込み及び読み出しを支援する。また、ＰＲＡＭ装置は、相対的に低い電力を消耗するという長所がある。
【０００３】
ＰＲＡＭ装置の不揮発性の特性は、それぞれのメモリセルをカルコゲナイド合金で構成することによって実現されうる。ＰＲＡＭの核心は、カルコゲナイドのような相変化物質である。相変化物質は、一般的にＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）合金と呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態（リセット状態）と結晶状態（セット状態）との間で速く変化しうる性質のために、メモリ装置に有効に使われうる。カルコゲナイド合金は、プログラム可能な抵抗特性を有する。例えば、書き込み（プログラミング）動作の間に、メモリセルのカルコゲナイド合金は、抵抗熱によって抵抗値が変化する。それにより、メモリセルは、セット状態またはリセット状態に決定される。
【０００４】
図１は、一般的なダイオードタイプのＰＲＡＭセル１０を示す図面である。
【０００５】
図１を参照すれば、ＰＲＡＭセル１０は、それぞれのビットラインＢＬ及びワードラインＷＬに電気的に連結される。ＰＲＡＭセル１０において、カルコゲナイド合金は、相対的に高い抵抗状態（リセット状態）または相対的に低い抵抗状態（セット状態）にプログラムされうる。読み出し動作の間にワードラインＷＬに印加される電圧より相対的に高い電圧をビットラインＢＬに印加することによって、ＰＲＡＭセル１０を通じて順方向電流経路を形成することによって、ＰＲＡＭセル１０の状態が分かる。すなわち、ＰＲＡＭセル１０の状態（リセット状態またはセット状態）は、順方向電流経路を流れる電流（ビットライン電流）の大きさによって決定される。
【０００６】
図２は、複数のＰＲＡＭブロック２１０ａ〜２１０ｎを有する一般的なメモリ装置２００を示す図面である。
【０００７】
図２を参照すれば、それぞれのＰＲＡＭブロック２１０ａ〜２１０ｎは、カラムデコーダ回路（カラムドライバ回路ともいう）２２０に電気的に連結される。それぞれのＰＲＡＭブロック２１０ａ〜２１０ｎは、複数のメモリセルブロックＣＢＬＫ、ワードライン駆動回路ＷＤ、ローデコーダＸＤＥＣ及びローカルビットライン選択回路ＹＤを備える。それぞれのメモリセルブロックＣＢＬＫは、２次元配列の形態に配置されたＰＲＡＭセル１０を備える。ＰＲＡＭセル１０は、各カラム及び各ローに配置される。メモリセルブロックＣＢＬＫ内のそれぞれのローは、対応するローカルワードラインＷＬに関連し、それぞれのカラムは、対応するローカルビットラインＢＬに関連する。ワードラインは、ワードラインドライバＷＤＣによって駆動される。ワードラインドライバＷＤＣは、ローカルワードラインＷＬの一側端に電気的に連結される出力を有するインバータでありうる。ローカルビットラインＢＬは、ビットライン選択回路ＢＤＣに電気的に連結される。ビットライン選択回路ＢＤＣは、カラム選択信号Ｙｉを受信するゲートと対応するグローバルビットラインＧＢＬに電気的に連結されるソースを有するＮＭＯＳトランジスタでありうる。グローバルビットラインＧＢＬは、カラムデコーダ回路２２０によって制御される。カラムデコーダ回路２２０は、カラムデコーダＹＤＥＣ、センスアンプＳＡ及び書き込みドライバＷＲＩＴＥＤを備える。
【０００８】
それぞれのメモリセルブロックＣＢＬＫのサイズは、それぞれのワードライン駆動回路ＷＤ及びそれぞれのビットライン選択回路ＹＤの駆動能力によって決定される。したがって、それぞれのローカルワードラインの抵抗ＲＷＬとそれぞれのローカルビットラインの抵抗ＲＢＬとは、所定面積のレイアウトに対するメモリ装置２００の集積度に影響を与える。
【０００９】
ＰＲＡＭ装置の駆動能力を向上させるために、ローカルワードラインの抵抗を減らす方式が提案されている。そのうち一つの方式が特許文献１（“ワードライン抵抗を減少させたメモリ装置”）に開示されている。特許文献１の図４には、相対的に長いグローバルワードラインの代りに、複数の短いローカルワードラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２が開示されている。複数の短いローカルワードラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２は、ＮＭＯＳトランジスタなどのプルダウンスイッチング装置Ｎ１０１，Ｎ１０２，Ｎ１０３，．．．，Ｎ１０６に電気的に連結される。プルダウンスイッチング装置Ｎ１０１，Ｎ１０２，Ｎ１０３，．．．，Ｎ１０６は、グローバルワードライン信号（ＳＷＬ０，ＳＷＬ１，ＳＷＬ２）をそれぞれ受信するゲート端を備える。
【００１０】
ローカルワードラインの抵抗を減らすさらに他の方式が、特許文献２（“高い集積度を有するＰＲＡＭセルアレイに均一なセルプログラミング環境を提供する方法”）に開示されている。特許文献２において、ビットライン補償回路及びワードライン補償回路は、アレイのセルの抵抗変化を最小化する。それにより、均一なセルプログラミング環境が提供される。
【００１１】
さらに他のＰＲＡＭ装置が非特許文献１（“０.１８ｕｍ ３.０Ｖ ６４Ｍｂの不揮発性ＰＲＡＭ”）に開示されている。
【００１２】
また、特許文献３は、プログラム可能な抵抗状態を有するメモリセルを備える不揮発性メモリ装置を開示している。さらに他のＰＲＡＭ装置が特許文献４（“半導体メモリに利用されるデータ読み出し回路及びデータ読み出し方法”）と特許文献５（“ＰＲＡＭを徐々に冷却させる方法でプログラミングする方法”）に開示されている。
【特許文献１】米国公開特許出願２００５／０２７０８８３号明細書
【特許文献２】米国特許６,４８０,４３８号明細書
【特許文献３】米国特許６,７９１,８６７号明細書
【特許文献４】米国公開特許出願２００５／００３０８１４号明細書
【特許文献５】米国特許６,４８７,１１３号明細書
【非特許文献１】Ｄｉｇｅｓｔ ｏｆ ｔｈｅ ＩＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ，Ｓｅｓｓｉｏｎ ２，Ｐａｐｅｒ２.１，ｐｐ.１〜２，Ｆｅｂｒｕａｒｙ１６，２００４
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする技術的課題は、例えば、ワードライン駆動回路とビットライン選択回路とがワードライン及びビットラインの両側に配置されるＰＲＡＭ装置を提供することである。
【課題を解決するための手段】
【００１４】
前記課題を達成するための本発明によるＰＲＡＭ装置は、書き込み及び読み出し動作に利用されるビットライン信号および／またはワードライン信号のスルー率を高めることによって、ビットラインおよび／またはワードライン駆動能力を向上させる。
【００１５】
本発明によるＰＲＡＭ装置は、ＰＲＡＭアレイ、ローカルビットライン及び第１及び第２ビットライン選択回路を備える。ＰＲＡＭアレイは、複数のＰＲＡＭセルが複数のロー及び複数のカラムを構成するように配列されてなる。ローカルビットラインは、前記ＰＲＡＭアレイの前記カラムに電気的に連結される。第１及び第２ビットライン選択回路は、選択すべきカラムのＰＲＡＭセルのうち選択されたローのＰＲＡＭセルからデータを読み出す間に、前記選択すべきカラムに対応するローカルビットラインの第１及び第２端をグローバルビットラインと電気的に連結する。
【００１６】
第１及び第２ビットライン選択回路は、選択すべきカラムのＰＲＡＭセルのうち選択されたローのＰＲＡＭセルにデータを書き込む間に、前記選択すべきカラムに対応するローカルビットラインの第１及び第２端をグローバルビットラインと電気的に連結できる。
【００１７】
本発明によるＰＲＡＭ装置は、ＰＲＡＭアレイ、ローカルワードライン及び第１及び第２ワードライン駆動回路を備える。ＰＲＡＭアレイは、複数のＰＲＡＭセルが複数のロー及び複数のカラムを構成するように配列されてなる。ローカルワードラインは、前記ＰＲＡＭアレイの前記ローに電気的に連結される。第１及び第２ワードライン駆動回路は、前記ローカルワードラインの相互に離隔されている第１及び第２ノードにそれぞれ電気的に連結される。第１及び第２ワードライン駆動回路は、選択すべきローのＰＲＡＭセルのうち選択されたカラムのＰＲＡＭセルからデータを読み出す間に、前記選択すべきローに対応するローカルワードラインの第１及び第２ノードを同じ電圧レベルで駆動する。
【００１８】
第１及び第２ワードライン駆動回路は、グローバルワードラインに電気的に連結されうる。前記ローカルワードラインは、複数のＰＲＡＭアレイに跨っていて、前記第１及び第２ノードは、前記ローカルワードラインの途中地点に位置しうる。前記第１及び第２ノードは、前記ローカルワードラインの両側端にそれぞれ位置しうる。
【００１９】
本発明によるＰＲＡＭ装置は、ＰＲＡＭアレイ、ローカルワードライン、ローカルビットライン、第１及び第２ビットライン選択回路及び第１及び第２ワードライン駆動回路を備える。ＰＲＡＭアレイは、複数のダイオード制御ＰＲＡＭセルが複数のロー及び複数のカラムを構成するように配列されてなる。ローカルワードラインは、前記ＰＲＡＭアレイの前記ローに電気的に連結される。ローカルビットラインは、前記ＰＲＡＭアレイの前記カラムに電気的に連結される。第１及び第２ビットライン選択回路は、選択すべきカラムのダイオード−制御ＰＲＡＭセルのうち選択されたローのダイオード制御ＰＲＡＭセルからデータを読み出す間に、前記選択すべき対応するローカルビットラインの第１及び第２端をグローバルビットラインと電気的に連結する。第１及び第２ワードライン駆動回路は前記ローカルワードラインの互いに離れている第１及び第２ノードにそれぞれ電気的に連結する。第１及び第２ワードライン駆動回路は、選択すべきローのダイオード制御ＰＲＡＭセルのうち選択されたカラムのダイオード制御ＰＲＡＭセルからデータを読み出す間に、前記前記選択すべきローに対応するローカルワードラインの前記第１及び第２ノードを同じ電圧レベルで駆動する。
【発明の効果】
【００２０】
本発明によるＰＲＡＭ装置は、例えば、ワードライン駆動回路をワードラインの両側に配置することによって、ワードラインの有効抵抗を減らし、ＰＲＡＭセルの集積度を向上させうる。
【００２１】
本発明によるＰＲＡＭ装置は、例えば、ビットライン選択回路をビットラインの両側に配置することによって、ビットラインの有効抵抗を減らし、ＰＲＡＭセルの集積度を向上させうる。
【発明を実施するための最良の形態】
【００２２】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照すべきである。
【００２３】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ要素を表す。
【００２４】
図３は、本発明の第１実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【００２５】
図３を参照すれば、本発明の第１実施形態によるマルチブロックＰＲＡＭ装置３００は、複数のＰＲＡＭブロック３１０ａ〜３１０ｎを備える。複数のＰＲＡＭブロック３１０ａ〜３１０ｎは、カラムデコーダ３２０（カラムドライバともいう）と電気的に連結される。それぞれのＰＲＡＭブロック３１０ａ〜３１０ｎは、複数のメモリセルブロック（ＣＢＬＫ１，ＣＢＬＫ２，．．．），（ＣＢＬＫｍ，ＣＢＬＫｍ＋１，．．．）を備える。それぞれのメモリセルブロックは、対応するワードライン駆動回路対ＷＤ、ローデコーダ対ＸＤＥＣ及びローカルビットライン選択回路対ＹＤに電気的に連結される。特に、第１メモリセルブロックＣＢＬＫ１は、左側のワードライン駆動回路ＷＤ１１及び右側のワードライン駆動回路ＷＤ１２にロー方向に連結される。また、第１メモリセルブロックＣＢＬＫ１は、下側のビットライン選択回路ＹＤ１１及び上側のビットライン選択回路ＹＤ１２にカラム方向に連結される。ローデコーダＸＤＥＣは、印加されるローアドレスに応答してワードライン駆動信号を生成する。
【００２６】
第１メモリセルブロックＣＢＬＫ１は、複数のＰＲＡＭセル１０を複数のロー及びカラムで構成される２次元アレイ状に備える。ＰＲＡＭセル１０は、ダイオードタイプのＰＲＡＭセルとして図示されているが、ＰＲＡＭセル１０は、例えば、トランジスタタイプのＰＲＡＭセルとして構成されてもよい。ＰＲＡＭセル１０のそれぞれのカラムは、対応するローカルビットラインＢＬに連結される。ＰＲＡＭセル１０のそれぞれのローは、対応するローカルワードラインＷＬに連結される。それぞれのローカルビットラインＢＬの抵抗は、ＲＢＬ（１／２・ＲＢＬ＋１／２・ＲＢＬ）でありうる。それぞれのローカルワードラインＷＬの抵抗は、ＲＷＬ（１／２・ＲＷＬ＋１／２・ＲＷＬ）でありうる。
【００２７】
再び、図３を参照すれば、それぞれのワードラインは、対応するワードライン駆動回路対によって駆動される。ワードライン駆動回路対は、それぞれのワードラインの反対側の端にそれぞれ連結される。例えば、ワードラインＷＬは、左側のワードライン駆動回路ＷＤＣ１１と右側のワードライン駆動回路ＷＤＣ１２とによって駆動される。ワードライン駆動回路ＷＤＣ１１，ＷＤＣ１２は、インバータでありうる。それぞれのローカルビットラインＢＬは、対応するビットライン選択回路対によって駆動される。ビットライン選択回路対は、それぞれのローカルビットラインＢＬの反対側の端にそれぞれ連結される。例えば、ビットラインＢＬは、下側のビットライン選択装置ＢＤＣ１１と上側のビットライン選択装置ＢＤＣ１２とによって駆動される。ビットライン選択装置ＢＤＣ１１，ＢＤＣ１２は、ＮＭＯＳトランジスタでありうる。当該ＮＭＯＳトランジスタは、下側及び上側ビットライン選択回路ＹＤ１１，ＹＤ１２内で生成される同じカラム選択信号Ｙｉを受信するゲート端を有する。また、当該ＮＭＯＳトランジスタのドレイン端は、対応するグローバルビットラインＧＢＬに連結される。グローバルビットラインＧＢＬは、カラムデコーダ３２０によって制御される。
【００２８】
第２メモリセルブロックＣＢＬＫ２は、複数のＰＲＡＭセル１０を複数のロー及びカラムで構成される２次元アレイ状に備える。第２メモリセルブロックＣＢＬＫ２は、左側のワードライン駆動回路ＷＤ２１及び右側のワードライン駆動回路ＷＤ２２にロー方向に連結される。また、第２メモリセルブロックＣＢＬＫ２は、下側のビットライン選択回路ＹＤ２１及び上側のビットライン選択回路ＹＤ２２にカラム方向に連結される。ワードラインＷＬは、左側のワードライン駆動回路ＷＤＣ２１と右側のワードライン駆動回路ＷＤＣ２２とによって駆動される。ビットラインＢＬは、下側のビットライン選択装置ＢＤＣ２１と上側のビットライン選択装置ＢＤＣ２２とによって駆動される。ビットライン選択装置ＢＤＣ２１，ＢＤＣ２２は、ＮＭＯＳトランジスタでありうる。当該ＮＭＯＳトランジスタは、下側及び上側ビットライン選択回路ＹＤ２１，ＹＤ２２内で生成される同じカラム選択信号Ｙｉを受信するゲート端を備える。また、当該ＮＭＯＳトランジスタのドレイン端は、対応するグローバルビットラインＧＢＬに連結される。グローバルビットラインＧＢＬは、カラムデコーダ３２０によって制御される。ＰＲＡＭブロック３１０ｎ内のメモリセルブロックＣＢＬＫｍ，ＣＢＬＫ（ｍ＋１）は、第１及び第２メモリセルブロックＣＢＬＫ１，ＣＢＬＫ２と同様に構成される。
【００２９】
また、第１メモリセルブロックＣＢＬＫ１を説明すれば、下側のビットライン選択回路ＹＤ１１及び上側のビットライン選択回路ＹＤ１２は、選択すべきカラムのＰＲＡＭセル１０のうち選択されたローのＰＲＡＭセルにデータを書き込む動作および当該ＰＲＡＭセルからデータを読み出す動作の間に、選択すべきローカルビットラインＢＬの第１及び第２端をグローバルビットラインＧＢＬに電気的に連結する。対応するカラム選択信号Ｙｉが論理ロー状態から論理ハイ状態に遷移されるとき、下側のビットライン選択装置ＢＤＣ１１及び上側のビットライン選択装置ＢＤＣ１２は、前記のような電気的な連結を行う。
【００３０】
読み出し動作またはプログラム動作（書き込み動作）の間に、ローカルビットラインＢＬの両側端のそれぞれがグローバルビットラインＧＢＬに連結されることによって、ビットライン選択装置から見たローカルビットラインＢＬの有効抵抗値が減少する。それにより、ローカルビットライン信号のスルー率が向上する。このような有効抵抗値の減少は、所定の書き込み／読み出しアクセス時間の要求或いは仕様を満たすためのローカルビットラインＢＬを長くする効果がある。長くなったローカルビットラインＢＬは、さらに大きいメモリセルブロック（さらに多くの数のロー）の使用を可能にする。
【００３１】
また、読み出し動作または書き込み動作の間に、左側のワードラインドライバＷＤＣ１１と右側のワードラインドライバＷＤＣ１２とは、対応するローカルワードラインＷＬの両側端を同じ電圧レベルで駆動する。それにより、ローカルワードライン信号のスルー率が向上する。また、所定の書き込み／読み出しアクセス時間の要求或いは仕様を満たすためのローカルワードラインＷＬが長くなる。長くなったローカルワードラインＷＬは、さらに大きいメモリセルブロック（さらに多くの数のカラム）の使用を可能にする。
【００３２】
図４は、本発明の第２実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【００３３】
図４を参照すれば、本発明の第２実施形態によるマルチブロックＰＲＡＭ装置４００は、複数のＰＲＡＭブロック４１０ａ〜４１０ｎを備える。ＰＲＡＭブロック４１０ａ〜４１０ｎは、カラムデコーダ４２０（カラムドライバともいう）と電気的に連結される。図４のＰＲＡＭブロック４１０ａ〜４１０ｎは、図３のＰＲＡＭブロック３１０ａ〜３１０ｎと同様の構成を有する。しかし、図３のＰＲＡＭブロック３１０ａ〜３１０ｎがワードライン駆動回路ＷＤ１１，ＷＤ１２，ＷＤ２１，ＷＤ２２，ＷＤｍ１，ＷＤｍ２，・・・，ＷＤ（ｍ＋１）１，ＷＤ（ｍ＋１）２を備える一方、図４のＰＲＡＭブロック４１０ａ〜４１０ｎは、ワードライン駆動回路ＷＤ１，ＷＤ２，ＷＤ３，・・・，ＷＤｍ，ＷＤ（ｍ＋１），ＷＤ（ｍ＋２）を備える。ワードライン駆動回路ＷＤ１，ＷＤ２，ＷＤ３，・・・，ＷＤｍ，ＷＤ（ｍ＋１），ＷＤ（ｍ＋２）は、ドライバＷＤＣ１，ＷＤＣ２，ＷＤＣ３，．．．を備える。ドライバＷＤＣ１，ＷＤＣ２，ＷＤＣ３，．．．は、各メモリセルブロックの各ワードラインの途中の相互に離隔されているノードに連結される出力端を有する。
【００３４】
図５は、本発明の第３実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【００３５】
図５を参照すれば、本発明の第３実施形態によるマルチブロックＰＲＡＭ装置５００は、複数のＰＲＡＭブロック５１０ａ〜５１０ｎを備える。ＰＲＡＭブロック５１０ａ〜５１０ｎは、カラムデコーダ５２０（カラムドライバともいう）と電気的に連結される。図５のＰＲＡＭブロック５１０ａ〜５１０ｎは、図３のＰＲＡＭブロック３１０ａ〜３１０ｎと類似した構成を有する。しかし、図３のＰＲＡＭブロック３１０ａ〜３１０ｎは、メモリセルブロックＣＢＬＫ１，ＣＢＬＫ２，．．．，ＣＢＬＫｍ，ＣＢＬＫ（ｍ＋１），．．．の両側に位置するビットライン選択回路対（ＹＤ１１，ＹＤ１２），（ＹＤ２１，ＹＤ２２），．．．を備える。一方、図５のＰＲＡＭブロック５１０ａ〜５１０ｎは、メモリセルブロックＣＢＬＫ１，ＣＢＬＫ２，．．．，ＣＢＬＫｍ，ＣＢＬＫ（ｍ＋１），．．．の一側に位置するビットライン選択回路ＹＤ１，ＹＤ２，．．．，ＹＤｍ，ＹＤ（ｍ＋１），．．．を備える。それぞれのビットライン選択回路ＹＤ１，ＹＤ２，．．．，ＹＤｍ，ＹＤ（ｍ＋１），．．．は、ビットライン選択装置ＢＤＣ１，ＢＤＣ２，．．．を備える。
【００３６】
図６は、本発明の第４実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【００３７】
図６を参照すれば、本発明の第４実施形態によるマルチブロックＰＲＡＭ装置６００は、複数のＰＲＡＭブロック６１０ａ〜６１０ｎを備える。ＰＲＡＭブロック６１０ａ〜６１０ｎは、カラムデコーダ６２０（カラムドライバともいう）と電気的に連結される。図６のＰＲＡＭブロック６１０ａ〜６１０ｎは、図３のＰＲＡＭブロック３１０ａ〜３１０ｎと類似した構成を有する。しかし、図３のＰＲＡＭブロック３１０ａ〜３１０ｎは、メモリセルブロックＣＢＬＫ１，ＣＢＬＫ２，．．．の両側に位置するワードライン駆動回路対（ＷＤ１１，ＷＤ１２），（ＷＤ２１，ＷＤ２２），．．．を備える。一方、図６のＰＲＡＭブロック６１０ａ〜６１０ｎは、メモリセルブロックＣＢＬＫ１，ＣＢＬＫ２，．．．の一側に位置するワードライン駆動回路ＷＤ１，ＷＤ２，ＷＤｍ，ＷＤ（ｍ＋１），．．．を備える。それぞれのワードライン駆動回路ＷＤ１，ＷＤ２，．．．，ＷＤｍ，ＷＤ（ｍ＋１），．．．は、ワードラインドライバＷＤＣ１，ＷＤＣ２，．．．を備える。
【００３８】
図７は、本発明の第５実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【００３９】
図７を参照すれば、本発明の第５実施形態によるマルチブロックＰＲＡＭ装置７００は、複数のＰＲＡＭブロック７１０ａ〜７１０ｎを備える。ＰＲＡＭブロック７１０ａ〜７１０ｎは、カラムデコーダ７２０（カラムドライバともいう）と電気的に連結される。図７のＰＲＡＭブロック７１０ａ〜７１０ｎは、図４のＰＲＡＭブロック４１０ａ〜４１０ｎと類似した構成を有する。しかし、図４のＰＲＡＭブロック４１０ａ〜４１０ｎは、メモリセルブロックＣＢＬＫ１，ＣＢＬＫ２，．．．，ＣＢＬＫｍ，ＣＢＬＫ（ｍ＋１），．．．の両側に位置するビットライン選択回路対（ＹＤ１１，ＹＤ１２），（ＹＤ２１，ＹＤ２２），．．．を備える。一方、図７のＰＲＡＭブロック７１０ａ〜７１０ｎは、メモリセルブロックＣＢＬＫ１，ＣＢＬＫ２，．．．，ＣＢＬＫｍ，ＣＢＬＫ（ｍ＋１），．．．の一側に位置するビットライン選択回路ＹＤ１，ＹＤ２，．．．，ＹＤｍ，ＹＤ（ｍ＋１），．．．を備える。それぞれのビットライン選択回路ＹＤ１，ＹＤ２，．．．，ＹＤｍ，ＹＤ（ｍ＋１），．．．は、ビットライン選択装置ＢＤＣ１，ＢＤＣ２，．．．を備える。図７のＰＲＡＭブロック７１０ａ〜７１０ｎのワードライン駆動回路ＷＤ１，ＷＤ２，ＷＤ３，ＷＤｍ，ＷＤ（ｍ＋１），ＷＤ（ｍ＋２）は、ドライバＷＤＣ１，ＷＤＣ２，ＷＤＣ３，．．．を備える。ドライバＷＤＣ１，ＷＤＣ２，ＷＤＣ３，．．．は、各メモリセルブロックの各ワードラインの途中の相互に離隔されているノードに連結される出力端を有する。
【００４０】
以上で説明された本発明の実施形態による半導体メモリ装置のメモリセルブロックの数は多様であり、図３ないし図７に示されたものに限定されていない。また、本発明の技術的思想が適用されれば、本発明の実施形態がローカルワードラインとローカルビットラインとの制御にのみ限定されるものではないということは、当業者ならば分かるであろう。
【００４１】
そして、本発明は、ワードライン駆動ブロック及びビットライン選択ブロックがメモリセルブロックと同じ層に配置される場合だけでなく、他の層に配置される場合にも適用されうるということは、当業者ならば分かるであろう。本発明の実施形態は、ＰＲＡＭ装置について説明しているが、いかなる適切な物質によって作られた適切なメモリ装置にも適用されうるということを、当業者ならば分かるであろう。
【００４２】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４３】
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４４】
【図１】一般的なダイオードタイプのＰＲＡＭセルを示す図面である。
【図２】カラムデコーダ（カラムドライバ）と電気的に連結される複数のＰＲＡＭブロックを有する一般的なメモリ装置を示す図面である。
【図３】本発明の第１実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【図４】本発明の第２実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【図５】本発明の第３実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【図６】本発明の第４実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【図７】本発明の第５実施形態によるマルチブロックＰＲＡＭ装置を示す図面である。
【符号の説明】
【００４５】
３００  マルチブロックＰＲＡＭ装置
３１０ａ〜３１０ｎ  ＰＲＡＭブロック
３２０  カラムデコーダ
【図１】
2006269062.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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