(57)【要約】【課題】  ソース・ドレイン耐圧の向上が図られる半導体装置と、画像表示装置とを提供する。【解決手段】  ガラス基板１上にシリコン窒化膜２およびシリコン酸化膜３が形成されている。そのシリコン酸化膜３上に、ソース領域４５、ドレイン領域４６、所定のチャネル長を有するチャネル領域４０、チャネル領域４０の不純物濃度よりも高くソース領域４５およびドレイン領域４６の不純物濃度よりも低い不純物濃度を有するＬＤＤ領域４４およびＧＯＬＤ領域４２、ゲート絶縁膜５およびゲート電極６ａを含む薄膜トランジスタＴが形成されている。ゲート電極６ａは、チャネル領域４０およびＧＯＬＤ領域４２と平面的にオーバラップするように形成されている。【選択図】        図１
2006269808.tif 000002
【特許請求の範囲】
【請求項１】
半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
前記半導体素子は、
前記半導体層に形成された第１不純物領域と、
前記第１不純物領域と距離を隔てて前記半導体層に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第３不純物領域と、
前記第２不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成された第４不純物領域と
を備え、
前記半導体素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第４不純物領域は前記第２不純物領域および前記第３不純物領域と接合され、
前記第１不純物領域における前記チャネル領域側の端部および前記一方側部は略同一平面上に位置するとともに、前記第３不純物領域と前記第４不純物領域との接合部および前記他方側部は略同一平面上に位置し、
前記電極は、前記チャネル領域および前記第３不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第３不純物領域および前記第４不純物領域のそれぞれの不純物濃度は、前記第１不純物領域および前記第２不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第３不純物領域の不純物濃度と前記第４不純物領域の不純物濃度とは異なるように設定された、半導体装置。
【請求項２】
前記半導体素子における前記第４不純物領域のチャネル長方向の長さは２μｍを超えないように設定された、請求項１記載の半導体装置。
【請求項３】
半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
前記半導体素子は、
前記半導体層に形成された第１不純物領域と、
前記第１不純物領域と距離を隔てて前記半導体層に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第３不純物領域と、
前記第２不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成された第４不純物領域と
前記第１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に形成された第５不純物領域と
を備え、
前記半導体素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第４不純物領域は前記第２不純物領域および前記第３不純物領域と接合され、
前記第５不純物領域は前記第１不純物領域と接合され、
前記第５不純物領域における前記チャネル領域側の端部および前記一方側部は略同一平面上に位置するとともに、前記第３不純物領域と前記第４不純物領域との接合部および前記他方側部は略同一平面上に位置し、
前記電極は、前記チャネル領域および前記第３不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第３不純物領域〜前記第５不純物領域のそれぞれの不純物濃度は、前記第１不純物領域および前記第２不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第３不純物領域の不純物濃度と、前記第４不純物領域および前記第５不純物領域のそれぞれの不純物濃度とは異なるように設定され、
前記第５不純物領域のチャネル長方向の長さが前記第４不純物領域のチャネル長方向の長さよりも短く設定された、半導体装置。
【請求項４】
前記半導体素子における前記第４不純物領域のチャネル長方向の前記長さは２μｍを超えないように設定された、請求項３記載の半導体装置。
【請求項５】
前記半導体素子における前記第５不純物領域のチャネル長方向の前記長さは０．５μｍを超えないように設定された、請求項３または４に記載の半導体装置。
【請求項６】
前記基板はガラス基板および石英基板のいずれかである、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
半導体層は多結晶シリコンである、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
画像を表示するための画像表示回路部を備えた画像表示装置であって、
前記画像表示回路部は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を有し、
前記半導体素子は所定の第１素子および第２素子の少なくともいずれかを含み、
前記第１素子は、
前記半導体層に形成された第１不純物領域と、
前記第１不純物領域と距離を隔てて前記半導体層に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第３不純物領域と、
前記第２不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成された第４不純物領域と
を有し、
前記第１素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第４不純物領域は前記第２不純物領域および前記第３不純物領域と接合され、
前記第１不純物領域における前記チャネル領域側の端部および前記一方側部は略同一平面上に位置するとともに、前記第３不純物領域と前記第４不純物領域との接合部および前記他方側部は略同一平面上に位置し、
前記電極は、前記チャネル領域および前記第３不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第３不純物領域および前記第４不純物領域のそれぞれの不純物濃度は、前記第１不純物領域および前記第２不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第３不純物領域の不純物濃度と前記第４不純物領域の不純物濃度とは異なるように設定され、
前記第２素子は、
前記半導体層に形成された第５不純物領域と、
前記第５不純物領域と距離を隔てて前記半導体層に形成された第６不純物領域と、
前記第５不純物領域と前記第６不純物領域との間に位置する前記半導体層の部分に前記第５不純物領域および前記第６不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第６不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第７不純物領域と、
前記第６不純物領域と前記第７不純物領域との間に位置する前記半導体層の部分に形成された第８不純物領域と
前記第５不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に形成された第９不純物領域と
を有し、
前記第２素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第８不純物領域は前記第６不純物領域および前記第７不純物領域と接合され、
前記第９不純物領域は前記第５不純物領域と接合され、
前記第９不純物領域における前記チャネル領域側の端部および前記一方側部は略同一平面上に位置するとともに、前記第７不純物領域と前記第８不純物領域との接合部および前記他方側部は略同一平面上に位置し、
前記電極は、前記チャネル領域および前記第７不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第７不純物領域〜前記第９不純物領域のそれぞれの不純物濃度は、前記第５不純物領域および前記第６不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第７不純物領域の不純物濃度と、前記第８不純物領域および前記第９不純物領域のそれぞれの不純物濃度とは異なるように設定され、
前記第９不純物領域のチャネル長方向の長さが前記第８不純物領域のチャネル長方向の長さよりも短く設定された、画像表示回路部を備えた画像表示装置。
【請求項９】
前記半導体素子は所定の第３素子をさらに含み、
前記第３素子は、
前記半導体層に形成された第１０不純物領域と、
前記第１２不純物領域と距離を隔てて前記半導体層に形成された第１１不純物領域と、
前記第１０不純物領域と前記第１１不純物領域との間に位置する前記半導体層の部分に前記第１０不純物領域および前記第１１不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第１０不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域および前記第１０不純物領域のそれぞれと接するように形成された第１２不純物領域と、
前記第１１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域および前記第１１不純物領域のそれぞれと接するように形成された第１３不純物領域と
を備え、
前記第３素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第チャネル領域と前記第１２不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記チャネル領域と前記第１３不純物領域との接合部および前記他方側部は略同一平面上に位置し、
前記電極は、前記チャネル領域の全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第１２不純物領域および前記第１３不純物領域のそれぞれの不純物濃度は、前記第１０不純物領域および前記第１１不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定された、請求項８記載の画像表示回路部を備えた画像表示装置。
【請求項１０】
前記半導体素子は、前記第１素子および前記第２素子の少なくともいずれかを含み、
前記第１素子および前記第２素子がｎチャネル型トランジスタである場合には、第２不純物領域に印加される電圧は前記第１不純物領域に印加される電圧よりも高く設定されるとともに、前記第６不純物領域に印加される電圧は前記第５不純物領域に印加される電圧よりも高く設定され、
前記第１素子および前記第２素子がｐチャネル型トランジスタである場合には、第２不純物領域に印加される電圧は前記第１不純物領域に印加される電圧よりも低く設定されるとともに、前記第６不純物領域に印加される電圧は前記第５不純物領域に印加される電圧よりも低く設定された、請求項８または９に記載の画像表示回路部を備えた画像表示装置。
【請求項１１】
前記画像表示回路部はインバータ回路を含み、
前記第１素子および前記第２素子の少なくともいずれかは、前記インバータ回路のｎチャネル型トランジスタとして適用され、
前記第２不純物領域および前記第６不純物領域は、前記インバータ回路における出力側に接続され、
前記第１不純物領域および前記第５不純物領域は、接地電位または所定の電位に接続された、請求項１０記載の画像表示回路部を備えた画像表示装置。
【請求項１２】
前記画像表示回路部はアンプ回路を含み、
前記第１素子および前記第２素子の少なくともいずれかは、前記アンプ回路のｎチャネル型トランジスタとして適用され、
前記第２不純物領域および前記第６不純物領域は、第１の電位に接続され、
前記第１不純物領域および前記第５不純物領域は、前記第１の電位よりも低い第２の電位に接続された、請求項１０記載の画像表示回路部を備えた画像表示装置。
【請求項１３】
前記画像表示回路部は有機ＥＬの画素回路を含み、
前記第１素子および前記第２素子の少なくともいずれかは、前記画素回路を構成するトランジスタのうち、有機ＥＬ素子に直列に接続されるトランジスタとして適用され、
前記第１不純物領域および前記第５不純物領域に画像信号が入力され、
前記第２不純物領域および前記第６不純物領域が前記有機ＥＬ素子の側に接続された、請求項１０記載の画像表示回路部を備えた画像表示装置。
【請求項１４】
前記半導体素子は、前記第１素子および前記第２素子の少なくともいずれかを含み、
前記第２不純物領域および前記第６不純物領域に所定の容量が接続され、
前記第１不純物領域および前記第５不純物領域に所定の信号電圧が印加され、
前記第１素子および前記第２素子をスイッチングすることにより前記容量に前記信号電圧の書き込みと保持が行なわれる、請求項８または９に記載の画像表示回路部を備えた画像表示装置。
【請求項１５】
前記画像表示回路部は、液晶にて画像を表示するための所定の画素回路を含み、
前記半導体素子は、前記画素回路を構成するトランジスタのうち、画素電極に接続されるトランジスタとして適用され、
前記第１不純物領域および前記第５不純物領域に画像信号が入力され、前記第２不純物領域および前記第６不純物領域が画素電極に接続されるように配設された、請求項１４記載の画像表示回路部を備えた画像表示装置。
【請求項１６】
前記画像表示回路部は、液晶にて画像を表示し所定のデータドライバ回路を有する画素回路を含み、
前記半導体素子は、前記データドライバ回路を構成するトランジスタのうち、画素電極に接続されるトランジスタとして適用され、
前記第１不純物領域および前記第５不純物領域に画像信号が入力され、前記第２不純物領域および前記第６不純物領域にデータ線が接続されるように配設された、請求項１４記載の画像表示回路部を備えた画像表示装置。
【請求項１７】
前記画像表示回路部は、有機ＥＬにて画像を表示するための所定の有機ＥＬ画素回路を含み、
前記半導体素子は、前記有機ＥＬ画素回路を構成するトランジスタのうち、蓄積容量に直列に接続されるトランジスタとして適用され、
前記第１不純物領域および前記第５不純物領域に画像信号が入力され、前記第２不純物領域および前記第６不純物領域が蓄積容量に接続されるように配設された、請求項１４記載の画像表示回路部を備えた画像表示装置。
【請求項１８】
前記基板はガラス基板および石英基板のいずれかである、請求項８〜１７のいずれかに記載の画像表示回路部を備えた画像表示装置。
【請求項１９】
半導体層は多結晶シリコンである、請求項８〜１８のいずれかに記載の画像表示回路部を備えた画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および画像表示装置に関し、特に、液晶表示デバイスや有機ＥＬ（Electro Luminescence）表示デバイスなどの表示デバイスに適用される半導体装置と、そのような半導体装置を用いた画像表示装置に関するものである。
【背景技術】
【０００２】
表示デバイスには薄膜トランジスタが使用されている。そのような薄膜トランジスタの一例として、特許文献１に記載されたＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＧＯＬＤ構造のｎチャネル型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＧＯＬＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。
【０００３】
ＧＯＬＤ領域は、チャネル領域とドレイン領域との間の領域において、特に、ゲート電極の直下に位置する領域に形成されて、ゲート電極と平面的にオーバラップしている。そのＧＯＬＤ領域はチャネル領域の不純物濃度よりも高く、ドレイン領域の不純物濃度よりも低い不純物濃度に設定されている。
【０００４】
次に、そのＧＯＬＤ構造のたとえばｎチャネル型薄膜トランジスタの動作について説明する。ゲートに所定の正電圧を印加するとチャネル領域にチャネルが形成されて、ソース領域とドレイン領域との間の抵抗が小さくなり、ソース領域とドレイン領域との間に電流を流すことができる状態となる。一方、ゲートに負電圧を印加するとチャネル領域にチャネルは形成されないため、ソース領域とドレイン領域との間の抵抗が大きくなる。そのため、ソース領域とドレイン領域との間に実質的な電流を流すことはできなくなり、微小なリーク電流が流れるだけの状態となる。
【０００５】
このリーク電流は、チャネルに形成されたホールと、ソース領域およびドレイン領域において多数存在する電子とが接合部において再結合することによるものである。接合部の電界が高くなると再結合の確率が高くなるため、リーク電流は増加することになる。
【０００６】
表示デバイスでは、画面を書き換えるまでの１フレームの時間中、液晶に印加された電圧を保持する必要がある。このとき、その電圧保持のために使用される画素薄膜トランジスタにおいてリーク電流が多い場合には、液晶に印加された電圧が時間とともに下降して表示特性を劣化させることになる。そのため、画素薄膜トランジスタにはリーク電流が極めて低いことが要求される。
【０００７】
次に、表示デバイスに使用される薄膜トランジスタの他の例として、特許文献２に記載されたＬＤＤ（Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＬＤＤ構造のｎチャネル型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＬＤＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。ＬＤＤ領域はチャネル領域とドレイン領域との間の領域に形成されている。また、ＬＤＤ領域は、チャネル領域の不純物濃度よりも高くドレイン領域の不純物濃度よりも低い不純物濃度に設定されている。
【０００８】
ＬＤＤ構造の薄膜トランジスタでは、ゲート電圧として負電圧が印加されるとチャネル領域には蓄積層が形成されることになるが、ＬＤＤ領域によってソース・ドレイン近傍の電界が緩和されて、リーク電流を抑制することができる。
【特許文献１】特開２００２−７６３５１号公報
【特許文献２】特開２００１−３４５４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の薄膜トランジスタでは次のような問題点があった。上述したように、画素薄膜トランジスタとして使用される薄膜トランジスタにはリーク電流が極めて低いことが要求される。従来の薄膜トランジスタの一例のＧＯＬＤ構造の薄膜トランジスタでは、ゲート電圧として負電圧が印加されるとＧＯＬＤ領域に蓄積層が形成され、ＧＯＬＤ領域よりも高い不純物濃度を有するソース領域・ドレイン領域近傍に高い電界が生じてしまう。そのため、リーク電流を確実に抑制することができなかった。
【００１０】
また、ゲートに比べてドレインにより高い電圧を印加することによって、ドレイン側の接合部分に比較的大きな電界が生じる。この電界により加速された電子がインパクトイオン化現象を引き起こして、電子と正孔の対が生成される。この現象が繰り返されて電子と正孔の対が増大しドレイン電流が増加して、アバランシェ破壊に至ることになる。このときのドレイン電圧がソース・ドレイン耐圧となる。
【００１１】
上述したＧＯＬＤ構造の薄膜トランジスタでは、ドレイン領域近傍の電界はチャネル領域とＧＯＬＤ領域との接合部において緩和されるため、インパクトイオン化現象をある程度抑制することができる。しかしながら、実用レベルでのＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）では、十分なソース・ドレイン耐圧が得られていないという問題があった。
【００１２】
一方、他の例のＬＤＤ構造の薄膜トランジスタにおいても、同様の問題があった。すなわち、ゲート電圧として正電圧を印加してチャネル領域にチャネルを形成すると、チャネル抵抗に対してＬＤＤ領域の抵抗が直列に接続されることになる。ＬＤＤ領域の不純物濃度はソース領域およびドレイン領域と比べると低いため、ＬＤＤ領域の抵抗値は高くなってしまい、ＯＮ電流が低くなるという問題があった。
【００１３】
また、ドレイン領域近傍の電界はチャネル領域とＬＤＤ領域との接合部において緩和されるので、インパクトイオン化現象をある程度抑制することができる。しかしながら、実用レベルでのＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）では、十分なソース・ドレイン耐圧やＡＣストレスに対する信頼性が得られていないという問題があった。このように、従来の薄膜トランジスタでは、十分なソース・ドレイン耐圧が得られていないという問題があった。
【００１４】
本発明は上記問題点を解決するためになされたものであり、一つの目的はソース・ドレイン耐圧の向上が図られる半導体装置を提供することであり、他の目的はそのような半導体装置を適用した画像表示回路部を備えた画像表示装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、その半導体素子は、第１不純物領域と第２不純物領域とチャネル領域と第３不純物領域と第４不純物領域とを備えている。第１不純物領域は半導体層に形成されている。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成されている。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域および第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有してチャネルとなる。第３不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成されている。第４不純物領域は、第２不純物領域と第３不純物領域との間に位置する半導体層の部分に形成されている。その半導体素子では、電極は互いに対向する一方側部および他方側部を有している。第４不純物領域は第２不純物領域および第３不純物領域と接合されている。第１不純物領域におけるチャネル領域側の端部および一方側部は略同一平面上に位置するとともに、第３不純物領域と第４不純物領域との接合部および他方側部は略同一平面上に位置している。電極は、チャネル領域および第３不純物領域のそれぞれの全体と対向してオーバラップするように形成されている。絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第３不純物領域および第４不純物領域のそれぞれの不純物濃度は、第１不純物領域および第２不純物領域のそれぞれの不純物濃度よりも低く、チャネル領域の不純物濃度よりも高く設定されている。第３不純物領域の不純物濃度と第４不純物領域の不純物濃度とは異なるように設定されている。
【００１６】
本発明に係る他の半導体装置は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、半導体素子は、第１不純物領域と第２不純物領域とチャネル領域と第３不純物領域と第４不純物領域と第５不純物領域とを備えている。第１不純物領域は半導体層に形成されている。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成されている。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域および第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有してチャネルとなる。第４不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成されている。第４不純物領域は、第２不純物領域と第３不純物領域との間に位置する半導体層の部分に形成されている。第５不純物領域は、第１不純物領域とチャネル領域との間に位置する半導体層の部分に形成されている。その半導体素子では、電極は互いに対向する一方側部および他方側部を有している。第４不純物領域は第２不純物領域および第３不純物領域と接合されている。第５不純物領域は第１不純物領域と接合されている。第５不純物領域におけるチャネル領域側の端部および一方側部は略同一平面上に位置するとともに、第３不純物領域と第４不純物領域との接合部および他方側部は略同一平面上に位置している。電極は、チャネル領域および第３不純物領域のそれぞれの全体と対向してオーバラップするように形成されている。絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第３不純物領域〜第５不純物領域のそれぞれの不純物濃度は、第１不純物領域および第２不純物領域のそれぞれの不純物濃度よりも低く、チャネル領域の不純物濃度よりも高く設定されている。第３不純物領域の不純物濃度と、第４不純物領域および第５不純物領域のそれぞれの不純物濃度とは異なるように設定されている。第５不純物領域のチャネル長方向の長さが第４不純物領域のチャネル長方向の長さよりも短く設定されている。
【００１７】
本発明に係る画像表示装置は、画像を表示するための画像表示回路部を備えた画像表示装置である。その画像表示回路部は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を有している。その半導体素子は所定の第１素子および第２素子の少なくともいずれかを含んでいる。第１素子は、第１不純物領域と第２不純物領域とチャネル領域と第３不純物領域と第４不純物領域とを有している。第１不純物領域は半導体層に形成されている。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成されている。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域および第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有してチャネルとなる。第３不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成されている。第４不純物領域は、第２不純物領域と第３不純物領域との間に位置する半導体層の部分に形成されている。その第１素子では、電極は互いに対向する一方側部および他方側部を有している。第４不純物領域は第２不純物領域および第３不純物領域と接合されている。第１不純物領域におけるチャネル領域側の端部および一方側部は略同一平面上に位置するとともに、第３不純物領域と第４不純物領域との接合部および他方側部は略同一平面上に位置している。電極は、チャネル領域および第３不純物領域のそれぞれの全体と対向してオーバラップするように形成されている。絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第３不純物領域および第４不純物領域のそれぞれの不純物濃度は、第１不純物領域および第２不純物領域のそれぞれの不純物濃度よりも低く、チャネル領域の不純物濃度よりも高く設定されている。第３不純物領域の不純物濃度と第４不純物領域の不純物濃度とは異なるように設定されている。第２素子は、第５不純物領域と第６不純物領域とチャネル領域と第７不純物領域と第８不純物領域と第９不純物領域とを有している。第５不純物領域は半導体層に形成されている。第６不純物領域は、第５不純物領域と距離を隔てて半導体層に形成されている。チャネル領域は、第５不純物領域と第６不純物領域との間に位置する半導体層の部分に第５不純物領域および第６不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有してチャネルとなる。第７不純物領域は、第６不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成されている。第８不純物領域は、第６不純物領域と第７不純物領域との間に位置する半導体層の部分に形成されている。第９不純物領域は、第５不純物領域とチャネル領域との間に位置する半導体層の部分に形成されている。その第２素子では、電極は互いに対向する一方側部および他方側部を有している。第８不純物領域は第６不純物領域および第７不純物領域と接合されている。第９不純物領域は第５不純物領域と接合されている。第９不純物領域におけるチャネル領域側の端部および一方側部は略同一平面上に位置するとともに、第７不純物領域と第８不純物領域との接合部および他方側部は略同一平面上に位置している。電極は、チャネル領域および第７不純物領域のそれぞれの全体と対向してオーバラップするように形成されている。絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第７不純物領域〜第９不純物領域のそれぞれの不純物濃度は、第５不純物領域および第６不純物領域のそれぞれの不純物濃度よりも低く、チャネル領域の不純物濃度よりも高く設定されている。第７不純物領域の不純物濃度と、第８不純物領域および第９不純物領域のそれぞれの不純物濃度とは異なるように設定されている。第９不純物領域のチャネル長方向の長さが第８不純物領域のチャネル長方向の長さよりも短く設定されている。
【発明の効果】
【００１８】
本発明に係る半導体装置によれば、半導体素子における第２不純物領域（ドレイン）近傍の電界は、チャネル領域と第３不純物領域（ＧＯＬＤ領域）との接合部と、その第３不純物領域と第４不純物領域（ＬＤＤ領域）との接合部との２つの接合部によって緩和されることになる。これにより、半導体素子における第１不純物領域（ソース）と第２不純物領域（ドレイン）との間の耐圧を得ることができる。また、第３不純物領域は電極とオーバラップしており、前記チャネル領域にチャネルが形成される際には、第３不純物領域にもチャネルが形成されて、その第３不純物領域が半導体素子のＯＮ電流に悪影響を与えることもない。さらに、第４不純物領域は第２不純物領域側にのみ形成されているので、従来のＬＤＤ構造の半導体装置よりも高いＯＮ電流を得ることができるとともに、半導体素子の占有面積が増大するのを抑制することができる。
【００１９】
本発明に係る他の半導体装置によれば、半導体素子における第２不純物領域（ドレイン）近傍の電界は、チャネル領域と第３不純物領域（ＧＯＬＤ領域）との接合部と、その第３不純物領域と第４不純物領域（ＬＤＤ領域）との接合部との２つの接合部によって緩和されることになる。これにより、半導体素子における第１不純物領域（ソース）と第２不純物領域（ドレイン）との間の耐圧を得ることができる。また、第３不純物領域は電極とオーバラップしており、前記チャネル領域にチャネルが形成される際には、第３不純物領域にもチャネルが形成されて、その第３不純物領域が半導体素子のＯＮ電流に悪影響を与えることもない。そして、第５不純物領域のチャネル長方向の長さが第４不純物領域のチャネル長方向の長さよりも短く設定されているので、半導体素子の占有面積が増大するのを最小限に抑えることができる。
【００２０】
本発明に係る画像表示装置によれば、第１素子では、第１素子における第２不純物領域（ドレイン）近傍の電界は、チャネル領域と第３不純物領域（ＧＯＬＤ領域）との接合部と、その第３不純物領域と第４不純物領域（ＬＤＤ領域）との接合部との２つの接合部によって緩和されることになる。これにより、半導体素子における第１不純物領域（ソース）と第２不純物領域（ドレイン）との間の耐圧を得ることができる。また、第３不純物領域は電極とオーバラップしており、前記チャネル領域にチャネルが形成される際には、第３不純物領域にもチャネルが形成されて、その第３不純物領域が半導体素子のＯＮ電流に悪影響を与えることもない。さらに、第４不純物領域は第２不純物領域側にのみ形成されているので、従来のＬＤＤ構造の半導体装置よりも高いＯＮ電流を得ることができるとともに、半導体素子の占有面積が増大するのを抑制することができる。そして、第２素子では、第２素子における第２不純物領域（ドレイン）近傍の電界は、チャネル領域と第３不純物領域（ＧＯＬＤ領域）との接合部と、その第３不純物領域と第４不純物領域（ＬＤＤ領域）との接合部との２つの接合部によって緩和されることになる。これにより、半導体素子における第１不純物領域（ソース）と第２不純物領域（ドレイン）との間の耐圧を得ることができる。また、第３不純物領域は電極とオーバラップしており、前記チャネル領域にチャネルが形成される際には、第３不純物領域にもチャネルが形成されて、その第３不純物領域が半導体素子のＯＮ電流に悪影響を与えることもない。そして、第５不純物領域のチャネル長方向の長さが第４不純物領域のチャネル長方向の長さよりも短く設定されているので、半導体素子の占有面積が増大するのを最小限に抑えることができる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、ガラス基板１上にシリコン窒化膜２が形成され、そのシリコン窒化膜２上にシリコン酸化膜３が形成されている。そのシリコン酸化膜３上にアイランド状の多結晶シリコン膜が形成されている。その多結晶シリコン膜では、所定の不純物濃度を有するソース領域４５と、そのソース領域４５と距離を隔てられた所定の不純物濃度を有するドレイン領域４６が形成されている。
【００２２】
ソース領域４５とドレイン領域４６との間に位置する領域には、ソース領域４５およびドレイン領域４６とそれぞれ距離を隔てられて、所定のチャネル長を有してチャネルとなるチャネル領域４０が形成されている。ソース領域４５とチャネル領域４０との間に位置する領域にはＧＯＬＤ領域４１が形成されている。また、ドレイン領域４６とチャネル領域４０との間に位置する領域には、ドレイン領域４６の側にＬＤＤ領域４４が形成され、チャネル領域４０の側にＧＯＬＤ領域４２が形成されている。
【００２３】
ＬＤＤ領域４４およびＧＯＬＤ領域４１，４２のそれぞれの不純物濃度はチャネル領域４０の不純物濃度よりも高く、ソース領域４５およびドレイン領域４６の不純物濃度よりも低く設定されている。そして、さらに、ＬＤＤ領域４４の不純物濃度はＧＯＬＤ領域４１，４２の不純物濃度よりも高く設定されている。そのアイランド状の多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成されている。そのゲート絶縁膜５上にゲート電極６ａが形成されている。ゲート電極６ａを覆うように、たとえばシリコン酸化膜からなる層間絶縁膜７が形成されている。
【００２４】
その層間絶縁膜７にソース領域４５の表面を露出するコンタクトホール７ａと、ドレイン領域４６の表面を露出するコンタクトホール７ｂがそれぞれ形成されている。そのコンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にソース電極８ａとドレイン電極８ｂとが形成されている。ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＬＤＤ領域４４、ＧＯＬＤ領域４１，４２、チャネル領域４０を含んでｎチャネル型薄膜トランジスタＴが構成される。特に、ゲート電極６ａは、チャネル領域４０の全体を覆うように形成されるとともに、ＧＯＬＤ領域４１およびＧＯＬＤ領域４２と平面的にオーバラップするように形成されている。
【００２５】
つまり、一方のＧＯＬＤ領域４１とソース領域４５との接合部およびゲート電極６ａの一方側部とは略同一平面Ｈ１上に位置し、他方のＧＯＬＤ領域４２とＬＤＤ領域４４との接合部およびゲート電極６ａの他方側部は同一平面Ｈ２上に位置している。
【００２６】
次に、上述した半導体装置の製造方法の一例について説明する。図２に示すように、まず、基板として、コーニング社製１７３７のガラス基板１の主表面上に、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により膜厚約１００ｎｍのシリコン窒化膜２が形成される。そのシリコン窒化膜２上に、膜厚約１００ｎｍのシリコン酸化膜３が形成される。次に、そのシリコン酸化膜３上に膜厚約５０ｎｍの非晶質シリコン膜（多結晶シリコン膜４参照）が形成される。
【００２７】
なお、シリコン窒化膜２はガラス基板１に含まれる不純物が上方に拡散するのを阻止するために形成される。この不純物の拡散を阻止するための膜としてはシリコン窒化膜の他に、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ2Ｏ3などの材料を適用してもよい。また、非晶質シリコン膜の下地膜としてシリコン窒化膜２とシリコン酸化膜３との２層構造としたが、２層構造に限られるものではなく、これらの膜を省いたり、あるいはさらに膜を積層してもよい。
【００２８】
次に、非晶質シリコン膜を所定の真空中にて熱処理を施すことにより、非晶質シリコン膜４中に存在する不要な水素が除去される。次に、非晶質シリコン膜に、たとえばＸｅＣｌレーザによるレーザ光を照射することにより、非晶質シリコン膜が多結晶化されて多結晶シリコン膜４とされる。多結晶シリコン膜４の粒径は約０．５μｍ程度である。
【００２９】
なお、ＸｅＣｌレーザの他に、たとえばＹＡＧレーザ、ＣＷレーザを用いてもよい。また、熱アニールにより非晶質シリコン膜の多結晶化を行なってもよい。特に、熱アニールを施す場合には、ニッケルなどの触媒を用いることで、より粒径の大きい多結晶シリコンが得られる。次に、その多結晶シリコン膜４上に所定のレジストパターン６１が形成される。
【００３０】
次に、そのレジストパターン６１をマスクとして多結晶シリコン膜４に異方性エッチングを施すことにより、図３に示すように、アイランド状の多結晶シリコン膜４ａが形成される。その後、所定のアッシングと薬液処理を施すことで、レジストパターン６１が除去される。
【００３１】
次に、図４に示すように、その多結晶シリコン膜４ａを覆うように、たとえばプラズマＣＶＤ法により膜厚約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜５が形成される。なお、この場合、シリコン酸化膜の原料として液体原料のＴＥＯＳ（Tetra Ethyl Ortho Silicate）が用いられる。
【００３２】
次に、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて多結晶シリコン膜４ａにボロンを注入することにより、不純物領域４ａａが形成される。なお、この注入工程は必要に応じて行なえばよく省いてもよい。
【００３３】
次に、図５に示すように、所定の写真製版処理を施すことによりレジストパターン６２が形成される。次に、レジストパターン６１をマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａａ（多結晶シリコン膜４ａａ）にリンを注入することにより不純物領域４ａｂ，４ａｃが形成される。
【００３４】
この注入量がＧＯＬＤ領域における注入量（不純物濃度）になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６２が除去される。
【００３５】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。次に、所定の写真製版を行なうことによりレジストパターン６３（図６参照）が形成される。
【００３６】
そのレジストパターン６３をマスクとしてクロム膜にウエットエッチングを施すことにより、図６に示すように、ゲート電極６ａが形成される。ゲート電極６ａは、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂと不純物領域４ａｃとに平面的にオーバラップするように形成されている。不純物領域４ａｂ，４ａｃにおいてゲート電極６ａと平面的にオーバラップする領域がＧＯＬＤ領域となる。
【００３７】
なお、ウェットエッチングを施す際に露出するクロム膜６の側面にサイドエッチングが施されることになるが、そのエッチングされる量はオーバーエッチングを施す時間によって制御することができる。その後、アッシングと薬液処理を施すことで、レジストパターン６３が除去される。
【００３８】
次に、図７に示すように、所定の写真製版を行なうことによりレジストパターン６４が形成される。レジストパターン６４は、ドレイン領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａｃの部分）とオーバラップし、ソース領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａｂの部分）とはオーバラップしないように形成される。レジストパターン６４と不純物領域４ａｃの部分とがオーバラップしている部分が、ＬＤＤ領域となる。レジストパターン６４と不純物領域４ａｂの部分とはオーバラップしないため、ソース領域の側にはＬＤＤ領域は形成されないことになる。
【００３９】
次に、レジストパターン６４をマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンを注入することにより、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅがそれぞれ形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６４が除去される。
【００４０】
次に、図８に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、残された不純物領域４ａｃの部分にＬＤＤ領域となる不純物領域４ａｇが形成される。ＬＤＤ領域となる不純物領域４ａｇの不純物濃度は、当該リンの注入量と、ＧＯＬＤ領域を形成するためのリンの注入量とによって決まる。
【００４１】
このようして、ドレイン領域となる側にのみＬＤＤ領域となる不純物領域４ａｇが形成されることになる。また、不純物領域４ａｇが形成されることで、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃの不純物濃度はＬＤＤ領域となる不純物領域４ａｇの不純物濃度よりも低くなる。
【００４２】
次に、図９に示すように、ゲート電極６ａを覆うように、たとえばプラズマＣＶＤ法により膜厚約４００ｎｍのシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂが形成される。
【００４３】
次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてウエットエッチングを施すことにより、ソース電極８ａとドレイン電極８ｂが形成される。
【００４４】
以上のようにしてｎチャネル型の薄膜トランジスタＴを備えた半導体装置の主要部分が形成される。この薄膜トランジスタＴでは、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｇがＬＤＤ領域４４となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａａがチャネル領域４０となる。ＬＤＤ領域４４はドレイン領域４６の側にのみ形成され、そのＬＤＤ領域４４はチャネル長方向に所定の長さＬ１を有している。また、ＧＯＬＤ領域４１，４２はそれぞれチャネル長方向に所定の長さＧ１，Ｇ２を有している。その長さＧ１，Ｇ２は、この場合には実質的に同じ長さに設定されているが、異なっていてもよい。
【００４５】
次に、上述した製造方法によって形成される薄膜トランジスタのＧＯＬＤ領域とＬＤＤ領域の不純物注入量（不純物濃度）をＳＩＭＳ（Secondary Ion Mass Spectrometer）によって測定した結果について説明する。まず、評価用試料を薄膜トランジスタを形成する場合と同様に作製した。すなわち、ガラス基板上に膜厚約１００ｎｍのシリコン窒化膜、膜厚約１００ｎｍのシリコン酸化膜および膜厚約５０ｎｍの非晶質シリコン膜を順次形成し、その非晶質シリコン膜に所定のレーザアニール処理を施した。
【００４６】
その後、膜厚約１００ｎｍのシリコン酸化膜を形成してＧＯＬＤ領域を形成するためのリンのイオン注入とＬＤＤ領域を形成するためのリンのイオン注入とを行ない、注入された不純物の量をＳＩＭＳにより測定した。その結果、ＧＯＬＤ領域に対応する不純物の量（濃度）は５×１０17ａｔｏｍ／ｃｍ3であり、ＬＤＤ領域に対応する不純物の量（濃度）は１．５×１０18ａｔｏｍ／ｃｍ3であることがわかった。
【００４７】
次に、上述した薄膜トランジスタＴについて、種々の電気測定を行なった。測定には、ゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとし、ＬＤＤ領域４４のチャネル長方向の長さを０．５〜４μｍまで変化させた薄膜トランジスタを用いた。
【００４８】
まず、ＯＮ電流を測定した結果について説明する。測定に際して、ソースを接地して、ゲートに８Ｖを、ドレインに５Ｖをそれぞれ印加し、そして、このとき測定されるドレイン電流をＯＮ電流とした。また、比較のために、従来のＬＤＤ構造の薄膜トランジスタについても測定を行なった。その従来のＬＤＤ構造の薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした。
【００４９】
ＯＮ電流の測定結果を図１０に示す。図１０では、縦軸は本実施の形態に係る薄膜トランジスタにおけるＯＮ電流と、従来のＬＤＤ構造の薄膜トランジスタにおけるＯＮ電流との比（本実施の形態に係るＯＮ電流／従来のＯＮ電流）であり、横軸はＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）である。図１０に示すように、本実施の形態に係る薄膜トランジスタのＯＮ電流は、従来のＬＤＤ構造の薄膜トランジスタに比べてＯＮ電流を大幅に増加することができることが確認された。特に、その比はＬＤＤ長が２μｍ以下においてより大きくなる傾向があり、ＬＤＤ長は２μｍ以下であることが望ましいことが判明した。
【００５０】
次に、ソース・ドレイン耐圧を測定した結果について説明する。測定に際してゲート電圧は０Ｖに設定され、ソースは接地されている。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。また、比較のために、従来のＬＤＤ構造の薄膜トランジスタ（比較例１）、ソース領域の側とドレイン領域の側との双方にＬＤＤ領域とＧＯＬＤ領域を有する薄膜トランジスタ（比較例２）についても測定を行なった。その薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした。
【００５１】
図１１に、ソース・ドレイン耐圧の測定結果を示す。図１１に示すように、実施の形態１に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、比較例１の薄膜トランジスタと比べてより高いソース・ドレイン耐圧を達成できることが確認された。また、当該薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることが確認された。
【００５２】
また、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧と比較例２に係る薄膜トランジスタのソース・ドレイン耐圧との比のＬＤＤ長依存性のグラフを図１２に示す。図１２に示すように、いずれのＬＤＤ長においても、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることがわかった。
【００５３】
次に、薄膜トランジスタの占有面積について説明する。本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタの占有面積と、従来のＬＤＤ構造の薄膜トランジスタの占有面積との面積比のゲート電極幅依存性のグラフを図１３に示す。
【００５４】
図１３にグラフにおける縦軸（薄膜トランジスタの面積比）は、本発明に係るＧＯＬＤ構造の薄膜トランジスタが形成される領域の面積（占有面積）と、従来の薄膜トランジスタが形成される領域の面積（占有面積）との比（実施の形態／従来）を表わす。なお、占有面積は、実質的にＬＤＤ領域、ＧＯＬＤ領域およびチャネル領域からなる領域の面積になる。図１３に示すように、本実施の形態に係る薄膜トランジスタによれば、従来の薄膜トランジスタの場合に比べて占有面積を低減することができる。特に、本実施の形態に係る薄膜トランジスタでは、半導体装置の微細化が進みゲート電極幅がより短くなると、従来の薄膜トランジスタに比べて面積低減の効果がより顕著になることがわかる。
【００５５】
変形例
上述した薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明した。ガラス基板上では、同時にｐチャネル型薄膜トランジスタも形成される。ここでは、ｐチャネル型薄膜トランジスタの製造方法について、主な工程を挙げて説明する。
【００５６】
まず、前述した図４に示される工程までと同じ工程を経て図１４に示すように多結晶シリコン膜に不純物領域４ａａが形成される。次に、図１５に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。そのレジストパターン６２をマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンを注入することにより、不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。
【００５７】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。次に、所定の写真製版を行なうことによりレジストパターン６３（図１６参照）が形成される。
【００５８】
そのレジストパターン６３をマスクとしてクロム膜にウエットエッチングを施すことにより、図１６に示すように、ゲート電極６ａが形成される。ゲート電極６ａは、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂと不純物領域４ａｃとに平面的にオーバラップするように形成されている。不純物領域４ａｂ，４ａｃにおいてゲート電極６ａと平面的にオーバラップする領域がＧＯＬＤ領域となる。
【００５９】
次に、図１７に示すように、所定の写真製版を行なうことによりレジストパターン６４が形成される。レジストパターン６４は、ドレイン領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａｃの部分）とオーバラップし、ソース領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａｂの部分）とはオーバラップしないように形成される。レジストパターン６４と不純物領域４ａｃの部分とがオーバラップしている部分が、ＬＤＤ領域となる。レジストパターン６４と不純物領域４ａｂの部分とはオーバラップしないため、ソース領域の側にはＬＤＤ領域は形成されないことになる。
【００６０】
次に、レジストパターン６４をマスクとして、たとえばドーズ量１×１０15ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンを注入することにより、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６４が除去される。
【００６１】
次に、図１８に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量５×１０13ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することにより、残された不純物領域４ａｃの部分にＬＤＤ領域となる不純物領域４ａｇが形成される。ＬＤＤ領域となる不純物領域４ａｇの不純物濃度は、当該ボロンの注入量と、ＧＯＬＤ領域を形成するためのリンの注入量とによって決まる。
【００６２】
このようして、ドレイン領域となる側にのみＬＤＤ領域となる不純物領域４ａｇが形成されることになる。また、不純物領域４ａｇが形成されることで、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃの不純物濃度はＬＤＤ領域となる不純物領域４ａｇの不純物濃度よりも低くなる。その後、前述した図９に示す工程と同様の工程を経て、図１９に示すように、ｐチャネル型のＧＯＬＤ構造の薄膜トランジスタＴが形成される。以上のようにして、ドレイン領域４６の側にのみＬＤＤ領域４４を備えたｐチャネル型のＧＯＬＤ構造の薄膜トランジスタＴが形成される。ｐチャネル型の薄膜トランジスタにおいても、ｎチャネル型の薄膜トランジスタと同様に、耐圧等の効果が得られる。
【００６３】
実施の形態２
前述した薄膜トランジスタでは、ＬＤＤ領域の不純物濃度がＧＯＬＤ領域の不純物濃度よりも高い場合を例に挙げて説明した。ここでは、ＧＯＬＤ領域の不純物濃度がＬＤＤ領域の不純物濃度よりも高い薄膜トランジスタを例に挙げ、まず、その製造方法について説明する。
【００６４】
図２０に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。次に、図２１に示すように、所定の写真製版処理を施すことによりゲート絶縁膜５上にレジストパターン６５が形成される。そのレジストパターン６５をマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターンが６５が除去される。
【００６５】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。そのクロム膜上に、所定の写真製版処理を施すことによりレジストパターン６３（図２２参照）が形成される。レジストパターン６３は、不純物領域４ａｂ，４ａｃとオーバラップするように形成される。このオーバラップした不純物領域４ａｂ，４ａｃがＧＯＬＤ領域となる。
【００６６】
次に、図２２に示すように、そのレジストパターン６３をマスクとしてクロム膜にウエットエッチングを施すことにより、ゲート電極６ａが形成される。ウエットエッチングを施す際には、露出したクロム膜の側面にサイドエッチングが施されることになるが、そのエッチングされる量は、オーバエッチングを施す時間によって制御される。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。
【００６７】
次に、図２３に示すように、所定の写真製版を行なうことによりレジストパターン６４が形成される。レジストパターン６４は、ドレイン領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａａの部分）とオーバラップし、ソース領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａａの部分）とはオーバラップしないように形成される。レジストパターン６４とドレイン側の不純物領域４ａａの部分とがオーバラップしている部分が、ＬＤＤ領域となる。レジストパターン６４とソース側の不純物領域４ａａの部分とはオーバラップしないため、ソース領域の側にはＬＤＤ領域は形成されないことになる。
【００６８】
次に、レジストパターン６４およびゲート電極６ａをマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅがそれぞれ形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６４が除去される。
【００６９】
次に、図２４に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量４×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてリンを注入することにより、残された不純物領域４ａａの部分にＬＤＤ領域となる不純物領域４ａｇが形成される。ＬＤＤ領域となる不純物領域４ａｇの不純物濃度は、当該リンの注入量と、ＧＯＬＤ領域を形成するための注入量によって決まり、この場合、ＬＤＤ領域の不純物濃度はＧＯＬＤ領域の不純物濃度よりも低くなる。また、ＬＤＤ領域およびＧＯＬＤ領域の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低くなる。
【００７０】
その後、前述した図９に示す工程と同様の工程を経て、図２５に示すように、ソース領域４５の側とドレイン領域４６の側にＧＯＬＤ領域４１，４２を備え、ドレイン領域４６の側にのみＬＤＤ領域４４を備えたｎチャネル型のＧＯＬＤ構造の薄膜トランジスタＴが形成される。
【００７１】
次に、上述した薄膜トランジスタＴについて電気測定を行なった。測定には、ゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとし、ＬＤＤ領域４４のチャネル長方向の長さを０．５〜４μｍまで変化させた薄膜トランジスタを用いた。
【００７２】
まず、ＯＮ電流を測定した結果について説明する。前述したように、測定に際して、ソースを接地して、ゲートに８Ｖを、ドレインに５Ｖをそれぞれ印加して、このとき測定されるドレイン電流をＯＮ電流とした。また、比較のために、従来のＬＤＤ構造の薄膜トランジスタについても測定を行なった。その従来のＬＤＤ構造の薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした。
【００７３】
ＯＮ電流の測定結果を図２６に示す。図２６に示すように、本実施の形態に係る薄膜トランジスタのＯＮ電流は、従来のＬＤＤ構造の薄膜トランジスタに比べてＯＮ電流を大幅に増加することができることが確認された。特に、ＯＮ電流の比はＬＤＤ長が２μｍ以下においてより大きくなる傾向があり、ＬＤＤ長は２μｍ以下であることが望ましいことが判明した。
【００７４】
次に、ソース・ドレイン耐圧を測定した結果について説明する。前述したように、測定に際して、ゲート電圧は０Ｖに設定され、ソースは接地されている。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。
【００７５】
また、比較のために、従来のＬＤＤ構造の薄膜トランジスタ（比較例１）、ソース領域の側とドレイン領域の側との双方にＬＤＤ領域とＧＯＬＤ領域を有する薄膜トランジスタ（比較例２）についても測定を行なった。その薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした薄膜トランジスタを用いた。
【００７６】
図２７に、ソース・ドレイン耐圧の測定結果を示す。図２７に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、比較例１の薄膜トランジスタと比べてより高いソース・ドレイン耐圧を達成できることが確認された。また、当該薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることが確認された。
【００７７】
また、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧と比較例２に係る薄膜トランジスタのソース・ドレイン耐圧との比のＬＤＤ長依存性を図２８に示す。図２８に示すように、いずれのＬＤＤ長においても、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることがわかった。
【００７８】
次に、薄膜トランジスタの占有面積について説明する。本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタの占有面積と、従来のＬＤＤ構造の薄膜トランジスタの占有面積との面積比のゲート電極幅依存性のグラフを図２９に示す。なお、グラフの縦軸の面積比は、前述した面積比（実施の形態／従来）を表わす。
【００７９】
図２９に示すように、本実施の形態に係る薄膜トランジスタによれば、従来の薄膜トランジスタの場合に比べて占有面積を低減することができる。特に、本実施の形態に係る薄膜トランジスタでは、半導体装置の微細化が進みゲート電極幅がより短くなると、従来の薄膜トランジスタに比べて面積低減の効果がより顕著になることがわかる。
【００８０】
以上説明したように、本実施の形態に係る薄膜トランジスタでは、従来のＬＤＤ構造の薄膜トランジスタと比べて高いソース・ドレイン耐圧とＯＮ電流が得られることがわかった。さらに、サイズをより小さくすることができ、微細化を図るうえで有利であることもわかった。
【００８１】
実施の形態３
前述した薄膜トランジスタでは、ソース領域の側とドレイン領域の側の双方にＧＯＬＤ領域が形成されたハクマクトランジスタをれに挙げて説明した。ここでは、ドレイン領域の側にのみＧＯＬＤ領域が形成された薄膜トランジスタを例に挙げ、まず、その製造方法について説明する。
【００８２】
図３０に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。
【００８３】
次に、図３１に示すように、所定の写真製版処理を施すことによりゲート絶縁膜５上にレジストパターン６６が形成される。そのレジストパターン６６をマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することによりＧＯＬＤ領域となる不純物領域４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターン６６が除去される。
【００８４】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。そのクロム膜上に、所定の写真製版処理を施すことによりレジストパターン６３（図３２参照）が形成される。レジストパターン６３は、不純物領域４ａｃとオーバラップするように形成される。この不純物領域４ａｃとオーバラップした部分、特に、この後形成されるゲート電極が不純物領域４ａｃとオーバラップする部分がＧＯＬＤ領域となる。次に、図３２に示すように、レジストパターン６３をマスクとしてクロム膜にウエットエッチングを施すことにより、ゲート電極６ａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。
【００８５】
次に、図３３に示すように、所定の写真製版を行なうことによりレジストパターン６４が形成される。レジストパターン６４は、ドレイン領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａｃの部分）とオーバラップし、ソース領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａａの部分）とはオーバラップしないように形成される。レジストパターン６４と不純物領域４ａｃの部分とがオーバラップしている部分が、ＬＤＤ領域となる。レジストパターン６４と不純物領域４ａａの部分とはオーバラップしないため、ソース領域の側にはＬＤＤ領域は形成されないことになる。
【００８６】
次に、レジストパターン６４およびゲート電極６ａをマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅがそれぞれ形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６４が除去される。
【００８７】
次に、図３４に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、残された不純物領域４ａｃの部分にＬＤＤ領域となる不純物領域４ａｇが形成される。ＬＤＤ領域となる不純物領域４ａｇの不純物濃度は、当該リンの注入量と、ＧＯＬＤ領域を形成するための注入量によって決まり、この場合、ＬＤＤ領域の不純物濃度はＧＯＬＤ領域の不純物濃度よりも低くなる。また、ＬＤＤ領域およびＧＯＬＤ領域の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低くなる。
【００８８】
その後、前述した図９に示す工程と同様の工程を経て、図３５に示すように、ドレイン領域４６の側にのみＧＯＬＤ領域４２とＬＤＤ領域４４を備えたｎチャネル型のＧＯＬＤ構造の薄膜トランジスタＴが形成される。
【００８９】
次に、上述した薄膜トランジスタＴについて電気測定を行なった。測定には、ゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域４２のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとし、ＬＤＤ領域４４のチャネル長方向の長さを０．５〜４μｍまで変化させた薄膜トランジスタを用いた。
【００９０】
まず、ＯＮ電流を測定した結果について説明する。前述したように、測定に際して、ソースを接地して、ゲートに８Ｖを、ドレインに５Ｖをそれぞれ印加し、このとき測定されるドレイン電流をＯＮ電流とした。また、比較のために、従来のＬＤＤ構造の薄膜トランジスタについても測定を行なった。その従来のＬＤＤ構造の薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした。
【００９１】
ＯＮ電流の測定結果を図３６に示す。図３６に示すように、本実施の形態に係る薄膜トランジスタのＯＮ電流は、従来のＬＤＤ構造の薄膜トランジスタに比べてＯＮ電流を大幅に増加することができることが確認された。特に、ＯＮ電流の比はＬＤＤ長が２μｍ以下においてより大きくなる傾向があり、ＬＤＤ長は２μｍ以下であることが望ましいことが判明した。
【００９２】
次に、ソース・ドレイン耐圧を測定した結果について説明する。測定に際してゲート電圧は０Ｖに設定され、ソースは接地されている。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。また、比較のために、従来のＬＤＤ構造の薄膜トランジスタ（比較例１）、ソース領域の側とドレイン領域の側との双方にＬＤＤ領域とＧＯＬＤ領域を有する薄膜トランジスタ（比較例２）についても測定を行なった。その薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした。
【００９３】
図３７に、ソース・ドレイン耐圧の測定結果を示す。図３７に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、比較例１の薄膜トランジスタと比べてより高いソース・ドレイン耐圧を達成できることが確認された。また、当該薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることが確認された。
【００９４】
また、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧と比較例２に係る薄膜トランジスタのソース・ドレイン耐圧との比のＬＤＤ長依存性を図３８に示す。図３８に示すように、いずれのＬＤＤ長においても、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることがわかった。
【００９５】
次に、薄膜トランジスタの占有面積について説明する。本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタの占有面積と、従来のＬＤＤ構造の薄膜トランジスタの占有面積との面積比のゲート電極幅依存性のグラフを図３９に示す。なお、グラフの縦軸の面積比は、前述した面積比（実施の形態／従来）を表わす。
【００９６】
図３９に示すように、本実施の形態に係る薄膜トランジスタによれば、従来の薄膜トランジスタの場合に比べて占有面積を低減することができる。特に、本実施の形態に係る薄膜トランジスタでは、半導体装置の微細化が進みゲート電極幅がより短くなると、従来の薄膜トランジスタに比べて面積低減の効果がより顕著になることがわかった。
【００９７】
以上説明したように、本実施の形態に係る薄膜トランジスタでは、従来のＬＤＤ構造の薄膜トランジスタと比べて高いソース・ドレイン耐圧とＯＮ電流が得られ、しかも、サイズをより小さくすることができることがわかった。
【００９８】
なお、本実施の形態では、ドレイン領域４６の側にのみＧＯＬＤ領域４２を設けた場合を例に挙げて説明したが、ソース領域４５の側およびドレイン領域４６の側のいずれに設けてもよい。また、ドレイン領域４６の側のＧＯＬＤ長をソース領域４５の側のＧＯＬＤ長よりも長く設定してもよく、いずれの場合にも同様の効果を得ることができる。
【００９９】
実施の形態４
ここでは、図４０に示すように、ソース領域の側とドレイン領域の側の双方に、それぞれＧＯＬＤ領域４１，４２およびＬＤＤ領域４３，４４がそれぞれ形成された薄膜トランジスタＴを例に挙げる。この薄膜トランジスタでは、ＬＤＤ領域４４のチャネル長方向の長さ（ＬＤＤ長）は、ＬＤＤ領域４３のチャネル長方向の長さ（ＬＤＤ長）よりも長く設定されている。まず、その製造方法について説明する。
【０１００】
図４１に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。次に、図４２に示すように、所定の写真製版処理を施すことによりゲート絶縁膜５上にレジストパターン６２が形成される。そのレジストパターン６２をマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することによりＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。
【０１０１】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。そのクロム膜上に、所定の写真製版処理を施すことによりレジストパターン６３（図４３参照）が形成される。レジストパターン６３は、不純物領域４ａｂ，４ａｃとオーバラップするように形成される。この不純物領域４ａｂ，４ａｃとオーバラップした部分、特に、この後形成されるゲート電極が不純物領域４ａｂ，４ａｃとオーバラップする部分がＧＯＬＤ領域となる。次に、図４３に示すように、レジストパターン６３をマスクとしてクロム膜にウエットエッチングを施すことにより、ゲート電極６ａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。
【０１０２】
次に、図４４に示すように、所定の写真製版を行なうことによりレジストパターン６７が形成される。レジストパターン６７は、ソース領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａｂの部分）とオーバラップするとともに、ドレイン領域となる側に位置する多結晶シリコン膜の部分（不純物領域４ａｃの部分）とオーバラップするように形成される。レジストパターン６７と不純物領域４ａｂの部分とがオーバラップしている部分がソース領域の側のＬＤＤ領域となり、レジストパターン６７と不純物領域４ａｃの部分とがオーバラップしている部分がドレイン領域の側のＬＤＤ領域となる。また、ドレイン領域の側のＬＤＤ領域のＬＤＤ長が、ソース領域の側のＬＤＤ領域のＬＤＤ長よりも長くなるように設定される。
【０１０３】
次に、レジストパターン６４およびゲート電極６ａをマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅがそれぞれ形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６７が除去される。
【０１０４】
次に、図４５に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、残された不純物領域４ａｂの部分にＬＤＤ領域となる不純物領域４ａｆが形成されるとともに、残された不純物領域４ａｃの部分にＬＤＤ領域となる不純物領域４ａｇが形成される。
【０１０５】
ＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度は、当該リンの注入量と、ＧＯＬＤ領域を形成するための注入量によって決まり、この場合、ＬＤＤ領域の不純物濃度はＧＯＬＤ領域の不純物濃度よりも高くなる。また、ＬＤＤ領域およびＧＯＬＤ領域の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低くなる。
【０１０６】
その後、前述した図９に示す工程と同様の工程を経て、図４６に示すように、ソース領域４５の側にＧＯＬＤ領域４１とＬＤＤ領域４３を備えるとともに、ドレイン領域４６の側にＧＯＬＤ領域４２とＬＤＤ領域４４を備えたｎチャネル型のＧＯＬＤ構造の薄膜トランジスタＴが形成される。その薄膜トランジスタＴでは、ＬＤＤ領域４４のＬＤＤ長がＬＤＤ領域４３のＬＤＤ長よりも長く設定されている。
【０１０７】
次に、上述した薄膜トランジスタＴについて電気測定を行なった。測定には、ゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域４２のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとし、ドレイン領域４６の側のＬＤＤ領域４４のＬＤＤ長を１μｍとし、ソース領域４５の側のＬＤＤ領域４３のＬＤＤ長を０〜１μｍまで変化させた薄膜トランジスタを用いた。
【０１０８】
まず、ＯＮ電流を測定した結果について説明する。前述したように、測定に際して、ソースを接地して、ゲートに８Ｖを、ドレインに５Ｖをそれぞれ印加し、このとき測定されるドレイン電流をＯＮ電流とした。また、比較のために、従来のＬＤＤ構造の薄膜トランジスタについても測定を行なった。その従来の薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした。
【０１０９】
ＯＮ電流のＬＤＤ領域（ソース領域側）のＬＤＤ長依存性の測定結果を図４７に示す。図４７に示すように、本実施の形態に係る薄膜トランジスタのＯＮ電流は、従来のＬＤＤ構造の薄膜トランジスタに比べてＯＮ電流を大幅に増加することができることが確認された。特に、ＯＮ電流の比はソース領域の側のＬＤＤ長が短いほどＯＮ電流の増加の効果が大きく、ソース領域の側のＬＤＤ長は短い方が望ましいことがわかった。
【０１１０】
さらに、ソース領域側のＬＤＤ領域のＬＤＤ長を０．２μｍとし、ドレイン領域側のＬＤＤ領域のＬＤＤ長を変化させた場合のＯＮ電流のＬＤＤ長依存性の測定結果を図４８に示す。図４８に示すように、ＯＮ電流は、ＬＤＤ長が２μｍ以下においてより大きくなる傾向があり、ドレイン領域側のＬＤＤ領域のＬＤＤ長は２μｍ以下であることが望ましいことが判明した。
【０１１１】
次に、ソース・ドレイン耐圧を測定した結果について説明する。測定に際してゲート電圧は０Ｖに設定され、ソースは接地されている。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。また、比較のために、従来のＬＤＤ構造の薄膜トランジスタ（比較例１）、ソース領域の側とドレイン領域の側との双方にＬＤＤ領域とＧＯＬＤ領域を有する薄膜トランジスタ（比較例２）についても測定を行なった。その薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを１μｍとした。
【０１１２】
本実施の形態に係る薄膜トランジスタのソース領域側のＬＤＤ領域のＬＤＤ長が０．２μｍの場合におけるソース・ドレイン耐圧の測定結果を図４９に示す。図４９に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、比較例１の薄膜トランジスタと比べてより高いソース・ドレイン耐圧を達成できることが確認された。また、当該薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることが確認された。
【０１１３】
また、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧と比較例２に係る薄膜トランジスタのソース・ドレイン耐圧との比のＬＤＤ長依存性を図５０に示す。図５０に示すように、いずれのＬＤＤ長においても、本実施の形態に係る薄膜トランジスタのソース・ドレイン耐圧は、比較例２に係る薄膜トランジスタのソース・ドレイン耐圧と同程度の耐圧が得られることがわかった。
【０１１４】
次に、薄膜トランジスタの占有面積について説明する。本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタの占有面積と、従来のＬＤＤ構造の薄膜トランジスタの占有面積との面積比のゲート電極幅依存性のグラフを図５１に示す。なお、グラフの縦軸の面積比は、前述した面積比（実施の形態／従来）を表わす。図５１に示すように、本実施の形態に係る薄膜トランジスタによれば、従来の薄膜トランジスタの場合に比べて占有面積を低減することができることがわかった。
【０１１５】
実施の形態５
本発明に係る薄膜トランジスタでは、ドレインに電圧が印加される場合には高いＯＮ電流と高いソース・ドレイン耐圧が得られる。一方、ソースに電圧が印加される場合にはＯＮ電流とソース・ドレイン耐圧はともに低くなる。本発明に係る半導体装置では、このような特性を考慮して、他の構造の薄膜トランジスタと適切に組み合わせることで所望の動作特性を有する半導体装置を構成することができる。
【０１１６】
たとえば、本発明に係る薄膜トランジスタをインバータ回路に適用することにより、その性能を向上させることができる。図５２に、ｎチャネル型薄膜トランジスタ７０とｐチャネル型薄膜トランジスタ７１とを適用したインバータ回路図を示す。そのｎチャネル型薄膜トランジスタ７０として上述した実施の形態に係る薄膜トランジスタが適用され、そのｎチャネル型薄膜トランジスタ７０は、ドレイン領域４６（図１参照）に出力ゲート７５が接続されるように形成される。ｐチャネル型薄膜トランジスタ７１としては従来の薄膜トランジスタが適用される。
【０１１７】
インバータ回路が動作して、入力ゲート７２にＬｏｗの信号が入力すると、ｎチャネル型薄膜トランジスタ７０はＯＦＦとなり、ｐチャネル型薄膜トランジスタ７１はＯＮとなる。これにより、負荷容量７６には電源ライン７３によって電源電圧が印加され、充電される。すなわち、出力ゲート７５側にはＨｉｇｈの信号が出力される。
【０１１８】
一方、インバータの入力ゲート７２にＨｉｇｈの信号が入力すると、ｎチャネル型薄膜トランジスタ７０はＯＮとなり、ｐチャネル型薄膜トランジスタはＯＦＦとなる。これにより、負荷容量７６は放電することになる。すなわち、出力ゲート７５側にはＬｏｗ信号が出力される。
【０１１９】
ｎチャネル型薄膜トランジスタ７０として、上述した各実施の形態に係る薄膜トランジスタを適用することで、高いＯＮ電流が得られることになる。出力信号がＨｉｇｈレベルからＬｏｗレベルに立ち下がる時間（放電時間）はＯＮ電流が高いほど短くなる。このため、このインバータ回路を備えた半導体装置では、出力ゲート７５の立ち下がり時間が短く、良好な動作特性を得ることができる。また、インバータ回路の動作では電源ライン７３の電源電圧は、出力ゲート７５側（ｎチャネル型薄膜トランジスタ７０のドレイン領域側）にのみ印加されることになる。
【０１２０】
薄膜トランジスタでは、ソース・ドレイン間に電圧が印加されると、ホットキャリアによる劣化が起こることが知られ、特に、ゲート電圧が低い動作領域で起こるドレインアバランシャホットキャリア（Drain Avalanche Hot Carrier：ＤＡＨＣ)による劣化が問題となっている。このＤＡＨＣはドレイン端の高電界により加速されて生じるが、本実施の形態に係る薄膜トランジスタでは、ドレイン領域の側にＧＯＬＤ領域とＬＤＤ領域を設けることでドレイン端の電界が緩和されることになる。その結果、ＤＡＨＣの発生を抑制することができ、高い信頼性を得ることができる。また、インパクトイオン化の発生も抑制されて、良好なソース・ドレイン耐圧および信頼性を得ることができる。
【０１２１】
上述した薄膜トランジスタの特性は、特に、次段の負荷が大きい場合に特に有効であり、たとえば、液晶表示装置のゲートドライバに適用することができる。図５３に示すように、液晶表示装置は、複数の画素２８から構成されて画像を表示する画素部２９、その複数の画素２８のそれぞれに設けられる画素部薄膜トランジスタ２３の動作を制御するための走査線駆動回路部２１およびデータ線駆動回路部２２とを備えている。走査線駆動回路部２１と画素部２９との間には、出力バッファ３０が設けられている。また、データ線駆動回路部２２と画素部２９との間には、アナログスイッチ３１が設けられている。
【０１２２】
画素２８は画素部２９にアレイ状に配置されている。１つの画素２８は画素薄膜トランジスタ２３、画素電極２４および保持容量２５によって構成されている。画素２８では、画素電極２４と対向電極（図示せず）との間に液晶（図示せず）が充填されて画素容量（図示せず）が形成される。画素電極２４と対向電極との間に印加される電圧によって、液晶に印加される電圧が決まる。この液晶に印加される電圧によって液晶の配列状態が変化して、液晶を透過する光の強度が制御されることになる。また、画素部薄膜トランジスタ２３と共通電極３６との間で保持容量２５が形成される。
【０１２３】
アレイ状に配列された画素２８には、アナログスイッチ３１およびデータ線駆動回路部２２に繋がるデータ線２７と、出力バッファ３０および走査線駆動回路部２１に繋がる走査線２６がそれぞれ接続されている。データ線駆動回路部２２からは画素信号が出力される。出力された画素信号は、アナログスイッチ３１によってデータ線２７に送るタイミングが制御されて画素２８に送られる。走査線駆動回路部２１からは画素選択信号が出力される。出力された画素選択信号は、出力バッファ３０から走査線２６を介して画素２８に送られる。
【０１２４】
この液晶表示装置では、出力バッファ３０に上述したインバータが適用されている。画素薄膜トランジスタ２３のゲートには走査線２６が接続され、走査線２６より入力される信号によって画素薄膜トランジスタ２３が制御されることになる。画素薄膜トランジスタ２３のゲートがＯＮになったときに、データ線２７より送られる画素信号が画素容量と保持容量に蓄積されて、ゲートがＯＦＦされた後もその画素信号が保持される。これによって、液晶には画素電極２４と対向電極（図示せず）間の電圧が印加されて、透過率を制御することができる。
【０１２５】
走査線２６に入力される信号は、出力バッファ３０より出力される。このときの負荷容量は走査線２６につながる画素薄膜トランジスタ２３のゲート容量と保持容量２５の和になるため、容量として極めて大きな値となる。そこで、本発明によるインバータを出力バッファ３０に用いることにより、大きな負荷容量を短時間で充電することができる。
【０１２６】
なお、このインバータに適用する薄膜トランジスタとしては、各実施の形態において説明したｎチャネル型およびｐチャネル型のいずれの薄膜トランジスタを適用してもよく、いずれの場合も同様の効果を得ることができる。
【０１２７】
また、各実施の形態において説明した薄膜トランジスタの特性から、この薄膜トランジスタを、図５３に示される画素薄膜トランジスタ２３として適用することで所望の効果を得ることができる。その画素薄膜トランジスタ２３のソースはデータ線２７に接続されて、ドレインは画素電極２４に接続される。
【０１２８】
液晶は画素電極２４と対向電極（図示せず）間に印加された電圧の絶対値に応じて透過率が変化するが、このような動作は電圧の極性には依存しない。また、液晶にＤＣ電圧成分が印加されると、焼きつき現象が起こるため、液晶に印加される画像信号は１フレーム毎に極性を反転させた信号となっている。
【０１２９】
その様子を図５４に示す。共通（Ｃｏｍｍｏｎ）電圧３５は対向電極に印加されており、画像信号３２は共通電圧に対して１フレーム毎に極性が反転した信号となっている。極性が正の画像信号３２が画素２８に書き込まれる場合には、まず、データ線２７には画像信号３２が入力される。次に、走査線２６に選択信号３３が入力されて画素薄膜トランジスタ２３がＯＮ状態となって、画素容量および蓄積容量に電荷が充電される。このとき、画素薄膜トランジスタ２３のドレインにはソースより高い電圧が印加される。画素容量および蓄積容量への電荷の充電が進むにつれて、ソース側の電圧は高くなるため、ソース・ゲート間の電圧は低下する。
【０１３０】
一方、極性が負の画像信号３２が画素２８に書き込まれる場合には、まず、データ線２７には画像信号３２が入力される。次に、走査線２６に選択信号３３が入力されて画素薄膜トランジスタ２３がＯＮ状態となって、画素容量および蓄積容量から電荷が放電する。これにより、画素電圧３４は画像信号３２の電圧値に到達する。このとき、画素薄膜トランジスタ２３のドレインにはソースより低い電圧が印加される。画素容量および蓄積容量への放電が進んでも、ドレイン側の電圧は一定であるため、ドレイン・ゲート間の電圧は一定である。
【０１３１】
以上のように、画像信号３２の極性が正の場合にはソース・ゲート間の電圧は低下するのに対して、画像信号３２の極性が負の場合にはドレイン・ゲート間の電圧は一定になる。そのため、画像信号３２の書き込み時間は画像信号３２の極性が正の場合の方が負の場合に比べて遅くなり、書き込み時間の設計値は極性が正の場合の書き込み時間によって律速されることになる。
【０１３２】
また、選択信号３３が立ち下がり、画素薄膜トランジスタ２３が立ち下がる際には、ゲート電圧がソース・ドレイン電圧に対して負になるため、ＡＣストレスによる劣化が生じる。このとき、ソース・ドレインは同電位にあるため、その劣化の程度はソース・ドレインで同等となる。以上のようなＡＣストレス劣化により、画素薄膜トランジスタ２３による書き込み速度は低下することになる。また、書き込み時間を律速する正極性の画像信号３２の書き込み時には、ドレインに対してソースの電圧が高くなるため、ドレイン側の劣化の方が書き込み時間の低下に対してより大きな影響を及ぼすことになる。
【０１３３】
本発明に係る液晶表示装置では、画素薄膜トランジスタ２３としてドレイン側にＧＯＬＤ領域とＬＤＤ領域を設けることにより、ドレイン端の電界が緩和されて、ドレインの劣化を小さくすることができるので、書き込み時間の低下を防止することができる。また、ソース・ドレインの両側にＬＤＤ領域を設けた薄膜トランジスタの場合に比べて、薄膜トランジスタのサイズをより小さくすることができる。
【０１３４】
画素薄膜トランジスタ２３としては、各実施の形態において説明したｎチャネル型およびｐチャネル型のいずれの薄膜トランジスタを適用してもよく、いずれの場合も同様の効果を得ることができる。
【０１３５】
さらに、各実施の形態において説明した薄膜トランジスタを図５３に示されるアナログスイッチ３１に適用することも可能である。アナログスイッチ３１にはｎチャネル型薄膜トランジスタが適用され、その薄膜トランジスタのドレインがデータ線２７に接続され、ソースがデータ線駆動回路２２に接続される。この薄膜トランジスタの動作は画素薄膜トランジスタ２３の動作と同じである。このときの負荷容量は画素薄膜トランジスタ２３のゲート容量の総和とデータ線２７の寄生容量との和になるため、容量として大きな値となる。そのため、各実施の形態において説明した薄膜トランジスタを適用することで、大きな負荷容量を短時間で充電することができる。
【０１３６】
また、各実施の形態において説明した薄膜トランジスタを画像表示装置としての有機ＥＬ表示装置のスイッチングトランジスタに適用することもできる。図５５に示される有機ＥＬ表示装置の画素回路では、スイッチングトランジスタ８０としてｎチャネル型薄膜トランジスタが適用され、そのスイッチングトランジスタ８０のドレインが蓄積容量８１と駆動トランジスタ８２のゲートに接続され、ソースがデータ線２７に接続されている。なお、蓄積容量８１の他端はキャパシタライン８６に接続されている。
【０１３７】
画像信号が画素に書き込まれる場合には、まず、データ線２７に画像信号が入力される。次に、走査線２６に選択信号が入力されてスイッチングトランジスタ８０がＯＮ状態となって、蓄積容量８１に電荷が充電される。蓄積容量８１に充電された電荷は、非選択信号が入力されてスイッチングトランジスタ８０がＯＦＦ状態となった後も保持される。また、蓄積容量８１に保持されている電荷により、駆動トランジスタ８２のゲートに印加される電圧が変化するため、有機ＥＬ素子８３に流れる電流を制御することができる。
【０１３８】
この場合は、蓄積容量８１および駆動トランジスタ８２のゲート容量が負荷容量となる。有機ＥＬでは、液晶の画素回路の場合とは異なりデータ信号は正極性の信号のみとなる。しかし、フレーム間で一旦有機ＥＬ素子８３をリセットする際に、蓄積容量を必ず放電させる必要が有り、この点で有機ＥＬも液晶表示装置と同様の動作を行なうことになる。そのため、スイッチングトランジスタとして各実施の形態に係る薄膜トランジスタを適用することで、液晶表示装置の場合と同様の効果を得ることができる。
【０１３９】
また、各実施の形態に係る薄膜トランジスタの特性は、電流を一方向に流すような回路で有効であり、たとえばアンプ回路に適用することができる。図５６に、電源ライン７３、ＧＮＤライン７４、入力ゲート７２を有するｎチャネル型薄膜トランジスタ７７、定電流源のゲート７９を有するｎチャネル型薄膜トランジスタ７８、出力ゲート７５、負荷容量７６を備えたアンプ回路を示す。ｎチャネル型薄膜トランジスタ７８のゲート７９には定電圧が印加されており、直流電源として動作している。
【０１４０】
ｎチャネル型薄膜トランジスタ７７では、入力ゲート７２に入力される信号によりそのインピーダンスが変化するので、ｎチャネル型薄膜トランジスタ７７における電圧降下分もゲート電圧によって制御されて、出力電圧を制御することができる。アンプを構成するｎチャネル型薄膜トランジスタ７７，７８では、常にドレイン側に電圧が印加されるように形成されている。そのｎチャネル型薄膜トランジスタとして適用される各実施の形態において説明した薄膜トランジスタでは、ドレイン側にＧＯＬＤ領域とＬＤＤ領域を設けることで、ドレイン端の電界が緩和されることになる。これにより、ＤＡＨＣの発生を抑制することができて、アンプとして高い信頼性を得ることができる。なお、このアンプでは薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明したが、ｐチャネル型薄膜トランジスタでも同様の効果を得ることができる。
【０１４１】
また、このように各実施の形態に係る薄膜トランジスタは電流を一方向に流すような回路に有効であることから、この薄膜トランジスタを有機ＥＬの画素回路に適用することもできる。図５５に示される有機ＥＬの画素回路において、駆動用薄膜トランジスタ８２として各実施の形態に係るｐチャネル型薄膜トランジスタが適用される。駆動用薄膜トランジスタ８２のソースが電源ラインに８４に接続され、ドレインが有機ＥＬ素子８３に接続されている。有機ＥＬ素子８３の他端はカソード８５に接続されている。駆動トランジスタ８２には、常にドレイン側に負電圧が印加される構成となっている。
【０１４２】
その駆動用薄膜トランジスタ８２として適用される各実施の形態に係る薄膜トランジスタでは、ドレイン側にＧＯＬＤ領域とＬＤＤ領域が形成されている。これにより、ドレイン端の電界が緩和されて、ＤＡＨＣの発生を抑制することができ、有機ＥＬ表示装置として高い信頼性を得ることができる。なお、この有機ＥＬの駆動用薄膜トランジスタとしてｐチャネル型薄膜トランジスタを例に挙げて説明したが、ｎチャネル型薄膜トランジスタを適用した場合でも、同様の効果を得ることができる。
【０１４３】
次に、種類の異なる薄膜トランジスタの製造方法の一例について説明する。まず、実施の形態１において説明した方法と同様の方法によって、図５７に示すように、ガラス基板１上にシリコン窒化膜２およびシリコン酸化膜３が形成される。ガラス基板１において薄膜トランジスタが形成される所定の領域Ｒ１〜Ｒ３に位置するシリコン酸化膜２上に、それぞれアイランド状の多結晶シリコン膜が形成される。領域Ｒ１〜Ｒ３では、それぞれ種類の異なる薄膜トランジスタが形成されることになる。
【０１４４】
その多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成される。次に、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入され
て、アイランド状の不純物領域４ａａが形成される。
【０１４５】
次に、図５８に示すように、所定の写真製版処理を施すことにより領域Ｒ１ではｎチャネル型ＧＯＬＤ構造の薄膜トランジスタを形成するためのレジストパターン６２ａが形成されるとともに、ｎチャネル型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ２および通常のｐチャネル型薄膜トランジスタが形成される領域Ｒ３では、これらの領域Ｒ２，Ｒ３を覆うレジストパターン６２ｂが形成される。
【０１４６】
そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａａにリンを注入することにより、領域Ｒ１に不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。
【０１４７】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより領域Ｒ３ではゲート電極をパターニングするためのレジストパターン６３ｂが形成されるとともに、領域Ｒ１および領域Ｒ２では、これを覆うレジストパターン６３ａが形成される（図５９参照）。
【０１４８】
次に、図５９に示すように、そのレジストパターン６３ａ，６３ｂをマスクとしてクロム膜にウエットエッチングを施すことにより、領域Ｒ３ではゲート電極６ａが形成される。また、領域Ｒ１および領域Ｒ２ではこれを覆うクロム膜６ｂが残される。その後、アッシングと薬液処理を施すことで、レジストパターン６３ａ，６３ｂが除去される。
【０１４９】
次に、図６０に示すように、残されたクロム膜６ｂとゲート電極６ａをマスクとして、たとえばドーズ量１×１０15ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することにより、領域Ｒ３に位置する不純物領域４ａａにはｐチャネル型の薄膜トランジスタのソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。このとき、領域Ｒ１および領域Ｒ２はクロム膜６ｂによって覆われているため、これらの領域Ｒ１，Ｒ２にはボロンは注入されない。
【０１５０】
次に、所定の写真製版処理を施すことにより領域Ｒ１、領域Ｒ２ではゲート電極をパターニングするためのレジストパターン６４ａ，６４ｂがそれぞれ形成されるとともに、領域Ｒ３では、この領域Ｒ３を覆うレジストパターン６４ｃが形成される（図６１参照）。このとき、領域Ｒ１におけるレジストパターン６４ａは、不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成される。このレジストパターン６４ａと不純物領域４ａｂ，４ａｃとが平面的にオーバラップする部分がＧＯＬＤ領域となる。
【０１５１】
次に、図６１に示すように、レジストパターン６４ａ，６４ｂ，６４ｃをマスクとしてクロム膜６ｂにエッチングを施すことにより、領域Ｒ１および領域Ｒ２ではゲート電極６ａがそれぞれ形成される。このとき、領域Ｒ１に形成されるゲート電極６ａは、不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成される。また、領域Ｒ３に形成されたゲート電極６ａはレジストパターン６４ｃによって覆われているため、このゲート電極６ａにエッチングが施されることはない。その後、アッシングと薬液処理を施すことで、レジストパターン６４ａ，６４ｂ，６４ｃが除去される。
【０１５２】
次に、図６２に示すように、所定の写真製版処理を施すことにより領域Ｒ１、領域Ｒ２では、ソース・ドレイン領域を形成するためのレジストパターン６５ａ，６５ｂがそれぞれ形成されるとともに、領域Ｒ３では、この領域Ｒ３を覆うレジストパターン６５ｃが形成される。このとき、レジストパターン６５ａは、ドレインの側に位置する不純物領域４ａｃの部分とオーバラップし、ソースの側に位置する不純物領域４ａｂの部分とはオーバラップしないように形成される。レジストパターン６５ａが不純物領域４ａｃとオーバラップしている部分はＬＤＤ領域となる。
【０１５３】
また、レジストパターン６５ｂは、ドレインの側に位置する不純物領域４ａａの部分とオーバラップするとともに、ソースの側に位置する不純物領域４ａａの部分とオーバラップするように形成される。レジストパターン６５ｂが不純物領域４ａａとオーバラップしている部分はＬＤＤ領域となる。
【０１５４】
次に、そのレジストパターン６５ａ，６５ｂ，６５ｃをマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する不純物領域４ａｂ，４ａｃに、ｎチャネル型ＧＯＬＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。
【０１５５】
また、領域Ｒ２に位置する不純物領域４ａａに、ｎチャネル型ＬＤＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。領域Ｒ３はレジストパターン６５ｃによって覆われているため、領域Ｒ３にはリンは注入されない。その後、アッシングと薬液処理を施すことで、レジストパターン６５ａ，６５ｂ，６５ｃが除去される。
【０１５６】
次に、図６３に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する残された不純物領域４ａｃの部分には、ｎチャネル型ＧＯＬＤ構造の薄膜トランジスタのドレイン側のＬＤＤ領域となる不純物領域４ａｇが形成される。このとき、領域１では、ゲート電極６ａのソース側に位置し、ゲート電極６ａがオーバラップしている不純物領域４ａｂにはリンは注入されない。また、ゲート電極６ａのドレイン側に位置し、ゲート電極６ａがオーバラップしている不純物領域４ａｃの部分にはリンは注入されない。
【０１５７】
また、このとき、領域３に位置するｐチャネル型の薄膜トランジスタのソース領域およびドレイン領域となるボロンが注入された不純物領域４ａｄ，４ａｅにもリンが注入されることになるが、リンの注入量はボロンの注入量に比べて十分に小さいため、領域３に位置する不純物領域４ａｄ，４ａｅへのリンの注入は問題にならない。
【０１５８】
その後、実施の形態１において説明した方法と同様の方法によって、図６４に示すように、ガラス基板１上にシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、領域Ｒ１〜Ｒ３にそれぞれ位置する不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂとがそれぞれ形成される。
【０１５９】
次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてウエットエッチングを施すことにより、領域Ｒ１〜Ｒ３のそれぞれにおいてソース電極８ａとドレイン電極８ｂが形成される。
【０１６０】
以上のようにして、領域Ｒ１ではｎチャネル型のＧＯＬＤ構造の薄膜トランジスタＴ１が形成され、領域Ｒ２ではｎチャネル型のＬＤＤ構造の薄膜トランジスタＴ２が形成される。そして、領域Ｒ３では通常のｐチャネル型の薄膜トランジスタＴ３が形成される。
【０１６１】
ｎチャネル型のＧＯＬＤ構造の薄膜トランジスタＴ１では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。
【０１６２】
また、ｎチャネル型のＬＤＤ構造の薄膜トランジスタＴ２では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。そして、ｐチャネル型の薄膜トランジスタＴ３では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となる。
【０１６３】
以上のようにして、ｎチャネル型のＧＯＬＤ構造の薄膜トランジスタＴ１、ｎチャネル型のＬＤＤ構造の薄膜トランジスタＴ２およびｐチャネル型の薄膜トランジスタＴ３を同一のガラス基板１上に形成することができる。
【０１６４】
なお、上述した製造方法では、ｐチャネル型薄膜トランジスタとしてシングルドレイン（Single-drain）構造の薄膜トランジスタを例に挙げて説明したが、ＬＤＤ構造のｐチャネル型薄膜トランジスタを形成するようにしてもよい。この場合には、ｐチャネル型薄膜トランジスタのデート電極を形成した後に、レジストパターンを除去せずにソース・ドレイン領域を形成するための注入を行ない、その後、レジストパターンを除去してＬＤＤ領域を形成するための注入を行なうことで、ＬＤＤ構造のｐチャネル型薄膜トランジスタを形成することができる。
【０１６５】
なお、上述した各実施の形態では、薄膜トランジスタとしてソース領域およびドレイン領域等が形成される半導体層上にゲート絶縁膜を介在させてゲート電極が形成された、いわゆるプレーナ構造の薄膜トランジスタを例に挙げて説明した。
【０１６６】
本発明に係るＧＯＬＤ構造の薄膜トランジスタとしては、このようなプレーナ構造の薄膜トランジスタに限られず、ゲート電極上にゲート絶縁膜を介在させてソース領域およびドレイン領域等となる半導体層を形成した、いわゆる逆スタガ構造の薄膜トランジスタであってもよい。このような場合においても、ソース領域とＬＤＤ領域との接合部および電極の一方側部とは略同一平面上に位置し、ドレイン側のＧＯＬＤ領域とＬＤＤ領域との接合部および電極の他方側部は同一平面上に位置することになる。また、チャネル領域の上方と下方のそれぞれにゲート電極が形成された、いわゆるダブルゲート電極構造の半導体装置であってもよい。
【０１６７】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１６８】
【図１】発明の実施の形態１に係る半導体装置の断面図である。
【図２】同実施の形態において、図１に示す半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、薄膜トランジスタのＯＮ電流の比のＬＤＤ長依存性を示すグラフである。
【図１１】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図１２】同実施の形態において、薄膜トランジスタの耐圧の比のＬＤＤ長依存性を示すグラフである。
【図１３】同実施の形態において、薄膜トランジスタの面積比のゲート電極幅依存性を示すグラフである。
【図１４】同実施の形態において、薄膜トランジスタの変形例に係る製造方法の一工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、薄膜トランジスタのＯＮ電流の比のＬＤＤ長依存性を示すグラフである。
【図２７】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図２８】同実施の形態において、薄膜トランジスタの耐圧の比のＬＤＤ長依存性を示すグラフである。
【図２９】同実施の形態において、薄膜トランジスタの面積比のゲート電極幅依存性を示すグラフである。
【図３０】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、薄膜トランジスタのＯＮ電流の比のＬＤＤ長依存性を示すグラフである。
【図３７】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図３８】同実施の形態において、薄膜トランジスタの耐圧の比のＬＤＤ長依存性を示すグラフである。
【図３９】同実施の形態において、薄膜トランジスタの面積比のゲート電極幅依存性を示すグラフである。
【図４０】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行なわれる工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行なわれる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４７】同実施の形態において、薄膜トランジスタのＯＮ電流の比のソース側のＬＤＤ長依存性を示すグラフである。
【図４８】同実施の形態において、薄膜トランジスタのＯＮ電流の比のドレイン側のＬＤＤ長依存性を示すグラフである。
【図４９】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図５０】同実施の形態において、薄膜トランジスタの耐圧の比のソース側のＬＤＤ長依存性を示すグラフである。
【図５１】同実施の形態において、薄膜トランジスタの面積比のソース側のＬＤＤ長依存性を示すグラフである。
【図５２】本発明の実施の形態５に係る半導体装置の一例としてのインバータ回路を示す図である。
【図５３】同実施の形態において、液晶表示装置の構成を示すブロック図である。
【図５４】同実施の形態において、液晶表示装置における画像信号等の変化を示すグラフである。
【図５５】同実施の形態において、有機ＥＬ表示装置の画素回路を示す図である。
【図５６】同実施の形態において、アンプの回路を示す図である。
【図５７】同実施の形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行なわれる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行なわれる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行なわれる工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行なわれる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行なわれる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行なわれる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
【０１６９】
１  ガラス基板、２  シリコン窒化膜、３  シリコン酸化膜、４  多結晶シリコン膜、４ａａ，４ａｂ，４ａｃ，４ａｄ，４ａｅ，４ａｆ，４ａｇ  不純物領域、５  ゲート絶縁膜、６  クロム膜、６ａ  ゲート電極、７  層間絶縁膜、７ａ，７ｂ  コンタクトホール、８ａ  ソース電極、８ｂ  ドレイン電極、２１  走査線駆動回路部、２２  データ線駆動回路部、２３  画素薄膜トランジスタ、２４  画素電極、２５  保持容量、２６  走査線、２７  データ線、２８  画素、２９  画素部、３０  出力バッファ、３１  アナログスイッチ、３２  画像信号、３３  選択信号、３４  画素電圧、３５  Ｃｏｍｍｏｎ電圧、３６  共通電極、４０  チャネル領域、４１，４２  ＧＯＬＤ領域、４３，４４  ＬＤＤ領域、４５  ソース領域、４６  ドレイン領域、７０  ｎチャネル型薄膜トランジスタ、７１  ｐチャネル型薄膜トランジスタ、７２  入力ゲート、７３  電源ライン、７４  ＧＮＤライン、７５  出力ゲート、７６  負荷容量、７７  ｎチャネル型トランジスタ、７８  ｎチャネル型トランジスタ、７９  定電流源のゲート、８０  スイッチングトランジスタ、８１  蓄積容量、８２  駆動用トランジスタ、８３  有機ＥＬ素子、８４  電源ライン、８５  カソード、８６  キャパシタライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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