(57)【要約】【課題】スティクションの発生を回避できる各自立型ナノ構造部を有する半導体ウェハーの作成方法および作成システムを提供する。【解決手段】半導体ウェハー上にパターン化された層を形成する。上記半導体ウェハーを収容した処理チャンバーに、エッチング化成品を注入し、パターン化された層をエッチングして、自立型ナノ構造部を半導体ウェハー上に露出させる。エッチング化成品は、超臨界状態または液体状態の二酸化炭素の流体と、エッチング溶液とを含む。上記半導体ウェハーは、超臨界状態または液体状態の二酸化炭素の流体を処理チャンバーに浸漬させることにより洗浄される。上記半導体ウェハーは、超臨界状態または液体状態の二酸化炭素の流体を処理チャンバーから排気することにより乾燥される。【選択図】図１３
2006237620.tif 000002
【特許請求の範囲】
【請求項１】
基板と基板上のパターン化された層とを有する半導体ウェハーであって、前記パターン化された層が、パターン化された層の上面から基板の上面に向かって延びる複数の各開口を備え、上記各開口内に構造素子が配置されている半導体ウェハーを設ける工程と、
半導体ウェハーを収納するように構成された処理チャンバーを設ける工程と、
半導体ウェハーを処理チャンバー中に収容する工程と、
パターン化された層をエッチングし、半導体ウェハー上に自立型ナノ構造部としての構造素子を露出させるために、二酸化炭素の流体とエッチング溶液とを含むエッチング化成品を処理チャンバーに注入する工程と、
処理チャンバー中にて二酸化炭素の流体により半導体ウェハーを浸漬することにより、半導体ウェハーを洗浄する工程と、
二酸化炭素の超臨界流体を処理チャンバー中に注入し、続いて前記二酸化炭素の超臨界流体を処理チャンバーから排気させることにより、半導体ウェハーを乾燥させる工程とを含む、自立型ナノ構造部を作成する方法。
【請求項２】
処理チャンバー中に注入されるエッチング化成品中、前記二酸化炭素の流体は液体状である請求項１に記載の方法。
【請求項３】
処理チャンバー中に注入されるエッチング化成品中、前記二酸化炭素の流体は超臨界状態である請求項１に記載の方法。
【請求項４】
前記超臨界二酸化炭素を含むエッチング化成品を処理チャンバー中に注入する工程は、二酸化炭素の超臨界流体を単一で透明な状態にて実施される請求項３に記載の方法。
【請求項５】
前記エッチング化成品を処理チャンバー中に注入する工程は、処理チャンバー内の二酸化炭素の超臨界流体の圧力が１０００ｐｓｉを上回るように実施される請求項４に記載の方法。
【請求項６】
前記化学物質を処理チャンバー中に注入する工程は、処理チャンバー内の二酸化炭素の超臨界流体の温度が４０℃を上回るように実施される請求項５に記載の方法。
【請求項７】
前記半導体ウェハーを洗浄する間、二酸化炭素の流体は、液体状である請求項１に記載の方法。
【請求項８】
前記半導体ウェハーを洗浄する間、二酸化炭素の流体は、超臨界状態である請求項１に記載の方法。
【請求項９】
前記半導体ウェハーを洗浄する工程は、処理チャンバー内の二酸化炭素の超臨界流体を一定の圧力および一定の温度にした状態にて実施される請求項８に記載の方法。
【請求項１０】
前記半導体ウェハーを乾燥させる工程は、さらに処理チャンバー内の超臨界状態の二酸化炭素の流体を排気することにより生成される圧力とする工程を含む請求項１に記載の方法。
【請求項１１】
前記半導体ウェハーを乾燥させる工程の前に、さらに自立型ナノ構造部に対して、二酸化炭素の超臨界流体を、０．１Ｌ／分〜５Ｌ／分の範囲の流れにて吹き付ける工程を含む請求項１に記載の方法。
【請求項１２】
前記半導体ウェハーの複数の各開口のうちの互いに隣り合う各開口は、約２００ｎｍ以下の距離をおいて設けられている請求項１に記載の方法。
【請求項１３】
前記半導体ウェハーのパターン化された層の厚さは、１μｍ〜２０μｍまでの範囲内である請求項１２に記載の方法。
【請求項１４】
前記半導体ウェハーの複数の各開口の幅は、約２００ｎｍ以下である請求項１３に記載の方法。
【請求項１５】
前記半導体ウェハーを設ける工程は、さらに、
基板の表面上に、鋳型層を堆積させることによりパターン化された層を形成する工程と、
前記鋳型層の表面から前記基板の表面に延びる側壁を含む開口を複数個、鋳型層中にエッチングにより形成する工程と、
前記半導体ウェハー上に、少なくとも前記複数の各開口の側壁を覆う内張り層を均一に堆積させることにより構造素子を形成する工程と、を含む請求項１４に記載の方法。
【請求項１６】
前記半導体ウェハーの構造要素は、パターン化された層の上面に至るまで、開口を充填し、エッチング化成品による上記構造要素に対するエッチング速度を、パターン化された層のエッチング速度よりも遅くすることにより形成される請求項１４に記載の方法。
【請求項１７】
前記半導体ウェハーのパターン化された層は、シリコン酸化物およびシリケートガラスのうちの１つを含む請求項１６に記載の方法。
【請求項１８】
前記エッチング化成品を処理チャンバー中に注入する工程において、エッチング溶液は、フッ化水素酸を含有する化学物質である請求項１７に記載の方法。
【請求項１９】
前記エッチング化成品を処理チャンバー中に注入する工程において、エッチング化成品は、さらに共溶媒を含む請求項１８に記載の方法。
【請求項２０】
前記共溶媒は、アルコール、アルカン、ケトン、アミン、フッ素を含有する混合物、および、アルコール／脱イオン水の混合物よりなる群から選択される請求項１９に記載の方法。
【請求項２１】
前記共溶媒は、メタノール、エタノール、プロパノール、イソプロパノール、ブタノールおよびペンタノールを含む群から選択されるアルコールを有する請求項１９に記載の方法。
【請求項２２】
前記共溶媒はアルカンを含む請求項１９に記載の方法。
【請求項２３】
前記共溶媒はケトンを含む請求項１９に記載の方法。
【請求項２４】
前記共溶媒は、ｎ−メチルピロリドン、ジグリコールアミン、ジイソプロピルアミンおよびトリイソプロピルアミンからなる群より選択されるアミンを含む請求項１９に記載の方法。
【請求項２５】
前記共溶媒は、フッ化アンモニウム、１，１，１−フルオロメタン、およびこれらの混合物からなる群より選択されるフッ素含有物質を含む請求項１９に記載の方法。
【請求項２６】
前記エッチング化成品を処理チャンバーに注入する工程において、エッチング化成品は、さらに、アニオン性の界面活性剤および非イオン性の界面活性剤のうちの１つを含む請求項１７に記載の方法。
【請求項２７】
前記アニオン性の界面活性剤は、エアロゾルＯＴおよびエアロゾルＯＴの誘導体のうちの１つを含む請求項２６に記載の方法。
【請求項２８】
非イオン性の界面活性剤は，トリトン、トリトン誘導体、サーフィノール、サーフィノール誘導体、ダイノール、ダイノール誘導体、およびエチレンオキサイドからなる群より選択される請求項２６に記載の方法。
【請求項２９】
基板と基板上に堆積されパターン化された層とを有する半導体ウェハーであって、前記パターン化された層が、パターン化された層の表面から基板の表面に向かって延びる複数の各開口を有し、前記各開口内に構造素子が配されている半導体ウェハーと、
半導体ウェハーを収容するように構成された処理チャンバーと、
半導体ウェハーを処理チャンバー中に収容するための手段と、
パターン化された層をエッチングし、半導体ウェハー上に自立型ナノ構造部としての構造素子を露出させるために、液体状または超臨界状態の二酸化炭素の流体とエッチング溶液とを含むエッチング化成品を処理チャンバーに注入するための手段と、
処理チャンバー中にて、半導体ウェハーを液体状または超臨界状態の二酸化炭素の流体に浸漬させることにより洗浄するための手段と、
超臨界状態の二酸化炭素の流体を処理チャンバーから排気させることにより、半導体ウェハーを乾燥させるための手段と、を有する自立型ナノ構造部を作成するシステム。
【請求項３０】
前記自立型ナノ構造部の少なくとも１部は、高さ対幅の比が２０以上である請求項２９に記載のシステム。
【請求項３１】
前記自立型ナノ構造部は、スタックドキャパシタメモリセルの下部電極を形成するために、互いにおよび基板に対して位置合わせされている請求項３０に記載のシステム。
【請求項３２】
前記自立型ナノ構造部は、ゲートサラウンディング型のトランジスタの能動トランジスタを形成するために、互いにおよび基板に対して位置合わせされている請求項３０に記載のシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、半導体ウェハー上に自立型ナノ構造部を作成するためのシステムおよびこのための方法に関する。特に、本発明は、半導体ウェハー上に下部電極構造部を製造するため、および、下部電極構造部を洗浄および／または乾燥させるために、パターン化された層を有する半導体ウェハーをエッチング、洗浄および乾燥させる分野に関する。
【０００２】
〔背景技術〕
集積回路の製造における１つの目標は、作成される構成素子の最小加工寸法を継続的に小さくすることである。キャパシタのようなある種の構成素子においては、その形状を縮小化することにより、構成素子の特性に悪影響が生じる。したがって、所望の容量値を得るために、キャパシタの表面面積を閾値を上回るようにすることが必要である。このことは、高い集積密度が要求されているダイナミック・ランダム・アクセス・メモリセル（ＤＲＡＭ）においては、特に重要である。
【０００３】
１つのメモリセルにおけるキャパシタの表面面積が小さくなるにつれ、記憶のためのキャパシタの容量も小さくなる。メモリセルを適切に動作させるためには、記憶のためのキャパシタには、最小必要容量（通常、約３０フェムトファラッドのオーダーである）が不可欠である。記憶のための容量キャパシタの容量が小さすぎると、上記キャパシタに保存される電荷は、検出信号を発生するのに不十分となる。このような場合、メモリセル中に記憶された情報は失われ、メモリセルは、所望される方法にては動作しなくなる。
【０００４】
ＤＲＡＭセルの各キャパシタを三次元的に集積することによって、最小加工寸法を小さくすることに関連して生じる問題を克服する方法がいくつか開発されている。例えば、１つの方法は、半導体ウェハーの基板中に、深いトレンチキャパシタを形成することによって、使用する基板の占有表面を小さくしながら、容量を大きくするためのキャパシタ面積を広く確保するという方法である。この場合、通常、選択用トランジスタまたはアクセス用トランジスタは、基板の平坦な表面上に形成される。
【０００５】
別の方法では、基板の平坦な表面の上面上に、スタックドキャパシタが、形成され、使用される。この場合、選択用トランジスタは、基板の平坦な表面の下に形成される。スタックドキャパシタは、第１電極と、第２電極と、２つの各電極の間の誘電層とを有する。第１電極（下部電極とも称する）は、パターン化された犠牲鋳型層のトレンチを電極材料で内張りすることにより、基板の表面上に円筒状の構造部として形成されている。その後、下部電極は、犠牲鋳型層をエッチングにより除去することにより露出させられる。続いて、下部電極は、その表面が洗浄されて、次の処理（誘電層、第２電極つまり上部電極の堆積を含む）のために準備される。
【０００６】
しかし、構造部の最小加工寸法が順次小さくなるに伴い、エッチング工程および／または洗浄工程は、ますます難しくなる。エッチング工程および／または洗浄工程は、通常ウェット処理により実施されている。例えば、洗浄のためにウェハーを超純粋脱イオン水で洗浄するなどの標準的なウェット処理では、互いに隣り合う各構造部（例えば隣り合う各下部電極）間で毛細管力が生じる。最小加工寸法が小さくなるにしたがって、毛細管力により、隣り合う各構造部が互いに付着することを生じることがある。このことについては、レッテンバーグ他（Legtenberg et al.）著の"Stiction of surface macromachined structures after rinsing and drying: model and investigation of adhesion mechanisms", Sensors and Actuators A, 43 (1994), ２３０−２８８頁に記載されている。隣り合う各構造部どうしの付着は、洗浄用液体により媒介され、通常、「スティクション」と呼ばれる。
【０００７】
半導体処理では、通常、半導体ウェハー処理においてエッチング工程と洗浄工程とに続く乾燥工程において、スティクションは非常に重要である。液体により引き起こされる毛細管力により、隣り合う各下部電極どうしが付着する。隣り合う各下部電極は、完全に乾燥した後にも互いに付着したままであり、特に、接触する、隣り合う各下部電極どうしの付着力が、変形した下部電極の復元弾性力より大きいときに、付着したままになる。
【０００８】
ウェハーをエッチングモジュール、洗浄モジュールおよび乾燥モジュールの間で、気液界面にさらすと、スティクションのない処理特性を得にくくなる。スティクションのない処理特性が得られないことにより、製品となる回路の歩留まりが低くなってしまう。
【０００９】
この問題を解決する１つの方法は、ウェット処理を完全に避けて、例えばフッ化水素の蒸気などの気相処理を用いてエッチング工程を実施することである。
【００１０】
しかし、このような気相処理では、エッチング残留物が残り、シリコン表面の最終状態が、次の処理を阻害するような状態になってしまう。
〔特許文献１〕米国特許第６，６８４，８９０号公報
〔非特許文献１〕Shaw D. J., "Introduction to Colloid and Surface Chemistry", Butterworth-Heinemann Oxford, pp. 183, 1993
【００１１】
〔発明の概要〕
本発明の目的は、スティクションに関する上述の問題を解決し、半導体ウェハー上に自立型ナノ構造部を作成するシステムとその方法を提供することである。
【００１２】
本発明の他の目的は、下部電極構造を製造するためのパターン化されたハードマスク層を有する半導体ウェハーをエッチング、洗浄および乾燥する工程を含むシステムおよび方法を提供することである。
【００１３】
上述の各目的は、本発明により、個々におよび組み合わせられて達成され、添付の特許請求項で必要であると明示されないかぎり、本発明は、２つ以上の各目的を必要とするものとして構成されない。
【００１４】
本発明によれば、自立型ナノ構造部を作成する方法は、基板と基板上のパターン化された層とを有する半導体ウェハーであって、前記パターン化された層が、パターン化された層表面から基板表面までの複数の各開口を有し、前記開口内に構造素子が配置されている半導体ウェハーを設ける工程と、半導体ウェハーを収容するために構成された処理チャンバーを設ける工程と、半導体ウェハーを処理チャンバー中に収容する工程と、パターン化された層をエッチングし、半導体ウェハー上に自立型ナノ構造部としての構造素子を露出させるために、二酸化炭素の流体とエッチング溶液とを含むエッチング化成品を処理チャンバーに注入する工程と、処理チャンバー中にて二酸化炭素の流体により半導体ウェハーを浸漬することにより、半導体ウェハーを洗浄する工程と、二酸化炭素の超臨界流体を処理チャンバー中に注入し、続いて前記二酸化炭素の超臨界流体を処理チャンバーから排気させることにより、半導体ウェハーを乾燥させる工程とを含む。
【００１５】
超臨界状態または液体状態にある二酸化炭素の独特の特性を利用することにより、スティクションのない処理は達成される。超臨界状態は、粘性が低く、表面張力が０であることを特徴とし、高い密度相を有するので、エッチング化成品の溶解性を高めエッチング効率を高める。一方、気相に似た特性により、拡散能力は高く、溶媒の除去は容易で、乾燥効率は高い。本発明の他の特徴は、処理工程が完全に１つの処理チャンバー内で行なわれることである。これにより、エッチング工程モジュール、洗浄工程モジュールおよび乾燥工程モジュールの間の搬送において、気液界面が存在しない。したがって、毛細管力による悪影響は解消される。このことは、二酸化炭素の様々な状態、すなわち、超臨界状態、液体状態、および気体状態を用いることにより可能になる。
【００１６】
本発明の別の形態では、自立型ナノ構造部を作成するシステムであって、基板と基板上にパターン化された層とを有し、前記パターン化された層が、パターン化された層の表面から基板の表面までの複数の各開口を有し、前記開口内に構造素子が配置されている半導体ウェハーと、半導体ウェハーを収容するように構成された処理チャンバーと、半導体ウェハーを処理チャンバー中に収容するための手段と、パターン化された層をエッチングし、半導体ウェハー上に自立型ナノ構造部としての構造素子を露出させるために、液体状または超臨界状態の二酸化炭素の流体とエッチング溶液とを含むエッチング化成品を処理チャンバーに注入するための手段と、処理チャンバー中にて、半導体ウェハーを液体状または超臨界状態の二酸化炭素の流体に浸漬させることにより洗浄するための手段と、超臨界状態の二酸化炭素の流体を処理チャンバーから排気させることにより、半導体ウェハーを乾燥させるための手段とを有する。
【００１７】
本発明の上述のおよびその他の目的、特徴、利点は、本発明の実施形態の以下の定義、説明、説明目的での図面を見れば、明らかになるであろう。この中で複数の図に渡って類似の参照符号は、類似の要素を示すものとして用いられる。以下の説明は、本発明の具体的な詳細におよんでいるが、様々な変更例が存在し、それらの変更例も、本願に示した説明に基づけば当業者には明らかであるであろう。
【００１８】
〔詳細な説明〕
本発明の方法およびシステムに係る実施形態について、以下に詳しく説明する。本発明は、しかし、多くの応用可能な発明着想を提供しており、様々な具体的な状況において実施可能である。それゆえに、以下で説明する具体的な実施形態は、本発明の方法とシステムとを応用する具体的な方法およびシステムの一例にすぎず、本発明を限定するものではない。
【００１９】
特に、以下の実施形態においては、スタックドキャパシタＤＲＡＭセル用の下部電極構造部と、垂直セル技術のためのゲートサラウンディング型のトランジスタとを作成する場合に関して説明を行なう。両方の場合において、自立型ナノ構造部は、半導体ウェハーの表面上にて、上記表面方向に対して直交する方向に、かつ外方に向かって突出する構成素子として形成され、この技術により、高さ対幅の割合は２０を超えるものである。しかし、本発明の方法およびシステムは、さらに高いアスペクト比を有するナノ構造部にも同様に適用される。
【００２０】
図１は、スタックドキャパシタＤＲＡＭセルを示す側面図である。図１は、スタックドキャパシタＤＲＡＭセルの製造方法の例示を目的としており、図１で示された個々の素子の尺度は正確ではない。
【００２１】
図１は、半導体ウェハー２は、半導体材料（例えば、シリコン）からなる基板４を含んでいる。半導体ウェハー２は、複数のスタックドキャパシタＤＲＡＭセル６を形成するために用いられている。各ＤＲＡＭセル６は、選択用トランジスタ１０と、スタックドキャパシタ１２とを有する。スタックドキャパシタ１２は、基板表面８上に設けられている。
【００２２】
トランジスタ１０は、基板４中に設けられている。トランジスタ１０では、第１接合部１４と第２接合部１６とが形成されている。第１接合部１４と第２接合部１６との間で、ゲート２０がゲート誘電層１８の上に配置されている。ゲート２０は、複数の層（例えば、シリコンおよびタングステン）のスタック（積層物）であってもよい。複数の層のスタックにより、ゲート２０の抵抗が小さくなる。ゲート２０は、動作中の複数のＤＲＡＭセルの内の特定のＤＲＡＭセル６をアドレス指定するためのワード線としても機能する。
【００２３】
第１接合部１４は、ビット線コンタクト２２に接続されている。ビット線コンタクト２２は、第１接合部１４の上に配置されている。ビット線コンタクト２２は、ビット線コンタクト２２の上にあるビット線２４に接続されている。ビット線２４は、動作中に書き込み線または読み込み線として機能する。
【００２４】
第２接合部１６は、コンタクトプラグ２６と接続されている。コンタクトプラグ２６は第２接合部１６の上に配置されている。コンタクトプラグ２６は、キャパシタ１２の下部電極２８への接続部として機能する。キャパシタ１２の下部電極２８は、基板表面８の上に位置している。
【００２５】
図１中、下部電極２８は、断面側面部分で示されている。下部電極２８の三次元での形状としては、円筒状、楕円筒状または角筒状など多くの異なる形状が用いられている。
【００２６】
図１に示されるように、下部電極２８は、コンタクトプラグ２６上に、垂直側壁を有して形成されている。上記垂直は、基板４の表面方向に対し直交する方向である。しかし、非垂直側壁または横方向の（ラテラルに、つまり基板４の表面方向に沿った）切り欠きを有する側壁も可能である。
【００２７】
キャパシタ１２の下部電極２８は、キャパシタ１２の誘電部として機能する誘電層３０により覆われている。誘電層３０上には，上部電極３２が配置されている。キャパシタ１２の上部電極３２は、通常、全てのＤＲＡＭセル６に共通であり、互いに隣り合うＤＲＡＭセル６間の接続部となっている。
【００２８】
当業者にとって、動作するＤＲＡＭセル６を作成するために必要となる他の要素については公知である。例えば、隣り合う各トランジスタ１０間の絶縁部は、隣り合う接合領域間の電気的ショートを避けるために必要となる場合がある。さらに、必要に応じて、異なる各材料間での拡散を抑制するために、コンタクトプラグ２６と下部電極２８との間に障壁層を設けてもよい。
【００２９】
さらに、コンタクトプラグ２６の周囲に、アイソレーション（分離）材料を配置させ、隣り合うＤＲＡＭセル６とのショートを防ぐこともできる。ビット線コンタクト２２を変形させて、キャパシタ１２の上部電極３２の上に、ビット線２４を配置させてもよい。
【００３０】
図２に、半導体材料（例えばシリコン）の基板４を有する第２実施形態の半導体ウェハー２を示す。この半導体ウェハー２は、複数のゲートサラウンディング型のトランジスタ１０を製造するために用いられる。
【００３１】
各トランジスタ１０は、基板４上に形成された柱状部２１上に設けられている。この位置で、トランジスタは、柱状部２１の下側にある第１接合部１４と、柱状部２１の上側にある第２接合部１６とにより形成されている。ゲート誘電層１８とゲート２０とは、第１接合部１４と第２接合部１６との間の柱状部２１の側壁に接して配置されている。
【００３２】
図１に示したＤＲＡＭセル６を形成するための本発明のある方法の例では、図３に示すように、まず半導体ウェハー２を設ける。半導体ウェハー２は、各ＤＲＡＭセル６用に形成された基板（不図示）中に、トランジスタ１０を備えた基板４を有している。
【００３３】
図３では、コンタクトプラグ２６が、基板４の表面８に接して示されている。上述したように、コンタクトプラグ２６を用いて、下部電極をトランジスタの接合領域と接触させる。コンタクトプラグ２６は、通常抵抗が低く、例えば、ヒ素をドーピングしたアモルファスシリコンで作られる。例として、最小加工寸法７０ｎｍの技術では、互いに隣り合う各コンタクトプラグ２６は、５０ｎｍ〜２００ｎｍの距離をおいて設けられている。
【００３４】
基板４の表面８上に、ハードマスク層４０を、鋳型層として堆積させる。ハードマスク層４０は、例えばシリコン酸化物で作ることができる。ハードマスク層４０は、後のスタックドキャパシタＤＲＡＭセル６の下部電極２８用の鋳型として機能する。これにより、ハードマスク層の厚さ４１は、形成される下部電極２８の高さ、したがってスタックドキャパシタ１２の容量に直接影響を与える。これにより、ハードマスク層４０は、７０ｎｍ技術では、例えば約２μｍの厚さを有する。しかし、この厚さ４１は別の値でもよく、例えば、１μｍ〜２０μｍまでの範囲の値でもよい。
【００３５】
ハードマスク層４０を堆積させた後、図４に示すように、複数の各開口またはトレンチ４８を形成する。トレンチ４８の領域を規定するために、例えば、フォトリソグラフィでパターン化されたレジストを塗布することができる。各トレンチ４８は、図４で示すように、各コンタクトプラグ２６の上に配されている。トレンチ４８は、反応性イオンエッチング工程を用いて形成される。
【００３６】
エッチング工程では、ハードマスク層４０の材料を除去し、これにより、コンタクトプラグ２６の上面から始まるトレンチ４８を形成する。その結果、トレンチ４８の底部は、コンタクトプラグ２６により形成され、トレンチの側壁４９はハードマスク層４０内に形成される。トレンチ４８のエッチングにより、トレンチ４８の中央部で測定した際に、幅が５０ｎｍ〜２００ｎｍの間の範囲の側壁４９を形成することが好ましい。
【００３７】
続いて、半導体ウェハー２上に均一な厚みにて、導電層５０を堆積させる。導電層５０はハードマスク層４０の上面と、トレンチの側壁４９と、トレンチ４８の底部（コンタクトプラグ２６を含む）とを覆う。堆積により導電層５０を形成するための適切な材料は、例えば、ドーピングしたアモルファスシリコンである。導電層５０は、後に、すなわち、ハードマスク層４０を除去し、この部分が露出した際に、ＤＲＡＭセル６のスタックドキャパシタ１２の下部電極２８として機能する。したがって、導電層５０の厚さは、自立型の下部電極２８の安定性に影響を与える。
【００３８】
次の工程で、図５に示すように、導電層５０の一部分を、ハードマスク層４０の表面から除去する。この導電層５０の一部分は、例えばプラズマエッチャーを用いてエッチングにより形成すことにより除去することができる。あるいは、トレンチ４８に充填材料を充填し、続いて上述の導電層５０の一部分を、ハードマスク層４０の上面から、化学的機械研磨により除去し、その後トレンチ４８内から充填材料を除去することもできる。この方法工程によれば、充填材料により、トレンチ４８の内側において、残留物、すなわち、後の処理工程（例えば、誘電層３０の堆積工程）の際に問題となりうる残留物の発生を防止できる。
【００３９】
図６で示した次の処理工程では、残っている導電層５０の部分を自立型ナノ構造部として露出させるために、ハードマスク層を除去する。自立型ナノ構造部は、上述したように、また図１に示すように、スタックドキャパシタＤＲＡＭセル６の下部電極を形成している。
【００４０】
図７および図８に、本発明の自立型ナノ構造部の別の一連の作成方法を示す。図７で、半導体ウェハー２の表面８を、例えばフォトリソグラフィ方法工程により作られた、パターン化されたレジスト層または他の適切なハードマスク層で覆う。図８で示す次の方法工程では、エッチングにより自立型ナノ構造部５２を露出させる。例えば、図８の自立型ナノ構造部５２は、例えば上述し図２で示したゲートトランジスタなどの、ゲートサラウンディング型のトランジスタ用のシリコンの柱状部として用いられている。
【００４１】
本発明の実施形態によれば、自立型の柱状部と下部電極とは、どちらも、上述した方法および図３〜図６および図７、図８で示したように、エッチング工程により露出させられている。第１実施形態では、エッチング工程で、液体状の二酸化炭素の流体とエッチング溶液とを含むエッチング化成品を用いる。二酸化炭素の流体は、エッチング工程中で除去される材料に関して選択されるエッチング溶液用のキャリアとして機能する。図５で示した実施形態では、鋳型層を、二酸化シリコンから作ることができ、これにより、フッ素ベースのエッチング化成品（例えば、フッ化水素酸の組成物）を用いて、鋳型層をエッチングすることができる。
【００４２】
さらに、エッチング化成品は、二酸化炭素と、エッチング溶液と、共溶媒との混合物であってもよい。共溶媒としては、アルコール／脱イオン水の混合物を選択することができる。しかし、アルコール、アルカン、ケトン、アミンまたはフッ素を含有する混合物も同様に用いることができる。好適な物質を以下で具体的に示す。
【００４３】
さらに、水への混和を促進するために、エッチング化成品中に界面活性剤を用いることができる。界面活性剤は、二酸化炭素の流体と相溶なものが望ましい。繰り返すが、好適な物質については、以下で具体的に示す。
【００４４】
第２実施形態では、自立型構造部を露出させる工程は、二酸化炭素の超臨界流体により媒介されるエッチング工程により実施される。一般に、超臨界流体は、圧力／温度の状態図においていわゆる臨界点を越えた、ある臨界温度および臨界圧力での化合物である。超臨界状態とは、しばしば物質の第４状態と呼ばれる。超臨界流体は、液体と流体との両方の特性を示す。例えば、粘度のような搬送特性は、気体の特性に似ており、一方密度のような溶媒特性は液体の特性に似ている。
【００４５】
本発明の１実施形態では、図９に示すような処理チャンバー６０を含むシステムを提供する。処理チャンバー６０は、半導体ウェハー２を収容するように構成されている（例えば、内寸法が半導体ウェハー２を収容するように設定されている）。図９に示すように、処理チャンバー６０は、超臨界相にて二酸化炭素を供給することができる貯蔵部６２と接続されている。さらに、図９に示すシステムは、制御された密度で別の物質、例えば以下に示すように、エッチング補助剤および／または共溶媒を加えることができる。さらに、処理チャンバー６０に圧力をかけることができ、かつ、制御温度下で作動させることができる。これらは、図中概略的に貯蔵部６２と処理チャンバー６０とに接続された制御ユニット６４により行なわれる。
【００４６】
図５に示す超臨界流体システムについては、多くの市場で入手可能なシステムを用いることができる。例えば、テルシー株式会社（TELSSI, Inc.）およびエスシー・フルイッド株式会社（SC Fluids Inc.）が、超臨界流体ツールを提供している。同様に他のベンダーのツールを用いてもよい。
【００４７】
処理を開始する前に、半導体ウェハー２を処理チャンバー６０中に収容する。次の工程で、エッチング化成品を処理チャンバー６０中に注入する。エッチング化成品を用いて、ハードマスク層４０をエッチングし、構造素子５２を、半導体ウェハー２上で自立型ナノ構造部として露出させる。エッチング化成品は、超臨界状態のまたは液体状態の二酸化酸素流体と、エッチング溶液とを含む。エッチング溶液は、エッチング工程中で除去される材料に応じて選択される。図５で示す実施形態では、ハードマスク層４０または鋳型層は、二酸化シリコンからなる。したがって、フッ素ベースのエッチング化成品を用いることができる。
【００４８】
エッチング化成品は、二酸化炭素と共溶媒との混合物中にてフッ化水素酸を形成しているものでもよい。好ましくは、エッチング化成品１リットル当たりにつき、数マイクロリットルのレベルのフッ化水素酸を、エッチング化成品に加える。
【００４９】
共溶媒としては、アルコール／脱イオン水の混合物を選択することができる。しかし、アルコール、アルカン（例えば、ヘキサン）、ケトン（例えばアセトン）、アミンおよび／またはフッ素を含有する混合物も同様に用いることができる。好適なアルコール物質には、例えば、メタノール、エタノール、プロパノール、イソプロパノール、ブタノールおよび／またはペンタノールがある。好適なアミン物質には、ｎ−メチルピロリドン、ジグリコールアミン、ジイソプロピルアミンおよび／またはトリイソプロピルアミンが含まれる。好適なフッ素含有物質には、フッ化アンモニウムおよび／または１，１，１−フルオロメタンが含まれる。
【００５０】
さらに、水への混和を促進するために、エッチング化成品中に界面活性剤を用いてもよい。界面活性剤は、超臨界状の二酸化炭素の流体と相溶性を有するものが望ましい。上記界面活性剤としては、アニオン性の界面活性剤、例えばエアロゾルＯＴまたはエアロゾルＯＴの誘導体および／または非イオン性の界面活性剤を用いることができる。好適な非イオン性の界面活性剤は，エチレンオキサイドおよび／または市場で入手可能な化合物（対応する登録商標では、トリトン、サーフィノールおよびダイノール）のうちの１つまたはそれらの組み合わせおよびその誘導体である。
【００５１】
二酸化炭素の超臨界流体およびエッチング溶液を含むエッチング化成品を、二酸化炭素の臨界点（状態図中で、約３４℃より上、および、約１０５０ｐｓｉより上）を越える温度および圧力下で導入する。
【００５２】
好ましくは、エッチング化成品は、処理チャンバー６０に、５０℃〜１００℃の範囲の温度と、約１１００ｐｓｉの圧力下で、単一な透明相で注入される。この範囲内の温度および圧力範囲では、二酸化炭素の超臨界流体の密度は、０．４ｇ／ｍＬ〜０．８ｇ／ｍＬ（ｇ／ｍＬ＝グラム／ミリリットル）の範囲になる。超臨界状態は、さらに、粘度が低く、表面張力がほとんど０であるという特徴がある。
【００５３】
エッチング化成品を処理チャンバー中に注入して、半導体ウェハー２をエッチングする。その結果、鋳型層４０は、半導体ウェハー２の表面８から完全に除去される。そして下部電極２８は、半導体ウェハー２の表面８上に自立型ナノ構造部５２として露出する。
【００５４】
上述の非超臨界状で液体状である二酸化炭素液体の流体を処理する場合にも、同じ処理チャンバーを用い、適切な処理条件、すなわち、二酸化炭素の臨界点より下の温度および圧力を選択して行ってもよい。
【００５５】
エッチング残留物を除去するために、次の工程で、半導体ウェハー２を洗浄する。この洗浄工程は、処理チャンバー６０中に二酸化炭素の超臨界流体を浸漬させることにより行なわれる。この浸漬は、エッチング化成品を反応混合物から確実に徐々に除去することができるように、二酸化炭素の超臨界流体の流量勾配を制御することにより行なわれる。
【００５６】
洗浄工程の後、処理チャンバー６０内で、任意選択的に、自立型ナノ構造部に対して、フラッシュし（勢いよく吹き付け）てもよい。ここでも、超臨界二酸化炭素を用いる。この二酸化炭素の超臨界流体の流れは、０．１Ｌ／分〜５Ｌ／分（Ｌ／分＝リットル／分）の範囲、好ましくは、０．５Ｌ／分〜２Ｌ／分の範囲で選択される。洗浄工程および、フラッシュ工程も、二酸化炭素の非超臨界液体状の流体を用いて行なってもよい。好ましくは、同じ処理チャンバー６０を用い、適切な処理条件、すなわち、二酸化炭素の流体の臨界点より上または下の温度および圧力を選択して、エッチング工程、洗浄工程およびフラッシュ工程を行なうことができる。
【００５７】
その後、半導体ウェハーの乾燥工程を行なう。これは、処理チャンバー６０より、超臨界状態または液体状態の二酸化炭素の流体を排気することにより行なう。この工程中、処理チャンバー内は、二酸化炭素の超臨界流体を排気することにより生成される圧力になっている。二酸化炭素の超臨界流体の表面張力はごく小さいという特性があるので、この乾燥段階で毛細管力は生じない。このために、本発明のこの実施形態による一連の処理においてはスティクションが生じない。
【００５８】
本発明のこの実施形態によれば、スティクションのない処理は、超臨界状態および／または液体状態にある二酸化炭素の独特の特性を利用することにより達成される。超臨界状態は、粘性が低く、表面張力が０であることを特徴とし、高い密度相を有するので、エッチング化成品の溶解性を高めエッチング効率を高める。一方、気相の拡散能力は高く、溶媒の除去は容易で、乾燥効率は高い。本発明のこの実施形態の他の特徴は、処理が完全に１つの処理チャンバー６０内で行なわれるので、ナノ構造部が常に濡れた状態にあり、これらすべてにより、毛細管力による悪影響が解消されることである。これは、二酸化炭素の様々な状態、すなわち、超臨界状態、液体状態、および気体状態をうまく利用することにより可能になる。本発明の一連の処理には、さらなる別の利点があり、二酸化炭素が非可燃性であり、毒性を持たず、容易に再利用可能であるという特性から生じる利点である。
【００５９】
したがって、高いアスペクト比のナノ構造部に関する従来技術での問題は、以下でわかるように回避される。
【００６０】
図１０、図１１に、従来技術でのウェットエッチングと乾燥技術とを適用して作成されたスタックドキャパシタＤＲＡＭセルの下部電極２８を示す。図１０の第１ＳＥＭ画像８０に、側面図で、スタックドキャパシタＤＲＡＭセルの下部電極２８を示す。図１１の第２ＳＥＭ画像８２に、上面図で、スタックドキャパシタＤＲＡＭセルの下部電極２８を示す。下部電極２８の互いに隣り合う円筒間でのスティクションが、第１ＳＥＭ画像８０および第２ＳＥＭ画像８２において明らかに観察される。
【００６１】
図１２に、従来技術でのウェットエッチングと乾燥技術とを適用して作成されたゲートサラウンディング型のトランジスタの自立型ナノ構造部５２を示す。図１２の第３ＳＥＭ画像８４に、側面図で、ナノ構造部５２を示す。互いに隣り合うナノ構造部間のスティクションが、第３ＳＥＭ画像８４において明らかに観察される。
【００６２】
図１３は、図９のシステムを利用した方法工程のフローチャートである。このフローチャートの工程１００において、半導体ウェハー２を用意する。工程１０２で、半導体ウェハー２を収納するように構成された処理チャンバー６０を用意する。工程１０４で、半導体ウェハー２を処理チャンバー６０中に導入する。工程１０６において、エッチング化成品を処理チャンバー６０に注入し、パターン化された層４０をエッチングし、半導体ウェハー２上に自立型ナノ構造部を露出させる。エッチング化成品は、超臨界状態または液体状態の二酸化炭素の流体とエッチング溶液とを含む。工程１０８において、処理チャンバー６０中にて、半導体ウェハーを超臨界状態または液体状態の二酸化炭素の流体を浸漬させることにより洗浄する。工程１１０において、二酸化炭素の超臨界流体を処理チャンバー６０に注入し、続いて二酸化炭素の超臨界流体を処理チャンバー６０から排気させることにより、半導体ウェハー２を乾燥する。
【００６３】
自立型半導体構造部を製造する方法およびシステムに係る実施形態を説明したが、他の修正形態、変更形態および変化も、本願中に教示により、当業者には示唆されている。これゆえに、このような修正形態、変更形態および変化もすべて、従属請求項およびその等価物により定義される本発明の範囲内にあると考えられる。
【図面の簡単な説明】
【００６４】
【図１】複数のスタックドキャパシタを有するＤＲＡＭセルを有する半導体ウェハーの部分断面側面図である。
【図２】複数のゲートサラウンディング型のトランジスタを有する半導体ウェハーの部分断面側面図である。
【図３】本発明の１実施形態の方法により形成された、スタックドキャパシタＤＲＡＭセルの部分を示す部分断面側面図である。
【図４】本発明の１実施形態の方法により形成された、スタックドキャパシタＤＲＡＭセルの部分を示す部分断面側面図である。
【図５】本発明の１実施形態の方法により形成された、スタックドキャパシタＤＲＡＭセルの部分を示す部分断面側面図である。
【図６】本発明の１実施形態の方法により形成された、スタックドキャパシタＤＲＡＭセルの部分を示す部分断面側面図である。
【図７】本発明の別の実施形態の方法により形成された、自立型ナノ構造部の部分断面側面図である。
【図８】本発明の別の実施形態の方法により形成された、自立型ナノ構造部の部分断面側面図である。
【図９】本発明のウェハーの乾燥、洗浄、清浄化を行なうシステムの部分断面側面図である。
【図１０】従来のウェットエッチング技術により形成されたスタックドキャパシタＤＲＡＭセルの複数の下部電極を示す図面代用写真である。
【図１１】従来のウェットエッチング技術により形成されたスタックドキャパシタＤＲＡＭセルの複数の下部電極を示す図面代用写真である。
【図１２】従来のウェットエッチング技術により形成された複数のゲートサラウンディング型のトランジスタの部分を示す図面代用写真である。
【図１３】本発明の別の実施形態の方法工程を示すフローチャートである。
【符号の説明】
【００６５】
２      ウェハー
４      基板
６      ＤＲＡＭセル
８      基板表面
１０      トランジスタ
１２      キャパシタ
１４      第１接合部
１６      第２接合部
１８      ゲート誘電層
１９      柱状部
２０      ゲート
２２      ビット線コンタクト
２４      ビット線
２６      コンタクトプラグ
２８      下部電極
３０      誘電層
３２      上部電極
４０      ハードマスク層
４１      ハードマスク層の幅
４８      トレンチ
４９      トレンチ側壁
５０      導電層
５２      自立型ナノ構造部
６０      処理チャンバー
６２      貯蔵部
６４      制御ユニット
８０      第１ＳＥＭ画像
８２      第２ＳＥＭ画像
８４      第３ＳＥＭ画像
１００−１１０      処理工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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