(57)【要約】【課題】  温度変化に対して消費電力の増加や駆動マージンの低下が少ないプラズマディスプレイ装置の実現。【解決手段】  入力信号IN1を遅延させ、その遅延量を変化させる遅延時間調整回路61と、遅延時間調整回路の出力信号を所定の電圧と比較する比較回路62と、比較回路の出力信号を出力基準電圧を基準とした信号へシフトするハイレベルシフト回路63と、ハイレベルシフト回路の出力信号を増幅して半導体素子を駆動する信号を出力する出力増幅回路64とが１チップ上に形成されたＩＣ60でＰＤＰ装置のサステイン回路を構成する。【選択図】      図７
2006047953.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を駆動する半導体集積回路であって、
入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる遅延時間調整回路と、
該遅延時間調整回路の出力信号を、所定の電圧と比較する比較回路と、
該比較回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記半導体素子を駆動する信号を出力する出力増幅回路とを備え、
前記遅延時間調整回路、前記比較回路、前記ハイレベルシフト回路及び前記出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。
【請求項２】
半導体素子を駆動する半導体集積回路であって、
入力信号の立ち上がりエッジ、又は立下りエッジの遅延量を変化させる遅延時間調整回路と、
該遅延時間調整回路の出力信号を所定電圧を比較する比較回路と、
該比較回路の出力信号を、ローレベル基準電圧を基準とした信号へシフトするローレベルシフト回路と、
該ローレベルシフト回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記半導体素子を駆動する信号を出力する出力増幅回路とを備え、
前記遅延時間調整回路、前記比較回路、前記ローレベルシフト回路、前記ハイレベルシフト回路及び前記出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。
【請求項３】
前記遅延時間調整回路は、１チップの当該半導体集積回路内に形成された抵抗、スイッチ、又は容量を備える請求項１又は２に記載の半導体集積回路。
【請求項４】
前記遅延時間調整回路は、１チップの当該半導体集積回路内に形成され、直列に接続された抵抗及びスイッチの列を複数個並列に接続した抵抗列回路と、１チップの当該半導体集積回路内に形成され、前記抵抗列回路とグランド端子間に接続された容量とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する請求項付記３に記載の半導体集積回路。
【請求項５】
前記遅延時間調整回路は、１チップの当該半導体集積回路内に形成され、直列に接続され容量及びスイッチの列を複数個並列に接続した容量列回路と、１チップの当該半導体集積回路内に形成され、前記容量列回路と入力端子間に接続された抵抗とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する請求項３に記載の半導体集積回路。
【請求項６】
半導体素子を駆動する駆動回路であって、
入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる遅延時間調整回路と、
該遅延時間調整回路の出力信号を、所定の電圧と比較する比較回路と、
該比較回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記半導体素子を駆動する信号を出力する出力増幅回路とを備え、
前記遅延時間調整回路により生じる信号の遅延時間の温度特性と、前記遅延時間調整回路以外の回路により生じる信号の遅延時間の温度特性は、略一致していることを特徴とする駆動回路。
【請求項７】
入力端子、及び前記入力端子から入力された電気信号を光信号に変換する発光素子を備えた第１の半導体チップと、
前記発光素子から発光された光信号を電気信号に変換する受光素子、及び前記受光素子から得られた電気信号を増幅する増幅回路を備えた第２の半導体チップと、を１つのパッケージ内に収容した半導体集積回路であって、
前記第２の半導体チップは、前記受光素子から得られた電気信号の立上がりエッジ又は立下がりエッジを遅延させ、遅延時間を調整可能な遅延時間調整回路を備えることを特徴とする半導体集積回路。
【請求項８】
プラズマディスプレイパネルの電極を駆動するための半導体素子のプリドライブ回路に、請求項１から５及び７のいずれかに記載の半導体集積回路又は請求項６に記載の駆動回路を使用したプラズマディスプレイ装置。
【請求項９】
前記プリドライブ回路は、サステインパルスを供給するサステイン回路用出力素子を駆動する回路である請求項８に記載のプラズマディスプレイ装置。
【請求項１０】
交互に隣接して配置された複数の第１電極及び複数の第２電極と、
前記複数の第１電極に放電電圧を印加する半導体素子を有する第１電極駆動回路と、
前記複数の第２電極に放電電圧を印加する半導体素子を有する第２電極駆動回路とを備え、隣接する前記第１電極と前記第２電極間で放電を発生させるプラズマディスプレイ装置であって、
前記第１電極駆動回路又は前記第２電極駆動回路は、前記半導体素子を駆動する駆動回路として、請求項１から５及び７のいずれかに記載の半導体集積回路又は請求項６に記載の駆動回路を備えることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置のサステイン回路などに使用する半導体集積回路、駆動回路、及びそれらを使用したプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（ＰＤＰ）は、自己発光型であるので視認性がよく、薄型で大画面表示及び高速表示が可能であることから、ＣＲＴに替わる表示パネルとして注目されている。基本的なＰＤＰの構成については、特許文献１などに開示されているので、ここでは詳細な説明は省略し、本発明に直接関係する点についてのみ説明する。
【０００３】
ＰＤＰ装置では、維持放電期間に、表示電極間に最大で２００Ｖ程度の電圧を高周波数のサステインパルスとして印加する必要があり、特に、サブフィールド表示で階調表示を行うものではパルス幅は数μｓである。このような高電圧で且つ高周波の信号で駆動するため、一般にＰＤＰ装置の消費電力は大きく、省電力化が要望されている。そこで、電極に印加する電圧の極性を変化させるようにサステインパルスを印加する時に、電極間に印加されている電力を回収し、回収した電力をサステインパルスの印加に利用する電力回収回路が使用される。電力回収回路では、電力の回収と印加を効率的に行うことが重要であり、高い電力回収率を実現するには、サステインパルスを最適なタイミングで印加する必要がある。
【０００４】
そこで、特許文献１は、プラズマディスプレイ装置のサステイン回路の出力用半導体素子を駆動する駆動回路に位相調整回路を設けて、サステインパルスの印加タイミングを調整可能にする構成を記載している。図１は特許文献１に記載されたプラズマディスプレイ装置のサステイン回路の従来例の構成を示す図であり、図２はその動作タイミングを示す図である。この回路は、電力を回収する回収経路と蓄積した電力を印加する印加経路を分離した電力回収回路を有するサステイン回路である。なお、信号Ｖ１〜Ｖ４を発生する回路も設けられているが、ここでは省略してある。参照符号ＣｐはＰＤＰのＸ電極とＹ電極で形成される表示セルの駆動容量を示す。図１のサステイン回路は、ハイサイド側とローサイド側の出力用半導体素子（トランジスタ）を直列接続して駆動するハーフブリッジ回路である。出力用半導体素子（トランジスタ）３１と３３、駆動（ドライブ）回路３２と３４、第１及び第２位相調整回路５１、５２で構成される部分は、基本的なサステイン回路である。出力用半導体素子（トランジスタ）３７と４０、駆動（ドライブ）回路３８と４１、第３及び第４位相調整回路５３、５４、インダクタンス素子３５と４３、容量３９及びダイオード３６と４２で構成される部分が電力回収回路である。信号Ｖ１とＶ２は、それぞれ第１及び第２位相調整回路５１、５２を介してドライブ回路３２と３４に入力され、そこから出力される信号ＶＧ１とＶＧ２が出力素子（トランジスタ）３１と３３のゲートに印加される。ここでは、出力用半導体素子（以下、単に出力素子と称する場合がある。）としてパワーＭＯＳＦＥＴを使用した例を示したが、パワーＭＯＳＦＥＴの替わりにＩＧＢＴなどを使用する場合もある。
【０００５】
信号Ｖ１が「高（Ｈ）」の時には出力素子３１がオン（導通）し、Ｈレベルの信号が電極に印加される。この時、信号Ｖ２は「低（Ｌ）」で、出力素子３３はオフ（遮断）状態である。信号Ｖ１がＬになって出力素子３１がオフすると同時に、信号Ｖ２がＨになって出力素子３３がオンして電極にはグランドレベルが印加される。
【０００６】
電力回収回路のある場合には、図２に示すように、サステインパルスを印加する時には、信号Ｖ１がＨになる前に、信号Ｖ２がＬになり出力素子３３がオフした後、信号Ｖ３がＨになって出力素子４０がオンして容量３９、ダイオード４２、インダクタンス４３及び容量Ｃｐで共振回路が形成され、容量３９に蓄積された電力が電極に供給され、電極の電位が上昇する。この電位の上昇が終了する直前に信号Ｖ３がＬになって出力素子４０がオフし、更に信号Ｖ１がＨになって出力素子３１がオンし、電極の電位をＶｓに固定する。サステインパルスの印加を終了する時には、まず信号Ｖ１がＬになり出力素子３１がオフした後、信号Ｖ４がＨになって出力素子３７がオンして容量３９、ダイオード３６、インダクタンス３５及び容量Ｃｐで共振回路が形成され、容量Ｃｐに蓄積された電極が容量３９に供給され、容量３９の電圧が上昇する。これにより、電極に印加されたサステインパルスにより容量Ｃｐに蓄積された電力が容量３９に回収される。この電極の電位の低下が終了する直前に信号Ｖ４がＬになって出力素子３７がオフし、更に信号Ｖ２がＨになって出力素子３３がオンし、電極の電位をグランドに固定する。維持放電期間の間は、サステインパルス数だけ上記の動作を繰り返す。以上の構成により、維持放電に伴う消費電力を低減することが可能になる。
【０００７】
電力回収回路では電力の回収と印加を効率的に行うことが重要であり、高い電力回収率を実現することが望まれている。高い電力回収率は、出力素子３１、３３、３７及び４０のオン・オフのタイミングに影響される。図３はこの影響を説明する図であり、図３（Ａ）はクランプのタイミングが早くなった場合を示し、図３（Ｂ）はクランプのタイミングが遅くなった場合を示す。
【０００８】
前述のように、サステインパルスを印加する時には、出力素子４０がオンして容量３９に蓄積された電力を電極に供給し、電極の電位の上昇が終了する直前に信号Ｖ３がＬになって出力素子４０がオフすると共に信号Ｖ１がＨになって出力素子３１がオンし、電極の電位をＶｓに固定（クランプ）する。ここで、図３（Ａ）に示すように、出力素子４０がオフする前に出力素子３１がオンすると、容量３９に蓄積された電力により電極の電位を上昇させている途中に出力素子３１がオンして電極を電圧Ｖｓの電源に接続するため、残りの分は電源からの電力により上昇することになり、容量３９に蓄積された電力の一部が無駄になる。同様に、サステインパルスを印加を終了する時にも、出力素子３７がオンして容量３９に電力を回収している途中に出力素子３３がオンすると、十分に電力を回収し終わらないうちにグランドにクランプされ、電力の回収が不十分になる。
【０００９】
また、図３（Ｂ）に示すように、サステインパルスを印加する時に出力素子４０がオフしてから遅れて出力素子３１がオンすると、容量３９に蓄積された電力により電極の電位の上昇が終了し、逆に電極の電位が低下始めてから出力素子３１がオンして電極を電圧Ｖｓの電源にクランプするため、低下した電位を上昇させる必要があり、その分余計な電力が必要となる。同様に、サステインパルスを印加を終了する時にも、出力素子３７がオフしてから遅れて出力素子３３がオンすると、一旦低下した電位が再び上昇し始めてからグランドにクランプするため、上昇した電位を低下させる必要がありその分余計な電力が必要となる。
【００１０】
以上のように、サステイン回路の出力素子３１、３３、３７及び４０がオン・オフするタイミングがずれると電力回収率が低下し、消費電力が増加するという問題を生じる。出力素子３１、３３、３７及び４０がオン・オフするタイミングは、信号Ｖ１、Ｖ２、Ｖ３及びＶ４の変化タイミングに、ドライブ回路３２、３４、３８及び４１の遅延時間と出力素子３１、３３、３７及び４０の遅延時間を加えたタイミングである。信号Ｖ１、Ｖ２、Ｖ３及びＶ４の変化タイミングは、比較的高精度に設定可能であるが、ドライブ回路３２、３４、３８及び４１の遅延時間と出力素子３１、３３、３７及び４０の遅延時間は、使用する素子の特性のバラツキに応じてばらつく。そのため、ＰＤＰ装置毎に電力回収率がバラツキ、理想的な場合に比べて電力回収率が低下し、消費電力が増加するという問題を生じる。
【００１１】
また、上記のように回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、正常な動作が行えなくなる可能性が増加する。通常、動作電圧Ｖｓの動作可能な最大値Ｖｓ（ｍａｘ）と最小値Ｖｓ（ｍｉｎ）との差ΔＶｓを動作マージンと呼ぶが、回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、動作マージンΔＶｓが低下する。これは装置の動作の安定性が低下することを意味する。
【００１２】
また、後述するＡＬＩＳ方式のＰＤＰ装置では、同じ電圧が印加される隣接する電極間では放電は生じないが、この印加タイミングにずれが生じると、表示を行わない表示ラインでも一時的に放電が発生し、アドレス期間に書き込まれた壁電荷が減少し、正常な表示が行われないという問題を生じる場合がある。
【００１３】
以上のように、サステイン回路の各回路素子の遅延時間がバラツキ、それに応じてサステインパルスのオン・オフのタイミングのずれや形状のずれを生じ、消費電力が増加したり、誤動作するという問題があった。
【００１４】
そこで、図１に示すように、ドライブ回路３２、３４、３８及び４１の前段に、第１位相調整回路５１、第２位相調整回路５２、第４位相調整回路５４及び第３位相調整回路５３を設けて、サステインパルスの変化エッジのタイミングを最適な状態に調整できるようにする。これにより、電力回収回路を効率よく動作させることができるので、消費電力を低減できる。また、各サステイン回路から印加されるサステインパルスのオン・オフのタイミングが相互に最適な条件になるので、誤動作や誤放電を生じなくなる。
【００１５】
【特許文献１】特開２００１−２８２１８１号公報
【特許文献２】特許第２８０１８９３号
【特許文献３】特開２００２−２１５０８７号公報
【特許文献４】特開２００４−６４４２７号公報
【特許文献５】特開２００２−１６５４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
特許文献１は、各ドライブ回路の前段に設ける位相調整回路の各種の具体例を記載している（図１１から図１３）。記載された具体例のうち、回路規模やコストなどを考慮すると、抵抗（可変抵抗を含む）と容量によって構成された構成（図１１の（Ａ）及び（Ｅ））が実用的であると考えられる。これらの構成を実現する場合、抵抗や容量などの調整や設計変更を容易にするため、位相調整回路はドライブ回路とは別のディスクリート部品で構成し、ドライブ回路は半導体集積回路などにより構成するのが一般的である。
【００１７】
しかしながら、半導体集積回路によって形成されたドライブ回路とディスクリート部品である抵抗、容量などによって構成された位相調整回路とは製造プロセスが異なるため、温度特性などはかならずしも一致しない。このため、ある特定の温度で最適な位相調整を行ったとしても、周囲温度の違いなどにより他の温度環境では位相調整にずれが生じる場合がある。
【００１８】
また、プラズマディスプレイ装置のサステインパルスは百数十ボルト程度の高電圧であり、出力用半導体素子はこのような高電圧を出力する。そのため、ドライブ回路は、３〜５Ｖで動作する論理回路からの信号をレベル変換して、出力用半導体素子を駆動する信号を生成している。低電圧回路と高電圧回路が存在する場合、高電圧回路で発生した雑音は、低電圧回路では相対的に大きな振幅になるので、影響が大きい。そのため、低電圧回路と高電圧回路を、電源を含めて完全に分離して、低電圧回路と高電圧回路の間の信号の伝達はフォトカプラを利用した光伝達回路により行う場合がある。引用文献５は、フォトカプラとディスクリート部品で形成された高電圧用半導体スイッチ回路においてタイミング調整回路を設けた構成を記載している。
【００１９】
上記のような光伝達回路を利用したプリドライブ回路をプラズマディスプレイ装置のサステイン回路に使用する場合も、各部品の遅延時間のバラツキが問題なる。また、ディスクリート部品で構成された遅延時間調整回路を、半導体集積回路によって形成されたドライブ回路の外付け回路で構成した場合、上記のように温度特性の違いが問題となる。
【００２０】
プラズマディスプレイ装置におけるサステイン回路の出力用半導体素子を駆動するドライブ回路において、上記のように最適に調整された位相調整の状態にずれを生じた場合、特許文献１に記載されたような消費電力の増加や、プラズマディスプレイ装置の駆動マージンの低下を生じる。
【００２１】
本発明の目的は、周囲温度の違いなどの影響を低減し、安定した位相調整回路を実現できる半導体集積回路を提供することである。
【００２２】
また、本発明の別の目的は、周囲温度の違いなどの影響を低減し、温度変化に対して消費電力の増加や駆動マージンの低下が少ないプラズマディスプレイ装置を提供することである。
【課題を解決するための手段】
【００２３】
上記目的を実現するため、本発明の第１の態様の半導体集積回路は、入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる遅延時間調整回路と、この遅延時間調整回路の出力信号を、所定の電圧と比較する比較回路と、この比較回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、このハイレベルシフト回路の出力信号を増幅して、パワーＭＯＳＦＥＴ、ＩＧＢＴなどの半導体素子を駆動する信号を出力する出力増幅回路とを備え、遅延時間調整回路、比較回路、ハイレベルシフト回路及び出力増幅回路が１チップ上に形成されていることを特徴とする。
【００２４】
また、本発明の第２の態様の半導体集積回路は、入力端子、及び前記入力端子から入力された電気信号を光信号に変換する発光素子を備えた第１の半導体チップと、前記発光素子から発光された光信号を電気信号へ変換する受光素子、及び前記受光素子から得られた電気信号を増幅する増幅回路を備えた第２の半導体チップと、を１つのパッケージ内に収容した半導体集積回路であって、前記第２の半導体チップは、前記受光素子部から得られた電気信号の立上りエッジ又は立下りエッジを遅延させ、その遅延時間を調整可能な遅延時間調整回路を備えることを特徴とする。
【００２５】
また、上記別の目的を実現するため、本発明のプラズマディスプレイ装置は、交互に隣接して配置された複数の第１電極及び複数の第２電極と、複数の第１電極に放電電圧を印加する半導体素子を有する第１電極駆動回路と、複数の第２電極に放電電圧を印加する半導体素子を有する第２電極駆動回路とを備え、隣接する第１電極と第２電極間で放電を発生させるプラズマディスプレイ装置であって、第１電極駆動回路又は第２電極駆動回路は、半導体素子を駆動する駆動回路（サステイン回路）として、上記の半導体集積回路を用いることを特徴とする。
【発明の効果】
【００２６】
本発明の第１の態様の半導体集積回路では、遅延時間調整回路が、比較回路、ハイレベルシフト回路及び出力増幅回路と一緒に１チップ上に形成されるので、遅延時間調整回路の遅延時間の温度特性を、他の回路の遅延時間の温度特性と同じにできる。したがって、各半導体集積回路の遅延時間を最適な状態に設定すれば、温度変化があっても、各部の遅延時間は同じ特性で変化するため、各半導体集積回路の遅延時間の間で差は生じない。
【００２７】
同様に、本発明の第２の態様の半導体集積回路では、入力端子及び発光素子を備えた第１の半導体チップと、受光素子及び増幅回路を備えた第２の半導体チップとが１つのパッケージ内に収容され、第２の半導体チップは、受光素子から得られた電気信号の立上りエッジ又は立下りエッジを遅延させ、その遅延時間を調整可能な遅延時間調整回路を備えるので、各素子及び回路の遅延時間のバラツキにかかわらず合計の遅延時間を所定の値に調整できると共に、各素子及び回路の遅延時間の温度特性を同じにできるので、温度変化があっても、各部の遅延時間は同じ特性で変化するため、各半導体集積回路の遅延時間の間で差は生じない。
【００２８】
本発明のプラズマディスプレイ装置では、上記のような半導体集積回路をサステイン回路の出力用半導体素子を駆動するドライブ回路として用いるので、周囲温度が変化した場合でも、サステイン回路の出力用半導体素子へ供給する駆動パルスの位相を適切な状態に保持できる。したがって、出力用半導体素子へ供給する駆動パルスの位相のずれによって生じる消費電力の増加や駆動マージンの低下などを防止できる。
【発明を実施するための最良の形態】
【００２９】
図４は、本発明の第１実施例のＰＤＰ装置の全体ブロック図である。ＰＤＰ１０は、ｎ本の第１（Ｘ）電極１１と第２（Ｙ）電極１２とを隣接して交互に配置して、ｎ組のＸ電極１１とＹ電極１２の組を形成し、各組のＸ電極１１とＹ電極１２の間で放電が行われ、表示のための発光が発生する。Ｙ電極とＸ電極は表示電極と呼ばれるが、維持電極又はサステイン電極とも呼ばれることもある。アドレス電極１３は、表示電極の伸びる方向に垂直な方向に設けら、Ｘ電極１１とＹ電極１２の組との交点部分に表示セルが形成される。
【００３０】
Ｙ電極１２はスキャンドライバ１４に接続されている。スキャンドライバ１４にはＹ電極の本数分のスイッチ１６が設けられており、アドレス期間には走査信号発生回路１５からのスキャンパルスが順に印加されるように切り換えられ、維持放電期間には、Ｙサステイン回路１９からのサステインパルスが同時に印加されるように切り換えられる。Ｘ電極１１はＸサステイン回路１８に共通に接続され、アドレス電極１３はアドレスドライバ１７に接続される。画像信号処理回路２１は、画像信号をＰＤＰ装置内部での動作に適した形式に変換した後、アドレス回路１７に供給する。駆動制御回路２０は、ＰＤＰ装置の各部を制御する信号を発生して供給する。
【００３１】
図５は、第１実施例のＰＤＰ装置の駆動波形を示すタイムチャートである。ＰＤＰ装置は、１つの表示画面を所定の周期毎に書き換えながら表示しており、１表示周期を１フィールドと称する。階調表示を行う場合には、１フィールドを更に複数のサブフィールドに分割し、表示セル毎に発光するサブフィールドを組み合わせて表示を行う。各サブフィールドは、全表示セルを初期化するリセット期間と、全表示セルを表示する画像に対応した状態に設定するアドレス期間と、設定された状態に応じて各表示セルを発光させる維持放電（サステイン）期間とで構成される。維持放電期間には、Ｘ電極とＹ電極に交互に維持（サステイン）パルスが印加され、アドレス期間に発光するように設定された表示セルで維持放電が行われ、これが表示のための発光になる。
【００３２】
ＰＤＰ装置では、維持放電期間に、電極間に最大で２００Ｖ程度の電圧を高周波数のパルスとして印加する必要があり、特に、サブフィールド表示で階調表示を行うものではパルス幅は数μｓである。このような高電圧で且つ高周波の信号で駆動するため、一般にＰＤＰ装置の消費電力は大きく、省電力化が要望されている。そこで、３電極型の表示ニットにおいて、Ｙ電極側に、Ｙ電極が高電位から低電位に切り換えられる時に印加されている電力を回収する回収経路を形成するインダクタンスと、Ｙ電極が低電位から高電位に切り換えられる時に蓄積した電力を印加する印加経路を形成するインダクタンスの２つのインダクタンスを設ける構成が使用されている。本実施例のＸサステイン回路１８及びＹサステイン回路１９もこのような電力回収回路を有する。
【００３３】
図６は、本実施例のＸサステイン回路１８又はＹサステイン回路１９の構成を示す図である。ここでは、Ｘサステイン回路１８又はＹサステイン回路１９の一方の構成のみを示した。他方は、同様の構成を有しても、それとは異なる構成、例えば電力回収回路を設けない構成や、従来と同様の構成を有してもよい。
【００３４】
図１と比較して明らかなように、第１実施例のサステイン回路は、特許文献１に記載されたサステイン回路とは、位相調整回路５１〜５４と駆動（ドライブ）回路３２、３４、３８、４１がそれぞれ１個の半導体集積回路（ＩＣ）６０Ａ−６０Ｄで構成されている点が異なる。他の部分は、図１の従来例と同じであり、ここでは説明を省略する。
【００３５】
図７は、図６のＩＣ６０Ａ−６０Ｄの構成を示す図である。参照番号６０はＩＣ６０Ａ−６０Ｄに対応するＩＣを示す。また、図８はＩＣ６０内に設けられたハイレベルシフト回路の構成を示し、図９はＩＣ６０の動作波形を示す。
【００３６】
図７に示すように、ＩＣ６０は、遅延時間調整回路６１と、比較回路６２と、ハイレベルシフト回路６３と、出力増幅回路６４とを有する。遅延時間調整回路６１は、ＩＣ６０内に形成された抵抗Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、及び容量Ｃ１とで構成される。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４は、ＩＣ６０の端子ＣＨ１０〜ＣＨ１３から印加される外部信号で状態が制御される。また、図８に示すように、ハイレベルシフト回路６３はトランジスタＱ１〜Ｑ３と抵抗とで構成され、出力増幅回路６４はトランジスタＱ４〜Ｑ６とインバータＩＮＶ１と抵抗とで構成される。以下、ＩＣ６０の動作を説明する。
【００３７】
図７の回路において、図９の（Ａ）に示すように、入力端子からＩＣ６０に入力される入力信号ＩＮ１は、ステップ状に変化する信号であり、抵抗Ｒ１０を介して比較回路６２に入力される。抵抗Ｒ１０と容量Ｃ１は積分回路を構成し、入力信号ＩＮ１は図９の（Ｂ）に示した電圧信号Ｖ１１のように変化して比較回路６２に入力される。積分回路の時定数は抵抗Ｒ１０の抵抗値と容量Ｃ１の容量値で決まる。比較回路６２は、電圧信号Ｖ１１を基準電圧Ｖｔｈと比較し、図９の（Ｃ）の比較結果である電圧信号Ｖ１２を出力する。基準電圧Ｖｔｈは、論理用電圧Ｖｃｃ１のグランド電位ＧＮＤ（０Ｖ）に対する電圧を抵抗Ｒ１５とＲ１６の抵抗値の比率で分割した電圧である。
【００３８】
図７及び図８に示すように、ハイレベルシフト回路６３は、ＧＮＤ（０Ｖ）と論理用電圧Ｖｃｃ１を基準とした電圧信号Ｖ１２を、出力基準電圧Ｖｓｓ１を基準とした信号へシフトして、図９の（Ｄ）に示す電圧信号Ｖ１３に変換する。出力増幅回路６４は、電圧信号Ｖ１３を増幅して出力基準電圧Ｖｓｓ１と出力用電圧ＶＢＳを基準とした出力信号ＯＵＴ１を生成する。
【００３９】
遅延時間調整回路６１において、外部信号によりスイッチＳＷ１１をオン（接続状態）にすると、積分回路において抵抗Ｒ１１がＲ１０と並列に接続された状態になり、積分回路の時定数は抵抗Ｒ１０とＲ１１の抵抗値の和と容量Ｃ１の容量値によって決定される。この結果、積分回路の時定数は小さくなり、図９の（Ｂ）の電圧Ｖ１１の変化が急峻になる。これにより、比較回路６２の出力電圧信号Ｖ１２の立上がり、立下りエッジのタイミングを早め、出力信号ＯＵＴ１の立上がり、立下りエッジのタイミングを早める、すなわち、ＩＣ６０における遅延時間ｄを減少させることができる。
【００４０】
同様に、スイッチＳＷ１２をオンすることにより抵抗Ｒ１２を、ＳＷ１３をオンすることにより抵抗Ｒ１３を、抵抗Ｒ１０と並列に接続することができ、積分回路の時定数を更に変化（小さく）させて、出力信号ＯＵＴ１の立上がり、立下りエッジのタイミングを更に変化させることができる。
【００４１】
以上説明したように、本実施例の半導体集積回路６０では、スイッチＳＷ１１〜ＳＷ１３のオン・オフの設定によって、出力信号ＯＵＴ１の立上がり、立下りエッジのタイミングを調整することができる。したがって、各ＩＣにおいて、例えば後段の比較回路６２、ハイレベルシフト回路６３、出力増幅回路６４における遅延時間にバラツキがある場合でも、入力信号ＩＮ１と出力信号ＯＵＴ１の立上がりの差、すなわち各ＩＣ毎の遅延時間が一定となるように、ＳＷ１１〜ＳＷ１３のオン・オフを設定する。そして、このように設定したＩＣを、図６の構成でＩＣ６０Ａ〜６０Ｄとして使用する。
【００４２】
前述のように、最適な位相関係にある信号Ｖ１からＶ４を高精度に発生させることは容易に行なえる。したがって、上記のように各ＩＣ毎の遅延時間が一定であれば、出力用半導体素子３１、３３、３７、４０を最適な位相関係で駆動することができる。
【００４３】
更に、本実施例では、遅延時間調整回路６１、及び、ドライブ回路を構成する比較回路６２、ハイレベルシフト回路６３、及び出力増幅回路６４を１チップの半導体集積回路（ＩＣ）６０内に形成している。この結果、遅延時間調整回路６１を形成する抵抗及び容量と、その後段に設けられる比較回路６２、ハイレベルシフト回路６３、及び出力増幅回路６４を構成する素子とを同一のプロセスで形成することができる。よって、抵抗、容量の特性と、比較回路６２、ハイレベルシフト回路６３、及び出力増幅回路６４を構成する素子との特性を考慮した入出力遅延時間の設計が可能となる。また、これらの回路は同一の半導体チップ上に形成されるため、各回路を構成する素子の温度特性もほぼ同一にすることができる。これにより、周囲温度の変化に対して、入出力遅延時間の変化を最小限に抑えることができる。したがって、遅延時間調整回路をディスクリート部品で構成していた従来の方法を比べて、周囲温度による入出力遅延時間の変化を小さくできる。
【００４４】
図１０は、本発明の効果を説明する図である。図１０の（Ａ）は、遅延時間調整回路、比較回路、ハイレベルシフト回路、及び出力増幅回路によって構成された回路のサンプルａとｂを、周囲温度Ｔａ＝２５°Ｃにおいて所定の入出力遅延時間になるように調整した状態を示している。Ｔａ１はサンプルａの遅延時間調整回路における遅延時間を、Ｔａ２はサンプルａの遅延時間調整回路以外の部分での遅延時間を、Ｔｂ１はサンプルｂの遅延時間調整回路における遅延時間を、Ｔｂ２はサンプルｂの遅延時間調整回路以外の部分での遅延時間を示している。サンプルａとｂでは、遅延時間調整回路以外の部分での遅延時間Ｔａ２とＴｂ２が異なるので、Ｔａ１＋Ｔａ２＝Ｔｂ１＋Ｔｂ２となるように、遅延時間調整回路の遅延時間をＴａ１とＴｂ１に調整している。
【００４５】
ここで、遅延時間調整回路がディスクリート部品で形成され、遅延時間調整回路以外の部分がＩＣで形成された図１の従来例の場合を図１０（Ｂ）を参照して検討する。この場合、遅延時間調整回路とそれ以外の部分の温度特性は異なり、例えば、遅延時間調整回路における遅延時間の温度特性が、遅延時間調整回路以外の部分の遅延時間の温度特性より小さい、すなわち、遅延時間調整回路以外の部分の遅延時間が遅延時間調整回路における遅延時間より大きく変化するとする。周囲温度が例えば１００°Ｃに変化すると遅延時間Ｔａ１、Ｔａ２、Ｔｂ１、Ｔｂ２はそれぞれＴａ１’、Ｔａ２’、Ｔｂ１’、Ｔｂ２’に増加するが、サンプルａのＴａ１はサンプルｂのＴｂ１よりも大きいため、サンプルａ全体の遅延時間の増加量はサンプルｂ全体の遅延時間の増加量より小さく、ΔＴの差を生じる。このように、従来例では、たとえある周囲温度で入出力遅延時間が同じになるように調整しても、周囲温度が変化すると入出力遅延時間に差を生じる。
【００４６】
これに対して、本実施例では、遅延時間調整回路はそれ以外の回路部分と一緒にＩＣ内に形成されるので、遅延時間調整回路の遅延時間の温度特性はそれ以外の回路部分の遅延時間の温度特性と一致する。したがって、図１０の（Ａ）のＴａ１、Ｔａ２、Ｔｂ１及びＴｂ２は、周囲温度が１００°Ｃに変化するとそれぞれＴａ１''、Ｔａ２''、Ｔｂ１''及びＴｂ２''増加するが、その変化率は同じであるので、全体の遅延時間Ｔａ１''＋Ｔａ２''とＴｂ１''＋Ｔｂ２''は一致させることができる。
【００４７】
以上のように、遅延時間調整回路とそれ以外の回路（比較回路、ハイレベルシフト回路、出力増幅回路）をすべて同じ半導体集積回路内に形成することにより、温度が変化した場合の半導体集積回路の入出力遅延時間のバラツキを小さくできる。
【００４８】
なお、遅延時間調整回路とそれ以外の回路の温度特性を一致させれば、たとえ遅延時間調整回路とそれ以外の回路の温度特性をディスクリート部品で形成した場合でも、上記の効果を得ることができる。
【００４９】
次に、第１実施例における遅延時間調整回路の具体的な構成例を説明する。図１１は、遅延時間調整回路の第１の構成例を示す。但し、容量Ｃ１の図示は省略している。これは以下の図１２及び図１３でも同じである。図１１に示すように、この構成例では、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３をトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３で構成している。図１１において、ＥはトランジスタＴｒ１１〜Ｔｒ１３のエミッタ端子、Ｃはコレクタ端子、Ｂはベース端子を示している。ＳＷ１１をオンさせる場合には、端子ＣＨ１０と端子ＣＨ１１間に、ＴＲ１１のエミッタ・ベース間耐圧を超える電圧を印加し、エミッタ・ベース間接合を短絡する。同様に、ＳＷ１２をオンさせる場合には、端子ＣＨ１０と端子ＣＨ１２間に、ＴＲ１２のエミッタ・ベース間耐圧を超える電圧を印加し、エミッタ・ベース間接合を短絡し、ＳＷ１３をオンさせる場合には、端子ＣＨ１０と端子ＣＨ１３間に、ＴＲ１３のエミッタ・ベース間耐圧を超える電圧を印加し、エミッタ・ベース間接合を短絡する。上記のような電圧を印加しなければ、各スイッチはオフ状態に維持される。
【００５０】
図１１に示した遅延時間調整回路６１を図７の半導体集積回路に適用することにより、入力信号の立上がりエッジと出力信号の立上がりエッジの差が所定の値になるようにＳＷ１１〜ＳＷ１３のオン・オフを設定できる。なお、図１１に示した遅延時間調整回路では、Ｔｒ１１〜Ｔｒ１３にエミッタ・ベース間耐圧を超える電圧を印加してエミッタ・ベース間接合を短絡させるため、再び元のオフ（遮断）状態に戻すことはできない。このため、あらかじめ端子ＣＨ１０とＣＨ１１、ＣＨ１２及びＣＨ１３の間をそれぞれ外部で短絡させることによって、どのスイッチをオンさせるか決定し、その後にＴｒ１１〜Ｔｒ１３にエミッタ・ベース間耐圧を超える電圧を印加してエミッタ・ベース間接合を短絡させることが望ましい。
【００５１】
遅延時間調整回路６１は、図１１以外の他の構成でも実現できる。図１２は、遅延時間調整回路の第２の構成例を示す。図１２に示すように、この構成例では、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３を抵抗ＲＰ１１、ＲＰ１２、ＲＰ１３で構成している。図１２に示した回路では、通常は抵抗Ｒ１０と並列に、抵抗Ｒ１１とＲＰ１１からなる直列回路、抵抗Ｒ１２とＲＰ１２からなる直列回路、抵抗Ｒ１３とＲＰ１３からなる直列回路が接続されている。したがって、これらの抵抗で構成される合成抵抗の抵抗値と容量Ｃ１の容量値によって、積分回路の時定数が決定される。
【００５２】
このような状態から、ＳＷ１１として使用する抵抗ＲＰ１１に過電流を流して焼き切ることにより、ＳＷ１１をオフ（オープン）状態にすることができる。この結果、合成抵抗の抵抗値が大きくなり、電圧Ｖ１１の変化の傾きを緩やかにすることができる。同様に、ＳＷ１２として使用する抵抗ＲＰ１２に過電流を流して焼き切ることにより、ＳＷ１２をオフ状態にすることができ、ＳＷ１３として使用する抵抗ＲＰ１３に過電流を流して焼き切ることにより、ＳＷ１３をオフ状態にすることができる。
【００５３】
図１２の回路も、図７のＩＣに適用することにより、ＲＰ１１〜ＲＰ１３に過電流を流すか否かにより、ＳＷ１１〜ＳＷ１３のオン・オフを設定し、入出力遅延時間を一定の値に設定することができる。
【００５４】
なお、過電流によって抵抗ＲＰ１１、ＲＰ１２、ＲＰ１３を焼き切る代わりに、レーザによって抵抗を切断してＳＷ１１〜ＳＷ１３をオフ（オープン）状態にすることも可能である。
【００５５】
図１３は、遅延時間調整回路の第３の構成例を示す。図１３に示すように、この構成例では、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３をアルミニューム配線Ａｌ１１、Ａｌ１２、Ａｌ１３で構成している。図１３に示した回路では、通常は抵抗Ｒ１０と並列に、抵抗Ｒ１１とＡｌ１１からなる直列回路、抵抗Ｒ１２とＡｌ１２からなる直列回路、抵抗Ｒ１３とＡｌ１３からなる直列回路が接続されている。したがって、これらの抵抗とアルミニューム配線とで構成される合成抵抗の抵抗値と容量Ｃ１の容量値によって、積分回路の時定数が決定される。
【００５６】
このような状態から、ＳＷ１１として使用するアルミニューム配線Ａｌ１１に過電流を流して焼き切ることにより、ＳＷ１１をオフ（オープン）状態にすることができる。この結果、合成抵抗の抵抗値が大きくなり、電圧Ｖ１１の変化の傾きを緩やかにすることができる。同様に、ＳＷ１２として使用するアルミニューム配線Ａｌ１２に過電流を流して焼き切ることにより、ＳＷ１２をオフ状態にすることができ、ＳＷ１３として使用するアルミニューム配線Ａｌ１３に過電流を流して焼き切ることにより、ＳＷ１３をオフ状態にすることができる。
【００５７】
図１３の回路も、図７のＩＣに適用することにより、Ａｌ１１〜Ａｌ１３に過電流を流すか否かにより、ＳＷ１１〜ＳＷ１３のオン・オフを設定し、入出力遅延時間を一定の値に設定することができる。なお、図１３の回路においても、過電流によってアルミニューム配線Ａｌ１１、Ａｌ１２、Ａｌ１３を焼き切る代わりに、レーザによってアルミニューム配線を切断してＳＷ１１〜ＳＷ１３をオフ（オープン）状態にすることが可能である。
【００５８】
図１４は、遅延時間調整回路６１の別の構成例を示す。図７に示した遅延時間調整回路６１では合成抵抗の抵抗値を変えたが、図１４の遅延時間調整回路６１では合成容量の容量値を変える。図１４に示すように、この構成例では、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３は容量Ｃ１１、Ｃ１２、Ｃ１３と直列に接続されている。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３をオン又はオフすることにより、容量Ｃ１と、容量Ｃ１１〜Ｃ１３を並列に接続するか否かを設定することができる。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３は、図１１から図１３に示したのと同じスイッチで実現できる。
【００５９】
図１４の回路も、図７のＩＣに適用して、ＳＷ１１〜ＳＷ１３のオン・オフを適切に設定することにより、抵抗Ｒ１０と容量Ｃ１、Ｃ１１〜Ｃ１３で定まる時定数を変化させ、ＩＣ６０における入出力遅延時間をほぼ一定の値に設定することができる。
【００６０】
以上、遅延時間調整回路の変形例を説明したが、他にも各種の変形例が可能である。例えば、図７の抵抗Ｒ１０をレーザトリミングし、その抵抗値を変化させることによって、抵抗Ｒ１０の抵抗値と容量Ｃ１の容量値から決定される時定数を変化させ、入出力遅延時間をほぼ一定することができる。この場合には、図７における抵抗Ｒ１１〜Ｒ１３及びスイッチＳＷ１１〜ＳＷ１３を削除することができる。
【００６１】
更に、図７における抵抗Ｒ１０と並列に接続する抵抗とスイッチからなる直列回路の個数、又は図１４における容量Ｃ１と並列に接続する容量とスイッチからなる直列回路の個数を増加させることにより、より高精度が入出力遅延時間の設定が可能となる。また、各直列回路の抵抗値又は容量値をそれぞれ異ならせることにより、調整範囲を広げることができる。
【００６２】
次に、遅延時間調整回路を有する半導体集積回路の遅延時間設定方法を説明する。図１５は、第１実施例の半導体集積回路の遅延時間調整回路における遅延時間を設定する方法を示す図である。図示のように、波形発生装置３で発生されたテスト信号は、半導体集積回路（ＩＣ）６０の入力端子ＩＮ１に入力されると共に、測定装置１にも入力される。測定装置１は、ＩＣ６０がテスト信号に応じて生成した出力信号ＯＵＴ１と、テスト信号を受けて、２つの信号の立上がり又は立下りエッジの差を測定する。測定装置１は、この差に基づいて、ＩＣ６０における遅延時間が所定範囲内に入るように、ＳＷ１１からＳＷ１３のオン・オフを選択し、その選択結果をトリミング装置３に出力する。トリミング装置３は、ＳＷ１１からＳＷ１３のオン・オフ選択結果に基づいて、端子ＣＨ１１からＣＨ１３にスイッチ設定信号を出力して、ＳＷ１１からＳＷ１３の状態を設定する。以上のようにして、遅延時間調整回路の設定が終了し、集積回路６０の遅延時間は所定の範囲内に入る。
【００６３】
図１６は、本発明の第２実施例のＰＤＰ装置のサステイン回路を示す図である。図１６は、図６に対応する図である。第２実施例のＰＤＰ装置の他の部分は、第１実施例と同じである。図６と比較して明らかなように、第２実施例のサステイン回路では、２チャンネルの入出力端子を有する半導体集積回路（ＩＣ）７０Ａを使用してハイサイド出力用半導体素子３１とローサイド出力用半導体素子３３を駆動し、ＩＣ７０Ｂを使用して出力用半導体素子３７と出力用半導体素子４０を駆動している点が、第１実施例とは異なる。
【００６４】
図１７は、第２実施例のサステイン回路で使用するＩＣ７０の構成を示す図である。図示のように、このＩＣ７０は、２チャンネルの入出力端子を有し、一方はハイサイド出力用半導体素子を駆動し、他方はローサイド出力用半導体素子を駆動する。図の上側の回路がハイサイド側を駆動するドライブ回路であり、図７の第１実施例と同じ構成を有している。下側の回路がローサイド側を駆動するドライブ回路であり、ハイサイド側を駆動する回路に比べて、ハイレベルシフト回路６３の替わりに遅延回路７９を有している点が異なる。この遅延回路７９は、ハイレベルシフト回路６３で生じる伝達遅延（プロパゲーションディレイ）と同じ時間だけ信号を遅延させ、ハイサイド側出力信号ＯＵＴ１とローサイド側出力信号ＯＵＴ２の遅延時間の差を小さくすることを目的として設けられている。
【００６５】
図１７に示した回路では、ハイサイド側とローサイド側の２チャンネルを１チップのＩＣで形成しているので、ハイサイド側の入力信号ＩＮ１と出力信号ＯＵＴ１の入出力遅延時間と、ローサイド側の入力信号ＩＮ２と出力信号ＯＵＴ２の入出力遅延時間の差をより小さくできる。これにより、ハイサイド側とローサイド側のパワーＭＯＳＦＥＴを直列接続して駆動するハーフブリッジ回路における駆動タイミングをより正確に設定することができる。したがって、ハイサイド側のパワーＭＯＳＦＥＴとローサイド側のパワーＭＯＳＦＥＴが同時にオン（導通）状態になって貫通電流が流れることがなく、ハイサイド側とローサイド側の両方のパワーＭＯＳＦＥＴを高速で動作させることができる。また、第１実施例と同様に、遅延時間調整回路とその後段の回路を１チップのＩＣで形成しているため、素子のバラツキや周囲温度の変化に対する入出力遅延時間のバラツキを最小限にできる。
【００６６】
なお、図１７の回路で、ＩＮ２を遅延させる遅延時間調整回路７１における容量Ｃ２の容量値を大きくしたり、抵抗Ｒ２０〜Ｒ２３の抵抗値を大きくすることにより、後段の遅延回路７９の分まで遅延時間調整回路７１で遅延させ、遅延回路７９を削除することもできる。この際、抵抗Ｒ２０と並列に接続する抵抗とスイッチからなる直列回路の個数を増加することにより、調整精度を確保できる。
【００６７】
図１８は、本発明の第３実施例のＰＤＰ装置のサステイン回路で使用するＩＣ７０の構成を示す図である。第３実施例のＰＤＰ装置は、サステイン回路で使用するＩＣ７０の構成が異なる以外は、第２実施例と同じ構成を有する。第３実施例で使用するＩＣ７０も、第２実施例と同様に、２チャンネルの入出力端子を有し、ハイサイド・ローサイド駆動方式の出力用半導体素子を駆動するドライブ回路である。図示のように、第３実施例のＩＣ７０は、第２実施例に比べて、ハイサイド側とローサイド側の両方にハイレベルシフト回路を設け、２チャンネルを同じ回路構成としている点が異なる。これにより、第２実施例の回路に比べて、ハイサイド側の入力信号ＩＮ１と出力信号ＯＵＴ１の入出力遅延時間と、ローサイド側の入力信号ＩＮ２と出力信号ＯＵＴ２の入出力遅延時間の差をより一層小さくできる。更に、第２実施例のＩＣ回路では、ＯＵＴ２の出力はＧＮＤ（０Ｖ）を基準にした電圧であったのに対して、第３実施例のＩＣ回路では、ＯＵＴ２の出力は出力基準電圧Ｖｓｓ２を基準にした電圧にすることができる。この出力基準電圧Ｖｓｓ２は、ＧＮＤより高い電圧であれば任意に設定可能であり、ＩＣの使用範囲を広げることができる。
【００６８】
図１９は、本発明の第４実施例のＰＤＰ装置の全体構成を示すブロック図である。ＰＤＰ装置では高精細化が求められており、特許文献２はすべての表示電極間で表示のための発光を行う方式を開示している。この方式はＡＬＩＳ方式と呼ばれるので、ここでもこの語を使用する。ＡＬＩＳ方式の詳細な構成は特許文献３に開示されており、ここでは本発明に関係する点についてのみ簡単に説明する。
【００６９】
図１９に示すように、ＡＬＩＳ方式のＰＤＰでは、ｎ本のＹ電極（第２の電極）１２−Ｏ及び１２−Ｅとｎ＋１本のＸ電極（第１の電極）１１−Ｏ及び１１−Ｅを隣接して交互に配置して、すべての表示電極（Ｙ電極とＸ電極）の間で表示発光を行う。従って、２ｎ＋１本の表示電極で、２ｎ本の表示ラインが形成される。つまり、ＡＬＩＳ方式は、図４の構成と同等の表示電極数で２倍の精細度が実現できる。また、放電空間を無駄なく使用でき、かつ電極などによる遮光が小さいため、高い開口率が得られるので高輝度が実現できるという特徴を有する。ＡＬＩＳ方式では、すべての表示電極間を表示のための放電に利用するが、それらの放電を同時に発生することはできない。そこで、表示を奇数ラインと偶数ラインで時間的に分割して行う、いわゆるインターレース走査を行う。奇数フィールドでは奇数番目の表示ラインで表示を行い、偶数フィールドでは偶数番目の表示ラインで表示を行い、全体としては奇数フィールドと偶数フィールドの表示を合わせた表示が得られる。
【００７０】
Ｙ電極はスキャンドライバ１４に接続されている。スキャンドライバ１４にはスイッチ１６が設けられており、アドレス期間には順にスキャンパルスが印加されるように切り換えられ、維持放電期間には、奇数Ｙ電極１２−Ｏは第１Ｙサステイン回路１９−Ｏに、偶数Ｙ電極１２−Ｅは第２Ｙサステイン回路１９−Ｅに接続されるように切り換えられる。奇数Ｘ電極１１−Ｏは第１Ｘサステイン回路１８−Ｏに、偶数Ｘ電極１１−Ｅは第２Ｘサステイン回路１８−Ｅに接続される。アドレス電極１３は、アドレスドライバ１７に接続される。画像信号処理回路２１と駆動制御回路２０は、第１実施例で説明したのと同様の動作を行う。
【００７１】
図２０は、ＡＬＩＳ方式の維持放電期間における駆動波形を示す図であり、図２０（Ａ）は奇数フィールドの波形を、図２０（Ｂ）は偶数フィールドの波形を示す。奇数フィールドでは、電極Ｙ１とＸ２に電圧Ｖｓを印加し、Ｘ１とＹ２をグランドレベルとし、Ｘ１とＹ１間及びＸ２とＹ２間で、すなわち奇数表示ラインで放電を発生させる。この時、偶数表示ラインのＹ１とＸ２の間の電位差はゼロであり、放電は発生しない。同様に、偶数フィールドでは、電極Ｘ１とＹ２に電圧Ｖｓを印加し、Ｙ１とＸ２をグランドレベルとし、Ｙ１とＸ２間及びＹ２とＸ１間で、すなわち偶数表示ラインで放電を発生させる。リセット期間やアドレス期間の駆動波形についての説明は省略する。
【００７２】
ＡＬＩＳ方式では、同じ電圧が印加される隣接する電極間では放電は生じないが、この印加タイミングにずれが生じると、表示を行わない表示ラインでも一時的に放電が発生し、アドレス期間に書き込まれた壁電荷が減少し、正常な表示が行われないという問題を生じる場合がある。例えば、図２０（Ａ）において、電極Ｙ１にサステインパルスを印加してから遅延して電極Ｘ２にサステインパルスが印加された場合、一時的に電極Ｙ１はＨで電極Ｘ２はＬの状態が発生するので、電極Ｙ１とＸ２の間で誤放電が発生する可能性がある。このような誤放電は電極Ｘ２にサステインパルスが印加されると停止するが、誤放電により電極Ｙ１及びＸ２の壁電荷が減少し、正常な表示発光が行われなくなる場合がある。
【００７３】
図２１は、第４実施例のＰＤＰ装置のサステイン回路を示す図であり、図６及び図１６に対応する図である。図１９の第１Ｘサステイン回路１８−Ｏ、第２Ｘサステイン回路１８−Ｅ、第１Ｙサステイン回路１９−Ｏ、第２Ｙサステイン回路１９−Ｅは、図２１のサステイン回路で構成される。図１６と比較して明らかなように、第４実施例のサステイン回路では、第２実施例と同様に、２チャンネルの入出力端子を有する半導体集積回路（ＩＣ）８０Ａを使用してハイサイド出力用半導体素子３１とローサイド出力用半導体素子３３を駆動し、ＩＣ８０Ｂを使用してハイサイド出力用半導体素子３７とローサイド出力用半導体素子４０を駆動しているが、ハイサイド出力用半導体素子３１は電圧＋Ｖｓ／２の正電圧源に、ローサイド出力用半導体素子３３はＧＮＤでなく電圧−Ｖｓ／２を出力する負電圧源に接続されている点が第２実施例とは異なる。また、容量３９も削除されている。言い換えれば、第４実施例のＰＤＰ装置では、サステイン期間にＸ電極とＹ電極に交互に＋Ｖｓ／２と−Ｖｓ／２の電圧が印加される。
【００７４】
図２２は、第４実施例のサステイン回路に使用するＩＣ８０の構成を示す図である。図１８に示した第３実施例のＩＣに比べて、ローレベルシフト回路６５、７５が設けられている点が異なる。ローレベルシフト回路の具体的な構成例を図２３に示す。図２３に示すように、ローレベルシフト回路は、トランジスタＱ７、抵抗Ｒ１７、Ｒ１８により構成される。ローレベルシフト回路は、ＧＮＤを基準にした信号電圧をＧＮＤより低い負電圧であるローレベル基準電圧ＣＯＭを基準とした信号電圧にシフトする回路である。図２２に示した回路では、極性を合わせるために、図１８に示した回路における比較回路６２の＋端子と−端子の入力を入れ換え、比較回路６２、７２の出力電圧を負極性のパルスに変換している。
【００７５】
第４実施例のＩＣ８０では、出力電圧をＧＮＤ（０Ｖ）より低い電圧にしたい場合でも、正常に動作させることができるので、これを使用すれば、Ｘ電極及びＹ電極に交互に正負の電圧を印加するサステイン回路が実現できる。更に、遅延時間調整回路、比較回路、ローレベルシフト回路、ハイレベルシフト回路および出力増幅回路を１チップの半導体集積回路（ＩＣ）上に形成することにより、これまで説明したのと同様の効果が得られる。特に、第４実施例の構成では、ローレベルシフト回路を含めた形で素子の特性バラツキや周囲温度の変化に対する入出力遅延時間のバラツキを最小限に抑えることができる。更に、２チャンネル分のドライブ回路を内蔵しているため、ハイサイド側のＩＮ１からＯＵＴ１までの遅延時間の温度特性と、ローサイド側のＩＮ２からＯＵＴ２までの遅延時間の温度特性を揃えることができる。これにより、例えば、ＯＵＴ１によって駆動するハイサイド側のパワーＭＯＳＦＥＴと、ＯＵＴ２によって駆動するローサイド側のパワーＭＯＳＦＥＴにより形成されたハーフブリッジ回路において、駆動タイミングをより正確に設定することができる。したがって、ハイサイド側のパワーＭＯＳＦＥＴとローサイド側のパワーＭＯＳＦＥＴが同時にオンして貫通電流が流れることがなくなり、ハイサイドとローサイドの両方のパワーＭＯＳＦＥＴをより高速の動作させることができる。
【００７６】
図２４は、本発明の第５実施例のサステイン回路に使用するＩＣの構成を示す図である。第５実施例のサステイン回路は、図２１に示した第４実施例のサステイン回路において、ＩＣ８０Ａ及び８０Ｂの替わりに、各パワーＭＯＳＦＥＴ３１、３３、３８及び４０を駆動するドライブ回路として図２４のＩＣ８５を使用する構成を有する。なお、図２４のＩＣ８５内に図示の回路と同一の回路を設けて２チャンネルの構成とし、図２１のＩＣ８０Ａ及び８０Ｂの替わりに使用することも可能である。図２５は第５実施例のＩＣ８５における動作波形を示す。
【００７７】
図２４に示すように、第５実施例のＩＣ８５は、遅延時間調整回路６１と、比較回路６２と、ローレベルシフト回路６５と、ハイレベルシフト回路６３と、出力増幅回路６４と、出力パルス検出回路６６と、入出力遅延時間検出回路６７と、入出力遅延時間比較回路６８とを有する。比較回路６２、ローレベルシフト回路６５、ハイレベルシフト回路６３及び出力増幅回路６４は、第４実施例と同じである。
【００７８】
第５実施例の遅延時間調整回路６１は、抵抗Ｒ１０、ＲＩ１、ＲＩ２、ＲＩ３、容量Ｃ１、トランジスタＱＩ１、ＱＩ２、ＱＩ３によって構成される。入出力遅延時間比較回路６８は、抵抗ＲＩ４、容量ＣＩ４、基準電圧源Ｖｒｅｆ、差動増幅回路ＭＩ２によって構成される。出力パルス検出回路６６は、差動増幅回路ＭＩ１によって構成される。
【００７９】
以下、第５実施例のＩＣの動作を説明する。図２４において、出力パルス検出回路６６は、ＯＵＴ１から出力される出力電圧を検出し、図２５の（Ｆ）に示すような、ＧＮＤを基準とした出力パルス検出信号ＶＯ１へ変換する。入出力遅延時間検出回路６７は、出力パルス検出信号ＶＯ１のフロントエッジと、入力信号ＩＮ１のフロントエッジとの差を検出し、図２５の（Ｇ）に示すような、その時間差を示す入出力遅延時間検出パルスＶＯ１として出力している。入出力遅延時間比較回路６８は、入出力遅延時間検出パルスＶＯ１を抵抗ＲＩ４と容量ＣＩ４からなる積分回路で積分して得られる直流電圧ＶＩＯ２と基準電圧Ｖｒｅｆとを比較し、この比較結果に基づいて、差動増幅回路ＭＩ２の出力電圧を変化させる。
【００８０】
遅延時間調整回路６１では、差動増幅回路ＭＩ２の出力電圧に応じて、トランジスタＱＩ１、ＱＩ２、ＱＩ３で構成されたカレントミラー回路の電流Ｉ２が変化し、更に電流Ｉ１が変化する。電流Ｉ１が変化すると、容量Ｃ１を充電する電流が変化するので、抵抗Ｒ１０と容量Ｃ１で構成される成分回路を入力信号ＩＮ１で充電する時の時定数も変化し、電圧Ｖ１１のフロントエッジの立上がりも変化する。Ｖ１２、Ｖ１３及びＯＵＴ１については、図９と同じである。このようにして、入力信号ＩＮ１のフロントエッジと出力パルス検出信号ＶＯ１のフロントエッジの差が一定になるように制御できる。
【００８１】
例えば、図２５の（Ｂ）に示すように、電流Ｉ１が大きい時には、電圧Ｖ１１は点線で示されるような波形になり、電流Ｉ１が小さい時には、電圧Ｖ１１は実線で示されるような波形になる。このように、電圧Ｖ１１の波形の立上がりの傾きを制御することにより、入力信号ＩＮ１と出力ＯＵＴ１のフロントエッジの遅延時間の差を一定保持できる。
【００８２】
サステイン回路のパワーＭＯＳＦＥＴの駆動回路を第５実施例のＩＣで構成することにより、各回路ブロックにおける遅延時間の温度依存性にかかわらず、各ＩＣの入出力遅延時間は所定の値になる。
【００８３】
図２６は、本発明の第６実施例のＰＤＰ装置のサステイン回路の構成を示す図である。第６実施例のサステイン回路は、第４実施例のサステイン回路において、２チャンネルのＩＣを２個使用する替わりに、４チャンネルのＩＣ９０を１個使用する点が特徴である。他は第４実施例と同じであるので、詳しい説明は省略する。
【００８４】
前述のように、低電圧回路と高電圧回路が混在する回路では、２つの回路を分離して、回路間の信号の伝達は光伝達回路により行うことが従来から行われている。図２７は、従来の光伝達回路を用いたプリドライブ回路１００の例を示す。この回路は、ゲートカプラとも呼ばれており、発光部１０２と、受光及び増幅部１０１とを有する。図２７に示すように、発光部１０２は発光素子Ｄ１（例えば発光ダイオード）を有し、受光及び増幅部１０１は、光・電流変換素子Ａ１及びトランジスタＱ１で構成される受光素子（フォトトランジスタ）１０３と、抵抗Ｒ２と、ＰチャンネルＦＥＴＱ２と、ＮチャンネルＦＥＴＱ３とを有する。Ｑ４は出力素子である。
【００８５】
図２７に示した回路では、抵抗Ｒ１を介して入力端子Ｔ１へ入力された入力信号によって、発光素子Ｄ１を発光させている。発光素子Ｄ１で発光された光信号は、光・電流変換素子Ａ１で電気信号に変換され、トランジスタＱ１のベース端子へ供給される。さらに、トランジスタＱ１と抵抗Ｒ１によって電圧増幅され、Ｑ２、Ｑ３によって電流増幅された後、出力端子Ｔ４から出力信号として出力される。図２７に示した回路では、上記出力信号によって、出力素子Ｑ４のスイッチング動作を行っている。図２７において、Ｔ３は電源入力電圧端子、Ｔ５は出力基準端子である。
【００８６】
上記のような光伝達回路を利用したプリドライブ回路をプラズマディスプレイ装置のサステイン回路に使用する場合も、各部品の遅延時間のバラツキが問題なる。また、ディスクリート部品で構成された遅延時間調整回路を、半導体集積回路によって形成されたドライブ回路の外付け回路で構成した場合、上記のように温度特性の違いが問題となる。次に説明する第７実施例の回路は、このような問題を解決する。
【００８７】
本発明の第７実施例のプラズマディスプレイ装置は、第１実施例と同じ全体構成を有し、サステイン回路のプリドライブ回路を、図２８に示した光伝達回路を用いた半導体集積回路で構成している。図２８に示した回路は、受光及び増幅部１１１に、抵抗Ｒ３、コンデンサＣ１で構成された遅延時間調整回路１１２と、テスト信号入力端子Ｐ１を設けた点が、図２７の従来例と異なる。図２８に示した回路では、発光素子Ｄ１で構成される発光部１０２が第１の半導体チップとして、受光及び増幅部１１１が第２の半導体チップとして構成されている。この２つの半導体チップを１つのケースに内蔵しゲートカプラと呼ばれる半導体素子のプリドライブ回路を形成している。
【００８８】
図２９は、第７実施例の半導体装置ＩＣ１１０の受光及び増幅部１１１を有する第２の半導体チップを製造する時の遅延時間の設定方法を説明する図である。図２９に示すように、波形発生回路３で発生したテスト信号ＴＰ１をテスト信号入力端子Ｐ１から受光及び増幅部１１１へ入力する。入力されたテスト信号ＴＰ１は、受光部１０３を介して遅延時間調整回路１１２へ入力される。遅延時間調整回路１１２は、トリミング抵抗Ｒ３、容量Ｃ１から成る時定数回路によって構成され、この時定数回路における時定数を変化させることによって遅延時間を調整している。Ｑ２、Ｑ３は、遅延時間調整回路１１２から供給される信号を電流増幅し、出力端子Ｔ４から出力している。なお、遅延時間調整回路１１２とＱ２、Ｑ３との間に波形整形するための波形整形回路を設ける場合もある。
【００８９】
図２９に示すように、波形発生回路３で発生したテスト信号ＴＰ１は、測定装置１にも入力される。測定装置１は、出力端子Ｔ４から出力される出力信号とテスト信号ＴＰ１の立上り又は立下りエッジのタイミングを比較し、タイミング差を算出する。測定装置１は、タイミング差から、受光及び増幅部１１１における遅延時間が所定範囲内に入るようにするために、トリミング抵抗Ｒ３の抵抗値、すなわちトリミング抵抗Ｒ３のトリミング量を決定し、トリミング量を示すデータをトリミング装置２に送る。トリミング装置２は、測定装置１から送られたトリミング量を示すデータに基づいて、トリミング抵抗Ｒ３のトリミングを行う。トリミング方法としては、例えば、半導体チップ上に形成された抵抗Ｒ３にレーザ光線を照射して抵抗をカットし、抵抗値を変化させる方法が用いられる。以上のようにしてトリミングを行うことにより、第２の半導体チップに形成された受光及び増幅部１１１おける遅延時間を所定範囲内に設定することができる。第７実施例の半導体集積回路（ＩＣ）では、受光素子Ａ１、増幅回路、遅延時間調整回路１１２を同じ半導体チップ内に形成しているため、周囲温度の変化に対する遅延時間の変化（温度特性）を合わせることができる。よって、温度特性の部品間バラツキも小さくできる。なお、発光素子Ｄ１は非常に高速に動作し、遅延時間が小さい上に、そのバラツキも小さいので、発光部１０２における遅延時間及びそのバラツキは無視することが可能であり、受光及び増幅部１１１における遅延時間が所定範囲内に入れば問題はない。
【００９０】
図３０は、第７実施例の半導体集積回路において遅延時間を設定する時の他の方法を示す図である。図３０に示す方法は、波形発生装置３の替わりに発光装置４を用いている点が、図２９に示した方法と異なる。発光装置４は、第２の半導体チップにおける受光素子へ、テスト信号である光信号を供給すると同時に、光信号と同期した信号を測定装置１へ供給している。受光部１０３は、光信号に応答して信号を発生し、遅延時間調整回路１１２へ供給する。後は、図２９に示した方法と同じである。図３０に示した方法は、図２９に示した方法に比べて、実際に使用される状態と同じように、受光素子Ａ１に入射される光信号に応じて受光部１０３で信号を発生させており、半導体集積回路１１１における遅延時間をより正確に調整可能である。
【００９１】
図３１は、第７実施例の半導体集積回路において遅延時間を設定する時の他の方法を示す図である。図３１に示す方法で遅延時間を設定する遅延時間調整回路１１２は、トリミング抵抗の替わりに、並列に接続した抵抗Ｒ４とスイッチＳＷ３及び抵抗Ｒ５とスイッチＳＷ５を直列に接続した回路を用いている点が、図２８に示した第７実施例の半導体装置の遅延時間調整回路と異なる。スイッチＳＷ４及びＳＷ５は、図１１から図１３に示した構成で実現でき、スイッチのオン・オフを選択することにより、遅延時間が調整できる。図３１に示す方法は、図３０に示す方法と同様に発光装置４を使用する。トリミング装置２は、測定装置１からの設定データに基づいて、スイッチＳＷ４及びＳＷ５のオン・オフを設定する。
【００９２】
図３２は、第７実施例の半導体集積回路において遅延時間を設定する時の他の方法を示す図である。図３１に示す方法で遅延時間を設定する遅延時間調整回路１１２は、トリミング抵抗Ｒ３の替わりに、電流を調整可能な定電流回路を設けた点が、図２８に示した遅延時間調整回路１１２と異なる。定電流回路は、ＰＮＰ接合型トランジスタＱ５と抵抗Ｒ８を高電位側電源線と容量Ｃ１の端子間に接続し、定電圧源Ｖｒｅｆの電圧をＱ５のソースに印加し、抵抗Ｒ６とスイッチＳＷ６から成る直列回路、及び抵抗Ｒ７とスイッチＳＷ７から成る直列回路を抵抗Ｒ８に並列に接続して構成している。この定電流回路では、スイッチＳＷ６、ＳＷ７のオン・オフを選択することにより、トランジスタＱ５を介して容量Ｃ１を充電する電流値を変化させ、遅延時間の調整を行っている。
図３２に示した方法は、図３０及び図３１に示した方法と同様に、発光装置４を使用している。
【００９３】
以上、本発明の実施例を説明したが、各種の変形例が可能であり、各実施例の特徴部分を他の実施例に適用することも可能である。例えば、第１から第５実施例で説明した構成を、第６実施例のように４チャンネルを有するＩＣに適用するこができる。また、第５実施例の入力信号と出力信号のフロントエッジを比較する構成を、負電圧を使用しない構成に適用することも可能である。
また、図１４に示した遅延時間調整回路を第７実施例の遅延時間調整回路に適用することも可能である。
【００９４】
（付記１）
半導体素子を駆動する半導体集積回路であって、
入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる遅延時間調整回路と、
該遅延時間調整回路の出力信号を、所定の電圧と比較する比較回路と、
該比較回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記半導体素子を駆動する信号を出力する出力増幅回路とを備え、
前記遅延時間調整回路、前記比較回路、前記ハイレベルシフト回路及び前記出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。（１）
【００９５】
（付記２）
半導体素子を駆動する半導体集積回路であって、
入力信号の立ち上がりエッジ、又は立下りエッジの遅延量を変化させる遅延時間調整回路と、
該遅延時間調整回路の出力信号を所定電圧を比較する比較回路と、
該比較回路の出力信号を、ローレベル基準電圧を基準とした信号へシフトするローレベルシフト回路と、
該ローレベルシフト回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記半導体素子を駆動する信号を出力する出力増幅回路とを備え、
前記遅延時間調整回路、前記比較回路、前記ローレベルシフト回路、前記ハイレベルシフト回路及び前記出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。（２）
【００９６】
（付記３）
前記遅延時間調整回路は、１チップの当該半導体集積回路内に形成された抵抗、スイッチ、又は容量を備える付記１又は２に記載の半導体集積回路。（３）
【００９７】
（付記４）
前記遅延時間調整回路は、１チップの当該半導体集積回路内に形成され、直列に接続された抵抗及びスイッチの列を複数個並列に接続した抵抗列回路と、１チップの当該半導体集積回路内に形成され、前記抵抗列回路とグランド端子間に接続された容量とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する付記３に記載の半導体集積回路。（４）
【００９８】
（付記５）
前記遅延時間調整回路は、１チップの当該半導体集積回路内に形成され、直列に接続され容量及びスイッチの列を複数個並列に接続した容量列回路と、１チップの当該半導体集積回路内に形成され、前記容量列回路と入力端子間に接続された抵抗とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する付記３に記載の半導体集積回路。（５）
【００９９】
（付記６）
前記スイッチは、バイポーラトランジスタを有し、導通状態にする時には、前記バイポーラトランジスタのエミッタ・ベース間に高電圧を印加することにより、前記エミッタ・ベース間接合を短絡させる付記３から５のいずれかに記載の半導体集積回路。
【０１００】
（付記７）
前記スイッチは、１チップの当該半導体集積回路内に形成されたスイッチ用抵抗又はスイッチ用アルミニューム配線を有し、遮断状態にする時には、前記スイッチ用抵抗又はスイッチ用アルミニューム配線を切断する付記３から５のいずれかに記載の半導体集積回路。
【０１０１】
（付記８）
前記遅延時間調整回路により生じる信号の遅延時間の温度特性と、前記遅延時間調整回路以外の回路により生じる信号の遅延時間の温度特性は、略一致している付記１から７のいずれかに記載の半導体集積回路。
【０１０２】
（付記９）
半導体素子を駆動する駆動回路であって、
入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる遅延時間調整回路と、
該遅延時間調整回路の出力信号を、所定の電圧と比較する比較回路と、
該比較回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記半導体素子を駆動する信号を出力する出力増幅回路とを備え、
前記遅延時間調整回路により生じる信号の遅延時間の温度特性と、前記遅延時間調整回路以外の回路により生じる信号の遅延時間の温度特性は、略一致していることを特徴とする駆動回路。（６）
【０１０３】
（付記１０）
前記遅延時間調整回路は、１チップの当該半導体集積回路内に形成されたトリミング抵抗と、前記トリミング抵抗に接続された容量とを備え、
前記トリミング抵抗をレーザでトリミングすることにより遅延時間を調整する付記１又は２に記載の半導体集積回路。
【０１０４】
（付記１１）
第１及び第２の半導体素子を駆動する半導体集積回路であって、
第１の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第１の遅延時間調整回路と、
該第１の遅延時間調整回路の出力信号を、所定の電圧と比較する第１の比較回路と、
該第１の比較回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記第１の半導体素子を駆動する第１信号を出力する第１の出力増幅回路と、
第２の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第２の遅延時間調整回路と、
前記第２の遅延時間調整回路の出力信号を、所定の電圧と比較する第２の比較回路と、
該第２の比較回路の出力信号を増幅して、前記第２の半導体素子を駆動する第２信号を出力する第２の出力増幅回路とを備え、
前記第１の遅延時間調整回路、前記第１の比較回路、前記ハイレベルシフト回路、前記第１の出力増幅回路、前記第２の遅延時間調整回路、前記第２の比較回路及び前記第２の出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。
【０１０５】
（付記１２）
第１及び第２の半導体素子を駆動する半導体集積回路であって、
第１の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第１の遅延時間調整回路と、
該第１の遅延時間調整回路の出力信号を、所定の電圧と比較する第１の比較回路と、
該第１の比較回路の出力信号を、第１の出力基準電圧を基準とした信号へシフトする第１のハイレベルシフト回路と、
該第１のハイレベルシフト回路の出力信号を増幅して、前記第１の半導体素子を駆動する第１信号を出力する第１の出力増幅回路と、
第２の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第２の遅延時間調整回路と、
該第２の遅延時間調整回路の出力信号を、所定の電圧と比較する第２の比較回路と、
該第２の比較回路の出力信号を、第２の出力基準電圧を基準とした信号へシフトする第２のハイレベルシフト回路と、
該第２のハイレベルシフト回路の出力信号を増幅して、前記第２の半導体素子を駆動する第２信号を出力する第２の出力増幅回路とを備え、
前記第１の遅延時間調整回路、前記第１の比較回路、前記第１のハイレベルシフト回路、前記第１の出力増幅回路、前記第２の遅延時間調整回路、前記第２の比較回路、前記第２のハイレベルシフト回路及び前記第２の出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。
【０１０６】
（付記１３）
第１及び第２の半導体素子を駆動する半導体集積回路であって、
第１の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第１の遅延時間調整回路と、
該第１の遅延時間調整回路の出力信号を、所定の電圧と比較する第１の比較回路と、
該第１の比較回路の出力信号を、第１のローレベル基準電圧を基準とした信号へシフトする第１のローレベルシフト回路と、
該第１のローレベルシフト回路の出力信号を、出力基準電圧を基準とした信号へシフトするハイレベルシフト回路と、
該ハイレベルシフト回路の出力信号を増幅して、前記第１の半導体素子を駆動する第１信号を出力する第１の出力増幅回路と、
第２の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第２の遅延時間調整回路と、
該第２の遅延時間調整回路の出力信号を、所定の電圧と比較する第２の比較回路と、
該第２の比較回路の出力信号を、第２のローレベル基準電圧を基準とした信号へシフトする第２のローレベルシフト回路と、
該第２のローレベルシフト回路の出力信号を増幅して、前記第２の半導体素子を駆動する第２信号を出力する第２の出力増幅回路とを備え、
前記第１の遅延時間調整回路、前記第１の比較回路、前記第１のローレベルシフト回路、前記ハイレベルシフト回路、前記第１の出力増幅回路、前記第２の遅延時間調整回路、前記第２の比較回路、前記第２のローレベルシフト回路及び前記第２の出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。
【０１０７】
（付記１４）
第１及び第２の半導体素子を駆動する半導体集積回路であって、
第１の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第１の遅延時間調整回路と、
該第１の遅延時間調整回路の出力信号を、所定の電圧と比較する第１の比較回路と、
該第１の比較回路の出力信号を、第１のローレベル基準電圧を基準とした信号へシフトする第１のローレベルシフト回路と、
該第１のローレベルシフト回路の出力信号を、第１の出力基準電圧を基準とした信号へシフトする第１のハイレベルシフト回路と、
該第１のハイレベルシフト回路の出力信号を増幅して、前記第１の半導体素子を駆動する第１信号を出力する第１の出力増幅回路と、
第２の入力信号の立ち上がりエッジ、又は立下りエッジを遅延させ、その遅延量を変化させる第２の遅延時間調整回路と、
該第２の遅延時間調整回路の出力信号を、所定の電圧と比較する第２の比較回路と、
該第２の比較回路の出力信号を、第２のローレベル基準電圧を基準とした信号へシフトする第２のローレベルシフト回路と、
該第２のローレベルシフト回路の出力信号を、第２の出力基準電圧を基準とした信号へシフトする第２のハイレベルシフト回路と、
該第２のハイレベルシフト回路の出力信号を増幅して、前記第２の半導体素子を駆動する第２信号を出力する第２の出力増幅回路とを備え、
前記第１の遅延時間調整回路、前記第１の比較回路、前記第１のローレベルシフト回路、前記第１のハイレベルシフト回路、前記第１の出力増幅回路、前記第２の遅延時間調整回路、前記第２の比較回路、前記第２のローレベルシフト回路、前記第２のハイレベルシフト回路及び前記第２の出力増幅回路が１チップ上に形成されていることを特徴とする半導体集積回路。
【０１０８】
（付記１５）
前記第１及び第２の遅延時間調整回路は、１チップの当該半導体集積回路内に形成された抵抗、スイッチ、又は容量を備える付記１１から１４のいずれかに記載の半導体集積回路。
【０１０９】
（付記１６）
前記第１及び第２の遅延時間調整回路は、１チップの当該半導体集積回路内に形成され、直列に接続された抵抗及びスイッチの列を複数個並列に接続した抵抗列回路と、１チップの当該半導体集積回路内に形成され、前記抵抗列回路とグランド端子間に接続された容量とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する付記１５に記載の半導体集積回路。
【０１１０】
（付記１７）
前記第１及び第２の遅延時間調整回路は、１チップの当該半導体集積回路内に形成され、直列に接続された容量及びスイッチの列を複数個並列に接続した容量列回路と、１チップの当該半導体集積回路内に形成され、前記容量列回路と入力端子間に接続された抵抗とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する付記１５に記載の半導体集積回路。
【０１１１】
（付記１８）
前記スイッチは、バイポーラトランジスタを有し、導通状態にする時には、前記バイポーラトランジスタのエミッタ・ベース間に高電圧を印加することにより、前記エミッタ・ベース間接合を短絡させる付記１５から１７のいずれかに記載の半導体集積回路。
【０１１２】
（付記１９）
前記スイッチは、１チップの当該半導体集積回路内に形成されたスイッチ用抵抗を有し、遮断状態にする時には、前記スイッチ用抵抗に過電流を流して切断する付記１５から１７のいずれかに記載の半導体集積回路。
【０１１３】
（付記２０）
前記スイッチは、１チップの当該半導体集積回路内に形成されたスイッチ用抵抗を有し、遮断状態にする時には、前記スイッチ用抵抗をレーザで切断する付記１５から１７のいずれかに記載の半導体集積回路。
【０１１４】
（付記２１）
前記スイッチは、１チップの当該半導体集積回路内に形成されたスイッチ用アルミニューム配線を有し、遮断状態にする時には、前記スイッチ用アルミニューム配線に過電流を流して切断する付記１５から１７のいずれかに記載の半導体集積回路。
【０１１５】
（付記２２）
前記第１及び第２の遅延時間調整回路は、１チップの当該半導体集積回路内に形成されたトリミング抵抗と、前記トリミング抵抗に接続された容量とを備え、
前記トリミング抵抗をレーザでトリミングすることにより遅延時間を調整する付記１１から１４のいずれかに記載の半導体集積回路。
【０１１６】
（付記２３）
入力端子、及び前記入力端子から入力された電気信号を光信号に変換する発光素子を備えた第１の半導体チップと、
前記発光素子から発光された光信号を電気信号に変換する受光素子、及び前記受光素子から得られた電気信号を増幅する増幅回路を備えた第２の半導体チップと、を１つのパッケージ内に収容した半導体集積回路であって、
前記第２の半導体チップは、前記受光素子から得られた電気信号の立上がりエッジ又は立下がりエッジを遅延させ、遅延時間を調整可能な遅延時間調整回路を備えることを特徴とする半導体集積回路。（７）
【０１１７】
（付記２４）
前記第２の半導体チップは、テスト信号入力端子を備える付記２３に記載の半導体集積回路。
【０１１８】
（付記２５）
前記遅延時間調整回路は、前記第２の半導体チップ内に形成された抵抗、スイッチ、又は容量を備える付記２３又は２４に記載の半導体集積回路。
【０１１９】
（付記２６）
前記遅延時間調整回路は、前記第２の半導体チップ内に形成され、直列に接続された抵抗及びスイッチの列を複数個並列に接続した抵抗列回路と、前記抵抗列回路とグランド端子間に接続された容量とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する付記２５に記載の半導体集積回路。
【０１２０】
（付記２７）
前記遅延時間調整回路は、前記第２の半導体チップ内に形成され、直列に接続され容量及びスイッチの列を複数個並列に接続した容量列回路と、前記容量列回路と入力端子間に接続された抵抗とを備え、
前記複数のスイッチの開閉によって遅延時間を調整する付記２５に記載の半導体集積回路。
【０１２１】
（付記２８）
前記スイッチは、バイポーラトランジスタを有し、導通状態にする時には、前記バイポーラトランジスタのエミッタ・ベース間に高電圧を印加することにより、前記エミッタ・ベース間接合を短絡させる付記２５から２７のいずれかに記載の半導体集積回路。
【０１２２】
（付記２９）
前記スイッチは、前記第２の半導体チップ内に形成されたスイッチ用抵抗又はスイッチ用アルミニューム配線を有し、遮断状態にする時には、前記スイッチ用抵抗又はスイッチ用アルミニューム配線を切断する付記２５から２７のいずれかに記載の半導体集積回路。
【０１２３】
（付記３０）
前記遅延時間調整回路は、定電流回路と容量で構成され、前記定電流回路の電流値を変化することにより遅延時間が変化する付記２３又は２４に記載の半導体集積回路。
【０１２４】
（付記３１）
前記定電流回路は、前記容量に出力端子が接続されたトランジスタと、前記トランジスタの入力端子に接続された電流調整抵抗と、前記トランジスタの制御端子に接続された定電圧回路とによって構成される付記３０に記載の半導体集積回路。
【０１２５】
（付記３２）
前記定電流回路は、前記電流調整抵抗と並列に設けられ、直列に接続された抵抗及びスイッチの少なくとも１つの列を備え、前記スイッチの開閉により前記容量へ供給する電流が変化する付記３１に記載の半導体集積回路。
【０１２６】
（付記３３）
前記遅延時間調整回路により生じる信号の遅延時間の温度特性と、前記遅延時間調整回路以外の回路により生じる信号の遅延時間の温度特性は、略一致している付記２３から３２のいずれかに記載の半導体集積回路。
【０１２７】
（付記３４）
前記第２の半導体チップ上に形成された前記遅延時間調整回路により生じる信号の遅延時間の温度特性と、前記第２の半導体チップ上に形成された前記遅延時間調整回路以外の回路により生じる信号の遅延時間の温度特性は、略一致している付記２３から３２のいずれかに記載の半導体集積回路。
【０１２８】
（付記３５）
プラズマディスプレイパネルの電極を駆動するための半導体素子のプリドライブ回路に、付記１から８及び１０から３４のいずれかに記載の半導体集積回路又は付記９に記載の駆動回路を使用したプラズマディスプレイ装置。（８）
【０１２９】
（付記３６）
前記プリドライブ回路は、サステインパルスを供給するサステイン回路用出力素子を駆動する回路である付記３５に記載のプラズマディスプレイ装置。（９）
【０１３０】
（付記３７）
交互に隣接して配置された複数の第１電極及び複数の第２電極と、
前記複数の第１電極に放電電圧を印加する半導体素子を有する第１電極駆動回路と、
前記複数の第２電極に放電電圧を印加する半導体素子を有する第２電極駆動回路とを備え、隣接する前記第１電極と前記第２電極間で放電を発生させるプラズマディスプレイ装置であって、
前記第１電極駆動回路又は前記第２電極駆動回路は、前記半導体素子を駆動する駆動回路として、付記１から８及び１０から３４のいずれかに記載の半導体集積回路又は付記９に記載の駆動回路を備えることを特徴とするプラズマディスプレイ装置。（１０）
【産業上の利用可能性】
【０１３１】
以上説明したように、本発明によれば、周囲温度が変動した場合でも、各出力用半導体素子を駆動する各ドライブ回路の出力信号は最適な状態に保持されるので、ＰＤＰ装置における消費電力を低い状態に維持し、安定して動作させることが可能である。これにより、低消費電力の高信頼性のプラズマディスプレイ装置が実現できる。
【図面の簡単な説明】
【０１３２】
【図１】プラズマディスプレイ（ＰＤＰ）装置のサステイン回路の従来例の構成を示す図である。
【図２】図１のサステイン回路の動作を示す図である。
【図３】電力回収回路でのタイミングずれの影響を説明する図である。
【図４】本発明の第１実施例のＰＤＰ装置の全体構成を示すブロック図である。
【図５】第１実施例のＰＤＰ装置の駆動波形を示す図である。
【図６】第１実施例のサステイン回路の構成を示す図である。
【図７】第１実施例のサステイン回路に使用する半導体集積回路（ＩＣ）の構成を示す図である。
【図８】第１実施例のハイレベルシフト回路と出力増幅回路の構成を示す図である。
【図９】第１実施例の動作波形を示す図である。
【図１０】本発明の効果を説明する図である。
【図１１】第１実施例の遅延時間調整回路の具体的な構成例を示す図である。
【図１２】第１実施例の遅延時間調整回路の具体的な構成例を示す図である。
【図１３】第１実施例の遅延時間調整回路の具体的な構成例を示す図である。
【図１４】第１実施例の遅延時間調整回路の別の構成例を示す図である。
【図１５】第１実施例で使用する半導体集積回路（ＩＣ）の遅延時間の設定方法を示す図である。
【図１６】本発明の第２実施例のサステイン回路の構成を示す図である。
【図１７】第２実施例のサステイン回路に使用する半導体集積回路（ＩＣ）の構成を示す図である。
【図１８】第３実施例のサステイン回路に使用する半導体集積回路（ＩＣ）の構成を示す図である。
【図１９】本発明の第４実施例のＰＤＰ装置の全体構成を示すブロック図である。
【図２０】第４実施例のＰＤＰ装置における維持放電期間の駆動波系を示す図である。
【図２１】第４実施例のサステイン回路の構成を示す図である。
【図２２】第４実施例のサステイン回路に使用する半導体集積回路（ＩＣ）の構成を示す図である。
【図２３】ローレベルシフト回路の構成を示す図である。
【図２４】第５実施例のサステイン回路に使用する半導体集積回路（ＩＣ）の構成を示す図である。
【図２５】第５実施例の半導体集積回路（ＩＣ）の動作波形を示す図である。
【図２６】第６実施例のサステイン回路の構成を示す図である。
【図２７】従来の光伝達回路を用いたプリドライブ回路の構成を示す図である。
【図２８】本発明の第７実施例の光伝達回路を用いたプリドライブ回路の構成を示す図である。
【図２９】第７実施例のプリドライブ回路の遅延時間の設定方法を示す図である。
【図３０】第７実施例のプリドライブ回路の遅延時間の他の設定方法を示す図である。
【図３１】第７実施例のプリドライブ回路の遅延時間の他の設定方法を示す図である。
【図３２】第７実施例のプリドライブ回路の遅延時間の他の設定方法を示す図である。
【符号の説明】
【０１３３】
１０    プラズマディスプレイパネル
１４    スキャンドライバ
１７    アドレス回路
１８    Ｘサステイン回路
１９    Ｙサステイン回路
３１、３３、３７、４０    出力用半導体素子（パワーＭＯＳＦＥＴ）
６０、６０Ａ−６０Ｄ、８０、８０Ａ、８０Ｂ、８５、９０    半導体集積回路（ＩＣ）
６１    遅延時間調整回路
６２    比較回路
６３    ハイレベルシフト回路
６４    出力増幅回路
６５    ローレベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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