(57)【要約】【課題】  差動増幅回路をＣＭＯＳで構成される演算増幅器において、強反転領域でも全入力範囲でトランスコンダクタンスを一定にする。【解決手段】  Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１は、電圧制御部２、差動入力段３、及び出力段４から構成されている。電圧制御部２は、Ｎｃｈ  ＭＯＳトランジスタＮ３乃至Ｎｃｈ  ＭＯＳトランジスタＮ６、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御し、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１を全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作するようにできる。【選択図】  図１
2006237956.tif 000002
【特許請求の範囲】
【請求項１】
差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、
前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部と、
を具備することを特徴とする演算増幅器。
【請求項２】
差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、
前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部と、
前記差動入力段から出力された信号を増幅して出力する出力段と、
を具備することを特徴とする演算増幅器。
【請求項３】
前記電圧制御部は、高電位側電源側と低電位側電源側の間に縦続接続され、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースがゲートに接続される第３のＮｃｈ  ＭＯＳトランジスタと、前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースがゲートに接続される第３のＰｃｈ  ＭＯＳトランジスタとを具備することを特徴とする請求項１又は２に記載の演算増幅器。
【請求項４】
前記電圧制御部は、定電流源を流れる一定な電流と前記第３のＮｃｈ  ＭＯＳトランジスタ及び前記第３のＰｃｈ  ＭＯＳトランジスタを流れる電流を比較し、その電流差をゼロにするように負帰還動作する負帰還制御手段を具備することを特徴とする請求項３に記載の演算増幅器。
【請求項５】
前記負帰還制御手段は、負帰還動作の負帰還ループ安定用のコンデンサを具備することを特徴とする請求項４に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器（operational  amplifier  オペアンプとも呼称される）に係り、特に演算増幅器の入力範囲が供給電源の最小値から最大値までの全範囲でＲａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器は、入力信号を増幅し、増幅した出力信号を出力し、初期増幅する入力段と駆動機能を提供して更なる増幅も可能とする出力段とを含む。演算増幅器の入力段には、初期利得を提供し、増幅器に一定のバンド幅と一定な利得を与えるためにトランスコンダクタンス（ｇｍとも呼称される）が一定なＲａｉｌ  ｔｏ  Ｒａｉｌ動作する差動増幅回路が一般的に用いられている（例えば、特許文献１参照。）。
【０００３】
近年、電子機器の低消費電力化及び多機能化の進展に伴い、 差動増幅回路などをＣＭＯＳで構成されるＲａｉｌ  ｔｏ  Ｒａｉｌ動作の演算増幅器が多用されている。ところが、特許文献１などに記載される演算増幅器においては、入力段の差動増幅回路を構成するＰｃｈ  ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ及びＮｃｈ  ＭＯＳトランジスタが弱反転領域では全入力範囲でトランスコンダクタンス（ｇｍ）を一定にできるが、強反転領域では全入力範囲でトランスコンダクタンス（ｇｍ）を一定にできないという問題点がある。
【特許文献１】特開２００２−１８５２７２号公報（頁９、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、差動増幅回路をＣＭＯＳで構成し、強反転領域でも全入力範囲でトランスコンダクタンスを一定にできる演算増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の演算増幅器は、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の演算増幅器は、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部と、前記差動入力段から出力された信号を増幅して出力する出力段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、差動増幅回路をＣＭＯＳで構成し、強反転領域でも全入力範囲でトランスコンダクタンスを一定にできる演算増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ  ｔｏ  ＲａｉｌオペアンプをＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）で構成している。
【００１０】
図１に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１は、電圧制御部２、差動入力段３、及び出力段４から構成され、全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作する。
【００１１】
電圧制御部２は、Ｎｃｈ  ＭＯＳトランジスタＮ３乃至Ｎｃｈ  ＭＯＳトランジスタＮ６、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する。
【００１２】
Ｐｃｈ  ＭＯＳトランジスタＰ３は、ソースがノードｎｄ３に接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ３のドレイン（ノードｎｄ１）に接続され、ゲートに、例えば、ＢＧＲ（Band  Gap  Reference）回路などの基準電圧発生回路から出力された基準電圧Ｖ１が入力される。そして、Ｐｃｈ  ＭＯＳトランジスタＰ３は、差動対をなすＮｃｈ  ＭＯＳトランジスタＮ１とＮｃｈ  ＭＯＳトランジスタＮ２、及び差動対をなすＰｃｈ  ＭＯＳトランジスタＰ１とＰｃｈ  ＭＯＳトランジスタＰ２に流れる電流分割用として動作し、定電流源５に流れる定電流Ｉｂ１をＩｂ１×αとＩｂ１×（１−α）に分割する。ここで、αは電流分割比であり、入力電圧Ｖｉｎの変化により０〜１まで変化する。
【００１３】
Ｎｃｈ  ＭＯＳトランジスタＮ３は、ゲートがドレイン（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ４は、ドレインがノードｎｄ４に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮ３のゲート及びＮｃｈ  ＭＯＳトランジスタＮ３のドレイン（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ５は、ドレインがノードｎｄ１に接続され、ゲートがノードｎｄ２に接続され、ソースが低電位側電源Ｖｓｓに接続されている。コンデンサＣ１は、一端がノードｎｄ１に接続され、他端がノードｎｄ２に接続されている。ここで、Ｎｃｈ  ＭＯＳトランジスタＮ３及びＮｃｈ  ＭＯＳトランジスタＮ４は、Ｗｇ（ゲート幅）／Ｌｇ（ゲート長）が１：１の比からなるカレントミラー回路を構成している。
【００１４】
Ｎｃｈ  ＭＯＳトランジスタＮ６は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートがノードｎｄ３に接続され、ソースがＰｃｈ  ＭＯＳトランジスタＰ４のソースに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ４は、ゲートがノードｎｄ４に接続され、ドレインがノードｎｄ２に接続されている。定電流源６は、一端がノードｎｄ２に接続され、他端が低電位側電源Ｖｓｓに接続され定電流Ｉｂ２を発生する。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１５】
差動入力段３は、Ｎｃｈ  ＭＯＳトランジスタＮ１、Ｎｃｈ  ＭＯＳトランジスタＮ２、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐｃｈ  ＭＯＳトランジスタＰ２、及び定電流源５から構成され、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２がＮｃｈの差動対をなし、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２がＰｃｈの差動対をなす。
【００１６】
定電流源５は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ３に接続され定電流Ｉｂ１を発生する。Ｎｃｈ  ＭＯＳトランジスタＮ１は、ドレインがノードｎｄ６に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードｎｄ４に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ２は、ドレインがノードｎｄ５に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ソースがノードｎｄ４に接続されている。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースがノードｎｄ３に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ドレインがノードｎｄ９に接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ２は、ソースがノードｎｄ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ドレインがノードｎｄ８に接続されている。
【００１８】
出力段４は、Ｎｃｈ  ＭＯＳトランジスタＮ７、Ｎｃｈ  ＭＯＳトランジスタＮ８、Ｐｃｈ  ＭＯＳトランジスタＰ５、Ｐｃｈ  ＭＯＳトランジスタＰ６、及び抵抗Ｒ１乃至抵抗Ｒ４から構成され、差動入力電圧差（ΔＶｉｎ）をＭＯＳトランジスタで増幅する出力変換回路として動作する。
【００１９】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ５に接続されている。抵抗Ｒ２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ６に接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ５は、ソースがノードｎｄ５に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰ６のゲートに接続され、ゲートに、例えば、ＢＧＲ回路などの基準電圧発生回路から出力された基準電圧Ｖ２が入力され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ７のドレインに接続されている。
【００２０】
Ｐｃｈ  ＭＯＳトランジスタＰ６は、ソースがノードｎｄ６に接続され、ゲートに基準電圧Ｖ２が入力され、ドレインがノードｎｄ７に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ７は、ゲートがドレイン及びＮｃｈ  ＭＯＳトランジスタＮ８のゲートに接続され、ソースがノードｎｄ８に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ８は、ドレインがノードｎｄ７に接続され、ソースがノードｎｄ９に接続されている。ここで、Ｎｃｈ  ＭＯＳトランジスタＮ７及びＮｃｈ  ＭＯＳトランジスタＮ８は、Ｗｇ／Ｌｇが１：１の比からなるカレントミラー回路を構成している。
【００２１】
抵抗Ｒ３は、一端がノードｎｄ８に接続され、他端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ４は、一端がノードｎｄ９に接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ノードｎｄ７からＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１の一定電流である出力電流Ｉｏｕｔが出力される。
【００２２】
次に、電圧制御部２の差動入力段２のソース間電圧制御動作について詳述する。ここで、差動対をなすＮｃｈ  ＭＯＳトランジスタＮ１のＷｇ／ＬｇとＮｃｈ  ＭＯＳトランジスタＮ６のＷｇ／Ｌｇとの比が１：Ｋに設定され、差動対をなすＰｃｈ  ＭＯＳトランジスタＰ１のＷｇ／ＬｇとＰｃｈ  ＭＯＳトランジスタＰ４のＷｇ／Ｌｇとの比が１：Ｋに設定されている。
【００２３】
そして、Ｎｃｈ  ＭＯＳトランジスタＮ６及びＰｃｈ  ＭＯＳトランジスタＰ４を流れる電流（Ｉｄｏ）は、定電流源６を流れる定電流Ｉｂ２と比較され、その電流差がゼロになるようにＮｃｈ  ＭＯＳトランジスタＮ３、Ｎｃｈ  ＭＯＳトランジスタＮ４、及びＮｃｈ  ＭＯＳトランジスタＮ５の負帰還動作を行う。なお、コンデンサＣ１は、負帰還ループ安定用（発振防止用）として挿入されている。
【００２４】
強反転領域で、Ｎｃｈ  ＭＯＳトランジスタＮ１に流れるドレイン電流（Ｉｄｎ）とＰｃｈ  ＭＯＳトランジスタＰ１に流れるドレイン電流（Ｉｄｐ）は、それぞれ、
Idn=(μnεoxεoWgn／２toxLgn)×{(Vgsn−Vthn)２}・・・・・・・・・・式（１）
Idp=(μpεoxεoWgp／２toxLgp)×{(Vgsp−Vthp)２}・・・・・・・・・・式（２）
と表される。なお、μnはエレクトロンの移動度、μpはホールの移動度、εoxはゲート絶縁膜の誘電率、εoは比誘電率、Wgn及びWgpはゲート幅、toxはゲート絶縁膜厚、Lgn及びLgpはゲート長、Ｖgsn及びＶgspはゲート−ソース間電圧、Ｖthn及びＶthpは閾値電圧である。そして、(μnεoxεoWgn／２toxLgn)は定数Ａ、(μpεoxεoWgp／２toxLgp)は定数Ｂと、それぞれ表すことができる。
【００２５】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路と、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路とのトランスコンダクタンス（ｇｍ）を一致させるためにＡ＝Ｂとなるように設計する。
【００２６】
ゲート−ソース間電圧であるＶgsn及びＶgspは、式（１）、式（２）から、
Vgsn=Vthn+(Idn／A)１／２・・・・・・・・・・式（３）
Vgsp=Vthp+(Idp／A)１／２・・・・・・・・・・式（４）
と表され、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路と、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路のソース間電圧（Ｖａ−ｂ）は、
Va-b=Vthn+(Idn／A)１／２+Vthp+(Idp／A)１／２・・・・・・・・・・式（５）
と表される。そして、Ｎｃｈ  ＭＯＳトランジスタＮ６及びＰｃｈ  ＭＯＳトランジスタＰ４を流れる電流（Ｉｄｏ）は、
Ido=KA(Vgsn1−Vthn)１／２=KA(Vgsp1−Vthp)１／２・・・・・・・・・式（６）
と表せる。なお、Vgsn1はＮｃｈ  ＭＯＳトランジスタＮ６のゲート−ソース間電圧、Vgsp1はPｃｈ  ＭＯＳトランジスタＰ４のゲート−ソース間電圧である。
【００２７】
差動増幅回路のソース間電圧（Ｖａ−ｂ）は、
Va-b=Vgsn1+Vgsp1=２(Ido／KA)１／２＋Vthn+Vthp・・・・・・・・・式（７）
と表せる。そして、式（５）及び式（７）から、
(Idn)１／２+(Idp)１／２=２(Ido／K)１／２・・・・・・・・・・式（８）
と表すことができ、この式（８）は、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路を流れる電流と、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路を流れる電流と、Ｎｃｈ  ＭＯＳトランジスタＮ６及びPｃｈ  ＭＯＳトランジスタＰ４を流れる電流との関係を示している。
【００２８】
つまり、トランスコンダクタンス（ｇｍ）は、ドレイン電流の１／２乗に比例するので、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路のトランスコンダクタンス（ｇｍｎ）と、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路のトランスコンダクタンス（ｇｍｐ）とを加算した差動入力段３の総合トランスコンダクタンス（ｇｍt）は、Ｎｃｈ  ＭＯＳトランジスタＮ６及びPｃｈ  ＭＯＳトランジスタＰ４を流れる電流（Ｉｄｏ）を一定に保つように、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路とＰｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路を流れる電流を制御すれば総合トランスコンダクタンス（ｇｍt）を一定に保てることができることを示している。
【００２９】
ここでは、Ｎｃｈ  ＭＯＳトランジスタＮ１、Ｎｃｈ  ＭＯＳトランジスタＮ２、及びＮｃｈ  ＭＯＳトランジスタＮ６の閾値電圧は同一であり、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐｃｈ  ＭＯＳトランジスタＰ２、及びＰｃｈ  ＭＯＳトランジスタＰ４の閾値電圧は同一であるとし、製造上のバラツキを考慮していない。
【００３０】
次に、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの特性について、図２を参照して説明する。図２はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス(ｇｍ)の関係を示す図である。
【００３１】
図２に示すように、低電位側電源Ｖｓｓ領域では、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路のみ動作し、高電位側電源Ｖｄｄ領域では、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路のみ動作している。このため、上述した式（８）から、低電位側電源Ｖｓｓ領域でＩｄｎ＝０、Ｉｄｐ＝Ｉｂ１となり、高電位側電源Ｖｄｄ領域でＩｄｎ＝Ｉｂ１、Ｉｄｐ＝０となり、低電位側電源Ｖｓｓ領域及び高電位側電源Ｖｄｄ領域の総合トランスコンダクタンス（ｇｍt１）は、
gmt1=(Ib1)１／２=２(Ido／K)１／２・・・・・・・・・・式（９）
と表される。
【００３２】
そして、低電位側電源Ｖｓｓと高電位側電源Ｖｄｄとの間の中間領域の総合トランスコンダクタンス（ｇｍt２）は、上述した式（８）及び式（９）から、
gmt2=２(Ido／K)１／２・・・・・・・・・・式（１０）
と表される。
【００３３】
つまり、式（９）及び式（１０）から明白なように弱反転領域、強反転領域によらず、一定電流（Ｉｄｏ）を保ちながら、差動入力段３の全入力範囲での総合トランスコンダクタンス（ｇｍt）を一定に保つことができる。
【００３４】
上述したように、本実施例の演算増幅器では、Ｎｃｈ  ＭＯＳトランジスタＮ３乃至Ｎｃｈ  ＭＯＳトランジスタＮ６、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する電圧制御部２が設けられている。このため、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１を全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作するようにできる。
【実施例２】
【００３５】
次に、本発明の実施例２に係る演算増幅器について、図面を参照して説明する。図３はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの電圧制御部及び出力段をＢｉＣＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）で構成している。
【００３６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図３に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１ａは、電圧制御部２ａ、差動入力段３、及び出力段４ａから構成され、全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作する。
【００３８】
電圧制御部２ａは、Ｎｃｈ  ＭＯＳトランジスタＮ６、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、ＮＰＮトランジスタＢＮ１乃至ＮＰＮトランジスタＢＮ３、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する。ここで、Ｐｃｈ  ＭＯＳトランジスタＰ３をＰＮＰトランジスタに置き換えてもよい。
【００３９】
ＮＰＮトランジスタＢＮ１は、ベースがコレクタ（ノードｎｄ１）に接続され、エミッタが低電位側電源Ｖｓｓに接続されている。ＮＰＮトランジスタＢＮ２は、
コレクタがノードｎｄ４に接続され、ベースがＮＰＮトランジスタＢＮ１のベース及びＮＰＮトランジスタＢＮ１のコレクタ（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。ＮＰＮトランジスタＢＮ３は、コレクタがノードｎｄ１に接続され、ベースがノードｎｄ２に接続され、エミッタが低電位側電源Ｖｓｓに接続されている。
【００４０】
ここで、ＮＰＮトランジスタＢＮ１及びＮＰＮトランジスタＢＮ２は、エミッタ面積（Ｓｅ）が１：１の比からなるカレントミラー回路を構成する。なお、実施例１のＮｃｈ  ＭＯＳトランジスタＮ３及びＮｃｈ  ＭＯＳトランジスタＮ４からなるカレントミラー回路に比べ、ＮＰＮトランジスタＢＮ１及びＮＰＮトランジスタＢＮ２からなるカレントミラー回路は、カレントミラー回路の重要な特性であるトランジスタのペアー性を向上させながら、トランジスタの面積を縮小することができる。
【００４１】
出力段４ａは、ＮＰＮトランジスタＢＮ４、ＮＰＮトランジスタＢＮ５、ＰＮＰトランジスタＢＰ１、ＰＮＰトランジスタＢＰ２、及び抵抗Ｒ１乃至抵抗Ｒ４から構成され、差動入力電圧差（ΔＶｉｎ）をバイポーラトランジスタで増幅する出力変換回路として動作する。ＰＮＰトランジスタＢＰ１は、エミッタがノードｎｄ５に接続され、ベースがＰＮＰトランジスタＢＰ２のベースに接続され、ベースに基準電圧Ｖ２が入力され、コレクタがＮＰＮトランジスタＢＮ４のコレクタに接続されている。ＰＮＰトランジスタＢＰ２は、エミッタがノードｎｄ６に接続され、ベースに基準電圧Ｖ２が入力され、コレクタがノードｎｄ７に接続されている。
【００４２】
ＮＰＮトランジスタＢＮ４は、ベースがコレクタ及びＮＰＮトランジスタＢＮ５のベースに接続され、エミッタがノードｎｄ８に接続されている。ＮＰＮトランジスタＢＮ５は、コレクタがノードｎｄ７に接続され、エミッタがノードｎｄ９に接続されている。
【００４３】
ここで、ＮＰＮトランジスタＢＮ４及びＮＰＮトランジスタＢＮ５は、エミッタ面積（Ｓｅ）が１：１の比からなるカレントミラー回路を構成する。なお、実施例１のＮｃｈ  ＭＯＳトランジスタＮ７及びＮｃｈ  ＭＯＳトランジスタＮ８からなるカレントミラー回路に比べ、ＮＰＮトランジスタＢＮ４及びＮＰＮトランジスタＢＮ５からなるカレントミラー回路は、カレントミラー回路の重要な特性であるトランジスタのペアー性を向上させながら、トランジスタの面積を縮小することができる。
【００４４】
上述したように、本実施例の演算増幅器では、Ｎｃｈ  ＭＯＳトランジスタＮ６、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、ＮＰＮトランジスタＢＮ１乃至ＮＰＮトランジスタＢＮ３、コンデンサＣ１、及び定電流源６から構成され、差動入力段３を構成する２つの差動増幅回路のソース間電圧を制御する電圧制御部２ａが設けられ、ＮＰＮトランジスタＢＮ４、ＮＰＮトランジスタＢＮ５、ＰＮＰトランジスタＢＰ１、ＰＮＰトランジスタＢＰ２、及び抵抗Ｒ１乃至抵抗Ｒ４から構成される出力段４ａが設けられている。
【００４５】
このため、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１ａを全入力範囲でトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）を一定にして動作するようにできる。更に、電圧制御部２ａのカレントミラー回路及び出力段４ａのカレントミラー回路をＮＰＮトランジスタで構成されているので、実施例１のＭＯＳトランジスタで構成されるカレントミラー回路と比べ、トランジスタの面積を縮小させながら、カレントミラー回路のオフセット電圧を低減することができる。
【００４６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４７】
例えば、実施例では、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳ（Metal  Insulator  Semiconductor）トランジスタを用いてもよい。
【００４８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、高電位側電源側と低電位側電源側の間に縦続接続され、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースがゲートに接続される第３のＮｃｈ  ＭＯＳトランジスタと、前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースがゲートに接続される第３のＰｃｈ  ＭＯＳトランジスタと、定電流源を流れる一定な電流と前記第３のＮｃｈ  ＭＯＳトランジスタ及び前記第３のＰｃｈ  ＭＯＳトランジスタを流れる電流を比較し、その電流差をゼロにするように負帰還動作する複数のＮｃｈ  ＭＯＳトランジスタから構成される負帰還制御手段とを有し、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部とを具備する演算増幅器。
【００４９】
（付記２）  差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、高電位側電源側と低電位側電源側の間に縦続接続され、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースがゲートに接続される第３のＮｃｈ  ＭＯＳトランジスタと、前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースがゲートに接続される第３のＰｃｈ  ＭＯＳトランジスタと、定電流源を流れる一定な電流と前記第３のＮｃｈ  ＭＯＳトランジスタ及び前記第３のＰｃｈ  ＭＯＳトランジスタを流れる電流を比較し、その電流差をゼロにするように負帰還動作する複数のＮＰＮトランジスタから構成される負帰還制御手段とを有し、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間の電圧を制御し、入力電圧に応じて前記差動入力段のトランスコンダクタンスを一定値に制御する電圧制御部とを具備する演算増幅器。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図。
【図２】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス（ｇｍ）の関係を示す図。
【図３】本発明の実施例２に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図。
【符号の説明】
【００５１】
１ａ  Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ
２ａ  電圧制御部
３  差動入力段
４、４ａ  出力段
５、６  定電流源
ＢＮ１〜５  ＮＰＮトランジスタ
ＢＰ１〜２  ＰＮＰトランジスタ
Ｃ１  コンデンサ
Ｉｂ１、Ｉｂ２  定電流
Ｉｏｕｔ  出力電流
Ｎ１〜８  Ｎｃｈ  ＭＯＳトランジスタ
ｎｄ１〜９  ノード
Ｐ１〜６  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜４  抵抗
Ｖ１、Ｖ２  基準電圧
Ｖｉｎ＋  ＋側の入力電圧
Ｖｉｎ−  −側の入力電圧
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2006237956.tif 000003
【図２】
2006237956.tif 000004
【図３】
2006237956.tif 000005