(57)【要約】  【課題】  昇圧回路に供給する電力を、電源と昇圧回路の昇圧電力から供給する昇圧型ＤＣ−ＤＣにおいて、起動電圧の低い昇圧型ＤＣ−ＤＣを提供する。【解決手段】  電源と昇圧回路の昇圧出力の間にスイッチ素子を設け、さらに昇圧回路に入力される電力を蓄電し、この蓄電電力で昇圧回路を所定時間動作させる蓄電容量を追加し、スイッチ素子をオフしても、昇圧回路が昇圧電力を発生できる場合に、スイッチ素子をオフする構成の昇圧型ＤＣ−ＤＣとする。  【選択図】 図１
2006311732.tif 000002
【特許請求の範囲】
【請求項１】
電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の電源端子の電圧を検出し、該電圧の検出結果に応じて、スイッチ素子のオン、オフを制御する電圧検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記電圧検出回路は、前記昇圧回路の電源端子が、前記昇圧回路が動作できる電圧より高い第１の電圧以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、前記昇圧回路の電源端子の電圧が、前記前記昇圧回路が動作できる電圧以上で前記第１の電圧未満の第２の電圧を下回るまで、オフしていた前記スイッチ素子をオンせず、さらに、前記スイッチ素子を一旦オンすると、前記昇圧回路の電源端子の電圧が前記第１の電圧以上となるまで、オンしていた前記スイッチ素子をオフしないことを特徴とする半導体装置。
【請求項２】
電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の電源端子の電圧を検出し、該電圧の検出結果に応じて、スイッチ素子のオン、オフを制御する電圧検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記電圧検出回路は、前記昇圧回路の電源端子が、前記昇圧回路が動作できる電圧より高い第１の電圧以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、所定時間オフしていた前記スイッチ素子をオンしないことを特徴とする半導体装置。
【請求項３】
電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の内部発振回路のクロック信号が出力されるクロック出力端子のクロック信号の周波数を検出し、該クロック信号の周波数に応じてスイッチ素子のオン、オフを制御するクロック検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記クロック検出回路は、前記クロック信号の周波数が、前記昇圧回路が前記昇圧電力を発生できる周波数より高い第１の周波数以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、前記クロック信号の周波数が、前記昇圧回路が前記昇圧電力を発生できる周波数以上で前記第１の周波数未満の第２の周波数を下回るまで、オフしていた前記スイッチ素子をオンせず、さらに、前記スイッチ素子を一旦オンすると、前記クロック信号の周波数が前記第１の周波数以上となるまで、オンしていた前記スイッチ素子をオフしないことを特徴とする半導体装置。
【請求項４】
電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の内部発振回路のクロック信号が出力されるクロック出力端子のクロック信号の周波数を検出し、該クロック信号の周波数に応じてスイッチ素子のオン、オフを制御するクロック検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記クロック検出回路は、前記クロック信号の周波数が、前記昇圧回路が前記昇圧電力を発生できる周波数より高い第１の周波数以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、所定時間オフしていた前記スイッチ素子をオンしないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力電力を入力電力の電圧よりも高い電圧の出力電力に変換する昇圧型ＤＣ−ＤＣを有する半導体装置に関するものであり、特に前記昇圧型ＤＣ−ＤＣが一旦起動すると、該昇圧型ＤＣ−ＤＣは、前記出力電力で動作するような構成の昇圧型ＤＣ−ＤＣを有する半導体装置に関する。
【背景技術】
【０００２】
図３は従来の昇圧型ＤＣ−ＤＣを有する半導体装置である。
【０００３】
図３に示すように、電源１０１と電源１０１の電力を、より電圧の高い昇圧電力に変換する昇圧回路１０２とショットキーダイオード３０４と、昇圧電力で動作する負荷１０３とで構成されており、昇圧回路１０２の入力端子１１１と昇圧回路１０２の電源端子１１２との間にショットキーダイオード３０４が、昇圧回路１０２の入力端子１１１から昇圧回路１０２の電源端子１１２の方向が順方向となるように設けられ、さらに、昇圧回路１０２の出力端子１１３は、昇圧回路１０２の電源端子１１２と負荷１０３に接続されている構成である。
【０００４】
上記構成とすることで、昇圧回路１０２の起動時は、昇圧回路１０２の入力端子１１１に入力される電源１０１の電力がショットキーダイオード３０４を介して昇圧回路１０２の電源端子１１２に入力されるので、昇圧回路１０２は起動を開始しはじめる。そして、さらに昇圧回路１０２が起動し、昇圧回路１０２の出力端子１１３に昇圧電力が発生したら、昇圧回路１０２は、この昇圧電力を昇圧回路１０２の電源端子１１０に戻すことで、昇圧動作を持続することができる。もちろん、この昇圧電力は、ショットキーダイオード３０４の整流作用により、電源１０１へ逆流することはない。しかし、上記したように、昇圧回路１０２を起動する際、電源１０１の電圧がショットキーダイオード３０４を介して昇圧回路１０２の電源端子１１２に供給されるため、昇圧回路１０２の最低起動電圧よりも、ショットキーダイオード３０４の順方向ドロップ電圧（以降Ｖｆと略称する。）分高い電源電圧を入力ないと昇圧回路１０２が起動できないし、さらに、昇圧回路１０２が起動時に負荷１０３が動作していると、Ｖｆがさらに増加するし、昇圧回路１０２の入力端子１１１から昇圧回路１０２の電源端子１１２間に寄生抵抗等が直列に存在した場合、より高い電源電圧を入力しないと昇圧回路１０２は起動することができない。
【０００５】
そこで、従来の昇圧型ＤＣ−ＤＣは、特許文献1では、上記構成の昇圧型ＤＣ−ＤＣの昇圧回路１０２の出力端子１１３と負荷１０３との間に、スイッチ素子を設け、昇圧回路１０２が起動する際は、このスイッチ素子をオフして負荷１０３の動作によるＶｆの増加を無くし、少しでも低い電圧の電源電圧から昇圧回路１０２を起動させるようにしていた。
【特許文献１】特開平５−３０４７６５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上述べたように、従来の昇圧型ＤＣ−ＤＣを起動するためには、内部の昇圧回路が起動できる電圧よりも、ショットキーダイオードのＶｆ分高い電源電圧を入力しないと起動できないという課題があった。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、第１の手段として、電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の電源端子の電圧を検出し、該電圧の検出結果に応じて、スイッチ素子のオン、オフを制御する電圧検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記電圧検出回路は、前記昇圧回路の電源端子が、前記昇圧回路が動作できる電圧より高い第１の電圧以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、前記昇圧回路の電源端子の電圧が、前記前記昇圧回路が動作できる電圧以上で前記第１の電圧未満の第２の電圧を下回るまで、オフしていた前記スイッチ素子をオンせず、さらに、前記スイッチ素子を一旦オンすると、前記昇圧回路の電源端子の電圧が前記第１の電圧以上となるまで、オンしていた前記スイッチ素子をオフしない構成とした。
【０００８】
上記構成とすることにより、前記従来の昇圧型ＤＣ−ＤＣに比べ、低い電圧の電源電圧で起動する昇圧型ＤＣ−ＤＣが実現できる。
さらに、第２の手段として、電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の電源端子の電圧を検出し、該電圧の検出結果に応じて、スイッチ素子のオン、オフを制御する電圧検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記電圧検出回路は、前記昇圧回路の電源端子が、前記昇圧回路が動作できる電圧より高い第１の電圧以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、所定時間オフしていた前記スイッチ素子をオンしない構成とした。
【０００９】
上記構成とすることにより、第１の手段と同じく、前記従来の昇圧型ＤＣ−ＤＣに比べ、低い電圧の電源電圧で起動する昇圧型ＤＣ−ＤＣが実現できる。
【００１０】
またさらに、第３の手段として、電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の内部発振回路のクロック信号が出力されるクロック出力端子のクロック信号の周波数を検出し、該クロック信号の周波数に応じてスイッチ素子のオン、オフを制御するクロック検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記クロック検出回路は、前記クロック信号の周波数が、前記昇圧回路が前記昇圧電力を発生できる周波数より高い第１の周波数以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、前記クロック信号の周波数が、前記昇圧回路が前記昇圧電力を発生できる周波数以上で前記第１の周波数未満の第２の周波数を下回るまで、オフしていた前記スイッチ素子をオンせず、さらに、前記スイッチ素子を一旦オンすると、前記クロック信号の周波数が前記第１の周波数以上となるまで、オンしていた前記スイッチ素子をオフしない構成とした。
【００１１】
上記構成とすることにより、前記従来の昇圧型ＤＣ−ＤＣに比べ、低い電圧の電源電圧で起動する昇圧型ＤＣ−ＤＣが実現できることは、もちろんのこと、前記第１と第２の手段の昇圧型ＤＣ−ＤＣよりもさらに低い電圧の電源電圧で起動する昇圧型ＤＣ−ＤＣが実現できる。
【００１２】
そして、第４の手段として、電力を供給する電源と、前記電力を、該電力の電圧よりも高い電圧の昇圧電力に変換する昇圧回路と、前記昇圧電力で動作する負荷と、前記電源と前記昇圧回路の電源端子間に設けられ、前記電力の前記昇圧回路の電源端子への供給を制御するスイッチ素子と、前記電力を蓄電電力として蓄電し、前記電力の前記昇圧回路の電源端子への供給が途絶えても、前記蓄電電力で所定時間前記昇圧回路を動作できる蓄電容量と、前記昇圧回路の内部発振回路のクロック信号が出力されるクロック出力端子のクロック信号の周波数を検出し、該クロック信号の周波数に応じてスイッチ素子のオン、オフを制御するクロック検出回路と、を有し、前記昇圧回路は、前記スイッチ素子を介して供給される前記電力、あるいは、前記昇圧電力を前記電源端子に入力することで動作し、前記クロック検出回路は、前記クロック信号の周波数が、前記昇圧回路が前記昇圧電力を発生できる周波数より高い第１の周波数以上となった場合、オンしていた前記スイッチ素子をオフし、一旦前記スイッチ素子をオフすると、所定時間オフしていた前記スイッチ素子をオンしない構成とした。
【００１３】
上記構成とすることにより、前記従来の昇圧型ＤＣ−ＤＣに比べ、低い電圧の電源電圧で起動する昇圧型ＤＣ−ＤＣが実現できることは、もちろんのこと、前記第３の手段の昇圧型ＤＣ−ＤＣと同じくらい低い電源電圧で起動できる昇圧型ＤＣ−ＤＣが実現できる。
【発明の効果】
【００１４】
以上説明したように、本発明の昇圧型ＤＣ−ＤＣは、従来の昇圧型ＤＣ−ＤＣに比べ、低い電圧の電源電圧で起動することができる。
【発明を実施するための最良の形態】
【００１５】
【実施例１】
【００１６】
本発明の第1の実施例である昇圧型ＤＣ−ＤＣを有する半導体装置を図1に示す。
【００１７】
図１に示すように、従来の昇圧型ＤＣ−ＤＣの構成で用いたショットキーダイオードの替わりにスイッチ素子であるＰチャネル型ＭＯＳトランジスタ（以降ＰＭＯＳと略省する。）１０４を設け、さらに、従来の昇圧型ＤＣ−ＤＣの構成に昇圧回路１０２の電源端子１１２の電圧を検出し、その検出結果に応じてＰＭＯＳ１０４のオン、オフを制御する電圧検出回路１０５と、昇圧回路１０２の電源端子１１２への電力供給が途絶えても、蓄電した電力で所定時間昇圧回路１０２を動作させることができる蓄電容量１０６を追加した構成であり、昇圧回路１０２の入力端子１１１と昇圧回路１０２の電源端子１１２との間にＰＭＯＳ１０４が直列接続され、昇圧回路１０２の出力端子１１３は、昇圧回路１０２の電源端子１１２と負荷１０３に接続され、蓄電容量１０６は昇圧回路１０２の電源端子１１２とＧＮＤ端子間に接続された構成である。そして、さらに、電圧検出回路１０５は、昇圧回路１０２の電源端子１１２の電圧が、昇圧回路１０２が起動できる最低電圧より0.05Ｖ程度高い第１の電圧以上となった場合に、ＰＭＯＳ１０４をオンし、一旦ＰＭＯＳ１０４をオンすると、昇圧回路１０２の電源端子１１２の電圧が、上記第１の電圧より0.05Ｖ程度低下しないと、ＰＭＯＳ１０４をオンしない様なヒステリシスを持たせた構成である。
【００１８】
そして、上記構成の本発明の第１の実施例の動作は、先ず昇圧回路１０２の入力端子１１１に入力される電源１０１の電圧が低く、昇圧回路１０２の電源端子１１２が、昇圧回路１０２が起動できる所定電圧に達していない場合は、電圧検出回路１０５は、ＰＭＯＳ１０４をオンする。従って、電源１０１の電圧と同じ電圧が昇圧回路１０２の電源端子１１２に供給される。
【００１９】
次に、電源１０１の電圧が上昇し、昇圧回路１０２の入力端子１１１の電圧が上昇することで昇圧回路１０２の電源端子１１２の電圧も上昇し、昇圧回路１０２の電源端子１１２の電圧が、昇圧回路１０２が起動できる最低の電圧よりも0.05Ｖ程度高い前記第１の電圧以上となった場合、電圧検出回路１０５は、ＰＭＯＳ１０４をオフする。従って、電源１０１から昇圧回路１０２の電源端子１１２への電力供給は途絶えるが、蓄電容量１０６の蓄電電力により、昇圧回路１０２はしばらくの間起動動作を持続でき、昇圧回路１０２の電源端子１１２が、前記第１の電圧より0.05Ｖ程度低下し、電圧検出回路１０５がＰＭＯＳ１０４をオンする前に、昇圧電力を発生する。また、この昇圧電力は、ＰＭＯＳ１０４がオフしているので、電源１０１へは逆流しない。従って、昇圧回路１０２の出力端子１１３と電源端子１１２は、負荷１０３が動作できる電圧まで上昇し、負荷１０３は動作を開始できるし、昇圧回路１０２は昇圧電力で動作を持続できるので、一旦昇圧電力が発生すると、電源１０１の電圧が昇圧回路１０２の起動できる電圧より低下しても、電源１０１から供給される電力が、昇圧電力の電圧が昇圧回路１０２の起動電圧以上を維持できる電力以上であれば、昇圧回路１０２は昇圧電力を発生し続けることができる。
【００２０】
従って、従来の昇圧型ＤＣ−ＤＣは、内部の昇圧回路が起動できる電圧よりも、ショットキーダイオードのＶｆ電圧（0.15Ｖ〜0.3Ｖ）分入力電圧を上昇させる必要があったが、本発明の第１の実施例の昇圧型ＤＣ−ＤＣは、内部の昇圧回路が起動できる電圧よりも0.05Ｖ程度しか入力電圧を上昇させる必要が無い。言い換えると、従来の昇圧型ＤＣ−ＤＣより、本発明の第1の実施例の昇圧型ＤＣ−ＤＣの方が、0.1Ｖ〜0.25Ｖ程度起動電圧を低くすることができる。
【００２１】
なお、上記第１の実施例では、電圧検出回路はヒステリシスを有する場合で述べたが、このヒステリシスの代わりに、ＰＭＯＳが一旦オフするとしばらくの間オンしないよう遅延時間を設け、この遅延時間の間に昇圧回路を起動させる方法でも良いことは言うまでもない。
【００２２】
また、昇圧回路は、コイルやトランスを用いるタイプや、キャパシタをもいるタイプでも良いことは言うまでもない。
【実施例２】
【００２３】
本発明の第２の実施例である昇圧型ＤＣ−ＤＣを有する半導体装置を図２に示す。
【００２４】
図２に示す様に、図１で示した第１の実施例である昇圧型ＤＣ−ＤＣの昇圧回路１０２と、電圧検出回路１０５の代わりに、図１で示す昇圧回路１０２に、昇圧回路１０２の内部発振回路のクロック信号を出力するクロック出力端子１１４を追加した昇圧回路２０２と、昇圧回路２０２のクロック出力端子１１４から出力されるクロック信号が、昇圧回路２０２が昇圧電力を発生可能な周波数よりも若干高い周波数である第１の周波数以上となった場合、ＰＭＯＳ１０４をオフし、このクロック信号の周波数が、昇圧回路２０２が昇圧電力を発生可能な周波数未満の場合はＰＭＯＳ１０４をオンするクロック検出回路２０５を設けた構成であり、その他の構成や動作は、前記した図１で示す第１の実施例と全く同じである。
【００２５】
本発明の第２に実施例の昇圧型ＤＣ−ＤＣは上記構成とすることにより、前記第１の実施例の電圧検出回路を用いる場合では、昇圧回路が起動できるクロック周波数になるのを、その昇圧回路の電源電圧で間接的に検出しているため、検出精度が悪く、そのため、検出電圧のマージンを広くとる必要があり、そのマージン分昇圧回路の起動電圧が高くなる問題があったが、クロック検出回路を用い昇圧回路が起動できるクロック周波数を直接検出するため、検出制度が良くなり、前期第１の実施例より上記第２の実施例の方が、上記マージンが少ない分、より低い入力電圧から昇圧回路が起動できる様に設定することが可能となり、その結果、昇圧型ＤＣ−ＤＣの起動電圧をより低下させることが可能となる。
【００２６】
なお、上記第２の実施例では、クロック検出回路は検出するクロック周波数にヒステリシスを設ける場合で述べたが、このヒステリシスの代わりに、ＰＭＯＳが一旦オフするとしばらくの間オンしないよう遅延時間を設け、この遅延時間の間に昇圧回路を起動させる方法でも良いことは言うまでもない。
【００２７】
また、昇圧回路は、コイルやトランスを用いるタイプや、キャパシタをもいるタイプでも良いことは言うまでもない。
【産業上の利用可能性】
【００２８】
本発明の昇圧型ＤＣ−ＤＣは、電圧が低い電源の電力を、負荷が動作できる電圧の電力に変換する場合に有効利用できる。特に、最近注目されている燃料電池や太陽電池等の自然エネルギー発電の電源では、小型化のため出力される電圧は下がってきており、この様な電源の電力を、負荷が動作できる電圧の電力に変換する場合に有効利用できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例である昇圧型ＤＣ−ＤＣを有する半導体装置を示す図である。
【図２】本発明の第１の実施例である昇圧型ＤＣ−ＤＣを有する半導体装置を示す図である。
【図３】従来の昇圧型ＤＣ−ＤＣを有する半導体装置である。
【符号の説明】
【００３０】
１０１  電源
１０２、２０２  昇圧回路
１０３  負荷
１０４  ＰＭＯＳ
１０５  電圧検出回路
１０６  蓄電容量
２０５  クロック検出回路
３０４  ショットキーダイオード
【図１】
2006311732.tif 000003
【図２】
2006311732.tif 000004
【図３】
2006311732.tif 000005