(57)【要約】【課題】過電流保護回路において、負荷のインダクタンス及び寄生容量による発振を抑制する。【解決手段】ＭＯＳＦＥＴ５０のドレイン端子に負荷５４が接続され、ゲート端子に駆動信号が供給される。ＭＯＳＦＥＴ５０のソース端子とゲート端子間にトランジスタ６２を含むフォードバック回路を接続してドレイン電流を制限する。ＭＯＳＦＥＴ５０のドレイン端子とゲート端子間に、互いに直列接続された抵抗Ｒ７２及びキャパシタＣ７４を接続し、出力電圧の発振を抑制する。【選択図】図１
2006166142.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチング素子と、
前記半導体スイッチング素子の出力電流を制限するフィードバック回路と、
を有する過電流保護回路であって、
前記半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む共振抑制回路と、
を有することを特徴とする過電流保護回路。
【請求項２】
請求項１記載の回路において、
前記半導体スイッチング素子は、エンハンスメント型トランジスタであり、
前記エンハンスメント型トランジスタのゲート端子に駆動信号が供給され、
前記エンハンスメント型トランジスタのソース端子とゲート端子との間に前記フィードバック回路が接続され、
前記エンハンスメント型トランジスタのドレイン端子とゲート端子との間に前記共振抑制回路が接続される
ことを特徴とする過電流保護回路。
【請求項３】
請求項１、２のいずれかに記載の回路において、
前記共振抑制回路の前記抵抗及び前記キャパシタは、前記半導体スイッチング素子で駆動される負荷のインダクタンス及び寄生容量により生じる共振周波数を抑制する時定数に設定される
ことを特徴とする過電流保護回路。
【請求項４】
請求項１〜３のいずれかに記載の回路において、
前記半導体スイッチング素子は、ＩＧＢＴであることを特徴とする過電流保護回路。
【請求項５】
請求項１〜３のいずれかに記載の回路において、
前記半導体スイッチング素子は、ＭＯＳＦＥＴであることを特徴とする過電流保護回路。
【請求項６】
請求項１〜５のいずれかに記載の回路を有するインバータ。
【請求項７】
電源側に接続された上側アームとＧＮＤ側に接続された下側アームとを備え、上側アーム及び下側アームを交互に動作させることで電力を変換するインバータであって、
前記上側アームは、
前記電源に接続される第１半導体スイッチング素子と、
前記第１半導体スイッチング素子の出力電流を制限する第１フィードバック回路と、
前記第１半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第１共振抑制回路と、
を有し、
前記下側アームは、
前記ＧＮＤに接続される第２半導体スイッチング素子と、
前記第２半導体スイッチング素子の出力電流を制限する第２フィードバック回路と、
前記第２半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第２共振抑制回路と、
を有することを特徴とするインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は過電流保護回路及びインバータに関し、特に過電流保護回路の共振抑制に関する。
【背景技術】
【０００２】
従来より、自動車等の点火回路に用いる半導体スイッチング素子に電流制限回路を設けた場合に、負荷のインダクタンスと寄生容量による共振回路により出力電圧が振動し易い問題を解消すべく、半導体スイッチング素子の出力端子と入力端子との間に定電流回路、抵抗、ＭＯＳＦＥＴを接続する構成が提案されている。
【０００３】
図８は、下記の特許文献１に開示された制御回路内蔵絶縁ゲート半導体装置を示す。パワーＭＯＳＦＥＴ１１及び制御回路９１が設けられる。外部ソース端子１とパワーＭＯＳＦＥＴ１１のソース端子と制御回路９１のグランド端子４とＭＯＳＦＥＴ２１のソース端子が互いに結合され、外部ドレイン端子２とパワーＭＯＳＦＥＴ１１のドレイン端子とエンハンスメント型の縦型ＭＯＳＦＥＴ１２のドレイン端子とエンハンスメント型の縦型ＭＯＳＦＥＴ１３のドレイン端子が結合される。外部ゲート端子３とエンハンスメント型の縦型ＭＯＳＦＥＴ１２のゲート端子とエンハンス型の縦型ＭＯＳＦＥＴ１３のゲート端子が結合され、外部ゲート端子３とパワーＭＯＳＦＥＴ１１のゲート端子６との間には抵抗４１が接続される。抵抗４１とパワーＭＯＳＦＥＴ１１のゲート端子６との間にＭＯＳＦＥＴ２１のドレイン端子とエンハンスメント型の縦型ＭＯＳＦＥＴ１２のソース端子が結合される。制御回路９１の出力端子７とＭＯＳＦＥＴ２１のゲート端子が結合される。エンハンスメント型の縦型ＭＯＳＦＥＴ１３のソース端子と制御回路９１の電源端子５が結合される。制御回路９１は外部ドレイン端子２と外部ソース端子１の間に流れるドレイン電流を基準電流値以下に制限して制御する差動型比較回路である。縦型ＭＯＳＦＥＴ１３からの電流を制限する抵抗４６と制御回路９１内の動作電圧の上限値を制限するダイオード３７とキャパシタ５１が設けられる。縦型ＭＯＳＦＥＴ１４のソース端子と外部ソース端子１との間に抵抗４２が設けられる。縦型ＭＯＳＦＥＴ１４のゲート端子と外部ゲート端子３が抵抗４１を介して結合され、縦型ＭＯＳＦＥＴ１４のドレイン端子と外部ドレイン端子２が結合される。パワーＭＯＳＦＥＴ１１のドレイン電流が増加すると抵抗４２の端子間電圧、すなわち、制御回路９１の入力端子８の電圧が増加し、ＭＯＳＦＥＴ２２がオフ状態、ＭＯＳＦＥＴ２１がオン状態となって、パワーＭＯＳＦＥＴ１１のドレイン電流が基準値以内に制限される。また、パワーＭＯＳＦＥＴ１１のゲート端子６の制御に外部ドレイン２に接続されるＭＯＳＦＥＴ１２を用いるため、抵抗４１の値を大きくしてもパワーＭＯＳＦＥＴ１１のドレイン電流を目標値にすばやく到達させるためにゲート端子６の電圧を高速に上昇できる。ＭＯＳＦＥＴ１２を抵抗として用いることでパワーＭＯＳＦＥＴ１１のドレイン電圧の振動を低減し安定に制御できるとしている。
【０００４】
【特許文献１】特許第３４４４２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、パワーＭＯＳＦＥＴの定電流動作時の発振を抑制すべくＭＯＳＦＥＴ１２等の高価な素子を用いるのではコスト増加を招いてしまう。また、過渡的にフィードバックが動作しない状態が存在し得るが、このときに不安定になるおそれもある。すなわち、パワーＭＯＳＦＥＴ１１をオン状態とするときに同時にＭＯＳＦＥＴ１２をオン状態とする必要があるが、ＭＯＳＦＥＴ１２のオン開始タイミングが遅れる可能性がある。特に、パワーＭＯＳＦＥＴ１１を高速でスイッチングさせる場合には、ＭＯＳＦＥＴ１２をそれよりも早くオンさせる必要があり回路設計の制約となってしまう。
【０００６】
本発明の目的は、ＭＯＳＦＥＴ等の素子を用いることなく、簡易かつ低廉でありながら確実に発振を抑制することができる回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、半導体スイッチング素子と、前記半導体スイッチング素子の出力電流を制限するフィードバック回路とを有する過電流保護回路であって、前記半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む共振抑制回路とを有することを特徴とする。
【０００８】
本発明の１つの実施形態では、前記半導体スイッチング素子は、エンハンスメント型トランジスタであり、前記エンハンスメント型トランジスタのゲート端子に駆動信号が供給され、前記エンハンスメント型トランジスタのソース端子とゲート端子との間に前記フィードバック回路が接続され、前記エンハンスメント型トランジスタのドレイン端子とゲート端子との間に前記共振抑制回路が接続される。
【０００９】
本発明における半導体スイッチング素子としては、例えばＩＧＢＴやＭＯＳＦＥＴを用いることができる。
【００１０】
また、本発明は、上記の過電流保護回路を有するインバータを提供する。インバータ内に過電流保護回路が設けられ、この過電流保護回路の出力と入力との間に抵抗及びキャパシタを有する共振抑制回路を接続する。
【００１１】
本発明のインバータの１つの実施形態では、電源側に接続された上側アームとＧＮＤ側に接続された下側アームとを備え、上側アーム及び下側アームを交互に動作させることで電力を変換する。前記上側アームは、前記電源に接続される第１半導体スイッチング素子と、前記第１半導体スイッチング素子の出力電流を制限する第１フィードバック回路と、前記第１半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第１共振抑制回路とを有し、前記下側アームは、前記ＧＮＤに接続される第２半導体スイッチング素子と、前記第２半導体スイッチング素子の出力電流を制限する第２フィードバック回路と、前記第２半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第２共振抑制回路とを有する。
【発明の効果】
【００１２】
本発明によれば、簡易かつ低廉な構成で負荷のインダクタンス及び寄生容量により生じる発振を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面に基づき本発明の実施形態について説明する。
【００１４】
＜第１実施形態＞
図１は、本実施形態に係る過電流保護回路の構成を示す。半導体スイッチング素子としてエンハンスメント型ＭＯＳＦＥＴ５０が設けられる。ＭＯＳＦＥＴ５０のドレイン端子には出力端子５２が接続され、出力端子５２には負荷５４が接続される。負荷５４はインダクタンスを有し、便宜上コイルとして示されている。負荷５４の他端が電源に接続される。ＭＯＳＦＥＴ５０のゲート端子にはゲート抵抗ＲＧ５６が接続され、ゲート抵抗ＲＧ５６の他端には駆動信号用端子５８が接続される。外部回路からの駆動信号は、駆動信号用端子５８からＭＯＳＦＥＴ５０のゲート端子に供給される。ＭＯＳＦＥＴ５０のソース端子にはソース抵抗ＲＳ６０が接続され、ソース抵抗ＲＳ６０の他端はＧＮＤに接続される。また、ＭＯＳＦＥＴ５０のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２、フィードバック抵抗ＲＦ６４、キャパシタＣＣ６８及びダイオード６６を有する。トランジスタ６２のベース端子にはフィードバック抵抗ＲＦ６４が接続され、フィードバック抵抗ＲＦ６４の他端はＭＯＳＦＥＴ５０のソース端子とソース抵抗ＲＳ６０との間に接続される。トランジスタ６２のエミッタ端子はＧＮＤに接続される。トランジスタ６２のコレクタ端子にはリーク電流防止用のダイオード６６が接続され、ダイオード６６の他端はＭＯＳＦＥＴ５０のゲート端子とゲート抵抗ＲＧ５６との間に接続される。また、トランジスタ６２のコレクタ端子とベース端子間にはキャパシタ６８が接続される。
【００１５】
一方、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子の間に共振抑制回路７０が接続される。本実施形態の共振抑制回路７０は、従来のようにＭＯＳＦＥＴ等を有せず、互いに直列接続された抵抗Ｒ７２及びキャパシタＣ７４を有する。すなわち、ＭＯＳＦＥＴ５０のドレイン端子に抵抗Ｒ７２が接続され、抵抗Ｒ７２の他端にキャパシタＣ７４が接続される。キャパシタＣ７４の他端はＭＯＳＦＥＴ５０のゲート端子に接続される。
【００１６】
上記のような構成において、駆動信号用端子５８から駆動信号がＭＯＳＦＥＴ５０のゲート端子に供給され、ＭＯＳＦＥＴ５０がオン状態となって負荷５４にドレイン電流が供給され負荷５４が駆動される。ドレイン電流が増大すると、ソース抵抗ＲＳ６０の端子間電位が増大し、トランジスタ６２がオン状態となり、ＭＯＳＦＥＴ５０のゲート電圧が減少してドレイン電流を減少させる。これにより、ドレイン電流の過大が防止される。
【００１７】
また、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子間に接続された共振抑制回路７０の抵抗Ｒ７２により、負荷５４のインダクタンスと寄生容量で構成される共振回路により生じる発振を減衰させ、さらにキャパシタＣ７４により抵抗Ｒ７２を流れる電流の直流成分を遮断して共振抑制回路７０での消費電流を低減させる。
【００１８】
図２は、図１の回路において抵抗Ｒ７２及びキャパシタＣ７４が存在しない場合の出力電圧特性を示す。横軸は時間（μｓ）、縦軸は出力端子５２の出力電圧（Ｖ）である。抵抗Ｒ７２及びキャパシタＣ７４が存在しないと、負荷５４のインダクタンス及び寄生容量で構成される共振回路により発振する。図３は、共振抑制回路７０として抵抗Ｒ７２のみを接続した場合の出力特性である。振動はあるものの短時間で収束していることがわかる。このことから、振動抑制の効果の観点からは抵抗Ｒ７２のみで十分とも考えられるが、例えば本実施形態の過電流保護回路をハイブリッド車に搭載し、電源電圧７００Ｖで駆動する場合、抵抗Ｒ７２としてＲ＝５００Ωとすると抵抗Ｒ７２での損失が９８０Ｗ程度にもなり消費電力が過大となって現実的ではない。図４は、図１に示す構成、すなわち抵抗Ｒ７２とキャパシタＣ７４をともに接続した場合の出力特性である。図３と同様に発振を効果的に抑制していることがわかる。図３と図４では、振動抑制効果はほとんど同様であるが、抵抗Ｒ７２とキャパシタＣ７４を用いる場合、共振周波数＝５ｋＨｚの動作として時定数ＲＣをＲ＝５００Ω、Ｃ＝２０００ｐＦとしても消費電力を４．９Ｗ程度に抑制することができ、低消費電力の観点から有効である。
【００１９】
以上より、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子との間に抵抗Ｒ７２及びキャパシタＣ７４からなる共振抑制回路７０を接続することで、出力電圧の発振を抑制し、発振による素子の破損等の異常を未然に防止することができる。また、本実施形態の共振抑制回路７０は、ＭＯＳＦＥＴ等の高価な素子を用いることなく、安価な抵抗ＲとキャパシタＣで構成されるためコスト上も有利であり、回路設計の制約も少ない。
【００２０】
本実施形態の過電流保護回路は、例えば自動車の点火回路に組み込むことができる。
【００２１】
＜第２実施形態＞
図５は、本実施形態の過電流保護回路の構成を示す。上下アームを有するインバータに組み込んだ場合である。
【００２２】
まず、上側アームについて説明する。半導体スイッチング素子としてエンハンスメント型ＭＯＳＦＥＴ５０−１が設けられる。ＭＯＳＦＥＴ５０−１のドレイン端子には電源が接続される。ＭＯＳＦＥＴ５０−１のゲート端子にはゲート抵抗ＲＧ５６−１が接続され、ゲート抵抗ＲＧ５６−１の他端には駆動信号用端子５８−１が接続される。外部回路からの駆動信号は、駆動信号用端子５８−１からＭＯＳＦＥＴ５０−１のゲート端子に供給される。ＭＯＳＦＥＴ５０−１のソース端子にはソース抵抗ＲＳ６０−１が接続され、ソース抵抗ＲＳ６０−１の他端には出力端子５３が接続される。また、ＭＯＳＦＥＴ５０−１のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０−１のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２−１、フィードバック抵抗ＲＦ６４−１、キャパシタＣＣ６８−１及びダイオード６６−１を有する。トランジスタ６２−１のベース端子にはフィードバック抵抗ＲＦ６４−１が接続され、フィードバック抵抗ＲＦ６４−１の他端はＭＯＳＦＥＴ５０−１のソース端子とソース抵抗ＲＳ６０−１との間に接続される。トランジスタ６２−１のエミッタ端子は出力端子５３に接続される。トランジスタ６２−１のコレクタ端子にはリーク電流防止用のダイオード６６−１が接続され、ダイオード６６−１の他端はＭＯＳＦＥＴ５０−１のゲート端子とゲート抵抗ＲＧ５６−１との間に接続される。トランジスタ６２−１のコレクタ端子とベース端子間にはキャパシタ６８−１が接続される。
【００２３】
また、ＭＯＳＦＥＴ５０−１のドレイン端子とゲート端子の間に共振抑制回路７０−１が接続される。共振抑制回路７０−１は、図１に示す共振抑制回路７０と同様にＭＯＳＦＥＴ等を有せず、互いに直列接続された抵抗Ｒ７２−１及びキャパシタＣ７４−１を有する。ＭＯＳＦＥＴ５０−１のドレイン端子に抵抗Ｒ７２−１が接続され、抵抗Ｒ７２−１の他端にキャパシタＣ７４−１が接続される。キャパシタＣ７４−１の他端はＭＯＳＦＥＴ５０−１のゲート端子に接続される。
【００２４】
次に、下側アームについて説明する。半導体スイッチング素子としてエンハンスメント型ＭＯＳＦＥＴ５０−２が設けられる。ＭＯＳＦＥＴ５０−２のドレイン端子には出力端子５３が接続される。したがって、ＭＯＳＦＥＴ５０−２のドレイン端子と上側アームのソース抵抗ＲＳ６０−１、及びトランジスタ６２−１のエミッタ端子が結合されて出力端子５３に接続される。ＭＯＳＦＥＴ５０−２のゲート端子にはゲート抵抗ＲＧ５６−２が接続され、ゲート抵抗ＲＧ５６−２の他端には駆動信号用端子５８−２が接続される。外部回路からの駆動信号は、駆動信号用端子５８−２からＭＯＳＦＥＴ５０−２のゲート端子に供給される。ＭＯＳＦＥＴ５０−２のソース端子にはソース抵抗ＲＳ６０−２が接続され、ソース抵抗ＲＳ６０−２の他端はＧＮＤに接続される。また、ＭＯＳＦＥＴ５０−２のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０−２のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２−２、フィードバック抵抗ＲＦ６４−２、キャパシタＣＣ６８−２及びダイオード６６−２を有する。トランジスタ６２−２のベース端子にはフィードバック抵抗ＲＦ６４−２が接続され、フィードバック抵抗ＲＦ６４−２の他端はＭＯＳＦＥＴ５０−２のソース端子とソース抵抗ＲＳ６０−２との間に接続される。トランジスタ６２−２のエミッタ端子はＧＮＤに接続される。トランジスタ６２−２のコレクタ端子にはリーク電流防止用のダイオード６６−２が接続され、ダイオード６６−２の他端はＭＯＳＦＥＴ５０−２のゲート端子とゲート抵抗ＲＧ５６−２との間に接続される。トランジスタ６２−２のコレクタ端子とベース端子間にはキャパシタ６８−２が接続される。
【００２５】
また、ＭＯＳＦＥＴ５０−２のドレイン端子とゲート端子の間に共振抑制回路７０−２が接続される。共振抑制回路７０−２は、図１に示す共振抑制回路７０あるいは上側アームの共振抑制回路７０−１と同様にＭＯＳＦＥＴ等を有せず、互いに直列接続された抵抗Ｒ７２−２及びキャパシタＣ７４−２を有する。ＭＯＳＦＥＴ５０−２のドレイン端子（及びトランジスタ６２−１のエミッタ端子）に抵抗Ｒ７２−２が接続され、抵抗Ｒ７２−２の他端にキャパシタＣ７４−２が接続される。キャパシタＣ７４−２の他端はＭＯＳＦＥＴ５０−２のゲート端子に接続される。
【００２６】
このような構成において駆動信号用端子５８−１及び５８−２に供給される駆動信号により、上側アームのＭＯＳＦＥＴ５０−１と下側アームのＭＯＳＦＥＴ５０−２は交互に動作する。すなわち、あるタイミングでＭＯＳＦＥＴ５０−１がオン状態、ＭＯＳＦＥＴ５０−２がオフ状態となって出力端子５３から出力され（上側アームの動作状態）、次のタイミングでＭＯＳＦＥＴ５０−１がオフ状態、ＭＯＳＦＥＴ５０−２がオン状態となって出力端子５３から出力される（下側アームの動作状態）。上側アームの動作状態では、ＭＯＳＦＥＴ５０−１のドレイン電流はフィードバック抵抗ＲＦ６４−１及びトランジスタ６２−１を含むフィードバック回路により制限され、かつ、共振抑制回路７０−１により出力電圧の発振が抑制される。また、下側アームの動作状態では、ＭＯＳＦＥＴ５０−２のドレイン電流はフィードバック抵抗ＲＦ６４−２及びトランジスタ６２−２を含むフィードバック回路により制限され、かつ、共振抑制回路７０−２により出力電圧の発振が抑制される。
【００２７】
＜第３実施形態＞
図６は、本実施形態の過電流保護回路の構成を示す。図１に示す過電流保護回路におけるＭＯＳＦＥＴ５０の代わりに、センスＦＥＴ５１を用いる場合である。センスＦＥＴ５１は電流検出用に改良されたパワーＭＯＳＦＥＴであり、ＭＯＳＦＥＴセル内の一部のソース端子を他から分離して取り出し、外付け抵抗に流れる電流をセル数倍して全体に流れる電流を見積もるように構成したＦＥＴである。接続関係は図１と同様であり、センスＦＥＴ５１のドレイン端子には出力端子５２が接続され、出力端子５２には負荷５４が接続される。センスＦＥＴ５１のゲート端子にはゲート抵抗ＲＧ５６が接続され、ゲート抵抗ＲＧ５６の他端には駆動信号用端子５８が接続される。センスＦＥＴ５１のソース端子にはソース抵抗ＲＳ６０が接続され、ソース抵抗ＲＳ６０の他端はＧＮＤに接続される。また、センスＦＥＴ５１のソース端子とゲート端子との間に、センスＦＥＴ５１のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２、フィードバック抵抗ＲＦ６４、キャパシタＣＣ６８及びダイオード６６を有する。トランジスタ６２のベース端子にはフィードバック抵抗ＲＦ６４が接続され、フィードバック抵抗ＲＦ６４の他端はセンスＦＥＴ５１のソース端子とソース抵抗ＲＳ６０との間に接続される。トランジスタ６２のエミッタ端子はＧＮＤに接続される。トランジスタ６２のコレクタ端子にはリーク電流防止用のダイオード６６が接続され、ダイオード６６の他端はセンスＦＥＴ５１のゲート端子とゲート抵抗ＲＧ５６との間に接続される。また、トランジスタ６２のコレクタ端子とベース端子間にはキャパシタ６８が接続される。さらに、センスＦＥＴ５１のドレイン端子とゲート端子の間に共振抑制回路７０が接続される。センスＦＥＴ５１のドレイン端子に抵抗Ｒ７２が接続され、抵抗Ｒ７２の他端にキャパシタＣ７４が接続される。キャパシタＣ７４の他端はセンスＦＥＴ５１のゲート端子に接続される。
【００２８】
＜第４実施形態＞
図７は、本実施形態の過電流保護回路の構成を示す。図１のフィードバック回路のトランジスタ６２の代わりに、オペアンプを用いる構成である。ＭＯＳＦＥＴ５０のドレイン端子には出力端子５２が接続され、出力端子５２には負荷５４が接続される。ＭＯＳＦＥＴ５０のゲート端子にはゲート抵抗ＲＧ５６が接続され、ゲート抵抗ＲＧ５６の他端には駆動信号用端子５８が接続される。外部回路からの駆動信号は、駆動信号用端子５８からＭＯＳＦＥＴ５０のゲート端子に供給される。ＭＯＳＦＥＴ５０のソース端子にはソース抵抗ＲＳ６０が接続され、ソース抵抗ＲＳ６０の他端はＧＮＤに接続される。また、ＭＯＳＦＥＴ５０のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、オペアンプ６３、フィードバック抵抗ＲＦ６４、基準電源Ｖｒｅｆ６５、キャパシタＣＣ６９及びダイオード６６を有する。オペアンプ６３の非反転入力端子（＋）には基準電源Ｖｒｅｆ６５が接続され、反転入力端子（−）にはフィードバック抵抗ＲＦ６４が接続される。フィードバック抵抗ＲＦ６４の他端はＭＯＳＦＥＴ５０のソース端子とソース抵抗ＲＳ６０との間に接続される。オペアンプ６３の出力端子にダイオード６６が接続され、出力端子と反転入力端子との間にキャパシタＣＣ６９が接続される。また、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子の間に共振抑制回路７０が接続される。ＭＯＳＦＥＴ５０のドレイン電流が増大すると、ソース抵抗ＲＳ６０の端子電位が増大し、オペアンプ６３での基準電源電圧Ｖｒｅｆとの比較結果に応じてＭＯＳＦＥＴ５０のゲート電圧が制御されドレイン電流が制限される。
【００２９】
以上、本発明の実施形態について説明したが、本発明はこれに限らず種々の変形が可能である。例えば、本実施形態では、半導体スイッチング素子としてＭＯＳＦＥＴを用いているが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワートランジスタを用いることもできる。ＩＧＢＴを用いる場合、図１に即して説明すると、ＩＧＢＴのコレクタ端子に出力端子５２が接続され、ベース端子にゲート抵抗ＲＧ５６が接続され、エミッタ端子にソース抵抗ＲＳ６０が接続される。また、ＩＧＢＴのエミッタ端子とベース端子との間に、ＩＧＢＴのコレクタ電流を制限するフィードバック回路が接続される。また、ＩＧＢＴのコレクタ端子とベース端子の間に共振抑制回路７０が接続される。
【００３０】
また、本発明の過電流保護回路のフィードバック回路は、第１実施形態で示したトランジスタ６２を用いた回路及び第４実施形態で示したオペアンプ６３を用いた回路の他、任意の電流制限回路あるいは定電流回路を用いることができる。本実施形態の過電流保護回路は、上記の実施形態で示した点火回路やインバータの他、電力変換回路（ＤＣ−ＤＣあるいはＤＣ−ＡＣ）等の任意の回路に適用することが可能である。
【図面の簡単な説明】
【００３１】
【図１】実施形態の過電流保護回路の回路図である。
【図２】抵抗及びキャパシタがない過電流保護回路の出力特性図である。
【図３】抵抗を有する過電流保護回路の出力特性図である。
【図４】抵抗及びキャパシタを有する過電流保護回路の出力特性図である。
【図５】インバータにおける過電流保護回路の回路図である。
【図６】他の実施形態の過電流保護回路の回路図である。
【図７】さらに他の実施形態の過電流保護回路の回路図である。
【図８】従来装置の回路図である。
【符号の説明】
【００３２】
５０  ＭＯＳＦＥＴ（半導体スイッチング素子）、５１  センスＦＥＴ（半導体スイッチング素子）、５２  出力端子、５３  出力端子、５４  負荷、７０  共振抑制回路、７２  抵抗、７４  キャパシタ。
【図１】
2006166142.tif 000003
【図２】
2006166142.tif 000004
【図３】
2006166142.tif 000005
【図４】
2006166142.tif 000006
【図５】
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【図６】
2006166142.tif 000008
【図７】
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【図８】
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