(57)【要約】【課題】複合ＣＭＯＳ回路を用いた可変利得増幅器で、利得を広範囲に渡って制御することができ、ミキサー回路などとして利用することができるとともに、バイアスが常に一定となるようにする。【解決手段】ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１４は、それぞれゲートとドレインを接続し、ＮＭＯＳトランジスタ１１のソースとＰＭＯＳトランジスタ１２のソースを接続して、複合ＰＭＯＳトランジスタ１５を構成し、ＰＭＯＳトランジスタ１４のソースとＮＭＯＳトランジスタ１３のソースを接続して、複合ＮＭＯＳトランジスタ１６を構成し、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６からなる複合ＣＭＯＳ回路１７と並列に、可変電流源３０を接続する。反対側の複合ＣＭＯＳ型ｇｍ可変回路２０も同様に構成し、両者に互いに逆極性の入力信号を供給する。【選択図】図４
2006311028.tif 000002
【特許請求の範囲】
【請求項１】
第１の複合ＣＭＯＳ回路として、それぞれバックゲートがソースに接続された、第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、および第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有し、第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第１のＮＭＯＳトランジスタのゲートとドレインが接続され、第１のＮＭＯＳトランジスタのソースと第１のＰＭＯＳトランジスタのソースが接続されて、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタを構成し、第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第２のＰＭＯＳトランジスタのゲートとドレインが接続され、第２のＰＭＯＳトランジスタのソースと第２のＮＭＯＳトランジスタのソースが接続されて、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタを構成し、第１のＰＭＯＳトランジスタのゲートと第２のＮＭＯＳトランジスタのゲートが接続されて入力端子とされ、第１のＰＭＯＳトランジスタのドレインと第２のＮＭＯＳトランジスタのドレインが接続されて出力端子とされた複合ＣＭＯＳ回路を備え、
第２の複合ＣＭＯＳ回路として、前記第１の複合ＣＭＯＳ回路と同一構成の複合ＣＭＯＳ回路を備え、
前記第１の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインおよび第２のＰＭＯＳトランジスタのドレインに、それぞれ負荷が接続され、
前記第２の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインおよび第２のＰＭＯＳトランジスタのドレインに、それぞれ負荷が接続され、
前記第１の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのドレインとの間に、第１の可変電流源が接続され、
前記第２の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのドレインとの間に、第２の可変電流源が接続され、
前記第１の複合ＣＭＯＳ回路の出力端子と前記第２の複合ＣＭＯＳ回路の出力端子が接続され、
前記第１の複合ＣＭＯＳ回路の入力端子、および前記第２の複合ＣＭＯＳ回路の入力端子に、互いに逆極性の入力信号が供給される、
ことを特徴とする可変利得増幅器。
【請求項２】
請求項１の可変利得増幅器において、
前記第１の可変電流源の電流、および前記第２の可変電流源の電流が、差動的に制御されることを特徴とする可変利得増幅器。
【請求項３】
請求項２の可変利得増幅器において、
前記第１の可変電流源の電流、および前記第２の可変電流源の電流が、互いに逆極性の制御信号によって制御されて、前記出力端子に、前記入力信号と前記制御信号との積の出力信号が得られることを特徴とする可変利得増幅器。
【請求項４】
請求項１の可変利得増幅器において、
前記第１の可変電流源、および前記第２の可変電流源は、それぞれ、対応する複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのドレインとの間にドレイン・ソースが接続されたＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに制御電圧を印加する可変電圧源とによって構成されたことを特徴とする可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＯＳ回路を用いた可変利得増幅器に関する。
【背景技術】
【０００２】
テレビ受信機やＦＭ／ＡＭ受信機などのチューナでは、アンテナで受信された高周波信号が、高周波増幅回路で増幅された後、ミキサー回路で、局部発振回路からの局部発振信号と掛け合わされて、所定周波数の中間周波信号に変換されるが、そのミキサー回路としては、一般にギルバート型ミキサー回路が用いられている。
【０００３】
また、入力電圧を出力電流に変換する電圧電流変換型の可変利得増幅回路に用いる複合ＣＭＯＳ回路（コンプリメンタリ型複合ＭＯＳ回路）として、非特許文献１（“Ａ  ｇｅｏｍｅｔｒｙ  ｉｎｄｅｐｅｎｄｅｎｔ  ＣＭＯＳ  ｔｒａｎｓｃｏｎｄｕｃｔｏｒ：ｎｅｗ  ｍｅｔｈｏｄ  ｏｆ  ｌｉｎｅａｒｉｚａｔｉｏｎ  ａｎｄ  ＡＣ  ａｎａｌｙｓｉｓ”Ｒａｚｅｒａ，Ｌ．Ａ．Ｊｒ．；ｄｅ  Ｍｏｒａｅｓ，Ｗ．Ｂ．；Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，１９９５．１２−１４  Ｓｅｐｔ．１９９５  ＩＥＥＥ  ＣＮＦ）、および非特許文献２（“Ａ  ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ＣＭＯＳ  ｌｉｎｅａｒ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ｅｌｅｍｅｎｔ”Ｐａｒｋ，Ｃ．−Ｓ．；Ｓｃｈａｕｍａｎｎ，Ｒ．；Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，：１１，Ｎｏｖ．１９８６  ＩＥＥＥ  ＪＮＬ）に示されているように、図１０に示すような回路が考えられている。
【０００４】
この複合ＣＭＯＳ回路は、ＮＭＯＳトランジスタ８１のソースとＰＭＯＳトランジスタ８２のソースが接続されて、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタ８５が構成され、ＮＭＯＳトランジスタ８３のソースとＰＭＯＳトランジスタ８４のソースが接続されて、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタ８６が構成され、ＰＭＯＳトランジスタ８２のゲートとＮＭＯＳトランジスタ８３のゲートが接続されて入力端９１とされ、ＰＭＯＳトランジスタ８２のドレインとＮＭＯＳトランジスタ８３のドレインが接続されて出力端９２とされる。
【０００５】
ＮＭＯＳトランジスタ８１のドレインは、正の電源電圧Ｖｄｄが得られる電源９３に接続され、ＰＭＯＳトランジスタ８４のドレインは、負の電源電圧−Ｖｓｓが得られる電源９４に接続され、ＮＭＯＳトランジスタ８１のゲートには電圧Ｖｇ１が供給され、ＰＭＯＳトランジスタ８４のゲートには電圧−Ｖｇ４が供給される。
【０００６】
この複合ＣＭＯＳ回路で、すべてのＭＯＳトランジスタが飽和領域で動作しているとき、ＮＭＯＳトランジスタ８１、ＰＭＯＳトランジスタ８２、ＮＭＯＳトランジスタ８３、ＰＭＯＳトランジスタ８４のスレッショルド電圧をＶｔｎ１，Ｖｔｐ１，Ｖｔｎ２，Ｖｔｐ２とし、入力電圧をＶｉｎ、出力電流をＩｏｕｔ、ＮＭＯＳトランジスタ８１およびＰＭＯＳトランジスタ８２によって構成される複合ＰＭＯＳトランジスタ８５に流れる電流をＩ１、ＮＭＯＳトランジスタ８３およびＰＭＯＳトランジスタ８４によって構成される複合ＮＭＯＳトランジスタ８６に流れる電流をＩ２とすると、電流Ｉ１およびＩ２は、それぞれ図１１の式（７１）および式（７２）で表されるものとなる。
【０００７】
ただし、式（７１）および式（７２）中のＫｅｑは、図１１の式（７６）で表され、式（７６）中のＫｎおよびＫｐは、それぞれ図１１の式（７７）および式（７８）で表される。μｎはＮＭＯＳトランジスタのキャリアの移動度、μｐはＰＭＯＳトランジスタのキャリアの移動度、ＣｏｘはＭＯＳトランジスタのゲート容量、（Ｗ／Ｌ）ｎはＮＭＯＳトランジスタのチャネル幅／チャネル長、（Ｗ／Ｌ）ｐはＰＭＯＳトランジスタのチャネル幅／チャネル長である。
【０００８】
したがって、図１０の複合ＣＭＯＳ回路の出力電流Ｉｏｕｔは、図１１の式（７３）で表される。ただし、式（７３）中のΣＶＴおよびΔＶＴは、それぞれ図１１の式（７４）および式（７５）で表される。
【０００９】
そして、図１０に示すように、すべてのＭＯＳトランジスタのバックゲートをソースに接続して、ボディエフェクト効果を排除したとすると、図１２の式（７９）および式（８１）で表されるように、ＮＭＯＳトランジスタ８１および８３のスレッショルド電圧Ｖｔｎ１およびＶｔｎ２が等しくなり、ＰＭＯＳトランジスタ８２および８４のスレッショルド電圧Ｖｔｐ１およびＶｔｐ２が等しくなって、図１１の式（７４）で表されるΣＶＴは、図１２の式（８２）で表されるものとなる。
【００１０】
さらに、Ｖｇ４＝Ｖｇ１と仮定すると、図１１の式（７５）で表されるΔＶＴは０となるので、図１１の式（７３）で表される出力電流Ｉｏｕｔは、図１２の式（８３）で表されるようになり、図１０の複合ＣＭＯＳ回路の利得（電圧電流変換係数）ｇｍ（＝Ｉｏｕｔ／Ｖｉｎ）は、図１２の式（８４）で表されるようになる。
【００１１】
したがって、図１２の式（７９）および式（８１）を図１１の式（７１）および式（７２）に代入することによって、電流Ｉ１およびＩ２は、それぞれ図１２の式（８５）および式（８６）で表されるものとなり、Ｉ１＝Ｉ２とすると、図１２の式（８７）が成立し、入力電圧Ｖｉｎは、図１２の式（８８）で表されるようになる。そして、直流バイアスとしては、Ｖｉｎ＝Ｖｏｕｔとなるので、出力電圧Ｖｏｕｔは、図１２の式（８９）で表されるようになる。
【００１２】
したがって、図１０の複合ＣＭＯＳ回路では、電圧Ｖｇ１，Ｖｇ４を変えることによって、利得ｇｍを制御することができる。
【００１３】
また、図１２の式（８８）および式（８９）は、入出力バイアスが電圧Ｖｇ１と電圧Ｖｇ４の差の１／２の電圧に決まることを示し、電圧Ｖｇ１，Ｖｇ４の値によって入出力バイアスを変えることができることをも示している。
【００１４】
上に挙げた先行技術文献は、以下の通りである。
【非特許文献１】“Ａ  ｇｅｏｍｅｔｒｙ  ｉｎｄｅｐｅｎｄｅｎｔ  ＣＭＯＳ  ｔｒａｎｓｃｏｎｄｕｃｔｏｒ：ｎｅｗ  ｍｅｔｈｏｄ  ｏｆ  ｌｉｎｅａｒｉｚａｔｉｏｎ  ａｎｄ  ＡＣ  ａｎａｌｙｓｉｓ”Ｒａｚｅｒａ，Ｌ．Ａ．Ｊｒ．；ｄｅ  Ｍｏｒａｅｓ，Ｗ．Ｂ．；Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，１９９５．１２−１４  Ｓｅｐｔ．１９９５  ＩＥＥＥ  ＣＮＦ
【非特許文献２】“Ａ  ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ＣＭＯＳ  ｌｉｎｅａｒ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ｅｌｅｍｅｎｔ”Ｐａｒｋ，Ｃ．−Ｓ．；Ｓｃｈａｕｍａｎｎ，Ｒ．；Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，：１１，Ｎｏｖ．１９８６  ＩＥＥＥ  ＪＮＬ
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来から一般的に使われているギルバート型ミキサー回路は、最小でもトランジスタを２段積み重ねた構成となり、バイアスレベルが高くなって、低電源電圧化されるＣＭＯＳプロセスでは十分なダイナミックレンジを確保することが難しい。しかも、次段との接続のために直流シフト回路が必要となり、さらに、ＭＯＳトランジスタの性質上、バイアスが決まらないため、出力バイアス制御回路が必要となるので、全体として低消費電力とならない欠点がある。
【００１６】
また、図１０に示した従来の複合ＣＭＯＳ回路は、上述したように可変利得増幅回路を構成することができるものの、増幅器として用いる場合には、直流バイアスが一定であることによって、ダイナミックレンジを有効に使用して歪みのない特性を得ることができるため、電圧Ｖｇ１，Ｖｇ４を最適な値に設定して、利得ｇｍの制御によるバイアスの変化に対して、バイアスを一定に保持する回路を別途必要とする欠点がある。
【００１７】
そこで、この発明は、可変利得増幅器として、利得を広範囲に渡って制御することができ、ミキサー回路などとして利用することができるとともに、利得の制御と無関係に常にバイアスが一定となり、バイアスを一定に保つための回路を別途必要とせず、回路の簡素化や低消費電力化を図ることができるようにしたものである。
【課題を解決するための手段】
【００１８】
この発明の可変利得増幅器は、
第１の複合ＣＭＯＳ回路として、それぞれバックゲートがソースに接続された、第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、および第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有し、第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第１のＮＭＯＳトランジスタのゲートとドレインが接続され、第１のＮＭＯＳトランジスタのソースと第１のＰＭＯＳトランジスタのソースが接続されて、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタを構成し、第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第２のＰＭＯＳトランジスタのゲートとドレインが接続され、第２のＰＭＯＳトランジスタのソースと第２のＮＭＯＳトランジスタのソースが接続されて、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタを構成し、第１のＰＭＯＳトランジスタのゲートと第２のＮＭＯＳトランジスタのゲートが接続されて入力端子とされ、第１のＰＭＯＳトランジスタのドレインと第２のＮＭＯＳトランジスタのドレインが接続されて出力端子とされた複合ＣＭＯＳ回路を備え、
第２の複合ＣＭＯＳ回路として、前記第１の複合ＣＭＯＳ回路と同一構成の複合ＣＭＯＳ回路を備え、
前記第１の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインおよび第２のＰＭＯＳトランジスタのドレインに、それぞれ負荷が接続され、
前記第２の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインおよび第２のＰＭＯＳトランジスタのドレインに、それぞれ負荷が接続され、
前記第１の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのドレインとの間に、第１の可変電流源が接続され、
前記第２の複合ＣＭＯＳ回路の第１のＮＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのドレインとの間に、第２の可変電流源が接続され、
前記第１の複合ＣＭＯＳ回路の出力端子と前記第２の複合ＣＭＯＳ回路の出力端子が接続され、
前記第１の複合ＣＭＯＳ回路の入力端子、および前記第２の複合ＣＭＯＳ回路の入力端子に、互いに逆極性の入力信号が供給される、
ことを特徴とする。
【００１９】
上記の構成の可変利得増幅器では、特殊な構成の複合ＣＭＯＳ回路と可変電流源とからなる特殊な可変利得増幅回路を２つ設け、差動入力構成とすることによって、利得を広範囲に渡って制御することができ、ミキサー回路などとして利用することができるとともに、利得の制御と無関係に常にバイアスが一定となり、バイアスを一定に保つための回路を別途必要とせず、回路の簡素化や低消費電力化を図ることができる。
【発明の効果】
【００２０】
以上のように、この発明によれば、利得を広範囲に渡って制御することができ、ミキサー回路などとして利用することができるとともに、利得の制御と無関係に常にバイアスが一定となり、バイアスを一定に保つための回路を別途必要とせず、回路の簡素化や低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
この発明では、先願（特願２００４−３２６０９５、２００４年１１月１０日出願、整理番号０４９０６６０８０１）の発明の複合ＣＭＯＳ回路および可変利得増幅回路を用いる。そのため、以下では、まず先願の発明の複合ＣＭＯＳ回路および可変利得増幅回路を示し、そのあとに、この発明の可変利得増幅器の実施形態を示す。
【００２２】
［１．先願の発明の複合ＣＭＯＳ回路および可変利得増幅回路：図１および図２］
図１に、先願の発明の複合ＣＭＯＳ回路、および、この複合ＣＭＯＳ回路を用いた先願の発明の可変利得増幅回路の一例を示す。
【００２３】
複合ＣＭＯＳ回路１７は、ＮＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４を備える。すべてのＭＯＳトランジスタは、バックゲートをソースに接続して、ボディエフェクト効果を排除するとともに、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１４は、それぞれゲートとドレインを接続する。
【００２４】
そして、ＮＭＯＳトランジスタ１１のソースとＰＭＯＳトランジスタ１２のソースを接続して、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１２により、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタ１５を構成し、ＰＭＯＳトランジスタ１４のソースとＮＭＯＳトランジスタ１３のソースを接続して、ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１３により、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタ１６を構成する。
【００２５】
このとき、ＰＭＯＳトランジスタ１２のゲートが複合ＰＭＯＳトランジスタ１５のゲート１５Ｇを形成し、ＰＭＯＳトランジスタ１２のドレインが複合ＰＭＯＳトランジスタ１５のドレイン１５Ｄを形成し、ＮＭＯＳトランジスタ１１のゲートおよびドレインが複合ＰＭＯＳトランジスタ１５のソース１５Ｓを形成するとともに、ＮＭＯＳトランジスタ１３のゲートが複合ＮＭＯＳトランジスタ１６のゲート１６Ｇを形成し、ＮＭＯＳトランジスタ１３のドレインが複合ＮＭＯＳトランジスタ１６のドレイン１６Ｄを形成し、ＰＭＯＳトランジスタ１４のゲートおよびドレインが複合ＮＭＯＳトランジスタ１６のソース１６Ｓを形成する。
【００２６】
そして、複合ＰＭＯＳトランジスタ１５のゲート１５Ｇと複合ＮＭＯＳトランジスタ１６のゲート１６Ｇを接続して、入力端子５１とし、複合ＰＭＯＳトランジスタ１５のドレイン１５Ｄと複合ＮＭＯＳトランジスタ１６のドレイン１６Ｄを接続して、出力端子５３とする。
【００２７】
可変利得増幅回路１０としては、以上のような複合ＣＭＯＳ回路１７の、複合ＰＭＯＳトランジスタ１５のソース（ＮＭＯＳトランジスタ１１のゲートおよびドレイン）１５Ｓを、負荷１８を介して、電源電圧Ｖｄｄが与えられる電源ライン５５に接続し、複合ＮＭＯＳトランジスタ１６のソース（ＰＭＯＳトランジスタ１４のゲートおよびドレイン）１６Ｓを、負荷１９を介して、接地するとともに、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６によって構成される複合ＣＭＯＳ回路１７と並列に、すなわち複合ＰＭＯＳトランジスタ１５のソース１５Ｓと複合ＮＭＯＳトランジスタ１６のソース１６Ｓとの間に、可変電流源３０を接続する。
【００２８】
以上の構成の可変利得増幅回路は、複合ＣＭＯＳ型ｇｍ可変回路と称することができる。
【００２９】
この複合ＣＭＯＳ型ｇｍ可変回路１０では、負荷１８および１９を同一の抵抗値Ｒｓを有する抵抗とし、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６によって構成される複合ＣＭＯＳ回路１７に流れる電流をＩｄ、可変電流源３０の電流をＩｃ、負荷１８および１９に流れる電流をＩｄ＋Ｉｃとし、複合ＰＭＯＳトランジスタ１５のソース電圧（ＮＭＯＳトランジスタ１１のドレイン電圧）をＶａ、複合ＮＭＯＳトランジスタ１６のソース電圧（ＰＭＯＳトランジスタ１４のドレイン電圧）をＶｂとすると、電圧ＶａおよびＶｂは、それぞれ図２の式（１１）および式（１２）で表されるので、図２の式（１３）に示すように、電圧Ｖａと電圧Ｖｂの和はＶｄｄとなる。
【００３０】
したがって、複合ＣＭＯＳ型ｇｍ可変回路１０では、ＮＭＯＳトランジスタ１１のゲートとドレインが接続され、ＰＭＯＳトランジスタ１４のゲートとドレインが接続されていることから、図１０に示した従来の複合ＣＭＯＳ回路に係る図１２の式（８８）および式（８９）において、Ｖｇ１＝Ｖａ，−Ｖｇ４＝Ｖｂとして、入出力バイアスＶｇは、図２の式（１４）で表されるものとなり、各ＭＯＳトランジスタのドレイン電流係数をＭ、各ＮＭＯＳトランジスタのスレッショルド電圧をＶｔｎ、各ＰＭＯＳトランジスタのスレッショルド電圧をＶｔｐとすると、トータルの利得（電圧電流変換係数）ｇｍｔは、図２の式（１５）で表されるものとなる。
【００３１】
すなわち、図１の複合ＣＭＯＳ型ｇｍ可変回路１０では、可変電流源３０の電流Ｉｃを制御することによって、負荷１８および１９に流れる電流（Ｉｄ＋Ｉｃ）が変化し、電圧ＶａおよびＶｂが変化して、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６の等価的なゲート・ソース間電圧が変化し、複合ＰＭＯＳトランジスタ１５および複合ＮＭＯＳトランジスタ１６に流れる電流Ｉｄが変化して、利得ｇｍｔを変えることができるとともに、入力バイアスおよび出力バイアスは、この利得ｇｍｔの制御と無関係に常に一定値Ｖｄｄ／２に保持される。
【００３２】
また、負荷１８および１９を同一の抵抗値Ｒｓを有する抵抗とすることによって、動作バイアスに対してダイナミックレンジを正側および負側に同じレベルで確保することができ、与えられる電源電圧Ｖｄｄに対してダイナミックレンジを最も大きく取ることができるので、歪み特性を最大限に改善することができる。
【００３３】
さらに、電源電圧Ｖｄｄの電源を回路の電圧源とすることによって、常に電源電圧Ｖｄｄの１／２の出力バイアスを確保することができ、次段の回路との接続が容易となる。
【００３４】
ただし、負荷１８および１９は、上記のように同一の抵抗値Ｒｓを有する抵抗とすることが望ましいが、必ずしも同一の抵抗値を有する抵抗でなくてもよい。
【００３５】
［２．この発明の可変利得増幅器の実施形態：図３〜図９］
（２−１．基本的な例：図３および図４）
図３に、この発明の可変利得増幅器の基本的な例を示す。この発明の可変利得増幅器では、上述した先願の発明の可変利得増幅回路（複合ＣＭＯＳ型ｇｍ可変回路）を一対（２つ）設ける。
【００３６】
すなわち、図３の左側の複合ＣＭＯＳ型ｇｍ可変回路１０は、図１に示した複合ＣＭＯＳ回路１７を備え、その複合ＰＭＯＳトランジスタ１５のソース（ＮＭＯＳトランジスタ１１のゲートおよびドレイン）１５Ｓが、負荷１８を介して、電圧Ｖ１の点５５に接続され、複合ＮＭＯＳトランジスタ１６のソース（ＰＭＯＳトランジスタ１４のゲートおよびドレイン）１６Ｓが、負荷１９を介して、電圧Ｖ１より低い電圧Ｖ２の点５６に接続され、複合ＰＭＯＳトランジスタ１５のソース１５Ｓと複合ＮＭＯＳトランジスタ１６のソース１６Ｓとの間に、可変電流源３０が接続されたものである。
【００３７】
図３の右側の複合ＣＭＯＳ型ｇｍ可変回路２０も、１０番台または３０番台の参照符号に代えて、２０番台または４０番台の参照符号を付して示すように、複合ＣＭＯＳ回路２７を備え、その複合ＰＭＯＳトランジスタ２５のソース２５Ｓが、負荷２８を介して、電圧Ｖ１の点５５に接続され、複合ＮＭＯＳトランジスタ２６のソース２６Ｓが、負荷２９を介して、電圧Ｖ２の点５６に接続され、複合ＰＭＯＳトランジスタ２５のソース２５Ｓと複合ＮＭＯＳトランジスタ２６のソース２６Ｓとの間に、可変電流源４０が接続されたものである。
【００３８】
複合ＣＭＯＳ回路２７は、複合ＣＭＯＳ回路１７と同一構成にする。すなわち、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２３およびＰＭＯＳトランジスタ２４は、すべて、バックゲートをソースに接続して、ボディエフェクト効果を排除するとともに、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２４は、それぞれゲートとドレインを接続し、ＮＭＯＳトランジスタ２１のソースとＰＭＯＳトランジスタ２２のソースを接続して、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２により、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタ２５を構成し、ＰＭＯＳトランジスタ２４のソースとＮＭＯＳトランジスタ２３のソースを接続して、ＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２３により、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタ２６を構成し、複合ＰＭＯＳトランジスタ２５のゲート（ＰＭＯＳトランジスタ２２のゲート）と複合ＮＭＯＳトランジスタ２６のゲート（ＮＭＯＳトランジスタ２３のゲート）を接続して入力端５２とする。
【００３９】
そして、複合ＣＭＯＳ型ｇｍ可変回路１０（複合ＣＭＯＳ回路１７）の出力端子（ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３のドレイン）と、複合ＣＭＯＳ型ｇｍ可変回路２０（複合ＣＭＯＳ回路２７）の出力端子（ＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３のドレイン）とを接続して、出力端子５３とし、複合ＣＭＯＳ型ｇｍ可変回路１０（複合ＣＭＯＳ回路１７）の入力端子５１、および複合ＣＭＯＳ型ｇｍ可変回路２０（複合ＣＭＯＳ回路２７）の入力端子５２に、互いに逆極性の入力信号電圧Ｖｉｎおよび−Ｖｉｎを供給する。
【００４０】
この場合も、負荷１８，１９，２８および２９は、同一の抵抗値Ｒｓを有する抵抗とする。
【００４１】
以上の構成の可変利得増幅器は、差動入力構成であるので、差動複合ＣＭＯＳ型ｇｍ可変回路と称することができる。
【００４２】
図４は、図３の可変利得増幅器（差動複合ＣＭＯＳ型ｇｍ可変回路）の、より具体的な例を示し、図３の電圧Ｖ１を電源電圧Ｖｄｄ、点５５を電源電圧Ｖｄｄが与えられる電源ライン、電圧Ｖ２を接地電位、点５６をグランドとするとともに、ＮＭＯＳトランジスタ３１のドレインを複合ＰＭＯＳトランジスタ１５のソース１５Ｓに接続し、ＮＭＯＳトランジスタ３１のソースを複合ＮＭＯＳトランジスタ１６のソース１６Ｓに接続し、ＮＭＯＳトランジスタ３１のゲートとグランドとの間に可変電圧源３２を接続して、図３の可変電流源３０を構成し、同様に、ＮＭＯＳトランジスタ４１のドレインを複合ＰＭＯＳトランジスタ２５のソース２５Ｓに接続し、ＮＭＯＳトランジスタ４１のソースを複合ＮＭＯＳトランジスタ２６のソース２６Ｓに接続し、ＮＭＯＳトランジスタ４１のゲートとグランドとの間に可変電圧源４２を接続して、図３の可変電流源４０を構成した場合である。
【００４３】
ＮＭＯＳトランジスタ３１および４１も、それぞれ、バックゲートをソースに接続して、ボディエフェクト効果を排除する。
【００４４】
すべてのＭＯＳトランジスタは飽和領域で動作しているものとし、各ＭＯＳトランジスタのドレイン電流係数をＭ、各ＮＭＯＳトランジスタのスレッショルド電圧をＶｔｎ、各ＰＭＯＳトランジスタのスレッショルド電圧をＶｔｐとする。
【００４５】
また、可変電圧源３２，４２の制御電圧をＶ３，Ｖ４、ＮＭＯＳトランジスタ３１，４１のドレイン電流（可変電流源３０，４０の電流）をＩｃ１，Ｉｃ２、複合ＰＭＯＳトランジスタ１５，２５のソース電圧をＶａ１，Ｖａ２、複合ＮＭＯＳトランジスタ１６，２６のソース電圧をＶｂ１，Ｖｂ２、複合ＣＭＯＳ型ｇｍ可変回路１０，２０の出力電流をＩｏｕｔ１，Ｉｏｕｔ２、複合ＣＭＯＳ型ｇｍ可変回路１０，２０の利得（電圧電流変換係数）をｇｍ１，ｇｍ２、出力端子５３からみた出力電流をＩｏｕｔ、出力端子５３からみた利得（電圧電流変換係数）をｇｍｔｔとする。
【００４６】
利得ｇｍ１は、制御電圧Ｖ３により電流Ｉｃ１が制御されることによって制御され、利得ｇｍ２は、制御電圧Ｖ４により電流Ｉｃ２が制御されることによって制御され、出力電流Ｉｏｕｔ、利得ｇｍ１，ｇｍ２、および利得ｇｍｔｔは、図６の式（２１）、式（２２）および式（２３）で表されるものとなる。
【００４７】
さらに、制御電圧Ｖ３，Ｖ４による利得ｇｍ１，ｇｍ２の変化についてみると、Ｖ３＝Ｖ４＝０（Ｖ）のときには、Ｉｃ１＝Ｉｃ２＝０となるので、利得ｇｍ１，ｇｍ２は、最大値ｇｍａとなる。また、差動入力であるので、入力信号電圧Ｖｉｎに対しては、Ｉｏｕｔ２＝Ｉｏｕｔ１となり、利得ｇｍ１，ｇｍ２は、図６の式（２４）で表されるものとなる。
【００４８】
逆に、利得ｇｍ１，ｇｍ２が０となるときを考えると、図２の式（１５）、すなわち図６の式（２５）は、図４の可変利得増幅器（差動複合ＣＭＯＳ型ｇｍ可変回路）でみると、ｇｍｔがｇｍ１に相当し、ＶｇがＶｉｎに相当し、ＶａがＶａ１に相当し、ＶｂがＶｂ１に相当する。
【００４９】
したがって、
（Ｖａ１−Ｖｉｎ−Ｖｔｎ−｜Ｖｔｐ｜）＜０  …（１）
となると、すなわち、
（Ｖａ１−Ｖｉｎ）＜（Ｖｔｎ＋｜Ｖｔｐ｜）  …（２）
となると、複合ＣＭＯＳ回路１７はＯＦＦとなり、Ｉｏｕｔ１＝０となる。このときの制御電圧Ｖ３を、Ｖｍｉｎとする。
【００５０】
同様に、
（Ｖａ２−Ｖｉｎ−Ｖｔｎ−｜Ｖｔｐ｜）＜０  …（３）
となると、すなわち、
（Ｖａ２−Ｖｉｎ）＜（Ｖｔｎ＋｜Ｖｔｐ｜）  …（４）
となると、複合ＣＭＯＳ回路２７はＯＦＦとなり、Ｉｏｕｔ２＝０となる。このときの制御電圧Ｖ４も、Ｖｍｉｎとする。
【００５１】
したがって、Ｖ３，Ｖ４＞Ｖｍｉｎとなると、Ｉｏｕｔ１＝Ｉｏｕｔ２＝０となり、図６の式（２６）、式（２７）および式（２８）で示すように、出力電流Ｉｏｕｔ、利得ｇｍ１，ｇｍ２、および利得ｇｍｔｔは、０となる。
【００５２】
次に、制御電圧Ｖ３，Ｖ４を互いに逆方向に制御したときの出力電流Ｉｏｕｔおよび利得ｇｍｔｔを考える。
【００５３】
Ｖ３＝０，Ｖ４＝Ｖｍｉｎのときには、Ｉｏｕｔ２＝０となるので、図７の式（３１）および式（３２）で示すように、出力電流Ｉｏｕｔは、複合ＣＭＯＳ回路１７の出力電流Ｉｏｕｔ１と等しくなり、利得ｇｍｔｔは、ｇｍａとなる。
【００５４】
Ｖ３＝Ｖｍｉｎ，Ｖ４＝０のときには、Ｉｏｕｔ１＝０となるので、図７の式（３３）および式（３４）で示すように、出力電流Ｉｏｕｔは、複合ＣＭＯＳ回路２７の出力電流Ｉｏｕｔ２と等しくなり、利得ｇｍｔｔは、−ｇｍａとなる。
【００５５】
Ｖ３＝Ｖ４のときには、入力が差動信号で、電流Ｉｃ１，Ｉｃ２によらず、Ｉｏｕｔ１＝−Ｉｏｕｔ２となるので、図７の式（３５）および式（３６）で示すように、出力電流Ｉｏｕｔおよび利得ｇｍｔｔは、０となる。
【００５６】
このことは、図４の可変利得増幅器（差動複合ＣＭＯＳ型ｇｍ可変回路）が、制御電圧Ｖ３，Ｖ４を制御することによって、利得ｇｍｔｔを、−ｇｍａ〜０〜＋ｇｍａの範囲で変化させることができることを示している。
【００５７】
すなわち、図１の可変利得増幅回路（複合ＣＭＯＳ型ｇｍ可変回路）では、利得（電圧電流変換係数）ｇｍｔを、０から＋ｇｍａまでの範囲でしか変化させることができないのに対して、図４の可変利得増幅器（差動複合ＣＭＯＳ型ｇｍ可変回路）では、利得（電圧電流変換係数）ｇｍｔｔを、−ｇｍａから＋ｇｍａまでの範囲で変化させることができる。
【００５８】
また、差動構成とすることによって、信号中のノイズ成分をキャンセルすることもできる。
【００５９】
（２−２．掛算回路として構成する場合の例：図５）
図５は、この発明の可変利得増幅器の他の例を示し、掛算回路として構成する場合である。
【００６０】
この例では、制御電圧源５９からＮＭＯＳトランジスタ３１および４１のゲートに、互いに逆極性の矩形波の制御信号電圧Ｖｃ，−Ｖｃを印加する。その他は、図４の例と同じである。
【００６１】
この例では、制御信号電圧Ｖｃ，−Ｖｃが矩形波であるので、ＮＭＯＳトランジスタ３１および４１をＯＮ／ＯＦＦスイッチとみることができ、出力電流Ｉｏｕｔは、図８の式（４１）で示すように、ＮＭＯＳトランジスタ３１，４１がＯＮとなるときの出力電流Ｉｏｕｔ１，Ｉｏｕｔ２を加算したものとなる。
【００６２】
ただし、以下の式上では、理解を容易にするため、矩形波の制御信号の振幅を１としているが、実際上は、ＮＭＯＳトランジスタ３１，４１がＯＮになるレベルである。
【００６３】
入力信号電圧Ｖｉｎに対しては、ｇｍ１＝ｇｍ２＝ｇｍａとなるので、図８の式（４１）は、同図の式（４２）で表わすことができる。
【００６４】
ここで、
Ｖｉｎ＝ｃｏｓωｉｎｔ  …（５）
とする。ωｉｎは、入力信号の角周波数である。
【００６５】
制御信号電圧Ｖｃは、矩形波であるので、フーリエ級数に展開すると、図９の式（５１）で表される。ωｃは、矩形波制御信号の基本波の角周波数である。
【００６６】
図８の式（４２）に、上記の式（５）および図９の式（５１）を代入すると、出力電流Ｉｏｕｔは、図９の式（５２）で表されるものとなる。
【００６７】
実際上は、出力端子５３に得られる出力信号をフィルタリングして、奇数次高調波を除去するので、出力電流Ｉｏｕｔは、図９の式（５３）で表される。
【００６８】
この式（５３）は、図５の可変利得増幅器の出力端子５３に、入力信号電圧Ｖｉｎの周波数ｆｉｎ（＝ωｉｎ／２π）と制御信号電圧Ｖｃの周波数ｆｃ（＝ωｃ／２π）との和（ｆｉｎ＋ｆｃ）および差（ｆｉｎ−ｆｃ）の周波数の信号が得られることを示し、図５の可変利得増幅器が掛算回路を構成し、ミキサー回路として利用できることを示している。
【００６９】
そして、図５の可変利得増幅器をミキサー回路として使用する場合には、従来のギルバート型ミキサー回路とは異なり、入出力バイアスが一定となり、バイアスを一定に保つための回路を別途必要とせず、回路の簡素化や低消費電力化を図ることができるとともに、利得（電圧電流変換係数）を広範囲に渡って制御することができる。
【００７０】
（２−３．他の例）
可変電流源３０，４０を構成するＭＯＳトランジスタとしては、ＮＭＯＳトランジスタ３１，４１の代わりに、ＰＭＯＳトランジスタを用いることもできる。
【図面の簡単な説明】
【００７１】
【図１】この発明の可変利得増幅器に用いる複合ＣＭＯＳ型ｇｍ可変回路の一例を示す図である。
【図２】図１の複合ＣＭＯＳ型ｇｍ可変回路の説明に供する式を示す図である。
【図３】この発明の可変利得増幅器の基本的な例を示す図である。
【図４】この発明の可変利得増幅器の具体例を示す図である。
【図５】この発明の可変利得増幅器の掛算回路として構成する場合の例を示す図である。
【図６】この発明の可変利得増幅器の説明に供する式を示す図である。
【図７】この発明の可変利得増幅器の説明に供する式を示す図である。
【図８】この発明の可変利得増幅器の説明に供する式を示す図である。
【図９】この発明の可変利得増幅器の説明に供する式を示す図である。
【図１０】従来の複合ＣＭＯＳ回路を示す図である。
【図１１】図１０の複合ＣＭＯＳ回路の説明に供する式を示す図である。
【図１２】図１０の複合ＣＭＯＳ回路の説明に供する式を示す図である。
【符号の説明】
【００７２】
主要部については図中に全て記述したので、ここでは省略する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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