(57)【要約】【課題】  少ない枚数のフォトマスクで回路形成を行うことができ、生産性の向上を図ることが可能な回路基板の製造方法を提供する。【解決手段】  下層導電部と上層導電部とが絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板の製造方法であって、基板上に下層導電部、絶縁層及び上層導電膜を順次形成する工程と、上層導電膜上に、上層導電部間形成領域で上層導電部形成領域よりも膜厚が小さく、かつ上層導電部の開口部形成領域に開口部を有するフォトレジスト膜を形成する工程と、フォトレジスト膜の開口部領域内の上層導電膜及び絶縁層を除去して貫通孔を形成する工程と、貫通孔内に配線を形成する工程と、上層導電部間形成領域のフォトレジスト膜を除去する工程と、上層導電部間形成領域の上層導電膜を除去して上層導電部を形成する工程とを含む回路基板の製造方法。【選択図】    図２
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【特許請求の範囲】
【請求項１】
下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板の製造方法であって、
該製造方法は、基板上に下層導電部、絶縁層及び上層導電膜を順次形成する工程と、
上層導電膜上に、上層導電部間形成領域における膜厚が上層導電部形成領域における膜厚よりも相対的に小さく、かつ上層導電部の開口部形成領域に開口部を有するフォトレジスト膜を形成する工程と、
フォトレジスト膜の開口部領域内の上層導電膜を除去して上層導電部の開口部を形成する工程と、
上層導電部の開口部領域内の絶縁層を除去して絶縁層の貫通孔を形成する工程と、
上層導電部間形成領域のフォトレジスト膜を除去する工程と、
上層導電部間形成領域の上層導電膜を除去して上層導電部を形成する工程と、
絶縁層の貫通孔内及び上層導電部の開口部内に配線を形成する工程とを含む
ことを特徴とする回路基板の製造方法。
【請求項２】
前記フォトレジスト膜形成工程は、上層導電部間形成領域と上層導電部形成領域とに、異なる光量での露光を行うものであることを特徴とする請求項１記載の回路基板の製造方法。
【請求項３】
前記上層導電部間形成領域のフォトレジスト膜除去工程は、アッシングを行うものであることを特徴とする請求項１又は２記載の回路基板の製造方法。
【請求項４】
前記配線形成工程は、絶縁層の貫通孔内及び上層導電部の開口部内に、導電性物質を含有する液状材料の注入を行うものであることを特徴とする請求項１〜３のいずれかに記載の回路基板の製造方法。
【請求項５】
前記回路基板は、薄膜トランジスタが基板上に設けられたものであり、かつ薄膜トランジスタのドレイン側導電部が下層導電部を構成し、画素電極が上層導電部を構成する構造を有することを特徴とする請求項１〜４のいずれかに記載の回路基板の製造方法。
【請求項６】
前記回路基板は、電極端子が基板上に設けられたものであり、走査信号線及びデータ信号線の少なくともいずれか一方が下層導電部を構成し、電極端子が上層導電部を構成する構造を有することを特徴とする請求項１〜５のいずれかに記載の回路基板の製造方法。
【請求項７】
請求項１〜６のいずれかに記載の回路基板の製造方法により製造されたことを特徴とする回路基板。
【請求項８】
下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該上層導電部の開口部は、絶縁層の貫通孔と同一又は相似の平面形状を有することを特徴とする回路基板。
【請求項９】
下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該上層導電部の開口部は、各上層導電部内の同一の位置に配列されていることを特徴とする回路基板。
【請求項１０】
下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該配線は、導電性物質を含有する液状材料を絶縁層の貫通孔内及び上層導電部の開口部内に注入することにより形成されたものであることを特徴とする回路基板。
【請求項１１】
下層導電部と、開口部を有する上層導電部とが、該開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、
該配線は、不均一な膜厚で形成されていることを特徴とする回路基板。
【請求項１２】
前記回路基板は、薄膜トランジスタが基板上に設けられたものであり、かつ薄膜トランジスタのドレイン側導電部が下層導電部を構成し、画素電極が上層導電部を構成する構造を有することを特徴とする請求項７〜１１のいずれかに記載の回路基板。
【請求項１３】
前記回路基板は、電極端子が基板上に設けられたものであり、走査信号線及びデータ信号線の少なくともいずれか一方が下層導電部を構成し、電極端子が上層導電部を構成する構造を有することを特徴とする請求項７〜１２のいずれかに記載の回路基板。
【請求項１４】
請求項７〜１３のいずれかに記載の回路基板を備えることを特徴とする電子表示装置。
【請求項１５】
請求項７〜１３のいずれかに記載の回路基板を備えることを特徴とする液晶表示装置。
【請求項１６】
請求項７〜１３のいずれかに記載の回路基板を備えることを特徴とする有機エレクトロルミネセンス表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板の製造方法、回路基板及び電子表示装置に関する。より詳しくは、大型液晶テレビ、大型液晶モニター、大型有機エレクトロルミネセンスディスプレイに好適に用いられる回路基板の製造方法、回路基板、及び、それらを用いて得られる電子表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置（以下「ＬＣＤ」ともいう）、有機エレクトロルミネセンス表示装置（以下「有機ＥＬディスプレイ」ともいう）等の薄型表示装置には、一般的に、素子や配線等で構成される回路が基板上に設けられてなる回路基板が使用されており、これにより、高精細な画像表示を実現している。例えば、テレビジョン、パーソナルコンピュータ用モニター、プロジェクション等に利用されるＬＣＤの場合、アクティブ素子を用いて画素の駆動制御を行うアクティブマトリクス駆動方式が主流となっており、これに用いられる回路基板は、アクティブ素子として薄膜トランジスタ（以下「ＴＦＴ」ともいう）を画素毎に備えるとともに、各ＴＦＴの電極に接続された配線を備えることから、高精細な回路パターンを有している。
【０００３】
このようなＴＦＴが配置されてなる回路基板（以下「ＴＦＴアレイ基板」ともいう）等の高精細な回路パターンを有する回路基板の製造においては、例えば配線、ＴＦＴの半導体層、電極等をそれぞれパターン加工（パターニング）する必要があるが、一般的には、極めて高精度の開口パターンを有する高価なフォトマスクを用いてフォトリソグラフィを行うことにより、それぞれのパターニングを個別に行っている。したがって、フォトマスクを使用する工程数を少なくすることができれば、回路基板の製造コストを上昇させる原因となるフォトマスクの枚数を削減して設備投資額を抑制することや、生産効率を向上させることが可能となる。
【０００４】
これに対し、保護膜のパターニングに用いるフォトレジストパターン上に電極を形成し、該フォトレジストパターンの除去と同時に電極の不要部分をリフトオフすることで画素電極パターンを形成するＴＦＴアレイ基板の製造方法が開示されている（例えば、特許文献１参照）。このＴＦＴアレイ基板の製造方法によれば、画素電極のパターニングに用いるフォトマスクを削減することができる。しかしながら、特許文献１に記載のＴＦＴアレイ基板においては、ゲートライン、データライン等の配線と画素電極との短絡を防止するために、それらが離れた位置に配置されており、画素電極の面積比率（開口率）の向上という点で改善の余地があった。
【０００５】
そこで、回路基板に関し、短絡等を防止しつつ、所望の回路構成を実現するために、絶縁膜を介して配線、ＴＦＴの半導体層、電極等を積層させ、それらをコンタクトホールにより接続する技術が知られている（例えば、特許文献２、３参照）。例えば、特許文献２の図４（Ｂ）には、絶縁膜に形成された開口部内、及び、開口部周辺の絶縁膜上に電極が形成されてなるコンタクトホールが図示されている。特許文献２中では、このコンタクトホールに設けた電極の形成方法について記載されていないが、例えば、スパッタリング法等の基板全面に電極膜を成膜させる方法を用いる場合には、フォトマスクを用いたフォトリソグラフィによるパターニングが必要になると考えられる。また、特許文献３に記載されているように、インクジェット（ＩＪ）法を用いる場合には、ＩＪ装置から吐出される液滴の着弾ばらつきや広がりを充分に抑制しなければ、高精細な回路パターンを形成することができない。特許文献２及び３に記載されている構成の場合、絶縁膜上に電極形状を制御するための構造物がないことから、充分に電極形状のばらつきを抑制するためには、堤防状の構造物を別途形成する必要があり、これを形成するためのフォトマスクを用いたフォトリソグラフィによるパターニングが必要になると考えられる。なお、液滴の着弾ばらつきや広がりに対し充分に対応可能な大きさのコンタクトホールを形成すると、薄型表示装置用のＴＦＴアレイ基板等の場合、開口率が低下するため、高精細な表示を行うことができなくなるおそれがある。更に、他の印刷法を用いる場合にも、位置合わせの精度上、コンタクトホールを大きくする必要が生じることから、開口率の低下を招いてしまう。
このように回路基板にコンタクトホールを形成することによってもフォトマスクの使用枚数が増加することから、この点について改善の余地があった。
【特許文献１】特開２００４−３１００４３号公報
【特許文献２】特開２００４−１２７９３３号公報
【特許文献３】特開２００３−２４３３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、少ない枚数のフォトマスクで回路形成を行うことができ、生産性の向上を図ることが可能な回路基板の製造方法、回路基板、及び、それらを用いて得られる電子表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者は、回路基板の回路形成に用いるフォトマスクの枚数を従来よりも少なくすることができる回路基板の製造方法について種々検討したところ、コンタクトホールの形成手法に着目した。すなわち、下層導電部と、開口部を有する上層導電部とが、開口部に連結された貫通孔を有する絶縁部を介して積層され、絶縁部の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板を製造する場合、従来の方法では、（ａ）基板全面に形成した導電膜をパターニングし、下層導電部を形成する工程、（ｂ）下層導電部上を含む基板全面に形成した絶縁層をパターニングし、絶縁層の貫通孔を形成する工程、（ｃ）絶縁層の貫通孔内を含む基板全面に形成した導電膜をパターニングし、コンタクトホール及び上層導電部を形成する工程において、それぞれフォトマスクを用いてフォトレジスト膜を形成する必要があった。これに対し、本発明者は、スリット露光技術を利用して膜厚に差を設けたフォトレジスト膜をパターン形成することにより、（ｂ）の工程に用いるフォトレジスト膜と、（ｃ）の工程に用いるフォトレジスト膜とを１枚のフォトマスクにより一括して形成することができることに着目した。
【０００８】
そして、回路基板の製造方法を（１）基板上に下層導電部、絶縁層及び上層導電膜を順次形成する工程、（２）上層導電膜上に、上層導電部間形成領域における膜厚が上層導電部形成領域における膜厚よりも相対的に小さく、かつ上層導電部の開口部形成領域に開口部を有するフォトレジスト膜を形成する工程、（３）フォトレジスト膜の開口部領域内の上層導電膜を除去して上層導電部の開口部を形成する工程、（４）上層導電部の開口部領域内の絶縁層を除去して絶縁層の貫通孔を形成する工程、（５）上層導電部間形成領域のフォトレジスト膜を除去する工程、（６）上層導電部間形成領域の上層導電膜を除去して上層導電部を形成する工程、（７）絶縁層の貫通孔内及び上層導電部の開口部内に配線を形成する工程を含むものとすることにより、上記（２）の工程で１枚のフォトマスクを用いて形成したフォトレジスト膜を利用して、上記（３）及び（４）の工程、並びに、上記（６）の工程のエッチングやパターニングを全て行うことが可能となることを見いだした。その結果、フォトマスクの枚数を少なくすることができ、生産性の向上を図ることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【０００９】
すなわち本発明は、下層導電部と、開口部を有する上層導電部とが、上記開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板の製造方法であって、上記製造方法は、（１）基板上に下層導電部、絶縁層及び上層導電膜を順次形成する工程と、（２）上層導電膜上に、上層導電部間形成領域における膜厚が上層導電部形成領域における膜厚よりも相対的に小さく、かつ上層導電部の開口部形成領域に開口部を有するフォトレジスト膜を形成する工程と、（３）フォトレジスト膜の開口部領域内の上層導電膜を除去して上層導電部の開口部を形成する工程と、（４）上層導電部の開口部領域内の絶縁膜を除去して絶縁層の貫通孔を形成する工程と、（５）上層導電部間形成領域のフォトレジスト膜を除去する工程と、（６）上層導電部間形成領域の上層導電膜を除去して上層導電部を形成する工程と、（７）絶縁層の貫通孔内及び上層導電部の開口部内に配線を形成する工程とを含む回路基板の製造方法である。
【００１０】
なお、本発明においては、下層導電部と上層導電部とが絶縁層を介して積層され、かつ配線を介して接続された構造（以下「接続構造」ともいう）が少なくとも１つ設けられていればよい。例えば、上記接続構造が２つの場合としては、（ａ）第１の下層導電部、第１の絶縁層、第２の下層導電部、第２の絶縁層及び上層導電部がこの順に積層され、第１の下層導電部及び第２の下層導電部がそれぞれ上層導電部に配線を介して接続された構造や、（ｂ）第１の下層導電部、第１の絶縁層、第２の下層導電部、第２の絶縁層及び上層導電部がこの順に積層され、第１の下層導電部と第２の下層導電部とが配線を介して接続され、第２の下層導電部と上層導電部とが配線を介して接続された構造等が挙げられる。なお、（ａ）の形態では、第１の下層導電部と上層導電部とは、第１の絶縁層及び第２の絶縁層を介して積層されており、（ｂ）の形態では、第１の下層導電部に対しては第２の下層導電部が上層導電部である。また、（ａ）及び（ｂ）の形態において、第１の絶縁層及び／又は第２の絶縁層は、複数の絶縁層からなるものであってもよい。更に、第１の下層導電部、第１の絶縁層、第２の下層導電部、第２の絶縁層及び上層導電部の層間には、これら以外の層が存在していてもよい。
このように本発明においては、回路基板に形成される下層導電部、上層導電部及び絶縁層の数は特に限定されず、異なる階層に２以上設けられてもよいし、同一の階層に２以上設けられてもよい。
【００１１】
上記（２）のフォトレジスト膜形成工程は、上層導電部間形成領域と上層導電部形成領域とに、異なる光量での露光を行うものであることが好ましい。これにより、上層導電部間形成領域における膜厚を上層導電部形成領域における膜厚よりも相対的に小さくしたフォトレジスト膜を簡便に形成することができる。上記露光方法としては、上層導電部間形成領域に照射される光量と上層導電部形成領域に照射される光量とが異なるのであれば特に限定されず、例えば、単に領域毎に露光量を変える方法、上層導電部間形成領域への露光に用いる部分と上層導電部形成領域への露光に用いる部分とが光透過率の異なる材料からなるフォトマスクを用いる方法、上層導電部間形成領域への露光に用いる部分と上層導電部形成領域への露光に用いる部分のいずれかにスリットを有するフォトマスクを用いる方法等が挙げられる。スリットを設けたフォトマスクを用いる方法では、フォトレジスト膜の材料としてポジ型のフォトレジストを用いる場合、上層導電部間形成領域に対応する形状のスリットを有し、上層導電部の開口部形成領域に開口部を有するフォトマスクを介して露光を行う。特に光透過率の異なる材料からなるフォトマスクを用いる方法や、スリットを有するフォトマスクを用いる方法によれば、上層導電部形成領域、上層導電部間形成領域及び上層導電部の開口部形成領域の露光量を簡便に制御することができることから、上述の構造を有するフォトレジスト膜を特に簡便に形成することができる。また、上層導電部間形成領域における膜厚は、上層導電部形成領域における膜厚に対して、２０〜８０％であることが好ましく、上層導電部間形成領域に照射される光量は、上層導電部形成領域に照射される光量に対して、２０〜８０％であることが好ましい。
なお、上記（２）のフォトレジスト膜形成工程において、露光後には、通常、現像処理を行う。
【００１２】
上記（５）の上層導電部間形成領域のフォトレジスト膜除去工程は、アッシングを行うものであることが好ましい。これによれば、上記（６）の上層導電部形成工程を行う前処理として、上層導電部形成領域における膜厚よりも膜厚が小さい上層導電部間形成領域のフォトレジスト膜を簡便かつ選択的に除去することができる。
【００１３】
上記（７）の配線形成工程は、絶縁層の貫通孔内及び上層導電部の開口部内に、導電性物質を含有する液状材料の注入を行うものであることが好ましい。液状材料を注入する配線形成方法によれば、液状材料の被覆性が優れていることから、絶縁層の貫通孔及び上層導電部の開口部の形状が逆テーパー形状又はオーバーハング形状であっても、導通を確保しやすい。このため、絶縁層の貫通孔及び上層導電部の開口部を形成する際に、そのテーパー形状の制御を行う必要がなく、絶縁層の貫通孔及び上層導電部の開口部を形成する際のエッチングの高速化が可能となり、生産性を向上させることができる。上記注入方法としては、例えばインクジェット法、スクリーン印刷法等が挙げられ、中でも、インクジェット法が好ましい。インクジェット法によれば、配線形成部分に液状材料を選択的に注入することができ、しかも本発明においては、上記（２）の工程で形成されたフォトレジスト膜や、絶縁層の貫通孔の入口周辺に位置する上層導電部を堤防として利用することで、配線形成部分に対応するパターンを有するフォトマスクを用いて配線形成用のフォトレジスト膜を形成したり、エッチング処理等を行ったりせずに、液滴の着弾ばらつきや広がりを抑制することができることから、高い生産性で、絶縁層の貫通孔内及び上層導電部の開口部内に配線を選択的に形成することができる。
なお、上記（７）の配線形成工程においては、通常、液状材料の注入後に、乾燥、焼成等の固化処理を行い、導電性物質を含有する液状材料から配線を形成させる。
【００１４】
上記回路基板は、薄膜トランジスタ（ＴＦＴ）が基板上に設けられたものであり、かつ薄膜トランジスタのドレイン側導電部が下層導電部を構成し、画素電極が上層導電部を構成する構造を有することが好ましい。このようなＴＦＴの上層に画素電極が配置された構造は、画素電極の面積比率の拡大、すなわち高開口率化に有利な構造であり、本発明により製造される回路基板が有する構造の好適な一例である。なお、本明細書において、薄膜トランジスタのドレイン側導電部とは、ＴＦＴのドレイン電極、及び、ＴＦＴのドレイン電極と画素電極との間に設けられた電極又は配線を意味する。
【００１５】
また、上記回路基板は、電極端子が基板上に設けられたものであり、走査信号線及びデータ信号線の少なくともいずれか一方が下層導電部を構成し、電極端子が上層導電部を構成する構造を有することが好ましい。このような絶縁膜の下層に走査信号線及び／又はデータ信号線が配置され、絶縁膜の上層に電極端子が配置された構造は、ＴＦＴの上層に画素電極が配置された構造等の配線や電極等が絶縁膜を介して複数の階層に形成される構造を有する回路基板において必要とされる構造であり、本発明により製造される回路基板が有する構造の好適な一例である。
【００１６】
本発明の回路基板の製造方法は、上記（１）〜（７）の工程を必須工程として含むとともに、回路基板の製造方法が通常含む工程を含むものであればよく、その他の工程によって特に限定されるものではない。また、上記（１）〜（７）の工程の順序は特に限定されず、例えば、（１）、（２）、（３）、（４）、（７）、（５）、（６）の順に行ってもよい。この場合、配線形成時の固化処理は、フォトレジスト膜の除去後に行うことが好ましい。
【００１７】
本発明はまた、上記回路基板の製造方法により製造された回路基板でもある。このような回路基板は、少ない枚数のフォトマスクで製造されることから、生産性に優れており、特に薄膜トランジスタ（ＴＦＴ）アレイ基板等の複雑な回路構成を有する回路基板に好適である。
【００１８】
また、本発明の回路基板の製造方法のように、１つのフォトレジスト膜を用いて上層導電部の開口部と絶縁層の貫通孔とを形成した場合には、上層導電部の開口部が、（１）絶縁層の貫通孔と同一又は相似の平面形状を有する、（２）各上層導電部内の同一の位置に配列されている等の特徴が生じる。このような（１）下層導電部と、開口部を有する上層導電部とが、上記開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、上記上層導電部の開口部は、絶縁層の貫通孔と同一又は相似の平面形状を有する回路基板、及び、（２）下層導電部と、開口部を有する上層導電部とが、上記開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、上記上層導電部の開口部は、各上層導電部内の同一の位置に配列されている回路基板もまた本発明の１つである。
【００１９】
上記（１）や（２）の形態の本発明の回路基板は、少ない枚数のフォトマスクで製造されたものであり、生産性に優れたものである。なお、上層導電部の開口部と絶縁層の貫通孔とを異なるフォトレジスト膜を用いて形成した場合には、通常、フォトレジスト膜のアライメントが１μｍ程度ずれることから、上層導電部の開口部と絶縁層の貫通孔とが同一又は相似の平面形状で形成されなかったり、各上層導電部内の同一の位置に配列されなかったりする。
【００２０】
更に、本発明の回路基板の製造方法においては、絶縁層の貫通孔の入口周辺に位置する上層導電部を堤防として利用し、インクジェット法等の液状材料を注入する方法により配線形成を行うことで、高い生産性を実現することができる。すなわち、上層導電部を堤防として利用すれば、液滴の着弾ばらつきや広がりを抑制することができるので、配線形成部分に対応するパターンを有するフォトマスクを用いて配線形成用のフォトレジスト膜を形成したり、エッチング処理等を行ったりしなくてもよい。このようにして得られる、下層導電部と、開口部を有する上層導電部とが、上記開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、上記配線は、導電性物質を含有する液状材料を絶縁層の貫通孔内及び上層導電部の開口部内に注入することにより形成されたものである回路基板もまた本発明の１つである。
【００２１】
また、配線形成の方法として液状材料を注入する方法を用いた場合には、配線が不均一な膜厚で形成されている等の特徴が生じる。このような下層導電部と、開口部を有する上層導電部とが、上記開口部に連結された貫通孔を有する絶縁層を介して積層され、かつ絶縁層の貫通孔内及び上層導電部の開口部内に形成された配線を介して接続された構造を基板上に有する回路基板であって、上記配線は、不均一な膜厚で形成されている回路基板もまた本発明の１つである。
【００２２】
上記回路基板は、薄膜トランジスタが基板上に設けられたものであり、かつ薄膜トランジスタのドレイン側導電部が下層導電部を構成し、画素電極が上層導電部を構成する構造を有することが好ましい。このようなＴＦＴの上層に画素電極が配置された構造は、画素電極の面積比率の拡大、すなわち高開口率化に有利な構造であり、本発明の回路基板が有する構造の好適な一例である。
【００２３】
また、上記回路基板は、電極端子が基板上に設けられたものであり、走査信号線及びデータ信号線の少なくともいずれか一方が下層導電部を構成し、電極端子が上層導電部を構成する構造を有することが好ましい。このような絶縁膜の下層に走査信号線及び／又はデータ信号線が配置され、絶縁膜の上層に電極端子が配置された構造は、ＴＦＴの上層に画素電極が配置された構造等の配線や電極等が絶縁膜を介して複数の階層に形成される構造を有する回路基板において必要とされる構造であり、本発明の回路基板が有する構造の好適な一例である。
【００２４】
本発明の回路基板としては、上述の下層導電部、上層導電部、絶縁層、配線及び基板を必須の構成要素として備えるとともに、回路基板が通常有する構成要素を備えるものであればよく、その他の構成により特に限定されるものではない。
【００２５】
本発明はまた、上記回路基板を備える電子表示装置でもある。本発明の回路基板は、少ない枚数のフォトマスクで製造されることから、生産性に優れており、特に薄膜トランジスタ（ＴＦＴ）アレイ基板等の複雑な回路構成を有する回路基板に好適である。したがって、本発明の回路基板は、液晶表示装置及び有機エレクトロルミネセンス表示装置（有機ＥＬディスプレイ）等の電子表示装置に好適に用いられる。中でも、絶縁層の貫通孔内及び上層導電部の開口部内の配線をインクジェット法により形成することが容易となることから、大型の液晶表示装置及び大型の有機ＥＬディスプレイに特に好適に用いられる。その他、マイクロカプセル型の電気泳動表示装置、トナーを用いた表示装置、エレクトロクロミック表示装置等の比較的低い電圧で駆動可能な表示装置は、ＴＦＴによる駆動制御が可能であることから、本発明の回路基板が好適に用いられる。
【発明の効果】
【００２６】
本発明の回路基板の製造方法は、上層導電膜上に、上層導電部間形成領域における膜厚が上層導電部形成領域における膜厚よりも相対的に小さく、かつ上層導電部の開口部形成領域に開口部を有するフォトレジスト膜を形成し、これにより、絶縁層の貫通孔、上層導電部の開口部及び画素電極を１つのフォトレジスト膜を用いてパターン形成するものであることから、少ない枚数のフォトマスクで回路形成を行うことができ、生産性の向上を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下に実施例を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２８】
（実施例１）
図１は、本発明の実施例１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板の構造を示す平面模式図である。
実施例１に係るＴＦＴアレイ基板は、図１に示すように、ガラス基板等の絶縁性基板（図示せず）上に、ゲート配線（走査信号線）６とソース配線（データ信号線）１５とが互いに直交するように配置されており、ゲート配線６とソース配線１５とが交差する付近には、薄膜トランジスタ（ＴＦＴ）１７が配置されている。ＴＦＴ１７は、ゲート配線６に接続されたゲート電極６ｂと、ソース配線１５に接続されたソース電極１７ａと、ドレイン電極（ドレイン側導電部）１７ｃとを有してなる。ドレイン電極１７ｃ（下層導電部）は、ゲート配線６と平行に配置された補助容量配線６ｃの上層まで延伸され、かつ、コンタクトホール２７を介して画素電極２４（上層導電部）と接続されている。また、ゲート配線６（下層導電部）は、末端６ａでコンタクトホール２８を介してゲート電極端子２５（上層導電部）と接続されている。更に、ソース配線１５（下層導電部）は、末端１５ａでコンタクトホール２９を介してソース電極端子２６（上層導電部）と接続されている。
【００２９】
図２は、図１に示すＴＦＴアレイ基板の線分Ａ−Ａ’における断面を示す断面模式図である。
ＴＦＴ１７は、図２の中央部に示すように、ゲート電極６ｂ上に、ゲート絶縁層７、チャネル部１７ｂを有する半導体層８、及び、ソース電極１７ａ／ドレイン電極１７ｃがこの順に積層された構造を有するボトムゲート形（逆スタガ形）ＴＦＴである。ＴＦＴ１７のドレイン電極１７ｃと画素電極２４とは、画素電極２４の開口部に連結された貫通孔を有する絶縁層（保護層１８及び層間絶縁膜１９からなる絶縁層）を介して積層されており、かつ、コンタクトホール（絶縁層の貫通孔内及び画素電極２４の開口部内に配線が形成されたもの）２７を介して電気的に接続されている。このようにして、ＴＦＴ駆動部１が構成されている。
【００３０】
また、図２の左側部に示すように、ゲート配線の末端６ａとゲート電極端子２５とは、ゲート電極端子２５の開口部に連結された貫通孔を有する絶縁層（ゲート絶縁層７、保護層１８及び層間絶縁膜１９からなる絶縁層）を介して積層されており、かつ、コンタクトホール（絶縁層の貫通孔内及びゲート電極端子２５の開口部内に配線が形成されたもの）２８を介して電気的に接続されている。このようにして、ゲート電極端子部２が構成されている。
【００３１】
更に、図２の右側部に示すように、ソース配線の末端１５ａとソース電極端子２６とは、ソース電極端子２６の開口部に連結された貫通孔を有する絶縁層（保護層１８及び層間絶縁膜１９からなる絶縁層）を介して積層されており、かつ、コンタクトホール（絶縁層の貫通孔内及びソース電極端子２６の開口部内に配線が形成されたもの）２９を介して電気的に接続されている。このようにして、ソース電極端子部３が構成されている。
【００３２】
なお、コンタクトホール２７、２８及び２９では、絶縁層の貫通孔、並びに、画素電極２４の開口部、ゲート電極端子２５の開口部及びソース電極端子２６の開口部の開口形状は四角形となっているが、本発明において、絶縁層の貫通孔及び上層導電部の開口部の開口形状は特に限定されず、円形、楕円形等であってもよい。また、インクジェット法によりコンタクトホール内の配線形成を行う場合には、液滴の着弾ばらつきや広がりを考慮すると、絶縁層の貫通孔及び上層導電部の開口部の開口大きさは、一辺３０μｍ以上、又は、直径３０μｍ以上であることが好ましい。画素の一辺の長さが１５０〜２００μｍあるような大型の液晶表示装置や大型の有機ＥＬディスプレイに用いられる場合には、保持容量配線等と重ねて配置することで特に開口率を低減することなく、一辺３０μｍ以上、又は、直径３０μｍ以上のコンタクトホールを画素内に配置することも可能である。
【００３３】
図３〜１３は、実施例１に係るＴＦＴアレイ基板の製造工程を示す断面模式図である。
以下に、実施例１に係るＴＦＴアレイ基板の製造工程について説明する。
（１）下層導電部等の形成
まず、スパッタリング法等の蒸着法により、絶縁性基板５上にゲート金属薄膜を形成する。続いて、第１のマスクを用いたフォトリソグラフィによりフォトレジストパターンを形成した後、該フォトレジストパターンを用いたドライエッチング又はウェットエッチング等により、ゲート金属薄膜をパターニングすることで、図３に示すように、ゲート配線の末端６ａ、ＴＦＴのゲート電極６ｂ、及び、補助容量配線６ｃを含むゲートパターンを形成する。ゲート金属薄膜としては、モリブデン／アルミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）の３層構造を採用した。このとき、ゲート金属薄膜を構成する各種金属は、純金属であってもよいし、不純物を添加した金属であってもよい。
【００３４】
次に、図４に示すように、プラズマ化学蒸着（ＣＶＤ）法等により、ゲート絶縁層７、ＴＦＴの活性層となる半導体層８及びコンタクト層９を積層する。ゲート絶縁層７としては、ＴＦＴ性能の観点から、半導体層８を水素化非晶質シリコンで構成する場合には、窒化シリコン膜が好適であり、多結晶シリコンで構成する場合には、酸化シリコン膜が好適である。また、コンタクト層９は、リン等をドープした水素化非晶質シリコン、リン等をドープした微結晶シリコン、多結晶シリコン等により構成される。
【００３５】
次に、図５に示すように、スパッタリング法等により、ソース／ドレイン金属層１０〜１２を積層した後、第２のマスクを用いたフォトリソグラフィにより、フォトレジストパターン１３を形成する。なお、ソース／ドレイン金属層１０〜１２は、第１の金属層１０がＭｏ、第２の金属層１１がＡｌ、第３の金属層１２がＭｏで構成した。このとき、各金属層を構成する金属は、純金属であっても、不純物を添加した金属であってもよい。また、フォトレジストパターン１３を形成するときに用いる第２のマスクとしては、ＴＦＴ１７のチャネル部に対応するスリットを有するマスクが好適である。このようなマスクを用いれば、光の回折現象を利用することにより、チャネル部における膜厚（フォトレジストパターン部１４の膜厚）がソース電極／ドレイン電極部における膜厚よりも相対的に小さいフォトレジストパターン１３を簡便に形成することができる。
【００３６】
次に、フォトレジストパターン１３を用いたウェットエッチングにより、不要なソース／ドレイン金属層１０〜１２をエッチングした後、該フォトレジストパターン１３を用いたドライエッチング等により、不要なコンタクト層９及び半導体層８をエッチングする。これにより、図６に示すように、ソース配線１５、１５ａを形成することができる。
【００３７】
次に、図７に示すように、フォトレジストパターン１３の相対的に膜厚が小さい部分（チャネル部上のフォトレジストパターン）１４をアッシングにより除去し、フォトレジストパターン１３’を形成する。続いて、図８に示すように、フォトレジストパターン１３’を用いたウェットエッチング等により、不要なソース／ドレイン金属層１０〜１２をエッチングし、同フォトレジストパターン１３’を用いたドライエッチング等により、不要なコンタクト層９、及び、半導体層８の上部をエッチングすることで、ソース電極１７ａ、チャネル部１７ｂ及びドレイン電極１７ｃを有するＴＦＴ１７を形成する。その後、フォトレジストパターン１３’を除去する。
【００３８】
（２）絶縁層及び上層導電膜の形成〜フォトレジスト膜の形成
次に、図９に示すように、保護層１８、層間絶縁膜１９及び画素電極膜（上層導電膜）２０を形成した後、第３のマスクを用いたフォトリソグラフィにより、フォトレジストパターン（フォトレジスト膜）２１を形成する。保護層１８は、プラズマＣＶＤ法等により、窒化シリコン、酸化シリコン等を堆積することで形成することができる。層間絶縁膜１９は、無機物、有機物又は無機物と有機物との混合物で形成することができる。なお、層間絶縁膜１９を無機物で構成する場合には、保護層１８を省略することもできる。また、層間絶縁膜１９としては、酸化シリコン膜を用いることができる。酸化シリコン膜は、スピンコート法、スリットコート法、キャップコート法等の一般的な塗布方法によりシロキサン又はポリシラザンを含むＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）溶液を塗布した後、ＴＦＴ１７に損傷を与えない範囲の温度（例えば、２５０℃程度）で焼成することにより形成することができる。更に、画素電極膜２０は、スパッタリング法等により、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等の透明導電材料を蒸着することで形成することができる。
【００３９】
フォトレジストパターン２１の形成に用いられるフォトレジストとしては、ポジ型のフォトレジストが好ましい。また、ネガ型のフォトレジストを用いてフォトレジストパターン２１を形成してもよい。
フォトレジストパターン２１を形成するときに用いる第３のマスクとしては、画素電極間形成領域（上層導電部間形成領域）に対応するスリットを有するマスクが好適である。このようなマスクを用いれば、光の回折現象を利用することにより、画素電極間形成領域における膜厚（フォトレジストパターン部２３の膜厚）が画素電極形成領域（上層導電部形成領域）における膜厚よりも相対的に小さいフォトレジストパターン２１を簡便に形成することができる。露光条件としては、フォトレジストの種類、膜厚等に応じて適宜変更されるが、本実施例においては、幅９μｍの画素電極間形成領域に対して、幅１〜１．５μｍの遮光部と幅０．５〜１．０μｍのスリットを有する第３のマスクを用いて、超高圧水銀ランプにより光量２〜１０ｍＪ／ｃｍ２の光を照射した。その結果、フォトレジストパターン２１は、画素電極間形成領域における膜厚が２．０μｍ、画素電極形成領域における膜厚が４．０μｍとなった。
【００４０】
なお、フォトレジストパターン２１は、ゲート電極端子部２のコンタクトホールを形成する領域２２ａ、ＴＦＴ駆動部１のコンタクトホールを形成する領域２２ｂ、及び、ソース電極端子部３のコンタクトホールを形成する領域２２ｃにそれぞれ開口部を有しており、これらの領域では、画素電極膜２０が露出している。
【００４１】
（３）上層導電部の開口部及び絶縁層の貫通孔の形成
次に、フォトレジストパターン２１を用いた臭化水素酸（ＨＢｒ溶液）、塩化鉄（ＩＩ）を含む溶液等によるウェットエッチングにより、コンタクトホール形成領域２２ａ、２２ｂ及び２２ｃの画素電極膜２０をエッチングした後、四フッ化炭素（ＣＦ４）を含むガスによる同じフォトレジストパターン２１を用いたドライエッチングにより、コンタクトホール形成領域２２ａ、２２ｂ及び２２ｃの層間絶縁膜１９及び保護層１８をエッチングする。これにより、コンタクトホール形成領域２２ａでは、ゲート絶縁層７が露出し、コンタクトホール形成領域２２ｂ及び２２ｃでは、第３の金属層１２が露出する。このとき、コンタクトホール形成領域２２ａでは、更にゲート絶縁層７をエッチングする必要があるが、本実施例では、コンタクトホール形成領域２２ｂ及び２２ｃで露出する金属層１２が、ＣＦ４を含むガスを用いたドライエッチングに対して耐性を有するＭｏにより構成されているため、上記ドライエッチングを継続して行うことにより、図１０に示すように、コンタクトホール形成領域２２ａのゲート絶縁層７もエッチングすることができる。なお、後述するように、本実施例では、導電性微粒子を含有する液状材料を注入することにより、コンタクトホールの形成を行うので、下層導電部と上層導電部とを接続する配線の被覆性を考慮してホールの形状を制御する必要が特になく、上記ドライエッチングを高速で行うことが可能となり、高い生産性を獲得することができる。
【００４２】
（４）上層導電部間形成領域のフォトレジスト膜の除去
次に、図１１に示すように、アッシングによりフォトレジストパターン２１を薄膜化することにより、フォトレジストパターン２１の相対的に膜厚が小さい部分（画素電極間形成領域のフォトレジストパターン）２３を除去してフォトレジストパターン２１’を形成するとともに、不要な画素電極膜２０を露出させる。アッシング方法としては、減圧した酸素ガス雰囲気下でＲＦ放電を生じさせることにより、酸素プラズマを生成させ、これによりフォトレジストを灰にする方法が好適である。
【００４３】
（５）上層導電部の形成
続いて、図１２に示すように、フォトレジストパターン２１’を用いたウェットエッチングにより、不要な画素電極膜２０を除去することで、画素電極２４、ゲート電極端子２５及びソース電極端子２６を形成する。このとき、コンタクトホール形成領域２２ａ、２２ｂ及び２２ｃで露出している金属層１２を腐食しないエッチング溶液を用いる必要がある。本実施例では、金属膜１２がＭｏで構成されるため、画素電極膜２０を構成するＩＴＯやＩＺＯをエッチングすることができ、かつＭｏを腐食しないＨＢｒ溶液、又は、塩酸（ＨＣｌ溶液）と硫酸（Ｈ２ＳＯ４溶液）との混合溶液等を用いるとよい。その後、フォトレジストパターン２１’を除去する。
【００４４】
（６）絶縁層の貫通孔内及び上層導電部の開口部内への配線の形成
次に、図１３に示すように、インクジェット（ＩＪ）法やスクリーン印刷法により、コンタクトホール形成領域２２ａ、２２ｂ及び２２ｃに形成したホール内に、導電性微粒子を含有する液状材料を注入し、適当な温度で分散媒を焼成又は乾燥し、導電性微粒子を溶融させることで、ＴＦＴ１７のドレイン電極と画素電極２４とを電気的に接続するコンタクトホール２７、ゲート配線の末端６ａとゲート電極端子２５とを電気的に接続するコンタクトホール２８、及び、ソース配線の末端１５ａとソース電極端子２６とを電気的に接続するコンタクトホール２９を形成する。このとき、導電性微粒子を含有する液状材料としては、銀インジウム合金（Ａｇ−Ｉｎ）の微粒子をテトラデカン溶媒に分散させてなる分散液、ＩＴＯ微粒子をブチルカルビトール溶媒に分散させてなる分散液等を用いることができる。ＩＪ法等を用いてこれらの分散液をホールに注入すると、毛細管現象により、分散液がゲート絶縁層７、保護層１８、層間絶縁膜１９、画素電極２４、ゲート電極端子２５及びソース電極端子２６の側面を覆う。この後、ＴＦＴ１７に損傷を与えない範囲の温度（例えば、２５０℃程度）で加熱し、焼成を行うことで、Ａｇ−ＩｎやＩＴＯ等の導電性物質からなる配線が形成され、下層導電部と上層導電部とを電気的に接続することができる。
【００４５】
また、導電性微粒子を含有する液状材料としては、微粒子化したハンダを含むペースト等を用いてもよい。この場合、スクリーン印刷法やディスペンサ法等により、目的のホールにペーストを注入する。この後、ＴＦＴ１７に損傷を与えない範囲の温度、例えば２００〜２５０℃程度に加熱し、ハンダを溶融させると、毛細管現象により、ゲート絶縁層７、保護層１８、層間絶縁膜１９、画素電極２４、ゲート電極端子２５及びソース電極端子２６の側面を覆い、下層導電部と上層導電部とを電気的に接続することができる。
なお、導電性微粒子を含有する液状材料を用いて形成された配線の形状は、通常、中央部が窪み、周辺部が盛り上がった形状となる。液状材料に含有される導電性微粒子の比率としては、１０質量％以上であることが好ましい。また、導電性微粒子を含有する液状材料を用いて形成された配線は、開口率に影響を与えない範囲内であれば画素電極２４の上面を覆っていてもよく、例えば補助容量配線６ｃの範囲内であれば、画素電極２４の上面を覆っていてもよい。
【００４６】
以上により、実施例１に係るＴＦＴアレイ基板を作製することができる。
本実施例によれば、従来必要であった層間絶縁膜１９にホールを形成するためのマスク工程と画素電極膜２０をパターニングするためのマスク工程とを、１つのマスク工程で行うため、従来よりも１枚少ない３枚のマスクでＴＦＴアレイ基板を製造することが可能である。したがって、製造工程を短縮することができ、設備投資額の削減や生産効率の向上を図ることが可能となる。
また本実施例で作製されるＴＦＴアレイ基板においては、上層導電部の開口部が、各上層導電部内の同一の位置に配列されており、絶縁層の貫通孔と同一又は相似の平面形状を有している。
【００４７】
なお、実施例１では、画素電極膜２０に透明導電膜を用いた例を示したが、画素電極２４が透明性を必要としない場合は金属膜を用いてもよく、例えば反射型液晶表示装置、トップエミッション型有機ＥＬ表示装置等に用いられる場合には好適である。
また、実施例１では、ＴＦＴに逆スタガ型ＴＦＴを用いているが、スタガ型ＴＦＴを用いてもよく、多結晶シリコンを半導体層に用いる場合には好適である。
更に、実施例１では、ドレイン電極１７ｃ（下層導電部）は、ゲート配線６と平行に配置された補助容量配線６ｃの上層まで延伸され、かつコンタクトホール２７を介して画素電極２４（上層導電部）と接続されているが、図２７に示すようにドレイン電極７７ｃ（下層導電部）を延伸せずチャネル部７７ｂに近接した場所においてコンタクトホール８７を介して画素電極８４（上層導電部）と接続してもよく、また図２７の破線で示されるようにドレイン電極７７ｃ’ （下層導電部）を補助容量配線６６ｃの上層まで延伸せず、コンタクトホール８７を介して画素電極８４（上層導電部）と接続してもよい。この場合、開口率の観点からチャネル部７７ｂに近接した場所においてコンタクトホール８７を介して画素電極８４と接続することがより好適である。下層導電部７７ｃを補助容量配線６６ｃの上層まで延伸しない場合は、補助容量配線６６ｃ上に下層導電部９７を形成し、コンタクトホール８７を介して上層導電部８４と接続し、補助容量を形成することができる。補助容量が不要である場合には、下層導電部９７は必要なく、更に補助容量配線６６ｃも形成する必要がない。
【００４８】
（実施例２）
図１４は、本発明の実施例２に係る薄膜トランジスタ（ＴＦＴ）アレイ基板の構造を示す平面模式図である。
実施例２に係るＴＦＴアレイ基板は、図１４に示すように、絶縁性基板（図示せず）上に、ゲート配線（走査信号線）３６とソース配線（データ信号線）４５とが互いに直交するように配置されており、ゲート配線３６とソース配線４５とが交差する付近には、薄膜トランジスタ（ＴＦＴ）４７が配置されている。ＴＦＴ４７は、ゲート配線３６に接続されたゲート電極３６ｂと、ソース配線４５に接続されたソース電極４７ａと、ドレイン電極（ドレイン側導電部）４７ｃとを有してなる。ドレイン電極４７ｃ（下層導電部）は、ゲート配線３６と平行に配置された補助容量配線３６ｃの上層まで延伸され、かつ、コンタクトホール５７を介して画素電極５４（上層導電部）と接続されている。また、ゲート配線３６（下層導電部）は、末端３６ａでコンタクトホール５８を介してゲート電極端子５５（上層導電部）と接続されている。更に、ソース配線４５（下層導電部）は、末端４５ａでコンタクトホール５９を介してソース電極端子５６（上層導電部）と接続されている。
【００４９】
図１５は、図１４に示すＴＦＴアレイ基板の線分Ｂ−Ｂ’における断面を示す断面模式図である。
ＴＦＴ４７は、図１５の中央部に示すように、ゲート電極３６ｂ上に、ゲート絶縁層３７、チャネル部４７ｂを有する半導体層３８、及び、ソース電極４７ａ／ドレイン電極４７ｃがこの順に積層された構造を有するボトムゲート形（逆スタガ形）ＴＦＴである。ＴＦＴ４７のドレイン電極４７ｃと、画素電極５４とは、画素電極５４の開口部に連結された貫通孔を有する絶縁層（保護層４８及び層間絶縁膜４９からなる絶縁層）を介して積層されており、かつ、コンタクトホール（絶縁層の貫通孔内及び画素電極５４の開口部内に配線が形成されたもの）５７を介して電気的に接続されている。このようにして、ＴＦＴ駆動部３１が構成されている。
【００５０】
また、図１５の左側部に示すように、ゲート配線の末端３６ａとゲート電極端子５５とは、ゲート電極端子５５の開口部に連結された貫通孔を有する絶縁層（ゲート絶縁層３７、保護層４８及び層間絶縁膜４９からなる絶縁層）を介して積層されており、かつ、コンタクトホール（絶縁層の貫通孔内及びゲート電極端子５５の開口部内に配線が形成されたもの）５８を介して電気的に接続されている。このようにして、ゲート電極端子部３２が構成されている。
【００５１】
更に、図１５の右側部に示すように、ソース配線の末端４５ａとソース電極端子５６とは、ソース電極端子５６の開口部に連結された貫通孔を有する絶縁層（保護層４８及び層間絶縁膜４９からなる絶縁層）を介して積層されており、かつ、コンタクトホール（絶縁層の貫通孔内及びソース電極端子５６の開口部内に配線が形成されたもの）５９を介して電気的に接続されている。このようにして、ソース電極端子部３３が構成されている。
【００５２】
図１６〜２６は、実施例２に係るＴＦＴアレイ基板の製造工程を示す断面模式図である。
以下に、実施例２に係るＴＦＴアレイ基板の製造工程について説明する。
（１）下層導電部等の形成
まず、スパッタリング法等の蒸着法により、絶縁性基板５上にゲート金属薄膜を形成する。続いて、第１のマスクを用いたフォトリソグラフィによりフォトレジストパターンを形成した後、該フォトレジストパターンを用いたドライエッチング又はウェットエッチング等により、ゲート金属薄膜をパターニングすることで、図１６に示すように、ゲート配線の末端３６ａ、ＴＦＴのゲート電極３６ｂ、及び、補助容量配線３６ｃを含むゲートパターンを形成する。ゲート金属薄膜としては、チタン／アルミニウム／チタン（Ｔｉ／Ａｌ／Ｔｉ）の３層構造を採用した。このとき、ゲート金属薄膜を構成する各種金属は、純金属であってもよいし、不純物を添加した金属であってもよい。
【００５３】
次に、図１７に示すように、プラズマ化学蒸着（ＣＶＤ）法等により、ゲート絶縁層３７、ＴＦＴの活性層となる半導体層３８及びコンタクト層３９を積層する。ゲート絶縁層３７としては、ＴＦＴ性能の観点から、半導体層３８を水素化非晶質シリコンで構成する場合には、窒化シリコン膜が好適であり、多結晶シリコンで構成する場合には、酸化シリコン膜が好適である。また、コンタクト層３９は、リン等をドープした水素化非晶質シリコン、リン等をドープした微結晶シリコン、多結晶シリコン等により構成される。
【００５４】
次に、図１８に示すように、スパッタリング法等により、ソース／ドレイン金属層４０〜４２を積層した後、第２のマスクを用いたフォトリソグラフィにより、フォトレジストパターン４３を形成する。なお、ソース／ドレイン金属層４０、４１は、第１の金属層４０をＴｉ、第２の金属層４１をＡｌで構成した。このとき、各金属層を構成する金属は、純金属であっても、不純物を添加した金属であってもよい。また、フォトレジストパターン４３を形成するときに用いる第２のマスクとしては、ＴＦＴのチャネル部に対応するスリットを有するマスクが好適である。このようなマスクを用いれば、光の回折現象を利用することにより、チャネル部における膜厚（フォトレジストパターン部４４の膜厚）がソース電極／ドレイン電極部における膜厚よりも相対的に小さいフォトレジストパターン４３を簡便に形成することができる。
【００５５】
次に、フォトレジストパターン４３を用いたドライエッチングにより、不要なソース／ドレイン金属層４０〜４２をエッチングした後、該フォトレジストパターン４３を用いたドライエッチング等により、不要なコンタクト層３９及び半導体層３８をエッチングする。これにより、図１９に示すように、ソース配線４５、４５ａを形成することができる。
【００５６】
次に、図２０に示すように、アッシングによりフォトレジストパターン４３を薄膜化することにより、フォトレジストパターン４３の相対的に膜厚が小さい部分（チャネル部上のフォトレジストパターン）４４を除去し、フォトレジストパターン４３’を形成する。アッシング方法としては、減圧した酸素ガス雰囲気下でＲＦ放電を生じさせることにより、酸素プラズマを生成させ、これによりフォトレジストを灰にする方法が好適である。
【００５７】
続いて、図２１に示すように、フォトレジストパターン４３’を用いたドライエッチング等により、不要なソース／ドレイン金属層４０、４１をエッチングし、同フォトレジストパターン４３’を用いたドライエッチング等により、不要なコンタクト層３９、及び、半導体層３８の上部をエッチングすることで、ソース電極４７ａ、チャネル部４７ｂ及びドレイン電極４７ｃを有するＴＦＴ４７を形成する。その後、フォトレジストパターン４３’を除去する。
【００５８】
（２）絶縁層及び上層導電膜の形成〜フォトレジスト膜の形成
次に、図２２に示すように、保護層４８、層間絶縁膜４９及び画素電極膜（上層導電膜）５０を形成した後、第３のマスクを用いたフォトリソグラフィにより、フォトレジストパターン（フォトレジスト膜）５１を形成する。保護層４８は、プラズマＣＶＤ法等により、窒化シリコン、酸化シリコン等を堆積することで形成することができる。層間絶縁膜１９は、無機物、有機物又は無機物と有機物との混合物で形成することができる。なお、層間絶縁膜４９を無機物で構成する場合には、保護層４８を省略することもできる。また、層間絶縁膜４９としては、酸化シリコン膜等を用いることができる。酸化シリコン膜は、スピンコート法、スリットコート法、キャップコート法等の一般的な塗布方法により、シロキサン又はポリシラザンを含むＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）溶液を塗布した後、ＴＦＴ４７に損傷を与えない範囲の温度（例えば、２５０℃程度）で焼成することにより形成することができる。更に、画素電極膜５０は、スパッタリング法等により、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等の透明導電材料を蒸着することで形成することができる。
【００５９】
フォトレジストパターン５１の形成に用いられるフォトレジストとしては、ポジ型のフォトレジストが好ましい。また、ネガ型のフォトレジストを用いてフォトレジストパターン５１を形成してもよい。
フォトレジストパターン５１を形成するときに用いる第３のマスクとしては、画素電極間形成領域（上層導電部間形成領域）に対応するスリットを有するマスクが好適である。このようなマスクを用いれば、光の回折現象を利用することにより、画素電極間形成領域における膜厚（フォトレジストパターン部５３の膜厚）が画素電極形成領域（上層導電部形成領域）における膜厚よりも相対的に小さいフォトレジストパターン５１を簡便に形成することができる。露光条件としては、フォトレジストの種類、膜厚等に応じて適宜変更されるが、本実施例においては、幅９μｍの画素電極間形成領域に対して、幅１〜１．５μｍの遮光部と幅０．５〜１．０μｍのスリットを有する第３のマスクを用いて、超高圧水銀ランプにより光量２〜１０ｍＪ／ｃｍ２の光を照射した。その結果、フォトレジストパターン２１は、画素電極間形成領域における膜厚が２．０μｍ、画素電極形成領域における膜厚が４．０μｍとなった。
【００６０】
なお、フォトレジストパターン５１は、ゲート電極端子部３２のコンタクトホールを形成する領域５２ａ、ＴＦＴ駆動部３１のコンタクトホールを形成する領域５２ｂ、及び、ソース電極端子部３３のコンタクトホールを形成する領域５２ｃにそれぞれ開口部を有しており、これらの領域では、画素電極膜５０が露出している。
【００６１】
（３）上層導電部の開口部及び絶縁層の貫通孔の形成
次に、フォトレジストパターン５１を用いた臭化水素酸（ＨＢｒ溶液）、塩化鉄（ＩＩ）を含む溶液等によるウェットエッチングにより、コンタクトホール形成領域５２ａ、５２ｂ及び５２ｃの画素電極膜５０をエッチングした後、四フッ化炭素（ＣＦ４）を含むガスによる同じフォトレジストパターン５１を用いたドライエッチングにより、コンタクトホール形成領域５２ａ、５２ｂ及び５２ｃの層間絶縁膜４９及び保護層４８をエッチングする。これにより、コンタクトホール形成領域５２ａでは、ゲート絶縁層３７が露出し、コンタクトホール形成領域５２ｂ及び５２ｃでは、金属層４１が露出する。このとき、コンタクトホール形成領域５２ａでは、更にゲート絶縁層３７をエッチングする必要があるが、本実施例では、コンタクトホール形成領域５２ｂ及び５２ｃで露出する金属層４１が、ＣＦ４を含むガスを用いたドライエッチングに対して耐性を有するＡｌにより構成されているため、上記ドライエッチングを継続して行うことにより、図２３に示すように、コンタクトホール形成領域５２ａのゲート絶縁層３７もエッチングすることができる。更に、コンタクトホール形成領域５２ａのゲート配線末端３６ａは、Ｔｉ／Ａｌ／Ｔｉの構成であり、ＴｉがＣＦ４ガスによるドライエッチングに耐性がないため、ゲート絶縁層３７のエッチングにより、ゲート配線末端３６ａの最上層を構成するＴｉがエッチングされ、Ａｌにより構成された金属層が露出した状態となる。なお、後述するように、本実施例では、導電性微粒子を含有する液状材料を注入することにより、コンタクトホールの形成を行うので、下層導電部と上層導電部とを接続する配線の被覆性を考慮してホールの形状を制御する必要が特になく、上記ドライエッチングを高速で行うことが可能となり、高い生産性を獲得することができる。
【００６２】
（４）上層導電部間形成領域のフォトレジスト膜の除去
次に、図２４に示すように、フォトレジストパターン５１の相対的に膜厚が小さい部分（画素電極間形成領域のフォトレジストパターン）５３をアッシングにより除去してフォトレジストパターン５１’を形成するとともに、不要な画素電極膜５０を露出させる。
【００６３】
（５）上層導電部の形成
続いて、図２５に示すように、フォトレジストパターン５１’を用いたウェットエッチングにより、不要な画素電極膜５０をエッチングすることで、画素電極５４、ゲート電極端子５５及びソース電極端子５６を形成する。このとき、コンタクトホール形成領域５２ａ、５２ｂ及び５２ｃで露出している金属層４１を構成するＡｌをエッチングすることが可能で、かつ金属膜４０を構成するＴｉを腐食しない溶液、例えば、塩化鉄（ＩＩ）溶液と塩酸（ＨＣｌ溶液）との混合溶液を用いる。Ａｌは表面に酸化膜を形成しやすく、下層導電部と上層導電部とを接続したときにコンタクト抵抗の増加を招くことになるが、上記エッチング溶液を用いてＡｌを除去することにより、コンタクト抵抗の増加を抑制することができる。なお、このとき、Ａｌにより構成された金属層がサイドエッチングされるため、コンタクトホール形成領域５２ａ、５２ｂ及び５２ｃでオーバーハング形状のホールが形成されるが、下層導電部と上層導電部とを接続するのに用いる導電性粒子を含有する液状材料によれば、被覆率が大きいので、下層導電部と上層導電部の間を途切れることなく接続することができる。その後、フォトレジストパターン５１’を除去する。
【００６４】
（６）絶縁層の貫通孔内及び上層導電部の開口部内への配線の形成
次に、図２６に示すように、インクジェット（ＩＪ）法やスクリーン印刷法により、コンタクトホール形成領域５２ａ、５２ｂ及び５２ｃに形成したホール内に、導電性微粒子を含有する液状材料を注入し、適当な温度で分散媒を焼成又は乾燥し、導電性微粒子を溶融させることで、ＴＦＴ４７のドレイン電極と画素電極５４とを電気的に接続するコンタクトホール５７、ゲート配線の末端３６ａとゲート電極端子５５とを電気的に接続するコンタクトホール５８、及び、ソース配線の末端４５ａとソース電極端子５６とを電気的に接続するコンタクトホール５９を形成する。このとき、導電性微粒子を含有する液状材料としては、銀インジウム合金（Ａｇ−Ｉｎ）の微粒子をテトラデカン溶媒に分散させてなる分散液、ＩＴＯ微粒子をブチルカルビトール溶媒に分散させてなる分散液等を用いることができる。ＩＪ法等を用いてこれらの分散液をホールに注入すると、毛細管現象により、分散液がゲート絶縁層３７、保護層４８、層間絶縁膜４９、画素電極５４、ゲート電極端子５５及びソース電極端子５６の側面を覆う。この後、ＴＦＴ４７に損傷を与えない範囲の温度（例えば、２５０℃程度）で加熱し、焼成を行うことで、Ａｇ−ＩｎやＩＴＯ等の導電性物質からなる配線が形成され、下層導電部と上層導電部とを電気的に接続することができる。
【００６５】
また、導電性微粒子を含有する液状材料としては、微粒子化したハンダを含むペースト等を用いてもよい。この場合、スクリーン印刷法やディスペンサ法等により、目的のホールにペーストを注入する。この後、ＴＦＴ４７に損傷を与えない範囲の温度、例えば２００〜２５０℃程度に加熱し、ハンダを溶融させると、毛細管現象により、ゲート絶縁層３７、保護層４８、層間絶縁膜４９、画素電極５４、ゲート電極端子５５及びソース電極端子５６の側面を覆い、下層導電部と上層導電部とを電気的に接続することができる。
【００６６】
以上により、実施例２に係るＴＦＴアレイ基板を作製することができる。
本実施例によれば、従来必要であった絶縁層にホールを形成するためのマスク工程と画素電極膜をパターニングするためのマスク工程を、１つのマスク工程で行うため、従来よりも１枚少ない３枚のマスクでＴＦＴアレイ基板を製造することが可能である。したがって、製造工程を短縮することができ、設備投資額の削減や生産効率の向上を図ることが可能となる。
また本実施例で作製されるＴＦＴアレイ基板においては、上層導電部の開口部が、各上層導電部内の同一の位置に配列されており、絶縁層の貫通孔と同一又は相似の平面形状を有している。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１に係る薄膜トランジスタ（ＴＦＴ）アレイ基板の平面構造を示す平面模式図である。
【図２】図１に示すＴＦＴアレイ基板の線分Ａ−Ａ’における断面構造を示す断面模式図である。
【図３】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、ゲート配線の下層導電部６ａ、ＴＦＴ１７のゲート電極６ｂ、及び、補助容量電極６ｃを含むゲートパターンを形成したときの様子を示す断面模式図である。
【図４】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、ゲート絶縁層７、ＴＦＴ１７の活性層となる半導体層８、及び、コンタクト層９を形成したときの様子を示す断面模式図である。
【図５】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、ソース／ドレイン金属層１０〜１２を積層した後、フォトレジストパターン１３を形成したときの様子を示す断面模式図である。
【図６】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、ソース配線１５、及び、ソース配線の下層導電部１５ａを形成したときの様子を示す断面模式図である。
【図７】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、フォトレジストパターン１３の相対的に膜厚が小さい部分１４をアッシングにより除去したときの様子を示す断面模式図である。
【図８】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、ソース電極１７ａ、チャネル部１７ｂ及びドレイン電極１７ｃを形成し、ＴＦＴ１７を作製したときの様子を示す断面模式図である。
【図９】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、保護層１８、層間絶縁膜１９及び画素電極膜２０を形成した後、フォトレジストパターン２１を形成したときの様子を示す断面模式図である。
【図１０】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、コンタクトホール形成領域２２ａ、２２ｂ、２２ｃの画素電極膜２０、層間絶縁膜１９、保護層１８、及び、コンタクトホール形成領域２２ａのゲート絶縁層７をエッチングしたときの様子を示す断面模式図である。
【図１１】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、フォトレジストパターン２１の相対的に膜厚が小さい部分２３をアッシングにより除去したときの様子を示す断面模式図である。
【図１２】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、不要な画素電極膜２０を除去したときの様子を示す断面模式図である。
【図１３】本発明の実施例１に係るＴＦＴアレイ基板の製造工程において、コンタクトホール２７、２８及び２９を形成したときの様子を示す断面模式図である。
【図１４】本発明の実施例２に係る薄膜トランジスタ（ＴＦＴ）アレイ基板の平面構造を示す平面模式図である。
【図１５】図１４に示すＴＦＴアレイ基板の線分Ｂ−Ｂ’における断面構造を示す断面模式図である。
【図１６】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、ゲート配線の下層導電部３６ａ、ＴＦＴのゲート電極３６ｂ、及び、補助容量電極３６ｃを含むゲートパターンを形成したときの様子を示す断面模式図である。
【図１７】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、ゲート絶縁層３７、ＴＦＴの活性層となる半導体層３８及びコンタクト層３９を形成したときの様子を示す断面模式図である。
【図１８】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、ソース／ドレイン金属層４０、４１を積層した後、フォトレジストパターン４３を形成したときの様子を示す断面模式図である。
【図１９】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、ソース配線４５、及び、ソース配線の下層導電部４５ａを形成したときの様子を示す断面模式図である。
【図２０】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、フォトレジストパターン４３の相対的に膜厚が小さい部分４４をアッシングにより除去したときの様子を示す断面模式図である。
【図２１】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、ソース電極４７ａ、チャネル部４７ｂ及びドレイン電極４７ｃを形成し、ＴＦＴ４７を作製したときの様子を示す断面模式図である。
【図２２】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、保護層４８、層間絶縁膜４９及び画素電極膜５０を形成した後、フォトレジストパターン５１を形成したときの様子を示す断面模式図である。
【図２３】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、コンタクトホール形成領域５２ａ、５２ｂ、５２ｃの画素電極膜５０、層間絶縁膜４９、保護層４８、及び、コンタクトホール形成領域５２ａのゲート絶縁層３７をエッチングしたときの様子を示す断面模式図である。
【図２４】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、フォトレジストパターン５１の相対的に膜厚が小さい部分５３をアッシングにより除去したときの様子を示す断面模式図である。
【図２５】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、不要な画素電極膜５０を除去したときの様子を示す断面模式図である。
【図２６】本発明の実施例２に係るＴＦＴアレイ基板の製造工程において、コンタクトホール５７、５８及び５９を形成したときの様子を示す断面模式図である。
【図２７】本発明の変形例に係る薄膜トランジスタ（ＴＦＴ）アレイ基板の平面構造を示す平面模式図である。
【符号の説明】
【００６８】
１、３１：薄膜トランジスタ（ＴＦＴ） 駆動部
２、３２：ゲート電極端子部
３、３３：ソース電極端子部
５、３５：絶縁性基板
６、３６：ゲート配線（走査信号線）
６ａ、３６ａ：ゲート配線６、３６の末端
６ｂ、３６ｂ：ゲート電極
６ｃ、３６ｃ、６６ｃ：補助容量配線
７、３７：ゲート絶縁層
８、３８：半導体層
９、３９：コンタクト層
１０、４０：第１の金属層
１１、４１：第２の金属層
１２：第３の金属層
１３、４３：フォトレジストパターン
１３’、４３’：フォトレジストパターン
１４、４４：フォトレジストパターン１３、４３の相対的に膜厚が小さい部分
１５、４５：ソース配線（データ信号線）
１５ａ、４５ａ：ソース配線１５、４５の末端
１７、４７：薄膜トランジスタ（ＴＦＴ）
１７ａ、４７ａ：ソース電極
１７ｂ、４７ｂ、７７ｂ： チャネル部
１７ｃ、４７ｃ、７７ｃ、７７ｃ’：ドレイン電極（ドレイン側導電部）
１８、４８：保護層
１９、４９：層間絶縁膜
２０、５０：画素電極膜（上層導電膜）
２１、５１：フォトレジストパターン（フォトレジスト膜）
２１’、５１’：フォトレジストパターン（フォトレジスト膜）
２２ａ、５２ａ：ゲート電極端子部２のコンタクトホール形成領域
２２ｂ、５２ｂ：ＴＦＴ駆動部１のコンタクトホール形成領域
２２ｃ、５２ｃ：ソース電極端子部３のコンタクトホール形成領域
２３、５３：フォトレジストパターン２１、５１の薄膜部
２４、５４、８４：画素電極
２５、５５：ゲート電極端子
２６、５６：ソース電極端子
２７、５７、８７、８７’：ＴＦＴ駆動部１のコンタクトホール
２８、５８：ゲート電極端子部２のコンタクトホール
２９、５９：ソース電極端子部３のコンタクトホール
９７：下層導電部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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