(57)【要約】【課題】部品点数と発熱量の問題を効果的に改善する。【解決手段】駆動コイルが接続される複数の第１端子と、前記複数の第１端子を介して前記駆動コイルへ電流を吐出する複数のソース側トランジスタと、前記駆動コイルから電流を吸い込む複数の外部シンク側トランジスタの制御電極が接続される複数の第２端子と、前記駆動コイルに異なる方向の電流を供給するために、前記複数のソース側トランジスタ及び複数のシンク側トランジスタを選択的に動作させる制御回路と、を備えた。【選択図】      図１
2006237726.tif 000002
【特許請求の範囲】
【請求項１】
駆動コイルが接続される複数の第１端子と、
前記複数の第１端子を介して前記駆動コイルへ電流を吐出する複数のソース側トランジスタと、
前記駆動コイルから電流を吸い込む複数の外部シンク側トランジスタの制御電極が接続される複数の第２端子と、
前記駆動コイルに異なる方向の電流を供給するために、前記複数のソース側トランジスタ及び複数の外部シンク側トランジスタを選択的に動作させる制御回路と、
を備えた、ことを特徴とするモータ駆動用集積回路。
【請求項２】
前記複数のソース側トランジスタは、各々、ダーリントン接続された第１トランジスタ及び第２トランジスタからなる、ことを特徴とする請求項１に記載のモータ駆動用集積回路。
【請求項３】
前記第１トランジスタおよび前記第２トランジスタは、インバーテッドダーリントン接続されることを特徴とする請求項２に記載のモータ駆動用集積回路。
【請求項４】
前記第１トランジスタと接続される第１電源ラインと、
前記第２トランジスタと接続される、前記第１電源ラインの電圧値より低い電圧値の第２電源ラインと、
前記第１電源ラインと接続される第１電源端子と、
前記第２電源ラインと接続される第２電源端子と、を備え、
前記第１電源端子と前記第２電源端子との間には、前記第１電源ラインから前記第２電源ラインへ電流を供給するための放熱抵抗が外部接続可能である、
ことを特徴とする請求項２または３に記載のモータ駆動用集積回路。
【請求項５】
前記放熱用抵抗に発生する電圧が予め定められた電圧を超えたことを検出し、前記ソース側トランジスタの動作を停止させるための信号を出力する電流制限回路、を備え、
前記制御回路は、
前記電流制限回路から出力される前記信号に基づいて、前記ソース側トランジスタの動作を停止させる、ことを特徴とする請求項４に記載のモータ駆動用集積回路。
【請求項６】
前記制御回路は、
選択された前記外部シンク側トランジスタが動作している期間、選択された前記ソース側トランジスタを間欠的に動作させる、ことを特徴とする請求項１乃至５の何れかに記載のモータ駆動用集積回路。
【請求項７】
前記外部シンク側トランジスタは、
Ｎチャンネル型ＭＯＳＦＥＴである、
ことを特徴とする請求項１乃至６の何れかに記載のモータ駆動用集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動用集積回路に関する。
【背景技術】
【０００２】
モータを駆動制御するモータ駆動回路は、コイルに電流を供給する出力トランジスタと、各出力トランジスタの動作を制御する制御回路とを有している。また、出力トランジスタとして、モータの駆動コイルに電流を吐出する電源側の出力トランジスタ（以下ソース側トランジスタとする）と、駆動コイルから電流を吸い込む接地側の出力トランジスタ（以下、シンク側トランジスタとする）を有している。
【０００３】
例えば、単相全波駆動のブラシレスモータのモータ駆動回路の場合、Ｈブリッジを構成する出力トランジスタと、各出力トランジスタの動作を制御する制御回路とを有している。  
図５は、出力がＨブリッジの場合について説明するための図である。
【０００４】
駆動コイルＬの一端（以下Ｘ点とする）には、ソース側トランジスタであるＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰトランジスタとする）Ｔ１と、シンク側トランジスタであるＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮトランジスタとする）Ｔ４が接続されている。また、駆動コイルＬの他端（以下Ｙ点とする）には、ソース側トランジスタであるＰＮＰトランジスタＴ２と、シンク側トランジスタであるＮＰＮトランジスタＴ４が接続されている。
【０００５】
なお、ソース側トランジスタにはＮＰＮトランジスタを用いることも可能であるが、その場合、電源電圧ＶＣＣ以下の制御電圧でソース側トランジスタをオンさせることが出来ないことになる。従って昇圧回路などを設けることによって、電源電圧ＶＣＣより高い制御電圧を発生させることが必要になる。
【０００６】
制御回路５００は、ＰＮＰトランジスタＴ１、ＰＮＰトランジスタＴ２、ＮＰＮトランジスタＴ３、ＮＰＮトランジスタＴ４のオン、オフを制御している。  
そして、制御回路５００の指示によってＰＮＰトランジスタＴ１とＮＰＮトランジスタＴ４がオンした場合には、図５の実線で示す、電源電圧ＶＣＣ→ＰＮＰトランジスタＴ１→駆動コイルＬ→ＮＰＮトランジスタＴ４→接地ＧＮＤの径路の電流が流れる。一方、ＰＮＰトランジスタＴ２とＮＰＮトランジスタＴ４がオンした場合には、電源電圧ＶＣＣ→ＰＮＰトランジスタＴ２→駆動コイルＬ→ＮＰＮトランジスタＴ３→接地ＧＮＤの径路の電流が流れる。このように、ソース側トランジスタおよびシンク側トランジスタのオン、オフを制御して駆動コイルＬに流れる電流を切り替えることによって、モータが駆動することになる。
【０００７】
なお、ソース側トランジスタおよびシンク側トランジスタとしてＭＯＳＦＥＴを使用することも可能である。
【０００８】
また、モータの駆動方法の一つとしてＰＷＭ制御（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）が知られている。ＰＷＭ制御では、例えば、図５においてＰＮＰトランジスタＴ１とＮＰＮトランジスタＴ４がオンして実線の径路の電流が流れている場合、ＮＰＮトランジスタＴ４がオンしている期間にＰＮＰトランジスタＴ１を間欠的にオンさせる。このときＰＮＰトランジスタＴ１がオフとなると、駆動コイルＬは同じ方向に電流を流し続けようとするため、図５の破線で示す、駆動コイルＬ→ＮＰＮトランジスタＴ４→接地ＧＮＤ→回生ダイオードＤ３→駆動コイルＬの径路の回生電流が流れる。
【０００９】
同様に、ＮＰＮトランジスタＴ３がオンしている期間には、ＰＮＰトランジスタＴ２を間欠的にオンさせる。この場合、破線と逆方向の回生電流が流れる。
【００１０】
このように、ＰＷＭ制御では、シンク側トランジスタがオンしている期間における、ソース側トランジスタのオン／オフのデューティによって、駆動コイルＬに流れる電流を制御することができる。
【００１１】
以上説明したような、ソース側トランジスタとシンク側トランジスタは、例えばチップ上に集積化することが可能である。
【特許文献１】特開２００１−１６０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
モータ駆動用の集積回路（以下、ＩＣとする）や外付け部品は同一基盤上に実装されることになる。ところが、モータの小型化に伴い実装基盤の面積も小さくなってきている。例えば、小型ファンモータの場合、小面積のドーナツ型基盤上にＩＣや外付け部品を実装しなければならない。
【００１３】
図４はファンモータに使用されるドーナツ型基盤を説明するための図である。ファン４０２の回転軸を中心として、例えば直径４０ｍｍのドーナツ型基盤４０４が設けられている。そして、モータ駆動用のＩＣおよび外付け部品は、このドーナツ型基盤４０４上に実装されることになる。従って、このような小型の基盤に実装する場合には、部品点数が少なく、パッケージサイズの小さいことが要求される。
【００１４】
また、出力トランジスタに電流が流れることによる発熱によってＩＣが破壊する可能性があるため、ＩＣにおける発熱の小さいことが要求される。
【００１５】
さらに、モータの駆動能力を上げるため、駆動コイルに接続される出力トランジスタは、駆動コイルに印加される電圧を低下させない低飽和電圧（低オン抵抗）の特性であることや、低コストであることが要求される。
【００１６】
ここで、出力がＨブリッジのモータ駆動回路を集積化した場合に、４個の出力トランジスタをＩＣに内蔵すると、部品点数は少なくなるが、ＩＣ内の発熱量が大きくなる。また、内蔵される出力トランジスタの性能が制限されるため、モータの駆動能力が制限される。パッケージを大きくすれば出力トランジスタのサイズを大きくすることで出力トランジスタの性能を上げることができるが、小型の、例えばドーナツ型基盤４０４に実装することが困難になる。
【００１７】
４個の出力トランジスタを外付けにすると、モータの能力に合わせたトランジスタを選定できる。また、ＩＣと出力トランジスタを分散して配置できるので、発熱を各出力トランジスタに分散することができる。しかし、全ての出力トランジスタを外付けにするため部品点数が多くなり、ドーナツ型基盤に実装を行うことが困難になる。さらに、全ての出力トランジスタをディスクリートトランジスタとするため、コストが高くなるという問題点がある。
【００１８】
このように、４個の出力トランジスタを内蔵した場合、および４個の出力トランジスタを外付けにした場合では、部品点数と発熱量の条件を同時に満たすことができなかった。
【００１９】
そこで、本発明は、４個の出力トランジスタを内蔵した場合、および４個の出力トランジスタを外付けにした場合の、部品点数と発熱量の問題を改善することができるモータ駆動用集積回路を提供することを目的とする。
【００２０】
ちなみに、前述の各条件を満たすために、出力トランジスタの一部をＩＣに内蔵し、一部を外付けにする構成が考えられる。  
例えば、Ｈブリッジのソース側トランジスタを外付けにし、シンク側トランジスタをＩＣに内蔵すると、４個の出力トランジスタを内蔵した場合、４個の出力トランジスタを外付けにした場合の各々の利点をある程度満たすことが可能となる。
【００２１】
しかし、この場合、例えばＰＷＭ制御を行うと図５の破線で示す径路の回生電流がＩＣ内に流れることになる。この回生電流が流れることによって、Ｘ点の電圧は、接地ＧＮＤよりダイオードＤ３の順方向電圧ＶＦ分低くなる。そして、この径路をＩＣ内に取り込むと、ＩＣ内に寄生電流（負電流）が流れることになり、例えば電源電圧ＶＣＣが変動する等の誤動作が発生する可能性がある。
【００２２】
そのため、シンク側トランジスタをＩＣに内蔵しソース側トランジスタを外付けにする場合、負電流に対する対策回路をＩＣに追加することや、レイアウトを工夫すること等が必要となる。このように、シンク側トランジスタをＩＣに内蔵すると、ＩＣの誤動作の原因となる負電流の影響を受ける可能性があった。
【課題を解決するための手段】
【００２３】
前記課題を解決するための主たる発明は、駆動コイルが接続される複数の第１端子と、前記複数の第１端子を介して前記駆動コイルへ電流を吐出する複数のソース側トランジスタと、前記駆動コイルから電流を吸い込む複数の外部シンク側トランジスタの制御電極が接続される複数の第２端子と、前記駆動コイルに異なる方向の電流を供給するために、前記複数のソース側トランジスタ及び複数のシンク側トランジスタを選択的に動作させる制御回路と、を備えたことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、部品点数と発熱量の問題を効果的に解決することができる。
【発明を実施するための最良の形態】
【００２５】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００２６】
＝＝＝全体構成＝＝＝
図１を参照しつつ、本発明にかかるモータ駆動用集積回路について説明する。図１は、本発明にかかるモータ駆動用集積回路の概要を示すブロック図である。
【００２７】
本発明のモータ駆動用集積回路１００は、基準電圧発生回路１０２、定電圧発生回路１０４、ホールアンプ１０６、電流制限回路１０８、制御回路１１０、遅延回路１１２、１１４、発振回路１１６、プリドライバ１１８、１２０、ＰＮＰトランジスタ１２２、１２６、ＮＰＮトランジスタ１２４、１２８、ＶＣＣ端子（『第１電源端子』）、ＶＭ端子（『第２電源端子』）、ＶＲＥＧ端子、ＨＢ端子、ＩＮ１端子、ＩＮ２端子、ＧＮＤ端子、ＯＵＴ１端子、ＯＵＴ２端子、ＰＲＥ１端子、ＰＲＥ２端子、および２つの電源ラインを有している。
【００２８】
なお、ＶＣＣ端子に接続される電源ラインをＶＣＣライン（『第１電源ライン』）とし、ＶＭ端子に接続される電源ラインをＶＭライン（『第２電源ライン』）とする。
【００２９】
ＶＣＣ端子には、電源２００から電源電圧ＶＣＣが、電源逆接続防止用のダイオード２０４を介して印加される。なお、電源２００とダイオード２０４のアノードとの間には、電源電圧ＶＣＣを安定に維持するための電圧安定化用コンデンサ２０２の非接地側の電極が接続されている。
【００３０】
ＶＭ端子は、電圧安定化用コンデンサ２０６の非接地側の電極と接続されている。  
また、ＶＭ端子は、ＶＣＣラインからＶＭラインへ電流を供給するための外付け抵抗Ｒｆ（『放熱抵抗』）を介してＶＣＣ端子に外部接続されている。
【００３１】
基準電圧発生回路１０２は、ＶＣＣラインに接続され、電源電圧ＶＣＣから、例えば１．２５ボルトの基準電圧ＶＲＥＦ（以下、単にＶＲＥＦとする）を発生する。そして、基準電圧発生回路１０２は、ＶＲＥＦを電流制限回路１０８、およびＨＢ端子を介してホール素子２１０に出力する。
【００３２】
なお、基準電圧発生回路１０２としては、バンドギャップ型基準電圧回路で構成することが可能である。バンドギャップ型基準電圧とすることで温度変化の影響を受けることのないＶＲＥＦを得ることができる。なお、電源電圧ＶＣＣ以外の電源からＶＲＥＦを発生させてもよい。
【００３３】
定電圧発生回路１０４は、ＶＣＣラインに接続され、電源電圧ＶＣＣから、例えば６ボルトのレギュレート電圧ＶＲＥＧ（以下、単にＶＲＥＧとする）を発生する。そして、定電圧発生回路１０４は、ＶＲＥＧをホールアンプ１０６および電流制限回路１０８に出力する。また、ＶＲＥＧは、ＶＲＥＧ端子を介して電圧安定化用コンデンサ２０８の非接地側の電極に印加される。
【００３４】
ホールアンプ１０６の非反転入力端子（＋端子）には、ホール素子２１０からＩＮ１端子を介して、ロータの回転位置に応じて発生する正弦波が印加される。また、ホールアンプ１０６の反転入力端子（−端子）には、ホール素子２１０からＩＮ２端子を介して、＋端子に印加される正弦波と逆相の正弦波が印加される。そしてホールアンプ１０６は、入力された信号を後段の制御回路１１０でロジック処理が可能となるまで増幅し、制御回路１１０に出力する。
【００３５】
発振回路１１６は、ＰＷＭ制御を行うための基準周波数を発生し、制御回路１１０に出力する。  
制御回路１１０は、ホールアンプ１０６の出力、発振回路１１６の出力、および電流制限回路１０８の出力に基づいてＰＮＰトランジスタ１２２、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳとする）２１４をオン／オフさせる信号を遅延回路１１２に出力する。  また、制御回路１１０は、ホールアンプ１０６の出力、発振回路１１６の出力、および電流制限回路１０８の出力に基づいてＰＮＰトランジスタ１２６、ＮＭＯＳ２１２をオン／オフさせる信号を遅延回路１１４に出力する。
【００３６】
遅延回路１１２、１１４は、制御回路１１０の出力を適宜遅延させて各出力トランジスタに出力している。これにより、駆動コイル２１６の同じ側に接続されたソース側トランジスタとシンク側トランジスタが同時にオンすることによる貫通電流が流れなくなる。なお、遅延回路１１２および遅延回路１１４は、各々、ソース側トランジスタとシンク側トランジスタに、別々に信号を出力するものとする。
【００３７】
ＰＮＰトランジスタ１２２（『第１トランジスタ』）とＮＰＮトランジスタ１２４（『第２トランジスタ』）は、インバーテッドダーリントン接続されている。また、ＰＮＰトランジスタ１２２のエミッタはＶＣＣラインと接続され、ベースは遅延回路１１２と接続されている。ＮＰＮトランジスタ１２４のコレクタはＶＭラインと接続され、ＮＰＮトランジスタ１２４のエミッタは、ＯＵＴ１端子と接続されている。
【００３８】
ＯＵＴ１端子は、駆動コイル２１６の一端、およびＮＭＯＳ２１２のドレインと外部接続されている。なお、ＮＭＯＳ２１２のソースは接地ＧＮＤされている。
【００３９】
ＰＮＰトランジスタ１２６とＮＰＮトランジスタ１２８は、インバーテッドダーリントン接続されている。また、ＰＮＰトランジスタ１２６のエミッタはＶＣＣラインと接続され、ベースは遅延回路１１４と接続されている。ＮＰＮトランジスタ１２８のコレクタはＶＭラインと接続され、ＮＰＮトランジスタ１２８のエミッタは、ＯＵＴ２端子と接続されている。
【００４０】
ＯＵＴ２端子は、駆動コイル２１６の他端、およびＮＭＯＳ２１４のドレインと外部接続されている。なお、ＮＭＯＳ２１４のソースは接地ＧＮＤされている。
【００４１】
プリドライバ１１８は、遅延回路１１４の出力を増幅し、ＰＲＥ１端子に出力する。なおＰＲＥ１端子は、ＮＭＯＳ２１２のゲートと接続されている。
【００４２】
プリドライバ１２０は、遅延回路１１２の出力を増幅し、ＰＲＥ２端子に出力する。なお、ＰＲＥ２端子は、ＮＭＯＳ２１４のゲートと接続されている。
【００４３】
電流制限回路１０８は、ＶＣＣラインとＶＭラインに接続され、抵抗Ｒｆに発生する電圧が、予め定められたリミット電圧より大きくなる場合に、ソース側トランジスタをオフにするための信号ＶＯＵＴを制御回路１１０に出力する。
【００４４】
＝＝＝電流制限回路の構成＝＝＝
図２を参照しつつ、電流制限回路１０８の構成について説明する。図２は、電流制限回路１０８の構成の一例を示す回路図である。
【００４５】
電流制限回路１０８は、定電流回路Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、ＰＮＰトランジスタＱ５、Ｑ６、Ｑ９、Ｑ１０、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ７、Ｑ８、Ｑ１１、Ｑ１２、Ｑ１３、コンデンサＣ１、抵抗Ｒ１を有している。
【００４６】
ＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ２はダーリントン接続されている。また、ＮＰＮトランジスタＱ１のベースはＶＭラインと接続され、コレクタはＶＣＣラインと接続されている。ＮＰＮトランジスタＱ２のコレクタはＰＮＰトランジスタＱ５のコレクタと接続され、エミッタは定電流回路Ｉ１と接続されている。
【００４７】
ＮＰＮトランジスタＱ４とＮＰＮトランジスタＱ３はダーリントン接続されている。また、ＮＰＮトランジスタＱ４のベース（以下ａ点とする）は抵抗Ｒ１を介してＶＣＣラインと接続され、コレクタはＶＣＣラインと接続されている。ＮＰＮトランジスタＱ３のコレクタはＶＣＣラインと接続され、エミッタは定電流回路Ｉ１と接続されている。  
定電流回路Ｉ１は定電流Ｉ１を発生する。  
定電流回路Ｉ２は、ａ点と接地ＧＮＤに接続され、定電流Ｉ２を発生する。
【００４８】
ＰＮＰトランジスタＱ５はダイオード接続されており、ＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６は、電流ミラー回路を構成している。ＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６のエミッタは共にＶＣＣラインと接続され、ＰＮＰトランジスタＱ６のコレクタはＮＰＮトランジスタＱ７のコレクタと接続されている。
【００４９】
ＮＰＮトランジスタＱ７はダイオード接続されており、ＮＰＮトランジスタＱ７とＰＮＰトランジスタＱ８は、電流ミラー回路を構成している。ＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８のエミッタは共に接地ＧＮＤされ、ＮＰＮトランジスタＱ８のコレクタはコンデンサＣ１の非接地側の電極（以下ｂ点とする）と接続されている。
【００５０】
定電流回路Ｉ３はＶＲＥＧから定電流Ｉ３を発生しｂ点に供給する。  
定電流回路Ｉ４はＶＲＥＧから定電流Ｉ４を発生する。  
ＰＮＰトランジスタＱ９のエミッタは定電流回路Ｉ４と接続され、コレクタは接地ＧＮＤされている。またＰＮＰトランジスタＱ９のベースはｂ点と接続されている。  
ＰＮＰトランジスタＱ１０のエミッタは定電流回路Ｉ４と接続され、コレクタはＮＰＮトランジスタＱ１１のコレクタと接続されている。またＰＮＰトランジスタＱ１０のベースにはＶＲＥＦが印加される。
【００５１】
定電流回路Ｉ５はＶＲＥＧから定電流Ｉ５を発生する。  
ＮＰＮトランジスタＱ１１はダイオード接続されており、ＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２は電流ミラー回路を構成している。ＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２のコレクタは共に接地ＧＮＤされ、ＮＰＮトランジスタＱ１２のコレクタは定電流回路Ｉ５およびＮＰＮトランジスタＱ１３のベースと接続されている。
【００５２】
定電流回路Ｉ６はＶＲＥＧから定電流Ｉ６を発生する。  
ＮＰＮトランジスタＱ１３のエミッタは接地ＧＮＤされ、コレクタは定電流回路Ｉ６と接続されている。また、ＮＰＮトランジスタＱ１３のコレクタが電流制限回路の出力ＶＯＵＴとなる。
【００５３】
＝＝＝電流制限回路の動作＝＝＝
次に電流制限回路１０８の動作について説明する。なお、抵抗Ｒ１、Ｒｆの抵抗値をそれぞれＲ１、Ｒｆとする。また、ａ点の電圧をＶａとし、ＶＭラインの電圧をＶＭとする。
【００５４】
抵抗Ｒ１に定電流Ｉ２が流れることによって、ＶａはＶＣＣ−（Ｉ２×Ｒ１）となる。  
一方、ＶＭ端子と接地ＧＮＤ間には、図１におけるＨブリッジを構成するＮＰＮトランジスタ１２４、１２８、ＮＭＯＳ２１２、２１４が接続されている。よって、後述するように、駆動コイル２１６に流れる電流はすべて抵抗Ｒｆを流れることになる。このとき、抵抗Ｒｆに流れる電流をＩＯとすると、ＶＭはＶＣＣ−（ＩＯ×Ｒｆ）となる。  
なお、ＩＯ×Ｒｆがリミット電圧となる時に、ＶａがＶＭと等しくなるように定電流Ｉ２および抵抗Ｒ１の値が設定されているものとする。
【００５５】
≪Ｖａ＜ＶＭの場合≫（ＩＯ×Ｒｆがリミット電圧より小）
ＮＰＮトランジスタＱ１がオンとなり、ＮＰＮトランジスタＱ４がオフとなる。ＮＰＮトランジスタＱ１がオンすることによって、ＮＰＮトランジスタＱ２がオンしＰＮＰトランジスタＱ５のコレクタ電流を流そうとする。よって、電流ミラー回路を構成するＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６は共にオンとなる。ＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６のトランジスタサイズ比が等しい場合、ＰＮＰトランジスタＱ６はＰＮＰトランジスタＱ５のコレクタ電流と等倍のコレクタ電流を流そうとする。
【００５６】
そして、ＰＮＰトランジスタＱ６のコレクタ電流がＮＰＮトランジスタＱ７のコレクタに供給されることによって、電流ミラー回路を構成するＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８が共にオンとなる。ＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８のトランジスタサイズ比が等しい場合、ＮＰＮトランジスタＱ８は、ＮＰＮトランジスタＱ７のコレクタ電流と等倍のコレクタ電流を流そうとする。そのため、ｂ点の電圧（以下Ｖｂとする）は低下し、ＶＲＥＦより低くなる。
【００５７】
ＶＲＥＦ＞Ｖｂなので、ＮＰＮトランジスタＱ９がオンとなり、ＮＰＮトランジスタＱ１０がオフとなる。そして、ＮＰＮトランジスタＱ１０がオフとなることによって、ＮＰＮトランジスタＱ１１のコレクタに電流が供給されなくなり、電流ミラー回路を構成するＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２はともにオフとなる。
【００５８】
そして、ＮＰＮトランジスタＱ１３は、ベースに定電流Ｉ５が供給されることによってオンとなり、定電流Ｉ６をコレクタ電流として流す。  
よって、ＶＯＵＴはローレベル（以下「Ｌ」とする）になる。
【００５９】
≪Ｖａ＞ＶＭの場合≫（ＩＯ×Ｒｆがリミット電圧より大）
ＮＰＮトランジスタＱ４がオンとなり、ＮＰＮトランジスタＱ１がオフとなる。ＮＰＮトランジスタＱ１がオフなのでＮＰＮトランジスタＱ２もオフとなる。よって、電流ミラー回路を構成するＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６は共にオフとなる。
【００６０】
また、ＰＮＰトランジスタＱ６がオフなので、ＮＰＮトランジスタＱ７のコレクタに電流が供給されなくなり、電流ミラー回路を構成するＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８も共にオフとなる。よって、コンデンサＣ１は定電流Ｉ３で充電されｂ点の電圧（以下Ｖｂとする）はＶＲＥＦより高くなる。
【００６１】
ＶＲＥＦ＜Ｖｂなので、ＮＰＮトランジスタＱ９がオフとなり、ＮＰＮトランジスタＱ１０がオンとなる。そして、ＮＰＮトランジスタＱ１０がオンすることによって、ＮＰＮトランジスタＱ１１のコレクタに電流が供給されるので、電流ミラー回路を構成するＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２は共にオンとなる。ＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２のトランジスタサイズ比が等しいとすると、ＮＰＮトランジスタＱ１２はＮＰＮトランジスタＱ１１のコレクタ電流と等倍のコレクタ電流を流そうとする。そのため、ＮＰＮトランジスタＱ１３のベースには電流が供給されなくなり、ＮＰＮトランジスタＱ１３はオフとなる。  
よって、ＶＯＵＴは定電流Ｉ６によってハイレベル（以下「Ｈ」とする）になる。
【００６２】
このＶＯＵＴは、制御回路１１０に出力される。そして制御回路１１０は、ＶＯＵＴが「Ｈ」となった場合に、ソース側トランジスタをオフにすることによって、駆動コイル２１６への駆動電流の供給を停止させる。
【００６３】
＝＝＝モータ駆動用集積回路の動作＝＝＝
次に、図１および図３を用いて、本発明にかかるモータ駆動用集積回路の動作について説明する。図３は、出力トランジスタにおける動作について説明するための図である。
【００６４】
モータが回転したときの磁極の変化に応じて、ホール素子２１０から、ロータの回転位置に応じた正弦波と、当該正弦波と逆相の正弦波がホールアンプ１０６に出力される。この正弦波は、ホールアンプ１０６によって、後段の制御回路１１０においてロジック処理が可能となるまで増幅される。
【００６５】
制御回路１１０は、ホールアンプ１０６からの出力に基づいたロジック処理を行う。そして、遅延回路１１２、１１４、プリドライバ１１８、１２０、及びＰＲＥ１端子、ＰＲＥ２端子を介することによって、ＰＮＰトランジスタ１２２、１２６、ＮＭＯＳ２１２、２１４を選択的にオン／オフさせる。
【００６６】
ＰＮＰトランジスタ１２２とＮＭＯＳ２１４がオンとなり、ＰＮＰトランジスタ１２６とＮＭＯＳ２１２がオフとなる場合には、図３の実線で示すＶＣＣ端子→抵抗Ｒｆ→ＶＭ端子→ＮＰＮトランジスタ１２４→ＯＵＴ１端子→駆動コイル２１６→ＯＵＴ２端子→ＮＭＯＳ２１４→接地ＧＮＤの径路の電流が流れる。
【００６７】
一方、ＰＮＰトランジスタ１２６とＮＭＯＳ２１２がオンとなり、ＰＮＰトランジスタ１２２とＮＭＯＳ２１４がオフとなる場合には、図３の一点鎖線で示すＶＣＣ端子→抵抗Ｒｆ→ＶＭ端子→ＮＰＮトランジスタ１２８→ＯＵＴ２端子→駆動コイル２１６→ＯＵＴ１端子→ＮＭＯＳ２１２→接地ＧＮＤの径路の電流が流れる。
【００６８】
このように駆動コイル２１６に流れる電流を切り替えることによって、モータが駆動することになる。また、電流の径路にかかわらず、抵抗Ｒｆには電流が流れることになる。
【００６９】
ここで、ＰＮＰトランジスタ１２２のコレクタ−エミッタ間電圧をＶＣＥ２とし、ＮＰＮトランジスタ１２４のコレクタ−エミッタ間電圧をＶＣＥ１、ベース−エミッタ間電圧をＶＢＥ１とすると、ＰＮＰトランジスタ１２２、ＮＰＮトランジスタ１２４がオンしたときのＯＵＴ１端子に印加される電圧は、ＶＣＣ−（ＶＣＥ２＋ＶＢＥ１）となる。
【００７０】
また、抵抗Ｒｆによる電圧低下をＶＲとすると、実線の径路の電流が流れることによるＯＵＴ１端子の電圧はＶＣＣ−（ＶＲ＋ＶＣＥ１）となる。
【００７１】
したがって、（ＶＣＥ２＋ＶＢＥ１）＞（ＶＲ＋ＶＣＥ１）を満たせば、抵抗ＲｆをＶＣＣ端子とＶＭ端子間に接続しても、ＯＵＴ１端子に印加される電圧は変化しないということになる。さらに、本発明のモータ駆動用集積回路では、この抵抗ＲｆをＩＣの外部でＶＣＣ端子とＶＭ端子間に接続しているので、発熱をＩＣの内部とＩＣの外部で分散させることができる。なお、ソース側トランジスタとして、例えばダーリントン接続のトランジスタを使用してもよい。この場合でも、ＶＣＣ端子とＶＭ端子間に抵抗Ｒｆを外部接続することによって発熱を分散させることができる。
【００７２】
本発明のモータ駆動用集積回路では、シンク側トランジスタのＮＭＯＳ２１２、２１４を外付けにしているので、ＩＣ内の発熱をさらに低減させることができる。
【００７３】
また、制御回路１１０は、発振回路１１６から出力されるＰＷＭ制御の基準周波数に基づいて、駆動コイル２１６の一方のシンク側トランジスタがオンしている期間に、他方のソース側トランジスタを間欠的にオンさせるＰＷＭ制御を行う。
【００７４】
さらに、制御回路１１０は、電流制限回路１０８から「Ｈ」のＶＯＵＴが出力された場合にソース側トランジスタをオフすることによって、駆動電流の供給を停止させる。
【００７５】
ＰＷＭ制御や電流制限を行う場合、例えば図３の実線の径路の電流が流れている状態で、ＰＮＰトランジスタ１２２およびＮＰＮトランジスタ１２４がオフになる。
【００７６】
図３の実線の径路の電流が流れている状態で、ＮＰＮトランジスタ１２４がオフになると、コイルＬは同じ方向に電流を流し続けようとするため、図３の破線で示す駆動コイル２１６→ＯＵＴ２端子→ＮＭＯＳ２１４→接地ＧＮＤ→ＮＭＯＳ２１２の寄生ダイオード（不図示）→ＯＵＴ１端子→駆動コイル２１６の径路の回生電流が流れる。
【００７７】
なお、ＭＯＳＦＥＴでは、プロセス上ドレイン−ソース間に寄生ダイオードが形成されている。
【００７８】
この回生電流が流れることによって、ＯＵＴ１端子の電圧は、接地ＧＮＤよりＮＭＯＳ２１２の寄生ダイオードの順方向電圧分だけ低い電圧となる。しかし、本発明のモータ駆動用集積回路では、回生電流の径路をＩＣの外部に設けているため、この負電流が流れることによる影響を受けない、もしくは最小限にすることができる。よって、ＩＣに負電流の対策回路を設けることやレイアウトを工夫することが不要になる。
【００７９】
＝＝＝その他の実施の形態＝＝＝
本発明のモータ駆動用集積回路は３相モータにも適用することができる。３相モータでは、各相の駆動コイルにソース側トランジスタとシンク側トランジスタがそれぞれ接続されている。３相モータの場合、３相のソース側トランジスタをＩＣに内蔵し、３相のシンク側トランジスタを外付けにする。  
また、３相モータの場合も、各相のソース側トランジスタをＶＣＣラインとＶＭラインに接続されたインバーテッドダーリントン接続のバイポーラトランジスタで構成し、ＶＣＣラインとＶＭラインとの間に抵抗Ｒｆを接続することができる。
【００８０】
そして、３相モータをＰＷＭ制御する場合、例えばある相のシンク側トランジスタがオンしている期間に、他の相のソース側トランジスタを、間欠的にオン／オフさせることによって、シンク側トランジスタ間で電流を回生させる。  
また、電流制限時にはソース側トランジスタをオフにする。  
このように、３相モータにおいても、単相モータのときと同様にシンク側トランジスタを外付けにすることによって、部品点数と発熱量を改善することができる。
【００８１】
以上、説明したように、本発明のモータ駆動用集積回路は、ソース側トランジスタをＩＣに内蔵し、シンク側トランジスタを外付けにしているので、全てを外付け、または全てを内蔵としたときの、部品点数と発熱量の問題を改善することができ、例えばドーナツ型基盤４０４上に実装することが可能となる。なお、シンク側トランジスタを外付けにしているので、シンク側トランジスタ間に回生電流が流れることによって発生する負電流の影響を受けない、もしくは最小限にすることができる。従って、負電流の対策回路を設けることやレイアウトを工夫することが不要になる。
【００８２】
また、ソース側トランジスタをダーリントン接続とすることによってＶＣＣラインとＶＭラインとの間に、抵抗Ｒｆを外部接続することができ、発熱をＩＣの外部に分散させることができる。特に、ソース側トランジスタを、インバーテッドダーリントン接続のＰＮＰトランジスタ１２２とＮＰＮトランジスタ１２４、およびＰＮＰトランジスタ１２６、ＮＰＮトランジスタ１２８とすることによって、低い制御電圧でオン／オフの制御を行うことができ、またｈｆｅを大きくすることができる。
【００８３】
その上、抵抗Ｒｆにおける電圧降下ＶＲが（ＶＣＥ２＋ＶＢＥ１）＞（ＶＲ＋ＶＣＥ１）を満たす、抵抗ＲｆをＶＣＣラインとＶＭライン間に接続した場合、コイル２１６に印加される電圧が低下することなく、ＩＣ内の発熱を低減させることができる。
【００８４】
さらに、電流制限回路１０８の電圧検知用の抵抗を抵抗Ｒｆとすることで部品数が増加することなく、ＩＣ内の発熱を低減させることとができる。
【００８５】
また、シンク側トランジスタ間で電流を回生させるＰＷＭ制御を行うモータ駆動用集積回路に対して、効果的に負電流の影響を受けなくすることができる。
【００８６】
シンク側トランジスタを外付のＮＭＯＳ２１２、ＮＭＯＳ２１４とすることで、低飽和電圧（低オン抵抗）で、かつ低コストとすることができる。
【００８７】
以上、本実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態にかかるモータ駆動用集積回路の構成を示す回路図である。
【図２】電流制限回路の構成を示す回路図である。
【図３】出力トランジスタにおける動作について説明するための図である。
【図４】ドーナツ型基盤を説明するための図である。
【図５】出力がＨブリッジの場合について説明するための図である。
【符号の説明】
【００８９】
１００  モータ駆動用集積回路
１０２  基準電圧発生回路
１０４  定電圧発生回路
１０６  ホールアンプ
１０８  電流制限回路
１１０  制御回路
１１２、１１４  遅延回路
１１６  発信回路
１１８、１２０  プリドライバ
１２２、１２６  ＰＮＰトランジスタ
１２４、１２８、１３０  ＮＰＮトランジスタ
２００  ＶＣＣ電源
２０２、２０６、２０８  コンデンサ
２１０  ホール素子
２１２、２１４  Ｎ型ＭＯＳＦＥＴ
２１６  駆動コイル
Ｒｆ  センシング抵抗
【図１】
2006237726.tif 000003
【図２】
2006237726.tif 000004
【図３】
2006237726.tif 000005
【図４】
2006237726.tif 000006
【図５】
2006237726.tif 000007