(57)【要約】【課題】ソース領域、ドレイン領域に寄生する接合容量を低減し、配線に寄生する容量を低減する。【解決手段】ＰＭＯＳトランジスタＱＰ１のドレイン領域として機能するＰ型不純物層Ｐ１３にＹ方向で接する分離領域には、ＦＴＩ構造が採用される。ボディ領域として機能するＮ型不純物層Ｎ１４，Ｎ１５，Ｎ１６にはそれぞれＮ型不純物層Ｎ１７，Ｎ１８，Ｎ１９を介して、更にいずれもＮ型不純物層ＮＬを介して高電位線ＶＤＬに接続される。Ｎ型不純物層Ｎ１７，Ｎ１８，Ｎ１９はＰＴＩ領域においてＳＯＩ基板の絶縁層と、素子分離絶縁膜との間に設けられる。【選択図】図１
2006237564.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に設けられた半導体層において形成され、各々が少なくとも一つのゲート電極と、いずれも前記絶縁層にまで到達するソース領域、ドレイン領域及びボディ領域を有する複数のＭＩＳトランジスタと、
前記ＭＩＳトランジスタを相互に分離する素子分離絶縁膜と
を備え、
前記ボディ領域は前記ソース領域及び前記ドレイン領域に挟まれ、前記絶縁層とは反対側で前記ゲート電極と対向し、
前記半導体層の厚み方向と、前記ＭＩＳトランジスタにおいて前記ゲート電極が延在する第１方向とのいずれにも垂直な第２方向において、異なるトランジスタ間での前記ソース領域と前記ドレイン領域との間の前記素子分離絶縁膜が前記絶縁層に迄到達する半導体装置。
【請求項２】
前記ボディ領域の近傍において前記素子分離絶縁膜は前記絶縁層には到達せず、前記ボディ領域と同じ導電型の不純物層が当該素子分離絶縁膜と前記絶縁層との間に設けられる、請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の前記第１方向に沿った側面の両方にはサイドウォールが形成され、
前記ソース領域、前記ドレイン領域は前記サイドウォールと対向する位置でエクステンション部を有し、
前記ボディ領域の近傍において前記絶縁層に到達しない前記素子分離絶縁膜の前記第２方向に沿った幅は、前記第２方向に沿って一方の前記サイドウォールの端部から前記ゲート電極を経由して他方の前記サイドウォールの端部に至るまでの幅に設定される、請求項２記載の半導体装置。
【請求項４】
前記ボディ領域と接触する位置において前記絶縁層に到達しない前記素子分離絶縁膜の前記第２方向に沿った幅は、前記ボディ領域の端部から前記ソース領域及び前記ドレイン領域へと、デザインルールで許容される最小の幅で広げた幅に設定される、請求項２記載の半導体装置。
【請求項５】
前記ソース領域及び前記ドレイン領域から前記第１方向でデザインルールで許容される最小の距離以遠で、前記絶縁層に到達しない前記素子分離絶縁膜の前記第２方向に沿った幅が広がる、請求項４記載の半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一つに記載の半導体装置を有する回路を構成する第１種ブロックと、
他の回路を構成する第２種ブロックと、
前記ブロック同士を分離する分離領域と
を備えて前記絶縁層上に設けられた前記半導体層において形成され、
少なくとも、前記ブロック同士を接続するブロック間配線が敷設される位置において、ブロック間を分離する分離絶縁膜が前記絶縁層に到達する半導体集積回路。
【請求項７】
前記ブロック間配線が敷設される位置以外では前記分離絶縁膜は前記絶縁層に到達しない、請求項６記載の半導体集積回路。
【請求項８】
前記ブロック間を分離する前記分離絶縁膜は全て前記絶縁層に到達する請求項６記載の半導体集積回路。
【請求項９】
（ａ）絶縁層および前記絶縁層上に設けられた半導体層を有する半導体基板を準備する工程と、
（ｂ）前記半導体層の上方にシリコン窒化膜を形成する工程と、
（ｃ）フォトリソグラフィ技術により前記シリコン窒化膜をパターニングする工程と、
（ｄ）パターニングされた前記シリコン窒化膜をマスクとしつつ、前記半導体層を前記絶縁層に迄到達しない深さでエッチングする工程と、
（ｅ）パターニングされた前記シリコン窒化膜上およびエッチングされた前記半導体層上方にフォトレジストを形成し、前記フォトレジストをパターニングする工程と、
（ｆ）パターニングされた前記フォトレジストおよび前記シリコン窒化膜をマスクとしつつ、エッチングされた前記半導体層の一部を前記絶縁層に迄到達する深さでさらにエッチングする工程と、
（ｇ）前記半導体層の、前記絶縁層に迄到達しない深さでエッチングされた部分および前記絶縁層に迄到達する深さでエッチングされた部分の双方に絶縁膜を埋め込んで、素子分離絶縁膜を形成する工程と
を備える半導体装置の製造方法。
【請求項１０】
前記素子分離絶縁膜のうち前記絶縁層に迄到達するものは、前記半導体層の厚み方向と、複数のＭＩＳトランジスタのゲート電極が延在する第１方向とのいずれにも垂直な第２方向に延在する、異なるトランジスタ間での素子分離絶縁膜であり、
前記素子分離絶縁膜のうち前記絶縁層に迄到達しないものは、前記複数のＭＩＳトランジスタのボディ領域の近傍に設けられた素子分離絶縁膜である
請求項９記載の半導体装置の製造方法。
【請求項１１】
異なる高電位が印加された複数の高電位線と、
前記異なる高電位のいずれもより低い、異なる低電位が印加された複数の低電位線と
をさらに備え、
前記不純物層は、前記複数のＭＩＳトランジスタの各々において、前記ボディ領域を前記高電位線および前記低電位線の一つに接続する機能を有する、請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は素子分離技術に関し、特にＳＯＩ（Silicon On Insulator）基板において形成されるＭＩＳ（Metal Insulator Semiconductor）トランジスタについての素子分離に関する。
【背景技術】
【０００２】
複数のＭＩＳトランジスタ（例えばＭＯＳトランジスタ）同士を分離する素子分離技術には、絶縁膜を用いた素子分離が知られている。当該素子分離用の絶縁膜はＭＯＳトランジスタが形成される半導体基板の表面からの処理によって形成される。
【０００３】
いわゆるバルク型のＭＯＳトランジスタ、即ち半導体基板の表面において高濃度不純物層が限定的に形成されてソース領域やドレイン領域が形成されたＭＯＳトランジスタの場合、半導体基板のうちソース領域とドレイン領域との間に残置された領域は、半導体基板の表面にも連結している。よっていわゆるバックゲートの電位（ゲートと対向した位置でチャネルが形成可能な半導体層）は、半導体基板の表面側から容易に制御することができた。
【０００４】
しかしながら、ＳＯＩ基板における半導体層は一般に薄く、ソース領域やドレイン領域、素子分離用の絶縁膜はいわゆる埋込絶縁層にまで達して形成される。よってソース領域及びドレイン領域に挟まれて埋込絶縁層とは反対側でゲート電極と対向する、いわゆるボディ領域の電位を容易に固定するために、素子分離用の絶縁膜を埋込絶縁層から離隔する技術が提案されている。例えば、素子分離用の絶縁膜と埋込絶縁層との間に設けられた不純物領域を介して、ボディ領域の電位が制御される。このような技術は例えば特許文献１〜４や非特許文献１に紹介されている。
【０００５】
【特許文献１】特開平１１−３４０４７２号公報
【特許文献２】特開２００４−１９３１４６号公報
【特許文献３】特開２００２−２１７４２０号公報
【特許文献４】特開２０００−２４３９７３号公報
【非特許文献１】“Ｂｕｌｋ−Ｌａｙｏｕｔ−Ｃｏｍｐａｔｉｂｌｅ  ０．１８−μ    ｍ  ＳＯＩ−ＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  Ｕｓｉｎｇ  Ｂｏｄｙ−Ｔｉｅｄ  Ｐ    ａｒｔｉａｌ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ（ＰＴＩ）”，  Ｙｕｕｉｃｈｉ      Ｈｉｒａｎｏ，  ｅｔ  ａｌ．，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ      ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，  ＶＯＬ．４８，  ＮＯ．１２，  ＤＥＣＥＭ    ＢＥＲ  ２００１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、単に素子分離用の絶縁膜を埋込絶縁層から離隔した場合、ソース領域やドレイン領域と、素子分離用の絶縁膜と埋込絶縁層との間に残置する不純物層との間でｐｎ接合が形成され、ここに静電容量が発生するという問題点があった。これはソース領域やドレイン領域の寄生容量を増大させてしまう。
【０００７】
またソース領域やドレイン領域と接続される配線や、ゲート電極は、素子分離用の絶縁膜上にも敷設される。この場合、素子分離用の絶縁膜と埋込絶縁層との間に残置する不純物層は当該配線の寄生容量の増大に寄与してしまう。
【０００８】
この発明は上記の問題点を解決するためになされたもので、ソース領域、ドレイン領域に寄生する接合容量を低減し、配線に寄生する容量を低減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明にかかる半導体装置は、複数のＭＩＳトランジスタと、前記ＭＩＳトランジスタを相互に分離する素子分離絶縁膜とを備える。前記ＭＩＳトランジスタは絶縁層上に設けられた半導体層において形成され、各々が少なくとも一つのゲート電極と、いずれも前記絶縁層にまで到達するソース領域、ドレイン領域及びボディ領域を有する。前記素子分離絶縁膜は前記ＭＩＳトランジスタを相互に分離する。前記ボディ領域は前記ソース領域及び前記ドレイン領域に挟まれ、前記絶縁層とは反対側で前記ゲート電極と対向する。前記半導体層の厚み方向と、前記ＭＩＳトランジスタにおいて前記ゲート電極が延在する第１方向とのいずれにも垂直な第２方向において、異なるトランジスタ間での前記ソース領域と前記ドレイン領域との間の前記素子分離絶縁膜が前記絶縁層に迄到達する。
【００１０】
この発明にかかる半導体装置の製造方法は、（ａ）絶縁層および前記絶縁層上に設けられた半導体層を有する半導体基板を準備する工程と、（ｂ）前記半導体層の上方にシリコン窒化膜を形成する工程と、（ｃ）フォトリソグラフィ技術により前記シリコン窒化膜をパターニングする工程と、（ｄ）パターニングされた前記シリコン窒化膜をマスクとしつつ、前記半導体層を前記絶縁層に迄到達しない深さでエッチングする工程と、（ｅ）パターニングされた前記シリコン窒化膜上およびエッチングされた前記半導体層上方にフォトレジストを形成し、前記フォトレジストをパターニングする工程と、（ｆ）パターニングされた前記フォトレジストおよび前記シリコン窒化膜をマスクとしつつ、エッチングされた前記半導体層の一部を前記絶縁層に迄到達する深さでさらにエッチングする工程と、（ｇ）前記半導体層の、前記絶縁層に迄到達しない深さでエッチングされた部分および前記絶縁層に迄到達する深さでエッチングされた部分の双方に絶縁膜を埋め込んで、素子分離絶縁膜を形成する工程とを備える。
【発明の効果】
【００１１】
この発明にかかる半導体装置によれば、ソース領域、ドレイン領域の第２方向側には不純物層が存在しないので、これらに寄生する接合容量を低減する。また一のトランジスタのソース領域と、当該一のトランジスタに対して第２方向に隣接する他のトランジスタのドレイン領域との間で、絶縁層とは反対側で敷設される配線に寄生する容量を低減する。
【００１２】
また、この発明にかかる半導体装置の製造方法によれば、シリコン窒化膜をマスクとしつつ、半導体層を絶縁層に迄到達しない深さでエッチングし、その後、フォトレジストおよびシリコン窒化膜をマスクとしつつ、エッチングされた半導体層の一部を絶縁層に迄到達する深さでさらにエッチングする。そして、エッチングされた部分に絶縁膜を埋め込んで、素子分離絶縁膜を形成する。これにより、絶縁層に迄到達しない素子分離絶縁膜と絶縁層に迄到達する素子分離絶縁膜とを形成することができる。また、絶縁層に迄到達する深さでのエッチング時には、フォトレジストおよびシリコン窒化膜の双方をマスクとするので、フォトレジストのパターニングずれが生じた場合であっても、絶縁層に迄到達する素子分離絶縁膜を不用意に拡大することがない。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１乃至図３は相まって、本発明の実施の形態１にかかる素子分離技術を例示する平面図である。図４は図１乃至図３の連結を示す概念図である。図１と図２とは仮想線Ｉ−Ｉにおいて、図２と図３とは仮想線II-IIにおいて、それぞれ連結して平面図の全体を構成する。
【００１４】
図１乃至図３においては、図中の下側から上側に向かう方向（Ｘ方向の正の方向）に対して順に、低電位線ＶＳＬ、ＮＭＯＳトランジスタ群、ＰＭＯＳトランジスタ群、高電位線ＶＤＬが配列されたゲートアレイが示されている。これらの低電位線、高電位線、ＮＭＯＳトランジスタ群、ＰＭＯＳトランジスタ群はいずれもＳＯＩ基板（図示されない）において形成されている。但し本発明の適用は、ゲートアレイに限定されるものではない。
【００１５】
低電位線ＶＳＬ及び高電位線ＶＤＬのいずれも、図中の左から右へ向かう方向（Ｙ方向の正の方向）に沿って延在する本線と、Ｘ方向に沿って延在する支線とを有している。低電位線ＶＳＬの本線が設けられる位置及び高電位線ＶＤＬの本線が設けられる位置では、ＳＯＩ基板にはそれぞれＰ型不純物層ＰＬ及びＮ型不純物層ＮＬが形成されている。そして低電位線ＶＳＬの本線とＰ型不純物層ＰＬ、高電位線ＶＤＬの本線とＮ型不純物層ＮＬは、それぞれ相互にコンタクトホール（図中、四角で囲まれた×印で示す）によって接続される。
【００１６】
ＮＭＯＳトランジスタやＰＭＯＳトランジスタにおいてゲート電極が延在する方向をＸ方向とし、これに垂直な方向をＹ方向として図示している。但しＸ方向もＹ方向も、ＳＯＩ基板の絶縁層の厚み方向に対して垂直である。
【００１７】
図１において図中の上側にはＰ型不純物層Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３がこの順にＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｐ型不純物層Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３の間に、Ｎ型不純物層Ｎ１４，Ｎ１５，Ｎ１６が挟まってＸ方向に延在して設けられている。同様に、図中の下側にはＮ型不純物層Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３がこの順に図中のＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｎ型不純物層Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３の間に、Ｐ型不純物層Ｐ１４，Ｐ１５，Ｐ１６が挟まってＸ方向に延在して設けられている。Ｐ型不純物層Ｐ１０〜Ｐ１６及びＮ型不純物層Ｎ１０〜Ｎ１６はＳＯＩ層（図示しない）を厚み方向に貫通して形成される。これらが図１で示された位置は、ＳＯＩ層で露出した位置を示している。
【００１８】
ゲート電極Ｇ１はＮ型不純物層Ｎ１４，Ｎ１５，Ｎ１６、Ｐ型不純物層Ｐ１４，Ｐ１５，Ｐ１６と対向してＸ方向に延在する部分と、これらと連結してＹ方向に延在する部分とを有している。ゲート電極Ｇ１のＹ方向に延在する部分は、コンタクトホールを介して、ゲート電極Ｇ１よりもＳＯＩ基板から離れた配線Ｌ１１と接続される。
【００１９】
Ｐ型不純物層Ｐ１０，Ｐ１２はコンタクトホールを介して高電位線ＶＤＬの支線と、Ｎ型不純物層Ｎ１０，Ｎ１２はコンタクトホールを介して低電位線ＶＳＬの支線と、それぞれ接続される。Ｐ型不純物層Ｐ１１，Ｐ１３及びＮ型不純物層Ｎ１１，Ｎ１３は、コンタクトホールを介して、ゲート電極Ｇ１よりもＳＯＩ基板から離れた配線Ｌ１２と接続される。
【００２０】
従って、図１においてはＰ型不純物層Ｐ１０，Ｐ１２をソース領域としＰ型不純物層Ｐ１１，Ｐ１３をドレイン領域としＮ型不純物層Ｎ１４，Ｎ１５，Ｎ１６をボディ領域とするＰＭＯＳトランジスタＱＰ１と、Ｎ型不純物層Ｎ１０，Ｎ１２をソース領域としＮ型不純物層Ｎ１１，Ｎ１３をドレイン領域としＰ型不純物層Ｐ１４，Ｐ１５，Ｐ１６をボディ領域とするＮＭＯＳトランジスタＱＮ１とが、低電位線ＶＳＬと高電位線ＶＤＬとの間で、配線Ｌ１２を介して直列接続された構造を有している。これらのＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトランジスタＱＮ１とは、ゲート電極Ｇ１を共有している。
【００２１】
図２において図中の上側にはＰ型不純物層Ｐ２１，Ｐ２２，Ｐ２３がこの順にＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｐ型不純物層Ｐ２１，Ｐ２２，Ｐ２３の間に、Ｎ型不純物層Ｎ２４，Ｎ２５が挟まってＸ方向に延在して設けられている。同様に、図中の下側にはＮ型不純物層Ｎ２１，Ｎ２２，Ｎ２３がこの順に図中のＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｎ型不純物層Ｎ２１，Ｎ２２，Ｎ２３の間に、Ｐ型不純物層Ｐ２４，Ｐ２５が挟まってＸ方向に延在して設けられている。Ｐ型不純物層Ｐ２１〜Ｐ２５及びＮ型不純物層Ｎ２１〜Ｎ２５はＳＯＩ層を厚み方向に貫通して形成される。これらが図２で示された位置は、ＳＯＩ層で露出した位置を示している。
【００２２】
ゲート電極Ｇ２はＮ型不純物層Ｎ２４，Ｎ２５、Ｐ型不純物層Ｐ２４，Ｐ２５と対向してＸ方向に延在する部分と、これらと連結してＹ方向に延在する部分とを有している。ゲート電極Ｇ２のＹ方向に延在する部分は、コンタクトホールを介して、ゲート電極Ｇ２よりもＳＯＩ基板から離れた配線Ｌ２１と接続される。
【００２３】
Ｐ型不純物層Ｐ２１，Ｐ２３はコンタクトホールを介して高電位線ＶＤＬの支線と、Ｎ型不純物層Ｎ２１，Ｎ２３はコンタクトホールを介して低電位線ＶＳＬの支線と、それぞれ接続される。Ｐ型不純物層Ｐ２２及びＮ型不純物層Ｎ２２は、コンタクトホールを介して、ゲート電極Ｇ２よりもＳＯＩ基板から離れた配線Ｌ２２と接続される。図中二重丸で示された位置には配線Ｌ２２と更に接続されるべき配線（図示せず）とを相互に接続するビアホールＶ１が形成される。
【００２４】
従って、図２においてはＰ型不純物層Ｐ２１，Ｐ２３をソース領域としＰ型不純物層Ｐ２２をドレイン領域としＮ型不純物層Ｎ２４，Ｎ２５をボディ領域とするＰＭＯＳトランジスタＱＰ２と、Ｎ型不純物層Ｎ２１，Ｎ２３をソース領域としＮ型不純物層Ｎ２２をドレイン領域としＰ型不純物層Ｐ２４，Ｐ２５をボディ領域とするＮＭＯＳトランジスタＱＮ２とが、低電位線ＶＳＬと高電位線ＶＤＬとの間で、配線Ｌ２２を介して直列接続された構造を有している。これらのＰＭＯＳトランジスタＱＰ２と、ＮＭＯＳトランジスタＱＮ２とは、ゲート電極Ｇ２を共有している。
【００２５】
また図２において図中の上側にはＰ型不純物層Ｐ３１，Ｐ３２がこの順にＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｐ型不純物層Ｐ３１，Ｐ３２の間に、Ｎ型不純物層Ｎ３３が挟まってＸ方向に延在して設けられている。同様に、図中の下側にはＮ型不純物層Ｎ３１，Ｎ３２がこの順に図中のＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｎ型不純物層Ｎ３１，Ｎ３２の間に、Ｐ型不純物層Ｐ３３が挟まってＸ方向に延在して設けられている。Ｐ型不純物層Ｐ３１〜Ｐ３３及びＮ型不純物層Ｎ３１〜Ｎ３３はＳＯＩ層を厚み方向に貫通して形成される。これらが図２で示された位置は、ＳＯＩ層で露出した位置を示している。
【００２６】
ゲート電極Ｇ３はＮ型不純物層Ｎ３３、Ｐ型不純物層Ｐ３３と対向してＸ方向に延在する部分と、これらと連結してＹ方向に延在する部分とを有している。ゲート電極Ｇ３のＹ方向に延在する部分は、コンタクトホールを介して、ゲート電極Ｇ３よりもＳＯＩ基板から離れた配線Ｌ３１と接続される。
【００２７】
Ｐ型不純物層Ｐ３１はコンタクトホールを介して高電位線ＶＤＬの支線と、Ｎ型不純物層Ｎ３１はコンタクトホールを介して低電位線ＶＳＬの支線と、それぞれ接続される。Ｐ型不純物層Ｐ３２及びＮ型不純物層Ｎ３２は、コンタクトホールを介して、ゲート電極Ｇ３よりもＳＯＩ基板から離れた配線Ｌ３２と接続される。
【００２８】
従って、図２においては更に、Ｐ型不純物層Ｐ３１をソース領域としＰ型不純物層Ｐ３２をドレイン領域としＮ型不純物層Ｎ３３をボディ領域とするＰＭＯＳトランジスタＱＰ３と、Ｎ型不純物層Ｎ３１をソース領域としＮ型不純物層Ｎ３２をドレイン領域としＰ型不純物層Ｐ３３をボディ領域とするＮＭＯＳトランジスタＱＮ３とが、低電位線ＶＳＬと高電位線ＶＤＬとの間で、配線Ｌ３２を介して直列接続された構造を有している。これらのＰＭＯＳトランジスタＱＰ３と、ＮＭＯＳトランジスタＱＮ３とは、ゲート電極Ｇ３を共有している。
【００２９】
図３において図中の上側にはＰ型不純物層Ｐ４１，Ｐ４２がこの順にＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｐ型不純物層Ｐ４１，Ｐ４２の間に、Ｎ型不純物層Ｎ４３が挟まってＸ方向に延在して設けられている。同様に、図中の下側にはＮ型不純物層Ｎ４１，Ｎ４２がこの順に図中のＹ方向の正の方向に沿って配列されている。そしてＹ方向に関して、Ｎ型不純物層Ｎ４１，Ｎ４２の間に、Ｐ型不純物層Ｐ４３が挟まってＸ方向に延在して設けられている。Ｐ型不純物層Ｐ４１〜Ｐ４３及びＮ型不純物層Ｎ４１〜Ｎ４３はＳＯＩ層を厚み方向に貫通して形成される。これらが図３で示された位置は、ＳＯＩ層で露出した位置を示している。
【００３０】
ゲート電極Ｇ４はＮ型不純物層Ｎ４３、Ｐ型不純物層Ｐ４３と対向してＸ方向に延在する部分と、これらと連結してＹ方向に延在する部分とを有している。ゲート電極Ｇ４のＹ方向に延在する部分は、コンタクトホールを介して、ゲート電極Ｇ４よりもＳＯＩ基板から離れた配線Ｌ４１と接続される。
【００３１】
Ｐ型不純物層Ｐ４１はコンタクトホールを介して高電位線ＶＤＬの支線と、Ｎ型不純物層Ｎ４１はコンタクトホールを介して低電位線ＶＳＬの支線と、それぞれ接続される。Ｐ型不純物層Ｐ４２及びＮ型不純物層Ｎ４２は、コンタクトホールを介して、ゲート電極Ｇ４よりもＳＯＩ基板から離れた配線Ｌ４２と接続される。
【００３２】
従って、図３においては、Ｐ型不純物層Ｐ４１をソース領域としＰ型不純物層Ｐ４２をドレイン領域としＮ型不純物層Ｎ４３をボディ領域とするＰＭＯＳトランジスタＱＰ４と、Ｎ型不純物層Ｎ４１をソース領域としＮ型不純物層Ｎ４２をドレイン領域としＰ型不純物層Ｐ４３をボディ領域とするＮＭＯＳトランジスタＱＮ４とが、低電位線ＶＳＬと高電位線ＶＤＬとの間で、配線Ｌ４２を介して直列接続された構造を有している。これらのＰＭＯＳトランジスタＱＰ４と、ＮＭＯＳトランジスタＱＮ４とは、ゲート電極Ｇ４を共有している。
【００３３】
これらの構造において、Ｎ型不純物層、Ｐ型不純物層はＳＯＩ層の下地となる絶縁層にまで到達して形成されている。そしてボディ領域として機能する不純物層は、これと対向するゲート電極に対して所定の電圧が印加されることにより、ＳＯＩ基板の絶縁層とは反対側にチャネルが形成される。
【００３４】
また斜線で図示されている部分のみＰＴＩ（Partial Trench Isolation）構造が採用されている。それ以外の部分でＰ型不純物層やＮ型不純物層が形成されていない部分、即ち斜線も網点も施されていない部分はＦＴＩ（Full Trench Isolation）構造が採用されている。ＰＴＩ構造とは、ＳＯＩ層の上面（ゲート電極Ｇ１〜Ｇ４や配線Ｌ１１〜Ｌ４２側）にのみ絶縁膜を設け、ＳＯＩ層が残置する素子分離構造である。ＦＴＩ構造とは、ＳＯＩ層が残置せず、ＳＯＩ層の下地となる絶縁層からその反対側まで絶縁膜が設けられた素子分離構造である。以下ではＰＴＩ構造が採用された領域をＰＴＩ領域と、ＦＴＩ構造が採用された領域をＦＴＩ領域と、それぞれ称することもある。
【００３５】
図１においてＮ型不純物層Ｎ１７，Ｎ１８，Ｎ１９及びＰ型不純物層Ｐ１７，Ｐ１８，Ｐ１９は、ＰＴＩ領域でＳＯＩ層に設けられている。Ｎ型不純物層Ｎ１７はＮ型不純物層Ｎ１４，ＮＬ及びＰ型不純物層Ｐ１０，Ｐ１１と、Ｎ型不純物層Ｎ１８はＮ型不純物層Ｎ１５，ＮＬ及びＰ型不純物層Ｐ１１，Ｐ１２と、Ｎ型不純物層Ｎ１９はＮ型不純物層Ｎ１６，ＮＬ及びＰ型不純物層Ｐ１２，Ｐ１３と、それぞれ接触している。従って、Ｎ型不純物層Ｎ１７，Ｎ１８，Ｎ１９はＰＭＯＳトランジスタＱＰ１のボディ領域を高電位線ＶＤＬに接続する機能を果たしている。
【００３６】
同様に図１において、Ｐ型不純物層Ｐ１７はＰ型不純物層Ｐ１４，ＰＬ及びＮ型不純物層Ｎ１０，Ｎ１１と、Ｐ型不純物層Ｐ１８はＰ型不純物層Ｐ１５，ＰＬ及びＮ型不純物層Ｎ１１，Ｎ１２と、Ｐ型不純物層Ｐ１９はＰ型不純物層Ｐ１６，ＰＬ及びＮ型不純物層Ｎ１２，Ｎ１３と、それぞれ接触して設けられている。従って、Ｐ型不純物層Ｐ１７，Ｐ１８，Ｐ１９はＮＭＯＳトランジスタＱＮ１のボディ領域を低電位線ＶＳＬに接続する機能を果たしている。
【００３７】
しかし、従来の技術のように、ＰＴＩ領域をＰＭＯＳトランジスタＱＰ１やＮＭＯＳトランジスタＱＮ１の周囲に広く設けてはおらず、ボディ領域電位を固定するのに必要な領域以外はＦＴＩ構造を採用して素子分離している。従って、ソース領域やドレイン領域として機能するＰ型不純物層Ｐ１０〜Ｐ１３、Ｎ型不純物層Ｎ１０〜Ｎ１３が、その周囲の不純物層との間にｐｎ接合を形成する部分も非常に限定されている。これは従来の技術で問題となっていた素子分離領域での接合容量を実質的に回避する効果を招来する。またゲート電極Ｇ１や、配線Ｌ１１，Ｌ１２とＳＯＩ層との間での寄生容量を低減することができる。
【００３８】
図２においてＮ型不純物層Ｎ２６，Ｎ２７及びＰ型不純物層Ｐ２６，Ｐ２７は、ＰＴＩ領域でＳＯＩ層に設けられている。Ｎ型不純物層Ｎ２６はＮ型不純物層Ｎ２４，ＮＬ及びＰ型不純物層Ｐ２１，Ｐ２２と、Ｎ型不純物層Ｎ２７はＮ型不純物層Ｎ２５，ＮＬ及びＰ型不純物層Ｐ２２，Ｐ２３と、それぞれ接触している。従って、Ｎ型不純物層Ｎ２６，Ｎ２７はＰＭＯＳトランジスタＱＰ２のボディ領域を高電位線ＶＤＬに接続する機能を果たしている。
【００３９】
同様に図２において、Ｐ型不純物層Ｐ２６はＰ型不純物層Ｐ２４，ＰＬ及びＮ型不純物層Ｎ２１，Ｎ２２と、Ｐ型不純物層Ｐ２７はＰ型不純物層Ｐ２５，ＰＬ及びＮ型不純物層Ｎ２２，Ｎ２３と、それぞれ接触して設けられている。従って、Ｐ型不純物層Ｐ２６，Ｐ２７はＮＭＯＳトランジスタＱＮ２のボディ領域を低電位線ＶＳＬに接続する機能を果たしている。
【００４０】
また図２においてＮ型不純物層Ｎ３４及びＰ型不純物層Ｐ３４は、ＰＴＩ領域でＳＯＩ層に設けられている。Ｎ型不純物層Ｎ３４はＮ型不純物層Ｎ３３，ＮＬ及びＰ型不純物層Ｐ３１，Ｐ３２と接触している。従って、Ｎ型不純物層Ｎ３４はＰＭＯＳトランジスタＱＰ３のボディ領域を高電位線ＶＤＬに接続する機能を果たしている。
【００４１】
同様に図２において、Ｐ型不純物層Ｐ３４はＰ型不純物層Ｐ３３，ＰＬ及びＮ型不純物層Ｎ３１，Ｎ３２と接触して設けられている。従って、Ｐ型不純物層Ｐ３４はＮＭＯＳトランジスタＱＮ３のボディ領域を低電位線ＶＳＬに接続する機能を果たしている。
【００４２】
しかし、従来の技術のように、ＰＴＩ領域をＰＭＯＳトランジスタＱＰ２，ＱＰ３やＮＭＯＳトランジスタＱＮ２，ＱＮ３の周囲に広く設けてはいないので、ソース領域やドレイン領域として機能するＰ型不純物層Ｐ２１〜Ｐ２３，Ｐ３１，Ｐ３２、Ｎ型不純物層Ｎ２１〜Ｎ２３，Ｎ３１，Ｎ３２が、その周囲の不純物層との間にｐｎ接合を形成する部分も非常に限定されている。これは従来の技術で問題となっていた素子分離領域での接合容量を実質的に回避する効果を招来する。またゲート電極Ｇ２，Ｇ３や、配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２とＳＯＩ層との間での寄生容量を低減することができる。
【００４３】
またビアホールＶ１と接続される配線（図示せず）あるいは配線Ｌ２２の延長がもし、Ｙ方向について隣接して分離されるＰＭＯＳトランジスタＱＰ２，ＱＰ３の間でＸ方向に延在して敷設された場合であっても、これらの配線の直下には半導体層が存在せず、これらの配線とＳＯＩ層との間での寄生容量を低減することができる。同様に、これらの配線がもし、Ｙ方向について隣接して分離されるＮＭＯＳトランジスタＱＮ２，ＱＮ３の間でＸ方向に延在して敷設された場合であっても、これらの配線とＳＯＩ層との間での寄生容量を低減することができる。
【００４４】
また図３においてＮ型不純物層Ｎ４４及びＰ型不純物層Ｐ４４は、ＰＴＩ領域でＳＯＩ層に設けられている。Ｎ型不純物層Ｎ４４はＮ型不純物層Ｎ４３，ＮＬ及びＰ型不純物層Ｐ４１，Ｐ４２と接触している。従って、Ｎ型不純物層Ｎ４４はＰＭＯＳトランジスタＱＰ４のボディ領域を高電位線ＶＤＬに接続する機能を果たしている。
【００４５】
同様に図３において、Ｐ型不純物層Ｐ４４はＰ型不純物層Ｐ４３，ＰＬ及びＮ型不純物層Ｎ４１，Ｎ４２と接触して設けられている。従って、Ｐ型不純物層Ｐ４４はＮＭＯＳトランジスタＱＮ４のボディ領域を低電位線ＶＳＬに接続する機能を果たしている。
【００４６】
しかし、従来の技術のように、ＰＴＩ領域をＰＭＯＳトランジスタＱＰ４やＮＭＯＳトランジスタＱＮ４の周囲に広く設けてはいないので、ソース領域やドレイン領域として機能するＰ型不純物層Ｐ４１，Ｐ４２、Ｎ型不純物層Ｎ４１，Ｎ４２が、その周囲の不純物層との間にｐｎ接合を形成する部分も非常に限定されている。これは従来の技術で問題となっていた素子分離領域での接合容量を実質的に回避する効果を招来する。またゲート電極Ｇ４や、配線Ｌ４１，Ｌ４２とＳＯＩ層との間での寄生容量を低減することができる。
【００４７】
ＰＴＩ構造及びＦＴＩ構造をより詳細に説明するため、図５、図６、図７、図８として、それぞれ図１の位置５−５’，６−６’，７−７’，８−８’における断面矢視図を示した。図５の左端及び右端は図１の位置５，５’に、図６の左端及び右端は図１の位置６，６’に、図７の左端及び右端は図１の位置７，７’に、図８の左端及び右端は図１の位置８，８’に、それぞれ対応している。
【００４８】
いずれの図においてもＳＯＩ基板の絶縁層１０２が基板１０１上に設けられている。例えば基板１０１は半導体で構成され、例えば絶縁層１０２は酸化膜等の埋込絶縁膜である。例えば絶縁層１０２とその上に設けられるＳＯＩ層との厚さの合計は約２７０ｎｍである。また、いずれの図においても層間絶縁膜や他の配線は適宜省略されている。
【００４９】
図５を参照して、ゲート電極Ｇ１はゲート絶縁膜１０４を介してＰ型不純物層Ｐ１５，Ｐ１６と対峙しており、側面にはサイドウォール１０５が設けられている。図５において右端は位置５’に対応しており、ＦＴＩ構造が採用されて素子分離絶縁膜１０３がＮ型不純物層Ｎ１１，Ｎ１２，Ｎ１３やＰ型不純物層Ｐ１５，Ｐ１６が形成されるＳＯＩ層を貫通して設けられている。素子分離絶縁膜１０３は絶縁層１０２に迄到達している。また低電位線ＶＳＬの支線もＮ型不純物層Ｎ１２の上方に現れている（実際には層間絶縁膜を介してＮ型不純物層Ｎ１２上に設けられる）。
【００５０】
配線Ｌ２２について説明したように、ＦＴＩ構造が採用された位置において配線が敷設されても、当該配線とＳＯＩ層との間の静電容量は小さくなる。よって配線の寄生容量に起因する信号遅延を小さくすることができる。また、ドレイン領域として機能するＮ型不純物層Ｎ１３が隣接する素子分離絶縁膜１０３は絶縁層１０２に迄到達しているので、この部分で接合容量が生じることは実質的に回避できる。
【００５１】
図６を参照して、ゲート電極Ｇ１、低電位線ＶＳＬの支線は素子分離絶縁膜１０３の上方に形成されている。ここでサイドウォールは省略し、ゲート絶縁膜は素子分離絶縁膜１０３に含めている。図６において左端及び右端はそれぞれ位置６，６’に対応しており、ＦＴＩ構造が採用されている。また低電位線ＶＳＬの支線の直下においてもＦＴＩ構造が採用されている。一方、Ｐ型不純物層Ｐ１８，Ｐ１９が設けられている位置ではＰＴＩ構造が採用されており、素子分離絶縁膜１０３がＳＯＩ層の上方のみに設けられている。そして素子分離絶縁膜１０３の下方（絶縁層１０２側）にはＰ型不純物層Ｐ１８，Ｐ１９が残置している。
【００５２】
ＰＴＩ領域での素子分離絶縁膜１０３の厚さは、例えばソース領域やドレイン領域として機能する不純物層のエクステンション部（ソース領域やドレイン領域として機能する不純物層のうち、ゲート電極の下方へと延びる浅い不純物領域）よりも深く、例えば９０ｎｍである。
【００５３】
図６に関して紙面手前側からはＰ型不純物層ＰＬがＰ型不純物層Ｐ１８，Ｐ１９と接触し、紙面奥側からはＰ型不純物層Ｐ１５，Ｐ１６がそれぞれＰ型不純物層Ｐ１８，Ｐ１９と接触し、Ｐ型不純物層ＰＬはコンタクトホールを介して低電位線ＶＳＬと接続される。図７に示されるように、ＰＴＩ領域では素子分離絶縁膜１０３の下方にＰ型不純物層Ｐ１９が形成され、これを介してＰ型不純物層ＰＬがＰ型不純物層Ｐ１６と接続される。
【００５４】
よってＮＭＯＳトランジスタＱＮ１のボディ領域として機能するＰ型不純物層Ｐ１５，Ｐ１６は低電位線ＶＳＬによって電位が固定される。図示されないが、ＮＭＯＳトランジスタＱＮ１のボディ領域として機能するＰ型不純物層Ｐ１４もＰ型不純物層ＰＬ及びＰＴＩ領域でのＰ型不純物層Ｐ１７を介して低電位線ＶＳＬに接続され、その電位が固定される。但し、Ｎ型不純物層Ｎ１０〜Ｎ１３の周囲でのＰＴＩ領域はボディ領域電位の固定に必要な領域に限っているため、低電位線ＶＳＬの支線の直下にはＦＴＩ構造が採用されている。例えば図８に示されるように、ＦＴＩ構造が採用されている位置ではＮ型不純物層Ｎ１１は他の不純物層とｐｎ接合を形成することがないので、接合容量を低減することができる。
【００５５】
上述のようにＰＴＩ領域は、ボディ領域近傍に限定することが望ましい。具体的にはＹ方向についてのＰＴＩ領域の幅を、例えばゲート電極のサイドウォールの端部同士と同じ幅にする。通常、エクステンション部はサイドウォールの下方に形成されているので、このような幅にＰＴＩ領域を設定することにより、ＰＴＩ領域での不純物領域をボディ領域に確実に接触させることができる。
【００５６】
より詳細に例示すると、図５においてゲート電極Ｇ１のＸ方向に沿った側面の両方にはサイドウォール１０５が形成されている。そしてソース領域として機能するＮ型不純物領域Ｎ１２と、ドレイン領域として機能するＮ型不純物領域Ｎ１１はサイドウォール１０５と対向する位置でエクステンション部を有している。そしてボディ領域として機能するＰ型不純物領域Ｐ１５の近傍における素子分離絶縁膜１０３のＹ方向に沿った幅を、Ｙ方向に沿って一方のサイドウォール１０５の端部からゲート電極Ｇ１を経由して他方のサイドウォール１０５の端部に至るまでの幅に設定する。
【００５７】
あるいは、ボディ領域の電位を固定するためにＰＴＩ領域に設けられた不純物領域の抵抗を小さくしつつも、ＰＴＩ領域の上方で延在するゲート電極の寄生容量をも低減するために、ボディ領域に接触したＰＴＩ領域のＹ方向についての幅を、ボディ領域の端部からソース領域やドレイン領域に所定幅だけ広げた幅に選定することも望ましい。この所定幅が小さいほど寄生容量を低減することができるので、デザインルールで許容される最小幅にこの所定幅を設定することが望ましい。
【００５８】
実施の形態２．
図３に示されるように、トランジスタＱＰ４，ＱＮ４のゲート幅は、トランジスタＱＰ１〜ＱＰ３，ＱＮ１〜ＱＮ３のゲート幅よりも狭い。トランジスタＱＰ４，ＱＮ４の両方に使用されるゲート電極Ｇ４の抵抗を小さくするためには、トランジスタＱＰ４，ＱＮ４同士をＸ方向について近づけて配置することが望ましい。
【００５９】
しかしながらかかる配置により、ＰＴＩ領域でのＮ型不純物層Ｎ４４、Ｐ型不純物層Ｐ４４はＸ方向に長く配置されてしまう。Ｎ型不純物層Ｎ４４は、Ｘ方向においてＮ型不純物層ＮＬ，Ｎ４３の間に介在して隣接するので、Ｘ方向に電流が流れる。Ｐ型不純物層Ｐ４４も同様である。従ってＰＴＩ領域のＹ方向についての幅を広げることが、ボディ領域の電位を固定するための不純物領域の抵抗を低減する観点からは望ましい。
【００６０】
しかしながらＰＴＩ領域のＹ方向についての幅を単に大きくすれば、接合容量の増大を招く。具体的には例えば、図３において、Ｎ型不純物層Ｎ４４を単に矩形のままＹ方向の幅を広げれば、これとＰ型不純物領域Ｐ４１，Ｐ４２との間に生じる接合容量を不要に増大させてしまうし、高電位線ＶＤＬの支線との間にも不要な寄生容量を発生させてしまう。
【００６１】
そこで、ソース領域やドレイン領域と接触する部分の幅は狭いままで、そこから離れた位置からＰＴＩ領域のＹ方向の幅を広げれば、接合容量を不要に増大させることなく、上記の不純物領域の抵抗を低減できる。更には高電位線ＶＤＬの支線が形成されている位置にはＰＴＩ領域を広げないことが望ましい。高電位線ＶＤＬにおける寄生容量の増大を回避するためである。
【００６２】
図９は上述の観点から改善された半導体装置の構造を例示する平面図であり、図３と同様に仮想線II−IIにおいて連結される。図３に示された構造と比較して、Ｎ型不純物層Ｎ４４及びＰ型不純物層Ｐ４４は、それぞれＮ型不純物層Ｎ４５及びＰ型不純物層Ｐ４５と置換されている。Ｎ型不純物層Ｎ４５及びＰ型不純物層Ｐ４５が設けられている位置ではＳＯＩ基板の絶縁層（図５乃至図８で例示された絶縁層１０２）と反対側で素子分離膜（図５乃至図８で例示された素子分離膜１０３）が当該絶縁層に到達せずに設けられており、ＰＴＩ構造が採用されている。換言すれば当該素子分離膜と当該絶縁層との間にＮ型不純物層Ｎ４５及びＰ型不純物層Ｐ４５が設けられており、これらが設けられた領域がＰＴＩ領域となっている。
【００６３】
Ｎ型不純物層Ｎ４５はＰＭＯＳトランジスタＱＰ４と接触する側では図３に示されたＮ型不純物層Ｎ４４と同様の幅に設定されている。しかし、Ｎ型不純物領域Ｎ４３、Ｐ型不純物領域Ｐ４１，Ｐ４２の、Ｎ型不純物領域ＮＬと近い側のＸ方向の端から距離δ１以遠では、Ｎ型不純物層ＮＬに至るまで、Ｎ型不純物層Ｎ４５のＹ方向における幅は広がっている。
【００６４】
これにより、Ｐ型不純物領域Ｐ４１，Ｐ４２が、他の不純物と形成する接合容量の増大を回避しつつ、Ｎ型不純物層Ｎ４５のＸ方向についての抵抗値を、Ｎ型不純物領域Ｎ４４よりも下げることができる。
【００６５】
またＰ不純物層Ｐ４５はＮＭＯＳトランジスタＱＮ４と接触する側では図３に示されたＰ型不純物層Ｐ４４と同様の幅に設定されている。しかし、Ｐ型不純物領域Ｐ４３、Ｎ型不純物領域Ｎ４１，Ｎ４２の、Ｐ型不純物領域ＰＬと近い側のＸ方向の端から距離δ２以遠では、Ｐ型不純物層ＰＬに至るまで、Ｐ型不純物層Ｐ４５のＹ方向における幅は広がっている。
【００６６】
これにより、Ｎ型不純物領域Ｎ４１，Ｎ４２が、他の不純物と形成する接合容量の増大を回避しつつ、Ｐ型不純物層Ｐ４５のＸ方向についての抵抗値を、Ｐ型不純物領域Ｐ４４よりも下げることができる。
【００６７】
Ｐ型不純物領域Ｐ４１，Ｐ４２がＮ型不純物領域Ｎ４５の幅が広がった部分と、Ｎ型不純物領域Ｎ４１，Ｎ４２がＰ型不純物領域Ｐ４５の幅が広がった部分と、それぞれ接触しないためには、距離δ１，δ２を正にすることが必要となる。またＮ型不純物領域Ｎ４５の幅が広がった部分と、Ｐ型不純物領域Ｐ４５の幅が広がった部分との、いずれもＸ方向についての抵抗を下げるためには、距離δ１，δ２を小さくすることが望ましい。そこで、距離δ１，δ２をデザインルールで許容される最小幅に設定することが望ましい。
【００６８】
もちろん、Ｎ型不純物領域Ｎ４５の幅やＰ型不純物領域Ｐ４５の幅を広げることにより、これらに寄生する静電容量も増加する。ゲート電極Ｇ４に寄生する静電容量をＣｇ（これはＭＩＳ構造に由来するいわゆるゲート容量と、Ｎ型不純物領域Ｎ４５やＰ型不純物領域Ｐ４５との間に発生する寄生容量の双方を含む）とし、ゲート電極Ｇ４の抵抗をＲｇとし、Ｎ型不純物領域Ｎ４５やＰ型不純物領域Ｐ４５の抵抗及び容量をそれぞれＲpti，Ｃptiとすると、時定数｛Ｒpti（Ｃpti＋Ｃg）＋ＲgＣg｝が、回路の動作周波数で規定される値を満たすように、例えば回路の動作周波数の逆数よりも小さくなるように、ＰＴＩ領域の幅が設定される。
【００６９】
また、ＰＴＩ領域を広げるのは、トランジスタＱＰ４，ＱＮ４のようにゲート幅が短い場合に限定されるのではない。図１０乃至図１２は相まって、本発明の実施の形態２にかかる他の素子分離技術を例示する平面図である。図１３は図１０乃至図１２の連結を示す概念図である。図１０と図１１とは仮想線III−IIIにおいて、図１１と図１２とは仮想線IV−IVにおいて、それぞれ連結して平面図の全体を構成する。
【００７０】
図１０乃至図１２は図１乃至図３のＰＴＩ領域のＹ方向の幅を広げた構成を呈している。即ち、図１においてＰＴＩ領域で形成されていたＮ型不純物領域Ｎ１７，Ｎ１８及びＰ型不純物領域Ｐ１７，Ｐ１８は、それぞれＮ型不純物領域Ｎ１０１及びＰ型不純物領域Ｐ１０１に置換されている。またＮ型不純物領域Ｎ１９及びＰ型不純物領域Ｐ１９は、それぞれＮ型不純物領域Ｎ１０２及びＰ型不純物領域Ｐ１０２に置換されている（図１０参照）。図２においてＰＴＩ領域で形成されていたＮ型不純物領域Ｎ２６，Ｎ２７及びＰ型不純物領域Ｐ２６，Ｐ２７は、それぞれＮ型不純物領域Ｎ２０及びＰ型不純物領域Ｐ２０に置換されている。またＮ型不純物領域Ｎ３４及びＰ型不純物領域Ｐ３４は、それぞれＮ型不純物領域Ｎ３０及びＰ型不純物領域Ｐ３０に置換されている（図１１参照）。図３においてＰＴＩ領域で形成されていたＮ型不純物領域Ｎ４４及びＰ型不純物領域Ｐ４４は、それぞれＮ型不純物領域Ｎ４０及びＰ型不純物領域Ｐ４０に置換されている（図１２参照）。
【００７１】
Ｎ型不純物領域Ｎ１０１，Ｎ１０２，Ｎ２０，Ｎ３０，Ｎ４０及びＰ型不純物領域Ｐ１０１，Ｐ１０２，Ｐ２０，Ｐ３０，Ｐ４０はいずれもＰＴＩ領域において素子分離絶縁層１０３とＳＯＩ基板の絶縁層１０２（図５乃至図８参照）との間に設けられている。トランジスタＱＰ１〜ＱＰ４のボディ電位を固定するためにはボディ領域として機能するＮ型不純物領域Ｎ１４，Ｎ１５，Ｎ１６，Ｎ２４，Ｎ２５，Ｎ３３，Ｎ４３のいずれをも高電位線ＶＤＬに接続するので、これらと高電位線ＶＤＬの本線との間を全てＰＴＩ領域とし、そこにＮ型不純物領域を設けることも可能である。しかしＮ型不純物領域Ｎ１４，Ｎ１５，Ｎ１６，Ｎ２４，Ｎ２５，Ｎ３３，Ｎ４３における接合容量を低減するためには、これらの近傍のみをＰＴＩ領域とし、これらから離れた位置ではソース領域あるいはドレイン領域として機能するＰ型不純物層からはＰＴＩ領域を離隔して設けることが望ましい。
【００７２】
具体的には例えば上述のように、ボディ領域に接触したＰＴＩ領域のＹ方向についての幅は、ボディ領域の端部からソース領域やドレイン領域へデザインルールで許容される最小幅だけ広げた幅に選定する。またソース領域やドレイン領域からデザインルールで許容される最小幅だけＸ方向に離れてから、ＰＴＩ領域のＹ方向についての幅を広げることが望ましい。
【００７３】
更に、高電位線ＶＤＬや低電位線ＶＳＬの支線が設けられた位置ではＦＴＩ領域を採用することにより、高電位線ＶＤＬや低電位線ＶＳＬの支線に寄生する静電容量の増大を実質的に回避することができる。
【００７４】
図１４はＰＴＩ領域の配置を設定するＰＴＩ配置サブプログラムの概要を示すフローチャートである。半導体装置の配置配線プログラムのメインルーチン（図示されない）から当該サブプログラムが起動されると、ステップＳ１１，Ｓ１２がこの順に実行され、その後、当該メインルーチンへと処理が復帰する。
【００７５】
ステップＳ１１では、所定のデザインルールに則って、配線を敷設する位置を決定する。ステップＳ１２ではステップＳ１１で決定された、配線が敷設される位置を除外して、ＰＴＩ領域の位置を設定する。但し、上述のように、ＰＴＩ領域において形成される不純物層の抵抗及び容量や、ゲート電極の抵抗及び容量で決定される時定数が、所定の値を満足するように、ＰＴＩ領域が設定される。
【００７６】
実施の形態３．
ＬＳＩ（大規模集積回路）を設計、製造する場合、これを複数のブロックに分けて構成することが多い。例えば論理回路の構築に用いられるセルベースやゲートアレイ等の比較的に設計の自由度が低い回路を構成するブロック（以下「第１種ブロック」と称す）と、ＳＲＡＭ（スタティックＲＡＭ）、ＰＬＬ（位相同期ループ）、ＡＤＣ（アナログ／デジタル変換）、ＤＡＣ（デジタル／アナログ変換）、Ｉ／Ｏ（入出力回路）等の比較的に設計の自由度が高い回路を構成するブロック（以下「第２種ブロック」と称す）とが混在して設計、製造されることも多い。これはＳＯＩ基板においてＬＳＩを設計、製造する場合にも妥当する。
【００７７】
ＳＯＩ基板においてＬＳＩを製造、設計する場合、本発明のようにＰＴＩ領域を所定の領域に限定する技術を適用するのは、第２種ブロックよりも設計の自由度が低い第１種ブロックの方であることが望ましい。動作周波数が向上して寄生容量や拡散容量が問題となる場合に、第２種ブロックでは改めて最適化をし易いだけの設計の自由度がある一方、第１種ブロックでは従来の設計資産を利用しつつもＰＴＩ領域を所定の領域に限定して当該問題に対処し易いからである。
【００７８】
そこで、例えば、第２種ブロック内においては、例えば素子分離としてＰＴＩ構造のみを採用して行う等、従来の素子分離技術を採用し、第１種ブロック内においては、実施の形態１や実施の形態２で示された技術を用いてＰＴＩ領域を所定の領域に限定して、ＬＳＩの動作を改善することができる。
【００７９】
図１５はＳＯＩ基板において製造、設計されるＬＳＩ３００の構造を概念的に例示するブロック図である。ＬＳＩ３００は第１種ブロック３０２，３０３と、第２種ブロック３０１，３０４と、これらのブロック３０１〜３０４を相互に分離するＦＴＩ領域３０５とを有している。
【００８０】
ブロック間を相互に接続する配線（以下「ブロック間配線」と称する）が設けられても、ブロック３０１〜３０４がＦＴＩ領域３０５によって相互に分離されているので、ブロック間配線の寄生容量は小さくて済む。ブロック間配線は、例えばＳＯＩ基板側から数えて第３層目以上の配線において実現される。
【００８１】
ブロック間配線のうち、これに寄生する容量が特に問題となるもの（例えば寄生容量の増大によって増大する時定数が動作周波数に鑑みて大きい場合等）が配置される領域のみＦＴＩ領域とし、これ以外をＰＴＩ領域に設定しても良い。これにより、寄生容量が問題となるブロック間配線についてはその寄生容量を低減することができる上、ＰＴＩ領域で設けられる不純物層をブロックの外に接続できるので、ボディ電位の固定が容易となる。ブロック間配線の全てについて寄生容量が問題となるのであれば、ＰＴＩ領域はブロック間配線が敷設された位置を除外して設けることができる。
【００８２】
図１６は本実施の形態の変形を示すブロック図であり、ＬＳＩ３００において、ＦＴＩ領域３０５ａ，３０５ｂとＰＴＩ領域３０６とによって、ブロック３０１〜３０４が相互に分離された構成を有している。
【００８３】
ＦＴＩ領域３０５ａはブロック３０１，３０２を相互に接続するブロック間配線が設けられる領域を含んでおり、ＦＴＩ領域３０５ｂはブロック３０２，３０３あるいは更にブロック３０１，３０４を相互に接続するブロック間配線が設けられる領域を含んでいる。
【００８４】
図１７は、ブロック同士の分離にＰＴＩ構造及びＦＴＩ構造をどこに採用するかを設定するＰＴＩ配置サブプログラムの概要を示すフローチャートである。半導体装置の配置配線プログラムのメインルーチン（図示されない）から当該サブプログラムが起動されると、ステップＳ２１〜Ｓ２５がこの順に実行され、その後、当該メインルーチンへと処理が復帰する。但しステップＳ２１とステップＳ２２は入れ替えて実行しても良く、ステップＳ２４とステップＳ２５とを入れ替えて実行しても良い。
【００８５】
ステップＳ２１では、所定のデザインルールに則って、ブロックを配置する位置を決定する。ステップＳ２２ではブロック内部の素子分離において、実施の形態１、２で例示された本発明にかかかる素子分離（図では「制限されたＰＴＩ領域の配置」と記載）をいずれのブロックに適用するかを決定する。ステップＳ２３ではブロック間配線の配置を設定する。ステップＳ２４ではブロック間でのＰＴＩ領域を設定する。
【００８６】
ステップＳ２４においては、ステップＳ２３で決定されたブロック配線が敷設される位置に鑑みて、寄生容量が問題となる配線が敷設される場所を除外したブロック間を、ＰＴＩ領域としてもよい。この場合の例示が、図１６に相当する。一方、ステップＳ２３で決定されたブロック配線が敷設される位置に鑑みることなく、全くＰＴＩ領域を採用しないとの設定をステップＳ２４で行ってもよい。ステップＳ２５ではブロック間でＰＴＩ構造を採用しない領域において、ＦＴＩ領域を設定する。
【００８７】
ステップＳ２４，Ｓ２５の順序を入れ替える場合には、寄生容量が問題となる配線が敷設される領域を含んでＦＴＩ領域を設定し、その後ステップＳ２５においてブロック間でＦＴＩ構造を採用しない領域において、ＰＴＩ領域を設定してもよい。
【００８８】
実施の形態４．
本実施の形態は、実施の形態１および２にかかる半導体装置の製造方法である。
【００８９】
図１８ないし図２５はいずれも、図１の位置７−７’のうち７’側をＰＭＯＳトランジスタＱＰ１付近にまで広げた位置における断面矢視図であって、本実施の形態に係る製造方法の各工程を示す図である。
【００９０】
まず、シリコン酸化膜等の埋込絶縁膜たる絶縁層１０２、および、絶縁層１０２上に設けられた半導体層たるＳＯＩ層１００を有する半導体基板（ＳＯＩ基板）１０１を準備する。次に、ＳＯＩ層１００上に、下地酸化膜１１０、ポリシリコン膜１１１、及び、シリコン窒化膜１１２を、この順に形成する（図１８）。なお、下地酸化膜１１０は例えば熱酸化法によりＳＯＩ層１００表面を酸化させて形成すればよい。また、ポリシリコン膜１１１及びシリコン窒化膜１１２はいずれも、ＣＶＤ（Chemical Vapor Deposition）法等により形成すればよい。各部の膜厚例は、下地酸化膜１１０が１１ｎｍ、ポリシリコン膜１１１が５０ｎｍ、シリコン窒化膜１１２が１２０ｎｍである。
【００９１】
次に、フォトリソグラフィ技術によりシリコン窒化膜１１２をパターニングする。このパターニングにおいては、素子分離絶縁膜１０３の形成領域が開口される。その後、パターニングされたシリコン窒化膜１１２をマスクとしつつ、ポリシリコン膜１１１及び下地酸化膜１１０をエッチングする。そしてさらに、パターニングされたシリコン窒化膜１１２をマスクとしつつ、ＳＯＩ層１００を絶縁層１０２に迄到達しない深さでエッチングする。なお、シリコン窒化膜１１２と、ポリシリコン膜１１１及び下地酸化膜１１０、ＳＯＩ層１００との間のエッチング選択性を利用することで、シリコン窒化膜１１２をマスクとして機能させることができる。これにより、溝状部ＴＲａ〜ＴＲｃが形成される。そして、溝状部ＴＲａ〜ＴＲｃの内壁を例えば熱酸化法により酸化させて、内壁酸化膜１１３を形成する（図１９）。溝状部ＴＲａ〜ＴＲｃの深さは、ＰＴＩ領域での素子分離絶縁膜１０３の厚さと同程度（例えば９０ｎｍ）とすればよい。
【００９２】
続いて、パターニングされたシリコン窒化膜１１２上およびエッチングされたＳＯＩ層上方にフォトレジストＰＲ１を形成し、フォトレジストＰＲ１をパターニングする。このパターニングにおいては、素子分離絶縁膜１０３のうちＦＴＩ領域の形成領域が開口される。そして、パターニングされたフォトレジストＰＲ１およびシリコン窒化膜１１２をマスクとしつつ、エッチングされたＳＯＩ層１００の一部たる溝状部ＴＲｄ，ＴＲｅを絶縁層１０２に迄到達する深さでさらにエッチングする（図２０）。
【００９３】
このエッチング時においては、フォトレジストＰＲ１およびシリコン窒化膜１１２の双方をマスクとして機能する。よって、図２０に示すようにフォトレジストＰＲ１のパターニングずれが生じた場合であっても、シリコン窒化膜１１２の露出部１１２ｄもマスクとなり、ＦＴＩ領域を不用意に拡大することがない。なお、ＦＴＩ領域内に一部、ＰＴＩ領域１００ａが生じることとはなるが、ＰＴＩ領域１００ａは微小であるので特に問題とはならない。
【００９４】
その後、ＳＯＩ層１００の、絶縁層１０２に迄到達しない深さでエッチングされた部分および絶縁層１０２に迄到達する深さでエッチングされた部分の双方に、シリコン酸化膜等の絶縁膜１１４を埋め込んで、素子分離絶縁膜１０３を形成する。具体的には、図２１に示すように、溝状部ＴＲｂ，ＴＲｄ，ＴＲｅおよびシリコン窒化膜１１２を覆うように、絶縁膜１１４をＣＶＤ法等により形成し、図２２に示すように、絶縁膜１１４の表面をＣＭＰ（Chemical Mechanical Polishing）処理等で平坦化する。なお、この平坦化処理時には、シリコン窒化膜１１２を研磨ストッパとすればよい。
【００９５】
そして、図２３に示すように、シリコン窒化膜１１２、ポリシリコン膜１１１及び下地酸化膜１１０をエッチングにより除去し、図２４に示すように、フォトレジストＰＲを用いた選択的イオン注入ＩＰ１を行うことにより、Ｐ型不純物領域Ｐ１９、ＰＬ、Ｐ１６等を形成する。また、Ｎ型不純物領域Ｎ１６等も、同様の選択的イオン注入により形成する。なお、絶縁膜１１４および内壁酸化膜１１３は素子分離絶縁膜１０３を構成する。また、ＦＴＩ領域内の一部の素子分離絶縁膜１０３ａはＰＴＩ領域を構成する。
【００９６】
その後、図２５に示すように、ＭＩＳトランジスタのゲート絶縁膜１０４やゲート電極Ｇ１、低電位線ＶＳＬ、高電位線ＶＤＬ等をＳＯＩ層１００上に形成すれば、実施の形態１および２に係る半導体装置が得られる。
【００９７】
本実施の形態に係る半導体装置の製造方法によれば、シリコン窒化膜１１２をマスクとしつつ、ＳＯＩ層１００を絶縁層１０２に迄到達しない深さでエッチングし、その後、フォトレジストＰＲ１およびシリコン窒化膜１１２をマスクとしつつ、エッチングされたＳＯＩ層１００の一部たる溝状部ＴＲｄ，ＴＲｅを絶縁層１０２に迄到達する深さでさらにエッチングする。そして、エッチングされた部分に絶縁膜１１４を埋め込んで、素子分離絶縁膜１０３を形成する。これにより、絶縁層１０２に迄到達しない素子分離絶縁膜１０３と絶縁層１０２に迄到達する素子分離絶縁膜１０３とを形成することができる。また、絶縁層１０２に迄到達する深さでのエッチング時には、フォトレジストＰＲ１およびシリコン窒化膜１１２の双方をマスクとするので、フォトレジストＰＲ１のパターニングずれが生じた場合であっても、絶縁層１０２に迄到達する素子分離絶縁膜１０３を不用意に拡大することがない。
【００９８】
また、素子分離絶縁膜１０３のうち絶縁層１０２に迄到達するものは、異なるトランジスタ間での素子分離絶縁膜であり、素子分離絶縁膜１０３のうち絶縁層１０２に迄到達しないものは、複数のＭＩＳトランジスタのボディ領域として機能するＰ型不純物領域Ｐ１６等の近傍に設けられた素子分離絶縁膜である。よって、実施の形態１および２に記載の半導体装置を形成することができる。
【００９９】
実施の形態５．
本実施の形態は、実施の形態１の変形例であり、複数の高電位線と複数の低電位線とをさらに設け、ＰＴＩ領域の不純物層により各ＭＩＳトランジスタにおいてボディ領域を高電位線および低電位線の一つに接続するものである。
【０１００】
図２６乃至図２８は相まって、本実施の形態にかかる素子分離技術を例示する平面図である。図２９は図２６乃至図２８の連結を示す概念図である。図２６と図２７とは仮想線V−Vにおいて、図２７と図２８とは仮想線VI−VIにおいて、それぞれ連結して平面図の全体を構成する。また、図３０は、図２８の位置９−９’における断面矢視図である。図３０の左端及び右端は図２８の位置９，９’に対応している。
【０１０１】
本実施の形態に係る半導体装置は、図２６乃至図３０に示すように、図１乃至図３の高電位線ＶＤＬおよび低電位線ＶＳＬに代わって、異なる高電位が印加された複数の高電位線ＶＤＬ１，ＶＤＬ２と、前記異なる高電位のいずれもより低い、異なる低電位が印加された複数の低電位線ＶＳＬ１，ＶＳＬ２とを備えている。
【０１０２】
低電位線ＶＳＬ２及び高電位線ＶＤＬ２のいずれも、図２６乃至図２８中の左から右へ向かう方向（Ｙ方向の正の方向）に沿って延在する本線と、Ｘ方向に沿って延在する支線とを有している。また、低電位線ＶＳＬ１及び高電位線ＶＤＬ１のいずれも、図２６乃至図２８中の左から右へ向かう方向（Ｙ方向の正の方向）に沿って延在する本線を有している。
【０１０３】
なお、低電位線ＶＳＬ２の本線が設けられる位置及び高電位線ＶＤＬ２の本線が設けられる位置では、ＳＯＩ基板にはそれぞれＰ型不純物層ＰＬ及びＮ型不純物層ＮＬが形成されている。そして低電位線ＶＳＬ２の本線とＰ型不純物層ＰＬ、高電位線ＶＤＬ２の本線とＮ型不純物層ＮＬは、それぞれ相互にコンタクトホールによって接続される。また、低電位線ＶＳＬ１の本線が設けられる位置のうちＰＭＯＳトランジスタＱＰ４近傍及び高電位線ＶＤＬ１の本線が設けられる位置のうちＮＭＯＳトランジスタＱＮ４近傍では、ＳＯＩ基板にはそれぞれＰ型不純物層ＰＬａ及びＮ型不純物層ＮＬａが形成されている。そして低電位線ＶＳＬ１の本線とＰ型不純物層ＰＬａ、高電位線ＶＤＬ１の本線とＮ型不純物層ＮＬａは、それぞれ相互にコンタクトホールによって接続される。なお、高電位線ＶＤＬ１および低電位線ＶＳＬ１は、図２６乃至図２８において破線で示されているが、図３０に示すとおり、高電位線ＶＤＬ２および低電位線ＶＳＬ２と同じ配線層に存在する。
【０１０４】
図２６乃至図２８に示すように、ＰＴＩ領域でＳＯＩ層に設けられた、Ｎ型、Ｐ型の各不純物層は、複数のＭＩＳトランジスタの各々において、ボディ領域を高電位線ＶＤＬ１，ＶＤＬ２および低電位線ＶＳＬ１，ＶＳＬ２の一つに接続する機能を有する。
【０１０５】
すなわち、図２６および図２７においてＮ型不純物層Ｎ１７〜Ｎ１９，Ｎ２６，Ｎ２７，Ｎ３４及びＰ型不純物層Ｐ１７〜Ｐ１９，Ｐ２６，Ｐ２７，Ｐ３４は、ＰＴＩ領域でＳＯＩ層に設けられている。そして、Ｎ型不純物層Ｎ１７，Ｎ１８，Ｎ１９はＰＭＯＳトランジスタＱＰ１のボディ領域を高電位線ＶＤＬ２に接続する機能を、Ｎ型不純物層Ｎ２６，Ｎ２７はＰＭＯＳトランジスタＱＰ２のボディ領域を高電位線ＶＤＬ２に接続する機能を、Ｎ型不純物層Ｎ３４はＰＭＯＳトランジスタＱＰ３のボディ領域を高電位線ＶＤＬ２に接続する機能を、それぞれ果たしている。同様に、Ｐ型不純物層Ｐ１７，Ｐ１８，Ｐ１９はＮＭＯＳトランジスタＱＮ１のボディ領域を低電位線ＶＳＬ２に接続する機能を、Ｐ型不純物層Ｐ２６，Ｐ２７はＮＭＯＳトランジスタＱＮ２のボディ領域を低電位線ＶＳＬ２に接続する機能を、Ｐ型不純物層Ｐ３４はＮＭＯＳトランジスタＱＮ３のボディ領域を低電位線ＶＳＬ２に接続する機能を、それぞれ果たしている。
【０１０６】
また図２８においてＮ型不純物層Ｎ４４及びＰ型不純物層Ｐ４４は、ＰＴＩ領域でＳＯＩ層に設けられている。Ｎ型不純物層Ｎ４４はＮ型不純物層Ｎ４３，ＮＬａ及びＰ型不純物層Ｐ４１，Ｐ４２と接触している。従って、Ｎ型不純物層Ｎ４４はＰＭＯＳトランジスタＱＰ４のボディ領域を高電位線ＶＤＬ１に接続する機能を果たしている。一方、Ｐ型不純物層Ｐ４４はＰ型不純物層Ｐ４３，ＰＬａ及びＮ型不純物層Ｎ４１，Ｎ４２と接触している。従って、Ｐ型不純物層Ｐ４４はＮＭＯＳトランジスタＱＮ４のボディ領域を低電位線ＶＳＬ１に接続する機能を果たしている。
【０１０７】
本実施の形態に係る半導体装置によれば、ＰＴＩ領域でＳＯＩ層に設けられた、Ｎ型、Ｐ型の各不純物層は、複数のＭＩＳトランジスタの各々において、ボディ領域を高電位線ＶＤＬ１，ＶＤＬ２および低電位線ＶＳＬ１，ＶＳＬ２の一つに接続する機能を有する。よって、複数のＭＩＳトランジスタの各ボディに様々な電位を印加することができる。
【０１０８】
なお、本実施の形態に係る技術的思想は、実施の形態２に適用することもできる。
【図面の簡単な説明】
【０１０９】
【図１】図２及び図３と相まって、本発明の実施の形態１にかかる素子分離技術を例示する平面図である。
【図２】図１及び図３と相まって、本発明の実施の形態１にかかる素子分離技術を例示する平面図である。
【図３】図１及び図２と相まって、本発明の実施の形態１にかかる素子分離技術を例示する平面図である。
【図４】図１乃至図３の連結を示す概念図である。
【図５】図１の位置５−５’における断面矢視図である。
【図６】図１の位置６−６’における断面矢視図である。
【図７】図１の位置７−７’における断面矢視図である。
【図８】図１の位置８−８’における断面矢視図である。
【図９】本発明の実施の形態２にかかる素子分離技術を例示する平面図である。
【図１０】図１１及び図１２と相まって、本発明の実施の形態２にかかる素子分離技術を例示する平面図である。
【図１１】図１０及び図１２と相まって、本発明の実施の形態２にかかる素子分離技術を例示する平面図である。
【図１２】図１０及び図１１と相まって、本発明の実施の形態２にかかる素子分離技術を例示する平面図である。
【図１３】図１０乃至図１２の連結を示す概念図である。
【図１４】ＰＴＩ配置サブプログラムの概要を示すフローチャートである。
【図１５】本発明の実施の形態３にかかる分離技術を概念的に例示するブロック図である。
【図１６】本発明の実施の形態３の変形にかかる分離技術を概念的に例示するブロック図である。
【図１７】ＰＴＩ配置サブプログラムの概要を示すフローチャートである。
【図１８】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図１９】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図２０】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図２１】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図２２】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図２３】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図２４】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図２５】本発明の実施の形態４にかかる半導体装置の製造方法の各工程を示す断面矢視図である。
【図２６】図２７及び図２８と相まって、本発明の実施の形態５にかかる素子分離技術を例示する平面図である。
【図２７】図２６及び図２８と相まって、本発明の実施の形態５にかかる素子分離技術を例示する平面図である。
【図２８】図２６及び図２７と相まって、本発明の実施の形態５にかかる素子分離技術を例示する平面図である。
【図２９】図２６乃至図２８の連結を示す概念図である。
【図３０】図２８の位置９−９’における断面矢視図である。
【符号の説明】
【０１１０】
１０１  基板、１０２  絶縁層、１０３  絶縁膜、３００  ＬＳＩ、３０１，３０４  第２種ブロック、３０２，３０３  第１種ブロック、３０５，３０５ａ，３０５ｂ  ＦＴＩ領域、３０６  ＰＴＩ領域、Ｇ１〜Ｇ４  ゲート電極、Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３２，Ｎ４１，Ｎ４２  （ソース領域／ドレイン領域として機能する）Ｎ型不純物層、Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２  （ソース領域／ドレイン領域として機能する）Ｐ型不純物層、Ｎ１４，Ｎ１５，Ｎ１６，Ｎ２４，Ｎ２５，Ｎ３３，Ｎ４３  （ボディ領域として機能する）Ｎ型不純物層、Ｐ１４，Ｐ１５，Ｐ１６，Ｐ２４，Ｐ２５，Ｐ３３，Ｐ４３  （ボディ領域として機能する）Ｐ型不純物層、Ｎ１７，Ｎ１８，Ｎ１９，Ｎ２０，Ｎ２６，Ｎ２７，Ｎ３０，Ｎ３４，Ｎ４０，Ｎ４４，Ｎ４５，Ｎ１０１，Ｎ１０２  （ＰＴＩ領域における）Ｎ型不純物層、Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２６，Ｐ２７，Ｐ３０，Ｐ３４，Ｐ４０，Ｐ４４，Ｐ４５，Ｐ１０１，Ｐ１０２  （ＰＴＩ領域における）Ｐ型不純物層、ＱＮ１〜ＱＮ４  ＮＭＯＳトランジスタ、ＱＰ１〜ＱＰ４  ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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