(57)【要約】  【課題】  タイミング測定のための特別な信号を外部から入力することなく、内蔵されている回路の遅延時間を測定することができる半導体集積回路を提供する。  【解決手段】  この半導体集積回路は、被測定回路１０に入力される第１の信号、及び、被測定回路から出力される信号をラッチするために用いられる複数のパルスを含む第２の信号を発生する信号発生回路２０と、第２の信号に含まれている複数のパルスに同期して、被測定回路から出力される信号を順次ラッチする直列接続された複数のラッチ回路を含む出力保持回路４０と、複数のラッチ回路の出力端子にそれぞれ電気的に接続された複数のパッドとを具備する。【選択図】  図１
2006269477.tif 000002
【特許請求の範囲】
【請求項１】
被測定回路に入力される第１の信号、及び、前記被測定回路から出力される信号をラッチするために用いられる複数のパルスを含む第２の信号を発生する信号発生回路と、
前記第２の信号に含まれている複数のパルスに同期して、前記被測定回路から出力される信号を順次ラッチする直列接続された複数のラッチ回路を含む出力保持回路と、
前記複数のラッチ回路の出力端子にそれぞれ電気的に接続された複数のパッドと、
を具備する半導体集積回路。
【請求項２】
前記信号発生回路が、制御信号に従って発振動作を行うことにより前記第２の信号を発生する周波数可変発振回路を含む、請求項１記載の半導体集積回路。
【請求項３】
前記信号発生回路が、前記第１の信号と前記第２の信号とを同期して活性化する論理回路をさらに含む、請求項２記載の半導体集積回路。
【請求項４】
前記信号発生回路が、入力されるパルスを異なる遅延時間で遅延させる複数群のインバータと、前記複数群のインバータからそれぞれ出力される複数のパルスを合成することにより前記第２の信号を発生する回路とを含む、請求項１記載の半導体集積回路。
【請求項５】
前記複数群のインバータの各群におけるインバータの数よりも多い数のインバータを含み、前記第２の信号におけるパルス間隔を求めるために測定される遅延時間を入力信号に与える測定用遅延時間発生回路をさらに具備する、請求項４記載の半導体集積回路。
【請求項６】
前記被測定回路から出力される信号の電位を可変基準電位と比較して、比較結果を前記出力保持回路に供給するレベル判定回路をさらに具備する、請求項１〜５のいずれか１項記載の半導体集積回路。
【請求項７】
入力される信号を異なる遅延時間で遅延させる複数群のインバータと、
前記複数群のインバータからそれぞれ出力される複数の信号の内の１つを選択する選択回路と、
をさらに具備する、請求項１〜６のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関し、特に、内蔵されている回路の遅延時間を測定する機能を有する半導体集積回路に関する。
【背景技術】
【０００２】
従来は、半導体集積回路に内蔵されている回路の遅延時間を測定するために、その回路の入力端子及び出力端子にパッドを設け、それらのパッドにプローブを介してＬＳＩテスタを接続することにより遅延時間を測定していた。例えば、ある回路に信号が入力されてから所定の時間が経過したストローブ位置において、その回路から出力される信号のレベルを判定し、ストローブ位置を変化させることにより、その回路の遅延時間を測定していた。
【０００３】
しかしながら、低価格のＬＳＩテスタは、測定分解能が低いので、高速動作を行う回路
の遅延時間を測定することが困難である。また、プローブ等の測定冶具及びそれに接続されるケーブルの配線容量及び配線抵抗の影響を受けるので、正確な測定を行うことが困難である。一方、回路動作の高速化が進む近年においては、１ナノ秒オーダーの遅延時間を正確に測定することが望まれている。
【０００４】
関連する技術として、下記の特許文献１には、テスト対象の半導体装置とＬＳＩテスタとを接続する配線の負荷に影響されることなく、半導体装置の遅延特性を正しく測定することができるテスト回路が開示されている。特許文献１によれば、半導体装置にタイミング比較器を内蔵し、このタイミング比較器は、データラッチ回路からなる。データラッチ回路は、入力信号に対してタイミングが設定されたパルス信号を外部から入力し、入力信号に応答して出力されるデータ信号とパルス信号との間のタイミングを比較し、その比較の結果に応じた２値信号を出力する。この２値信号は、ＬＳＩテスタ側で期待値と比較され、パス／フェイルが判定される。
【０００５】
しかしながら、特許文献１のテスト回路においては、入力信号、及び、入力信号に対してタイミングが設定されたパルス信号を外部から半導体装置に入力する必要があるので、これらの信号を発生する信号発生器を半導体装置に接続しなければならず、そのために用いられる測定冶具及びケーブルの配線容量及び配線抵抗の影響を受けてしまい、正確な測定を行うことが困難である。
【特許文献１】特開２００３−２２７８６４号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、タイミング測定のための特別な信号を外部から入力することなく、内蔵されている回路の遅延時間を測定することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係る半導体集積回路は、被測定回路に入力される第１の信号、及び、被測定回路から出力される信号をラッチするために用いられる複数のパルスを含む第２の信号を発生する信号発生回路と、第２の信号に含まれている複数のパルスに同期して、被測定回路から出力される信号を順次ラッチする直列接続された複数のラッチ回路を含む出力保持回路と、複数のラッチ回路の出力端子にそれぞれ電気的に接続された複数のパッドとを具備する。
【０００８】
ここで、信号発生回路が、制御信号に従って発振動作を行うことにより第２の信号を発生する周波数可変発振回路を含むようにしても良いし、第１の信号と第２の信号とを同期して活性化する論理回路をさらに含むようにしても良い。
【０００９】
あるいは、信号発生回路が、入力されるパルスを異なる遅延時間で遅延させる複数群のインバータと、複数群のインバータからそれぞれ出力される複数のパルスを合成することにより第２の信号を発生する回路とを含むようにしても良い。その場合に、半導体集積回路が、複数群のインバータの各群におけるインバータの数よりも多い数のインバータを含み、第２の信号におけるパルス間隔を求めるために測定される遅延時間を入力信号に与える測定用遅延時間発生回路をさらに具備するようにしても良い。
【００１０】
また、半導体集積回路が、被測定回路から出力される信号の電位を可変基準電位と比較して、比較結果を出力保持回路に供給するレベル判定回路をさらに具備するようにしても良いし、入力される信号を異なる遅延時間で遅延させる複数群のインバータと、複数群のインバータからそれぞれ出力される複数の信号の内の１つを選択する選択回路とをさらに具備するようにしても良い。
【発明の効果】
【００１１】
本発明によれば、半導体集積回路において、被測定回路に入力される第１の信号と複数のパルスを含む第２の信号とを発生する信号発生回路と、複数のパルスに同期して被測定回路の出力信号を順次ラッチする出力保持回路とを設けることにより、タイミング測定のための特別な信号を外部から入力することなく、内蔵されている回路の遅延時間を測定することができる。これにより、ＬＳＩテスタの測定分解能や、測定冶具及びケーブルの配線容量及び配線抵抗の影響を受けることなく、半導体集積回路における遅延時間を測定することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されている遅延時間測定回路の構成を示すブロック図である。図１に示すように、この半導体集積回路には、入力信号レベルが変化してから出力信号レベルが変化するまでの遅延時間が測定される被測定回路１０と共に、テスト信号及びストローブ信号を発生する信号発生回路２０、被測定回路１０の出力信号のレベルを判定するレベル判定回路３０、及び、レベル判定回路３０から出力される信号を順次ラッチする直列接続された複数のラッチ回路４１、４２、４３、・・・を含む出力保持回路４０によって構成される遅延時間測定回路が内蔵されている。
【００１３】
ラッチ回路４１、４２、４３、・・・は、フリップフロップ又はレジスタ等によって構成される。これらのラッチ回路の出力Ｑ１、Ｑ２、Ｑ３、・・・、ＱＮをＬＳＩテスタによって測定するために、ラッチ回路４１、４２、４３、・・・の出力端子には複数のテスト用パッドがそれぞれ電気的に接続されている。また、ストローブ信号ＳＴＲＢを観測するためのテスト用パッドも設けられている。なお、レベル判定回路３０を省略して、被測定回路１０の出力信号を出力保持回路４０に直接入力するようにしても良い。
【００１４】
テストモードにおいて、信号発生回路２０によって発生されるテスト信号は、被測定回路１０に入力される。被測定回路１０の入力端子は、信号発生回路２０の他に、他の回路や入力パッドにも接続されており、信号発生回路２０が動作しない通常モードにおいて、被測定回路１０は、入力パッド又は他の回路から信号を入力し、出力パッド又は他の回路に信号を出力する。
【００１５】
図２は、図１に示す遅延時間測定回路の動作を示すタイミングチャートである。信号発生回路２０から出力されるテスト信号は、被測定回路１０に入力され、被測定回路１０から出力信号が出力される。ストローブ信号は、被測定回路１０の出力信号をラッチするために用いられる複数のパルスを含んでいる。テスト信号の立ち上がりエッジとストローブ信号に含まれている第１番目のパルスの立ち上がりエッジとは互いに同期している。直列接続された複数のラッチ回路４１、４２、４３、・・・は、ストローブ信号に含まれている複数のパルスに同期して、被測定回路１０の出力信号を順次ラッチする。図２においては、ラッチ回路出力として、第１番目のラッチ回路４１の出力レベルを示している。
【００１６】
図２に示すように、テスト信号が活性化されてハイレベルに立ち上がるタイミングｔ１から、ラッチ回路４１の出力が立ち上がるタイミングｔ２までの時間間隔Δｔが、被測定回路１０の遅延時間として測定される。この例によれば、タイミングｔ２においてラッチされたハイレベルが、ストローブ信号に含まれている最後のパルスに同期して第３番目のラッチ回路４３の出力Ｑ３に現れるので、時間間隔Δｔが、ストローブ信号のパルス２個分の周期に相当することになる。従って、ストローブ信号の周波数又はパルス間隔を測定してパルス２個分の周期を求めることにより、被測定回路１０の遅延時間を求めることができる。
【００１７】
図３は、図１における信号発生回路の第１の具体例を示す回路図である。この信号発生回路２０は、発振周波数が可変となっている発振回路２０ａと、制御信号Ｓ１ａ及びＳ１ｂに基づいてテスト信号を発生するフリップフロップ２０ｂと、制御信号Ｓ１ｂ及び発振回路２０ａの発振信号に基づいてストローブ信号を発生するＮＡＮＤ回路２０ｃとを含んでいる。
【００１８】
発振回路２０ａは、ＮＡＮＤ回路２１と、２つのインバータ２２及び２３と、２つの抵抗Ｒ１及びＲ２と、コンデンサＣとによって構成される。発振回路２０ａの発振周波数は、抵抗Ｒ２の値とコンデンサＣの値とによって決定される。抵抗Ｒ１は、保護抵抗である。この例においては、抵抗Ｒ２が、図４に示すような可変抵抗回路となっており、制御信号Ｓ２ａ、Ｓ２ｂ、・・・によって、発振回路２０ａの発振周波数を制御することができる。
【００１９】
即ち、制御信号Ｓ２ａがハイレベルになると、インバータ２５の出力がローレベルとなり、アナログスイッチを構成するＮチャネルＭＯＳトランジスタＱＮ１１及びＰチャネルＭＯＳトランジスタＱＰ１１のゲートにそれぞれハイレベル及びローレベルの信号が印加されて、トランジスタＱＮ１１及びＱＰ１１がオン状態となる。これにより、抵抗ＲａがノードＮ１とノードＮ２との間に接続される。
【００２０】
同様に、制御信号Ｓ２ｂがハイレベルになると、インバータ２６の出力がローレベルとなり、アナログスイッチを構成するＮチャネルＭＯＳトランジスタＱＮ１２及びＰチャネルＭＯＳトランジスタＱＰ１２のゲートにそれぞれハイレベル及びローレベルの信号が印加されて、トランジスタＱＮ１２及びＱＰ１２がオン状態となる。これにより、抵抗ＲｂがノードＮ１とノードＮ２との間に接続される。
【００２１】
このようにして、抵抗Ｒａ、Ｒｂ、・・・の内の所望の抵抗がノードＮ１とノードＮ２との間に接続されることにより、図３に示す抵抗Ｒ２において複数種類の抵抗値を実現することができ、これによって発振回路２０ａの発振周波数が決定される。発振回路２０ａの発振周波数を測定することにより、ストローブ信号におけるパルス間隔を求めることができる。
【００２２】
再び図３を参照すると、図３に示す制御信号Ｓ１ａがハイレベルになると、発振回路２０ａが発振を開始すると共に、フリップフロップ２０ｂのリセットが解除される。フリップフロップ２０ｂのデータ入力端子には電源電位ＶＤＤが印加されており、フリップフロップ２０ｂは、制御信号Ｓ１ｂの立ち上がりエッジに同期して、テスト信号をハイレベルに活性化する。また、制御信号Ｓ１ｂがハイレベルになると、ＮＡＮＤ回路２０ｃは、発振回路２０ａの発振信号をストローブ信号として出力する。テスト信号は、図１に示す被測定回路１０に伝播し、ストローブ信号は、図１に示す出力保持回路４０に伝播する。その後、制御信号Ｓ１ａ及びＳ１ｂがローレベルになると、発振回路２０ａが発振を停止すると共に、フリップフロップ２０ｂがリセットされてテスト信号をローレベルに非活性化し、ＮＡＮＤ回路２０ｃがストローブ信号の出力を停止する。
【００２３】
図５は、図１における信号発生回路の第２の具体例を示す回路図である。この信号発生回路２０は、遅延回路５１、エクスクルーシブＯＲ回路５２、及び、ＡＮＤ回路５３によって構成されるワンパルス発生回路５４と、各々が複数のインバータによって構成される複数の遅延回路５５ａ、５５ｂ、５５ｃ、・・・と、ＯＲ回路５６とを含んでいる。さらに、半導体集積回路には、測定用遅延時間発生回路５７が内蔵されている。
【００２４】
ワンパルス発生回路５４において、遅延回路５１は、複数の論理ゲートのゲート遅延によって実現される。エクスクルーシブＯＲ回路５２は、テスト信号と遅延されたテスト信号との排他的論理和を求めることにより、テスト信号のエッジを検出してパルスを発生する。ＡＮＤ回路５３は、テスト信号がハイレベルである間に、エクスクルーシブＯＲ回路５２によって生成されたパルスを出力する。これにより、テスト信号の立ち上がりエッジに同期する１つのパルスが、ワンパルス発生回路５４から出力される。
【００２５】
ワンパルス発生回路５４から出力されるパルスは、複数の遅延回路５５ａ、５５ｂ、５５ｃ、・・・によって、それぞれの遅延が与えられる。隣接する遅延回路の間では、インバータの数が、所定の偶数ΔＭだけ異なっている。これにより、複数の遅延回路５５ａ、５５ｂ、５５ｃ、・・・から、所定の間隔で複数のパルスがそれぞれ出力される。これらのパルスは、ＯＲ回路５６によって合成され、等間隔の複数のパルスを含むストローブ信号が生成される。
【００２６】
一方、遅延時間が測定される際には、テスト信号がローレベルに固定され、遅延時間測定信号が、測定用遅延時間発生回路５７に入力される。測定用遅延時間発生回路５７は、各遅延回路におけるインバータの数よりも多いＭ個のインバータを有し、ストローブ信号におけるパルス間隔を求めるために測定される遅延時間を与える。測定用遅延時間発生回路５７に入力された遅延時間測定信号は、Ｍ個のインバータによって遅延され、ＯＲ回路５６から出力される。多数のインバータを有する測定用遅延時間発生回路５７における遅延時間は大きいので、通常のＬＳＩテスタを用いても容易に測定することができる。Ｍ個のインバータについて測定された遅延時間に基づいて、ΔＭ個のインバータによる遅延時間、即ち、ストローブ信号におけるパルス間隔を求めることができる。
【００２７】
図６は、図１におけるレベル判定回路の具体例を示す回路図である。このレベル判定回路３０は、調整可能な基準電位を生成する可変基準電圧源３１と、被測定回路１０から出力される信号の電位を可変基準電圧源３１によって生成される基準電位と比較して、比較結果を出力保持回路４０に供給する比較器３２とを含んでいる。このようなレベル判定回路３０を用いる場合には、被測定回路１０から出力される信号がハイレベルであるかローレベルであるかを判定する際に、基準となる電位を正確に調整することができる。
【００２８】
図７は、本発明の一実施形態に係る半導体集積回路に内蔵されている遅延時間調整回路の構成を示す回路図である。この遅延時間調整回路は、選択信号Ｓ３ａ、Ｓ３ｂ、Ｓ３ｃ、・・・に従って複数の遅延時間の内から１つの遅延時間を選択可能としたものである。遅延時間調整回路を図１に示す被測定回路１０として用いることにより、テストモードにおいて使用される遅延時間測定回路の動作チェックを行うことができる。あるいは、遅延時間測定回路を用いて測定された遅延時間に基づいて、通常モードにおいて必要となる遅延時間が遅延時間調整回路によって調整される。
【００２９】
図７に示すように、この遅延時間調整回路は、各々が複数のインバータによって構成される複数の遅延回路６０ａ、６０ｂ、６０ｃ、・・・と、各々がＰチャネルトランジスタ、Ｎチャネルトランジスタ及びインバータによって構成される複数のアナログスイッチとを含んでおり、入力パッド又は他の回路から信号を入力し、出力パッド又は他の回路に信号を出力する。
【００３０】
例えば、選択信号Ｓ３ａがハイレベルになると、インバータ６１の出力がローレベルとなり、アナログスイッチを構成するＮチャネルＭＯＳトランジスタＱＮ２１及びＰチャネルＭＯＳトランジスタＱＰ２１のゲートにそれぞれハイレベル及びローレベルの信号が印加されて、トランジスタＱＮ２１及びＱＰ２１がオン状態となる。これにより、遅延回路６０ａによって遅延された信号が遅延時間調整回路から出力される。
【００３１】
また、選択信号Ｓ３ｂがハイレベルになると、インバータ６２の出力がローレベルとなり、アナログスイッチを構成するＮチャネルＭＯＳトランジスタＱＮ２２及びＰチャネルＭＯＳトランジスタＱＰ２２のゲートにそれぞれハイレベル及びローレベルの信号が印加されて、トランジスタＱＮ２２及びＱＰ２２がオン状態となる。これにより、遅延回路６０ｂによって遅延された信号が遅延時間調整回路から出力される。
【００３２】
同様に、選択信号Ｓ３ｃがハイレベルになると、インバータ６３の出力がローレベルとなり、アナログスイッチを構成するＮチャネルＭＯＳトランジスタＱＮ２３及びＰチャネルＭＯＳトランジスタＱＰ２３のゲートにそれぞれハイレベル及びローレベルの信号が印加されて、トランジスタＱＮ２３及びＱＰ２３がオン状態となる。これにより、遅延回路６０ｃによって遅延された信号が遅延時間調整回路から出力される。
【００３３】
このようにして、遅延時間調整回路において所望の遅延時間が選択される。これにより、遅延時間測定回路の動作チェックを行ったり、遅延時間測定回路を用いて測定された遅延時間に基づいて正確な遅延時間の調整が行われる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態における遅延時間測定回路の構成を示すブロック図。
【図２】図１に示す遅延時間測定回路の動作を示すタイミングチャート。
【図３】図１における信号発生回路の第１の具体例を示す回路図。
【図４】図３における可変抵抗回路を示す回路図。
【図５】図１における信号発生回路の第２の具体例を示す回路図。
【図６】図１におけるレベル判定回路の具体例を示す回路図。
【図７】本発明の一実施形態における遅延時間調整回路の構成を示す回路図。
【符号の説明】
【００３５】
１０  被測定回路、  ２０  信号発生回路、  ２０ａ  発振回路、  ２０ｂ  フリップフロップ、  ２０ｃ、２１  ＮＡＮＤ回路、  ２２、２３、２５、２６  インバータ、  ３０  レベル判定回路、  ３１  可変基準電圧源、  ３２  比較器、  ４０  出力保持回路、  ４１、４２、４３、・・・  ラッチ回路、  ５１  遅延回路、  ５２  エクスクルーシブＯＲ回路、  ５３  ＡＮＤ回路、  ５４  ワンパルス発生回路、  ５５ａ、５５ｂ、５５ｃ、・・・  遅延回路、  ５６  ＯＲ回路、  ５７  測定用遅延時間発生回路、  ６０ａ、６０ｂ、６０ｃ、・・・  遅延回路、  ６１〜６３  インバータ、  Ｒ１、Ｒ２  抵抗、  Ｃ  コンデンサ、  ＱＰ１１〜ＱＰ２３  ＰチャネルＭＯＳトランジスタ、  ＱＮ１１〜ＱＮ２３  ＮチャネルＭＯＳトランジスタ
【図１】
2006269477.tif 000003
【図２】
2006269477.tif 000004
【図３】
2006269477.tif 000005
【図４】
2006269477.tif 000006
【図５】
2006269477.tif 000007
【図６】
2006269477.tif 000008
【図７】
2006269477.tif 000009