(57)【要約】【課題】  外部デバイスとのインターフェイスを持つ半導体装置において、該半導体装置に設けられたＩＯセルの特性を外部デバイスや基盤の状況にあわせて自動的に調節することを可能にする。【解決手段】  出力クロック信号Ｓ１３が入力帰還クロック信号Ｓ１２として正常にフィードバックされているかを特性制御信号生成回路１６により判定し、該判定結果に基づいて自動的にＩＯセルの特性を抵抗係数調整回路１７により調整するようにしたことにより、最適な外部デバイスとのインターフェース信号を生成できるとともに、基盤設計に依存しない半導体装置を提供することができ、システム開発工数を削減することを可能にする。【選択図】図１
2006237730.tif 000002
【特許請求の範囲】
【請求項１】
外部デバイスと接続可能な入出力端子と、
前記外部デバイスとの同期をとるために使用するクロック信号の特性を調整する調整部を備えたＩＯセルと、
前記外部デバイスに出力した出力クロック信号と、前記外部デバイスからフィードバックされた帰還クロック信号とが一致するか否かにより前記クロック信号が正常にフィードバックされているかを判定し、正常にフィードバックされていない場合には、フィードバックされたクロック信号の特性に応じて前記クロック信号の特性を調整するための特性偏り調整信号を生成する特性制御信号生成部とを有し、
前記ＩＯセルの調整部は、前記特性制御信号生成部から出力される特性偏り調整信号に基づいてクロック信号の特性を調整する、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記特性制御信号生成部は、
前記外部デバイスに出力したクロック信号と、前記外部デバイスからフィードバックされた帰還クロック信号とを比較する帰還クロック比較部と、
前記帰還クロック比較部の比較結果に基づいて、前記クロック信号の特性の偏りを検出する特性偏り検知部と、
前記特性偏り検知部で検知された特性の偏りを調整するための特性偏り調整信号を生成する特性偏り調整信号生成部とを有する、
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記帰還クロック比較部は、
前記外部デバイスに出力するクロック信号をカウントする出力クロックカウンタと、
前記外部デバイスからフィードバックされた帰還クロック信号をカウントする帰還クロックカウンタと、
前記２つのカウンタのカウント値を比較する比較部とを有する、
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記帰還クロック比較部は、前記出力クロックカウンタ、及び帰還クロックカウンタがオーバーフローすることを防止するオーバーフロー防止手段を備えた、
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記オーバーフロー防止手段は、調整モードイネーブル立ち下り検出信号により前記出力クロックカウンタ、及び帰還クロックカウンタと同時にリセットされ、その初期値に所定値が設定され、前記両カウンタより早く最大値に達するカウンタと、
該カウンタのカウント出力が最大値になったことを検出し、カウントディスイネーブル信号を、該カウンタ、および前記両カウンタに出力するゲート回路とからなる、
ことを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記帰還クロック比較部から出力される比較結果を記録保持する帰還クロック比較結果保持部と、
前記特性偏り検知部から出力される特性偏り検知結果を記録保持する特性偏り検知結果保持部とをさらに有する、
ことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記調整部は、前記特性偏り調整信号に基づいて前記ＩＯセルの抵抗係数を調節する抵抗係数調整部である、
ことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記調整部は、前記特性偏り調整信号に基づいて前記ＩＯセルの電流駆動能力を調整する電流駆動能力調整部である、
ことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記調整部は、前記特性偏り調整信号に基づいて前記ＩＯセルのシュミットセル特性を調整するシュミット特性調整部である、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に外部デバイスとのデータ通信を行うためのクロック信号用のＩＯセルの特性を外部デバイスの状況に応じて自動的に調整するものである。
【背景技術】
【０００２】
半導体装置によって、所望の回路機能を実現するためには、複数の半導体装置を接続して構成するのが一般的である。そして、このように構成された半導体装置は、一般に、外部デバイスとの同期をとるためにクロック信号を使用する。
【０００３】
図１１は、従来の半導体装置の構成の一例を示す図である。
図１１において、従来の半導体装置１００は、データバス３と接続されるデータバス端子１１と、外部デバイス２からフィードバックされた帰還クロック信号の入力を受けるクロック入力端子１２と、クロック信号を外部デバイスに出力するクロック出力端子１３と、フリップフロップ１０１と、入力波である帰還クロック信号Ｓ１２の波形を方形波に整形するシュミット回路１０２と、所定の出力電流能力で出力クロック信号Ｓ１３を出力する電流駆動回路１０３とを有する。
【０００４】
また、外部デバイス２は、例えばＳＤＲＡＭやその他のデバイスであり、データバス３、クロックライン４を介して半導体装置１００に接続されている。外付け抵抗５は、クロックライン４を介して半導体装置１００に接続されている。
【０００５】
このような従来の半導体装置では、クロック信号を用いて外部デバイスとデータ通信を行うために、実際の半導体装置外部の基盤状況が変わるごとに、供給クロックの出力電流能力、もしくはそのＬｏｗ／Ｈｉｇｈレベル電圧を変更する必要がある。すなわち、外付け抵抗５の係数や、半導体内部のシュミット回路１０２、あるいは電流駆動回路１０３の設定値を、基盤が変わるごとにその都度検討し直して決める必要がある。
【特許文献１】特開平１１−２１４９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置１００では、出力電流能力、もしくはＬｏｗ／Ｈｉｇｈレベル電圧等の外部デバイスへのクロック信号の特性が、外部の基盤状況とは無関係に制御されており、実際の半導体装置外部の基盤状況に依存していない。そのため、外部の基盤状況が変更になる度に、図１０に示す外付け抵抗５の係数や、半導体内部のシュミット回路１０２の設定値、あるいは電流駆動回路１０３の電流駆動能力の設定値を、その都度検討し直さなければならない、といった問題点を有していた。
【０００７】
さらに、基盤設計においてもこれらの検討事項を考慮しなければならず、半導体設計・基盤設計ともに工数を取られ、システム開発の工数が増大するという問題点を有していた。
【０００８】
なお、この工数削減のために、特許文献１には、半導体装置の内部に参照電圧源を持ち、それによって駆動能力を調整させるものが提案されている。
【０００９】
本発明は前記問題点に鑑みてなされたものであり、外部デバイスとのインターフェイスを持つ半導体装置において、該半導体装置に設けられたＩＯセルの特性を、外部デバイスや基盤の状況にあわせて自動的に調節することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１にかかる半導体装置は、外部デバイスと接続可能な入出力端子と、前記外部デバイスとの同期をとるために使用するクロック信号の特性を調整する調整部を備えたＩＯセルと、前記外部デバイスに出力した出力クロック信号と、前記外部デバイスからフィードバックされた帰還クロック信号とが一致するか否かにより前記クロック信号が正常にフィードバックされているかを判定し、正常にフィードバックされていない場合には、フィードバックされたクロック信号の特性に応じて前記クロック信号の特性を調整するための特性偏り調整信号を生成する特性制御信号生成部とを有し、前記ＩＯセルの調整部は、前記特性制御信号生成部から出力される特性偏り調整信号に基づいてクロック信号の特性を調整することを特徴とするものである。
【００１１】
また、本発明の請求項２にかかる半導体装置は、請求項１に記載の半導体装置において、前記特性制御信号生成部が、前記外部デバイスに出力したクロック信号と、前記外部デバイスからフィードバックされた帰還クロック信号とを比較する帰還クロック比較部と、前記帰還クロック比較部の比較結果に基づいて、前記クロック信号の特性の偏りを検出する特性偏り検知部と、前記特性偏り検知部で検知された特性の偏りを調整するための特性偏り調整信号を生成する特性偏り調整信号生成部とを有することを特徴とするものである。
【００１２】
また、本発明の請求項３にかかる半導体装置は、請求項２に記載の半導体装置において、前記帰還クロック比較部が、前記外部デバイスに出力するクロック信号をカウントする出力クロックカウンタと、前記外部デバイスからフィードバックされた帰還クロック信号をカウントする帰還クロックカウンタと、前記２つのカウンタのカウント値を比較する比較部とを有することを特徴とするものである。
【００１３】
また、本発明の請求項４にかかる半導体装置は、請求項３に記載の半導体装置において、前記帰還クロック比較部は、前記出力クロックカウンタ、及び帰還クロックカウンタがオーバーフローすることを防止するオーバーフロー防止手段を備えたことを特徴とするものである。
【００１４】
また、本発明の請求項５にかかる半導体装置は、請求項４に記載の半導体装置において、前記オーバーフロー防止手段は、調整モードイネーブル立ち下り検出信号により前記出力クロックカウンタ、及び帰還クロックカウンタと同時にリセットされ、その初期値に所定値が設定され、前記両カウンタより早く最大値に達するカウンタと、該カウンタのカウント出力が最大値になったことを検出し、カウントディスイネーブル信号を、該カウンタ、および前記両カウンタに出力するゲート回路とからなることを特徴とするものである。
【００１５】
また、本発明の請求項６にかかる半導体装置は、請求項２に記載の半導体装置において、前記帰還クロック比較部から出力される比較結果を記録保持する帰還クロック比較結果保持部と、前記特性偏り検知部から出力される特性偏り検知結果を記録保持する特性偏り検知結果保持部とをさらに有することを特徴とするものである。
【００１６】
また、本発明の請求項７にかかる半導体装置は、請求項１に記載の半導体装置において、前記調整部が、前記特性偏り調整信号に基づいて前記ＩＯセルの抵抗係数を調節する抵抗係数調整部であることを特徴とするものである。
【００１７】
また、本発明の請求項８にかかる半導体装置は、請求項１に記載の半導体装置において、前記調整部が、前記特性偏り調整信号に基づいて前記ＩＯセルの電流駆動能力を調整する電流駆動能力調整部であることを特徴とするものである。
【００１８】
また、本発明の請求項９にかかる半導体装置は、請求項１に記載の半導体装置において、前記調整部が、前記特性偏り調整信号に基づいて前記ＩＯセルのシュミットセル特性を調整するシュミット特性調整部であることを特徴とするものである。
【発明の効果】
【００１９】
本発明にかかる半導体装置は、出力クロック信号と帰還クロック信号とを比較することにより、出力クロックが入力クロックとして正常にフィードバックしているかを判定し、該判定結果に基づいて自動的にＩＯセルの特性を調整するようにしたことにより、最適な外部デバイスとのインターフェース信号を生成できるとともに、基盤設計に依存しない半導体装置を提供することができ、システム開発工数を削減することができる効果が得られる。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
以下、本発明の実施の形態１による半導体装置について説明する。
図１は本発明の実施の形態１による半導体装置の構成の一例を示す図である。
図１において、本発明の実施の形態１による半導体装置１は、データバス３と接続されるデータバス端子１１と、外部デバイス２からフィードバックされた帰還クロック信号の入力を受けるクロック入力端子１２と、クロック信号を外部デバイス２に出力するクロック出力端子１３と、クロック信号の特性の調節を指示する調整モードイネーブル信号の入力を受け付けるイネーブル信号入力端子１４と、フリップフロップ１５と、外部デバイス２に出力した出力クロック信号Ｓ１３と外部デバイス２からフィードバックされた帰還クロック信号Ｓ１２とからクロック信号が正常にフィードバックされているかを判定し、正常にフィードバックされていない場合には、フィードバックされたクロック信号の特性に応じて外部抵抗５の抵抗係数調整を行うための特性偏り調整信号を生成する特性制御信号生成回路１６と、ＩＯセル内に設けられ、特性制御信号生成回路１６から出力される特性偏り調整信号Ｓ２５に基づいて外部抵抗５の抵抗係数を調整する抵抗係数調整回路１７と、入力波である帰還クロック信号Ｓ１２の波形を方形波に整形するシュミット回路１０２と、所定の出力電流能力で出力クロック信号Ｓ１３を出力する電流駆動回路１０３とを有する。
【００２１】
外部デバイス２は、例えばＳＤＲＡＭやその他のデバイスであり、データバス３、クロックライン４を介して半導体装置に接続されている。外付け抵抗５は、クロックライン４を介して半導体装置に接続されている。
【００２２】
本実施の形態１による半導体装置では、上述のように半導体装置１から外部デバイス２に対してクロック信号４が供給されており、このクロック信号を生成する際のＩＯセルの抵抗係数が抵抗係数調整回路１７により調整可能な構成となっている。
【００２３】
次に、本発明の実施の形態１による半導体装置における特性制御信号生成回路１６について図２、図３を用いてさらに詳細に説明する。
特性制御信号生成回路１６は、帰還クロックが正常にフィードバックしてきているか否か、さらに帰還クロックが正常にフィードバックされていない場合には、帰還クロック（以下、フィードバッククロックとも言う）がどのような特性を有しているのかを検出するものである。なお、以下の説明では、説明の簡単化のため、帰還クロックの特性がＨｉｇｈ方向に偏っているか否かのみを検出するものとする。
【００２４】
特性制御信号生成回路１６を動作させるために、半導体装置は通常動作とは別に、ＩＯセルの特性調整をするための調整モードを用意している。すなわち、外部からイネーブル信号入力端子１４を介して調整モードイネーブル信号が入力されると、半導体装置内の回路が調整モードにモード切替が行われる仕組みとなっている。
【００２５】
図２は、本発明の実施の形態１による半導体装置における特性制御信号生成回路の構成の一例を示す図であり、図３は、該特性制御信号生成回路内に設けられた帰還クロック比較回路の構成の一例を示す図である。
【００２６】
図２において、特性制御信号生成回路１６は、帰還クロック信号Ｓ１２と、出力クロック信号Ｓ１３とを比較して比較結果を出力する帰還クロック比較回路２１と、帰還クロック比較回路２１から出力された比較結果を保持する帰還クロック比較結果保持部２２と、帰還クロック比較結果保持部２２に保持された比較結果に基づいて特性の偏りを検知する特性偏り検知部２３と、特性偏り検知部２３による検知結果を保持する特性偏り検知結果保持部２４と、特性偏り検知結果保持部２４に保持された検知結果に基づいて特性偏り調整信号を生成し、生成した特性偏り調整信号を図１に示す抵抗係数調整回路１７に出力する特性偏り調整信号生成部２５と、調整モードイネーブル信号の立下りを検出する調整モードイネーブル信号立下り検出部２６とからなる。
【００２７】
また、図３において、帰還クロック比較回路２１は、帰還クロック信号をカウントするカウンタ３１と、出力クロック信号をカウントするカウンタ３２と、カウンタ３１とカウンタ３２のカウント値を比較する比較器３３とで構成されている。なお、ここでカウンタ３１及びカウンタ３２はクロック信号の立ち上がり数をカウントするものとする。また、本実施の形態では、これらのカウンタは８ビットのカウンタとしているが、カウンタのビット数は８ビットに限定するものではなく任意のビット数で成り立つ。
【００２８】
次に、このように構成された特性制御信号生成回路１６の動作について説明する。
図２において、調整モードイネーブル信号Ｓ１４が入力されると、調整モードイネーブル信号Ｓ１４の立下りを立下り検出回路２６で検出し、調整モードイネーブル立ち下り検出信号Ｓ２６を帰還クロック比較回路２１に出力する。
【００２９】
帰還クロック比較回路２１では、この調整モードイネーブル立ち下り検出信号Ｓ２６によって図３に示すカウンタ３１、カウンタ３２をリセットする。このときカウンタ３１、カウンタ３２の初期値はともに０にセットされる。そして、このリセットは自動的に解除され、帰還クロック信号Ｓ１２によりカウンタ３１がカウント動作する。同様に、出力クロック信号Ｓ１３によってカウンタ３２がカウントを開始する。カウンタ３１とカウンタ３２のカウント値は比較器３３によって比較され、カウント値が一致したならば「１」を、不一致ならば「０」を、比較結果Ｓ３３として帰還クロック比較結果保持部２２に出力する。この時、カウント値が一致すれば正常に帰還クロックがフィードバックされており、不一致ならば何らかの異常が生じていることを示す。
【００３０】
次に、図２を用いて、帰還クロック比較回路から出力されるカウンタ比較結果の保持、帰還クロック信号の特性判断と、その判断結果の保持について説明する。
【００３１】
帰還クロック比較回路２１から出力される比較結果は、順次、帰還クロック比較結果保持部２２を介して特性偏り検知部２３に出力される。また、調整モードが終了した後は、帰還クロック比較結果保持部２２によって帰還クロック比較回路２１から出力された比較結果が保持される。これにより、通常モードと調整モードの切替を適切に行うことが可能となる。なお、ここでは調整モードイネーブル信号Ｓ１４によってラッチを制御することにより、調整イネーブルが無効となったタイミング、つまり調整モード終了時点での比較結果が保持される。ただし、これと同様の効果を得られる回路であればここで挙げた例の限りではない。
【００３２】
帰還クロック信号の特性判断については、帰還クロック比較回路２１の比較結果を用いて、帰還クロックの特性の偏りが特性偏り検知部２３によって検知される。ここでは、特性偏り検知部２３が、帰還クロック信号の特性がＨｉｇｈ方向に偏っている場合を検出するため、帰還クロック信号の特性がＨｉｇｈ方向に偏っている場合には「１」を出力し、それ以外の場合には「０」を出力する。なお、クロック信号が正常にフィードバックされている場合には、特性の偏りも検知されないため、結果として、「０」が出力されることとなる。
【００３３】
この特性偏り検知部２３による検知結果は、特性偏り検知結果保持部２４を介して順次、特性偏り調整信号生成部２５に出力される。また、調整モードが終了した後は、前記帰還クロック比較結果保持部２２と同様に、検知結果が特性偏り検知結果保持部２４により保持される。
【００３４】
次に、特性偏り調整信号Ｓ２５の生成について、同じく図２を用いて説明する。
特性偏り検知部２３の出力結果が「１」であるとき、すなわち帰還クロック比較回路２１によって正常に帰還クロックがフィードバックしていないことが検知され、かつ帰還クロックが特性偏り検知部２３によって、特性がＨｉｇｈ方向に偏っていると検知されると、特性偏り調整信号生成部２５によって「１」が特性偏り調整信号Ｓ２５として出力される。
【００３５】
一方、特性偏り検知部２３の出力結果が「０」であるときは、特性偏り調整信号生成部２５によって「０」が特性偏り調整信号Ｓ２５として出力される。
【００３６】
その後、特性偏り調整信号Ｓ２５を受けた抵抗係数調整回路１７は、特性偏り調整信号Ｓ２５が「１」の場合には、外部抵抗５の抵抗係数の切替えを行い、「０」の場合には、外部抵抗５の抵抗係数の切替えを行わない。
【００３７】
以下、ＩＯセル内に設けられた抵抗係数調整回路１７による抵抗係数の調整処理について、図４を用いて説明する。
図４は、本発明の実施の形態１による半導体装置の抵抗係数調整回路を模式的に表した図である。
【００３８】
図４において、抵抗係数調整回路１７は、抵抗係数がＲ１，Ｒ２と異なる抵抗４２ａ，４２ｂと、両抵抗を特性偏り調整信号Ｓ２５をセレクト信号として切り換えるためのセレクタ４１とからなる。なお、抵抗係数Ｒ２、Ｒ１の関係は、Ｒ２＞Ｒ１である。
【００３９】
ここで、抵抗係数が小さすぎるために帰還クロックの特性がＨｉｇｈに偏ってしまっている場合には、特性制御信号生成回路１６にて生成された特性偏り調整信号Ｓ２５により、抵抗係数が大きい系に自動的に切り替えることによって、適切なクロック信号を出力するようにする。
【００４０】
以上のように、本発明の実施の形態１による半導体装置によれば、出力クロック信号と帰還クロック信号とを比較することにより、出力クロックが入力クロックとして正常にフィードバックしているかを判定し、該判定結果に基づいて自動的にＩＯセルの抵抗係数を調節するようにしたので、最適な外部デバイスとのインターフェース信号を生成できるとともに、基盤設計に依存しない半導体装置を得ることができ、しかもその際、システム開発工数を削減できる効果が得られる。
【００４１】
（実施の形態２）
以下に、本発明の実施の形態２による半導体装置について説明する。
本発明の実施の形態２による半導体装置は、特性偏り調整信号Ｓ２５に基づいてＩＯセルの電流駆動能力を切替える点において、特性偏り調整信号Ｓ２５に基づいてＩＯセルの外部抵抗５の抵抗係数を切替える、前記実施の形態１による半導体装置と異なるものである。
【００４２】
図５は、本発明の実施の形態２による半導体装置の構成の一例を示したものである。なお、前記実施の形態１による半導体装置と同一の構成要素については同一の符号を付し、その説明を省略する。
【００４３】
電流駆動能力調整回路１８は、ＩＯセル内に設けられ、特性制御信号生成回路１６から出力される特性偏り調整信号Ｓ２５に基づいて電流駆動能力を調整するものである。
【００４４】
図６は、本発明の実施の形態２による半導体装置の電流駆動能力調整回路を模式的に表した図である。
図６において、電流駆動能力調整回路１８は、駆動能力がＩ１，Ｉ２と異なる電流源６２ａ，６２ｂと、両電流源６２を特性偏り調整信号Ｓ２５をセレクト信号として切り換えるためのセレクタ６１とからなる。なお、駆動能力Ｉ１、Ｉ２の関係は、Ｉ１＞Ｉ２である。
【００４５】
ここで、電流駆動能力が大きすぎるために帰還クロックの特性がＨｉｇｈ方向に偏ってしまっている場合には、特性制御信号生成回路１６にて生成された特性偏り調整信号Ｓ２５により、電流駆動能力を小さい系に自動的に切り替えることによって、適切なクロック信号を出力するようにする。
【００４６】
以上のように、本発明の実施の形態２による半導体装置によれば、出力クロック信号と帰還クロック信号とを比較することにより、出力クロックが入力クロックとして正常にフィードバックしているかを判定し、該判定結果に基づいて自動的にＩＯセルの電流駆動能力を調節するようにしたので、最適な外部デバイスとのインターフェース信号を生成できるとともに、基盤設計に依存しない半導体装置を得ることができ、しかもその際、システム開発工数を削減できる効果が得られる。
【００４７】
（実施の形態３）
以下に、本発明の実施の形態３による半導体装置について説明する。
本発明の実施の形態３による半導体装置は、特性偏り調整信号Ｓ２５に基づいてＩＯセルのシュミットセル特性を切替える点において、特性偏り調整信号Ｓ２５に基づいてＩＯセルの外部抵抗５の抵抗係数を切替える、前記実施の形態１による半導体装置と異なるものである。
【００４８】
図７は、本発明の実施の形態３による半導体装置の構成の一例を示したものである。なお、前記実施の形態１による半導体装置と同一の構成要素については同一の符号を付し、その説明を省略する。
【００４９】
シュミット特性調整回路１９は、ＩＯセル内に設けられ、特性制御信号生成回路１６から出力される特性偏り調整信号Ｓ２５に基づいてシュミット特性を調整するものである。
【００５０】
図８は、本発明の実施の形態３による半導体装置のシュミット特性調整回路を模式的に表した図である。
図８において、シュミット特性調整回路１９は、シュミット特性がＳ１，Ｓ２と異なるシュミットセル８２ａ，８２ｂと、両シュミットセル８２を特性偏り調整信号Ｓ２５をセレクト信号として切り換えるためのセレクタ８１とからなる。なお、シュミット特性Ｓ１、Ｓ２の関係は、Ｓ２の方がＳ１よりクロック信号のＬｏｗレベルが高く設定されている。
【００５１】
ここで、現状のシュミット特性Ｓ１に対して帰還クロック信号のＬｏｗレベルが高すぎるために、帰還クロックが半導体装置１においてＨｉｇｈ方向に特性が偏った状態になっている場合には、特性制御信号生成回路１６にて生成された特性偏り調整信号Ｓ２５により、Ｌｏｗレベルがより高いシュミット特性Ｓ２の系に自動的に切り替えることによって、適切なクロック信号を出力するようにする。
【００５２】
以上のように、本発明の実施の形態３による半導体装置によれば、出力クロック信号と帰還クロック信号とを比較することにより、出力クロックが入力クロックとして正常にフィードバックしているかを判定し、該判定結果に基づいて自動的にＩＯセルのシュミットセル特性を調節するようにしたので、最適な外部デバイスとのインターフェース信号を生成できるとともに、基盤設計に依存しない半導体装置を得ることができ、しかもその際、システム開発工数を削減できる効果が得られる。
【００５３】
なお、本発明の実施の形態１ないし３では、外部抵抗５の抵抗係数、電流駆動能力、シュミット特性を、それぞれ個別に調整するものについて説明したが、図９に示すような回路構成をとることによって、特性制御信号生成回路１６から出力される特性偏り調整信号Ｓ２５に基づいて、外部抵抗５の抵抗係数、電流駆動能力、シュミット特性を、それぞれ最適に調整することも可能である。
【００５４】
また、本発明の実施の形態１ないし３では、帰還クロック信号の特性がＨｉｇｈ方向に偏った場合において、クロック信号の特性を調整する場合を説明したが、同様に帰還クロック信号の特性がＬｏｗ方向に偏った場合にクロック信号の特性を調整する場合であっても、また帰還クロック信号の特性がＨｉｇｈ方向、Ｌｏｗ方向の両方に偏ることがある場合にその調整を行なう場合にも、本発明は適用可能である。
【００５５】
さらに、本発明の実施の形態１ないし３では、特性調整をＨｉｇｈ方向に１段階調整する場合を例として示したが、これに限らず、本発明ではｎ段階の調整を行うようにしてもよいものである。
【００５６】
（実施の形態４）
以下に、本発明の実施の形態４による半導体装置について説明する。
本発明の実施の形態４による半導体装置は、特性制御信号生成回路１６が備える帰還クロック比較回路のカウンタに、オーバーフロー防止機能を設けた点において、前記実施の形態１による半導体装置と異なるものである。
【００５７】
図１０は、本発明の実施の形態４による半導体装置における特性制御信号生成回路内に設けられた帰還クロック比較回路の構成の一例を示す図である。
【００５８】
図１０において、帰還クロック比較回路２１は、帰還クロック信号Ｓ１２をカウントするカウンタ３１と、出力クロック信号Ｓ１３をカウントするカウンタ３２と、同じく出力クロック信号Ｓ１３をカウントするが、その初期値がカウンタ３１、カウンタ３２とは異なる値に設定されるカウンタ３４と、該カウンタ３４の８ビットのカウント値出力と、前記調整モードイネーブル立ち下り検出信号Ｓ２６とを入力とするＡＮＤゲート３５と、該ＡＮＤゲート３５よりの８ビットカウント値出力の８ビットのＡＮＤを取り、その出力としてカウントイネーブル信号Ｓ３４を生成する８ビットＡＮＤゲート３６と、カウンタ３２のカウント値と、カウンタ３３のカウント値とを比較する比較器３３とで構成され、かつ、前記３つのカウンタ３１、３２、３４のリセット入力には、調整モードイネーブル立下り検出信号Ｓ２６が入力され、前記８ビットＡＮＤゲート３６の出力であるカウントイネーブル信号Ｓ３４は、３つのカウンタ３１，３２，３４のイネーブル端子に反転入力されており、結果、これら３つのカウンタのディスイネーブル信号となっている。なおここで、上記カウンタ３１、カウンタ３２、及びカウンタ３４はクロック信号の立ち上がり数をカウントするものとする。また、本実施の形態４では、これらのカウンタは８ビットのカウンタとしているが、カウンタのビット数は８ビットに限定するものではなく任意のビット数で成り立つ。
【００５９】
以下、カウンタ３４によるカウントイネーブル信号Ｓ３４の生成について詳細に説明する。
図１０に示すように、カウンタ３１、カウンタ３２、及びカウンタ３４は、図２に示した立ち下り検出回路２６から出力される調整モードイネーブル立ち下り検出信号Ｓ２６Ｓによってリセットされる。このときカウンタ３１、カウンタ３２の初期値はともに“０”に、カウンタ３４の初期値は“１０”にセットされる。なお、このカウンタ３４の初期値はあくまで一例であり、カウンタ３４の初期値は、“１”以上で、かつオーバーフローを起こさない値、例えば８ビットカウンタの場合は“２５５”以下、であれば、“１０”に限定されるものではない。
【００６０】
そしてカウンタ３４のカウント値が“２５５”、すなわちカウンタ全ビットのＡＮＤ出力が“１”の状態になったときに、カウントイネーブル信号Ｓ３４が「１」となり、これはカウンタ３４に反転入力されるため、カウンタ３４自身のカウントイネーブル（カウント可能状態）が解除される。すなわち、カウンタ３４は、初期値を“１０”として、“２５５”まで２４５回カウントを行い、そのカウント値が“２５５”となった時点でそのカウント値“２５５”をホールドする。そして同時に、このカウントイネーブル信号Ｓ３４は、カウンタ３１、カウンタ３２にも反転入力されており、カウンタ３１、カウンタ３２が“０”から“２４５”までカウントした時点で、それらのカウンタ３１、カウンタ３２のカウントイネーブル（カウント可能状態）を解除して、それらのカウント値を“２４５”のままホールドさせる働きをする。
【００６１】
これによって、カウンタ３１、及びカウンタ３２のカウント値が、オーバーフローを起こしてカウント値が“０”となることを防止しているものである。
【００６２】
例えば、帰還クロック信号が正常にフィードバックしていない場合、すなわちカウンタ３１の値が“０”のまま進まない状態であるときに、カウンタ３２のカウント値がオーバーフローを起こしてカウント値が“０”となってしまうと、カウンタ３１＝“０”、かつカウンタ３２＝“０”で、カウント値が一致し、比較器３３が正常にフィードバックされていると誤った検知を行ってしまう。
【００６３】
しかるに、本実施の形態４では、上述したように、カウンタ３１、及びカウンタ３２がオーバーフローするのに先立って、カウンタ３４のカウントイネーブルが解除され、カウンタ３１、及びカウンタ３２のカウント値がオーバーフローを起こさないよう、すなわち所定値を保持させるようにしており、これにより、カウンタ３１あるいはカウンタ３２がオーバーフローを起こした際に比較器３３が誤判断をしてしまう、ということを回避するようにしている。
【００６４】
なお、このカウンタのカウントイネーブル制御のための、すなわちカウンタ出力のオーバーフロー時の誤判定回避を行うための回路構成については、上記で述べた例に限定されるものではない。
【００６５】
以上のように、本発明の実施の形態４による半導体装置によれば、帰還クロック比較回路２１において、ＡＮＤゲート３５、および８ビット入力ＡＮＤゲート３６とともに、カウントイネーブル信号Ｓ３４を生成するカウンタ３４よりなり、カウンタ３１、及びカウンタ３２のオーバーフローを防止するオーバーフロー防止手段を設けたことにより、比較器３３が、カウンタ３１、３２のオーバーフロー時において誤判断をしてしまうことを防止することが可能になる。これにより、最適な外部デバイスとのインターフェース信号を生成できるとともに、基盤設計に依存しない、かつ誤動作を生じない半導体装置を得ることができ、しかもその際、システム開発工数を削減できる効果がある。
【産業上の利用可能性】
【００６６】
本発明にかかる半導体装置は、半導体装置に設けられたＩＯセルの特性を外部デバイスや基盤の状況にあわせて自動的に調節することができ、外部デバイスとのインターフェイスを持つ半導体装置に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１による半導体装置の構成の一例を示す図
【図２】本発明の実施の形態１による半導体装置の特性制御信号生成回路の構成の一例を示す図
【図３】本発明の実施の形態１による半導体装置における特性制御信号生成回路に設けられた帰還クロック比較回路の構成の一例を示す図
【図４】本発明の実施の形態１による半導体装置における抵抗係数調整回路を模式的に表した図
【図５】本発明の実施の形態２による半導体装置の構成の一例を示す図
【図６】本発明の実施の形態２による半導体装置における電流駆動能力調整回路を模式的に表した図
【図７】本発明の実施の形態３による半導体装置の構成の一例を示す図
【図８】本発明の実施の形態３による半導体装置におけるシュミット特性調整回路を模式的に表した図
【図９】本発明にかかる半導体装置の応用例を示す図
【図１０】本発明の実施の形態４による半導体装置における特性制御信号生成回路に設けられた帰還クロック比較回路の構成の一例を示す図
【図１１】従来の半導体装置の構成の一例を示す図
【符号の説明】
【００６８】
１、１００  半導体装置
２  外部デバイス
３  データバス
４  クロックライン
５  外部抵抗
１１  データバス端子
１２  クロック入力端子
１３  クロック出力端子
１４  イネーブル信号入力端子
１５  フリップフロップ
１６  特性制御信号生成回路
１７  抵抗係数調整回路
１８  電流駆動能力調整回路
１９  シュミット特性調整回路
２１  帰還クロック比較回路
２２  帰還クロック比較結果保持部
２３  特性偏り検知部
２４  特性偏り検知結果保持部
２５  特性偏り調整信号生成部
２６  調整モードイネーブル信号立下り検出部
３１  帰還クロックカウンタ
３２  出力クロックカウンタ
３３  比較器
３４  カウンタ
３５  ＡＮＤゲート
３６  ８ビットＡＮＤゲート
４１、６１、８１  セレクタ
４２  抵抗
６２  電流源
８２  シュミットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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