(57)【要約】  【課題】  ＤＡ変換器の高精度化を図る。  【解決手段】  ８ビット入力データの１ＬＳＢ分の電流を出力する電流セルを６４個有するＤＡ変換部１〜３および同電流セルを６３有するＤＡ変換部４と、該各ＤＡ変換部毎に基準電流Ｉref１〜Ｉref４を供給する基準電流発生部５と、８ビット入力データの値の増大時にはＤＡ変換部１〜４の順で且つ巡回的に電流セルを１個づつ活性化させ、８ビット入力データの値の減少時にはＤＡ変換部４〜１の順で且つ巡回的に前記活性化している電流セルを１個づつ非活性化させるデコーダとを設けた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
活性化されることによりＮビット入力データの１ＬＳＢ分の電流を出力する２N−１個の電流セルをほぼ同じ数毎に振り分けた第１〜第ＭのＤＡ変換部と、該各ＤＡ変換部毎に基準電流を供給する基準電流発生部とを具備し、前記各ＤＡ変換部の活性化した電流セルから出力する電流の加算値又は該加算値の電流を電圧変換した電圧を出力とするＤＡ変換器において、
前記Ｎビット入力データの値の増大時には前記電流セルの活性化を前記第１〜第ＭのＤＡ変換部の順で且つ巡回的に行い、前記Ｎビット入力データの値の減少時には前記活性化している電流セルの非活性化を前記第Ｍ〜第１のＤＡ変換部の順で且つ巡回的に行うデコーダを設けたことを特徴とするＤＡ変換器。
【請求項２】
請求項１に記載のＤＡ変換器において、
前記各ＤＡ変換部内において連続して活性化し又は連続して非活性化する電流セルの数の最大値を、前記各ＤＡ変換部内の全電流セルの数より少ない数に制限したことを特徴とするＤＡ変換器。
【請求項３】
請求項２に記載のＤＡ変換器において、
前記各ＤＡ変換部内において連続して活性化し又は連続して非活性化する電流セルの数の最大値を、前記基準電流発生部において発生した各ＤＡ変換部用の基準電流のバラツキ許容値が大きい程小さく設定することを特徴とするＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤＡ変換器に関するものである。
【背景技術】
【０００２】
多ビットのデジタル信号をアナログ信号に変換するＤＡ変換器として、非特許文献１，２に記載のものがある。
【０００３】
非特許文献１に記載の方式のＤＡ変換器では、例えば、入力データが８ビットの場合、図２に示すようなレイアウト構成となる。ここでは、６ビットの４個のＤＡ変換部１１〜１４を設けると共に、これらに基準電流発生部１５により発生した基準電流Ｉref1〜Ｉref4を供給し、６ビットのＤＡ変換部１１〜１４には８ビット入力データの下位６ビットのデータを入力し、且つ上位２ビットでそれら６ビットのＤＡ変換部１１〜１４を選択して、得られた合計出力電流を電圧変換してアナログ信号を取り出すようにしている。
【０００４】
図３はこの８ビットのＤＡ変換器の全体構成を示すブロック図である。６ビットのＤＡ変換部１１には、１ＬＳＢ分のアナログ信号生成用としてＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３の差動回路からなる電流セル１１ａが構成され、これが６４個設けられている。さらに、これら６４個の電流セルに共通のバイアス部としてのＰＭＯＳトランジスタＭＰ１４が設けられている。ＤＡ変換部１２，１３もこれと同じである。ＤＡ変換部１４は電流セルが１個少ない６３個となっている他は同じである。基準電流発生部１５は、バイアス電圧ＶＢがゲートに印加するＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４からなり、それぞれＤＡ変換部１１〜１４のＰＭＯＳトランジスタＭＰ１４に電流Ｉref１〜Ｉref４を供給している。デコーダ１６は８ビットデータを入力して上位２ビットによりＤＡ変換部１１〜１４用の４個のセレクト信号を作成して出力し、下位６ビットにより電流セルを動作させる６４個又は６３個の信号を作成して出力する。Ｒ１１，Ｒ１２は合計出力電流を電圧に変換する出力抵抗である。
【０００５】
この図３に示すＤＡ変換器は、８ビット入力データの上位２ビットが「００」のときはＤＡ変換部１１が選択される。ここで、下位６ビット入力データが「００００００」のときは、ＤＡ変換部１１は選択されてもその全部の電流セルはトランジスタＭＰ１１がオフ、ＭＰ１２がオンとなって非活性化され、抵抗Ｒ１１には電流が流れず、出力電圧ＶoutＰ＝０である。
【０００６】
下位６ビットが「００００１」のときは、ＤＡ変換部１１の６４個の内の１個の電流セルに１ＬＳＢの信号が印加し、当該電流セルのトランジスタＭＰ１１がオン、ＭＰ１２がオフとなって活性化し、その正相出力電流がＩref１となるので、出力抵抗Ｒ１１にはＩref１が流れる。
【０００７】
下位６ビットが「１１１１１１」のときは、ＤＡ変換部１１の６４個の全ての電流セルが活性化し、それぞれの正相出力電流がＩref１となるので、出力抵抗Ｒ１１には６４×Ｉref１が流れる。
【０００８】
８ビット入力データの上位２ビットが「０１」のときは、ＤＡ変換部１１，１２が選択される。このとき、ＤＡ変換部１１はその６４個の電流セルが全て活性化されて正相出力電流Ｉref１を出力するのでその合計出力電流は６４×Ｉref１となる。また、ＤＡ変換部１２は、８ビット入力データの下位６ビットのコードに応じた数の電流セルが活性化されて、その正相出力電流がそれぞれＩref２になる。たとえば、下位６ビットが「００００００」のときはＤＡ変換部１２の全電流セルは非活性化されるが、下位６ビットが「０００００１」のときは１個の電流セルが活性化され、その正相出力電流がＩref２となる。この結果、出力抵抗Ｒ１１には（６４×Ｉref１）＋Ｉref２が流れる。
【０００９】
８ビット入力データの上位２ビットが「１０」のときはＤＡ変換部１１，１２，１３が選択され、「１１」のときは全部のＤＡ変換部１１，１２，１３，１４が選択される。このようにして、各ＤＡ変換部１１〜１４から出力する正相出力電流を加算した電流が抵抗Ｒ１１で電圧に変換されて出力電圧ＶoutPとなる。Iref１＝Iref２＝Iref３＝Iref４＝Ｉであれば、８ビット入力データが「００００００００」のとき出力電圧ＶoutＰ＝０、「１１１１１１１１」のとき出力電圧ＶoutＰ＝２５５Ｉ×Ｒ１１となる。
【００１０】
このＤＡ変換器では、各ＤＡ変換部１１〜１４が６ビットの入力コードで動作するので、デジタル回路を簡素化できる。また、各ＤＡ変換部１１〜１４の電流セルの数が６３個又は６４個であるので、各ＤＡ変換部１１〜１４の電流セルのマッチングを得やすくなる。さらに、基準電流発生部１５は各ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４を接近して配置することによって、ここでもマッチングが得られやすくなる。
【００１１】
一方、非特許文献２に記載のＤＡ変換器は、例えば入力データが８ビットでは、２５５個の電流セルをアレイ状に配置して、入力コードに応じて適切な順で読み出して、得られた電流を加算し、それを電圧変換するものである。
【非特許文献１】Jose Bastos,Augusto M.Marques,Michel S.J.Steyaert,and Willy Sansen,"A 12-Bit Intrinsic Accuracy High-Speed CMOS DAC", IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.33,NO.12,DECEMBER,p.1959,1998.
【非特許文献２】Hiroshi Takakura,Masashige Yokoyama,and Akira Yamaguchi,"A 10 bit 80MHz Glitchless CMOS D/A Converter", IEEE 1991 CUSTOM INTEGRATED CIRCUITS CONFFERENCE.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、図２，３に示したＤＡ変換器では、基準電流が等しくIref１＝Iref２＝Iref３＝Iref４であることが理想であるが、実際には各基準電流には若干のバラツキがある。よって、例えば、Iref１＝Iref２＜Iref３＝Iref４の関係にあり、各ＤＡ変換部１１〜１４が均一であるときは、図４に示すような変換特性となる。このように、いわゆる微分非直線性誤差（ＤＮＬ）は良好である。しかし、低レベルから中レベルの領域を変換するＤＡ変換部１１，１２ではビットサイズが小さく（変換利得小）なり、中レベルから高レベルの領域を変換するＤＡ変換部１３，１４では逆にビットサイズが大きく（変換利得大）なり、いわゆる積分非直線性誤差（ＩＮＬ）が悪くなる。特に、マッチングに注意を払わないプロセスでは、ＩＮＬ＜１ＬＳＢを要求された場合は、１０ビット程度のものしか得ることができない。
【００１３】
一方、非特許文献２の方式では、ビットサイズが大きいビットと小さいビットが順次交互に出力されるので、誤差が過剰に蓄積されることはないので、積分非直線性誤差は小さくなるものの、順次出力されるビットの距離が比較的遠いので、図５に示すように、微分非直線性誤差が大きくなる。
【００１４】
本発明の目的は、上記した２種のＤＡ変換器の長所を取り入れて、積分直線性誤差および微分直線性誤差の両者とも良好にでき、高精度化が可能になったＤＡ変換器を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明は、活性化されることによりＮビット入力データの１ＬＳＢ分の電流を出力する２N−１個の電流セルをほぼ同じ数毎に振り分けた第１〜第ＭのＤＡ変換部と、該各ＤＡ変換部毎に基準電流を供給する基準電流発生部とを具備し、前記各ＤＡ変換部の活性化した電流セルから出力する電流の加算値又は該加算値の電流を電圧変換した電圧を出力とするＤＡ変換器において、前記Ｎビット入力データの値の増大時には前記電流セルの活性化を前記第１〜第ＭのＤＡ変換部の順で且つ巡回的に行い、前記Ｎビット入力データの値の減少時には前記活性化している電流セルの非活性化を前記第Ｍ〜第１のＤＡ変換部の順で且つ巡回的に行うデコーダを設けたことを特徴とする。
【００１６】
ここで、前記各ＤＡ変換部内において連続して活性化し又は連続して非活性化する電流セルの数の最大値を、前記各ＤＡ変換部内の全電流セルの数より少ない数に制限することが望ましい。
【００１７】
また、前記各ＤＡ変換部内において連続して活性化し又は連続して非活性化する電流セルの数の最大値を、前記基準電流発生部において発生した各ＤＡ変換部用の基準電流のバラツキ許容値が大きい程小さく設定することも望ましい。
【発明の効果】
【００１８】
本発明のＤＡ変換器によれば、例えば入力データの値が増大するとき、従来のように１個のＤＡ変換部の全部の電流セルが活性化されて始めて次のＤＡ変換部の電流セルの活性化を行うのではなく、複数のＤＡ変換部に亘って順次巡回的に電流セルの活性化を行う、例えば、１個のＤＡ変換部内で連続して活性化する電流セルの数を１個又は数個に限定して次のＤＡ変換部に移行するので、各ＤＡ変換部に供給される基準電流にバラツキがあっても、そのバラツキによる誤差の蓄積が無くあるいはあっても僅かとなり、積分直線性誤差を大きく改善することができ、また、微分直線性誤差も小さい。このため、全体的に高精度なＤＡ変換器を実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
図１は本発明の１つの実施例の８ビットデータ入力用のＤＡ変換器の構成を示すブロック図である。１〜４は６ビットのＤＡ変換部、５は基準電流発生部、６は８ビットデータを入力してデコードするデコーダ、Ｒ１，Ｒ２は出力抵抗である。
【００２０】
６ビットのＤＡ変換部１では、１ＬＳＢ分のアナログ信号生成用としてＰＭＯＳトランジスタＭＰ１〜ＭＰ３の差動回路からなる電流セル１ａが構成され、これが６４個設けられている。さらに、これら６４個の電流セルに共通のバイアス部としてのＰＭＯＳトランジスタＭＰ４が設けられている。ＤＡ変換部２，３もこれと同じである。ＤＡ変換部４は電流セルが６３個となっている他は同じである。基準電流発生部５は、バイアス電圧ＶＢがゲートに印加するＮＭＯＳトランジスタＭＮ１〜ＭＮ４からなり、それぞれＤＡ変換部１〜４のＰＭＯＳトランジスタＭＰ４に基準電流Ｉref１〜Ｉref4を供給している。デコーダ６は、８ビットデータを入力して、ＤＡ変換部１〜３には１ＬＳＢ分の信号をそれぞれ６４個出力し、ＤＡ変換部４には６３個出力する。
【００２１】
さて、デコーダ６は、８ビット入力データが「００００００００」のときは、ＤＡ変換部１〜４の全ての電流セルのトランジスタＭＰ１をオフ、ＭＰ２をオンにして、全電流セルを非活性化する。よって抵抗Ｒ１には電流が流れず、出力電圧ＶoutＰ＝０である。
【００２２】
８ビット入力データが「０００００００１」のときは、ＤＡ変換部１の１つの電流セルのトランジスタＭＰ１をオン、ＭＰ２をオフにして活性化し、抵抗Ｒ１には電流Ｉref１が流れ、出力電圧ＶoutＰ＝Ｉref１×Ｒ１となる。
【００２３】
８ビット入力データが「００００００１０」のときは、ＤＡ変換部１，２の１個づつの電流セルを活性化し、抵抗Ｒ１には電流Ｉref１とＩref２が流れ、出力電圧ＶoutＰ＝（Ｉref１＋Iref２）×Ｒ１となる。
【００２４】
８ビット入力データが「００００００１１」のときは、ＤＡ変換部１、２，３の１個づつの電流セルを活性化し、抵抗Ｒ１には電流Ｉref１とＩref２とＩref３が流れ、出力電圧ＶoutＰ＝（Ｉref１＋Iref２＋Iref３）×Ｒ１となる。
【００２５】
８ビット入力データが「０００００１００」のときは、ＤＡ変換部１、２，３，４の１個づつの電流セルを活性化し、抵抗Ｒ１には電流Ｉref１とＩref２とＩref３とＩref４が流れ、出力電圧ＶoutＰ＝（Ｉref１＋Iref２＋Iref３＋Iref４）×Ｒ１となる。
【００２６】
８ビット入力データが「０００００１０１」のときは、ＤＡ変換部１の電流セルを２個と、ＤＡ変換部２，３，４の電流セルを１個づつ活性化し、抵抗Ｒ１には電流２Ｉref１とＩref２とＩref３とＩref４が流れ、出力電圧ＶoutＰ＝（２Ｉref１＋Iref２＋Iref３＋Iref４）×Ｒ１となる。
【００２７】
以下、同様にして、８ビット入力データが１ＬＳＢづつ増加する毎に、ＤＡ変換部１→２→３→４→１→・・・の順序で巡回的に活性化する電流セルが１個づつ増加し、抵抗Ｒ１に流れる電流が増加する。逆に、８ビット入力データが１ＬＳＢづつ減少するときは、その毎に、ＤＡ変換部４→３→２→１→４→・・・の順序で巡回的に非活性化する電流セルが１個づつ増加し、抵抗Ｒ１に流れる電流が減少する。
【００２８】
このように、８ビット入力データの変化に応じて活性化する電流セルはＤＡ変換部１〜４を順次且つ巡回して変化し、あるいはＤＡ変換部４〜１を順次（つまり逆順）且つ巡回して変化していくので、基準電流Ｉref１，Iref２，Iref３，Iref４に多少のバラツキが生じていた場合でも、積分直線性誤差はほとんどなくなる。また、微分直線性誤差についても極めて良好になる。
【００２９】
なお、以上説明した実施例では、８ビット入力データが１ＬＳＢ分増大した後に再度１ＬＳＢ分増大するときは隣のＤＡ変換部の１個の電流セルが活性化するようにしたが、１個のＤＡ変換部で続けて数個の電流セルが活性化した後に１ＬＳＢ分変化するときに始めて隣のＤＡ変換部の電流セルが活性化するようにしてもよい。同一ＤＡ変換部で連続して活性化し又は非活性化する電流セルの数の最大値は、ＤＡ変換部内に存在する電流セルの合計数よりも小さな数となるが、基準電流Ｉref１，Iref２，Iref３，Iref４のバラツキの許容値に応じて設定することが望ましい。例えば、その許容値が大きいときは１個のＤＡ変換部内で連続して活性化し又は非活性化する電流セルの数の最大値を小さくし、許容値が小さいときはその電流セルの数の最大値を大きくすることが望ましい。
【００３０】
また、以上では入力データが８ビットにおいて、ＤＡ変換部を４個とした場合について説明したが、入力データのビット数は任意であり、またＤＡ変換部の数も任意に決めることができることは勿論である。ただし、入力データがＮビットのときは、１ＬＳＢ分の電流を出力する電流セルの合計値は２N−１個であり、これを任意の数のＤＡ変換部に振り分けることになる。
【図面の簡単な説明】
【００３１】
【図１】本発明の１つの実施例のＤＡ変換器の構成を示すブロック図である。
【図２】従来例のＤＡ変換器のレイアウトの説明図である。
【図３】従来例のＤＡ変換器の構成を示すブロック図である。
【図４】図３のＤＡ変換器の変換特性を示す図である。
【図５】別の従来例のＤＡ変換器の変換特性を示す図である。
【符号の説明】
【００３２】
１〜４：ＤＡ変換部
５：基準電流発生部
６：デコーダ
１１〜１４：ＤＡ変換部
１５：基準電流発生部
１６：デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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