(57)【要約】【課題】最小ランレングス信号の再生レベルが極端に低い場合においても、安定した位相同期特性を得るための位相誤差検出回路、位相同期ループ回路および情報再生装置を提供すること。【解決手段】位相誤差検出回路７は、アナログ入力信号に所定のクロックでサンプリングを行いＡ／Ｄ変換したデジタル信号を入力する。入力信号の連続する４個のサンプルに対して３次の補間演算により検出点におけるデジタル信号の振幅値を求め、その信号極性に基づいてサンプリングの位相誤差信号を出力する。その際、連続するサンプルの符号列の最小ランレングスが２以上の場合にのみ位相誤差信号を出力するよう制限する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
アナログ入力信号に所定のクロックでサンプリングを行って、アナログ／デジタル変換したデジタル信号を入力し、該クロックの位相誤差を検出する位相誤差検出回路において、
上記入力するデジタル信号の連続する少なくとも３個以上のサンプルに対して、２次以上の高次の補間演算により、検出点におけるデジタル信号の振幅値を算出する演算手段と、
該演算手段により求めた振幅値と入力するデジタル信号の極性に基づいて、上記アナログ入力信号に対するサンプリングの位相誤差信号を出力する出力手段とを備え、
上記連続するサンプルが特定の符号列のパターンの場合に、上記出力手段から位相誤差信号を出力することを特徴とする位相誤差検出回路。
【請求項２】
請求項１に記載した位相誤差検出回路において、
前記演算手段は、前記入力するデジタル信号の連続する４個のサンプルに対して３次の補間演算により振幅値を算出することを特徴とする位相誤差検出回路。
【請求項３】
請求項１または２に記載した位相誤差検出回路において、
前記連続するサンプルの符号列の最小ランレングスが２以上の場合に、前記出力手段から位相誤差信号を出力することを特徴とする位相誤差検出回路。
【請求項４】
請求項１ないし３のいずれか１項記載の位相誤差検出回路を用いた位相同期ループ回路であって、
入力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換手段と、
該Ａ／Ｄ変換手段の出力信号を受け、上記クロックの位相誤差を検出する上記位相誤差検出回路と、
該位相誤差検出回路からの出力信号により制御され、上記クロックを出力する発振手段とを備えたことを特徴とする位相同期ループ回路。
【請求項５】
請求項１ないし３のいずれか１項記載の位相誤差検出回路を用いた情報再生装置であって、
記録媒体に記録されたデジタル情報を読み出す再生手段と、
該再生手段の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換手段と、
該Ａ／Ｄ変換手段の出力信号を等化する等化手段と、
該等化手段の出力信号を最尤復号する復号手段と、
上記Ａ／Ｄ変換手段または上記等化手段の出力信号を受け、上記クロックの位相誤差を検出する上記位相誤差検出回路と、
該位相誤差検出回路からの出力信号により制御され、上記クロックを出力する発振手段とを備えたことを特徴とする情報再生装置。
【請求項６】
アナログ入力信号に所定のクロックでサンプリングを行って、アナログ／デジタル変換したデジタル信号を入力し、該クロックの位相誤差を検出する位相誤差検出回路において、
上記入力するデジタル信号の連続する少なくとも３個以上のサンプルに対して、２次以上の高次の補間演算により、検出点におけるデジタル信号の振幅値を算出する演算手段と、
該演算手段により求めた振幅値と入力するデジタル信号の極性に基づいて、上記アナログ入力信号に対するサンプリングの位相誤差信号を出力する位相誤差出力手段と、
該演算手段により求めた振幅値と入力するデジタル信号の極性に基づいて、上記アナログ入力信号に含まれる直流誤差信号を出力する直流誤差出力手段とを備え、
上記連続するサンプルが特定の符号列のパターンの場合に、上記位相誤差出力手段および上記直流誤差出力手段から位相誤差信号および直流誤差信号を出力することを特徴とする位相誤差検出回路。
【請求項７】
請求項６に記載した位相誤差検出回路において、
前記演算手段は、前記入力するデジタル信号の連続する４個のサンプルに対して３次の補間演算により振幅値を算出することを特徴とする位相誤差検出回路。
【請求項８】
請求項６または７に記載した位相誤差検出回路において、
前記連続するサンプルの符号列の最小ランレングスが２以上の場合に、前記位相誤差出力手段および前記直流誤差出力手段から位相誤差信号および直流誤差信号を出力することを特徴とする位相誤差検出回路。
【請求項９】
請求項６ないし８のいずれか１項記載の位相誤差検出回路を用いた位相同期ループ回路であって、
アナログ入力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換手段と、
該Ａ／Ｄ変換手段の出力信号の直流レベルを制御する直流レベル制御手段と、
該直流レベル制御手段の出力信号を受け、上記クロックの位相誤差と上記アナログ入力信号に含まれる直流誤差を検出する上記位相誤差検出回路と、
該位相誤差検出回路からの位相誤差信号により制御され、上記クロックを出力する発振手段とを備え、
上記直流レベル制御手段は、上記位相誤差検出回路からの直流誤差信号により制御されることを特徴とする位相同期ループ回路。
【請求項１０】
請求項６ないし８のいずれか１項記載の位相誤差検出回路を用いた情報再生装置であって、
記録媒体に記録されたデジタル情報を読み出す再生手段と、
該再生手段の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換手段と、
該Ａ／Ｄ変換手段の出力信号の直流レベルを制御する直流レベル制御手段と、
該直流レベル制御手段の出力信号を等化する等化手段と、
該等化手段の出力信号を最尤復号する復号手段と、
上記直流レベル制御手段または上記等化手段の出力信号を受け、上記クロックの位相誤差と上記アナログ入力信号に含まれる直流誤差を検出する上記位相誤差検出回路と、
該位相誤差検出回路からの位相誤差信号により制御され、上記クロックを出力する発振手段とを備え、
上記直流レベル制御手段は、上記位相誤差検出回路からの直流誤差信号により制御されることを特徴とする情報再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パーシャルレスポンス最尤復号（Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ  Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ：以後、「ＰＲＭＬ」と略記する）方式を用いる情報再生装置に係り、特に、かかる装置において安定な同期信号を生成するための位相誤差検出回路とこれを用いた位相同期ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：以後、「ＰＬＬ」と略記する）回路に関する。
【背景技術】
【０００２】
従来、例えば、ハードディスク装置や光ディスク装置に代表される情報再生装置では、記録媒体上にデジタル化されて記録された記録情報は、アナログ信号として検出される検出信号を所定のクロックで入力し、Ａ／Ｄ変換することにより読み出される。その際、以下の特許文献１により知られるように、読み出し信号の位相誤差をＦＤＴＳ（Ｆｉｘｅｄ  Ｄｅｌａｙ  Ｔｒｅｅ  Ｓｅａｒｃｈ）アルゴリズムに従って検出し、その位相誤差信号に基づいてＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）の発振周波数を制御することにより、クロックの位相をデータと同期させるようにしている。
【０００３】
【特許文献１】特開２００２−２５２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した従来技術において、ＶＣＯの発振を制御する位相誤差検出器では、サンプリングされた信号のサンプリングタイミングと、本来、期待される正しいサンプリングタイミングとの位相誤差を検出するものである。しかしながら、最小ランレングス（連続する同一符号の最小数）信号の再生レベルが極端に低い場合については、十分な配慮がなされていなかった。
【０００５】
即ち、上記の従来技術になる装置では、デジタル化された読み出し信号の前後に連続する２個のサンプル値から１次補間法により位相誤差を演算する。高密度化の著しいＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｋ）やＨＤＶＤなどの光ディスクから記録情報を再生する光ディスク装置では、最小ランレングス信号の再生レベルは極端に低下する。その結果、正しいサンプリング位相にもかかわらず誤った位相誤差信号を出力し、その後の位相同期特性を悪化させ、よってクロックのジッタを増大させることがあるという問題があった。
【０００６】
本発明では、上記した従来技術における問題点に鑑み、検出したアナログ信号を所定のサンプリングタイミング（再生クロック）でデジタル信号に変換して処理を行う情報再生装置において、最小ランレングス信号の再生レベルが極端に低い場合においても、安定した位相同期特性を得ることが可能な位相誤差検出回路と、これを用いた位相同期ループ回路、更には情報再生装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の位相誤差検出回路は、アナログ入力信号に所定のクロックでサンプリングを行って、アナログ／デジタル変換したデジタル信号を入力し、入力するデジタル信号の連続する少なくとも３個以上のサンプルに対して、２次以上の高次の補間演算により、検出点におけるデジタル信号の振幅値を算出する演算手段と、演算手段により求めた振幅値と入力するデジタル信号の極性に基づいて、アナログ入力信号に対するサンプリングの位相誤差信号を出力する出力手段とを備える。そして連続するサンプルが特定の符号列のパターンの場合に、出力手段から位相誤差信号を出力する。
【０００８】
好ましくは、演算手段は、デジタル入力信号の連続する４個のサンプルに対して３次の補間演算により振幅値を算出するものである。また、連続するサンプルの符号列の最小ランレングスが２以上の場合に、出力手段から位相誤差信号を出力する。
【０００９】
また本発明の位相同期ループ回路は、入力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段の出力信号を受け、クロックの位相誤差を検出する上記位相誤差検出回路と、位相誤差検出回路からの出力信号により制御され、クロックを出力する発振手段とを備える。
【００１０】
また本発明の情報再生装置は、記録媒体に記録されたデジタル情報を読み出す再生手段と、再生手段の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段の出力信号を等化する等化手段と、等化手段の出力信号を最尤復号する復号手段と、Ａ／Ｄ変換手段または等化手段の出力信号を受け、クロックの位相誤差を検出する上記位相誤差検出回路と、位相誤差検出回路からの出力信号により制御され、クロックを出力する発振手段とを備える。
【００１１】
さらに本発明の位相誤差検出回路は、入力するデジタル信号の連続する少なくとも３個以上のサンプルに対して、２次以上の高次の補間演算により、検出点におけるデジタル信号の振幅値を算出する演算手段と、演算手段により求めた振幅値と入力するデジタル信号の極性に基づいて、アナログ入力信号に対するサンプリングの位相誤差信号を出力する位相誤差出力手段と、演算手段により求めた振幅値と入力するデジタル信号の極性に基づいて、アナログ入力信号に含まれる直流誤差信号を出力する直流誤差出力手段とを備える。連続するサンプルが特定の符号列のパターンの場合に、位相誤差出力手段および直流誤差出力手段から位相誤差信号および直流誤差信号を出力する。
【発明の効果】
【００１２】
本発明によれば、再生レベルが極端に低い場合においても安定した位相同期特性が得られ、特に高密度記録媒体に対し優れた再生性能を実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明にかかる実施の形態について、図面を参照しながら詳細に説明する。
【実施例１】
【００１４】
図１は、本発明による情報再生装置の一実施例を示す構成図である。図１において、符号１は光ディスク媒体、２は光ピックアップ回路、３はＡ／Ｄ変換器、４はＰＲ等化回路、５は最尤復号回路（ビタビ復号回路）、７は位相誤差検出回路、８はループフィルタ、９はＤ／Ａ変換器、１０は電圧制御発振器（ＶＣＯ）、１１は前置等化回路、２０はサーボ回路、３０はシステム制御回路を示している。
【００１５】
上記情報再生装置において、光ピックアップ回路２は、光ディスク媒体１に記録された情報を、レーザー光を集光して媒体上に照射し、その反射光量あるいは偏光を検出し再生する。このとき、サーボ回路２０はフォーカス方向とトラック方向に正確に追従させる。光ピックアップ回路２により読み出された再生信号は、前置等化回路１１で等化された後、Ａ／Ｄ変換器３によりデジタル化される。そして、ＰＲ等化回路４で所定のＰＲ信号に等化され、その後、最尤復号回路５により復号される。そして、システム制御回路３０はこれら一連の動作を制御する。なお、上述したＡ／Ｄ変換器３、ＰＲ等化回路４、最尤復号回路５は、それぞれ、以下に示す電圧制御発振器（ＶＣＯ）１０により発生される再生クロックの位相に同期させてデータを処理する。
【００１６】
そして、位相誤差検出回路７は、Ａ／Ｄ変換器３からの出力信号を受け、位相誤差を検出して信号を出力する。この位相誤差信号は、ループフィルタ８、Ｄ／Ａ変換器９を介して、上記ＶＣＯ１０に入力されており、これにより、その出力信号であるクロックの位相を再生信号に同期させる。
【００１７】
図２は、図１における位相誤差検出回路７の一実施例を示す回路構成図である。図２において、符号７１０、７２０、７３０はレジスタ、７１１、７２１は２値化回路、７１２、７３１、７３４は加算器、７１３はモデュロ２の加算器、７１４、７１６はスイッチ回路、７１５は極性反転回路、７３２は減算器、７３３は１／８の除算器を示している。
【００１８】
上記位相誤差検出回路７において、レジスタ７１０、７２０、７３０は、入力信号Ｘｎ＋１（τ）を順次１ビット（１クロック期間）ずつ遅延させ、遅延信号Ｘｎ（τ）、Ｘｎ−１（τ）、Ｘｎ−２（τ）を出力する。ここにτは位相オフセット量であり、添字ｎはサンプリングのタイミングを示す。２値化回路７１１、７２１は、それぞれ、入力信号Ｘｎ（τ）及びＸｎ−１（τ）を極性符号「０」（＋を示す）と「１」（−を示す）の２値化信号Ｙｎ、Ｙｎ−１に変換する。なお、実際の２値化回路７１１、７２１では、入力信号Ｘｎ（τ）及びＸｎ−１（τ）が２’ｓコンプリメンタリ形式の場合には、その最上位ビット（ＭＳＢ）がそのまま２値化信号Ｙｎ、Ｙｎ−１となるため、回路構成の簡略化を図ることができる。
【００１９】
続いて、加算器７１２は入力信号Ｘｎ（τ）とＸｎ−１（τ）とを加算する。一方、モデュロ２の加算器７１３は、２値化信号ＹｎとＹｎ−１とを２を法として加算し、もって、選択制御信号Ｚｎを出力する。即ち、入力信号Ｘｎ（τ）の極性変化点（２値化信号Ｙｎの符号変化点）を検出する。なお、実際のモデュロ２の加算器７１３は、２値化信号Ｙｎ（τ）が符号「０」、「１」に対応しているので、排他的論理和（Ｅｘ−ＯＲ）回路で構成される。
【００２０】
一方、加算器７３１は入力信号Ｘｎ＋１（τ）とＸｎ−２（τ）とを加算し、減算器７３２は加算器７１２の加算結果から加算器７３１の加算結果を減算する。１／８除算器７３３は減算器７３２の減算結果を１／８に除算し、加算器７３４はその除算結果と加算器７１２の加算結果とを加算する。
【００２１】
そして、スイッチ回路７１４は、上記の選択制御信号Ｚｎを受け、以下の（１）式で表される誤差信号Ｓｎ（τ）を出力する。
【００２２】
【数１】
2006344255.tif 000003
【００２３】
そして、スイッチ回路７１６は２値化信号Ｙｎを受け、以下の（２）式で表される位相誤差信号Ｅｎ（τ）を出力する。
【００２４】
【数２】
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【００２５】
なお、上記図２では、上記（１）式における「２」で除算する処理を省略しているが、「２」による除算処理を省略した場合でも、利得が２倍となるだけであり、基本動作は変わらない。また、１／８除算器７３３は、３ビットのビットシフトで実現できるので、複雑な除算器は不要である。
【００２６】
図３は誤差信号Ｓｎ（τ）の検出方法を比較した波形図である。図３において、（ａ）は従来の１次関数で近似する補間法であり、入力信号の連続する２つのサンプルによる１次近似による補間値に基づいて、前記アナログ入力信号に対するサンプリングの位相誤差を検出する。これに対して（ｂ）は、本実施例による３次関数で近似する補間法であり、入力信号の連続する４つのサンプルによる３次近似による補間値に基づいて、前記アナログ入力信号に対するサンプリングの位相誤差を検出する。図の一点鎖線の曲線に示す通り、最小ランレングスから長いランレングス（或いは、長いランレングスから最小ランレングス）へ遷移する位置では波形の対称性がくずれる。よって、（ａ）の一次補間法よりも（ｂ）の３次補間法の方がより精度良く誤差信号Ｓｎ（τ）を検出することができる。従って、位相誤差信号Ｅｎ（τ）も同様に精度良く検出することができる。
【００２７】
上記の例では、入力信号の連続する４個のサンプルを用いる３次近似による補間について述べたが、本発明はこれに限定されない。例えば上記図３（ｂ）において、入力信号の連続する３個のサンプル（Ｘｎ＋１、Ｘｎ、Ｘｎ−１）を用いて、２次近似（２次関数）によって補間し、位相誤差を検出することも可能である。更には、５個以上のサンプルを用いてより高次（例えば、４次、５次関数）の近似によって補間することも可能である。
【００２８】
次に図４及び図５は、上記した位相誤差検出回路７の動作をアナログ入力信号Ｘｎ（τ）の波形を用いて説明する図である。これらの図において、記号（●）は実際のサンプリング点を、記号（○、△）は、位相誤差検出回路７により得られた誤差信号Ｓｎ（τ）の検出点を示す。
【００２９】
図４は、位相オフセットτ＝０の場合を示している。図から分かるように、この場合の誤差信号Ｓｎ（τ）は、位相誤差信号Ｅｎ（τ）と共に０（零）となる。
【００３０】
図５は、位相オフセットτ＞０の場合を示している。この場合の誤差信号Ｓｎ（τ）は、入力信号Ｘｎ（τ）の傾きに応じた振幅を有し、交互に極性が反転する信号±εが出力され、それらの平均値は０（零）となる。一方、位相誤差信号Ｅｎ（τ）は、入力信号Ｘｎ（τ）の傾きに関係なく、Ｅｎ（τ）＝εが出力される。図５では位相オフセットτ＞０の場合を説明したが、位相オフセットτ＜０の場合も同様であり、その場合には、Ｓｎ（τ）＝０、Ｅｎ（τ）＝ε＜０となる。
【００３１】
以上詳細に述べたように、本実施例の位相誤差検出回路７によれば、位相オフセットτを有する入力信号Ｘｎ（τ）から、精度良く、位相誤差信号Ｅｎ（τ）を検出することができる。その結果、上記位相誤差検出回路７を用いた位相同期ループ回路では、最小ランレングス信号の再生レベルが低い場合でも、位相オフセットを低減し、安定した位相同期性能を実現する。
【実施例２】
【００３２】
次に、光ディスクの表面からの反射光又は透過光を受光する光ピックアップ回路２においては、受光素子を構成するフォトトランジスタの経時変化やその駆動電源の変動などによって、その検出信号である上記入力信号のＤＣレベルが変動する。以下、このような入力信号のＤＣレベルが変動する場合に好適な実施例について述べる。
【００３３】
図６は、本発明による情報再生装置の他の実施例を示す構成図である。図６において、符号６はＤＣ帰還回路を示し、その他の図１と同一物には同一符号を付している。
【００３４】
本実施例では、位相誤差検出回路７は、ＤＣ帰還回路６からの出力信号を受け、位相誤差信号とＤＣ誤差信号とを出力する。位相誤差信号は、ループフィルタ８、Ｄ／Ａ変換器９を介してＶＣＯ１０に入力され、これによりクロックの位相を再生信号に同期させる。一方ＤＣ誤差信号は、ＤＣ帰還回路６に入力され、このＤＣ帰還回路６の出力信号からＤＣ成分を除去するのに用いられる。
【００３５】
図７は、図６におけるＤＣ帰還回路６の一例を示す回路構成図である。図７において、符号６０１は減算器、６０２、６１１、６２１はレジスタ、６０３、６１２、６２２は加算器、６１３、６２３は減衰器、６１４は振幅制限器を示している。なお、上記レジスタ６１１と加算器６１２、およびレジスタ６２１と加算器６２２は、それぞれ積分回路を構成している。
【００３６】
このＤＣ帰還回路６の特徴は、２系統の帰還ループを備える点にある。第１のループは、ＤＣ帰還回路６の出力であるメイン信号を受け、振幅制限器６１４で振幅制限した後、更に、減衰器６１３、加算器６１２、レジスタ６１１を介して、ＤＣレベルとして帰還させるループである。また、第２のループは、位相誤差検出回路７からのＤＣ誤差信号を受け、これを減衰器６２３、加算器は６２２、レジスタ６２１を介して、ＤＣレベルとして帰還させるループである。これら第１及び第２のループからの出力は、上記加算器６０３において加算された後、減算器６０１の「−」入力端子に入力され、もって、減算器６０１の「＋」入力端子に入力される入力信号から減算する。
【００３７】
図７では省略したが、ＤＣ帰還回路６における減衰器６１３の係数「ＮＤ」、減衰器６２３の係数「ＮＪ」、更に振幅制限器６１４の振幅制限値は、前記システム制御回路３０（前記図１を参照）からのＤＣ帰還制御信号を受けて設定される。
【００３８】
また、レジスタ６１１と加算器６１２からなる積分回路や、レジスタ６２１と加算器６２２からなる積分回路の動作を制御することにより、ＤＣ帰還ループを開閉することが可能である。例えば、サーボ動作の途中やサーボが外れた場合、あるいはトラックジャンプした場合には、ＤＣ帰還回路６は、システム制御回路３０からのＤＣ帰還制御信号を受け、ＤＣ帰還ループを開放する。これにより、異常信号入力時の内部ＤＣレベルの暴れを防止することができる。
【００３９】
図８は、図６における位相誤差検出回路７の一例を示す回路構成図である。前記実施例１（図２）に示した位相誤差検出回路７と異なる点は、入力信号がＤＣオフセットδと位相オフセットτとが混在する入力信号Ｘｎ（δ，τ）であり、誤差信号Ｓｎ（δ，τ）から位相誤差信号Ｅｎ（δ，τ）とＤＣ誤差信号とを出力する点である。
【００４０】
図９は、上記した位相誤差検出回路７の動作をアナログ入力信号Ｘｎ（δ，τ）の波形を用いて説明する図である。ここでは、アナログ入力信号が、ＤＣオフセットδ＞０、位相オフセットτ＝０の場合を示している。この図において、記号（●）は実際のサンプリング点を、記号（○）は、位相誤差検出回路７により得られた誤差信号Ｓｎ（δ，τ）の検出点を示す。
【００４１】
この場合のＤＣ誤差信号は、検出点におけるＳｎ（δ，τ）の値であり、図に示すδとなる。上記の位相誤差検出回路７からは、このＤＣオフセットδに比例した誤差信号が出力される。一方、この時の位相誤差信号Ｅｎ（δ，τ）としては、入力信号Ｘｎ（δ，τ）の傾きに応じた振幅を有し、交互に極性が反転する信号、Ｅｎ（δ，τ）＝±δが出力される。従って、その平均値は０（零）となる。図９では、ＤＣオフセットδ＞０の場合について説明したが、ＤＣオフセットδ＜０の場合も同様であり、その場合には、Ｓｎ（δ，τ）＝δ＜０となり、また位相誤差信号は、やはりＥｎ（δ，τ）＝０となる。
【００４２】
本実施例においても、前記図３（ｂ）と同様に、入力信号の連続する４個のサンプルを用いた３次近似補間法に基づいて、アナログ入力信号に対するサンプリングの位相誤差（位相オフセットτ）と、アナログ入力信号の直流成分の変動（ＤＣオフセットδ）とを検出する。その際、ＤＣオフセットδと位相オフセットτとが混在する入力信号Ｘｎ（δ，τ）から、それぞれ独立に、かつ精度良く、ＤＣ誤差信号Ｓｎ（δ）と位相誤差信号Ｅｎ（τ）を検出することができる。その結果、上記位相誤差検出回路７を用いた位相同期ループ回路では、その中に独立したＤＣ帰還ループを形成することにより、位相オフセットだけでなくＤＣオフセットを含めて低減することができる。
【００４３】
上記の例では、入力信号の連続する４個のサンプルを用いる３次近似による補間について述べたが、本発明はこれに限定されない。例えば上記図３（ｂ）において、入力信号の連続する３個のサンプル（Ｘｎ＋１、Ｘｎ、Ｘｎ−１）を用いて、２次近似（２次関数）によって補間し、位相誤差を検出することも可能である。更には、５個以上のサンプルを用いてより高次（例えば、４次、５次関数）の近似によって補間することも可能である。
【００４４】
本実施例では、ＤＣ帰還用メイン信号としてＤＣ帰還回路６自身の出力信号、即ち、ＰＲ等化回路４の入力信号を用いたが、ＰＲ等化回路４の出力信号を用いても良い。また、上記実施例では、前置等化回路２０を、Ａ／Ｄ変換器３の前段に配置したが、本発明はかかる構成に限定されない。例えば、この前置等化回路２０を、Ａ／Ｄ変換器３の後段に配置しても良い。なお、以下には、かかる構成を採用した他の実施例について述べる。
【実施例３】
【００４５】
図１０は、本発明による情報再生装置の更に他の実施例を示す構成図である。本実施例が前記実施例２（図６）と異なる点は、前置等化回路２０を削除し、メイン信号及び位相誤差検出回路７の入力信号をＰＲ等化回路４の出力信号から取得する構成とした点である。位相誤差検出及びＤＣ帰還動作は実施例２と同様である。これにより、前置等化回路２０というアナログ処理回路が不要となり、回路構成が簡略化できる効果がある。
【実施例４】
【００４６】
図１１は、本発明による情報再生装置の更に他の実施例を示す構成図である。図１１において、１２はスイッチ回路を示し、その他の図６、図１０と同一物には同一符号を付している。本実施例の特徴は、スイッチ回路１２がシステム制御回路３０により制御され、位相誤差検出回路７の入力信号を切換えられるようにした点にある。
【００４７】
本実施例によれば、例えば初期の引込み動作時、或いはサーボが外れた場合やトラックジャンプした場合などの再引込み動作時においては、位相誤差検出回路７の入力信号をＰＲ等化回路４の入力信号から取得して、同期確立や同期回復までの時間を短縮する。その後、位相誤差検出回路７の入力信号をＰＲ等化回路４の出力信号から取得するように切換え、位相同期性能の安定化を図ることができる。このように、位相誤差検出回路７の入力信号を切換えることにより、同期時間の短縮と同期性能の安定の両立が可能となる。
【実施例５】
【００４８】
図１２は、本発明による位相誤差検出回路７の他の実施例を示す構成図である。図１２において、７４１、７５１は２値化回路、７４３、７５３はモデュロ２の加算器、７４４、７５４は符号反転回路、７４５は論理積回路を示しており、その他前記図２、図８と同一物には同一符号を付している。
【００４９】
本実施例の特徴は、連続する４個のサンプルの符号（２値化信号）Ｙｎ＋１、Ｙｎ、Ｙｎ−１、Ｙｎ−２が特定のパターン、例えば「００１１」または「１１００」の場合のみ、位相誤差信号Ｅｎ（τ）およびＤＣ誤差信号Ｓｎ（δ）を出力するようにした点にある。即ち、符号反転位置におけるランレングスが２Ｔ−２Ｔ以上の場合にのみ、本実施例の位相誤差検出を適用するというランレングス制限をかけている。この制限により、例えば、「１０１１」とか「００１０」のような最小ランレングス１Ｔを含む符号列には適用しない。
【００５０】
最小ランレングスが小さすぎる場合、その再生レベルは極端に低下し、位相誤差の検出は本実施例の検出法をもってしても困難になる。そのような場合、誤った位相誤差信号やＤＣ誤差信号により後段の同期処理を悪化させる恐れがあり、本実施例はそれを回避することができる。
【００５１】
従来、ノイズなどによって符号誤りが発生した場合には、誤った位相誤差信号を出力してしまい、同期特性の悪化を招いていたが、本実施例のランレングス制限により、誤った位相誤差信号を出力しないようにできるため、同期特性の安定化を図ることができる。
【実施例６】
【００５２】
図１３は、本発明による位相誤差検出回路７の更に他の実施例を示す構成図である。図１３において、７６０はレジスタ、７６３はモデュロ２の加算器、７６４は符号反転回路、７６５はスイッチ回路を示しており、その他の図２、図８および図１２と同一物には同一符号を付している。
【００５３】
本実施例の特徴は、連続する５個のサンプルの符号（２値化信号）Ｙｎ＋１、Ｙｎ、Ｙｎ−１、Ｙｎ−２、Ｙｎ−３が特定のパターン、例えば「０００１１」または「１１１００」の場合のみ、位相誤差信号Ｅｎ（τ）およびＤＣ誤差信号Ｓｎ（δ）を出力するようにした点にある。即ち、３Ｔ−２Ｔ以上のランレングス制限をかけている。さらに、前記実施例５（図１２）で述べた２Ｔ−２Ｔのランレングス制限と切換可能な構成としている。
【００５４】
本実施例は、最少ランレングスが２Ｔに制限されたシステムと３Ｔに制限されたシステムと共用化を図る上で有効となる。
【００５５】
本実施例のランレングス制限は一例であり、制限するランレングス値は採用する信号フォーマットに合わせて適宜設定することができる。
【００５６】
以上に詳述したように、本発明になる位相誤差検出回路と位相同期ループ回路、更にはそれを利用した情報再生装置によれば、例えば、ＢＤやＨＤＶＤなどの高密度化の著しい光ディスクなどの記録媒体から記録情報を再生する際、最小ランレングス信号の再生レベルが極端に低い場合においても、安定した位相同期特性が得られ、特に、高密度記録媒体の再生性能向上に貢献する。
【００５７】
さらに、本発明になる位相誤差検出回路と位相同期ループ回路、更にはそれを利用した情報再生装置によれば、アナログ入力信号のＤＣレベル変動や非対称性による影響を受けることなく、安定した位相同期特性が得られ、同様に、高密度記録媒体の再生性能向上に貢献する。
【００５８】
なお、上述した本発明の各実施の形態は、本発明の説明のための例示であり、従って、本発明の範囲を実施形態にのみ限定する趣旨ではない。また、当業者は、本発明の要旨を逸脱することなしに、他の様々な態様で本発明を実施できる。
【図面の簡単な説明】
【００５９】
【図１】本発明による情報再生装置の一実施例を示す構成図である（実施例１）。
【図２】実施例１における位相誤差検出回路の一例を示す回路構成図である。
【図３】実施例１における誤差信号検出方法を説明する図である。
【図４】実施例１における位相誤差検出回路の動作を示す波形図である。
【図５】実施例１における位相誤差検出回路の動作を示す波形図である。
【図６】本発明による情報再生装置の他の実施例を示す構成図である（実施例２）。
【図７】実施例２におけるＤＣ帰還回路の一例を示す回路構成図である。
【図８】実施例２における位相誤差検出回路の一例を示す回路構成図である。
【図９】実施例２における位相誤差検出回路の動作を示す波形図である。
【図１０】本発明による情報再生装置の更に他の実施例を示す構成図である（実施例３）。
【図１１】本発明による情報再生装置の更に他の実施例を示す構成図である（実施例４）。
【図１２】本発明による位相誤差検出回路の他の実施例を示す構成図である（実施例５）。
【図１３】本発明による位相誤差検出回路７の更に他の実施例を示す構成図である（実施例６）。
【符号の説明】
【００６０】
１…光ディスク媒体、２…光ピックアップ回路、３…Ａ／Ｄ変換器、４…ＰＲ等化回路、５…最尤復号回路、６…ＤＣ帰還回路、７…位相誤差検出回路、８…ループフィルタ、９…Ｄ／Ａ変換器、１０…電圧制御発振器（ＶＣＯ）、１１…前置等化回路、１２…スイッチ回路、２０…サーボ回路、３０…システム制御回路、６０１…減算器、６０２，６１１，６２１…レジスタ、６０３，６１２，６２２…加算器、６１３，６２３…減衰器、６１４…振幅制限器、７１０，７２０，７３０，７６０…レジスタ、７１１，７２１，７４１，７５１，７６１…２値化回路、７１２，７３１，７３４…加算器、７１３，７４３，７５３，７６３…モデュロ２の加算器、７１４，７１６，７６５…スイッチ回路、７１５…極性反転回路、７３２…減算器、７３３…除算器、７４４，７５４，７６４…符号反転回路、７４５…論理積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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