(57)【要約】【課題】出力信号の波形を、所定の条件に基づいて好適に設定できる構成を実現すること。【解決手段】変調信号を出力する変調回路であって、所定の波高値に制御される部分を有する変調信号における前記部分の時間幅を決定する波形形状データを、該波形形状データを用いて複数の変調信号を出力可能なように記憶する記憶回路と、前記波形形状データと、入力される階調データとに基づいて、前記変調信号を生成する回路と、を有する変調回路。【選択図】  図１
2006047997.tif 000002
【特許請求の範囲】
【請求項１】
変調信号を出力する変調回路であって、
所定の波高値に制御される部分を有する変調信号における前記部分の時間幅を決定する波形形状データを、該波形形状データを用いて複数の変調信号を出力可能なように記憶する記憶回路と、
前記波形形状データと、入力される階調データとに基づいて、前記変調信号を生成する回路と、
を有する変調回路。
【請求項２】
前記波形形状データが、他の波高値から前記所定の波高値に遷移させる制御を開始するタイミングを規定するためのデータと、前記所定の波高値から他の波高値に遷移させる制御を開始するタイミングを規定するためのデータとを少なくとも含んでいる
請求項１記載の変調回路。
【請求項３】
前記波形形状データが、前記階調データによって規定されるタイミングであって、他の波高値から前記所定の波高値に遷移させる制御を開始するタイミング、からの前記部分の時間幅を規定するデータを含んでいる
請求項１または２記載の変調回路。
【請求項４】
前記波形形状データは、値の異なる複数の階調データに対応する変調信号であって、それぞれが前記所定の波高値に制御される部分を有する複数の変調信号の、該部分の時間幅を決定するために参照される請求項１に記載の変調回路。
【請求項５】
前記階調データが、前記変調信号のいずれかの部分の波高値を立ち下げる制御を開始するタイミングを規定するデータを含んでいる
ことを特徴とする請求項１乃至３のいずれか１項記載の変調回路。
【請求項６】
前記変調信号の波形が、階段形状に制御される部分を有し、
前記波形形状データが、前記階段形状に制御される部分の形状を決定する情報を含んでいる
請求項１乃至５のいずれか１項記載の変調回路。
【請求項７】
駆動回路であって、
請求項１乃至６のいずれかに記載の変調回路と、
入力信号を前記階調データに変換するデータ出力回路と、
を有しており、
前記変調回路と前記データ出力回路とが、互いに異なる基板上に設けられている
駆動回路。
【請求項８】
記憶回路を有する変調回路において、前記記憶回路に、複数の変調信号の生成に用いる波形形状データを記憶するステップと、
前記変調回路において、互いに異なる値を有する複数の階調データにそれぞれ対応する前記複数の変調信号を順次生成するステップと、
を有しており、
前記複数の変調信号の生成のために、前記記憶回路に記憶している同一の波形形状データを用いる変調信号の生成方法。
【請求項９】
変調信号を出力する変調回路であって、
所定の値を有する階調データである第１の階調データに対応する変調信号であって、
該変調信号の波形のうちの最大の波高値に制御される部分の波高値が、この変調回路が変調信号の波高値として出力し得る波高値のうちの最低の波高値である波高値Ｖｋに制御される第１の変調信号と、
前記所定の値よりも１大きい値を有する階調データである第２の階調データに対応する変調信号であって、
波高値がＶｋに制御される第１の部分と、波高値がＶｋ＋１（ここでＶｋ＜Ｖｋ＋１）に制御される第２の部分とを有しており、該第２の部分はこの変調信号の波形の先端以外かつ後端以外に位置しており、前記第１の部分の時間幅は前記第１の変調信号において波高値がＶｋに制御される前記部分の時間幅以上である第２の変調信号と、
を出力する変調回路。
【請求項１０】
前記第２の階調データの値を１ずつ増やした値を有する複数の階調データのそれぞれに対応する変調信号の波形が、前記第２の変調信号の波形の前記波高値Ｖｋ＋１に制御される部分の時間幅を、時間幅制御の単位時間ずつ順次増やした形状を有する請求項９に記載の変調回路。
【請求項１１】
変調信号を出力する出力方法であって、
所定の値を有する階調データである第１の階調データに対応する変調信号であって、
該変調信号の波形のうちの最大の波高値に制御される部分の波高値が、この変調回路が変調信号の波高値として出力し得る波高値のうちの最低の波高値である波高値Ｖｋに制御される第１の変調信号を出力するステップと、
前記所定の値よりも１大きい値を有する階調データである第２の階調データに対応する変調信号であって、
波高値がＶｋに制御される第１の部分と、波高値がＶｋ＋１（ここでＶｋ＜Ｖｋ＋１）に制御される第２の部分とを有しており、該第２の部分はこの変調信号の波形の先端以外かつ後端以外に位置しており、前記第１の部分の時間幅は前記第１の変調信号において波高値がＶｋに制御される前記部分の時間幅以上である第２の変調信号を出力するステップと、
を有する出力方法。
【請求項１２】
請求項１乃至６又は９、１０のいずれか１項記載の変調回路と、
複数の走査配線と、
前記変調回路から変調信号が供給される複数の変調配線と、
前記複数の走査配線および前記複数の変調配線によってマトリックス接続される複数の表示素子とを有する
画像表示装置。
【請求項１３】
請求項１２記載の画像表示装置と、
テレビジョン放送信号を選択可能なチューナとを有し、
前記チューナから出力される信号に基づいて画像表示が実行される
テレビジョン装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、変調回路、駆動回路および出力方法に関する。特に、マトリクス駆動型駆動装置の駆動回路およびその駆動方法に適用して好適なものである。
【背景技術】
【０００２】
従来技術として、特許文献１には、パルス幅変調と振幅変調とを組み合わせた変調方式が開示されている。また、この文献には、波形の立ち上がりと立ち下がりが階段形状になる構成が開示されている。
【０００３】
また、特許文献２には、Ｖ１４波形と称する階段状の部分を持つ波形を発生させる構成において、立ち下がり波形形状を「ＪＢｉｔ」によって指定する構成が開示されている。
【特許文献１】特開２００３−１７３１５９号公報
【特許文献２】特願２００３−３１６３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特定の波形設定条件で出力信号の波形を設定できる構成が望まれている。
【０００５】
本願発明は、出力信号の波形を、所定の条件に基づいて好適に設定できる構成を実現することを目的とする。
【課題を解決するための手段】
【０００６】
本願に係わる発明の第一の態様は以下のように構成される。即ち、
変調信号を出力する変調回路であって、
所定の波高値に制御される部分を有する変調信号における前記部分の時間幅を決定する波形形状データを、該波形形状データを用いて複数の変調信号を出力可能なように記憶する記憶回路と、
前記波形形状データと、入力される階調データとに基づいて、前記変調信号を生成する回路と、
を有する変調回路、である。
【０００７】
またこの構成において、前記波形形状データが、他の波高値から前記所定の波高値に遷移させる制御を開始するタイミングを規定するためのデータと、前記所定の波高値から他の波高値に遷移させる制御を開始するタイミングを規定するためのデータとを少なくとも含んでいる構成を好適に採用できる。
【０００８】
また、前記波形形状データが、前記階調データによって規定されるタイミングであって、他の波高値から前記所定の波高値に遷移させる制御を開始するタイミング、からの前記部分の時間幅を規定するデータを含んでいる構成を好適に採用できる。
【０００９】
また、前記波形形状データは、値の異なる複数の階調データに対応する変調信号であって、それぞれが前記所定の波高値に制御される部分を有する複数の変調信号の、該部分の時間幅を決定するために参照される構成を好適に採用できる。
【００１０】
また前記階調データが、前記変調信号のいずれかの部分の波高値を立ち下げる制御を開始するタイミングを規定するデータを含んでいる構成を好適に採用できる。
【００１１】
変調信号がその変調信号が取る波高値のうちの最大の波高値を持つように制御されている状態から他の波高値を持つようにする制御を開始するタイミングを規定するデータを含んでいる構成を好適に採用できる。
【００１２】
なお、波形形状データに基づく制御は、値の異なる階調データのそれぞれに対応する変調信号を生成するにあたって、共通に行うことができる制御であると好適である。具体的には、ある波高値に遷移させる制御を開始するタイミングであって、階調データの有する情報のうちの少なくとも一部を用いることなく決定できるタイミングを規定するために波形形状データを用いる制御を行う構成を好適に採用できる。また、ある波高値に遷移させる制御を開始するタイミングであって、階調データを参照して決定すべきタイミングを規定するために階調データを用いる制御を行う構成を好適に採用できる。また、ある波高値に制御する部分を変調信号に与えるか否かを規定するために階調データを用いる制御を行う構成を好適に採用できる。
【００１３】
また、前記変調信号の波形が、階段形状に制御される部分を有し、
前記波形形状データが、前記階段形状に制御される部分の形状を決定する情報を含んでいる構成を好適に採用できる。
【００１４】
なお本願は、変調回路を含む駆動回路の発明の態様として以下の構成を開示する。即ち、
前述の変調回路と、
入力信号を前記階調データに変換するデータ出力回路と、
を有しており、前記変調回路と前記データ出力回路とが、互いに異なる基板上に設けられている駆動回路、である。
【００１５】
変調回路で用いる階調データは、波高値を設定するためのデータと、時間幅（特には変調信号の波形においてその波形のうちの最大波高値に制御される部分の時間幅）を設定するためのデータに分けられている構成が好適である。そこで入力される階調データを変調回路で用いるのに適した形態の階調データに変換するデータ出力回路を設ける構成を好適に採用できる。そしてデータ出力回路と変調回路とは別の基板上に設ける構成を好適に採用できる。別の基板にデータを送信するにあたっては、データをそのままパラレル転送すると必要な配線数が増大してしまう。データ出力回路と変調回路との間でパラレルシリアル変換を行って、配線数を減らす構成を好適に採用できる。なお、パラレルシリアル変換とは変換前の並列数をより少ない並列数（１を含む）に減らす変換のことを言う。
【００１６】
また本願は、変調信号の生成方法の発明の態様として以下の構成を開示する。即ち、
記憶回路を有する変調回路において、前記記憶回路に、複数の変調信号の生成に用いる波形形状データを記憶するステップと、
前記変調回路において、互いに異なる値を有する複数の階調データにそれぞれ対応する前記複数の変調信号を順次生成するステップと、
【００１７】
を有しており、
前記複数の変調信号の生成のために、前記記憶回路に記憶している同一の波形形状データを用いる変調信号の生成方法、である。
【００１８】
また本願は、変調信号を出力する変調回路の構成として以下を開示する。即ち、
変調信号を出力する変調回路であって、
所定の値を有する階調データである第１の階調データに対応する変調信号であって、
該変調信号の波形のうちの最大の波高値に制御される部分の波高値が、この変調回路が変調信号の波高値として出力し得る波高値のうちの最低の波高値である波高値Ｖｋに制
御される第１の変調信号と、
前記所定の値よりも１大きい値を有する階調データである第２の階調データに対応する変調信号であって、
波高値がＶｋに制御される第１の部分と、波高値がＶｋ＋１（ここでＶｋ＜Ｖｋ＋１）に制御される第２の部分とを有しており、該第２の部分はこの変調信号の波形の先端以外かつ後端以外に位置しており、前記第１の部分の時間幅は前記第１の変調信号において波高値がＶｋに制御される前記部分の時間幅以上である第２の変調信号と、
を出力する変調回路、である。
【００１９】
またこの構成において、前記第２の階調データの値を１ずつ増やした値を有する複数の階調データのそれぞれに対応する変調信号の波形が、前記第２の変調信号の波形の前記波高値Ｖｋ＋１に制御される部分の時間幅を、時間幅制御の単位時間ずつ順次増やした形状を有するようにすると好適である。
【００２０】
また本願は変調信号を出力する出力方法の発明として以下を開示する。すなわち、
変調信号を出力する出力方法であって、
所定の値を有する階調データである第１の階調データに対応する変調信号であって、
該変調信号の波形のうちの最大の波高値に制御される部分の波高値が、この変調回路が変調信号の波高値として出力し得る波高値のうちの最低の波高値である波高値Ｖｋに制御される第１の変調信号を出力するステップと、
前記所定の値よりも１大きい値を有する階調データである第２の階調データに対応する変調信号であって、
波高値がＶｋに制御される第１の部分と、波高値がＶｋ＋１（ここでＶｋ＜Ｖｋ＋１）に制御される第２の部分とを有しており、該第２の部分はこの変調信号の波形の先端以外かつ後端以外に位置しており、前記第１の部分の時間幅は前記第１の変調信号において波高値がＶｋに制御される前記部分の時間幅以上である第２の変調信号を出力するステップと、
を有する出力方法、である。
【００２１】
また本願は、画像表示装置の発明として以下の構成を開示する。即ち、
上述の変調回路と、
複数の走査配線と、
前記駆動回路から変調信号が供給される複数の変調配線と、
前記複数の走査配線および前記複数の変調配線によってマトリックス接続される複数の表示素子とを有する
画像表示装置である。
【００２２】
またこの画像表示装置と、テレビジョン放送信号を選択可能なチューナとを有し、
前記チューナから出力される信号に基づいて画像表示が実行されるテレビジョン装置も開示している。
【発明の効果】
【００２３】
本願発明によれば、出力信号の波形を、所定の条件に基づいて好適に設定できる構成を実現できる。
【発明を実施するための最良の形態】
【００２４】
以下、この発明の一実施形態による駆動回路について図面を参照しながら説明する。なお、以下の一実施形態の全図においては、同一または対応する部分には同一の符号を付す。図１に、この一実施形態による画像表示装置を示す。
【００２５】
図１に示す画像表示装置は、表示素子１００３と該表示素子をマトリックス接続する走査配線１００１と変調配線１００２とを有するマルチ電子源１を有する。図１では不明瞭な記載になるのを避けるため、一部の表示素子、一部の走査配線、一部の変調配線の見を示している。表示素子は電子放出素子やＥＬ素子など種々のものを用いることができる。本実施形態では電子放出素子である表面伝導型放出素子を用いている。この電子源に対向させて電子の照射により発光する蛍光体を設け、その発光により画像を形成する構成としている。さらにこの電子源１を駆動する、この一実施形態による駆動回路は、変調回路２、走査回路３、データ出力回路を構成するタイミング発生回路４、データ変換回路５、パラレル／シリアル変換回路６、マルチ電源回路７および走査電源回路８を有して構成される。この駆動回路は、画像表示装置における画像表示部の一部を構成する。そして、例えば、画像表示部をコントローラと駆動回路とに分ける必要がある場合には、データ出力回路と変調回路とは、互いに異なる基板上に設けられる。
【００２６】
変調回路２は、マルチ電子源１の変調配線である列方向配線に接続されている。この変調回路２は、変調データ（輝度階調データ）に応じてマルチ電子源１に変調信号を入力する回路である。階調データである変調データは、ＰＨＭデータとＰＷＭデータとがそれぞれ、パラレル／シリアル変換回路６によりシリアル変換されたデータである。一つの階調データは、走査回路が出力する走査信号によって一つの表示素子が連続して選択されている状態に対応する変調信号を発生するために用いる情報のことを示す。例えば変調信号の波高値を設定するためのデータであるＰＨＭデータが２ビットであり、時間幅を設定するためのデータであるＰＷＭデータが１０ビットである場合は、一つの階調データは１２ビットの情報ということになる。変調回路２は、パラレル／シリアル変換回路６から入力された変調データに基づいて変調した変調信号を、複数の電子源にそれぞれ接続する変調配線である列方向配線に与える、変調手段として機能する。
【００２７】
走査回路３は、マルチ電子源１の走査配線である行方向配線に接続されており、走査信号を各走査配線に印加する回路である。変調回路２からの変調信号の出力と、走査回路からの走査信号の出力は同期して行われる。走査回路によって、一般的には、一行ずつ順次行選択する線順次走査が行われる。しかし、走査回路３の動作はこれに限定されるものではなく、飛び越し走査や複数行を選択したり面状に選択したりすることも可能である。すなわち、走査回路３は、マルチ電子源１に含まれる複数電子源のうち駆動対象となる複数の電子源が接続される行方向配線に対して所定時間に選択電位を与え、それ以外の時間に非選択電位を与えて、行選択をする選択手段として機能する。
【００２８】
タイミング発生回路４は、タイミング信号を発生する回路である。タイミング信号は、変調回路２、走査回路３、データ変換回路５およびパラレル／シリアル変換回路６のそれぞれの回路のタイミングを制御する制御データである。
【００２９】
データ変換回路５は、外部からマルチ電子源１の輝度階調制御する輝度階調データを変調回路２に適した駆動波形データフォーマットを有する階調データに変換するデータ変換を行う回路である。
【００３０】
パラレル／シリアル変換回路６は、データ変換回路５から出力された輝度階調データをＰＨＭデータおよびＰＷＭデータごとにそれぞれパラレルデータをシリアルデータに変換する回路である。
【００３１】
マルチ電源回路７は、複数の電源値を出力可能に構成された電源回路であり、変調回路２を制御するための回路である。マルチ電源回路７は、一般的に電圧源回路であるが、必ずしもこれに限定されるものではない。
【００３２】
走査電源回路８は、複数の電源値を出力する電源回路であり、走査回路３を制御する回路である。走査電源回路８は、一般的には電圧源回路であるが、必ずしもこれに限定されるものではない。
【００３３】
次に、変調回路２について説明する。図２に、変調回路２の内部構成を示す。図２に示すように、変調回路２は、シフトレジスタ９、ＰＷＭ回路１０および出力段回路１１を有して構成されている。
【００３４】
シフトレジスタ９には、パラレル／シリアル変換回路６によりシリアル変換されたＰＨＭシリアルデータおよびＰＷＭシリアルデータが入力される。また、シフトレジスタ９によりマルチ電子源１の列方向配線に応じた変調データである、ＰＨＭパラレルデータおよびＰＷＭパラレルデータが転送される。
【００３５】
ＰＷＭ回路１０には、シフトレジスタ９から、上記のＰＨＭパラレルデータおよびＰＷＭパラレルデータが入力される。そして、ＰＷＭ回路１０により、出力段回路１１のそれぞれの出力電圧に応じた出力が発生される。
【００３６】
また、シフトレジスタ９およびＰＷＭ回路１０には、シフトレジスタ９およびＰＷＭ回路１０の制御を行うためのタイミング信号が、タイミング発生回路４から入力される。出力段回路１１は、マルチ電源回路７に接続され、後述する駆動波形を有した変調信号を出力する回路である。図３に、シフトレジスタ９の内部構成を示す。また、図４に、図２に示すＰＷＭ回路１０として、列方向配線の１本当たりに備わる回路構成の一例を示す。また、図５に、図２に示す出力段回路１１における列方向配線の１本当たりに備わる回路の一例を示す。図５に示す出力段回路１１には、ＰＷＭ回路１０からの信号ＴＶ１、ＴＶ２、ＴＶ３、ＴＶ４が入力される。
【００３７】
信号ＴＶ１、ＴＶ２、ＴＶ３、ＴＶ４は、一つの変調信号を生成する際に、変調信号の各部分が有するべき波高値を設定するための信号である。具体的には信号ＴＶ１がオン状態になることによって、変調信号の波高値の立ち上げが開示される。具体的には変調配線の基準電位レベル（ここではグランドレベル）から、波高値Ｖ１への遷移の制御がＴＶ１がオンになることによって開始される。続いて、必要に応じて（必要か否かは階調データによって決まる）信号ＴＶ２がオン状態になることによって、変調信号の波高値がＶ１に制御されている状態から波高値Ｖ２に制御される状態への遷移が開始される。更に続いて、必要に応じて（必要か否かは階調データによって決まる）信号ＴＶ３がオン状態になることによって、変調信号の波高値がＶ２に制御されている状態から波高値Ｖ３に制御される状態への遷移が開始される。更に続いて、必要に応じて（必要か否かは階調データによって決まる）信号ＴＶ４がオン状態になることによって、変調信号の波高値がＶ３に制御されている状態から波高値Ｖ４に制御される状態への遷移が開始される。
【００３８】
一方ＴＶ４がオフになることによって、波高値が波高値Ｖ４に制御されている状態から波高値Ｖ３に制御される状態への遷移が開始される。続いてＴＶ３がオフになることによって、波高値が波高値Ｖ３に制御されている状態から波高値Ｖ２に制御される状態への遷移が開始される。続いてＴＶ２がオフになることによって、波高値が波高値Ｖ２に制御されている状態から波高値Ｖ１に制御される状態への遷移が開始される。続いてＴＶ１がオフになることによって、波高値が波高値Ｖ１に制御されている状態から基準レベルに制御される状態への遷移が開始される。変調信号の波高値は、各遷移の制御が開始された後、回路構成や電子源の構成によって決まる遷移時間を経由して目標とする波高値に近づき、次の遷移が開始されるまで目標とする波高値の近傍で維持される。
【００３９】
なお、信号の立ち上げとは、信号レベルをより大きいエネルギーを伝達できるレベルに
変更することをいう。信号の立ち下げは、信号レベルをより小さいエネルギーを伝達するレベル（基準レベルを含む）に変更することを言う。従って、走査信号のレベルに対して変調信号の電位を低くすることで伝達するエネルギーを大きくする構成においては、信号の立ち上げは信号の電位を低くすることによって行うことになる。波高値の遷移についてもＶ１からＶ２へ、Ｖ２からＶ３へ、Ｖ３からＶ４へ電位を下げていくことになる。この場合も波高値としてみると、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を満たすことになる。
【００４０】
図３に示すように、シフトレジスタ９は、複数の制御回路１２および複数の記憶回路１３を有して構成される。この一実施形態においては、Ｄフリップフロップ回路、ＲＳフリップフロップ回路およびアンドゲート回路を用いた構成を例に説明する。ただし、制御回路１２および記憶回路１３の構成は、これに限定されるものではない。
【００４１】
第１の記憶回路１３ａには、パラレル／シリアル変換回路６でシリアル変換されたＰＨＭシリアルデータが入力される。そして、この第１の記憶回路１３ａにより、マルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータが転送される。
【００４２】
また、第２の記憶回路１３ｂには、パラレル／シリアル変換回路６でシリアル変換されたＰＷＭシリアルデータが入力される。そして、この第２の記憶回路１３ｂにより、マルチ電子源１の列方向配線に応じた変調データであるＰＷＭパラレルデータが転送される。
【００４３】
また、制御回路１２には、タイミング発生回路４において発生されたタイミング信号の１つであるシフトスタートパルスとシフトクロックとが入力される。また、制御回路１２により、記録制御信号が発生される。記録制御信号は、マルチ電子源１の列方向配線に応じた変調データであるＰＨＭシリアルデータおよびＰＷＭデータを、第１の記憶回路１３ａおよび第２の記憶回路１３ｂに記録するための制御信号である。
【００４４】
この制御回路１２が発生した記録制御信号に応じて、ＰＨＭシリアルデータが第１の記憶回路１３ａに記録されるとともに、ＰＷＭシリアルデータが第２の記憶回路１３ｂに記録される。
【００４５】
第１の記憶回路１３ａおよび第２の記憶回路１３ｂから出力されるデータは、パラレルに構成されており、マルチ電子源１の列方向配線に応じてＰＷＭ回路１０に出力される。
【００４６】
次に、図４、図７、図８を用いて、ＰＷＭ回路１０について説明する。なお、図４、図７、図８に示すＰＷＭ回路１０は、あくまで一例であり、必ずしもこの回路構成に限定されるものではない。
【００４７】
本実施形態においては、２つの異なる動作モードで変調信号を発生できるように構成している。いずれの動作モードにおいても、予め波形形状データをＰＷＭ回路１０が有する記憶回路に記憶させ、該波形形状データと、順次入力されてくる階調データであるＰＷＭデータおよびＰＨＭデータとを用いて変調信号の波形を決定する。
【００４８】
第１の動作モード（以下では通常駆動とも称する）における変調信号の波高値を設定するための信号ＴＶ１からＴＶ４を生成する回路を図４に示す。
【００４９】
図４に示す回路は、ラッチ回路として、ＰＷＭパラレルデータ用ラッチ回路１４およびＰＨＭパラレルデータ用ラッチ回路１５を有している。また、このＰＷＭ回路１０には、カウンタ関連の回路として、カウンタ回路１６およびカウンタクリア信号発生回路１７が設けられている。なお、この一実施形態においては、カウンタクリア信号発生回路１７は
、Ｄフリップフロップ回路とＸＯＲ回路とを用いて構成されている。ただし、カウンタクリア信号発生回路１７のこのような回路構成は、あくまでも一例であり、必ずしもこの回路構成に限定されるものではない。
【００５０】
また、デコード回路として、ＰＨＭデータデコード回路１８および初期データセット信号デコード回路１９が設けられている。また、記憶回路として、Ｖ１スタートデータ記憶回路２０、Ｖ２スタートデータ記憶回路２１、Ｖ３スタートデータ記憶回路２２、Ｖ４スタートデータ記憶回路２３、Ｖ１エンドデータ記憶回路２４、Ｖ２エンドデータ記憶回路２５、Ｖ３エンドデータ記憶回路２６、およびＶ４エンドデータ記憶回路２７が設けられている。
【００５１】
また、エンドデータ選択回路として、Ｖ１エンドデータ選択回路２８、Ｖ２エンドデータ選択回路２９、Ｖ３エンドデータ選択回路３０、およびＶ４エンドデータ選択回路３１を有する。また、データ比較回路として、Ｖ１スタートデータ比較器３２、Ｖ２スタートデータ比較器３３、Ｖ３スタートデータ比較器３４、Ｖ４スタートデータ比較器３５、Ｖ１エンドデータ比較器３６、Ｖ２エンドデータ比較器３７、Ｖ３エンドデータ比較器３８およびＶ４エンドデータ比較器３９を有している。
【００５２】
また、信号ＴＶ１からＴＶ４をそれぞれ発生するパルス幅規定タイミング信号発生回路として、Ｖ１パルス幅発生回路４０、Ｖ２パルス幅発生回路４１、Ｖ３パルス幅発生回路４２およびＶ４パルス幅発生回路４３を有している。
【００５３】
次に、以上のように構成されたこの一実施形態による構成について、詳細に説明する。
【００５４】
まず、ＰＷＭパラレルデータ用ラッチ回路１４は、シフトレジスタ９内の第２の記憶回路１３ｂに記録されたマルチ電子源１の列方向配線に応じた変調データであるＰＷＭパラレルデータを、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号のタイミングに応じてラッチするための回路である。
【００５５】
また、ＰＨＭパラレルデータ用ラッチ回路１５は、シフトレジスタ９内の第１の記憶回路１３ａに記録されたマルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータを、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号のタイミングに応じてラッチするための回路である。
【００５６】
また、カウンタ回路１６は、タイミング発生回路４により発生されたタイミング信号の一つであるＰＷＭクロックと、カウンタクリア信号発生回路１７により発生されたカウンタクリア信号とに基づいて、内部タイミングを規定するカウントデータを、Ｖ１スタートデータ比較器３２、Ｖ２スタートデータ比較器３３、Ｖ３スタートデータ比較器３４、Ｖ４スタートデータ比較器３５、Ｖ１エンドデータ比較器３６、Ｖ２エンドデータ比較器３７、Ｖ３エンドデータ比較器３８およびＶ４エンドデータ比較器３９に出力するための回路である。
【００５７】
また、カウンタクリア信号発生回路１７は、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号とＰＷＭクロックとから、内部タイミングを規定するカウンタのクリア信号を発生するための回路である。
【００５８】
ＰＨＭデータデコード回路１８は、ＰＨＭパラレルデータ用ラッチ回路１５によってラッチされたＰＨＭパラレルデータに応じて、Ｖ１エンドデータ選択回路２８、Ｖ２エンドデータ選択回路２９およびＶ３エンドデータ選択回路３０の選択信号を発生するデコード回路である。
【００５９】
この一実施形態においては、２ビットのＰＨＭパラレルデータに応じて４本の選択信号が発生される。すなわち、ＰＨＭデータ＝”００”の場合には、Ｖ１エンドデータ選択回路２８の選択信号に”１”が入力され、そのほかの選択回路の選択信号は”０”となる。ここで、”００”は、バイナリ表示の数値を示す。また、ＰＨＭデータ＝”０１”の場合は、Ｖ２エンドデータ選択回路２９の選択信号に”１”が入力され、他の選択回路の選択信号は、”０”となる。また、ＰＨＭデータ＝”１０”の場合は、Ｖ３エンドデータ選択回路３０の選択信号に”１”が入力され、他の選択回路の選択信号は”０”となる。ＰＨＭデータ＝”１１”の場合は、Ｖ４エンドデータ選択回路３１の選択信号に”１”が入力され、他の選択回路の選択信号は”０”となる。
【００６０】
また、ＰＷＭ回路１０における初期データセット信号デコード回路１９は、初期データセット信号に応じて、波形形状データを記憶する記憶回路であるＶ１スタートデータ記憶回路２０、Ｖ２スタートデータ記憶回路２１、Ｖ３スタートデータ記憶回路２２、Ｖ４スタートデータ記憶回路２３、Ｖ１エンドデータ記憶回路２４、Ｖ２エンドデータ記憶回路２５、Ｖ３エンドデータ記憶回路２６およびＶ４エンドデータ記憶回路２７に対して、波形形状データを記憶させるタイミングを指定する回路である。具体的には、波形形状データは階調データと同様にこれらの記憶回路に送られてくるので、該波形形状データを階調データと区別し、送られてきたデータを波形形状データとして記憶できるように、波形形状データが贈られてくるタイミングをデコード回路１９によって各記憶回路に指定している。すなわち、デコード回路１９は各記憶回路に入力されたデータを波形形状データとして書き込ませるための書き込み信号を発生する。初期データセット信号とは、タイミング発生回路４において発生されたタイミング信号の一つである。上記の書き込み信号とは、ＰＷＭパラレルデータ用ラッチ回路１４によってラッチされたＰＷＭデータを波形形状データとして記録するための信号である。
【００６１】
この一実施形態においては、３ビットの初期データセット信号に応じて８本の選択信号が発生される。
【００６２】
すなわち、初期データセット信号＝”０００”の場合、Ｖ１スタートデータ記憶回路２０の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、基準レベルから波高値Ｖ１への遷移を開始するためのタイミングを規定するのに用いる波形形状データとしてＶ１スタートデータ記憶回路２０に記録される。
【００６３】
初期データセット信号＝”００１”の場合、Ｖ２スタートデータ記憶回路２１の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、波高値Ｖ１に制御されている状態から波高値Ｖ２への遷移を開始するためのタイミングを規定するのに用いる波形形状データとしてＶ２スタートデータ記憶回路２１に記録される。
【００６４】
初期データセット信号＝”０１０”の場合、Ｖ３スタートデータ記憶回路２２の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、波高値Ｖ２に制御されている状態から波高値Ｖ３への遷移を開始するためのタイミングを規定するのに用いる波形形状データとしてＶ３スタートデータ記憶回路２２に記録される。
【００６５】
初期データセット信号＝”０１１”の場合、Ｖ４スタートデータ記憶回路２３の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、波高値Ｖ３に制御されている状態から波高値Ｖ４への遷移を開始するためのタ
イミングを規定するのに用いる波形形状データとしてＶ４スタートデータ記憶回路２３に記録される。
【００６６】
初期データセット信号＝”１００”の場合、Ｖ１エンドデータ記憶回路２４の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、波高値Ｖ１に制御されている状態から基準レベルへの遷移を開始するためのタイミングを規定するのに用いる波形形状データとしてＶ１エンドデータ記憶回路２４に記録される。
【００６７】
初期データセット信号＝”１０１”の場合、Ｖ２エンドデータ記憶回路２５の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、波高値Ｖ２に制御されている状態から波高値Ｖ１への遷移を開始するためのタイミングを規定するのに用いる波形形状データとしてＶ２エンドデータ記憶回路２５に記録される。
【００６８】
初期データセット信号＝”１１０”の場合、Ｖ３エンドデータ記憶回路２６の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、波高値Ｖ３に制御されている状態から波高値Ｖ２への遷移を開始するためのタイミングを規定するのに用いる波形形状データとしてＶ３エンドデータ記憶回路２６に記録される。
【００６９】
初期データセット信号＝”１１１”の場合、Ｖ４エンドデータ記憶回路２７の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータが、波高値Ｖ４制御されている状態から波高値Ｖ３への遷移を開始するためのタイミングを規定するのに用いる波形形状データとしてＶ４エンドデータ記憶回路２７に記録される。
【００７０】
そして、これらの波形形状データとしてのＰＷＭデータが記録されるデータ記憶回路２０〜２７に、装置起動時を含む画像非表示期間中に、輝度階調値データとして、後述する駆動波形を形成するためのパラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）が順次転送される。これにより、データ記憶回路２０〜２７に、立ち上がりのタイミングデータおよび立ち下がりのタイミングデータであるパラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）が記録される。これら波形形状データは、後述の比較器３２乃至３９によってカウンタ１６が出力するカウント値と比較されるデータである。すなわち、比較器が、波形形状データとカウント値が一致したときに出力信号レベルを反転させることで、波形形状データに応じたタイミングの規定が可能になっている。
【００７１】
また、ＰＷＭ回路１０におけるＶ１エンドデータ選択回路２８は、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータとＶ１エンドデータ記憶回路２４に記録されたＶ１エンドデータとのいずれかを選択する選択回路である。この選択は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により実行される。
【００７２】
また、Ｖ２エンドデータ選択回路２９は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータと、Ｖ２エンドデータ記憶回路２５に記録されたＶ２エンドデータとのいずれかを選択する選択回路である。
【００７３】
同様に、Ｖ３エンドデータ選択回路３０は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路１４によってラッチされたＰＷＭデータとＶ３エンドデータ記憶回路２６に記録されたＶ３エンドデータとのいずれかを選択する選択回路である。
【００７４】
また、同様に、Ｖ４エンドデータ選択回路３１は、ＰＨＭデータデコード回路１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路１４によりラッチされたＰＷＭデータとＶ４エンドデータ記憶回路２７に記録されたＶ４エンドデータとのいずれかを選択する選択回路である。
【００７５】
これらＶ１乃至Ｖ４エンドデータ選択回路２８乃至３１を設けることで、波高値の遷移を開始させるタイミングを階調データに基づいて設定する部分、すなわち、変調信号が階調データによって要求される最大波高値の部分の時間幅については、波形形状データではなく階調データによって規定できるようになっている。具体的には、ある階調データに対応する変調信号が波高値Ｖ４まで必要とする変調信号であれば、波高値Ｖ４に制御されている状態から信号を立ち下げるタイミング（波高値Ｖ３への遷移を開始するタイミング）については階調データによって規定されるように構成されている。その他の波高値遷移については波形形状データに従うタイミングで開始される。またある階調データに対応する変調信号が波高値Ｖ３まで必要とする変調信号（この変調信号における最大波高値はＶ３であり、波高値Ｖ４は必要としない）であれば、波高値Ｖ３に制御されている状態から波高値Ｖ２への遷移を開始するタイミングについては階調データによって規定されるように構成されている。その他の波高値遷移については波形形状データに従うタイミングで開始される。
【００７６】
また、Ｖ１スタートデータ比較器３２は、Ｖ１スタートデータ記憶回路２０に記録されたＶ１スタートデータと、内部タイミングを規定するカウンタ回路１６のカウントデータとが一致したときに、Ｖ１スタートパルスを発生するための比較器である。Ｖ２スタートデータ比較器３３は、Ｖ２スタートデータ記憶回路２１に記録されたＶ２スタートデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ２スタートパルスを発生するための比較器である。Ｖ３スタートデータ比較器３４は、Ｖ３スタートデータ記憶回路２２に記録されたＶ３スタートデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ３スタートパルスを発生する比較器である。Ｖ４スタートデータ比較器３５は、Ｖ４スタートデータ記憶回路２３に記録されたＶ４スタートデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ４スタートパルスを発生する比較器である。この構成によって、波形形状データであるＶ１スタートデータ乃至Ｖ４スタートデータを用いて変調信号の立ち上がりの階段形状部分を規定することができる。
【００７７】
また、Ｖ１エンドデータ比較器３６は、Ｖ１エンドデータ選択回路２８により選択されたＶ１エンドデータまたはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ１エンドパルスを発生する比較器である。Ｖ２エンドデータ比較器３７は、Ｖ２エンドデータ選択回路２９により選択されたＶ２エンドデータもしくはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ２エンドパルスを発生する比較器である。Ｖ３エンドデータ比較器３８は、Ｖ３エンドデータ選択回路３０により選択されたＶ３エンドデータまたはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ３エンドパルスを発生する比較器である。Ｖ４エンドデータ比較器３９は、Ｖ４エンドデータ選択回路３１により選択されたＶ４エンドデータまたはＰＷＭデータと、カウンタ回路１６のカウントデータとが一致したときに、Ｖ４エンドパルスを発生する比較器である。
【００７８】
また、Ｖ１パルス幅発生回路４０は、パルス幅波形ＴＶ１を出力するＰＷＭ回路である。パルス幅波形ＴＶ１は、Ｖ１スタートデータ比較器３２において発生されたＶ１スタートパルスで立ち上がり、Ｖ１エンドデータ比較器３６において発生されたＶ１エンドパルスで立ち下がる波形である。
【００７９】
また、Ｖ２パルス幅発生回路４１は、パルス幅波形ＴＶ２を出力するＰＷＭ回路である。パルス幅波形ＴＶ２は、Ｖ２スタートデータ比較器３３において発生されたＶ２スタートパルスで立ち上がり、Ｖ２エンドデータ比較器３７において発生されたＶ２エンドパルスで立ち下がる波形である。
【００８０】
また、Ｖ３パルス幅発生回路４２は、パルス幅波形ＴＶ３を出力するＰＷＭ回路である。このパルス幅波形ＴＶ３は、Ｖ３スタートデータ比較器３４において発生されたＶ３スタートパルスで立ち上がり、Ｖ３エンドデータ比較器３８において発生されたＶ３エンドパルスで立ち下がる波形である。
【００８１】
また、Ｖ４パルス幅発生回路４３は、パルス幅波形ＴＶ４を出力するＰＷＭ回路である。Ｖ４スタートデータ比較器３５において発生されたＶ４スタートパルスで立ち上がり、Ｖ４エンドデータ比較器３９において発生されたＶ４エンドパルスで立ち下がるパルス幅波形である。
【００８２】
なお、この一実施形態においては、ＰＷＭ回路４０乃至４３として、ＲＳフリップフロップ回路における、セット入力にスタートパルスを入力し、リセット入力にエンドパルスを入力する回路を採用しているが、必ずしもこのような構成に限定されるものではない。
【００８３】
また、図５に示すように、出力段回路１１における電位Ｖ１〜Ｖ４は、０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４であり、それぞれＰＷＭ出力波形ＴＶ１，ＴＶ２，ＴＶ３およびＴＶ４に対応して出力される。また、トランジスタＱ１，Ｑ２，Ｑ３およびＱ４は、オンすることによりそれぞれ電位Ｖ１〜Ｖ４を出力端子ＯＵＴＰＵＴに出力可能に構成されている。なお、トランジスタＱ１〜Ｑ４は、各電位毎に複数のトランジスタで構成することも可能である。
【００８４】
次に、以上のように構成された変調回路２の出力端子ＯＵＴＰＵＴから出力される駆動波形について、図６を参照しつつ説明する。
【００８５】
図６Ａに、階調データであるＰＨＭデータ＝”１１”の場合において、電位Ｖ１〜Ｖ４を用いた駆動波形を示す。図６Ａに示すように、電位Ｖ１の立ち上がり位置については、Ｖ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定される。また、電位Ｖ２の立ち上がり位置は、Ｖ２スタートデータ記憶回路２１に記憶されたＶ２スタートデータにより規定される。また、電位Ｖ３の立ち上がり位置は、Ｖ３スタートデータ記憶回路２２に記憶されたＶ３スタートデータにより規定され、電位Ｖ４の立ち上がり位置がＶ４スタートデータ記憶回路２３に記憶されたＶ４スタートデータにより規定される。
【００８６】
他方、電位Ｖ１の立ち下がり位置については、Ｖ１エンドデータ記憶回路２４に記憶された波形形状データであるＶ１エンドデータにより規定され、電位Ｖ２の立ち下がり位置がＶ２エンドデータ記憶回路２５に記憶された波形形状データであるＶ２エンドデータにより規定され、電位Ｖ３の立ち下がり位置はＶ３エンドデータ記憶回路２６に記憶された波形形状データであるＶ３エンドデータにより規定され、電位Ｖ４の立ち下がり位置は階調データであるＰＷＭデータにより規定される。
【００８７】
図６Ｂに、ＰＨＭデータ＝”１０”の場合において、電位Ｖ１〜Ｖ３まで使用した駆動波形を示す。
【００８８】
図６Ｂに示すように、電位Ｖ１の立ち上がり位置はＶ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定され、電位Ｖ２の立ち上がり位置は、Ｖ２スタートデータ記憶回路２１に記憶されたＶ２スタートデータにより規定され、電位Ｖ３の立ち上がり位置は、Ｖ３スタートデータ記憶回路２２に記憶されたＶ３スタートデータにより規定される。
【００８９】
他方、電位Ｖ１の立ち下がり位置は、Ｖ１エンドデータ記憶回路２４に記憶されたＶ１エンドデータにより規定され、電位Ｖ２の立ち下がり位置は、Ｖ２エンドデータ記憶回路２５に記憶されたＶ２エンドデータにより規定され、電位Ｖ３の立ち下がり位置は、階調データであるＰＷＭデータにより規定される。
【００９０】
また、図６Ｃに、ＰＨＭデータ＝”０１”の場合において、電位Ｖ１，Ｖ２を用いた駆動波形を示す。図６Ｃに示すように、電位Ｖ１の立ち上がり位置は、Ｖ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定され、電位Ｖ２の立ち上がり位置は、Ｖ２スタートデータ記憶回路２１に記憶されたＶ２スタートデータにより規定され、電位Ｖ１の立ち下がり位置は、Ｖ１エンドデータ記憶回路２４に記憶されたＶ１エンドデータにより規定され、電位Ｖ２の立ち下がり位置は、階調データであるＰＷＭデータにより規定される。
【００９１】
図６Ｄに、ＰＨＭデータ＝”０１”の場合において、電位Ｖ１を使用した駆動波形を示す。図６Ｄに示すように、電位Ｖ１の立ち上がり位置は、Ｖ１スタートデータ記憶回路２０に記憶されたＶ１スタートデータにより規定され、電位Ｖ１の立ち下がり位置は、階調データであるＰＷＭデータにより規定される。
【００９２】
以上の説明から明らかなように、第１の動作モードにおいては、波形形状データであるＶ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータ、Ｖ４エンドデータは複数の変調信号を生成するにあたって共通に用いられるデータである。これらのデータのうちの少なくともいずれかを書き換えることで、変調信号の立ち上がり部分の階段形状や立ち下がり部分の階段形状を変更することができる。従って、例えば、変調信号の立ち上がりの部分で波高値Ｖ１に制御される部分の時間幅を増やしたいときには、Ｖ２スタートデータによって規定される波高値Ｖ１から波高値Ｖ２への遷移の開始のタイミングを遅らせるようにＶ２スタートデータを設定すればよい。
【００９３】
更に本実施形態のＰＷＭ回路１０は、もう一つの動作モード（以下ではＰＷＭ駆動とも称する）を選択できるようになっている。そのもう一つの動作モードの実現のための回路である立ち下がり波形回路５０を図４に示す回路に加えて有している。このもう一つの動作モードにおいては、変調信号の立ち上がり部分の形状を設定するためのタイミングを規定する信号の生成には図４に示す回路を用い、立ち下がり部分の形状を設定するためのタイミングを規定する信号の生成に図４に示す回路とは異なる構成の立ち下がり波形回路５０を用いる。その切り換えは図８に示すセレクタ６０で行う。
【００９４】
図７に、パルス幅変調（ＰＷＭ）駆動時の立ち下がり波形を生成するための、立ち下がり波形回路５０を示す。立ち下がり波形回路５０は、ＰＷＭパラレルデータ用ラッチ回路５１、ＰＨＭパラレルデータ用ラッチ回路５２、波形形状データを記憶する記憶回路としての立ち下がりステップ数記憶回路５３、ＰＨＭパラレルデータ記憶回路５４、ＰＷＭパラレルデータ比較回路５５、ステップ数比較回路５６、データ減算器５７、ＰＨＭカウン
ト回路５８およびＰＷＭパルス幅回路５９を有して構成される。
【００９５】
これらのうちのＰＷＭパラレルデータ用ラッチ回路５１は、シフトレジスタ９の内部の第２の記憶回路１３ｂに記録された、マルチ電子源１の列方向配線に応じた変調データ（階調データ）であるＰＷＭパラレルデータを、タイミング発生回路４において発生されたタイミング信号の一つであるロード信号のタイミングに応じてラッチする回路である。
【００９６】
ＰＨＭパラレルデータ用ラッチ回路５２は、シフトレジスタ９内部の第１の記憶回路１３ａに記録されたマルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータを、タイミング発生回路４により発生されたタイミング信号の一つである、ロード信号のタイミングに応じてラッチする回路である。
【００９７】
立ち下がりステップ数記憶回路５３は、ＰＷＭパラレルデータのバスを通じて転送される波形形状データであるステップ数データを、タイミング発生回路４により発生されるタイミング信号の一つである初期データセット信号を含むＭＯＤＥ信号に応じて記録する回路である。
【００９８】
ＰＨＭパラレルデータ記憶回路５４は、ＰＨＭパラレルデータを記録する回路である。ＰＷＭパラレルデータ比較回路５５は、ＰＷＭデータと、内部タイミングを規定するカウンタ回路１６のカウントデータとが一致したときにパルスを発生させる比較器である。
【００９９】
ステップ数比較回路５６は、波形立ち下がり時のそれぞれの電位の出力期間を設定するためのデータであるステップ数データと、内部タイミングを規定するカウンタ回路１６のカウントデータとが一致した場合に、パルスを発生する比較器である。
【０１００】
データ減算器５７は、ＰＨＭパラレルデータ記憶回路５４に保持されているＰＨＭデータを１だけ減算して、保持するためのものである。
【０１０１】
また、ＰＨＭカウント回路５８は、ステップ数比較回路５６からの出力パルスをカウントパルスとしてカウントし、このカウントデータとデータ減算器５７からの出力とが一致した場合、ステップ数比較回路５６を停止させる信号を出力するためのものである。
【０１０２】
また、ＰＷＭパルス幅回路５９は、ステップ数比較回路５６からの出力が供給されるとともに、データ減算器５７からのＰＨＭデータを元に、各電位の立ち下がりタイミングを出力するための回路である。
【０１０３】
次に、この一実施形態による駆動回路の動作について説明する。
【０１０４】
すなわち、まず、装置起動時を含む画像非表示期間中に、駆動波形を形成するためのパラメータ（波形形状データ）として、Ｖ１〜Ｖ４スタートデータ、Ｖ１〜Ｖ４エンドデータを図４に示す記憶回路２０乃至２７に送る。この波形形状データは第１の駆動モードのときと同様に記憶回路２０乃至２７に記憶される。また同様に波形形状データであるステップ数データを輝度階調データと同じパスで図７に示す記憶回路５３に送る。
【０１０５】
ＭＯＤＥ信号によりＰＷＭ駆動が選択された場合、ＰＷＭパラレルデータ比較回路５５によってＰＷＭデータとカウンタ出力とが比較される。この比較の結果、階調データであるＰＷＭデータとカウンタ出力とが一致するタイミングが、変調信号の最大波高値からの信号の立ち下げ制御を開始するタイミングである。この一致が検出された時点で、動作を開始するためのパルスがステップ数比較回路５６およびセレクタ６０に出力される。
【０１０６】
また、ステップ数比較回路５６において、波形立ち下がり時のそれぞれの電位の出力期間を設定するためのデータ値であるステップデータ（記憶回路５３が出力する波形形状データ）と、入力されたＰＣＬＫ数とが比較される。そして、これらが一致したときに、ステップ数比較回路５６からＰＨＭカウント回路５８とＰＷＭパルス幅回路５９とにパルスが出力される。
【０１０７】
また、ＰＨＭカウント回路５８により、データ減算器５７の値と、ステップ数比較回路５６からの出力パルスの数とが比較される。その結果、データ減算器５７の値とステップ数比較回路５６からの出力パルスの数とが一致した場合、ステップ数比較回路５６の動作が停止される。他方、これらが一致しない場合、ステップ数比較回路５６の計数がリセットされ、上述した比較が再度開始される。
【０１０８】
また、ＰＷＭパルス幅回路５９にＰＷＭパラレルデータ比較回路５５から出力パルスが供給されると、ＰＷＭパルス幅回路５９からデータ減算器５７のＰＨＭデータ値に対応するパルス幅波形が出力される。
【０１０９】
具体的には、以下のような処理が行われる。
【０１１０】
（１）例えば、ＰＨＭデータ値に対応する電位がＶ３の場合（ある階調データに対応する変調信号の最大波高値がＶ３であり、Ｖ４はその変調信号では使わない場合）、Ｖ３以下のそれぞれの電位における波形立ち下がり用のパルス幅波形ＴＶ１〜ＴＶ３が出力される。
【０１１１】
（２）例えば、ＰＨＭデータ値に対応する電位がＶ２の場合（ある階調データに対応する変調信号の最大波高値がＶ２であり、Ｖ３、Ｖ４はその変調信号では使わない場合）、Ｖ２以下の電位における立ち下がり波形用のパルス幅波形ＴＶ１〜ＴＶ２が出力される。
【０１１２】
（３）例えば、ＰＨＭデータ値に対応する電位がＶ１の場合（ある階調データに対応する変調信号の最大波高値がＶ１であり、Ｖ２、Ｖ３、Ｖ４はその変調信号では使わない場合）、Ｖ１の電位の立ち下がり波形用のパルス幅波形ＴＶ１が出力される。
【０１１３】
具体的には上記（１）の場合、階調データであるＰＷＭデータを用いて、波高値Ｖ３からＶ２に遷移させるタイミングを規定するＴＶ３が出力された後、ＰＷＭパルス幅回路５９は、ステップ数比較回路５６から供給される出力パルスが検知されるたびに、次の電位（下位電位）に遷移させるためのタイミングを規定する信号を出力する。そして、この出力は、ＴＶ１が出力されるまで繰り返される。これによりＰＷＭ駆動の立ち下がり部分が形成される。
【０１１４】
すなわち、階調データであるＰＷＭデータによって、最大波高値からの立ち下がり制御のタイミングが規定された後は、階調データに拠らず波形形状データであるステップデータに基づく間幅で以下の各波高値からより小さい波高値への遷移の制御を開始するためのタイミングを規定する信号が回路５９から出力される。
【０１１５】
また、図８に示すように、立ち下がり波形回路５０から出力されたパルス幅波形ＴＶ１〜ＴＶ３は、セレクタ６０に供給される。セレクタ６０には、ＰＷＭ回路１０からパルス幅波形ＴＶ１〜ＴＶ４も供給される。
【０１１６】
なお、通常駆動（新Ｖｎ駆動）時においてセレクタ６０は、図４にしめすＰＷＭ回路４０乃至４３から供給されるパルス幅波形ＴＶ１〜ＴＶ４をスルーする。このパルス幅波形ＴＶ１〜ＴＶ４は、図５に示す出力段回路１１に供給される。これによって通常駆動時は、ＰＷＭ回路４０乃至４３から供給される信号によって規定されるタイミングで変調信号の立ち上がりおよび立ち下がりが制御される。
【０１１７】
他方、ＭＯＤＥ信号により、ＰＷＭ駆動が選択された場合について説明する。すなわち、ＰＷＭパラレルデータ比較回路５５からの出力信号ＰＷＭ＿ｏｎにより、セレクタ６０が機能する。
【０１１８】
具体的には、次の２つの処理が選択的に実行される。
【０１１９】
（１）ＰＷＭ＿ｏｎが供給されるまでの間は、通常駆動が行われ、「ＰＷＭ回路４０乃至４３からのパルス幅波形ＴＶ１〜ＴＶ４」がスルーされてそのまま出力される。これによりＰＷＭ駆動モードにおいても変調信号の立ち上がりはＰＷＭ回路４０乃至４３が出力するタイミング信号によって制御されることになる。
【０１２０】
（２）ＰＷＭ＿ｏｎが入力された場合には、その時点以降、「立ち下がり波形回路５０からのパルス幅波形ＴＶ１〜ＴＶ３」が選択されて、出力される。すなわち、変調信号の立ち下がりはＰＷＭ回路５９が出力するタイミング信号によって制御されることになる。
【０１２１】
これにより、２つの駆動モードが選択的に実行される。
【０１２２】
以上から明らかなようにＰＷＭ駆動モードにおいても、Ｖ１乃至Ｖ４スタートデータの少なくともいずれかを書き換えることで、変調信号の立ち上がり部分の階段形状を変更することができる。具体的には立ち上がり部分の各波高値に制御される部分の時間幅を変更することができる。またステップデータを書き換えることで立ち下がり部分の各波高値に制御される部分の時間幅を変更することができる。
【０１２３】
図９に、これらの通常駆動時とＰＷＭ駆動時とにおける駆動波形を示す。図９Ａに、ＭＯＤＥ信号によってＰＷＭ駆動が選択された場合の波形を示し、図９Ｂに、図６と同様の波形（通常波形：新Ｖｎ駆動波形）を示す。
【０１２４】
図９Ａに示すように、ＰＷＭ駆動時においては、階調データの位置（図９中、斜線ブロック）まで通常波形と同様の動作が継続される。他方、階調データの位置（図９中、斜線ブロック）以降においては、図９Ａに示すように、１レベル下のレベルであるＶ３においてステップ数（図９Ａにおいては、２ステップ）分の時間出力が行われる。次に、Ｖ２が選択されてステップ数（図９Ａにおいては、２ステップ）分の時間出力が行われる。以下、ＧＮＤレベルに到達するまで順次繰り返される。これにより、ＰＷＭ駆動用の波形が生成される。
【０１２５】
他方、この一実施形態においては、波形形状データと、階調データから、様々な駆動波形制御が可能である。
【０１２６】
なお、図９Ａに示す動作モードにおける各変調信号は、階調データが増加するにしたがって変調信号の最大の時間幅の部分の時間幅が単調に増加するようになっている。この点について図１０乃至図１２を参照して更に詳細に説明する。
【０１２７】
図１０に、ＰＷＭ駆動波形の一例を示す。波形形状パラメータは、立ち下がり用のステップ数を「１」、Ｖ２からＶ４の立ち上がり部が、１ステップずつ立ち上がるように設定されている。そして、階調データとして、図１０中、斜線ブロックに相当するようにＰＨＭデータ、および、ＰＷＭデータを設定している。これにより、階調が１の状態から階調が４の状態になるまでに、順次Ｖ１，Ｖ２，Ｖ３，Ｖ４のブロックが波形の先端以外且つ後端以外に追加され、かつ立ち上がり部分および立ち上がり部分のいずれも階段形状になるようにブロックの追加が行われている。階調が５以上になる場合には、階調が１つ前のときに追加されたブロックに隣接して、Ｖ４のブロックが追加され、この追加は、階調が１０２３の状態になるまで継続される。すなわち、階調が５以上の段階においては、階調値が１増加するたびに時間出力が増加し、Ｖ４が線形に増加するようになっている。そして、このように変化させることによって、ＰＷＭ駆動用の波形を形成することが可能となる。
【０１２８】
また、図１１に、ＰＷＭ駆動波形の他の一例を示す。図１１においては、立ち下がり用のステップ数を「４」、Ｖ２からＶ４の立ち上がり部が、４ステップずつ立ち上がるように設定している。そして、階調データとして、図１１中、矢印で示す位置を特定するためのＰＨＭデータ、およびＰＷＭデータを設定している。これにより、階調が４になるまで、すなわち、立ち下がりのステップ数分増加するまで、電位Ｖ１のブロックが順次隣接して追加される。
【０１２９】
また、階調が５の状態の段階においては、前段のＶ１のブロックにおけるステップ数分のブロックと、Ｖ２に制御されるブロックとが、１つ前の階調において追加されたブロックに隣接して追加される。これにより、Ｖ２に制御されるブロックの両側に、Ｖ１に制御される４ブロックがそれぞれ配置されることになる。そして、階調が５から８になる間、すなわち、Ｖ２に制御されるブロックがステップ数分増加するまでの間においては、階調が１から４までと同様に、立ち上がりおよび立ち下がりのステップ数を維持しながら、１つ前の階調の状態のＶ２のブロックに対して、同様のブロックが順次隣接して追加される。
【０１３０】
また、階調が９の状態になる場合には、前段のステップ数を維持するために、最大波高値部分の両側において、ステップ数分の立ち上がりおよび立ち下がりが確保できるように、Ｖ３に制御されるブロックとＶ１に制御されるブロックとＶ２に制御されるブロックがステップデータの数分、１つ前の階調で追加されたブロックに順次隣接して追加される。階調が９となった以降において、上述した方法と同様にしてＶ３に制御されるブロックがステップ数分順次隣接して追加される。
【０１３１】
また、階調が１３となった段階においても上述と同様の方法において、Ｖ４に制御されるブロックが追加される。そして、階調が１３以降においては、Ｖ４に制御されるブロックが１つ前の階調で追加されたブロックに隣接して順次追加される。
【０１３２】
以上のようにして、階調データの位置（図１１中、斜線ブロック）を、図１０に示すのと同様に変化させる。これにより、階調が増加するのに伴って時間出力を増加させるようにすることができ、パルス幅変調駆動用の波形を形成することが可能となる。
【０１３３】
また、図１２に、ＰＷＭ駆動波形の他の一例を示す。図１２においては、図１１に示すＰＷＭ駆動波形と同様に、立ち下がり用のステップ数を「４」、Ｖ２からＶ４の立ち上がり部は、４ステップずつ立ち上がるように設定している。そして、図１２においては、まずＶ１のブロックが、階調が０〜８になるまで、すなわちステップ数の倍の数になるまで増加される。
【０１３４】
また、階調が９となるときには、増加されるブロックの両側に、ステップ数分の立ち上がり階段状部および立ち下がり階段状部が配置されるように、Ｖ２に制御されるブロックが増加される。すなわち、階調が８の状態のブロックの集合に対して、その中央にＶ２に制御されるブロックが追加される。
【０１３５】
また、階調が１６になるまで、すなわち、ステップ数の倍の値分増加するまで、１つ前の階調において追加されたブロックに隣接して、Ｖ２に制御されるブロックが追加される。階調が１７の場合には、上述と同様にして、階調が１６の段階におけるブロックの集合の中央に、Ｖ３に制御されるブロックが追加される。階調が１８以降の２４になるまでは、１つ前の階調において追加されたブロックに隣接するように、Ｖ３に制御されるブロックが追加される。
【０１３６】
そして、階調が２５になるときには、階調が２４の段階におけるブロックの集合の中央に、Ｖ４に制御されるブロックが追加される。階調が２５以降は、１つ前の階調において追加されたブロックに隣接するように、Ｖ４に制御されるブロックが追加される。
【０１３７】
以上のようにして、階調データの位置（図１２中、斜線ブロック）を変化させることによって、階調が増加するのに伴って時間出力を増加させるようにすることができ、パルス幅変調駆動用の波形を形成することが可能となる。
【０１３８】
図１０と図１１と図１２それぞれに示す一連の波形は、以下のような特性をもっている。すなわち、所定の値を有する階調データである第１の階調データに対応する変調信号であって、該変調信号の波形のうちの最大の波高値に制御される部分の波高値が、この変調回路が変調信号の波高値として出力し得る波高値（Ｖ１、Ｖ２、Ｖ３、Ｖ４）のうちの最低の波高値である波高値Ｖ１に制御される第１の変調信号（図１１では値が４である階調データに対応する変調信号であり、図１２では値が８である階調データに対応する変調信号）と、
【０１３９】
前記所定の値よりも１大きい値（図１１では値５、図１２では値９）を有する階調データである第２の階調データに対応する変調信号であって、波高値がＶ１に制御される第１の部分と、波高値がＶ２に制御される第２の部分とを有しており、該第２の部分はこの変調信号の波形の先端以外かつ後端以外に位置しており、前記第１の部分の時間幅（図１１では時間幅を設定するためにカウントされる単位時間幅の８個分（Ｖ２の部分を挟む前後にそれぞれ４個分）の時間幅であり、図１２でも８個分の時間幅）は前記第１の変調信号において波高値がＶ１に制御される前記部分の時間幅（図１１では単位時間幅４個分、図１２では単位時間幅８個分）以上である第２の変調信号と、を含むようになっている。所定の値を有する階調データに対応する変調信号は有していなかった波高値の部分を、それよりも１大きい値を有する階調データに対応する変調信号が持つようになる場合に、変調信号の波形において各波高値に制御される部分の時間幅の和が確実に増える構成が実現できている。
【０１４０】
次に、以上のように構成された図１２に示すＰＷＭ駆動波形の例と、図１１に示すＰＷＭ駆動波形の例との相違点について説明する。
【０１４１】
すなわち、図１１に示すＰＷＭ駆動波形においては、階調データであるＰＷＭデータの位置（図１１中、斜線ブロック）が指定する波形の立ち下げ開始のタイミングが、階調の増加ごとに後段にシフトされるようにして、波形が形成されている。これに対し、図１２に示すＰＷＭ駆動波形においては、特に低階調側（階調の値が２５以下の範囲）では、階調データ（ＰＷＭデータ）が指定する波形の立ち下がりの開始位置（図中矢印で示す）が単調には後段にシフトしないように設定している。
【０１４２】
すなわち、具体的には、図１１の場合、「階調４」から「階調５」に変化する場合、Ｖ２レベルのブロックが付加され、更にＶ１レベルのブロック（４ステップ分）も付加される。また、その他の階調においても、より上段の電位のブロックが付加される際に、付加される側のレベル以下の範囲におけるステップ数の範囲内のブロックが付加される。具体
的には、図１１に示す「階調４」→「階調５」、「階調８」→「階調９」の場合や「階調１２」→「階調１３」の場合である。そして、これらの場合に、他の階調間に比して、輝度差が大きく変化する。
【０１４３】
これに対し、図１２に示すＰＷＭ駆動波形においては、図１１において上段に追加されるとき（図１１中、「階調４」→「階調５」、「階調８」→「階調９」、「階調１２」→「階調１３」）のように、ブロックが追加される側に、ステップ数分のフロックが追加されることがない。これにより、低階調側の階調制御性をより一層向上させることが可能となる。
【０１４４】
（テレビジョン装置）
次に、上述した一実施形態による駆動回路を用いたテレビジョン装置について説明する。図１３に、上述した一実施形態による駆動回路を用いたテレビジョン装置を示す。
【０１４５】
図１３に示すように、テレビジョン装置は、放送信号用チューナ１２０ａを備えた受信回路１２０と、画像処理部１２１と、制御部１２２、上述した駆動回路を用いて構成される駆動回路１２３および表示パネル１２４からなる表示装置１２５とを有して構成されている。
【０１４６】
受信回路１２０は、放送信号用チューナ１２０ａとデコーダなどとを有して構成される。この受信回路１２０は、衛星放送や地上波などのテレビ信号、ネットワークを介したデータ放送などを受信して、復号化した映像データを画像処理部１２１に出力する。
【０１４７】
また、画像処理部１２１は、γ補正回路や解像度変換回路、インターフェース（Ｉ／Ｆ）回路などを有して構成されている。この画像処理部１２１は、画像処理された映像データを表示装置の表示フォーマットに変換して表示装置１２５に画像データを出力する。
【０１４８】
表示装置１２５は、表示パネル１２４、上述した一実施形態による駆動回路を用いて構成される駆動回路１２３、および制御部１２２を有して構成される。制御部１２２は、入力した画像データに表示パネルに適した補正処理などの信号処理を施すとともに、駆動回路１２３に画像データおよび各種制御信号を出力する。駆動回路１２３は、入力された画像データに基づいて、駆動信号を表示パネル１２４に供給するように構成されている。これにより表示パネル１２４にテレビ映像が表示される。
【０１４９】
また、受信回路１２０および画像処理部１２１は、セットトップボックス（ＳＴＢ）１２６として表示装置１２５とは別の筐体に収められていてもよく、また、表示装置１２５と一体の筐体に収められていてもよく、さらには、これらの形態以外の種々の組み合わせの形態を採用可能である。
【０１５０】
以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の一実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【０１５１】
例えば、上述の実施形態において挙げたそれぞれの回路やステップ数はあくまでも例に過ぎず、必要に応じてこれと異なる回路構成やステップ数を採用することも可能である。
【図面の簡単な説明】
【０１５２】
【図１】この発明の一実施形態による駆動回路のブロック図である。
【図２】この発明の一実施形態による駆動回路に設けられた変調回路を示すブロック図である。
【図３】この発明の一実施形態による変調回路に設けられたシフトレジスタを示すブロック図である。
【図４】この発明の一実施形態による変調回路に設けられたＰＷＭ回路を示すブロック図である。
【図５】この発明の一実施形態による変調回路に設けられた出力段回路を示すブロック図である。
【図６】この発明の一実施形態による変調回路に設けられた出力段回路から出力される出力駆動波形の一例を示す略線図である。
【図７】この発明の一実施形態によるＰＷＭ駆動時の立ち下がり波形回路を示すブロック図である。
【図８】この発明の一実施形態によるセレクタ回路を示すブロック図である。
【図９】この発明の一実施形態による出力駆動波形の一例を示す略線図である。
【図１０】この発明の一実施形態によるＰＷＭ駆動波形の一例を示す略線図である。
【図１１】この発明の一実施形態によるＰＷＭ駆動波形の一例を示す略線図である。
【図１２】この発明の一実施形態によるＰＷＭ駆動波形の一例を示す略線図である。
【図１３】この発明の一実施形態による駆動回路を用いたセットトップボックスおよびテレビジョン装置を示すブロック図である。
【符号の説明】
【０１５３】
１  マルチ電子源
２  変調回路
３  走査回路
４  タイミング発生回路
５  データ変換回路
６  シリアル変換回路
７  マルチ電源回路
８  走査電源回路
９  シフトレジスタ
１０  回路
１１  出力段回路
１２  制御回路
１３  記憶回路
１３ａ  第１の記憶回路
１３ｂ  第２の記憶回路
１４，５１  ＰＷＭパラレルデータ用ラッチ回路
１５，５２  ＰＨＭパラレルデータ用ラッチ回路
１６  カウンタ回路
１７  カウンタクリア信号発生回路
１８  データデコード回路
１９  初期データセット信号デコード回路
２０  Ｖ１スタートデータ記憶回路
２１  Ｖ２スタートデータ記憶回路
２２  Ｖ３スタートデータ記憶回路
２３  Ｖ４スタートデータ記憶回路
２４  Ｖ１エンドデータ記憶回路
２５  Ｖ２エンドデータ記憶回路
２６  Ｖ３エンドデータ記憶回路
２７  Ｖ４エンドデータ記憶回路
２８  Ｖ１エンドデータ選択回路
２９  Ｖ２エンドデータ選択回路
３０  Ｖ３エンドデータ選択回路
３１  Ｖ４エンドデータ選択回路
３２  Ｖ１スタートデータ比較器
３３  Ｖ２スタートデータ比較器
３４  Ｖ３スタートデータ比較器
３５  Ｖ４スタートデータ比較器
３６  Ｖ１エンドデータ比較器
３７  Ｖ２エンドデータ比較器
３８  Ｖ３エンドデータ比較器
３９  Ｖ４エンドデータ比較器
４０  Ｖ１パルス幅発生回路
４１  Ｖ２パルス幅発生回路
４２  Ｖ３パルス幅発生回路
４３  Ｖ４パルス幅発生回路 
５０  波形回路
５３  ステップ数記憶回路
５４  パラレルデータ記憶回路
５５  パラレルデータ比較回路
５６  ステップ数比較回路
５７  データ減算器
５８  カウント回路
５９  パルス幅回路
６０  セレクタ
１２０  受信回路
１２０ａ  放送信号用チューナ
１２１  画像処理部
１２２  制御部
１２３  駆動回路
１２４  表示パネル
１２５  表示装置
１２６  ＳＴＢ
ＯＵＴＰＵＴ  出力端子
Ｑ１〜Ｑ４  トランジスタ
ＴＶ１〜ＴＶ４  パルス幅波形
Ｖ１〜Ｖ４  電位
【図１】
2006047997.tif 000003
【図２】
2006047997.tif 000004
【図３】
2006047997.tif 000005
【図４】
2006047997.tif 000006
【図５】
2006047997.tif 000007
【図６】
2006047997.tif 000008
【図７】
2006047997.tif 000009
【図８】
2006047997.tif 000010
【図９】
2006047997.tif 000011
【図１０】
2006047997.tif 000012
【図１１】
2006047997.tif 000013
【図１２】
2006047997.tif 000014
【図１３】
2006047997.tif 000015