(57)【要約】【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方に同一のメタルゲート材料を用いて好ましい、半導体装置と製造工程の効率が向上する製造方法を提供する。【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極からなるゲート電極側壁絶縁膜を有していない第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1のシリコン窒化膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２のシリコン窒化膜とを備える。【選択図】        図１
2006269768.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第1の活性領域上に、第１のゲート酸化膜を介して形成された第１のゲート電極と、
前記第１のゲート電極に位置合わせして形成された第1の拡散層と、
前記第1の活性領域を覆う第1のシリコン窒化膜とを有し、
前記第１のゲート電極がメタルゲート電極である
ことを特徴とする半導体装置。
【請求項２】
前記第１のシリコン窒化膜は、前記第１の活性領域にｎチャネル型トランジスタを形成する場合は、引っ張り応力を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のシリコン窒化膜は、前記第１の活性領域にｐチャネル型トランジスタを形成する場合は、圧縮応力を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
さらに、前記第１のゲート電極の側壁にゲート電極側壁膜を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記メタルゲートは、少なくともＷ，Ｐｔ，Ｔａ,Ａｌのいずれかを含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記メタルゲートは、フルシリサイド構造からなることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体基板の第２の活性領域上に、前記第１のゲート電極と同じ材質からなる第２のゲート電極を有していることを特徴とする請求項１記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の第1の活性領域上に、第１のゲート酸化膜を介して形成された第１のゲート電極と、
前記第１のゲート電極に位置合わせして形成された第1の拡散層と、
前記第１のゲート酸化膜の側壁を覆う第１のゲート電極側壁絶縁膜と、
前記第1の活性領域を覆う第1のシリコン窒化膜と、
前記半導体基板の第２の活性領域上に第２のゲート酸化膜を介して形成された第２のゲート電極と、
前記第２のゲート電極に位置合わせして形成された第２の拡散層と、
前記第２の領域を覆う前記第１のシリコン窒化膜とは異なった応力を有する第２のシリコン窒化膜とを有し、
前記第１の電極と前記第２の電極とが同時に形成されたメタルゲート電極からなる
ことを特徴とする半導体装置。
【請求項９】
半導体基板に、
第1の活性領域を形成する工程と、
前記第１の活性領域上に第１のゲート絶縁膜を介して第１のメタルゲート電極を形成する工程と、
前記第１のメタルゲート電極に位置合わせして第1の拡散層を形成する工程と、
前記第１のメタルゲート電極の側壁に第１のゲート電極側壁絶縁膜を形成する工程と、
前記第１のゲート電極側壁絶縁膜をエッチングする工程と、
前記第1の活性領域を覆う第１のシリコン窒化膜を形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記第１の窒化膜は、前記第１の活性領域に形成されるチャネルタイプに応じた応力を有することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものであり、特に、ＣＭＯＳ半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
マイクロプロセッサにおける動作周波数を高周波数化するためにＣＭＯＳトランジスタの動作速度の高速化が図られている。その高速化は主にＣＭＯＳトランジスタの微細化によって達成されてきた。ＣＭＯＳトランジスタの微細化は、リソグラフィに用いる光の短波長化によるトランジスタのチャネル長の縮小化やトランジスタのゲート電極のゲート酸化膜の薄膜化によって進められてきた。しかし、最小フォトエッチ寸法がリソグラフィに用いる光の波長以下になってきているとともに、ゲート電極のゲート酸化膜の耐圧を確保するため薄膜化に限界を有する。このため、ＣＭＯＳトランジスタの微細化が困難になりつつある。
【０００３】
そこで、最小フォトエッチ寸法が５０ｎｍ以下となる世代のＣＭＯＳトランジスタでは、トランジスタのゲート電極材料にメタル材料を適用することが検討されている。（例えば特許文献１）
ゲート電極材料にメタル材料を適用すると、従来適用していたポリシリコン材料に比べてゲート電極空乏化の抑制、ゲート電極抵抗の低減ができる。
【特許文献１】特開２０００−３１２９６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、一般に安定したメタル材料を含んだメタルゲート電極を有するトランジスタは、閾値電圧の絶対値が、０．５Ｖ（典型値）と高いため高速に対応した半導体装置の適用を困難とする。さらに、ｎチャネル型トランジスタとｐチャネル型トランジスタとに共通して適用できる安定した材料をゲート電極材料に適用すると、閾値電圧の許容範囲を狭くするので、汎用性のある半導体装置の設計を困難とする。
【０００５】
そこで、本発明は、ゲート電極材料にメタルゲート材料を適用して好ましいトランジスタ構造を有する半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明は、ｎチャネル型トランジスタとｐチャネル型トランジスタとを有する半導体装置において、前記ｎチャネル型トランジスタと前記ｐチャネル型トランジスタの各ゲート電極が同一な金属材料からなり、前記各ゲート電極に、チャネル領域に対応した応力が印加される半導体装置とその製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、閾値電圧の絶対値が０．５V程度となる仕事関数を有するメタル材料をCMOSトランジスタのゲート材料に用いて、ｎチャネル型トランジスタの閾値電圧を下げるために、ｎ型チャネル領域に引っ張り応力を与えることができる。また、ｐチャネル型トランジスタの閾値電圧（絶対値）を下げるために、ｐ型チャネル領域に圧縮応力を与えることができる。各領域における各圧力を増大させると、各領域に対応した閾値電圧の変化は大きくなる。このようにして所望の閾値電圧を得た半導体装置は、ｎチャネル型およびｐチャネル型トランジスタ性能を選ぶことができて、汎用性の高い半導体装置を提供できる。特に微細化のトレードオフが顕著となる５０ｎｍ以下の線幅形成を必要とするトランジスタ構造に用いて好ましい。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例以下に説明する。本発明の実施形態は、ＣＭＯＳトランジスタの目的性能に応じて適宜変更できる。
【実施例１】
【０００９】
図１に本発明によるｎチャネル型トランジスタとｐチャネル型トランジスタのゲート電極材料が同一の金属からなるＣＭＯＳトランジスタを示す。
【００１０】
半導体基板１には、素子分離膜２によって画定されたｎチャネル型トランジスタを形成する第１の領域３nとｐチャネル型トランジスタを形成する第２の領域３pとがあって、それぞれの領域には、ゲート酸化膜４を介して形成されたメタル材料からなるゲート電極５a，５bとを備える。
【００１１】
第１の領域３nには、ゲート電極５aを覆うように、引っ張り応力を有するカバー膜６aが形成される。それに対し、第２の領域３pには、ゲート電極５bとその側壁に有するサイドウォールスペーサ７を覆うように、圧縮応力を有するカバー膜６bが形成される。このようにして、ｎチャネル型トランジスタとｐチャネル型トランジスタとに同じ金属材料からなるゲート電極を有しても、閾値電圧を制御して所望の動作を行う半導体装置を得る。
【００１２】
図２aは、図１の構造におけるｎチャネル型トランジスタの閾値電圧が、カバー膜６aの応力対してどのように変化するか示した図である。カバー膜６aの応力が、０から３ＧＰａへと増加するにしたがって閾値電圧が０から−１．５Ｖに変化することが分かる。
【００１３】
同様に図２bは、図１の構造におけるｐチャネル型トランジスタの閾値電圧とカバー膜６bの応力との関係を示した図である。カバー膜６bが、０から−３ＧＰａへと減少するにしたがって閾値電圧が０から１．２５Ｖに変化することが分かる。このようにメタル材料からなるゲート電極は、チャネル領域に歪を与えることで、閾値電圧を制御できる。
【００１４】
チャネルに歪を与える方法は、カバー膜の応力制御以外に応力制御されたソース／ドレインをチャネル両側に配してもよく、素子分離膜の応力を埋め込まれる酸化膜の膜質や構造を選んでチャネルを歪ませる方法を用いてもよい。
【００１５】
カバー膜の材質は、窒化膜や、他の膜密度の制御が可能なシリコン酸化膜やＳｉＣを含んだ膜を用いることができる。カバー膜にエッチングストッパ機能や耐湿性改善機能を付加すると動作が安定した半導体装置を得る。
【００１６】
メタルゲート電極をフルシリサイド化して形成することができる。フルシリサイドを形成する工程は一括で行うため、均質な膜構造を安定して得る工程を選ぶことができる。用いるシリサイド材料は、Ｎｉ，Ｃｏ，Ｇｅに限らず選ぶことができる。出来上がったフルシリサイドからなるゲート電極は、計算されたカバー膜の応力制御によって所望の閾値電圧制御を可能とする。
【実施例２】
【００１７】
図１に示すＣＭＯＳトランジスタの製造フローの概略図を図３（ａ）乃至（ｆ）を用いて説明する。
【００１８】
まず、図３（ａ）のように半導体基板１１１にＳＴＩ法により素子分離領域１１２を形成する。ｎチャネル型トランジスタが形成される第１の領域１１３ｎにｐ型の導電型の不純物をイオン注入法によって注入しｐ型ウェル領域１１８を形成する。ｐチャネル型トランジスタが形成される第２の領域１１３ｐにはｎ型の導電型の不純物をイオン注入法によって注入しｎ型ウェル領域１２８を形成する。
【００１９】
次いで、半導体基板１１１の表面にシリコン酸化膜およびポリシリコン膜を成膜したのちエッチング法によりゲート酸化膜１２０、１３１、およびポリシリコン膜からなるダミーゲート電極（図示せず）を仮に形成する。このダミー電極は、次の工程を経てメタル電極に置換される。すなわち、ダミー電極を覆うように半導体基板１１１上にＣＶＤ法によりプラズマＴＥＯＳ膜を成膜したのち、ＣＭＰ法によって、ダミー電極の表面が露出するまで研磨を行う。この研磨は、平坦化を目的としなくてもよく、ＳｉＮなどの研磨ストッパを用いずに行うことができる。
【００２０】
次いで、ドライエッチング法により、ダミー電極を選択的に除去する。エッチングガスには、下地ゲート酸化膜と高い選択比を得るように、Ｃｌ2を含んだ反応ガスを用いることができる。
【００２１】
次いで、ダミー電極がエッチングされた溝へＣＶＤ法によりＷ膜を選択的に成長させる。Ｗは、ゲート電極材料としてＭｉｄ−Ｇａｐの仕事関数を有して、トランジスタの閾値電圧を調整するに現実的な応力を有したカバー膜を適用できて好ましい。選択成長後のＷ表面をさらに平坦化するように、ＣＭＰ法によって研磨を行うことができる。選択成長を用いない成膜方法を用いても、ゲート電極表面が選択的に露出するように、余分なＷは、ＣＭＰ法によって取り除くことができる。ゲート長は、３０〜４０ｎｍとして、ゲートの高さを１００ｎｍ程度にすることで、カバー膜の応力を適切に選んで適用できる実用的なゲート電極を得る。
【００２２】
次いで、ゲート電極の周りに配したプラズマＴＥＯＳ膜をドライエッチング法によって選択的に除去する。エッチングガスには、下地Ｓｉ基板１１１と高い選択日を得るように、フロン３２やＢｒ2を含めるようにすることができる。
【００２３】
このようにして、Ｗからなるゲート電極１２１、１３２を形成し、ゲート電極１２１、１３２をマスクとして第１の領域１１３ｎにはｎ型の導電型の不純物を注入し、第２の領域１１３ｐにはｐ型の導電型の不純物を注入し、それぞれ浅い接合領域１１９ａ、１３０ａを形成する。接合領域１１９ａ、１３０ａは、ダミー電極を形成した後にイオン注入法で形成してもよく、続く工程の熱履歴を考慮してイオン注入エネルギーを選択することができる。
【００２４】
次いで、Ｓｉ基板１１１の表面とゲート電極１２１、１３２を覆うようにシリコン酸化膜からなる絶縁膜を形成し、絶縁膜をエッチバックしてゲート電極側壁絶縁膜１２２、１３３を形成する。サイドウォールの幅は５０ｎｍ程度とする。このようにして、第１のゲート積層体１２３、第２のゲート積層体１３４が形成される。接合領域１１９ａ、１３０ａをダミー電極をマスクとする場合は、ダミー電極を覆うように形成する酸化膜をエッチバックすることによりゲート電極側壁絶縁膜１２２を形成することができる。
【００２５】
次いで、ゲート電極１２１、１３２およびゲート電極側壁絶縁膜１２２、１３３をマスクとして第１の領域１１３ｎにはｎ型の導電型の不純物を注入し、第２の領域１１３ｐにはｐ型の導電型の不純物を注入し、深い接合領域１１９ｂ、１３０ｂを形成する。続いて、熱処理により注入された不純物を活性化させてソース・ドレイン領域１１９、１３０が形成される。
【００２６】
次いで、Ｓｉ基板１１１の表面を第１のゲート積層体１２３と第２のゲート積層体１３４との表面を除いて覆うＮｉ膜を形成し（図示せず）、続いて、４５０℃程度の加熱処理によって、ソース・ドレイン領域１１９、１３０にＮｉＳｉ2のシリサイド膜１２４、１２５、１３５、１３６を形成し、続いて、未反応のＮｉ膜が除去される。Ｓｉ基板を覆うＮｉ膜は、Ｗゲート電極上に被着しても加熱処理によってゲート電極中に拡散することはなく、未反応のＮｉ膜と一緒に容易に除去することもできる。
【００２７】
次に、図３（ｂ）のように図２（ａ）の構造体の表面の全体に、プラズマＣＶＤ法によって膜厚８０ｎｍの圧縮応力を有する第１のシリコン窒化膜１３８を形成する。なお、第１のシリコン窒化膜１３８は、ＳｉＨ4ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）およびＮ2とＡｒガスを含んだ（各流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が４００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒ、ＲＦパワーが１００Ｗ〜１０００Ｗの条件で化学反応させて形成される。この条件で形成された第１のシリコン窒化膜１３８は、内部応力として１.４ＧＰａの圧縮応力を有している。なお、内部応力は、以下の方法で測定された。直径２００ｍｍ、厚さ０．６ｍｍのＳｉ基板の表面に上記形成方法にて膜厚１００ｎｍのシリコン窒化膜を形成する。次いで、Ｓｉ基板の曲がり量（曲率半径）がニュートン環を用いた測定法により測定され、内部応力は、Ｓｉ基板の縦弾性係数、Ｓｉ基板の膜厚、Ｓｉ基板のポアソン比、Ｓｉ基板の曲率半径およびシリコン窒化膜の膜厚の関係から算出される。シリコン窒化膜の膜厚は、用いるゲート電極材料の仕事関数に応じて適宜実用的な膜厚を選ぶことができる。
【００２８】
次に、プラズマＣＶＤ法によりエッチングストッパー膜となるシリコン酸化膜１４１が形成される。なお、シリコン酸化膜１４１は、基板温度が４００℃、ＳｉＨ4＋Ｏ2ガスを化学反応させて形成される。
【００２９】
次に、図３（ｃ）のように、第１のシリコン窒化膜１３８上にレジスト膜１４０が塗布され、第１の領域１１３ｎに開口部が形成される。続いて、ＲＩＥ法によってシリコン窒化膜１３８を露出させる。なお、ＲＩＥ法にはＣ4Ｆ8とＡｒとＯ2を含んだガスを用いた。続いて、ＲＩＥ法によってＳｉ基板１１１の表面、ゲート電極１２１およびゲート酸化膜１２０の側壁を露出させる。ここで、ゲート電極１２１は第１のゲート積層体１２３からゲート電極側壁絶縁膜１２２が取り除かれた状態を示す。なお、ＲＩＥ法にはＣＨＦ3とＡｒとＯ2を含んだガスを用いた。次いで、レジスト膜１４０を除去する。
【００３０】
次に、図３（ｄ）のように、第１の領域１１３ｎの半導体基板１１１の表面、ゲート電極１２１およびゲート酸化膜１２０の側壁と、第２の領域１１３ｐのシリコン酸化膜１４１を覆うように、熱ＣＶＤ法によって膜厚６０ｎｍの圧縮応力を有する第２のシリコン窒化膜１２６を形成する。なお、第２のシリコン窒化膜１２６は、少なくともＳｉＨ2Ｃｌ2、ＳｉＨ4、Ｓｉ2Ｈ4、Ｓｉ2Ｈ6ガスのいずれかを含んで（流量５〜５０ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）およびＮ2とＡｒガス（各流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が５００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒの条件で化学反応させて形成される。この条件で形成された第２のシリコン窒化膜１２６は、内部応力として１.４ＧＰａの引張応力を有している。
【００３１】
次に、図３（ｅ）のように、第２のシリコン窒化膜１２６上にレジスト膜１５０が形成され、第２の領域１１３ｐに開口部が形成される。続いて、ＲＩＥ法によってシリコン酸化膜１４１を露出させる。なお、ＲＩＥ法にはＣＨＦ3とＡｒとＯ2を含んだガスを用いた。続いて、ＲＩＥ法によってシリコン窒化膜１３８を露出させる。なお、ＲＩＥ法にはＣ4Ｆ8とＡｒとＯ2を含んだガスを用いた。次いでレジスト膜１５０を除去する。
【００３２】
次に、図３（ｆ）のように、シリコン酸化膜からなる膜厚６００ｎｍの層間絶縁膜１１７を形成し、続いて、その表面は化学的機械的研磨（ＣＭＰ）法により平坦化される。
【００３３】
更に、図１に示すＣＭＯＳトランジスタにおけるコンタクトプラグ製造フローの概略図を図４（ａ）乃至（ｄ）を用いて説明する。
【００３４】
まず、図４（ａ）のように、層間絶縁膜１１７の表面にレジスト膜１４３を形成され、第１の領域１１３ｎおよび第２の領域１１３ｐにそれぞれ開口部１４４−１、１４４−２が形成される。
【００３５】
次に、図４（ｂ）のように、コンタクトホール１１６−１、１１６−２の形成ため、ＲＩＥ法によって第１のシリコン窒化膜１２６と第２の領域１１３ｐのシリコン酸化膜１４１まで貫通させる。なお、ＲＩＥ法にはＣＦ4とＨ2を含んだガスを用いた。次いで、ＲＩＥ法によって第１の領域１１３ｐのシリコン酸化膜１４１を取り除かれ、第２のシリコン窒化膜１３８が露出する。なお、ＲＩＥ法にはＣ4Ｆ8とＡｒと０2を含んだガスを用いた。
【００３６】
次に、図４（ｃ）のように、ＲＩＥ法によってシリサイド膜１２４、１３５まで貫通させて完成する。なお、第１のシリコン窒化膜１２６と第２のシリコン窒化膜１３８はエッチングレートが異なっているので、シリサイド膜１２４、１３５が受けるダメージを最小限にするガスを選択することが望ましい。ここでは、ＲＩＥ法にはＣＨＦ3ガスを用いた。
【００３７】
最後に、レジスト膜１４３を除去したのち、コンタクトホール１１６−１、１１６−２をＴｉ膜／ＴｉＮ膜の堆積層からなるバリアメタル膜（図示せず）とＣｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の導電材料で充填することで、図４（ｄ）に示すコンタクトプラグ１４２が形成される。
【００３８】
以上のようにしてＣＭＯＳトランジスタの基本的な構造が完成する。
【００３９】
このように製作されたｎチャネル型トランジスタは、図３（ａ）で示した第１のゲート積層体１２３から、ゲート電極側壁絶縁膜１２２が取り除かれ、かつ半導体基板１１１の表面およびゲート電極側壁絶縁膜１２２が取り除かれた第１のゲート積層体１２３の表面に引張応力を有する第１のシリコン窒化膜１２６が形成されたことによって、ｎチャネル型トランジスタの閾値電圧を下げることができる。
【００４０】
ゲート電極に用いるメタルにＡｌを用いることができる。この場合は、不純物拡散工程の熱処理後にダミーゲート電極と置換することができる。
【変形例１】
【００４１】
第２実施例の変形例１に係る半導体装置を説明する。
【００４２】
図５は第２実施例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４３】
第２実施例の変形例に係る半導体装置は、ｎチャネル型トランジスタにもゲート電極側壁絶縁膜１２２を有している。他の部分については、図３乃至４に示す第２具体例の半導体装置と同様に構成されている。第２実施例の変形例に係る半導体装置の製造方法は、図３（ｃ）に示した第１の領域１１３ｎのＳｉ基板１１１の表面および第１のゲート積層体１２３を覆う第１のシリコン窒化膜１３８とゲート電極側壁絶縁膜１２２とをＲＩＥ法によって取り除く工程を省略している。このような場合でも、メタルゲート材料の仕事関に応じて閾値電圧調整を行ってもよく、工程が省略されて望ましい。実施例２では、ｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２を除去したが、ｐチャネル型トランジスタの閾値電圧を大きく変化させたい場合は、ゲート電極側壁絶縁膜１３３を除去してもよい。
【変形例２】
【００４４】
第２実施例の変形例２を図６に示す。
【００４５】
図６は第２実施例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４６】
変形例２に係る半導体装置は、Ｐｔからなるゲート電極１２１、１３２を有している。
【００４７】
第２実施例の変形例に係る半導体装置の製造方法は、図３（ａ）で説明したダミー電極を除去した後の溝へＰｔを選択成長させればよい。Ｐｔの表面は、第２の実施例と同じくＣＭＰによって露出することができる。ゲート絶縁膜１２０，１３１とＰｔとの界面には、バリア性を有するバッファア膜を有することでＰｔの拡散を防ぐことができる。バッファ膜には、シリコン窒化膜を用いることができる。Ｐｔは、pドープポリシリコンに仕事関数が近いため、ｐチャネルトランジスタが形成される第２の領域１１３ｐには閾値電圧を調整する第２のシリコン窒化膜を不要とできる。
【００４８】
このように、あるチャネルトランジスタを基準として閾値電圧の調整が不要となるメタルゲート材料を選んでゲート電極とすることで、他のチャネルトランジスタを有する領域に閾値電圧を調整するシリコン窒化膜を用いて所望の性能を有するＣＭＯＳトランジスタを得ることができる。ｎチャネルトランジスタを基準として閾値電圧の調整を不要とする場合は、ゲート電極材料にＴａを用いることができる。
【００４９】
実施例において、閾値電圧を調整するために用いるシリコン窒化膜は、成膜条件や原料ガスを選んで所望の応力を得て好ましいが、他の応力制御膜としては、他の酸化膜やセラミックス材料を用いることができる。
【産業上の利用可能性】
【００５０】
本発明は、高性能ＬＳＩに好適な、閾値電圧が調整されたトランジスタを有する半導体集積回路装置及びその製造方法を提供する。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【図２】ＭＯＳＦＥＴの閾値電圧と、カバー膜の応力の関係を示す図である。
【図３】本発明の第２実施例に係るＣＭＯＳトランジスタの製造フローの概略図である。
【図４】本発明の第２実施例に係るＣＭＯＳトランジスタのコンタクトプラグ製造フローの概略図である。
【図５】本発明の第１変形例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【図６】本発明の第２変形例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【符号の説明】
【００５２】
１、１１１  半導体基板、
２、１１２  素子分離領域、
３ｎ、１１３ｎ  第１の領域、
３ｐ、１１３ｐ  第２の領域、
１１６−１  第１の領域のコンタクトホール、
１１６−２  第２の領域のコンタクトホール、
１１７  層間絶縁膜、
１１８  ｐ型ウェル領域、
１１９  第１の領域のソース・ドレイン、
１１９ａ  第１の領域のソース・ドレインの浅い接合領域、
１１９ｂ  第１の領域のソース・ドレインの深い接合領域、
１２０  第１の領域のゲート絶縁膜、
１２１  第１の領域のゲート電極、
１２２  第１の領域および第２の領域のゲート電極側壁絶縁膜、
１２３  第１の領域のゲート積層体、
１２４  第１の領域のシリサイド膜（ソース・ドレイン領域）、
１２６  第１のシリコン窒化膜、
１２８  ｎ型ウェル領域、
１３０  第２の領域のソース・ドレイン、
１３０ａ  第２の領域のソース・ドレインの浅い接合領域、
１３０ｂ  第２の領域のソース・ドレインの深い接合領域、
１３１  第２の領域のゲート絶縁膜、
１３２  第２の領域のゲート電極、
１３４  第２の領域のゲート積層体、
１３５  第２の領域のシリサイド膜（ソース・ドレイン領域）、
１３８  第２のシリコン窒化膜、
１４０、１４３、１５０  レジスト膜、
１４４−１  第１の領域の開口部、
１４４−２  第１の領域の開口部、
【図１】
2006269768.tif 000003
【図２】
2006269768.tif 000004
【図３】
2006269768.tif 000005
【図４】
2006269768.tif 000006
【図５】
2006269768.tif 000007
【図６】
2006269768.tif 000008