(57)【要約】【課題】低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や駆動能力の低下を抑制しつつウェル電位を効果的に固定する。【解決手段】ウェル電位固定用のアクティブ領域を持たないスタンダードセルをライブラリから読み出し、自動配置配線を行って回路の仮設計を行い（ＳＴＥＰ１）、仮設計で形成される回路における同時にスイッチングするトランジスタの数、トランジスタのサイズ、遷移確率及び出現確率の少なくとも１つから基板電位の変化を推定する（ＳＴＥＰ２）。推定した基板電位の変化が基準値以内か否か判定し（ＳＴＥＰ３）、基準値を超えている時に、ライブラリからウェル電位固定用のアクティブ領域を持ったスタンダードセルを読み出し、推定した基板電位の変化が基準値を超える領域に配置し（ＳＴＥＰ４）、再度自動配置配線を行って回路を形成する（ＳＴＥＰ５）。【選択図】      図６
2006269787.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、
前記セル列は、
電源電圧及び接地電位が印加される第１，第２の端子と、前記第１，第２の端子に印加される電圧で動作するトランジスタを含みウェル電位固定用のアクティブ領域を持たない第１回路とを備えた第１のスタンダードセルと、
前記第１のスタンダードセルにおける同時にスイッチングするトランジスタが集まっている領域またはサイズの大きなトランジスタの近傍に配置され、電源電圧及び接地電位が印加される第３，第４の端子と、内部の空き領域に形成され前記第３，第４の端子にそれぞれ電気的に接続されるウェル電位固定用の第１，第２のアクティブ領域、及び前記第３，第４の端子から電源が供給され、前記第１，第２のアクティブ領域からバックゲートバイアスが印加されるトランジスタを含む第２回路とを備えた第２のスタンダードセルとを具備し、
前記第２のスタンダードセルで前記セル列中の第１のスタンダードセルのウェル電位を固定することを特徴とする半導体集積回路装置。
【請求項２】
スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、
前記セル列は、
電源電圧及び接地電位が印加される第１，第２の端子と、前記第１，第２の端子に印加される電圧で動作するスイッチ素子を含みウェル電位固定用のアクティブ領域を持たない第１回路とを備えた第１のスタンダードセルと、
前記第１のスタンダードセルにおける遷移確率が高い領域の近傍に配置され、電源電圧及び接地電位が印加される第３，第４の端子と、内部の空き領域に形成され前記第３，第４の端子にそれぞれ電気的に接続されるウェル電位固定用の第１，第２のアクティブ領域、及び前記第３，第４の端子から電源が供給され、前記第１，第２のアクティブ領域からバックゲートバイアスが印加されるトランジスタを含む第２回路とを備えた第２のスタンダードセルとを具備し、
前記第２のスタンダードセルで前記セル列中の第１のスタンダードセルのウェル電位を固定することを特徴とする半導体集積回路装置。
【請求項３】
スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、
前記セル列は、
電源電圧及び接地電位が印加される第１，第２の端子と、前記第１，第２の端子に印加される電圧で動作し、ウェル電位固定用のアクティブ領域を持たない第１回路とを備えた第１のスタンダードセルと、
出現確率が高い第１のスタンダードセルが集まっている領域の近傍に配置され、電源電圧及び接地電位が印加される第３，第４の端子と、内部の空き領域に形成され前記第３，第４の端子にそれぞれ電気的に接続されるウェル電位固定用の第１，第２のアクティブ領域、及び前記第３，第４の端子から電源が供給され、前記第１，第２のアクティブ領域からバックゲートバイアスが印加されるトランジスタを含む第２回路とを備えた第２のスタンダードセルとを具備し、
前記第２のスタンダードセルで前記セル列中の第１のスタンダードセルのウェル電位を固定することを特徴とする半導体集積回路装置。
【請求項４】
前記第２回路は、クロック信号で駆動される回路であることを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
【請求項５】
ウェル電位固定用のアクティブ領域を持たない第１グループのスタンダードセルをライブラリから読み出し、自動配置配線を行って回路の仮設計を行うステップと、
前記仮設計で形成される回路における同時にスイッチングするトランジスタの数、トランジスタのサイズ、遷移確率及び出現確率の少なくとも１つから基板電位の変化を推定するステップと、
推定した基板電位の変化が基準値以内か否か判定するステップと、
推定した基板電位の変化が基準値を超えている時に、前記ライブラリからウェル電位固定用のアクティブ領域を持った第２グループのスタンダードセルを読み出し、前記第１グループのスタンダードセルにおける推定した基板電位の変化が基準値を超える領域に配置し、自動配置配線を行って回路を形成するステップと
を具備することを特徴とする半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置及びその設計方法に関するもので、スタンダードセルを用いて自動配置配線により形成される半導体集積回路装置におけるウェル電位を固定する技術に係る。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体集積回路装置中に形成されたトランジスタは、ウェル電位の変動により素子特性が影響を受けることが知られている。このような影響を避け、トランジスタの素子特性を安定化するためにはウェル電位を安定化（固定）する必要がある。
【０００３】
スタンダードセルを用いて自動配置配線により形成される半導体集積回路装置では、各々のスタンダードセルに電源電圧用と接地電位用の２つの端子を設けており、ウェル電位を固定するためにＰウェル領域及びＮウェル領域中にそれぞれＰサブ領域、Ｎサブ領域と呼ばれるアクティブ領域を形成している。そして、上記Ｐウェル領域をＰサブ領域を介して接地電位用の端子に接続することにより接地電位ＧＮＤに固定し、上記Ｎウェル領域をＮサブ領域を介して電源電圧用の端子に接続することにより電源電圧ＶＤＤに固定している。
【０００４】
上記スタンダードセルは、セルの配置方向に沿った対向する２辺に電源電圧ＶＤＤ用と接地電位ＧＮＤ用の電源線が設けられ、これら電源線の下の半導体基板中にＰウェル領域とＮウェル領域がそれぞれ形成されている。これらのウェル領域中には、トランジスタ等の半導体素子が形成され、種々の回路が構成される。また、上記Ｐウェル領域とＮウェル領域にはそれぞれ、上記ウェル電位固定用のＰサブ領域とＮサブ領域が形成されている。そして、上記電源電圧用の電源線とＮサブ領域、上記接地電位用の電源線とＰサブ領域がそれぞれコンタクトホールを介して電気的に接続され、ウェル電位が固定されている。
【０００５】
また、ＭＯＳトランジスタの基板バイアス効果を積極的に利用するために、電源電圧用、接地電位用、Ｐサブ領域用及びＮサブ領域用の４つの端子を配置したスタンダードセルが用いられる場合もある（特許文献１参照）。この４端子のスタンダードセルでは、それぞれ独立した配線を介して電源電圧ＶＤＤ、接地電位ＧＮＤ、Ｎウェル電位固定用の電位ＶＢＮ、Ｐウェル電位固定用の電位ＶＢＰを与える。上記４端子のスタンダードセルでは、セルの配置方向に沿った対向する２辺にＰウェル電位固定用の電位ＶＢＰを与える配線とＮウェル電位固定用の電位ＶＢＮを与える配線が設けられ、これらの配線の下の半導体基板中にＮサブ領域とＰサブ領域が形成されている。上記Ｐウェル領域の電位固定用の配線とＰサブ領域、上記Ｎウェル領域の電位固定用の配線とＮサブ領域はそれぞれ、コンタクトホールを介して電気的に接続される。また、上記配線の内側には、電源電圧ＶＤＤ用と接地電位ＧＮＤ用の電源線が配置される。Ｎウェル領域とＰウェル領域は、上記電源線間の半導体基板中に形成される。上記Ｎウェル領域とＰウェル領域中には、それぞれトランジスタ等の半導体素子が形成され、種々の回路が構成される。
【０００６】
しかしながら、上記のような構成では、ウェル電位を固定するためのＰサブ領域、Ｎサブ領域及び配線によってセル面積の増大を招く。セル面積を増大させないためには、セル内部に形成するトランジスタ等の半導体素子のサイズを縮小しなければならず駆動能力が低下する。特に、デザインルールの最小線幅でサブ領域を形成すると、段差被覆性の低下やＭＯＳトランジスタへの最小距離等の制約が発生することになり、この点からもセル面積の増大またはトランジスタのサイズの縮小に繋がることになる。しかも、密に配置されたサブ領域に対するコンタクトは製造プロセス上でも厳しいものであり、このようなパターンが多数存在することは製造歩留まりの低下を招く。
【０００７】
ところで、半導体集積回路装置の微細化に伴って電源電圧が低下してきており、基板電流が少なくなっている。このため、低電源電圧化された半導体集積回路装置では、セル面積の増大やトランジスタサイズの縮小による駆動能力の低下を最小限にしてウェル電位の固定を効率的に行える可能性がある。これは、電源電圧が１Ｖ近辺になると、ＰＮ接合に順方向電流が流れるほどの電位差が発生しなくなるためである。また、低電源電圧化に伴って基板電流が減少しているだけでなく、通常はトランジスタのソース側の電位が固定されているので、電源電圧が１Ｖ程度ではドレインとのカップリングにより生じるウェル電位の変動は最悪でもその半分の０．５Ｖにも満たない。よって、ラッチアップによる破壊の可能性はほとんどない。
【０００８】
もちろん、基板電位がランダムに変動することになると、その電位変動に応じてトランジスタの駆動能力や漏れ電流が変動することになるため、その対策としてのウェル電位の固定は必要である。
【特許文献１】特開２０００−３３２１１８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる半導体集積回路装置及びその設計方法を提供することにある。
【課題を解決するための手段】
【００１０】
この発明の一態様によると、スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、前記セル列は、電源電圧及び接地電位が印加される第１，第２の端子と、前記第１，第２の端子に印加される電圧で動作するトランジスタを含みウェル電位固定用のアクティブ領域を持たない第１回路とを備えた第１のスタンダードセルと、前記第１のスタンダードセルにおける同時にスイッチングするトランジスタが集まっている領域またはサイズの大きなトランジスタの近傍に配置され、電源電圧及び接地電位が印加される第３，第４の端子と、内部の空き領域に形成され前記第３，第４の端子にそれぞれ電気的に接続されるウェル電位固定用の第１，第２のアクティブ領域、及び前記第３，第４の端子から電源が供給され、前記第１，第２のアクティブ領域からバックゲートバイアスが印加されるトランジスタを含む第２回路とを備えた第２のスタンダードセルとを具備し、前記第２のスタンダードセルで前記セル列中の第１のスタンダードセルのウェル電位を固定する半導体集積回路装置が提供される。
【００１１】
また、この発明の一態様によると、スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、前記セル列は、電源電圧及び接地電位が印加される第１，第２の端子と、前記第１，第２の端子に印加される電圧で動作するスイッチ素子を含みウェル電位固定用のアクティブ領域を持たない第１回路とを備えた第１のスタンダードセルと、前記第１のスタンダードセルにおける遷移確率が高い領域の近傍に配置され、電源電圧及び接地電位が印加される第３，第４の端子と、内部の空き領域に形成され前記第３，第４の端子にそれぞれ電気的に接続されるウェル電位固定用の第１，第２のアクティブ領域、及び前記第３，第４の端子から電源が供給され、前記第１，第２のアクティブ領域からバックゲートバイアスが印加されるトランジスタを含む第２回路とを備えた第２のスタンダードセルとを具備し、前記第２のスタンダードセルで前記セル列中の第１のスタンダードセルのウェル電位を固定する半導体集積回路装置が提供される。
【００１２】
更に、この発明の一態様によると、スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、前記セル列は、電源電圧及び接地電位が印加される第１，第２の端子と、前記第１，第２の端子に印加される電圧で動作し、ウェル電位固定用のアクティブ領域を持たない第１回路とを備えた第１のスタンダードセルと、出現確率が高い第１のスタンダードセルが集まっている領域の近傍に配置され、電源電圧及び接地電位が印加される第３，第４の端子と、内部の空き領域に形成され前記第３，第４の端子にそれぞれ電気的に接続されるウェル電位固定用の第１，第２のアクティブ領域、及び前記第３，第４の端子から電源が供給され、前記第１，第２のアクティブ領域からバックゲートバイアスが印加されるトランジスタを含む第２回路とを備えた第２のスタンダードセルとを具備し、前記第２のスタンダードセルで前記セル列中の第１のスタンダードセルのウェル電位を固定する半導体集積回路装置が提供される。
【００１３】
この発明の一態様によると、ウェル電位固定用のアクティブ領域を持たない第１のスタンダードセルをライブラリから読み出し、自動配置配線を行って回路の仮設計を行うステップと、前記仮設計で形成される回路における同時にスイッチングするトランジスタの数、トランジスタのサイズ、遷移確率及び出現確率の少なくとも１つから基板電位の変化を推定するステップと、推定した基板電位の変化が基準値以内か否か判定するステップと、推定した基板電位の変化が基準値を超えている時に、前記ライブラリからウェル電位固定用のアクティブ領域を持った第２のスタンダードセルを読み出し、前記第１のスタンダードセルにおける推定した基板電位の変化が基準値を超える領域に配置し、自動配置配線を行って回路を形成するステップとを具備する半導体集積回路装置の設計方法が提供される。
【発明の効果】
【００１４】
この発明によれば、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる半導体集積回路装置及びその設計方法が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施の形態について図面を参照して説明する。  
［第１の実施形態］
図１乃至図５はそれぞれ、この発明の第１の実施形態に係る半導体集積回路装置について説明するためのものである。図１は、スタンダードセル用いて自動配置配線で形成した半導体集積回路装置におけるセル列の一部を抽出して模式的に示している。図２は、図１に示した半導体集積回路装置における２端子のスタンダードセルのパターンレイアウト例を示している。図３は、上記図２に示したスタンダードセルの回路図でありＣＭＯＳ型のバッファである。図４は、図１に示した半導体集積回路装置における４端子のスタンダードセルのパターンレイアウト例を示している。図５は、上記図４に示したスタンダードセルの回路図でありＣＭＯＳ型のＮＡＮＤゲートである。
【００１６】
図１では、４段のセル列ＳＣ−１〜ＳＣ−４が配列されており、隣接するセル列ＳＣ−１，ＳＣ−２間、隣接するセル列ＳＣ−２，ＳＣ−３、及び隣接するセル列ＳＣ−３，ＳＣ−４間でそれぞれ電源線ＰＷ２，ＰＷ１，ＰＷ２が共用されている。上記電源線ＰＷ１は例えば電源電圧ＶＤＤ用であり、上記電源線ＰＷ２は例えば接地電位ＧＮＤ用である。上記電源線ＰＷ１，ＰＷ２はそれぞれ、図２及び図４に示すようにセル内部に向かって対向する方向に延設される枝状の配線部（端子）を備えており、これらの配線部はコンタクトホールを介して上記各セル内に形成された半導体素子、例えばＭＯＳトランジスタのソースまたはドレインに接続される。
【００１７】
各々のセル列ＳＣ−１〜ＳＣ−４には、ウェル電位固定用のアクティブ領域を持たないスタンダードセル４Ｔ−１１〜４Ｔ−１４，４Ｔ−２１〜４Ｔ−２４，４Ｔ−３１〜４Ｔ−３４，４Ｔ−４１〜４Ｔ−４とウェル電位固定用のアクティブ領域を持ったスタンダードセル２Ｔ−１１，２Ｔ−２１，２Ｔ−３１，２Ｔ−４１が配置されている。ここで、ウェル電位固定用のアクティブ領域を持たないスタンダードセルとは、電源電圧ＶＤＤ用の第１の端子、接地（０Ｖ）ＧＮＤ用の第２の端子、Ｎウェル領域の電位固定用の第３の端子、及びＰウェル領域の電位固定用の第４の端子を備えた４端子のセルであるが、セル列間にはＰウェル電位固定用の電位ＶＢＰを与える配線、Ｎウェル電位固定用の電位ＶＢＮを与える配線、及びアクティブ領域（Ｎサブ領域とＰサブ領域）等は設けられていない。この４端子セル内に形成された各ＭＯＳトランジスタのソースまたはドレインは上記第１，第２の端子に、及びバックゲートが上記第３，第４の端子にそれぞれ選択的に接続されている。
【００１８】
一方、ウェル電位固定用のアクティブ領域を持ったスタンダードセルとは、電源電圧ＶＤＤ用の第１の端子と接地（０Ｖ）ＧＮＤ用の第２の端子と、これら第１，第２の端子にそれぞれ電気的に接続されたアクティブ領域（Ｎサブ領域とＰサブ領域）を備えた２端子のセルである。この２端子セル内に形成された各ＭＯＳトランジスタのソースまたはドレインは上記第１，第２の端子に接続され、バックゲートに上記ウェル電位固定用のアクティブ領域から基板バイアス電圧が印加される。
【００１９】
上記２端子のセル２Ｔ−１１，２Ｔ−２１，２Ｔ−３１，２Ｔ−４１はそれぞれ、上記４端子のセル４Ｔ−１１〜４Ｔ−１４，４Ｔ−２１〜４Ｔ−２４，４Ｔ−３１〜４Ｔ−３４，４Ｔ−４１〜４Ｔ−４における同時にスイッチングするトランジスタが集まっている領域またはサイズの大きなトランジスタの近傍に配置されている。
【００２０】
これらの領域としては、例えばフリップフロップの近傍、クロックバッファ等のバッファの近傍、あるいは多数のトランジスタが共通のノードに接続されている回路の近傍等がある。
【００２１】
そして、上記２端子のセル２Ｔ−１１，２Ｔ−２１，２Ｔ−３１，２Ｔ−４１から、それぞれ同一のセル列内に設けられた４端子のセル４Ｔ−１１〜４Ｔ−１４，４Ｔ−２１〜４Ｔ−２４，４Ｔ−３１〜４Ｔ−３４，４Ｔ−４１〜４Ｔ−４にウェル電位固定用のバイアス電圧（ＭＯＳトランジスタのバックゲートバイアス）が与えられてウェル電位が固定される。この際、上記２端子のセル２Ｔ−１１，２Ｔ−２１，２Ｔ−３１，２Ｔ−４１は、同時にスイッチングするトランジスタが集まっている領域またはサイズの大きなトランジスタの近傍に配置されるので、これらの４端子のセルのウェル電位は効果的に固定される。
【００２２】
図２に示すように、例えば２端子のスタンダードセル２Ｔ−１１には、セルの上辺と下辺に、セル列の延設方向に沿って電源電圧ＶＤＤ用の電源線（金属層）ＰＷ１と接地電位ＧＮＤ用の電源線（金属層）ＰＷ２が配置されている。上記電源線ＰＷ１下からセル内部の半導体基板中にはＮウェル領域ＮＷＥＬＬが形成され、上記電源線ＰＷ２下からセル内部の半導体基板中にはＰウェル領域ＰＷＥＬＬが形成されている。上記ウェル領域ＮＷＥＬＬ中にはＰチャネル型ＭＯＳトランジスタＱ１，Ｑ３，Ｑ５，Ｑ７のソース・ドレインＰＳＤとアクティブ領域（Ｎサブ領域）ＮＳＵＢが設けられ、上記ウェル領域ＰＷＥＬＬ中にはＮチャネル型ＭＯＳトランジスタＱ２，Ｑ４，Ｑ６，Ｑ８のソース・ドレインＮＳＤとアクティブ領域（Ｐサブ領域）ＰＳＵＢが設けられている。
【００２３】
上記電源線ＰＷ１，ＰＷ２はそれぞれ、セル内部に向かって対向する方向に延設される枝状の配線部（端子）ＰＷ１−１，ＰＷ１−２，ＰＷ１−３，ＰＷ２−１，ＰＷ２−２，ＰＷ２−３を備えている。上記配線部ＰＷ１−１は、コンタクトホールを介してアクティブ領域ＮＳＵＢ及び上記ＭＯＳトランジスタＱ１のソースに接続される。上記配線部ＰＷ２−１は、コンタクトホールを介してアクティブ領域ＰＳＵＢ及びＭＯＳトランジスタＱ２のソースに接続される。また、上記配線部ＰＷ１−２はコンタクトホールを介して上記ＭＯＳトランジスタＱ３，Ｑ５のソースに接続され、上記配線部ＰＷ１−３はコンタクトホールを介して上記ＭＯＳトランジスタＱ７のソースに接続されている。同様に、上記配線部ＰＷ２−２はコンタクトホールを介してＭＯＳトランジスタＱ４，Ｑ６のソースに接続され、上記配線部ＰＷ２−３はコンタクトホールを介して上記ＭＯＳトランジスタＱ８のソースに接続されている。
【００２４】
上記ＭＯＳトランジスタＱ１〜Ｑ４のゲートＧ１〜Ｇ４は、上記配線部ＰＷ１−１〜ＰＷ１−３，ＰＷ２−１〜ＰＷ２−３と同一方向に沿って配置され、配線（金属層）Ｌ１で共通接続されている。また、上記ＭＯＳトランジスタＱ５〜Ｑ８のゲートＧ５〜Ｇ８は、上記配線部ＰＷ１−１〜ＰＷ１−３，ＰＷ２−１〜ＰＷ２−３と同一方向に沿って配置され、配線（金属層）Ｌ２で共通接続されるとともに、上記ＭＯＳトランジスタＱ１〜Ｑ４のドレインに接続される。更に、ＭＯＳトランジスタＱ５〜Ｑ８のドレインが配線（金属層）Ｌ３により共通接続され、この配線Ｌ３から出力信号を得るようになっている。
【００２５】
このように、上記パターン構成の２端子セルでは、電源線ＰＷ１がアクティブ領域（Ｎサブ領域）ＮＳＵＢを介してＮウェル領域ＮＷＥＬＬに接続され、電源線ＰＷ２がアクティブ領域（Ｐサブ領域）ＰＳＵＢを介してＰウェル領域ＰＷＥＬＬに接続されてウェル電位が固定されている。これらアクティブ領域ＰＳＵＢ，ＮＳＵＢは、電源線ＰＷ１，ＰＷ２下を避け、トランジスタ回路の空き領域に形成されている。
【００２６】
すなわち、図２及び図３に示すような構成のバッファでは、前段のインバータを構成しているＭＯＳトランジスタＱ１〜Ｑ４と後段のインバータを構成しているＭＯＳトランジスタＱ５〜Ｑ８ではサイズ差があり（通常１：２〜１：４）、前段のＭＯＳトランジスタＱ１〜Ｑ４のサイズは小さいので、セルに空き領域が生じる。そこで、この空き領域にアクティブ領域ＰＳＵＢ，ＮＳＵＢを形成している。
【００２７】
図４に示すように、４端子のスタンダードセル４Ｔ−１１は、上辺と下辺にセル列の延設方向に沿って電源電圧ＶＤＤ用の電源線（金属層）ＰＷ１と接地電位ＧＮＤ用の電源線（金属層）ＰＷ２が配置されている。上記電源線ＰＷ１下の半導体基板中にはＮウェル領域ＮＷＥＬＬが形成され、上記電源線ＰＷ２下の半導体基板中にはＰウェル領域ＰＷＥＬＬが形成されている。上記ウェル領域ＮＷＥＬＬ中にはＰチャネル型ＭＯＳトランジスタＱ９，Ｑ１１，Ｑ１３，Ｑ１５のソース・ドレインＰＳＤが設けられ、上記ウェル領域ＰＷＥＬＬ中にはＮチャネル型ＭＯＳトランジスタＱ１０，Ｑ１２，Ｑ１４，Ｑ１６のソース・ドレインＮＳＤが設けられている。
【００２８】
上記電源線ＰＷ１，ＰＷ２はそれぞれ、セル内部に向かって対向する方向に延設される枝状の配線部ＰＷ１−４，ＰＷ１−５，ＰＷ１−６，ＰＷ２−４，ＰＷ２−５を備えている。上記配線部ＰＷ１−４は、コンタクトホールを介して上記ＭＯＳトランジスタＱ９のソースに接続される。上記配線部ＰＷ２−４は、コンタクトホールを介して上記ＭＯＳトランジスタＱ１０のソースに接続される。また、上記配線部ＰＷ１−５はコンタクトホールを介して上記ＭＯＳトランジスタＱ１１，Ｑ１３のソースに接続され、上記配線部ＰＷ１−６はコンタクトホールを介して上記ＭＯＳトランジスタＱ１５のソースに接続されている。同様に、上記配線部ＰＷ２−５はコンタクトホールを介して上記ＭＯＳトランジスタＱ１６のソースに接続されている。上記ＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１５，Ｑ１６のゲートＧ９，Ｇ１０，Ｇ１５，Ｇ１６は、上記配線部ＰＷ１−４〜ＰＷ１−６，ＰＷ２−４，ＰＷ２−５と同一方向に沿って配置され、配線（金属層）Ｌ４で共通接続されている。また、上記ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のゲートＧ１１，Ｇ１２，Ｇ１３，Ｇ１４は、上記配線部ＰＷ１−４〜ＰＷ１−６，ＰＷ２−４，ＰＷ２−５と同一方向に沿って配置され、配線（金属層）Ｌ５で共通接続される。更に、ＭＯＳトランジスタＱ９，Ｑ１１，Ｑ１３，Ｑ１５のドレインが配線（金属層）Ｌ６によりＭＯＳトランジスタＱ１２，Ｑ１４のドレインに共通接続され、この配線Ｌ６から出力信号を得るようになっている。
【００２９】
この４端子のスタンダードセルはＰサブ領域やＮサブ領域を備えておらず、ウェル電位固定用の配線にも接続されていない。すなわち、セル内においてはウェル領域ＰＷＥＬＬ，ＮＷＥＬＬは電源電圧ＶＤＤまたは接地電位ＧＮＤに固定されていない。しかし、この４端子のスタンダードセルのウェル領域ＰＷＥＬＬ，ＮＷＥＬＬは、隣接する２端子セル２Ｔ−１１（あるいは同一セル列中に設けた２端子のスタンダードセル）のウェル領域に接続され、ウェル電位固定用のバイアス電位が印加される。このため、セル列間の境界領域にアクティブ領域を設ける必要はない。また、このアクティブ領域にウェル電位固定用の電位を与えるための配線とコンタクトホールも不要である。よって、セルのサイズを小さくできる。
【００３０】
図６は、上記図２乃至図５に示したスタンダードセルを用いて、自動配置配線により図１に示した半導体集積回路装置を設計する方法について説明するためのフローチャートである。
【００３１】
ライブラリには、ウェル電位固定用のアクティブ領域を持たない種々の基本回路からなる第１グループのスタンダードセルと、ウェル電位固定用のアクティブ領域を持った種々の基本回路からなる第２グループのスタンダードセルとが登録されている。
【００３２】
まず、ライブラリからウェル電位固定用のアクティブ領域を持たないスタンダードセルを読み出し、自動配置配線を行って回路の仮設計を行う（ＳＴＥＰ１）。
【００３３】
次に、上記仮設計で形成された回路における一定エリア内の同時にスイッチングするトランジスタの数と大きさを評価し、基板電位の変化を推定する（ＳＴＥＰ２）。
【００３４】
推定した基板電位の変化が基準値以内か否か判定する（ＳＴＥＰ３）。
【００３５】
上記推定した基板電位の変化が基準値を超えている時に、ライブラリからウェル電位固定用のアクティブ領域を持ったスタンダードセルを読み出し、同時スイッチングするトランジスタが集まっている領域またはサイズの大きなトランジスタの近傍に配置し（ＳＴＥＰ４）、自動配置配線を行って回路を形成する（ＳＴＥＰ５）。
【００３６】
その後、形成した回路の動作タイミングを判定し、タイミング違反となった時には回路の合成をやり直し、再自動配置配線を行う（ＳＴＥＰ６）。
【００３７】
そして、全てのセル列の自動配置配線が終了するまでＳＴＥＰ２〜ＳＴＥＰ６の動作を繰り返す（ＳＴＥＰ７）。
【００３８】
上記のような構成の半導体集積回路装置及びその設計方法によれば、同時にスイッチングするトランジスタの数やサイズが大きく、基板電位が変動する可能性がある部分に選択的にウェル電位固定用のバイアス電圧を与えてウェル電位を固定することができる。上述したように、低電源電圧化された半導体集積回路装置ではラッチアップによる破壊の可能性はほとんどなく、基板電位がランダムに変動するのを防止できれば良いので、回路の大部分を４端子のスタンダードセルで構成し、必要な部分にのみ２端子のスタンダードセルを配置することにより、この２端子のスタンダードセルで同一セル列内の４端子のスタンダードセルのウェル電位を十分に固定できる。
【００３９】
よって、パターン占有面積の増大を抑制し、且つ基板電位の変動を生じさせることなくウェル電位を固定できる。しかも、２端子のスタンダードセルは、セル列の境界ではなくセル内の空き領域にアクティブ領域を配置するため、パターン占有面積の増大を最小限に抑えることができる。
【００４０】
また、セル列間の境界領域にＮサブ領域やＰサブ領域を形成する必要はなく、これらアクティブ領域用の配線を形成してコンタクトを取る必要もない。これによって、２端子のスタンダードセルにおけるセルの幅を狭くしてパターン占有面積を削減でき、且つ２端子のスタンダードセルと４端子のスタンダードセルのセルの幅を等しくして整合性をとることもできる。
【００４１】
もちろん、スタンダードセルの内部に形成する半導体素子のサイズを縮小する必要もないので、駆動能力の低下も抑制できる。
【００４２】
従って、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる。
【００４３】
［第２の実施形態］
上述した第１の実施形態では、一定エリア内の同時にスイッチングするトランジスタの数とサイズを使って基板電流の変化を推定して評価した。これに対し、本第２の実施形態ではセル内の回路の遷移確率で評価し、遷移確率が高いスタンダードセルの近傍にアクティブ領域を備えたスタンダードセルを挿入するようにしている。
【００４４】
図７に示すように、まず、ライブラリからウェル電位固定用のアクティブ領域を持たないスタンダードセルを読み出し、自動配置配線を行って回路の仮設計を行う（ＳＴＥＰ１）。
【００４５】
次に、上記仮設計で形成された回路における一定エリア内の遷移確率を評価し、基板電位の変化を推定する（ＳＴＥＰ２）。
【００４６】
推定した基板電位の変化が基準値以内か否か判定する（ＳＴＥＰ３）。
【００４７】
上記推定した基板電位の変化が基準値を超えている時に、ライブラリからウェル電位固定用のアクティブ領域を持ったスタンダードセルを読み出し、最も遷移確率が高いセルが集まっている領域、またはその近傍に配置し（ＳＴＥＰ４）、自動配置配線を行って回路を形成する（ＳＴＥＰ５）。
【００４８】
その後、形成した回路の動作タイミングを判定し、タイミング違反となった時には回路の合成をやり直し、再自動配置配線を行う（ＳＴＥＰ６）。
【００４９】
そして、全てのセル列の自動配置配線が終了するまでＳＴＥＰ２〜ＳＴＥＰ６の動作を繰り返す（ＳＴＥＰ７）。
【００５０】
図８は、上記遷移確率の高いスタンダードセルの代表例を示す回路図であり、順序回路のフリップフロップを示している。このフリップフロップは、Ｐチャネル型ＭＯＳトランジスタＱ２１〜Ｑ３８とＮチャネル型ＭＯＳトランジスタＱ３９〜Ｑ５６を含んで構成されている。このフリップフロップは、電源ＶＤＤが印加される端子と、接地電位ＧＮＤが印加される端子に加えて、データ入力端子Ｔ１、スキャンデータ入力端子Ｔ２、クロック入力端子Ｔ３、スキャン選択信号入力端子Ｔ４及び出力端子Ｔ５を備えている。
【００５１】
上記クロック入力端子Ｔ３に入力された外部クロック信号ＥＸＣＬＫは、ＭＯＳトランジスタＱ３５とＱ５３とからなるＣＭＯＳインバータＩＮＶ１に入力され、内部クロック信号／ＣＬＫが生成される。このＣＭＯＳインバータＩＮＶ１から出力される内部クロック信号／ＣＬＫは、ＭＯＳトランジスタＱ３６とＱ５４とからなるＣＭＯＳインバータＩＮＶ２に供給されて反転され、内部クロック信号ＣＬＫが生成される。
【００５２】
また、スキャン選択信号入力端子Ｔ４に入力された外部スキャン選択信号ＥＸＳＣＳＥＬは、ＭＯＳトランジスタＱ３７とＱ５５とからなるＣＭＯＳインバータＩＮＶ３に入力され、内部スキャン選択信号／ＳＣＳＥＬが生成される。このＣＭＯＳインバータＩＮＶ３から出力される内部スキャン選択信号／ＳＣＳＥＬは、ＭＯＳトランジスタＱ３８とＱ５６とからなるＣＭＯＳインバータＩＮＶ４に供給されて反転され、内部スキャン選択信号ＳＣＳＥＬが生成される。
【００５３】
上記ＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ３９，Ｑ４０の電流通路は、電源ＶＤＤと接地点ＧＮＤ間に直列接続される。上記ＭＯＳトランジスタＱ２１，Ｑ４０のゲートは入力端子Ｔ１に接続され、データＤＡが供給される。上記ＭＯＳトランジスタＱ２２のゲートには、上記インバータＩＮＶ４から出力されるスキャン選択信号ＳＣＳＥＬが供給され、上記ＭＯＳトランジスタＱ３９のゲートには、上記インバータＩＮＶ３から出力されるスキャン選択信号／ＳＣＳＥＬが供給される。
【００５４】
同様に、上記ＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ４１，Ｑ４２の電流通路は、電源ＶＤＤと接地点ＧＮＤ間に直列接続される。上記ＭＯＳトランジスタＱ２３，Ｑ４２のゲートは入力端子Ｔ２に接続され、スキャンデータＳＣＤＡが供給される。上記ＭＯＳトランジスタＱ２４のゲートには、上記インバータＩＮＶ３から出力されるスキャン選択信号／ＳＣＳＥＬが供給され、上記ＭＯＳトランジスタＱ４１のゲートには、上記インバータＩＮＶ４から出力されるスキャン選択信号ＳＣＳＥＬが供給される。
【００５５】
上記ＭＯＳトランジスタＱ２２，Ｑ３９の接続点と上記ＭＯＳトランジスタＱ２４，Ｑ４１の接続点にはそれぞれ、トランスファゲートＴＧＥの一端が接続される。このトランスファゲートＴＧＥは、電流通路が並列接続されたＭＯＳトランジスタＱ２５，Ｑ４３で構成されている。上記ＭＯＳトランジスタＱ２５のゲートには、上記インバータＩＮＶ２から出力されるクロック信号ＣＬＫが供給される。上記ＭＯＳトランジスタＱ４３のゲートには、上記インバータＩＮＶ１から出力されるクロック信号／ＣＬＫが供給される。
【００５６】
上記トランスファゲートＴＧＥの他端には、ＭＯＳトランジスタＱ２６とＱ４４とからなるＣＭＯＳインバータＩＮＶ５の入力端と、ＭＯＳトランジスタＱ２８，Ｑ４５の電流通路の接続点が接続される。ＭＯＳトランジスタＱ２７，Ｑ２８，Ｑ４５，Ｑ４６の電流通路は、電源ＶＤＤと接地点ＧＮＤ間に直列接続されている。上記ＭＯＳトランジスタＱ２７，Ｑ４６のゲートには、上記インバータＩＮＶ５の出力端が接続される。上記ＭＯＳトランジスタＱ２８のゲートには、上記インバータＩＮＶ１からクロック信号／ＣＬＫが供給され、上記ＭＯＳトランジスタＱ４７のゲートには、上記インバータＩＮＶ２からクロック信号ＣＬＫが供給される。
【００５７】
また、上記トランスファゲートＴＧＥの他端には、ＭＯＳトランジスタＱ２９，Ｑ４８のゲートが接続される。ＭＯＳトランジスタＱ２９，Ｑ３０，Ｑ４７，Ｑ４８の電流通路は、電源ＶＤＤと接地点ＧＮＤ間に直列接続されている。上記ＭＯＳトランジスタＱ３０のゲートには、上記インバータＩＮＶ１からクロック信号／ＣＬＫが供給され、上記ＭＯＳトランジスタＱ４７のゲートには、上記インバータＩＮＶ２からクロック信号ＣＬＫが供給される。
【００５８】
上記ＭＯＳトランジスタＱ３０，Ｑ４７の電流通路の接続点には、ＭＯＳトランジスタＱ３１とＱ４９とからなるＣＭＯＳインバータＩＮＶ６の入力端と、ＭＯＳトランジスタＱ３３，Ｑ５０の電流通路の接続点が接続される。ＭＯＳトランジスタＱ３２，Ｑ３３，Ｑ５０，Ｑ５１の電流通路は、電源ＶＤＤと接地点ＧＮＤ間に直列接続されている。上記ＭＯＳトランジスタＱ３２，Ｑ５１のゲートには、上記インバータＩＮＶ６の出力端が接続される。上記ＭＯＳトランジスタＱ３３のゲートには、上記インバータＩＮＶ２からクロック信号ＣＬＫが供給され、上記ＭＯＳトランジスタＱ５０のゲートには上記インバータＩＮＶ１からクロック信号／ＣＬＫが供給される。
【００５９】
更に、上記インバータＩＮＶ６の出力端には、ＭＯＳトランジスタＱ３４とＱ５２とからなるＣＭＯＳインバータＩＮＶ７の入力端が接続され、このインバータＩＮＶ７の出力端が出力端子Ｔ５に接続されている。
【００６０】
上記のようなフリップフロップを備えたスタンダードセルは、回路の遷移確率が高くノイズ源となるので、このスタンダードセルに隣接して例えば図２及び図３に示したようなスタンダードセルを設けることにより、ウェル電位を固定して回路動作を安定化するとともにノイズを低減できる。
【００６１】
従って、上記のような構成並びに製造方法によれば、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる。
【００６２】
［第３の実施形態］
上記第２の実施形態では、回路の遷移確率で評価し、遷移確率が高いスタンダードセルの近傍にアクティブ領域を備えたスタンダードセルを挿入した、これに対し、本第３の実施形態ではセルの出現確率で評価し、出現確率が高いスタンダードセルの近傍にアクティブ領域を備えたスタンダードセルを挿入するようにしている。
【００６３】
すなわち、図９に示すように、まず、ライブラリからウェル電位固定用のアクティブ領域を持たないスタンダードセルを読み出し、自動配置配線を行って回路の仮設計を行う（ＳＴＥＰ１）。
【００６４】
次に、上記仮設計で形成された回路における一定エリア内の出現確率を評価し、基板電位の変化を推定する（ＳＴＥＰ２）。
【００６５】
推定した基板電位の変化が基準値以内か否か判定する（ＳＴＥＰ３）。
【００６６】
上記推定した基板電位の変化が基準値を超えている時に、ライブラリからウェル電位固定用のアクティブ領域を持ったスタンダードセルを読み出し、最も遷移確率が高いセルが集まっている領域、またはその近傍に配置し（ＳＴＥＰ４）、自動配置配線を行って回路を形成する（ＳＴＥＰ５）。
【００６７】
その後、形成した回路の動作タイミングを判定し、タイミング違反となった時には回路の合成をやり直し、再自動配置配線を行う（ＳＴＥＰ６）。
【００６８】
そして、全てのセル列の自動配置配線が終了するまでＳＴＥＰ２〜ＳＴＥＰ６の動作を繰り返す（ＳＴＥＰ７）。
【００６９】
上述したように、出現確率が高いスタンダードセルの近傍にウェル電位固定用のアクティブ領域を持ったスタンダードセルを設けてウェル電位を固定すれば、主要な回路部を安定動作させることができる。
【００７０】
［変形例１］
なお、上述した第１乃至第３の実施形態では、最初にライブラリからウェル電位固定用のアクティブ領域を持たないスタンダードセルを読み出し、自動配置配線を行って回路の仮設計を行うようにした。しかし、例えばサイズの大きなクロックバッファ等のようにウェル電位を固定する必要があることが分かっているスタンダードセルに関しては、予めライブラリに登録しておき、最初の仮設計の段階でライブラリから読み出して仮の回路設計をするようにしても良い。
【００７１】
［変形例２］
また、上述した第１乃至第３の実施形態と変形例１では、ウェル電位の固定が必要な領域に隣接してウェル電位固定用のスタンダードセルを挿入した。しかし、仮設計でウェル電位の固定が必要と推定されたスタンダードセルを、ウェル電位固定用のアクティブ領域を形成したスタンダードセルに置き換えるようにしても良い。すなわち、例えば図８に示したような構成のフリップフロップでは、インバータＩＮＶ５とＭＯＳトランジスタＱ２７，Ｑ２８，Ｑ４５，Ｑ４６、及びＭＯＳトランジスタＱ３２，Ｑ３３，Ｑ５０，Ｑ５１でそれぞれ構成されたホルダーと呼ぶ部分のトランジスタは他の部分よりも小さく設計するのが普通である。よって、他の部分に比べサイズの小さなトランジスタの領域ができる。この小さなトランジスタにより生じた空き領域にアクティブ領域ＮＳＵＢ，ＰＳＵＢを形成することにより、パターン占有面積を増大させることなく、アクティブ領域ＮＳＵＢ，ＰＳＵＢをセル内部に形成できる。
【００７２】
また、上記順序回路には、ＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ４１，Ｑ４２で形成されるテスト用のスキャン回路が付属する場合も多いが、このテスト用のスキャン回路も他の部分よりもサイズの小さなトランジスタで形成することができる。このため、これらのトランジスタに隣接した空き領域にアクティブ領域ＮＳＵＢ，ＰＳＵＢを形成しても良い。
【００７３】
このように、順序回路の中にアクティブ領域ＮＳＵＢ，ＰＳＵＢを形成する場合には、アクティブ領域ＮＳＵＢ，ＰＳＵＢを空き領域に形成し、且つ必要な領域の近傍に選択的に設けることにより、パターン占有面積の増大を最小限にできる。
【００７４】
なお、ウェル電位固定用のアクティブ領域を持ったスタンダードセルは、トランジスタのサイズが制限される可能性があるため、仮配置後、タイミング制約の厳しくないセルをウェル電位固定用のアクティブ領域を持ったセルに置き換えると良い。
【００７５】
［適用例］
次に、上述した第１乃至第３の実施形態に係る半導体集積回路装置及びその設計方法の適用例として、描画装置を例に取って説明する。
【００７６】
図１０は、画像描画プロセッサシステムＬＳＩのブロック図である。この画像描画プロセッサシステムＬＳＩ１０は、ホストプロセッサ２０、Ｉ／Ｏプロセッサ３０、メインメモリ４０、及びグラフィックプロセッサ５０を備えている。ホストプロセッサ２０とグラフィックプロセッサ５０とは、プロセッサバスＢＵＳによって、相互に通信可能に接続されている。
【００７７】
ホストプロセッサ２０は、メインプロセッサ２１、Ｉ／Ｏ部２２〜２４、及び複数の信号処理部（ＤＳＰ：Digital Signal Processor）２５を備えている。これらの回路ブロックは、ローカルネットワークＬＮ１によって相互に通信可能に接続されている。メインプロセッサ２１は、ホストプロセッサ２０内の各回路ブロックの動作を制御する。Ｉ／Ｏ部２２は、Ｉ／Ｏプロセッサ３０を介してホストプロセッサ２０の外部とデータの授受を行う。Ｉ／Ｏ部２３は、メインメモリ４０との間でデータの授受を行う。Ｉ／Ｏ部２４は、プロセッサバスＢＵＳを介してグラフィックプロセッサ５０との間でデータの授受を行う。信号処理部２５は、メインメモリ４０や外部から読み込んだデータに基づいて信号処理を行う。
【００７８】
Ｉ／Ｏプロセッサ３０は、ホストプロセッサ２０と、例えば汎用バス、ＨＤＤやＤＶＤ（Digital Versatile Disc）ドライブ等の周辺機器並びにネットワークとを接続する。この際、周辺機器はＬＳＩ１０に搭載されているものでも良いし、またはＬＳＩ１０外部に設けられていても良い。
【００７９】
メインメモリ４０は、ホストプロセッサ２０が動作するために必要なプログラムを保持する。このプログラムは、例えば図示せぬＨＤＤ等から読み出されて、メインメモリ４０に格納される。
【００８０】
グラフィックプロセッサ５０は、コントローラ５１、Ｉ／Ｏ部５２、５３、演算処理部５４を備えている。コントローラ５１は、ホストプロセッサ２０との間の通信や、演算処理部５４の制御を行う。Ｉ／Ｏ部５２は、プロセッサバスＢＵＳを介したホストプロセッサ２０との間の入出力を司る。Ｉ／Ｏ部５３は、ＰＣＩ等の各種汎用バス、ビデオ及びオーディオ、更に外部メモリ等との入出力を司る。演算処理部５４は、画像処理演算を行う。
【００８１】
演算処理部５４は、ラスタライザ（rasterizer）５５、及び複数の信号処理部５６−０〜５６−３１を備えている。なお、ここでは信号処理部５６の数を３２個にしているが、これは一例に過ぎず、８個、１６個、６４個等でも良く、その数は限定されるものではない。
【００８２】
次に、上記図１０に示した回路におけるグラフィックプロセッサ５０の詳細な構成について、図１１を用いて説明する。演算処理部５４は、ラスタライザ５５と、３２個の信号処理部５６−０〜５６−３１を備えている。ラスタライザ５５は、入力された図形情報にしたがって、ピクセル（pixel）を生成する。ピクセルとは、所定の図形を描画する際に取り扱われる最小単位の領域のことであり、ピクセルの集合によって図形が描画される。生成されるピクセルは、図形の形状（図形の占める位置）によって決まっている。すなわち、ある位置を描画する際にはその位置に対応したピクセルが生成され、また別の位置を描画する際には、対応する別のピクセルが生成される。信号処理部５６−０〜５６−３１はそれぞれ、ピクセル処理部ＰＰＵ０〜ＰＰＵ３１、及びピクセル処理部毎に設けられたローカルメモリＬＭ０〜ＬＭ３１を含んでいる。
【００８３】
ピクセル処理部ＰＰＵ０〜ＰＰＵ３１はそれぞれ、４個のリアライズパイプＲＰ（realize pipe）を有しており、４個のリアライズパイプＲＰが１個のＲＰクラスタＲＰＣ（realize pipe cluster）を形成している。ＲＰクラスタＲＰＣのそれぞれは、ＳＩＭＤ（Single Instruction Multiple Data）動作を行って、４個のピクセルを同時に処理する。そして、図形のそれぞれの位置に対応するピクセルは各ピクセル処理部ＰＰＵ０〜ＰＰＵ３１に割り当てられており、図形の占める位置に応じて、対応するピクセル処理部ＰＰＵ０〜ＰＰＵ３１がピクセルを処理する。
【００８４】
ローカルメモリＬＭ０〜ＬＭ３１はそれぞれ、ピクセル処理部ＰＰＵ０〜ＰＰＵ３１によって生成されたピクセルデータを記憶する。ローカルメモリＬＭ０〜ＬＭ３１は、全体としてリアライズメモリ（realize memory）を形成する。リアライズメモリは、例えば１つのＤＲＡＭであり、その内の所定のデータ幅を有する各メモリ領域が、それぞれローカルメモリＬＭ０〜ＬＭ３１に相当する。
【００８５】
上記のような構成の画像描画プロセッサシステムＬＳＩにおいて、メモリ以外のアナログ回路、ＳＲＡＭ及びロジック回路、例えばメインプロセッサ２１、コントローラ５１及びラスタライザ５５等に上述した第１乃至第３の実施形態に係る半導体集積回路装置の設計方法を適用することにより、これらの回路部のパターン占有面積を削減して高集積化が図れる。
【００８６】
上述したように、この発明の各実施形態によれば、スタンダードセル全体（各々のスタンダードセル）にウェル電位固定の電位を与えるのでなく、必要なセルの近傍または必要なセルのウェル電位を固定するので、スタンダードセルの面積の縮小化、あるいはスタンダードセル内のトランジスタのサイズを大きくして駆動能力の増大が図れ、高集積化または高性能化が図れる。
【００８７】
従って、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる半導体集積回路装置及びその設計方法を提供できる。
【００８８】
以上第１乃至第３の実施形態、第１，第２の変形例及び適用例を用いてこの発明の説明を行ったが、この発明は上記各実施形態や変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８９】
【図１】この発明の第１の実施形態に係る半導体集積回路装置について説明するためのもので、スタンダードセル用いて自動配置配線で形成した半導体集積回路装置におけるセル列の一部を抽出して模式的に示す平面図。
【図２】図１に示した半導体集積回路装置における２端子のスタンダードセルのパターンレイアウト例を示す平面図。
【図３】図２に示したスタンダードセルの回路図であり、ＣＭＯＳ型のバッファ。
【図４】図１に示した半導体集積回路装置における４端子のスタンダードセルのパターンレイアウト例を示す平面図。
【図５】図４に示したスタンダードセルの回路図であり、ＣＭＯＳ型のＮＡＮＤゲート。
【図６】図２乃至図５に示したスタンダードセルを用いて、自動配置配線により図１に示した半導体集積回路装置を設計する方法について説明するためのフローチャート。
【図７】この発明の第２の実施形態に係る半導体集積回路装置の設計方法について説明するためのフローチャート。
【図８】遷移確率の高いセルの代表例を示す回路図であり、順序回路におけるフリップフロップ。
【図９】この発明の第３の実施形態に係る半導体集積回路装置の設計方法について説明するためのフローチャート。
【図１０】この発明の第１乃至第３の実施形態に係る半導体集積回路装置及びその設計方法の適用例について説明するためのもので、画像描画プロセッサシステムＬＳＩを示すブロック図。
【図１１】図１０に示した回路におけるグラフィックプロセッサの詳細な構成について説明するためのブロック図。
【符号の説明】
【００９０】
ＳＣ−１〜ＳＣ−４…セル列、ＰＷ１，ＰＷ２…電源線、４Ｔ−１１〜４Ｔ−１４，４Ｔ−２１〜４Ｔ−２４，４Ｔ−３１〜４Ｔ−３４，４Ｔ−４１〜４Ｔ−４４…４端子のスタンダードセル、２Ｔ−１１〜２Ｔ−４１…２端子のスタンダードセル、ＮＷＥＬＬ…Ｎウェル領域、ＰＷＥＬＬ…Ｐウェル領域、ＰＷ１−１〜ＰＷ１−６，ＰＷ２−１〜ＰＷ２−５…配線部（端子）、Ｇ１〜Ｇ１６…ゲート、Ｑ１〜Ｑ１６，Ｑ２１〜Ｑ５６…ＭＯＳトランジスタ、Ｌ１〜Ｌ６…配線、ＰＳＵＢ…Ｐサブ領域（アクティブ領域）、ＮＳＵＢ…Ｎサブ領域（アクティブ領域）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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