(57)【要約】【課題】  ビット構成に冗長をもつメモリにおいて、冗長置換え後に使用しなくなる回路をダミー回路として利用することで、面積増加や読出し速度の劣化なしに不確定データの出力を抑制し、出力バッファでの消費電流を低減する。【解決手段】  メモリセルアレイ１と、カラムゲートアレイ２、ロウデコーダ５、カラムデコーダ６と、センスアンプアレイ３と、読出しデータバス８と、出力バッファ９と、冗長判別信号１８を備え、出力バッファ９は、冗長置換え時には冗長置換え対象メモリブロック部の読出しデータを除く読出しデータのみを出力し、冗長置換えをしない時には冗長用メモリブロック部の読出しデータを除く読出しデータのみを出力し、出力バッファ９から除外された読出しデータが出力イネーブル信号として出力バッファ９に接続されている。【選択図】        図１
2006012229.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを行列状に配置した冗長を含む複数のメモリセルブロックと、
入力されたアドレスに応じて前記複数のメモリセルブロックのそれぞれから１つのメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータを読み出すために前記複数のメモリセルブロックのそれぞれに対応して設けられた複数の増幅手段と、
前記複数の増幅手段のそれぞれに接続される複数のデータバスと、
前記複数のデータバスから複数の読出しデータを外部に出力する読出しデータ出力手段と、
前記複数のメモリブロック部のうちの冗長置換え対象メモリブロック部を判別する冗長判別信号とを備え、
前記読出しデータ出力手段は、前記冗長判別信号に従って、冗長置換え時には前記冗長置換え対象メモリブロック部の読出しデータを除く読出しデータのみを出力し、冗長置換えをしない時には前記複数のメモリブロック部のうちの冗長用メモリブロック部の読出しデータを除く読出しデータのみを出力し、前記読出しデータ出力手段から除外された読出しデータが出力イネーブル信号として前記読出しデータ出力手段に入力されている半導体記憶装置。
【請求項２】
メモリセルを行列状に配置した冗長を含む複数のメモリセルブロックと、
入力されたアドレスに応じて前記複数のメモリセルブロックのそれぞれから１つのメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータを読み出すために前記複数のメモリセルブロックのそれぞれに対応して設けられた複数の増幅手段と、
前記複数の増幅手段のそれぞれに接続される複数のデータバスと、
前記複数のデータバスから複数の読出しデータを外部に出力する読出しデータ出力手段と、
前記複数のメモリブロック部のうちの冗長置換え対象メモリブロック部を判別する冗長判別信号とを備え、
前記読出しデータ出力手段は、前記冗長判別信号に従って、冗長置換え時には前記冗長置換え対象メモリブロック部の読出しデータを除く読出しデータのみを出力し、冗長置換えをしない時には前記複数のメモリブロック部のうちの冗長用メモリブロック部の読出しデータを除く読出しデータのみを出力し、前記読出しデータ出力手段から除外された読出しデータが前記複数の増幅手段の活性化信号として前記複数の増幅手段に入力されている半導体記憶装置。
【請求項３】
冗長置換え時には前記冗長置換え対象メモリブロック部のメモリセルのセル電流量制御を行い、冗長置換えをしない時には前記冗長用メモリブロック部のメモリセルのセル電流量制御を行う請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルブロックの各々に対応してセル電流量制御後の読出し動作の可否を判別するセル電流量制御判別信号を備え、さらに前記複数の増幅手段の各々の入力端子に接続される複数のダミー素子を前記複数の増幅手段の各々に対応して備え、
冗長置換え時には前記冗長置換え対象メモリブロック部のみ選択メモリセルのドレインノードと前記複数の増幅手段のうち前記冗長置換え対象メモリブロック部に対応した増幅手段の入力端子とが前記冗長判別信号と前記セル電流量制御判別信号とによって電気的に非接続となり、冗長置換えをしない時には前記冗長用メモリブロック部のみ前記選択メモリセルのドレインノードと前記複数の増幅手段のうち前記冗長メモリブロック部に対応した増幅手段の入力端子とが前記冗長判別信号と前記セル電流量制御判別信号とによって電気的に非接続となり、
前記選択メモリセルのドレインノードに対して入力端子が電気的に非接続となっている前記増幅手段に接続される前記ダミー素子のみが、読出し期間中に活性化される請求項３に記載の半導体記憶装置。
【請求項５】
前記複数のダミー素子の各々がトランジスタからなり、前記トランジスタにゲート電圧として内部発生電位を印加する請求項４に記載の半導体記憶装置。
【請求項６】
前記複数のダミー素子は、読出し期間終了後に活性化される請求項４に記載の半導体記憶装置。
【請求項７】
前記読出しデータ出力手段は、前記冗長判別信号と前記出力イネーブル信号とが外部入力端子から制御され、前記除外された読出しデータを含む読出しデータを選択的に外部出力する請求項３または請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長用容量を有し、書き換え可能な半導体記憶装置において、データバスやセンスアンプの余分な消費電流を抑制する制御によって、消費電流を低減するための読出し回路技術に関するものである。
【背景技術】
【０００２】
近年、環境意識の高まりや携帯用電子機器の発展に伴い、消費電流が少ないメモリ製品の用途が拡大してきている。これに反して、ビット幅の拡大や読出し速度の高速化によって増加する出力用データバスやセンスアンプ部での消費電流についての削減が望まれている。
【０００３】
冗長容量が必要な大容量で、なおかつ冗長置換えによる読出し速度の劣化の影響を受けにくくするためには、ビット構成に対しての冗長置換え方式が有効である。また、データバスやセンスアンプ部での消費電流削減のためにはダミー回路またはレプリカ回路と呼ばれる回路を用いたタイミング制御方式が有効である。
【０００４】
従来、この種の半導体記憶装置は、ダミーメモリセルと、ダミービット線と、ダミー増幅回路とを備え、ダミー増幅回路の読出し信号を用いてタイミング制御を行う構成であった（例えば、特許文献１参照））。
【０００５】
図６は、外部仕様のビット構成が×４で、冗長を含んだ製品内部のビット構成が×５であり、タイミング制御用にダミー回路をもつ従来の半導体記憶装置の全体構成を示すブロック図である。図６において、符号１は複数のワード線と複数のビット線とそれらの結合点にマトリックス状に配置されたメモリセルで構成されるメモリセルブロック１ａ〜１ｄと冗長メモリセルブロック１ｅとダミーメモリセルブロック１ｆとを含むメモリセルアレイを示す。符号２はカラムゲートブロック２ａ〜２ｄと冗長カラムゲートブロック２ｅとダミーカラムゲートブロック２ｆとを含むカラムゲートアレイを示す。符号３はセンスアンプブロック３ａ〜３ｄと冗長センスアンプブロック３ｅとダミーセンスアンプブロック３ｆとを含むセンスアンプアレイを示す。符号４はアドレスバッファを示す。符号５はロウデコーダを示す。符号６はカラムデコーダを示す。符号８は読出しデータバスを示す。符号９は出力バッファを示す。符号１０は出力データバスを示す。
【０００６】
なお、メモリセルブロックとカラムゲートブロックとセンスアンプブロックとでそれぞれ構成される単位をブロックとし、冗長メモリセルブロック１ｅと冗長カラムゲートブロック２ｅと冗長センスアンプブロック３ｅとが冗長ブロック１１を構成し、ダミーメモリセルブロック１ｆとダミーカラムゲートブロック２ｆとダミーセンスアンプブロック３ｆとがダミーブロック１２を構成する。
【０００７】
また、冗長ブロック１１はその他のブロックと全く同じか小さいメモリ容量であり、ダミーブロック１２は小さいメモリ容量になっている。また、読出しデータ８ａ〜８ｅ（Ｄａ〜Ｄｅ）とそれぞれの読出しデータ８ａ〜８ｅ（Ｄａ〜Ｄｅ）の外部出力の可否を選択するための冗長判定信号バス１８（ＮＲＥＤ）は出力バッファ９に接続され、ダミーブロック１２の読出しデータは、符号１９で示す出力バッファ９の出力イネーブル信号ＯＥとして接続される。
【０００８】
また、アドレスバッファ４は、ロウアドレス１４とカラムアドレス１５とが、それぞれロウデコーダ５、カラムデコーダ６に出力されるように接続されている。
【０００９】
また、冗長判別信号バス１８（ＮＲＥＤ）は、ＮＲＥＤａからＮＲＥＤｅまでの５本の信号で構成され、冗長未救済の場合は信号ＮＲＥＤｅのみＬレベルで、その他４本の信号ＮＲＥＤａ〜ＮＲＥＤｄは全てＨレベルに設定される。また、冗長救済後で救済対象になっているブロックについては該当するＮＲＥＤのみがＬレベルで、その他４本のＮＲＥＤは全てＨレベルに設定される。なお、出力バッファ９は冗長判別信号ＮＲＥＤａ〜ＮＲＥＤｅがＨレベルのブロックの読出しデータのみを外部出力するように構成されている。
【００１０】
図７は、図６におけるメモリセルブロック１ａとカラムゲートブロック２ａとセンスアンプブロック３ａの具体的な構成を示す回路図である。
【００１１】
図７において、符号３０は不揮発性メモリセルを示す。符号３１は複数あるワード線の中の代表としてワード線ＷＬｎを示す。符号３２は複数あるビット線の代表としてビット線ＢＬｎを示す。符号３３はビット線ＢＬｎを選択するカラムゲートトランジスタを示す。符号３４はカラムゲートトランジスタ３３を選択するカラムゲート選択線ＹＧｎを示す。符号３５は差動増幅器を示す。符号３８，３９はビット線電位発生回路を示す。符号４２は参照メモリセルを示す。
【００１２】
なお、不揮発性メモリセル３０は複数ある不揮発性メモリセルの中からワード線ＷＬｎとカラムゲート選択線ＹＧｎとによって選択されて、ノード４５に電気的に接続される。また、ＮＭＯＳトランジスタ４０、４１はノード４５、４６と符号４７で示すデータ線ＤＬａと符号４８で示す参照データ線ＤＬｒｅｆａとに接続される。また、放電用トランジスタ４９はノード４５にドレインが接続され、データ線４７および参照データ線４８は差動増幅器３５の入力として接続される。また、ロウデコーダ５とメモリセルブロック１ａはワード線ＷＬｎを含む複数のワード線で接続され、カラムデコーダ６とメモリセルブロック２ａはカラムゲート選択線ＹＧｎを含む複数のカラムゲート線で接続される。
【００１３】
なお、ダミーブロックはビット線数とカラムゲート数が少ない以外は図７と同様の構成となっており、ノード４７に相当するデータ線をＤＬｆ、ノード４８に相当する参照データ線をＤＬｒｅｆｆとする。
【００１４】
以上のように構成された従来の半導体記憶装置について、図６と図７と図８を用いて以下その動作を説明する。
【００１５】
なお、図８は図６と図７に示した従来例におけるタイミング図であり、ここではメモリセルブロック１ａを読出し対象ブロックとした場合を例として示している。
【００１６】
まず、アドレス１３がアドレスバッファ４でロウアドレス１４とカラムアドレス１５にプリデコードされると、カラムデコーダ６によって図８（ｂ）に示されるようにカラムゲート線ＹＧｎが選択される。
【００１７】
次に、センスアンプ制御信号群１６の中の１つである制御信号ＰＲＥが図８（ｃ）に示されるようにＨレベルになると、ビット線電位発生回路３８、３９が活性化され、不揮発性メモリセル３０と参照メモリセル４２のそれぞれのドレインノードに電気的に接続されるノード４５とノード４６の電位を検知して、ＮＭＯＳトランジスタの４０、４１のゲート電位に帰還をかける。これによって、符号４７で示すデータ線ＤＬａと符号４８で示す参照データ線ＤＬｒｅｆａは図８（ｅ）に示されるようにある電位Ｖｉになるまで充電される。
【００１８】
次に、ロウデコーダ５によって図８（ａ）に示されるようにワード線ＷＬｎがＨレベルになり、センスアンプ制御信号群１６の中の１つである制御信号ＷＬｒｅｆがＨレベルになると、不揮発性メモリセル３０とＮＭＯＳ負荷素子である参照メモリセル４２とは活性化され、ノード４５、４６の電位を下げ始める。
【００１９】
そして一定時間経過後に、ノード４５、４６の電位は安定状態になり、ビット線電位発生回路３８、３９によって、データ線ＤＬａと参照データ線ＤＬｒｅｆａは、図８（ｅ）に示されるようにそれぞれ電位Ｖｏｆｆ／Ｖｏｎ、電位Ｖｒｅｆになる。ここで、電位Ｖｏｆｆ、電位Ｖｏｎはそれぞれ、不揮発性メモリセル３０がＯＦＦ状態、ＯＮ状態の場合に対応する。
【００２０】
また、図６と同様の構成になっているダミーセンスアンプブロック３ｆにおけるデータ線ＤＬｆ、参照データ線ＤＬｒｅｆｆは、図８（ｆ）に示されるようにそれぞれ電位Ｖｘ、電位Ｖｒｅｆになる。
【００２１】
なお、それぞれの電位は、
｜Ｖｏｎ−Ｖｒｅｆ｜＞｜Ｖｘ−Ｖｒｅｆ｜
｜Ｖｏｆｆ−Ｖｒｅｆ｜＞｜Ｖｘ−Ｖｒｅｆ｜
のような関係になるように電位Ｖｘが設定されており、どのブロックに対してもこの関係式が成立するように、ダミーメモリセルブロック１ｆのビット線のレイアウトやメモリセルのセル電流値で電位Ｖｘが調整可能になっている。つまり、ダミーメモリセルブロックの差動増幅回路への入力電位差は、その他のブロックの入力電位差よりも最小になるように設定されている。
【００２２】
次に、図８（ｇ）に示されるように、符号１７で示すセンスアンプ活性化信号ＳＥがＨレベルになると、センスアンプブロック３ａにおいては｜Ｖｏｎ−Ｖｒｅｆ｜または｜Ｖｏｆｆ−Ｖｒｅｆ｜、ダミーセンスアンプブロック３ｆにおいては｜Ｖｘ−Ｖｒｅｆ｜がそれぞれの差動増幅回路で増幅される。
【００２３】
次に、差動増幅回路３５からは図８（ｈ）に示されるように読出しデータＤａが出力され、ダミーセンスアンプブロック３ｆの差動増幅回路からは図８（ｉ）に示されるように出力イネーブル信号１９（ＯＥ）としてダミーブロック１２の読出しデータが出力される。なお、この出力イネーブル信号１９（ＯＥ）は差動増幅回路への入力電位差が最小のダミーメモリセルブロックを読出したデータであるので、その他のブロックのどの読出しデータよりも遅く出力される。
【００２４】
次に、センスアンプ制御信号群１６の中の１つである制御信号ＤＩＳが図８（ｄ）に示されるようにＨレベルになると、放電用トランジスタ４９は活性化され、ビット線ＢＬｎとノード４５は接地電位まで放電され読出し動作が終了する。
【００２５】
ここで、メモリセルやワード線、ビット線、データ線、差動増幅回路などの製造ばらつきによって負荷容量や電流能力にばらつきが生じている場合は、それぞれの差動増幅回路が増幅動作を開始した後から十分な入力電位差がデータ線と参照データ線間に生じるまでの間に不安定動作や誤動作によって、読出しデータＤａあるいはその他の読出しデータＤｂ〜Ｄｅには図８（ｈ）の符号７０で示されるようにデータの不確定期間Ｔ１が発生してしまう。この不確定期間Ｔ１の間に読出しデータを外部出力すると、読出し速度の低下や出力バッファ９においての貫通電流の増加や出力データバスについている負荷容量の充放電電流の増加が起こってしまう。そのため、図８（ｉ）に示されるように不確定期間Ｔ１後に遷移するようにどの読出しデータよりも遅く出力するように設定された出力イネーブル信号（ＯＥ）で出力バッファ９を制御し、不確定期間Ｔ１での出力バッファ９の外部への出力動作を防止する。こうして、図８（ｊ）の符号７１に示されるように不確定期間のない出力データＤＯａ〜ＤＯｅが出力可能になる。
【００２６】
なお、出力バッファ９においては、冗長判別信号ＮＲＥＤａ〜ＮＲＥＤｅの中でＨレベルになっているブロックに対応する読出しデータのみを出力するようにバスの切替え動作が行われる。
【特許文献１】特開平８−２７３３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上記従来の読出し回路を用いた半導体記憶装置では、ダミーメモリブロックによって面積が増加し、製造コストが上昇するという課題があった。
【００２８】
本発明は、ビット構成に対しての冗長置換え方式を用いる半導体記憶装置において、冗長置換えの実施の有無に関わらず、冗長置換え後に使用しない回路をダミー回路として有効利用することで、面積増を抑えながらも、読出し速度を劣化させずに出力バッファ（読出しデータ出力手段）から不確定期間の無いデータを低消費電流で出力する半導体記憶装置を提供することを目的とする。
【００２９】
また、面積増を抑えながらも、センスアンプ回路で消費する期間を最小限にする半導体記憶装置を提供することを目的とする。
【００３０】
また、面積増を抑えながらも、冗長置換えされるメモリセルブロックのセル電流量やメモリセルブロックの不良内容に影響されることなく、出力バッファから不確定期間の無いデータを低消費電流で出力し、センスアンプ回路で消費する期間を最小限にする半導体記憶装置を提供することを目的とする。
【００３１】
また、面積増を抑えながらも、冗長置換えされるメモリセルブロックのセル電流制御やメモリセルブロックの不良内容に影響されることなく、出力バッファから不確定期間の無いデータを低消費電流で出力するタイミング調整やセンスアンプ回路で消費する期間の調整を可能とする半導体記憶装置を提供することを目的とする。
【００３２】
また、冗長置換えされるメモリセルブロックのセル電流量やメモリセルブロックの不良内容に影響されることなく、さらに回路面積増化の影響を抑えた半導体記憶装置を提供することを目的とする。
【００３３】
また、スピードが劣化して不良品となる製品については、出力データを制御する機能を不活性化して良品化することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００３４】
この目的を達成するために、第１の発明の半導体記憶装置は、メモリセルを行列状に配置した冗長を含む複数のメモリセルブロックと、入力されたアドレスに応じて複数のメモリセルブロックのそれぞれから１つのメモリセルを選択する選択手段と、選択手段によって選択されたメモリセルのデータを読み出すために複数のメモリセルブロックのそれぞれに対応して設けられた複数の増幅手段と、複数の増幅手段のそれぞれに接続される複数のデータバスと、複数のデータバスから複数の読出しデータを外部に出力する読出しデータ出力手段と、複数のメモリブロック部のうちの冗長置換え対象メモリブロック部を判別する冗長判別信号とを備え、読出しデータ出力手段は、冗長判別信号に従って、冗長置換え時には冗長置換え対象メモリブロック部の読出しデータを除く読出しデータのみを出力し、冗長置換えをしない時には複数のメモリブロック部のうちの冗長用メモリブロック部の読出しデータを除く読出しデータのみを出力し、読出しデータ出力手段から除外された読出しデータが出力イネーブル信号として読出しデータ出力手段に入力されている。
【００３５】
そして、この読出しデータ、つまり出力イネーブル信号によって、外部出力される読出しデータの制御が行われる。
【００３６】
第２の発明の半導体記憶装置は、メモリセルを行列状に配置した冗長を含む複数のメモリセルブロックと、入力されたアドレスに応じて複数のメモリセルブロックのそれぞれから１つのメモリセルを選択する選択手段と、選択手段によって選択されたメモリセルのデータを読み出すために複数のメモリセルブロックのそれぞれに対応して設けられた複数の増幅手段と、複数の増幅手段のそれぞれに接続される複数のデータバスと、複数のデータバスから複数の読出しデータを外部に出力する読出しデータ出力手段と、複数のメモリブロック部のうちの冗長置換え対象メモリブロック部を判別する冗長判別信号とを備え、読出しデータ出力手段は、冗長判別信号に従って、冗長置換え時には冗長置換え対象メモリブロック部の読出しデータを除く読出しデータのみを出力し、冗長置換えをしない時には複数のメモリブロック部のうちの冗長用メモリブロック部の読出しデータを除く読出しデータのみを出力し、読出しデータ出力手段から除外された読出しデータが複数の増幅手段の活性化信号として複数の増幅手段に入力されている。
【００３７】
そして、この読出しデータ、つまり出力イネーブル信号によって、外部出力される読出しデータの制御が行われる。
【００３８】
第３の発明の半導体記憶装置は、上記第１および第２の発明の半導体記憶装置において、冗長置換え時には冗長置換え対象メモリブロック部のメモリセルのセル電流量制御を行い、冗長置換えをしない時には冗長用メモリブロック部のメモリセルのセル電流量制御を行う。そして、メモリセルのセル電流量制御を行うことによって、読出しデータの極性が確定する。
【００３９】
第４の発明の半導体記憶装置は、上記第３の発明の半導体記憶装置において、複数のメモリセルブロックの各々に対応してセル電流量制御後の読出し動作の可否を判別するセル電流量制御判別信号を備え、さらに複数の増幅手段の各々の入力端子に接続される複数のダミー素子を複数の増幅手段の各々に対応して備え、冗長置換え時には冗長置換え対象メモリブロック部のみ選択メモリセルのドレインノードと複数の増幅手段のうち冗長置換え対象メモリブロック部に対応した増幅手段の入力端子とが冗長判別信号とセル電流量制御判別信号とによって電気的に非接続となり、冗長置換えをしない時には冗長用メモリブロック部のみ選択メモリセルのドレインノードと複数の増幅手段のうち冗長メモリブロック部に対応した増幅手段の入力端子とが冗長判別信号とセル電流量制御判別信号とによって電気的に非接続となるように、制御が行われ、選択メモリセルのドレインノードに対して入力端子が電気的に非接続となっている増幅手段に接続されるダミー素子のみが、読出し期間中に活性化される。
【００４０】
第５の発明の半導体記憶装置は、第４の発明の半導体記憶装置において、複数のダミー素子の各々がトランジスタからなり、トランジスタにゲート電圧として内部発生電位を印加することで各ダミー素子の電流量を調整する。
【００４１】
第６の発明の半導体記憶装置は、第４の発明の半導体記憶装置において、複数のダミー素子が読出し期間終了後に活性化される。
【００４２】
第７の発明の半導体記憶装置は、第４の発明の半導体記憶装置において、読出しデータ出力手段は、冗長判別信号と出力イネーブル信号とが外部入力端子から制御され、除外された読出しデータを含む読出しデータを選択的に外部出力する。
【００４３】
以下、上述したそれぞれの手段により得られる作用を説明する。
【００４４】
これらの構成によって、読出し速度の劣化を防ぎながら読出しデータ出力手段（出力バッファ）から不確定期間の無いデータを出力することが可能になるため、読出しデータ出力手段での消費電流を低減できる。
【００４５】
また、増幅手段（センスアンプ）の活性化及び非活性化の制御に出力イネーブル信号を帰還するため、読出しデータの出力後に直ちに増幅手段を非活性化することが可能になり、増幅手段での消費電流を低減できる。
【００４６】
また、セル電流量制御の不良や冗長置換え対象メモリセルブロックの不良に対しても、読出し速度の劣化を防ぎながら読出しデータ出力手段（出力バッファ）から不確定期間の無いデータを出力することが可能になるため、読出しデータ出力手段や増幅回路（センスアンプ）での消費電流を低減できる。
【００４７】
また、セル電流量制御や冗長置換え対象メモリセルブロックの不良内容に関係なく、読出し速度の劣化を防ぎながら読出しデータ出力手段から不確定期間の無いデータを出力するタイミングを調整可能になるため、読出しデータ出力手段や増幅手段での消費電流を低減できる。
【００４８】
また、読出し速度の劣化を防ぎながら読出しデータ出力手段から不確定期間の無いデータを出力するための手段であるダミー素子をビット線の放電用素子と兼用できるために、面積増を抑えて読出しデータ出力手段や増幅手段での消費電流を低減できる。
【００４９】
また、出力イネーブル信号と出力データを外部に出力することが可能になるため、スピード劣化の有無が出荷前に確認できる。
【発明の効果】
【００５０】
以上のように、第１の発明は、冗長を有する半導体記憶装置において、読出しデータ出力手段は、冗長判別信号に従って、冗長置換え時には冗長置換え対象メモリブロック部の読出しデータを除く読出しデータのみを出力し、冗長置換えをしない時には冗長用メモリブロック部の読出しデータを除く読出しデータのみを出力し、読出しデータ出力手段から除外された読出しデータによって外部出力される読出しデータの制御を行うことで、ダミーブロックを必要とせずに面積増を抑えながら、読出し速度を劣化させずに出力バッファから不確定期間の無いデータを低消費電流で出力することができる優れた半導体記憶装置を実現するものである。
【００５１】
また、第２の発明は、冗長を有する半導体記憶装置において、読出しデータ出力手段は、冗長判別信号に従って、冗長置換え時には冗長置換え対象メモリブロック部の読出しデータを除く読出しデータのみを出力し、冗長置換えをしない時には冗長用メモリブロック部の読出しデータを除く読出しデータのみを出力し、読出しデータ出力手段から除外された読出しデータによって増幅手段の制御を行うことで、ダミーブロックを必要とせずに面積増を抑えながらも、読出しデータが確定した後に増幅手段を非活性化して消費電流を低減することができる優れた半導体記憶装置を実現するものである。
【００５２】
また、第４の発明は、メモリセルブロック毎にセル電流量制御後の読出し動作の可否を判別するセル電流量制御判別信号と増幅手段の入力端子に接続されるダミー素子をそれぞれの増幅手段毎に設け、冗長置換え時には冗長置換え対象メモリブロック部のみ選択メモリセルのドレインノードと増幅手段の入力端子は冗長判別信号とセル電流量制御判別信号によって電気的に非接続となり、冗長置換えをしない時には冗長用メモリブロック部のみ選択メモリセルのドレインノードと増幅手段の入力端子は冗長判別信号とセル電流量制御判別信号によって電気的に非接続となり、選択メモリセルのドレインノードと増幅手段の入力端子が電気的に非接続の増幅手段に接続されるダミー素子のみが、読出し期間中に活性化されることで、冗長置換えされるメモリセルブロックのセル電流量やメモリセルブロックの不良内容に影響されることなく、ダミーブロックを必要とせずに面積増を抑えながらも、読出し速度を劣化させずに出力バッファから不確定期間の無いデータを低消費電流で出力することやセンスアンプ回路で消費する電流を最小限に低減することができる優れた半導体記憶装置を実現するものである。
【００５３】
また、第５の発明は、ダミー素子の電流量を調整することで、製造ばらつきを補正し、読出し速度劣化や消費電流増加による歩留まり低下を抑制できる優れた半導体記憶装置を実現するものである。
【００５４】
また、第６の発明は、ダミー素子は、読出し期間終了後に活性化されることで、ビット線放電用トランジスタのサイズが小さく、読出し速度劣化や消費電流増加を抑制できる優れた半導体記憶装置を実現するものである。
【００５５】
また、第７の発明は、除外された読出しデータを含む読出しデータを選択的に外部出力することで、検査時に出力データ波形と出力イネーブル信号波形を観測し、製造ばらつきによってスピードが劣化して不良品となる製品については、出力データを制御する機能を不活性化して良品化することができる優れた半導体記憶装置を実現するものである。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００５７】
（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。
【００５８】
図１は本発明の実施の形態１における外部仕様のビット構成が×４で、冗長を含んだ製品内部のビット構成が×５である半導体装置の読出し回路ブロック図を示すものである。
【００５９】
図１において、符号１はメモリセルアレイを示す。符号２はカラムゲートアレイを示す。符号３はセンスアンプアレイを示す。符号４はアドレスバッファを示す。符号５はロウデコーダを示す。符号６はカラムデコーダを示す。符号８は読出しデータバスを示す。符号９は出力バッファを示す。符号１０は出力データバスを示し、符号１０ａ〜１０ｄで示す４本の出力データＤＯａ〜ＤＯｄで構成される。ダミーメモリセルブロックとダミーカラムゲートブロックとダミーセンスアンプブロックが無い以外これらは従来例の構成と同じである。なお、符号２０は出力イネーブル信号選択回路を示す。この出力イネーブル信号選択回路２０は、従来例には無い構成要素である。
【００６０】
また、従来例と同様にそれぞれのブロックと冗長ブロック１１とは全く同じ回路及びレイアウトで構成されている。また、読出しデータ８ａ〜８ｅと冗長判定信号バス１８は出力バッファ９及び出力イネーブル信号選択回路２０に接続され、出力イネーブル信号選択回路２０の出力である符号１９で示す出力イネーブル信号ＯＥは出力バッファ９の出力イネーブル信号として出力バッファ９に接続される。
【００６１】
また、従来例と同様にアドレスバッファ４は、ロウアドレス１４とカラムアドレス１５に接続されている。
【００６２】
また、従来例と同様に符号１８で示す冗長判別信号バスＮＲＥＤのレベルが設定される。なお、出力バッファ９も従来例と同様に構成されている。
【００６３】
また、出力イネーブル信号選択回路２０は、Ｌレベルの冗長判別信号バスＮＲＥＤに該当するブロックの読出しデータのみを出力イネーブル信号ＯＥとして出力するように構成されている。
【００６４】
なお、図１におけるメモリセルブロック１ａとカラムゲートブロック２ａとセンスアンプブロック３ａとロウデコーダ５、カラムデコーダ６の具体的な構成の本実施の形態は、図６と同じである。
【００６５】
以上のように構成された本実施例の半導体記憶装置について、図１と図７と図８を用いて以下その動作を説明する。
【００６６】
なお、図８は図６と図７の実施の形態におけるタイミング図である。ここではメモリセルブロック１ａを冗長置換え対象とした場合を例として従来例と同様に説明する。
【００６７】
なお、従来例同様に冗長ブロックは図７と同様の構成となっており、ノード４７に相当するデータ線をＤＬｅ、ノード４８に相当する参照データ線をＤＬｒｅｆｅとする。
【００６８】
まず、従来例同様にアドレス１３がプリデコードされると、カラムデコーダ６によって図８（ｂ）に示されるようにカラムゲート線ＹＧｎが選択される。
【００６９】
次に、従来例同様にセンスアンプ制御信号群１６の中の１つである制御信号ＰＲＥが図８（ｃ）に示されるようにＨレベルになると、データ線ＤＬｅと参照データ線ＤＬｒｅｆｅは図８（ｅ）に示されるようにある電位Ｖｉになるまで充電される。
【００７０】
次に、従来例同様にロウデコーダ５によって図８（ａ）に示されるようにワード線ＷＬｎがＨレベルになり、センスアンプ制御信号群１６の中の１つである制御信号ＷＬｒｅｆがＨレベルになって一定時間経過後に安定状態になると、データ線ＤＬｅと参照データ線ＤＬｒｅｆｅは、図８（ｅ）に示されるようにそれぞれ電位Ｖｏｆｆ／Ｖｏｎ、電位Ｖｒｅｆになる。ここで電位Ｖｏｆｆ、電位Ｖｏｎはそれぞれ、不揮発性メモリセルがＯＦＦ状態、ＯＮ状態の場合に対応する。
【００７１】
また、図７と同様の構成になっているセンスアンプブロック３ａにおけるデータ線ＤＬａ、参照データ線ＤＬｒｅｆａは、図８（ｆ）に示されるようにそれぞれ電位Ｖｘ、電位Ｖｒｅｆになる。
【００７２】
なお、それぞれの電位は、
｜Ｖｏｎ−Ｖｒｅｆ｜＞｜Ｖｘ−Ｖｒｅｆ｜
｜Ｖｏｆｆ−Ｖｒｅｆ｜＞｜Ｖｘ−Ｖｒｅｆ｜
のような関係になるように電位Ｖｘが設定されており、どのブロックに対してもこの関係式が成立するように、冗長置換えする場合は置換え対象のメモリセルブロックに対して、冗長置換えしない場合は冗長メモリセルブロックに対して、セル電流量を制御することで電位Ｖｘを設定する。つまり、冗長置換えする場合は置換え対象のメモリセルブロック、冗長置換えしない場合は冗長メモリセルブロックの差動増幅回路への入力電位差は、その他のブロックの入力電位差よりも最小になるように設定されている。
【００７３】
本実施の形態での不揮発性メモリにおいては、書き換え動作時に保持電荷量を調整するベリファイ処理を、冗長救済判定後の検査工程で行う。また、揮発性メモリにおいては、専用の書込み回路を付加し、置換え対象のメモリセルブロックに対しては書込み動作時やリフレッシュ動作時に常に書込み回路を動作させる手段を設ける。
【００７４】
次に、従来例同様に図８（ｇ）に示されるようにセンスアンプ活性化信号ＳＥがＨレベルになると、冗長センスアンプブロック３ｅにおいては｜Ｖｏｎ−Ｖｒｅｆ｜または｜Ｖｏｆｆ−Ｖｒｅｆ｜、冗長置換え対象のセンスアンプブロック３ａにおいては｜Ｖｘ−Ｖｒｅｆ｜がそれぞれの差動増幅回路で増幅される。
【００７５】
次に、図８（ｈ）に示されるように読出しデータＤｅと図８（ｉ）に示されるように出力イネーブル信号として読出しデータＤＬａが出力される。なお、この出力イネーブル信号は、差動増幅回路への入力電位差が最小のブロックを読出したデータであるので、その他のブロックのどの読出しデータよりも遅く出力される。
【００７６】
ここで従来例と同様に、図８（ｉ）に示されるように不確定期間Ｔ１後に遷移するようにどの読出しデータよりも遅く出力するように設定された出力イネーブル信号でもある読出しデータＤＬａで出力バッファ９を制御し、不確定期間Ｔ１での出力バッファ９の外部への出力動作を防止するために、出力イネーブル信号選択回路２０によって読出しデータＤＬａが冗長判別信号ＮＲＥＤによって選別されて出力イネーブル信号ＯＥとして出力される。こうして、図７（ｊ）の符号７１に示されるように不確定期間のない出力データＤＯａ〜ＤＯｄが出力可能になり、消費電流が低減される。
【００７７】
なお、従来例同様に出力バッファ９においては、冗長判別信号ＮＲＥＤａ〜ＮＲＥＤｅの中でＨレベルになっているブロックに対応する読出しデータのみを出力するようにバスの切替え動作が行われる。
【００７８】
（実施の形態２）
図２は本発明の実施の形態２における外部仕様のビット構成が×４で、冗長を含んだ製品内部のビット構成が×５である半導体装置の読出し回路ブロック図を示すものである。この実施の形態では、符号２１で示すセンスアンプ活性化信号帰還回路が追加され、従来のセンスアンプ活性化信号１７と出力イネーブル信号ＯＥとがセンスアンプ活性化信号帰還回路２１に入力され、その出力が帰還後のセンスアンプ活性化信号２２としてセンスアンプアレイ３に入力されている以外は図１と同様の構成である。
【００７９】
なお、センスアンプ活性化信号帰還回路２１は、センスアンプ回路の起動のタイミングが従来のセンスアンプ活性化信号１７の立ち上がりで決定され、終了のタイミングは出力イネーブル信号ＯＥの立下がりで決定されるように構成されている。
【００８０】
以上のように構成された本実施の形態の半導体記憶装置について、図８を用いて以下その動作を説明する。
【００８１】
図８（ｉ）に示されるように出力イネーブル信号は、読出しデータが確定後に直ちにＬレベルに遷移するので、帰還後のセンスアンプ活性化信号２２は図８（ｇ）に示されるような時間的余裕をもってタイミング設定されるセンスアンプ活性化信号ＳＥのＬレベルへの遷移よりも速く遷移し、センスアンプ回路での消費電流は低減される。
【００８２】
（実施の形態３）
図３は本発明の実施の形態３におけるメモリセルブロック１ａとカラムゲートブロック２ａとセンスアンプブロック３ａの具体的な構成を示す回路図である。図３において、符号６０で示すセル電流量制御判別信号ＮＤＵＭＹと、ブロック別パストランジスタ５５と、ダミー用負荷素子５６と、ダミー用負荷素子５６を活性化するトランジスタ５７、及び冗長判別信号ＮＲＥＤとセル電流量制御判別信号ＮＤＵＭＹに従ってブロック別パストランジスタ５５とダミー用負荷素子５６とトランジスタ５７を制御するための論理素子５８、６２を新たに備え、センスアンプブロック３ａ用の符号５９で示す冗長判別信号ＮＲＥＤａと符号６１で示すセル電流量制御判別信号ＮＤＵＭＹａに従って、ブロック別パストランジスタ５５が非活性の時にはダミー用負荷素子５６が活性化される構成になっている以外は、図７と同様の構成となっている。なお、セル電流量制御判別信号ＮＤＵＭＹはメモリセルブロックのセル電流量制御後の読出し動作で不良になるブロックに対してのみＬレベルになるように設定される。
【００８３】
以上のように構成された実施の形態２の半導体記憶装置について、図３と図４を用いて以下その動作を説明する。
【００８４】
ブロック別パストランジスタ５５によって、冗長判別信号ＮＲＥＤとセル電流量制御判別信号ＮＤＵＭＹの両方がＬレベルになっているブロックのみメモリセルブロックとは電気的に非接続の状態になっており、ワード線を選択してもメモリセルブロックからのセル電流は導通しないが、ダミー用負荷素子５６がメモリセルのダミーとして電流を供給する。ダミー用負荷素子５６の電流能力は従来のダミーメモリセルのセル電流量の設定と同様に、図４（ｅ）に示されるようにそれぞれ電位Ｖｏｆｆ／Ｖｏｎ、電位Ｖｒｅｆになる。ここで電位Ｖｏｆｆ、電位Ｖｏｎはそれぞれ、不揮発性メモリセルがＯＦＦ状態、ＯＮ状態の場合に対応する。
【００８５】
また、センスアンプブロック３ａにおけるデータ線ＤＬａおよび参照データ線ＤＬｒｅｆａは、図４（ｆ）に示されるようにそれぞれ電位Ｖｘ、電位Ｖｒｅｆになる。        
【００８６】
なお、それぞれの電位は
｜Ｖｏｎ−Ｖｒｅｆ｜＞｜Ｖｘ−Ｖｒｅｆ｜
｜Ｖｏｆｆ−Ｖｒｅｆ｜＞｜Ｖｘ−Ｖｒｅｆ｜
のような関係になるように設定されており、従来例と同様に、図４（ｉ）に示されるように不確定期間Ｔ１後に遷移するように設定された出力イネーブル信号でもある読出しデータＤＬａで出力バッファ９を制御し、不確定期間Ｔ１での出力バッファ９の外部への出力動作を防止するために、出力イネーブル信号選択回路２０によって読出しデータＤＬａが冗長判別信号ＮＲＥＤによって選別されて出力イネーブル信号ＯＥとして出力される。その結果、図４（ｊ）に示されるように不確定期間のない出力データＤＯａ〜ＤＯｄが出力可能になり、消費電流が低減される。
【００８７】
この構成では、セル電流量の制御が困難な半導体記憶装置や、冗長置換えする場合は置換え対象のメモリセルブロックまたは冗長置換えしない場合は冗長メモリセルブロックがセル電流制御後の読出し動作が出来ない種類の不良であった場合に、メモリセルブロックを電気的に切り離せるのでこれらの要因に影響を受けない。
【００８８】
また、図３において、ダミー用負荷素子５０のゲートに接続されているセンスアンプ制御信号ＷＬｒｅｆは電位設定が可能な内部電位発生回路から供給されている構成となっている。この構成では冗長置換え後に電流調整が可能であり、製造ばらつきを補正することにより消費電流は低減される。
【００８９】
また、図３において、センスアンプ制御信号ＷＬｒｅｆを読出し動作終了後、センスアンプ制御信号ＤＩＳと同様に全ブロックでＨレベルに制御することによって、ビット線ＢＬｎとノード４５は放電用トランジスタ４９とダミー用負荷素子５６で放電される。この構成では、放電用トランジスタ４９はダミー用負荷素子５６の電流能力の分だけ電流能力が少なくても放電できるため、放電用トランジスタサイズを縮小化できる。
【００９０】
（実施の形態４）
また、図５において、冗長判別信号選択回路８０と、出力イネーブル信号選択回路８１と、符号８２で示す外部入力冗長判別信号ＮＲＥＤＩＮと、符号８３で示す外部入力出力イネーブル信号ＯＥＩＮを設ける。これらの冗長判別信号選択回路８０および出力イネーブル信号選択回路８１と、符号８２、８３でそれぞれ示す外部入力冗長判別信号ＮＲＥＤＩＮおよび外部入力出力イネーブル信号ＯＥＩＮの構成以外は、図１と同様の構成である。
【００９１】
この構成によって、外部出力イネーブル信号ＯＥＩＮによって出力イネーブル信号ＯＥはＨレベルに固定し、外部冗長判別信号ＮＲＥＤは５本のＮＲＥＤの中の２つ信号をそれぞれ２回の読出し動作に別けてＬレベルに設定することで、出力イネーブル信号を含む読出しデータバス８の５つの波形が全て外部観測可能になり、出荷前に波形についてのスクリーニングを行える。従って、製造上の不具合が出力イネーブル信号に発生した場合には、消費電流値によっては出力イネーブル信号ＯＥをＨレベル固定にして良品化する処置を選択でき、製造コストの低減も図れる。
【産業上の利用可能性】
【００９２】
本発明にかかる半導体記憶装置は、ビット構成に対しての冗長置換え方式を用いる半導体記憶装置において、冗長置換えの実施の有無に関わらず、冗長置換え後に使用しない回路をダミー回路として有効利用することで、面積増を抑えながらも、読出し速度を劣化させずに出力バッファから不確定期間の無いデータを低消費電流で出力するという効果を有し、冗長用容量を有し、書き換え可能な半導体記憶装置等として有用である。
【図面の簡単な説明】
【００９３】
【図１】出力手段での消費電流を低減する本発明の実施の形態１における半導体記憶装置の読出し回路の構成を示すブロック図である。
【図２】増幅手段での消費電流を低減する本発明の実施の形態２における半導体記憶装置の読出し回路の構成を示すブロック図である。
【図３】メモリブロックを電気的に非接続にする本発明の実施の形態３におけるセンスアンプブロックの具体的な構成を示す回路図である。
【図４】図３の実施の形態３における冗長救済時の読出し動作を示すタイミングチャートである。
【図５】出力イネーブル信号を外部観測する本発明の実施の形態４における半導体記憶装置の読出し回路の構成を示すブロック図である。
【図６】従来の半導体記憶装置の読出し回路の構成を示すブロック図である。
【図７】従来のセンスアンプブロックの構成を示す回路図である。
【図８】従来例と図１、図２の半導体記憶装置についての読出し動作を示すタイミングチャートである。
【符号の説明】
【００９４】
１    メモリセルアレイ
２    カラムゲートアレイ
３    センスアンプアレイ
４    アドレスバッファ
５    ロウデコーダ
６    カラムデコーダ
８    出力イネーブル信号を含む読出しデータバス
９    出力バッファ
１０    出力データバス
１１    冗長ブロック
１２    ダミーブロック
１３    アドレス
１４    ロウアドレス
１５    カラムアドレス
１６    センスアンプ制御信号群
１７    センスアンプ活性化信号ＳＥ
１８    冗長判別信号バスＮＲＥＤ
１９    出力イネーブル信号ＯＥ
２０    出力イネーブル信号選択回路
２１    センスアンプ活性化信号帰還回路
２２    帰還後のセンスアンプ活性化信号
３０    メモリセル
３１    ワード線ＷＬｎ
３２    ビット線ＢＬｎ
３３    カラムゲート
３４    カラムゲート選択線ＹＧｎ
３５    差動増幅回路
３８、３９    ビット線電位発生回路
４２    参照メモリセル
４７    データ線ＤＬａ
４８    参照データ線Ｄｒｅｆａ
４９    放電用トランジスタ
５５    ブロック別パストランジスタ
５６    ダミー用負荷素子
５９    冗長判別信号バス１８の（１ａ、２ａ、３ａ）用のＮＲＥＤａ
６０    セル電流量制御判別信号バスＮＤＵＭＹ
６１    セル電流量制御判別信号バス６０の（１ａ、２ａ、３ａ）用のＮＤＵＭＹａ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006012229.tif 000008
【図７】
2006012229.tif 000009
【図８】
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