(57)【要約】【課題】  線型の電力増幅器において、高周波特性に影響を及ぼす帰還容量のドレイン電圧依存性を抑えて歪み特性の劣化を防ぐことができる技術を提供する。【解決手段】  半導体基板４０上にゲート絶縁膜４４を介してゲート電極４５を形成する。このゲート電極４５のドレイン領域側の側壁を覆うようにフィールドプレート電極５９ａを形成する。そして、このフィールドプレート電極５９ａの電位をフローティング状態にする。フィールドプレート電極５９ａは、例えばポリシリコン膜より形成される。【選択図】  図８
2006237286.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを含む半導体装置であって、
前記ＭＩＳＦＥＴは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）第１導電型を有するソース領域と、
（ｅ）前記ゲート電極から離間して形成され、前記第１導電型を有する第１ドレイン領域と、
（ｆ）前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第１導電型を有し、かつ前記第１ドレイン領域よりも不純物濃度が低い第２ドレイン領域と、
（ｇ）前記ゲート絶縁膜および前記ソース領域の下方に形成され、前記第１導電型と逆の第２導電型を有する半導体領域と、
（ｈ）前記ゲート電極の上面、側面および前記第２ドレイン領域上を覆う絶縁膜と、
（ｉ）前記第２ドレイン領域側に位置する前記ゲート電極の側壁に形成された前記絶縁膜上および前記第２ドレイン領域上の前記絶縁膜上に形成された導電膜を備え、
前記導電膜は電源に電気的に接続されていないことを特徴とする半導体装置。
【請求項２】
前記導電膜は、ポリシリコン膜より形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＩＳＦＥＴはＬＤＭＩＳＦＥＴあり、前記導電膜はフィールドプレート電極であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、
（ｊ）前記導電膜上に形成された層間絶縁膜と、
（ｋ）前記層間絶縁内に形成されたソース用コンタクトホールおよびドレイン用コンタクトホールと、
（ｌ）前記ソース用およびドレイン用コンタクトホール内にそれぞれ形成されたソース用プラグおよびドレイン用プラグと、
（ｍ）前記ソース用およびドレイン用プラグ上に形成され、前記ソース用およびドレイン用プラグとそれぞれ電気的に接続されたソース用配線およびドレイン用配線を備え、
前記ソース用配線およびドレイン用配線は、それぞれ前記ソース領域および第１ドレイン領域と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体装置は、前記半導体基板の裏面にソース電極を有し、前記ソース領域と前記ソース電極は電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記絶縁膜は、サイドウォールであることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体装置は、ＷＣＤＭＡ方式の携帯電話機に搭載される電力増幅器であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記半導体装置は、移動通信機器に搭載される電力増幅器であることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記電力増幅器は、線型増幅機能を有することを特徴とする請求項８記載の半導体装置。
【請求項１０】
ＭＩＳＦＥＴを含む半導体装置であって、
前記ＭＩＳＦＥＴは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）第１導電型を有するソース領域と、
（ｅ）前記ゲート電極から離間して形成され、前記第１導電型を有する第１ドレイン領域と、
（ｆ）前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第１導電型を有し、かつ前記第１ドレイン領域よりも不純物濃度が低い第２ドレイン領域と、
（ｇ）前記ゲート絶縁膜および前記ソース領域の下方に形成され、前記第１導電型と逆の第２導電型を有する半導体領域と、
（ｈ）前記ゲート電極の上面、側面および前記第２ドレイン領域上を覆う絶縁膜と、
（ｉ）前記第２ドレイン領域側に位置する前記ゲート電極の側壁に形成された前記絶縁膜上および前記第２ドレイン領域上の前記絶縁膜上に形成された導電膜を備え、
前記導電膜は、前記第１ドレイン領域と電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
前記導電膜には前記第１ドレイン領域に印加される電圧と同電位の電圧が印加されることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記導電膜は、前記第１ドレイン領域に接続するドレイン用配線と活性領域外において電気的に接続されていることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
（ａ）半導体基板に第１導電型と逆の第２導電型を有する半導体領域を形成する工程と、
（ｂ）前記半導体領域上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記半導体領域内に前記第１導電型を有するソース領域を形成する工程と、
（ｅ）前記ゲート電極から離間して形成され、前記第１導電型を有する第１ドレイン領域を形成する工程と、
（ｆ）前記ゲート電極と前記第１ドレイン領域の間に、前記第１導電型を有し、かつ前記第１ドレイン領域よりも不純物濃度が低い第２ドレイン領域を形成する工程と、
（ｇ）前記ゲート電極の上面、側面および前記第２ドレイン領域上を覆う絶縁膜を形成する工程と、
（ｈ）前記第２ドレイン領域側に位置する前記ゲート電極の側壁に形成された前記絶縁膜上および前記第２ドレイン領域上の前記絶縁膜上に導電膜を形成する工程を備え、
前記導電膜は電源に電気的に接続されていないことを特徴とする半導体装置の製造方法。
【請求項１４】
前記導電膜はポリシリコン膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
（ａ）半導体基板に第１導電型と逆の第２導電型を有する半導体領域を形成する工程と、
（ｂ）前記半導体領域上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記半導体領域内に前記第１導電型を有するソース領域を形成する工程と、
（ｅ）前記ゲート電極から離間して形成され、前記第１導電型を有する第１ドレイン領域を形成する工程と、
（ｆ）前記ゲート電極と前記第１ドレイン領域の間に、前記第１導電型を有し、かつ前記第１ドレイン領域よりも不純物濃度が低い第２ドレイン領域を形成する工程と、
（ｇ）前記ゲート電極の上面、側面および前記第２ドレイン領域上を覆う絶縁膜を形成する工程と、
（ｈ）前記第２ドレイン領域側に位置する前記ゲート電極の側壁に形成された前記絶縁膜上および前記第２ドレイン領域上の前記絶縁膜上に導電膜を形成する工程を備え、
前記導電膜は、前記第１ドレイン領域と電気的に接続されていることを特徴とする半導体装置の製造方法。
【請求項１６】
電力増幅器を構成するＭＩＳＦＥＴを含む半導体チップと、
前記半導体チップを搭載する基板を備える電子装置であって、
前記ＭＩＳＦＥＴは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）第１導電型を有するソース領域と、
（ｅ）前記ゲート電極から離間して形成され、前記第１導電型を有する第１ドレイン領域と、
（ｆ）前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第１導電型を有し、かつ前記第１ドレイン領域よりも不純物濃度が低い第２ドレイン領域と、
（ｇ）前記ゲート絶縁膜および前記ソース領域の下方に形成され、前記第１導電型と逆の第２導電型を有する半導体領域と、
（ｈ）前記ゲート電極の上面、側面および前記第２ドレイン領域上を覆う絶縁膜と、
（ｉ）前記第２ドレイン領域側に位置する前記ゲート電極の側壁に形成された前記絶縁膜上および前記第２ドレイン領域上の前記絶縁膜上に形成された導電膜を備え、
前記導電膜は電源に電気的に接続されていないことを特徴とする電子装置。
【請求項１７】
前記基板には、さらに、受動素子が搭載され、
前記受動素子は、前記半導体チップと電気的に接続されていることを特徴とする請求項１６記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、携帯電話機に使用されるＲＦ（Radio Frequency）モジュールに適用して有効な技術に関するものである。
【背景技術】
【０００２】
日本特開２００１−０９４０９４号公報（特許文献１）には、ドレインオフセット領域を有する高周波増幅用ＭＩＳＦＥＴにおいて、微細化およびオン抵抗低減を図ることができる技術が開示されている。具体的にはソース領域、ドレイン領域およびリーチスルー層上に電極引き出し用の導体プラグが設けられている。そして、導体プラグにそれぞれ第１層配線が接続され、さらにそれら第１層配線上に導体プラグを介して裏打ち用の第２層配線が接続されている。
【０００３】
日本特開２００４−２２１３４４号公報（特許文献２）には、携帯電話用ＲＦモジュールなどに使用されるＭＩＳＦＥＴの高周波特性の向上と信頼性の向上を図ることができる技術が開示されている。すなわち、携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴにおいて、ゲート電極のドレイン側の側面に、ソース電位に接続されたフィールドプレート電極を形成することで、ホットキャリアの発生を抑制するとともに、ゲート電極とドレイン間の容量（帰還容量）を低減している。また、ゲート電極の側壁にサイドウォールスペーサを形成し、ゲート電極とフィールドプレート電極の距離を離すことで、ゲート電極の近傍にフィールドプレート電極を設けたことに起因するゲート電極とソースとの間の容量の増大を抑制している。
【特許文献１】特開２００１−０９４０９４号公報
【特許文献２】特開２００４−２２１３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
携帯電話機には、送信信号を増幅する電力増幅器（ＲＦモジュール）が搭載されている。この電力増幅器は、例えば複数段のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と電力増幅器の入力側、出力側およびＭＩＳＦＥＴ間に設けられたインピーダンス整合回路などから構成されている。電力増幅器の性能は、複数段のＭＩＳＦＥＴのうち、最終段のＭＩＳＦＥＴの性能に依存している。
【０００５】
今後主流となると考えられる第３世代移動体通信方式（ＷＣＤＭＡ：Wide-band Code Division Multiple Access、cdmaOneの拡張であるcdma2000など）を使用した携帯電話機では、デジタル変調を行なうシステムであるため、上述した電力増幅器として線型増幅を行なう線型の電力増幅器が必要となる。この線型の電力増幅器にとって最も重要なことは、増幅時の歪み特性である。すなわち、線型の電力増幅器では増幅歪みを生じさせないことが必要である。
【０００６】
ここで、電力増幅器の低電力動作時には、最終段に設けられたＭＩＳＦＥＴのドレイン電圧はバイアス電圧（Ｖｄｄ）からあまり変化しない。一方、高電力動作時には、最終段に設けられたＭＩＳＦＥＴのドレイン電圧はバイアス電圧を中心として大きく変化する。このため、高電力動作時に電力増幅器の出力に歪みが生じる。このように電力増幅器の出力に歪みが生じる原因は、ＭＩＳＦＥＴのドレイン電圧が大きく変化することにより、帰還容量（ゲート電極とドレイン領域との間の容量）が大きく変化してしまい整合がずれてしまうことにある。
【０００７】
電力増幅器に使用されるＭＩＳＦＥＴでは、上述したようなドレイン電圧の変化に対応するため、高いドレイン耐圧が必要とされる。例えば特許文献１（特開２００１−０９４０９４号公報）に記載されたＭＩＳＦＥＴの構造のように、ゲート電極とドレイン領域の間に低不純物濃度のドレインオフセット領域が設けてドレイン耐圧を確保している。
【０００８】
ドレインオフセット領域を形成したＭＩＳＦＥＴでは、高周波性能に影響を及ぼす帰還容量はフリンジ成分が支配的になっている。すなわち、ゲート電極とドレインオフセット領域との間の容量が主になっている。
【０００９】
このようにドレインオフセット領域を設けた電力増幅器の出力電力が増加すると、それに伴ってドレイン領域に印加される電圧が大きく変化する。そして、ドレイン領域に印加される電圧が変化すると、ゲート電極に隣接するドレインオフセット領域の空乏化の度合いが変化する。したがって、ドレインオフセット領域の空乏化していない領域（中性領域）とゲート電極との間の距離で決まる帰還容量も高周波的に大きく変化してしまい、電力増幅器の出力に歪みが生じるという問題点がある。特に線型の電力増幅器では、出力に歪みが生じると問題となる。
【００１０】
また、線型の電力増幅器では、帰還容量自体の変化による歪みだけでなく帰還容量自体の大きさに依存した歪みも問題となる。
【００１１】
ここで、特許文献２（特開２００４−２２１３４４号公報）に記載されているように、ゲート電極のドレイン領域側の側面に、ソース電位に接続されたフィールドプレート電極を形成することによって、帰還容量を低減し高周波性能を向上させることが開示されている。すなわち、特許文献２に記載された技術では、帰還容量を低減し飽和アンプ（例えば、ＧＳＭ（Global System for Mobile Communication）方式などに使用される線型性が必要とされない電力増幅器）としての効率を向上することが開示されている。
【００１２】
本発明の目的は、線型の電力増幅器において、高周波特性に影響を及ぼす帰還容量のドレイン電圧依存性を抑えて歪み特性の劣化を防ぐことができる技術を提供することにある。
【００１３】
また、本発明の他の目的は、線型の電力増幅器において、帰還容量を低減して歪み特性の劣化を防止できる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置は、ＭＩＳＦＥＴを含む半導体装置であって、前記ＭＩＳＦＥＴは、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｄ）第１導電型を有するソース領域と、（ｅ）前記ゲート電極から離間して形成され、前記第１導電型を有する第１ドレイン領域と、（ｆ）前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第１導電型を有し、かつ前記第１ドレイン領域よりも不純物濃度が低い第２ドレイン領域と、（ｇ）前記ゲート絶縁膜および前記ソース領域の下方に形成され、前記第１導電型と逆の第２導電型を有する半導体領域と、（ｈ）前記ゲート電極の上面、側面および前記第２ドレイン領域上を覆う絶縁膜と、（ｉ）前記第２ドレイン領域側に位置する前記ゲート電極の側壁に形成された前記絶縁膜上および前記第２ドレイン領域上の前記絶縁膜上に形成された導電膜を備え、前記導電膜は電源に電気的に接続されていないことを特徴とするものである。
【００１７】
また、本発明による半導体装置の製造方法は、ＭＩＳＦＥＴを含む半導体装置の製造方法であって、（ａ）半導体基板に第１導電型と逆の第２導電型を有する半導体領域を形成する工程と、（ｂ）前記半導体領域上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｄ）前記半導体領域内に前記第１導電型を有するソース領域を形成する工程と、（ｅ）前記ゲート電極から離間して形成され、前記第１導電型を有する第１ドレイン領域を形成する工程と、（ｆ）前記ゲート電極と前記第１ドレイン領域の間に、前記第１導電型を有し、かつ前記第１ドレイン領域よりも不純物濃度が低い第２ドレイン領域を形成する工程と、（ｇ）前記ゲート電極の上面、側面および前記第２ドレイン領域上を覆う絶縁膜を形成する工程と、（ｈ）前記第２ドレイン領域側に位置する前記ゲート電極の側壁に形成された前記絶縁膜上および前記第２ドレイン領域上の前記絶縁膜上に導電膜を形成する工程を備え、前記導電膜は電源に電気的に接続されていないことを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
ゲート電極のドレイン領域側の側面に、電位をフローティング状態にしたフィールドプレート電極を形成するようにしたので、高周波特性に影響を及ぼす帰還容量のドレイン電圧依存性を抑えることができる。したがって、電力増幅器の歪み特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
スペクトル拡散方式とは、拡散符号系列に基づき、搬送波をデジタル変調したり搬送周波数を不連続量だけ偏移させることにより、情報を広い周波数帯域に拡散させる通信方式である。ＣＤＭＡ方式はそのうちの代表的な一群の方式の総称で、ＷＣＤＭＡ方式はさらにそのＣＤＭＡ方式の中の代表的な一群の方式の総称である。これらの方式では、単一の広帯域のチャネルを用いて情報を伝送する。なお、ＷＣＤＭＡ方式の周波数帯は、１．９２ＧＨｚ〜１．９８ＧＨｚである。
【００２６】
マルチキャリア方式とは、広い帯域中の複数のチャネルでパラレルに情報を伝送する通信方式の総称で、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）方式はそのうちの代表的な方式である。これらスペクトル拡散方式、マルチキャリア方式を総称して、広帯域デジタル変調方式とも称されている。スペクトル拡散方式やマルチキャリア方式に用いられる電力増幅器には、線型の電力増幅器（線型増幅機能を有する電力増幅器）が使用される。線型の電力増幅器において増幅歪みがある場合、チャネルのスペクトル波形が変形する。これらの方式では、スペクトル波形中に伝送情報が織り込まれているので、それが変形することによって、復調データに誤りが生じやすくなる。そのため、線型の電力増幅器においては、増幅歪みに対する規格が厳しくなっている。
【００２７】
図１は、例えばＷＣＤＭＡ方式を使用したデジタル携帯電話機（移動通信機器）の構成を示したブロック図である。図１において、デジタル携帯電話機は、制御表示部１、ベースバンド部２、ＲＦ（Radio Frequency）ブロック部３およびアンテナ４を有している。
【００２８】
制御表示部１は、例えば制御部を構成するマイコンやメモリを有するとともに、表示部として例えば液晶表示部を有している。
【００２９】
ベースバンド部２は、音声信号を変調あるいは復調するように構成されており、例えばＤ／Ａ変換器５を有している。
【００３０】
ＲＦブロック部３は、送信部と受信部から構成されており、送信部は直交変調器６、送信ミクサ７、電力増幅器（パワーアンプ）８およびアンテナスイッチ９を有している。直交変調器６および送信ミクサ７には発振器１３およびＰＬＬ（Phase-locked Loop）回路より構成されたシンセサイザが接続されている。一方、受信部は、アンテナスイッチ９、低雑音増幅器１０、受信ミクサ１１およびＩＦ（Intermediate Frequency）部１２を有している。受信ミクサ１１には発振器１３およびＰＬＬ回路１４より構成されたシンセサイザが接続されている。
【００３１】
次に、デジタル携帯電話機の動作について簡単に説明する。まず、信号を送信する場合について説明する。音声信号をデジタル化した信号はベースバンド部２内にあるＤ/Ａ変換器５によりＤ／Ａ変換され、Ｉ／Ｑ信号としてＲＦブロック部３に入力する。そして、ＲＦブロック部３では、直交変調器６によりＩ／Ｑ信号をＩＦ周波数の信号に変調する。続いて、ＩＦ周波数の信号は、送信ミクサ７により送信信号に変換された後、送信信号は電力増幅器８で増幅される。増幅された送信信号はアンテナスイッチ９を介してアンテナ４より送信される。
【００３２】
次に、信号を受信する場合について説明する。まず、アンテナ４により受信した受信信号は、アンテナスイッチ９を介して低雑音増幅器１０で増幅される。そして、増幅された受信信号は、受信ミクサ１１により１５０〜２５０ＭＨｚ程度のＩＦ周波数の信号に変換される。続いて、この信号は、ＩＦ回路部１２でさらに４５５ｋＨｚ程度の信号に周波数変換された後、ベースバンド部２へ導かれて復調される。
【００３３】
上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器によって送信信号は増幅される。この電力増幅器の回路構成の一例を図２に示す。図２において、電力増幅器は、第１のＬＤＭＩＳＦＥＴ（Lateral Diffused Metal Insulator Semiconductor Field Effect Transistor）２２による一段目の増幅段と第２のＬＤＭＩＳＦＥＴ２３による二段目の増幅段より構成されている。第１のＬＤＭＩＳＦＥＴは、例えばドライバＦＥＴとも呼ばれ、第２のＬＤＭＩＳＦＥＴは、例えばパワーＦＥＴとも呼ばれる。
【００３４】
電力増幅器の入力端子２０は、コンデンサおよび整合回路２４ａを介して第１のＬＤＭＩＳＦＥＴ２２のゲート電極に接続されている。第１のＬＤＭＩＳＦＥＴ２２のゲート電極には、さらに所定の電圧を印加するためのバイアス回路が接続されている。また、第１のＬＤＭＩＳＦＥＴ２２のドレイン電極には、所定の電圧を印加するためのバイアス回路が接続されている。一方、第１のＬＤＭＩＳＦＥＴ２２のソース電極は接地（ＧＮＤ）されている。
【００３５】
次に、第１のＬＤＭＩＳＦＥＴ２２のドレイン電極は、コンデンサおよび整合回路２４ｂを介して第２のＬＤＭＩＳＦＥＴ２３のゲート電極に接続されている。また、第２のＬＤＭＩＳＦＥＴ２３のゲート電極には、所定の電圧を印加するためのバイアス回路が接続されている。第２のＬＤＭＩＳＦＥＴ２３のドレイン電極には、所定の電圧を印加するためのバイアス回路が接続されているとともに、整合回路２４ｃおよびコンデンサを介して出力端子２１に接続されている。また、第２のＬＤＭＩＳＦＥＴ２３のソース電極は接地されている。
【００３６】
このように構成された電力増幅器において、まず入力端子２０に信号が入力されると、第１のＬＤＭＩＳＦＥＴ２２によって入力信号が増幅される。そして、増幅された入力信号は、第２のＬＤＭＩＳＦＥＴ２３でさらに増幅されて出力端子２１から出力される。この電力増幅器の性能は、最もアンテナに近い（電力増幅器の出力側）第２のＬＤＭＩＳＦＥＴ２３の性能で決定される。したがって、第２のＬＤＭＩＳＦＥＴ２３の増幅歪みを抑制することが電力増幅器の性能向上に必要不可欠である。
【００３７】
次に、図３は、ＬＤＭＩＳＦＥＴ（図２の第１のＬＤＭＩＳＦＥＴ２２および第２のＬＤＭＩＳＦＥＴ２３）が形成されたＩＣチップ（半導体チップ）２５をモジュール基板（基板）２６に搭載したＲＦパワーモジュールＰＭ（電力増幅器）（電子装置）の一例を示した断面図である。図３に示すように、ＩＣチップ２５は、モジュール基板２６の主面に形成されたチップ搭載用の電極２７と接合されている。この電極２７は、複数のサーマルビア２８内の導体を通じてモジュール基板２６の裏面にある電極２９Ｇと電気的かつ熱的に接合されている。電極２９Ｇには、基準電位（例えば接地電位で０Ｖ程度）が供給される。すなわち、モジュール基板２６の裏面にある電極２９Ｇに供給された基準電位は、サーマルビア２８および電極２７を通じてＩＣチップ２５に供給されるようになっている。また、逆にＩＣチップ２５の動作時に発生した熱は、ＩＣチップ２５の裏面から電極２７およびサーマルビア２８を通じてモジュール基板２６の裏面にある電極２９Ｇに伝わり放散される。また、モジュール基板２６の裏面外周部には電極２９Ｓが形成されている。この電極２９Ｓは、信号用の電極を示している。さらにモジュール基板２６の主面には、ＩＣチップ２５の他にコンデンサ、抵抗、インダクタなどの受動素子３０が搭載されている。この受動素子は、ＩＣチップ２５と電気的に接続されている。なお、モジュール基板２６は、複数枚の絶縁体板を積層して一体化した多層配線構造を有している。この絶縁体板は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率９〜９．７）などのようなセラミックからなるが、これに限定されるものではなく、例えばガラスエポキシ樹脂などを使用してもよい。なお、モジュール基板２６としてリードフレームなどを用いてもよい。
【００３８】
次に、図２に示した第２のＬＤＭＩＳＦＥＴ２３の動作について説明する。すなわち、電力増幅器に搭載されているＬＤＭＩＳＦＥＴのうち出力端子側（最もアンテナに近い）に形成されている第２のＬＤＭＩＳＦＥＴ２３の動作について説明する。図４は、第２のＬＤＭＩＳＦＥＴ２３におけるドレイン電圧とドレイン電流との関係を示したグラフである。横軸はドレイン電圧を示しており、縦軸はドレイン電流を示している。図４では、ゲート電極に印加するゲート電圧をそれぞれ所定の値に固定したときのドレイン電圧とドレイン電流の関係を示している。また、図４には負荷線が描かれている。第２のＬＤＭＩＳＦＥＴ２３が動作する際には、この負荷線上を動くことになる。さらに、負荷線の中央近傍には、バイアス点がある。すなわち、図４には、第２のＬＤＭＩＳＦＥＴ２３のドレイン電極に印加されるバイアス電圧（Ｖｄｄ）が示されている。
【００３９】
低電力出力時において、第２のＬＤＭＩＳＦＥＴ２３は、バイアス点近傍の負荷線上を動くだけである。したがって、第２のＬＤＭＩＳＦＥＴ２３のドレイン電圧はバイアス電圧（Ｖｄｄ）からあまり変化しない。しかし、高電力出力時において、第２のＬＤＭＩＳＦＥＴ２３のドレイン電圧は、バイアス点を中心として負荷線上を大きく動く。このため、ドレイン電圧は、バイアス電圧（Ｖｄｄ）を中心にして大きく変化することになる。
【００４０】
このようにドレイン電圧が大きく変化すると、線型の電力増幅器の増幅歪みが大きくなってしまう。これは、ドレイン電圧が大きく変化すると、例えばゲート電極とドレイン領域との間に形成される帰還容量などのデバイスパラメータが大きく変化し、インピーダンス整合がずれてしまうためである。
【００４１】
以下に、ＬＤＭＩＳＦＥＴで、ドレイン電圧が大きく変化すると帰還容量が大きく変化することについて図５を参照しながら説明する。すなわち、帰還容量のドレイン電圧依存性について説明する。
【００４２】
図５は、本発明者らが検討したＬＤＭＩＳＦＥＴを示す断面図である。図５において、シリコンよりなる半導体基板４０上には、ｐ型不純物を導入したｐ型エピタキシャル層４１が形成されている。ｐ型エピタキシャル層４１には、半導体基板４０に達するｐ型半導体層４２およびｐ型半導体層４３が形成されている。ｐ型半導体層４３の端部上にはゲート絶縁膜４４を介してゲート電極４５が形成されており、このゲート電極４５上にはキャップ絶縁膜４６が形成されている。
【００４３】
ゲート電極４５に整合してソース領域となるｎ＋型半導体領域４７、ドレインオフセット領域となるｎ−型半導体領域４８およびドレイン領域となるｎ＋型半導体領域４９が形成されている。ドレインオフセット領域であるｎ−型半導体領域４８には、ｎ+型半導体領域４９に比べ低濃度のｎ型不純物が導入されている。このように低濃度領域を形成する理由は、ドレイン耐圧を向上させるためである。
【００４４】
さらにゲート電極４５およびキャップ絶縁膜４６を覆うように絶縁膜５０が形成されており、この絶縁膜５０には、ｎ＋型半導体領域４７に達する導電性のプラグ５１およびｎ＋型半導体領域４９に達する導電性のプラグ５３が形成されている。
【００４５】
絶縁膜５０上には絶縁膜５５が形成されている一方、プラグ５１上にはソース電極５２および配線５６が形成されている。また、プラグ５３上にはドレイン電極５４および配線５７が形成されている。
【００４６】
ここで、ドレインオフセット領域であるｎ−型半導体領域４８とｐ型エピタキシャル層４１とのｐｎ接合付近には空乏層が形成されるが、ドレイン領域に印加される電圧が小さい場合、例えばｐｎ接合境界から破線Ａまでの領域に空乏層が形成されているとする。このとき、ゲート電極４５とｎ−型半導体領域４８の中性領域との間との距離はｄ１であり、この距離ｄ１に反比例する帰還容量が発生する。
【００４７】
次に、ドレイン領域に印加される電圧が大きくなると、空乏層となる領域が増加し、例えばｐｎ接合境界から破線Ｂまでの領域が空乏層となる。すなわち、空乏層は破線Ａから破線Ｂの方向に増加する。このとき、ゲート電極４５とｎ−型半導体領域４８の中性領域との間との距離はｄ２であり、この距離ｄ２に反比例する帰還容量が発生する。
【００４８】
距離ｄ２は距離ｄ１に比べて長くなっているので、帰還容量は減少することになる。このように、ドレイン領域に印加される電圧が変化すると、ドレインオフセット領域に形成される空乏層が変化する。この結果、ゲート電極４５とドレインオフセット領域の中性領域との距離が変化し、帰還容量が変化する。すなわち、ドレイン電圧が大きく変化すると帰還容量が大きく変化することがわかる。
【００４９】
上述したように、本発明者らが検討したＬＤＭＩＳＦＥＴの構造では、ドレイン電圧が大きく変化すると帰還容量（デバイスパラメータ）が大きく変化するため、線型の電力増幅器の増幅歪みが大きくなってしまう。そこで、本発明者らは、以下に示す構造のＬＤＭＩＳＦＥＴを提案する。
【００５０】
図６は、本実施の形態１におけるＬＤＭＩＳＦＥＴ（例えば、携帯電話機の電力増幅器に使用される）の形成領域を示したレイアウト図である。図６において、ＬＤＭＩＳＦＥＴ形成領域６０の周辺には、ＬＤＭＩＳＦＥＴのドレイン電極に電気的に接続されたドレインパッド（パッド電極、ボンディングパッド）６１とＬＤＭＩＳＦＥＴのゲート電極に電気的に接続されたゲートパッド（パッド電極、ボンディングパッド）６２が配置されている。
【００５１】
このドレインパッド６１にドレイン電圧を供給することで、ＬＤＭＩＳＦＥＴ形成領域６０に形成されているＬＤＭＩＳＦＥＴのドレイン領域にドレイン電圧が印加され、ゲートパッド６２にゲート電圧を供給することで、ＬＤＭＩＳＦＥＴ形成領域６０に形成されているＬＤＭＩＳＦＥＴのゲート電極にゲート電圧が印加される。また、ＬＤＭＩＳＦＥＴ形成領域の裏面にあるソース電極（図示せず）にソース電圧（例えば、接地電位または固定電位）を供給することで、ＬＤＭＩＳＦＥＴ形成領域６０に形成されているＬＤＭＩＳＦＥＴのソース領域にソース電圧が印加される。固定電位は、ノイズ等の影響、または大電流が流れ込むことによって電位が変動する場合でも固定電位という。また、接地電位は、複数の電源電位の中で最も電位の低いものをいう。
【００５２】
ＬＤＭＩＳＦＥＴ形成領域６０では、図６に示す単位セル領域６０ａが２次元的に複数設けられている。一つの単位セル領域６０ａのレイアウトを図７に示す。図７において、単位セル領域６０ａは、素子分離領域７０と活性領域７１が形成されている。単位セル領域６０ａには２本のゲート電極４５が形成されており、２本のゲート電極４５間にある活性領域７１にはドレイン領域が形成され、２本のゲート電極４５の外側にはそれぞれソース領域が形成されている。すなわち、単位セル領域６０ａには、２つのＬＤＭＩＳＦＥＴが形成されている。この２つのＬＤＭＩＳＦＥＴにおいて、ドレイン領域は共通となっている。
【００５３】
ゲート電極４５は活性領域７１から素子分離領域７０へ延在しており、素子分離領域７０上においてプラグを介して上層配線と接続されている。そして、ゲート電極４５は、最終的にゲートパッドと電気的に接続されている。このゲート電極４５のドレイン領域側の側壁には絶縁膜（図示せず）を介してフィールドプレート電極５９ａが形成されている。
【００５４】
ドレイン領域には、ドレインオフセット領域となるｎ−型半導体領域４８とｎ＋型半導体領域４９が形成されており、ｎ＋型半導体領域４９はプラグ５３を介してドレイン電極５４に接続されている。一方、ソース領域は、ｐ型半導体領域４２とｎ＋半導体領域４７が形成されており、このｐ型半導体領域４２およびｎ＋半導体領域４７は、プラグ５１を介してソース電極５２と接続されている。なお、図７においては、ソース電極５２およびドレイン電極５４より上部の構成の図示は省略している。
【００５５】
図６に示すＬＤＭＩＳＦＥＴ形成領域６０においては、図７に示した構成を有する単位セル領域が２次元的に複数形成されていることで、複数のＬＤＭＩＳＦＥＴが形成され、これら複数のＬＤＭＩＳＦＥＴが電気的に並列接続されることにより、電力増幅器の各増幅段が形成されている。
【００５６】
次に、図８は、図７のＡ−Ａ線で切断した断面図である。図８において、本実施の形態１におけるＬＤＭＩＳＦＥＴは、半導体基板４０上には、ｐ型エピタキシャル層４１が形成されており、このｐ型エピタキシャル層４１には、ｐ＋型半導体領域４２およびｐ型（第２導電型）半導体領域４３が形成されている。このｐ＋型半導体領域（ソース打ち抜き層）４２は、半導体基板４０にまで達しており、半導体基板４０よりなるソース電極にソース領域を接続する機能を有している。すなわち、後述するソース領域は、半導体基板の裏面に形成されたソース電極に電気的に接続されている。また、ｐ型半導体領域４３は、ＬＤＭＩＳＦＥＴにおけるパンチスルーを防止するパンチスルーストッパ層としての役割を有する。このｐ型半導体領域４３は、ｐ型ウェルを構成しており、ゲート絶縁膜４４およびｎ＋半導体領域４７（ソース領域）の下方に形成されている。
【００５７】
ｐ型半導体領域４３の端部上には、ゲート絶縁膜４４を介してゲート電極４５が形成されており、このゲート電極４５上にキャップ絶縁膜４６が形成されている。そして、ゲート電極４５を覆うように絶縁膜５８が形成されており、この絶縁膜５８上にフィールドプレート電極５９ａが形成されている。絶縁膜５８は、ゲート電極４５の上面、側面およびｎ−型半導体領域４８上を覆うように形成されている。フィールドプレート電極（導電膜）５９ａは、ｎ−型半導体領域４８側に位置するゲート電極４５の側壁に形成された絶縁膜５８上およびｎ−型半導体領域４８上の絶縁膜５８上に形成されている。このフィールドプレート電極５９ａを設けたことが本実施の形態１におけるＬＤＭＩＳＦＥＴの特徴の一つである。すなわち、フィールドプレート電極５９ａは、ゲート電極４５のドレイン領域側の側壁を覆うように形成されており、フローティング状態にされている。すなわち、フィールドプレート電極５９ａは電源に電気的に接続されていない。このフィールドプレート電極５９ａは、例えば不純物を導入したポリシリコン膜などの導体膜から形成されている。
【００５８】
このように、フローティング状態のフィールドプレート電極５９ａを設けることにより、帰還容量のドレイン電圧依存性を抑制することができる。具体的に説明すると、まず、図５に示した構成のＬＤＭＩＳＦＥＴにおいて、帰還容量はゲート電極４５とドレインオフセット領域であるｎ−半導体領域４８の空乏化していない中性領域との間の容量である。これに対し、本実施の形態１では、図８に示すように、フローティング状態のフィールドプレート電極５９ａが設けられている。このため、帰還容量は、ゲート電極４５とフィールドプレート電極５９ａとの間に生成される第１容量とフィールドプレート電極５９ａとｎ−型（第１導電型）半導体領域４８との間に生成される第２容量とを直列接続した容量となる。すなわち、ゲート電極４５とフィールドプレート電極５９ａとの距離ａ２に対応した第１容量とフィールドプレート電極５９ａとｎ−型半導体領域４８との距離ａ１に対応した第２容量とを直列接続した容量が帰還容量となる。
【００５９】
ここで、ドレイン領域に印加されるドレイン電圧を変化させるとｎ−型半導体領域４８に形成される空乏層が変化する。しかし、空乏層は、ｎ−型半導体領域４８の表面においては、左側から右側に向かって広がるだけである。つまり、空乏層の領域が変化したとしても、フィールドプレート電極５９ａとｎ−型半導体領域４８の空乏化していない中性領域との間の距離ａ１は変化しない。したがって、帰還容量の変化を抑制できるのである。すなわち、本実施の形態１におけるＬＤＭＩＳＦＥＴの構造によれば、帰還容量に関係する距離ａ１および距離ａ２をドレイン電圧に依存しない量とすることができるので、帰還容量のドレイン依存性を抑制することができるのである。
【００６０】
なお、絶縁膜５８およびフィールドプレート電極５９ａ上には、絶縁膜５０が形成されており、この絶縁膜５０には、ｎ＋型半導体領域４７に達する導電性のプラグ（ソース用プラグ）５１およびｎ＋型半導体領域４９に達する導電性のプラグ（ドレイン用プラグ）５３が形成されている。プラグ５１およびプラグ５３はそれぞれソース用コンタクトホールおよびドレイン用コンタクトホールに導電材料を埋め込むことによって形成されている。さらに、絶縁膜５０上には絶縁膜５５が形成されている一方、プラグ５１上にはソース電極（ソース用配線）５２および配線５６が形成されている。また、プラグ５３上にはドレイン電極（ドレイン用配線）５４および配線５７が形成されている。図８では、図７では図示していないソース電極５２およびドレイン電極５４上の構成についても図示している。ｎ−型半導体領域（第２ドレイン領域）４８は、ドレインオフセット領域であり、ゲート電極４５とｎ＋型半導体領域（第１ドレイン領域）４９の間に設けられている。すなわち、ｎ−型半導体領域（第２ドレイン領域）４８は、ゲート電極４５とこのゲート電極４５から離間して設けられたｎ＋型半導体領域（第１ドレイン領域）４９の間に設けられている。このｎ−型半導体領域４８の不純物濃度は、ｎ＋型半導体領域４９の不純物濃度よりも低くなっている。
【００６１】
次に、図９は、本実施の形態１のＬＤＭＩＳＦＥＴ（図８参照）における帰還容量（Ｃｒｓｓ）のドレイン電圧依存性と検討例のＬＤＭＩＳＦＥＴ（図５参照）における帰還容量（Ｃｒｓｓ）のドレイン電圧依存性とを比較した結果を示す図である。この図９は実際に図８に示す構造のＬＤＭＩＳＦＥＴを試作して帰還容量のドレイン電圧依存性を測定したものである。
【００６２】
図９において、検討例の構造では、ドレイン電圧が３．５（Ｖ）のとき帰還容量は１．３８（ｐＦ）であり、ドレイン電圧が０（Ｖ）のとき帰還容量は２．２０（ｐＦ）である。したがって、ドレイン電圧が３．５（Ｖ）から０（Ｖ）に変化した場合の帰還容量の変化率は約＋６０％になる。
【００６３】
これに対し、本実施の形態１の構造では、ドレイン電圧が３．５（Ｖ）のとき帰還容量は１．７０（ｐＦ）であり、ドレイン電圧が０（Ｖ）のとき帰還容量は２．１３（ｐＦ）である。したがって、ドレイン電圧が３．５（Ｖ）から０（Ｖ）に変化した場合の帰還容量の変化率は約＋２５％である。
【００６４】
以上のことから、本実施の形態１では、検討例に比べて帰還容量のドレイン電圧依存性を低く抑えることができることがわかる。このため、本実施の形態１におけるＬＤＭＩＳＦＥＴを線型の電力増幅器に使用すると増幅歪みを低減できる。
【００６５】
図１０および図１１は、本実施の形態１のＬＤＭＩＳＦＥＴを線型の電力増幅器に使用した場合、線型の電力増幅器の性能（効率）向上を図ることができることを示したものである。図１０は、検討例と本実施の形態１とを比較するのに際して、歪み特性が概ね同じになるようにチューニングした結果を示すグラフである。横軸は電力増幅器の出力電力（ｄＢｍ）を示したものであり、縦軸は歪み特性（ｄＢｃ）を示している。
【００６６】
図１１は、電力増幅器の出力電力（ｄＢｍ）と電力付加効率（％）との関係を示したグラフである。例えば、図１０において、検討例と本実施の形態１で歪みが同じ−４０（ｄＢｃ）になる点をみると、そのときの出力電力は２７．５（ｄＢｍ）となる。そして、図１１において、出力電力が２７．５（ｄＢｍ）のときの電力付加効率を見ると、検討例の場合、電力付加効率が４６％であるのに対し、本実施の形態１の場合、電力付加効率が４８％となっている。このことから、本実施の形態１では、増幅歪みを抑制できる結果、電力付加効率を検討例に比べて２％向上できる。
【００６７】
次に、本実施の形態１におけるＬＤＭＩＳＦＥＴの製造方法について、図面を参照しながら説明する。
【００６８】
まず、図１２に示すように、例えばホウ素（Ｂ）などのｐ型不純物を導入したｐ型エピタキシャル層４１を半導体基板４０上に形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型エピタキシャル層４１にｐ＋型半導体領域４２を形成する。ｐ＋型半導体領域４２は、例えばホウ素をｐ型エピタキシャル層４１に導入することにより、底部が半導体基板４０に達するように形成される。続いて、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型エピタキシャル層４１にｐ型半導体領域４３を形成する。その後、例えば熱酸化法を使用して、ｐ型エピタキシャル層４１の表面にゲート絶縁膜４４を形成する。ゲート絶縁膜４４は、例えば酸化シリコン膜から形成されるが、酸化シリコン膜より誘電率の高い、いわゆるＨｉｇｈ−ｋ膜から形成してもよい。
【００６９】
次に、ゲート絶縁膜４４上に、例えばＣＶＤ（Chemical Vapor Deposition）法を使用してポリシリコン膜を形成した後、このポリシリコン膜上に、例えばＣＶＤ法を使用して絶縁膜を形成する。絶縁膜は、例えば酸化シリコン膜から形成されている。続いて、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、絶縁膜およびポリシリコン膜を順次パターニングすることにより、ゲート電極４５およびキャップ絶縁膜４６を形成する。
【００７０】
次に、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ＋型半導体領域４７、ｎ−型半導体領域４８およびｎ＋型半導体領域４９を形成する。これらの領域は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより形成される。ｎ＋型半導体領域４７はソース領域として機能し、ｎ＋型半導体領域４９はドレイン領域として機能する。また、ｎ−型半導体領域４８はドレインオフセット領域として機能し、ｎ＋型半導体領域４９より低濃度にｎ型不純物が導入されている。
【００７１】
続いて、図１５に示すように、半導体基板４０の素子形成面上に絶縁膜５８を形成した後、絶縁膜５８上にポリシリコン膜５９を形成する。絶縁膜５８は、例えばＣＶＤ法によって形成された酸化シリコン膜よりなり、その膜厚は例えば約１００ｎｍである。同様に、ポリシリコン膜５９も例えばＣＶＤ法を使用して形成され、その膜厚は例えば約１００ｎｍである。
【００７２】
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して
ポリシリコン膜５９をパターニングしてフィールドプレート電極５９ａを形成する。このフィールドプレート電極５９ａは、ゲート電極４５のドレイン領域側の側壁を覆うように形成され、フィールドプレート電極５９ａの電位がフローティング状態になるように形成する。
【００７３】
続いて、図１７に示すように、絶縁膜５８およびフィールドプレート電極５９ａ上に絶縁膜５０を形成する。絶縁膜５０は、例えば酸化シリコン膜からなり、例えばＣＶＤ法を使用して形成することができる。絶縁膜５０の膜厚は、例えば約３００ｎｍ〜５００ｎｍである。その後、フォトリソグラフィ技術およびエッチング技術を使用してコンタクトホール５１ａおよびコンタクトホール５３ａを形成する。
【００７４】
その後、半導体基板４０の素子形成面上に導体膜を形成することにより、コンタクトホール５１ａ、５３ａを埋め込むプラグ５１、５３を形成する。続いて、半導体基板４０の素子形成面上にアルミニウム合金膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりソース電極５２およびドレイン電極５４を形成する。アルミニウム合金膜は例えばスパッタリング法を使用して形成することができる。
【００７５】
同様にして、絶縁膜５５にアルミニウム合金膜よりなる配線５６および配線５７を形成する。このようにして、本実施の形態１におけるＬＤＭＩＳＦＥＴ（半導体装置）を形成することができる。
【００７６】
（実施の形態２）
前記実施の形態１では、ゲート電極のドレイン領域側の側壁を覆うようにフィールドプレート電極が形成されている例について説明した。本実施の形態２では、ゲート電極のドレイン領域側の側壁を覆わないようにフィールドプレート電極を形成する例について説明する。なお、前記実施の形態１と同様な構成部分についての説明は省略する。
【００７７】
本実施の形態２におけるＬＤＭＩＳＦＥＴは、ゲート電極４５の側壁の両側に絶縁膜（例えば、酸化シリコン膜）よりなるサイドウォール７２が形成されている。そして、ドレイン領域側の側壁に形成されたサイドウォール７２の外側にフィールドプレート電極５９ｂが形成されている。このフィールドプレート電極５９ｂは、前記実施の形態１と異なり、ゲート電極４５のドレイン領域側の側壁を覆うように形成されていない。
【００７８】
このようにフィールドプレート電極５９ｂを形成することにより、ゲート電極４５とフィールドプレート電極５９ｂの対向面積によって決まる帰還容量を低減することができる。なぜなら、ゲート電極４５に対向するフィールドプレート電極５９ｂの面積を低減することができるからである。すなわち、帰還容量の値はゲート電極４５およびこれに対向するフィールドプレート電極５９ｂの面積に比例するので、ゲート電極４５を覆わないようにフィールドプレート電極５９ｂを形成することにより、帰還容量の値を低減することができる。本実施の形態２では、帰還容量の値を低減できるので、線型の電力増幅器の増幅歪みを抑制することができ、線型の電力増幅器の性能（効率）を向上することができる。
【００７９】
また、フィールドプレート電極５９ｂの電位は、フローティング状態にされているので、帰還容量は、距離ａ２に対応した第１容量と距離ａ１に対応した第２容量とを直列接続した容量となる。ここで、ドレイン電圧が変化するとドレインオフセット領域（ｎ−型半導体領域４８）に形成される空乏層が変化する。しかし、前記実施の形態１と同様に、空乏層が変化しても、フィールドプレート電極５９ｂとドレインオフセット領域との距離ａ１は変化しないので、帰還容量のドレイン電圧依存性を抑制することができる。したがって、線型の電力増幅器の増幅歪みを低減することができ、線型の電力増幅器の性能（効率）向上を図ることができる。
【００８０】
さらに、本実施の形態２では、ゲート電極４５とフィールドプレート電極５９ｂの間にサイドウォール７２を形成している。このため、形成するサイドウォール７２の幅を変化させることにより、ゲート電極４５とフィールドプレート電極５９ｂとの距離ａ２を変化させることができる。つまり、形成するサイドウォール７２の幅を変えることにより、ゲート電極４５とフィールドプレート電極５９ｂとの間に形成される容量を調整できるので、ＬＤＭＩＳＦＥＴの設計自由度が上がる効果が得られる。
【００８１】
次に、本実施の形態２におけるＬＤＭＩＳＦＥＴの製造方法について、図面を参照しながら説明する。
【００８２】
前記実施の形態１と同様の工程を経ることにより、半導体基板４０上にｐ型エピタキシャル層４１を形成し、このｐ型エピタキシャル層４１にｐ＋半導体領域４２およびｐ型半導体領域４３を形成する。続いて、ゲート絶縁膜４４を形成し、このゲート絶縁膜４４上にゲート電極４５およびキャップ絶縁膜４６を形成する。そして、ゲート電極４５に整合して、ｎ＋型半導体領域４７、ｎ−型半導体領域４８およびｎ＋型半導体領域４９を形成する。
【００８３】
次に、半導体基板４０の素子形成面上に絶縁膜を形成する。この絶縁膜は例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。その後、図１９に示すように、絶縁膜を異方性エッチングすることにより、ゲート電極４５の両側の側壁にサイドウォール７２を形成する。このとき、エッチング条件を変化させることにより、サイドウォール７２の幅を所定の値に調整することができる。
【００８４】
続いて、図２０に示すように、半導体基板４０の素子形成面上に絶縁膜５８を形成した後、絶縁膜５８上にポリシリコン膜５９を形成する。ポリシリコン膜５９は、例えばＣＶＤ法を使用して形成することができる。なお、ポリシリコン膜５９の代わりに別の導体膜を形成してもよい。
【００８５】
次に、図２１に示すように、ポリシリコン膜５９を異方性エッチングすることにより、ゲート電極４５の両側の側壁にフィールドプレート電極５９ｂを形成する。このとき、フィールドプレート電極５９ｂは電位がフローティング状態になるように形成される。そして、図２２に示すように、半導体基板４０の素子形成面にレジスト膜７３を塗布した後、
レジスト膜７３に対して、露光・現像処理を施すことによりパターニングする。パターニングは、ゲート電極４５の中央部からドレイン領域側がレジスト膜７３で覆われる一方、ゲート電極４５の中央部からソース領域側が露出するように行なわれる。すなわち、ゲート電極４５のドレイン領域側の側壁に形成されたフィールドプレート電極５９ｂがレジスト膜７３で覆われる一方、ゲート電極４５のソース領域側の側壁に形成されたフィールドプレート電極５９ｂが露出するようにパターニングされる。
【００８６】
続いて、図２３に示すように、パターニングしたレジスト膜７３をマスクにしたエッチングにより、ソース領域側に形成されていたフィールドプレート電極５９ｂを除去する。その後、パターニングしたレジスト膜７３を除去する。
【００８７】
次に、図２４に示すように、半導体基板４０の素子形成面上に絶縁膜５０を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、絶縁膜５０にコンタクトホール５１ａ、５３ａを形成する。絶縁膜５０は、例えば酸化シリコン膜から形成され、例えばＣＶＤ法を使用して形成することができる。
【００８８】
その後は、前記実施の形態１と同様にして、配線５６および配線５７まで形成する。このようにして、本実施の形態２におけるＬＤＭＩＳＦＥＴを形成することができる。
【００８９】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、フィールドプレート電極の電位をフローティング状態にする例について説明した。本実施の形態３では、フィールドプレート電極をドレイン領域と電気的に接続する例について説明する。
【００９０】
図２５は、本実施の形態３におけるＬＤＭＩＳＦＥＴのレイアウト構成を示した平面図である。図２５は、前記実施の形態１におけるＬＤＭＩＳＦＥＴを示した図７と基本的に同じである。前記実施の形態１と異なる点は、図２５に示すように、フィールドプレート電極５９ｃがプラグ７４を介してドレイン領域に接続されている配線５７に接続されている点である。すなわち、本実施の形態３では、ドレイン領域に印加される電圧と同電位の電圧がフィールドプレート電極５９ｃに印加されるようになっている。なお、図２５に示すように、フィールドプレート電極５９ｃとドレイン領域とは活性領域以外の領域（素子分離領域）において接続されている。
【００９１】
図２６は、図２５のＡ−Ａ線で切断した断面図である。フィールドプレート電極５９ｃにはドレイン電圧が印加されているため、帰還容量は、ゲート電極４５とオフセットドレイン領域との間ではなく、ゲート電極４５とフィールドプレート電極５９ｃとの間の容量となる。
【００９２】
ここで、フィールドプレート電極５９ｃは例えばｐ型不純物あるいはｎ型不純物を導入したポリシリコン膜より構成されている。しかし、フィールドプレート電極５９ｃは、周囲を絶縁膜で囲まれており、導電型の異なるシリコン層に接触していない。このため、空乏層が生じる原因となるｐｎ接合が形成されていない。また、不純物が高濃度に導入されているので、空乏層は形成されない。したがって、フィールドプレート電極５９ｃとゲート電極４５との間の絶縁層の距離は、ドレイン電圧に依存しない。このため、帰還容量のドレイン電圧依存性を抑制することができるので、線型の電力増幅器の増幅歪みを抑制でき、線型の電力増幅器の性能（効率）向上を図ることができる。
【００９３】
なお、本実施の形態３におけるＬＤＭＩＳＦＥＴの製造方法は、前記実施の形態１とほぼ同様である。異なる点は、フィールドプレート電極５９ｃをドレイン領域に電気的に接続するように形成している点である。
【００９４】
（実施の形態４）
前記実施の形態３では、フィールドプレート電極をドレイン領域に電気的に接続する例を説明した。本実施の形態４では、ＷＣＤＭＡ方式などに使用される線型の電力増幅器に含まれるＭＩＳＦＥＴにフィールドプレート電極を設け、このフィールドプレート電極をソース領域に電気的に接続する例について説明する。  
【００９５】
図２７は、本実施の形態４におけるＬＤＭＩＳＦＥＴのレイアウト構成を示した平面図である。図２７は、前記実施の形態１におけるＬＤＭＩＳＦＥＴを示した図７と基本的に同じである。前記実施の形態１と異なる点は、図２７に示すように、フィールドプレート電極５９ｃがプラグ７５を介してソース領域に接続されている配線５６に接続されている点である。すなわち、本実施の形態４では、ソース領域に印加される電圧と同電位の電圧がフィールドプレート電極５９ｄに印加されるようになっている。なお、図２７に示すように、フィールドプレート電極５９ｄとソース領域とは活性領域以外の領域（素子分離領域）において接続されている。
【００９６】
図２７のＡ−Ａ線で切断した断面図は基本的に図７と同じである。異なる点はフィールドプレート電極５９ｄがソース電位、すなわち接地電位に接続されている点である。フィールドプレート電極５９は、ゲート電極４５のドレイン領域側の側壁を覆うように形成され、さらに接地電位に接続されている。帰還容量は、ゲート電極４５とドレインオフセット領域（ｎ−型半導体領域４８）の間に形成されるが（フリンジ成分）、ゲート電極４５とドレインオフセット領域の間に、接地電位に接続されたフィールドプレート電極５９ｄが形成されている。この接地電位に接続されたフィールドプレート電極５９ｄはシールドとして機能するので、帰還容量は大幅に低減される。したがって、線型の電力増幅器の増幅歪みを抑制することができるので、線型の電力増幅器の性能（効率）を向上させることができる。
【００９７】
図２８および図２９は、本実施の形態４のＬＤＭＩＳＦＥＴを線型の電力増幅器に使用した場合、線型の電力増幅器の性能（効率）向上を図ることができることを示したものである。図２８は、検討例と本実施の形態４とを比較するのに際して、歪み特性が概ね同じになるようにチューニングした結果を示すグラフである。横軸は電力増幅器の出力電力（ｄＢｍ）を示したものであり、縦軸は歪み特性（ｄＢｃ）を示している。
【００９８】
図２９は、電力増幅器の出力電力（ｄＢｍ）と電力付加効率（％）との関係を示したグラフである。例えば、図２８において、検討例と本実施の形態４で歪みが同じ−４０（ｄＢｃ）になる点をみると、そのときの出力電力は２７．５（ｄＢｍ）となる。そして、図２９において、出力電力が２７．５（ｄＢｍ）のときの電力付加効率を見ると、検討例の場合、電力付加効率が４６％であるのに対し、本実施の形態４の場合、電力付加効率が４８％となっている。このことから、本実施の形態４では、増幅歪みを抑制できる結果、電力付加効率を検討例に比べて２％向上できる。
【００９９】
なお、本実施の形態４におけるＬＤＭＩＳＦＥＴの製造方法は、前記実施の形態１とほぼ同様である。異なる点は、フィールドプレート電極５９ｄをソース領域に電気的に接続するように形成している点である。
【０１００】
（実施の形態５）
前記実施の形態１〜３では、ＷＣＤＭＡ方式の携帯電話機に搭載されている電力増幅器について説明したが、本実施の形態５では、ＷＣＤＭＡ方式とＧＳＭ（Global System for Mobile Communication）方式の両方式に対応した携帯電話機の電力増幅器に使用した例について説明する。
【０１０１】
ＧＳＭは、デジタル携帯電話機に使用されている無線通信方式の一つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication  Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米では、その他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
【０１０２】
図３０は、ＷＣＤＭＡ方式とＧＳＭ方式の両方式に対応した電力増幅器の回路構成を示す図である。図３０において、入力端子８０ａと出力端子８１ａの間に形成されている回路がＷＣＤＭＡ方式の電力増幅器である。この電力増幅器は、入力端子８０ａ側に整合回路８２が形成され、この整合回路８２に初段目のＬＤＭＩＳＦＥＴ８３が接続されている。そして、ＬＤＭＩＳＦＥＴ８３には、整合回路８４を介して二段目のＬＤＭＩＳＦＥＴ８５が形成されている。
【０１０３】
一方、入力端子８０ｂと出力端子８１ｂの間に形成されている回路がＧＳＭ方式の電力増幅器である。この電力増幅器は、入力端子８０ｂ側に整合回路８６が形成され、この整合回路８２に初段目のＬＤＭＩＳＦＥＴ８７が接続されている。そして、ＬＤＭＩＳＦＥＴ８７には、整合回路８８を介して二段目のＬＤＭＩＳＦＥＴ８９が接続されている。なお、符号９０、９１は伝送線路を示している。
【０１０４】
このように構成された回路において、ＷＣＤＭＡ方式用のＬＤＭＩＳＦＥＴ８３、８５およびＧＳＭ方式用のＬＤＭＩＳＦＥＴ８７、８９は、例えば１チップに搭載されている。なお、１チップに搭載しない構成をしていてもよい。
【０１０５】
ＷＣＤＭＡ方式用のＬＤＭＩＳＦＥＴ８５は、前記実施の形態で述べたようにゲート電極のドレイン領域側にフィールドプレート電極が形成されており、このフィールドプレート電極は電源に接続されておらず、フローティング状態となっている。このようにフローティング状態のフィールドプレート電極を設けることで、前記実施の形態１あるいは前記実施の形態２と同様の効果を得ることができる。また、ＧＳＭ方式用のＬＤＭＩＳＦＥＴ８９においても、同様に、フローティング状態にしたフィールドプレート電極が形成されている。
【０１０６】
なお、フィールドプレート電極は、例えば前記実施の形態３のようにドレイン領域に接続してもよい（ドレイン電位にしてもよい）。
【０１０７】
図３０では、２段の増幅段を用いて構成しているが、これに限らず、例えば３段の増幅段で構成するようにしてもよい。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０９】
本発明は、例えば携帯電話機などの無線通信装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１０】
【図１】デジタル携帯電話機の構成を示したブロック図である。
【図２】電力増幅器の回路構成の一例を示す図である。
【図３】ＲＦパワーモジュール（電力増幅器）の一例を示した断面図である。
【図４】ＬＤＭＩＳＦＥＴにおいて、ドレイン電圧とドレイン電流との関係および負荷線を記載したグラフである。
【図５】本発明者らが検討したＬＤＭＩＳＦＥＴを示した断面図である。
【図６】本発明の実施の形態１におけるＬＤＭＩＳＦＥＴの形成領域を示したレイアウト図である。
【図７】ＬＤＭＩＳＦＥＴ形成領域の単位セル領域を示した平面図である。
【図８】図７のＡ−Ａ線で切断した断面図である。
【図９】実施の形態１のＬＤＭＩＳＦＥＴにおける帰還容量のドレイン電圧依存性と検討例のＬＤＭＩＳＦＥＴにおける帰還容量のドレイン電圧依存性とを比較した結果を示す図である。
【図１０】実施の形態１と検討例のそれぞれにおいて、電力増幅器の出力電力と増幅歪みとの関係を示したグラフである。
【図１１】実施の形態１と検討例のそれぞれにおいて、電力増幅器の出力電力と電力付加効率との関係を示したグラフである。
【図１２】実施の形態１におけるＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図１３】図１２に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図１４】図１３に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図１５】図１４に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図１６】図１５に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図１７】図１６に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図１８】実施の形態２におけるＬＤＭＩＳＦＥＴを示した断面図である。
【図１９】実施の形態２におけるＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図２０】図１９に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図２１】図２０に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図２２】図２１に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図２３】図２２に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図２４】図２３に続くＬＤＭＩＳＦＥＴの製造工程を示した断面図である。
【図２５】実施の形態３におけるＬＤＭＩＳＦＥＴを示した平面図である。
【図２６】図２５のＡ−Ａ線で切断した断面図である。
【図２７】実施の形態４におけるＬＤＭＩＳＦＥＴを示した平面図である。
【図２８】実施の形態４と検討例のそれぞれにおいて、電力増幅器の出力電力と増幅歪みとの関係を示したグラフである。
【図２９】実施の形態４と検討例のそれぞれにおいて、電力増幅器の出力電力と電力付加効率との関係を示したグラフである。
【図３０】ＷＣＤＭＡ方式とＧＳＭ方式の両方式に対応した電力増幅器の回路構成を示す図である。
【符号の説明】
【０１１１】
１  制御表示部
２  ベースバンド部
３  ＲＦブロック部
４  アンテナ
５  Ｄ／Ａ変換器
６  直交変調器
７  送信ミクサ
８  電力増幅器
９  アンテナスイッチ
１０  低雑音増幅器
１１  受信ミクサ
１２  ＩＦ回路
１３  発振器
１４  ＰＬＬ回路
２０  入力端子
２１  出力端子
２２  第１のＬＤＭＩＳＦＥＴ
２３  第２のＬＤＭＩＳＦＥＴ
２４ａ  整合回路
２４ｂ  整合回路
２４ｃ  整合回路
２５  ＩＣチップ
２６  モジュール基板
２７  電極
２８  サーマルビア
２９Ｇ  電極
２９Ｓ  電極
３０  受動素子
４０  半導体基板
４１  ｐ型エピタキシャル層
４２  ｐ＋型半導体領域
４３  ｐ型半導体領域
４４  ゲート絶縁膜
４５  ゲート電極
４６  キャップ絶縁膜
４７  ｎ＋型半導体領域
４８  ｎ−型半導体領域
４９  ｎ＋型半導体領域
５０  絶縁膜
５１  プラグ
５１ａ  コンタクトホール
５２  ソース電極
５３  プラグ
５３ａ  コンタクトホール
５４  ドレイン電極
５５  絶縁膜
５６  配線
５７  配線
５８  絶縁膜
５９  ポリシリコン膜
５９ａ  フィールドプレート電極
５９ｂ  フィールドプレート電極
５９ｃ  フィールドプレート電極
５９ｄ  フィールドプレート電極
６０  ＬＤＭＩＳＦＥＴ形成領域
６０ａ  単位セル領域
６１  ドレインパッド
６２  ゲートパッド
７０  素子分離領域
７１  活性領域
７２  サイドウォール
７３  レジスト膜
７４  プラグ
７５  プラグ
８０ａ  入力端子  
８０ｂ  入力端子
８１ａ  出力端子
８１ｂ  出力端子
８２  整合回路
８３  ＬＤＭＩＳＦＥＴ
８４  整合回路
８５  ＬＤＭＩＳＦＥＴ
８６  整合回路
８７  ＬＤＭＩＳＦＥＴ
８８  整合回路
８９  ＬＤＭＩＳＦＥＴ
９０  伝送線路
９１  伝送線路
ＰＭ  ＲＦパワーモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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