(57)【要約】【課題】効率的なパターニング手段を利用するシステムおよび方法を提供する。【解決手段】本発明は、個別的に制御可能な要素の配列の更新速度を上げるために同時にプログラムできる個別的に制御可能な要素の数を増やすパターニング装置を使用するデバイス製造方法およびリソグラフィ装置を含む。配列への必要とされる高速のアナログ入力の数が減少する。配列の複雑度が低下し、配列の最大更新速度が増大する。更に、配列中の要素の数を容易に拡大できる。パターニング装置は、複数のセルのグループに分割でき、リソグラフィ装置は、複数の供給チャネルを含むことができる。各供給チャネルは、対応するセルのグループの各セルに対して電圧信号を供給するように配置する。これは、各セルを個別的にアドレッシングするために必要なパターニング装置への入力数を削減できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
リソグラフィ装置であって、
放射のビームを供給する照射システムと、
ビームをパターニングする個別的に制御可能な要素の配列を含む制御可能なパターニング装置と、
電圧信号を出力し、パターニング装置を制御する制御システムと、
パターニングされたビームを基板の標的部分に投影する投影システムと、
制御システムとパターニング装置との間に接続された供給チャネルと、
を含み、
パターニング装置は、複数のセルを含み、各セルは、個別的に制御可能な要素のうち対応する１つと、対応する制御可能な要素の構成を決定する対応する制御電圧を発生するように制御可能な対応するローカルな制御回路とを含み、
供給チャネルは、各セルに電圧信号を供給し、
制御システムは、複数のローカル制御回路に制御信号を供給し、
各ローカル制御回路は、その回路を供給チャネルに接続する第１の対応する制御可能なスイッチング・デバイスと、複数の対応する別の電子部品とを含み、
各ローカル制御回路は、制御信号に応答して電圧信号から対応する制御電圧を発生する、
前記リソグラフィ装置。
【請求項２】
請求項１記載のリソグラフィ装置であって、
パターニング装置は、セルの複数のグループに分割され、
複数の供給チャネルがあって、複数の供給チャネルの各供給チャネルは、対応するセルのグループの各セルに対して電圧信号を供給するように配置された、
前記リソグラフィ装置。
【請求項３】
請求項１記載のリソグラフィ装置であって、対応する制御電圧の各々は、アナログ電圧値を含む前記リソグラフィ装置。
【請求項４】
請求項１記載のリソグラフィ装置であって、電圧信号は、一連の異なる値を含み、ローカル制御回路の各々は、制御信号に応答して一連の電圧から選ばれた少なくとも１つの対応する電圧を積分することによって対応する制御電圧を発生する対応する集積回路を含む前記リソグラフィ装置。
【請求項５】
請求項４記載のリソグラフィ装置であって、一連の異なる電圧の各電圧は、フル・スケールの電圧を、セルの各々についての望ましい制御電圧に対応するデジタル信号のビット数に等しいかそれより小さい数で除した値に等しい前記リソグラフィ装置。
【請求項６】
請求項４記載のリソグラフィ装置であって、制御信号は、電圧信号が対応するセルについてのデジタル信号中で高レベルにあるビット位置に対応する電圧レベルにあるときに、セルの対応する１つについて高レベルとなるように配置される前記リソグラフィ装置。
【請求項７】
請求項１記載のリソグラフィ装置であって、ローカル制御回路の各々の付加的な電子部品は、
第１および第２の端子を有する第１のコンデンサと、
第１および第２の入力と、出力とを有し、第２の入力がアースに接続されている演算増幅器と、
演算増幅器の第１の入力と出力との間に接続された第２のコンデンサと、
第１のコンデンサの第２の端子がアースに接続される選択位置と、第１のコンデンサの第２の端子が演算増幅器の第１の入力に接続される非選択位置とを有する第２の制御可能なスイッチング・デバイスと、
第１のコンデンサの第１の端子が電圧信号に接続される選択位置と、第１のコンデンサの第１の端子がアースに接続される非選択位置とを有する第１の制御可能なスイッチング・デバイスと、
第１および第２の制御可能なスイッチング・デバイスの動作がデジタル・アドレス入力によって制御されるように配置された各ローカル制御回路と、
を含み、
デジタル・アドレス入力が高レベルのときは、制御可能なスイッチング・デバイスが選択位置にあって、第１のコンデンサが電圧信号の電圧に充電され、
デジタル・アドレス入力が低レベルのときは、制御可能なスイッチング・デバイスが非選択位置にあって、第１のコンデンサに蓄積された電荷が第２のコンデンサに転送され、
電圧信号の一連の異なる電圧の各々のあとで、電荷増幅器の出力の電圧が、対応する制御可能な要素に対する制御電圧を含んでいる、
前記リソグラフィ装置。
【請求項８】
請求項７記載のリソグラフィ装置であって、ローカル制御回路の各々が更に、
第２のコンデンサと電気的に並列に配置され、リセット信号によって制御される第３の制御可能なスイッチング・デバイスであって、第１および第２の制御可能なスイッチング・デバイスが非選択位置にあるときに、第３の制御可能なスイッチング・デバイスを閉じることによって、コンデンサに蓄積されたすべての電荷が本質的に零に減少し、制御電圧も本質的に零ボルトに低下する前記第３の制御可能なスイッチング・デバイス、
を含む前記リソグラフィ装置。
【請求項９】
請求項７記載のリソグラフィ装置であって、各ローカル制御回路が更に、
アースに接続された第２の端子と第１の端子とを有する第３のコンデンサと、
演算増幅器の出力と第３のコンデンサの第１の端子との間に接続された第４の制御可能なスイッチング・デバイスと、
を含み、
第４の制御可能なスイッチング・デバイスは、選択的に閉じることによって第３のコンデンサを演算増幅器の出力電圧に充電させることができ、第３のコンデンサ両端の電圧は、そのセルについての対応する制御可能な要素のための制御電圧を含む、
前記リソグラフィ装置。
【請求項１０】
請求項９記載のリソグラフィ装置であって、第３のコンデンサは、対応する制御可能な要素の入力容量を含む前記リソグラフィ装置。
【請求項１１】
請求項１記載のリソグラフィ装置であって、制御信号は、
デジタル・アドレス入力と、
各セルに要求される制御電圧に対応するデジタル信号であって、各ローカル制御回路がデジタル・アドレス入力に応答してデジタル信号の対応する１つを受信する前記デジタル信号と、
を含む前記リソグラフィ装置。
【請求項１２】
請求項１１記載のリソグラフィ装置であって、
第１の対応する制御可能なスイッチング・デバイスは、第４のコンデンサを介して供給チャネルとアースとの間に接続され、第１の対応する制御可能なスイッチング・デバイスは、中間の制御信号によって制御され、
第４のコンデンサ両端の電圧は、対応する制御可能な要素のための制御電圧を含む、
前記リソグラフィ装置。
【請求項１３】
請求項１２記載のリソグラフィ装置であって、第４のコンデンサは、対応する制御可能な要素の入力容量を含む前記リソグラフィ装置。
【請求項１４】
請求項１１記載のリソグラフィ装置であって、
電圧信号は、その振幅が予め決められた期間にわたって徐々に変化する電圧を含み、
ローカル制御回路のそれぞれ１つは、制御信号に応答して、予め決められた期間において対応する第１の制御可能なスイッチング・デバイスの動作のタイミングを制御することによって対応する制御電圧を決定する、
前記リソグラフィ装置。
【請求項１５】
請求項１４記載のリソグラフィ装置であって、ローカル制御回路のそれぞれの中の複数の対応する別の電子部品は、
デジタル信号を受信し、デジタル信号の値に従う期間だけ予め決められた期間の最初から待機し、その後第１の制御可能なスイッチング・デバイスを開くダウン・カウンタ、
を含む前記リソグラフィ装置。
【請求項１６】
請求項１５記載のリソグラフィ装置であって、第１の制御可能なスイッチング・デバイスは、予め決められた期間の最初から閉じられる前記リソグラフィ装置。
【請求項１７】
請求項１１記載のリソグラフィ装置であって、
電圧信号は、本質的に一定振幅の電圧を含み、
ローカル制御回路の各々は、第１の対応する制御可能なスイッチング・デバイスを制御するためのＰＷＭ制御信号を発生するように配置された対応するＰＷＭ（パルス幅変調）信号発生器を含み、
制御システムからの制御信号は、各ＰＷＭ制御信号のデューティ・サイクルを決定するように配置される、
前記リソグラフィ装置。
【請求項１８】
デバイス製造方法であって、
複数のセルを使用し、複数のセルの各セルが個別的に制御可能な要素の対応する１つと対応するローカル制御回路とを含む複数の個別的に制御可能な要素を有するパターニング装置を提供する工程と、
第１の対応する制御可能なスイッチング・デバイスと、複数の対応する別の電子部品とを備える各ローカル制御回路を提供する工程と、
ローカル制御回路の各々によって対応する制御電圧を発生する工程と、
対応する制御可能な要素の構成を決定するために対応する制御電圧を使用する工程と、
電圧信号をセルの各々に供給する工程と、
複数のローカル制御回路に制御信号を供給する工程と、
ローカル制御回路の各々が制御信号に応答して電圧信号から対応する制御電圧を発生する工程と、
制御可能なパターニング装置を使用して放射のビームをパターニングする工程と、
パターニングされた放射のビームを基板の標的部分に投影する工程と、
を含む前記方法。
【請求項１９】
請求項１８記載の方法であって、
電圧信号は、一連の異なる電圧から形成され、
ローカル制御回路の各々は、更に、対応する集積回路から形成され、
対応する制御電圧は、制御信号に応答して一連の電圧から選ばれた少なくとも１つの対応する電圧を積分することによって生成される、
前記方法。
【請求項２０】
請求項１８記載の方法であって、
電圧信号は、その振幅が予め決められた期間にわたって徐々に変化する電圧を含み、
対応する制御電圧は、予め決められた期間に、制御信号に応答して対応する第１の制御可能なスイッチング・デバイスの動作のタイミングを制御することによって決定される、
前記方法。
【請求項２１】
請求項１８記載の方法であって、
電圧信号は、本質的に一定振幅の電圧を含み、
ローカル制御回路の各々は、対応する第１の制御可能なスイッチング・デバイスを制御するためのＰＷＭ制御信号を発生する対応するパルス幅変調（ＰＷＭ）信号発生器を含み、
各ＰＷＭ制御信号のデューティ・サイクルは、制御システムからの制御信号に応答して決定される、
前記方法。
【請求項２２】
請求項１８記載の方法を使用して製造されるデバイス。
【請求項２３】
請求項１８記載の方法を使用して製造されるＦＰＤ。
【請求項２４】
リソグラフィ装置であって、
放射のビームを供給する照射システムと、
ビームをパターニングする個別的に制御可能な要素の配列を含む制御可能なパターニング装置と、
パターニング装置を制御し、対応する制御可能な要素の構成を決定する対応する制御電圧を発生する制御システムであって、
複数のスイッチと、
複数の電圧入力ラインと、
複数の電圧入力ラインを介して複数のスイッチに接続された複数のデマルチプレクサと、
必要な制御電圧に対応する多重ビットのデジタル信号を逐次的に受信し、デジタル信号を少なくとも２つのより短いデジタル信号に分割し、各々の短いデジタル信号をデマルチプレクサの対応する１つに供給するデジタル・アナログ変換器（ＤＡＣ）であって、複数のスイッチの第１のグループの出力は、複数のスイッチのうちの他のスイッチのグループの出力に対してスケーリングされた複数のデマルチプレクサのうちの第１のデマルチプレクサによって制御され、出力のすべてが一緒に接続されて制御電圧を構成するデジタル・アナログ変換器と、
を含む前記制御システムと、
各対応する要素に各制御電圧を供給するように配置されたチャネルと、
パターニングされたビームを基板の標的部分に投影する投影システムと、
を含むリソグラフィ装置。
【請求項２５】
請求項２４記載のリソグラフィ装置であって、スイッチの各々は、抵抗を介してそれの対応する電圧入力ラインに接続され、スイッチの第１のグループに接続された抵抗は、スイッチの他のグループに接続された抵抗よりも大きい、前記リソグラフィ装置。
【請求項２６】
デバイス製造方法であって、
放射のビームをパターニングするための個別的に制御可能な要素の配列を含む制御可能なパターニング装置を使用する工程と、
パターニングされたビームを基板の標的部分に投影する工程と、
制御システムを使用して、制御可能な要素の対応するものの構成を決定する対応する制御電圧を発生する工程であって、
制御システムにおいて対応する制御電圧に対応する多重ビットのデジタル信号を逐次的に受信する工程と、
デジタル信号を少なくとも２つのより短いデジタル信号に分割する工程と、
各々の短いデジタル信号を複数のデマルチプレクサの対応するデマルチプレクサに供給する工程と、
対応するデマルチプレクサを使用して複数の電圧入力ラインに接続された複数のスイッチを制御する工程と、
複数のデマルチプレクサのうちの第１のデマルチプレクサによって制御されるスイッチの第１のグループの出力を制御して、出力をスイッチの他のグループの出力に対してスケーリングさせる工程と、
を含む前記制御システムを使用する工程と、
すべての出力を一緒に接続して制御電圧を形成する工程と、
個別的に制御可能な要素の配列に制御電圧を供給する工程と、
を含む前記方法。
【請求項２７】
請求項２６記載の方法であって、各スイッチは、抵抗を介してそれの対応する電圧入力ラインに接続され、スイッチの第１のグループに接続された抵抗は、スイッチの他のグループに接続された抵抗よりも大きい前記方法。
【請求項２８】
請求項２６記載の方法を使用して製造されるデバイス。
【請求項２９】
請求項２６記載の方法を使用して製造されるＦＰＤ。
【請求項３０】
リソグラフィ装置であって、
放射のビームを供給する照射システムと、
複数のセルを含む制御可能なパターニング装置であって、複数のセルの各セルが個別的に制御可能な要素の配列中の対応する個別的に制御可能な１つの要素と、対応するデジタル・アナログ変換器（ＤＡＣ）回路とを含み、個別的に制御可能な要素がビームをパターニングする前記制御可能なパターニング装置と、
制御システムであって、制御システムは、パターニング装置を制御するためにＤＡＣ回路の各々に対応するデジタル信号を供給するように配置されており、ＤＡＣ回路の各々は、対応するデジタル信号から対応するアナログ制御電圧を発生するように配置されており、対応するアナログ制御電圧がセルの対応する制御可能な要素の構成を決定する前記制御システムと、
パターニングされたビームを基板の標的部分に投影する投影システムと、
を含む前記リソグラフィ装置。
【請求項３１】
デバイス製造方法であって、
複数のセルを含み、複数のセルの各セルが個別的に制御可能な要素の配列の対応する個別的に制御可能な１つの要素と、対応するＤＡＣ回路とを含むパターニング装置を提供する工程と、
ＤＡＣ回路の各々に、対応するデジタル信号を供給する工程と、
ＤＡＣ回路の各々を使用して対応するデジタル信号から対応するアナログ制御電圧を発生する工程であって、対応するアナログ制御電圧がセルの対応する個別的に制御可能な要素の構成を決定する前記ＤＡＣ回路を使用する工程と、
制御可能なパターニング装置を使用してビームをパターニングする工程と、
パターニングされた放射のビームを基板の標的部分に投影する工程と、
を含む前記方法。
【請求項３２】
請求項３１記載の方法を使用して製造されるデバイス。
【請求項３３】
請求項３１記載の方法を使用して製造されるＦＰＤ。
【請求項３４】
制御可能なパターニング装置であって、放射のビームをパターニングする個別的に制御可能な要素の配列を含み、ここでパターニング装置は、
複数のセルであって、複数のセルの各セルは、
個別的に制御可能な要素の配列中の対応する１つの個別的に制御可能な要素と、
対応するデジタル・アナログ変換器（ＤＡＣ）回路であって、ＤＡＣ回路の各々は、対応するデジタル信号を受信し、対応するデジタル信号から対応するアナログ制御電圧を発生するようになっており、対応するアナログ制御電圧がセルの対応する個別的に制御可能な要素の構成を決定する前記ＤＡＣ回路と、
を含む前記複数のセル、
を含む前記制御可能なパターニング装置。
【請求項３５】
放射のビームをパターニングする個別的に制御可能な要素の配列を含む制御可能なパターニング装置であって、パターニング装置は、
複数のセルであって、各セルは、
個別的に制御可能な要素の対応する１つと、
対応する制御可能な要素の構成を決定する対応する制御電圧を発生する対応するローカル制御回路であって、ローカル制御回路の各々は、
ローカル制御回路を供給チャネルに接続して、各セルに電圧信号を供給する第１の対応する制御可能なスイッチング・デバイスと、
複数の対応する別の電子部品であって、ローカル制御回路の各々が制御信号を受信して電圧信号から対応する制御電圧を発生する前記複数の対応する別の電子部品と、
を含む前記ローカル制御回路と、
を含む前記複数のセル、
を含む制御可能なパターニング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リソグラフィ装置、デバイス製造装置、これによって製造されるデバイスおよび放射のビームをパターニングするための制御可能なパターニング装置に関する。
【背景技術】
【０００２】
リソグラフィ装置は、基板の標的部分に所望のパターンを供給する機械である。リソグラフィ装置は、例えば、集積回路（ＩＣ）、フラット・パネル・ディスプレイおよび微細構造を含むその他のデバイスの製造で使用できる。従来のリソグラフィ装置では、マスクやレチクルとも呼ばれるパターニング手段を用いてＩＣ（又はその他のデバイス）の個々の層に対応する回路パターンを発生することができ、このパターンは、放射に敏感な物質（レジスト）の層を有する基板（例えば、シリコン・ウエハやガラス板）上の標的部分（例えば、それの構成部分、１又は複数のダイ）に結像することができる。
【０００３】
パターニング手段は、マスクの代わりに回路パターンを生成する個別的に制御可能な要素の配列を含む。標的基板上に生成すべきパターンは、デジタル領域で生成することができ、次にそれらを、対応する個別要素の正確に定義される状態に変換する必要がある。これらの要素の状態を高速で更新できることが望ましい。制御可能な要素の位置（すなわち、状態）を制御するために静電的力を利用することができる。例えば、移動は、移動可能な要素に隣接して配置された１又は複数の制御電極に適当な制御電圧を印加することによって実現できる。その他の制御方法を利用することもできる。所望のパターンを適当な要素状態に変換することは、このように、各々がそれぞれの要素に対応する複数のアナログ制御電圧をデジタル・データから発生することを含む。制御可能なパターニング装置のすべての要素の状態を高速で更新できるように低消費電力、低複雑度、高い信頼性、機械的および電気的頑丈さおよびコスト効率的なやり方でこのデジタル・アナログ変換を実現できることが望ましい。
【０００４】
１つの配列は、例えば、約二百五十万個までの個別要素又はそれ以上の非常に多数の要素を含むことができる。対応する複数のデジタル値をアナログ制御値に逐次的に変換することによってもし要素の状態（構成）が順番に更新されるのであれば、これは、パターニング装置に関して全体として高い更新速度が要求される場合、問題を引き起こす。
【０００５】
デジタル制御信号（望みの要素状態を表わす）のアナログ制御電圧への変換は、パターニング装置から離れたＤＡＣ（デジタル・アナログ変換器）によって実行することができ、次にアナログ電圧は、１又は複数のアナログ入力チャネルを用いて個々のセルに供給される。各チャネルは、伝送ラインでよいが、伝送ラインに供給される比較的高電圧のせいで、それらを特性インピーダンスで終端することはできない。
【０００６】
個別的に制御可能な要素の配列は、感熱性のものでよい。１つの既知のすぐに入手できるＤＡＣおよび増幅器の組合せは、約１０ｍＡの零入力電流を有する３０Ｖ、１ＧＨｚの演算増幅器を含む。これは、１０００チャネルに対して３００Ｗの出力電力を与える。この零入力電力は、大半が熱として消費され、もしＤＡＣおよび駆動増幅器の組合せが伝送ライン（単数又は複数）の長さを短縮するように配列に近接して位置する場合は、それは、要素配列の誤動作の原因となる。ＡＳＩＣデザインは、一般により効率的であるが、それでもかなり多量の電力を消費する。
【０００７】
演算増幅器を採用したＤＡＣ回路の別の問題は、フィードバック回路が高周波域で大きい直列インダクタンス（演算増幅器の出力インピーダンスに対応する）を一般に含むということである。大きい容量性の要素を含むことのできる各要素の入力につながれて、これが望ましくないリンギングを引き起こすＬＣ共鳴器を形成する可能性がある。これは、各要素に供給される電圧が安定化する時間を長引かせ、配列の更新速度を低下させる可能性がある。
【０００８】
「書き込み動作」という用語は、単一要素に対する適切な制御電圧の供給に含まれる１つの工程又は一連の工程として定義される。１つの考えうる更新方法に従えば、セルの配列の１つの要素列に対して必要な書き込み動作の最大数は、考えうる異なる電圧値（同じ電圧を要求するそれらのセルにその電圧を同時に供給すると仮定して）の最大数に等しい。従って、１つの列のすべての要素をプログラムするために許される時間は、考えうるすべてのアナログ電圧値が要求されることを許容するように十分長くなければならない。８ビット・システムに対しては、２５６個までの書き込み動作が必要とされる。
【０００９】
各アナログ入力チャネルに要求される速度は、各チャネルが供給する要素の数と配列の更新速度とに依存する。フラット・パネル・ディスプレイを製造するためのリソグラフィ装置は、約５０ｋＨｚの更新速度（約２０μｓの更新周期を与える）を有することができる。個別的に制御可能な要素の配列は、各々が約２５要素を含むマクロ・ピクセルを約１００，０００個含むことができる。各マクロ・ピクセルは、単一ユニットとして制御できる。約２０μｓの更新周期のうち約１０μｓは、各要素を機械的に安定化するために必要とされる。精度の点で、各要素に供給されるアナログ電圧は、十分な時間を取ってそれの正しい値（８ビットのデジタル信号に対して）の約０．４％以内に安定化するようにしなければならない。安定化時間は、出力電圧スパン、電圧出力のスルー・レート、最大出力電流および負荷の容量に依存する。２５Ｖの電圧スパンを有する典型的な演算増幅器に関しては、各々のアナログ電圧に対して約１００ｎｓの安定化時間が必要である。従って、１０μｓで１００，０００個すべてのマクロ・ピクセルをプログラムするために、約１０００個のアナログ・チャネルが必要である。
【００１０】
配列に対して非常に多数の入力接続が必要とされるせいで１０００個のアナログ入力チャネルを設けることは、望ましいことではない。これは、配列の製造コストを押し上げる。更に、そのような非常に多数の入力は、信頼性の問題、大きい電力消費、必要な基板スペースおよびチャネル間のクロス・トーク干渉問題につながる。
【００１１】
特定のリソグラフィ・プロセスに関して、個々に制御すべき要素の数は、より多く、例えば二百五十万個の要素にも増える。将来は、これが一千万以上の要素に増えることも考えられる。更に、必要とされる更新速度も増大すると考えられ、それによってリソグラフィ装置のスループットも改善される。明らかなように、上述の技術に固執すると、必要なアナログ入力の数は、すぐに管理不能に達しよう。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、必要なものは、より実効的でより効率的なパターニング手段を利用するシステムおよび方法である。
【課題を解決するための手段】
【００１３】
本発明の１つの実施の形態に従えば、リソグラフィ装置であって、放射のビームを供給するための照射システム、ビームの断面にパターンを付与するように作用する個別的に制御可能な要素の配列を含む制御可能なパターニング装置、パターニング装置を制御するように構成された制御システム、基板を支えるための基板テーブルおよび基板の標的部分にパターニングされたビームを投影するための投影システムを含むリソグラフィ装置が提供される。パターニング装置は、複数のセルを含み、各セルは、個別的に制御可能な要素の対応する１つと、対応する制御可能な要素の構成を決定する対応する制御電圧を発生するように制御可能な対応するローカル制御回路とを含む。制御システムは、電圧信号を出力するように適合される。装置は、更に、各セルに電圧信号を供給するように配置された供給チャネルを含む。制御システムは、更に、複数のローカル制御回路に制御信号を供給するように適合している。各ローカル制御回路は、回路を供給チャネルに接続する第１の対応する制御可能なスイッチング・デバイスと、複数の対応する別の電子部品を含み、各ローカル制御回路は、制御信号に応答して電圧信号から対応する制御電圧を発生する。
【００１４】
本発明の別の１つの実施の形態に従えば、デバイス製造方法であって、基板を供給する工程、照射システムを使用して放射のビームを供給する工程、ビームの断面にパターンを付与するための個別的に制御可能な要素の配列を含む制御可能なパターニング装置を使用する工程およびパターニングされた放射のビームを基板の標的部分に投影する工程を含み、ここで、パターニング装置は、複数のセルを含み、各セルは、個別的に制御可能な要素の対応する１つと、対応する制御可能な要素の構成を決定する対応する制御電圧を発生するように制御可能な対応するローカル制御回路とを含み、各ローカル制御回路は、対応する第１の制御可能なスイッチング・デバイスと複数の対応する別の電子部品とを含んでいるデバイス製造方法が提供される。本方法は、更に、各セルに電圧信号を供給する工程、複数のローカル制御回路に制御電圧を供給する工程を含み、各ローカル制御回路は、制御信号に応答して電圧信号から対応する制御電圧を発生する。
【００１５】
本発明の別の１つの実施の形態に従えば、リソグラフィ装置であって、放射のビームを供給するための照射システム、ビームの断面にパターンを付与するように作用する個別的に制御可能な要素の配列を含む制御可能なパターニング装置、パターニング装置を制御するように配置された制御システム、基板を支えるための基板テーブルおよび基板の標的部分にパターニングされたビームを投影するための投影システムを含むリソグラフィ装置が提供される。制御システムは、対応する制御可能な要素の構成を決定する対応する制御電圧を発生するように配置される。制御システムは、望みの制御電圧に対応する多重ビットのデジタル信号を逐次的に受信し、デジタル信号を少なくとも２つのより短いデジタル信号に分割し、各々のより短い信号を対応するデマルチプレクサに供給するように配置されたデジタル・アナログ変換器を含む。各デマルチプレクサは、複数の電圧入力ラインに接続された複数のスイッチを制御するように配置される。第１のデマルチプレクサによって制御されるスイッチの第１のグループの出力は、スイッチの他のグループの出力に対してスケーリングされており、すべての出力は、一緒に接続されて制御電圧を構成しており、更に、本装置は、各制御電圧をそれぞれの対応する要素に供給するように配置された１つのチャネルを含んでいる。
【００１６】
本発明の更に別の１つの実施の形態に従えば、デバイス製造方法であって、基板を供給する工程、照射システムを使用して放射のビームを供給する工程、ビームの断面にパターンを付与するための個別的に制御可能な要素の配列を含む制御可能なパターニング装置を使用する工程および基板の標的部分にパターニングされた放射のビームを投影する工程を含み、制御システムが対応する制御可能な要素の構成を決定する対応する制御電圧を発生するように配置されたデバイス製造方法が提供される。本方法は、更に、制御システムが所望の制御電圧に対応する多重ビットのデジタル信号を逐次的に受信し、デジタル信号を少なくとも２つのより短いデジタル信号に分割し、各々のより短いデジタル信号を対応するデマルチプレクサに供給し、各デマルチプレクサは、複数の電圧入力ラインに接続された複数のスイッチを制御しており、第１のデマルチプレクサによって制御されるスイッチの第１のグループの出力は、スイッチの他のグループの出力に対してスケーリングされており、すべての出力を一緒に接続して制御電圧を構成し、制御電圧を個別的に制御可能な要素の配列に供給するようになっている。
【００１７】
本発明の更に別の１つの実施の形態に従えば、リソグラフィ装置であって、放射のビームを供給するための照射システム、ビームの断面にパターンを付与するように作用する個別的に制御可能な要素の配列を含む制御可能なパターニング装置、パターニング装置を制御するように配置された制御システム、基板を支えるための基板テーブルおよび基板の標的部分にパターニングされたビームを投影するための投影システムを含むリソグラフィ装置が提供される。パターニング装置は、複数のセルを含み、各セルは、個別的に制御可能な要素の対応する１つと、対応するＤＡＣ回路とを含む。制御システムは、対応するデジタル信号を各ＤＡＣ回路に供給するように配置されており、各ＤＡＣ回路は、対応するデジタル信号から対応するアナログ制御信号を発生するように配置されており、対応するアナログ制御電圧がセルの対応する制御可能な要素の構成を決定する。
【００１８】
本発明の更に別の１つの実施の形態に従えば、デバイス製造方法であって、基板を供給する工程、照射システムを使用して放射のビームを供給する工程、ビームの断面にパターンを付与するための個別的に制御可能な要素の配列を含む制御可能なパターニング装置を使用する工程および基板の標的部分にパターニングされた放射のビームを投影する工程を含み、パターニング装置は、複数のセルを含み、各セルは、個別的に制御可能な要素の対応する１つと、対応するＤＡＣ回路とを含んでいるデバイス製造方法が提供される。本方法は、更に、対応するデジタル信号を各ＤＡＣ回路に供給し、各ＤＡＣ回路を使用して対応するデジタル信号から対応するアナログ制御電圧を発生させる工程を含む。対応するアナログ制御電圧は、セルの対応する制御可能な要素の構成を決定する。
【００１９】
本発明の更に別の１つの実施の形態に従えば、放射のビームの断面にパターンを付与するための個別的に制御可能な要素の配列を含む制御可能なパターニング装置が提供される。パターニング装置は、複数のセルを含み、各セルは、個別的に制御可能な要素の対応する１つと、対応するＤＡＣ回路とを含み、各ＤＡＣは、対応するデジタル信号を受信して、対応するデジタル信号から対応するアナログ制御電圧を発生するように適合しており、対応するアナログ制御電圧がセルの対応する制御可能な要素の構成を決定する。
【００２０】
本発明の更に別の１つの実施の形態に従えば、放射のビームの断面にパターンを付与するための個別的に制御可能な要素の配列を含む制御可能なパターニング装置が提供される。パターニング装置は、複数のセルを含み、各セルは、個別的に制御可能な要素の対応する１つと、対応する制御可能な要素の構成を決定する対応する制御電圧を発生するように制御可能な対応するローカル制御回路とを含み、各ローカル制御回路は、回路を供給チャネルに接続して各セルに電圧信号を供給するように動作する第１の対応する制御可能なスイッチング・デバイスと、複数の対応する別の電子部品とを含み、各々のローカル制御回路は、制御信号を受信して、電圧信号から対応する制御電圧を発生するように適合している。
【００２１】
本発明の別の１つの実施の形態に従えば、上述の実施の形態に従う方法又は装置を使用して製造されるデバイスが提供される。
【００２２】
本発明の別の１つの実施の形態に従えば、上述の実施の形態に従う方法又は装置を使用して製造されるＦＰＤ（フラット・パネル・ディスプレイ）が提供される。
【００２３】
本発明の更に別の１つの実施の形態に従えば、上述のようなリソグラフィ装置で使用するための制御可能なパターニング装置が提供される。
【００２４】
本発明のこれ以外の実施の形態、特徴および利点については、本発明の各種の実施の形態の構造および動作とともに、添付図面を参照しながら以下で詳細に説明する。
【００２５】
ここに取り込まれ明細書の一部を構成する添付図面は、本発明の１又は複数の実施の形態を示しており、説明と一緒に、本発明の原理を説明し、また関連技術分野の者が本発明を実施および利用することを可能とする。
【００２６】
本発明は、ここで添付図面を参照しながら説明する。図面では、同じ参照符号は、同一又は機能的に類似した要素を指す。更に、参照符号の最も左の桁（単数又は複数）は、その参照符号が最初に現れた図面を特定する。
【００２７】
本発明の１又は複数の実施の形態は、配列の更新速度を上げるように同時にプログラムされる要素の数を増やすシステム又は方法を提供することを含む。更に、配列に対して必要とされる高速度アナログ入力の数は減少する。配列の複雑さは、減じられ、配列の最大更新速度は、増大する。更に、１つの配列中の要素数は、容易に拡張することができる。本発明の特定の実施の形態によって提供されるデジタル的解決策を用いる例では、アナログ的な解決策と比べて電力消費が少なくてすむ。このことは、配列中の個別的に制御可能な各要素に近接してＣＭＯＳ回路を製造する場合により大きな柔軟性を与える。
【００２８】
一例では、パターニング装置は、セルを複数のグループに分割することができ、リソグラフィ装置は、複数の供給チャネルを含む。各供給チャネルは、セルの対応するグループの各セルに対して電圧信号を供給するように配置される。これは、各セルを個別的にアドレッシングするために必要とされるパターニング装置への入力数を減らす。各制御電圧は、対応する制御可能な要素の構成を細かく制御することを可能とするアナログ電圧値を含むことができる。電圧信号は、一連の異なる電圧を含み、各ローカル制御回路は、制御信号に応答して、一連の電圧から選ばれた少なくとも１つの対応する電圧を積分することによって、対応する制御電圧を発生する対応する積分回路を含むことができる。一連の異なる電圧の中で各電圧は、フル・スケールの電圧を、各セルに要求される制御電圧に対応するデジタル信号中のビットの数に等しいかそれよりも小さい数で除したものに等しい。これは、各制御可能な要素について制御電圧をセットするために必要な書き込みステップの数を大幅に削減する。
【００２９】
一例では、制御信号は、電圧信号が、高レベルにあるセルに関するデジタル信号中のビット位置に対応する電圧レベルにあるときに、高レベルとなるように配置されたデジタル・アドレス入力を含む。これにより、各セルに対して必要な制御電圧が一連の異なる電圧に必要とされる電圧ステップから構築できるようになる。
【００３０】
一例では、複数の対応する電子部品は、第１および第２の端子を有する第１のコンデンサ、第１および第２の入力と出力とを有し、第２の入力がアースに接続された演算増幅器、演算増幅器の第１の入力と出力との間に接続された第２のコンデンサおよび第１のコンデンサの第２の端子がアースに接続される選択位置と、第１のコンデンサの第２の端子が演算増幅器の第１の入力に接続される非選択位置とを有する第２の制御可能なスイッチング・デバイスを含む。第１の制御可能なスイッチング・デバイスは、第１のコンデンサの第１の端子が電圧信号に接続される選択位置と、第１のコンデンサの第１の端子がアースに接続される非選択位置とを有する。各ローカル制御回路は、第１および第２の制御可能なスイッチング・デバイスの動作がデジタル・アドレス入力によって制御されて、デジタル・アドレス入力が高レベルのときには、制御可能なスイッチング・デバイスが選択位置となって第１のコンデンサが電圧信号の電圧に充電され、デジタル・アドレス入力が低レベルのときには、制御可能なスイッチング・デバイスが非選択位置となって第１のコンデンサに蓄積されている電荷が第２のコンデンサに転送されるようになり、電圧信号の各々の一連の異なる電圧の後で、電荷増幅器の出力の電圧が、対応する制御可能な要素の制御電圧を含むように配置される。
【００３１】
一例では、各ローカル制御回路は、更に、第３の制御可能なスイッチング・デバイスを含む。これは、リセット信号によって制御されて第２のコンデンサと電気的に並列に配置され、第１および第２の制御可能なスイッチング・デバイスが非選択位置にあるとき、第３の制御可能なスイッチング・デバイスを閉じることによってコンデンサ上に蓄積されたすべての電荷は、本質的に消去され、制御電圧は、本質的にゼロ・ボルトに低下する。これは、要素の配列が新しい制御電圧でプログラムされる前に、各々の制御可能な要素に対する制御電圧を消去することを許可する。
【００３２】
一例では、各ローカル制御回路は、更に、アースに接続された第２の端子と第１の端子とを有する第３のコンデンサを有し、また演算増幅器の出力と第３のコンデンサの第１の端子との間に接続された第４の制御可能なスイッチング・デバイスを含む。ここで、第４の制御可能なスイッチング・デバイスは、選択的に閉じられて第３のコンデンサを演算増幅器の出力電圧に充電し、第３のコンデンサ両端の電圧がそのセルに対応する制御可能な要素に対する制御電圧を含むようにされる。これは、各プログラミング・サイクルの間に制御可能な要素に供給される制御電圧の不必要な変動を低減する。第３のコンデンサは、対応する制御可能な要素の入力容量を含む。
【００３３】
あるいは、制御信号は、各セルに対する望ましい制御電圧に対応するデジタル・アドレス入力およびデジタル信号を含むことができ、各ローカル制御回路は、デジタル・アドレス入力に応答して、それの対応するデジタル信号を受信するように配置される。本発明のこの代替的実施の形態は、各制御可能な要素を必要とされる制御電圧でプログラムするための純粋にデジタル的な解決策を実現する。純粋にデジタル的な解決策では、ローカル制御回路は、低電圧、例えば、約１．８Ｖで動作する。従って、制御回路が消費する電力量は、最小限に抑制される。これは、制御可能なパターニング装置で発生する熱の量を削減する。
【００３４】
一例では、第１の対応する制御可能なスイッチング・デバイスは、第４のコンデンサを介して供給チャネルとアースとの間に接続され、第１の対応する制御可能なスイッチング・デバイスは、中間の制御信号によって制御されて、第４のコンデンサ両端の電圧が対応する制御可能な要素に対する制御電圧を含むようになっている。第４のコンデンサは、対応する制御可能な要素の入力容量を含むことができる。
【００３５】
一例では、電圧信号は、その振幅が予め決められた期間にわたって徐々に変化する電圧を含むことができる。また、各ローカル制御回路は、制御信号に応答してその期間において、対応する第１の制御可能なスイッチング・デバイスの動作のタイミングを制御することによって対応する制御電圧を決定する。これは、各制御可能な要素に対して適当な時間に共通の時間変動入力信号を別々にタップすることによって、非常に多数の制御可能な要素に関する制御電圧を本質的に同時にプログラムするための簡便な解決策を提供する。複数の対応する別の電子部品は、デジタル信号を受信し、予め決められた期間の最初からデジタル信号の値に比例する期間だけ待機し、そして第１の制御可能なスイッチング・デバイスを開くように配置されたダウン・カウンタを含むことができる。
【００３６】
一例では、第１の制御可能なスイッチング・デバイスは、予め決められた期間の最初から閉じることができる。このやり方は、第４のコンデンサを電圧信号のレベルまで長期間充電することを可能とする。あるいは、第１の制御可能なスイッチング・デバイスは、それが再び開く前に、短時間閉じるように配置することもできる。後者の場合、第４のコンデンサ両端の電圧は、各プログラミング・サイクルでそれほど変動することがない。
【００３７】
あるいは、電圧信号は、本質的に一定振幅の電圧を含むことができ、各ローカル制御回路は、第１の対応する制御可能なスイッチング・デバイスを制御するように配置された対応するＰＷＭ信号発生器を含み、また制御システムからの制御信号は、各ＰＷＭ制御信号のデューティ・サイクルを決定するように配置される。これは、各制御可能な要素に供給される制御電圧を単一の電圧信号から細かく制御することを可能とする。
【００３８】
本発明の特定の実施の形態では、電圧信号は、一連の異なる電圧を含むことができ、各ローカル制御回路は、対応する積分回路を含む。対応する制御電圧の発生は、制御信号に応答して一連の電圧から選ばれた少なくとも１つの対応する電圧を積分することによって行われる。
【００３９】
あるいは、電圧信号は、その振幅が予め決められた期間にわたって徐々に変化するように配置された電圧を含むことができる。対応する制御電圧の決定は、この期間に制御信号に応答して対応する第１の制御可能なスイッチング・デバイスの動作のタイミングを制御することで実行される。
【００４０】
一例では、電圧信号は、本質的に一定振幅の電圧を含むことができ、各ローカル制御回路は、対応する第１の制御可能なスイッチング・デバイスを制御するように配置された対応するＰＷＭ信号発生器を含む。各ＰＷＭ制御信号のデューティ・サイクルの決定は、制御システムからの制御信号に応答して行うことができる。
【００４１】
各種の例および実施の形態で、ＤＡＣは、既知のＤＡＣよりも少ない電力を消費する。これによって、過熱による誤動作の危険を冒すことなく、配列にずっと接近してＤＡＣを作製することが可能となる。チャネル当たりの体積が小さくてすむ。これらの２つの特徴は、少なくとも部分的には、バッファ用の増幅器を必要としないことによる。
【００４２】
一例では、各スイッチは、抵抗を介してそれの対応する電圧入力ラインに接続することができる。スイッチの第１のグループに接続された抵抗は、スイッチの他方のグループに接続されたものよりも大きい。
【実施例】
【００４３】
図１は、本発明の１つの実施の形態のリソグラフィ装置を模式的に示す。この装置は、照射システムＩＬ、パターニング装置ＰＤ、基板テーブルＷＴ、コントローラＣＲおよび投影システムＰＳを含む。
【００４４】
照射システム（イルミネータ）ＩＬは、放射ビームＢ（例えばＵＶ放射）を状態調整するように構成される。
【００４５】
パターニング装置ＰＤ（例えば、個別的に制御可能な要素の配列）は、投影ビームを変調する。一般に、個別的に制御可能な要素の配列の位置は、投影システムＰＳに対して固定される。しかし、その代わりに、特定のパラメータに従って個別的に制御可能な要素の配列を正確に位置決めするように構成されたポジショナにこれを接続することもできる。
【００４６】
基板テーブルＷＴは、基板（例えば、レジストを塗布した基板）Ｗを支えるように構成され、特定のパラメータに従って基板を正確に位置決めするように構成されたポジショナＰＷに接続される。
【００４７】
投影システム（例えば、屈折型投影レンズ・システム）ＰＳは、個別的に制御可能な要素の配列によって変調された放射のビームを基板Ｗの標的部分Ｃ（例えば、１又は複数のダイを含むもの）に投影するように構成される。
【００４８】
照射システムは、放射を方向付け、整形、あるいは、制御するための、屈折式、反射式、磁気方式、電磁方式、静電方式又はその他のタイプの光学部品又はそれらの任意の組合せのような各種タイプの光学部品を含むことができる。
【００４９】
ここで使用される「パターニング装置」という用語は、基板の標的部分に１つのパターンを生成するなど、放射ビームの断面を変調するために用いられる任意の装置を指すものとして幅広く解釈されるべきである。注意すべきことは、例えば、そのパターンが位相シフト特性やいわゆるアシスト特性を含む場合のように、放射ビームに付与されるパターンが必ずしも基板の標的部分における所望のパターンに正確に対応しないということである。同様に、基板上に最終的に生成されるパターンは、個別的に制御可能な要素の配列上に任意の瞬間に形成されるパターンに対応しないこともある。これは、基板の各部に最終的に形成されるパターンが、与えられた期間にわたり、あるいは、個別的に制御可能な要素の配列上のパターンおよび／又は基板の相対的な位置が変化する間の与えられた露光回数にわたって構築されるような構成の場合である。
【００５０】
一般に、基板の標的部分に生成されるパターンは、集積回路やフラット・パネル・ディスプレイ（例えば、フラット・パネル・ディスプレイのカラー・フィルタ層やフラット・パネル・ディスプレイの薄膜トランジスタ層）のような、標的部分に生成されるデバイス中の特別な機能性層に対応しよう。そのようなパターニング装置の例は、例えば、レチクル、プログラマブル・ミラー・アレイ、レーザ・ダイオード・アレイ、発光ダイオード・アレイ、グレーティング光バルブおよびＬＣＤアレイを含む。
【００５１】
複数のプログラマブル要素（例えば、上の文で述べたレチクルを除くすべての装置）を含むパターニング装置のように、電子的手段（例えば、コンピュータ）の助けを借りてそのパターンをプログラムできるパターニング装置をここでは、集合的に「コントラスト装置」と呼ぶ。一例では、パターニング装置は、少なくとも１０個、例えば、少なくとも１００個、少なくとも１０００個、少なくとも１００００個、少なくとも１０００００個、少なくとも１００００００個、又は少なくとも１０００００００個のプログラマブル要素を含む。
【００５２】
プログラマブル・ミラー・アレイは、粘弾性的制御層および反射表面を有するマトリックス・アドレッサブル表面を含むことができる。このような装置の背景にある基本原理は、例えば、反射性表面のアドレッシングされる領域が入射光を回折光として反射し、他方、アドレッシングされない領域が入射光を非回折光として反射するというものである。適当な空間フィルタを使用すれば、非回折光は、反射ビームから除去することができて、回折光だけが基板に到達するようにすることができる。このように、ビームは、マトリックス・アドレッサブル表面のアドレッシング・パターンに従ってパターニングされる。
【００５３】
理解されるように、代替法として、フィルタが回折光を除去して、残った非回折光が基板に到着するようにすることもできる。
【００５４】
回折式光学的ＭＥＭＳデバイス（マイクロ・エレクトロ・メカニカル・システム・デバイス）の配列をそれに対応したやり方で使用することもできる。一例では、回折式光学的ＭＥＭＳデバイスは、複数の反射性リボンを含んでおり、それらは、相対的に変形されて入射光を回折光として反射するグレーティングを形成することができる。
【００５５】
プログラマブル・ミラー・アレイの別の代替例は、極めて小さいミラーをマトリックス状に配置したものを採用しており、その各々は、適当な局在的な電場を印加することで、あるいは、圧電的駆動手段を用いることで軸の周りに個別に傾けることができる。この場合も、ミラーは、マトリックス的にアドレッシング可能であるため、アドレス指定されたミラーは、入射する放射ビームをアドレス指定されないミラーとは、違う方向に反射させる。このように、マトリックス・アドレッサブル・ミラーのアドレッシング・パターンに従って、反射されるビームをパターニングすることができる。要求されるマトリックス・アドレッシングは、適当な電子的手段を用いて行うことができる。ミラー・アレイに関するこれ以上の情報は、例えば、米国特許第５，２９６，８９１号および第５，５２３，１９３号、ＰＣＴ特許出願第ＷＯ９８／３８５９７号およびＷＯ９８／３３０９６号から収集することができる。これらは、参照によってそれらの全体をここに取り込む。
【００５６】
別のＰＤの例は、プログラマブルＬＣＤアレイである。そのような構造の一例が米国特許第５，２２９，８７２号に与えられている。これは、参照によってその全体をここに取り込む。
【００５７】
リソグラフィ装置は、１又は複数のコントラスト装置を含むことができる。例えば、それは、その各々が互いに独立して制御することができるようになった個別的に制御可能な要素の複数の配列を有することができる。そのような構成では、個別的に制御可能な要素の配列のいくつか又はすべては、共通的な照射システム（又は照射システムの一部）、個別的に制御可能な要素の配列のための共通サポート構造および／又は共通の投影システム（又は投影システムの一部）の少なくとも１つを有することができる。
【００５８】
一例では、図１に示された実施の形態のように、基板Ｗは、本質的に円形であり、オプションとして、それの周囲の部分に沿ってノッチおよび／又は平坦な端部を備える。一例では、基板は、多角形、例えば、矩形である。
【００５９】
基板が本質的に円形である例には、基板が少なくとも２５ｍｍ、例えば、少なくとも５０ｍｍ、少なくとも７５ｍｍ、少なくとも１００ｍｍ、少なくとも１２５ｍｍ、少なくとも１５０ｍｍ、少なくとも１７５ｍｍ、少なくとも２００ｍｍ、少なくとも２５０ｍｍ又は少なくとも３００ｍｍの直径を有する例が含まれる。１つの実施の形態では、基板は、せいぜい５００ｍｍ、せいぜい４００ｍｍ、せいぜい３５０ｍｍ、せいぜい３００ｍｍ、せいぜい２５０ｍｍ、せいぜい２００ｍｍ、せいぜい１５０ｍｍ、せいぜい１００ｍｍ又はせいぜい７５ｍｍの直径を有する。
【００６０】
基板が多角、例えば、矩形である例には、基板の少なくとも一辺、例えば、少なくとも二辺又は少なくとも三辺が、少なくとも５ｃｍ、例えば、少なくとも２５ｃｍ、少なくとも５０ｃｍ、少なくとも１００ｃｍ、少なくとも１５０ｃｍ、少なくとも２００ｃｍ又は少なくとも２５０ｃｍの長さを有する例が含まれる。
【００６１】
一例では、基板の少なくとも一辺がせいぜい１０００ｃｍ、例えば、せいぜい７５０ｃｍ、せいぜい５００ｃｍ、せいぜい３５０ｃｍ、せいぜい２５０ｃｍ、せいぜい１５０ｃｍ又はせいぜい７５ｃｍの長さを有する。
【００６２】
一例では、基板Ｗは、ウエハ、例えば、半導体ウエハである。一例では、ウエハの材料は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ、ＧａＡｓ、ＩｎＰおよびＩｎＡｓを含むグループから選ばれる。一例では、ウエハは、ＩＩＩ／ＩＶ族化合物半導体ウエハである。一例では、ウエハは、シリコン・ウエハである。１つの実施の形態では、基板は、セラミック基板である。一例では、基板は、ガラス基板である。一例では、基板は、樹脂基板である。一例では、基板は、透明（人間の肉眼に対して）である。一例では、基板は、着色している。一例では、基板は、着色していない。
【００６３】
基板の厚さは、可変であり、或る範囲まで、例えば基板材料および／又は基板寸法に依存することができる。一例では、厚さは、少なくとも５０μｍ、例えば、少なくとも１００μｍ、少なくとも２００μｍ、少なくとも３００μｍ、少なくとも４００μｍ、少なくとも５００μｍ又は少なくとも６００μｍである。一例では、基板の厚さは、せいぜい５０００μｍ、例えば、せいぜい３５００μｍ、せいぜい２５００μｍ、せいぜい１７５０μｍ、せいぜい１２５０μｍ、せいぜい１０００μｍ、せいぜい８００μｍ、せいぜい６００μｍ、せいぜい５００μｍ、せいぜい４００μｍ又はせいぜい３００μｍである。
【００６４】
ここで言及する基板は、露光の前又は後で、例えばトラック（典型的には、基板にレジスト層を供給して、露光されたレジストを現像するツール）、測量ツールおよび／又は検査ツール中で処理することができる。一例では、レジスト層が基板上に設けられる。
【００６５】
ここに用いられる用語「投影システム」は、屈折式、反射式、反射屈折式、磁気方式、電磁方式および静電方式の光学システム又はそれらの任意の組合せを含む用いる露光用放射に適するもの、あるいは、液体に浸して使用したり、真空を使用したりするなどのその他の因子に対して適する任意の型の投影システムを包括するように幅広く解釈されるべきである。ここでの用語「投影レンズ」の使用は、すべて、より一般的な用語「投影システム」と同意語として考えることができる。
【００６６】
投影システムは、基板上にパターンがコヒーレントに形成されるようにパターンを個別的に制御可能な要素の配列上に結像する。あるいは、投影システムは、個別的に制御可能な要素の配列の要素がシャッタとして働く二次的光源を結像することができる。この場合、投影システムは、例えば、二次的光源を構成し、基板上にスポットを結像するための、マイクロ・レンズ・アレイ（ＭＬＡとして知られている）又はフレネル・レンズ・アレイのようなフォーカス要素の配列を含むことができる。一例では、フォーカス要素の配列（例えばＭＬＡ）は、少なくとも１０個のフォーカス要素、例えば、少なくとも１００個のフォーカス要素、少なくとも１０００個のフォーカス要素、少なくとも１００００個のフォーカス要素、少なくとも１０００００個のフォーカス要素又は少なくとも１００００００個のフォーカス要素を含む。一例では、パターニング装置の個別的に制御可能な要素の数は、フォーカス要素の配列のフォーカス要素の数に等しいか又はそれより多い。一例では、フォーカス要素の配列のフォーカス要素の１又は複数のもの（例えば、１０００個以上、大多数又はほぼ各々）は、個別的に制御可能な要素の配列の個別的に制御可能な要素の１又は複数のもの、例えば、個別的に制御可能な要素の配列の個別的に制御可能な要素の２個またはそれ以上のもの、例えば、３個またはそれ以上、５個またはそれ以上、１０個またはそれ以上、２０個またはそれ以上、２５個またはそれ以上、３５個またはそれ以上又は５０個またはそれ以上のものと光学的に関連付けられる。一例では、ＭＬＡは、少なくとも基板から遠ざかるか又は近づく方向に、例えば、１又は複数のアクチュエータを使用して移動可能である（例えば、複数のアクチュエータを使って）。基板から遠ざかったり近づいたりする方向にＭＬＡを移動させることができることによって、例えば、基板を移動させずにフォーカス調整を行うことができる。
【００６７】
ここに図１に示すように、装置は、反射式（例えば、個別的に制御可能な要素の反射性配列を採用）である。あるいは、装置は、透過式（例えば、個別的に制御可能な要素の透過性配列を採用）とすることもできる。
【００６８】
リソグラフィ装置は、２つ（デュアル・ステージ）またそれ以上の基板テーブルを有するタイプのものとすることができる。そのような「マルチ・ステージ型」マシンでは、追加するテーブルは、並列に使用するか、あるいは、１又は複数のテーブルで露光を行う一方で、他の１又は複数のテーブルで準備工程を実行するように使用することができる。
【００６９】
リソグラフィ装置は、また、例えば、水のように比較的高い屈折率を有する「浸液」によって基板の少なくとも一部をカバーして、投影システムと基板との間の空間を満たしてしまうようなタイプのものでもよい。浸液は、またリソグラフィ装置の別の空間、例えば、パターニング装置と投影システムとの間に供給することもできる。液浸方式は、当該分野で投影システムの開口数を大きくするためによく知られている。ここに用いられる用語「液浸」は、基板のような構造を液体中に沈めなければならないというわけではなく、露光中に投影システムと基板との間に液体が存在すればよいということを意味する。
【００７０】
再び図１を参照すると、イルミネータＩＬは、放射源ＳＯから放射ビームを受け取る。一例では、放射源は、少なくとも５ｎｍ、例えば、少なくとも１０ｎｍ、少なくとも５０ｎｍ、少なくとも１００ｎｍ、少なくとも１５０ｎｍ、少なくとも１７５ｎｍ、少なくとも２００ｎｍ、少なくとも２５０ｎｍ、少なくとも２７５ｎｍ、少なくとも３００ｎｍ、少なくとも３２５ｎｍ、少なくとも３５０ｎｍ又は少なくとも３６０ｎｍの波長を有する。一例では、放射源ＳＯによって供給される放射は、せいぜい４５０ｎｍ、例えば、せいぜい４２５ｎｍ、せいぜい３７５ｎｍ、せいぜい３６０ｎｍ、せいぜい３２５ｎｍ、せいぜい２７５ｎｍ、せいぜい２５０ｎｍ、せいぜい２２５ｎｍ、せいぜい２００ｎｍ又はせいぜい１７５ｎｍの波長を有する。一例では、放射は、４３６ｎｍ、４０５ｎｍ、３６５ｎｍ、３５５ｎｍ、２４８ｎｍ、１９３ｎｍ、１５７ｎｍおよび／又は１２６ｎｍの波長を含む。一例では、放射は、３６５ｎｍ付近又は３５５ｎｍ付近の波長を含む。一例では、放射は、幅広い範囲の波長、例えば、３６５、４０５および４３６ｎｍを含む。３５５ｎｍのレーザ光源を使用することもできる。例えば、光源がエキシマ・レーザの場合のように、光源およびリソグラフィ装置が別々の実体でもよい。そのような場合、光源がリソグラフィ装置の一部を構成するとは、考えず、光源ＳＯからの放射ビームは、例えば、適当な方向付けミラーおよび／又はビーム・エクスパンダを含むビーム配給システムＢＤの助けを借りてイルミネータＩＬに通される。その他の場合では、光源は、例えば、光源が水銀ランプの場合のようにリソグラフィ装置と一体になっていてもよい。光源ＳＯおよびイルミネータＩＬは、必要に応じてビーム配給システムＢＤと一緒にして放射システムと呼ばれる。
【００７１】
イルミネータＩＬは、放射ビームの角度強度分布を調節するためのアジャスタＡＤを含むことができる。一般に、イルミネータの瞳孔面内での強度分布の径方向での少なくとも外側および／又は内側範囲（それぞれ、σアウタおよびσインナと一般に呼ばれる）を調節することができる。更に、イルミネータＩＬは、インテグレータＩＮおよびコンデンサＣＯなどその他の各種部品を含むことができる。イルミネータは、放射ビームがそれの断面で望みの均一性および強度分布を有するように状態制御するために使用される。放射ビームを複数のサブ・ビームに分割して、それぞれが例えば、個別的に制御可能な要素の配列の１又は複数の個別的に制御可能な要素に付随するように、イルミネータＩＬ又はそれに付随する付属部品を配置することができる。例えば、二次元回折グレーティングを使用して、放射ビームをサブ・ビームに分割することができる。この説明において、用語「放射のビーム」および「放射ビーム」は、ビームが複数のそのような放射のサブ・ビームを含んでいる状況を包含するが、それに限定されない。
【００７２】
放射ビームＢは、パターニング装置ＰＤ（例えば、個別的に制御可能な要素の配列）に入射し、パターニング装置によって変調される。パターニング装置ＰＤによって反射された放射ビームＢは、ビームを基板Ｗの標的部分Ｃに集束させる投影システムＰＳを通過する。ポジショナＰＷおよび位置センサＩＦ２（例えば、干渉式デバイス、線形エンコーダ、容量性センサ又は同等品）の助けを借りて、基板テーブルＷＴは、正確に移動させることができる。例えば、異なる標的部分Ｃを放射ビームＢのパスに配置させることができる。個別的に制御可能な要素の配列のための位置決め手段は、使用された場合、例えばスキャン中に、パターニング装置ＰＤの位置をビームＢのパスに対して正確に修正するために使用することができる。
【００７３】
一例では、基板テーブルＷＴの移動は、図１には、明示的に示されていないが、ロング・ストロークのモジュール（粗調位置決め）およびショート・ストロークのモジュール（微調位置決め）の助けを借りて実行される。一例では、装置は、基板テーブルＷＴを移動させるために少なくともショート・ストローク・モジュールを欠いている。個別的に制御可能な要素の配列を位置決めするために、同様なシステムを使用することもできる。要求される相対的な移動を実現するために、目的テーブルおよび／又は個別的に制御可能な要素の配列の位置を固定して、投影ビームＢをその代わりに／それとともに移動できることを理解されよう。そのような方式は、装置のサイズを制限する助けとなる。更に別の方法として、例えば、フラット・パネル・ディスプレイの製造に適用可能な方式では、基板テーブルＷＴおよび投影システムＰＳの位置を固定して、基板Ｗを基板テーブルＷＴに相対的に移動可能なように配置することができる。例えば、基板テーブルＷＴには、基板Ｗの断面を本質的に一定速度でスキャンするためのシステムを備えることができる。
【００７４】
図１に示すように、放射のビームＢは、放射が最初にビーム・スプリッタで反射されてパターニング装置ＰＤの方向に向けられるように構成されたビーム・スプリッタＢＳを使用してパターニング装置ＰＤに向けられる。注意すべきことは、放射のビームＢは、またビーム・スプリッタを使用せずにパターニング装置に向けることもできるということである。一例では、放射のビームは、０と９０°との間の角度で、例えば、５と８５°との間の角度で、１５と７５°との間の角度で、２５と６５°との間の角度で又は３５と５５°との間の角度でパターニング装置に向けられる（図１に示した実施の形態では、９０°になっている）。パターニング装置ＰＤは、放射のビームＢを変調し、それを反射してビーム・スプリッタＢＳに向けて戻し、後者は、変調されたビームを投影システムＰＳに送る。しかし、放射のビームＢをパターニング装置ＰＤに方向付けし、その後で投影システムＰＳに方向付けるような別の構成を使用することもできることが理解される。特に、透過型パターニング装置が使用されている場合は、図１に示されたような構成は、必要でない。
【００７５】
説明した装置は、いくつかのモードで使用できる。
【００７６】
１．ステップ・モードでは、個別的に制御可能な要素の配列および基板が本質的に静止して固定され、他方、放射ビームに付与されたパターン全体が１つの実行（すなわち、単一の静的露光）で標的部分Ｃに投影される。基板テーブルＷＴは、次に、Ｘおよび／又はＹ方向にシフトされて、異なる標的部分Ｃが露光できる。ステップ・モードでは、露光フィールドの最大サイズが単一の静的露光で結像される標的部分Ｃのサイズを制限する。
【００７７】
２．スキャン・モードでは、個別的に制御可能な要素の配列および基板が同期してスキャンされ、その間に、放射ビームに付与されたパターンが標的部分Ｃに投影される（すなわち、単一の動的露光）。個別的に制御可能な要素の配列に相対的な基板の速度および方向は、投影システムＰＳの拡大（縮小）および像反転特性によって決まる。スキャン・モードでは、露光フィールドの最大サイズが単一の動的露光での標的部分の幅（スキャンされない方向で）を制限し、他方、スキャン動作の長さが標的部分の高さ（スキャン方向で）を決定する。
【００７８】
３．パルス・モードでは、個別的に制御可能な要素の配列が本質的に静止して固定され、パルス化放射源を用いてパターン全体が基板Ｗの標的部分Ｃに投影される。基板テーブルＷＴは、投影ビームＢが基板Ｗを横切るラインをスキャンするように、本質的に一定の速度で動かされる。個別的に制御可能な要素の配列上のパターンは、放射システムのパルス間で必要に応じて更新され、パルスのタイミングは、引き続く標的部分Ｃが基板Ｗの必要な場所で露光されるように与えられる。従って、投影ビームＢは、基板の１ストリップに対して完全なパターンを露光するように基板Ｗを横切ってスキャンされる。このプロセスは、基板Ｗ全体が露光されるまで一行ごとに繰り返される。
【００７９】
４．連続スキャン・モードでは、本質的にパルス・モードと同じであるが、基板Ｗが変調された放射のビームＢに相対的に本質的に一定速度でスキャンされて、投影ビームＢが基板Ｗをスキャンし、それを露光するたびに個別的に制御可能な要素の配列上のパターンが更新される点が異なる。個別的に制御可能な要素の配列上のパターンの更新に同期した本質的に一定の放射源又はパルス化放射源を使用することができる。
【００８０】
５．ピクセル・グリッド・イメージング・モードでは、基板Ｗ上に形成されるパターンは、パターニング装置ＰＤ上に向けられたスポット発生器によって形成されるスポットの後続の露光によって形成される。露光されるスポットは、本質的に同じ形状を有する。基板Ｗ上で、スポットは本質的にグリッド状に焼付けられる。一例では、スポットのサイズは、焼き付けられるピクセル・グリッドのピッチよりも大きいが、露光スポットのグリッドよりはるかに小さい。焼き付けられるスポットの強度を変化させることによってパターンが形成される。露光フラッシュ間でスポット上の強度分布を変化させる。
【００８１】
上述のモードの組合せおよび／又は変形の使用又は全く異なるモードの使用を採用することもできる。
【００８２】
本発明の１つの実施の形態に従えば、個別的に制御可能な要素の配列に対して各要素を制御するためのアナログ電圧値を供給するコントローラＣＲが提供される。コントローラＣＲには、配列中のあらゆる要素（又は要素グループ）のための望ましいアナログ要素制御信号電圧を表すデジタル制御信号が供給される。
【００８３】
一例では、コントローラＣＲは、分散型のデジタル・アナログ変換器（ＤＡＣ）の１つの形であると考えることができる。ＤＡＣを分散させることによって、配列に転送すべきアナログ・データの量が減る。
【００８４】
図２は、本発明の１つの実施の形態に従う、分散型ＤＡＣの模式的表現を示す。個別的に制御可能な配列中の各要素（図示されていない）は、付随するローカル制御回路３１と組み合わされて、セル３０の一部を構成する。各制御回路３１は、要素制御信号を関連する要素に供給する。
【００８５】
図２は、３×３のセルの配列を示すが、配列は、ずっと大きくてもよいことを理解されよう。配列中の各セル３０は、アナログ入力を含む第１の入力信号３２を有する。このアナログ入力３２は、配列中のすべてのセルに供給されるか、あるいは、少数の入力３２であって、各々がセル３０の１つの列又はブロックに入力供給する。各種の例で、アナログ入力３２は、ＤＣ電源であるか、あるいは、連続的に又は不連続的に変動する時間的に変動する電圧信号である。
【００８６】
アナログ入力３２は、遠隔地から供給することもできる。あるいは、これをセルに近接した配列上に位置する回路で生成することもできる。各セル３０は、また、アドレス入力を含む第２の入力３３を有する。アドレス入力３３は、実際には、本発明の特別な実施の形態に依存した複数のアドレス入力ラインである。アドレス入力３３は、デジタル・アドレス情報を供給し、それは、付随する要素に関する要素制御信号をアナログ入力３２から取り出すためにローカル制御回路３１が使用する。本発明の特別な実施の形態に依存して、各セル３０には、更に別の１又は複数の入力が備わる（一般に入力３４として示される）。これらの入力としては、例えば、リセット入力、別のデジタル制御信号又はその他の任意のタイプのものが含まれる。
【００８７】
一例では、コントローラＣＲは、２つの部分、単一ビット基準アナログ電圧発生器および電荷コレクタの配列に分割される。個別的に制御可能な要素の配列内の各要素は、ローカル制御回路３１を含む付随の電荷コレクタを備えている。電荷コレクタは、各要素の隣又は背後に直接組み込まれる。
【００８８】
一例では、ビット基準発生器は、次に、各要素に対して要求されるアナログ要素制御信号を表すデジタル信号内の各々の可能なビット値に対応する基準アナログ電圧を発生する。各ビット基準アナログ電圧は、最大の可能な（フル・スケール）電圧の一部である。例えば、８ビット・システムでは、配列中の各要素の望ましい構成は、８ビットの数で表される。ビット基準アナログ電圧は、最上位ビット（ＭＳＢ）に対してフル・スケール／２であり、最下位ビット（ＬＳＢ）に対してフル・スケール／２５６である。明らかなように、望ましいビット（例えば、各要素に要求されるアナログ電圧を表すデジタル信号に関して１で表されるもの）に対するビット基準アナログ電圧を一緒に加えることによって、０ボルトとフル・スケール×２５５／２５６ボルトとの間で変動する２５６個のアナログ電圧の任意の１つが得られる。可能なアナログ電圧は、フル・スケール／２５６ボルトの規則正しい増分で増加する。ビット基準発生器は、列のうちの１つの列／ブロック中のセルすべてに対して（あるいは、その代わりに配列全体に対する電荷コレクタに対して）順番に各々のビット基準アナログ電圧を供給する。
【００８９】
一例では、各電荷コレクタは、その電荷コレクタに付随する要素に関するデジタル信号のなかで、値１を与えられた各ビットについてビット基準アナログ電圧を受信するように配置される。電荷コレクタが各々の供給されるビット基準アナログ電圧を受信するかどうかは、電荷コレクタに供給される制御用のデジタル・アドレス信号（アドレス入力３３に対応する）に依存する。列状に配置されたセルの配列に対して、各電荷コレクタは、列および行番号に対応する２つのデジタル・アドレス入力を有する。１つの列中のセルをプログラムするためには、この列に対する列アドレス入力を高レベルにセットする。供給される各々のビット基準電圧に対して、もしこのセルがそのビット基準電圧を要求していれば、その電荷コレクタに対応する行アドレス入力が高レベルにセットされる。列と行のアドレス入力を組み合せることによって、１つの列の各電荷コレクタを個別的にアドレス指定することが可能となる。各々の列又は列ブロックに対して、セルは、各ビットについて同時に更新される。従って、列のうち１つの列／ブロック内のすべてのセルを正しいアナログ電圧でプログラムするためには、８ビット・システムでは、８サイクルを要する。
【００９０】
図２は、また、本発明の１つの実施の形態に従う、制御可能なパターニング装置を示す。制御可能なパターニング装置は、セルの配列３０を含み、各セルは、１又は複数の対応する制御可能な要素と対応するローカルＤＡＣ回路３１とを含む。対応するデジタル制御信号３４は、各セルに供給されて、次に、ＤＡＣ３１によって対応するアナログ制御信号に変換される。これをセルが使用して、それの対応する制御可能な要素の状態を決定する（すなわち、セットする）。各ＤＡＣには、供給ライン３４を介して供給されるそれのデジタル信号（望みの要素状態を表す）に加えて、チャネル３２を介してアナログ基準電圧が供給される。
【００９１】
図３は、本発明の１つの実施の形態に従う、電荷コレクタの実施を示す。電荷コレクタは、４つの入力、すなわち、それぞれ列選択入力と行選択入力とに対応する２つのアドレス入力１、２、ビット基準アナログ電圧３およびリセット入力４によって制御される。ビット基準アナログ入力３およびリセット入力４は、列内のすべての電荷コレクタに共通する。これらは、配列内のすべての電荷コレクタにも共通する。
【００９２】
一例では、列の各セルを単一ビットに等価な電圧でプログラムすることには、３つの明確なステップを含む書き込みサイクルが含まれる。（ａ）ビット基準アナログ電圧を要求される電圧レベルにセットする、（ｂ）現在の列で対応するビットを要求するすべてのセルを選択するおよび（ｃ）すべてのセルを非選択にする。
【００９３】
一例では、１つの列のすべてのセルをデジタル信号全体に対応するアナログ電圧でプログラムするためには、各要素について望まれるアナログ要素制御信号を表すデジタル信号中のビット数に等しい数の書き込みサイクルを含むプログラミング・サイクルが必要である。
【００９４】
一例では、第１のビットに対するプログラミング・サイクルの最初で、この電荷コレクタに付随する要素に供給される出力電圧Ｖｏが零ボルトにセットされる。コンデンサＣ１およびＣ２の電荷は、零ボルトである。書き込みサイクルの最初のステップで、ビット基準電圧発生器は、ビット基準アナログ電圧入力３の電圧を第１ビットに対して要求される値にセットする。これは、ＭＳＢでよく、あるいは、書き込みサイクルは、任意のビットでスタートすることができる。８ビット・システムでは、デジタル信号の各ビットに対応して供給されるビット基準アナログ電圧は、表１に示すように計算することができる。
【００９５】
【表１】
2006352128.tif 000003
【００９６】
ステップ１では、現在の列に関するすべての電荷コレクタが非選択にされる。すなわち、スイッチＳ１およびＳ２は、図３に示される位置になる。Ｓ１は、アースに接続され、ビット基準電圧入力３は、電荷コレクタに接続されない。Ｓ２は、電荷増幅器５に接続される。現在のビットに対するビット基準電圧は、外部回路（図示されていない）によってビット基準電圧入力３に供給される。
【００９７】
ステップ２では、現在の列の中にあってそのビットに対するビット基準電圧を要求するセルは、デジタル・アドレス入力１および２を介して選択される。列アドレス入力１は、その列全体に対して高レベルにセットされる。行アドレス入力２は、現在のビット基準電圧を要求するセルに対して高レベルにセットされる。ＡＮＤゲート６は、両入力が高レベルのときに、高レベルの出力を供給する。ＡＮＤゲート６の出力は、スイッチＳ１およびＳ２の位置を制御する。ＡＮＤゲート６の出力が高レベルのとき、スイッチＳ２は、アースに切り替わり、Ｓ１は、ビット基準電圧入力３に切り替わる。従って、コンデンサＣ２がビット基準入力３とアースとの間に接続されて、入力３の電圧まで充電される。
【００９８】
ステップ３では、最も簡単には、列アドレス入力１を低レベルにセットすることによって、現在の列のすべてのセルが非選択とされる。あるいは、すべての行アドレス入力２を低レベルにセットすることもできる。スイッチＳ１およびＳ２は、それらの元の位置に復帰する。コンデンサＣ１は、ここでアースと電荷増幅器５の入力の１つとの間に接続される。電荷増幅器５は、電荷増幅器５への入力間に電圧差がなくなるまで、その出力電圧を変化させるように動作し、これによって、コンデンサＣ１の電荷をコンデンサＣ２に転送させる。電荷増幅器５の出力は、次のように上昇する。
【００９９】
【数１】
2006352128.tif 000004
（ここで、Ｖｂは、ビット基準電圧）
【０１００】
プログラミング・サイクルの次のビットをプログラムするために、新しい書き込みサイクルがステップ１からスタートし、次のビット基準アナログ電圧が入力３でセットされ、他方、すべてのセルは、非選択に留まる。再び、このビット基準が要求される場合にすべてのセルが選択される。セルが非選択のときは、各電荷コレクタについてコンデンサＣ１のすべての電荷がＣ２に転送される。これは、ビット基準電圧の現在の値に依存する別の増分だけ出力電圧Ｖｏを増加させる効果を持つ。これは、前の書き込みサイクルで出力に残っていた電圧に加えられる。このように、各要素に関するデジタル信号の各ビットに対して、出力電圧Ｖｏが逐次的に増えていく。これは、１つの列の各要素について要求される要素制御信号が付随する電荷コレクタによって構築されてしまうまで続く。このアナログ電圧は、要素の構成を制御し、また典型的には、プログラミング・サイクルが完了した後も予め決められた期間にわたって一定に保持される。
【０１０１】
各セルが新しいアナログ電圧でプログラムされる前に、すべてのセルをリセットして、電荷コレクタの出力電圧Ｖｏが零ボルトに戻るようにしなければならない。これは、要求された時点でその列の各電荷コレクタに接続されたリセット入力４をトリガーすることによって実行される。これは、列中のすべてのセルが非選択されるとき（すなわち、スイッチＳ１およびＳ２が図３に示された位置にあるとき）に行われる。リセット入力４は、スイッチＳ３を閉じる。スイッチＳ３を閉じると、コンデンサＣ２が短絡されて、出力電圧Ｖｏは、電荷増幅器５への入力の１つに供給される。電荷増幅器は、電荷増幅器５への２つの入力間に電圧差がなくなるまで出力電圧Ｖｏを減少させる。出力電圧Ｖｏは、零ボルトまで下がる。コンデンサＣ１に蓄積されている電荷は、すべて除去される。
【０１０２】
書き込みサイクル（列のすべてのセルを非選択とする）のステップ３の間は、アナログのビット基準電圧は、なおも以前の値にセットされたままで、入力３に供給される。これは、次に、別の列のセルをプログラムするために、すなわち、第１の列のセルのすべてを非選択とするのと同時に現在のビット基準電圧を要求する第２の列のそれらのセルを選択することによって利用することができる。このように、２つの列の書き込みサイクルが部分的に重畳するため、配列のすべてのセルをプログラムするために要する時間が短縮される。効率的に、書き込みサイクルのステップ１は、プログラミング・サイクルの各ビットについてすべての列で共有され、各列は、現在のビットに対してステップ１および２のみを要求することになる。
【０１０３】
図４は、本発明の１つの実施の形態に従う、配列に配置された、いくつかの電荷コレクタを模式的に示す。図４には、１６個（４×４の配列）の電荷コレクタだけが示されているが、これを容易にスケール・アップ又はダウンできることを理解されよう。各電荷コレクタは、図３に示したようなものである。列アドレス入力１は、それぞれ個々にＣ１からＣ４と名づけられる。行アドレス入力は、それぞれＬ１からＬ４と名づけられる。
【０１０４】
一例では、配列全体をプログラムするためのプログラミング・サイクルは、次のようなものである。リセット４を供給することによって配列全体をリセットし、その間に電荷コレクタを図示のように非選択とする。リセット入力４に短時間だけパルス（正でも負でもよい）を供給する。これは、各電荷コレクタについての出力Ｖｏが上述のように零ボルトで、コンデンサには、本質的に電荷が蓄積されていないことを保証する。次に、入力３で、第１のビットに対してビット基準アナログ電圧がセットされる。入力Ｃ１に選択電圧を供給することによって列Ｃ１が選択される。理解されるように、各列又は各行の入力に供給される選択電圧は、正でも負でも構わない。第１のビットをセットするように要求された列Ｃ１の各セルは、付随する行入力に適切な入力を供給することによって選択される。次に、各々の前に選択されたセルに関する行入力の電圧を反転させるか、あるいは、Ｃ１の列入力電圧を反転させることによって列Ｃ１が非選択とされる。同時に、別の列、例えば、Ｃ２を選択することができる。書き込みサイクルは、この列について続けられる。現在のビット基準アナログ電圧が配列全体の適切なセルに対して供給されてしまえば、すべてのセルは、非選択とされて、次のビットに対するビット基準アナログ電圧が入力３に供給される。このプロセスは、配列全体にわたってすべてのビットですべてのセルがプログラムされるまで続く。
【０１０５】
一例では、Ｎビットのデジタル信号の場合、各電荷コレクタの出力Ｖｏにおいてアナログ電圧をプログラムするために必要な書き込み動作の回数は、次のように計算することができる。
【０１０６】
書き込み動作の回数＝ビット数×列数＋１（リセットのとき）
＋ビット数（ビット基準アナログ電圧をセットするとき）
【数２】
2006352128.tif 000005
【０１０７】
選択フェーズは、ビットあたり、列あたりに１クロック・サイクルを要する。非選択フェーズは、ビットあたりに１クロック・サイクルを要する。リセット・フェーズは、配列全体に対して１クロック・サイクルを要する。
【０１０８】
配列全体をプログラムするために必要な書き込み動作の数は、列あたりの行数を増やす（およびそれによって列数を減らす）ことによって削減することができる。あるいは、より多くの又はすべての列を一時にプログラムすることもできる。しかし、これらのオプションすべての効果は、すべてのセルを個別的にアドレス指定することができるために必要なデジタル・アドレス入力の数を増やすことになる。これには、アドレッシングの複雑さの増大が伴う。２つの列を同時に更新することによって書き込み動作の数を半分にすれば、必要なアドレス・ラインの数が二倍になる。
【０１０９】
一例では、プログラミング・サイクルでの書き込み動作の数を更に減らすためには、アナログ・ビット基準電圧をセットすることができ、同時に、前のビット基準電圧を使って最後の列のセルを非選択とする。プログラミング・サイクルの最初のビット基準アナログ電圧は、前のプログラミング・サイクルの最後のビットに関するリセット・オペレーションの間にセットすることができる。これは、プログラムされるビット数に等しい書き込み動作の数を節約することができる。すなわち、書き込み動作の数は、
【数３】
2006352128.tif 000006
となる。
【０１１０】
入力３に供給されるビット基準電圧が変化するたびに、電圧が安定するのに有限の時間が掛かる。これは、各プログラミング・サイクルで取られる時間を増やすことになる。一例では、ビット基準電圧が安定するのに使える時間は、配列を２つ以上に分割することによって増やすことができる。配列の各部分は、別々のビット基準電圧入力３を有し、別々にプログラムされる。各ビット基準電圧入力は、配列の対応する部分の最後の列が非選択となったときに更新される。配列の各部の列数が減る。従って、配列の各部を更新するために必要な書き込み動作の数が減る。このため、ビット基準電圧を更新するために利用できる時間が増える。
【０１１１】
図５は、本発明の１つの実施の形態に従う、図３に示された電荷コレクタの修正版を模式的に示す。特定のタイプの要素に対して、次の要素制御信号を更新する間にアナログ要素制御信号が変動することは、好ましくない。これは、ＭＥＭＳミラー・タイプの要素に関して特に好ましくない。要素制御信号の不必要な変動は、ミラーのヒンジ要素に対する疲労の増大を引き起こす。上で述べたような例示的なプログラミング・サイクルでは、１つのプログラミング・サイクルから次へと要素制御信号が変化しない要素に対しても、Ｖｏ（要素制御信号と等価）は、それにも拘らず零ボルトに下がり、次に同じ電圧レベルに戻る。図５の回路は、電荷コレクタの出力Ｖｏと要素との間にサンプル・アンド・ホールド回路を導入することによってこの問題を緩和する。
【０１１２】
一例では、サンプル・アンド・ホールド回路は、スイッチＳ４およびコンデンサＣｍを含む。Ｃｍは、各々の個別的に制御可能な要素の容量、例えば、ＳＬＭミラー配列のミラー容量を表す。プログラミング・サイクルが完了する最後にアナログ電圧出力Ｖｏが安定すると、スイッチＳ４が閉じる。コンデンサＣｍは、電荷コレクタの出力電圧Ｖｏに充電される。次に、スイッチＳ４が開き、コンデンサＣｍを電荷コレクタから切り離す。従って、要素に供給される要素制御信号は、Ｖｏがそれの最終的な値に到達するまでは、次のプログラミング・サイクルの間に変化しない。引き続くプログラミング・サイクル相互間の時間がコンデンサＣｍの顕著なコンデンサ放電を防止するのに十分短いかぎり、要素に供給される電圧は、次にスイッチＳ４が閉じるまで変化しない。リセット操作の前にサンプリングが行われることを保証する必要がある。このために別のクロック・サイクルを使用する必要があり、この場合、プログラミング・サイクルの書き込み動作の数は、
【数４】
2006352128.tif 000007
となる。
【０１１３】
図５に示されるようなサンプル・アンド・ホールド回路は、本発明の１つの実施の形態に従う任意のローカル制御回路に適用できる。一例では、各セルの制御電圧を更新することを許可し、他方、関連する個別的に制御可能な要素は、前の制御電圧に対する状態にセットされる。これは、典型的なＦＰＤ応用に関して、例えば、この更新を制御可能な要素の安定化時間と重畳させることによって制御電圧を更新するために完全な再プログラミング・サイクル時間として２０μｓが利用できることを意味する。
【０１１４】
本発明の１つの実施の形態に従う、プログラミング・サイクルを最適化するための修正は、非線形な応答を備えた電荷増幅器を実施することである。配列中の要素の位置感度は、典型的には、要素制御信号に関してほぼ二次関数的な応答を示す。従って、高い供給電圧に対して必要な分解能は、低い。二次関数的応答を有する電荷増幅器（従って、電荷コレクタ）に対して必要なビット数は、少なくなる。
【０１１５】
本発明の代替的な実施の形態に従えば、配列中の各要素は、単一のアナログ入力３２から更新される。この入力は、連続に変化するか、あるいは、細かい差分を持つ不連続な信号を運び、それは、必要な電圧範囲全体をカバーする。入力は、各セルにおいてアナログ電圧を更新するために利用できる時間内に必要な範囲を通過してランプ状に上昇する。入力は、配列の外部で得られるアナログ電圧でよい。この入力電圧は、三角波又は鋸状波の波形でよい。
【０１１６】
図６は、本発明の１つの実施の形態に従う、低電力ＣＭＯＳデジタル・アナログ変換器を示しており、電圧出力が配列の内部クロックに同期している。このＤＡＣは、配列に近接して実施するか、あるいは、外部入力でよい。Ｔｐｅｒｉｏｄは、各要素についてアナログ電圧を更新するために許可される時間である。Ｖｍａｘは、要素に供給できる最大電圧である。この図で、ｔ１は、その間に配列中の各要素について正しい電圧レベルがホールド容量に蓄積されるべき時間である。この電圧は、入力電圧とホールド容量との間に接続されたアナログ・スイッチを閉じてホールド容量を充電し、入力電圧が正しい入力電圧の最下位ビット内にある期間中スイッチを再び開くことによって蓄積される。各要素について８ビットのデジタル信号を有する、約１０μｓの再プログラミング時間の間に零ボルトと最大電圧との間で変動する入力電圧に対して、このことは、ホールド容量を充電するために利用可能な時間ｔ１が約１０μｓ／２５６＝３９ｎｓであることを意味する。一例では、約２４０μｓの利用可能な再プログラミング時間を有する光学的リソグラフィ装置に対して、ｔ１は、約２４０μｓ／２５６＝９３８ｎｓである。
【０１１７】
一例では、ホールド容量を充電するために利用できる時間が短くなれば、アナログ・スイッチの同期、伝搬遅延（スイッチを制御するため）およびホールド容量に関する充電時定数に対する要求は、より厳しくなる。これは、アナログ電圧入力が０Ｖから上昇し始めるときにすべてのスイッチを閉じ、入力電圧が要求される電圧に到達次第に各スイッチを開くことによって克服される。これは、ホールド容量を充電するためにより多くの時間を許容し、充電時定数をより大きくする。これは、オン抵抗の高い、オーミック抵抗の高い信号ラインを有するスイッチの使用を許可する。これには、各プログラミング・サイクルを通して、個別的に制御可能な要素に供給される電圧が不必要に変動するという副作用が伴うが、これは、回路にサンプル・アンド・ホールド回路を備えることで回避される。このサンプル・アンド・ホールド回路は、セルごとに別のスイッチおよびコンデンサを含む。
【０１１８】
図７は、本発明の１つの実施の形態に従う、各要素に近接し、単一のアナログ入力から必要とされるアナログ電圧を取り出すための制御回路を示す。各要素は、単一のアナログ・スイッチ１１を介して単一の入力１０に接続される。電圧入力１０は、図２のアナログ入力３２と等価でよい。ホールド容量であるコンデンサＣｍは、スイッチ１１とアースとの間に接続される。コンデンサＣｍ両端の電圧は、入力１０の電圧増加とともに増加する。アナログ・スイッチ１１は、入力１０の電圧が望ましい値に到達するまで閉じたままにされる。この時点で、スイッチ１１が開かれ、そのためコンデンサＣｍ両端の電圧は、一定に保たれる。配列中の各セルのスイッチ１１は、異なる時点で開くことができ、それによって各コンデンサＣｍ両端の電圧は、１つのセルから次のセルへと変化する。各コンデンサＣｍ両端の電圧は、その要素を制御するために使用される要素制御信号を含む。
【０１１９】
スイッチ１１を開く時間は、ダウン・カウンタ１２によって制御される。ダウン・カウンタ１２は、電源１７を有する。電源は、典型的には、約１．８Ｖである。ダウン・カウンタ１２は、３つの入力、すなわち、例えば２５ＭＨｚで動作するクロック入力１３、アドレス入力１４（図２のアドレス入力３３と等価）およびデジタル信号入力１５を有する。アドレス入力１４は、例えば、要素が行および列の形に配置され、アドレッシングされるときには、実際には、２つ以上のアドレス入力を含む。アドレス入力１４が選択されるときは、ダウン変換器は、セルに対して要求されるアナログ電圧に対応する入力１５のデジタル信号を受信する。このデジタル信号は、ダウン・カウンタ１２を駆動するために使用されるため、それがクロック入力１３によって駆動される速度でデジタル信号の値から／それへカウント・ダウンした後で、ライン１６の出力信号がスイッチ１１に送られてそのスイッチを閉じる。このように、各要素についてコンデンサＣｍ両端に蓄積される電圧は、各ダウン・カウンタへの入力１５に供給されるデジタル信号によって個別的に制御することができる。
【０１２０】
図６に示されるように、一例では、入力１０の電圧がそれの最大値までランプ状に上昇したときは、零ボルトにリセットする代わりに、それを次のプログラミング期間にランプ状に下げて零ボルトへ戻すという代替法もある。このオプションに関しては、各要素に関するダウン・カウンタ１２は、最大時間Ｔｐｅｒｉｏｄから入力１５に供給されるデジタル信号の値を差し引いたものに等しい時間長からカウント・ダウンする必要がある。
【０１２１】
図８は、本発明の別の実施の形態を示しており、そこでは、配列中の各要素に供給されるアナログ電圧がパルス幅変調（ＰＷＭ）信号によって駆動される単一アナログ・スイッチ２０によって決定される。アナログ・スイッチ２０は、ＤＣ電源２１（図２のアナログ入力３２と等価）に接続され、ＤＣ電源２１は、例えば、約１０Ｖ又は約２５Ｖでよい。コンデンサＣｍは、スイッチ２０とアースとの間に接続される。コンデンサＣｍ両端の電圧は、関連する要素に対する要素制御電圧を含む。ＰＷＭ信号は、ライン２２上をスイッチ２０に供給される。アナログ・スイッチ２０は、ＰＷＭ信号に応答して開閉される。スイッチ２０が閉じられたときは、コンデンサＣｍは、電源電圧への充電を開始する。ＰＷＭ信号のデューティ・サイクル（ＰＷＭ信号の高低間の比率）の変動は、コンデンサＣｍ両端に蓄積される電圧を決定する。
【０１２２】
一例では、ＰＷＭ信号は、パルス幅変調器２３によって生成される。パルス幅変調器２３は、３つの入力、すなわち、例えば、約５ＭＨｚで動作できるクロック入力２４、アドレス入力２５（図２のアドレス入力３３と等価）およびデジタル信号入力２６を有する。パルス幅変調器２３は、電源２７から電力供給される。電源は、典型的には、約１．８Ｖである。アドレス入力２５は、例えば、要素が行および列の形に配置され、アドレッシングされる場合には、実際には、２つ以上のアドレス入力を含むことができる。アドレス入力２５が選択されるときは、パルス幅変調器２３は、要素において要求されるアナログ電圧に対応する入力２６上にデジタル信号を受信する。このデジタル信号は、パルス幅変調器２３を駆動するために使用されるため、ライン２２のＰＷＭ信号出力は、入力２６のデジタル信号に比例したデューティ・サイクルを有することになる。このように、各要素についてコンデンサＣｍ両端に蓄積される電圧は、各パルス幅変調器への入力２６に供給されるデジタル信号によって個別的に制御することができる。
【０１２３】
配列のすべてのセルに１つの同じ一定の基準電圧が供給され、単一のクロック周波数が供給されることで、出力電圧のレベルは、デューティ・サイクルを変えることによって変更される。ＰＷＭ信号が常に供給されるのであれば、サンプル・アンド・ホールド回路は、必要ない。コンデンサＣｍ両端の電圧の任意のリップルの大きさは、より大きいコンデンサを使用することで低減できる。クロック周波数が個別的に制御可能な要素（例えば、制御可能なミラー要素）の機械的共鳴周波数よりもずっと高ければ、要素は、それ自身が機械的フィルタとして機能する。制御可能なミラー要素は、典型的には、約１ＭＨｚの機械的共鳴周波数を有する。もしリップルがこれよりも大きければ、ミラーは、ＰＷＭ出力電圧の高周波数の変動に追随できず、従って、それの位置は、出力電圧の平均値によって定義されることになる。
【０１２４】
利用できるプログラミング時間が、例えば、約１０μｓに限られるため、図７および８に示された制御回路は、スループットを増やすために、デジタル入力ラッチを採用したものに変更されよう。デジタル入力信号（図７の１５および図８の２６）は、コンデンサＣｍに蓄積された望ましい電圧に対応する多重ビットのデジタル信号、例えば、８ビット信号を受信するように配置される。ダウン・カウンタ又はパルス幅変調器に現在のデジタル信号を使用しながら、デジタル信号入力にデジタル・ラッチ、例えば、８ビット・ラッチを採用することによって、次のデジタル信号をラッチにロードすることが可能になる。これは、各プログラミング・サイクルの最初に、ダウン・カウンタ又はＰＷＭにデジタル信号をロードするために要する時間を減らす。
【０１２５】
図７および８に示された回路を、各々が本発明を実施するプログラマブルなパターニング装置のセルの対応する１つに採用するのに適したローカルＤＡＣ回路とみなすことができることを理解されよう、これは、各回路がデジタル制御信号を受信するように、またアナログ入力電圧（基準電圧）２１、１０を基準にして対応するアナログ出力電圧を発生するように配置されているためである。
【０１２６】
図９は、本発明の別の実施の形態を示している。ここには、配列の要素にアナログ電圧を供給するアナログ・チャネルを駆動するためのＤＡＣの代替形態が提供されている。コンデンサＣｍは、配列中の１つの要素の容量に対応する。ＤＡＣ４０は、伝送ライン４１に配列へのアナログ出力信号を供給する。
【０１２７】
各コンデンサＣｍは、適切な電圧まで充電される。充電されたコンデンサに蓄えられるエネルギーは、
【数５】
2006352128.tif 000008
に等しく、ここで、Ｃは、容量で、Ｖは、コンデンサ両端に印加される電圧である。配列中にすべてのコンデンサは、更新周期ごとにそれの次の電圧セット・ポイントまで充電される必要がある。
【０１２８】
一例で、ＤＡＣでの電力消費を改善するための第１のオプションは、ＤＡＣが単一の電源から各出力電圧を内部で発生するのではなくて、ＤＡＣに対してそれが必要とする可能性のある出力電圧すべてを供給することである。各更新サイクル間に、ＤＡＣは、各電源に順番に接続できる。断続的に電圧セット・ポイントを切り替えるとき、スイッチングで消費されるエネルギーは、
【数６】
2006352128.tif 000009
に等しく、ここでΔＶは、２つの引き続く電圧間の差である。伝統的なＤＡＣデザインとの簡単な比較のために、転送される電荷に電位差を乗じたもので電力消費を表す。電荷転送は、同じであるが、伝統的な増幅器の電位差は、典型的には、より大きく、電源電圧にまで上昇し、約３０Ｖにもなる。図９の回路に関しては、電位差は、ステップ・サイズに等しいとみなすことができる。
【０１２９】
しかし、８ビットのデジタル信号については、２５６個の基準電圧が必要とされ、好ましくない。もしデジタル信号の精度が更に向上すれば、必要な基準電圧の数は、すぐに実用的なものでなくなる。代替法として、デジタル入力ライン４３に供給される８ビットのデジタル信号を２つの４ビット・デマルチプレクサ４４および４５に供給される２つの４ビット信号に分割することができる。各々の４ビット・デマルチプレクサ４４、４５は、１６個のスイッチおよび４７にそれぞれ接続された１６個の出力を有する。各スイッチは、抵抗を介して単一の基準電圧に接続される。スイッチ４６、４７は、各基準電圧が１６個のスイッチの各セットから単一のスイッチに接続されるように配置される。スイッチは、典型的には、ＭＯＳＦＥＴで、そのように図示されている。
【０１３０】
分かりやすいように、３つの基準電圧ラインと３個のスイッチの２セットだけを示してある。残りの１３個の電圧ライン、抵抗およびスイッチは、点線で示してある。各電圧基準入力に供給される電圧は、次の基準からフル・スケール電圧Ｖｒｅｆの１／１６だけ異なる。Ｖｒｅｆは、３Ｖでよい。各基準電圧入力は、３Ａを吸収することができる。厚い銅ワイヤは、電圧基準入力に対して十分低い直列抵抗を提供するので、伝送ライン４２上の出力信号に影響しない。
【０１３１】
スイッチの１つのセットによって供給される信号を因子１６でスケーリングすることによって、複数のスイッチの出力を一緒に加えることによって２５６個の出力レベルが用意される。すべてのスイッチは、伝送ライン４２に接続されているように示されている。各スイッチは、抵抗４８、４９によって、それの対応する基準電圧に接続される。抵抗４８と４９との抵抗値の比は、スイッチの各セットによって供給される信号のスケールを決定する。一例では、この比は、整数であり、２のべき乗、例えば１６でよい。抵抗４９の抵抗値は、抵抗４８の抵抗値の約１６倍である。スイッチ４６からの出力信号（４個の最上位ビットに対応）は、スイッチ４７からの出力信号からのそれの約１６倍である。最下位ビット（スイッチ４７からの）の出力抵抗値は、最上位ビットより１６倍大きいため、１つの４ビットＤＡＣから他のものへ流れる電流は、わずかである。従って、定常的な電力消費は、少ない。
【０１３２】
一例では、ＤＡＣ４０全体の出力インピーダンスは、４００Ωのオーダでなければならない。これは、経験から、十分高速の伝送ライン反射のダンピングおよび高速の安定化時間行動を提供することが分かった。安定化時間は、出力抵抗値と負荷容量Ｃｍとで構成される低域通過フィルタに依存する。従って、抵抗４８は、約４００Ωであり、抵抗４９は、約６．４ｋΩであるべきである。
【０１３３】
各スイッチの直列抵抗値は、無視できず、考慮に加えるべきである。これは、スイッチと抵抗の各対の出力に関する合計抵抗値に加わるため、スイッチ４６および４７のそれぞれの出力についての混合比に影響する。可能な最小の直列抵抗値を有するタイプのスイッチを使用するとともに、スイッチは、抵抗４８および４９と同じ１：１６の抵抗値比で整合される。これは、スイッチ４６および４７のチャネル領域の長さ／幅の比を因子１６で変化するように設計することで幾何学的に実行される。
【０１３４】
ＭＯＳＦＥＴのチャネル抵抗値は、チャネル両端の電圧に依存する。図示のように、基準電圧とスイッチとの間に抵抗を配置するようにスイッチおよび抵抗を配置すれば、チャネル電圧は、ほぼ等しくでき、それによって整合性を改善できる。
【０１３５】
一例では、アナログ回路が限られており、また内部で生成される基準電圧や能動部品がないため、ＤＡＣ４０の電力消費は、最小化される。デジタル回路は、スイッチ４６、４７のゲート・ドライバを除いて、低電圧レベルで動作する。
【０１３６】
一例では、ＤＡＣ４０は、零から最大電流まで、２５６個の等間隔のステップで変動する電流範囲の出力を提供する。この電流出力は、各要素におけるコンデンサＣｍを充電する。必要であれば、ＤＡＣの出力とアースとの間にコンデンサＣｍと並列に抵抗を配置することによって電流出力を電圧出力に変換することもできる。
【０１３７】
一例では、伝送ライン上の信号の安定化時間、すなわち信号が要求される値の約０．１％以内に降下するための時間は、７τに等しい。ここで、τは、ＤＡＣ４０の出力抵抗と負荷容量Ｃｍから構成される低域通過フィルタからのステップ応答から導かれる。ステップ応答は、
（数７）
１−ｅ（−ｔ／τ）
であり、
【数８】
2006352128.tif 000010
である。
【０１３８】
当業者には、容易に分かるように、本発明の実施例および／又は実施の形態が各要素で要求されるアナログ電圧を表す８ビット信号を含むデジタル信号に言及する場合、デジタル信号は、実際には、任意の長さのものでよい。デジタル信号が高レベルや低レベルにセットされたものとして説明される場合、容易に理解されるように、それらの任意の値を反転することもできる。明らかなように、本発明の実施例および／又は実施の形態では、露光すべきパターンは、デジタル域で生成してもよいし、その場合は、十分高い更新速度で、配列の個別的に制御可能な要素すべての高精度で定義された状態に変換される必要がある。
【０１３９】
変換チェーンのステップの１つは、デジタル・アナログ変換である。配列要素は、特定の精度（例えば、８ビット）を備えた電圧レベルに関連付けられる静電力で物理的に制御できる。そのような変換に関して、２５６個の区分化されたレベルを持つアナログ電圧を発生できなければならない。本発明の１又は複数の実施の形態は、より高い更新速度がより低い電力消費で達成でき、また外部およびオン・チップの駆動電子回路の複雑さが低い変換技術を提供することを目的としている。１又は複数の実施の形態は、また、より高い信頼性、進歩した機械的および電気的頑丈さをより低い最低のコストで提供することができる。
【０１４０】
特定の実施の形態では、デジタル・アナログ（電圧）変換は、可能な限り変換チェーンの末端にシフトされる。特定の実施の形態では、これは、ＤＡＣをすべての配列要素の下に配置して、低電圧レベルのデジタル信号で動作させることによって（低電力、クロス・トーク、干渉等に関するより優れた性能を与えながら）達成される。
【０１４１】
他の実施の形態では、電力消費を低減し、アナログ信号に関する同期要求を緩和するために、次のパターン露光の間に１つの同じ状態を有する必要のあるすべての配列要素が同時に更新される。これは、限られた数、例えば２５６や１０２４個の状態や、ずっと多い、例えば、約一千万個又はそれ以上の配列要素を有する実施の形態で望ましい。この方法は、新しいオン・チップのＣＭＯＳアーキテクチャを利用することができ、またより具体的には、新しいアドレッシング・アルゴリズムを利用することができる。
【０１４２】
本発明の各種の実施の形態について上で説明したが、それらがほんの一例として提供されたものであって、制限ではないことを理解されるべきである。当業者には、明らかなように、本発明の精神および範囲から外れることなく、形態および詳細における各種変更がなし得る。すなわち、本発明の範囲および展望は、上述の例示的実施の形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義されるべきである。
【０１４３】
概要および要約の節ではなく詳細な説明の節を用いて特許請求の範囲を解釈することを意図していることを理解されよう。概要および要約の節は、発明人（単数又は複数）によって意図される本発明の例示的実施の形態の１又は複数のものを提示するが、すべてのものを提示するわけではなく、従って、本発明および特許請求の範囲を限定することは、決して意図していない。
【図面の簡単な説明】
【０１４４】
【図１】本発明の１つの実施の形態に従うリソグラフィ装置を示す図。
【図２】本発明の１つの実施の形態に従う分散型デジタル・アナログ変換器を示す図。
【図３】本発明の１つの実施の形態に従う電荷コレクタ回路を示す図。
【図４】本発明の１つの実施の形態に従う電荷コレクタ回路の配列を示す図。
【図５】本発明の１つの実施の形態に従い、サンプル・アンド・ホールド回路と組み合わされた図３の電荷コレクタ回路を示す図。
【図６】本発明の１つの実施の形態に従い、単一のランプ状電圧源を使用する要素再プログラミングの原理を示す図。
【図７】本発明の１つの実施の形態に従う、時分割アナログ電圧プログラミング回路を示す図。
【図８】本発明の１つの実施の形態に従う、パルス幅変調アナログ電圧プログラミング回路を示す図。
【図９】本発明の１つの実施の形態に従う、デジタル・アナログ変換器を示す図。
【符号の説明】
【０１４５】
１，２  デジタル・アドレス入力
３  ビット基準電圧入力
４  リセット入力
５  電荷増幅器
６  ＡＮＤゲート
１０  電圧入力
１１  アナログ・スイッチ
１２  ダウン・カウンタ
１３  クロック入力
１４  アドレス入力
１５  デジタル信号入力
１６  ライン
２０  アナログ・スイッチ
２１  ＤＣ電源
２２  ライン
２３  パルス幅変調器
２４  クロック入力
２５  アドレス入力
２６  デジタル信号入力
３０  セル
３１  ローカル制御回路（ＤＡＣ）
３２  アナログ入力
３３  アドレス入力
３４  デジタル制御入力
４０  デジタル・アナログ変換器（ＤＡＣ）
４１，４２  伝送ライン
４３  デジタル入力ライン
４４，４５，４６，４７  スイッチ
４８，４９  抵抗
【図１】
2006352128.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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