(57)【要約】【課題】低消費電力かつ出力応答性に優れたレベルシフト回路を提供する。【解決手段】第２の電源端子Ｔ２と出力部ＯＵＴとの間に抵抗素子Ｒ１が接続され、出力部ＯＵＴと接地端子ＴＧとの間にＮチャネルＭＯＳトランジスタＱ１が接続される。第２の電源端子Ｔ２と出力部ＯＵＴとの間に抵抗素子Ｒ１に並列にＰチャネルＭＯＳトランジスタＱ２が接続される。ＮチャネルＭＯＳトランジスタＱ１のゲート電極は入力部ＩＰに接続され、入力部ＩＰにはインバータＮＯＴ１の出力部が接続される。また、第２の電源端子Ｔ２と入力部ＩＰとの間には、第２の電源端子Ｔ２側から抵抗素子Ｒ２およびキャパシタＣ１が順に直列に接続されており、抵抗素子Ｒ２とキャパシタＣ１との接続ノードにＰチャネルＭＯＳトランジスタＱ２のゲート電極が接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧と接地電圧との間の電圧振幅に相当する入力信号を受けて、前記第１の電源電圧よりも高い第２の電源電圧と前記接地電圧との間の電圧振幅に変換して出力信号として出力するレベルシフト回路であって、
前記入力信号を受ける入力部と、
前記出力信号を出力する出力部と、
前記第２の電源電圧を与える電源端子と前記出力部との間に接続された第１の抵抗素子と、
前記出力部と前記接地端子との間に接続され、制御電極が前記入力部に接続された第１導電型の第１のトランジスタと、
前記電源端子と前記出力部との間に前記第１の抵抗素子に並列に接続された第２導電型の第２のトランジスタと、
前記電源端子と前記入力部との間に順に直列に接続された、第２の抵抗素子およびキャパシタと、を有し、
前記第２のトランジスタのオン抵抗は前記第１の抵抗素子の抵抗値よりも小さい、レベルシフト回路。
【請求項２】
前記第１の抵抗素子の抵抗値は、前記第１および第２のトランジスタのオン抵抗の１０倍ないし１００倍である、請求項１記載のレベルシフト回路。
【請求項３】
前記第１および第２のトランジスタのオン抵抗は、ほぼ等しい、請求項２記載のレベルシフト回路。
【請求項４】
前記第１のトランジスタは、ＮチャネルＭＯＳトランジスタであって、
前記第２のトランジスタは、ＰチャネルＭＯＳトランジスタである、請求項１記載のレベルシフト回路。
【請求項５】
前記第１のトランジスタは、ＮＰＮバイポーラトランジスタであって、
前記第２のトランジスタは、ＰＮＰバイポーラトランジスタである、請求項１記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力信号の電圧振幅を変換するレベルシフト回路に関し、特に、高インピーダンスの容量性負荷に接続されるレベルシフト回路に関する。
【背景技術】
【０００２】
半導体装置内においては、電源電圧および接地電圧と異なるレベルの内部電圧が用いられることがあり、内部電圧を用いる回路と電源電圧を用いる回路との間で信号を授受するにはレベルシフト回路が必要となる。
【０００３】
レベルシフト回路の一例としては特許文献１に挙げられるものがある。
特許文献１の図１には、電源電圧より高い第１の電圧を供給する第１の電源と出力ノードとの間に抵抗素子が接続され、接地電圧よりも低い第２の電圧を供給する第２の電源と出力ノードとの間にＮチャネルＭＯＳトランジスタが接続されて構成されるレベルシフト回路が示され、電源電圧より高い第１の電圧あるいは接地電圧よりも低い第２の電圧を出力可能であることが示されている。
【０００４】
また、特許文献１の図７には、図１における抵抗素子の代わりに、ＮチャネルＭＯＳトランジスタで構成されるブートストラップ型負荷回路を使用することで、出力応答速度を高める構成が開示されている。
【０００５】
【特許文献１】特開２００５−１２３５６号公報（図１、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上説明した特許文献１においては、単一導電型のＭＯＳトランジスタを用いてレベルシフト回路を構成することを目的としており、特許文献１の図７におけるブートストラップ型負荷回路も、ＮチャネルＭＯＳトランジスタのみで構成されている。
【０００７】
しかし、特許文献１の図７におけるブートストラップ型負荷回路では、第１の電圧源と出力ノードとの間にはＮチャネルＭＯＳトランジスタが設けられており、出力ノードがローレベルの場合には上記ＮチャネルＭＯＳトランジスタはオン状態にあり、この場合の消費電力を低減するには、このＮチャネルＭＯＳトランジスタのオン抵抗を大きくする必要があり、出力応答速度を高めるには、逆にオン抵抗を小さくしなければならない。
【０００８】
このため、特許文献１に開示のレベルシフト回路では、低消費電力かつ高速応答の条件を満たすことはできない。
【０００９】
本発明は上記のような問題点を解消するためになされたもので、低消費電力かつ出力応答性に優れたレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る請求項１記載のレベルシフト回路は、第１の電源電圧と接地電圧との間の電圧振幅に相当する入力信号を受けて、前記第１の電源電圧よりも高い第２の電源電圧と前記接地電圧との間の電圧振幅に変換して出力信号として出力するレベルシフト回路であって、前記入力信号を受ける入力部と、前記出力信号を出力する出力部と、前記第２の電源電圧を与える電源端子と前記出力部との間に接続された第１の抵抗素子と、前記出力部と前記接地端子との間に接続され、制御電極が前記入力部に接続された第１導電型の第１のトランジスタと、前記電源端子と前記出力部との間に前記第１の抵抗素子に並列に接続された第２導電型の第２のトランジスタと、前記電源端子と前記入力部との間に順に直列に接続された、第２の抵抗素子およびキャパシタとを有し、前記第２のトランジスタのオン抵抗が前記第１の抵抗素子の抵抗値よりも小さい。
【発明の効果】
【００１１】
本発明に係る請求項１記載のレベルシフト回路によれば、出力電圧を接地電圧レベルから第２の電源電圧レベルまで立ち上げる際には、第１の抵抗素子を介さずに第２のトランジスタを介して電流を流すことができ、第２のトランジスタのオン抵抗は第１の抵抗素子の抵抗値よりも小さいので、出力部の電圧を瞬間的に変化させることができ、優れた出力応答性を得ることができる。また、第１の抵抗素子の抵抗値については、出力部の電圧が接地電圧レベルを維持する期間の消費電力を小さくするように設定することができるので、消費電力を大幅に低減することができる。
【発明を実施するための最良の形態】
【００１２】
＜実施の形態＞
＜Ａ．装置構成＞
本発明に係るレベルシフト回路の実施の形態として、図１にレベルシフト回路１００の構成を示す。
【００１３】
図１に示すようにレベルシフト回路１００は、第１の電源電圧Ｖｄｄ１と接地電圧ＧＮＤとの間の電圧振幅に相当するインバータＮＯＴ１の出力信号を入力信号として受けて、第２の電源電圧Ｖｄｄ２と接地電圧ＧＮＤとの間の電圧振幅に変換するように構成されており、第２の電源端子Ｔ２と出力部ＯＵＴとの間にプルアップ用の抵抗素子Ｒ１（第１の抵抗素子）が接続され、出力部ＯＵＴと接地端子ＴＧとの間にＮチャネルＭＯＳトランジスタＱ１（第１のトランジスタ）が接続されている。
【００１４】
また、第２の電源端子Ｔ２と出力部ＯＵＴとの間に、抵抗素子Ｒ１に並列にＰチャネルＭＯＳトランジスタＱ２（第１のトランジスタ）が接続されている。
【００１５】
そして、ＮチャネルＭＯＳトランジスタＱ１のゲート電極は入力部ＩＰに接続され、入力部ＩＰにはインバータＮＯＴ１の出力部が接続されている。
【００１６】
また、第２の電源端子Ｔ２と入力部ＩＰとの間には、第２の電源端子Ｔ２側から抵抗素子Ｒ２（第２の抵抗素子）およびキャパシタＣ１が順に直列に接続されており、抵抗素子Ｒ２とキャパシタＣ１との接続ノードにＰチャネルＭＯＳトランジスタＱ２のゲート電極が接続されている。
【００１７】
なお、インバータＮＯＴ１の入力部は入力端子ＩＮに接続され、入力端子ＩＮから与えられる入力信号（第１の電源電圧Ｖｄｄ１と接地電圧ＧＮＤとの間の電圧振幅に相当する信号）を反転させて出力する。
【００１８】
＜Ｂ．装置動作＞
次にレベルシフト回路１００の動作について、図１を参照しつつ、図２(ａ)〜(ｆ)に示すタイミングチャートを用いて説明する。なお、図２(ａ)においてはインバータＮＯＴ１の入力信号のタイミングチャートを、図２(ｂ)においてはインバータＮＯＴ１の出力信号のタイミングチャートを、図２(ｃ)においてはＮチャネルＭＯＳトランジスタＱ１のオン、オフのタイミングチャートを、図２(ｄ)においてはＰチャネルＭＯＳトランジスタＱ２のゲート電圧信号のタイミングチャートを、図２(ｅ)においてはＰチャネルＭＯＳトランジスタＱ２のオン、オフのタイミングチャートを、図２(ｆ)においてはレベルシフト回路１００の出力信号のタイミングチャートを示している。なお、図２(ｄ)においてはＰチャネルＭＯＳトランジスタＱ２のしきい値電圧Ｖｔｈについても併せて示している。
【００１９】
＜Ｂ−１．出力信号の立ち上がり動作＞
まず、レベルシフト回路１００の出力信号の立ち上がり動作について説明する。
インバータＮＯＴ１の入力信号が「Ｌｏ」から「Ｈｉ」（接地電圧ＧＮＤから第１の電源電圧Ｖｄｄ１）に変化して（図２(ａ)）、インバータＮＯＴ１の出力信号が「Ｈｉ」から「Ｌｏ」（第１の電源電圧Ｖｄｄ１から接地電圧ＧＮＤ）に変化すると（図２(ｂ)）、そのタイミングでＮチャネルＭＯＳトランジスタＱ１がオフする（図２(ｃ)）。
【００２０】
このとき、キャパシタＣ１には電荷が充電されており、キャパシタＣ１の２つの電極間には（Ｖｄｄ２−Ｖｄｄ１）の電位差が生じているので、キャパシタＣ１の低電位側電極（インバータＮＯＴ１側電極）の電圧が、第１の電源電圧Ｖｄｄ１から接地電圧ＧＮＤに変化すると、その瞬間にＰチャネルＭＯＳトランジスタＱ２のゲート電圧、すなわちキャパシタＣ１の高電位側電極（抵抗素子Ｒ２側電極）の電圧は、第２の電源電圧Ｖｄｄ２から（Ｖｄｄ２−Ｖｄｄ１）に変化する（図２(ｄ)）。
【００２１】
これにより、しきい値電圧Ｖｔｈに達するとＰチャネルＭＯＳトランジスタＱ２がオンして（図２(ｅ)）、レベルシフト回路１００の出力部ＯＵＴの電圧は「Ｌｏ」から「Ｈｉ」（接地電圧ＧＮＤから第２の電源電圧Ｖｄｄ２）に瞬間的に変化する。
【００２２】
その後、抵抗素子Ｒ２の抵抗値と、キャパシタＣ１の容量とで規定される時定数に従って、時間の経過とともに第２の電源端子Ｔ２から抵抗素子Ｒ２を介してキャパシタＣ１に電荷が充電され、キャパシタＣ１の高電位側電極（抵抗素子Ｒ２側電極）の電圧が、しきい値電圧Ｖｔｈより高くなると（図２(ｄ)）、ＰチャネルＭＯＳトランジスタＱ２がオフする（図２(ｅ)）。
【００２３】
なお、ＰチャネルＭＯＳトランジスタＱ２がオンすると、図２(ｄ)に示すように、ＰチャネルＭＯＳトランジスタＱ２のゲート電圧、すなわちキャパシタＣ１の高電位側電極の電圧は瞬間的に（Ｖｄｄ２−Ｖｄｄ１）まで低下するが、これはインバータＮＯＴ１の出力インピーダンスが抵抗Ｒ１に比べて無視できるほど小さくなるようにインバータＮＯＴ１が構成されているためであり、キャパシタＣ１の放電時定数は無視できるほど小さくなり、キャパシタＣ１は瞬間的に放電する。
【００２４】
＜Ｂ−２．出力信号の立ち下がり動作＞
次に、レベルシフト回路１００の出力信号の立ち下がり動作について説明する。
インバータＮＯＴ１の入力信号が「Ｈｉ」から「Ｌｏ」（第１の電源電圧Ｖｄｄ１から接地電圧ＧＮＤ）に変化して（図２(ａ)）、インバータＮＯＴ１の出力信号が「Ｌｏ」から「Ｈｉ」（接地電圧ＧＮＤから第１の電源電圧Ｖｄｄ１）に変化すると（図２(ｂ)）、そのタイミングでＮチャネルＭＯＳトランジスタＱ１がオンする（図２(ｃ)）。
【００２５】
このとき、キャパシタＣ１には電荷が充電されており、キャパシタＣ１の２つの電極間には（Ｖｄｄ２−ＧＮＤ）の電位差が生じているので、キャパシタＣ１の低電位側電極（インバータＮＯＴ１側電極）の電圧が、接地電圧ＧＮＤから第１の電源電圧Ｖｄｄ１に変化すると、その瞬間にＰチャネルＭＯＳトランジスタＱ２のゲート電圧、すなわちキャパシタＣ１の高電位側電極（抵抗素子Ｒ２側電極）の電圧は、第２の電源電圧Ｖｄｄ２から（Ｖｄｄ２＋Ｖｄｄ１）まで瞬間的に増加する（図２(ｄ)）。
【００２６】
なお、ＰチャネルＭＯＳトランジスタＱ２のゲート電圧が増加しても、ＰチャネルＭＯＳトランジスタＱ２はオンせず（図２(ｅ)）、キャパシタＣ１の高電位側電極の電圧は、抵抗素子Ｒ２の抵抗値と、キャパシタＣ１の容量とで規定される時定数に従って、時間の経過とともに低下して、第２の電源電圧Ｖｄｄ２で安定する。
【００２７】
また、ＮチャネルＭＯＳトランジスタＱ１がオンすることで出力部ＯＵＴの電圧は「Ｈｉ」から「Ｌｏ」（第２の電源電圧Ｖｄｄ２から接地電圧ＧＮＤ）に変化する。
【００２８】
＜Ｃ．特徴的作用効果＞
ここで、レベルシフト回路１００の効果をより判りやすく説明するために、まず、ＰチャネルＭＯＳトランジスタＱ２を有しないレベルシフト回路について説明する。
【００２９】
図３に、ＰチャネルＭＯＳトランジスタＱ２を有しないレベルシフト回路９０の構成を示す。
【００３０】
図３に示すように、レベルシフト回路９０は、第２の電源端子Ｔ２と出力部ＯＵＴとの間に抵抗素子Ｒ１が接続され、出力部ＯＵＴと接地端子ＴＧとの間にＮチャネルＭＯＳトランジスタＱ１が接続されて構成され、ＮチャネルＭＯＳトランジスタＱ１のゲート電極は入力部ＩＰに接続されている。なお、その他、図１と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３１】
このような構成を有するレベルシフト回路９０において、インバータＮＯＴ１の出力信号が「Ｈｉ」から「Ｌｏ」に変化すると、そのタイミングでＮチャネルＭＯＳトランジスタＱ１がオフする。
【００３２】
ＮチャネルＭＯＳトランジスタＱ１がオフすると、抵抗素子Ｒ１を通して第２の電源電圧Ｖｄｄ２が出力部ＯＵＴに印加され、出力部ＯＵＴの電圧が「Ｌｏ」から「Ｈｉ」に変化するが、このときに抵抗素子Ｒ１の抵抗値が高いと、「Ｈｉ」に達するまでに時間を要し、出力応答性が低下することとなる。
【００３３】
この場合、抵抗素子Ｒ１の抵抗値を低く設定すれば出力応答性は改善されるが、出力部ＯＵＴの電圧が「Ｌｏ」を維持する場合には、ＮチャネルＭＯＳトランジスタＱ１がオンしているので、第２の電源端子Ｔ２から抵抗素子Ｒ１およびＮチャネルＭＯＳトランジスタＱ１を通って大きな貫通電流が流れ続けることになり、消費電力が増大することになる。
【００３４】
また、出力部ＯＵＴの出力電圧は抵抗素子Ｒ１の抵抗値と、ＮチャネルＭＯＳトランジスタＱ１のオン時あるいはオフ時の抵抗値との比率で決まり、抵抗素子Ｒ１の抵抗値を、ＮチャネルＭＯＳトランジスタＱ１のオン抵抗値よりも大きくしなれば「Ｌｏ」として認識できる電圧に設定できないので、抵抗素子Ｒ１の抵抗値はＮチャネルＭＯＳトランジスタＱ１のオン抵抗値の１０倍程度は大きくする必要がある。
【００３５】
以上の理由から、抵抗素子Ｒ１の抵抗値は、ある程度以上は低減することはできず、また、トレードオフ関係にある出力応答性および消費電力を考慮して決定しなければならず、設定が難しかった。
【００３６】
一方、レベルシフト回路１００においては、出力電圧を「Ｌｏ」から「Ｈｉ」に立ち上げる際には、プルアップ用の抵抗素子Ｒ１を介して電流を流すのではなく、ＰチャネルＭＯＳトランジスタＱ２を介して電流を流すようにしているので、ＰチャネルＭＯＳトランジスタＱ２のオン抵抗を抵抗素子Ｒ１よりも充分に小さくすることで、出力部ＯＵＴの電圧を「Ｌｏ」から「Ｈｉ」に瞬間的に変化させることができる。
【００３７】
ここで、比較のために、図４(ａ)には、レベルシフト回路９０の出力信号波形のタイミングチャートを示し、図４(ｂ)には、レベルシフト回路１００の出力信号波形のタイミングチャートを示す。
【００３８】
図４(ａ)および図４(ｂ)から判るように、レベルシフト回路９０の出力信号は曲線を描いて緩やかに立ち上がるのに対し、レベルシフト回路１００の出力信号は、急峻に立ち上がっており、出力応答性が改善されたことが判る。
【００３９】
なお、レベルシフト回路１００に接続される出力負荷は、インバータのゲート入力などの高インピーダンスの容量性負荷であり、この場合、出力電力としてはインバータを構成するＭＯＳトランジスタのゲートを充電する電力であり、出力部ＯＵＴから流れる電流は小さく、消費電力が少ない。
【００４０】
従って、出力電圧が「Ｈｉ」を維持する期間の消費電力は小さく、出力電圧が「Ｌｏ」を維持する期間の消費電力がレベルシフト回路１００の消費電力の大半を占めることになる。
【００４１】
すなわち、先に説明したように、出力部ＯＵＴの電圧が「Ｌｏ」を維持する場合には、ＮチャネルＭＯＳトランジスタＱ１がオンしているので、第２の電源端子Ｔ２から抵抗素子Ｒ１およびＮチャネルＭＯＳトランジスタＱ１を通って貫通電流が流れ続ける。
【００４２】
しかし、レベルシフト回路１００においては、出力電圧を「Ｌｏ」から「Ｈｉ」に立ち上げる際にはＰチャネルＭＯＳトランジスタＱ２を介して電流を流すので、抵抗素子Ｒ１の抵抗値を高く設定することができ、出力部ＯＵＴの電圧が「Ｌｏ」を維持する期間の消費電力を大幅に低減することができる。
【００４３】
例えば、抵抗素子Ｒ１の抵抗値については、レベルシフト回路９０では１００ｋΩ程度にしか設定できなかったが、レベルシフト回路１００においては１ＭΩ以上に設定することができ、例えば抵抗素子Ｒ１を１ＭΩに設定した場合は、レベルシフト回路１００の消費電力は、レベルシフト回路９０より８０％以上低減することができる。
【００４４】
なお、ＮチャネルＭＯＳトランジスタＱ１は、出力部ＯＵＴの電圧が「Ｈｉ」から「Ｌｏ」に変わる際にオンするので、そのときの応答を瞬間的に行うにはＰチャネルＭＯＳトランジスタＱ２と同程度のオン抵抗に設定することが望ましく、両者のオン抵抗を同じにすることで、出力部ＯＵＴの出力電圧が立ち上がる際にも、立ち下がる際にも高速に応答することができる。
【００４５】
ここで、ＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＱ２のオン抵抗は、例えば１０ｋΩ程度とする。
【００４６】
なお、抵抗素子Ｒ１の抵抗値は上記オン抵抗の１０倍は必要であることは先に説明したが、上述したように上記オン抵抗の１００倍に設定することで、消費電力低減の顕著な効果を得ることができる。従って、抵抗素子Ｒ１の抵抗値としては、ＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＱ２のオン抵抗の１０倍ないし１００倍に設定することが望ましいと言える。もちろん、抵抗素子Ｒ１の抵抗値をさらに高く設定しても良いことは言うまでもない。
【００４７】
以上説明したように、レベルシフト回路１００においては、出力電圧を「Ｌｏ」から「Ｈｉ」に立ち上げる際には、ＰチャネルＭＯＳトランジスタＱ２を介して電流を流すようにしたので、ＰチャネルＭＯＳトランジスタＱ２のオン抵抗を小さくすることで、出力部ＯＵＴの電圧を「Ｌｏ」から「Ｈｉ」に瞬間的に変化させることができ、高速応答を実現できる。
【００４８】
また、プルアップ用の抵抗素子Ｒ１の抵抗値については、出力部ＯＵＴの電圧が「Ｌｏ」を維持する期間の消費電力を小さくすることだけを考慮して設定すれば良いので、抵抗素子Ｒ１の抵抗値をＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＱ２のオン抵抗に比べて高く設定することで、消費電力を大幅に低減することができる。
【００４９】
なお、ＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＱ２を使用することで、レベルシフト回路１００の製造に際しては、ＣＭＯＳプロセスや、バイポーラ−ＣＭＯＳ（Ｂｉ−ＣＭＯＳ）プロセスを適用することができる。
【００５０】
＜Ｄ．変形例＞
以上説明したレベルシフト回路１００の変形例として、図５にレベルシフト回路１００Ａの構成を示す。
【００５１】
図５に示すようにレベルシフト回路１００Ａは、図１に示したレベルシフト回路１００におけるＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＱ２を、それぞれＮＰＮバイポーラトランジスタＱ１１（第１のトランジスタ）およびＰＮＰバイポーラトランジスタＱ１２（第２のトランジスタ）に置き換えた構成を有している。なお、その他、図１に示したレベルシフト回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５２】
次にレベルシフト回路１００Ａの動作について、図５を参照しつつ、図６(ａ)〜(ｆ)に示すタイミングチャートを用いて説明する。なお、図６(ａ)においてはインバータＮＯＴ１の入力信号のタイミングチャートを、図６(ｂ)においてはインバータＮＯＴ１の出力信号のタイミングチャートを、図６(ｃ)においてはＮＰＮバイポーラトランジスタＱ１１のオン、オフのタイミングチャートを、図６(ｄ)においてはＰＮＰバイポーラトランジスタＱ１２のベース電圧信号のタイミングチャートを、図６(ｅ)においてはＰＮＰバイポーラトランジスタＱ１２のオン、オフのタイミングチャートを、図６(ｆ)においてはレベルシフト回路１００Ａの出力信号のタイミングチャートを示している。なお、図６(ｄ)においてはＰＮＰバイポーラトランジスタＱ１２にベース電流が流れ始めるしきい値となるベース-エミッタ間電圧ＶＢＥについても併せて示している。
【００５３】
基本的な動作は図２(ａ)〜(ｆ)を用いて説明したレベルシフト回路１００の動作と同じであり、重複する説明は省略するが、ＮＰＮバイポーラトランジスタＱ１１がオフし、キャパシタＣ１の低電位側電極（インバータＮＯＴ１側電極）の電圧が、第１の電源電圧Ｖｄｄ１から接地電圧ＧＮＤに変化すると、その瞬間にＰＮＰバイポーラトランジスタＱ１２のベース電圧、すなわちキャパシタＣ１の高電位側電極（抵抗素子Ｒ２側電極）の電圧は、第２の電源電圧Ｖｄｄ２から（Ｖｄｄ２−Ｖｄｄ１）に変化しようとする（図６(ｄ)）。
【００５４】
しかし、ＰＮＰバイポーラトランジスタＱ１２に電流が流れ始めるベース-エミッタ間電圧ＶＢＥ（しきい値電圧）に達すると、電圧変化が止まってＰＮＰバイポーラトランジスタＱ１２がオンし（図２(ｅ)）、レベルシフト回路１００の出力部ＯＵＴの電圧は「Ｌｏ」から「Ｈｉ」（接地電圧ＧＮＤから第２の電源電圧Ｖｄｄ２）に瞬間的に変化する。
【００５５】
その後、抵抗素子Ｒ２の抵抗値と、キャパシタＣ１の容量とで規定される時定数に従って、時間の経過とともに第２の電源端子Ｔ２から抵抗素子Ｒ２を介してキャパシタＣ１に電荷が充電され、キャパシタＣ１の高電位側電極（抵抗素子Ｒ２側電極）の電圧が、ＰＮＰバイポーラトランジスタＱ１２のしきい値電圧より高くなると（図６(ｄ)）、ＰＮＰバイポーラトランジスタＱ１２がオフする（図６(ｅ)）。
【００５６】
以上説明したレベルシフト回路１００Ａは、基本的にはレベルシフト回路１００と同様の作用効果を奏し、出力電圧を「Ｌｏ」から「Ｈｉ」に立ち上げる際には、ＰＮＰバイポーラトランジスタＱ１２を介して電流を流すようにしたので、ＰＮＰバイポーラトランジスタＱ１２のオン抵抗を小さくすることで、出力部ＯＵＴの電圧を「Ｌｏ」から「Ｈｉ」に瞬間的に変化させることができ、高速応答を実現できる。
【００５７】
また、プルアップ用の抵抗素子Ｒ１の抵抗値については、出力部ＯＵＴの電圧が「Ｌｏ」を維持する期間の消費電力を小さくすることだけを考慮して設定すれば良いので、抵抗素子Ｒ１の抵抗値を、ＮＰＮバイポーラトランジスタＱ１１およびＰＮＰバイポーラトランジスタＱ１２のオン抵抗に比べて高く設定することで、消費電力を大幅に低減することができる。
【００５８】
また、レベルシフト回路１００におけるＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＱ２の代わりに、それぞれＮＰＮバイポーラトランジスタＱ１１およびＰＮＰバイポーラトランジスタＱ１２を使用することで、応答速度をさらに高めることができる。
【００５９】
なお、レベルシフト回路１００Ａは、バイポーラプロセスを適用して製造することになる。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る実施の形態のレベルシフト回路の構成を示す図である。
【図２】本発明に係る実施の形態のレベルシフト回路の動作を説明するタイミングチャートである。
【図３】本発明に係る実施の形態のレベルシフト回路の比較対象となるレベルシフト回路の構成を示す図である。
【図４】本発明に係る実施の形態のレベルシフト回路の効果を説明するタイミングチャートである。
【図５】本発明に係る実施の形態のレベルシフト回路の変形例の構成を示す図である。
【図６】本発明に係る実施の形態のレベルシフト回路の変形例の動作を説明するタイミングチャートである。
【図１】
2006352502.tif 000003
【図２】
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【図３】
2006352502.tif 000005
【図４】
2006352502.tif 000006
【図５】
2006352502.tif 000007
【図６】
2006352502.tif 000008