(57)【要約】【課題】  発振周波数を外部の切換え信号により変更することで、出荷時でのＩＣテストに要する時間を短縮できる集積回路内蔵発振器を提供する。【解決手段】  コンデンサ充電電流によりタイミングコンデンサを充電し、タイミングコンデンサの充電電圧が基準電圧を超えるとタイミングコンデンサの放電を行い、タイミングコンデンサの充電電圧を発振出力とする集積回路内蔵発振器において、タイミングコンデンサＣ１，Ｃ２の充放電周期を集積回路の外部からの切換え信号ＯＮ／ＯＦＦによって制御して発振周波数を変更する周波数変更手段として、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ２とを備えている。【選択図】  図１
2006352384.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサ充電電流によりタイミングコンデンサを充電し、該タイミングコンデンサの充電電圧が基準電圧を超えると前記タイミングコンデンサの放電を行い、前記タイミングコンデンサの充電電圧を発振出力とする集積回路内蔵発振器において、
前記タイミングコンデンサの充放電周期を集積回路の外部からの切換え信号によって制御して前記発振周波数を変更する周波数変更手段を備えたことを特徴とする集積回路内蔵発振器。
【請求項２】
前記タイミングコンデンサの充電電圧を前記基準電圧と比較するコンパレータを有し、該コンパレータの出力により前記タイミングコンデンサの充放電を制御することを特徴とする請求項１記載の集積回路内蔵発振器。
【請求項３】
前記周波数変更手段は、
前記タイミングコンデンサと電源との間に接続され、互いに並列接続された複数の電流源と、
前記切換え信号によって前記電源と前記複数の電流源の少なくとも１つとの接続を制御する第１のスイッチ回路と、
を備えたことを特徴とする請求項１記載の集積回路内蔵発振器。
【請求項４】
前記第１のスイッチ回路は、前記コンデンサ充電電流が、通常モードでのコンデンサ充電電流と、前記通常モードでのコンデンサ充電電流より２倍以上大きいテストモードでのコンデンサ充電電流に切換え可能であることを特徴とする請求項３記載の集積回路内蔵発振器。
【請求項５】
前記周波数変更手段は、
２つの互いに並列接続されたタイミングコンデンサと、
前記タイミングコンデンサのいずれかひとつへの充電電流経路を前記切換え信号によって接続もしくは切断する第２のスイッチ回路と、
を備えたことを特徴とする請求項１記載の集積回路内蔵発振器。
【請求項６】
前記タイミングコンデンサは、前記第２のスイッチ回路によりその充電電流経路が接続もしくは切断されるものが他方の２倍、あるいはそれ以上の容量値をもつことを特徴とする請求項５記載の集積回路内蔵発振器。
【請求項７】
前記周波数変更手段は、
互いに並列接続された複数の電流源と、
２つの互いに並列接続されたタイミングコンデンサと、
前記切換え信号が第１の所定値であるとき、前記複数の電流源のすべてと電源との間を接続するとともに、前記タイミングコンデンサのいずれかひとつへの充電電流経路を切断するスイッチ回路と、
を備えたことを特徴とする請求項１記載の集積回路内蔵発振器。
【請求項８】
前記切換え信号が第２の所定値であるとき、前記周波数変更手段は、前記複数の電流源の少なくとも１つと電源とを切断するとともに、前記２つの互いに並列接続されたタイミングコンデンサの充電電流経路のすべてを接続することを特徴とする請求項７に記載の集積回路内蔵発振器。
【請求項９】
前記集積回路の出荷に先立って行われる前記集積回路の試験において、前記集積回路にその外部から前記切換え信号を供給することにより、前記発信周波数を一時的に高く変更するようにしたことを特徴とする請求項１記載の集積回路内蔵発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサ充電電流によりタイミングコンデンサを充電し、タイミングコンデンサの充電電圧が基準電圧を超えるとタイミングコンデンサの放電を行い、タイミングコンデンサの充電電圧を発振出力とする集積回路内蔵発振器に関し、とくに外部からの切換え信号によって発振周波数を変化させることのできる集積回路内蔵発振器に関する。
【背景技術】
【０００２】
最近の電源制御用の集積回路は、コスト削減、および省スペース化を進めるために、電源制御装置の周辺回路素子を内部に取り込んだものが要求されている。そこで、従来では集積回路内蔵発振器の外付け部品とされていたタイミングコンデンサ等を、集積回路に内蔵するようになっている。
【０００３】
このような集積回路内蔵発振器は、タイミング抵抗も集積回路に内蔵されてその抵抗値が固定されると、固定した周波数で動作するように構成されていた。
図２は、従来の集積回路に内蔵された発振器を示す回路図である。
【０００４】
この発振器では、オペアンプ１、タイミング抵抗Ｒ１、電流源を構成するＰチャネル型のＭＯＳ（以下ＰＭＯＳとも記す）トランジスタＭＰ１，ＭＰ２、ＰＭＯＳトランジスタＭＰ３およびＮチャネル型のＭＯＳ（以下ＮＭＯＳとも記す）トランジスタＭＮ１により構成されたスイッチング回路、タイミングコンデンサＣ１、コンパレータ２、およびインバータ３により構成されている。コンパレータ２は、基準電圧ＶＲＥＦとタイミングコンデンサＣ１からの鋸歯状波（発振器の第１の発振出力である発振波電圧Ｖｃ）とを比較し、インバータ３を介してその出力によりスイッチング回路を制御するとともに、出力端子ＯＵＴから所定発振周波数の方形波（発振器の第２の発振出力）を出力する。タイミング抵抗Ｒ１はＰＭＯＳトランジスタＭＰ２からタイミングコンデンサＣ１を充電する電流値を定めていて、この発振器の発振周波数を定める。
【０００５】
オペアンプ１は、その反転入力端子（−）がＰＭＯＳトランジスタＭＰ１のドレイン端子に接続され、非反転入力端子（＋）には基準電圧ＶＲＥＦが入力され、反転入力端子と非反転入力端子が仮想短絡されて、ＰＭＯＳトランジスタＭＰ１のドレイン電流Ｉｄ１が（ＶＲＥＦ／Ｒ１）となるようにＰＭＯＳトランジスタＭＰ１のゲート電圧を制御している。ＰＭＯＳトランジスタＭＰ２は、ＰＭＯＳトランジスタＭＰ１と同一形状、同一サイズであって、ＰＭＯＳトランジスタＭＰ１に対してソース端子およびゲート端子がそれぞれ共通接続されカレントミラー回路を構成している。
【０００６】
したがって、ＰＭＯＳトランジスタＭＰ２のゲート電圧Ｖｇｓ２がＰＭＯＳトランジスタＭＰ１のゲート電圧Ｖｇｓ１と同じになって、ＰＭＯＳトランジスタＭＰ２のドレイン電流Ｉｄ２がタイミング抵抗Ｒ１を流れるドレイン電流Ｉｄ１と同じ電流値に制御される。このＰＭＯＳトランジスタＭＰ２のドレイン電流Ｉｄ２は、タイミングコンデンサＣ１に対する充電電流Ｉｃとなるから、タイミングコンデンサＣ１の充電電圧である発振波電圧Ｖｃが上昇する。発振波電圧Ｖｃが基準電圧ＶＲＥＦに達した段階でコンパレータ２の出力が反転して、ＮＭＯＳトランジスタＭＮ１がオン、ＰＭＯＳトランジスタＭＰ３がオフとなり、タイミングコンデンサＣ１が充電状態から放電状態へと切換わる。
【０００７】
また、ＮＭＯＳトランジスタＭＮ１は少なくとも充電電流Ｉｃの数百倍の電流能力をもち、タイミングコンデンサＣ１の充電電圧をほぼ瞬時に０Ｖに落とすことができるため、コンパレータ２の反転入力信号として、上下限電圧が０Ｖ〜ＶＲＥＦの範囲で変動する鋸歯状の発振波形を出力する集積回路内蔵発振器が構成される。
【０００８】
また、この集積回路内蔵発振器の発振周波数ｆは、次式（１）のように設定される。
ｆ＝１／（（Ｃ１／Ｉｄ２）×ＶＲＥＦ）・・・（１）
特許文献１には、集積回路内蔵発振器の一例として、複数の出力チャネルを持つスイッチング電源回路に適用されるソフトスタート回路の発明が記載されている。この発明では、出力チャネルの起動タイミングが異なりソフトスタート信号を共用できない場合においても、それぞれにカウンタ回路を用いて、電源起動をかけてからソフトスタート信号が発生するまでの遅延時間を削減可能である。また、出力チャネルごとの起動タイミングの設定が可能な多チャネル電源回路装置に適用して、ソフトスタート設定端子を一端子にまとめることができ、出力チャネルが増加すればするほど、電源回路の小型化、低コスト化が実現できる。
【０００９】
特許文献２は、同様にチャネルが２個ある集積回路内蔵発振器に適用されるタイマ・ラッチ回路の発明に関するものである。この発明では、短絡異常の検出時間のタイマをコンデンサからカウンタに代えたことによって、外付けコンデンサをコンパレータに接続するための接続端子が不要になり、素子面積の低減が図れる。
【００１０】
これらの２つの発明は、いずれもカウンタ回路を用いて構成されているため、集積回路内蔵発振器の発振周波数によりその動作時間が規定されるようになっている。通常動作時のこれらの動作時間については、ソフトスタート回路では数ｍｓ乃至１０ｍｓ、タイマ・ラッチ回路では１００ｍｓ以上になるよう、内蔵発振器の発振周波数とカウンタ回路の関係が調整されている。
【００１１】
また、特許文献３には、負荷の大きさに応じて（特許文献３の図２に示されるＦＢ端子に入力される信号の大きさにより）ＰＷＭ制御に用いる三角波の発振周波数を変更する電源制御集積回路が開示されている。
【特許文献１】特開２００４−２３９４８号公報（段落番号［０００９］〜［００４２］、図１乃至図３）
【特許文献２】特開平１１−８９２２０号公報（段落番号［００１８］〜［００２９］、図１乃至図３）
【特許文献３】特開２００１−１５７４４６号公報（段落番号［００２２］〜［００５４］、図１乃至図８）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、従来の集積回路内蔵発振器の発振出力を電源制御用のソフトスタート回路やタイマ・ラッチ回路に適用するときは、その動作時間が数ｍｓ〜数１００ｍｓの範囲となるよう集積回路内蔵発振器の発振周波数を設定する必要がある。すると、集積回路の出荷時にＩＣテストを行う場合でも同様の動作時間が必要となってテスト時間が長くなり、スループットが悪化するという問題があった。特許文献３に記載された発振回路は、ＰＷＭ制御専用のものであり、負荷が軽くなるにつれて通常よりさらに周波数を低下させてしまうものであるから、その出力をタイマ回路に適用することはできない。さらに、ＦＢ端子に入力される信号はそもそも電源制御に用いられるものであるから、周波数を変更するためだけの端子としてＦＢ端子を用いることはできない。
【００１３】
本発明はこのような点に鑑みてなされたものであり、発振周波数を外部の切換え信号により変更することで、出荷時でのＩＣテストに要する時間を短縮できる集積回路内蔵発振器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では、上記問題を解決するために、コンデンサ充電電流によりタイミングコンデンサを充電し、該タイミングコンデンサの充電電圧が基準電圧を超えると前記タイミングコンデンサの放電を行い、前記タイミングコンデンサの充電電圧を発振出力とする集積回路内蔵発振器において、前記タイミングコンデンサの充放電周期を集積回路の外部からの切換え信号によって制御して前記発振周波数を変更する周波数変更手段を備えたことを特徴とする集積回路内蔵発振器が提供される。
【発明の効果】
【００１５】
本発明によれば、タイミングコンデンサへの充電電流、あるいはタイミングコンデンサの容量値のいずれか、あるいはそれらの両者を変化させることによって、集積回路の出荷に先立って行われる集積回路の試験における発振周波数を変更するようにしたので、集積回路のテスト時間を短縮してスループットを向上することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照してこの発明の実施の形態について説明する。図１は、実施の形態に係る集積回路内蔵発振器を示す回路図である。なお、図１において、図２と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００１７】
この集積回路内蔵発振器では、２つの互いに並列接続されたタイミングコンデンサＣ１，Ｃ２を備えるとともに、電流源を構成するＰＭＯＳトランジスタＭＰ２に対して、同じ電流供給能力を備えたＰＭＯＳトランジスタＭＰ４が並列接続されている。そして、このＰＭＯＳトランジスタＭＰ４のゲートがＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートとともにオペアンプ１の出力端子と接続されている。すなわち、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＭＰ４はカレントミラー回路を構成している。
【００１８】
また、電源ＶｄｄとＰＭＯＳトランジスタＭＰ４のソース端子との間にはＰＭＯＳトランジスタＭＰ５が、タイミングコンデンサＣ２と接地側基準電圧（ＧＮＤ）との間にはＮＭＯＳトランジスタＭＮ２がそれぞれ設けられている。さらに、これらのＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ２のゲートは、外部からの切換え信号ＯＮ／ＯＦＦが入力される外部端子４とそれぞれ接続されている。
【００１９】
すなわち、図１の発振器はコンパレータ２が基準電圧ＶＲＥＦとタイミングコンデンサＣ１からの鋸歯状波（発振器の第１の発振出力である発振波電圧Ｖｃ）とを比較し、インバータ３を介してその出力によりＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ１からなるスイッチング回路を制御するとともに、出力端子ＯＵＴから所定発振周波数の方形波（発振器の第２の発振出力）を出力する。タイミング抵抗Ｒ１がＰＭＯＳトランジスタＭＰ２，ＭＰ４からの電流Ｉｄ２，Ｉｄ３の大きさを定める発振制御手段となって、タイミングコンデンサＣ１，Ｃ２の充放電による発振の発振周波数ｆを定めている。また、集積回路の外部端子４からの切換え信号ＯＮ／ＯＦＦによって、スイッチ回路を構成するＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ２のゲート電圧を制御して、タイミングコンデンサＣ１，Ｃ２の充放電周期を切換えることができる。このように、図１の集積回路内蔵発振器はその発振周波数ｆを変更できる点で、図２に示す従来回路とは異なっている。
【００２０】
つぎに、上記構成の集積回路内蔵発振器の動作を説明する。
集積回路の通常動作時には、外部端子４にハイ（Ｈ：Ｈｉｇｈ）レベルの切換え信号ＯＮ／ＯＦＦが入力される。これにより、ＰＭＯＳトランジスタＭＰ５がオフ状態となり、ＰＭＯＳトランジスタＭＰ２がオン状態となる。したがって、定電流源としてのＰＭＯＳトランジスタＭＰ４が電源Ｖｄｄから切断されて電流供給能力を失うから、ＰＭＯＳトランジスタＭＰ２のドレイン電流Ｉｄ２だけがＰＭＯＳトランジスタＭＰ３を介して充電電流Ｉｃとなる。また、タイミングコンデンサＣ１，Ｃ２はいずれも電源Ｖｄｄに接続された状態となるから、充電電流Ｉｃは２つのタイミングコンデンサＣ１，Ｃ２を同時に充電し、ＮＭＯＳトランジスタＭＮ１がオンするときに同時に放電する。したがって、このときの発振周波数ｆ１は、以下の式（２）のようになる。
【００２１】
ｆ１＝１／（（（Ｃ１＋Ｃ２）／Ｉｄ２）×ＶＲＥＦ）・・・（２）
電源制御用のソフトスタート回路やタイマ・ラッチ回路に正規の動作を行わせる通常の動作モード（通常動作時）であれば、外部端子４からの切換え信号ＯＮ／ＯＦＦをＨレベルとして、タイミングコンデンサＣ１，Ｃ２を同時に充放電するとともに、ＰＭＯＳトランジスタＭＰ２のドレイン電流Ｉｄ２だけが充電電流Ｉｃとなるようにする。
【００２２】
これに対して、集積回路の出荷時にＩＣテストを行う場合は、通常動作時よりも発振周波数ｆを高くして電源制御用のソフトスタート回路やタイマ・ラッチ回路の動作時間を短縮する必要がある。そこで、外部端子４にロー（Ｌ：Ｌｏｗ）レベルの切換え信号ＯＮ／ＯＦＦを入力して、ＰＭＯＳトランジスタＭＰ５をオン状態とし、ＮＭＯＳトランジスタＭＮ２をオフとする。これにより、タイミングコンデンサＣ２は接地側基準電圧（ＧＮＤ）から切断され、そこには充電電流が流れない。また、このときＰＭＯＳトランジスタＭＰ５はオンとなるから、ドレイン電流Ｉｄ２にＰＭＯＳトランジスタＭＰ４からのドレイン電流Ｉｄ３が加わって流れるため、充電電流Ｉｃは通常の動作モードの２倍になる。
【００２３】
したがって、テストモードでは外部端子４からの切換え信号ＯＮ／ＯＦＦをＬレベルとすることによって、集積回路内蔵発振器の発振周波数ｆ２が以下の式（３）のように変化する。
【００２４】
ｆ２＝１／（（Ｃ１／（Ｉｄ２＋Ｉｄ３））×ＶＲＥＦ）・・・（３）
すなわち、これらの式（２）と式（３）を比較することによって、切換え信号ＯＮ／ＯＦＦをＨレベルからＬレベルに切換えることで変化する発振周波数ｆ１とｆ２との大きさの比は、下記の式（４）のようになる。
【００２５】
ｆ２／ｆ１＝（（Ｉｄ２＋Ｉｄ３）／Ｉｄ２）×（（Ｃ１＋Ｃ２）／Ｃ１）・・・（４）
いま、タイミングコンデンサＣ１，Ｃ２の容量値がＣ１＝Ｃ２であり、ＰＭＯＳトランジスタＭＰ２，ＭＰ４からの電流Ｉｄ２，Ｉｄ３の大きさがＩｄ２＝Ｉｄ３であれば、テスト時の発振周波数ｆ２が通常動作時に較べて４倍の大きさに変化する。
【００２６】
上述した実施の形態では、電流源となるＰＭＯＳトランジスタＭＰ２に対して、同じ電流能力を備えたＰＭＯＳトランジスタＭＰ４をひとつだけ並列接続した。この発明の発振器において、テスト時の発振周波数をさらに大きくするには、たとえばＰＭＯＳトランジスタＭＰ４以外に同じ電流供給能力をもつＰＭＯＳトランジスタを複数、たとえば３つ並列に接続すればよい。これにより、電流供給能力を４倍にすることができる。また、ＰＭＯＳトランジスタＭＰ４より電流供給能力が大きい（ゲート幅が大きい）ＰＭＯＳトランジスタをひとつもしくは複数並列に接続するようにしてもよい。
【００２７】
また、電流能力を４倍にするだけではなく、追加されるタイミングコンデンサＣ２の容量値をタイミングコンデンサＣ１の４倍の大きさとすることによって、上記式（４）が下記の式（５）のようになるから、このテスト時の発振周波数ｆ２を通常動作時の発振周波数に較べて、２０倍の大きさに変化させることができる。
【００２８】
ｆ２／ｆ１＝（（Ｉｄ２＋Ｉｄ２×３）／Ｉｄ２）×（（Ｃ１＋Ｃ１×４）／Ｃ１）
＝（Ｉｄ２×４／Ｉｄ２）×（Ｃ１×５／Ｃ１）＝２０・・・（５）
以上では、この発明の集積回路内蔵発振器について、集積回路の出荷に先立って行われる集積回路の試験の際に発振周波数を一時的に高く変更するものについて説明したが、この発明は、そのような場合だけに限定されるものではない。たとえば、不良解析などのために、通常動作より発振周波数を低くする場合にも適用できるものである。この場合、上述の通常動作時とＩＣテストの関係を、解析時と通常動作時の関係に置き換えればよい。
【００２９】
また、タイミング抵抗Ｒ１は集積回路に内蔵されるものでもよいし、外付けされるものでもよい。
さらに、発振器の第１の発振出力である発振波電圧Ｖｃが鋸歯状波である実施の形態について説明を行ってきたが、本発明はこれに限るものではなく、三角波に対しても適用できるものである。発振器の第１の発振出力である発振波電圧Ｖｃとして三角波を得るためには、ＮＭＯＳトランジスタＭＮ１と接地側基準電圧（ＧＮＤ）の間に１つもしくは複数の電流源を設けるとともに、コンパレータ２をヒステリシスコンパレータとすればよい。また、ＮＭＯＳトランジスタＭＮ１と接地側基準電圧（ＧＮＤ）の間に複数の電流源を設ける場合、そのうちの少なくとも１つを切換え信号ＯＮ／ＯＦＦによってタイミングコンデンサの放電経路から接続したり切断したりするようにすれば、さらに発振周波数の変化を大きくすることができる。
【図面の簡単な説明】
【００３０】
【図１】実施の形態に係る集積回路内蔵発振器を示す回路図である。
【図２】従来の集積回路に内蔵された発振器を示す回路図である。
【符号の説明】
【００３１】
１  オペアンプ
２  コンパレータ
３  インバータ
４  外部端子
Ｃ１，Ｃ２  タイミングコンデンサ
ＭＰ１〜ＭＰ５  Ｐチャネル型のＭＯＳトランジスタ
ＭＮ１，ＭＮ２  Ｎチャネル型のＭＯＳトランジスタ
Ｒ１  タイミング抵抗
【図１】
2006352384.tif 000003
【図２】
2006352384.tif 000004