(57)【要約】【課題】演算処理部の主たるＣＰＵの負担増を抑制し、スペースの増加を抑制し、安価なコストでディジタルフィルタ処理を実現する。【解決手段】系統の計測された電気量情報が入力されるアナログ入力部１、遮断器の接点情報が入力されるディジタル入力部４、上記アナログ入力部１からの出力情報によりリレー動作演算判定する演算処理部８、リレー動作演算判定の結果を含めて遮断器を制御するディジタル出力部３、リレー動作演算判定のための整定値を設定及び又は変更するマンマシンＩ／Ｆ部５を有するディジタル保護継電装置において、上記各部と情報伝送を行う上記演算処理部８のバス機能を受け持つバスコントロール部８１にディジタルフィルタ機能を搭載した。【選択図】図２
2006311761.tif 000002
【特許請求の範囲】
【請求項１】
系統の計測された電気量情報が入力されるアナログ入力部、遮断器の接点情報が入力されるディジタル入力部、上記アナログ入力部からの出力情報によりリレー動作演算判定する演算処理部、リレー動作演算判定の結果を含めて遮断器を制御するディジタル出力部、リレー動作演算判定のための整定値を設定及び又は変更するマンマシンＩ／Ｆ部を有するディジタル保護継電装置において、上記各部と情報伝送を行う上記演算処理部のバス機能を受け持つバスコントロール部にディジタルフィルタ機能を搭載したことを特徴とするディジタル保護継電装置。
【請求項２】
系統の計測された電気量情報が入力されるアナログ入力部、遮断器の接点情報が入力されるディジタル入力部、上記アナログ入力部からの出力情報によりリレー動作演算判定する演算処理部、リレー動作演算判定の結果を含めて遮断器を制御するディジタル出力部、リレー動作演算判定のための整定値を設定及び又は変更するマンマシンＩ／Ｆ部を有するディジタル保護継電装置において、上記各部と情報伝送を行う上記演算処理部のバス機能を受け持つバスコントロール部にディジタルフィルタ機能を搭載すると共に、上記演算処理部のバスコントロール部に相手端と自端の情報伝送機能と情報編集機能を搭載したことを特徴とするディジタル保護継電装置。
【請求項３】
上記演算処理部のバスコントロール部を、機能変更が可能なＦＰＧＡ（Field Programmable Gate Array）のＬＳＩで構成することを特徴とする請求項１又は請求項２記載のディジタル保護継電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力系統内に設置されるディジタル保護継電装置に関するものである。
【背景技術】
【０００２】
従来のディジタル保護継電装置では、内部のシステムバスを中心として、各機能部を枝状に分岐させて、個々の機能を分けて構成しており、この機能部間での情報転送はシステムバス経由とする構成をとっている（例えば、非特許文献１の第２８６頁、図１４．１４参照）。また、主な機能を果す主たるＣＰＵでは、処理方式が固定で分岐処理もないディジタルフィルタ処理を実施している（例えば、非特許文献１の第１１３頁、図５．１４及び第１１３頁の第５行〜第１１４頁の第３行参照）。
【０００３】
従来のディジタル保護継電装置の構成は、非特許文献１の第２８６頁図１４．１４のように構成され、またそのディジタルフィルタ処理は、非特許文献１の第１１３頁図５．１４で示すように、主たるＣＰＵの処理の一部として実施されている。図６は従来のディジタル保護継電装置を示す構成図で、非特許文献１の第２８６頁図１４．１４を補足した図である。図７は従来のディジタル保護継電装置の演算処理部の処理方法を説明する図で、主たるＣＰＵの処理を説明するものである。また、図６では非特許文献１の第２８６頁図１４．１４中の各機能部がシステムバスと連携する部分に、当然具備するバスコントローラ（Ｂ−ＣＮＴ）とバッファ（Ｂｕｆ）を補足している。
【０００４】
従来のディジタル保護継電装置がその機能を果すには、アナログ入力部１において、（計測された電流値，電圧値等を所定比率で変換する）入力変換部からアナログ入力値を得て、演算処理部２において、個別のリレー動作演算判定（保護継電器の動作演算判定）を実施するが、そのリレー動作演算をするまでに、図７のように入力データを取り込み（Ｓ１）、その後にディジタルフィルタ演算（Ｓ２）を実施している。
【０００５】
ここまでの動作を図６と図８を用いて説明する。図８は自端のＡ／Ｄデータ生成からディジタルフィルタ後のデータの退避（セーブ）までの流れを説明する図である。まず、入力変換部よりのアナログ入力値がアナログフィルタ１１によりノイズ等がカットされる。アナログ入力値からサンプルホールド機能１２によりアナログ値をホールドし、マルチプレクサ１３により順次Ａ／Ｄ変換器１４に印加し、ディジタルデータを得る（ここでは、以降Ａ／Ｄデータと呼ぶ）（Ｓ１１）。このＡ／Ｄデータをアナログ入力部１のバッファ１６にセットしておくことにより（Ｓ１２）、演算処理部２のメモリ部２１（のＲＡＭ）に、アナログ入力部１と演算処理部２の両バスコントローラ１５のバス機能によりシステムバス７を経由して転送される（Ｓ１３）。以上は、ハードウェア機能により実施される（図８参照）。
【０００６】
以降は、演算処理部２のＣＰＵ２２の処理、即ちソフトウェアによる処理となる。なお、図６で、２３は演算処理部２の内部バスである。Ａ／Ｄデータの扱いを詳しく示すために、演算処理部２の詳細を図９に示す。上記の演算処理部２に転送されたＡ／Ｄデータは、演算処理部２のＲＡＭ２５に存在する。演算処理部２のＣＰＵ２２はＲＯＭ２４のプログラムに基づいて、ＲＡＭ２５のＡ／Ｄデータ（入力データ）より（Ｓ１）、ディジタルフィルタ処理を実施し（Ｓ２）（Ｓ１４）、この結果を再度ＲＡＭ２５の別領域にディジタルフィルタ後のデータとして格納する（Ｓ１５）。
【０００７】
このディジタルフィルタ後のデータを用いて、以降各個別のリレー要素の動作演算・判定をする（Ｓ３）。さらに、リレー要素の動作演算・判定結果に基づき、タイマ・ロジックシーケンス演算（例えば、時限要素，論理回路等のシーケンス演算）を実施して（Ｓ４）、結果を外部に出力する（Ｓ６）。合わせて自動監視演算（例えば、入力が正常に入力されているか、リレー動作が正常か等を定期的に監視する演算）が実施される（Ｓ５）。又、タイマ・ロジックシーケンス演算の出力は、その結果がデータセーブされ（Ｓ７）、ＲＡＭ２５のテンポラリ退避領域に退避され、さらに、そこから、データセーブ用メモリ２６に、データセーブされたデータの正規退避領域に、過去の履歴（１現象目、２現象目、----、１０現象目）として退避される。
【０００８】
図１０は相手端のシリアルデータからディジタルフィルタ後のデータの退避までの流れを説明する図である。図６と図１０を用いて、相手端のシリアルデータからディジタルフィルタ後のデータの退避までの流れを説明する。相手端からの光信号(optical signal)が電気信号(electrical signal)に変換されて入力される。シリアルーパラレル変換器６４で相手端からのシリアルデータがパラレルデータに変換され、バスコントローラ（Ｂ１−ＣＮＴ）６５から伝送部６の内部バス６６を経由して伝送部６内のメモリ部６１に転送される（Ｓ２１）。ここまではハードウェアによる処理である。
【０００９】
次に伝送部６のメモリ部６１内のデータから相手端Ａ／Ｄデータを抽出して、伝送部６内のバッファ１６に退避させる（Ｓ２２）。ここまでは、伝送部６内のＣＰＵ６２のソフトウェアによる処理である。バッファ１６に退避させておくことにより、演算処理部２のメモリ部２１のＲＡＭ２５に、伝送部６と演算処理部２の両バスコントローラ１５のバス機能によりＡ／Ｄデータとして転送される。以上は、ハードウェア機能により実施される。
【００１０】
以降は、演算処理部２のＣＰＵ２２の処理、即ちソフトウェアによる処理となる。上記の演算処理部２に転送されたＡ／Ｄデータは、演算処理部２のＲＡＭ２５（図９）に存在する。演算処理部２のＣＰＵ２２はＲＯＭ２４のプログラムに基づいて、ＲＡＭ２５のＡ／Ｄデータより、ディジタルフィルタ処理を実施し（Ｓ２４）、この結果を再度ＲＡＭ２５の別領域にディジタルフィルタ後のデータとして格納する（Ｓ２５）。このディジタルフィルタ後の相手端データと上述のディジタルフィルタ後の自端Ａ／Ｄデータを用いて、各個別のリレー要素の動作演算・判定をする。
【００１１】
さらに、リレー要素の動作演算・判定結果に基づき、タイマ・ロジックシーケンス演算を実施して、結果を外部に出力する。タイマ・ロジックシーケンス演算の出力は、その結果がデータセーブされ、ＲＡＭ２５のテンポラリ退避領域に退避され、さらに、そこから、データセーブ用メモリ２６に、データセーブされたデータの正規退避領域に、過去の履歴（１現象目、２現象目、----、１０現象目）として退避される。なお、図６の伝送部６において、６３は伝送部６のパラレルーシリアル変換器６３で、そこより、自端の信号を、相手端に伝送する。尚、図６で説明のない各機能部については後述する。
【００１２】
【非特許文献１】大浦好文  監修、保護リレーシステム工学、電気学会発行、２００２年３月1５日発行
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上のように、演算処理部２のＣＰＵ２２では、リレー要素の動作演算・判定をするまでに、必ずディジタルフィルタ処理を実施するため、入力変換部からの入力数が多い場合は、そのディジタルフィルタ処理時間が多くかかり、別途、演算処理部２を設け、スペースの増加やコストの増加を伴って、ディジタルフィルタ処理を実現しているという問題点があった。
この発明は、上述のような問題点を解消するためになされたもので、入力変換部からの入力数が多い場合にも、演算処理部の主たるＣＰＵの負担増を抑制し、スペースの増加を抑制し、安価なコストでディジタルフィルタ処理を実現することを第１の目的とするものである。
【００１４】
また、自端の情報と相手端の情報により保護継電機能を果すディジタル保護継電装置では、図６に示すとおり、伝送部に係わる部分のハードウェアが多く、小型化の阻害要因となっていた。
この発明は、上述のような問題点を解消するためになされたもので、第１の目的を達成すると共に、伝送部を含めたディジタル保護継電装置を小型化することを第２の目的とするものである。
【課題を解決するための手段】
【００１５】
この発明に係わるディジタル保護継電装置は、系統の計測された電気量情報が入力されるアナログ入力部、遮断器の接点情報が入力されるディジタル入力部、上記アナログ入力部からの出力情報によりリレー動作演算判定する演算処理部、リレー動作演算判定の結果を含めて遮断器を制御するディジタル出力部、リレー動作演算判定のための整定値を設定及び又は変更するマンマシンＩ／Ｆ部を有するディジタル保護継電装置において、上記各部と情報伝送を行う上記演算処理部のバス機能を受け持つバスコントロール部にディジタルフィルタ機能を搭載したものである。
【００１６】
また、この発明に係わるディジタル保護継電装置は、系統の計測された電気量情報が入力されるアナログ入力部、遮断器の接点情報が入力されるディジタル入力部、上記アナログ入力部からの出力情報によりリレー動作演算判定する演算処理部、リレー動作演算判定の結果を含めて遮断器を制御するディジタル出力部、リレー動作演算判定のための整定値を設定及び又は変更するマンマシンＩ／Ｆ部を有するディジタル保護継電装置において、上記各部と情報伝送を行う上記演算処理部のバス機能を受け持つバスコントロール部にディジタルフィルタ機能を搭載すると共に、上記演算処理部のバスコントロール部に相手端と自端の情報伝送機能と情報編集機能を搭載したものである。
【発明の効果】
【００１７】
この発明のディジタル保護継電装置によれば、演算処理部のバス機能を受け持つバスコントロール部にディジタルフィルタ機能を搭載したので、演算処理部の主たるＣＰＵの負担増を抑制し、スペースの増加を抑制し、安価なコストでディジタルフィルタ処理を実現することができる。
【００１８】
また、この発明のディジタル保護継電装置によれば、演算処理部のバス機能を受け持つバスコントロール部にディジタルフィルタ機能を搭載すると共に、上記演算処理部のバスコントロール部に相手端と自端の情報伝送機能と情報編集機能を搭載したので、演算処理部の主たるＣＰＵの負担増を抑制し、スペースの増加を抑制し、安価なコストでディジタルフィルタ処理を実現すると共に、システムバスを通すことなく、伝送部を含めたディジタル保護継電装置を小型化することができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
図１はこの発明の実施の形態１であるディジタル保護継電装置を示す構成図である。図２は図１の演算処理部の構成と動作を説明する図である。図３は演算処理部の主たるＣＰＵの処理方法を説明する図である。なお、図中、従来例と同一符号は、同一又は相当部分を示し、重複する説明を省略することがある。図１において、アナログ入力部１は系統の電気量が計測され、計器用変流器の電流出力あるいは計器用変圧器の電圧出力が入力変換部で変換されて入力され、アナログフィルタ（ＡＦ）１１、サンプルホールド機能（Ｓ／Ｈ）１２、マルチプレクサ（ＭＰＸ）１３、Ａ／Ｄ変換器１４、バッファ（Ｂｕｆ）１６、バスコントローラ（Ｂ−ＣＮＴ）１５を有し、システムバス７に接続される。
【００２０】
ディジタル入力部４は遮断器（ＣＢ）等の接点のＯＮ・ＯＦＦ情報が入力され、ディジタルインプット（Ｄ／Ｉ）４１、バッファ（Ｂｕｆ）１６、バスコントローラ（Ｂ−ＣＮＴ）１５を有し、システムバス７に接続される。演算処理部８は、システムバス７に接続され、バスコントロール部（Ｂ２−ＣＮＴ）８１、ＣＰＵ２２、メモリ部２１を有する。バスコントロール部（Ｂ２−ＣＮＴ）８１は、図２に示すように、ディジタルフィルタ（ＤＦ）８４と、相手端との情報伝送機能と情報編集機能を有する伝送部６８を備えている。伝送部６８は、相手端から伝送された電気信号がシリアルーパラレル変換器（Ｓ／Ｐ）６４でシリアルデータからパラレルデータに変換編集され、相手端Ａ／Ｄデータ８２として取り込まれ、自端Ａ／Ｄデータ８３がパラレルーシリアル変換器（Ｐ／Ｓ）６３でパラレルデータからシリアルデータに変換編集されて電気信号から光信号となって相手端に伝送される。
【００２１】
ディジタル出力部３は、システムバス７に接続され、バスコントローラ（Ｂ−ＣＮＴ）１５、バッファ（Ｂｕｆ）１６、ディジタルアウトプット（Ｄ／Ｏ）３１を有し、演算処理部８のリレー動作演算判定の結果を反映するタイマ・ロジックシーケンス演算の結果でトリップ回路（遮断器）に制御する。マンマシンＩ／Ｆ部５は、タッチパネル等からなる入出力画面（ディスプレイ）を有し、システムバス７に接続され、バスコントローラ（Ｂ−ＣＮＴ）１５、バッファ（Ｂｕｆ）１６、マンマシンＩ／Ｆ５１を有し、リレー動作演算判定のための整定値や変更値が入力される。
【００２２】
自端の入力変換器から入力された電気量が、演算処理部８内のＲＡＭ２５にディジタルフィルタ後のデータとして退避（セーブ）されるまでを、図１、図２、図３と図４を用いて説明する。図４は自端のＡ／Ｄデータ生成からディジタルフィルタ後のデータの退避までの流れを説明する図である。自端の入力変換器から入力された情報は、従来と同様に、Ａ／Ｄデータ（アナログ入力部１の出力情報）（Ｓ４１）としてアナログ入力部１内のバッファ１６に退避される（Ｓ４２）。図２を参照して、次にアナログ入力部１のバッファ１６の内容が、アナログ入力部１のバスコントローラ１５と演算処理部８内のバスコントロール部８１によって、バスコントロール部８１内の自端Ａ／Ｄデータとして、バスコントロール部８１内に取り込まれる（Ｓ４３）。
【００２３】
次に、演算処理部１内のバスコントローラル部８１で、ディジタルフィルタ８４の処理を実施して（Ｓ４４）、この結果をＲＡＭ２５に退避する（Ｓ４５）。ここまでのＳ４１〜Ｓ４５はハードウェアによる処理である。演算処理部１内のバスコントロール部８１は、ＦＰＧＡ（Field Programmable Gate Array）等の詳細機能を変更できるＬＳＩで実現している。ＦＰＧＡはディジタル信号を高速でロジック処理ができ、整定変更の可能なハードウェアである。
【００２４】
従来の演算処理部内のＣＰＵ処理は、図７のＳ１〜Ｓ７に示すように、演算処理部のＣＰＵでディジタルフィルタ処理を実施しなければならないが、図１，図２に示すように構成されたディジタル保護継電装置は、ディジタルフィルタ処理を演算処理部のバスコントロール部８１のディジタルフィルタ８４でハードウェアで実現していることとなり、その演算処理部のＣＰＵのソフトウェア処理はディジタルフィルタ処理の要らない図３の個別リレー要素の動作演算・判定（Ｓ３）、タイマ・ロジックシーケンス（Ｓ４）、自動監視（Ｓ５），出力（Ｓ６），データセーブ（Ｓ７）ようになる。このように、入力数が多い場合にも、演算処理部のＣＰＵの負担増を抑制することが可能となる。従来のように、演算処理部２を、別途さらに設けて実現するものに比較して、スペースの増加を抑制でき、コストの増加を抑制することができる。
【００２５】
実施の形態２．
実施の形態１では自端のＡ／Ｄデータのディジタルフィルタ処理について説明した。実施の形態２では、さらに、相手端のＡ／Ｄデータと自端のＡ／Ｄデータによって保護機能を果すものについて、図２と図５を用いて説明する。図５は相手端のシリアルデータからディジタルフィルタ後のデータの退避までの流れを説明する図である。相手端からの電気信号のシリアルデータを演算処理部８内のバスコントロール部８１に入力する。さらに、このシリアルデータは、シリアル-パラレル変換部６４に直接入力され、パラレルデータに変換編集される。従来のディジタル保護継電装置の機能では、パラレルデータ変換後にさらに編集処理等があるが、その機能をこのバスコントロール部８１で実施する。相手端Ａ／Ｄデータを抽出した後は（Ｓ５１）、自端Ａ／Ｄデータの場合と同様で、バスコントロール部８１内のバス機能によりディジタルフィルタ部４１の処理を実施して（Ｓ５２）、ＲＡＭ２５内のディジタルフィルタ後のデータ領域に転送する（Ｓ５３）。これらのＳ５１〜Ｓ５３はバスコントロール部８１のハードウェアの処理である。
【００２６】
自端と相手端のディジタルフィルタ後のデータがＲＡＭ内に準備できたため、以降はＣＰＵ２２によりリレー動作演算判定（Ｓ３）、タイマ・ロジックシーケンス（Ｓ４）、自動監視（Ｓ５）、出力（Ｓ６）、データセーブ（Ｓ７）が実施される。一方、自端のＡ／Ｄデータは相手端に伝送する必要があるが、実施の形態１ですでに示したように、自端のＡ／Ｄデータはバスコントロール部８１にあるため、これをバスコントロール部８１内のパラレル-シリアル変換部６３を通してシリアルデータに変換編集し、相手端に電気信号から光信号に変換して伝送する。ここでパラレル-シリアル変換する際には、シリアル-パラレル変換する際と同様に、さらに編集処理等があるが、その機能をこのバスコントロール部で実施する。
【００２７】
以上のシリアル-パラレル変換、パラレル-シリアル変換、これに伴う編集・抽出処理はディジタルフィルタを実施している実施の形態１と同じＦＰＧＡ（FieldProgrammable Gate Array）等で実施する。以上により、従来の伝送部機能を演算処理部内のバスコントロール部で実施することにより、相手端との情報伝送機能が必要なディジタル保護継電装置の場合にも、別途ハードウェアを付加することなく、システムバスを通すことなく、伝送部を含めたディジタル保護継電装置を小型化することができる。
【００２８】
実施の形態３．
実施の形態１、実施の形態２では、演算処理部１内のバスコントロール部８１を、ＦＰＧＡ（Field Programmable Gate Array）等の詳細機能を変更できるＬＳＩで実現したため、これに内蔵されるデータのディジタルフィルタ処理や、伝送処理機能を変更でき、自端のみのＡ/Ｄデータで充分はディジタル保護継電装置や、相手端の情報を必要とするディジタル保護継電装置を当該の機能に書き換えて実現できることになる。また、伝送機能の詳細仕様が異なる場合も当該仕様に変更することにより実現が可能となる。そのため、ディジタル保護継電装置の種類によらず統一したハードウェアで構成し、量産化を図ることができる。
【図面の簡単な説明】
【００２９】
【図１】この発明の実施の形態１であるディジタル保護継電装置を示す構成図である。
【図２】図１の演算処理部の構成と動作を説明する図である。
【図３】図１の演算処理部の主たるＣＰＵの処理方法を説明する図である。
【図４】実施の形態１における自端のＡ／Ｄデータ生成からディジタルフィルタ後のデータの退避までの流れを説明する図である。
【図５】実施の形態２における相手端のシリアルデータからディジタルフィルタ後のデータの退避までの流れを説明する図である。
【図６】従来のディジタル保護継電装置を示す構成図である。
【図７】従来のディジタル保護継電装置の演算処理部の処理方法を説明する図である。
【図８】従来における自端のＡ／Ｄデータ生成からディジタルフィルタ後のデータの退避までの流れを説明する図である。
【図９】従来の演算処理部の構成と動作を説明する図である。
【図１０】従来における相手端のシリアルデータからディジタルフィルタ後のデータの退避までの流れを説明する図である。
【符号の説明】
【００３０】
１  アナログ入力部                      ２  演算処理部
３  ディジタル出力部                    ４  ディジタル入力部
５  マンマシンＩ／Ｆ部                  ６  伝送部
７  システムバス                        ８  演算処理部
１１  アナログフィルタ                  １２  サンプルホールド機能
１３  マルチプレクサ                    １４  Ａ/Ｄ変換器
１５  バスコントローラ                  １６  バッファ
２１  メモリ部                          ２２  ＣＰＵ
２３  内部バス                          ２４  ＲＯＭ
２５  ＲＡＭ                            ２６  データセーブ用メモリ
３１  ディジタルアウトプット            ４１  ディジタルインプット
５１  マンマシンＩ／Ｆ                  ６１  メモリ部
６２  ＣＰＵ                            ６３  パラレル-シリアル変換器
６４  シリアルーパラレル変換器          ６５  バスコントローラ
６６  内部バス                          ６８  伝送部
８１  バスコントロール部                ８２  相手端Ａ／Ｄデータ
８３  自端Ａ／Ｄデータ                  ８４  ディジタルフィルタ
【図１】
2006311761.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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