(57)【要約】【課題】  素子分離領域の両側に配置される選択エピタキシャル層の短絡を確実に防止し、かつ選択エピタキシャル層の電気特性を向上させる。【解決手段】  半導体装置は、素子分離領域１と、この素子分離領域１の両側に形成された選択エピタキシャル層２とを備えている。素子分離領域１の先端部をテーパー状あるいはテーパー状に近い形状に加工するため、素子分離領域１の両側に選択エピタキシャル層２を形成したときに、選択エピタキシャル層２の端面に形成されるファセットFSが素子分離領域１の側壁よりも内側に形成され、選択エピタキシャル層２の基板面が長くなる。このため、後工程で選択エピタキシャル層２に不純物イオンを注入したときに、所望の角度で注入される不純物イオン量が多くなり、不純物イオン領域のプロファイルを所望の値に設定でき、トランジスタの特性がよくなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されるトレンチ内に内壁に近い側と中央側とでエッチングレートの異なる絶縁膜を成膜して形成される素子分離領域と、
前記素子分離領域の両側に形成される選択エピタキシャル層と、を備え、
前記素子分離領域は、テーパー状または先端に近い側ほど幅が狭くなる階段状の先端部を有することを特徴とする半導体装置。
【請求項２】
前記選択エピタキシャル層は、基板面から傾斜した角度で前記素子分離領域に接するファセットを有し、
前記ファセットは、前記素子分離領域の基端部の側壁よりも内側に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、HDP-TEOS（高純度テトラエチルオルトシリケート）を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上の素子分離領域の形成箇所にトレンチを形成する工程と、
前記トレンチの内部を含んで基板上面に、前記トレンチの内壁に近い側と中央側とでエッチングレートの異なる絶縁膜を形成する工程と、
CMP（化学機械研磨）およびエッチング処理により前記絶縁層の一部を除去し、テーパー状または先端に近い側ほど幅が狭くなる階段状の先端部を有する前記素子分離領域を形成する工程と、
前記素子分離領域の両側にシリコンをエピタキシャル成長させて選択エピタキシャル層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記素子分離領域は、前記トレンチの内壁に近い側ほど、高い温度で成膜された前記絶縁領域を有することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択エピタキシャル層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
SOI（Silicon On Insulator）基板上にトランジスタを作製する際、短チャネル効果を避けるために、トランジスタの接合領域を基板表面から浅い位置に形成する必要があり、必然的にトランジスタのソースやドレインの厚さが薄くなる。このため、ソースやドレインの寄生抵抗が大きくなって、トランジスタの消費電力が増えるという問題がある。
【０００３】
このような問題を避けるために、ソースとドレインに選択的にエピタキシャル層を形成するエレベーテッド・ソース／ドレイン（Elevated source/drain）構造が提案されている（特許文献１，２参照）。エピタキシャル層は、厚み方向とほぼ同じ量だけ横方向にも成長するため、隣接素子との間隔がエピタキシャル層の膜厚の約２倍以上離れていないと、隣接する２つの素子のエピタキシャル層同士が短絡してしまう。
【０００４】
この種の短絡を回避するための一つの方策として、選択エピタキシャル層の横方向の成長を抑制することが考えられるが、現在の技術では、横方向の成長のみを精度良く抑制する具体的な手法は知られていない。
【０００５】
隣接素子との間の素子分離領域を基板表面からできるだけ高く形成すれば、素子分離領域の両側に位置する選択エピタキシャル層同士の短絡を防止できるが、素子分離領域と接する選択エピタキシャル層内にファセットと呼ばれる結晶面が形成されるため、選択エピタキシャル層に所定の電圧を印加しても、所望の電流が流れなくなる。
【特許文献１】特開2002-43407公報
【特許文献２】特開2004-207680公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、素子分離領域の両側に配置される選択エピタキシャル層の短絡を確実に防止し、かつ選択エピタキシャル層の電気特性を向上させることができる半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板上に形成されるトレンチ内に内壁に近い側と中央側とでエッチングレートの異なる絶縁膜を成膜して形成される素子分離領域と、前記素子分離領域の両側に形成される選択エピタキシャル層と、を備え、前記素子分離領域は、テーパー状または先端に近い側ほど幅が狭くなる階段状の先端部を有することを特徴とする半導体装置を提供する。
【発明の効果】
【０００８】
本発明によれば、素子分離領域の両側に配置される選択エピタキシャル層の短絡を確実に防止できるとともに、選択エピタキシャル層の電気特性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１０】
図１は本発明の一実施形態に係る半導体装置の断面構造を示す断面図である。図１の半導体装置は、素子分離領域１と、この素子分離領域１の両側に形成された選択エピタキシャル層２とを備えている。選択エピタキシャル層２は、例えばシリコン基板３やSOI基板上に形成されている。選択エピタキシャル層２には、後述するようにトランジスタが形成される。
【００１１】
素子分離領域１は、その先端部１ａがテーパー状に加工されている。選択エピタキシャル層２は、素子分離領域１と接する側で斜めに傾斜した端面であるファセットFSを有し、このファセットFSの先端部は素子分離領域１の先端部１ａと接している。
【００１２】
また、選択エピタキシャル層２のファセットFSの基端部間の距離ｗ１は、素子分離領域１の基端部の幅ｗ２よりも狭く形成されている。これにより、ファセットFSの基端部は、素子分離領域１の基端部の側壁よりも内側に配置されるようになる。これはすなわち、選択エピタキシャル層２の基板面に平行な面がより広くなることを意味する。したがって、後工程で不純物イオンを注入する際に、所望の角度で不純物イオンを注入できる領域がより広くなり、所望のプロファイルを持った不純物分布を得ることができ、トランジスタの特性のばらつきを低減できる。
【００１３】
図２は図１の比較例を示す断面図であり、素子分離領域１がテーパー状に加工されていない例を示している。図２の場合、素子分離領域１の外側に選択エピタキシャル層２のファセットFSが形成される。このため、ファセットFSの基端部間の距離ｗ１'＞ｗ２となる。このため、図２では、後工程で不純物イオンを注入する際、所望の角度で注入される領域が図１よりも狭くなり、トランジスタの特性にばらつきが生じやすくなる。
【００１４】
図３〜図７は本実施形態に係る半導体装置の製造工程を示す断面図である。まず、図２に示すように、シリコン基板３上に、素子分離領域１を形成するためにトレンチ４を形成する。トレンチ４の深さは例えば0.2μm〜0.4μm、トレンチ４の幅は例えば40nm〜10μmである。
【００１５】
次に、トレンチ４内にHDP-TEOS（高純度テトラエチルオルトシリケート）膜５を充填する。このとき、シリコン基板３を載置するステージに供給するヘリウム（He）の圧力を調整し、基板温度を成膜中に変化させて、トレンチ４内に形成されるHDP-TEOS膜５のエッチング耐性を徐々に変化させる。
【００１６】
図８はHeの供給圧力と基板温度との相関関係を示す図である。図示のように、Heの供給圧力を４〜10Torrの範囲で変化させることにより、基板温度を300〜500℃の範囲で変化させることができる。
【００１７】
これにより、HDP-TEOS膜５のウェットエッチング耐性を変化させることができる。図９はHDP-TEOS膜５を成膜する際の基板温度とエッチングレートとの関係を示す図である。図９は、HDP-TEOS膜５をフッ酸とフッ化アンモニウムの混合液でエッチングした場合のエッチングレートの基板温度依存性を示している。基板温度を270〜610℃の範囲で変化させることにより、エッチングレートを1400〜3100オングストローム(10-10ｍ)/minへと変化させることができる。
【００１８】
このように、基板温度によりエッチングレートが変化する理由は、成膜温度を低温化すると、酸化膜の密度が疎になり、エッチングレートが上昇するためである。
【００１９】
上記の手法で成膜したHDP-TEOS膜５は、トレンチ４の外側ではエッチングされにくく、トレンチ４の中心付近ではエッチングされやすくなる。
【００２０】
図５は図４のトレンチ４付近（点線部）を拡大した図である。図５では、基板温度を500℃、400℃および300℃に変えてHDP-TEOS膜５を成膜した例を示している。図５の第１のHDP-TEOS膜１１は500℃で成膜した領域、第２のHDP-TEOS膜１２は400℃で成膜した領域、第３のHDP-TEOS膜１３は300℃で成膜した領域を示している。
【００２１】
次に、成膜したHDP-TEOS膜５を研磨する。ここでは、最初にCMP（化学機械研磨）による研磨を行い、その後に化学的なエッチングを行う。より具体的には、研磨液には、酸化セリウム（CeO2）、水および界面活性剤の混合溶液を用い、シリコン酸化膜をエッチングする作用のあるフッ酸とフッ化アンモニウムの混合溶液を添加したものを用いる。
【００２２】
研磨布の押し付け圧力は300gf/cm2〜500gf/cm2、回転数は50〜100rpmとする。HDP-TEOS膜５をエッチングする作用のある溶液は、研磨の初期〜中期でのみ添加するのが望ましい。
【００２３】
このような研磨とエッチングを行うと、異なる温度で形成されたHDP-TEOS膜５のエッチング量が場所によって変化し、素子分離領域１の先端部は、図６に示すようにテーパー状に近い形状になる。図６では、素子分離領域１の先端部が階段状に形成される例を示しているが、HDP-TEOS膜５を形成する際に細かく基板温度を制御することにより、図１０のようなテーパー状の形状が得られる。
【００２４】
図１０において、素子分離領域１の肩部から先端までの距離ｈは０〜100nm、素子分離領域１の斜面とシリコン基板３表面のなす角度αは０〜90°の範囲で調整することができる。
【００２５】
次に、図７に示すように、ゲート酸化膜１４、ゲート電極１５およびゲート電極保護側壁１６をSiN等で形成し、その後にシリコン基板３表面を露出させる。
【００２６】
実際には、素子分離領域１の先端部１ａは、図１０のような完全なテーパー状ではなく、図６に示すように、階段状になることが多い。
【００２７】
次に、露出したシリコン基板３の表面に、シリコンを選択的にエピタキシャル成長させ、選択エピタキシャル層２を形成する。より具体的には、ジクロルシランを300〜500sccm、塩酸を100〜300sccm、チャンバー圧力を10〜50Torr、基板温度を700〜900℃に制御し、20〜50nmの膜厚で選択エピタキシャル層２を形成する。選択エピタキシャル層２の成膜速度は５〜60nm/minである。
【００２８】
その後の工程により、選択エピタキシャル層２には不純物イオンが注入され、トランジスタのソースおよびドレインを形成される。
【００２９】
図７では省略しているが、選択エピタキシャル層２の端面（すなわち、素子分離領域１に接する面）には、図１に示すように傾斜したファセットFSが形成される。このファセットFSは主に、(111)シリコン面で形成され、基板面である(100)シリコン面とのなす角度は例えば54.7°に設定される。
【００３０】
図１１は素子分離領域１の先端部１ａの傾斜角度αを種々変化させた場合における素子分離領域１の幅ｗ２と素子分離領域１の両側に配置された選択エピタキシャル層２が短絡する最小膜厚との相関関係を示す図である。図１１には、３通りの傾斜角度α＝30°、45°、60°についての上記相関関係が図示されている。
【００３１】
素子分離領域１の先端部１ａの傾斜角度が大きくなるほど、図１０に示す距離ｈが長くなるため、短絡を起こすまでの選択エピタキシャル層２の膜厚が厚くなる。このため、傾斜角度は大きい方が望ましいことがわかる。傾斜角度α＝30°、45°、60°の場合の選択エピタキシャル層２の最小膜厚をα＝０°の場合の最小膜厚と比較すると、それぞれ1.41倍、1.71倍、2.23倍の膜厚まで許容されることがわかる。いずれの場合も、ファセットFSの基端部は素子分離領域１の基端部の側壁よりも内側に位置している。
【００３２】
一方、傾斜角度が大きくなりすぎると、図２に示すように、素子分離領域１の外側にファセットFSが広がり、不純物イオンの注入領域のプロファイルが劣化する。
【００３３】
このように、本実施形態では、素子分離領域１の両側に選択エピタキシャル層２が配置された半導体装置を形成する際、素子分離領域１の先端部をテーパー状あるいはテーパー状に近い形状に加工するため、素子分離領域１の両側に選択エピタキシャル層２を形成したときに、選択エピタキシャル層２の端面に形成されるファセットFSが素子分離領域１の側壁よりも内側に形成され、選択エピタキシャル層２の基板面が長くなる。このため、後工程で選択エピタキシャル層２に不純物イオンを注入したときに、所望の角度で注入される不純物イオン量が多くなり、不純物イオン領域のプロファイルを所望の値に設定でき、トランジスタの特性がよくなる。
【００３４】
（第２の実施形態）
上述した第１の実施形態では、トレンチ４内に単一の酸化膜を形成する例を説明したが、トレンチ４内に互いに異なる材料からなる複数の絶縁膜を形成してもよい。絶縁膜の種類は問わず、例えば、異なる種類の複数の酸化膜や、異なる種類の複数の窒化膜や、窒化膜と酸化膜の組み合わせでもよい。
【００３５】
このような複数の絶縁膜をトレンチ４に形成する際、トレンチ４に近い側ほど、エッチングレートの低い絶縁膜を形成する必要がある。これにより、トレンチ４内に絶縁膜を形成した後にCMPと化学エッチングを行う際に、エッチングレートの差を利用して、図６のような形状の素子分離領域１を形成することができる。
【００３６】
以下、第２の実施形態に係る半導体装置の製造工程を順に説明する。なお、製造工程図は図３〜図６と同様のため、以下では、図３〜図６を参照しながら説明する。まず、シリコン基板３上に、深さ0.2〜0.4μmのトレンチ４を形成する。トレンチ４の幅は40nm〜10μmとする。
【００３７】
次に、シリコン基板３の表面とトレンチ４の内壁面にHTO膜を５nm〜２μm形成する。HTO膜は、シリコン基板３上に700〜800℃でSiH2Cl2／N2Oをそれぞれ200〜400sccm供給して反応させて形成される。成膜温度やガスの供給量を変えることで、膜密度を変化させることができ、これにより、エッチングレートが変化する。
【００３８】
次に、HTO膜の表面に、第１の実施形態と同様の成膜条件でHDP-TEOS膜を形成する。
【００３９】
次に、トレンチ４内部に液体状のポリシラザン（Polisilazan）を塗布し、トレンチ４を完全に充填する。その後、200〜500℃の水蒸気雰囲気下でアニール処理を行い、ポリシラザンのデンシファイ処理を行う。ここで、デンシファイ処理とは、熱処理を行って液体状のポリシラザンを硬化させる処理である。熱処理の際の温度により、膜の密度を変えることができ、これにより、エッチングレートを可変制御することができる。
【００４０】
上記の手順でトレンチ４内に作製された酸化膜の希HFによるエッチングレートは、HTO＜HDP-TEOS＜PSZの順である。
【００４１】
次に、基板表面の酸化膜を研磨する。研磨は、第１の実施形態と同様に、CMPと化学的研磨を組み合わせて行う。CMPは研磨工程の初期から中期で行う。研磨液には、酸化セリウム（CeO2）、水および界面活性剤の混合溶液を用いる。また、シリコン酸化膜をエッチングする作用のあるフッ酸とフッ化アンモニウムの混合溶液を添加したものを用いる。研磨布の押し付け圧力は、300gf/cm2〜500gf/cm2、回転数は50〜100rpmである。
【００４２】
上記の研磨工程によりエッチングを行うと、素子分離領域１の先端部１ａは図６のような階段状になる。より具体的には、素子分離領域１の肩部から先端までの距離ｈは０〜100nm、素子分離領域１の先端部１ａの傾斜角度αは０〜90℃に調整することができる。
【００４３】
その後は、第１の実施形態と同様に、ゲート酸化膜１４、ゲート電極１５およびゲート電極保護側壁１６をSiN等で作製し、その後にシリコン基板３の表面を露出させる。そして、露出したシリコン基板３の表面にエピタキシャル層を選択的に成長させる。
【００４４】
第２の実施形態においても、図１１と同様の特性が得られ、素子分離領域１の先端部１ａの傾斜角度が大きいほど、選択エピタキシャル層２の膜厚を厚くすることができる。
【００４５】
このように、第２の実施形態では、トレンチ４内にエッチングレートが互いに異なる複数の絶縁膜を形成するため、研磨工程でエッチングを行ったときに、素子分離領域１の先端部１ａを階段状にすることができる。したがって、素子分離領域１の両側に形成される選択エピタキシャル層２のファセットが素子分離領域１の側壁よりも内側に形成され、その分、素子分離領域１の基板面が長くなり、トランジスタの特性がよくなる。
【００４６】
上述した第２の実施形態では、トレンチ４内に互いに異なる材料からなる酸化膜を形成する例を説明したが、トレンチ４内に互いに異なる材料からなる窒化膜を形成してもよいし、窒化膜と酸化膜の双方をトレンチ４内に形成してもよい。いずれの場合も、トレンチ４の内壁に近いほどエッチングレートが遅い材料を成膜することで、図６のような形状の素子分離領域１を形成することができる。
【００４７】
上述した各実施形態では、トレンチ４にHDP-TEOS膜１１〜１３を成膜する際、He供給圧力を変化させて基板温度を変えることにより、HDP-TEOS膜１１〜１３のエッチング耐性を変化させたが、成膜時のガス流量、チャンバー圧力、プラズマパワー、プラズマの引き込みパワー等を調整することによりエッチング耐性を変化させてもよい。
【００４８】
なお、エッチング耐性は、例えば膜の密度、膜の組成または膜の組成比などを部分的に異ならせることによっても変化させることができる。
【００４９】
上述した各実施形態では、シリコン基板３上に素子分離領域１と選択エピタキシャル層２を形成する例を説明したが、シリコン基板３の代わりにSOI基板を用いてもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係る半導体装置の断面構造を示す断面図。
【図２】図１の比較例を示す断面図。
【図３】本実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】Heの供給圧力と基板温度との相関関係を示す図。
【図９】HDP-TEOS膜５をフッ酸とフッ化アンモニウムの混合液でエッチングした場合のエッチングレートの基板温度依存性を示す図。
【図１０】素子分離領域の先端部の形状を示す図。
【図１１】素子分離領域１の先端部１ａの傾斜角度αを種々変化させた場合における素子分離領域１の幅ｗ２と素子分離領域１の両側に配置された選択エピタキシャル層２が短絡する最小膜厚との相関関係を示す図。
【符号の説明】
【００５１】
１  素子分離領域
２  選択エピタキシャル層
３  シリコン基板
４  トレンチ
５  HDP-TEOS膜
１１  第１のHDP-TEOS膜
１２  第２のHDP-TEOS膜
１３  第３のHDP-TEOS膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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