(57)【要約】【課題】  素子数を削減してレイアウト面積を縮小させることができると共に、高速動作が可能なスルーレート機能を有する出力バッファ回路を提供する。【解決手段】  出力バッファ回路１０は、それぞれバイアス電圧ＶＲＰ、ＶＲＮが供給される定電流回路４、５と、定電流回路４、５に流れる定電流のそれぞれＭ及びＮ倍の電流を流す出力用Ｐｃｈ及びＮｃｈＭＯＳトランジスタＰ１、Ｎ１と、それぞれドレインが出力トランジスタＰ１、Ｎ１のゲートに接続され、入力信号に応じて出力トランジスタＰ１、Ｎ１の一方をオンし他方をオフするスイッチトランジスタＰ３、Ｎ３とを有する。定電流回路４、５は、それぞれ、ゲートにバイアス電圧ＶＲＰ、ＶＲＮが供給され定電流を設定する定電流設定用トランジスタＮ４、Ｐ４と、このＮ４、Ｐ４に直列に接続され、入力信号に応じてオフすることで定電流を遮断するスイッチトランジスタＮ５、Ｐ５を有する。【選択図】  図１
2006352726.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の出力トランジスタと、
それぞれ前記第１及び第２の出力トランジスタとカレントミラーを構成する第１及び第２のミラートランジスタと、
それぞれ前記第１及び第２のミラートランジスタに流れる定電流を設定する第１及び第２の定電流設定用トランジスタと、
それぞれ前記第１及び第２の定電流設定用トランジスタに直列に接続され、前記定電流のオン・オフを制御する第３及び第４のスイッチトランジスタと、
それぞれ一端が前記第１及び第２の出力トランジスタの制御端子に接続され、当該第１及び第２の出力トランジスタのオン・オフを制御する第１及び第２のスイッチトランジスタとを有する出力バッファ回路。
【請求項２】
前記第１及び第２の定電流設定用トランジスタの制御端子にはバイアス電圧が印加される
ことを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
前記第１及び第２のスイッチトランジスタは、入力端子に接続され、当該入力端子から入力される入力信号に応じてオン・オフすることで、前記第１及び第２の出力トランジスタをオン・オフする
ことを特徴とする請求項１又は２記載の出力バッファ回路。
【請求項４】
前記第３及び第４のスイッチトランジスタの制御端子は、入力端子に直接接続され、当該入力端子から入力される入力信号に応じてオン・オフすることで、前記定電流をオン・オフする
ことを特徴とする請求項１又は２記載の出力バッファ回路。
【請求項５】
バイアス電圧が供給される第１及び第２の定電流回路と、
前記第１及び第２の定電流回路に接続され、前記第１及び第２の定電流回路に流れる定電流のそれぞれＭ及びＮ倍の電流を流す第１及び第２の出力トランジスタと、
一端がそれぞれ電源及び接地に接続され他端がそれぞれ前記第１及び第２の出力トランジスタの制御端子に接続され、その制御端子に入力される入力信号に応じて前記第１及び第２の出力トランジスタの一方をオンし他方をオフする第１及び第２のスイッチトランジスタとを有し、
前記第１及び第２の定電流回路は、
それぞれ前記第１及び第２の出力トランジスタとカレントミラーを構成する第１及び第２のミラートランジスタと、
それぞれ前記第１及び第２のミラートランジスタに直列に接続され、前記入力信号に応じてオフすることで前記定電流のオン・オフを制御する第３及び第４のスイッチトランジスタと、
それぞれ前記第３及び第４のスイッチトランジスタに直列に接続されると共に前記定電流を設定する第１及び第２の定電流設定用トランジスタとを備える出力バッファ回路。
【請求項６】
前記第１及び第２の定電流設定用トランジスタは、その制御端子にバイアス電圧が印加される
ことを特徴とする請求項５記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大きな負荷容量を駆動できる出力バッファ回路において、負荷容量の大きさに依存せず、立ち上がり時間／立ち下がり時間を一定の値に制御できるスルーレート出力バッファ回路に関する。
【背景技術】
【０００２】
大きな負荷容量を駆動することができる出力バッファ回路においては、当然大きな出力電流を流すことができるように出力ＭＯＳトランジスタサイズを大きくしている。このため、スルーレート機能を持たないような一般のバッファ回路を使用して、比較的小さな負荷容量を駆動する場合には、次のような課題が生じる。図３（ａ）及び図３（ｂ）は、それぞれ通常の出力バッファ回路及びスルーレート出力バッファ回路の出力電圧の違いを示す図である。
【０００３】
図３（ａ）に示すように、通常の出力バッファ回路の出力電圧波形は、立ち上がり時間（rise time：Ｔｒ）／立ち下がり時間（fall time：Ｔｆ）が速くなり、オーバーシュート／アンダーシュート及びリンギング等のノイズを発生させるため、次段のＩＣ（integrated circuit）及びＬＳＩ（large-scale integration）の誤動作を招くだけでなく、最悪の場合には破壊させる恐れがあり、このノイズ発生を低減又は抑制させることが重要な課題となる。
【０００４】
そこで、次段のＩＣ又はＬＳＩの負荷容量が小さな場合でも、図３（ｂ）に示すように、立ち上がり時間（Ｔｒ）／立ち下がり時間（Ｔｆ）の速さを一定に制御して、出力波形のオーバーシュート／アンダーシュート及びリンギング等のノイズ発生を低減又は抑制するためにスルーレート機能をもたせる必要がある。
【０００５】
図２は、従来のスルーレート機能を有する出力バッファ回路を示す回路図である（例えば、特許文献１参照）。図２に示すように、出力バッファ回路１００において、出力負荷容量ＣＬを駆動する出力段は、ＰｃｈＭＯＳトランジスタＰ１１とＮｃｈＭＯＳトランジスタＮ１１のＣＭＯＳ構成になっており、これらの出力ＭＯＳトランジスタＰ１１、Ｎ１１の電流を制限して一定電流が流れるように調整し、出力電圧波形に発生するオーバーシュート／アンダーシュート及びリンギング等のノイズを低減又は抑制するスルーレート機能を有する。１０４は、出力段のＰｃｈＭＯＳトランジスタＰ１１の電流ＩＰ１１を一定値に保持する機能を有する定電流回路である。一方、１０５は出力段ＮｃｈＭＯＳトランジスタＮ１１の電流ＩＮ１１を一定値に保持する機能を有する定電流回路である。
【０００６】
定電流回路１０４は、電流源となるＮｃｈＭＯＳトランジスタＮ１４と、このＮｃｈＭＯＳトランジスタＮ１４に流れる電流をドレイン電流とするＰｃｈＭＯＳトランジスタＰ１２とを有する。このＰｃｈＭＯＳトランジスタＰ１２によって出力段のＰｃｈＭＯＳトランジスタＰ１１のソース・ドレイン電流が制御される。電流源のＮｃｈＭＯＳトランジスタＮ１４は、ソースがＧＮＤに接続され、ゲートにバイアス電圧ＶＲＰが与えられている。このバイアス電圧ＶＲＰは、入力端子１０１に接続され電源電圧ＶＤＤをバイアス電圧ＶＲＰに変換する機能を有するバッファ回路１０２から与えられる。
【０００７】
ＰｃｈＭＯＳトランジスタＰ１２は、ドレインとゲートとが短絡されて電流源ＮｃｈＭＯＳトランジスタＮ１４のドレインに接続されており、ソースがＶＤＤに接続されている。また、出力段のＰｃｈＭＯＳトランジスタＰ１１は、ソースがＰｃｈＭＯＳトランジスタＰ１２のソースと共通にＶＤＤに接続され、ドレインが出力端子１０６に接続され、ゲートがＰｃｈＭＯＳトランジスタＰ１２のゲートに接続されている。
【０００８】
定電流回路１０５は、電流源となるＰｃｈＭＯＳトランジスタＰ１４と、このＰｃｈＭＯＳトランジスタＰ１４に流れる電流をドレイン電流とするＮｃｈＭＯＳトランジスタＮ１２とを有する。このＮｃｈＭＯＳトランジスタＮ１２によって出力段のＮｃｈＭＯＳトランジスタＮ１１のソース・ドレイン電流が制御される。電流源のＰｃｈＭＯＳトランジスタＰ１４は、ソースがＶＤＤに接続され、ゲートにバイアス電圧ＶＲＮが与えられている。バイアス電圧ＶＲＮは、入力端子１０１に接続され接地電位ＧＮＤをバイアス電圧ＶＲＮに変換する機能を有するバッファ回路１０３から与えられる。
【０００９】
ＮｃｈＭＯＳトランジスタＮ１２は、ドレインとゲートとが短絡されて電流源のＰｃｈＭＯＳトランジスタＰ１４のドレインに接続されており、ソースがＧＮＤに接続されている。また、出力段のＮｃｈＭＯＳトランジスタＮ１１は、ソースがＮｃｈＭＯＳトランジスタＮ１２のソースと共通にＶＤＤに接続され、ドレインが出力端子１０６に接続され、ゲートがＮｃｈＭＯＳトランジスタＮ１２のゲートに接続されている。
【００１０】
そして、出力段のＰｃｈＭＯＳトランジスタＰ１１のゲートには、ゲートが入力端子１０１に接続されソースがＶＤＤに接続されたＰｃｈＭＯＳトランジスタＰ１３のドレインが接続される。このＰｃｈＭＯＳトランジスタＰ１３により、ＰｃｈＭＯＳトランジスタＰ１１のオン・オフが制御される。同様に、出力段のＮｃｈＭＯＳトランジスタＮ１１のゲートには、ゲートが入力端子１０１に接続されソースがＧＮＤに接続されたＮｃｈＭＯＳトランジスタＮ１３のドレインが接続される。このＮｃｈＭＯＳトランジスタＮ１３により、ＮｃｈＭＯＳトランジスタＮ１１のオン・オフが制御される。
【００１１】
次にこの出力バッファ回路１００の動作について説明する。先ず、入力端子１０１に供給される入力電位ＶＩＮをＬレベル電圧からＨレベル電圧に変化させた場合の動作について説明する。この場合、出力端子１０６から出力される出力電位ＶＯＵＴがＬレベル電圧からＨレベル電圧に変化して出力負荷容量ＣＬを充電する。
【００１２】
先ず、入力端子１０１にパルス電圧を入力し、入力電位ＶＩＮをＬレベル電圧からＨレベル電圧に変化させる。これにより、バッファ回路１０２の出力がＬレベル電圧からＨレベル電圧（バイアス電圧ＶＲＰ）に変化する。次いで、ＰｃｈＭＯＳトランジスタＰ１３がオン状態からオフ状態へ変化し、ＰｃｈＭＯＳトランジスタＰ１１のゲート電圧がＨレベルの固定状態から解除される。
【００１３】
そして、ＰｃｈＭＯＳトランジスタＰ１２がオフ状態からオン状態へ変化し、ＶＤＤから電流が流れる。これにより、停止していた定電流回路１０４に定電流動作を実行させる。ＮｃｈＭＯＳトランジスタＮ１４のゲート端子はバッファ回路１０２の出力電圧ＶＰＲが印加されるため、電流が制限され、ＰｃｈＭＯＳトランジスタ１２にも一定電流ＩＮ１４（＝ＩＰ１２）が流れる。ＰｃｈＭＯＳトランジスタ１１とＰｃｈＭＯＳトランジスタＰ１２はカレントミラー構成になっており、ＰｃｈＭＯＳトランジスタＰ１１にはＰｃｈＭＯＳトランジスタＰ１２に流れる電流のＭ倍の電流が流れるため、ＰｃｈＭＯＳトランジスタＰ１１には、ＩＮ４のＭ倍の電流ＩＰ１１（＝ＩＰ１２×Ｍ＝ＩＮ１４×Ｍ）が流れる。そして、出力電流が制限され一定電流で出力負荷容量ＣＬを充電するため、オーバーシュート及びリンギング等の出力波形に生ずるノイズを低減又は抑制することができる。
【００１４】
一方、この際出力ＮｃｈＭＯＳトランジスタＮ１１は、次に説明するようにオン状態からオフ状態へと変化する。すなわち、入力端子１０１にパルス電圧を入力し、入力電位ＶＩＮをＬレベル電圧からＨレベル電圧に変化させると、バッファ回路１０３の出力がＬレベル電圧からＨレベル電圧に変化する。すると、ＮｃｈＭＯＳトランジスタＮ１３がオフ状態からオン状態へ変化し、ＮｃｈＭＯＳトランジスタＮ１２及びＮｃｈＭＯＳトランジスタＮ１１のゲート端子をＬレベル電圧に固定する。そして、ＰｃｈＭＯＳトランジスタＰ１４がオン状態からオフ状態へ変化し、電流が完全に遮断される。これにより、定電流回路１０５の電流を遮断して回路動作を停止させると共に、出力ＮｃｈＭＯＳトランジスタＮ１１を完全にオフ状態に変化させる。
【００１５】
次に、入力電位ＶＩＮをＨレベル電圧からＬレベル電圧に変化させた場合の動作について説明する。この場合、出力電位ＶＯＵＴがＨレベル電圧からＬレベル電圧に変化して充電された出力負荷容量ＣＬの電荷を放電する。
【００１６】
先ず、入力端子１０１にパルス電圧を入力し、入力電位ＶＩＮをＨレベル電圧からＬレベル電圧に変化させる。すると、バッファ回路１０３の出力はＨレベル電圧からＬレベル電圧（バイアス電圧ＶＲＮ）に変化する。これによりＰｃｈＭＯＳトランジスタＰ１４のゲート端子にバイアス電圧ＶＲＮが印加されるため、ＶＤＤから供給される電流が制限され、一定の電流ＩＰ１４が流れる。そして、ＮｃｈＭＯＳトランジスタＮ１１のゲート端子はＬレベル電圧の固定状態から解除されて、出力ＮｃｈＭＯＳトランジスタＮ１１がアクティブ状態となる。そして、ＮｃｈＭＯＳトランジスタＮ１２がオフ状態からオン状態へ変化し、ＰｃｈＭＯＳトランジスタＰ１４を介してＶＤＤから一定の電流値ＩＮ１２（＝ＩＰ１４）が流れる。このように停止していた定電流回路１０５に定電流動作を実行させる。
【００１７】
ＮｃｈＭＯＳトランジスタＮ１１とＮｃｈＭＯＳトランジスタＮ１２はカレントミラー構成になっており、ＮｃｈＭＯＳトランジスタＮ１１にはＮｃｈＭＯＳトランジスタＮ１２に流れる電流のＮ倍の電流が流れるため、ＮｃｈＭＯＳトランジスタＮ１１には、ＩＮ１４のＮ倍の電流ＩＮ１１＝（ＩＮ１２×Ｎ＝ＩＰ１４×Ｎ）が流れる。こうして、出力電流が制限され一定電流で出力負荷容量ＣＬを放電するため、アンダーシュート及びリンギング等の出力波形に生ずるノイズを低減又は抑制することができる。
【００１８】
一方、この際出力ＰｃｈＭＯＳトランジスタＰ１１は、以下に説明するようにオン状態からオフ状態へと変化する。すなわち、入力端子１０１にパルス電圧を入力し、入力電位ＶＩＮをＨレベル電圧からＬレベル電圧に変化させると、バッファ回路１０２の出力がＨレベル電圧からＬレベル電圧（ＧＮＤ）に変化する。すると、ＰｃｈＭＯＳトランジスタＰ１３がオフ状態からオン状態へ変化し、ＰｃｈＭＯＳトランジスタＰ１２及びＰｃｈＭＯＳトランジスタＰ１１のゲート端子をＨレベル電圧に固定してオン状態からオフ状態へ変化させる。
【００１９】
これにより、ＮｃｈＭＯＳトランジスタＮ１４がオン状態からオフ状態へ変化し、電流が完全に遮断される。こうして、定電流回路１０４の電流を遮断して回路動作を停止させると共に、出力ＰｃｈＭＯＳトランジスタＰ１１を完全にオフ状態に変化させる。
【特許文献１】特開平６−７７８０４号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述の出力バッファ回路１００においては、定電流回路１０４、１０５の回路動作をアクティブ又は停止させるための回路が複雑であるため、出力バッファ回路１００におけるＭＯＳトランジスタ素子数が増加しレイアウト面積が大きくなってしまうという問題点がある。すなわち、電圧レベル変換機能を有するバッファ回路１０２、１０３は、複雑な構成であり、このバッファ回路１０２、１０３を動作させるためには、ＩＣ又はＬＳＩ内部に別途レギュレータ回路などの電源回路を内蔵する必要がある。よってＭＯＳトランジスタ素子数が更に増加すると共に消費電流も増大してしまうという問題点もある。
【課題を解決するための手段】
【００２１】
本発明に係る出力バッファ回路は、第１及び第２の出力トランジスタと、それぞれ前記第１及び第２の出力トランジスタとカレントミラーを構成する第１及び第２のミラートランジスタと、それぞれ前記第１及び第２のミラートランジスタに流れる定電流を設定する第１及び第２の定電流設定用トランジスタと、それぞれ前記第１及び第２の定電流設定用トランジスタに直列に接続され、前記定電流を遮断する第３及び第４のスイッチトランジスタと、それぞれ一端が前記第１及び第２の出力トランジスタの制御端子に接続され、当該第１及び第２の出力トランジスタのオン・オフを制御する第１及び第２のスイッチトランジスタと、を有するものである。
【００２２】
本発明においては、定電流設定用トランジスタに流れる定電流を、その制御端子によってではなく、定電流設定用トランジスタに直列に接続された第３及び第４のスイッチトランジスタによりオン・オフするようにしたので必要に応じて定電流をオン・オフすることで消費電力を抑制することができるのみならず、極めて単純な回路構成とすることができ、出力バッファ回路を構成する素子数を削減してレイアウト面積を大幅に削減することができる。
【発明の効果】
【００２３】
本発明によれば、素子数を削減してレイアウト面積を縮小させることができると共に、高速動作が可能なスルーレート機能を有する出力バッファ回路を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、単純な回路構成で従来と同一機能及び動作を実現することができるスルーレート出力バッファ回路に適用したものである。
【００２５】
図１は、本発明の実施の形態にかかる出力バッファ回路を示す回路図である。図１に示すように、本実施の形態にかかる出力バッファ回路１０は、出力バッファ回路１０において、出力負荷容量（ＣＬ）を駆動する出力段は、ＰｃｈＭＯＳトランジスタＰ１とＮｃｈＭＯＳトランジスタＮ１のＣＭＯＳ構成になっており、これらの出力ＭＯＳトランジスタＰ１、Ｎ１の電流を制限して一定電流が流れるように調整し、出力電圧波形に発生するオーバーシュート／アンダーシュート及びリンギング等のノイズを低減又は抑制するスルーレート機能を有する。
【００２６】
ここで、本出力バッファ回路１０は、上述した図２に示す従来の出力バッファ回路において、Ｈレベル電位を電源電圧ＶＤＤから所定の電圧値を有するバイアス電圧ＶＲＰにレベル変換すると共にＮｃｈＭＯＳトランジスタＮ１４をオン・オフさせる機能を有するバッファ回路１０２の代わりに、定電流設定用ＮｃｈＭＯＳトランジスタＮ４に直列に接続されこのＮｃｈＭＯＳトランジスタＮ４をオン・オフするＮｃｈＭＯＳトランジスタＮ５を有する。また、Ｌレベル電位を接地電位ＧＮＤからバイアス電圧ＶＲＮにレベル変換すると共にＰｃｈＭＯＳトランジスタＰ１４をオン・オフさせる機能を有するバッファ回路１０３の代わりに、定電流設定用ＰｃｈＭＯＳトランジスタＰ４に直列に接続されこのＰｃｈＭＯＳトランジスタＰ４をオン・オフするＰｃｈＭＯＳトランジスタＰ５を有する。そして、定電流設定用のＮｃｈＭＯＳトランジスタＮ４及びＰｃｈＭＯＳトランジスタＰ４のゲートには、それぞれ一定のバイアス電位ＶＲＰ及びＶＲＮが供給される構成となっている。
【００２７】
次に、この出力バッファ回路１０の構成について更に詳細に説明する。出力バッファ回路１０は、出力段のＰｃｈＭＯＳトランジスタＰ１の電流ＩＰ１を一定値に保持する機能、すなわち電流ＩＰ１を調整する定電流回路４と、入力端子１からの入力電位ＶＩＮに応じてＰｃｈＭＯＳトランジスタＰ１のオン・オフを制御するＰｃｈＭＯＳトランジスタＰ３と、定電流回路４に所定の電圧値を有するバイアス電圧ＶＲＰを供給する端子２とを有する。また、出力段のＮｃｈＭＯＳトランジスタＮ１の電流ＩＮ１を一定値に保持する機能、すなわち電流ＩＮ１を調整する定電流回路５と、入力端子１からの入力電位ＶＩＮに応じてＮｃｈＭＯＳトランジスタＮ１のオン・オフを制御するＮｃｈＭＯＳトランジスタＮ３と、定電流回路５にバイアス電圧ＶＲＮを供給する端子３とを有する。
【００２８】
先ず、出力ＰｃｈＭＯＳトランジスタＰ１に一定電流を流すための定電流回路４について説明する。Ｎ４は基準となる一定電流ＩＮ４を発生するための定電流設定用ＮｃｈＭＯＳトランジスタであり、ソースが接地電位ＧＮＤに接続され、ゲートが端子２に接続され、所定の電圧値を有するバイアス電圧ＶＲＰが当該ゲートに与えられる。定電流回路４は、更にＮｃｈＭＯＳトランジスタＮ４に直列に接続されたＮｃｈＭＯＳトランジスタＮ５と、出力ＰｃｈＭＯＳトランジスタＰ１とカレントミラーを構成するＰｃｈＭＯＳトランジスタＰ２とを有する。ＮｃｈＭＯＳトランジスタＮ５のソースは、ＮｃｈＭＯＳトランジスタＮ４のドレインと接続され、そのゲートは入力端子１に接続される。ＰｃｈＭＯＳトランジスタＰ２は、ドレインとゲートとが短絡されてＮｃｈＭＯＳトランジスタＮ５のドレインと接続され、そのソースが電源電圧ＶＤＤに直接接続されている。
【００２９】
ここで、ＰｃｈＭＯＳトランジスタＰ３は、そのソースがＶＤＤに接続され、そのゲートが入力端子１に接続され、そのドレインがＰｃｈＭＯＳトランジスタＰ１、Ｐ２のゲートに接続され、出力ＰｃｈＭＯＳトランジスタＰ１をオフ状態にする場合に、ＰｃｈＭＯＳトランジスタＰ１のゲート端子をＨレベル電圧に固定する、ＰｃｈＭＯＳトランジスタＰ１のスイッチトランジスタである。このとき、同時に、ＮｃｈＭＯＳトランジスタＮ５のゲートがＬレベル電圧に固定され、ＮｃｈＭＯＳトランジスタＮ５に流れる定電流が遮断される。すなわち、ＮｃｈＭＯＳトランジスタＮ５は、定電流回路４の電流の導通及び遮断の切り替え、つまり、定電流動作をアクティブ状態又は非アクティブ状態に切り替えるためのスイッチングＭＯＳトランジスタとなっている。
【００３０】
入力端子１からの入力電位ＶＩＮがＨレベルになり、ＮｃｈＭＯＳトランジスタＮ５のゲートがＨレベルとなると、定電流回路４において、上記一定電流ＩＮ４がＰｃｈＭＯＳトランジスタＰ２及びこのＰｃｈＭＯＳトランジスタＰ２と直列接続されたＮｃｈＭＯＳトランジスタＮ５を経由して、ＮｃｈＭＯＳトランジスタＮ４のソースに接続されたＧＮＤへと流れる。このとき、ＰｃｈＭＯＳトランジスタＰ３により、ＰｃｈＭＯＳトランジスタＰ２とカレントミラーを構成するＰｃｈＭＯＳトランジスタＰ１のゲート電圧が所定の電圧に固定されてオンとなり、ＰｃｈＭＯＳトランジスタＰ２の電流ＩＰ２に比例する電流ＩＰ１が流れる。この電流ＩＰ１により、出力負荷容量ＣＬを所定の速さで充電する。
【００３１】
一方、入力端子１からの入力電位ＶＩＮがＬレベルになると、上記ＰｃｈＭＯＳトランジスタＰ３がオンし、ＰｃｈＭＯＳトランジスタＰ１のゲート電圧をＨレベル電圧に固定する。これにより、出力ＰｃｈＭＯＳトランジスタＰ１をオフさせることができる。またこのとき、同時にＮｃｈＭＯＳトランジスタＮ５がオフされ、定電流回路４に流れる定電流ＩＮ４が遮断される。
【００３２】
次に、出力ＮｃｈＭＯＳトランジスタＮ１に一定電流を流すための定電流回路５について説明する。Ｐ４は基準となる一定電流ＩＰ４を発生するための定電流設定用ＰｃｈＭＯＳトランジスタであり、そのソースが電源ＶＤＤに接続され、ゲートが端子３に接続され、バイアス電圧ＶＲＮが当該ゲートに与えられる。定電流回路５は、更にＰｃｈＭＯＳトランジスタＰ４に直列に接続されたＰｃｈＭＯＳトランジスタＰ５と、出力ＮｃｈＭＯＳトランジスタＮ１とカレントミラーを構成するＮｃｈＭＯＳトランジスタＮ２とを有する。ＰｃｈＭＯＳトランジスタＰ５のソースは、ＰｃｈＭＯＳトランジスタＰ４のドレインと接続され、そのゲートは入力端子１に接続される。ＮｃｈＭＯＳトランジスタＮ２は、ドレインとゲートとが短絡されてＰｃｈＭＯＳトランジスタＰ５のドレインと接続され、そのソースが接地電位ＧＮＤに直接接続されている。
【００３３】
ここで、ＮｃｈＭＯＳトランジスタＮ３は、そのソースがＧＮＤに接続され、そのゲートが入力端子１に接続され、そのドレインがＮｃｈＭＯＳトランジスタＮ１、Ｎ２のゲートに接続され、出力ＮｃｈＭＯＳトランジスタＮ１をオフ状態にする場合に、ＮｃｈＭＯＳトランジスタＮ１のゲート端子をＬレベル電圧に固定する、ＮｃｈＭＯＳトランジスタＮ１のスイッチトランジスタである。このとき、同時に、ＰｃｈＭＯＳトランジスタＰ５のゲートがＨレベル電圧に固定され、ＰｃｈＭＯＳトランジスタＰ５に流れる定電流が遮断される。すなわち、ＰｃｈＭＯＳトランジスタＰ５は、定電流回路５の電流の導通及び遮断の切り替え、つまり、定電流動作をアクティブ状態又は非アクティブ状態に切り替えるためのスイッチングＭＯＳトランジスタとなっている。
【００３４】
入力端子１からの入力電位ＶＩＮがＬレベルになり、ＰｃｈＭＯＳトランジスタＰ５のゲートがＬレベルとなると、定電流回路５において、上記一定電流ＩＰ４がＰｃｈＭＯＳトランジスタＰ５及びこのＰｃｈＭＯＳトランジスタＰ５と直列接続されたＮｃｈＭＯＳトランジスタＮ２を経由してＧＮＤへと流れる。このとき、ＮｃｈＭＯＳトランジスタＮ３がオフすることにより、ＮｃｈＭＯＳトランジスタＮ２とカレントミラーを構成するＮｃｈＭＯＳトランジスタＮ１のゲート電圧が所定の電圧に固定されてオン状態となり、ＮｃｈＭＯＳトランジスタＮ２の電流ＩＮ２に比例する電流ＩＮ１が流れる。この電流ＩＮ１により、出力負荷容量ＣＬを所定の速さで放電する。
【００３５】
一方、入力端子１からの入力電位ＶＩＮがＨレベルになると、上記ＮｃｈＭＯＳトランジスタＮ３がオンし、ＮｃｈＭＯＳトランジスタＮ１のゲート電圧をＬレベル電圧に固定する。これにより、出力ＮｃｈＭＯＳトランジスタＮ１をオフさせることができる。またこのとき、ＰｃｈＭＯＳトランジスタＰ５がオフされ、定電流回路５に流れる定電流ＩＰ４が遮断される。
【００３６】
次に、本実施の形態にかかる出力バッファ回路１０の動作について説明する。先ず、出力ＰｃｈＭＯＳトランジスタＰ１を一定電流に制限して、出力負荷容量ＣＬを充電する際の立ち上がり時間（Ｔｒ）を調整する動作について説明する。
【００３７】
ＰｃｈＭＯＳトランジスタＰ２に流れる電流ＩＰ２は、ＮｃｈＭＯＳトランジスタＮ４のゲート電圧に印加されたバイアス電圧ＶＲＰで設定された所定の値の定電流ＩＮ４と等しい電流値（ＩＰ２＝ＩＮ４）である。この一定の電流ＩＰ２は、ＶＤＤ→Ｐ２→Ｎ５→Ｎ４→ＧＮＤの経路で流れる。ＰｃｈＭＯＳトランジスタＰ１は、ＰｃｈＭＯＳトランジスタＰ２とカレントミラー構成となっているため、このとき、ＰｃｈＭＯＳトランジスタＰ１に流れる電流ＩＰ１はＰｃｈＭＯＳトランジスタＰ２の電流ＩＰ２のＭ倍の電流値（ＩＰ２×Ｍ）となる。出力負荷容量ＣＬには、この制限された一定の電流ＩＰ１で充電されるため、立ち上がり時間（Ｔｒ）が所望の一定値に調整される。
【００３８】
一方、出力ＰｃｈＭＯＳトランジスタＰ１をオフする場合には、ＰｃｈＭＯＳトランジスタＰ３をオン状態にしてＰｃｈＭＯＳトランジスタＰ１のゲート端子をＨレベル電圧に固定する。同時に、ＰｃｈＭＯＳトランジスタＰ２のゲート端子もＨレベル電圧に固定するため、ＰｃｈＭＯＳトランジスタＰ２、ＮｃｈＭＯＳトランジスタＮ５及びＮｃｈＭＯＳトランジスタＮ４で構成される定電流回路４の一定電流ＩＮ４も完全に遮断することができ、消費電流を削減することができるという更なる効果を奏する。
【００３９】
次に、出力ＮｃｈＭＯＳトランジスタＮ１を一定電流に制限して、出力負荷容量ＣＬを放電する際の立ち下がり時間（Ｔｆ）を調整する動作について説明する。ＮｃｈＭＯＳトランジスタＮ２に流れる電流ＩＮ２は、ＰｃｈＭＯＳトランジスタＰ４のゲート端子に印加されたバイアス電圧ＶＲＮで設定された所定の値の定電流ＩＰ４と等しい電流値（ＩＮ２＝ＩＰ４）である。この一定の電流ＩＰ４はＶＤＤ→Ｐ４→Ｐ５→Ｎ２→ＧＮＤの経路で流れる。ＮｃｈＭＯＳトランジスタＮ１は、ＮｃｈＭＯＳトランジスタＮ２とカレントミラー構成となっているため、このとき、ＮｃｈＭＯＳトランジスタＮ１に流れる電流ＩＮ１はＮｃｈＭＯＳトランジスタＮ２の電流ＩＮ２のＮ倍の電流値（ＩＮ２×Ｎ）となる。既に電源電圧ＶＤＤまで充電された出力負荷容量ＣＬは、この制限された一定の電流値で放電されるため、立ち下がり時間が（Ｔｆ）が希望の一定値に調整される。
【００４０】
一方、出力ＮｃｈＭＯＳトランジスタＮ１をオフする場合には、ＮｃｈＭＯＳトランジスタＮ３をオン状態にしてＮｃｈＭＯＳトランジスタＮ１のゲート端子をＬレベル電圧に固定する。同時に、ＮｃｈＭＯＳトランジスタＮ２のゲート端子もＬレベル電圧に固定するため、ＰｃｈＭＯＳトランジスタＰ４、ＰｃｈＭＯＳトランジスタＰ５及びＮｃｈＭＯＳトランジスタＮ２で構成される定電流回路５に流れる一定電流値も完全に遮断することができ、消費電流を削減することができるという更なる効果を奏する。
【００４１】
本実施の形態においては、上述した従来の出力バッファ回路において、Ｈレベル電位をＶＤＤ→ＶＲＰにレベル変換する機能を有するバッファ回路１０２を、単純な直流バイアスＶＲＰ入力端子に変更し、定電流設定用ＮｃｈＭＯＳトランジスタＮ４と直列にスイッチング機能を有するＮｃｈＭＯＳトランジスタＮ５を挿入し、一方、Ｌレベル電位をＧＮＤ→ＶＲＮにレベル変換する機能を有するバッファ回路１０３を、単純な直流バイアス電圧ＶＲＮ入力端子に変更し、定電流設定用のＰｃｈＭＯＳトランジスタＰ４と直列にスイッチング機能を有するＰｃｈＭＯＳトランジスタＰ５を挿入して構成される。
【００４２】
このように、本実施の形態にかかる出力バッファ回路は、定電流設定用のＮｃｈＭＯＳトランジスタＮ４とＰｃｈＭＯＳトランジスタＰ４のゲート端子に直流バイアス電圧ＶＲＰ及びＶＲＮを入力し、これらのＭＯＳトランジスタと直列に、オン・オフ状態切り替え用のスイッチングＭＯＳトランジスタＮ５、Ｐ５を挿入して、定電流回路４、５を極めて単純な回路で構成することができため、定電流回路の動作をアクティブ又は停止させるために複雑な回路で構成している従来の出力バッファ回路に比して、ＭＯＳトランジスタ数を大幅に削減することができ、レイアウト上の制御回路の面積を縮小することができる。また、動作速度（スイッチングスピード）を速くすることができるという効果も奏する。
【００４３】
すなわち、本実施の形態によれば、単純な回路構成で従来と同一機能及び動作を実現し、ＭＯＳトランジスタ素子数を削減してレイアウト上の制御回路の面積を大幅に削減することができる。また、定電流回路４、５の定電流動作をアクティブ状態又は非アクティブ状態に切り替えるための回路を単純なＭＯＳトランジスタで構成し、更にバイアス電源端子を外部端子として設けることで、従来に比してトランジスタ素子数を大幅に削減することができる。更にまた、電圧レベル変換機能を有する複雑なバッファ回路１０２、１０３を不要とするため、ＩＣ又はＬＳＩ内部にレギュレータ回路などの電源回路も不要となり、ＭＯＳトランジスタ素子数を大幅に削減することができるとともに、消費電流も低減することができる。また、電圧レベル変換機能を有するバッファ回路が不要となるため、動作速度（スイッチングスピード）を高速化することができる。
【００４４】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態においては、電界効果型トランジスタ（ＦＥＴ）を用いて説明したが、バイポーラ型トランジスタを用いても同様な効果を奏する。すなわち、上述のトランジスタはＦＥＴに限定するものではない。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態にかかる出力バッファ回路を示す回路図である。
【図２】従来のスルーレート機能を有する出力バッファ回路を示す回路図である。
【図３】（ａ）及び（ｂ）は、それぞれ通常の出力バッファ回路及びスルーレート出力バッファ回路の出力電圧の違いを示す図である。
【符号の説明】
【００４６】
１，２，３  端子、
４，５  定電流回路、
６  出力端子、
１０  出力バッファ回路、
１００  出力バッファ回路、
１０１  入力端子、
１０２，１０３  バッファ回路、
１０４  定電流回路、
１０５  定電流回路、
１０６  出力端子、
ＩＮ１，ＩＮ２，ＩＮ４，ＩＮ１４，ＩＰ１，ＩＰ２，ＩＰ４，ＩＰ１４  電流、
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４  ＮｃｈＭＯＳトランジスタ、
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４  ＰｃｈＭＯＳトランジスタ
【図１】
2006352726.tif 000003
【図２】
2006352726.tif 000004
【図３】
2006352726.tif 000005