(57)【要約】    【課題】      ＨＳ−ＰＤＳＣＨの復調タイミングに合わせて適切なタイミングでＦＳＭを更新することができ、適切なＦＳＭを使用してＨＳ−ＰＤＳＣＨの復調処理を行うこと。    【解決手段】  プロセッサ２０２はスロットオフセットＳｌｏｔｏｆｆの値に応じて、第１のＩ／Ｆレジスタ２０１にＦＳＭが格納されると直ちにＦＳＭを第２のＩ／Ｆレジスタ２０４へ転送するか、または、遅延時間経過後直ちに転送するかの判定を行う。判定の結果、遅延時間経過後直ちに転送する場合には、プロセッサ２０２は、遅延時間を設定し、遅延時間経過後直ちにＦＳＭを第１のＩ／Ｆレジスタ２０１から第２のＩ／Ｆレジスタ２０４へＦＳＭを転送する。  【選択図】      図２
2006166024.tif 000002
【特許請求の範囲】
【請求項１】
制御チャネルと、個別チャネルの受信信号を前記個別チャネルの単位長毎に復調して位相回転及び振幅を示す制御データを抽出する第１の復調手段と、前記制御データを用いてパケットデータチャネルの受信信号を復調する第２の復調手段と、を具備し、
前記第２の復調手段は、前記第１の復調手段から出力された前記制御データを格納する第１のＩ／Ｆレジスタと、前記制御データを格納する第２のＩ／Ｆレジスタと、制御チャネルと個別チャネルとのスロットオフセットに基づいてタイミングを制御した上で前記第１のＩ／Ｆレジスタから前記第２のＩ／Ｆレジスタへ前記制御データを転送するプロセッサと、前記第２のＩ／Ｆレジスタに格納された前記制御データを使用してパケットデータチャネルの復調を行う演算手段と、を具備することを特徴とする受信装置。
【請求項２】
前記プロセッサは、前記スロットオフセットと予め設定した基準値とを比較し、前記スロットオフセットが基準値未満の場合は、前記第１の復調手段から前記制御データが第１のＩ／Ｆレジスタに格納されると、直ちに前記制御データを前記第２のＩ／Ｆレジスタへ転送し、前記スロットオフセットが基準値以上の場合は、所定の遅延時間経過後に前記第２のＩ／Ｆレジスタへ転送することを特徴とする請求項１記載の受信装置。
【請求項３】
前記プロセッサは、前記スロットオフセットが前記個別チャネルのパイロット信号のシンボル数以上で、かつ、前記スロットオフセットと、前記制御データの演算処理遅延時間の加算値が、前記個別チャネルの単位長未満の場合に、前記所定の遅延時間経過後に前記第２のＩ／Ｆレジスタへ前記制御データを転送することを特徴とする請求項２記載の受信装置。
【請求項４】
前記プロセッサは、前記個別チャネルのパイロット信号のシンボル数相当時間分を前記所定の遅延時間に設定することを特徴とする請求項３記載の受信装置。
【請求項５】
制御チャネルと、個別チャネルの受信信号を前記個別チャネルの単位長毎に復調して位相回転及び振幅を示す制御データを抽出する第１の復調工程と、前記制御データを用いてパケットデータチャネルの受信信号を復調する第２の復調工程と、を具備し、
前記第２の復調工程は、前記第１の復調工程から出力された前記制御データを格納する第１のＩ／Ｆレジスタと、前記制御データを格納する第２のＩ／Ｆレジスタと、制御チャネルと個別チャネルとのスロットオフセットに基づいてタイミングを制御した上で前記第１のＩ／Ｆレジスタから前記第２のＩ／Ｆレジスタへ前記制御データを転送するプロセッサと、前記第２のＩ／Ｆレジスタに格納された前記制御データを使用してパケットデータチャネルの復調を行う演算工程と、を具備することを特徴とするデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＳＤＰＡ対応のＷ−ＣＤＭＡ通信方式に用いる受信装置及びデータ転送方法に関する。
【背景技術】
【０００２】
近年、第３世代携帯電話システムの標準化団体である３ＧＰＰでは、無線通信の伝送速度を飛躍的に向上させるＨＳＤＰＡ(High Speed Downlink Packet Access)が検討されている。ＨＳＤＰＡ対応のＷ−ＣＤＭＡ通信方式において、音声データや回線交換データのデータを受信するためにＤＬ−ＤＰＣＨ(Down Link Dedicated Physical CHannel)という基本チャネルに加えて、ＨＳＤＰＡ専用のチャネルとしては基地局から移動局に無線信号を送信するダウンリンク（以下、「ＤＬ」と称する）として、パケットデータ用のチャネルであるＨＳ−ＰＤＳＣＨ(High Speed Physical Downlink Shared Channel)と、このＨＳ−ＰＤＳＣＨを受信するために必要なチャネライゼーションコード、多重数及び変調方式等の情報を伝送する制御チャネルであるＨＳ−ＳＣＣＨ(High Speed Shared Control Channel)と、が規定されており、これらのチャネルがセットで送信される。さらに、ＤＬチャネルの一つである共通パイロットチャネルＣＰＩＣＨ(Common Pilot Channel)が基地局ごとに固有のチャネルとして送信される。
【０００３】
図６に、ＤＬ−ＤＰＣＨのフレームフォーマットを示す。ＤＬ−ＤＰＣＨでは、１５スロット：Ｔｆ＝１０ｍｓｅｃでフレーム単位が構成される。そして各スロットには、データ情報が格納されているＤａｔａ１とＤａｔａ２領域と、制御情報が格納されているＴＰＣ、ＴＦＣＩ及びＰｉｌｏｔ領域から構成される。
【０００４】
また、図７に、ＨＳ−ＳＣＣＨとＨＳ−ＰＤＳＣＨのフレームフォーマットを示すとともに、ＣＰＩＣＨ、ＤＬ−ＤＰＣＨ、ＨＳ−ＳＣＣＨおよびＨＳ−ＰＤＳＣＨと、のタイミング関係を示す。ＨＳ−ＳＣＣＨおよびＨＳ−ＰＤＳＣＨでは、３スロット：２ｍｓｅｃでサブフレーム単位が構成される。そして、各チャネル間のタイミング関係は、ＨＳ−ＳＣＣＨ、ＨＳ−ＰＤＳＣＨのスロットバウンダリとＣＰＩＣＨのスロットバウンダリは常に一致した状態で基地局から送信される。また、ＨＳ−ＳＣＣＨとＨＳ−ＰＤＳＣＨとは、２スロットのオフセットをつけてサブフレーム単位のセットで送信される。さらに、ＤＬ−ＤＰＣＨでは、ＣＰＩＣＨの任意のフレームを基準として２５６ｃｈｉｐ単位でオフセットＴｄｐｃｈが生じている。このときＴｄｐｃｈは以下の式（１）のように表現される。また、１フレーム内のｃｈｉｐ数は３８４００である。
Ｔｄｐｃｈ＝Ｔｎ×２５６chip  （Ｔｎ＝０, １, ２, . . . , １４９）    …（１）
【０００５】
ＨＳ−ＰＤＳＣＨにおいては高品質受信を行なうために送信ダイバーシチ技術が用いられる場合がある。送信ダイバーシチ技術とは、基地局でアンテナ間のフェージング相関が１より小さい２つのアンテナから同一の移動局に対して信号伝送を行なうことにより、移動局受信機の複雑さを増大することなく、ダイバーシチ効果によって高品質受信を実現させる技術である。３ＧＰＰにおいても送信ダイバーシチを適用できるような無線インターフェースが規定されており、移動局からのフィードバック情報を必要としないオープンループ型と移動局からのフィードバック情報でアンテナ２の送信シンボルデータの位相および振幅を制御するクローズドループ型が採用されている。
【０００６】
そこで、ＨＳ−ＰＤＳＣＨに対して、クローズドループ型の送信ダイバーシチが適応された場合、基地局は、移動局からＵＬ−ＤＰＣＨ(Up Link Dedicated Physical CHannel)の制御情報を送信するためのチャネルであるＤＰＣＣＨ(Dedicated Physical Control CHannel)のＦＢＩ（Feed Back Indicator）領域によって送信されるフィードバック情報で指定される位相回転情報と振幅情報をもとに、アンテナ１およびアンテナ２それぞれの送信シンボル系列に対して複素ウェイトを乗算してデータを送信する。なお、図８にはＵＬ−ＤＰＣＨのフレームフォーマットを示す。移動局では、基本チャネル部で受信するＤＬ−ＤＰＣＨのＰｉｌｏｔ領域に格納されているＰｉｌｏｔシンボルからスロット単位で上記位相回転情報および振幅情報（以後ＦＳＭと記載）を抽出し、ＨＳＤＰＡチャネル受信部では基本チャネル部から転送されたＦＳＭによって基地局からの送信時に施された位相および振幅を補正することによりＨＳ−ＰＤＳＣＨの復調処理を行う。
【０００７】
図９および図１０には、ＤＬ−ＤＰＣＨのＰｉｌｏｔ領域と、そのＰｉｌｏｔシンボルから推定されたＦＳＭが反映されるべきＨＳ−ＰＤＳＣＨのスロットとの関係を示す。図９および図１０において、任意のＣＰＩＣＨおよびＨＳ−ＰＤＳＣＨのスロットバウンダリを基準とした時のＤＬ−ＤＰＣＨのスロットオフセットSlotoffは、フレームオフセットＴｄｐｃｈを用いて以下の式（２）、（３）より表される。
Ｓｌｏｔoff＝Ｓｎ×２５６chip  （Ｓｎ＝０, １, ２, . . . , ９）      …（２）
Ｓｎ＝（Ｔｄｐｃｈ  ＭＯＤ  ２５６０chip）／２５６chip           …（３）
【０００８】
ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[1]２４に適用すべきＦＳＭを生成するためのＤＬ−ＤＰＣＨスロットをＤＬ−ＤＰＣＨスロット２１とした場合の適用範囲は、図９で示すように、スロットオフセットがＤＬ−ＤＰＣＨのスロット２１のＰｉｌｏｔ領域とＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[０]２３の境界が一致するタイミングを越えた状態から、図１０で示すように、ＤＬ−ＤＰＣＨスロット２１のＰｉｌｏｔ領域の境界とＨＳ−ＰＤＳＣＨのスロットの境界と一致したタイミングまでの状態となる。
【０００９】
したがって、Ｐｉｌｏｔシンボルチップ数をＰｉｌｏｔ＿ｃｈｉｐとした場合、ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[1]２４に適用されるＤＬ−ＤＰＣＨスロット２１のスロットオフセット範囲は、以下の式（４）または式（５）となる。
Ｐｉｌｏｔ＿ｃｈｉｐ  ＜  Ｓｌｏｔoff  ＜２５６０chip                …（４）
０  ≦  Ｓｌｏｔoff  ≦  Ｐｉｌｏｔ＿ｃｈｉｐ                        …（５）
【００１０】
よって、スロットオフセットの変動にかかわらず、ＤＬ−ＤＰＣＨのＰｉｌｏｔシンボルから推定されるＦＳＭと、そのＦＳＭを適用すべきＨＳ−ＰＤＳＣＨのスロットとの関係を考慮して、ＨＳ−ＰＤＳＣＨの復調処理に適切なタイミングでＦＳＭを反映させる必要がある。
【００１１】
従来の受信装置としては、特許文献１に開示されたものがある。図１１は従来の受信装置の構成を示すブロック図である。図１１の受信装置は、基本チャネル受信部１１と、ＨＳＤＰＡチャネル受信部１２とから主に構成されている。なお、ＨＳＤＰＡチャネル受信部１２は、第１のＩ／Ｆレジスタ１３と、内部レジスタ１４と、演算部１５とから主に構成されている。
【００１２】
基本チャネル受信部１１は、受信したＤＬ−ＤＰＣＨのＰｉｌｏｔシンボルからＦＳＭを推定する機能を持ち、推定したＦＳＭをＨＳＤＰＡチャネル受信部復調部１２に出力する。第１のＩ／Ｆレジスタ１３は、基本チャネル受信部１１から出力されたＦＳＭを格納するためのインターフェースレジスタである。内部レジスタ１４は、第１のＩ／Ｆレジスタ１３から転送されたＦＳＭを格納する。演算部１５は第１のＩ／Ｆレジスタ１３に格納されたＦＳＭをＨＳ−ＰＤＳＣＨの復調タイミングで、内部レジスタ１４に転送し、以後、内部レジスタ１４からＦＳＭを読み出すことで１スロット分のＨＳ−ＰＤＳＣＨの復調処理を行う。
【００１３】
図１２のタイミング図を用いて従来のＦＳＭの転送方法について説明する。図１２では、スロットオフセットSlotoffが２３０４ｃｈｉｐ（Ｓｎ＝９）の場合の例である。図１２に示すように、ＤＬ−ＤＰＣＨスロット３１−１のＰｉｌｏｔシンボルから推定されるＦＳＭに対応すべきＨＳ−ＰＤＳＣＨはｓｌｏｔ＃[１]のＨＳ−ＰＤＳＣＨスロット３２−２である。基本チャネル受信部１１の復調部において、ＤＬ−ＤＰＣＨのＰｉｌｏｔ領域の終端タイミングでＦＳＭ演算が開始される（ＦＳＭ演算開始タイミング）と、ＦＳＭ演算処理（ＦＳＭ演算処理遅延）後、推定されたＦＳＭは、ライトタイミング３３−１で第１のＩ／Ｆレジスタ１３にライトされる。この時、ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[１]３２−２に対する復調タイミングはＨＳ−ＰＤＳＣＨ受信タイミングから１スロット後である。したがって、演算部１５は、復調タイミングに合わせてタイミング３４−２で、ＦＳＭを第１のＩ／Ｆレジスタ１３から内部レジスタ１４に転送し、ＦＳＭの更新（ＦＳＭ更新タイミング）を行なう。以後演算部１５では内部レジスタ１４に格納されているＦＳＭを使用して１スロット分の復調処理を行う。
【特許文献１】特開平５−５３９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のＨＳ−ＰＤＳＣＨの復調処理では、ＦＳＭ転送及び反映のタイミングを制御していないので、適切なＦＳＭを使用してＨＳ−ＰＤＳＣＨの復調処理を行うことができない場合が生じる。
【００１５】
図１３を用いてこの課題を説明する。図１３はスロットオフセットSlotoffが１５３６ｃｈｉｐ（Ｓｎ＝６）の場合のタイミング図である。図１３に示すように、例えば、ＤＬ−ＤＰＣＨスロット４１−１のＰｉｌｏｔから推定されるＦＳＭに対応すべきＨＳ−ＰＤＳＣＨはｓｌｏｔ＃[１]のＨＳ−ＰＤＳＣＨスロット４２−２である。しかし、上記動作に従ってＦＳＭの転送を行なった場合、ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[１]の復調タイミング時に内部レジスタ１４に格納されているＦＳＭは、ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[２]４２−３のために推定されたＦＳＭとなるため、ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[２]４２−３のために推定されたＦＳＭを使用してＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[１]４２−２の復調が行なわれてしまう。
【００１６】
本発明は、かかる点に鑑みてなされたものであり、ＨＳ−ＰＤＳＣＨの復調タイミングに合わせて適切なタイミングでＦＳＭを更新することができ、適切なＦＳＭを使用してＨＳ−ＰＤＳＣＨの復調処理を行なうことができる受信装置及びデータ転送方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
かかる課題を解決するため本発明の受信装置は、制御チャネルと、個別チャネルの受信信号を前記個別チャネルの単位長毎に復調して位相回転及び振幅を示す制御データを抽出する第１の復調手段と、前記制御データを用いてパケットデータチャネルの受信信号を復調する第２の復調手段と、を具備し、前記第２の復調手段は、前記第１の復調手段から出力された前記制御データを格納する第１のＩ／Ｆレジスタと、前記制御データを格納する第２のＩ／Ｆレジスタと、制御チャネルと個別チャネルとのスロットオフセットに基づいてタイミングを制御した上で前記第１のＩ／Ｆレジスタから前記第２のＩ／Ｆレジスタへ前記制御データを転送するプロセッサと、前記第２のＩ／Ｆレジスタに格納された前記制御データを使用してパケットデータチャネルの復調を行う演算手段と、を備えた構成を採る。
【００１８】
本発明のデータ転送方法は、制御チャネルと、個別チャネルの受信信号を前記個別チャネルの単位長毎に復調して位相回転及び振幅を示す制御データを抽出する第１の復調工程と、前記制御データを用いてパケットデータチャネルの受信信号を復調する第２の復調工程と、を具備し、前記第２の復調工程は、前記第１の復調工程から出力された前記制御データを格納する第１のＩ／Ｆレジスタと、前記制御データを格納する第２のＩ／Ｆレジスタと、制御チャネルと個別チャネルとのスロットオフセットに基づいてタイミングを制御した上で前記第１のＩ／Ｆレジスタから前記第２のＩ／Ｆレジスタへ前記制御データを転送するプロセッサと、前記第２のＩ／Ｆレジスタに格納された前記制御データを使用してパケットデータチャネルの復調を行う演算工程と、を備えた方法を採る。
【発明の効果】
【００１９】
本発明によれば、スロットオフセットを考慮して、直ちにＦＳＭを転送するかどうか、遅延時間経過後直ちに転送するかの判定をし、ＦＳＭの転送タイミングを制御することにより、基本チャネル受信部からＨＳＤＰＡチャネル受信部の演算部へのＦＳＭ転送および反映タイミングにおいて、ＨＳ−ＰＤＳＣＨの復調タイミングに合わせて適切なタイミングでＦＳＭを更新することができ、適切なＦＳＭを使用してＨＳ−ＰＤＳＣＨの復調処理を行なうことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
（一実施の形態）
図１は、本発明の一実施の形態に係るＨＳＤＰＡ対応のＷ−ＣＤＭＡ通信に用いる受信装置の構成を示すブロック図である。受信装置１００は、アンテナ素子１０１と、無線受信部１０２と、基本チャネル受信部１０３と、ＨＳＤＰＡチャネル受信部１０７とから主に構成されている。基本チャネル受信部１０３は、逆拡散部１０４と、復調部１０５と、復号化部１０６とを有する。ＨＳＤＰＡチャネル受信部１０７は、逆拡散部１０８と、復調部１０９と、復号化部１１０とを有する。
【００２２】
アンテナ素子１０１は、基地局から無線送信されてくるデータを受信し、受信信号を無線受信部１０２に出力する。
【００２３】
無線受信部１０２は、公知のバンドパスフィルタ、Ａ／Ｄ変換器及び低雑音増幅器等とから構成され、アンテナ素子１０１から出力される受信信号をチップデータに変換して、基本チャネル受信部１０３及びＨＳＤＰＡチャネル受信部１０７に出力する。
【００２４】
基本チャネル受信部１０３は、無線受信部１０２から出力されるＣＰＩＣＨ及びＤＬ−ＤＰＣＨの各チップデータを逆拡散部１０４に出力する。
【００２５】
逆拡散部１０４は、無線受信部１０２から出力されるチップデータを逆拡散処理し、逆拡散処理によって生成した各チャネルのシンボルデータを復調部１０５に出力する。
【００２６】
復調部１０５は、逆拡散部１０４から出力されるチャネル別のシンボルデータをビットデータに復調し、復調したチャネル別のビットデータを復号化部１０６に出力する。また、復調部１０５は、ＨＳ−ＰＤＳＣＨがクローズドループモードで基地局から送信された場合、ＤＬ−ＤＰＣＨのＰｉｌｏｔシンボルに基づいて、ＨＳ−ＰＤＳＣＨの復調に必要なＦＳＭを推定し、推定したＦＳＭを復調部１０９に出力する。
【００２７】
復号化部１０６は、復調部１０５から出力されるチャネル別のビットデータに誤り訂正復号化処理を施して、誤り訂正後のデータを受信データとして出力する。
【００２８】
逆拡散部１０８は、無線受信部１０２から出力されるチップデータを逆拡散処理し、逆拡散処理によって生成した各チャネルのシンボルデータを復調部１０９に出力する。
【００２９】
復調部１０９は、逆拡散部１０８から出力されるチャネル別のシンボルデータをビットデータに復調し、復調したチャネル別のビットデータを復号化部１１０に出力する。この時、復調部１０９は、ＨＳ−ＰＤＳＣＨがクローズドループモードで基地局から送信された場合は、復調部１０５から出力されるＦＳＭを使用して復調処理を行う。
【００３０】
復号化部１１０は、復調部１０９から出力されるチャネル別のビットデータに誤り訂正復号化処理を施して、誤り訂正後のデータを受信データとして出力する。
【００３１】
図２は、復調部１０９の細部構成を示すブロック図である。復調部１０９は、第１のＩ／Ｆレジスタ２０１と、プロセッサ２０２と、タイマー部２０３と、第２のＩ／Ｆレジスタ２０４と、内部レジスタ２０５と、演算部２０６とから主に構成される。
【００３２】
第１のＩ／Ｆレジスタ２０１は、基本チャネル受信部１０３から出力されるＦＳＭを格納するためのインターフェースレジスタである。
【００３３】
プロセッサ２０２は、第１のＩ／Ｆレジスタ２０１に格納されたＦＳＭをＨＳ−ＰＤＳＣＨの復調タイミングに合わせ第２のＩ／Ｆレジスタ２０４に転送する。具体的には、プロセッサ２０２はまずフレームオフセットＴｄｐｃｈから決定されるスロットオフセットＳｌｏｔｏｆｆの値に応じて（式（２）、式（３））、ＦＳＭが第１のＩ／Ｆレジスタ２０１に格納されると直ちにＦＳＭを第１のＩ／Ｆレジスタ２０１から第２のＩ／Ｆレジスタ２０４へ直ちに転送するか、または、遅延時間経過後直ちに転送するかどうかの判定を行う。判定の結果、遅延時間経過後直ちに転送する場合には、プロセッサ２０２は、遅延時間をタイマー値としてタイマー部２０３に設定し、タイマー部２０３からのタイマー割り込みを検出後直ちに、ＦＳＭを第１のＩ／Ｆレジスタ２０１から第２のＩ／Ｆレジスタ２０４へ転送する。
【００３４】
タイマー部２０３は、設定された遅延時間経過後直ちにプロセッサ２０２に対してタイマー割り込みを発生させる。
【００３５】
第２のＩ／Ｆレジスタ２０４は、プロセッサ２０２を経由して第１のＩ／Ｆレジスタ２０１から転送されたＦＳＭを格納する。
【００３６】
内部レジスタ２０５は、演算部２０６を経由して第２のＩ／Ｆレジスタ２０４から転送されたＦＳＭを格納する。
【００３７】
演算部２０６は、逆拡散部１０８から出力されたＨＳ−ＰＤＳＣＨのシンボルデータに対する復調タイミングで第２のＩ／Ｆレジスタ２０４に格納されているＦＳＭを内部レジスタ２０５に転送し、内部レジスタ２０５に格納されているＦＳＭを読み出して復調処理を行う。
【００３８】
図３を用いて、本発明のデータ転送方法について説明する。図３は、本発明のデータ転送方法におけるフロー図である。
【００３９】
先ず、ステップＳＴ３０１では、基本チャネル受信部１０３で推定されたＦＳＭが第１のＩ／Ｆレジスタ２０１に転送される。
【００４０】
続いて、ステップＳＴ３０２では、プロセッサ２０２は、まず、フレームオフセットＴｄｐｃｈからスロットオフセットを上記式（２）、式（３）より推定し、スロットオフセットＳｎの値に基づいて、ステップＳＴ３０３かステップＳＴ３０５のどちらかに遷移する。ステップＳＴ３０３、ステップＳＴ３０５のどちらに遷移するかの判断は、例えば、スロットオフセットが、０≦Ｓｎ≦２の場合は、ステップＳＴ３０５に、スロットオフセットが３≦Ｓｎ≦９の場合は、ステップＳＴ３０３に遷移するとする。
【００４１】
ステップＳＴ３０３では、タイマー部２０３の遅延時間をタイマー値として設定し、ステップＳＴ３０４に遷移する。
【００４２】
続いて、ステップＳＴ３０４では、タイマー部２０３は、プロセッサ２０２が設定したタイマー値と現在の時刻が一致するかの判定をする。一致した場合は、タイマー部２０３はプロセッサ２０２に対してタイマー割り込みを発生する。プロセッサ２０２は、タイマー割り込みを検出後直ちに、ステップＳＴ３０５に遷移する。
【００４３】
ステップＳＴ３０５では、プロセッサ２０２は、ＦＳＭを第１のＩ／Ｆレジスタ２０１から第２のＩ／Ｆレジスタ２０４へＦＳＭを転送して、ステップＳＴ３０６に遷移する。
【００４４】
続いて、ステップＳＴ３０６では、演算部２０６は、ＨＳ−ＰＤＳＣＨの復調開始タイミングで第２のＩ／Ｆレジスタ２０４から内部レジスタ２０５にＦＳＭを転送してステップＳＴ３０７に遷移する。
【００４５】
続いて、ステップＳＴ３０７では、演算部２０６は内部レジスタ２０５に格納されたＦＳＭをリードして１スロット分のＨＳ−ＰＤＳＣＨに対して復調処理を実施し、その後、一連の動作を終了する。
【００４６】
図４は、図３のフロー図に従った場合のタイミング図である。図４は、スロットオフセットSlotoffが１５３６ｃｈｉｐ（Ｓｎ＝６）、Ｐｉｌｏｔシンボルチップ数を５１２ｃｈｉｐ、ＦＳＭ演算処理遅延が７６８ｃｈｉｐの例である。
【００４７】
ＤＬ−ＤＰＣＨのスロット４０１−１のＰｉｌｏｔシンボルから推定されるＦＳＭに対応するＨＳ−ＰＤＳＣＨのスロットはｓｌｏｔ＃[１]４０２−２となる。この時、ＤＬ−ＤＰＣＨのスロット４０１−１のＰｉｌｏｔからＦＳＭ演算処理により推定されたＦＳＭは、第１のＩ／Ｆレジスタ２０１にタイミング４０３−１でライトされる（ステップＳＴ３０１）。
【００４８】
続いて、第１のＩ／Ｆレジスタ２０１が更新されると、プロセッサ２０２はスロットオフセットが３≦Ｓｎ≦９の範囲であるかどうかの判定を行い、範囲外の場合には、即時に第１のＩ／Ｆレジスタ２０１に格納されたＦＳＭを第２のＩ／Ｆレジスタ２０４に転送する。しかし、ここでは、Ｓｎ＝６であるため、プロセッサ２０２はタイマー部２０３に対して遅延時間をタイマー値として設定し、タイマー割り込みが発生するのを待つ（ステップＳＴ３０２、ステップＳＴ３０３、ステップＳＴ３０４）。図４は、遅延時間としてタイマー値をＳｎ＝２相当分設定した場合のタイミング図である。なお、この例では、ステップＳＴ３０２において、スロットオフセットが３≦Ｓｎ≦９の範囲であるかどうかの判定基準に基づき、また遅延時間としてタイマー値をＳｎ＝２相当分設定した場合であるが、後述するようにＤＬ−ＤＰＣＨのＰｉｌｏｔシンボルチップ数やＦＳＭ演算処理遅延を考慮して、判断基準を設定し、適切な遅延時間の設定を行うことで、Ｐｉｌｏｔシンボルチップ数やＦＳＭ演算処理遅延の変動にも対応することが可能となり、演算部２０６において、適切なＦＳＭを用いてＨＳ−ＰＤＳＣＨの復調処理を行うことができる。
【００４９】
続いて、タイマー部２０３からのタイマー割り込み４０４−１が発生すると、プロセッサ２０２は、ライトタイミング４０５−１でＦＳＭを第１のＩ／Ｆレジスタ２０１から第２のＩ／Ｆレジスタ２０４に転送する（ステップＳＴ３０５）。
【００５０】
そして、演算部２０６では、ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[１]４０２−２の復調タイミング４０７−２と同じタイミング４０６−１でＦＳＭを第２のＩ／Ｆレジスタ２０４から内部レジスタ２０５を転送するとともに（ステップＳＴ３０６）、内部レジスタ２０５に格納されたＦＳＭを使用して、ｓｌｏｔ＃[１]４０２−２のデータに対して１スロット分の復調処理を行う（ステップＳＴ３０７）。
【００５１】
図５は、図３のフロー図に従った場合の別のタイミング図である。図５は、スロットオフセットSlotoffが２５６ｃｈｉｐ（Ｓｎ＝１）、Ｐｉｌｏｔシンボルチップ数が５１２ｃｈｉｐ、ＦＳＭ演算処理遅延が７６８ｃｈｉｐの例である。Ｐｉｌｏｔシンボルチップ数及びＦＳＭ演算処理遅延は図４の場合と同様である。
【００５２】
ＤＬ−ＤＰＣＨのスロット５０１−２のＰｉｌｏｔシンボルから推定されるＦＳＭに対応するＨＳ−ＰＤＳＣＨのスロットはｓｌｏｔ＃[１]５０２−２である。この時、ＤＬ−ＤＰＣＨのスロット５０１−２のＰｉｌｏｔシンボルから推定されたＦＳＭは、第１のＩ／Ｆレジスタ２０１にタイミング５０３−２でライトされる（ステップＳＴ３０１）。
【００５３】
続いて、第１のＩ／Ｆレジスタ２０１が更新されると、プロセッサ２０２はスロットオフセットが３≦Ｓｎ≦９の範囲であるかどうかの判定を行い、範囲外の場合には、即時に第１のＩ／Ｆレジスタ２０１に格納されたＦＳＭを第２のＩ／Ｆレジスタ２０４に転送する。ここでは、Ｓｎ＝１であるため、ライトタイミング５０４−２でＦＳＭを第２のＩ／Ｆレジスタ２０４に転送する（ステップＳＴ３０２、ステップＳＴ３０５）。
【００５４】
そして、演算部２０６では、Ｓｎ＝６の時と同様に、ＨＳ−ＰＤＳＣＨのｓｌｏｔ＃[１]５０２−２の復調タイミング５０６−２と同じタイミング５０５−２でＦＳＭを第２のＩ／Ｆレジスタ２０４から内部レジスタ２０５を転送するとともに、内部レジスタ２０５に格納されたＦＳＭを使用して、ｓｌｏｔ＃[１]５０２−２のデータに対して１スロット分の復調処理を行う（ステップＳＴ３０７）。
【００５５】
このように本実施の形態によれば、スロットオフセットＳｌｏｔoffを考慮して、第１のＩ／Ｆレジスタ２０１にＦＳＭが格納されると直ちにＦＳＭを第２のＩ／Ｆレジスタ２０４へ転送するか、または、遅延時間経過後直ちに転送するかの判定をし、ＦＳＭの転送タイミングを制御することにより、基本チャネル受信部１０３からＨＳＤＰＡチャネル受信部１０７の演算部２０６へのＦＳＭ転送および反映タイミングにおいて、ＨＳ−ＰＤＳＣＨの復調タイミングに合わせて適切なタイミングでＦＳＭを更新することができ、適切なＦＳＭを使用してＨＳ−ＰＤＳＣＨの復調処理を行なうことができる。
【００５６】
なお、スロットオフセットＳｌｏｔoffに加えて、さらに、ＤＬ−ＤＰＣＨのＰｉｌｏｔシンボルチップ数および、ＦＳＭ演算処理遅延（以後ＦＳＭ_estimateと記載）を考慮して、判定基準を設定することも可能である。
【００５７】
具体的には、プロセッサ２０２は、以下の式（６）を満たす場合に、Ｐｉｌｏｔ＿ｃｈｉｐ相当時間分を遅延時間として設定し、遅延時間経過後、第１のＩ／Ｆレジスタ２０１から第２のＩ／Ｆレジスタ２０４にＦＳＭを転送し、これ以外の場合には、基本チャネル受信部１０３から第１のＩ／Ｆレジスタ２０１にＦＳＭが格納されると直ちに第２のＩ／Ｆレジスタ２０４へ転送することとする。
Ｓｌｏｔoff  ≧  Ｐｉｌｏｔ＿ｃｈｉｐ
、かつ、
（Ｓｌｏｔoff＋ＦＳＭ_estimate）＜  ２５６０ｃｈｉｐ                    …（６）
【００５８】
これにより、Ｐｉｌｏｔシンボルチップ数およびＦＳＭ演算処理遅延が変動する場合においても、演算部２０６は適切なＦＳＭを使用してＨＳ−ＰＤＳＣＨの復調処理を行うことができる。
【００５９】
また、本実施の形態では、ＨＳＤＡＰ対応のＷ−ＣＤＭＡ通信端末装置における基本チャネル受信部１０３からＨＳＤＰＡチャネル受信部１０７へのＦＳＭ転送について述べたが、一般的なデータ転送において、ある条件によってデータの更新タイミングが異なるような場合、本実施の形態の構成を用いて、データの転送を制御することができる。
【産業上の利用可能性】
【００６０】
本発明は、ＨＳＤＰＡ対応のＷ−ＣＤＭＡ通信方式における受信装置に用いるのに好適である。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施の形態における受信装置の構成を示すブロック図
【図２】上記実施の形態におけるＨＳＤＰＡチャネル受信部の復調部の構成を示すブロック図
【図３】上記実施の形態におけるＦＳＭの転送方式を示すフロー図
【図４】上記実施の形態におけるＦＳＭ転送動作を示すタイミング図
【図５】上記実施の形態におけるＦＳＭ転送動作を示すタイミング図
【図６】ＤＬ−ＤＰＣＨのフレームフォーマットを示す図
【図７】ＨＳＤＰＡ対応のＷ−ＣＤＭＡ通信方式で規定された各チャネルのタイミング関係を示す図
【図８】ＵＬ−ＤＰＣＨのフレームフォーマットを示す図
【図９】ＤＬ−ＤＰＣＨとＨＳ−ＰＤＳＣＨ間のＦＳＭの反映関係を示すタイミング図
【図１０】ＤＬ−ＤＰＣＨとＨＳ−ＰＤＳＣＨ間のＦＳＭの反映関係を示すタイミング図
【図１１】従来のＨＳＤＰＡチャネル受信部の復調部の構成を示すブロック図
【図１２】従来のＦＳＭ転送動作を示すタイミング図
【図１３】従来のＦＳＭ転送動作を示すタイミング図
【符号の説明】
【００６２】
１００  受信装置
１０１  アンテナ素子
１０２  無線受信部
１０３  基本チャネル受信部
１０４  逆拡散部
１０５  復調部
１０６  復号化部
１０７  ＨＳＤＰＡチャネル受信部
１０８  逆拡散部
１０９  復調部
１１０  復号化部
２０１  第１のＩ／Ｆレジスタ
２０２  プロセッサ
２０３  タイマー部
２０４  第２のＩ／Ｆレジスタ
２０５  内部レジスタ
２０６  演算部
【図１】
2006166024.tif 000003
【図２】
2006166024.tif 000004
【図３】
2006166024.tif 000005
【図４】
2006166024.tif 000006
【図５】
2006166024.tif 000007
【図６】
2006166024.tif 000008
【図７】
2006166024.tif 000009
【図８】
2006166024.tif 000010
【図９】
2006166024.tif 000011
【図１０】
2006166024.tif 000012
【図１１】
2006166024.tif 000013
【図１２】
2006166024.tif 000014
【図１３】
2006166024.tif 000015