(57)【要約】      （修正有）【課題】精度及び解像度を向上した液晶表示装置のソースドライバを提供すること。【解決手段】（Ｍ＋Ｎ）ビット（ＭとＮは正の整数）のデジタル信号をアナログ信号に変換するＬ（Ｌは正の整数）のデジタルアナログ変換部を備える液晶表示装置のソースドライバであって、デジタルアナログ変換部は、直列接続された２Ｍの抵抗を有し、２Ｍの第１階調電圧を発生する粗階調電圧発生部と、デジタル信号のＭビットに対応して、２Ｍの第１階調電圧のうち連続する２つの電圧を選択し出力する第１デコーダと、直列接続された２Ｎの抵抗を有し、第１デコーダからの２つの出力電圧を入力され、２Ｎの第２階調電圧を出力する微階調電圧発生部と、デジタル信号のＮビットに対応して、２Ｎの第２階調電圧のうち１つを選択し、選択した第２階調電圧をアナログ信号として出力する第２デコーダとを備える。【選択図】      図７
2006047969.tif 000002
【特許請求の範囲】
【請求項１】
（Ｍ＋Ｎ）ビット（ＭとＮは正の整数）のデジタル信号をアナログ信号に変換するＬ（Ｌは正の整数）のデジタルアナログ変換部を備える液晶表示装置のソースドライバであって、
前記デジタルアナログ変換部は、
直列接続された２Ｍの抵抗を有し、２Ｍの第１階調電圧を発生する粗階調電圧発生部と、
前記デジタル信号のＭビットに対応して、２Ｍの前記第１階調電圧のうち連続する２つの電圧を選択し出力する第１デコーダと、
直列接続された２Ｎの抵抗を有し、前記第１デコーダからの２つの出力電圧を入力され、２Ｎの第２階調電圧を出力する微階調電圧発生部と、
前記デジタル信号のＮビットに対応して、２Ｎの前記第２階調電圧のうち１つを選択し、選択した該第２階調電圧を前記アナログ信号として出力する第２デコーダと、
を備え、
Ｌの前記デジタルアナログ変換部は、前記粗階調電圧発生部を共有し、
前記第１デコーダと前記微階調電圧発生部とは、単位ゲインアンプを使用せずに接続され、
前記微階調電圧発生部の各抵抗の抵抗値Ｒｃｈは、前記粗階調電圧発生部の各抵抗の抵抗値Ｒと、数式
【数１】
2006047969.tif 000012
の関係を満足することを特徴とする液晶表示装置のソースドライバ。
【請求項２】
前記粗階調電圧発生部の各抵抗の抵抗値の全てが同じ値でない場合、前記抵抗値Ｒはそれらの抵抗値のうち、最も大きい抵抗値であることを特徴とする請求項１に記載の液晶表示装置のソースドライバ。
【請求項３】
前記第１デコーダに接続される２つの抵抗のいずれか一方の抵抗値と前記第１デコーダ内のスイッチ全体のターンオン抵抗値とを加算して得られる抵抗値が、前記数式を満足することを特徴とする請求項２に記載の液晶表示装置のソースドライバ。
【請求項４】
直列接続された２Ｍの抵抗を有し、２Ｍの第１階調電圧を発生する粗階調電圧発生部と、
Ｍビットのデジタル信号に対応して、２Ｍの前記第１階調電圧のうち連続する２つの電圧を選択し、出力する第１デコーダと、
直列接続された２Ｎの抵抗を有し、前記第１デコーダからの２つの出力電圧を入力され、２Ｎの第２階調電圧を出力する微階調電圧発生部と、
Ｎビットのデジタル信号に対応して、２Ｎの前記第２階調電圧のうち１つを選択し、選択した該第２階調電圧をアナログ信号として出力する第２デコーダと、
を備え、
前記第１デコーダと前記微階調電圧発生部とは単位ゲインアンプを使用せずに接続され、
Ｌの前記微階調電圧発生部の各抵抗の抵抗値Ｒｃｈは、前記粗階調電圧発生部の各抵抗の抵抗値Ｒと、数式
【数２】
2006047969.tif 000013
の関係を満足することを特徴とするデジタルアナログ変換装置。
【請求項５】
前記粗階調電圧発生部の各抵抗の抵抗値の全てが同じ値でない場合、前記抵抗値Ｒはそれらの抵抗値のうち、最も大きい抵抗値であることを特徴とする請求項４に記載のデジタルアナログ変換装置。
【請求項６】
前記第１デコーダに接続される２つの抵抗のいずれか一方の抵抗値と前記第１デコーダ内のスイッチ全体のターンオン抵抗値とを加算して得られる抵抗値が、前記数式を満足することを特徴とする請求項５に記載のデジタルアナログ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）、薄膜トランジスタ有機ＥＬ表示装置（ＴＦＴ−ＯＥＬＤ）等のソースドライバ、特に、精度及び解像度を向上させた液晶表示装置のソースドライバに関する。
【背景技術】
【０００２】
図１は、従来の技術に係る一般的なＴＦＴ−ＬＣＤの構成を示すブロック図である。
【０００３】
図１に示すように、ＴＦＴ−ＬＣＤは、液晶パネル４００、タイミング制御部１００、複数のゲートドライバ２００、複数のソースドライバ３００、及び電圧発生部５００を備える。複数のゲートドライバ２００はタイミング制御部１００により駆動され、液晶パネル４００のゲートラインを順次駆動させる。複数のソースドライバ３００はタイミング制御部１００により駆動され、液晶パネル４００のソースラインを駆動させて、液晶パネル４００にデータを表示させる。電圧発生部５００はシステムから要求される様々の電圧を発生する。
【０００４】
液晶パネル４００は、液晶キャパシタＣ１とスイッチング薄膜トランジスタＴ１とから構成される複数の単位画素を有する。単位画素はマトリックスに配列される。各薄膜トランジスタＴ１のソースは、ソースドライバ３００により駆動される各ソースラインにそれぞれ接続し、各薄膜トランジスタＴ１のゲートは、ゲートドライバ２００により駆動される各ゲートラインにそれぞれ接続する。
【０００５】
このようなＴＦＴ−ＬＣＤでは、ゲートドライバ２００はタイミング制御部１００の制御下でゲートラインを順次駆動させる。ソースドライバ３００は、タイミング制御部１００からデータを受信してアナログ信号をソースラインに印加する。このような方法で、ＴＦＴ−ＬＣＤはデータを表示する。
【０００６】
図２は、従来の技術に係る図１に示すＴＦＴ−ＬＣＤのソースドライバ３００の構成を示すブロック図である。
【０００７】
図２に示すように、ソースドライバ３００は、デジタル制御部３１０と、デジタル制御部３１０から提供されるデジタルデータを格納するレジスタ部３２０と、レジスタ部３２０から提供される信号レベルを変換するレベルシフタ部３３０と、レベルシフタ部３３０を通過したデジタル信号をアナログ信号に変換するデジタルアナログ変換部（以下ＤＡＣという）３４０と、アナログバイアス部３５０と、アナログバイアス部３５０から提供されるバイアスによりＤＡＣ３４０の出力をバッファリングして、液晶パネル４００のソースラインに提供するためのバッファリング部３６０とを備える。
【０００８】
デジタル制御部３１０は、タイミング制御部１００からソースドライバスタートパルス（ＳＳＰ）、デジタルクロック（ＤＩＧＩＴＡＬ  ＣＬＯＣＫ）、及びデジタルデータ（ＤＩＧＩＴＡＬ  ＤＡＴＡ）を受信してレジスタ部３２０にデジタルデータを伝達することで、レジスタ部３２０を制御する。
【０００９】
レジスタ部３２０は、シフトレジスタ部３２１と、サンプリングレジスタ部３２２と、ホールドレジスタ部３２３とを備える。全てのデジタルデータは、シフトレジスタ部３２１を通じてサンプリングレジスタ部３２２に格納される。タイミング制御部１００から提供される制御信号ＬＯＡＤによりサンプリングレジスタ部３２２に格納されたデジタルデータは、ホールドレジスタ部３２３及びレベルシフタ部３３０を通じてＤＡＣ３４０に伝達される。
【００１０】
ＤＡＣ３４０は、明度を線形的に表現するために、入力電圧を非線形的にする階調電圧発生部３４２と、レベルシフタ部３３０を通過したデジタル信号を選択信号に用いて、階調電圧発生部３４２の出力をデコードして出力するデコーダ部３４４とを備える。
【００１１】
バッファリング部３６０は、単位ゲインアンプから構成され、ＤＡＣ３４０から入力されたアナログ信号（と同じ電圧の信号）をさらに大きい出力として液晶パネル４００のソースラインに供給する。
【００１２】
図３は、従来の技術に係る図２に示すＤＡＣ３４０の内部構成例を示す回路図である。図３に示すように、階調電圧発生部３４２の各出力は連続的に接続された６個のスイッチ３４４を通じて選択され、アナログ信号ＡＮ＿ＯＵＴとして出力される。このように、デジタル信号Ｄ＜６：１＞により制御される６個のスイッチを通じて階調電圧が選択されるため、独立したデコーダは必要とされない。
【００１３】
図４は、従来の技術に係る図２に示すＤＡＣ３４０の別の内部構成例を示す回路図である。階調電圧発生部３４２の各出力は、１個のスイッチを通じて選択され、アナログ信号ＡＮ＿ＯＵＴとして出力される。それゆえに、各スイッチを制御するための制御信号を生成する６×６４デコーダが必要である。
【００１４】
また、図３及び図４で示すようなＤＡＣを組み合わせると、様々のＤＡＣの具現化が可能である。すなわち、６ビットの解像度を有するＤＡＣは、各出力に１個のスイッチないし最大６個に直列接続するスイッチを用い、これらの各スイッチを制御するための制御信号を生成するために、６×６４デコーダを用いることができる。また、独立したデコーダのない構造も提供ことができる。例えば、各出力に直列接続された２個のスイッチを用い、その各々のスイッチを選択するための２個の３×８デコーダをあわせて用いることができる。あるいは直列接続した３個のスイッチを用い、３個の２×４デコーダをあわせて用いることができる。
【００１５】
一方、図３及び図４で示す構造のＤＡＣ３４０を用いて６ビットの解像度を得るためには、階調電圧を生成するために６４個の抵抗が必要であり、また、生成した階調電圧を選択するためのデコーダ及びスイッチが必要である。それゆえに、このような構造のＤＡＣが８ビットまたは１０ビットの解像度を有するように具現化されれば、回路面積は約４倍もしくは約１６倍に増大する。すなわち、Ｎビットの解像度向上のためには、回路面積は２Ｎ倍に増大する。
【００１６】
このように、ＤＡＣ３４０の回路面積が増大すれば、ＴＦＴ−ＬＣＤドライバチップの回路面積が増大して生産単価を上昇させる。その結果、価格競争力が弱くなる。
【００１７】
それゆえに、このような回路面積の増大を最小化するために、ＤＡＣは次に示すように、２段構造により具現化される。
【００１８】
図５は、従来の技術に係る２段構造によるＤＡＣの内部構成を示す回路図である。第１ＤＡＣ３４６は、上位６ビットのデジタル信号Ｄ＜８：３＞をアナログ信号に変換し、上限電圧ＶＲＥＦ＿Ｈと下限電圧ＶＲＥＦ＿Ｌとの間を分割する抵抗列３４６ａと、デジタル信号Ｄ＜２：１＞に対応して連続する２つのアナログ電圧ＶＮ＋１及びＶＮを出力するためのデコーダ３４６ｂとを備える。第２ＤＡＣ３４７は下位２ビットＤ＜２：１＞を変換し、印加された２つのアナログ電圧ＶＮ＋１及びＶＮの電圧を分割するキャパシタ部３４７ｂと、キャパシタ部３４７ｂを通して分割される電圧を制御するためのスイッチング部３４７ａとを備える。
【００１９】
第１ＤＡＣ３４６の抵抗列３４６ａは共有され、また、これは図２に示す階調電圧発生部３４２である。
【００２０】
しかしながら、このようにキャパシタを用いて具現化されたＤＡＣは、出力信号の精度が低くなる。これは、キャパシタと接続されたスイッチで起こる、電荷注入及びクロックフィードスルー（ｃｌｏｃｋ  ｆｅｅｄｔｈｒｏｕｇｈ）現象に起因する。このような電荷注入及びクロックフィードスルー現象による出力電圧のエラーは、スイッチとして用いられるＭＯＳトランジスタの駆動電圧に比例する。一般的なＴＦＴ−ＬＣＤは駆動電圧として約７〜約１６Ｖを用いるため、エラー電圧が大きくなり、設計の際に目標とした精度を満足させることが難しい。それゆえに、精度を向上させるために、用いるキャパシタ容量を増大させると、精度の向上は可能であるが、回路面積が増大し、また、動作速度も減少するという問題が発生する。
【００２１】
このような問題を解決するために、２段構造によるＤＡＣの各段が抵抗列を用いてそれぞれ具現化された。従来の技術に係る２段構造によるＤＡＣの別の内部構成を示す回路図を図６に示す。
【００２２】
図６に示すように、第１ＤＡＣ３４８、及び第２ＤＡＣ３５０は、印加された電圧を分割する前段の抵抗列３４８ａ、及び後段の抵抗列３５０ａと、前段と後段の抵抗列３４８ａ、及び３５０ａにより出力された電圧のうち、デジタル信号Ｄ＜８：３＞、及びＤ＜２：１＞に対応するアナログ電圧を出力するスイッチング部３４８ｂ、及び３５０ｂとをそれぞれ備える。
【００２３】
第１ＤＡＣ３４８と第２ＤＡＣ３５０とは、単位ゲインアンプ３４９によって接続されるが、これは後段の抵抗列３５０ａにより前段の分割された電圧が影響を受けないようにするためのものである。すなわち、各スイッチング部３４８ｂ、及び３５０ｂを通じて、前段と後段の抵抗列３４８ａ、及び３５０ａが並列に接続されるため、出力される各アナログ信号が一定比率の電圧差を有することができなくなり、デジタル信号に対応するアナログ信号が出力されないという問題を解決することが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
一方、一般的なＣＭＯＳ工程により設計される単位ゲインアンプの精度は、約２０ｍＶ程度である。それゆえに、ＤＡＣがこのような単位ゲインアンプを用いて具現化される場合、６ビットの解像度に約２０ｍＶ以上の精度を期待することは難しいという問題がある。
【００２５】
さらに、チャネルに２個の単位ゲインアンプが追加で備えられるため、回路面積が増大するという問題がある。
【００２６】
それゆえに、従来の技術に係る単位ゲインアンプを用いて具現化されたＤＡＣは、単位ゲインアンプのオフセット電圧のために、単位ゲインアンプのオフセット電圧以上の精度を有する高階調ＤＡＣを設計する上で制約を受けるという問題がある。
【００２７】
本発明は、前記の問題点を解決するためになされたものであり、その目的は、精度及び解像度を向上させることのできる液晶表示装置のソースドライバを提供することである。
【課題を解決するための手段】
【００２８】
本発明の一態様によると、本発明は、（Ｍ＋Ｎ）ビット（ＭとＮは正の整数）のデジタル信号をアナログ信号に変換するＬ（Ｌは正の整数）のデジタルアナログ変換部を備える液晶表示装置のソースドライバであって、前記デジタルアナログ変換部は、直列接続された２Ｍの抵抗を有し、２Ｍの第１階調電圧を発生する粗階調電圧発生部と、前記デジタル信号のＭビットに対応して、２Ｍの前記第１階調電圧のうち連続する２つの電圧を選択し出力する第１デコーダと、直列接続された２Ｎの抵抗を有し、前記第１デコーダからの２つの出力電圧を入力され、２Ｎの第２階調電圧を出力する微階調電圧発生部と、前記デジタル信号のＮビットに対応して、２Ｎの前記第２階調電圧のうち１つを選択し、選択した該第２階調電圧を前記アナログ信号として出力する第２デコーダとを備えることを特徴とする液晶表示装置のソースドライバを提供する。
【００２９】
また、本発明の別の態様によると、本発明は、直列接続された２Ｍの抵抗を有し、２Ｍの第１階調電圧を発生する、粗階調電圧発生部と、Ｍビットのデジタル信号に対応して、２Ｍの前記第１階調電圧のうち連続する２つの電圧を選択し出力する第１デコーダと、直列接続された２Ｎの抵抗を有し、前記第１デコーダからの２つの出力電圧を入力され、２Ｎの第２階調電圧を出力する微階調電圧発生部と、Ｎビットのデジタル信号に対応して、２Ｎの前記第２階調電圧のうち１つを選択し、選択した該第２階調電圧をアナログ信号として出力する第２デコーダとを備え、前記第１デコーダと前記微階調電圧発生部とは単位ゲインアンプを使用せずに接続され、Ｌの前記微階調電圧発生部の各抵抗の抵抗値Ｒｃｈは、前記粗階調電圧発生部の各抵抗の抵抗値Ｒと、数式
【００３０】
【数１】
2006047969.tif 000003
【００３１】
の関係を満足することを特徴とするデジタルアナログ変換装置を提供する。
【発明の効果】
【００３２】
本発明に係る液晶表示装置のソースドライバは、２段構造で具現化されるＤＡＣにおいて、後段の抵抗列の抵抗値が調節されるため、各段を単位ゲインアンプを用いずに接続することができる。それゆえに、従来の技術に係る単位ゲインアンプの、オフセット電圧に起因するＤＡＣの精度に関する設計上の制約を取り去ることができ、高精度のＤＡＣを具現化することができる。さらに、それぞれのチャンネルに必要であった単位ゲインアンプを取り去ることができ、チップの回路面積を減少させることができる。
【００３３】
さらに、各段の間のデコーダ内のスイッチのターンオン抵抗値を考慮し、微階調電圧発生部の第１デコーダに接続された２つの抵抗のうち、一方の抵抗値を調節することによって、均等な間隔を有するアナログ信号を出力することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好ましい実施の形態を添付した図面を参照して説明する。
【００３５】
図７は、本発明の実施の形態に係るソースドライバのＤＡＣの内部構成を示す回路図である。
【００３６】
図７に示すように、本実施の形態に係るＤＡＣは、粗階調電圧発生部８２０と、第１デコーダ８４０と、微階調電圧発生部９２０と、第２デコーダ９４０とを備える。
【００３７】
粗階調電圧発生部８２０は、直列接続された２Ｍ個の抵抗から構成され、２Ｍ個の階調電圧を発生する。第１デコーダ８４０は、Ｍビットのデジタル信号Ｄ＜Ｍ＋Ｎ：Ｎ＋１＞に応じて生成される粗階調電圧発生部８２０の出力電圧のうち、連続する２つの電圧（ＶＨ及びＶＬで示す）を選択して出力する。微階調電圧発生部９２０は、直列接続された２Ｎ個の抵抗から構成され、第１デコーダ８４０の出力電圧を入力として２Ｎ個の階調電圧を出力する。第２デコーダ９４０は、微階調電圧発生部９２０の出力電圧のうち、Ｎビットのデジタル信号Ｄ＜Ｎ：１＞に応じて、１つの出力電圧を選択し、アナログ信号ＡＮ＿ＯＵＴとして出力する。
【００３８】
粗階調電圧発生部８２０と第１デコーダ８４０とは第１ＤＡＣ８００を構成し、微階調電圧発生部９２０と第２デコーダ９４０とは第２ＤＡＣ９００を構成する。Ｍ＋Ｎビットのデジタル信号Ｄ＜Ｍ＋Ｎ：１＞は、２段階にわたり、つまり、第１ＤＡＣ８００及び第２ＤＡＣ９００を通じてアナログ信号ＡＮ＿ＯＵＴに変換される。
【００３９】
ここで、粗階調電圧発生部８２０は、液晶表示装置のＬ個のチャネルを駆動するためのＬ個のＤＡＣに共有される。
【００４０】
一方、従来の技術に係るＤＡＣ（図６を参照）とは異なり、第１デコーダ８４０と微階調電圧発生部９２０とは、単位ゲインアンプを使用せずに接続される。よって、粗階調電圧発生部８２０の抵抗列は微階調電圧発生部９２０の抵抗列に並列接続される。それゆえに、並列接続によるエラーを最小化するため、微階調電圧発生部９２０を構成する各抵抗の抵抗値Ｒｃｈは、下記の数式１を満足しなければならない。
【００４１】
【数２】
2006047969.tif 000004
【００４２】
数式１において、Ｒは粗階調電圧発生部８２０を構成する各抵抗の抵抗値を意味する。抵抗値が各々異なる場合には、そのうち最も大きい抵抗値を意味する。
【００４３】
すなわち、本発明に係るソースドライバのＤＡＣでは、単位ゲインアンプを用いずに、並列接続される微階調電圧発生部９２０に含まれる抵抗列の抵抗値を調節する。これにより、ソースドライバのＤＡＣは、並列接続にともなう影響を最小化できる。その結果、単位ゲインアンプのオフセット電圧による制約がないため、精度を向上させることができ、デジタル信号のビット数を増やすことができる。さらに、単位ゲインアンプが占めていた回路面積を不要とすることができる。それゆえに、精度の高い高階調ＤＡＣの具現化が可能である。
【００４４】
以下、数式１の導出について説明する。上述した微階調電圧発生部９２０の各抵抗の抵抗値Ｒｃｈは、１ビットのデジタル信号の理想的な電圧Ｖ１ＬＳＢと実際の電圧Ｖ１ＬＳＢ′との電圧の差が下記数式２を満足する場合の抵抗値である。
【００４５】
【数３】
2006047969.tif 000005
【００４６】
ここで、理想的な電圧Ｖ１ＬＳＢとは、前段の抵抗列の分割比が後段の抵抗列によって影響を受けない場合の電圧であり、実際の電圧Ｖ１ＬＳＢ′とは、前段の抵抗列の分割比が後段の抵抗列によって影響を受ける場合の電圧である。
【００４７】
出力誤差水準は約１／３Ｖ１ＬＳＢであるので、これに適合するように前記数式２で係数を変更することにより、出力誤差水準を１／３Ｖ１ＬＳＢ水準以下に下げることができる。
【００４８】
さらに、Ｌ個のチャネルが同じアナログ信号を出力する場合は、並列接続の影響により最も大きいエラーが発生する。粗階調電圧発生部８２０が複数のチャネルのＤＡＣによって共有されているために、このような場合、図８に示すように、粗階調電圧発生部８２０の１つの抵抗にＬ個の微階調電圧発生部９２０の抵抗列が並列接続される。
【００４９】
図８は、この状態におけるＤＡＣ周辺の等価回路図である。即ち図８は、Ｌ個のチャネルから全て同じ出力を発生するため、粗階調電圧発生部８２０の抵抗列にＬ個の微階調電圧発生部９２０の抵抗列が並列に接続された状態を示している。
【００５０】
図８によると、１ビットのデジタル信号に対応する実際の電圧Ｖ１ＬＳＢ′は（ＶＨ′−ＶＬ′）／２Ｎとなることが分かる。一方、理想的な電圧Ｖ１ＬＳＢは（ＶＨ−ＶＬ）／２Ｎである。したがって、これを前記数式２に代入して整理すると、下記数式３の関係が得られる。
【００５１】
【数４】
2006047969.tif 000006
【００５２】
また、図８に示すように、（ＶＨ′−ＶＬ′）は、微階調電圧発生部９２０の抵抗列が並列に接続した粗階調電圧発生部の各抵抗（抵抗値Ｒ′）の両端にかかる電圧であり、Ｒ′×（ＶＲＥＦ＿Ｈ−ＶＲＥＦ＿Ｌ）／Ｒｔｏｔａｌ′である。理想的な場合では、粗階調電圧発生部８２０の各抵抗（抵抗値Ｒ）の両端にかかる電圧であり、Ｒ×（ＶＲＥＦ＿Ｈ−ＶＲＥＦ＿Ｌ）／Ｒｔｏｔａｌである。
【００５３】
Ｒｔｏｔａｌ′は、Ｌ個の微階調電圧発生部９２０の抵抗列が粗階調電圧発生部８２０の抵抗列に並列接続される場合の、粗階調電圧発生部８２０の全体抵抗値を意味する。Ｒｔｏｔａｌは、粗階調電圧発生部８２０の直列接続した２Ｍ個の抵抗列の全体抵抗値を意味する。したがって、これを前記数式３に代入して整理すると、下記数式４の関係が得られる。
【００５４】
【数５】
2006047969.tif 000007
【００５５】
また、図８に示すように、粗階調電圧発生部８２０の全体抵抗値Ｒｔｏｔａｌ′はＲ×（２Ｍ−１）＋Ｒ′である。また、理想的な場合の粗階調電圧発生部８２０の全体抵抗値ＲｔｏｔａｌはＲ×２Ｍである。これを前記数式４に代入して整理すると、下記数式５の関係が得られる。
【００５６】
【数６】
2006047969.tif 000008
【００５７】
Ｌ個の微階調電圧発生部９２０の抵抗列が粗階調電圧発生部８２０の１つの抵抗に並列接続した場合の抵抗値Ｒ′は、図８を参照して整理すると、次の通りである。
【００５８】
【数７】
2006047969.tif 000009
【００５９】
Ｒｃｈ＿ｔｏｔａｌは各微階調電圧発生部９２０の直列接続した２Ｎ個の抵抗全体の抵抗値を意味する。これを前記数式５に代入して整理すると、下記数式６の関係が得られる。
【００６０】
【数８】
2006047969.tif 000010
【００６１】
微階調電圧発生部９２０の全体抵抗値Ｒｃｈ＿ｔｏｔａｌはＲｃｈ×２Ｎである。これを前記数式６に代入して微階調電圧発生部９２０の１つの抵抗値Ｒｃｈに対し整理すると、前記数式１の結果が得られる。
【００６２】
一方、抵抗Ｒ１と抵抗Ｒ２とが並列に接続される場合、抵抗Ｒ２が抵抗Ｒ１と同じ抵抗値を有する時、並列接続した抵抗全体Ｒ１‖Ｒ２に印加される電圧が各々の抵抗Ｒ１と抵抗Ｒ２に印加される電圧の１／２になる。同様に、各微階調電圧発生部９２０の抵抗値が等しく、Ｒｃｈ＿ｔｏｔａｌである場合、Ｒｃｈ＿ｔｏｔａｌ／Ｌ＝Ｒが成立する。すなわち、Ｒｃｈ＿ｔｏｔａｌ＝Ｒ・Ｌが成立する。
【００６３】
このことは、数式６においてＭの値が十分に大きく、２Ｍ−１≒２Ｍが成立すると仮定した場合の微階調電圧発生部９２０の抵抗値Ｒｃｈ＿ｔｏｔａｌの条件から直感的に分かる。
【００６４】
上述したように、ＤＡＣが２段構造で具現化されると、後段が抵抗値を調節するため、各段の間を単位ゲインアンプを使用せずに接続することができる。それゆえに、従来の単位ゲインアンプのオフセット電圧によるＤＡＣの精度の制約が除去され、精度が高いＤＡＣを具現化することができる。さらに、各チャネル毎に必要であった単位ゲインアンプを除去できるため、回路面積を減らすことができる。
【００６５】
上述したＤＡＣの第１デコーダ８４０は、直列に接続された、１個から最大Ｍ個のＭＯＳスイッチアレイで具現化される。理想的な第１デコーダ８４０の全体抵抗値は０Ωである。しかしながら、実際のＤＡＣの第１デコーダ８４０は、微階調電圧発生部９２０の抵抗と比較して、無視することのできない抵抗値を有する。このように実際に具現化された第１デコーダ８４０が有する抵抗値による問題について、図面を用いて説明する。
【００６６】
図９は、本発明の実施の形態に係るＤＡＣの特定の状態における等価回路図である。粗階調電圧発生部８２０の隣接する抵抗ＲＮ及びＲＮ−１からの出力電圧ＶＨ１、ＶＬ１＝ＶＨ２、及びＶＬ２が、微階調電圧発生部９２０によりデコードされる場合を示す。
【００６７】
図９において、ＲＳＷ１１及びＲＳＷ１２は、微階調電圧発生部９２０の抵抗列の両端にそれぞれ接続された、第１デコーダ８４０内のＭＯＳスイッチのターンオン（ｔｕｒｎ−ｏｎ）抵抗である。同様に、ＲＳＷ２１及びＲＳＷ２２は、微階調電圧発生部９２０′の抵抗列の両端にそれぞれ接続された、第１デコーダ８４０’内のＭＯＳスイッチのターンオン抵抗である。
【００６８】
図１０は、図９に示すＤＡＣの等価回路の出力電圧を示すグラフである。Ｘ軸は、印加されたデジタル信号に対応するＤＡＣのアナログ信号ＡＮ＿ＯＵＴを表し、Ｙ軸はアナログ信号ＡＮ＿ＯＵＴを決定する電圧を表す。また、図面に示す記号「＊」は理想的なＤＡＣのアナログ信号の出力を表し、記号「○」は実際に具現化されたＤＡＣのアナログ信号の出力を表す。
【００６９】
図９及び図１０に示すように、微階調電圧発生部９２０が粗階調電圧発生部８２０の抵抗ＲＮの両端に印加された電圧ＶＨ１及びＶＬ１を印加され、電圧を分割する。この時点で、第１デコーダ８４０内のスイッチのターンオン抵抗により、最初の出力信号ＡＮ＿ＯＵＴＮの電圧ＶＮは、予想された最初の出力信号のレベルＶＯＲＧ＿Ｎより増大し、最後の出力信号ＡＮ＿ＯＵＴＮ＋３の電圧ＶＮ＋３は、予想された最後の出力信号のレベルＶＯＲＧ＿Ｎ＋３より減少する。また、最初の出力信号ＡＮ＿ＯＵＴＮの電圧ＶＮが増大し、最後の出力信号ＡＮ＿ＯＵＴＮ＋３の電圧ＶＮ＋３が減少する。そのため、最初の電圧ＶＮの出力ノードと最後の電圧ＶＮ＋３の出力ノード間に直列に接続される抵抗Ｒｃｈ１２及びＲｃｈ１３を通じ、分割して出力される信号ＡＮ＿ＯＵＴＮ＋１及びＡＮ＿ＯＵＴＮ＋２の電圧も、予想された出力信号のレベルより高く、または低くなる。
【００７０】
また、抵抗ＲＮ−１の両端の電圧ＶＨ１及びＶＬ１が分割されて出力された最後のアナログ信号ＡＮ＿ＯＵＴＮ−１の電圧ＶＮ−１と、抵抗ＲＮの両端の電圧ＶＨ２及びＶＬが分割されて出力された最初のアナログ信号ＡＮ＿ＯＵＴＮの電圧ＶＮとの間の電圧差（ＶＮ−ＶＮ−１）が１ビットのデジタル信号に対応する電圧の差より大きいことが分かる。
【００７１】
すなわち、図９に示す等価回路では、第１デコーダ８４０内のスイッチのターンオン抵抗により、出力されるアナログ信号の電圧の間隔が均等でないという問題がある。
【００７２】
一方、微階調電圧発生部内の抵抗列を長くする、又はＭＯＳスイッチの幅を大きくすることにより、上述するＭＯＳスイッチのターンオン抵抗による問題を解決することができる。しかしながら、これは回路面積の増大につながるだけではなく、ＤＡＣの変換速度を制限する要素として作用する。
【００７３】
したがって、この問題を解決するために、ＤＡＣのアナログ信号の電圧間隔が均等になるように、微階調電圧発生部９２０の抵抗列のうち、第１デコーダ８４０に接続される２つの抵抗（Ｒｃｈ１１、Ｒｃｈ１４）のうち、いずれか一方の抵抗値を第１デコーダ８４０内のスイッチ全体のターンオン抵抗値に加算して得られる抵抗値が、前記数式１を満足するように調節する。すなわち、新たな抵抗値Ｒｃｈ′は、次式で表される。
【００７４】
【数９】
2006047969.tif 000011
【００７５】
数式７では、Ｒｃｈ′は、第１デコーダ８４０内のスイッチのターンオン抵抗値によって調節される、第１デコーダ８４０に接続される２つの抵抗のうち、いずれか一方の抵抗値を意味し、Ｒｃｈは、前記数式１を用いて計算された微階調電圧発生部９２０の抵抗値である。また、ＲＳＷ−ＴＯＴＡＬは、第１デコーダ内での全てのスイッチのターンオン抵抗値を意味する。
【００７６】
図１１は、本発明の実施の形態に係る微階調電圧発生部９２０内の抵抗列の第１抵抗値を上記の方法で調節した結果の一例を示すＤＡＣの等価回路図である。
【００７７】
図１１に示すように、微階調電圧発生部９２０内の抵抗列の抵抗値は、前記数式１を用いて計算されたものであり、抵抗列内の１つの抵抗値Ｒｃｈは、３００ＫΩである。また、第１デコーダ８４０内のスイッチ全体のターンオン抵抗値が２００ＫΩであるとしたので、微階調電圧発生部９２０内の抵抗列の第１抵抗値Ｒｃｈ′は１００ＫΩとなる。
【００７８】
図１２は、図１１に示すＤＡＣの等価回路の出力電圧を示すグラフである。
【００７９】
図１２に示すように、第１デコーダ８４０内のスイッチの抵抗値を考慮して具現化されたＤＡＣのアナログ出力信号の電圧（ＶＲＬ等）は、理想的な場合のＤＡＣのアナログ信号（ＶＯＲＧ＿Ｎ等）より全体的に少し高い電圧となる。しかしながら、その上昇レベルは、第１デコーダ８４０の一方のスイッチの抵抗値（図１１のＲＳＷ１１）によるものであり、一定であるため、本実施の形態に係るＤＡＣのアナログ出力信号は均等な電圧差を有する。
【００８０】
すなわち、差分の非線形性（ＤＮＬ：Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｎｏｎ−Ｌｉｎｅａｒｉｔｙ）が同一になる。ここで、ＤＮＬは、ＤＡＣから出力されるアナログ信号の電圧の差分である。
【００８１】
また、粗階調電圧発生部８２０に供給される上限電圧ＶＲＥＦ＿Ｈ及び下限電圧ＶＲＥＦ＿Ｌを調節することにより、理想的な場合のＤＡＣのアナログ出力信号と同じ電圧を実現することができる。
【００８２】
以上、上述した本発明は、ＴＦＴ−ＬＣＤを一例として説明したが、本発明はＴＦＴ−ＯＥＬＤ等にも適用可能である。
【００８３】
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００８４】
【図１】従来の技術に係る一般的なＴＦＴ−ＬＣＤの構成を示すブロック図である。
【図２】従来の技術に係る図１に示すＴＦＴ−ＬＣＤのソースドライバの構成を示すブロック図である。
【図３】従来の技術に係る図２に示すデジタルアナログ変換部の内部構成例を示す回路図である。
【図４】従来の技術に係る図２に示すデジタルアナログ変換部の別の内部構成例を示す回路図である。
【図５】従来の技術に係る２段構造によるデジタルアナログ変換部の内部構成を示す回路図である。
【図６】従来の技術に係る２段構造によるデジタルアナログ変換部の別の内部構成を示す回路図である。
【図７】本発明の実施の形態に係るソースドライバのデジタルアナログ変換部の内部構成を示す回路図である。
【図８】本発明の実施の形態に係る図７に示すデジタルアナログ変換部の等価回路の回路図である。
【図９】本発明の実施の形態に係るデジタルアナログ変換部の特定の状態における等価回路図である。
【図１０】本発明の実施の形態に係る図９に示すデジタルアナログ変換部の等価回路の出力電圧を示すグラフである。
【図１１】本発明の実施の形態に係る微階調電圧発生部内の抵抗列の第１抵抗値を調節した結果の一例を示すデジタルアナログ変換部の等価回路図である。
【図１２】本発明の実施の形態に係る図１１に示すデジタルアナログ変換部の等価回路の出力電圧を示すグラフである。
【符号の説明】
【００８５】
８２０      粗階調電圧発生部
８４０      第１デコーダ
９２０      微階調電圧発生部
９４０      第２デコーダ
【図１】
2006047969.tif 000014
【図２】
2006047969.tif 000015
【図３】
2006047969.tif 000016
【図４】
2006047969.tif 000017
【図５】
2006047969.tif 000018
【図６】
2006047969.tif 000019
【図７】
2006047969.tif 000020
【図８】
2006047969.tif 000021
【図９】
2006047969.tif 000022
【図１０】
2006047969.tif 000023
【図１１】
2006047969.tif 000024
【図１２】
2006047969.tif 000025