(57)【要約】【課題】シリコン薄膜トランジスタを提供する。【解決手段】基板の両面にバッファ層１１ａ、１１ｂが形成され、一側のバッファ層１１ａにシリコンチャンネルが形成され、シリコンチャンネル上にはゲート絶縁層１３が形成され、ゲート絶縁層上にはゲート１４が設けられるシリコン薄膜トランジスタである。これにより、基板の反りが防止され、したがって、良質の動作性能を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１面及びその反対の第２面を有するプラスチック基板と、
前記基板の第１及び第２面にそれぞれ形成される第１及び第２バッファ層と、
前記第１バッファ層上に形成されるシリコンチャンネルと、
前記シリコンチャンネル上に形成されるゲート絶縁層と、
前記ゲート絶縁層上に設けられるゲートと、を備えることを特徴とするシリコン薄膜トランジスタ。
【請求項２】
前記シリコンチャンネルは、多結晶シリコンで形成されたことを特徴とする請求項１に記載のシリコン薄膜トランジスタ。
【請求項３】
前記第１及び第２バッファ層の厚さは、４，０００Å以上であることを特徴とする請求項１に記載のシリコン薄膜トランジスタ。
【請求項４】
前記第１及び第２バッファ層の粗度は、４０Å以下であることを特徴とする請求項１または３に記載のシリコン薄膜トランジスタ。
【請求項５】
前記基板の第１面及び第２面に形成されるバッファ層は、同じ物質及び同じ厚さに形成されることを特徴とする請求項１に記載のシリコン薄膜トランジスタ。
【請求項６】
前記バッファ層は、ＳｉＯ２，ＳｉＮ，ＳｉＯＮからなるグループから選択されたいずれか一つで形成されることを特徴とする請求項５に記載のシリコン薄膜トランジスタ。
【請求項７】
第１面及びその反対の第２面を有する基板上に、シリコン薄膜、シリコン薄膜に対応するゲート及びそれらの間のゲート絶縁層を備えた薄膜トランジスタの製造方法において、
前記シリコン薄膜を形成する前に、前記基板の第１面及び第２面にバッファ層を形成する工程と、
前記第１面に形成されたバッファ層上に前記シリコン薄膜を形成する工程と、を含むことを特徴とするシリコン薄膜トランジスタの製造方法。
【請求項８】
前記第１及び第２バッファ層の厚さは、４，０００Å以上であることを特徴とする請求項７に記載のシリコン薄膜トランジスタの製造方法。
【請求項９】
前記第１及び第２バッファ層の粗度は、４０Å以下であることを特徴とする請求項７または８に記載のシリコン薄膜トランジスタの製造方法。
【請求項１０】
前記シリコン薄膜を形成する工程は、
非晶質シリコンを形成する工程と、
前記非晶質シリコンを熱処理して多結晶化する工程と、を含むことを特徴とする請求項７に記載のシリコン薄膜トランジスタの製造方法。
【請求項１１】
前記基板の第１面及び第２面に形成されるバッファ層は、同じ物質で形成されることを特徴とする請求項７または１０に記載のシリコン薄膜トランジスタの製造方法。
【請求項１２】
前記バッファ層は、ＳｉＯ２，ＳｉＮ，ＳｉＯＮからなるグループから選択されたいずれか一つで形成されることを特徴とする請求項７または１１に記載のシリコン薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラスチックのような熱に脆弱な基板にシリコン層が形成されるシリコン薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）及びその製造方法に関する。
【背景技術】
【０００２】
多結晶シリコン（ｐ−Ｓｉ：ｐｏｌｙ ｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）は、非晶質シリコン（ａ−Ｓｉ：ａｍｏｒｐｈｏｕｓ Ｓｉ）に比べて高い移動度を有するため、平板ディスプレイ素子だけでなく、太陽電池など多様な電子素子などに応用される。
【０００３】
一般的に、良質のｐ−Ｓｉを得るためには、熱に強い材料、例えばガラスなどが利用される。ガラスのように熱に強い材料に形成されるｐ−Ｓｉの製造には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）のような高温下でのａ−Ｓｉ蒸着法が利用され、かかる従来の方法により得られる結晶粒子の最大サイズは、約３０００〜４０００Åであり、それ以上のサイズは得難いと知られている。したがって、より大きい粒径を有するｐ−Ｓｉの製造技術の開発は、一つの課題として残っている。
【０００４】
一方、最近には、プラスチック基板にｐ−Ｓｉ電子素子を形成する方法が研究されている。プラスチックの熱変形を防止するために、スパッタリングのような低温工程の導入が不回避である。低温工程は、基板に対する熱的衝撃を防止するためにも必要であり、延いては、素子の製造時に高温工程で発生する工程欠陥を抑制するためにも必要である。プラスチック基板は、熱に弱いという短所以外に、軽くて柔軟であり、かつ堅固であるという長所を有するため、最近では平板ディスプレイ素子の基板として研究されている。
【０００５】
キャリら（特許文献１）は、シリコンチャンネルをプラスチック基板に形成する工程でプラスチックの損傷を防止できる方法を提示する。
【０００６】
図１は、従来のＴＦＴの積層構造を概略的に示す図面である。
【０００７】
プラスチックのように熱に弱い基板上にＳｉＯ２バッファ層が設けられ、その上にシリコンチャンネルが設けられる。シリコンチャンネルの両側には、ドーピングによるソース及びドレイン領域が設けられている。前記シリコン薄膜上には、ＳｉＯ２ゲート絶縁層が設けられ、その上の中央にゲートが形成されている。ゲート上には、ＳｉＯ２ＩＬＤ（Ｉｎｔｅｒｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）が形成されている。前記ソース電極は、前記ソースに連結されており、ドレイン電極は、前記ドレインに連結されている。
【０００８】
かかる構造を有するＴＦＴの製造過程で新たに発見された問題は、図２に示したように、プラスチックとプラスチック上に形成されるバッファ層とのストレス差による基板の反りが発生する。かかる基板の反りは、後続する工程で製造されるＴＦＴの性能に悪影響を及ぼし、したがって、かかる反りの問題を解決せねばならない。
【特許文献１】米国特許第５，８１７，５５０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、基板の反りを効果的に防止し、これにより、良質のシリコンＴＦＴ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明によるシリコンＴＦＴは、第１面及びその反対の第２面を有する基板、前記基板の第１及び第２面にそれぞれ形成される第１及び第２バッファ層、前記第１バッファ層上に形成されるシリコンチャンネル、前記シリコンチャンネル上に形成されるゲート絶縁層、及び前記ゲート絶縁層上に設けられるゲートを備える。
【００１１】
本発明の望ましい実施形態によれば、前記基板は、可撓性のプラスチック基板である。
【００１２】
本発明によるＴＦＴの製造方法は、第１面及びその反対の第２面を有する基板上に、シリコン薄膜、シリコン薄膜に対応するゲート及びそれらの間のゲート絶縁層を備えたＴＦＴの製造方法において、前記シリコン薄膜を形成する前に、前記基板の第１面及び第２面にバッファ層を形成する工程、及び前記第１面に形成されたバッファ層上に前記シリコン薄膜を形成する工程を含む。
【００１３】
本発明の実施形態によるＴＦＴの製造方法は、前記シリコン薄膜を形成する工程は、ａ−Ｓｉを形成する工程、及び前記ａ−Ｓｉを熱処理して結晶化する工程を含む。
【００１４】
前記本発明のＴＦＴ及びその製造方法において、前記基板の第１面及び第２面に形成されるバッファ層は、同じ物質で形成され、望ましくは、ＳｉＯ２，ＳｉＮ，ＳｉＯＮからなるグループから選択されたいずれか一つで形成される。
【発明の効果】
【００１５】
本発明によれば、基板が熱的にさらに安定化されて反りが抑制されることによって、結晶の凝集が少なく、低い粗度を有する良質のｐ−Ｓｉ薄膜が得られる。特に、高いエネルギー下で多結晶工程を行える。高いエネルギー下での多結晶化工程は、さらに良質のｐ−Ｓｉを得るようにする。
【００１６】
また、対称的なバッファ層により基板が反られないだけでなく、基板がバッファ層により覆われているので、ＴＦＴの製造時に経る色々な化学的工程で基板が保護される。特に、基板への水分浸透を防止することによって、水分による欠陥発生を防止する。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照して、本発明をさらに詳細に説明する。
【００１８】
図３は、本発明によるｐ−Ｓｉ ＴＦＴの概略的な断面図である。
【００１９】
図３に示すように、プラスチック基板１０の第１面に第１バッファ層１１ａが設けられ、その反対の第２面に第２バッファ層１１ｂが形成されている。望ましくは、第１及び第２バッファ層は、同じ物質（ＳｉＯ２，ＳｉＮ，ＳｉＯＮ）で４，０００Å以上の厚さに粗度が４０Å（ｒｍｓ）以下に形成される。前記第１及び第２バッファ層１１ａ，１１ｂは、柔軟な基板１０の両面に形成されることによって、基板１０の反りを防止する。このとき、望ましくは、前記第１及び第２バッファ層１１ａ，１１ｂは、同じ物質で同じ厚さに形成する。かかる基板１０の反りの防止は、後続するシリコン工程で良質のシリコン薄膜を得るようにする。
【００２０】
前記第１バッファ層１１ａ上に、電流チャンネルとして作用するシリコン薄膜１２が設けられる。シリコン薄膜１２の両端部分には、ドーピングによるソース１２ａ及びドレイン１２ｂ領域が設けられている。前記シリコン薄膜１２上には、ゲート絶縁層１３が設けられ、その上の中央にゲート１４が形成されている。ゲート１４上には、ＩＬＤ １５が形成されている。ＩＬＤにおいて、前記ソース電極及びドレイン電極に対応する部分に貫通孔が形成されている。ソース電極１６は、ソースに連結されており、ドレイン電極１７は、ドレインに連結されている。
【００２１】
本発明において、ゲート絶縁層１３は、蒸着により得られる。
【００２２】
以下、添付された図面を参照しつつ、本発明によるＴＦＴの製造方法の一例を説明する。
【００２３】
図４Ａに示したように、ｐ−Ｓｉ薄膜の形成のためのプラスチック基板１０を準備する。基板１０の第１面及び第２面には、電気的絶縁などのためのＳｉＯ２，ＳｉＮ，ＳｉＯＮなどの酸化物質による第１及び第２バッファ層１１ａ，１１ｂを形成する。
【００２４】
図４Ｂに示したように、前記基板１０の第１バッファ層１１ａ上にａ−Ｓｉ薄膜１２を形成する。ａ−Ｓｉ薄膜１２は、スパッタリング法などの物理的蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）により形成する。このとき、低温蒸着が可能なスパッタリング法を利用するスパッタリングガスは、希ガス、例えばＡｒを利用する。ａ−Ｓｉの厚さは、５０ｎｍとなるように調節する。スパッタリングパワーは２００Ｗ、ガス圧力は５ｍＴｏｒｒに調節する。
【００２５】
図４Ｃに示したように、ａ−Ｓｉ薄膜１２をＥＬＡ（Ｅｘｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｌｉｎｇ）により熱処理して、所望のｐ−Ｓｉ薄膜を得る。
【００２６】
図４Ｄに示したように、前記ｐ−Ｓｉ薄膜１２上にＳｉＯ２ゲート絶縁層１３を形成する。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）−ＣＶＤ、ＰＥＣＶＤ、スパッタリング法などによりＳｉＯ２を１５０〜２００ｎｍ蒸着して、所望の厚さのＳｉＯ２ゲート絶縁層１３を得る。
【００２７】
図４Ｅに示したように、前記ゲート絶縁層１３上にＡｌなどの金属を蒸着して、ゲート１４を形成する。ここで、前記ゲート絶縁層１３及びゲート１４は、まだ形態上所定の機能を行う形状を有すれば、後続する過程を通じて所望の最終の形態にパターニングされる。
【００２８】
図４Ｆに示したように、第１マスクＭ１を利用したドライエッチング法により、前記ゲート１４及びゲート絶縁層１３をエッチングする。前記第１マスクＭ１は、ゲートの形状に対応するパターンを有する。かかるパターンにより前記ゲート２１がパターニングされ、その下部のゲート絶縁層１３も同じ形状にパターニングされる。それを通じてゲート１４に覆われていない部分を通じて、シリコン薄膜１２が露出される。
【００２９】
図４Ｇに示したように、イオンシャワーを通じてゲート１４に覆われていない部分をドーピングし、次いで、３０８ｎｍ ＸｅＣｌ エキシマーレーザにより活性化する。
【００３０】
図４Ｈに示したように、第２マスクＭ２を利用したドライエッチング法により、前記ゲートに覆われていないシリコン薄膜１２をパターニングして、ソース１２ａ及びドレイン１２ｂを形成する。前記ゲート１４の下部には、ｐ−Ｓｉがドーピングされていない状態に残留し、以後にチャンネルとしての機能を行う。
【００３１】
図４Ｉに示したように、ＩＣＰ−ＣＶＤ、ＰＥＣＶＤ、スパッタリングなどにより、前記積層物上にＳｉＯ２ＩＬＤ １５を約３，０００ｎｍの厚さに形成する。
【００３２】
図４Ｊに示したように、第３マスクＭ３を利用して、前記ＳｉＯ２ ＩＬＤ １５にソースコンタクトホール１５ａ及びドレインコンタクトホール１５ｂを形成する。
【００３３】
図４Ｋに示したように、前記ソースコンタクトホール１５ａ及びドレインコンタクトホール１５ｂ上にソース電極１６及びドレイン電極１７を形成して、所望のＴＦＴを得る。
【００３４】
前述したように、本発明は、プラスチックのように熱に弱い基板にＴＦＴを形成する方法が有する低温熱処理による問題を改善する。プラスチックにｐ−Ｓｉを形成する従来の方法の基本的な問題は、基板の低い熱伝達率及びこれによるＥＬＡ時の熱蓄積によるシリコンフィルムの局部的な凝集、シリコン薄膜の高い表面粗度及びその局部的な剥離などである。かかる問題は、相互複合的に関連されており、基板の反りが局部的な剥離、凝集などに非常に大きな影響を及ぼすことが把握された。
【００３５】
図５Ａは、局部的な凝集が発生したｐ−Ｓｉ薄膜のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）イメージであって、ａ−Ｓｉに４００ｍＪ／ｃｍ２エネルギー密度のエキシマーレーザを５回照射して得たｐ−Ｓｉの表面を示す。図５に示したように、ｐ−Ｓｉには、複数の凝集（写真で明るい領域）が発生するということが分かる。
【００３６】
図５Ｂは、図５Ａに示した従来の方法によるＴＦＴの特性を示すグラフであって、移動度が僅か１４．８ｃｍ２／Ｖｓと、ｐ−Ｓｉとしては、ｐ−Ｓｉが一般的に示す１００ｃｍ２／Ｖｓほどの移動度に比べて非常に小さな移動度を示す。
【００３７】
図６Ａは、従来の方法によってプラスチックの基板の一面にのみバッファ層が形成されたことによって、反りが生じていた基板に対してａ−Ｓｉが形成され、この状態でＥＬＡ処理された結果を示す。図６Ｂは、本発明の方法によってプラスチック基板の両面、すなわち第１面及び第２面にＳｉＯ２バッファ層を形成することによって、基板の反りを防止し、かかる基板へのａ−Ｓｉの蒸着及びＥＬＡ処理後の結果を示す。図６Ａ及び図６Ｂを比較すれば、本発明により得られたｐ−Ｓｉ（図６Ｂ）は、従来の方法により得られたｐ−Ｓｉ（図６Ａ）に比べて非常に滑らかな、すなわち表面粗度が大きく緩和されており、特にシリコンの凝集が顕著に減少しているということが分かる。
【００３８】
図７Ａ及び図７Ｂは、バッファ層の粗度の差によるｐ−Ｓｉの表面組織を示すＳＥＭイメージである。
【００３９】
図７Ａは、１００Åほどの粗度を有するバッファ層に形成されたｐ−Ｓｉを示し、図７Ｂは、３０Åほどの粗度を有するバッファ層に形成されるｐ−Ｓｉを示す。図７Ａ及び図７Ｂに示したように、バッファ層の粗度が低ければ、そうでない場合に比べて良質のｐ−Ｓｉが得られるということが分かる。
【００４０】
本発明によって、基板の両面にバッファ層を対称的に形成し、その一面にＴＦＴを製造した後、ＴＦＴの特性を検討した結果、下記のようなデータを得た。
【００４１】
【表１】
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【００４２】
前記表１から分かるように、ｐ−Ｓｉとしても非常に高い移動度と共に、非常に優秀なオン／オフ電流比を得た。このときにテストされたｐ−Ｓｉの幅及び長さは、２０／２０（μｍ）であった。
【００４３】
図８は、本発明によるバッファ層の厚さ変化−可溶最大レーザエネルギー密度の変化を示す。ここで、最大のエネルギー密度は、熱処理後に薄膜の剥離なしに多結晶化しうる最大値である。
【００４４】
図８に示すように、バッファ層が厚くなるほど、使用可能なエネルギー密度が上昇する。特に３００〜５００ｎｍのバッファ層が適用されれば、エネルギー密度は２５０ｍＪ／ｃｍ２と一定である。
【００４５】
また、他の実験によれば、多結晶化の工程時のＥＬＡエネルギーは、従来の基板の場合、４００ｍＪ／ｃｍ２ほどまではシリコンの凝集が発生せず、本発明によれば、約６００ｍＪ／ｃｍ２に達するまでｐ−Ｓｉの凝集が発生しなかった。これは、本発明の製造方法によれば、従来に比べて６００ｍＪ／ｃｍ２ほどの高いエネルギーを利用して多結晶化が可能であるということを意味する。
【００４６】
このような本願発明の理解を助けるために、幾つかの模範的な実施形態が説明されて添付された図面に示されたが、このような実施形態は、広い発明を例示し、単にこれを制限するものではないという点が理解されねばならず、また、本発明は、図示されて説明された構造及び配列に限定されないという点が理解されねばならず、それは、多様な他の態様が当業者によって可能であることを意味する。
【産業上の利用可能性】
【００４７】
本発明は、プラスチックのように熱に弱い材料を基板として利用する平板表示素子、例えばＡＭＬＣＤ（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ）などの製造に適用されうる。
【図面の簡単な説明】
【００４８】
【図１】従来のＴＦＴの概略的な断面図である。
【図２】一側面にバッファ層が形成されたプラスチック基板の反りを示すイメージである。
【図３】本発明によるＴＦＴの概略的な断面図である。
【図４Ａ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｂ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｃ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｄ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｅ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｆ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｇ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｈ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｉ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｊ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図４Ｋ】本発明によるＴＦＴの製造方法の概略的な断面図である。
【図５Ａ】従来の方法により製造されたｐ−Ｓｉの表面組織を示すＳＥＭイメージである。
【図５Ｂ】従来の方法により製造されたＴＦＴの特性グラフである。
【図６Ａ】基板が反られる従来の方法によって製造されたｐ−Ｓｉを示すＳＥＭイメージである。
【図６Ｂ】基板が反られない本発明の方法によって製造されたｐ−Ｓｉを示すＳＥＭイメージである。
【図７Ａ】本発明による製造方法の工程中、バッファ層の粗度の差によるｐ−Ｓｉの表面組織を示すＳＥＭイメージである。
【図７Ｂ】本発明による製造方法の工程中、バッファ層の粗度の差によるｐ−Ｓｉの表面組織を示すＳＥＭイメージである。
【図８】本発明によるＴＦＴのバッファ層の厚さ変化−最大のレーザエネルギー密度の変化を示すグラフである。
【符号の説明】
【００４９】
１０    プラスチック基板、
１１ａ    第１バッファ層、
１１ｂ    第２バッファ層、
１２    シリコン薄膜、
１２ａ    ソース、
１２ｂ    ドレイン、
１３    ゲート絶縁層、
１４    ゲート、
１５    ＩＬＤ、
１６    ソース電極、
１７    ドレイン電極。
【図１】
2006352119.tif 000004
【図３】
2006352119.tif 000005
【図４Ａ】
2006352119.tif 000006
【図４Ｂ】
2006352119.tif 000007
【図４Ｃ】
2006352119.tif 000008
【図４Ｄ】
2006352119.tif 000009
【図４Ｅ】
2006352119.tif 000010
【図４Ｆ】
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【図４Ｇ】
2006352119.tif 000012
【図４Ｈ】
2006352119.tif 000013
【図４Ｉ】
2006352119.tif 000014
【図４Ｊ】
2006352119.tif 000015
【図４Ｋ】
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【図５Ｂ】
2006352119.tif 000017
【図８】
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【図２】
2006352119.tif 000019
【図５Ａ】
2006352119.tif 000020
【図６Ａ】
2006352119.tif 000021
【図６Ｂ】
2006352119.tif 000022
【図７Ａ】
2006352119.tif 000023
【図７Ｂ】
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