(57)【要約】【課題】半導体基板とフレームとをメタル層を介して接合する際に、空孔や未着部を生じる事無く接合させる半導体装置およびその製造方法を提供すること。【解決手段】Ｐ型Ｓｉ基板１とフレーム６との間にメタル層５を備え、Ｐ型Ｓｉ基板１の第二主面側のドーパント濃度の分布が該Ｓｉ基板１の第二主面中央が最大で、周辺になる程濃度が低く成るので加熱される事による熔融共晶がＰ型Ｓｉ基板１の第二主面中央より始まるので該Ｓｉ基板１とフレーム６との間に空孔や未着が発生する事がない。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電型半導体基板の第二主面表層に、該半導体基板と同一導電型で且つ、前記半導体基板の前記第二主面中央が高濃度で周辺にかけて濃度が下がるドーパントの分布を有し、
前記半導体基板の第二主面とフレームとをメタル層を介して共晶接合させる際の、加熱による前記メタル層の熔融と、該メタル層と前記第一導電型半導体基板及び前記フレームとの共晶接合が、前記第一導電型半導体基板の第二主面中央部相当位置より始まって順次周辺へ拡がっていく事を特徴とする半導体装置。
【請求項２】
第一導電型半導体基板の第二主面を研削研磨して厚み調整の後に熱酸化法によって該半導体基板の第二主面上に酸化皮膜を形成させる酸化工程と、
前記酸化工程終了後の前記酸化皮膜にフォトリソグラフィーを用いた選択的エッチング除去にて該酸化皮膜にパターニングを施すパターニング工程と、
前記パターニング工程終了後の前記第一導電型半導体基板の第二主面側に、パターニングされた前記酸化皮膜をマスクとして前記第一導電型半導体基板と同一導電型のドーパントを該半導体基板の第二主面に蒸着させる蒸着工程と、
前記蒸着工程終了後の前記第一導電型半導体基板の第二主面に形成された前記酸化皮膜をエッチングで全面除去するエッチング工程と、
前記エッチング工程終了後の前記第一導電型半導体基板の第二主面にメタル層を形成するメタライズ工程と、を含む事を特徴とする半導体装置の製造方法。
【請求項３】
前記パターニング工程で、前記酸化皮膜の前記第一導電型半導体基板の第二主面中央に位置する部分を円面に選択的エッチング除去して第一のパターンを得る事を特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記パターニング工程で、前記酸化皮膜に点在するホールを選択的エッチング除去にて形成し、前記ホールの数密度は前記第一導電型半導体基板の第二主面中央に位置する部分が高くて、周辺になるほど低い第二のパターンを得る事を特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記パターニング工程で、前記酸化皮膜の前記第一導電型半導体基板の第二主面の対角線に位置する部分を選択的エッチング除去して十字型の第三のパターンを得る事を特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第三のパターンの線幅は、中央が最も広くて先端になる程先細りする形状である事を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記パターニング工程で、前記第一のパターンから前記第三のパターンまで全てを含むパターンを得る事を特徴とする請求項２及び６に記載の半導体装置の製造方法。
【請求項８】
前記パターニング工程で、第一のパターンから第三のパターンの内何れか一つまたは二つを含むパターンを得る事を特徴とする請求項２に記載の半導体装置の製造方法。
【請求項９】
前記パターニング工程で、第一のパターンから第三のパターンの内何れか一つまたは二つを含むパターンを得る事を特徴とする請求項２及び６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ下面と電気的に接合されたフレームを介して実装される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置としては、半導体素子の半導体基板の電極や拡散層を有する第一主面の反対側である第二主面にＡｕ等のメタル層を形成し、フレームとの接合に用いるものがあった（例えば、特許文献１参照）。
【０００３】
図４は、前記特許文献１に記載された従来の半導体装置を示すものである。
【０００４】
図４において、１００は半導体素子、１０１は半導体基板、１０１ａは半導体基板とメタル層との共晶層、１０２は拡散層、１０３は絶縁皮膜、１０４は電極、１０５はＡｕ等から成るメタル層、１０６はフレーム、１０６ａはフレームとメタル層との共晶域を各々示しており、半導体素子１００の半導体基板１０１の電極１０４や拡散層１０２を有する第一主面の反対側である第二主面にＡｕ等から成るメタル層１０５をあらかじめ蒸着しておき、フレーム１０６をその下部のヒーター等（図示せず）で加熱しておき、半導体素子１００のメタル層１０５をフレーム１０６表面に当接させることで昇温させてＡｕ等から成るメタル層１０５を熔融させて該メタル層１０５と半導体基板１０１との共晶層１０１ａと、該メタル層１０５とフレーム１０６との共晶域１０６ａとを得て半導体素子１００とフレーム１０６とを機械的及び電気的に接合させるものであった。
【特許文献１】特開平５−２９９４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の構成では、加熱されたフレーム１０６表面に半導体素子１００のメタル層１０５を当接させて昇温して該メタル層１０５が熔融する際、半導体素子１００が有する熱容量が作用して、メタル層１０５の半導体基板１０１の第二主面周縁部に位置するメタル層１０５より熔融が始まって次第に該メタル層１０５の中央部へと熔融が進んで行くのでメタル層１０５とフレーム１０６との間の空気あるいは加熱昇温で発生したフレーム１０６表面からのガス等が半導体基板１０１とフレーム１０６との間から逃げ出す事ができず、最終的に該半導体基板１０１と該フレーム１０６との間に空孔を生じさせる事となる。
【０００６】
また、フレーム１０６表面に半導体素子１００のメタル層１０５を当接させて熔融したメタル層１０５が半導体基板１０１とフレーム１０６との間隙より半導体基板１０１周辺のフレーム１０６表面へ拡がるが、この際メタル層１０５の半導体基板１０１周辺のフレーム１０６表面への拡がりは、図４に示す半導体基板１０１の第二主面の中心Ｏから該半導体基板１０１のコーナーまでの距離ａに比して半導体基板１０１の第二主面の中心Ｏから該半導体基板１０１の辺を垂直に結ぶ垂線ｂの距離の方が短い為に、該中心Ｏを中心として半導体基板１０１の外縁方向へ拡がるので該垂線ｂの延長部分に分布の最大部を有し両側のコーナーにかけて減少した分布と成る。この為、メタル層１０５に充分なボリューム（厚み）を持たせておかなければ半導体基板１０１のコーナー近傍の第二主面下に形成されるメタル層１０５が、半導体基板１０１周辺の表面へ拡がった部分のメタル層１０５側へ取られてボリューム不足となって半導体基板１０１のコーナー近傍の第二主面下に空孔や未着部を生じる事となる。
【０００７】
これら上述の事は半導体基板１０１が有するボロン等のＰ型ドーパントや燐等のＮ型ドーパントが低濃度である程半導体基板とメタル層との共晶層１０１ａが形成され難いので更にその発生傾向が大きくなり、半導体装置として、半導体基板１０１とフレーム１０６との電気的接続抵抗の増大や動作時の放熱を阻害する熱抵抗の増大と、機械強度不足と熱応力等の繰り返しによるフレーム１０６と半導体基板１０１との間の破断に至る等の問題を引き起こすという課題を有していた。
【０００８】
本発明は、前記従来の課題を解決するもので、空孔や未着部を生ずる事なくフレームと半導体素子との接合を実現する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記従来の課題を解決するために、本発明の半導体装置は、第一導電型半導体基板の第二主面表層に、該半導体基板と同一導電型で且つ、半導体基板の第二主面中央が高濃度で周辺にかけて濃度が下がるドーパントの分布を有し、半導体基板の第二主面とフレームとをメタル層を介して共晶接合させる際の、加熱によるメタル層の熔融と、該メタル層と第一導電型半導体基板及びフレームとの共晶接合が、第一導電型半導体基板の第二主面中央部相当位置より始まって順次周辺へ拡がっていく事を特徴とする。
【００１０】
前記従来の課題を解決するために、本発明の半導体装置の製造方法は、第一導電型半導体基板の第二主面を研削研磨して厚み調整の後に熱酸化法によって該半導体基板の第二主面上に酸化皮膜を形成させる酸化工程と、酸化工程終了後の酸化皮膜にフォトリソグラフィーを用いた選択的エッチング除去にて該酸化皮膜にパターニングを施すパターニング工程と、パターニング工程終了後の第一導電型半導体基板の第二主面側に、パターニングされた酸化皮膜をマスクとして第一導電型半導体基板と同一導電型のドーパントを該半導体基板の第二主面に蒸着させる蒸着工程と、蒸着工程終了後の第一導電型半導体基板の第二主面に形成された酸化皮膜をエッチングで全面除去するエッチング工程と、エッチング工程終了後の第一導電型半導体基板の第二主面にメタル層を形成するメタライズ工程と、を含む事を特徴とする。
【００１１】
更に、本発明の半導体装置の製造方法は、パターニング工程で、酸化皮膜の第一導電型半導体基板の第二主面中央に位置する部分を円面に選択的エッチング除去して第一のパターンを得る事を特徴とする。
【００１２】
更に、本発明の半導体装置の製造方法は、パターニング工程で、酸化皮膜に点在するホールを選択的エッチング除去にて形成し、ホールの数密度は第一導電型半導体基板の第二主面中央に位置する部分が高くて、周辺になるほど低い第二のパターンを得る事を特徴とする。
【００１３】
更に、本発明の半導体装置の製造方法は、パターニング工程で、酸化皮膜の第一導電型半導体基板の第二主面の対角線に位置する部分を選択的エッチング除去して十字型の第三のパターンを得る事を特徴とする。
【００１４】
更に、本発明の半導体装置の製造方法は、第三のパターンの線幅は、中央が最も広くて先端になる程先細りする形状である事を特徴とする。
【００１５】
本構成によって、半導体基板とフレームとの間に空孔や未着部が生じる事なく接合することができる。
【発明の効果】
【００１６】
以上のように、本発明の半導体装置およびその製造方法によれば、半導体基板とフレームとの間に空孔や未着部が生じないので半導体装置として、半導体基板とフレームとの電気的接続抵抗の増大や動作時の放熱を阻害する熱抵抗の増大や、機械強度不足と熱応力等の繰り返しによるフレームと半導体基板との間の破断に至る等の問題を引き起こす事なく電気特性と信頼性に優れたものとすることができる。
【発明を実施するための最良の形態】
【００１７】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１８】
図１は、本発明における半導体装置の上面図と該上面図のＡ−Ａ線に沿った側方断面図である。
【００１９】
図１において、１はＰ型Ｓｉ基板、２は拡散層、３は絶縁皮膜、４は電極、５はメタル層、６はフレーム、１０は半導体素子を各々示しており、Ｐ型Ｓｉ基板１の第一主面に拡散層２や絶縁皮膜３や電極４を有した半導体素子１０の第二主面にメタル層５を有し、該メタル層５を介してＰ型Ｓｉ基板１とフレーム６が接合されており、Ｐ型Ｓｉ基板１の第二主面のドーパント濃度は中央をピークとして周辺へかけて減少していく様に分布していて、該Ｐ型Ｓｉ基板１と同一導電型のＰ型である。
【００２０】
係る構成によれば、フレーム６をその下部のヒーター等（図示せず）で加熱しておき、半導体素子１０のメタル層５をフレーム６表面に当接させることで昇温させてＡｕ等から成るメタル層５を熔融させて該メタル層５と半導体基板であるＰ型Ｓｉ基板１との共晶層（図示せず）と、該メタル層５とフレーム６との共晶域（図示せず）とを得て半導体素子１０とフレーム６とを機械的及び電気的に接合させる際に、半導体素子１０が有する熱容量の作用でメタル層５のＰ型Ｓｉ基板１の第二主面周縁部に位置するメタル層５より熔融が始まって次第に該メタル層５の中央部へと熔融が進んで行く事を防いで、Ｐ型Ｓｉ基板１の第二主面のドーパントの濃度分布が作用してドーパント濃度が高いＰ型Ｓｉ基板１の第二主面の中央部よりメタル層５の熔融とそれに伴う該メタル層５とＰ型Ｓｉ基板１及びメタル層５とフレーム６との共晶域（図示せず）が形成されて周辺へ拡がって行くのでメタル層５とフレーム６との間の空気あるいは加熱昇温で発生したフレーム６表面からのガス等がＰ型Ｓｉ基板１とフレーム６との間から追い出されて行き、最終的に該Ｐ型Ｓｉ基板１と該フレーム６との間に空孔を生じさせる事が無く、高比抵抗のＳｉ基板であっても、低温で且つ安定に半導体素子とフレームの接合が可能と出来る。
【００２１】
ここで、メタル層５は例えばＡｕやＡｕを含んだ単層または多層のメタル層であり、フレーム６はＣｕ、Ｆｅ、Ｎｉ等の金属あるいは、それらを含んだ合金であり又、該フレーム６の表面にはメッキ（図示せず）が施される場合もある。また、Ｐ型Ｓｉ基板１は５０ｍΩｃｍの比抵抗をもつボロンがドープされたもので、その第二主面に形成されたドーパントの分布は同一導電型のボロンの濃度分布である。
【００２２】
なお、本実施の形態において、Ｐ型Ｓｉ基板１としたがこれをＮ型Ｓｉ基板としても良い。この場合、Ｎ型Ｓｉ基板の第二主面に形成されるドーパントの分布もＮ型とする。
【００２３】
このような半導体装置の製造方法は、図２と図３とを参考にできる。
【００２４】
図２において、１はＰ型Ｓｉ基板、５はメタル層、７はＳｉＯ2皮膜を各々示しており、Ｐ型Ｓｉ基板１の第一主面に形成されている構成を省略し、Ｐ型Ｓｉ基板１の第二主面を上にして該Ｐ型Ｓｉ基板１の第二主面の製造フローに沿った断面図である。
【００２５】
図２（ａ）は、Ｐ型Ｓｉ基板１の第二主面を研削研磨して厚み調整の後に熱酸化法によってＰ型Ｓｉ基板１の第二主面にＳｉＯ2皮膜７を形成させる酸化工程終了時点を示す断面である。
【００２６】
ここで、例えば半導体素子が１．０ｍｍ×１．０ｍｍの方形型の場合、Ｐ型Ｓｉ基板１の厚みは１２０μｍ、ＳｉＯ2皮膜７の膜厚は２０００Å程度とすることが好ましい。
【００２７】
図２（ｂ）は、酸化工程終了後のＳｉＯ2皮膜７にフォトリソグラフィーを用いた選択的エッチング除去にて、後に述べるパターニングを施すパターニング工程を示している。
【００２８】
ここで、ＳｉＯ2皮膜７のパターニングを施された部分はＰ型Ｓｉ基板１の第二主面を露出させる窓と成る。
【００２９】
図２（ｃ）は、パターニング工程終了後のＰ型Ｓｉ基板１の第二主面側に、パターニングされたＳｉＯ2皮膜７をマスクとしてＰ型ドーパントであるボロンを該Ｐ型Ｓｉ基板１の第二主面露出部に蒸着させる蒸着工程を示している。
【００３０】
ここで、上述の蒸着時にＰ型Ｓｉ基板１は１０００℃に加熱させて、Ｐ型Ｓｉ基板１の第二主面露出部の表面にボロンが蒸着すると同時に該Ｐ型Ｓｉ基板１表層に拡散される。
【００３１】
図２（ｄ）は、蒸着工程終了後のＰ型Ｓｉ基板１の第二主面に形成されたＳｉＯ2皮膜７をエッチングで全面除去するエッチング工程終了時点を示す図である。
【００３２】
ここで、蒸着工程にてＰ型Ｓｉ基板１の第二主面露出部からその表層に拡散したボロンがパターニング工程で施されたパターン形状を保って該Ｐ型Ｓｉ基板１の第二主面表層に残される事と成る。
【００３３】
図２（ｅ）は、エッチング工程終了後のＰ型Ｓｉ基板１の第二主面にＡｕやＡｕを含む層を単層または多層に蒸着してメタル層５を形成するメタライズ工程の終了時点の断面を示す図である。
【００３４】
ここで、例えばメタル層５はＡｕ単層で厚み４μｍ程度であることが好ましい。
【００３５】
尚、本実施の形態ではＰ型Ｓｉ基板１の第一主面側を省略して説明したが、一般に半導体基板の第一主面側に半導体拡散層とＳｉＯ2膜等から成る酸化皮膜を形成しておき、半導体基板の第一主面側の最後の酸化皮膜の形成と上述の酸化工程を同時に行う事が可能で、上述のパターニング工程は半導体基板の第一主面と相対位置を合わせる為に両面アライナーを用いるとよい。
【００３６】
図３は、図２（ｂ）のパターニング工程でＳｉＯ2皮膜７に窓形成するパターンについて示す図である。
【００３７】
図３（Ａ）は、ＳｉＯ2皮膜７の中央に円面に窓形成を施した第一のパターンを示すものである。
【００３８】
ここで、例えば半導体素子が１．０ｍｍ×１．０ｍｍの方形型の場合、中央の円面はφ３００μｍ程度であることが好ましい。
【００３９】
図３（Ａ）のパターン形状にＰ型Ｓｉ基板１の第二主面にボロンの高濃度部を有する事によって図１のフレーム６をその下部のヒーター等（図示せず）で加熱しておき、半導体素子１０のメタル層５をフレーム６表面に当接させることで昇温させてＡｕ等から成るメタル層５を熔融させて該メタル層５と半導体基板であるＰ型Ｓｉ基板１との共晶層（図示せず）と、該メタル層５とフレーム６との共晶域（図示せず）とを得て半導体素子１０とフレーム６とを機械的及び電気的に接合させる際に、Ｐ型Ｓｉ基板１の第二主面のボロンの高濃度部が作用してボロン濃度が高い該Ｐ型Ｓｉ基板１の第二主面の中央部よりメタル層５の熔融とそれに伴う該メタル層５とＰ型Ｓｉ基板１及びメタル層５とフレーム６との共晶層（図示せず）が形成されて、周辺部が先に熔融して共晶する事が無い。
【００４０】
図３（Ｂ）は、ＳｉＯ2皮膜７に点在するホールを示すが、その分布は中央に集中して周辺になるに従って点在分布を低くさせた第二のパターンを示すものである。
【００４１】
ここで、例えば半導体素子が１．０ｍｍ×１．０ｍｍの方形型の場合、ホール径はφ１０μｍ、ホールの数密度は中央付近で０．３個/１００μｍ2で、最疎部で０．０３個/１００μｍ2程度であることが好ましい。
【００４２】
図３（Ｂ）のパターン形状にＰ型Ｓｉ基板１の第二主面にボロンの高濃度部を有する事によって図１のフレーム６をその下部のヒーター等（図示せず）で加熱しておき、半導体素子１０のメタル層５をフレーム６表面に当接させることで昇温させてＡｕ等から成るメタル層５を熔融させて該メタル層５と半導体基板であるＰ型Ｓｉ基板１との共晶層（図示せず）と、該メタル層５とフレーム６との共晶域（図示せず）とを得て半導体素子１０とフレーム６とを機械的及び電気的に接合させる際に、Ｐ型Ｓｉ基板１の第二主面のボロンの高濃度部が作用してボロン高濃度部の点在率が高いＰ型Ｓｉ基板１の第二主面の中央近傍よりメタル層５の熔融とそれに伴う該メタル層５とＰ型Ｓｉ基板１及びメタル層５とフレーム６との共晶層（図示せず）が形成されて、徐々に周辺部へ熔融して共晶が拡がって行く。
【００４３】
図３（Ｃ）は、ＳｉＯ2皮膜７の対角線で十字である第三のパターンで且つ中央から先端にかけて先細りさせたパターンを示すものである。
【００４４】
ここで、例えば半導体素子が１．０ｍｍ×１．０ｍｍの方形型の場合、対角線の各先端幅は３０μｍで、中央部の最大幅は２００μｍ程度であることが好ましい。
【００４５】
図３（Ｃ）のパターン形状にＰ型Ｓｉ基板１の第二主面にボロンの高濃度部を有する事によって図４に示す様に、フレーム１０６表面に半導体素子１００のメタル層１０５を当接させて熔融したメタル層１０５が半導体基板１０１とフレーム１０６との間隙より半導体基板１０１周辺のフレーム１０６表面へ拡がるが、この際メタル層１０５の半導体基板１０１周辺のフレーム１０６表面への拡がりは、半導体基板１０１の第二主面の中心Ｏから該半導体基板１０１のコーナーまでの距離ａに比して半導体基板１０１の第二主面の中心Ｏから該半導体基板１０１の辺を垂直に結ぶ垂線ｂの距離の方が短い為に、該中心Ｏを中心として半導体基板１０１の外縁方向へ拡がるので該垂線ｂの延長部分に分布の最大部を有し両側のコーナーにかけて減少した分布と成り、この為にメタル層１０５に充分なボリューム（厚み）を持たせておかなければ半導体基板１０１のコーナー近傍の第二主面下に形成されるメタル層１０５が、半導体基板１０１周辺の表面へ拡がった部分のメタル層１０５側へ取られてボリューム不足となって半導体基板１０１のコーナー近傍の第二主面下に空孔や未着部を生じる事を、阻止して十字状のパターンの先端よりも中央近傍のメタル層５が先に熔融共晶し始めて、Ｐ型Ｓｉ基板１の第二主面コーナー部に達するので、垂線ｂに相当する延長線上のフレーム６表面にメタル層５が拡がらず、Ｐ型Ｓｉ基板１の第二主面コーナー部にメタル層５のボリュームを確保することが出来る。
【００４６】
図３（Ｄ）は、図３（Ａ）〜（Ｃ）のパターンを合成して形成したパターンで、各々の作用が全て得られるので図１のフレーム６をその下部のヒーター等（図示せず）で加熱しておき、半導体素子１０のメタル層５をフレーム６表面に当接させることで昇温させてＡｕ等から成るメタル層５を熔融させて該メタル層５と半導体基板であるＰ型Ｓｉ基板１との共晶層（図示せず）と、該メタル層５とフレーム６との共晶域（図示せず）とを得て半導体素子１０とフレーム６とを機械的及び電気的に接合させる際に、Ｐ型Ｓｉ基板１の第二主面のボロンの高濃度部が作用して該Ｐ型Ｓｉ基板１の第二主面中央部より熔融共晶が始まって、中央部から順次周辺へ熔融共晶が拡がって行き、Ｐ型Ｓｉ基板１の第二主面コーナー部のメタル層５がボリューム不足と成る事も無いので、Ｐ型Ｓｉ基板１とフレーム６との間に空孔や未着部の無い接合と出来る。
【００４７】
ここで、ＳｉＯ2皮膜７のパターンと、Ｐ型Ｓｉ基板１とフレーム６とをメタル層５を介して接合させた際のＰ型Ｓｉ基板１の第二主面側のボロンの濃度分布を考えると、一般に半導体層に濃度分布を持たせて拡散を行う場合は、拡散のマスク範囲やドーピング濃度や時間を変えて二度またはそれ以上の回数に渡って繰り返し拡散工程を経る必要が有るが、本発明のドーパントの濃度分布は、Ｐ型Ｓｉ基板１とフレーム６との接合時に熔融するメタル層５の特性を活かしてＰ型Ｓｉ基板１の第二主面に加えるドーパントの濃度は一定であって一度の蒸着で濃度分布をコントロール出来る事と成り、図１に示す様な濃度分布を得ることができる。
【００４８】
尚、本製造方法の実施の形態では、半導体基板としてＰ型Ｓｉ基板を用いて説明したが、Ｎ型の半導体基板としても良い。その場合、半導体基板の第二主面側から加えるドーパントも同一導電型のＮ型とする。
【産業上の利用可能性】
【００４９】
高出力の半導体装置として有用であり、特に半導体素子が小型で且つ高出力を求められる半導体装置に適している。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態における半導体装置の上面及び側方断面図
【図２】本発明の実施の形態における半導体装置の製造方法のフローに沿った断面図
【図３】本発明の実施の形態における半導体装置の製造方法に用いるＳｉＯ2皮膜のパターンを示す図
【図４】従来の半導体装置を示す図
【符号の説明】
【００５１】
１  Ｐ型Ｓｉ基板
２、１０２  拡散層
３、１０３  絶縁皮膜
４、１０４  電極
５、１０５  メタル層
６、１０６  フレーム
７  ＳｉＯ2皮膜
１０、１００  半導体素子
１０１  半導体基板
１０１ａ  半導体基板とメタル層との共晶層
１０６ａ  フレームとメタル層との共晶域
【図１】
2006269728.tif 000003
【図２】
2006269728.tif 000004
【図３】
2006269728.tif 000005
【図４】
2006269728.tif 000006