(57)【要約】【課題】  コレクタ電流比の精度を高めることができるマルチコレクタ型ラテラルＰＮＰトランジスタを提供すること。【解決手段】  層状に設けられたベース領域３と、ベース領域３の表面に閉領域をなすパターンで形成されたエミッタ領域５とを備える。ベース領域３の表面のうちエミッタ領域５から離間した位置に、エミッタ領域５に対して対称なパターンで互いに離間して形成された少なくとも一対のコレクタ領域６Ａ，６Ｂを備える。各領域３，５，６Ａ，６Ｂを覆う絶縁膜を備える。その絶縁膜は少なくともエミッタ領域５に対応した位置にエミッタ電極配線接続用のコンタクト窓１９を有する。そのコンタクト窓１９のパターン寸法Ｗ２は、エミッタ領域５のパターン寸法Ｗ１に対して１／２以下である。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
層状に設けられたベース領域と、
上記ベース領域の表面に閉領域をなすパターンで形成されたエミッタ領域と、
上記ベース領域の表面のうち上記エミッタ領域から離間した位置に、上記エミッタ領域に関して互いに対称なパターンとなるように形成された少なくとも一対のコレクタ領域と、
上記各領域を覆う絶縁膜と
を備え、
上記絶縁膜は少なくとも上記エミッタ領域に対応した位置にエミッタ電極配線接続用のコンタクト窓を有し、
上記エミッタ領域上の上記コンタクト窓のパターン寸法は、上記エミッタ領域のパターン寸法に対して１／２以下であることを特徴とするマルチコレクタ型ラテラルＰＮＰトランジスタ。
【請求項２】
請求項１に記載のマルチコレクタ型ラテラルＰＮＰトランジスタにおいて、
上記エミッタ領域上の上記コンタクト窓のパターン寸法は１μｍ以上であることを特徴とするマルチコレクタ型ラテラルＰＮＰトランジスタ。
【請求項３】
請求項１に記載のマルチコレクタ型ラテラルＰＮＰトランジスタにおいて、
上記エミッタ領域は、拡散深さが１μｍ乃至３μｍでシート抵抗が２００Ω／□以下である不純物拡散層からなることを特徴とするマルチコレクタ型ラテラルＰＮＰトランジスタ。
【請求項４】
請求項１に記載のマルチコレクタ型ラテラルＰＮＰトランジスタを作製するマルチコレクタ型ラテラルＰＮＰトランジスタの製造方法であって、
上記エミッタ領域をなす不純物拡散層をイオン注入法または気相不純物添加法により形成することを特徴とするマルチコレクタ型ラテラルＰＮＰトランジスタの製造方法。
【請求項５】
請求項１に記載のマルチコレクタ型ラテラルＰＮＰトランジスタを備え、
上記エミッタ領域は所定電位の電源に接続され、
上記一対のコレクタ領域のうちの一方は、上記ベース領域に電気的に接続されるとともに、電流設定用の抵抗を介して接地され、
上記一対のコレクタ領域のうちの他方は、電流が供給されるべき負荷に接続されていることを特徴とするカレントミラー定電流回路。
【請求項６】
請求項５に記載のカレントミラー定電流回路が半導体基板上に作り込まれていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のコレクタ領域を有するマルチコレクタ型ラテラルＰＮＰトランジスタおよびその製造方法に関する。また、この発明は、そのようなマルチコレクタ型ラテラルＰＮＰトランジスタを備えたカレントミラー定電流回路および半導体装置に関する。
【背景技術】
【０００２】
図２は、一対のラテラルＰＮＰトランジスタＱ１，Ｑ２を備えた一般的なカレントミラー定電流回路の回路構成を示している（例えば、特許文献１（特開平６−０１３６９３号公報）参照。）。両トランジスタＱ１，Ｑ２のエミッタは所定の電源（電位Ｖｃｃ）に接続され、また、両トランジスタＱ１，Ｑ２のベースは互いに接続されるとともにトランジスタＱ１のコレクタに接続されている。トランジスタＱ１のコレクタは電流設定用の抵抗Ｒを介してグランド（接地電位）に接続される一方、トランジスタＱ２のコレクタはこのカレントミラー定電流回路が電流を供給すべき負荷（図示せず）に接続されている。
【０００３】
このカレントミラー定電流回路では、トランジスタＱ１側の抵抗Ｒで設定された電流Ｉｒｅｆと略等しい大きさの電流ＩがトランジスタＱ２側に流れて、上記負荷に供給される。ここで、コレクタ電流比（Ｉｒｅｆ：Ｉ）の精度を高くする（厳密に１：１に近づける）ためには、トランジスタＱ１，Ｑ２の動作特性の整合性が重要であり、特に両トランジスタＱ１，Ｑ２の電流増幅率（ｈｆｅ）の整合性が重要視される。それとともに、ＩＣ（集積回路）内に上記カレントミラー定電流回路を設ける場合は、上記一対のラテラルＰＮＰトランジスタＱ１，Ｑ２が半導体基板上の同一島内にマルチコレクタ型のラテラルＰＮＰトランジスタとして形成されて、高集積化が図られる。
【０００４】
図３Ａは、半導体基板上の同一島内に形成されたそのようなマルチコレクタ型ラテラルＰＮＰトランジスタ３０の平面パターン構成を示し、図３Ｂは、図３ＡにおけるＢ−Ｂ線での断面構造を示している（例えば、特許文献２（特開平１０−２２３６４８号公報）参照。）。図３Ｂに示すように、半導体基板としてのＰ型シリコン基板１上に、トランジスタのベース領域となるＮ+型埋め込み拡散層２とＮ型エピタキシャル層３が設けられている。図３Ａによって分かるように、各マルチコレクタ型ラテラルＰＮＰトランジスタ２０は、Ｎ型エピタキシャル層３がＰ+型分離拡散層４によって島状に分離された領域内に形成されている。島をなすＮ型エピタキシャル層３の表面の中央に、矩形のパターンでトランジスタのエミッタ領域となるＰ型エミッタ拡散層５が設けられている。そのＰ型エミッタ拡散層５をそれぞれコの字状に離れて取り囲んでトランジスタの一対のコレクタ領域（マルチコレクタ）となるＰ型コレクタ拡散層６Ａ，６Ｂが設けられている。また、Ｎ型エピタキシャル層３の表面でＰ型コレクタ拡散層６Ａ，６Ｂによる囲みの外側に相当する領域（図３Ａにおける下部）に、後述する電極配線とのオーミック接触のためのＮ+型ベース拡散層７が形成されている。図３Ｂに示すように、各拡散層を含むＮ型エピタキシャル層３の表面は、製造過程で形成された絶縁膜としてのシリコン酸化膜８によって覆われている。シリコン酸化膜８のうち各拡散層上に対応した位置にそれぞれコンタクト窓（以下、単に「コンタクト」と称する。）が開口され、それらの上にトランジスタの各電極配線が設けられている。具体的には、エミッタ拡散層５上にはエミッタコンタクト９が開口され、コレクタ拡散層６Ａ，６Ｂ上にはそれぞれコレクタコンタクト１０Ａ，１０Ｂが開口され、また、ベース拡散層７上にはベースコンタクト１１が開口されている。そして、各コンタクト９，１０Ａ，１０Ｂ，１１を通してそれらの直下の拡散層５，６Ａ，６Ｂ，７とそれぞれオーミック接触するようにエミッタメタル配線１２，コレクタメタル配線１３Ａ，１３Ｂ，ベースメタル配線１４が設けられている。
【０００５】
このように、Ｐ型シリコン基板１上の同一島内に、Ｐ型エミッタ拡散層５，Ｎ+型ベース拡散層７を共通のエミッタ，ベースとし、Ｐ型コレクタ拡散層６Ａ，６Ｂを一対のコレクタとしたマルチコレクタ型ラテラルＰＮＰトランジスタ３０が形成されている。Ｐ型エミッタ拡散層５は、パターン寸法が縦横ともＷ１０＝８μｍ、拡散深さが１．５μｍ、シート抵抗が２５０Ω／□に設定されている。また、エミッタコンタクト９のパターン寸法は縦横ともＷ２０＝５μｍに設定されている。したがって、パターン同士の位置合わせが理想的である場合、Ｐ型エミッタ拡散層５とエミッタコンタクト９との間のパターン間隔は縦横ともＳ０＝１．５μｍになっている。
【０００６】
なお、このようなマルチコレクタ型のラテラルＰＮＰトランジスタ３０は、標準的なバイポーラＩＣ製造方法により作製される。
【特許文献１】特開平６−０１３６９３号公報
【特許文献２】特開平１０−２２３６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、標準的なバイポーラＩＣの製造方法では、製造過程のコンタクトフォトリソグラフィ工程のアライメントばらつきによって、図４Ａ，図４Ｂに例示するように、トランジスタの各領域に対してコンタクトパターンがずれることがある。
【０００８】
ここで、前述した従来のマルチコレクタ型のラテラルＰＮＰトランジスタ３０では、Ｐ型コレクタ拡散層６Ａ，６Ｂ，Ｎ+型ベース拡散層７に対してそれぞれコレクタコンタクト１０Ａ，１０Ｂ，ベースコンタクト１１のパターンがずれてもトランジスタの動作特性にさほど影響しないが、Ｐ型エミッタ拡散層５に対してエミッタコンタクト９のパターンがずれると、トランジスタＱ１とトランジスタＱ２との電流増幅率の整合性が取れなくなり、コレクタ電流比（Ｉｒｅｆ：Ｉ）が崩れるという問題がある。
【０００９】
この理由は、通常、ラテラルＰＮＰトランジスタの電流増幅率はエミッタ拡散層からエミッタコンタクトまでの間隔Ｓ０により変化するからである。図４Ａ，図４Ｂの例では、トランジスタＱ１は上記間隔Ｓ０が広くなっている（それを符号Ｓ０+で表す）ので、エミッタ拡散層５への逆注入ベース電流が減る結果、電流増幅率が大きくなる。一方、トランジスタＱ２は上記間隔Ｓ０が狭くなっている（それを符号Ｓ０-で表す）ので、エミッタ拡散層５への逆注入ベース電流が増える結果、電流増幅率が小さくなる。このような場合、コレクタ電流比が崩れ、カレントミラー定電流回路が負荷へ供給すべき電流の精度が悪化する。この結果、ＩＣ内に上記カレントミラー定電流回路を設ける場合は、回路設計許容範囲以上にコレクタ電流比が崩れて、ＩＣの歩留り低下を招く。
【００１０】
これら逆注入ベース電流が増減する割合はエミッタ拡散層５の不純物濃度が低いほど顕著になる。
【００１１】
そこで、この発明の課題は、コレクタ電流比の精度を高めることができるマルチコレクタ型ラテラルＰＮＰトランジスタおよびその製造方法を提供することにある。また、この発明は、そのようなマルチコレクタ型ラテラルＰＮＰトランジスタを備えたカレントミラー定電流回路および半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、この発明のマルチコレクタ型ラテラルＰＮＰトランジスタは、
層状に設けられたベース領域と、
上記ベース領域の表面に閉領域をなすパターンで形成されたエミッタ領域と、
上記ベース領域の表面のうち上記エミッタ領域から離間した位置に、上記エミッタ領域に関して互いに対称なパターンとなるように形成された少なくとも一対のコレクタ領域と、
上記各領域を覆う絶縁膜と
を備え、
上記絶縁膜は少なくとも上記エミッタ領域に対応した位置にエミッタ電極配線接続用のコンタクト窓を有し、
上記エミッタ領域上の上記コンタクト窓のパターン寸法は、上記エミッタ領域のパターン寸法に対して１／２以下であることを特徴とする。
【００１３】
ここで、「パターン寸法」は、平面内で縦方向と横方向とのそれぞれについて定められる。つまり、上記コンタクト窓の縦方向のパターン寸法は上記エミッタ領域の縦方向のパターン寸法に対して１／２以下であり、かつ、上記コンタクト窓の横方向のパターン寸法は上記エミッタ領域の横方向のパターン寸法に対して１／２以下である。なお、コンタクト窓が矩形ではなく、丸みを帯びたパターンからなる場合は、「パターン寸法」は、上記各方向における最大寸法を指す。
【００１４】
この発明のマルチコレクタ型ラテラルＰＮＰトランジスタでは、上記一対のコレクタ領域のうちの一方と上記エミッタ領域と上記ベース領域とで一つのラテラルＰＮＰトランジスタが構成される。また、上記一対のコレクタ領域のうちの他方と上記エミッタ領域と上記ベース領域とで別の（上記ラテラルＰＮＰトランジスタと対をなす）ラテラルＰＮＰトランジスタが構成される。ここで、この発明のマルチコレクタ型ラテラルＰＮＰトランジスタを標準的なバイポーラＩＣ製造方法によって作製する場合、コンタクトパターン形成段階のフォトリソグラフィ工程のアライメントばらつきによって、上記エミッタ領域に対して上記コンタクト窓のパターンがずれることがある。しかし、この発明のマルチコレクタ型ラテラルＰＮＰトランジスタでは、上記エミッタ領域上の上記コンタクト窓のパターン寸法は上記エミッタ領域のパターン寸法に対して１／２以下であるから、図３Ａ，図３Ｂに示した従来例（その比Ｗ２０／Ｗ１０＝５／８）に比して電流増幅率が上述のパターンずれの影響を受けにくくなる。これにより、上記一対のラテラルＰＮＰトランジスタの電流増幅率の整合性が高まり、従来に比してコレクタ電流比の精度を高めることができる。その結果、この発明のマルチコレクタ型ラテラルＰＮＰトランジスタをカレントミラー定電流回路に適用した場合、負荷に供給される電流の精度を高めることができ、品質を高めることができる。
【００１５】
一実施形態のマルチコレクタ型ラテラルＰＮＰトランジスタは、上記エミッタ領域上の上記コンタクト窓のパターン寸法は１μｍ以上であることを特徴とする。
【００１６】
上述の通り、「パターン寸法」は、平面内で縦方向と横方向とのそれぞれについて定められる。したがって、上記コンタクト窓の縦方向のパターン寸法は１μｍ以上であり、かつ、上記コンタクト窓の横方向のパターン寸法は１μｍ以上である。
【００１７】
この一実施形態のマルチコレクタ型ラテラルＰＮＰトランジスタでは、上記エミッタ領域上の上記コンタクト窓のパターン寸法は１μｍ以上であるから、製造工程で上記エミッタ領域とエミッタ電極配線とを上記コンタクト窓を通して確実に接触させることができる。
【００１８】
一実施形態のマルチコレクタ型ラテラルＰＮＰトランジスタは、上記エミッタ領域は、拡散深さが１μｍ乃至３μｍでシート抵抗が２００Ω／□以下である不純物拡散層からなることを特徴とする。
【００１９】
この一実施形態のマルチコレクタ型ラテラルＰＮＰトランジスタでは、上記エミッタ領域のシート抵抗が２００Ω／□以下というように、図３Ａ，図３Ｂに示した従来例（シート抵抗が２５０Ω／□）に比してエミッタ領域のシート抵抗が低く設定されている。つまり、上記エミッタ領域の不純物濃度が従来例のものに比して高くなっている。したがって、上記エミッタ領域に対してコンタクト窓のパターンがずれたとしても、各ラテラルＰＮＰトランジスタの動作時に逆注入ベース電流が増減する割合が減る。これにより、上記一対のラテラルＰＮＰトランジスタの電流増幅率の整合性が高まり、従来に比してコレクタ電流比の精度を高めることができる。
【００２０】
この発明のマルチコレクタ型ラテラルＰＮＰトランジスタの製造方法は、上記マルチコレクタ型ラテラルＰＮＰトランジスタを作製するマルチコレクタ型ラテラルＰＮＰトランジスタの製造方法であって、上記エミッタ領域をなす不純物拡散層をイオン注入法または気相不純物添加法により形成することを特徴とする。
【００２１】
この発明のマルチコレクタ型ラテラルＰＮＰトランジスタの製造方法によれば、上記エミッタ領域をなす不純物拡散層をイオン注入法または気相不純物添加法により形成するので、上記エミッタ領域の不純物濃度を容易に高めることができる。したがって、作製された各ラテラルＰＮＰトランジスタの動作時に、逆注入ベース電流が増減する割合が減る。これにより、上記一対のラテラルＰＮＰトランジスタの電流増幅率の整合性が高まり、従来に比してコレクタ電流比の精度を高めることができる。
【００２２】
この発明のカレントミラー定電流回路は、
上記マルチコレクタ型ラテラルＰＮＰトランジスタを備え、
上記エミッタ領域は所定電位の電源に接続され、
上記一対のコレクタ領域のうちの一方は、上記ベース領域に電気的に接続されるとともに、電流設定用の抵抗を介して接地され、
上記一対のコレクタ領域のうちの他方は、電流が供給されるべき負荷に接続されていることを特徴とする。
【００２３】
この発明のカレントミラー定電流回路を構成するマルチコレクタ型ラテラルＰＮＰトランジスタでは、上記エミッタ領域上の上記コンタクト窓のパターン寸法は上記エミッタ領域のパターン寸法に対して１／２以下であるから、図３Ａ，図３Ｂに示した従来例に比して製造工程でのパターンずれの影響を受けにくくなる。これにより、上記一対のラテラルＰＮＰトランジスタの電流増幅率の整合性が高まり、従来に比してコレクタ電流比の精度を高めることができる。その結果、このカレントミラー定電流回路によれば、負荷に供給される電流の精度を高めることができ、品質を高めることができる。
【００２４】
この発明の半導体装置は、上記カレントミラー定電流回路が半導体基板上に作り込まれていることを特徴とする。
【００２５】
この発明の半導体装置を構成するカレントミラー定電流回路によれば、負荷に供給される電流の精度を高めることができ、品質を高めることができる。この結果、この半導体装置の歩留りを改善できる。
【発明を実施するための最良の形態】
【００２６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
図１Ａはこの発明の一実施形態のマルチコレクタ型ラテラルＰＮＰトランジスタ２０の平面パターン構成を示し、図１Ｂは、図１ＡにおけるＢ−Ｂ線での断面構造を示している。なお、理解の容易のため、図３Ａ，図３Ｂ中の構成要素と同一の構成要素には同一の符号を用いている。
【００２８】
図１Ｂに示すように、半導体基板としてのＰ型シリコン基板１上に、トランジスタのベース領域となるＮ+型埋め込み拡散層２とＮ型エピタキシャル層３が設けられている。図１Ａによって分かるように、各マルチコレクタ型ラテラルＰＮＰトランジスタ２０は、Ｎ型エピタキシャル層３がＰ+型分離拡散層４によって島状に分離された領域内に形成されている。島をなすＮ型エピタキシャル層３の表面の中央に、矩形のパターンでトランジスタのエミッタ領域となるＰ型エミッタ拡散層５が設けられている。そのＰ型エミッタ拡散層５から離間した位置に、Ｐ型エミッタ拡散層５に関して対称なパターンとなるようにトランジスタの一対のコレクタ領域（マルチコレクタ）となるＰ型コレクタ拡散層６Ａ，６Ｂが設けられている。この例では、Ｐ型コレクタ拡散層６Ａ，６Ｂのパターンは、Ｐ型エミッタ拡散層５をそれぞれコの字状に離れて取り囲んでいる。また、Ｎ型エピタキシャル層３の表面でＰ型コレクタ拡散層６Ａ，６Ｂによる囲みの外側に相当する領域（図１Ａにおける下部）に、後述する電極配線とのオーミック接触のためのＮ+型ベース拡散層７が形成されている。図１Ｂに示すように、各拡散層を含むＮ型エピタキシャル層３の表面は、製造過程で形成された絶縁膜としてのシリコン酸化膜８によって覆われている。シリコン酸化膜８のうち各拡散層上に対応した位置にそれぞれコンタクト窓（以下、単に「コンタクト」と称する。）が開口され、それらの上にトランジスタの各電極配線が設けられている。具体的には、エミッタ拡散層５上にはエミッタコンタクト１９が開口され、コレクタ拡散層６Ａ，６Ｂ上にはそれぞれコレクタコンタクト１０Ａ，１０Ｂが開口され、また、ベース拡散層７上にはベースコンタクト１１が開口されている。そして、各コンタクト１９，１０Ａ，１０Ｂ，１１を通してそれらの直下の拡散層５，６Ａ，６Ｂ，７とそれぞれオーミック接触するようにエミッタメタル配線１２，コレクタメタル配線１３Ａ，１３Ｂ，ベースメタル配線１４が設けられている。
【００２９】
このように、Ｐ型シリコン基板１上の同一島内に、Ｐ型エミッタ拡散層５，Ｎ+型ベース拡散層７を共通のエミッタ，ベースとし、Ｐ型コレクタ拡散層６Ａ，６Ｂを一対のコレクタとしたマルチコレクタ型ラテラルＰＮＰトランジスタ２０が形成されている。Ｐ型エミッタ拡散層５は、パターン寸法が縦横ともＷ１＝８μｍ、拡散深さが１．５μｍ、シート抵抗が２００Ω／□に設定されている。また、エミッタコンタクト１９のパターン寸法は縦横ともＷ２＝４μｍに設定されている。したがって、パターン同士の位置合わせが理想的である場合、Ｐ型エミッタ拡散層５とエミッタコンタクト１９との間のパターン間隔は縦横ともＳ１＝２μｍになっている。
【００３０】
このマルチコレクタ型ラテラルＰＮＰトランジスタ２０は、標準的なバイポーラＩＣの製造方法により形成される。具体的には、Ｐ型シリコン基板１上に、まずＮ+型埋め込み拡散層２が形成され、続いてエピタキシャル成長法によりＮ型エピタキシャル層３が形成される。次に、Ｎ型エピタキシャル層３を分離するようにＰ+型分離拡散層４が形成される。次に、イオン注入法または気相不純物添加法により、Ｐ型エミッタ拡散層５とＰ型コレクタ拡散層６Ａ，６Ｂとが同時に形成される。次に、製造過程で形成されたシリコン酸化膜８に対してフォトリソグラフィおよびエッチングを行うことによって、エミッタコンタクト１９、コレクタコンタクト１０Ａ，１０Ｂ、ベースコンタクト１１がそれぞれ選択的に開口される。次に、メタル層を蒸着しそれに対してフォトリソグラフィおよびエッチングを行うことによって、エミッタメタル配線１２，コレクタメタル配線１３Ａ，１３Ｂ，ベースメタル配線１４が形成される。
【００３１】
さて、このマルチコレクタ型ラテラルＰＮＰトランジスタ２０を標準的なバイポーラＩＣ製造方法によって作製する場合、コンタクトパターン形成段階のフォトリソグラフィ工程のアライメントばらつきによって、Ｐ型エミッタ拡散層５に対してエミッタコンタクト１９のパターンがずれることがある。
【００３２】
しかし、この発明のマルチコレクタ型ラテラルＰＮＰトランジスタ２０では、エミッタコンタクト１９のパターン寸法Ｗ２（＝２μｍ）はＰ型エミッタ拡散層５のパターン寸法Ｗ１（＝４μｍ）に対して１／２であるから、図３Ａ，図３Ｂに示した従来例（その比Ｗ２０／Ｗ１０＝５／８）に比して電流増幅率が上述のパターンずれの影響を受けにくくなる。これにより、一対のラテラルＰＮＰトランジスタＱ１，Ｑ２の電流増幅率の整合性が高まり、従来に比してコレクタ電流比（図２中のＩｒｅｆ：Ｉ）の精度を高くする（厳密に１：１に近づける）ことができる。
【００３３】
その結果、Ｐ型シリコン基板１上でこのマルチコレクタ型ラテラルＰＮＰトランジスタ２０を用いて図２に示したようなカレントミラー定電流回路を構成した場合、負荷に供給される電流の精度を高めることができ、品質を高めることができる。また、そのようなカレントミラー定電流回路を含む半導体装置の歩留りを改善できる。
【００３４】
また、上記エミッタコンタクト１９のパターン寸法Ｗ２（＝２μｍ）は１μｍ以上であるから、エミッタコンタクト１９は標準的なバイポーラＩＣ製造方法におけるフォトリソグラフィにおける解像度によって確実に開口され得る。したがって、Ｐ型エミッタ拡散層５とエミッタメタル配線１２とをエミッタコンタクト１９を通して確実に接触させることができる。
【００３５】
また、上記Ｐ型エミッタ拡散層５のシート抵抗は２００Ω／□であるから、図３Ａ，図３Ｂに示した従来例（シート抵抗が２５０Ω／□）に比してシート抵抗が低く設定されている。つまり、このマルチコレクタ型ラテラルＰＮＰトランジスタ２０では、Ｐ型エミッタ拡散層５の不純物濃度が従来例のものに比して高くなっている。したがって、Ｐ型エミッタ拡散層５に対してエミッタコンタクト１９のパターンがずれたとしても、各ラテラルＰＮＰトランジスタＱ１，Ｑ２の動作時に逆注入ベース電流が増減する割合が減る。これにより、一対のラテラルＰＮＰトランジスタＱ１，Ｑ２の電流増幅率の整合性が高まり、従来に比してコレクタ電流比の精度を高めることができる。
【００３６】
なお、イオン注入法または気相不純物添加法によれば、Ｐ型エミッタ拡散層５について、拡散深さ１μｍ〜３μｍ程度で、シート抵抗を容易に２００Ω／□以下（つまり、不純物濃度５×１０18ａｔｏｍｓ／ｃｍ3以上）にすることができる。
【図面の簡単な説明】
【００３７】
【図１Ａ】この発明の一実施形態のマルチコレクタ型のラテラルＰＮＰトランジスタの平面パターン構成を示す図である。
【図１Ｂ】図１ＡにおけるＢ−Ｂ線での断面構造を示す図である。
【図２】一対のラテラルＰＮＰトランジスタを備える一般的なカレントミラー定電流回路の構成を示す回路図である。
【図３Ａ】従来のマルチコレクタ型のラテラルＰＮＰトランジスタの平面パターン構成を示す図である。
【図３Ｂ】図３ＡにおけるＢ−Ｂ線での断面構造を示す図である。
【図４Ａ】図３Ａに示した従来のマルチコレクタ型のラテラルＰＮＰトランジスタが、製造工程ばらつきによるパターンずれを伴って作製された状態を示す図である。
【図４Ｂ】図４ＡにおけるＢ−Ｂ線での断面構造を示す図である。
【符号の説明】
【００３８】
１  Ｐ型シリコン基板
３  Ｎ型エピタキシャル層
５  Ｐ型エミッタ拡散層
６Ａ，６Ｂ  Ｐ型コレクタ拡散層
１０Ａ，１０Ｂ  コレクタコンタクト
１１  ベースコンタクト
１９  エミッタコンタクト
２０  マルチコレクタ型ラテラルＰＮＰトランジスタ
【図１Ａ】
2006237207.tif 000003
【図１Ｂ】
2006237207.tif 000004
【図２】
2006237207.tif 000005
【図３Ａ】
2006237207.tif 000006
【図３Ｂ】
2006237207.tif 000007
【図４Ａ】
2006237207.tif 000008
【図４Ｂ】
2006237207.tif 000009