(57)【要約】【課題】ＲＦＩＤを代表とする半導体装置に実装する記憶素子において、製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供することを課題とする。【解決手段】電極間に挟まれた有機化合物を有する記憶素子であって、当該記憶素子を制御する半導体素子に接続された電極を、当該記憶素子の電極として機能させることを特徴とする。また当該記憶素子を絶縁表面上に形成された極薄な半導体膜を用いるため、低コスト化を図ることができる。【選択図】図１
2006237584.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に形成された不純物領域を有する半導体膜と、
前記半導体膜に接し、前記不純物領域上に開口部が設けられた絶縁膜と、
前記開口部に設けられ、前記不純物領域と電気的に接続されたソース電極又はドレイン電極の一方及び下部電極として機能する導電膜と、
前記開口部において、前記導電膜上に設けられた絶縁物と、
前記絶縁物上に設けられた上部電極と、を有することを特徴とする記憶装置。
【請求項２】
絶縁表面上に形成された不純物領域を有する半導体膜と、
前記半導体膜に接し、前記不純物領域上に第１の開口部が設けられた第１の絶縁膜と、
前記第１の開口部に設けられ、前記不純物領域と電気的に接続されたソース電極又はドレイン電極の一方として機能する第１の導電膜と、
前記第１の導電膜の端部を覆うように設けられ、前記不純物領域上に第２の開口部が設けられた第２の絶縁膜と、
前記第１の導電膜に接続され、下部電極として機能する第２の導電膜と、
前記第１の開口部及び前記第２の開口部において、前記第２の導電膜上に設けられた絶縁物と、
前記絶縁物上に設けられた上部電極と、を有することを特徴とする記憶装置。
【請求項３】
請求項１又は２において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、酸化珪素、窒化珪素、又は酸化窒化珪素を有することを特徴とする記憶装置。
【請求項４】
請求項１又は２において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、
４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン、４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル、ポリビニルカルバゾール、フタロシアニン、銅フタロシアニン、又はバナジルフタロシアニンを有することを特徴とする記憶装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記一つの不純物領域上に設けられた絶縁膜の開口部は、複数設けられていることを特徴とする記憶装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記半導体膜は結晶構造、又は非晶質構造を有することを特徴とする記憶装置。
【請求項７】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成することを特徴とする記憶装置の作製方法。
【請求項８】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜及び前記絶縁膜に対して表面改質を行い、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成することを特徴とする記憶装置の作製方法。
【請求項９】
絶縁表面上に形成された半導体膜に選択的に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記導電膜上に絶縁物を形成し、
前記絶縁物上に上部電極を形成し、
前記上部電極に対してスパッタリング法により表面改質を行うことを特徴とする記憶装置の作製方法。
【請求項１０】
絶縁表面上に半導体膜中に不純物領域を形成し、
前記半導体膜に接して絶縁膜を形成し、
前記不純物領域が露出するように、前記絶縁膜に開口部を形成し、
前記開口部において、前記不純物領域と電気的に接続するソース電極又はドレイン電極の一方及び下部電極として機能する導電膜を形成し、
前記開口部の周囲及び前記導電膜の上面に表面改質を行い、
液滴吐出法により、前記開口部内の前記導電膜上に絶縁物を滴下し、
前記絶縁物上に上部電極を形成し、
ことを特徴とする記憶装置の作製方法。
【請求項１１】
請求項７乃至１０のいずれか一において、
前記半導体膜は結晶構造、又は非晶質構造を有することを特徴とする記憶装置の作製方法。
【請求項１２】
請求項７乃至１１のいずれか一において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、酸化珪素、窒化珪素、又は酸化窒化珪素を有することを特徴とする記憶装置の作製方法。
【請求項１３】
請求項７乃至１１のいずれか一において、
前記絶縁物は、光学的作用又は熱的作用により性質が変化し、前記下部電極と、前記上部電極とが短絡することができる材料であって、
４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン、４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル、ポリビニルカルバゾール、フタロシアニン、銅フタロシアニン、又はバナジルフタロシアニンを有することを特徴とする記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機化合物を有する記憶素子、当該記憶素子を有する記憶装置、及びそれらの作製方法について説明する。
【背景技術】
【０００２】
現在、物や人を認識・識別するための技術としてＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）が開発研究されている。このようなＲＦＩＤは、有価証券の偽造防止や個人認証に利用され、多くの用途が見込まれている。
【０００３】
従来のＲＦＩＤは、シリコンウェハから形成されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップが用いられ、ＲＯＭやＲＡＭといった記憶回路、ＣＰＵ等の制御回路を形成している（特許文献１参照）。
【特許文献１】特開２０００−２０６６５号（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このようにＲＦＩＤのシリコンウェハから形成するチップは非透光性であり、さらに耐衝撃性を高めるためチップサイズを小さくする傾向にあるが薄型化の検討はされておらず、有価証券や個人認証のために搭載すると、目立つことが多くある。
【０００５】
このようなＲＦＩＤは商品タグの分野にも使用が検討されており、使い捨てできる程度に低コスト化されることが望まれている。そのため、シリコンウェハの母体が円形状を有するシリコンウェハから多面取りを用いて作製しているが、取り出し率を高め低コスト化するには限界が現れ始めてきた。
【０００６】
そこで本発明は、製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供することを課題とする。また本発明は、当該回路を有する記憶素子、及び当該記憶素子を有する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を鑑み本発明は、電極間に挟まれた有機化合物を有する記憶素子であって、当該記憶素子を制御する半導体素子に接続された電極、つまりソース電極又はドレイン電極を、当該記憶素子の下部電極として機能させることを特徴とする。その結果、記憶素子用の電極が不要となり工程数を削減することができる。
【０００８】
また記憶素子が有する絶縁物は、半導体素子と電気的に接続する電極を形成するための開口部内に形成することを特徴とする。その結果、有機化合物の作り分けに必要とされた絶縁膜、所謂隔離層を形成することがない。
【０００９】
また本発明は、絶縁表面上に形成された極薄な半導体膜を用いるため、低コスト化を図ることができる。絶縁表面とは、シリコンウェハ以外であって、例えばガラス基板、又はプラスチック等の合成樹脂基板上の表面を指す。
【００１０】
以下に本発明の具体的な形態を示す。
【００１１】
本発明の記憶装置は、絶縁表面上に形成された不純物領域を有する半導体膜と、半導体膜に接し、不純物領域上に開口部が設けられた絶縁膜と、開口部に設けられ、不純物領域と電気的に接続されたソース電極又はドレイン電極として、及び下部電極として機能する導電膜と、開口部において、導電膜上に設けられた絶縁物と、絶縁物上に設けられた上部電極とを有することを特徴とする。
【００１２】
本発明の別形態の記憶装置は、絶縁表面上に形成された不純物領域を有する半導体膜と、半導体膜に接し、不純物領域上に第１の開口部が設けられた第１の絶縁膜と、第１の開口部に設けられ、不純物領域と電気的に接続されたソース電極又はドレイン電極として機能する第１の導電膜と、導電膜の端部を覆うように設けられ、不純物領域上に第２の開口部が設けられた第２の絶縁膜と、第１の導電膜に接続され、下部電極として機能する第２の導電膜と、第１及び第２の開口部において、第２の導電膜上に設けられた絶縁物と、絶縁物上に設けられた上部電極とを有することを特徴とする。
【００１３】
本発明において、絶縁物は、光学的作用又は熱的作用により性質が変化し、下部電極と、上部電極とが短絡することができる材料である。光学的作用又は熱的作用により性質を変化させるため、その膜厚は５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍであるとよい。また絶縁物に有機化合物材料を用いる場合、そのガラス転移温度は８０℃から３００℃、好ましくは１００℃から２５０℃であるとよい。
【００１４】
本発明の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成することを特徴とする。
【００１５】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、導電膜及び絶縁膜に対して表面改質を行うことを特徴とする。
【００１６】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、導電膜に対してスパッタリング法により表面改質を行うことを特徴とする。
【００１７】
上述したように絶縁物は非常に薄く形成するため、表面改質を行うことにより、絶縁物の密着性を高めることができる。
【００１８】
本発明の別形態の記憶装置の作製方法は、絶縁表面上に半導体膜中に不純物領域を形成し、半導体膜に接して絶縁膜を形成し、不純物領域が露出するように、絶縁膜に開口部を形成し、開口部において、不純物領域と電気的に接続するソース電極又はドレイン電極として、及び下部電極として機能する導電膜を形成し、導電膜上に絶縁物を形成し、絶縁物上に上部電極を形成し、開口部の周囲に設けられた導電膜の上面のみに表面改質を行った後に絶縁物を液滴吐出法により形成することを特徴とする。
【発明の効果】
【００１９】
本発明によって、メモリ用の電極が不要となるため製造工程を削減し、低コスト化された記憶素子及び当該素子を有する記憶回路を提供する。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本実施の形態では、記憶素子の作製工程について説明する。
【００２２】
図１（Ａ）に示すように、絶縁表面を有する基板１００上に、下地膜１０１を形成する。基板１００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス（ＳＵＳ）基板等を用いることができる。また、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００２３】
下地膜１０１は基板１００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。そのためアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。
【００２４】
ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効である。一方、石英基板など不純物の拡散がさして問題とならない場合は、下地膜は必ずしも設ける必要はない。
【００２５】
次いで、下地膜１０１上に非晶質構造を有する半導体膜（非晶質半導体膜と記す）を形成する。非晶質半導体膜は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。実施の形態では、６６ｎｍの珪素を主成分とする半導体膜（非晶質珪素膜、アモルファスシリコンとも記す）を用いる。
【００２６】
次に、非晶質半導体膜を結晶化し、結晶構造を有する半導体膜（結晶性半導体膜と記す）を形成する。結晶化する方法は、加熱炉、レーザ照射、若しくはランプから発する光の照射（ランプアニールと呼ぶ）、又はそれらを組み合わせて用いることができる。
【００２７】
例えば、非晶質半導体膜に金属元素を添加し、加熱炉を用いた熱処理を行うことによって結晶性半導体膜を形成する。このように、金属元素を添加することにより、低温で結晶化できるため好ましい。ここで添加とは、少なくとも非晶質半導体膜の結晶化が促進されるように非晶質半導体膜の表面上に金属元素を形成することをいう。例えば、非晶質半導体膜上にスピンコーティング法やディップ法といった塗布方法によりＮｉ溶液（水溶液や酢酸溶液を含む）を塗布し、Ｎｉを含む膜（但し、極めて薄いため膜として観測できない場合もある）を形成することが含まれる。このとき非晶質半導体膜の表面全体に溶液を行き渡らせるため、非晶質半導体膜の表面の濡れ性を改善するとよい。例えば、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を１ｎｍ〜５ｎｍ形成することにより、濡れ性を改善することができる。
【００２８】
その後、非晶質半導体膜を５００〜５５０℃で２〜２０時間かけて加熱し、非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。このとき加熱温度を徐々に変化させると好ましい。また低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、所謂水素出しを行うことができる。例えば、縦型炉を用いて５００℃で１時間熱処理後、５５０℃４時間で熱処理を行うことにより結晶化を行うことができる。
【００２９】
このように金属元素を用いた結晶化を行った場合、金属元素を低減、又は除去するためにゲッタリング工程を施す。例えば、非晶質半導体膜をゲッタリングシンクとして形成し、加熱することによって金属元素を捕獲することができる。
【００３０】
その後、窒素雰囲気で５５０℃、４時間の熱処理を行い、金属元素を低減、又は除去する。そして、ゲッタリングシンクとなっていた非晶質半導体膜、及び酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜を得ることができる。
【００３１】
別の結晶化する方法は、非晶質半導体膜にレーザ光（レーザビーム）を照射する方法がある。このようなレーザとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＥレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種を用いることができる。レーザ発振型は、連続発振型（ＣＷレーザとも記す）、パルス発振型（パルスレーザとも記す）があり、これらを用いることができる。またさらに、レーザの基本波、又は当該基本波の第２高調波から第４高調波のレーザを単独で、又は組み合わせて照射することができる。
【００３２】
レーザのビーム形状は、線状とすると好ましい。その結果、スループットを向上させることができる。またさらにレーザは、半導体膜に対して入射角θ（０°＜θ＜９０°）を持たせて照射させるとよい。レーザの干渉を防止することができるからである。
【００３３】
このように形成された結晶性半導体膜を、図１（Ａ）に示すように所定の形状に加工（パターニングとも記す）し、島状の半導体膜１０２を形成する。パターニングに際し、結晶性半導体膜上にフォトレジストを塗布し、所定のマスク形状を露光し、マスクを形成する。このマスクを用いて、ドライエッチング法により結晶性半導体膜をパターニングすることができる。
【００３４】
その後、半導体膜１０２を覆うようにゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は、単層であっても積層であってもよい。ゲート絶縁膜１０４となる絶縁材料は、無機材料であっても有機材料であってもよく、例えば酸化珪素、窒化珪素、酸化窒化珪素を用いることができる。なお、ゲート絶縁膜１０４の形成前に、島状の半導体膜の表面をフッ酸等により洗浄するとよい。半導体膜と、ゲート絶縁膜の界面汚染は、薄膜トランジスタの電気特性に影響するからである。そのため、半導体膜と、ゲート絶縁膜を大気に曝さず連続的に形成し、その後半導体膜及びゲート絶縁膜を同時に所定の形状にパターニングしてもよい。
【００３５】
半導体膜１０２上にゲート絶縁膜１０４を介してゲート電極１０５となる導電膜を形成する。ゲート電極１０５は、単層であっても積層であってもよく、またゲート電極１０５の端部はテーパー形状を有してもよい。ゲート電極１０５となる導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。
【００３６】
ゲート電極１０５をマスクに用いて、自己整合的に、不純物領域１０３を形成する。ｎ型の薄膜トランジスタを形成する場合、ホスフィン（ＰＨ３）をドーピングし、リン（Ｐ）が添加された不純物領域を形成する。ｐ型の薄膜トランジスタを形成する場合、ジボラン（Ｂ２Ｈ６）をドーピングし、ボロン（Ｂ）が添加された不純物領域を形成する。
【００３７】
不純物領域１０３は、不純物濃度によって高濃度不純物領域又は低濃度不純物領域に分けることができる。例えば、ゲート電極１０５のテーパー部では不純物元素の添加量が少なくなるため、低濃度不純物領域が形成され、ゲート電極１０５がない領域では高濃度不純物領域を形成することができる。ゲート電極と不純物領域の一部が重なった構造をＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｄｒａｉｎ）構造と呼ぶ。
【００３８】
またゲート電極１０５の側面に絶縁物を設けた所謂オフセット構造とすることもできる。オフセット構造は、絶縁物の幅により、チャネル形成領域と、不純物領域１０３との距離を設定することができる。
【００３９】
ゲート絶縁膜１０４、ゲート電極１０５を覆うように第１の絶縁膜１０６を形成する。第１の絶縁膜は、酸化珪素、窒化珪素、酸化窒化珪素のいずれかから形成することができる。特に、第１の絶縁膜は水素を有する絶縁膜であると好ましいため、ＣＶＤ法により形成するとよい。
【００４０】
その後、不純物領域１０３を活性化するため熱処理を行うと好ましい。熱処理は、例えば加熱炉を用いて窒素雰囲気中で４００℃〜５５０℃に加熱する。その結果、第１の絶縁膜１０６からの水素により、半導体膜１０２のダングリングボンド等を低減することができる。
【００４１】
次に図１（Ｂ）に示すように、第１の絶縁膜１０６を覆うように第２の絶縁膜１０８を形成する。第２の絶縁膜１０８により、平坦性を高めることができる。第２の絶縁膜１０８は、有機材料又は無機材料を用いて形成することができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストベンゾシクロブテン、シロキサン、又はポリシラザンを用いることができる。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。またポリシラザンとは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を含む液体材料を出発原料として形成される。無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。また、第２の絶縁膜１０８は単層構造、又は積層構造を用いてもよい。特に、有機材料を用いて第２の絶縁膜を形成すると、平坦性は高まる一方で、有機材料によって水分や酸素が吸収されてしまう。これを防止するため、有機材料上に、無機材料を形成した積層構造とするとよい。
【００４２】
その後、ゲート絶縁膜１０４、第１の絶縁膜１０６、第２の絶縁膜１０８に開口部、所謂コンタクトホール１１０を形成する。コンタクトホール１１０は、ドライエッチング法、又はウェットエッチング法により形成することができる。このようなエッチング法に用いるエッチング剤は、コンタクトホール１１０を形成する際、ゲート絶縁膜１０４、第１の絶縁膜１０６、及び第２の絶縁膜１０８と、半導体膜１０２との選択比がとれるものであればよい。このとき、コンタクトホール１１０の周囲における、第２の絶縁膜１０８の端部に丸みをつけるとよい。その結果、次に形成する導電膜の段切れを防止することができる。
【００４３】
なお本発明は、コンタクトホール１１０内を利用して記憶素子を形成するため、その径、深さ、テーパーの角度等を決定する。例えば、記憶素子を形成する側のコンタクトホール１１０は、記憶素子を形成しない側のコンタクトホールと比較して、径を大きくする。例えばその直径を１μｍから３μｍとする。
【００４４】
その後、コンタクトホール１１０に電極１０９、１０９’となる導電膜を形成する。電極１０９、１０９’は、単層構造又は積層構造をとることができる。導電膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素又はこれらの元素を用いた合金を用いればよい。また導電膜には、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２〜２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。このような導電膜は、スパッタリング法、液滴吐出法等により形成し、所定の形状にパターニングすることにより電極１０９となる。なお、不純物領域１０３と接続された電極１０９、１０９’は、ソース電極、又はドレイン電極として機能し、且つ記憶素子の下部電極として機能することを特徴とする。このような本発明は、下部電極として新たに導電膜を形成する必要がないため、工程数を削減でき、低コスト化を図ることができる。
【００４５】
ここまでの工程の上面図を図２（Ａ）に示す。図２（Ａ）からもわかるように、記憶素子を形成する側のコンタクトホール１１０の径を大きく確保するため、半導体膜１０２を矩形にパターニングしてもよい。また図２（Ａ）で示すように、導電膜はパターニングすることにより、電極に接続される配線も同時に形成される。例えば、ゲート電極１０５と同時にワード線も形成される。当該ワード線には、制御回路から選択信号が入力される。またソース電極、及びドレイン電極と同時に信号線も形成される。
【００４６】
このようにソース電極及びドレイン電極まで形成し、薄膜トランジスタ１０７を完成することができる。
【００４７】
次に図１（Ｃ）に示すように、コンタクトホール１１０内に記憶素子を構成する絶縁物１１２を形成する。絶縁物１１２は、厚さが５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍとするとよい。
【００４８】
絶縁物１１２は、無機材料又は有機材料から形成することができる。またそれら材料により、蒸着法、スピンコーティング法、液滴吐出法等により絶縁物１１２を形成することができる。絶縁物１１２は、光学的作用又は熱的作用等により、その性質が変化する材料を用いればよい。例えば、ジュール熱による溶融、絶縁破壊等により、その性質が変化し、下部電極として機能する電極１０９と、その後形成される上部電極とが短絡することができる材料であればよい。
【００４９】
無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等がある。このような無機材料であっても、その膜厚を制御することによって、絶縁破壊を生じるため、下部電極と上部電極とを短絡させることができる。
【００５０】
有機材料としては、例えば、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等を用いることができる。これら材料は、正孔輸送性の高い物質である。
【００５１】
また、他にも有機化合物材料として、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これら材料は、電子輸送性が高い材料である。
【００５２】
このような有機物においては、熱的作用等によりその性質を変化させるため、ガラス転移温度（Ｔｇ）が８０℃から３００℃、好ましくは１００℃から２５０℃であるとよい。
【００５３】
さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物等を用いることができる。
【００５４】
単層構造、または上記材料との積層構造の一として、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イルエテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）等の発光材料を用いてもよい。
【００５５】
また、上記発光材料を分散してなる層を形成する場合に母体となる材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）等を用いることができる。
【００５６】
また、上記有機材料や発光材料に金属酸化物を混在させた材料を用いてもよい。なお混在させた材料とは、混合した状態、又は積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を指す。
【００５７】
正孔輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物は、バナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いることができる。
【００５８】
電子輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物は、リチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウム酸化物を用いることができる。
【００５９】
また、絶縁物１１２には、光学的作用又は熱的作用により、その性質が変化する材料を用いればよいため、例えば光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【００６０】
この絶縁物１１２を形成した状態の上面図を図２（Ｂ）に示す。図２（Ｂ）に示すように、絶縁物１１２を全体に形成することができるが、コンタクトホール１１０領域に、下部電極を覆うように選択的に形成しても構わない。本発明はコンタクトホール１１０領域内で記憶素子を形成することを特徴としており、下部電極と上部電極とが短絡していなければ、記憶素子として機能することができるからである。
【００６１】
また本実施の形態では、一方のコンタクトホール１１０領域に着目して説明するが、他方のコンタクトホールを用いて記憶素子を形成しても構わないし、両方のコンタクトホールに記憶素子を形成してもよい。すなわち電極１０９、１０９’を共に記憶素子の下部電極として適用することができる。一方で、いずれか一方のコンタクトホールに記憶素子を形成する場合、メモリ材料を選択的に形成すればよい。メモリ材料が形成されない側のコンタクトホールでは、下部電極と上部電極とが積層し、これをソース電極又はドレイン電極として適用することができる。
【００６２】
その後、絶縁物１１２を覆って上部電極１１３となる導電膜を形成する。当該導電膜は電極１０９と同様に形成することができるが、必ずしも同一材料及び同一工程により形成する必要はない。上部電極１１３は、制御回路と電気的に接続しており、当該制御回路によって、絶縁物１１２の状態の変化に基づき、記憶素子の書き込み動作又は読み出し動作を行うことができる。具体的には、記憶素子が下部電極と上部電極とが短絡していない状態（初期状態と記す）と、短絡した状態（短絡状態と記す）とを有することができ、この状態の相違により「０」又は「１」の情報を有することができる。短絡状態では、コンタクトホールの底面側で上部電極と下部電極とが短絡する以外に、コンタクトホールの側面側や上面側で上部電極と下部電極とが短絡しても構わない。コンタクトホールの側面や側面と上面の境界領域では成膜上、絶縁物の膜厚が薄くなることが多く、上部電極と下部電極との短絡を簡便に行うことができうる。
【００６３】
また一方のコンタクトホールに記憶素子を形成する場合、両方のコンタクトホールに記憶素子を形成する場合と比較すると、記憶素子を短絡状態とさせるための印加電圧が大きくなる。この場合、薄膜トランジスタのソースドレイン耐圧をより高く設定するとよい。ソースドレイン耐圧を高くするには、薄膜トランジスタのゲート長を長くする方法が挙げられる。なお本発明の記憶素子は、メモリ材料となる絶縁物の膜厚をコンタクトホールの側面側や上面側において、薄くすることができるため、両方のコンタクトホールに記憶素子を形成する場合であっても、従来の構造と比較して、低い印加電圧で短絡状態とすることが可能である。
【００６４】
図１５には、記憶素子の電圧−電流特性を示す。初期状態：Ａでの記憶素子には、一定の電圧（ＶＢ）以上を印加しなければ電流は流れない。これに対して短絡状態：Ｂでは、記憶素子にはわずかな電圧（ＶＡ：ＶＢ＜ＶＡ）を印加するだけで電流が流れる。この電圧値の違いに基づき、「０」又は「１」の情報を提供することができる。なお、電圧ＶＡは、薄膜トランジスタ１０７の電圧−電流特性：Ｃと、初期状態Ａとの交点における電圧値である。また、電圧ＶＢは、薄膜トランジスタ１０７の電圧−電流特性：Ｃと、短絡状態との交点における電圧値である。制御回路によって、この電圧値を読み出すことにより「０」又は「１」の情報を提供することができる。これら動作の詳細は以下の実施の形態で説明する。
【００６５】
その後好ましくは、図１（Ｄ）に示すようにパッシベーション膜１１５を形成する。パッシベーション膜１１５は、単層構造又は積層構造から形成することができ、無機材料を用いるとよい。特に、窒化珪素又は酸化窒化珪素を用いて形成するとよい。窒素を有する絶縁膜は、アルカリ金属の侵入を防御する効果を奏するからである。
【００６６】
なお、下部電極と上部電極とを短絡させるためには、ワード線から入力される選択信号に基づき薄膜トランジスタ１０７がオンとなると、ソース電極及びドレイン電極間に電流を流し、当該電流が流れることにより絶縁物１１２の性質を変化させる。例えば当該電流が流れることによって発生するジュール熱により、絶縁物１１２の性質、つまり状態が変化する。また当該電流が流れることによって、絶縁物１１２に絶縁破壊が生じ、その状態が変化する。このような状態の変化を利用して、下部電極と上部電極を短絡させることができる。
【００６７】
以上のように、薄膜トランジスタ１０７によって制御される記憶素子を形成することができる。本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【００６８】
以上コンタクトホールとして円形状を用いる場合を説明したが、その形状には限定されず、図１６（Ａ）に示すように楕円状、図１６（Ｂ）に示すように矩形状であってもよい。
【００６９】
（実施の形態２）
本実施の形態では、コンタクトホールに複数の記憶素子を形成する形態を説明する。
【００７０】
実施の形態１と同様に、第２の絶縁膜１０８に、図３に示すようコンタクトホール１１０ａ及び１１０ｂを形成する。コンタクトホール１１０ａ及び１１０ｂは、ドライエッチング法又はウェットエッチング法により形成することができる。
【００７１】
この状態の上面図を図４に示す。図３及び図４に示すように本実施の形態では、コンタクトホール１１０ａ及び１１０ｂのその径、深さ、テーパーの角度等は等しい形態を示すが、必ずしもこれに限定されない。すなわち本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させることを特徴としており、コンタクトホールの形状やその数には限定される物ではない。コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させることにより、工程数を削減し、低コスト化を図ることができるからである。
【００７２】
その後、実施の形態１と同様に絶縁物１１２、上部電極１１３、パッシベーション膜１１５を形成する。
【００７３】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【００７４】
（実施の形態３）
本実施の形態では、絶縁物１１２を形成する前に、被形成面に表面改質を施す形態を説明する。
【００７５】
図５（Ａ）に示すように、電極１０９まで実施の形態１と同様に形成する。そして、電極１０９及び第２の絶縁膜１０８の全表面に対して、表面改質を施す。このように全体に表面改質を施すためには、酸素雰囲気中でのプラズマ処理（酸素プラズマ処理）を行えばよい。その結果、１２５で示すような表面は、その状態が改質される（これを表面改質と記す）。
【００７６】
絶縁物１１２の膜厚は、下部電極と上部電極との短絡を簡便なものとするため、薄い方が好ましい。例えば、絶縁物１１２に無機材料を用い、絶縁破壊を生じさせるためには、絶縁物１１２の膜厚を５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍとすると好ましい。そのため、コンタクトホール１１０内等に絶縁物１１２を形成するとき、特にコンタクトホール１１０の端面における段切れが懸念される。そこで本実施の形態のように、絶縁物１１２の被形成面に酸素プラズマ処理を施すことによって、密着性を向上させることができ、段切れを防止すると好ましい。すなわち、絶縁物１１２の被形成面に対して表面改質を行うと、絶縁物１１２の作製が簡便となり好ましい。
【００７７】
このような表面改質を施す手段は、酸素プラズマ処理の他に、絶縁物１１２及び電極１０９のそれぞれと密着性の高い膜を形成してもよい。絶縁物１１２の密着性を向上させる手段であれば、当該絶縁物１１２の段切れを防止する効果を奏することができるからである。
【００７８】
また当該段切れを防止するために、絶縁物１１２は蒸着法により形成すると好ましい。絶縁物１１２を蒸着法により形成すると、スピンコーティング法に比べて、コンタクトホール１１０の側面に対する成膜精度が高いからである。
【００７９】
その後図５（Ｂ）に示すように、実施の形態１と同様に上部電極１１３、パッシベーション膜１１５を形成する。
【００８０】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【００８１】
（実施の形態４）
本実施の形態では、上記実施の形態と異なり、絶縁物１１２を形成する前に、選択的に表面改質を行う形態を説明する。
【００８２】
図６（Ａ）に示すように、少なくとも電極１０９上のみに表面改質を行う。例えば、電極１０９となる導電膜を形成し、スパッタリング法により当該導電膜の表面に傷を付け表面改質を施す。例えば、成膜室に導電膜が形成された状態の素子基板を配置し、導電膜表面に傷を付けるような条件で処理を行う。例えば、圧力０．６Ｐａ（０．６／１３３Ｔｏｒｒ）から１．０Ｐａ（１／１３３Ｔｏｒｒ）、パワー２００Ｗから４００Ｗ、処理時間３分から１５分として処理を行う。その後、導電膜を所定の形状となるようにパターニングすることにより、表面１２６のみ表面改質が施された電極１０９を形成することができる。このように、表面改質された電極１０９によって、絶縁物１１２の密着性を確保することができる。
【００８３】
本実施の形態において、コンタクトホール１１０内に段切れすることなく絶縁物１１２を作製することができればよいため、絶縁物１１２被形成面に選択的に表面改質を行うだけで構わない。また当該段切れを防止するために、絶縁物１１２は蒸着法により形成すると好ましい。絶縁物１１２を蒸着法により形成すると、スピンコーティング法に比べて、コンタクトホール１１０の側面に対する成膜精度が高いからである。
【００８４】
またスパッタリング法を用いて絶縁物１１２被形成面に傷を付ける以外に、導電膜作製時に表面が荒れる条件で成膜したり、導電膜被形成面に凹凸を付け、当該凹凸に沿うように導電膜を形成したり、ドライエッチング法、フロスト加工法、又はサンドブラスト法等を用いて物理的に傷を付けてもよい。導電膜の作製にスパッタリング法を用いる場合、同じ成膜室にて傷を付けるためのスパッタリング処理を行うと工程の簡便化を図ることができる。
【００８５】
その後図６（Ｂ）に示すように、実施の形態１と同様に上部電極１１３、パッシベーション膜１１５を形成する。
【００８６】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【００８７】
（実施の形態５）
本実施の形態では、絶縁物１１２を液滴吐出法により形成する形態を説明する。
【００８８】
図７（Ａ）に示すように、実施の形態１と同様にコンタクトホール１１０内に電極１０９を形成する。そして、所定のノズル１５０から、絶縁物１１２の材料を有する液滴（ドット）１５１をコンタクトホール１１０内に滴下する。このような液滴吐出法は、インクジェット法とも呼ばれる。液滴１５１は、絶縁物１１２の材料のみであっても、当該材料が溶媒中に分散されていてもよい。
【００８９】
なお絶縁物１１２形成前に、実施の形態３又は４で示したように、絶縁物１１２の被形成面に、表面改質を施してもよい。
【００９０】
その後、図７（Ｂ）に示すように、コンタクトホール１１０内に絶縁物１１２が形成される。このときコンタクトホール１１０内で、電極１０９と、後に形成する上部電極とが短絡しないように絶縁物１１２を形成する。そのため、コンタクトホール１１０内を絶縁物１１２で満たす必要はない。また、表面張力を利用することにより、電極１０９の端部に薄く絶縁物１１２を形成することができる。その結果、電極１０９の端部において、上部電極との短絡を容易に行うことができる。
【００９１】
またさらに電極１０９の端部の周囲には、液滴１５１に対する濡れ性を低下させておいてもよい。その結果、選択的に電極１０９上に液滴１５１を滴下することができる。このような濡れ性を低下させる方法は、シランカップリング剤を選択的に塗布するとよい。シランカップリング剤としては、フルオロアルキル基を有するフッ素系シランカップリング剤（フルオロアルキルシラン（ＦＡＳ））を用い、代表的なＦＡＳとしては、ヘプタデフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシランがある。
【００９２】
液滴吐出法により形成された絶縁物１１２は、焼成すると好ましい場合がある。特に、液滴１５１が溶媒を含んでいる場合、加熱処理により溶媒を除去し、焼成するとよい。
【００９３】
次に図７（Ｃ）に示すように、上部電極１１３を形成する。ノズル１５２を用いて、上部電極１１３材料を有する液滴（ドット）１５３を滴下していき、上部電極１１３を形成する。液滴吐出法により上部電極１１３を形成する場合、その材料には金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、鉛（Ｐｂ）、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、若しくはアルミニウム（Ａｌ）、これらからなる合金、これらの分散性ナノ粒子、又はハロゲン化銀の微粒子を用いると好ましい。
【００９４】
本実施の形態では液滴吐出法により、上部電極１１３を形成するが、これに限定されず、スパッタリング法や蒸着法を用いても構わない。また、電極１０９を液滴吐出法により形成しても構わない。
【００９５】
また液滴吐出法により形成された上部電極１１３は、焼成すると好ましい場合がある。特に、液滴１５３が溶媒を含んでいる場合、加熱処理により溶媒を除去し、焼成するとよい。
【００９６】
このように液滴吐出法を用いると、フォトリソグラフィー工程と比較して材料の利用効率が向上し、コストの削減、製造時間の短縮、廃液処理量の削減が可能となる。その結果、記憶素子の製造コストを低くすることができる。
【００９７】
その後、パッシベーション膜１１５を形成する。
【００９８】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【００９９】
（実施の形態６）
本実施の形態では、上記実施の形態と異なるコンタクトホール構造の形態を説明する。
【０１００】
図８に示すように、実施の形態１と同様に、コンタクトホールを形成し、電極１０９を形成する。このとき同時にワード線も形成されることは上述したとおりであるが、その他の配線２０９を形成することができる。記憶素子の付加価値を高めるために、多くの配線２０９が必要となる。その場合、第３の絶縁膜１３０を形成することにより、配線、コンタクトホール配置、記憶素子配置等のレイアウト面積の自由度を増すことができる。もちろん、配線２０９を形成しない場合であっても第３の絶縁膜１３０を設けてもよい。
【０１０１】
第３の絶縁膜１３０は、実施の形態１で示した第２の絶縁膜１０８と同様な材料、又は同様な方法を用いて作製することができる。
【０１０２】
そして、第２の絶縁膜１０８に形成されたコンタクトホールの位置にあわせて、第３の絶縁膜１３０にコンタクトホール２１０を形成する。その後、実施の形態１と同様に、コンタクトホール２１０内に、絶縁物１１２、上部電極１１３、パッシベーション膜１１５を形成し、記憶素子を完成させる。このとき、コンタクトホール２１０の周囲における、第３の絶縁膜１３０の端部に丸みをつけるとよい。コンタクトホール２１０は、コンタクトホール１１０と比べて、深さが大きくなることが考えられるため、絶縁物１１２や上部電極１１３の段切れを防止する効果が期待できるからである。
【０１０３】
本実施の形態は、上記実施の形態と自由に組み合わせることができる。例えば、絶縁物１１２を形成する前に表面改質を行ったり、液滴吐出法により絶縁物１１２や上部電極１１３等を形成してもよい。
【０１０４】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【０１０５】
（実施の形態７）
本実施の形態では、薄膜トランジスタに非晶質半導体膜を用いた形態を説明する。
【０１０６】
図９に示すように、非晶質半導体膜を用いた薄膜トランジスタは、ゲート電極が下方に設けられたボトムゲート型を適用することができる。基板１００上に、ゲート電極２０５となる導電膜を形成し、所定の形状にパターニングする。その後ゲート電極２０５を覆って、ゲート絶縁膜２０４となる絶縁膜を形成する。次いで順に、非晶質半導体膜２０６、ｎ型半導体膜２０８を形成し、これらを所定の形状にパターニングする。そしてソース電極又はドレイン電極２１１となる導電膜を形成し、所定の形状にパターニングする。ソース電極及びドレイン電極２１１を用いて、ｎ型半導体膜２０８をエッチングするが、このとき同時に非晶質半導体膜２０６の一部もエッチングされる。このような非晶質半導体膜の一部がエッチングされた薄膜トランジスタの構造を、チャネルエッチ型と呼ぶことができる。このようにして非晶質半導体膜を有する薄膜トランジスタ２０７を形成することができる。
【０１０７】
その後好ましくは、保護膜として機能する第１の絶縁膜２１２を形成する。チャネルエッチ型構造では、非晶質半導体膜２０６の一部が露出しているため、第１の絶縁膜２１２を設け、不純物元素や水分等の侵入を防止するとよい。このような機能を奏する第１の絶縁膜２１２は、窒素を有する絶縁膜、代表的には窒化珪素を用いて形成するとよい。
【０１０８】
次いで実施の形態１と同様に第２の絶縁膜１０８を形成し、コンタクトホール１１０を形成する。そして、コンタクトホール１１０内に電極１０９を形成する。本実施の形態では、電極１０９は下部電極として機能する。
【０１０９】
その後実施の形態１と同様に、絶縁物１１２、上部電極１１３、パッシベーション膜１１５を形成する。
【０１１０】
本実施の形態は、上記実施の形態と自由に組み合わせることができる。例えば、絶縁物１１２を形成する前に表面改質を行ったり、液滴吐出法により絶縁物１１２や上部電極１１３等を形成してもよい。
【０１１１】
本発明は、コンタクトホール内に記憶素子を形成し、電極１０９を記憶素子の下部電極として機能させるため、さらに結晶化工程が不要となり、工程数を削減し、低コスト化を図ることができる。
【０１１２】
（実施の形態８）
本実施の形態では、上記実施の形態により作製された記憶素子を有する装置（記憶装置）の構成を説明する。
【０１１３】
図１０に示すように、記憶装置５０８はメモリセルアレイ５０６及び制御回路を有する。制御回路は、カラムデコーダ５０１、ローデコーダ５０２、読み出し回路５０４、書き込み回路５０５、セレクタ５０３を有する。
【０１１４】
メモリセルアレイ５０６はビット線Ｂｍ（ｍ＝１〜ｘ）、ワード線Ｗｎ（ｎ＝１〜ｙ）、ビット線とワード線とそれぞれの交点に記憶素子５０７を有する。当該記憶素子は、上記実施の形態によって作製されたことを特徴とする。またビット線はセレクタ５０３により制御され、ワード線はローデコーダ５０２により制御される。
【０１１５】
カラムデコーダ５０１はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のセレクタ５０３に信号を与える。セレクタ５０３はカラムデコーダ５０１の信号を受けて指定列のビット線を選択する。ローデコーダ５０２はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のワード線を選択する。上記動作によりアドレス信号に対応する一つの記憶素子５０７が選択される。読み出し回路５０４は選択された記憶素子が有するデータを読み出し、好ましくは増幅して出力する。書き込み回路５０５は書き込みに必要な電圧を生成し、選択された記憶素子に電圧を印加することで、短絡状態とし、データの書き込みを行う。
【０１１６】
図１１に書き込み回路５０５の構成を示す。書き込み回路５０５は電圧発生回路７０１、タイミング制御回路７０２、スイッチＳＷ０、ＳＷ１、出力端子Ｐｗを有する。電圧発生回路７０１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１を生成し、出力Ｐａから出力する。タイミング制御回路７０２は、書き込み制御信号（ＷＥと記載する）、データ信号（ＤＡＴＡと記載する）、クロック信号（ＣＬＫと記載する）等からスイッチＳＷ０、ＳＷ１をそれぞれ制御する信号Ｓ０、Ｓ１を生成し、それぞれ出力Ｐ０、Ｐ１から出力する。スイッチＳＷ０は接地との接続、ＳＷ１は電圧発生回路７０１の出力Ｐａとの接続、スイッチがいずれかの接続状態となるかによって、書き込み回路の出力Ｐｗからの出力電圧Ｖｗを切り替えることができる。
【０１１７】
次に記憶素子の導電性を変化させない初期状態を「０」とし、記憶素子の導電性を変化させる短絡状態の場合を「１」としたときの書き込み動作について説明する。まずＷＥがＨｉ（書き込み許可となる高い電圧）になると、列を指定するアドレス信号を受けたカラムデコーダ５０１は指定列のセレクタ５０３に信号を与え、セレクタ５０３は指定列のビット線を書き込み回路の出力Ｐｗに接続する。指定されていないビット線は非接続（フローティングと記載する）状態となっており、書き込み回路の出力電圧ＶｗはＶ１となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子５０７が選択される。このとき上部電極には、０Ｖが印加される。
【０１１８】
同時にＤＡＴＡ＝Ｈｉを受けることにより、電圧発生回路７０１は電圧Ｖ１を生成し、出力Ｐａから出力することができる。タイミング制御回路７０２はＷＥ、ＤＡＴＡ、ＣＬＫ、電源電圧（ＶＤＤ）等から、スイッチＳＷ０、ＳＷ１を制御する信号Ｓ０、Ｓ１を生成し、出力Ｐ０、Ｐ１から出力することができる。当該信号によりスイッチＳＷ０、ＳＷ１が切り替わり、書き込み回路５０５は出力Ｐｗから出力電圧Ｖｗとして電圧Ｖ１を出力することができる。
【０１１９】
選択された記憶素子は、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に電圧Ｖ１が印加され、上部電極に０Ｖが印加されることとなる。すると薄膜トランジスタ１０７や２０７の不純物領域が導通して、ビット線の電圧Ｖ１が記憶素子の下部電極に印加される。その結果、記憶素子の導電性が変化し、短絡状態となり「１」が書き込まれる。
【０１２０】
またＷＥがＬｏ（書き込み不許可となる低い電圧）になると、全てのワード線は０Ｖとなり、全てのビット線と上部電極は  フローティング状態となる。このときタイミング制御回路は信号Ｓ０、Ｓ１としてそれぞれＬｏを生成し、出力Ｐ０、Ｐ１から出力し、出力Ｐｗはフローティング状態となる。上記動作により、書き込みは行われなくなる。
【０１２１】
次に、「０」の書き込みを説明する。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない、つまり初期状態を維持することで実現される。まず「１」の書き込みと同様にＷＥがＨｉになると、列を指定するアドレス信号を受けたカラムデコーダ５０１は指定列のセレクタに信号を与え、セレクタ５０３は指定列のビット線を書き込み回路の出力Ｐｗに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子５０７が選択される。このとき上部電極には、０Ｖが印加される。
【０１２２】
同時にＤＡＴＡ＝Ｌｏを受け、タイミング制御回路７０２はそれぞれ制御信号Ｓ０＝Ｈｉ、Ｓ１＝Ｌｏを生成し、当該制御信号を出力Ｐ０、Ｐ１からそれぞれ出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１はオフとなり、出力Ｐｗから出力電圧Ｖｗとして０Ｖを出力する。
【０１２３】
選択されたメモリセルは、上記動作によりワード線にＶ２が印加され、ビット線と共通電極に０Ｖが印加される。すると記憶素子には電圧が印加されず、導電性は変化しないので、初期状態である「０」を維持する。
【０１２４】
ＷＥがＬｏになると、全てのワード線は０Ｖ、全てのビット線と上部電極は  フローティング状態となる。このときタイミング制御回路は信号Ｓ０、Ｓ１としてそれぞれＬｏを生成して、それぞれ出力Ｐ０、Ｐ１から出力し、出力Ｐｗはフローティング状態となる。
【０１２５】
このようにして「１」又は「０」の書き込みを行うことができる。
【０１２６】
次に、読み出し動作について説明する。図１２には、読み出しを説明するために必要な部分を抽出した記憶装置を示し、その他の構成は図１０と同様である。記憶装置が有する読み出し回路５０４は、電圧発生回路３０７、センスアンプ３０８、抵抗素子３０９、データ出力回路３１０、入出力端子Ｐｒを有し、抵抗素子３０９と入出力端子Ｐｒとの間からセンスアンプ３０８に入力する点をαとする。
【０１２７】
電圧発生回路３０７は読み出し動作に必要な電圧Ｖｒｅａｄ及びＶｒｅｆを生成し、それぞれＰ１、Ｐ２から出力する。データの読み出しは低い電圧を使用するため、電圧Ｖｒｅａｄは電源電圧（ＶＤＤ）を使用することができる。電圧Ｖｒｅｆは電圧Ｖｒｅａｄよりも低い電圧であり、電源電圧と接地電圧との抵抗分割により生成する。したがって読み出し回路５０４が有する電圧発生回路３０７は、書き込み回路５０５が有する電圧発生回路とは異なる構成を有している。センスアンプ３０８は点αの電圧と、電圧Ｖｒｅｆとの大小を比較してその結果を出力する。データ出力回路３１０は読み出し制御信号（ＲＥと記載する）により制御され、センスアンプ３０８の出力から記憶素子が有するデータを取得し、当該データを増幅して出力する。
【０１２８】
次に、ｍ列ｎ行目の記憶素子５１７が有するデータを読み出す動作を説明する。まず、列を指定するアドレス信号を受けたカラムデコーダ５０１はｍ列のセレクタ５０３に信号を与え、セレクタ５０３はｍ列のビット線Ｂｍを読み出し回路５０４の入出力端子Ｐｒに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２はｎ行のワード線Ｗｎに電圧Ｖｒｅａｄを印加し、指定されていないワード線に０Ｖを印加する。同時に電圧発生回路３０７の出力Ｐ１、Ｐ２からそれぞれ電圧Ｖｒｅａｄ、Ｖｒｅｆを出力し、上部電極１１３に０Ｖを印加する。上記動作によって抵抗素子３０９と、記憶素子５１７の直列抵抗に電圧Ｖｒｅａｄを印加した状態となり、点αの電圧はこれら二つの素子によって抵抗分割された値をとる。
【０１２９】
ここで点αのとりうる電圧を説明するために、図１５を再び参照する。点αのとりうる電圧は、横軸である電圧値に相当する。図１５の特性Ａは「１」の書き込みを行った記憶素子のＩ−Ｖ特性であり、特性Ｂは「０」の書き込みを行った記憶素子のＩ−Ｖ特性であり、特性Ｃは薄膜トランジスタのＩ−Ｖ特性である。「１」の書き込みを行った記憶素子の特性Ａは、上部電極と下部電極とが短絡しており、記憶素子の電気抵抗が小さいため、点αの電圧が小さくても電流値が急激に増大する。一方、「０」の書き込みを行った記憶素子の特性Ｂは、記憶素子がダイオード特性を示すため、点αの電圧がある値以上になるとようやく電流値が増大し始める。薄膜トランジスタの特性Ｃは、点αの電圧が上昇すると電流値が減少し、点αの電圧がＶｒｅａｄで電流値が０となる。
【０１３０】
図１５より点αのとりうる電圧は次のように説明できる。記憶素子に「１」が書き込まれているときは、「１」の書き込みを行った記憶素子のＩ−Ｖ特性Ａと薄膜トランジスタのＩ−Ｖ特性Ｃとの交点Ａの電圧ＶＡが点αの電圧となる。また記憶素子に「０」が書き込まれているときは、「０」の書き込みを行った記憶素子のＩ−Ｖ特性Ｂと薄膜トランジスタのＩ−Ｖ特性Ｃとの交点Ｂの電圧ＶＢが点αの電圧となる。
【０１３１】
またセンスアンプ３０８は点αの電圧とＶｒｅｆとの大きさを比較する機能を有している。ここで電圧Ｖｒｅｆは、電圧ＶＡよりも大きく電圧ＶＢよりも小さい電圧とし、望ましくは（ＶＡ＋ＶＢ）／２とする。このように電圧を設定することで、センスアンプ３０８により点αの電圧がＶｒｅｆよりも小さいと判断された場合、点αの電圧は電圧ＶＡであると判断され、記憶素子には「１」が書き込まれていることが分かる。逆に点αの電圧がＶｒｅｆよりも大きいと判断された場合、点αの電圧は電圧ＶＢであると判断され、記憶素子には「０」が書き込まれていることが分かる。
【０１３２】
点αの電圧がＶｒｅｆよりも小さい場合、センスアンプ３０８は「１」を示す信号を出力し、点αの電圧がＶｒｅｆよりも大きい場合、センスアンプ３０８は「０」を示す信号を出力する。
データ出力回路３１０は、外部から入力されるＲＥを基に、センスアンプ３０８の出力信号からデータを取り込み、当該データを増幅して出力する機能を有している。上記の動作により読み出しを行うことができる。
【０１３３】
なお本実施の形態では、記憶素子の抵抗値を電圧の大きさに置き換えて読みとっているが、本発明はこれに限定されない。例えば記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。
【０１３４】
メモリセルアレイ５０６と、カラムデコーダ５０１、ローデコーダ５０２、読み出し回路５０４、書き込み回路５０５、セレクタ５０３を有する制御回路は、同一基板上に形成されたトランジスタを用いて形成することができる。例えば、ガラス基板上に形成された薄膜トランジスタを用いて、メモリセルアレイと制御回路を形成することができる。また、制御回路はシリコンウェハからなる集積回路（以下、ＩＣチップと記す）を用いて形成することもでき、この場合メモリセルアレイが形成された基板上にＩＣチップを実装するとよい。特に、非晶質半導体膜を用いた薄膜トランジスタを用いてメモリセルアレイを形成するとき、制御回路はＩＣチップから形成するとよい。
【０１３５】
（実施の形態９）
本実施の形態では、記憶素子を有する回路の構成を説明する。
【０１３６】
図１３（Ａ）に示すように、記憶素子を有する回路の一セルは、トランジスタ４０１と記憶素子４０２とを有する。トランジスタ４０１はゲート電極がワード線Ｗｎに接続され、ソース電極及びドレイン電極の一方がビット線Ｂｍに接続され、他方が記憶素子４０２と接続している。トランジスタ４０１は、上記実施の形態で示した薄膜トランジスタ１０７、２０７を用いることができ、ソース電極及びドレイン電極の他方となる導電膜が、記憶素子４０２の下部電極として機能する。記憶素子４０２は、上述したように下部電極上に絶縁物、上部電極が順に積層された構造を有する。そして記憶素子４０２の上部電極４０３は、各セルの記憶素子の上部電極と共有することができ、記憶装置の書き込み時、読み出し時に一定の電圧が印加される。
【０１３７】
トランジスタ４０１により選択されうる記憶素子４０２は、初期状態と、短絡状態とを有することができ、その状態によって「０」及び「１」を表すことができる。
【０１３８】
このように記憶素子４０２は、電圧印加前後で異なるダイオード特性を示す絶縁物を有すればよい。そのため、図１３（Ｂ）に示すように記憶素子４１２がダイオード素子４１１に接続されたセルを用いて記憶回路を構成してもよい。ダイオード素子４１１は、トランジスタのソース電極及びドレイン電極の一方と、ゲート電極とが接続された構造を採用することができるため、ソース電極及びドレイン電極の他方となる導電膜は、記憶素子４０２の下部電極として機能することができる。
【０１３９】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、低コスト化を図ることができる。
【０１４０】
（実施の形態１０）
本実施の形態では、記憶装置と、制御回路、及びアンテナを有し、無線で情報の送受信を行う半導体装置、所謂ＲＦＩＤの形態について示す。
【０１４１】
図１４に本発明の半導体装置の構成を示す。半導体装置６０１はアンテナ及び共振容量を有する共振回路６０２、電源回路６０３、クロック発生回路６０４、復調回路６０５、制御回路６０６、記憶装置６０７、符号化回路６０８、変調回路６０９を有する。なお半導体装置は、上記構成に制限されず、中央処理演算装置（ＣＰＵ）・輻輳制御回路等を有することもある。また半導体装置６０１は、アンテナを有する構成に限定されず、アンテナを接続する配線のみを有してもよい。この場合、半導体装置に情報の送受信を行う時に、別途設けられたアンテナを配線に接続して使用する。すなわち接触型の半導体装置である。
【０１４２】
本発明の半導体装置６０１は、アンテナを有する共振回路６０２を有するため、リーダライタ６１０より発せられる電磁波から電力供給を受け、リーダライタ６１０と無線で情報の送受信を行うことができる。リーダライタ６１０は通信回線６１１を介してコンピュータ６１２と接続され、当該コンピュータ６１２の制御のもとに半導体装置６０１への電力供給や半導体装置６０１との情報の送受信を行う。
【０１４３】
共振回路６０２はリーダライタ６１０より発せられる電磁波を受信し、誘導電圧を発生させる。この誘導電圧は半導体装置６０１の電力になるほか、リーダライタ６１０から送信される情報を含んでいる。電源回路６０３は共振回路６０２に発生した誘導電圧をダイオードで整流し、容量を用いて安定化し、各回路へ供給する。クロック発生回路６０４は共振回路６０２に発生した誘導電圧を基に、必要な周波数のクロック信号を生成する。復調回路６０５は共振回路６０２に発生した誘導電圧からデータを復調する。制御回路６０６は記憶装置６０７を制御する。そのため、制御回路６０６はメモリ制御信号の生成のほか、リーダライタ６１０からのデータを読み込む情報判定回路等を含む。記憶装置６０７は、書き込み回路や読み出し回路等を有する。また記憶装置６０７は半導体装置６０１固有のデータを保持する。ここで記憶装置６０７は、上記実施の形態で示したように作製する。符号化回路６０８は記憶装置６０７が有するデータを符号化信号に変換する。変調回路６０９は符号化信号を基に搬送波を変調する。
【０１４４】
本実施の形態は半導体装置６０１がリーダライタ６１０から電力供給を受ける例を示したが、本発明はこの形態に限定されない。例えば、半導体装置６０１は内部に電池等を有し、当該電池により電力供給を受け、リーダライタと無線で情報の送受信を行うことも可能である。
【０１４５】
記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧・短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化・半導体装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、半導体装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、半導体装置の信頼性を向上させることができる。さらに本発明は、記憶素子の材料に有機化合物を用いるので、大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な半導体装置を提供することができる。
【０１４６】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【０１４７】
本発明は、コンタクトホール内に記憶素子を形成し、ソース電極又はドレイン電極を記憶素子の下部電極として機能させるため、工程数を削減し、半導体装置の低コスト化を図ることができる。
【図面の簡単な説明】
【０１４８】
【図１】記憶素子の作製工程を示した図である
【図２】記憶素子の作製工程を示した上面図である
【図３】記憶素子の作製工程を示した図である
【図４】記憶素子の作製工程を示した上面図である
【図５】記憶素子の作製工程を示した図である
【図６】記憶素子の作製工程を示した図である
【図７】記憶素子の作製工程を示した図である
【図８】記憶素子の作製工程を示した図である
【図９】記憶素子の作製工程を示した図である
【図１０】記憶装置の構成を示した図である
【図１１】書き込み回路の構成を示した図である
【図１２】読み出し回路の構成を示した図である
【図１３】記憶素子の回路構成を示した図である
【図１４】半導体装置の構成を示した図である
【図１５】記憶素子のＩ−Ｖ特性を示した図である
【図１６】記憶素子の作製工程を示した上面図である
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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