(57)【要約】【課題】  コンタクトプラグと上層配線の確実な接続の得られる半導体装置とその製造方法を提供する。【解決手段】  半導体基板１上に形成された絶縁膜２と、前記絶縁膜２の所定位置に形成されたコンタクトホール８と、前記コンタクトホール８の内壁及び底面に順次形成された第１の金属層４、第２の金属層３と、前記第２金属層３の内壁、底面及び前記絶縁膜上の所定領域に形成された第３の金属層５を具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜と、
前記絶縁膜の所定位置に形成されたコンタクトホールと、
前記コンタクトホールの内壁及び底面に順次形成された第１および第２の金属層と、
前記第２金属層の内壁、底面及び前記絶縁膜上の所定領域に形成された第３の金属層を備えることを特徴とする半導体装置。
【請求項２】
前記第３の金属層の内壁及び／又は前記第３の金属層上に第４の金属層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜にコンタクトホールを形成する工程と、
前記絶縁膜上、前記コンタクトホールの内壁及び底面に、第１および第２の金属層を順次形成する工程と、
前記第２の金属層上にダミー層を形成し、少なくとも前記コンタクトホールの開口部を埋め込む工程と、
前記絶縁膜上の前記第１の金属層、前記第２の金属層、及び前記ダミー層を除去する工程と、
前記コンタクトホール内の前記ダミー層を除去する工程と、
前記ダミー層の除去された前記コンタクトホール内を含む所定領域に、第３の金属層を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記ダミー層は、レジスト膜及び／又は絶縁膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３の金属層上に第４の金属層を形成する工程を備えることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば下層配線と上層配線を接続するコンタクトプラグを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特に半導体装置の高集積化に伴い、コンタクトプラグによる多層配線間の確実な接続が要求されている。
【０００３】
このようなコンタクトプラグ及び配線は、例えば以下のように形成される。先ず、図１５に示すように、半導体基板１０１上の絶縁膜１０２に、コンタクトホールを形成する。そして、全面にＴｉＮ／Ｔｉ層からなるバリアメタル層１０４を形成した後、Ｗ層１０３を形成し、コンタクトホールを埋め込む。
【０００４】
次いで、図１６に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、絶縁膜上のＷ層、Ｔｉ／ＴｉＮ層を除去し、全面にＴｉＳｉＮ層からなる下層バリアメタル層１０５、Ａｌ層からなる配線層１０６、ＴｉＮ／Ｔｉ層からなる上層バリアメタル層１０７を形成した後、レジストを塗布し、通常のリソグラフィ法によりパターニングを行い、上層配線層１０５／１０６／１０７が形成される。
【０００５】
このとき、上層配線層形成時のリソグラフィ工程において合わせズレを生じた場合、コンタクトプラグと上層配線との接触面積が小さくなり、抵抗が増大してしまうという問題がある。そのため、種々の手法が提案されている（例えば特許文献１参照）。
【０００６】
しかしながら、コンタクトプラグと上層配線との接触面積をある程度確保できるものの、上層配線の形成の際、ドライエッチング後の薬液処理により、上層配線から露出した部分がエッチングされ、接触抵抗の増大のみならず、抵抗のばらつき、オープン不良等が発生してしまうという問題があった。
【０００７】
さらに、上層配線を形成する際にＣＭＰ法等により絶縁膜上の金属層が除去されるが、コンタクトプラグ上が凹形状となり、そこにＣＭＰ時に用いた研磨剤が微量残留してしまう。そして、その研磨剤が残留したコンタクトプラグ上に上層配線が形成されるため、高抵抗や、抵抗のばらつき、オープン不良が生じてしまうという問題があった。
【特許文献１】特開２００１−３４５３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、コンタクトプラグと上層配線の確実な接続の得られる半導体装置とその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体基板上に形成された絶縁膜と、前記絶縁膜の所定位置に形成されたコンタクトホールと、前記コンタクトホールの内壁及び底面に順次形成された第１の金属層、第２の金属層と、前記第２金属層の内壁、底面及び前記絶縁膜上の所定領域に形成された第３の金属層を備えることを特徴とする半導体装置が提供される。
【００１０】
また、本発明の一態様によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記絶縁膜上、前記コンタクトホールの内壁及び底面に、第１の金属層、第２の金属層を順次形成する工程と、前記第2の金属層上にダミー層を形成し、少なくとも前記コンタクトホールの開口部を埋め込む工程と、前記絶縁膜上の前記第１の金属層、前記第２の金属層、及び前記ダミー層を除去する工程と、前記コンタクトホール内の前記ダミー層を除去する工程と、前記ダミー層の除去された前記コンタクトホール内を含む所定領域に、第３の金属層を形成する工程を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、コンタクトプラグと上層配線の確実な接続を得ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施形態について、図を参照して説明する。
【００１３】
（実施形態１）
図１に本実施形態の半導体装置の断面図を示す。図に示すように、半導体基板１上に絶縁膜２が形成されており、所定位置に下層と上層の配線層とのコンタクトを取るコンタクトプラグ（例えばＷ層）３が形成されている。コンタクトプラグ（Ｗ層）３と絶縁膜２との間には、例えばＴｉ／ＴｉＮ膜からなるバリアメタル層４が形成されており、Ｗ層３の中心部には例えばＴｉＳｉＮ膜からなる下層バリアメタル層５が形成されている。下層バリアメタル層５は絶縁膜2上に連続して形成されており、その上層に例えばＡｌ−Ｃｕ層からなる配線層６、例えばＴｉ／ＴｉＮ膜からなる上層バリアメタル層７が形成され、上層配線を形成している。すなわち、コンタクトホール内をＷ層ですべて埋め込まず、コンタクトホール側面／底面にＷ層を形成し、さらにコンタクトホール内を下層バリアメタル層で埋め込み、コンタクトプラグ上面ではなく、内部で上層配線とのコンタクトをとる構造となっている。
【００１４】
このような半導体装置は例えば以下のように形成される。まず、図２に示すように、半導体基板１上に７００ｎｍ厚程度の絶縁膜２を形成し、通常のリソグラフィ法により２２０ｎｍ径程度のコンタクトホールを形成する。次いで、コンタクトホール内を含む全面にＴｉ／ＴｉＮ膜４、Ｗ層３を合わせて５０ｎｍ厚程度となるように順次形成する。このとき、コンタクトホール内は充填されておらず、１２０ｎｍ径程度のホール８が形成された状態となっている。
【００１５】
次いで、図３に示すように、全面にレジスト膜９を形成し、ホール８を埋め込む。そして、ＣＭＰ法等により平坦化し、絶縁膜2上のＴｉ／ＴｉＮ膜４、Ｗ層３、ダミー層となるレジスト膜９を、コンタクトホール内部にのみ残して除去する。そして、図４に示すように、レジスト膜９を薬液処理により除去する。
【００１６】
次いで、図５に示すように、全面にＴｉＳｉＮ膜５を６０ｎｍ程度形成し、コンタクトホール８内を埋め込むとともに、絶縁膜2上に下層バリアメタル層を形成する。次いで、Ａｌ−Ｃｕ層６、Ｔｉ／ＴｉＮ膜７を順次形成した後、通常のリソグラフィ法、ドライエッチング等により所望の配線パターンを形成することにより、図１のような構造が得られる。
【００１７】
尚、表面のレジスト膜を除去する際、全面或いは所定パターンの露光を行い、露光された領域或いは未露光領域を化学的に除去しても良い。例えば、表面領域のみ露光されて、コンタクトホール内が露光されない条件で露光を行い、表面領域のレジスト膜を化学的に除去しても良い。
【００１８】
このようにして形成された半導体装置と従来の半導体装置において、コンタクトに対する上層配線の合わせズレ量を変化させたときのコンタクト抵抗値を、夫々四端子法により測定した結果を図６に示す。尚、この場合の合わせズレ量とは、コンタクトホール中心と配線中心との距離を示す。図に示すように、従来のものは合わせズレ量が大きくなると抵抗値も増大しているが、本実施形態のものは、図７に示すように、コンタクトプラグ内部で上層配線とのコンタクトが取れているため、抵抗値の増大を抑えることが可能となることが分かる。
【００１９】
また、ＣＭＰ時に用いた研磨剤がコンタクトプラグ上面に微量残留しても、コンタクトプラグ内部で上層配線とのコンタクトが取れているため、オープン不良等の不具合の発生も抑えることができ、信頼性の向上を図ることが可能となる。
【００２０】
（実施形態２）
図８に本実施形態の半導体装置の断面図を示す。図に示すように、半導体基板１１上に絶縁膜１２が形成されており、所定位置に下層と上層の配線層とのコンタクトを取るコンタクトプラグ（Ｗ層）１３が形成されている。Ｗ層１３と絶縁膜１２との間には、例えばＴｉ／ＴｉＮ膜からなるバリアメタル層１４が形成されており、Ｗ層１３の側面および底面にはＴｉＳｉＮ膜１５が形成され、さらに、ＴｉＳｉＮ膜１５上およびコンタクトホール内にＡｌ−Ｃｕ層１６が形成されている。そして、その上層にＴｉ／ＴｉＮ膜からなる上層バリアメタル層１７が形成されている。
【００２１】
このような半導体装置は、実施形態１と同様に形成されるが、レジスト除去後にコンタクトホール内に形成されるＴｉＳｉＮ膜１５を例えば１０ｎｍ程度としてコンタクトホール内を充填せず、さらにＴｉＳｉＮ膜１５上にＡｌ−Ｃｕ層１６を例えば５０ｎｍ以上形成することにより、コンタクトホールを埋め込んでいる点が異なっている。
【００２２】
このような構造を形成することにより、実施形態１と同様に、抵抗値の増大や、オープン不良等の不具合の発生を抑えることができ、信頼性の向上を図ることが可能となる。
【００２３】
（実施形態３）
図９に本実施形態の半導体装置の断面図を示す。図に示すように、半導体基板２１上に酸化膜２２ａ、ＳｉＮ膜２２ｂからなる絶縁膜２２が形成されている。そして、絶縁膜の所定位置に、下層と上層の配線層とのコンタクトを取るコンタクトプラグ（Ｗ層）２３が形成されている。Ｗ層２３と絶縁膜２２との間には、例えばＴｉ／ＴｉＮ膜からなるバリアメタル層２４が形成されており、Ｗ層２３の中心部には、例えばＴｉＳｉＮ膜からなる下層バリアメタル層２５が形成されている。下層バリアメタル層２５は絶縁膜２２上に連続して形成されており、その上層に例えばＡｌ−Ｃｕ層からなる配線層２６、Ｔｉ／ＴｉＮ膜からなる上層バリアメタル層２７が形成されている。
【００２４】
このような半導体装置は例えば以下のように形成される。まず、図１０に示すように、半導体基板１上に例えば６００ｎｍ厚程度の酸化膜２２ａ、例えば１００ｎｍ厚程度のＳｉＮ膜２２ｂからなる絶縁膜２２を形成し、通常のリソグラフィ法により例えば２２０ｎｍ径程度のコンタクトホールを形成する。次いで、コンタクトホール内を含む全面にＴｉ／ＴｉＮ膜２４、Ｗ層２３を合わせて例えば５０ｎｍ厚程度形成する。このとき、コンタクトホール内は充填されておらず、例えば１２０ｎｍ径程度のホール２８が形成された状態となっている。
【００２５】
次いで、図１１に示すように、全面に酸化膜２９を形成し、ホール２８を埋め込む。そして、ＣＭＰ法等によりにより平坦化し、ＳｉＮ膜２２ｂ上のＴｉ／ＴｉＮ膜２４、Ｗ膜３、ダミー層となる酸化膜２９を、コンタクトホール内部にのみ残して除去する。そして、図１２に示すように、酸化膜２９を選択的に除去する。
【００２６】
次いで、図１３に示すように、実施形態１、２と同様に全面にＴｉＳｉＮ膜２５を６０ｎｍ程度形成し、コンタクトホール内を埋め込むとともに、ＳｉＮ膜２２ｂ上に下層バリアメタル層を形成する。次いで、Ａｌ−Ｃｕ層２６、Ｔｉ／ＴｉＮ膜２７を順次形成した後、通常のリソグラフィ法、ドライエッチング等により所望の配線パターンを形成することにより、図９のような構造が得られる。このとき、図１４に示すように、実施形態２と同様にコンタクトホール内にＡｌ−Ｃｕ層２６’を埋め込んでも良い。
【００２７】
このような構造を形成することにより、実施形態１と同様に、抵抗値の増大や、オープン不良等の不具合の発生を抑えることができ、信頼性の向上を図ることが可能となる。
【００２８】
これら実施形態において、ダミー層をレジスト膜、或いは、絶縁膜の上層を窒化膜、ダミー層を酸化膜としたが、ホール中のダミー層を除去する際に、絶縁膜表面とのエッチング選択比が取れるものであれば、特に限定されるものではない。また、ダミー層をホール中に埋め込んでいるが、必ずしも完全に埋め込む必要はなく、少なくとも開口部が充填されていれば、内部に空洞があっても良い。
【００２９】
また、これら実施形態において、コンタクトプラグとしてＷを用いているが、Ｗ、Ｃｕ、Ａｌの少なくともいずれかの金属を用いることができる。また、配線層においてＡｌ−Ｃｕを用いているが、Ｔｉ、Ａｌ、Ｗ、Ｃｏの少なくともいずれかを含む金属を用いることができる。さらに、バリアメタルとしてＴｉＮ／Ｔｉ、ＴｉＳｉＮを用いているが、Ｔｉ、Ｔａ等を含むバリア性を備えた金属層を用いることができ、これら層構成は特に限定されるものではない。
【００３０】
また、コンタクトプラグにより上層配線と接続される下層は、配線であっても半導体基板中に形成された素子領域であっても良い。
【００３１】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様の半導体装置の断面を示す図。
【図２】本発明の一態様の半導体装置の製造工程を示す図。
【図３】本発明の一態様の半導体装置の製造工程を示す図。
【図４】本発明の一態様の半導体装置の製造工程を示す図。
【図５】本発明の一態様の半導体装置の製造工程を示す図。
【図６】本発明の一態様の半導体装置の製造工程を示す図。
【図７】本発明の一態様の半導体装置の断面を示す図。
【図８】本発明の一態様の半導体装置の断面を示す図。
【図９】本発明の一態様の半導体装置の断面を示す図。
【図１０】本発明の一態様の半導体装置の製造工程を示す図。
【図１１】本発明の一態様の半導体装置の製造工程を示す図。
【図１２】本発明の一態様の半導体装置の製造工程を示す図。
【図１３】本発明の一態様の半導体装置の製造工程を示す図。
【図１４】本発明の一態様の半導体装置の断面を示す図。
【図１５】従来の半導体装置を示す図。
【図１６】従来の半導体装置を示す図。
【符号の説明】
【００３３】
１、１１、２１、１０１  半導体基板
２、１２、２２、１０２  絶縁膜
３、１３、２３、１０３  コンタクトプラグ
４、１４、２４、１０４  ＴｉＮ／Ｔｉ膜
５、１５、２５、１０５  ＴｉＳｉＮ膜
６、１６、２６、１０６  配線層
７、１７、２７、１０７  ＴｉＮ／Ｔｉ膜
８、２８  コンタクトホール
８’、２８’  ホール
９  レジスト
２９  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2006245504.tif 000014
【図１３】
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【図１４】
2006245504.tif 000016
【図１５】
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【図１６】
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