(57)【要約】【課題】６トランジスタで構成されるＳＲＡＭセルは微細化、低電圧化されることで、安定動作しなくなる。安定動作のため最適なメモリセル、サブワードドライバ等と、これらを備えた半導体記憶装置を提供する。【解決手段】ＳＲＡＭセルは、記憶ノードＶ１を出力とする第１のインバータ回路と、記憶ノードＶ２を出力とする第２のインバータ回路と、読み出しビット線と記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、書き込みビット線と記憶ノードＶ２との間に接続されたアクセストランジスタＮ４とで構成する。第１及び第２のインバータ回路はループ接続され、第２のインバータ回路の閾値電圧が第１のインバータ回路の閾値電圧より高く設定する。さらに、読み出しビット線のプリチャージ電圧を電源電圧より低く、第２のインバータ回路の閾値電圧より高いＶＤＤ２とする。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体記憶装置において、第１の記憶ノードを出力とする第１のインバータ回路と、第２の記憶ノードを出力とする第２のインバータ回路と、読み出しビット線と前記第１の記憶ノードとの間に接続された第１のアクセストランジスタと、書き込みビット線と前記第２の記憶ノードとの間に接続された第２のアクセストランジスタと、を有し、前記第１及び第２のインバータ回路はお互いにループ接続され、前記第１及び第２のインバータ回路の負荷トランジスタ同士と、前記第１及び第２のアクセストランジスタ同士とはそれぞれ略同一の駆動能力を有し、前記第２のインバータ回路のドライブトランジスタの駆動能力を前記第１のインバータ回路のドライブトランジスタの駆動能力より小さくし、前記第２のインバータ回路の閾値電圧が前記第１のインバータ回路の閾値電圧より高く設定されたメモリセルを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記読み込みビット線は前記第２のインバータ回路の閾値電圧よりも高く、前記第１のインバータ回路の電源電圧よりも低いプリチャージ電圧値にプリチャージされることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記プリチャージ電圧は前記電源電圧より前記第１のアクセストランジスタの閾値電圧値分低い電圧であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記書き込みビット線は接地電位にプリチャージされることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記書き込みビット線は接地電位に接続されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
半導体記憶装置において、第１の記憶ノードを出力とする第１のインバータ回路と、第２の記憶ノードを出力とする第２のインバータ回路と、読み出しビット線と前記第１の記憶ノードとの間に接続された第１のアクセストランジスタと、書き込みビット線と前記第２の記憶ノードとの間に接続された第２のアクセストランジスタと、を備えたメモリセルを有し、前記第１及び第２のインバータ回路はお互いにループ接続され、前記第２のインバータ回路の閾値電圧が前記第１のインバータ回路の閾値電圧より高く設定され、前記読み出しビット線は前記第２のインバータ回路の閾値電圧よりも高く、前記第２のインバータ回路の電源電圧よりも低いプリチャージ電圧値にプリチャージプリチャージされることを特徴とする半導体記憶装置。
【請求項７】
前記メモリセルとデータ伝達を行うセンスアンプは、読み出しビット線及び書き込みビット線と、入出力回路とのデータ伝達を行うデータ線及び反転書き込みデータ線と、前記読み出しビット線からのデータを反転出力するＮＯＲ回路と、該ＮＯＲ回路の出力を前記データ線に伝達するデータ読み出し手段と、書き込み信号により前記データ線からのデータを前記読み出しビット線に伝達する書き込み手段と、を有し、前記書き込みビット線は前記反転書き込みデータ線と接続されたことを特徴とする請求項１又は請求項６に記載の半導体記憶装置。
【請求項８】
前記センスアンプは、プリチャージ信号により前記読み出しビット線をプリチャージするプリチャージ手段と、読み出し動作において前記読み出しビット線がハイレベルの場合に、前記読み出しビット線のハイレベルを維持するための補強手段とをさらに備えたことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記プリチャージ手段は、前記読み出しビット線を電源電圧よりもトランジスタの閾値電圧分だけ低い電圧値にプリチャージすることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記ＮＯＲ回路は、反転読み出しイネーブル信号を入力され、読み出し時には前記読み出しビット線からのデータを前記データ線に伝達することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１１】
前記メモリセルとデータ伝達を行うセンスアンプは、電源電圧よりもトランジスタの閾値電圧分だけ低い電圧値にプリチャージされた読み出しビット線と、接地電位にプリチャージされた書き込み線とに接続され、読み出し時には前記読み出しビット線に読み出されたメモリセルのデータを反転読み出し信号により制御されたＮＯＲ回路を経由してデータ線に読み出し、書き込み時には前記データ線からのデータを書き込み信号により前記読み出しビット線に伝達し、反転書き込みデータ線からの反転データを前記書き込みビット線に伝達し、前記読み出しビット線及び前記書き込みビット線から前記メモリセルに書き込むことを特徴とする請求項１又は請求項６に記載の半導体記憶装置。
【請求項１２】
反転メーンワード信号と、読み出しブロック信号及び反転読み出しブロック信号とにより読み出しワード線信号を生成し、前記反転メーンワード信号と、書き込みブロック信号及び反転書き込みブロック信号とにより書き込みワード線信号を生成するサブワードドライバ回路をさらに備えたことを特徴とする請求項１又は請求項６に記載の半導体記憶装置。
【請求項１３】
前記サブワードドライバ回路は、前記反転メーンワード信号を入力とし前記読み出しワード線信号を出力する第１のインバータ回路と、前記第１のインバータ回路の出力に接続された第１のトランジスタとを備え、前記第１のインバータ回路は前記読み出しブロック信号と接地電位との間に形成され、前記第１のトランジスタのドレイン、ソース、ゲートは、それぞれ前記第１のインバータ回路の出力、接地電位、前記反転読み出しブロック信号に接続されたことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記サブワードドライバ回路は、前記反転メーンワード信号を入力とし前記書き込みワード線信号を出力する第２のインバータ回路と、前記第２のインバータ回路の出力に接続された第２のトランジスタとを備え、前記第２のインバータ回路は前記書き込みブロック信号と接地電位との間に形成され、前記第２のトランジスタのドレイン、ソース、ゲートは、それぞれ前記第２のインバータ回路の出力、接地電位、前記反転書き込みブロック信号に接続されたことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１５】
前記メモリセルが、ｍ行ｎ列（ｍ，ｎは正の整数）のマトリクス状に配置されたメモリセルアレイの周辺の垂直方向の１辺にｍ個のサブワードドライバと、水平方向の１辺にｎ個のセンスアンプとが配列され、前記サブワードドライバは、反転メーンワード信号と、読み出しブロック信号及び反転読み出しブロック信号とにより読み出しワード線信号を生成し、さらに、前記反転メーンワード信号と、書き込みブロック信号及び反転書き込みブロック信号とにより書き込みワード線信号を生成し前記メモリセルに供給し、前記センスアンプは、前記読み出しビット線からのデータを反転出力するＮＯＲ回路と、該ＮＯＲ回路の出力をデータ線に伝達するデータ読み出し手段と、書き込み信号により前記データ線からのデータを前記読み出しビット線に伝達する書き込み手段と、を備えたことを特徴とする請求項１又は請求項６に記載の半導体記憶装置。
【請求項１６】
前記読み込みビット線は前記第２のインバータ回路の閾値電圧よりも高く、前記第１のインバータ回路の電源電圧よりも低いプリチャージ電圧にプリチャージされ、前記プリチャージ電圧を発生させる発生回路は前記メモリセルアレイの周辺に配置された前記サブワードドライバと前記センスアンプが配置された交点となる制御部に分割して配置されることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記サブワードドライバに入力される前記反転読み出しブロック信号及び前記反転書き込みブロック信号を反転し、前記読み出しブロック信号及び前記書き込みブロック信号を生成するインバータ回路は、前記サブワードドライバと前記センスアンプが配置された交点となる制御部に配置され、前記読み出しブロック信号及び前記書き込みブロック信号はメモリセルブロック内の前記サブワードドライバに供給されることを特徴とする請求項１５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、読み出し時における記憶データ破壊を防止し、超高速、超低電圧で動作する半導体記憶装置に関するものである。
【背景技術】
【０００２】
最近の半導体装置は大規模化、高速化とともに、多くの機能が取り込まれシステム化されている。大規模化、高速化のためにトランジスタを微細化して、電源電圧を低下させつつ、動作速度を向上させている。またシステム化のためＣＰＵをはじめとした各種機能ブロックや、各種の記憶装置が混載されている。これらのシステムＬＳＩに混載されている記憶装置においても同様に高速動作及び低電源電圧での動作が求められ、例えばキャッシュメモリ等の用途で混載されるスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory、以後ＳＲＡＭと略称する）においても、同様に高速動作及び低電源電圧での動作が求められる。
【０００３】
従来のＳＲＡＭについて、図１を参照して説明する。図１には６トランジスタで構成される従来のＳＲＡＭのメモリセル（以後、ＳＲＡＭセルと呼称する）を示す。ワード線ＷＬが低電位の場合、二つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータがループを形成することで安定にデータを保持することができる。すなわち、一方のＣＭＯＳインバータは、記憶ノードＶ１を入力として、記憶ノードＶ１に記憶されたデータの反転データを記憶ノードＶ２に出力し、他方のＣＭＯＳインバータは、記憶ノードＶ２を入力として、記憶ノードＶ２に記憶されたデータの反転データを記憶ノードＶ１に出力している。
【０００４】
ワード線ＷＬがアクセスされて高電位の場合、アクセストランジスタＮ３及びＮ４が導通することで、記憶ノードＶ１及びＶ２に記憶されたデータをビット線ＢＬＴ及びＢＬＮに読み出すことでメモリの読み出し動作となり、逆にビット線ＢＬＴ及びＢＬＮからのデータを記憶ノードＶ１及びＶ２に書き込むことでメモリの書き込み動作となる。
【０００５】
しかしながら、従来のＳＲＡＭセルは低電源電圧において読み出し動作を行うと記憶データが破壊されるという問題が発生する。
【０００６】
読み出し動作時の記憶データ破壊について説明する。ワード線ＷＬがハイレベルとなり、アクセストランジスタＮ３及びＮ４が導通し、記憶ノードＶ１及びＶ２はビット線ＢＬＴ及びＢＬＮにそれぞれ接続され、ビット線レベルに上昇しようとする。例えば記憶ノードＶ１がローレベルに記憶されていた場合にはビット線ＢＬＴにより記憶ノードＶ１がわずかに上昇するがドライブトランジスタＮ１がオン状態であり、その電位を引き下げる。しかし、この上昇した電位が反対側のドライブトランジスタＮ２の閾値レベルを超えた場合には、ドライブトランジスタＮ２がオンし、記憶ノードＶ２のレベルを引き下げ、ドライブトランジスタＶ１のオン電流を減少させることで、記憶ノードＶ１がさらに上昇し、記憶データ破壊が発生する。
【０００７】
一般に、ＳＲＡＭセルでは、アクセスされた際のデータ保持の安定度を測る指標としてスタティックノイズマージン（ＳＮＭ：Static Noise Margin）が用いられる。図２に示されるように、ＳＲＡＭセルを２個のインバータに分離して、各々のインバータのＤＣ（直流）特性を求め、一方のインバータのＤＣ特性出力がもう一方のインバータのＤＣ特性入力となるように、二つのＤＣ特性を重ね合わせた際に、バタフライカーブが描かれる。ＳＮＭは、このバタフライカーブに内接する最大の正方形の一辺として定義される。ＳＮＭが０ｍＶ以上の場合には、正常読み出し動作される。ＳＮＭが０ｍＶ以下の場合には、読み出し動作時に反転データが上書きされる。
【０００８】
このＳＮＭについては、下記非特許文献１において将来予測が行われている。すなわち、図３に示されるように使用されるトランジスタのチャンネル長が微細化され、そのトランジスタのチャンネル長が２５０ｎｍから５０ｎｍに移行した場合、ＳＮＭは平均値が減少するだけでなく、ＳＮＭの偏差も増大する。従って、ＳＮＭの最悪値は著しく劣化する。図示される５０ｎｍにおいてはＳＮＭの最悪値が「０」以下になってしまうので、読み出し操作に伴ってワード線ＷＬが高電位になった際には、記憶データが破壊される。
【０００９】
これらの問題に対して種々の検討がなされ、先行文献が開示されている。特許文献１には電源電圧レベルを変えて、読み出し、書き込みを行う２ポートのメモリが開示されている。特許文献２にはドライブトランジスタはシリサイド構造とし、アクセストランジスタは非シリサイドとトランジスタを使い分けトランジスタの電流駆動能力を大きくする技術が開示されている。また特許文献３にはＳＲＡＭセルのＧＮＤ線を制御してインバータ回路の閾値電圧を異ならせることでＳＮＭを広げる技術が開示されている。
【００１０】
【非特許文献１】A. J. Bhavnagarwala 「The impact of intrinsic device fluctuations on CMOS SRAM cell stability」 IEEE Journal of Solid State Circuit, Vol. 36, No. 4, Apr. 2001（図５、図１０）
【特許文献１】特開平０５−１６６３７５号公報
【特許文献２】特開２００４−０４０１１９号公報
【特許文献３】特開２００３−０８６７１３号広報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、従来の６トランジスタで構成されるＳＲＡＭセルは微細化、低電圧化されることで、そのＳＮＭが小さくなり、安定動作しなくなる。特許文献３においてはＳＲＡＭセルに関してＳＮＭを大きくする技術は記載されているが、そのＳＲＡＭセルの最適化及び最適な周辺回路に関する記載がない。更に、ＳＲＡＭセルのＧＮＤ線を制御するためにセンスアンプの面積が増大する問題もある。低電圧において高速動作可能で、読み出し動作時の記憶データ破壊を防止可能なメモリセルのさらなる最適化と、最適な周辺回路及びこれらを備えた半導体記憶装置の開発が望まれている。
【００１２】
本発明は、上記問題点を改善するためになされたものであって、その目的とするところは、超高速動作または超低電圧動作において、読み出し操作の際の記憶データ破壊を防止可能なメモリセルとその周辺回路、及びこれらを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願の半導体記憶装置は、第１の記憶ノードを出力とする第１のインバータ回路と、第２の記憶ノードを出力とする第２のインバータ回路と、読み出しビット線と前記第１の記憶ノードとの間に接続された第１のアクセストランジスタと、書き込みビット線と前記第２の記憶ノードとの間に接続された第２のアクセストランジスタと、を有し、前記第１及び第２のインバータ回路はお互いにループ接続され、前記第１及び第２のインバータ回路の負荷トランジスタ同士と、前記第１及び第２のアクセストランジスタ同士とはそれぞれ略同一の駆動能力を有し、前記第２のインバータ回路のドライブトランジスタの駆動能力を前記第１のインバータ回路のドライブトランジスタの駆動能力より小さくし、前記第２のインバータ回路の閾値電圧が前記第１のインバータ回路の閾値電圧より高く設定されたメモリセルを備えたことを特徴とする。
【００１４】
本願の半導体記憶装置においては、前記読み込みビット線は前記第２のインバータ回路の閾値電圧よりも高く、前記第１のインバータ回路の電源電圧よりも低いプリチャージ電圧値にプリチャージされることを特徴とする。
【００１５】
本願の半導体記憶装置においては、前記プリチャージ電圧は前記電源電圧より前記第１のアクセストランジスタの閾値電圧値分低い電圧であることを特徴とする。
【００１６】
本願の半導体記憶装置においては、前記書き込みビット線は接地電位にプリチャージされることを特徴とする。
【００１７】
本願の半導体記憶装置においては、前記書き込みビット線は接地電位に接続されることを特徴とする。
【００１８】
本願の半導体記憶装置は、第１の記憶ノードを出力とする第１のインバータ回路と、第２の記憶ノードを出力とする第２のインバータ回路と、読み出しビット線と前記第１の記憶ノードとの間に接続された第１のアクセストランジスタと、書き込みビット線と前記第２の記憶ノードとの間に接続された第２のアクセストランジスタと、を備えたメモリセルを有し、前記第１及び第２のインバータ回路はお互いにループ接続され、前記第２のインバータ回路の閾値電圧が前記第１のインバータ回路の閾値電圧より高く設定され、前記読み出しビット線は前記第２のインバータ回路の閾値電圧よりも高く、前記第２のインバータ回路の電源電圧よりも低いプリチャージ電圧値にプリチャージされることを特徴とする。
【００１９】
本願の半導体記憶装置においては、前記メモリセルとデータ伝達を行うセンスアンプは、読み出しビット線及び書き込みビット線と、入出力回路とのデータ伝達を行うデータ線及び反転書き込みデータ線と、前記読み出しビット線からのデータを反転出力するＮＯＲ回路と、該ＮＯＲ回路の出力を前記データ線に伝達するデータ読み出し手段と、書き込み信号により前記データ線からのデータを前記読み出しビット線に伝達する書き込み手段と、を有し、前記書き込みビット線は前記反転書き込みデータ線と接続されたことを特徴とする。
【００２０】
本願の半導体記憶装置においては、前記センスアンプは、プリチャージ信号により前記読み出しビット線をプリチャージするプリチャージ手段と、読み出し動作において前記読み出しビット線がハイレベルの場合に、前記読み出しビット線のハイレベルを維持するための補強手段とをさらに備えたことを特徴とする。
【００２１】
本願の半導体記憶装置においては、前記プリチャージ手段は、前記読み出しビット線を電源電圧よりもトランジスタの閾値電圧分だけ低い電圧値にプリチャージすることを特徴とする。
【００２２】
本願の半導体記憶装置においては、前記ＮＯＲ回路は、反転読み出しイネーブル信号を入力され、読み出し時には前記読み出しビット線からのデータを前記データ線に伝達することを特徴とする。
【００２３】
本願の半導体記憶装置においては、前記メモリセルとデータ伝達を行うセンスアンプは、電源電圧よりもトランジスタの閾値電圧分だけ低い電圧値にプリチャージされた読み出しビット線と、接地電位にプリチャージされた書き込み線とに接続され、読み出し時には前記読み出しビット線に読み出されたメモリセルのデータを反転読み出し信号により制御されたＮＯＲ回路を経由してデータ線に読み出し、書き込み時には前記データ線からのデータを書き込み信号により前記読み出しビット線に伝達し、反転書き込みデータ線からの反転データを前記書き込みビット線に伝達し、前記読み出しビット線及び前記書き込みビット線から前記メモリセルに書き込むことを特徴とする。
【００２４】
本願の半導体記憶装置においては、反転メーンワード信号と、読み出しブロック信号及び反転読み出しブロック信号とにより読み出しワード線信号を生成し、前記反転メーンワード信号と、書き込みブロック信号及び反転書き込みブロック信号とにより書き込みワード線信号を生成するサブワードドライバ回路をさらに備えたことを特徴とする。
【００２５】
本願の半導体記憶装置においては、前記サブワードドライバ回路は、前記反転メーンワード信号を入力とし前記読み出しワード線信号を出力する第１のインバータ回路と、前記第１のインバータ回路の出力に接続された第１のトランジスタとを備え、前記第１のインバータ回路は前記読み出しブロック信号と接地電位との間に形成され、前記第１のトランジスタのドレイン、ソース、ゲートは、それぞれ前記第１のインバータ回路の出力、接地電位、前記反転読み出しブロック信号に接続されたことを特徴とする。
【００２６】
本願の半導体記憶装置においては、前記サブワードドライバ回路は、前記反転メーンワード信号を入力とし前記書き込みワード線信号を出力する第２のインバータ回路と、前記第２のインバータ回路の出力に接続された第２のトランジスタとを備え、前記第２のインバータ回路は前記書き込みブロック信号と接地電位との間に形成され、前記第２のトランジスタのドレイン、ソース、ゲートは、それぞれ前記第２のインバータ回路の出力、接地電位、前記反転書き込みブロック信号に接続されたことを特徴とする。
【００２７】
本願の半導体記憶装置においては、前記メモリセルが、ｍ行ｎ列（ｍ，ｎは正の整数）のマトリクス状に配置されたメモリセルアレイの周辺の垂直方向の１辺にｍ個のサブワードドライバと、水平方向の１辺にｎ個のセンスアンプとが配列され、前記サブワードドライバは、反転メーンワード信号と、読み出しブロック信号及び反転読み出しブロック信号とにより読み出しワード線信号を生成し、さらに、前記反転メーンワード信号と、書き込みブロック信号及び反転書き込みブロック信号とにより書き込みワード線信号を生成し前記メモリセルに供給し、前記センスアンプは、前記読み出しビット線からのデータを反転出力するＮＯＲ回路と、該ＮＯＲ回路の出力をデータ線に伝達するデータ読み出し手段と、書き込み信号により前記データ線からのデータを前記読み出しビット線に伝達する書き込み手段と、を備えたことを特徴とする。
【００２８】
本願の半導体記憶装置においては、前記読み込みビット線は前記第２のインバータ回路の閾値電圧よりも高く、前記第１のインバータ回路の電源電圧よりも低いプリチャージ電圧にプリチャージされ、前記プリチャージ電圧を発生させる発生回路は前記メモリセルアレイの周辺に配置された前記サブワードドライバと前記センスアンプが配置された交点となる制御部に分割して配置されることを特徴とする。
【００２９】
本願の半導体記憶装置においては、前記サブワードドライバに入力される前記反転読み出しブロック信号及び前記反転書き込みブロック信号を反転し、前記読み出しブロック信号及び前記書き込みブロック信号を生成するインバータ回路は、前記サブワードドライバと前記センスアンプが配置された交点となる制御部に配置され、前記読み出しブロック信号及び前記書き込みブロック信号はメモリセルブロック内の前記サブワードドライバに供給されることを特徴とする。
【発明の効果】
【００３０】
ＳＲＡＭセルは、記憶ノードＶ１を出力とする第１のインバータ回路と、記憶ノードＶ２を出力とする第２のインバータ回路と、読み出しビット線と記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、書き込みビット線と記憶ノードＶ２との間に接続されたアクセストランジスタＮ４と、で構成される。第１及び第２のインバータ回路はループ接続され、第２のインバータ回路の閾値電圧が第１のインバータ回路の閾値電圧より高く設定する。読み出しビット線のプリチャージ電圧を電源電圧より低く、第２のインバータ回路の閾値電圧より高いＶＤＤ２とし、読み出しビット線からの読み出し、読み出しビット線及び書き込みビット線からの書き込み動作を行う高速動作可能なＳＲＡＭセル及び半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００３１】
本発明の低電源電圧にて、超高速動作する半導体記憶装置のＳＲＡＭセルと、その周辺回路について図面を参照して詳細に説明する。
【実施例１】
【００３２】
実施例１として、本発明に使用されるＳＲＡＭセル１について図４〜図６を参照して説明する。図４はＳＲＡＭセル１の回路構成を示す図である。図５は種々のＳＲＡＭセルにおけるＳＮＭの説明図である。図６はＳＲＡＭセル１における（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込み時の動作波形である。
【００３３】
図４に示すＳＲＡＭセル１は、ＣＭＯＳインバータをそれぞれ形成する負荷ＰＭＯＳトランジスタＰ１及びドライブＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ２及びドライブＮＭＯＳトランジスタＮ２と、アクセス手段であるＮＭＯＳトランジスタＮ３及びＮ４との６個のトランジスタにより構成される。
【００３４】
第１のＣＭＯＳインバータ回路はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから構成され、記憶ノードＶ２のデータを入力とし、記憶ノードＶ１にデータを出力する。第２のＣＭＯＳインバータ回路はＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とから構成され、記憶ノードＶ１のデータを入力とし、記憶ノードＶ２にデータを出力する。２つのインバータ回路がループを形成して接続されている。
【００３５】
負荷トランジスタであるＰＭＯＳトランジスタＰ１はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードＶ１、電源電圧、記憶ノードＶ２に接続される。ドライブトランジスタであるＮＭＯＳトランジスタＮ１はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードＶ１、接地電位、記憶ノードＶ２に接続される。負荷トランジスタであるＰＭＯＳトランジスタＰ２はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードＶ２、電源電圧、記憶ノードＶ１に接続される。ドライブトランジスタであるＮＭＯＳトランジスタＮ２はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードＶ２、接地電位、記憶ノードＶ１に接続される。
【００３６】
読み出し及び書き込み用アクセストランジスタであるＮＭＯＳトランジスタＮ３は、読み出しビット線ＲＢＬと記憶ノードＶ1との間に接続され、そのゲートには読み出しワード線ＲＷＬが接続される。書き込み用アクセストランジスタであるＮＭＯＳトランジスタＮ４は、書き込みビット線ＷＢＬと記憶ノードＶ２との間に接続され、そのゲートには書き込みワード線ＷＷＬが接続される。
【００３７】
本実施例ＳＲＡＭセル１の特徴を通常の６トランジスタで構成されるメモリセルと比較する。構成としては、ワード線を読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとに分離し２本とする。ビット線は読み出し、書き込みの両用の読み出しビット線ＲＢＬと、書き込み専用となる書き込みビット線ＷＢＬとを備えている。読み出しは読み出しワード線ＲＷＬをハイレベルとし、アクセストランジスタＮ３を導通させ、記憶ノードＶ１のデータを読み出しビット線ＲＢＬによりセンスアンプへ伝達させる。
【００３８】
書き込みは読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬをともにハイレベルとし、アクセストランジスタＮ３及びアクセストランジスタＮ４をともに導通させ、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬからの相補のデータを記憶ノードＶ１及びＶ２に書き込む。
【００３９】
ここで、第１及び第２のインバータ回路の負荷トランジスタ同士と、第１及び第２のアクセストランジスタ同士とは、それぞれ略同一の駆動能力とする。さらに、第２のインバータ回路のドライブトランジスタの駆動能力を、前記第１のインバータ回路のドライブトランジスタの駆動能力より小さくする。ドライブトランジスタの駆動能力を異ならせることで、フリップフロップを構成している第１と第２のインバータ回路の閾値電圧を異ならせている。第２のインバータ回路の閾値電圧を第１のインバータ回路の閾値電圧より高くしている。閾値電圧を高くするためにはドライブトランジスタの駆動能力を小さくすればよい。例えばトランジスタＮ２のチャンネル長Ｌを大きく、チャンネル幅Ｗを小さく、もしくは不純物濃度を増大させてトランジスタの閾値電圧を増大させる。
【００４０】
このときトランジスタＰ２、Ｎ４の駆動能力は対となるトランジスタＰ１，Ｎ３と同じくすることで書き込み速度を同等にできる。例えばアクセストランジスタＮ４の駆動能力を低下させると記憶ノードＶ２への書き込み速度が低下するので、トランジスタＮ２のみ駆動能力を低下させ、インバータ回路の閾値電圧を高くすることが重要である。
【００４１】
また読み出しビット線ＲＢＬのプリチャージ電圧を電源電圧ＶＤＤよりトランジスタの閾値電圧分だけ低下させたＶＤＤ２＝ＶＤＤ−Ｖｔｈ（Ｎ）としている。例えばプリチャージ電圧ＶＤＤ２の発生回路としては後述する図１３の回路がある。図１３のトランジスタＮ３１の閾値が正の閾値電圧であれば、ＶＤＤ２＝ＶＤＤ−Ｖｔｈ（Ｎ）となり、電源電圧ＶＤＤより低いプリチャージ電圧が得られる。トランジスタＮ３１としてはメモリセルのアクセストランジスタと同じ特性のトランジスタを使用することもできる。しかし、プリチャージ電圧ＶＤＤ２は特に限定されるものではなく電源電圧ＶＤＤより低く、第２のインバータ回路の閾値電圧よりも高ければ良い。
【００４２】
このように、読み出しビット線のプリチャージ電圧ＶＤＤ２を電源電圧ＶＤＤよりも低くすることで、図６（ａ）に示す“０”読み出し時の記憶ノードＶ１における、一時的な電位の上昇を抑制することができる。さらにトランジスタＰ２及びＮ２で構成されたインバータ回路の閾値電圧が高く設定されているため、第２のインバータ回路が記憶ノードＶ２に“１”を出力して、記憶データが破壊される状況を防止している。また、読み出しビット線のプリチャージ電圧ＶＤＤ２が、第２のインバータ回路の閾値電圧よりも高いことで、図６（ｂ）に示す“１”読み出し時において、第２のインバータ回路が記憶ノードＶ２に“０”を出力した状態を維持することで、記憶データが破壊される状況を防止している。
【００４３】
これらのＳＲＡＭセル１のＳＮＭについて図５を用いて説明する。図５（ａ）は従来の６トランジスタで構成され、２つのインバータ回路とアクセストランジスタが対称であるＳＲＡＭセル（図１）における保持状態を示し、図５（ｂ）は図１のＳＲＡＭセルにおいて、２つのビット線による読み出し状態を示す。図５（ｃ）、（ｄ）は６トランジスタ構成でインバータ回路は対称であるがワード線が分離され、片側の読み出しビット線からデータを読み出すＳＲＡＭセルにおける保持状態（ｃ）、読み出し状態（ｄ）を示す。図５（ｅ）は本願のＳＲＡＭセル１の保持状態、（ｆ）は本願のＳＲＡＭセル１からの読み出し状態を示す。
【００４４】
図５（ａ）に示す保持状態においては、構成される第1と第２のインバータ回路及びアクセストランジスタが対称であり、各インバータ回路の入出力特性は対称となる。（ｂ）はこのＳＲＡＭにおける２つのビット線（デュアルエンド）による読み出し状態を示す。読み出し時には、ハイレベルにプリチャージされた２つのビット線により“０”を記憶している記憶ノードが一時的に上昇することで、ＳＲＡＭセルのＳＮＭは小さくなる。ここで記憶ノードＶ１にローレベルが記憶された場合をＳＲＡＭセルの“０”状態、ハイレベルが記憶された場合をＳＲＡＭセルの“１”状態と定義すると、ＳＮＭとしては“０”マージン、“１”マージンとも小さくなることになる。
【００４５】
図５（ｃ）は６トランジスタ構成でワード線が分離され、２つのインバータ回路の入出力特性は対称であるＳＲＡＭセルの保持状態、図５（ｄ）は図５（ｃ）のＳＲＡＭセルにおける、片側の１つのビット線（シングルエンド）による読み出し状態を示す。図５（ｃ）に示す保持状態においては図５（ａ）と同じＳＮＭを示す。しかしシングルエンドによる読み出しの場合は記憶ノードＶ１がローレベルを記憶している場合には、そのローレベルが上昇することでＳＮＭが小さくなる。一方記憶ノードＶ２がローレベルを記憶している場合にはＳＮＭの変動はなく、図５（ｄ）に示すようにＳＮＭにおける“０”マージンは小さくなるが、“１”マージンは変化しない。
【００４６】
図５（ｅ）は本願のＳＲＡＭセル１の保持状態、図５（ｆ）は本願のＳＲＡＭセル１における読み出し状態を示す。図５（ｅ）においてはトランジスタＰ２とＮ２で構成されるインバータ回路の閾値電圧を高くすることでその入出力特性が右側にシフトすることで、“０”マージンが大きく、“１”マージンは小さくなり、対称性はなくなる。
【００４７】
図５（ｆ）の読み出しにおいては、読み出しビット線によるシングルエンド読み出しのために記憶ノードＶ１に“０”レベルが記憶されている場合にはＳＮＭが狭くなり、“０”マージンが小さくなる。記憶ノードＶ２に“０”レベルが記憶されている場合にはＳＮＭは変動がなく、“１”マージンは同じである。しかしインバータ回路２の閾値電圧を高くすることで、もともとの“０”マージンは広くなっているために変動後の“０”マージンとしては充分の広さを持つことができる。
【００４８】
さらに、本実施例のＳＲＡＭセル１においては、読み出しビット線ＲＢＬのプリチャージ電圧を電源電圧よりトランジスタの閾値電圧分低いＶＤＤ２とすることで、記憶ノードＶ１に“０”レベルが記憶されている場合のローレベルからの上昇する電圧が小さくなり、“０”マージンをさらに拡大できる。
【００４９】
図６を用いて、これらのＳＲＡＭセル１における、（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込み時の動作波形を説明する。なお、図６（ａ）（ｂ）（ｃ）（ｄ）においては、書き込みワード線ＷＷＬがローレベルの間の書き込みビット線ＷＢＬのプリチャージ電圧を接地電位ＧＮＤとしているが、特にこれに限定するものではない。
【００５０】
図６（ａ）に示す“０”読み出しは、読み出しワード線ＲＷＬがハイレベルとなり、アクセストランジスタＮ３が導通する。プリチャージ電圧ＶＤＤ２にプリチャージされた読み出しビット線ＲＢＬはアクセストランジスタＮ３とドライブトランジスタＮ１により、その電位が引き下げられる。このとき記憶ノードＶ１の電位は一時的に上昇するが、読み出しビット線のプリチャージ電圧がＶＤＤ２と低いことでその上昇する電位は小さい。さらにトランジスタＰ２及びＮ２で構成されたインバータ回路の閾値電圧が高く設定されているため、その閾値電圧を超えることがなく、インバータ回路はハイレベルを出力する。
【００５１】
読み出しビット線の電位は、アクセストランジスタＮ３とドライブトランジスタＮ１により引き落とされ、ローレベルとなり、“０”読み出しが行われる。読み出しワード線ＲＷＬが再びローレベルとなり、読み出しビット線ＲＢＬはプリチャージされ、読み出し動作は終了する。このとき書き込み系の書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬは変化しない。
【００５２】
図６(ｂ)に示す“１”読み出しにおいては、読み出しワード線ＲＷＬがハイレベルとなり、読み出しアクセストランジスタＮ３が導通する。このとき読み出しビット線ＲＢＬのプリチャージレベルは第２インバータ回路の閾値電圧よりも高い電位であることから、第２インバータ回路はオン状態で“０”レベル、第１インバータ回路は“１”レベルを維持し、出力する。したがって読み出しビット線ＲＢＬは記憶ノードＶ１の“１”レベルをそのまま読み出すことができる。読み出しワード線ＲＷＬが再びローレベルとなり、読み出しビット線ＲＢＬはプリチャージされ、読み出し動作は終了する。このとき書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬは変化しない。
【００５３】
図６（ｃ）に示す“０”書き込みにおいては、センスアンプからの書き込みデータにより読み出しビット線ＲＢＬはローレベル、書き込みビット線ＷＢＬはハイレベルとなり、さらに読み出しワードＲＷＬ、書き込みワード線ＷＷＬがハイレベルとなる。アクセストランジスタＮ３，Ｎ４の導通により読み出しビット線ＲＢＬのローレベル、書き込みビット線ＷＢＬのハイレベルがそれぞれの記憶ノードＶ１，Ｖ２に書き込まれる。読み出しワードＲＷＬ、書き込みワード線ＷＷＬが再びローレベルとなり、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬはプリチャージされ、“０”書き込み動作が終了する。
【００５４】
図６に示す（ｄ）“１”書き込みにおいては、センスアンプからの書き込みデータにより読み出しビット線ＲＢＬはハイレベル、書き込みビット線ＷＢＬはローレベルとなり、さらに読み出しワードＲＷＬ、書き込みワード線ＷＷＬがハイレベルとなる。アクセストランジスタＮ３，Ｎ４の導通により読み出しビット線ＲＢＬのハイレベル、書き込みビット線ＷＢＬのローレベルがそれぞれの記憶ノードＶ１，Ｖ２に書き込まれる。読み出しワードＲＷＬ、書き込みワード線ＷＷＬが再びローレベルとなり、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬはプリチャージされ、“１”書き込み動作が終了する。
【００５５】
上述した“１”書き込み、“０”書き込みにおいては、アクセストランジスタＮ３，Ｎ４を導通させ、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬからの書き込みデータがメモリセルに書き込まれる。本実施例のアクセストランジスタＮ３，Ｎ４の駆動能力は等しいことから“１”書き込み、“０”書き込みとも同じ時間で高速に書き込むことができる。
【００５６】
本実施例においては、ＳＲＡＭセル１は、記憶ノードＶ１を出力とする第１のインバータ回路と、記憶ノードＶ２を出力とする第２のインバータ回路と、読み出しビット線と記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、書き込みビット線と記憶ノードＶ２との間に接続されたアクセストランジスタＮ４と、で構成される。第１及び第２のインバータ回路はループ接続される。第１及び第２のインバータ回路の負荷トランジスタ同士と、第１及び第２のアクセストランジスタ同士とは、それぞれ略同一の駆動能力を有する。第２のインバータ回路のドライブトランジスタの駆動能力を、第１のインバータ回路のドライブトランジスタの駆動能力より小さくすることで、第２のインバータ回路の閾値電圧を第１のインバータ回路の閾値電圧より高く設定する。
【００５７】
さらに、読み出しビット線のプリチャージ電圧を電源電圧より低く、第２のインバータ回路の閾値電圧より高いＶＤＤ２とする。これらの構成とすることで読み出し時のメモリセルの破壊を防止し、高速読み出しを行う。さらにアクセストランジスタを同じ駆動能力とすることで高速書き込みが行える。読み出し時のメモリセルの破壊を防止し、高速読み出し、書き込み動作可能なインバランス型のＳＲＡＭセルが得られる。
【実施例２】
【００５８】
本願の実施例２としてＳＲＡＭセル及び入出力回路とのデータやり取りを行うセンスアンプについて図７〜図９を用いて説明する。図７にはセンスアンプＳＡ１の回路図、図８にはセンスアンプＳＡ２の回路図、図９にはセンスアンプＳＡ１，ＳＡ２の動作波形を示す。
【００５９】
図７のセンスアンプＳＡ１は、メモリセルとのデータ伝達を読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬにより行い、入出力回路とのデータ伝達を読み出しデータ線ＲＤＬ、書き込みデータ線ＷＤＬ及び反転書き込みデータ線ＷＤＬＢにより行う。制御信号として書き込みイネーブル信号ＷＥ、プリチャージ信号ＰＣ及び反転プリチャージ信号ＰＣＢが入力される。
【００６０】
読み出しビット線ＲＢＬと反転プリチャージ信号ＰＣＢを入力されるＮＯＲ回路ＮＲ１の出力はトランジスタＮ１２のゲートに入力される。ＮＯＲ回路ＮＲ１は、反転プリチャージ信号ＰＣＢがハイレベルのときにはローレベルを出力し、トランジスタＮ１２をオフさせる。反転プリチャージ信号ＰＣＢがローレベルのときには読み出しビット線ＲＢＬの読み出しデータを反転させ出力し、トランジスタＮ１２をオン、オフさせる。読み出しトランジスタＮ１２はドレインを読み出しデータ線ＲＤＬ、ソースを接地電位に接続され、ＮＯＲ回路ＮＲ１からの出力によりオン、オフすることで読み出しデータを読み出しデータ線ＲＤＬに伝える。
【００６１】
書き込みデータ線ＷＤＬと読み出しビット線ＲＢＬとに接続された書き込みトランジスタＮ１３はそのゲートには書き込みイネーブル信号ＷＥが入力される。書き込みトランジスタＮ１３は書き込みイネーブル信号ＷＥのハイレベルにより書き込みデータ線ＷＤＬのデータを読み出しビット線ＲＢＬへ伝える。反転書き込みデータ線ＷＤＬＢは直接書き込みビット線ＷＢＬに接続され、そのデータを書き込みビット線ＷＢＬに伝える。書き込みデータ線ＷＤＬと反転書き込みデータ線ＷＤＬＢのデータとは相補の関係にある。
【００６２】
プリチャージトランジスタＮ１４のドレイン、ソース、ゲートは、それぞれプリチャージ電圧ＶＤＤ２、読み出しビット線ＲＢＬ、反転プリチャージ信号ＰＣＢに接続される。プリチャージトランジスタＰ１２のドレイン、ソース、ゲートは、それぞれ読み出しビット線ＲＢＬ、プリチャージ電圧ＶＤＤ２、プリチャージ信号ＰＣに接続される。プリチャージトランジスタＮ１４，Ｐ１２はプリチャージ信号ＰＣがローレベル（反転プリチャージ信号ＰＣＢがハイレベル）のときに、読み出しビット線ＲＢＬをプリチャージ電圧ＶＤＤ２にプリチャージする。
【００６３】
トランジスタＰ１３のドレイン、ソース、ゲートは、それぞれ読み出しビット線ＲＢＬ、電源電位ＶＤＤ、反転プリチャージ信号ＰＣＢに接続される。トランジスタＰ１３は反転プリチャージ信号ＰＣＢがローレベルのとき、誤動作防止のため読み出しビット線ＲＢＬのハイレベルを補強するトランジスタである。
【００６４】
ＳＲＡＭセルからのデータ読み出し時には、ＮＯＲ回路ＮＲ１は反転プリチャージ信号ＰＣＢがローレベルであり、読み出しビット線ＲＢＬのデータを反転して、読み出しトランジスタＮ１２のゲートに出力させる。読み出しトランジスタＮ１２のオン、オフにより読み出しデータ線ＲＤＬにデータを伝達することで、ＳＲＡＭセルのデータを読み出す。
【００６５】
一方書き込み時には、書き込みイネーブル信号ＷＥはハイレベルであり、書き込みデータ線ＷＤＬのデータを書き込みトランジスタＮ１３により読み出しビット線ＲＢＬに伝達し、その反転データを反転データ線ＷＤＬＢに接続された書き込みビット線ＷＢＬに伝達し、ＳＲＡＭセルに書き込む。
【００６６】
プリチャージトランジスタＰ１２，Ｎ１４は、読み出し、書き込みが行われていないときのプリチャージ信号ＰＣがローレベル、反転プリチャージ信号ＰＣＢがハイレベルであることにより、読み出しビット線ＲＢＬをプリチャージ電圧ＶＤＤ２にプリチャージする。プリチャージ用２つのトランジスタのうちＮ１４は省略することもできる。また、書き込みビット線ＷＢＬは反転書き込みイネーブル信号ＷＥＢにより図示しないトランジスタにより接地電位にプリチャージされる。ここでは書き込みワード線ＷＷＬがローレベルの間の書き込みビット線ＷＢＬのプリチャージ電圧を接地電位ＧＮＤとしているが、特にこれに限定するものではない。
【００６７】
トランジスタＰ１３は反転プリチャージ信号ＰＣＢがローレベルのとき、誤動作防止のため読み出しビット線ＲＢＬのハイレベルを補強するトランジスタである。しかし、読み出しビット線ＲＢＬがローレベルのときにも電流が流れるために、そのトランジスタのチャンネル長を大きく、駆動能力を小さくし、読み出しビット線ＲＢＬのローレベルを上昇させないように設定される。
【００６８】
またデータ線は読み出しデータ線、書き込みデータ線をまとめて入出力用のデータ線ＤＬとすることもできる。このときには読み出しトランジスタＮ１２、書き込みトランジスタＮ１３は読み出しデータ線、書き込みデータ線の代わりにデータ線に接続すればよい。
【００６９】
次にセンスアンプＳＡ２について説明する。ＳＡ２はセンスアンプＳＡ１の改良版であり、センスアンプＳＡ２はセンスアンプＳＡ１の構成にさらにトランジスタＰ１５が追加されている。トランジスタＰ１５はドレイン、ソース、ゲートが、それぞれ、トランジスタＰ１３のソース、電源電圧ＶＤＤ、ＮＯＲ回路ＮＲ１の出力に接続される。センスアンプＳＡ１においてはＳＲＡＭセルの“０”読み出しの場合には、トランジスタＰ１３からもわずかながら電流が流れる。読み出しビット線ＲＢＬがローレベルのとき、ＮＯＲ回路の出力をフィードバックしトランジスタＰ１５をオフさせることでトランジスタ１３からの電流を遮断する。トランジスタＰ１５を挿入することで読み出しビット線ＲＢＬがハイレベルの場合にはそのハイレベルを補強し、読み出しビット線ＲＢＬがローレベルの場合にはオフされ、その電流は遮断される。またトランジスタＰ１５の挿入する配置位置はＰ１３と交換してもよい。
【００７０】
センスアンプＳＡ２はトランジスタＰ１５が追加された以外はセンスアンプＳＡ１とその回路構成は同じであり、またその動作においても読み出しビット線がローレベルの場合にセンスアンプＳＡ１においては微小の電流が流れるのを完全に遮断する点が異なるのみであり、その他の動作は同じであるために回路構成及びその動作についての説明は省略する。
【００７１】
図９にセンスアンプＳＡ１，ＳＡ２の（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込み動作波形を示す。なお、図９（ａ）（ｂ）（ｃ）（ｄ）において、書き込みワード線ＷＷＬがローレベルの間の書き込みビット線ＷＢＬのプリチャージ電圧を接地電位ＧＮＤとしているが、これに限定するものではない。またセンアンプＳＡ１，ＳＡ２の変形として、読み出しデータ線ＲＤＬと書き込みデータ線とをまとめてデータ線とすることもできる。この構成においては読み出し時の読み出しデータ線ＲＤＬをデータ線ＤＬに、書き込み時には書き込みデータ線ＷＤＬをデータ線ＤＬに読み換えればよい。
【００７２】
図９(ａ)に示す“０”読み出しにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢがローレベルに変化する。読み出しワード線ＲＷＬがハイレベルに変化し、アクセストランジスタＮ３が導通する。読み出しビット線ＲＢＬは、ＳＲＡＭセルのドライブトランジスタＮ１を通じて放電され、プリチャージ電圧ＶＤＤ２から低下しローレベルとなる。ＮＯＲ回路がハイレベルを出力し読み出しトランジスタＮ１２がオンし、読み出しデータ線ＲＤＬにデータ“０”が読み出される。
【００７３】
読み出しワード線ＲＷＬがローレベルに変化し、プリチャージ信号ＰＣがローレベル、反転プリチャージ信号ＰＣＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、読み出しデータ線ＲＤＬはＶＤＤにプリチャージされる。書き込み系の書き込みイネーブル信号ＷＥ、書き込みワード線ＷＷＬは読み出しサイクルにおいては動作しない。
【００７４】
図９(ｂ)に示す“１”読み出しにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢがローレベルに変化する。読み出しワード線ＲＷＬがハイレベルに変化し、アクセストランジスタＮ３が導通する。このとき、記憶ノードＶ１はハイレベルであり、読み出しビット線ＲＢＬは変化しないでそのまま”１“レベルを読み出す。ここで読み出しビット線ＲＢＬは、センスアンプのトランジスタＰ１３により徐々に引き上げられプリチャージ電圧ＶＤＤ２から電源電圧ＶＤＤとなる。ＮＯＲ回路ＮＲ１はローレベルを出力し読み出しトランジスタＮ１２がオフで、読み出しデータ線ＲＤＬはプリチャージ電圧のＶＤＤを保ち、データ“１”が読み出される。
【００７５】
読み出しワード線ＲＷＬがローレベルに変化し、プリチャージ信号ＰＣがローレベル、反転プリチャージ信号ＰＣＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、読み出しデータ線ＲＤＬはＶＤＤにプリチャージされる。書き込み系の書き込みイネーブル信号ＷＥ、書き込みワード線ＷＷＬは読み出しサイクルにおいては動作しない。
【００７６】
図９(ｃ)に示す“０”書き込みにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢがローレベルに変化する。書き込みイネーブル信号ＷＥがハイレベルに変化し、書き込みトランジスタＮ１３が導通し、書き込みデータ線ＷＤＬのデータ“０”が読み出しビット線ＲＢＬに、反転書き込みデータ線ＷＤＬＢのデータ“１”が直接書き込みビット線ＷＢＬに伝達される。読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがハイレベルに変化することで、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬのデータがＳＲＡＭセルのそれぞれの記憶ノードＶ１，Ｖ２に書き込まれる。
【００７７】
書き込みイネーブル信号ＷＥ、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがローレベルに変化する。プリチャージ信号ＰＣがローレベルへ、反転プリチャージ信号ＰＣＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、書き込みビット線ＷＢＬは接地電位に、読み出しデータ線ＲＤＬはＶＤＤにそれぞれプリチャージされる。
【００７８】
図９(ｄ)に示す“１”書き込みにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢがローレベルに変化する。書き込みイネーブル信号ＷＥがハイレベルに変化し、書き込みトランジスタＮ１３が導通し、書き込みデータ線ＷＤＬのデータ“１”が読み出しビット線ＲＢＬに、反転書き込みデータ線ＷＤＬＢのデータ“０”が直接書き込みビット線ＷＢＬに伝達される。読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがハイレベルに変化することで、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬのデータがＳＲＡＭセルのそれぞれの記憶ノードＶ１，Ｖ２に書き込まれる。
【００７９】
書き込みイネーブル信号ＷＥ、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがローレベルに変化する。プリチャージ信号ＰＣがローレベルへ、反転プリチャージ信号ＰＣＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、書き込みビット線ＷＢＬは接地電位に、読み出しデータ線ＲＤＬはＶＤＤにそれぞれプリチャージされる。
【００８０】
本実施例においては、ＳＲＡＭセルに対して低電圧かつ高速動作可能で、読み出しビット線により読み出し、読み出しビット線と書き込みビット線とにより書き込むセンスアンプが得られる。
【実施例３】
【００８１】
本願の実施例３として他のセンスアンプを図１０〜図１２により説明する。図１０にはセンスアンプＳＡ３の回路図、図１１にはセンスアンプＳＡ４の回路図、図１２にはセンスアンプＳＡ３，ＳＡ４の動作波形を示す。
【００８２】
図１０にセンスアンプＳＡ３の回路構成を示す。センスアンプＳＡ３は実施例２におけるセンスアンプＳＡ１と比較して、制御信号として反転読み出しイネーブル信号ＲＥＢが追加されている。センスアンプＳＡ１においてプリチャージ信号ＰＣが入力されているＮＯＲ回路ＮＲ１の入力、プリチャージトランジスタＮ１４のゲート及びトランジスタＰ１３のゲートのうち、ＮＯＲ回路ＮＲ１の入力、トランジスタＰ１３のゲートには、追加された反転読み出しイネーブル信号ＲＥＢが代わりに入力される。
【００８３】
反転プリチャージ信号ＰＣＢの代わりに反転読み出しイネーブル信号ＲＥＢを制御信号とすることで、書き込み時におけるＮＯＲ回路ＮＲ１及びトランジスタＰ１３の動作を止める。ＮＯＲ回路は書き込み時にはローレベルを出力し、読み出しトランジスタＮ１２はオフ、その結果読み出しデータ線ＲＤＬの放電が行われない。またトランジスタＰ１３もオフであり、書き込み時の電流を削減できる効果が得られる。
【００８４】
センスアンプＳＡ３の回路構成としては、ＮＯＲ回路ＮＲ１には反転読み出しイネーブル信号ＲＥＢと読み出しビット線ＲＢＬが入力される。反転読み出しイネーブル信号ＲＥＢは読み出し時にはローレベル、読み出し以外においてはハイレベルである。ＮＯＲ回路ＮＲ１は読み出し時には読み出しビット線ＲＢＬのデータを反転してトランジスタＮ１２に出力しオンオフを制御し、それ以外のときにはローレベルを出力しトランジスタＮ１２をオフさせる。
【００８５】
またトランジスタＰ１３は、ゲートに反転読み出しイネーブル信号ＲＥＢが入力され読み出し時のみオンされ、読み出しビット線ＲＢＬをハイレベルに引き上げるように働く。その他の回路素子の接続はセンスアンプＳＡ１と同じであるためその回路接続の詳細な説明は省略する。
【００８６】
センスアンプＳＡ３の動作を説明する。ＳＲＡＭセルからのデータ読み出し時には、反転読み出しイネーブル信号ＲＥＢがローレベルであり、ＮＯＲ回路ＮＲ１は読み出しビット線ＲＢＬのデータを反転して、読み出しトランジスタＮ１２のゲートに出力する。読み出しトランジスタＮ１２のオン、オフにより読み出しデータ線ＲＤＬにデータを伝達し、ＳＲＡＭセルのデータを読み出す。一方書き込み時には、書き込みイネーブル信号ＷＥはハイレベルであり、書き込みデータ線ＷＤＬのデータを書き込みトランジスタＮ１３により読み出しビット線ＲＢＬに伝達し、その反転データは反転データ線ＷＤＬＢに接続された書き込みビット線ＷＢＬに伝達され、それぞれのビット線からＳＲＡＭセルに書き込む。
【００８７】
プリチャージトランジスタＰ１２，Ｎ１４は、読み出し、書き込みが行われていないときのプリチャージ信号ＰＣはローレベル、反転プリチャージ信号ＰＣＢはハイレベルであり、読み出しビット線ＲＢＬをＶＤＤ２にプリチャージする。プリチャージ用２つのトランジスタのうちＮ１４は省略可能であり、この場合には反転プリチャージ信号ＰＣＢも省略できる。
【００８８】
読み出し動作のときには、反転読み出しイネーブル信号ＲＥＢがローレベルであり、トランジスタＰ１３はオンし、誤動作防止のために読み出しビット線ＲＢＬのハイレベルを補強するトランジスタである。しかし、読み出しビット線ＲＢＬがローレベルのときにも電流が流れるために、そのトランジスタのチャンネル長を大きくして、駆動能力を小さくし、読み出しビット線ＲＢＬのローレベルを上昇させないように設定される。またデータ線は読み出しデータ線ＲＤＬ、書き込みデータ線ＷＤＬをまとめて入出力用のデータ線ＤＬとすることもできる。このときには読み出しトランジスタＮ１２、書き込みトランジスタＮ１３は読み出しデータ線ＲＤＬ、書き込みデータ線ＷＤＬの代わりにデータ線ＤＬに接続すればよい。
【００８９】
次にセンスアンプＳＡ４について説明する。ＳＡ４はセンスアンプＳＡ３の改良版であり、センスアンプＳＡ４はセンスアンプＳＡ３の構成にトランジスタＰ１５が追加されている。トランジスタＰ１５はドレイン、ソース、ゲートが、それぞれ、トランジスタＰ１３のソース、電源電圧ＶＤＤ、ＮＯＲ回路ＮＲ１の出力に接続される。センスアンプＳＡ１においてはＳＲＡＭセルの“０”読み出しの場合には、トランジスタＰ１３からも電流が流れる。読み出しビット線ＲＢＬがローレベルのとき、ＮＯＲ回路の出力をフィードバックしトランジスタＰ１５をオフさせることでトランジスタＰ１３からの電流を遮断する。トランジスタＰ１５を挿入することで読み出しビット線ＲＢＬがハイレベルの場合にはそのハイレベルを補強し、読み出しビット線ＲＢＬがローレベルの場合にはオフされ、その電流は遮断される。またトランジスタＰ１５の挿入する配置位置はＰ１３と交換してもよい。
【００９０】
センスアンプＳＡ４はトランジスタＰ１５が追加された以外はセンスアンプＳＡ３とその回路構成は同じであり、またその動作においても読み出しビット線がローレベルの場合にセンスアンプＳＡ３においては微小の電流が流れるのを完全に遮断する点が異なるのみであり、その他の動作は同じであるために回路構成及びその動作についての説明は省略する。
【００９１】
図１２にセンスアンプＳＡ３，ＳＡ４の（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込み動作波形を示す。なお、図１２（ａ）（ｂ）（ｃ）（ｄ）において、書き込みワード線ＷＷＬがローレベルの間の書き込みビット線ＷＢＬのプリチャージ電圧を接地電位ＧＮＤとしているが、これに限定するものではない。またセンアンプＳＡ３，ＳＡ４の変形として、読み出しデータ線ＲＤＬと書き込みデータ線とをまとめてデータ線とすることをできる。この構成においては読み出し時の読み出しデータ線ＲＤＬをデータ線ＤＬに、書き込み時には書き込みデータ線ＷＤＬをデータ線ＤＬに読み換えればよい。
【００９２】
図１２(ａ)に示す“０”読み出しにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢ及び反転読み出しイネーブル信号ＲＥＢがローレベルに変化する。読み出しワード線ＲＷＬがハイレベルに変化し、アクセストランジスタＮ３が導通する。読み出しビット線ＲＢＬは、ＳＲＡＭセルのドライブトランジスタＮ１を通して放電されプリチャージ電圧ＶＤＤ２から低下しローレベルとなる。ＮＯＲ回路がハイレベルを出力し読み出しトランジスタＮ１２がオンし、読み出しデータ線ＲＤＬにデータ“０”が読み出される。
【００９３】
読み出しワード線ＲＷＬがローレベルに変化し、プリチャージ信号ＰＣがローレベル、反転プリチャージ信号ＰＣＢ及び反転読み出しイネーブル信号ＲＥＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、読み出しデータ線ＲＤＬはＶＤＤにプリチャージされる。書き込み系の書き込みイネーブル信号ＷＥ、書き込みワード線ＷＷＬは読み出しサイクルにおいては動作しない。
【００９４】
図１２(ｂ)に示す“１”読み出しにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢ及び反転読み出しイネーブル信号ＲＥＢがローレベルに変化する。読み出しワード線ＲＷＬがハイレベルに変化し、アクセストランジスタＮ３が導通する。このとき、記憶ノードＶ１はハイレベルであり、読み出しビット線ＲＢＬは変化しないでそのまま”１“レベルを読み出す。ここで読み出しビット線ＲＢＬは、センスアンプのトランジスタＰ１３により徐々に引き上げられプリチャージ電圧ＶＤＤ２から電源電圧ＶＤＤとなる。ＮＯＲ回路ＮＲ１はローレベルを出力し読み出しトランジスタＮ１２がオフで、読み出しデータ線ＲＤＬはプリチャージ電圧のＶＤＤを保ち、データ“１”が読み出される。
【００９５】
読み出しワード線ＲＷＬがローレベルに変化し、プリチャージ信号ＰＣがローレベル、反転プリチャージ信号ＰＣＢ及び反転読み出しイネーブル信号ＲＥＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、読み出しデータ線ＲＤＬはＶＤＤにプリチャージされる。書き込み系の書き込みイネーブル信号ＷＥ、書き込みワード線ＷＷＬは読み出しサイクルにおいては動作しない。
【００９６】
図１２(ｃ)に示す“０”書き込みにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢがローレベルに変化する。書き込みイネーブル信号ＷＥがハイレベルに変化し、書き込みトランジスタＮ１３が導通し、書き込みデータ線ＷＤＬのデータ“０”が読み出しビット線ＲＢＬに、反転書き込みデータ線ＷＤＬＢのデータ“１”が直接書き込みビット線ＷＢＬに伝達される。読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがハイレベルに変化することで、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬのデータがＳＲＡＭセルのそれぞれの記憶ノードＶ１，Ｖ２に書き込まれる。
【００９７】
書き込みイネーブル信号ＷＥ、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがローレベルに変化する。プリチャージ信号ＰＣがローレベルへ、反転プリチャージ信号ＰＣＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、書き込みビット線ＷＢＬは接地電位に、読み出しデータ線ＲＤＬはＶＤＤにそれぞれプリチャージされる。読み出し系の信号である反転読み出しイネーブル信号ＲＥＢはこの間には変化しない。
【００９８】
図１２(ｄ)に示す“１”書き込みにおいては、プリチャージ信号ＰＣがハイレベルへ、反転プリチャージ信号ＰＣＢがローレベルに変化する。書き込みイネーブル信号ＷＥがハイレベルに変化し、書き込みトランジスタＮ１３が導通し、書き込みデータ線ＷＤＬのデータ“１”が読み出しビット線ＲＢＬに、反転書き込みデータ線ＷＤＬＢのデータ“０”が直接書き込みビット線ＷＢＬに伝達される。読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがハイレベルに変化することで、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬのデータがＳＲＡＭセルのそれぞれの記憶ノードＶ１，Ｖ２に書き込まれる。
【００９９】
書き込みイネーブル信号ＷＥ、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがローレベルに変化する。プリチャージ信号ＰＣがローレベルへ、反転プリチャージ信号ＰＣＢがハイレベルに変化し、読み出しビット線ＲＢＬはＶＤＤ２に、書き込みビット線ＷＢＬは接地電位に、読み出しデータ線ＲＤＬはＶＤＤにそれぞれプリチャージされる。読み出し系の信号である反転読み出しイネーブル信号ＲＥＢはこの間には変化しない。
【０１００】
本実施例においては、ＳＲＡＭセルに対して低電圧かつ高速動作可能で、読み出しビット線により読み出し、読み出しビット線と書き込みビット線とにより書き込むセンスアンプが得られる。
【実施例４】
【０１０１】
本願の実施例４として、プリチャージ電圧ＶＤＤ２発生回路、サブワードドライバ回路及びこれらを備えた半導体記憶装置の構成について図１３〜図１８  を用いて説明する。図１３にはＶＤＤ２発生回路の回路図、図１４には半導体記憶装置の全体図（ａ）、メモリブロック図（ｂ）である。図１５にはサブワードドライバＳＷＤ１の回路図、図１６にはサブワードドライバＳＷＤ１を適用したメモリブロック図を示す。図１７にはサブワードドライバＳＷＤ２の回路図、図１８にはサブワードドライバＳＷＤ２を適用したメモリブロック図を示す。
【０１０２】
図１３に示すＶＤＤ２発生回路は、プリチャージ電圧ＶＤＤ２を発生するものである。プリチャージ電圧ＶＤＤ２は電源電圧ＶＤＤからトランジスタの閾値電圧分低い電圧である。プリチャージ電圧をＶＤＤ２とすることの利点は、ＳＲＡＭセルの“０“読み出し時に記憶ノードＶ１の電位上昇が抑えられＳＮＭが改善され、さらにセンスアンプのＮＯＲ回路の閾値電圧までの電位差が小さくなることで高速動作が可能となる点である。
【０１０３】
ＶＤＤ２発生回路は電源電圧ＶＤＤと接地電位ＧＮＤとの間にトランジスタＮ３１，Ｎ３２を接続され、トランジスタＮ３１のドレイン、ソース、ゲートは、それぞれが電源電圧ＶＤＤ、トランジスタＮ３２のドレイン、電源電圧ＶＤＤに接続される。トランジスタＮ３２のドレイン、ソース、ゲートは、それぞれがトランジスタＮ３１のソース、接地電位ＧＮＤ、電源電圧ＶＤＤに接続される。接続されたトランジスタＮ３１のソース，Ｎ３２のドレインからプリチャージ電圧ＶＤＤ２を出力する。
【０１０４】
このときトランジスタＮ３２はレベルを保持するためのトランジスタであり、駆動能力を必要とされないことからそのチャンネル長Ｌは大きくする。また本実施例ではＶＤＤ２を電源電圧から閾値電圧一段落ちとしたが、電源電圧ＶＤＤより低く、ＳＲＡＭセルを構成する第２のインバータ回路の閾値電圧よりも高い電圧値であればよい。例えば閾値電圧としては正の電圧であればよく、例えばアクセストランジスタＮ３と同じ閾値を有するトランジスタをＮ３１として採用することもできる。
【０１０５】
また、このＶＤＤ２発生回路の出力電圧ＶＤＤ２はチップ全体に配線される。このためＶＤＤ２発生回路は多数のトランジスタに分割して分散配置することが可能である。例えば図１４（ｂ）の半導体記憶装置のメモリブロックの制御部１４に分散して配置することができる。
【０１０６】
次に図１４に示す半導体記憶装置の全体構成（ａ）、メモリブロック（ｂ）を説明する。半導体記憶装置は（ｍワード）ｘ（ｎビット）構成のメモリブロック１をＭ行、Ｎ列配置されたメモリアレイの周辺にメーンワードドライバ２、Ｙデコーダ・データ入出力部３、及びコントロールブロック４から構成される。メモリブロック１は（ｍワード）ｘ（ｎビット）のメモリセルアレイ１１の周辺にサブワードドライバ１２、センスアンプ１３、制御部１４で構成される。
【０１０７】
反転メーンワード線ＷＬＢは、メーン配線として、図の水平方向にすべてのメモリブロックに配線され、垂直方向に配線された反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢとの交点において、サブワードドライバ回路により各メモリブロック専用のサブワード線が生成され、ＳＲＡＭセルのアクセストランジスタのゲートに供給される。またセンスアンプ用の信号プリチャージ信号ＰＣ，書き込みイネーブル信号ＷＥ等も水平方向のメーン配線として、すべてのメモリブロックに配線される。
【０１０８】
ｍ個配列されたサブワードドライバ１２は、メーンワードドライバ２からの反転メーンワード線ＷＬＢと、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢとを入力され、メモリセルアレイ１１の１本のワード線を選択する。ｎ個配列されたセンスアンプ１３は読み出し時にはメモリセルアレイ１１に接続されたビット線の信号を増幅しＹデコーダ・データ入出力部３のデータ線に伝達する。書き込み時には逆にデータ線からの信号をメモリセルアレイに書き込む。制御部１４はプリチャージ信号ＰＣ，書き込みイネーブル信号ＷＥ、反転書き込みイネーブル信号ＷＥＢ、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢの配線部あるいはこれらの制御信号の増幅回路が配置される。
【０１０９】
ここで図１５に示すサブワードドライバＳＷＤ１を説明する。サブワードドライバＳＷＤ１は反転メーンワード信号ＷＬＢ、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢを入力とし、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬを出力する。ＮＯＲ回路ＮＲ１１は、反転メーンワード信号ＷＬＢと反転読み出しブロック信号ＲＰＢが入力され、ともにローレベル入力の場合には、選択されたサブワード線として１本の読み出しワード線ＲＷＬをハイレベルとし、入力信号がハイレベルの場合には読み出しワード線ＲＷＬをローレベルとして出力する。
【０１１０】
ＮＯＲ回路ＮＲ１２は、反転メーンワード信号ＷＬＢと反転書き込みブロック信号ＷＰＢが入力され、ともにローレベル入力の場合には、選択されたサブワード線として1本の書き込みワード線ＷＷＬをハイレベルとし、入力信号がハイレベルの場合には書き込みワード線ＷＷＬをローレベルとして出力する。
【０１１１】
このサブワードドライバＳＷＤ１を適用したメモリブロックを図１６に示す。ここではメモリセルとして本願実施例１のＳＲＡＭセル１、センスアンプとして例えば本願ＳＡ４で構成され、ＶＤＤ２発生回路は制御部１４に分割配置されている。しかし、本実施例の構成に限定されるものではなく、種々組み合わせ可能であることは勿論である。
【０１１２】
サブワードドライバＳＷＤ１はｍ個配置され、それぞれのアドレス番地を有する反転メーンワード信号と、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢが入力される。それぞれのアドレス番地が一致したときに、読み出し時には１本の読み出しワード線ＲＷＬが選択され、書き込み時には読み出しワード線ＲＷＬと書き込みワード線ＷＷＬのそれぞれ１本が選択され、１行のワード線が選択される。センスアンプＳＡ４はｎ個配列され、選択されたワード線に接続されたｎ個のＳＲＡＭセルとの間でデータのやり取りを行う。読み出し時にはＳＲＡＭセルのデータをデータ線に読み出し、書き込み時にはデータ線からのデータをＳＲＡＭセルに書き込む。
【０１１３】
次に他のサブワードドライバの実施例を説明する。図１７に示すサブワードドライバＳＷＤ２はサブワードドライバを構成するＮＯＲ回路の負荷トランジスタの１つを削除して３個のトランジスタでＮＯＲ回路を構成したものである。読み出しワード線ＲＷＬを発生させるＮＯＲ回路は、負荷トランジスタＰ２１、ドライブトランジスタＮ２１，Ｎ２２の３個トランジスタで構成される。書き込みワード線ＷＷＬを発生させるＮＯＲ回路は、負荷トランジスタＰ２３、ドライブトランジスタＮ２３，Ｎ２４の３個トランジスタで構成される。
【０１１４】
トランジスタＰ２１のドレイン、ソース、ゲートは、それぞれ読み出しワード線ＲＷＬ、読み出しブロック信号ＲＰ、反転メーンワード信号ＷＬＢに接続される。トランジスタＮ２１のドレイン、ソース、ゲートは、それぞれ読み出しワード線ＲＷＬ、接地電位ＧＮＤ、反転メーンワード信号ＷＬＢに接続される。トランジスタＮ２２のドレイン、ソース、ゲートは、それぞれ読み出しワード線ＲＷＬ、接地電位、反転読み出しブロック信号ＲＰＢに接続される。３個のトランジスタのドレインは共通接続されて、読み出しワード線ＲＷＬを発生させる。
【０１１５】
トランジスタＰ２３のドレイン、ソース、ゲートは、それぞれ書き込みワード線ＷＷＬ、書き込みブロック信号ＷＰ、反転メーンワード信号ＷＬＢに接続される。トランジスタＮ２３のドレイン、ソース、ゲートは、それぞれ書き込みワード線ＷＷＬ、接地電位ＧＮＤ、反転メーンワード信号ＷＬＢに接続される。トランジスタＮ２４のドレイン、ソース、ゲートは、それぞれ書き込みワード線ＷＷＬ、接地電位ＧＮＤ、反転読み出しブロック信号ＲＰＢに接続される。３個のトランジスタのドレインは共通接続されて出力読み出しワード線ＲＷＬを発生させる。
【０１１６】
読み出しワード線ＲＷＬは読み出し時には、アドレス番地を含む反転メーンワード信号ＷＬＢ、反転読み出しブロック信号ＲＰＢがともにローレベル、読み出しブロック信号ＲＰがハイレベルのとき１本のワード線が選択される。書き込みワード線ＷＷＬは書き込み時には、アドレス番地を含む反転メーンワード信号ＷＬＢ、反転書き込みブロック信号ＷＰＢがともにローレベル、書き込みブロック信号ＷＰがハイレベルのとき１本のワード線が選択される。
【０１１７】
ここで読み出しブロック信号ＲＰ及び書き込みブロック信号ＷＰは、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢをそれぞれインバータ回路ＩＶ１１、ＩＶ１２により反転させた信号である。このサブワードドライバＳＷＤ２を適用したメモリブロックを図１８に示す。
【０１１８】
図１８においては、サブワードドライバＳＷＤ２は反転読み出しブロック信号ＲＰＢと、反転書き込みブロック信号ＷＰＢとをメーン配線として、各メモリブロックに配線され、反転読み出しブロック信号ＲＰＢと反転書き込みブロック信号ＷＰＢとを反転するインバータ回路ＩＶ１１、ＩＶ１２を各メモリブロックの制御部３４に配置して、それぞれのメモリブロック専用の読み出しイネーブル信号ＲＥ、書き込みイネーブル信号ＷＥがメモリブロックのサブワードドライバに供給される。またこのときプリチャージ電圧を発生させるＶＤＤ２発生回路を分割してそれぞれのメモリブロックの制御部３４に配置する。
【０１１９】
図１８においては、サブワードドライバとしてＳＷＤ２を適用し、ＳＷＤ２に使用される読み出しブロック信号ＲＰ、書き込みブロック信号ＷＰを発生させるインバータ回路を各メモリブロックの制御部３４に配置し、各メモリブロック内に読み出しブロック信号ＲＰ、書き込みブロック信号ＷＰを供給している。その他の配置、信号の配線は図１６と同じであり、その説明は省略する。
【０１２０】
本実施例においては、メモリセル、センスアンプ、サブデコーダドライバ回路を最適に組み合わせることで、読み出し時におけるデータ破壊のない低電源電圧において、高速動作できる半導体記憶装置が得られる。
【実施例５】
【０１２１】
実施例５として、本発明に使用されるＳＲＡＭセル２について図１９、図２０を参照して説明する。図１９はＳＲＡＭセル２の回路構成を示す図である。図２０はＳＲＡＭセル２における（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込み時の動作波形である。
【０１２２】
図１９に示すＳＲＡＭセル２は、実施例１のＳＲＡＭセル１と比較すると、書き込みビット線ＷＢＬが接地電位ＧＮＤに固定されている点がことなる。ＳＲＡＭセル２は、記憶ノードＶ１を出力とする第１のインバータ回路と、記憶ノードＶ２を出力とする第２のインバータ回路と、読み出しビット線と記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、接地電位と記憶ノードＶ２との間に接続されたアクセストランジスタＮ４と、で構成される。第１及び第２のインバータ回路はループ接続される。
【０１２３】
第１及び第２のインバータ回路の負荷トランジスタ同士と、第１及び第２のアクセストランジスタ同士とは、それぞれ略同一の駆動能力を有する。第２のインバータ回路のドライブトランジスタの駆動能力を、第１のインバータ回路のドライブトランジスタの駆動能力より小さくすることで、第２のインバータ回路の閾値電圧を第１のインバータ回路の閾値電圧より高く設定する。さらに、読み出しビット線のプリチャージ電圧を電源電圧より低く、第２のインバータ回路の閾値電圧より高いＶＤＤ２とする。実施例１の構成素子は同じであるため実施例１と同じ符号とし、その詳細説明を省略する。
【０１２４】
図２０を用いてその動作を説明する。図２０には（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みの動作波形を示す。図２０（ａ）“０”読み出し、（ｂ）“１”読み出しの場合には、読み出しワード線ＲＷＬ、読み出しビット線ＲＢＬ、アクセストランジスタＮ３を用いて記憶ノードＶ１の“０”、または“１”を読み出しビット線ＲＢＬに読み出している。実施例１のＳＲＡＭセル１の読み出し動作においては書き込みビット線ＷＢＬは動作していない。このため、図２０（ａ），（ｂ）に示す本実施例のＳＲＡＭセル２の読み出し動作と、図６（ａ）、（ｂ）に示す実施例１のＳＲＡＭセル１の読み出し動作とは同一であり、その説明を省略する。
【０１２５】
実施例１の書き込み動作は、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬからの相補のデータ入力によりＳＲＡＭセル１に書き込んでいる。しかし、実施例５の書き込み動作においては、書き込みビット線ＷＢＬは接地電位に固定されているため、書き込みワード線ＷＷＬを短いワンショットパルスとし、記憶ノードＶ２をローレベル“０”にリセットした後に読み出しビット線ＲＢＬの書き込みレベルを記憶ノードＶ１に書き込むことにより行われる。
【０１２６】
図２０（ｃ）の“０”書き込みの場合には、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬがともに活性化されハイレベル“１”となる。アクセストランジスタＮ３及びＮ４がともにオン状態となり、記憶ノードＶ１と読み出しビット線ＲＢＬが導通し、記憶ノードＶ１には読み出しビット線ＲＢＬのローレベル“０”が書き込まれる。一方記憶ノードＶ２は、トランジスタＰ２とトランジスタＮ４とが供にオンすることから中間レベルとなる。ここでワンショットパルスである書き込みワード線ＷＷＬがローレベル“０”となり、トランジスタＮ４をオフさせることで記憶ノードＶ２はハイレベル“１”に引き上げられ、記憶ノードＶ１に“０”、記憶ノードＶ２に“１”が書き込まれる。書き込み終了後は、読み出しワード線ＲＷＬがローレベル“０”となり、つづいて読み出しビット線ＲＢＬはハイレベル“１”にプリチャージされ、“０”書き込み動作が終了する。
【０１２７】
図２０（ｄ）“１”書き込みの場合には、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとがともに活性化されハイレベル“１”となる。アクセストランジスタＮ３及びＮ４がともにオン状態となり、記憶ノードＶ１と読み出しビット線ＲＢＬが導通し、記憶ノードＶ１には読み出しビット線ＲＢＬのハイレベル“１”が書き込まれる。一方記憶ノードＶ２はアクセストランジスタＮ４により接地電位ＧＮＤとなり、記憶ノードＶ２にはローレベル“０”が書き込まれる。ここではトランジスタＰ２がオフ状態のため、記憶ノードＶ２は中間レベル引き上げられることなしにローレベル“０”が書き込まれる。
【０１２８】
書き込みワード線ＷＷＬがハイレベルの期間に記憶ノードＶ１に“１”、記憶ノードＶ２に“０”が書き込まれる。書き込みワード線ＷＷＬのみをローレベル“０”としトランジスタＮ４をオフさせる。つづいて読み出しワード線ＲＷＬをローレベル“０”とし、読み出しビット線ＲＢＬはハイレベル“１”にプリチャージされ、“１”書き込み動作が終了する。
【０１２９】
本実施例のＳＲＡＭセル２は、実施例１のＳＲＡＭセル１において書き込みビット線ＷＢＬを接地電位に固定し、書き込み動作及び読み出し動作とも読み出しビット線ＲＢＬのみで行うメモリセルである。このため、ＳＲＡＭセル２に使用されるセンスアンプは、実施例２のセンスアンプＳＡ１，ＳＡ２、実施例３のセンスアンプＳＡ３，ＳＡ４の変形したセンスアンプが使用される。ＳＲＡＭセル２に使用されるセンスアンプとしては、センスアンプＳＡ１，２，３，４の回路から書き込みビット線ＷＢＬ、反転書き込みデータ線ＷＤＬＢを省略したセンスアンプが利用できる。
【０１３０】
書き込みビット線ＷＢＬ、反転書き込みデータ線ＷＤＬＢを省略したセンスアンプにおいては、読み出し時にはメモリセルからのデータをＮＯＲ回路ＮＲ１から読み出しデータ線ＲＤＬに伝達する。また書込み時には、書き込みデータ線ＷＤＬからのデータを、読み出しビット線ＲＢＬを経由して書き込むことができる。また同様に実施例４に記載したプリチャージ電圧ＶＤＤ２発生回路、サブワードドライバ回路及び記憶回路装置の構成が適用できることは勿論である。本実施例のＳＲＡＭセル２においても実施例２，３，４の周辺回路は、そのまま又はその変形例が使用できることは理解できるであろう。
【０１３１】
本実施例においては、ＳＲＡＭセル２は、記憶ノードＶ１を出力とする第１のインバータ回路と、記憶ノードＶ２を出力とする第２のインバータ回路と、読み出しビット線と記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、接地電位と記憶ノードＶ２との間に接続されたアクセストランジスタＮ４と、で構成される。第１及び第２のインバータ回路はループ接続され、第１及び第２のインバータ回路の負荷トランジスタ同士と、第１及び第２のアクセストランジスタ同士とは、それぞれ略同一の駆動能力を有する。第２のインバータ回路のドライブトランジスタの駆動能力を、第１のインバータ回路のドライブトランジスタの駆動能力より小さくすることで、第２のインバータ回路の閾値電圧が第１のインバータ回路の閾値電圧より高く設定する。
【０１３２】
さらに、読み出しビット線のプリチャージ電圧を電源電圧より低く、第２のインバータ回路の閾値電圧より高いＶＤＤ２とする。これらの構成とすることで読み出し時のメモリセルの破壊を防止し、高速読み出しを行う。さらにアクセストランジスタを同じ駆動能力とすることで高速書き込みが行える。読み出し時のメモリセルの破壊を防止し、高速読み出し、書き込み動作可能なインバランス型のＳＲＡＭセルが得られる。
【０１３３】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【０１３４】
【図１】従来の６トランジスタＳＲＡＭセルの回路図である。
【図２】従来のＳＲＡＭセルにおける安定動作を示すＳＮＭの説明図である。
【図３】従来のＳＲＡＭセルにおけるＳＮＭのトランジスタのチャンネル長依存性を示す図である。
【図４】本願のＳＲＡＭセル１の回路図である。
【図５】ＳＲＡＭセル方式の違いによるＳＮＭの説明図である。
【図６】本願におけるＳＲＡＭセル１の動作波形であり、（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みを示す図である。
【図７】本願のセンスアンプＳＡ１の回路図である。
【図８】本願のセンスアンプＳＡ２の回路図である。
【図９】本願のセンスアンプＳＡ１，ＳＡ２の動作波形であり、（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みを示す図である。
【図１０】本願のセンスアンプＳＡ３の回路図である。
【図１１】本願のセンスアンプＳＡ４の回路図である。
【図１２】本願のセンスアンプＳＡ３，ＳＡ４の動作波形であり、（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みを示す図である。
【図１３】ＶＤＤ２発生回路の回路図である。
【図１４】半導体記憶装置の全体図（ａ）、メモリブロック図（ｂ）である。
【図１５】サブワードドライバＳＷＤ１の回路図である。
【図１６】サブワードドライバＳＷＤ１を適用したメモリブロック図である。
【図１７】サブワードドライバＳＷＤ２の回路図である。
【図１８】サブワードドライバＳＷＤ２を適用したメモリブロック図である。
【図１９】本願のＳＲＡＭセル２の回路図である。
【図２０】本願におけるＳＲＡＭセル２の動作波形であり、（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みを示す図である。
【符号の説明】
【０１３５】
１    メモリブロック
２    メーンワードドライバ
３    Ｙデコーダ
４    コントロールブロック
１４、３４    制御ブロック
１１    メモリセルアレイ
１２、２２、３２    サブワードドライバ
１３    センスアンプ
Ｐ１、Ｐ２、Ｐ１２、Ｐ１３、Ｐ１５、Ｐ２１、Ｐ２３    ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ１２、Ｎ１３、Ｎ１４，Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４    ＮＭＯＳトランジスタ
Ｖ１、Ｖ２    記憶ノード
ＩＶ１１、ＩＶ１２    インバータ回路
ＮＲ１、ＮＲ１１、ＮＲ１２    ＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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