(57)【要約】【課題】高耐圧と低オン抵抗を維持しつつ出力容量をも低減することを可能にした半導体装置を提供する。【解決手段】ｐ−型活性層３は、厚さの大きい肉厚部分と厚さの小さい肉薄部分とを有する。肉厚部分において選択的に、表面からＳＯＩ絶縁層２に到達する深さに亘って、ｐ型ベース層４が形成されている。このｐ型ベース層４の表面部分には、ｎ＋型ソース層５が選択的に形成されている。肉薄部分において、ｐ型ベース層４と所定間隔を空けて選択的に、その表面からＳＯＩ絶縁層２に到達する深さに亘って、ｎ型ドレイン層６が形成されている。このｎ型ドレイン層６は、更にこれよりも高い不純物濃度を有するように形成されたコンタクト層１１が接合される。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面にＳＯＩ絶縁層が形成されたＳＯＩ半導体基板と、
第１の厚さを有する第１部分とこの第１の厚さよりも小さい第２の厚さを有する第２部分とを有するように前記ＳＯＩ絶縁層上に形成され第１の不純物濃度を有する第１導電型の第１半導体領域と、
前記第１半導体領域の前記第１部分に少なくとも隣接し、前記ＳＯＩ絶縁層の表面まで到達するように形成された、前記第１の不純物濃度より高い濃度を有する第１導電型の第２半導体領域と、
前記第１半導体領域の前記第２部分に少なくとも隣接し、前記第２半導体領域と所定距離を空けて、前記ＳＯＩ絶縁層の表面まで到達するように形成された第２導電型の第３半導体領域と、
前記第２半導体領域の表面部分に選択的に形成された第２導電型の第４半導体領域と、
前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域のそれぞれの表面上に亘って形成された絶縁膜と、
前記絶縁膜上に形成された制御電極と
を備えたことを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記第２半導体領域の側から前記第３半導体領域の側に向かうに従って徐々に厚さが大きくなるように形成された請求項１記載の半導体装置。
【請求項３】
前記絶縁膜の前記第３半導体領域側の端部は、前記制御電極の第３半導体領域側の端部よりも第３半導体領域側に存在する請求項１記載の半導体装置。
【請求項４】
前記第３半導体領域は、第２の不純物濃度を有し端子電極に接続されるコンタクト領域と、前記第２の不純物濃度より低い濃度を有し前記コンタクト領域及び前記第１半導体領域と接合する拡張領域とを備え、
前記制御電極は、前記第３半導体領域側の端部が、前記コンタクト領域の上部に位置することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３半導体領域は、第２の不純物濃度を有し端子電極に接続されるコンタクト領域と、前記第２の不純物濃度より低い濃度を有し前記コンタクト領域及び前記第１半導体領域と接合する拡張領域とを備え、
前記拡張領域と前記第１半導体領域との接合部が前記第２の厚さを有する前記第２部分に存在し、前記コンタクト領域は前記第２の厚さよりも大きい第３の厚さを有する第３部分を有することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置に関する。
【背景技術】
【０００２】
半導体素子の高集積化に伴い、出力段に用いられるＭＯＳＦＥＴ等の半導体素子には、高耐圧と低いオン抵抗とが要求される。これらの要求に応えるために、例えば特許文献１には、絶縁層を有する半導体基板（ＳＯＩ基板）を用いた素子が開示されている。
【０００３】
しかし、特許文献１も含めた従来技術においては、高耐圧と低オン抵抗を維持しつつ出力容量をも低減することは困難であった。
【特許文献１】特許第３２１７７５４号公報（段落００１３〜００１７、図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高耐圧と低オン抵抗を維持しつつ出力容量をも低減することを可能にした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一の態様に係る半導体装置は、表面にＳＯＩ絶縁層が形成されたＳＯＩ半導体基板と、第１の厚さを有する第１部分とこの第１の厚さよりも小さい第２の厚さを有する第２部分とを有するように前記ＳＯＩ絶縁層上に形成され第１の不純物濃度を有する第１導電型の第１半導体領域と、前記第１半導体領域の前記第１部分に少なくとも隣接し、前記ＳＯＩ絶縁層の表面まで到達するように形成された、前記第１の不純物濃度より高い濃度を有する第１導電型の第２半導体領域と、前記第１半導体領域の前記第２部分に少なくとも隣接し、前記第２半導体領域と所定距離を空けて、前記ＳＯＩ絶縁層の表面まで到達するように形成された第２導電型の第３半導体領域と、前記第２半導体領域の表面部分に選択的に形成された第２導電型の第４半導体領域と、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域のそれぞれの表面上に亘って形成された絶縁膜と、前記絶縁膜上に形成された制御電極とを備えたことを特徴とする。
【発明の効果】
【０００６】
この発明によれば、高耐圧と低オン抵抗を維持しつつ出力容量をも低減することを可能にした半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
（１）第１の実施の形態
図１に、本発明の第１の実施の形態による半導体素子としてのＭＯＳＦＥＴの断面構造を示す。このＭＯＳＦＥＴは、ＳＯＩ基板を用いて形成されており、半導体基板１の表面上にＳＯＩ絶縁層２を介して高抵抗のｐ−型活性層３が形成されている。ｐ−型活性層３は、ＳＯＩ絶縁層２の全体に亘って形成され、このｐ−型活性層３にイオン注入及び熱拡散処理がされることにより、後述する各層４、５、６及び１１が形成されるものである。
【０００８】
ｐ−型活性層３は、図１に示すように、厚さの大きい肉厚部分と厚さの小さい肉薄部分とを有するように形成される。肉薄部分は例えば０．６μｍ以下の厚さを有する。なお、肉厚部分と肉薄部分との間において、厚さが変化する遷移部分を設けることができる。遷移部分では、厚みを連続的に変化させてもよいし、不連続に例えば階段状に厚さが変化させてもよい。
【０００９】
このｐ−型活性層３の肉厚部分において選択的に、表面からＳＯＩ絶縁層２に到達する深さに亘って、ｐ型ベース層４が形成されている。ｐ型ベース層４は、ｐ−型活性層３より不純物濃度が高く、パンチスルー防止及び閾値電圧調整のために形成される。
【００１０】
このｐ型ベース層４の表面部分には、ｎ＋型ソース層５が選択的に形成されている。ｐ型ベース層４の表面及びｎ＋型ソース層５の表面に接続するように、ソース電極９が設けられている。
【００１１】
また、ｐ−型活性層３には、その肉薄部分において、ｐ型ベース層４と所定間隔、例えば０．５μｍ以下の間隔を空けて選択的に、その表面からＳＯＩ絶縁層２に到達する深さに亘って、ｎ型ドレイン層６（拡張領域）が形成されている。このｎ型ドレイン層６は、更にこれよりも高い不純物濃度を有するように形成されたコンタクト層１１が接合されており、このコンタクト層１１の表面上には、ドレイン電極１０が設けられている。
【００１２】
また、ｎ＋型ソース層５、ｐ型ベース層４、ｐ−型活性層３、ｎ型ドレイン層６及びコンタクト層１１の表面上には、ゲート絶縁膜７が形成され、このゲート絶縁膜７を介してゲート電極８が設けられている。ここでゲート絶縁膜７は、耐圧を高めるため、ｎ＋型ソース層５及びｐ型ベース層４の表面上において略一定の薄い膜厚を有し、ｐ−型活性層３の表面上からｎ型ドレイン層６に向かうに従って厚くなるように連続的に膜厚が変化している。また、ゲート電極８は、そのｎ型ドレイン層６側の端部がｎ型ドレイン層６の上部にあるように形成されている（図１中の距離ｘｎ−だけ、ｎ型ドレイン層６とゲート電極８が重複している）。本実施の形態による半導体素子によれば、ｎ型ドレイン層６がＳＯＩ絶縁層２に到達する深さまで形成されており、しかもｐ−型活性層３の肉薄部分に形成されるので、ｎ型ドレイン層６とｐ−型活性層３との間に形成されるｐｎ接合部の面積Ｓが縮小される。これにより、ドレイン／ソース間容量が減少し、出力容量を低減することが可能である。
【００１３】
また、ｐ−型活性層３の不純物濃度が低く高抵抗であることにより、ｎ型ドレイン層６とｐ−型活性層３との間に形成されるｐｎ接合部に生成される空乏層が大きく拡がることができるので、ｐｎ接合部における空乏層の距離が拡大され、さらにドレイン／ソース間容量を減少させることができる。
【００１４】
［比較例］
比較例として、本出願人が先に出願した特願２００３−１８７９９６（以下、先行出願１という）に記載されたＭＯＳＦＥＴの断面構造を図２６に示す。図１に示すＭＯＳＦＥＴと同一の構成要素については同一の符号が付されている。この先行出願１のＭＯＳＦＥＴは、ｐ−型活性層３を、ＳＯＩ絶縁層２の全体に亘って均一の厚さに形成するものである。この場合、ｐ−型活性層３とｎ型ドレイン層６との間のｐｎ接合の面積Ｓは、ｐ型ベース層４とｐ−型活性層３との間の接合の面積と大差なく大きなものとなる。このため、ＭＯＳＦＥＴの出力容量が大きくなってしまう。図２７に示すように、ＳＯＩ基板のｐ−型活性層３の厚さを全体的に小さくすると、面積Ｓは小さくなり、図２８に示すように、ドレイン−ソース間容量Ｃｄｓは小さくなり、これに従って出力容量も低下する。
【００１５】
しかし、ｐ−型活性層３の厚さが０．５μｍ以下となると、ｎ＋型ソース層５の底面がＳＯＩ絶縁層２に到達してｐ型ベース層４がｎ＋型ソース層５により分断されてしまう。この場合ｐ型ベース層４やｐ−型活性層３の電位が不安定となる。従って、ｐ−型活性層３の厚さの全体的な低減による出力容量の低減化には限界がある。電位の安定化のため、ｐ型ベース層４のｎ＋型ソース層５と重複しない領域を長くすることもできるが、この場合にはチャネル領域が短くなり、オン抵抗が増加するという問題が新たに発生する。このため、図２７の構成では、マージンを考慮してｐ−型活性層３の厚さは１．０〜１．４μｍに維持する必要があり、このため、出力容量も、０．９ｐＦ程度まで下げるのが限界であった。
【００１６】
これに対し、本実施の形態では、ｐ型ベース層４は、ｐ−型活性層３の肉厚部分に形成されるので、ｎ＋型ソース層５を、その底面がＳＯＩ絶縁層２の表面に到達しないように形成することができる。一方、ｎ型ドレイン層６はｐ−型活性層３の肉薄部分に形成されるので、ｐ−型活性層３とｎ型ドレイン層６との間の接合面積Ｓを小さくすることができる。図２のグラフは、ｎ型ドレイン層６の厚さと、ＭＯＳＦＥＴのドレイン−ソース間容量Ｃｄｓ又は出力容量との関係を示している。ｐ型ベース層４の厚さが１．０〜１．４μｍ程度である場合において、ｎ型ドレイン層６の厚さは、０近傍まで薄くすることができ、この場合、出力容量は０．６３ｐＦまで小さくすることができる。従って、比較例に比べ約３０％程度出力容量を低減させることができる。このため、本実施の形態によれば、高耐圧、及び低オン抵抗を維持しつつ、出力容量も低く保ち、しかもｐ型ベース層４やｐ−型活性層３の電位を安定に保つことができる。
【００１７】
次に、この実施の形態に係るＭＯＳＦＥＴの製造工程を、図３〜図６を参照して説明する。まず、図３に示すように、半導体基板１、ＳＯＩ絶縁膜２、ｐ−型活性層３からなるＳＯＩ基板を準備する。次に、図４に示すように、このｐ−型活性層３の表面を全体的に酸化させてシリコン酸化膜７’を形成した後、このシリコン酸化膜７’上にシリコン窒化膜１２を形成して、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化を行う。シリコン窒化膜１２が形成される部分とされない部分の境界部分が、いわゆるバーズピーク形状となり、シリコン窒化膜１２の下部が上述の肉薄部分となる。
【００１８】
次に、フォトリソグラフィ法を用いて、シリコン酸化膜７’の肉厚部分及び遷移部分を図５に示すようにエッチングする。更に図６に示すようにソース、ドレイン領域が形成される領域の酸化膜７’をエッチングしてゲート絶縁膜７を形成し、この上にゲート電極８をポリシリコン膜等により選択的に形成する。その後、ゲート絶縁膜７上に形成されるレジスト等をマスクとしてイオン注入を行って、各領域４〜６等を形成することにより、図１に示すＭＯＳＦＥＴが完成する。
【００１９】
（２）第２の実施の形態
次に、本発明の第２の実施の形態によるＭＯＳＦＥＴを図７を参照して説明する。この実施の形態は、ゲート絶縁膜７の厚さを全体に亘って均一に形成している点で、第１の実施の形態と異なっている。その他の点は第１の実施の形態と同様である。ゲート絶縁膜７は、第１の実施の形態と同様の方法で形成することもできるが、減圧ＣＶＤ法等によって形成することも可能である。
【００２０】
（３）第３の実施の形態
次に、本発明の第３の実施の形態によるＭＯＳＦＥＴを図８を参照して説明する。この実施の形態では、ゲート電極８が、ｎ型ドレイン層６を超えてコンタクト層１１の上にまで延引されている点（図１中の距離ｘｎ＋だけコンタクト層１１とゲート電極８が重複している）において、第１の実施の形態と異なっている。これにより、ゲート電極８にゲート電圧を印加してＭＯＳＦＥＴを導通させる際、耐圧を確保するために低不純物濃度とされているｎ型ドレイン層６のキャリア濃度が増加して、オン抵抗の低減が実現される。
【００２１】
（４）第４の実施の形態
次に、本発明の第４の実施の形態によるＭＯＳＦＥＴを図９を参照して説明する。この実施の形態は、第３の実施の形態と同様に、ゲート電極８が、ｎ型ドレイン層６を超えてコンタクト層１１の上にまで延引されているが、ゲート絶縁膜７が均一な厚さに形成されている点で、第３の実施の形態と異なっている。
【００２２】
（５）第５の実施の形態
次に、本発明の第５の実施の形態によるＭＯＳＦＥＴを図１０を参照して説明する。この実施の形態では、ゲート電極８が、ｎ型ドレイン層６を超えてコンタクト層１１の上にまで延引されている点において、第３、第４の実施の形態と同様であるが、ゲート絶縁膜７がゲート電極８よりも更に長くコンタクト層１１側へ延引されている点で異なっている。この実施の形態では、ゲート電極８とドレイン電極１０との間の沿面距離を長くすることができる。
【００２３】
（６）第６の実施の形態
次に本発明の第６の実施の形態によるＭＯＳＦＥＴを図１１を参照して説明する。この実施の形態では、ゲート絶縁膜７が全面に亘って均一の厚さに形成されている点で、第５の実施の形態と異なり、他は第５の実施の形態と同様である。
【００２４】
（７）第７の実施の形態
次に、本発明の第７の実施の形態によるＭＯＳＦＥＴを、図１２を参照して説明する。上記の第１〜第６の実施の形態では、ｎ型ドレイン層６、コンタクト層１１を全体としてｐ−型活性層３の肉薄部分に形成していた。これに対し、本実施の形態は、ｎ型ドレイン層６とｐ−型活性層３との間の接合の周辺のみを肉薄部分とし、その他の部分は肉厚部分に形成する点において、上記の実施の形態と異なっている。出力容量は、ｎ型ドレイン層６とｐ−型活性層３との間の接合の面積Ｓで決まるので、この部分を肉薄部分に形成すれば、出力容量の低減を実現することができるものである。コンタクト層１１は、肉厚部分に形成されるため、その厚みを上記実施の形態に比べ大きくすることができ、これにより不純物ドープの際のＳｉの固溶度限界を上記実施の形態に比べ高めることができる。加えて、ｎ型ドレイン層６とコンタクト層１１との間の接合面積も上記の実施の形態に比べ広くすることができる。上記の実施の形態に比べオン抵抗を低減することができる。
【００２５】
この第７の実施の形態に係るＭＯＳＦＥＴの製造工程の一例を、図１３〜図１６を参照して説明する。まず、図１３に示すＳＯＩ基板のｐ−型活性層３の表面を全体的に酸化させてシリコン酸化膜７’’を形成した後、第１の実施の形態の場合と同様に、シリコン窒化膜１２を形成後ＬＯＣＯＳ法によりＬＯＣＯＳ酸化を行う（図１４参照）。この実施の形態では、ｐ−型活性層３の肉薄部分がｐ−型活性層３とｎ型ドレイン層６との接合部分の周辺のみの領域に形成されるので、シリコン窒化膜１２もこの領域を除いた領域に広く形成される。次に、ＬＯＣＯＳ酸化によりバーズピーク形状に形成されたシリコン酸化膜７’’の膜厚部分を、フォトリソグラフィ法を用いてエッチングし、図１５に示すように、膜厚の部分を下に凸な表面を有するように成形する。そして、図１６に示すように、ｎ型ドレイン層６と距離ｘｎ−だけオーバラップするように、ゲート酸化膜８を形成し、その後、周知の方法でイオン注入を行って、各領域４〜６等を形成することにより、図１に示すＭＯＳＦＥＴが完成する。
【００２６】
この第７の実施の形態に係るＭＯＳＦＥＴの別の製造工程を、図１７〜２０を参照して説明する。この工程は、ＬＯＣＯＳ酸化によってｐ−型活性層３の肉薄部分を形成するのではなく、図１７に示すように、ｐ−型活性層３にトレンチを形成することにより、肉薄部分と肉厚部分とを形成する。その後、ｐ−型活性層３の全面に、トレンチの壁面も含めてシリコン酸化膜７’’を形成し、ゲート酸化膜７として残す部分のみを残してエッチングにより除去した後、ゲート酸化膜７上に選択的にゲート電極８を選択的に形成し、その後、肉薄部分にｐ−型活性層３とｎ型ドレイン層６との接合面が位置するよう、イオン注入を行って各層４，５，６，１１を形成することにより、図１２の構造のＭＯＳＦＥＴが完成する。
【００２７】
（８）第８の実施の形態
次に、本発明の第８の実施の形態によるＭＯＳＦＥＴを、図２０を参照して説明する。この実施の形態は、ゲート電極８がコンタクト層１１と重複する程度（重複距離ｘｎ＋）にまで延引されている点で、第７の実施の形態と異なっている。これにより、ゲート電極８にゲート電圧を印加してＭＯＳＦＥＴを導通させる際、耐圧を確保するために低不純物濃度とされているｎ型ドレイン層６のキャリア濃度が増加して、オン抵抗の低減が実現される。
【００２８】
（９）第９の実施の形態
次に、本発明の第９の実施の形態によるＭＯＳＦＥＴを、図２１を参照して説明する。この実施の形態では、ゲート絶縁膜７が均一な厚さを有するように形成されている点で、第７の実施の形態と異なっている。その他の点は第７の実施の形態と同様である。
【００２９】
（１０）第１０の実施の形態
次に、本発明の第１０の実施の形態によるＭＯＳＦＥＴを、図２２を参照して説明する。この実施の形態は、ゲート電極８がコンタクト層８と重複する程度にまで延引されている点で、第９の実施の形態と異なっている。これにより、ゲート電極８にゲート電圧を印加してＭＯＳＦＥＴを導通させる際、耐圧を確保するために低不純物濃度とされているｎ型ドレイン層６のキャリア濃度が増加して、オン抵抗の低減が実現される。
【００３０】
図２３は、ゲート絶縁膜７の厚さＧａｔｅＯｘ［μｍ］とゲート電圧Ｖｇｓ［Ｖ］をパラメータとして、出力容量とオン抵抗の積（ＣＲ積）を応答曲面法にて調べた結果を示すグラフである（ドレイン−ソース間電圧が４０Ｖの場合）。
【００３１】
ゲート絶縁膜に高電界を印加すると膜質の劣化（リーク電流の増大等）が起こることが知られている（Ｐｅｒｃｏｌａｔｉｏｎ  Ｍｏｄｅｌ（パーコレーションモデル）:Ｒ．Ｄｅｇｒａｖｅ他  ＩＥＥＥ  ＥＤ、  ＶＯ１４５、９０４（１９９８）、Ｔ．Ｔａｎｉｍｏｔｏ他  ＪＪＡＰ、Ｖｏｌ３６，１４３９（１９９７））。
【００３２】
出願人の実験では、ゲート絶縁膜の厚さ０．１μｍに対するパーコレーションモデルによる電界強度の限界は、６０Ｖ／０．１μｍと考えられた。また、過去の試作実績では、４０Ｖ／０．１μｍ(プレーナー構造)が限界であった。図２３のグラフでは、パーコレーションモデルによる電界強度限界６０Ｖ／０．１μｍの直線、実使用実績限界として４０Ｖ／０．１μｍの直線を並記している。
【００３３】
実使用実績限界以下であって、最小のＣＲ積が得られるパラメータの組み合わせを考えると、Ｖｇｓ＝１００Ｖ、ＧａｔｅＯｘ＝０．３μｍの領域において、最小のＣＲ積が得られることが分かる。従来、ＭＯＳＦＥＴにおいては、低電圧駆動、低オン抵抗が一般的に求められ、このため、ゲート絶縁膜は薄膜化し、閾値電圧は低下させることが目標とされていた。しかし、図２３によれば、従来よりゲート電圧Ｖｇｓを高くして、電界緩和のためにゲート絶縁膜の厚さＧａｔｅＯｘを厚くした方が良好な（小さい）ＣＲ積特性が得られることが分かる。
【００３４】
ゲート絶縁膜を更に厚膜化した状態（０．３μｍ以上）の応答曲面法での解析結果を図２４に示す。図２４より、ゲート電圧Ｖｇｓを高くするとＣＲ積の低減は確認できるが、膜厚が０．５μｍ以上になると、その低減の度合が小さくなる。
【００３５】
従って、ゲート絶縁膜厚さＧａｔｅＯｘが０．３μｍ〜０．５μｍ、ゲート電圧Ｖｇｓが１００Ｖ以上で前述の実使用限界４０Ｖ／０．１μｍ以下が最適領域である。
【００３６】
ドレイン−ソース間電圧Ｖｄｓが２０Ｖの場合においてＧａｔｅＯｘ［μｍ］とＶｇｓ［Ｖ］とをパラメータとしたＣＲ積の変化を応答曲面法にて調べた結果を、図２５に示す。この場合、ＧａｔｅＯｘ＝０．１μｍでＶｇｓ＝４０ＶではＣＲ積として２．０ｐＦΩが実現されているが、ＧａｔｅＯｘ＝０．３μｍでＶｇｓを実使用限界の１２０Ｖとすると、ＣＲ積は１．７ｐＦΩが得られ、およそ１５％の改善が得られる。この場合においても、ゲート絶縁膜厚さＧａｔｅＯｘが０．３μｍ〜０．５μｍ、ゲート電圧Ｖｇｓが１００Ｖ以上で実使用限界４０Ｖ／０．１μｍ以下が最適領域である。
【００３７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態ではｎチャネル型ＭＯＳＦＥＴを例にとって説明したが、本発明はｐ型ＭＯＳＦＥＴにも適用可能であることは勿論である。この場合、ゲート電圧Ｖｇｓの最適値は、−１００Ｖ以下、ゲート絶縁膜７の厚さＧａｔｅＯｘは０．３μｍ以上となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態による半導体素子としてのＭＯＳＦＥＴの断面構造を示す。
【図２】図１のｎ型ドレイン層６の厚さと、ＭＯＳＦＥＴのドレイン−ソース間容量Ｃｄｓ又は出力容量との関係を示すグラフである。
【図３】第１の実施の形態に係るＭＯＳＦＥＴの製造工程を示す。
【図４】第１の実施の形態に係るＭＯＳＦＥＴの製造工程を示す。
【図５】第１の実施の形態に係るＭＯＳＦＥＴの製造工程を示す。
【図６】第１の実施の形態に係るＭＯＳＦＥＴの製造工程を示す。
【図７】本発明の第２の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図８】本発明の第３の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図９】本発明の第４の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図１０】本発明の第５の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図１１】本発明の第６の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図１２】本発明の第７の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図１３】第７の実施の形態に係るＭＯＳＦＥＴの製造工程の一例を示す。
【図１４】第７の実施の形態に係るＭＯＳＦＥＴの製造工程の一例を示す。
【図１５】第７の実施の形態に係るＭＯＳＦＥＴの製造工程の一例を示す。
【図１６】第７の実施の形態に係るＭＯＳＦＥＴの製造工程の一例を示す。
【図１７】第７の実施の形態に係るＭＯＳＦＥＴの製造工程の別の例を示す。
【図１８】第７の実施の形態に係るＭＯＳＦＥＴの製造工程の別の例を示す。
【図１９】第７の実施の形態に係るＭＯＳＦＥＴの製造工程の別の例を示す。
【図２０】本発明の第８の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図２１】本発明の第９の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図２２】本発明の第１０の実施の形態によるＭＯＳＦＥＴの断面構造を示す。
【図２３】ゲート絶縁膜７の厚さＧａｔｅＯｘ［μｍ］とゲート電圧Ｖｇｓ［Ｖ］をパラメータとして、ＣＲ積を応答曲面法にて調べた結果を示すグラフである（ドレイン−ソース間電圧が４０Ｖの場合）。
【図２４】ゲート絶縁膜７の厚さＧａｔｅＯｘ［μｍ］とゲート電圧Ｖｇｓ［Ｖ］をパラメータとして、ＣＲ積を応答曲面法にて調べた結果を示すグラフである（ドレイン−ソース間電圧が４０Ｖの場合）。
【図２５】ゲート絶縁膜７の厚さＧａｔｅＯｘ［μｍ］とゲート電圧Ｖｇｓ［Ｖ］をパラメータとして、ＣＲ積を応答曲面法にて調べた結果を示すグラフである（ドレイン−ソース間電圧が２０Ｖの場合）
【図２６】本実施の形態に対する比較例としてのＭＯＳＦＥＴの断面構造を示す。
【図２７】本実施の形態に対する比較例としてのＭＯＳＦＥＴの断面構造を示す。
【図２８】図２６のｐ−型活性層３の厚さと、ＭＯＳＦＥＴのドレイン−ソース間容量Ｃｄｓ又は出力容量との関係を示すグラフである。
【符号の説明】
【００３９】
１…半導体基板、  ２…ＳＯＩ絶縁層、  ３…ｐ−型活性層、  ４…ｐ型ベース層、  ５…ｎ＋型ソース層、    ６…ｎ型ドレイン層、  ７…ゲート絶縁膜、  ８…ゲート電極、  ９…ソース電極、  １０…ドレイン電極、  １１…コンタクト層。
【図１】
2006245548.tif 000003
【図２】
2006245548.tif 000004
【図３】
2006245548.tif 000005
【図４】
2006245548.tif 000006
【図５】
2006245548.tif 000007
【図６】
2006245548.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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