(57)【要約】【課題】  層間絶縁膜に埋め込まれた導電プラグ上にキャパシタを形成する場合、その導電プラグ上にＰＺＴなどを成膜する際の成膜温度を抑える必要性がなく、且つ、ＰＺＴの製造時に生じる酸素の下部電極への内向拡散を抑制することを可能にしようとする。【解決手段】  層間絶縁膜１に埋め込まれた導電性プラグ２の頂面を含む領域にＳｉＯ2 、ＳｉＮ、Ａｌ2 Ｏ3 から選択されたアモルファスの第１層３Ａ、第１層３Ａ上に形成されたＴｉＡｌＮ或いはＴｉ／ＴｉＡｌＮからなる第２層３Ｂ、Ｉｒ或いはＩｒＯ2 からなる第３層３Ｃで構成された下部電極３と、下部電極３上に順に形成された誘電体層４及び上部電極５とを備える。【選択図】        図３
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【特許請求の範囲】
【請求項１】
絶縁層に埋め込まれた導電性プラグの頂面を含む領域にＳｉＯ2 、ＳｉＮ、Ａｌ2 Ｏ3 から選択されたアモルファスの第１層、及び、第１層上に形成されたＴｉＡｌＮ或いはＴｉ／ＴｉＡｌＮからなる第２層、及び、Ｉｒ或いはＩｒＯ2 からなる第３層で構成された下部電極と、
該下部電極上に順に形成された誘電体層及び上部電極と
を備えてなることを特徴とする半導体集積回路用キャパシタ。
【請求項２】
下部電極に於ける第１層がトンネル電流が流れる程度に薄膜化されて下地の導電プラグとオーミックコンタクトしてなること
を特徴とする請求項１記載の半導体集積回路用キャパシタ。
【請求項３】
下部電極に於ける第１層の層厚が１０ｎｍ以下であること
を特徴とする請求項１或いは請求項２記載の半導体集積回路用キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ｒａｎｄｏｍ  ａｃｃｅｓｓ
ｍｅｍｏｒｙ）のような半導体集積回路に用いて好適なキャパシタに関する。
【背景技術】
【０００２】
近年、電子デバイスの高集積化に伴って、その機能を回路構成のみで達成するのではなく、機能性薄膜など、材料自体の特性を利用してデバイスの機能を実現する事が有利になりつつある。
【０００３】
代表的な材料であるＰＮＺＴ（ＰｂＮｂx Ｚｒy Ｔｉ1 -x-yＯ3 ）或いはＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）は、材料自体の強誘電性を利用するＦＲＡＭへの利用について多くの検討がなされている。
【０００４】
ＦＲＡＭは、強誘電体材料の分極特性を利用する為、その分極量を確保する為に被堆積基板面に対して例えばＰＺＴの結晶方位（１１１）を確保することが重要となる。
【０００５】
メモリに用いるキャパシタの構造は、デバイスの高集積化に伴い、スタック型のキャパシタが不可欠となりつつあり、その場合、層間絶縁膜に埋め込まれたＷ（タングステン）などからなる導電プラグ上にキャパシタを形成するのであるが、その際、下部電極及び強誘電体が、プラグの結晶方位に影響され、所望の結晶方位を確保する事ができない。
【０００６】
例えば、ＰＺＴの場合、プラグ上で結晶方位（１１１) への優先配向性を確保する事ができない。また、ＰＺＴの形成時に生じる酸素の内向拡散を抑制し、且つ、ＰＺＴの結晶方位( １１１) へ優先的に配向させる事が難しい旨の問題があった。
【０００７】
そこで、従来、酸素の内向拡散を抑制する為、ＰＺＴの製造温度を抑制する事を余儀なくされ、ＰＺＴの結晶方位( １１１) への優先的な配向性は低下していた。
【０００８】
前記したところに起因し、ＦＲＡＭデバイスを動作させるのに必要なＰＺＴの分極量を確保する事が出来ない為、ＦＲＡＭデバイスの信頼性低下及び製造歩留まり低下を生じさせる旨の問題が起こっている。
【０００９】
ところで、強誘電体材料をスタック型キャパシタに用いる研究は、かなり以前から行なわれている（例えば特許文献１、特許文献２を参照。）。
【００１０】
例えば、特許文献１に開示された発明では、層間絶縁膜に形成したプラグ上にＴａＳｉＮ、ＨｆＳｉＮのいずれかを用いた第１層上にＰｔからなる第２層を形成したキャパシタ下部電極構造が開示されている。
【００１１】
この構造により、キャパシタ下部電極上に強誘電体を形成する際に生じる酸素の内向拡散を抑制し、プラグとキャパシタ下部電極の導電接続を可能にしている。然しながら、酸素の内向拡散制御による導電性確保を実現する事が可能であるが、結晶方位を（１１１）へ優先配向させる機能を持たない。
【００１２】
特許文献２に開示された発明に於いては、プラグ上にアモルファス合金からなる第１層とＴｉ、ＴｉＮからなる第２層とＩｒからなる第３層とを順次積層形成した構造が示されていて、この構造で、酸素の内向拡散と導電性と優先配向性を実現している。
【００１３】
特許文献２の発明では、酸素の内向拡散制御、導電性確保、結晶方位を（１１１) への優先配向確保を同時に達成している。然しながら、第２層が従来技術に依るＴｉ及びＴｉＮを用いている為に耐酸化性に乏しい。その結果として、プラグとキャパシタ電極間にコンタクト不良を発生する可能性がある。
【００１４】
このように、従来の技術では、スタック型のキャパシタセルに強誘電体材料を適用するにあたり、酸素の内向拡散制御、導電性確保、結晶方位制御を同時に達成する事は困難であった。
【特許文献１】特開平８−９７３８２号公報
【特許文献２】特開２００４−３１１８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明では、半導体集積回路に於いて、層間絶縁膜に埋め込まれた導電プラグ上にスタック型キャパシタを形成する場合、その導電プラグ上にＰＺＴなどを成膜する際の成膜温度を抑える必要性がなく、且つ、ＰＺＴの製造時に生じる酸素の下部電極への内向拡散を抑制することを可能にしようとする。
【課題を解決するための手段】
【００１６】
本発明に依る半導体集積回路用キャパシタに於いては、絶縁層に埋め込まれた導電性プラグの頂面を含む領域にＳｉＯ2 、ＳｉＮ、Ａｌ2 Ｏ3 から選択されたアモルファスの第１層、及び、第１層上に形成されたＴｉＡｌＮ或いはＴｉ／ＴｉＡｌＮからなる第２層、及び、Ｉｒ或いはＩｒＯ2 からなる第３層で構成された下部電極と、該下部電極上に順に形成された誘電体層及び上部電極とを備えてなることを特徴とする。
【発明の効果】
【００１７】
前記手段を採ることに依り、キャパシタ下部電極が下地の導電プラグと接する第１層には、アモルファスであるＳｉＯ2 、ＳｉＮ、Ａｌ2 Ｏ3 から選択される何れかの材料を用いることで、導電プラグの結晶方位に影響されることなく第２層、第３層を形成する事ができる。
【００１８】
第２層にＴｉＡｌＮ層或いはＴｉＡｌＮ／Ｔｉ層を用いた場合、キャパシタ誘電体である強誘電体の形成時に生じる酸素の内向拡散を抑制し、また、自己配向性が強い為、前記アモルファス層上にて (１１１) 優先配向性を実現することができる。
【００１９】
第１層がアモルファスの絶縁層であっても、その厚さを１０ｎｍ以下にする事により、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルや直接トンネルに依るトンネル伝導で導電性を確保する事ができる。
【００２０】
従って、従来の技術では不可能であった強誘電体の高温成膜、Ｉｒの優先配向性に伴うＰＺＴ（１１１) 優先配向の確保、酸素の内向拡散抑止を同時に満たす事が出来、ＦＲＡＭに用いて好適なスタック型のキャパシタを容易に実現することができる。
【発明を実施するための最良の形態】
【００２１】
本発明に於ける半導体集積回路用キャパシタは、スタック型のキャパシタ構造が前提となっていて、特に、その下部電極構造が要点になっている。即ち、キャパシタの下部電極として、ＳｉＯ2 、ＳｉＮ、Ａｌ2 Ｏ3 から選択されたアモルファスの第１層と、ＴｉＡｌＮ単層、若しくは、ＴｉＡｌＮ／Ｔｉからなる積層膜からなる第２層と、Ｉｒ又はＩｒＯ2 から少なくとも１つ選択された第３層とを順次積層した構造になっている。
【００２２】
第１層は、下地の導電プラグの結晶方位がキャパシタに於ける誘電体の結晶方位に影響を及ぼすことを防ぐ為、アモルファスの絶縁層で形成されるのであるが、その導電性を確保する為、トンネル伝導が可能である層厚にする。
【００２３】
前記の構成に依り、導電プラグの結晶方位の如何に拘わらず第２層ならびに第3 層の結晶方位を制御する事ができる。
【００２４】
一般的にキャパシタ誘電体は、被堆積基板の結晶方位の影響を受けてしまうので、キャパシタ誘電体に結晶方位の優先配向性を確保する為には、キャパシタ誘電体の下地に於ける結晶方位を制御しなければならない。ＰＺＴの場合、( １１１) 方位へ優先配向させるのでキャパシタ下部電極は（１１１) 方位へ優先配向したものが必要となる。
【００２５】
図１は、Ｓｉを下側、Ｉｒを上側としてＩｒ／ＴｉＡｌＮ／Ｓｉ基板とＩｒ／ＴｉＡｌＮ／Ａｌ2 Ｏ3 ／Ｓｉ基板のＸＲＤ（Ｘ線解析）パターンを示す線図である。
【００２６】
Ｉｒ／ＴｉＡｌＮ／Ｓｉ基板は、従来の技術で多用されている構造であり、Ｉｒ／ＴｉＡｌＮ／Ａｌ2 Ｏ3 ／Ｓｉ基板は、本発明に依る構造である。
【００２７】
上記構造に於けるＳｉ基板は、導電プラグが存在することを想定している。Ｉｒ／ＴｉＡｌＮ／Ａｌ2 Ｏ3 ／Ｓｉ基板は、ＦＲＡＭのキャパシタに必要とされてきたＩｒ／ＴｉＡｌＮ／Ｓｉ基板と同等のピーク強度及び半値幅を得られていることが看取できる。
【００２８】
この結果から、下部電極の第１層に上記アモルファス層を用いた場合であっても、従来技術と同等の結晶配向性を得る事が可能である。
【００２９】
図２は下部電極の第１層にアモルファス層を用いた場合に於ける導電性について評価した結果を説明する線図であり、（ａ）はアニール前、（ｂ）はアニール後の特性を表している。
【００３０】
これ等の図では、Ｉｒ／ＴｉＡｌＮ／Ａｌ2 Ｏ3 ／Ｓｉ基板に於けるＡｌ2 Ｏ3 の膜厚をパラメータとして導電性を評価している。Ａｌ2 Ｏ3 の膜厚が２０ｎｍまでは、測定電圧域に於いて線形性を示している。尚、膜厚が２０ｎｍを越えた場合は非線形性となる。
【００３１】
第２層、即ち、ＴｉＡｌＮ層は、キャパシタ誘電体である強誘電体の形成時に生じる酸素の内向拡散を抑制することができる。
【００３２】
第２図（ｂ）はアニール後の導電性を示し、図２（ａ）について説明した試料にアニール処理を行い、導電性を調査して知得したデータである。この場合のアニール条件は、ＦＡ（ファーネス  アニール）、５５０℃、１気圧、１時間である。図からすると、Ａｌ2 Ｏ3 の膜厚が１０ｎｍ以下では線形性を示し、２０ｎｍ以上では非線形となっていることが判る。
【００３３】
図１及び図２から、本発明に依るＩｒ／ＴｉＡｌＮ／Ａｌ2 Ｏ3 構造を用いることに依り、キャパシタ下部電極の( １１１) 優先配向性を確保され、しかも、充分な導電性が得られる事が理解できよう。尚、ＴｉＡｌＮは、Ｔｉと比較して自己配向性が強い為、アモルファス層である第１層上に堆積しても（１１１) 優先配向性を実現することができるのである。
【実施例１】
【００３４】
図３は本発明に依るキャパシタの要部切断側面図であり、１は層間絶縁膜、２は層間絶縁膜１に埋め込まれた導電プラグ、３は下部電極、３Ａは下部電極の第１層、３Ｂは下部電極の第２層、３Ｃは下部電極の第３層、４はＰＺＴからなる強誘電体層、５はＩｒＯ2 からなる上部電極層をそれぞれ示している。
【００３５】
図３について説明したキャパシタを製造する場合の工程順序について説明する。
（１）  層間絶縁膜１の所要箇所にビアホールを形成し、次いで、該ビアホールが充分に      埋まる程度に例えばＷ層を形成し、次いで、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈ      ａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を適用することに依り、層間絶縁膜１が表      出されるまでＷ層の研磨を行って導電性プラグ２を形成する。
（２）  導電性プラグ２の頂面が表出されている層間絶縁膜１の表面にキャパシタに於け      る下部電極を構成するＳｉＯ2 からなる第１層３Ａを形成する。ＳｉＯ2 膜を形成      するには、公知の技法を適用して良く、例えば、ＣＶＤ法、スパッタリング法、真      空蒸着法、ゾルゲル法など何れを採用しても良い。要は、膜厚制御が可能なことで      ある。尚、このＳｉＯ2 膜はＡｌ2 Ｏ3 膜やＳｉＮ膜に代替して良い。
（３）  第１層３Ａ上にＴｉＡｌＮからなる第２層３Ｂを形成する。ＴｉＡｌＮからなる      第２層３Ｂは、Ｔｉ膜とＴｉＡｌＮ膜を順に積層形成した積層膜に代替することが      できる。
（４）  第２層３Ｂ上にＩｒからなる第３層３Ｃを形成する。尚、このＩｒ膜はＩｒＯ2       膜に代替して良い。第２層３Ｂ及び第３層３Ｃを製造するには、第１層３Ａの製造      と同様、公知の技法を適宜に採用して良い。
（５）  第３層３Ｃ上にＰＺＴからなる強誘電体層４を形成する。
（６）  強誘電体層４上にＩｒＯ2 からなる上部電極層５を形成する。
（７）  リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用      することに依り、上部電極層５から下部電極３の第１層３Ａまでをキャパシタ・パ      ターンにエッチングしてキャパシタを完成する。尚、ドライエッチングを行う際、      エッチング対象物の材質に応じてエッチングガスを適宜変更するものとする。
【００３６】
図４は上記説明した実施例１に若干の改変を加えた例を説明するキャパシタの要部切断側面図であり、図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３７】
この改変例では、下部電極３に於ける第１層３Ａ、第２層３Ｂ、第３層３Ｃを形成した後、即ち、実施例１に於ける工程（４）が終了した後、第３層３Ｃ、第２層３Ｂ、第１層３Ａをキャパシタ・パターンに一括エッチングしてから、ＰＺＴからなる強誘電体層４及びＩｒＯ2 からなる上部電極層５を形成するものである。
【実施例２】
【００３８】
図５は本発明に依るキャパシタを用いた半導体集積回路を表す要部切断側面図であり、２０はＭＯＳトランジスタが作り込まれた半導体基板、２１は第１の層間絶縁膜、２２は第１の層間絶縁膜２１に埋め込まれたＷからなる第１の導電プラグ、２３は３層構造の下部電極、２４はＰＺＴからなる強誘電体層、２５は上部電極、２６は第２の層間絶縁膜、２７は第２の導電プラグ、２８はワード線、２９は第３の層間絶縁膜、３０は第３の導電プラグ、３１はビット線をそれぞれ示している。
【００３９】
図５について説明した半導体集積回路を製造する場合の工程順序について説明する。
（１）  公知の技法でＭＯＳトランジスタなどを作り込んだ半導体基板２０上に第１層間      絶縁膜２１を形成する。
（２）  実施例１のプロセスと同じプロセスを適用し、第１層間絶縁膜２１にＷからなる      導電プラグ２２、３層構造の下部電極２３、強誘電体層２４、上部電極２５を形成      する。尚、下部電極２３はＳｉＯ2 からなる第１層、ＴｉＡｌＮからなる第２層、      Ｉｒからなる第３層で構成されていることは謂うまでもない。
（３）  全面に第２層間絶縁膜２６を形成し、次いで、第２層間絶縁膜２６の所要箇所に      ビアホールを形成してＷなどを埋め込んでから表面をＣＭＰ法を適用して研磨する      ことで第２層目導電プラグ２７を形成する。
（４）  ワード線２９を形成する。
（５）  全面に第３層間絶縁膜２９を形成し、次いで、前記工程（３）と同様にして第３      層目導電プラグ３０を形成する。
（６）  表面にビット線３１を形成して完成する。
【００４０】
上記何れの工程でも留意すべきは、キャパシタ下部電極に於ける第１層は絶縁体であることから、導電性を持たせる為には、その実膜厚を１０ｎｍ以下にすることが必要であって、このような第１層を作製するのに適用する方法は、１０ｎｍ以下の膜厚制御が可能であれば、公知の種々な方法を採用して良い。
【図面の簡単な説明】
【００４１】
【図１】Ｘ回折に依る結晶性（１１１）強度を表す線図である。
【図２】Ｉｒ／ＴｉＡｌＮ／ＡＬＯのアニール前の導電性（ａ）とアニール後の導電性（ｂ）を表す線図である。
【図３】本発明に依るキャパシタを表す要部切断側面図である。
【図４】本発明に依るキャパシタを表す要部切断側面図である。
【図５】本発明のキャパシタを用いた半導体集積回路を表す要部切断側面図である。
【符号の説明】
【００４２】
１  層間絶縁膜
２  導電プラグ
３  下部電極
３Ａ  第１層
３Ｂ  第２層
３Ｃ  第３層
４  強誘電体層
５  上部電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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