(57)【要約】【課題】  オン抵抗の低いスーパージャンクション構造を有する半導体素子及びその製造方法を提供する。【解決手段】  ｐ型ベース層３は、ｐ型ピラー層となるｐ型エピタキシャル層上の素子部全面に拡散により形成させ、その後トレンチ５’の形成時に分断されてｐ型ピラー層２の上に残った層として形成されるため、横方向に殆ど拡散されない。このため、ｐ型ベース層３の横方向の不純物プロファイルは平坦である。【選択図】  図１
2006269720.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に断面短冊状の第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記半導体基板の表面に沿った第１の方向に交互に形成してなるピラー層と、
前記半導体基板に電気的に接続された第１の主電極と、
前記第１半導体ピラー層または前記第２半導体ピラー層のうち一方の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に拡散形成された第１導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層とに接合するように形成された第２の主電極と、
前記半導体拡散層と前記第１半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第１半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極と
を備え、
前記半導体ベース層は、少なくとも前記第１の方向の不純物プロファイルが平坦である
ことを特徴とする半導体素子。
【請求項２】
前記半導体ベース層は、前記第２半導体ピラー層と側面が一致するように形成されている請求項１記載の半導体素子。
【請求項３】
前記制御電極は、前記絶縁膜を介して前記半導体ベース層の側面に沿って形成され、前記半導体拡散層と前記第１半導体ピラー層との間に縦方向にチャネルを形成する請求項１記載の半導体素子。
【請求項４】
前記第１半導体ピラー層と前記第２半導体ピラー層とが交互に形成される領域の外周を更に囲う第１導電型の第３半導体ピラー層を備えたことを特徴とする請求項１記載の半導体素子。
【請求項５】
第１導電型の半導体ピラー層と第２導電型の半導体ピラー層とを第１導電型の半導体基板の表面に沿った第１の方向に交互に形成してなるピラー層を有する半導体素子を製造する方法において、
前記第１導電型の半導体基板上に前記ピラー層となるエピタキシャル層を成長させる工程と、
前記エピタキシャル層の上に第２導電型の半導体ベース層を素子部全面に拡散により形成する工程と、
前記半導体ベース層を貫通して少なくとも前記エピタキシャル層の底部に達するトレンチを形成する工程と、
前記トレンチに前記エピタキシャル層とは反対の導電型の半導体層を堆積して前記ピラー層を形成する工程と、
前記トレンチにより分断された前記半導体ベース層に半導体素子を形成する拡散領域、絶縁膜及び電極を形成する工程と
を備えたことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳しくは、スーパージャンクション構造と呼ばれる構造を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の電力用半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の電力用半導体素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれる縦長短冊状のｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている（例えば、特許文献１参照）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００４】
このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗／耐圧トレードオフを実現することが可能であるが、このトレードオフを改善する、つまり、オン抵抗を低減するためにはスーパージャンクション構造の横方向周期（ピッチ）を狭くする必要がある。幅が狭くなることにより、非導通時においてｐｎ接合が空乏化し易くなり、その分ピラー層の不純物濃度を高くすることができるからである。この場合、スーパージャンクション構造だけでなく、その上に形成されるＭＯＳＦＥＴのゲート構造の横方向周期（セルピッチ）もこれに追従させて狭くする必要がある。ＭＯＳＦＥＴゲート構造のセルピッチ微細化のためには、短チャネル化が不可欠である。短チャネル化は、ｐ型ベース層の接合深さを浅くすることで可能である。しかし、ｐ型ベース層接合深さを浅くすると、素子領域終端部でのｐ型ベース層の曲率が大きくなり、その部分で電界集中が起きて耐圧が低下し、素子破壊が生じ得る。このため、耐圧を保持しながらセルピッチを縮めるには、ｐ型ベース層の横方向拡散を抑えながら、縦方向（深さ方向）の拡散を実現する必要がある。しかし、そのような深いｐ型ベース層が形成できるにしても、その拡散工程により、その下部のｐｎピラー層の不純物も拡散されてしまう。これにより、スーパージャンクション構造の実効的な不純物濃度が低下し、オン抵抗の増加を招く。この増加分を補完するために不純物濃度を上げると、プロセスによる不純物ドープ量のバラツキが大きくなり、耐圧のバラツキが大きくなってしまう。
【特許文献１】特開２００３−２７３３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、オン抵抗の低いスーパージャンクション構造を有する半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一の態様に係る電力用半導体素子は、第１導電型の半導体基板と、前記半導体基板上に断面短冊状の第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記半導体基板の表面に沿った第１の方向に交互に形成してなるピラー層と、前記半導体基板に電気的に接続された第１の主電極と、前記第１半導体ピラー層または前記第２半導体ピラー層のうち一方の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に拡散形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層とに接合するように形成された第２の主電極と、前記半導体拡散層と前記第１半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第１半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極とを備え、前記半導体ベース層は、少なくとも前記第１の方向の不純物プロファイルが平坦であることを特徴とする。
【０００７】
この発明の一の態様に係る電力用半導体素子の製造方法は、第１導電型の半導体ピラー層と第２導電型の半導体ピラー層とを第１導電型の半導体基板の表面に沿った第１の方向に交互に形成してなるピラー層を有する半導体素子を製造する方法において、前記第１導電型の半導体基板上に前記ピラー層となるエピタキシャル層を成長させる工程と、前記エピタキシャル層の上に第２導電型の半導体ベース層を素子部全面に拡散により形成する工程と、前記半導体ベース層を貫通して少なくとも前記エピタキシャル層の底部に達するトレンチを形成する工程と、前記トレンチに前記エピタキシャル層とは反対の導電型の半導体層を堆積して前記ピラー層を形成する工程と、前記トレンチにより分断された前記半導体ベース層に半導体素子を形成する拡散領域、絶縁膜及び電極を形成する工程とを備えたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、オン抵抗の低いスーパージャンクション構造を有する半導体素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００１０】
（第１の実施形態）  図１は本発明の第１の実施の形態に係わる縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。このパワーＭＯＳＦＥＴでは、ドレイン層として機能するｎ＋型基板１上に、スーパージャンクション構造を形成する断面短冊状のｎ型ピラー層５とｐ型ピラー層２が、ｎ＋型基板１の表面に沿った横方向（第１の方向）に交互に形成されている。ｎ＋型基板１の下にはドレイン電極６が形成されている。またｐ型ピラー層２の表面には、両側をｎ型ピラー層５で分断される形で複数のｐ型ベース層３が形成され、この分断されたｐ型ベース層３の各々の表面には、ｎ型ソース層４が選択的に且つストライプ形状に、ｎ型ピラー層５とその上面が略一致するように形成されている。
【００１１】
また、ｎ型ソース拡散層４、ｐ型ベース層３及びｎ型ピラー層５の上には、ゲート絶縁膜８を介してゲート電極９がストライプ形状に形成されている。すなわち、このゲート電極９は、ｎ型ソース拡散層４とｎ型ピラー層５との間に横方向にチャネルを形成する所謂プレナーゲート構造として形成されている。また、ゲート絶縁膜８及びゲート電極９は、図１に示すように、１つのｎ型ピラー層５を挟んで隣接する２つのｐ型ベース層３に共通に形成することができる。また、ゲート絶縁膜８は、例えば膜厚約０．１μｍのＳｉ酸化膜を用いることができる。
【００１２】
ｐ型ベース層３及びｎ型ソース拡散層４上には、各ＭＯＳＦＥＴに共通のソース電極７が接続されている。ソース電極７は、ゲート絶縁膜８等により、ゲート電極９と絶縁されている。
【００１３】
図１に示した構造は、図２〜図９に示すような工程により形成することが可能である。すなわち、図２に示すように、ｎ＋型基板１上にｐ型ピラー層２となるｐ型エピタキシャル層２’をエピタキシャル成長させる。続いて、図３に示すように、ｐ型エピタキシャル層２’表面全体にｐ型ベース層３を熱ＣＶＤ法等により形成する。この時点では、スーパージャンクション構造は形成されていないので、深いｐ型ベース層３の形成のために、高温で長時間の熱工程を実行しても問題は無い。このため、深いｐ型ベース層３を形成することができる。続いて、図４に示すように、ｐ型ベース層３及びｐ型エピタキシャル層２’を貫通してｎ＋型基板１に達する複数のトレンチ５’を形成する。その後、図５に示すように、トレンチ５’の中をｎ型ピラー層５となるｎ型半導体層で結晶成長により埋め込む。その後、このｎ型ピラー層５の上部にゲート絶縁膜８を介してゲート電極９を形成し（図６）、続いてｐ型ベース層３中に選択的にｎ型ソース層４をストライプ状に形成する（図７）。そして、ソース電極７、ドレイン電極６の順に形成して（図８、図９）、スーパージャンクション構造を有するＭＯＳＦＥＴを実現することが可能である。
【００１４】
このような工程によれば、ｎ型ピラー層５を形成した後、つまり、スーパージャンクション構造を形成した後、熱工程としてはゲート酸化膜８の形成工程と、ｎ型ソース層４の拡散工程しか実行されない。そして、これらの工程は、ｐ型ベース層３の工程に比べれば、低温で短時間である。このため、これらの工程によって、スーパージャンクション構造における不純物は殆ど拡散されない。このため、上記の工程によれば、熱工程によるスーパージャンクション構造の実効的な不純物濃度の低下が抑えられ、オン抵抗の増加を抑制したパワーＭＯＳＦＥＴを得ることができる。またこの工程では、ｐ型ベース層３は、ｐ型エピタキシャル層２’上の素子部全面に拡散により形成され、その後トレンチ５’の形成時に分断されてｐ型ピラー層２の上に残った層として形成されるため、横方向に殆ど拡散されない。このため、ｐ型ベース層３の横方向の不純物プロファイルは平坦であると共に、ｐ型ベース層３の幅とｐ型ピラー層２の幅は等しく、両者の側面は略一致している。このため、この工程によれば、ＭＯＳＦＥＴを短ゲート化して、ＭＯＳＦＥＴのセルピッチを容易に狭くすることが可能である。
【００１５】
（第２の実施形態）  図１０は、本発明の第２の実施の形態に係わる縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態では、ＭＯＳＦＥＴのゲート電極９がいわゆるトレンチゲート構造となっている点において、プレナーゲート構造である第１の実施の形態と異なっている。すなわち、ゲート電極９は、ｐ型ベース層３の側面に沿ってゲート絶縁膜８を介して縦方向を長手方向として形成され、縦方向にチャネルを形成する構造とされている。
【００１６】
第１の実施の形態のようなプレナーゲート構造の場合、ｐ型ベース層３とゲート電極９との位置合わせズレが生じると、その分チャネル長がばらつく可能性がある。図２のトレンチゲート構造の場合、チャネル長はｐ型ベース層３の拡散深さにより決定されるので、位置合わせズレの影響はなくなり、チャネル長のバラツキを少なくすることができる。なお、図１１に示すようにｎ型ピラー層５の横方向の幅よりもゲート電極９の横方向の幅を大きくすることで、ｎ型ソース層４とｎ型ピラー層５との間に、ｐ型ベース層３に縦方向に伸びるチャネルを確実に形成することが可能となる。
【００１７】
（第３の実施形態）  図１２は、本発明の第３の実施の形態に係わる縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態は、トレンチゲート構造を備えたＭＯＳＦＥＴを形成する点で第２の実施の形態と同一である。ただし、一つのｎ型ピラー層５に対して、二つのゲート電極９が形成されている点において、第２の実施の形態と異なっている。
【００１８】
このトレンチゲート構造は、例えばｎ型ピラー層５の埋め込み形成後、このｎ型ピラー層５上に形成すべきゲート電極９の数に対応する２つのトレンチを形成し、そのトレンチにそれぞれゲート絶縁膜８、ゲート電極９を埋め込み形成することにより形成され得る。このように、複数のゲート電極９毎にトレンチを形成する場合、全体に亘ってトレンチを形成するよりもトレンチ幅を狭くすることができ、容易にトレンチ５’内に絶縁膜等を埋め込むことが可能となり、工程時間を短縮することができる。なお、図１３に示すように２つのゲート電極９が下向きのコの字形状の電極として一体的に形成され、これによりｎ型ピラー層５がこの一体的なゲート電極により覆われるような形式としてもよい。これにより、ゲート電極９周辺の電界が緩和され、ゲート絶縁膜８への電気的ストレスが緩和されると共に、ゲート電極９の表面積が大きいため、ゲート引出抵抗を小さくすることが可能となる。なお、１つのｎ型ピラー層５上に形成されるゲート電極９の本数は、２本に限らず、図１４に示すように、３本、又はそれ以上としてもよい。
【００１９】
（第４の実施形態）  図１５は、本発明の第４の実施の形態に係わる縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。上記の第１乃至第３の実施の形態の構造は、ｐ型エピタキシャル層にトレンチを形成し、ここにｎ型ピラー層５を埋め込んでｐｎピラー層を形成するものであった。
【００２０】
一方この実施の形態の構造は、ｎ型エピタキシャル層にトレンチを形成し、ここにｐ型ピラー層２を埋め込んでｐｎピラー層を形成する点で、上記の実施の形態と異なっている。すなわち、ｎ＋型基板１上にｎ型エピタキシャル層を形成し、この上に更にｐ型ベース層３を形成し、このｐ型ベース層３及びｎ型エピタキシャル層を貫通するようにトレンチを形成する。このトレンチ内にｐ型半導体層を埋め込んで、ｐ型ピラー層２を形成する。その後、ＭＯＳＦＥＴのゲート構造を形成する。このようなｐｎピラー層の構造及び工程によっても、ｐ型ベース層３は十分深く形成することができ、しかも不純物プロファイルが横方向において均一なものとすることができ、ｐｎピラー層の不純物拡散によるオン抵抗の増加が抑制できる。ただしこの実施の形態の場合、ｎ型ピラー層５が、ｐ型ベース層３の下部に存在するので、ＭＯＳＦＥＴのゲート構造としては、プレナーゲート構造ではなく、トレンチゲート構造が採用される。この図１５に示すトレンチゲート構造の場合、ｐ型ベース層３がゲート絶縁膜８及びゲート電極９により分断される分、ｐ型ベース層３とソース電極と７とをコンタクトさせる面積が小さくなる。従って、コンタクト抵抗の低減のため、ソース電極７とｐ型ベース層３との間にｐ＋型コンタクト層１０を設けるのが好ましい。
【００２１】
（第５の実施形態）  図１６は、本発明の第５の実施の形態に係わる縦型パワーＭＯＳＦＥＴの構成を模式的に示す上面図である。図１６に示すように、素子領域（ｐ型ベース層３が形成されている）、及び終端領域においてｐ型ピラー層２とｎ型ピラー層５とが交互にストライプ状に形成され、その外周はｎ型ピラー層５で取り囲まれている。このような平面パターンとすることで安定したパワーＭＯＳＦＥＴの動作が実現する。スーパージャンクション構造のＭＯＳＦＥＴに電圧が印加されると、ｐ／ｎピラー層の全ての接合面から空乏層が拡がる。終端領域、すなわちｐ型ベース層３の外側であっても、ｐ型ピラー層２はつながっているため、空乏層は終端領域にも広がる。このため、ｐ型ピラー層２の外周部がダイシングラインに接していると、その部分にも電圧が印加されて、リークの原因となってしまう。そこで、図１６に示すようにダイシングラインにｐ型ピラー層２が到達しないよう、ｎ型ピラー層５でストライプ状の部分を取り囲むことで、ダイシングラインと分離することが可能となる。
【００２２】
ｎ型ピラー層５は、ｐ型エピタキシャル層に形成されたトレンチに、ｎ型半導体層を埋め込むことにより形成する。上記のストライプ形状部分の外周を取り囲むｎ型ピラー層５と、ストライプ形状部分のｎ型ピラー層５とは、一度にトレンチを形成し、そのトレンチに埋め込み結晶成長を行うことで同時に形成することができる。ただし、外周を取り囲むｎ型ピラー層５と、ストライプ形状部分のｎ型ピラー層５とを同時に埋め込み形成する場合、トレンチ幅を同程度にする必要がある。しかし、トレンチ幅が同程度の場合、ダイシングラインも含めた外周部分全てをｎピラー層５とするのは、困難である。このため、この実施の形態では、ストライプ形状部分の外周を取り囲むｎ型ピラー層５の更に外周にｐ型層１１を形成している。これにより、ｎ型ピラー層５の幅が外周部とストライプ形状部分で同程度だとしても、空乏層が外側に伸びることはない。
【００２３】
また、図１７に示すように外周部のｎ型ピラー層５はストライプ形状部分のｎ型ピラー層５とは別工程で埋め込み形成することにより、外周部のｎ型ピラー層５の幅をストライプ形状部分のｎ型ピラー層５の幅よりも広くすることも可能である。また、図１８に示すようにｐ型層１０の更に外側にｎ型層１２及びｐ型層１１を形成することで、空乏層の伸びを一層確実に止めることが可能となる。ｎ型層１２、ｐ型層１１の繰り返し数を複数回にすることも可能である。なお、図１６乃至１８の構造においては、ＭＯＳＦＥＴのゲート構造は、プレナーゲート構造、トレンチゲート構造のいずれでも採用が可能である。
【００２４】
（第６の実施形態）  図１９は、本発明の第６の実施の形態に係わる縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態のパワーＭＯＳＦＥＴは、図１９に示すように、素子領域のみでなく終端領域にもｐ型ピラー層２、ｎ型ピラー層５によるｐｎピラー層が形成されている。加えて、この終端領域のｐｎピラー層の表面にｐ型リサーフ層１３が形成されている。ＭＯＳＦＥＴに電圧が印加されると、このｐ型リサーフ層１３により横方向に空乏層が伸びるため、ｐ型ベース層３端部の電界集中が緩和され、高耐圧のＭＯＳＦＥＴが実現される。
【００２５】
この第６の実施の形態の変形例を図２０に示す。この変形例では、最外部のｐ型ベース層１４は、その表面にｎ型ソース層４が形成されておらず、ガードリング層として用いられている。高電圧が印加されてアバランシェ降伏が起きると、ホールによる電流がｐ型ベース層に流れ込む。この時、最外部のｐ型ベース層１４の表面にｎ型ソース層４が形成されていると、寄生バイポーラトランジスタが動作して電流集中が起き易くなる。そこで、図１０に示すように最外部のｐ型ベース層１４表面にｎソース層を形成しないことで寄生バイポーラトランジスタを無くし、速やかにホールを排出することで、高アバランシェ耐量を実現することができる。
【００２６】
また、図１９、図２０のようなｐ型リサーフ層１３を形成する代わりに、図２１に示すように、ｐｎピラー層の上に絶縁膜１５を介してフィールドプレート電極１６を形成した終端構造でも高耐圧が得られ、実施可能である。フィールドプレート電極１６を用いた終端構造は、ｐ型リサーフ層１３を用いた終端構造に比べて、熱工程が少なく、ｐｎピラー層の不純物濃度の低下を抑えることができる。
【００２７】
以上、本発明を第１乃至第６の実施形態によりを説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また例えば、ＭＯＳＦＥＴのゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００２８】
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとショットキーバリアダイオードとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。
【００２９】
その他、次のような置換、改変、追加等が可能である。
（１）第１導電型の半導体基板と、前記半導体基板上に断面短冊状の第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記半導体基板の表面に沿った第１の方向に交互に形成してなるピラー層と、前記半導体基板に電気的に接続された第１の主電極と、前記第１半導体ピラー層または前記第２半導体ピラー層のうち一方の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に拡散形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層とに接合するように形成された第２の主電極と、前記半導体拡散層と前記第１半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第１半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極とを備え、前記半導体ベース層は、少なくとも前記第１の方向の不純物プロファイルが平坦であることを特徴とする半導体素子。
（２）  前記半導体ベース層は、前記半導体基板上に前記ピラー層となるエピタキシャル層を成長させる工程と、そのエピタキシャル層の上に第２導電型の半導体層を素子部全面に拡散により形成する工程と、その第２導電型の半導体層を貫通して少なくとも前記エピタキシャル層の底部に達するトレンチを形成する工程とを実行することにより、前記エピタキシャル層上に残される前記第２導電型の半導体層である（２）記載の半導体素子。
（３）前記半導体ベース層は、前記第２半導体ピラー層の上部に形成される（１）記載の半導体素子。
（４）前記半導体ベース層は、前記第２半導体ピラー層と側面が一致するように形成されている（１）記載の半導体素子。
（５）前記第１半導体ピラー層は、前記半導体ベース層と上面が略一致しており、
前記制御電極は、この第１半導体ピラー層と前記前記半導体拡散層との間に跨るように形成されてチャネルを横方向に形成することを特徴とする（１）記載の半導体素子。
（６）前記制御電極は、前記絶縁膜を介して前記半導体ベース層の側面に沿って形成され、前記半導体拡散層と前記第１半導体ピラー層との間に縦方向にチャネルを形成する（１）記載の半導体素子。
（７）前記制御電極は、前記半導体ベース層の側面に沿って縦方向を長手方向として１つの前記第１半導体ピラー層に複数ずつ形成される複数の電極として形成される（６）記載の半導体素子。
（８）前記第１半導体ピラー層の各々の上部に複数ずつ形成されたトレンチに絶縁膜が埋め込まれ、この複数の絶縁膜のそれぞれを介して前記複数の電極が形成されている（７）記載の半導体素子。
（９）前記第１半導体ピラー層と前記第２半導体ピラー層とが交互に形成される領域の外周を更に囲う第１導電型の第３半導体ピラー層を備えたことを特徴とする（１）記載の半導体素子。
（１０）前記第３半導体ピラー層の外周を囲う第２導電型の第４半導体ピラー層を更に備えた（９）記載の半導体素子。
（１１）前記第４半導体ピラー層の外周を囲う第１導電型の第５半導体ピラー層を更に備えた（１０）記載の半導体素子。
（１２）前記ピラー層が素子領域の外の終端領域にも形成され、この終端部の前記ピラー層の表面に第２導電型の半導体層が形成されている（１）記載の半導体素子。
（１３）前記半導体ベース層のうち素子領域と終端領域との境界に形成される最も外側のものは、前記半導体拡散層を形成されずガードリング層として用いられるものである（１）記載の半導体素子。
（１４）前記ピラー層が素子領域の外の終端領域にも形成され、この終端部の前記ピラー層の表面に絶縁膜が形成され、この絶縁膜を介して、前記第２の主電極又は前記制御電極に電気的に接続されたフィールドプレート電極が形成されていることを特徴とする（１）に記載の半導体素子。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図２】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図３】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図４】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図５】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図６】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図７】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図８】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図９】図１のパワーＭＯＳＦＥＴの製造方法を示す工程図である。
【図１０】本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１１】本発明の第２の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１２】本発明の第３の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１３】本発明の第３の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１４】本発明の第３の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１５】本発明の第４の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１６】本発明の第５の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の平面図である。
【図１７】本発明の第５の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の平面図である。
【図１８】本発明の第５の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の平面図である。
【図１９】本発明の第６の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造、特に終端領域の断面図を示す。
【図２０】本発明の第６の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造、特に終端領域の断面図を示す。
【図２１】本発明の第６の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造、特に終端領域の断面図を示す。
【符号の説明】
【００３１】
１・・・ｎ＋基板、  ２・・・ｐ型ピラー層、  ３・・・ｐ型ベース層、  ４・・・ｎ型ソース層、  ５・・・ｎピラー層、  ６・・・ドレイン電極、  ７・・・ソース電極、  ８・・・ゲート絶縁膜、  ９・・・ゲート電極、  １０・・・ｐ＋型コンタクト層、  １１・・・ｐ型層、  １２・・・ｎ型層、  １３・・・ｐ型リサーフ層、  １５・・・絶縁膜、  １６・・・フィールドプレート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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