(57)【要約】【課題】  従来の信号出力回路においては、出力オフセット電圧のずれが発生する場合がある。【解決手段】  信号出力回路１は、第１および第２のエミッタフォロア回路、およびコンパレータ２０を備えている。コンパレータ２０は、上記第１および第２のエミッタフォロア回路からの出力信号を入力し、それらの大小関係を比較した結果を出力する。このコンパレータ２０は、トランジスタＴ５（第５のトランジスタ）、トランジスタＴ６（第６のトランジスタ）、抵抗素子Ｒ３、およびカレントミラー回路３０を含んで構成されている。抵抗素子Ｒ３は、トランジスタＴ５およびトランジスタＴ６のエミッタ同士を接続している。トランジスタＴ５およびトランジスタＴ６のコレクタには、カレントミラー回路３０が接続されている。【選択図】  図１
2006311419.tif 000002
【特許請求の範囲】
【請求項１】
ベースが入力信号端子に接続された第１導電型の第１のトランジスタと、
コレクタが前記第１のトランジスタのエミッタに接続された前記第１導電型の第２のトランジスタを含み、前記第１のトランジスタと共に第１のエミッタフォロア回路を構成する第１の定電流源と、
ベースが前記入力信号端子に接続された前記第１導電型の第３のトランジスタと、
コレクタが前記第３のトランジスタのエミッタに接続された前記第１導電型の第４のトランジスタを含み、前記第３のトランジスタと共に第２のエミッタフォロア回路を構成する第２の定電流源と、
前記第１および第２のエミッタフォロア回路からの出力信号を入力するコンパレータと、を備え、
前記コンパレータは、
コレクタが前記第４のトランジスタのベースに接続され、前記第１のエミッタフォロア回路からの出力信号によって駆動される第２導電型の第５のトランジスタと、
前記第５のトランジスタと差動対を構成し、前記第２のエミッタフォロア回路からの出力信号によって駆動される前記第２導電型の第６のトランジスタと、
前記第５および第６のトランジスタのエミッタ同士を接続する抵抗素子と、
前記第５および第６のトランジスタのコレクタに接続されたカレントミラー回路と、を含んで構成されていることを特徴とする信号出力回路。
【請求項２】
請求項１に記載の信号出力回路において、
前記カレントミラー回路は、
コレクタが前記第６のトランジスタのコレクタに接続されるとともに、前記コレクタとベースとが互いに接続された前記第１導電型の第７のトランジスタと、
コレクタが前記第５のトランジスタのコレクタに接続されるとともに、ベースが前記第７のトランジスタのベースに接続された前記第１導電型の第８のトランジスタと、を含んで構成されている信号出力回路。
【請求項３】
請求項１または２に記載の信号出力回路において、
前記コンパレータは、
ベースが前記第１のトランジスタのエミッタに接続されるとともに、エミッタが前記第５のトランジスタのベースに接続された第９のトランジスタと、
ベースが前記第３のトランジスタのエミッタに接続されるとともに、エミッタが前記第６のトランジスタのベースに接続された第１０のトランジスタと、を含んで構成されている信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エミッタフォロアを用いた信号出力回路に関する。
【背景技術】
【０００２】
半導体を用いた回路において、エミッタフォロワは、緩衝器（バッファ）等として、頻繁に用いられる。エミッタフォロワは、通常1つのトランジスタと、そのエミッタ側に設けられた1つの定電流源とを含んだ構成となっており、無信号時でも信号が入っている時でも、一定の電流が流れるように動作する。
【０００３】
このエミッタフォロワを信号出力回路に使用する場合、その出力に、負荷抵抗や負荷容量等の負荷が接続される。これらの負荷は、エミッタフォロワの動作速度を低下させる。
【０００４】
これに対し、コンパレータを用いることにより、エミッタフォロアの動作速度低下を抑える手法が提案されている（例えば特許文献１）。かかる手法においては、エミッタフォロアの出力電圧と基準電圧とを入力するコンパレータが設けられ、そのコンパレータの出力がエミッタフォロワの定電流源に接続される構成がとられる。エミッタフォロアの出力電圧の変化に伴いコンパレータから発生する信号によって、エミッタフォロワの定電流源の電流が増大する。それにより、エミッタフォロワの動作速度を上げることが可能となる。
【０００５】
特許文献１に記載の信号出力回路は、図６に示すように、ＮＰＮ型のトランジスタ１０１，１０２、およびコンパレータ１０３を備えている。トランジスタ１０１は、ベースが入力信号端子１０４に接続され、エミッタが定電流源１０５および負荷容量１０６に接続され、コレクタが負荷１０７の一端に接続されている。負荷１０７のもう一端は、図示しない高圧側電源に接続されている。
【０００６】
トランジスタ１０２は、ベースがコンパレータ１０３の出力端子に接続されるとともに、定電流源１０５と並列に接続されている。このトランジスタ１０２は、コンパレータ１０３の出力信号によってオン／オフが切り換えられる。また、コンパレータ１０３は、トランジスタ１０１のコレクタ電位、および負荷１０８と負荷１０８の一端に接続された定電流源１０９との接続点での電位を比較し、その結果を出力するように構成されている。具体的には、コンパレータ１０３の非反転入力端子にトランジスタ１０１のコレクタ電位が与えられ、反転入力端子に上記接続点での電位が与えられる。負荷１０８のもう一端は、上記高圧側電源に接続されている。この信号出力回路の出力は、トランジスタ１０１のエミッタと負荷容量１０６との間に設けられた出力端子１１０に現れる。
【０００７】
図６に記載の信号出力回路の動作を説明する。トランジスタ１０１のベースに入力が入る、すなわちハイ信号（Ｈ）が与えられると、それに追随してトランジスタ１０１のエミッタ電位も変動する。そのエミッタ電位が変動している間、トランジスタ１０１のコレクタ電流が増加し、増加した電流と負荷１０７の抵抗値との積として求められる電圧分だけ、トランジスタ１０１のコレクタ電位は低下する。また、増加した電流は、負荷容量１０６に流れ、それに充電される。一方、負荷１０８と定電流源１０９との接続点での電位は、入力の有無に関わらず一定である。このとき、コンパレータ１０３の入力端子間には上述した電流変動により生じた電圧分だけ電位差が生じているが、この状態ではコンパレータ１０３は動作しない。
【０００８】
次に、一定の間、入力信号がハイを保った後、入力信号がハイからロー（Ｌ）に変化する。すると、これに追随して、トランジスタ１０１のエミッタ電位もハイからローに変化する。この変化の間、トランジスタ１０１は、一時的にオフ状態となる。このとき、負荷１０７で発生していた電圧降下が無くなるので、トランジスタ１０１のコレクタ電圧は上昇する。トランジスタ１０１のコレクタ電圧はコンパレータ１０３の入力であり、コンパレータ１０３のもう一方の入力は上述のとおり一定であるため、コンパレータ１０３の入力端子間に電位差が発生する。
【０００９】
このとき、コンパレータ１０３の非反転入力端子に与えられる電位が反転入力端子に与えられる電位よりも高くなるため、コンパレータ１０３がオンし、コンパレータ１０３の出力はハイとなる。それに伴い、コンパレータ１０３の出力に接続されているトランジスタ１０２はオンし、負荷容量１０６の放電電流を流す。これにより、入力信号の立下り時における負荷容量の放電電流による動作速度低下を抑えている。
【特許文献１】実開平５−７００２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図６に記載の信号出力回路においては、コンパレータ１０３の回路構成や接続の仕方によっては、入力信号端子１０４に入力信号が入っていないときであっても、コンパレータ１０３からトランジスタ１０２のベースに電流が流れる場合がある。その場合、トランジスタ１０２のベース−エミッタ間電圧が大きくなるため、信号出力回路の出力オフセット電圧がずれてしまう。出力オフセット電圧のずれは、信号出力回路の性能の低下につながる。
【課題を解決するための手段】
【００１１】
本発明による信号出力回路は、ベースが入力信号端子に接続された第１導電型の第１のトランジスタと、コレクタが上記第１のトランジスタのエミッタに接続された上記第１導電型の第２のトランジスタを含み、上記第１のトランジスタと共に第１のエミッタフォロア回路を構成する第１の定電流源と、ベースが上記入力信号端子に接続された上記第１導電型の第３のトランジスタと、コレクタが上記第３のトランジスタのエミッタに接続された上記第１導電型の第４のトランジスタを含み、上記第３のトランジスタと共に第２のエミッタフォロア回路を構成する第２の定電流源と、上記第１および第２のエミッタフォロア回路からの出力信号を入力するコンパレータと、を備え、上記コンパレータは、コレクタが上記第４のトランジスタのベースに接続され、上記第１のエミッタフォロア回路からの出力信号によって駆動される第２導電型の第５のトランジスタと、上記第５のトランジスタと差動対を構成し、上記第２のエミッタフォロア回路からの出力信号によって駆動される上記第２導電型の第６のトランジスタと、上記第５および第６のトランジスタのエミッタ同士を接続する抵抗素子と、上記第５および第６のトランジスタのコレクタに接続されたカレントミラー回路と、を含んで構成されていることを特徴とする。
【００１２】
この信号出力回路においては、入力信号端子に入力信号が与えられていないとき、コンパレータにおいて差動対を構成している第５および第６のトランジスタのコレクタ電流は互いに等しくなる。ここで、第５および第６のトランジスタのコレクタには、カレントミラー回路が接続されている。このため、第５のトランジスタのコレクタからカレントミラー回路に流れる電流は、第６のトランジスタのコレクタからカレントミラー回路に流れる電流すなわち第６のトランジスタのコレクタ電流に等しくなる。したがって、第５のトランジスタのコレクタ電流と、第５のトランジスタのコレクタからカレントミラー回路に流れる電流とは等しくなる。
【００１３】
これにより、コンパレータの出力である第５のトランジスタのコレクタから、第２のエミッタフォロア回路を構成する第２の定電流源に含まれる第４のトランジスタのベースに電流が流れるのを防ぐことができる。よって、出力オフセット電圧のずれを抑制することができる。
【発明の効果】
【００１４】
本発明によれば、動作速度の低下および出力オフセット電圧のずれを共に抑制することのできる信号出力回路が実現される。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、本発明による信号出力回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１６】
図１は、本発明による信号出力回路の一実施形態を示す回路構成図である。信号出力回路１は、第１および第２のエミッタフォロア回路、およびコンパレータ２０を備えている。第２のエミッタフォロア回路には、出力負荷容量９０が接続されており、この第２のエミッタフォロア回路の出力が信号出力回路１の出力となる。一方の第１のエミッタフォロア回路は、ダミーのエミッタフォロア回路である。
【００１７】
第１のエミッタフォロア回路は、トランジスタＴ１（第１のトランジスタ）、および定電流源１２（第１の定電流源）を有している。トランジスタＴ１は、ＮＰＮ型のバイポーラトランジスタであり、そのベースが入力信号端子５２に接続されている。トランジスタＴ１のコレクタは、電源端子５６に接続されている。
【００１８】
定電流源１２は、トランジスタＴ２（第２のトランジスタ）および抵抗素子Ｒ１を含んでいる。トランジスタＴ２は、ＮＰＮ型のバイポーラトランジスタであり、そのコレクタがトランジスタＴ１のエミッタに接続されている。また、トランジスタＴ２のベースは、バイアス信号端子５４に接続されている。抵抗素子Ｒ１は、一端がトランジスタＴ２のエミッタに接続され、他端がグランド端子５８に接続されている。この定電流源１２は、トランジスタＴ１と共に第１のエミッタフォロア回路を構成している。
【００１９】
第２のエミッタフォロア回路は、トランジスタＴ３（第３のトランジスタ）、および定電流源１４（第２の定電流源）を有している。トランジスタＴ３は、ＮＰＮ型のバイポーラトランジスタであり、そのベースが入力信号端子５２に接続されている。トランジスタＴ３のコレクタは、電源端子５６に接続されている。
【００２０】
定電流源１４は、トランジスタＴ４（第４のトランジスタ）および抵抗素子Ｒ２を含んでいる。トランジスタＴ４は、ＮＰＮ型のバイポーラトランジスタであり、そのコレクタがトランジスタＴ３のエミッタに接続されている。また、トランジスタＴ４のベースは、抵抗素子Ｒ６を介してバイアス供給回路６０に接続されている。抵抗素子Ｒ２は、一端がトランジスタＴ４のエミッタに接続され、他端がグランド端子５８に接続されている。この定電流源１４は、トランジスタＴ３と共に第２のエミッタフォロア回路を構成している。
【００２１】
コンパレータ２０は、上記第１および第２のエミッタフォロア回路からの出力信号を入力し、それらの大小関係を比較した結果を出力する。その出力信号はトランジスタＴ４のベースに入力されるように構成されている。このコンパレータ２０は、トランジスタＴ５（第５のトランジスタ）、トランジスタＴ６（第６のトランジスタ）、抵抗素子Ｒ３、およびカレントミラー回路３０を含んで構成されている。
【００２２】
トランジスタＴ５は、ＰＮＰ型のバイポーラトランジスタであり、そのコレクタがトランジスタＴ４のベースに接続されている。このトランジスタＴ５のコレクタ電位がコンパレータ２０の出力となる。また、トランジスタＴ５は、第１のエミッタフォロア回路からの出力信号によって駆動される。一方、トランジスタＴ６は、ＰＮＰ型のバイポーラトランジスタであり、トランジスタＴ５と差動対を構成している。このトランジスタＴ６は、第２のエミッタフォロア回路からの出力信号によって駆動される。
【００２３】
抵抗素子Ｒ３は、トランジスタＴ５およびトランジスタＴ６のエミッタ同士を接続している。すなわち、抵抗素子Ｒ３の一端がトランジスタＴ５のエミッタに接続され、他端がトランジスタＴ６のエミッタに接続されている。
【００２４】
トランジスタＴ５およびトランジスタＴ６のコレクタには、カレントミラー回路３０が接続されている。カレントミラー回路３０は、トランジスタＴ７（第７のトランジスタ）、トランジスタＴ８（第８のトランジスタ）、抵抗素子Ｒ４、および抵抗素子Ｒ５を含んで構成されている。
【００２５】
トランジスタＴ７は、ＮＰＮ型のバイポーラトランジスタであり、そのコレクタがトランジスタＴ６のコレクタに接続されている。また、トランジスタＴ７のコレクタとベースとは、互いに接続されている。一方、トランジスタＴ８は、ＮＰＮ型のバイポーラトランジスタであり、そのコレクタがトランジスタＴ５のコレクタに接続されている。また、トランジスタＴ８のベースは、トランジスタＴ７のベースに接続されている。
【００２６】
抵抗素子Ｒ４は、一端がトランジスタＴ８のエミッタに接続され、他端がグランド端子５８に接続されている。同様に、抵抗素子Ｒ５は、一端がトランジスタＴ７のエミッタに接続され、他端がグランド端子５８に接続されている。
【００２７】
さらに、コンパレータ２０は、トランジスタＴ９（第９のトランジスタ）、トランジスタＴ１０（第１０のトランジスタ）、および定電流源４２，４４，４６，４８を含んでいる。
【００２８】
トランジスタＴ９は、ＰＮＰ型のトランジスタであり、トランジスタＴ５にダーリントン接続されている。すなわち、トランジスタＴ９のエミッタがトランジスタＴ５のベースに接続されている。また、トランジスタＴ９のベースは、第１のエミッタフォロア回路の出力、すなわちトランジスタＴ１のエミッタに接続されている。トランジスタＴ９のコレクタは、グランド端子５８に接続されている。
【００２９】
トランジスタＴ１０は、ＰＮＰ型のトランジスタであり、トランジスタＴ６にダーリントン接続されている。すなわち、トランジスタＴ１０のエミッタがトランジスタＴ６のベースに接続されている。また、トランジスタＴ１０のベースは、第２のエミッタフォロア回路の出力、すなわちトランジスタＴ３のエミッタに接続されている。トランジスタＴ１０のコレクタは、グランド端子５８に接続されている。
【００３０】
定電流源４２は、一端がトランジスタＴ９のエミッタ（トランジスタＴ５のベース）に接続され、他端が電源端子５６に接続されている。定電流源４４は、一端がトランジスタＴ５のエミッタに接続され、他端が電源端子５６に接続されている。定電流源４６は、一端がトランジスタＴ６のエミッタに接続され、他端が電源端子５６に接続されている。また、定電流源４８は、一端がトランジスタＴ１０のエミッタ（トランジスタＴ６のベース）に接続され、他端が電源端子５６に接続されている。
【００３１】
図２を参照しつつ、信号出力回路１の動作を説明する。まず、図中の期間ｔ１においては、第１および第２のエミッタフォロワにおけるトランジスタＴ１，Ｔ３のベースに与えられる信号Ｖｉｎが立ち下がる。すると、トランジスタＴ１のエミッタ電位Ｖ２およびトランジスタＴ３のエミッタ電位Ｖ０は、それぞれのベース電位の変化に追随して低下する。このときの立下り時間は、両エミッタフォロワ回路間で相違する。
【００３２】
すなわち、第２のエミッタフォロワ回路の出力には、上述のとおり負荷容量９０が接続されている。このため、負荷容量９０の放電電流を取り込むため、トランジスタＴ３のエミッタ電位の立下り時間は、トランジスタＴ１に比べて長くなる。一方、第１のエミッタフォロワ回路の出力には負荷容量が接続されていないため、トランジスタＴ１のエミッタ電位の立下り時間は、トランジスタＴ３に比べて短くなる。
【００３３】
ここで、入力信号Ｖｉｎが変化した瞬間から、ある時間tだけ経った時点での第１および第２のエミッタフォロワ回路の出力電位Ｖ２，Ｖ０を比較すると、図３に示すように、出力電位Ｖ２の方が立下り時間が短い分だけ低くなる。
【００３４】
トランジスタＴ１のエミッタ電位Ｖ２は、トランジスタＴ１のエミッタから見える容量の中で出力負荷容量９０と同程度（数十ｐＦ）のものは無いので、放電電流は無く入力信号Ｖｉｎと同じ変化を示す。これに対し、トランジスタＴ３のエミッタ電位Ｖ０は、出力負荷容量９０からの放電電流を取り込もうとする。ところが、第２のエミッタフォロワ回路の電流値は定電流源１４によって定められているため、放電電流を取り込むまでに時間が掛かり、エミッタ電位Ｖ０の変化が遅くなる。したがって、入力が立ち下がり始めて、ある時間tだけ経過した時点での電位Ｖ２と電位Ｖ０とを比較すると、電位Ｖ２よりも電位Ｖ０の方が高くなる。
【００３５】
この状態では、コンパレータ２０の一方の入力端であるトランジスタＴ９のベースにはロー信号（Ｌ）が入力され、もう一方の入力端であるトランジスタＴ１０のベースにはハイ信号（Ｈ）が入力されることになる。すると、コンパレータ２０におけるトランジスタＴ９，Ｔ５のベース−エミッタ間電圧が開くため、トランジスタＴ５，Ｔ６に流れていたコレクタ電流は、全体量は変化せずにトランジスタＴ５に集中する。トランジスタＴ５のコレクタ電流の増量分は、定電流源４６から抵抗素子Ｒ３を通じてトランジスタＴ５のエミッタへと流れる。したがって、トランジスタＴ５へ供給された分だけ、トランジスタＴ６のコレクタ電流は減少する。
【００３６】
減少したトランジスタＴ６のコレクタ電流は、トランジスタＴ７のコレクタに流れ込む。トランジスタＴ７は、上述のとおりトランジスタＴ８とカレントミラー回路３０を構成しているため、トランジスタＴ７のコレクタ電流と同じ電流をトランジスタＴ８のコレクタに流そうとする。
【００３７】
その結果、トランジスタＴ４のベースには、トランジスタＴ５のコレクタ電流からトランジスタＴ８のコレクタ電流を差し引いた電流Ｉ１が流れる。これにより、トランジスタＴ４のベース電流Ｉ５が増加し、それに伴い第２のエミッタフォロワ回路に流れる電流Ｉ４も増加する。したがって、負荷容量９０の放電電流Ｉ３を流すことが可能となる。
【００３８】
次に、図２中の期間ｔ２においては、入力信号Ｖｉｎは、Ｌに保たれている。このため、トランジスタＴ１のエミッタ電位Ｖ２とトランジスタＴ３のエミッタ電位Ｖ０もＬを保ったまま一定である。また、コンパレータ２０は、両入力端に入力される電位Ｖ２，Ｖ０が等しいため、動作はしない。したがって、コンパレータ２０から流れる電流Ｉ１はゼロであり、第２のエミッタフォロワ回路の電流Ｉ４も元々流れていた電流のまま一定である。
【００３９】
続いて、図２中の期間ｔ３においては、入力信号Ｖｉｎが立ち上がる。すると、この変化に追随してトランジスタＴ１，Ｔ３のエミッタ電位Ｖ２，Ｖ０もＬからＨへと変化する。このとき、トランジスタＴ３のコレクタ電流Ｉ２は、そのエミッタに接続された負荷容量９０に充電するため、増加する。この間、電位Ｖ２，Ｖ０は、互いに略等しくなっており、コンパレータ２０も動作しない。
【００４０】
信号出力回路１の効果を説明する。信号出力回路１においては、入力信号端子５２に入力信号Ｖｉｎが与えられていないとき、コンパレータ２０の入力に相当するトランジスタＴ９，Ｔ１０のベース電位は、互いに等しくなる。このとき、トランジスタＴ９，Ｔ１０のベース−エミッタ間電圧は互いに等しくなり、それゆえトランジスタＴ５，Ｔ６のベース−エミッタ間電圧も互いに等しくなる。したがって、トランジスタＴ５，Ｔ６のコレクタ電流は互いに等しくなり、定電流源４４，４６によって定められた電流となる。このトランジスタＴ６のコレクタ電流は、トランジスタＴ７のコレクタに流れ込む。すると、
カレントミラー回路３０の働きにより、トランジスタＴ８にも、トランジスタＴ７と同じコレクタ電流が流れようとする。
【００４１】
これにより、トランジスタＴ５のコレクタ電流とトランジスタＴ８のコレクタに流れようとする電流とは等しくなるため、トランジスタＴ４のベースとバイアス供給回路６０との接続点Ｎには、トランジスタＴ５のコレクタからの電流が流れ込まない。したがって、第２のエミッタフォロワ回路に流れている電流に影響を与えず、出力オフセット電圧のずれを抑制することができる。
【００４２】
図４は、信号出力回路１の比較例に係る信号出力回路を示す回路構成図である。同図の信号出力回路は、第１および第２のエミッタフォロア回路、およびコンパレータ２２を備えている。これらのうち各エミッタフォロア回路の構成は、信号出力回路１におけるものと同様である。コンパレータ２２は、トランジスタＴ５，Ｔ６，Ｔ９，Ｔ１０および定電流源４２，４８を含んでいる点で信号出力回路１のコンパレータ２０と共通する一方で、抵抗素子Ｒ３およびカレントミラー回路３０を含んでいない点でコンパレータ２０と相違する。
【００４３】
コンパレータ２２においては、トランジスタＴ５，Ｔ６のエミッタ同士が直接に接続されている。これらのエミッタには、定電流源４５の一端が接続されている。定電流源４５の他端は、電源端子５６に接続されている。また、トランジスタＴ６のコレクタは、グランド端子５８に接続されている。
【００４４】
図５を参照しつつ、図４の信号出力回路の動作を説明する。まず、図中の期間ｔ１においては、第１および第２のエミッタフォロワにおけるトランジスタＴ１，Ｔ３のベースに与えられる信号Ｖｉｎが立ち下がる。すると、トランジスタＴ１のエミッタ電位Ｖ２およびトランジスタＴ３のエミッタ電位Ｖ０は、それぞれのベース電位の変化に追随して低下する。このときの立下り時間は、図３で説明したとおり、両エミッタフォロワ回路間で相違する。
【００４５】
出力電位Ｖ２，Ｖ０の差がコンパレータ２２の入力となる。この出力電位の差によりトランジスタＴ５，Ｔ６に流れていたコレクタ電流はトランジスタＴ５に集中する。このコレクタ電流Ｉ１は、第２のエミッタフォロワ回路の定電流源１４を構成するトランジスタＴ４のベースに供給される。トランジスタＴ４は、出力電位Ｖ０が低くなると、コレクタ−エミッタ間電圧が小さくなり、飽和状態となるため、電流増幅率ｈｆｅが低下しベース電流を多く必要とする状態となる。したがって、そのトランジスタＴ４へ充分なベース電流Ｉ５を供給でき、負荷容量９０からの放電電流を流す事ができる。
【００４６】
次に、図５中の期間ｔ２においては、入力信号Ｖｉｎは、Ｌに保たれている。このため、両エミッタフォロワ回路の出力電位Ｖ２，Ｖ０もLのままであり、コンパレータ２２は動作せず、電流Ｉ１は定常状態で流れる電流のみである。
【００４７】
続いて、図５中の期間ｔ３においては、入力信号Ｖｉｎが立ち上がる。すると、それぞれのエミッタフォロワ回路の出力電位Ｖ２，Ｖ０は、それに追随する形で変化する。第２のエミッタフォロワ回路のトランジスタＴ３のコレクタ電流Ｉ２は、負荷容量９０に充電するために電流量が多くなる。この期間は、両電位Ｖ２，Ｖ０が略等しくなるため、コンパレータ２２は動作せず、コンパレータ２２から第２のエミッタフォロワ回路の定電流源１４を構成しているトランジスタＴ４のベースへは電流が流れない。
【００４８】
図４の信号出力回路において、コンパレータ２２の電流設定は、定電流源４５の設定で決まり、入力が無い時は、定電流源４５の電流値の１／２がトランジスタＴ４のベースとバイアス供給回路６０の接続点Ｎへ常に供給される。このため、トランジスタＴ４にコレクタ電流Ｉ４を流すためにバイアス供給回路６０から供給される電流とコンパレータ２２の出力（トランジスタＴ５のコレクタ）から供給される電流の一部とが、トランジスタＴ４のベースに供給される。なお、コンパレータ２２の出力から供給される電流の残りは、バイアス供給回路６０に流れる。
【００４９】
すると、トランジスタＴ４のベース電位が上がるため、ベース電流が増える。これにより、トランジスタＴ４のコレクタ電流が増加し、トランジスタＴ３のコレクタ電流も増加する。すなわち、第２のエミッタフォロワ回路の電流が増加する。このため、トランジスタＴ３のベース−エミッタ間電圧が大きくなり、出力オフセット電圧のずれが発生してしまう。
【００５０】
これに対して、図１の信号出力回路１によれば、上述のとおり、コンパレータ２０に抵抗素子Ｒ３とカレントミラー回路３０とが設けられているため、出力オフセット電圧のずれが発生するのを防ぐことができる。
【００５１】
さらに、カレントミラー回路３０は、コレクタがトランジスタＴ６のコレクタに接続されるとともに、コレクタとベースとが互いに接続されたトランジスタＴ７と、コレクタがトランジスタＴ５のコレクタに接続されるとともに、ベースがトランジスタＴ７のベースに接続されたトランジスタＴ８と、を含んで構成されている。これにより、カレントミラー回路が簡略な構成で実現されている。
【００５２】
また、コンパレータ２０は、トランジスタＴ５，Ｔ６それぞれにダーリントン接続されたトランジスタＴ９，Ｔ１０を含んで構成されている。これにより、トランジスタＴ５，Ｔ６の見かけ上の電流増幅率を大きくすることができる。ただし、信号出力回路１において、トランジスタＴ９，Ｔ１０を設けることは必須ではなく、第１および第２のエミッタフォロア回路の出力がそれぞれ直接にトランジスタＴ５，Ｔ６のベースに入力される構成としてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明による信号出力回路の一実施形態を示す回路構成図である。
【図２】図１の信号出力回路の動作を説明するためのタイミングチャートである。
【図３】図１の信号出力回路の動作を説明するためのグラフである。
【図４】実施形態の比較例に係る信号出力回路を示す回路構成図である。
【図５】図４の信号出力回路の動作を説明するためのタイミングチャートである。
【図６】特許文献１に記載の信号出力回路を示す回路構成図である。
【符号の説明】
【００５４】
１    信号出力回路
１２    定電流源
１４    定電流源
２０    コンパレータ
３０    カレントミラー回路
４２，４４，４６，４８    定電流源
５２    入力信号端子
５４    バイアス信号端子
５６    電源端子
５８    グランド端子
６０    バイアス供給回路
９０    負荷容量
Ｒ１−Ｒ６    抵抗素子
Ｔ１−Ｔ１０    トランジスタ
【図１】
2006311419.tif 000003
【図２】
2006311419.tif 000004
【図３】
2006311419.tif 000005
【図４】
2006311419.tif 000006
【図５】
2006311419.tif 000007
【図６】
2006311419.tif 000008