(57)【要約】【課題】プログラム動作時にビットライン電圧の変化を減らすことができる回路を備えるフラッシュメモリ装置及びそのビットライン電圧制御方法を提供する。【解決手段】ソースラインにソースが連結され、ビットラインにドレインが連結され、ワードラインにゲートが連結されるフラッシュメモリセルと、ワードラインに連結され、ワードライン電圧を発生して、ワードラインに提供するワードライン電圧発生回路と、ビットラインに連結され、プログラム電流を発生して、ビットラインに提供するプログラム電流発生回路と、ビットラインとワードラインとに連結され、プログラム動作時に、ビットラインの電圧を感知し、ワードライン電圧発生回路のバイアス電流を調節することにより、ビットラインの電圧を調節するビットライン電圧クランプ回路とを備えるフラッシュメモリ装置である。【選択図】図１
2006012401.tif 000002
【特許請求の範囲】
【請求項１】
ソースラインにソースが連結され、ビットラインにドレインが連結され、ワードラインにゲートが連結されるフラッシュメモリセルと、
前記ワードラインに連結され、ワードライン電圧を発生して、前記ワードラインに提供するワードライン電圧発生回路と、
前記ビットラインに連結され、プログラム電流を発生して、前記ビットラインに提供するプログラム電流発生回路と、
前記ビットラインと前記ワードラインとに連結され、プログラム動作時に前記ビットラインの電圧を感知し、前記ワードライン電圧発生回路のバイアス電流を調節することにより、前記ビットラインの電圧を調節するビットライン電圧クランプ回路とを備えることを特徴とするフラッシュメモリ装置。
【請求項２】
前記ビットライン電圧クランプ回路は、
前記ビットラインの電圧変化に比例する電流を生成し、前記ワードラインから基準電圧ノードに流れるように制御する電流ミラーを備えることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記電流ミラーは、
前記ビットラインにドレインとゲートとが共通連結され、前記基準電圧ノードにソースが連結される第１ＭＯＳトランジスタと、
前記ワードラインにドレインが連結され、前記第１ＭＯＳトランジスタのゲートにゲートが連結され、前記基準電圧ノードにソースが連結される第２ＭＯＳトランジスタとを備えることを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記ビットライン電圧クランプ回路は、
前記ビットラインにドレインとゲートとが共通連結され、基準電圧ノードにソースが連結される第１ＭＯＳトランジスタと、
前記ワードラインにドレインが連結され、前記第１ＭＯＳトランジスタのゲートにゲートが連結され、前記基準電圧ノードにソースが連結される第２ＭＯＳトランジスタとを備えることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
ソースラインにソースが連結され、ビットラインにドレインが連結され、ワードラインにゲートが連結されるフラッシュメモリセルと、
前記ワードラインに連結され、ワードライン電圧を発生して、前記ワードラインに提供するワードライン電圧発生回路と、
前記ビットラインに連結され、プログラム電流を発生して、前記ビットラインに提供するプログラム電流発生回路と、
前記ビットラインと前記ワードラインとに連結され、プログラム動作時に、前記ビットラインの電圧が増加するときは、前記ワードラインの電圧を減少させ、前記減少されたワードライン電圧により前記ビットラインの電圧を減少させ、前記ビットラインの電圧が減少するときは、前記ワードラインの電圧を増加させ、前記増加されたワードライン電圧により前記ビットラインの電圧を増加させるビットライン電圧クランプ回路とを備えることを特徴とするフラッシュメモリ装置。
【請求項６】
前記ビットライン電圧クランプ回路は、
前記ビットラインに流れる前記プログラム電流に比例する電流を生成し、前記ワードラインから基準電圧ノードに流れるように制御する電流ミラーを備えることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記電流ミラーは、
前記ビットラインにドレインとゲートとが共通連結され、前記基準電圧ノードにソースが連結される第１ＭＯＳトランジスタと、
前記ワードラインにドレインが連結され、前記第１ＭＯＳトランジスタのゲートにゲートが連結され、前記基準電圧ノードにソースが連結される第２ＭＯＳトランジスタとを備えることを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記ビットライン電圧クランプ回路は、
前記ビットラインにドレインとゲートとが共通連結され、基準電圧ノードにソースが連結される第１ＭＯＳトランジスタと、
前記ワードラインにドレインが連結され、前記第１ＭＯＳトランジスタのゲートにゲートが連結され、前記基準電圧ノードにソースが連結される第２ＭＯＳトランジスタとを備えることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項９】
ソースラインにソースが連結され、ビットラインにドレインが連結され、ワードラインにゲートが連結されるフラッシュメモリセルと、前記ワードラインに連結され、ワードライン電圧を発生して、前記ワードラインに提供するワードライン電圧発生回路と、前記ビットラインに連結され、プログラム電流を発生して、前記ビットラインに提供するプログラム電流発生回路とを備えるフラッシュメモリ装置のビットライン電圧調節方法において、
前記フラッシュメモリ装置のプログラム動作時に、前記ビットラインの電圧を感知し、前記ワードライン電圧発生回路のバイアス電流を調節することにより、前記ビットラインの電圧を調節するステップを含むことを特徴とするフラッシュメモリ装置のビットライン電圧調節方法。
【請求項１０】
前記ステップは、
前記ビットラインの前記プログラム電流に比例する電流を生成し、前記ワードラインから基準電圧ノードに流れるように制御するステップを備えることを特徴とする請求項９に記載のフラッシュメモリ装置のビットライン電圧調節方法。
【請求項１１】
ソースラインにソースが連結され、ビットラインにドレインが連結され、ワードラインにゲートが連結されるフラッシュメモリセルと、前記ワードラインに連結され、ワードライン電圧を発生して前記ワードラインに提供するワードライン電圧発生回路と、前記ビットラインに連結され、プログラム電流を発生して、前記ビットラインに提供するプログラム電流発生回路とを備えるフラッシュメモリ装置のビットライン電圧調節方法において、
前記ビットラインの電圧が増加するときは、前記ワードラインの電圧を減少させるステップと、
前記減少されたワードライン電圧により前記ビットラインの電圧を減少させるステップと、
前記ビットラインの電圧が減少するときは、前記ワードラインの電圧を増加させるステップと、
前記増加されたワードライン電圧により前記ビットラインの電圧を増加させるステップとを含むことを特徴とするフラッシュメモリ装置のビットライン電圧調節方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、特にフラッシュメモリ装置でプログラム動作時にビットラインの電圧を調節するビットライン電圧クランプ回路及び方法に関する。
【背景技術】
【０００２】
モバイル（Ｍｏｂｉｌｅ）システムのような種々の応用システムの開発により、不揮発性メモリ装置であるフラッシュメモリ装置への要求が高まっている。図２は、従来のフラッシュメモリ装置で、プログラム動作と関連した部分を表わす図である。図２を参照すれば、フラッシュメモリセルアレイ１１は複数個のフラッシュメモリセルＭＣＥＬＬを備える。それぞれのフラッシュメモリセルＭＣＥＬＬは、ソースラインＳＬにソースが連結され、ビットラインＢＬにドレインが連結され、ワードラインＷＬにゲートが連結される。
【０００３】
ワードラインＷＬには、ワードライン電圧発生回路１３が連結され、ワードライン電圧発生回路１３は、ワードライン電圧ＶＷＬを発生させてワードラインＷＬに提供する。ビットラインＢＬには、プログラム電流発生回路１５が連結され、プログラム電流発生回路１５は、プログラム電流ＩＰＧＭを発生させてビットラインＢＬに提供する。
【０００４】
上記のように構成されるフラッシュメモリ装置では、プログラム動作を実行しようとするとき、ソースラインＳＬに９Ｖ程度の電圧を印加し、選択されたメモリセルＭＣＥＬＬに連結されたワードラインＷＬに、ワードライン電圧発生回路１３によりメモリセルＭＣＥＬＬのスレショルド電圧程度のワードライン電圧ＶＷＬを印加する。この状態で、選択されたメモリセルＭＣＥＬＬに連結されたビットラインＢＬに所定のプログラム電流ＩＰＧＭが流れるようにプログラム電流発生回路１５により制御すれば、選択されたメモリセルＭＣＥＬＬでホットキャリア（Ｈｏｔ Ｃａｒｒｉｅｒ）が発生してプログラム動作が行われる。
【０００５】
一方、選択されていないメモリセルに連結されたワードラインＷＬｘには、０ボルトが印加され、選択されていないメモリセルに連結されたビットラインＢＬｘには電源電圧ＶＣＣＨが印加される。
選択されたメモリセルＭＣＥＬＬに連結されたビットラインＢＬの電圧ＶＢＬは、次の数式（１）のようにワードライン電圧ＶＷＬからメモリセルＭＣＥＬＬのスレショルド電圧ＶＴＨ（ＭＣＥＬＬ）を引いた値に決定される。
【０００６】
［数１］
ＶＢＬ＝ＶＷＬ−ＶＴＨ（ＭＣＥＬＬ）    （１）
ここで、ワードライン電圧ＶＷＬは、ワードライン電圧発生回路１３により、次の数式（２）により与えられる。
【０００７】
［数２］
ＶＷＬ＝ＶＴＨ（ＮＭ）＋ＶＴＨ（ＲＣＥＬＬ）    （２）
ここで、ＶＴＨ（ＮＭ）はワードライン電圧発生回路１３内のＮＭＯＳトランジスタＮＭのスレショルド電圧を表わし、ＶＴＨ（ＲＣＥＬＬ）は、ワードライン電圧発生回路１３内の基準メモリセルＲＣＥＬＬのスレショルド電圧を表わす。
【０００８】
ところで、上記のように構成されるフラッシュメモリ装置で、ビットライン電圧ＶＢＬが所定の目標電圧より高まる場合には、メモリセルＭＣＥＬＬのソースとドレインとの電圧差が小さくなり、プログラム効率が落ちる。一方、ビットライン電圧ＶＢＬが所定の目標電圧より低くなる場合には、メモリセルＭＣＥＬＬと隣接し、ビットラインとソースラインとを共有するメモリセルのソースとドレインとの電圧差が大きくなり、プログラム不良が増える。
従って、プログラム動作時に、ビットライン電圧ＶＢＬを一定に維持することが、プログラム効率を向上させ、プログラム不良を減少させるために非常に重要である。
【０００９】
しかし、図２に示す従来のフラッシュメモリ装置では、プログラム動作時に、ビットライン電圧ＶＢＬがワードライン電圧発生回路１３内のＮＭＯＳトランジスタＮＭのスレショルド電圧の変化及びメインメモリセルＭＣＥＬＬと、ワードライン電圧発生回路１３内のリダンタントメモリセルＲＣＥＬＬとのスレショルド電圧の不一致により、影響を受けるようになる。
これにより、プログラム動作時に、ビットライン電圧ＶＢＬが一定に維持されずに変化し、その結果、プログラム効率が落ちるか、またはプログラム不良が増えることがある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
よって、本発明が解決しようとする技術的課題は、プログラム動作時に、ビットライン電圧の変化を減らすことができる回路を備えるフラッシュメモリ装置を提供することにある。
本発明が解決しようとする他の技術的課題は、フラッシュメモリ装置でプログラム動作時に、ビットライン電圧の変化を減らすことができるビットライン電圧制御方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を解決するための本発明によるフラッシュメモリ装置は、フラッシュメモリセル、ワードライン電圧発生回路、プログラム電流発生回路、及びビットライン電圧クランプ回路を備えることを特徴とする。
前記フラッシュメモリセルは、ソースラインにソースが連結され、ビットラインにドレインが連結され、ワードラインにゲートが連結される。前記ワードライン電圧発生回路は、前記ワードラインに連結され、ワードライン電圧を発生して、前記ワードラインに提供する。前記プログラム電流発生回路は、前記ビットラインに連結され、プログラム電流を発生して、前記ビットラインに提供する。
【００１２】
前記ビットライン電圧クランプ回路は、前記ビットラインと前記ワードラインとに連結され、プログラム動作時に前記ビットラインの電圧を感知し、前記ワードライン電圧発生回路のバイアス電流を調節することにより、前記ビットラインの電圧を調節する。すなわち前記ビットライン電圧クランプ回路は、プログラム動作時に、前記ビットラインの電圧が増加するときは、前記ワードラインの電圧を減少させ、前記減少されたワードライン電圧により前記ビットラインの電圧を減少させ、前記ビットラインの電圧が減少するときは、前記ワードラインの電圧を増加させ、前記増加されたワードライン電圧により前記ビットラインの電圧を増加させる。
【００１３】
望ましい一実施形態によれば、前記ビットライン電圧クランプ回路は、前記ビットラインの電圧変化に比例する電流を生成し、前記ワードラインから基準電圧ノードに流れるように制御する電流ミラーを備える。
【００１４】
前記他の技術的課題を解決するための本発明によるフラッシュメモリ装置のビットライン電圧調節方法は、ソースラインにソースが連結され、ビットラインにドレインが連結され、ワードラインにゲートが連結されるフラッシュメモリセル、前記ワードラインに連結され、ワードライン電圧を発生して、前記ワードラインに提供するワードライン電圧発生回路、及び前記ビットラインに連結され、プログラム電流を発生して、前記ビットラインに提供するプログラム電流発生回路を備えるフラッシュメモリ装置のビットライン電圧調節方法において、前記フラッシュメモリ装置のプログラム動作時に、前記ビットラインの電圧を感知し、前記ワードライン電圧発生回路のバイアス電流を調節することにより、前記ビットラインの電圧を調節するステップを含むことを特徴とする。
【００１５】
前記ステップは、前記ビットラインの電圧が増加するときは、前記ワードラインの電圧を減少させるステップ、前記減少されたワードライン電圧により前記ビットラインの電圧を減少させるステップ、前記ビットラインの電圧が減少するときは、前記ワードラインの電圧を増加させるステップ、及び前記増加されたワードライン電圧により前記ビットラインの電圧を増加させるステップを含む。
【発明の効果】
【００１６】
本発明によるフラッシュメモリ装置では、プログラム動作時に、ビットライン電圧ＶＢＬが所定の目標電圧とほぼ同一に維持されることにより、プログラム効率が向上し、またプログラム不良が減少する。
【発明を実施するための最良の形態】
【００１７】
本発明と本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照し、本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付示された同一参照符号は同一部材を表わす。
【００１８】
図１は、本発明の一実施形態によるフラッシュメモリ装置を表わす回路図である。
図１を参照すれば、本発明の一実施形態によるフラッシュメモリ装置は、フラッシュメモリセルアレイ２１、ワードライン電圧発生回路２３、プログラム電流発生回路２５、及びビットライン電圧クランプ回路２７を備える。
フラッシュメモリセルアレイ２１は、複数個のフラッシュメモリセルＭＣＥＬＬを含む。それぞれのフラッシュメモリセルＭＣＥＬＬは、ソースラインＳＬにソースが連結され、ビットラインＢＬにドレインが連結され、ワードラインＷＬにゲートが連結される。
【００１９】
ワードラインＷＬには、ワードライン電圧発生回路２３が連結され、ワードライン電圧発生回路２３は、ワードライン電圧ＶＷＬを発生させてワードラインＷＬに提供する。ワードライン電圧発生回路２３は、一定のバイアス電流を利用して基準電圧、すなわちワードライン電圧ＶＷＬを発生させる一種の基準電圧発生回路であり、ＰＭＯＳトランジスタＰＭ１，ＰＭ２、基準メモリセルＲＣＥＬＬ、ＮＭＯＳトランジスタＮＭ１、及び基準電流源ＲＥＦ１を含む。
【００２０】
ビットラインＢＬには、プログラム電流発生回路２５が連結され、プログラム電流発生回路２５は、プログラム電流ＩＰＧＭを発生させてビットラインＢＬに提供する。プログラム電流発生回路２５は、ＰＭＯＳトランジスタ（ＰＭ３，ＰＭ４）、ＮＭＯＳトランジスタ（ＮＭ２，ＮＭ３）、及び基準電流源ＲＥＦ２を含む。
ワードライン電圧発生回路２３及びプログラム電流発生回路２５は、一般的なものであり、ここで詳細な動作は省略する。
【００２１】
特に、ビットライン電圧クランプ回路２７は、ビットラインＢＬとワードラインＷＬとに連結され、プログラム動作時に、ビットラインの電圧ＶＢＬを感知し、ワードライン電圧発生回路２３のバイアス電流を調節することにより、ビットラインの電圧ＶＢＬを調節する。
ビットライン電圧クランプ回路２７は、ビットラインＢＬの電圧変化に比例する電流ＩＣＯＭＰを生成し、ワードラインＷＬから基準電圧ノード、すなわち接地電圧ノードＶＳＳに流れるように制御する電流ミラーから構成される。
【００２２】
この電流ミラーは、ビットラインＢＬにドレインとゲートとが共通連結され、基準電圧ノードＶＳＳにソースが連結されるＮＭＯＳトランジスタＮＭ５、及びワードラインＷＬにドレインが連結され、ＮＭＯＳトランジスタＮＭ５のゲートにゲートが連結され、基準電圧ノードＶＳＳにソースが連結されるＮＭＯＳトランジスタＮＭ４を備える。
【００２３】
さらに説明すれば、プログラム動作時に、ビットライン電圧クランプ回路２７によりビットライン電圧変化△ＶＢＬに比例する電流ＩＣＯＭＰがワードラインＷＬから接地電圧ノードＶＳＳに流れる。これにより、ビットラインの電圧ＶＢＬが増加するときは、電流ＩＣＯＭＰが増加し、ワードラインの電圧ＶＷＬが減少し、その結果、前記数式（１）によって減少されたワードライン電圧により、ビットラインの電圧ＶＢＬが減少する。
【００２４】
そして、ビットラインの電圧ＶＢＬが減少するときは、電流ＩＣＯＭＰが減少し、ワードラインの電圧ＶＷＬが増加し、その結果、前記数式（１）によって増加されたワードライン電圧により、ビットラインの電圧ＶＢＬが増加する。
【００２５】
実際の動作を詳細に説明すれば、プログラム動作時に、ワードライン電圧発生回路２３内のＮＭＯＳトランジスタＮＭ１のスレショルド電圧の変化及びメインメモリセルＭＣＥＬＬと、ワードライン電圧発生回路２３内のリダンタントメモリセルＲＣＥＬＬとのスレショルド電圧不一致により、ビットライン電圧ＶＢＬが所定の目標電圧より高まる場合には、ビットライン電圧クランプ回路２７内のダイオード接続されたＮＭＯＳトランジスタＮＭ５を介して流れる電流は、増加し、この電流をミラーリングして生成される電流ＩＣＯＭＰも増加する。
【００２６】
この増加された電流ＩＣＯＭＰは、ワードライン電圧発生回路２３のバイアス電流を減少させ、これによりワードラインの電圧ＶＷＬが減少し、その結果、前記数式（１）によってビットラインの電圧ＶＢＬも減少する。
【００２７】
プログラム動作時に、ワードライン電圧発生回路２３内のＮＭＯＳトランジスタＮＭ１のスレショルド電圧の変化、及びメインメモリセルＭＣＥＬＬと、ワードライン電圧発生回路２３内のリダンタントメモリセルＲＣＥＬＬとのスレショルド電圧不一致により、ビットライン電圧ＶＢＬが所定の目標電圧より低くなる場合には、ビットライン電圧クランプ回路２７内のダイオード接続された ＮＭＯＳトランジスタＮＭ５を介して流れる電流は減少し、この電流をミラーリングして生成される電流ＩＣＯＭＰも減少する。
【００２８】
この減少された電流ＩＣＯＭＰは、ワードライン電圧発生回路２３のバイアス電流を増加させ、これによりワードラインの電圧ＶＷＬが増加し、その結果、前記数式（１）によってビットラインの電圧ＶＢＬも増加する。
【００２９】
以上のように、本発明によるフラッシュメモリ装置では、プログラム動作時に、ビットライン電圧クランプ回路２７により、ビットライン電圧ＶＢＬが所定の目標電圧より高くなったり、または低くなることが抑制されて所定の目標電圧にほぼ一定に維持される。
【００３０】
以上、図面と明細書とで最適な実施形態が開示された。ここで、特定の用語が使われたが、それらは、単に本発明を説明するための目的に使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならば、これから多様な変形及び均等な他実施形態が可能であるということが理解できるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるものである。
【産業上の利用可能性】
【００３１】
本発明は、高性能フラッシュメモリ装置に利用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態によるフラッシュメモリ装置を表わす回路図である。
【図２】従来のフラッシュメモリ装置を表わす回路図である。
【符号の説明】
【００３３】
２１    フラッシュメモリセルアレイ
２３    ワードライン電圧発生回路
２５    プログラム電流発生回路
２７    ビットライン電圧クランプ回路
ＢＬ    ビットライン
ＩＣＯＭＰ    電圧変化に比例する電流
ＩＰＧＭ    プログラム電流
ＭＣＥＬＬ    メインメモリセル
ＮＭ    ＮＭＯＳトランジスタ
ＰＭ    ＰＭＯＳトランジスタ
ＲＣＥＬＬ    リダンダントメモリセル
ＲＥＦ１，ＲＥＦ２    基準電流源
ＳＬ    ソースライン
ＷＬ    ワードライン
ＶＣＣＨ    電源電圧
ＶＳＳ    接地電圧ノード
ＶＢＬ    ビットラインの電圧
ＶＷＬ    ワードラインの電圧
【図１】
2006012401.tif 000003
【図２】
2006012401.tif 000004