(57)【要約】【課題】高エネルギーイオン注入を用いることなくトリプルウエルを形成し、トリプルウエル内に形成されたウエルとトリプルウエル外に形成されたウエルの表面近傍の不純物濃度を実質的に等しくする。【解決手段】第１ウエル形成領域３５に対応して開口部をもつ第１レジスト３８を用いて打消し用マスク３６をパターニングし（ａ）、第１レジスト３８及び打消し用マスク３６をマスクにして第１ウエル形成領域３５にリンを注入し（ｂ）、第１レジスト３８を除去した後に熱拡散処理によって第１ウエル８を形成し（ｃ）、打消し用マスク３６をマスクにして、第１ウエル８の表面近傍の領域にその領域のリンを打ち消す濃度のボロンを注入して打消し領域とし（ｄ）、打消し用マスク３６を除去した後、第１ウエル８内の第２ウエル形成領域３７と第１ウエル８とは異なる領域の第３ウエル形成領域３９に同時にボロンを注入する。【選択図】図２
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【特許請求の範囲】
【請求項１】
以下の工程（Ａ）〜（Ｆ）を含んで同一半導体基板の異なる領域に複数のウエルを形成することを特徴とする半導体装置の製造方法。
（Ａ）第１導電型の半導体基板上に、耐熱性層を形成し、さらに前記耐熱性層上に前記第１ウエル形成領域に対応して開口部をもつ第１レジストを形成した後、前記第１レジストをマスクにして前記耐熱性層を選択的に除去して打消し用マスクを形成する工程、
（Ｂ）前記第１レジスト及び前記打消し用マスクをマスクにして、前記第１ウエル形成領域に第２導電型不純物を注入した後、前記第１レジストを除去する工程、
（Ｃ）熱拡散処理を行なって前記第１ウエル形成領域に注入した前記第２導電型不純物を拡散及び活性化させて第２導電型の第１ウエルを形成する工程、
（Ｄ）前記打消し用マスクをマスクにして、前記第１ウエルの表面近傍の領域に、その領域の第２導電型不純物を打ち消す濃度の第１導電型不純物を注入して打消し領域とし、前記打消し用マスクを除去する工程、
（Ｅ）前記打消し領域内に設けられた、第１導電型ウエル形成領域である第２ウエル形成領域、及び前記第１ウエルとは異なる領域に設けられた、第１導電型ウエル形成領域である第３ウエル形成領域に対応して開口部をもつ第２レジストを前記半導体基板上に形成し、前記第２レジストをマスクにして、前記第２ウエル形成領域及び第３ウエル形成領域に第１導電型不純物を注入した後、前記第２レジストを除去する工程、
（Ｆ）熱拡散処理を行なって前記第２ウエル形成領域及び前記第３ウエル形成領域に注入された前記第１導電型不純物を拡散及び活性化させ、前記第２ウエル形成領域に第２ウエルを形成し、前記第３ウエル形成領域に第３ウエルを形成する工程。
【請求項２】
前記打消し領域内に第１導電型ウエル形成領域が２以上設けられており、前記工程（Ｅ）は、前記打消し領域内の、ウエル形成用の第１導電型不純物が注入されていない第１導電型ウエル形成領域である第４ウエル形成領域、及び前記第１ウエルとは異なる領域の、ウエル形成用の第１導電型不純物が注入されていない第１導電型ウエル形成領域である第５ウエル形成領域に対応して開口部をもつ第３レジストを前記半導体基板上に形成し、前記第３レジストをマスクにして前記第４ウエル形成領域及び前記第５ウエル形成領域に第１導電型不純物を注入した後、前記第３レジストを除去する工程（Ｅ−１）をさらに含む請求項１に記載の製造方法。
【請求項３】
前記工程（Ｅ−１）を２回以上行なう請求項２に記載の製造方法。
【請求項４】
前記工程（Ｅ）は、前記第１導電型ウエル形成領域とは異なる領域に設けられた第２導電型ウエル形成領域である第６ウエル形成領域に対応して開口部をもつ第４レジストを前記半導体基板上に形成し、前記第４レジストをマスクにして前記第６ウエル形成領域に第２導電型不純物を注入した後、前記第４レジストを除去する工程（Ｅ−２）を含む請求項１、２又は３に記載の製造方法。
【請求項５】
前記第６ウエル形成領域は、少なくとも１つの、隣り合う前記第１導電型ウエル形成領域の間の領域を含む請求項４に記載の製造方法。
【請求項６】
前記耐熱性層はシリコン窒化膜である請求項１から５のいずれかに記載の製造方法。
【請求項７】
前記シリコン窒化膜は前記半導体基板上にシリコン酸化膜を介して形成されている請求項６に記載の製造方法。
【請求項８】
以下の工程（Ａ）〜（Ｆ）を含んで同一半導体基板の異なる領域に複数のウエルを形成することを特徴とする半導体装置の製造方法。
（Ａ）第１導電型の半導体基板上に前記第１ウエル形成領域に対応して開口部をもつ第１レジストを形成し、前記第１レジストをマスクにして前記第１ウエル形成領域に第２導電型不純物を注入した後、前記第１レジストを除去する工程、
（Ｂ）熱拡散処理を行なって前記第１ウエル形成領域に注入された前記第２導電型不純物を拡散及び活性化させて第２導電型の第１ウエルを形成する工程、
（Ｃ）前記半導体基板上に、前記第１ウエル内の２以上の第１導電型ウエル形成領域に対応して開口部をもつ打消し用マスクを形成し、前記打消し用マスクをマスクにして、前記第１ウエルの表面近傍の領域に、その領域の第２導電型不純物を打ち消す濃度の第１導電型不純物を注入した後、前記打消し用マスクを除去する工程、
（Ｄ）前記第１ウエル内の前記第１導電型ウエル形成領域のうちの１つである第２ウエル形成領域、及び前記第１ウエルとは異なる領域に設けられた第１導電型ウエル形成領域である第３ウエル形成領域に対応して開口部をもつ第２レジストを前記半導体基板上に形成し、前記第２レジストをマスクにして第１導電型不純物を注入した後、前記第２レジストを除去する工程、
（Ｅ）前記第１ウエル内の、ウエル形成用の第１導電型不純物が注入されていない前記第１導電型ウエル形成領域である第４ウエル形成領域、及び前記第１ウエルとは異なる領域の、ウエル形成用の第１導電型不純物が注入されていない前記第１導電型ウエル形成領域である第５ウエル形成領域に対応して開口部をもつ第３レジストを前記半導体基板上に形成し、前記第３レジストをマスクにして第１導電型不純物を注入した後、前記第４レジストを除去する工程、
（Ｆ）熱拡散処理を行なって、前記第１導電型ウエル形成領域に導入した前記第１導電型不純物を拡散及び活性化させ、前記第１ウエル内に第２ウエル及び第４ウエルを形成し、前記第１ウエルとは異なる領域に第３ウエル及び第５ウエルを形成する工程。
【請求項９】
前記工程（Ｅ）は、前記第４ウエル形成領域及び前記第５ウエル形成領域とは異なる領域に別途第４ウエル形成領域及び第５ウエル形成領域を設け、別途設けられた前記第４ウエル形成領域及び前記第５ウエル形成領域に第１導電型不純物を注入する工程（Ｅ−１）を１回以上含む請求項８に記載の製造方法。
【請求項１０】
前記工程（Ｅ）は、前記第１導電型ウエル形成領域とは異なる領域に設けられた第２導電型ウエル形成領域である第６ウエル形成領域に対応して開口部をもつ第４レジストを前記半導体基板上に形成し、前記第４レジストをマスクにして前記第６ウエル形成領域に第２導電型不純物を注入した後、前記第４レジストを除去する工程（Ｅ−２）を含む請求項８又は９に記載の製造方法。
【請求項１１】
前記第６ウエル形成領域は、少なくとも１つの、前記第１導電型ウエル形成領域の間の領域を含む請求項１０に記載の製造方法
【請求項１２】
前記第１導電型はＰ型、前記第２導電型はＮ型であり、前記第１導電型不純物はボロンであり、前記工程（Ｂ）は、前記第１ウエルを形成した後に、ＬＯＣＯＳ法により、前記半導体基板のＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成する工程を含む請求項８から１１のいずれかに記載の製造方法。
【請求項１３】
第１導電型の半導体基板に、第２導電型の第１ウエルと、前記第１ウエル内に形成された第１導電型の第２ウエルと、前記第１ウエルとは異なる領域に形成された第１導電型の第３ウエルとを少なくとも備えた半導体装置において、
前記第１ウエル、前記第２ウエル及び前記第３ウエルは請求項１から１２のいずれかに記載の製造方法により形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導電型半導体基板の一領域に形成された第２導電型の第１ウエルと、前記第１ウエル領域内に形成された第１導電型の第２ウエルと、前記第１ウエルとは異なる領域に形成された第１導電型の第３ウエルとを少なくとも備えた半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
半導体製造プロセスにおけるウエルの形成工程は、所望の特性を有する回路を実現する上では極めて重要であり、ウエル形成プロセスを如何に設計するかは半導体装置の製造コストの観点においても重要である。これまでは、ＮウエルとＰウエルの２種類のウエルを形成するのが一般的であったが、近年のデバイスの高機能化、複合混載化の要望を反映してウエルの内部に深い接合のウエルを作りこむことで、２重ウエル、即ちトリプルウエルを形成することが積極的に進められている。
【０００３】
トリプルウエルは、負電源回路の混載やノイズ遮断が可能になるだけでなく、ＤＲＡＭ等の信頼性が向上することから、デジタルとアナログを混載するＬＳＩやメモリＬＳＩに広く用いられており、今日の携帯電話や携帯情報端末の普及に大きく貢献している。
【０００４】
トリプルウエルを形成する方法としては様々なものが提案されている。
その一つとして、Ｎ型半導体基板の一領域にＰウエルを形成した後、Ｐウエル領域内部の所定の領域にＮ型不純物を注入してＰ型不純物を打ち返してＮウエルを形成し、それと同時にＰウエルとは異なる（Ｐウエル外の）領域にＮウエルを形成する方法がある（例えば、特許文献１参照。）。
【０００５】
上記の方法では、ツインウエル形成時と比較して工程数を増加させることなくトリプルウエル構造を形成できるという利点がある。しかし、Ｐウエル内部に形成されるＮウエルは、Ｐウエルの不純物を打ち返して形成しているため、Ｐウエルとは異なる領域に形成されるＮウエルの濃度に制約が有る。つまり、「Ｐウエル外のＮウエルのＮ型不純物濃度」＞「ＰウエルのＰ型不純物濃度」＞「Ｐウエル内のＮウエルのＮ型不純物濃度」となる。
このような構成では、Ｐウエル内のＮウエル濃度とＰウエル外のＮウエル濃度を等しくすることができないので、両Ｎウエル内に形成したトランジスタの電気特性が異なり、回路設計が複雑になるという問題があった。
【０００６】
回路設計が複雑になるのを防止するために、両Ｎウエルの不純物濃度を等しくする方法として、各形成領域に対応して開口部をもつマスクをそれぞれ形成し、別々に不純物注入を行なって両Ｎウエルの不純物濃度を等しくする方法がある。しかしこの方法では、形成するウエルの数に比例して形成するマスクの数も増加するので、コストが高くなるという問題があった。
【０００７】
また、トリプルウエルの形成方法として、高エネルギーイオン注入を使う方法が提案されている（例えば、特許文献２参照。）。
この方法では、例えば図２２に示されるように、Ｎ型半導体基板２３０に枠状のＰウエル２３２を形成し、Ｐウエル２３２の底部と接する領域にＰウエルが形成されるように、Ｎ型半導体基板２３０の深部に高エネルギーイオン注入によりＰ型不純物を注入し、拡散及び活性化させて埋込みＰウエル２３６を形成する。Ｐウエル２３２及び埋込みＰウエル２３６で囲まれた領域の表面にＮ型不純物を注入する。このとき、Ｐウエル２３２及び埋込みＰウエル２３６に囲まれていない領域にも同時にＮ型不純物を注入し、拡散及び活性化させることで、Ｎウエル２３８，２４０を形成する。Ｎウエル２３８はＰウエル２３２及び埋込みＰウエル２３６によって囲まれているため、Ｎ型半導体基板２３０及びＮウエル２４０とは電気的に分離されているが、Ｎウエル２３８及びＮウエル２４０は同時に同じ条件でＮ型不純物が注入されており、同じＮ型不純物濃度のＮウエル２３８と２４０がＰウエル２３２及び埋込みＰウエル２３６の内部と外部に形成される。
【０００８】
この方法では、ツインウエルに対して写真製版工程を１回増やすだけで、Ｐウエル２３２及び埋込みＰウエル２３６からなるＤＰＷ（ディープＰウエル）とＤＰＷに囲まれたＮウエル２３８からなるトリプルウエルを形成することができる。さらに、Ｎウエル２３８とＮウエル２４０は同一不純物濃度で形成されているので、Ｎウエル２３８及び２４０に形成されるトランジスタの電気特性は等しく、回路設計の複雑化を避けることができる。
【特許文献１】特許第２８４５４９３号公報
【特許文献２】特開平９−５５４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
高エネルギーイオン注入を使用してトリプルウエルを形成する方法は、拡散ウエルによる方法と比較して製造工程を簡略化できるという点では優れている。しかし、高エネルギーイオン注入装置という高価な設備を必要とする問題があったので、高エネルギーイオン注入を行なわずにトリプルウエルの製造工程を簡略化できる方法が望まれていた。
【００１０】
そこで本発明は、トリプルウエルの形成工程を含む半導体装置の製造方法及びその製造方法により形成された半導体装置において、高エネルギーイオン注入を用いることなくトリプルウエルを形成し、トリプルウエル内に形成されたウエルとトリプルウエルとは異なる領域に形成されたウエルの表面近傍の不純物濃度を実質的に等しくすることを目的としている。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置の製造方法の一局面は、以下の工程（Ａ）〜（Ｆ）を含んで同一半導体基板の異なる領域に複数のウエルを形成することを特徴とするものである。
（Ａ）第１導電型の半導体基板上に、耐熱性層を形成し、さらに上記耐熱性層上に上記第１ウエル形成領域に対応して開口部をもつ第１レジストを形成した後、上記第１レジストをマスクにして上記耐熱性層を選択的に除去して打消し用マスクを形成する工程、
（Ｂ）上記第１レジスト及び上記打消し用マスクをマスクにして、上記第１ウエル形成領域に第２導電型不純物を注入した後、上記第１レジストを除去する工程、
（Ｃ）熱拡散処理を行なって上記第１ウエル形成領域に注入した上記第２導電型不純物を拡散及び活性化させて第２導電型の第１ウエルを形成する工程、
（Ｄ）上記打消し用マスクをマスクにして、上記第１ウエルの表面近傍の領域に、その領域の第２導電型不純物を打ち消す濃度の第１導電型不純物を注入して打消し領域とし、上記打消し用マスクを除去する工程、
（Ｅ）上記打消し領域内に設けられた、第１導電型ウエル形成領域である第２ウエル形成領域、及び上記第１ウエルとは異なる領域に設けられた、第１導電型ウエル形成領域である第３ウエル形成領域に対応して開口部をもつ第２レジストを上記半導体基板上に形成し、上記第２レジストをマスクにして、上記第２ウエル形成領域及び第３ウエル形成領域に第１導電型不純物を注入した後、上記第２レジストを除去する工程、
（Ｆ）熱拡散処理を行なって上記第２ウエル形成領域及び上記第３ウエル形成領域に注入された上記第１導電型不純物を拡散及び活性化させ、上記第２ウエル形成領域に第２ウエルを形成し、上記第３ウエル形成領域に第３ウエルを形成する工程。
ここで、第１導電型とはＰ型又はＮ型を意味し、第２導電型とは第１導電型とは反対導電型のＮ型又はＰ型を意味する。
【００１２】
本発明の製造方法の一局面では、第１ウエル内に打消し領域を形成した後、第１ウエル内の第２ウエル形成領域と第１ウエルとは異なる領域の第３ウエル形成領域に同時に第１導電型不純物を注入するようにしたので、表面近傍の第１導電型不純物濃度が実質的に等しい第２ウエルと第３ウエルが第１ウエルの内側と外側に形成される。
【００１３】
本発明の製造方法の一局面において、上記打消し領域内に第１導電型ウエル形成領域が２以上設けられている場合、上記工程（Ｅ）は、上記打消し領域内の、ウエル形成用の第１導電型不純物が注入されていない第１導電型ウエル形成領域である第４ウエル形成領域、及び上記第１ウエルとは異なる領域の、ウエル形成用の第１導電型不純物が注入されていない第１導電型ウエル形成領域である第５ウエル形成領域に対応して開口部をもつ第３レジストを上記半導体基板上に形成し、上記第３レジストをマスクにして上記第４ウエル形成領域及び上記第５ウエル形成領域に第１導電型不純物を注入した後、上記第３レジストを除去する工程（Ｅ−１）をさらに含むようにしてもよい。
そして、上記工程（Ｅ−１）は２回以上行なうようにしてもよい。
ここで、「ウエル形成用の第１導電型不純物」は、上記工程（Ｄ）で注入する打消し領域形成用の第１導電型不純物とは別工程で注入した第１導電型不純物である。
【００１４】
また、本発明の製造方法において、上記工程（Ｅ）は、上記第１導電型ウエル形成領域とは異なる領域に設けられた第２導電型ウエル形成領域である第６ウエル形成領域に対応して開口部をもつ第４レジストを上記半導体基板上に形成し、上記第４レジストをマスクにして上記第６ウエル形成領域に第２導電型不純物を注入した後、上記第４レジストを除去する工程（Ｅ−２）をさらに含むようにしてもよい。
この場合の第６ウエル形成領域は、少なくとも１つの、上記第１導電型ウエル形成領域の間の領域であるのが好ましい。
【００１５】
上記耐熱性層の一例として、シリコン窒化膜を挙げることができる。
さらに、耐熱性層としてシリコン窒化膜を用いた場合には、シリコン酸化膜を介して半導体基板上に配置するのが好ましい。
【００１６】
本発明にかかる製造方法の他の局面は、以下の工程（Ａ）〜（Ｆ）を含んで同一半導体基板の異なる領域に複数のウエルを形成することを特徴とするものである。
（Ａ）第１導電型の半導体基板上に上記第１ウエル形成領域に対応して開口部をもつ第１レジストを形成し、上記第１レジストをマスクにして上記第１ウエル形成領域に第２導電型不純物を注入した後、上記第１レジストを除去する工程、
（Ｂ）熱拡散処理を行なって上記第１ウエル形成領域に注入された上記第２導電型不純物を拡散及び活性化させて第２導電型の第１ウエルを形成する工程、
（Ｃ）上記半導体基板上に、上記第１ウエル内の２以上の第１導電型ウエル形成領域に対応して開口部をもつ打消し用マスクを形成し、上記打消し用マスクをマスクにして、上記第１ウエルの表面近傍の領域に、その領域の第２導電型不純物を打ち消す濃度の第１導電型不純物を注入した後、上記打消し用マスクを除去する工程、
（Ｄ）上記第１ウエル内の上記第１導電型ウエル形成領域のうちの１つである第２ウエル形成領域、及び上記第１ウエルとは異なる領域に設けられた第１導電型ウエル形成領域である第３ウエル形成領域に対応して開口部をもつ第２レジストを上記半導体基板上に形成し、上記第２レジストをマスクにして第１導電型不純物を注入した後、上記第２レジストを除去する工程、
（Ｅ）上記第１ウエル内の、ウエル形成用の第１導電型不純物が注入されていない上記第１導電型ウエル形成領域である第４ウエル形成領域、及び上記第１ウエルとは異なる領域の、ウエル形成用の第１導電型不純物が注入されていない上記第１導電型ウエル形成領域である第５ウエル形成領域に対応して開口部をもつ第３レジストを上記半導体基板上に形成し、上記第３レジストをマスクにして第１導電型不純物を注入した後、上記第４レジストを除去する工程、
（Ｆ）熱拡散処理を行なって、上記第１導電型ウエル形成領域に導入した上記第１導電型不純物を拡散及び活性化させ、上記第１ウエル内に第２ウエル及び第４ウエルを形成し、上記第１ウエルとは異なる領域に第３ウエル及び第５ウエルを形成する工程。
【００１７】
本発明の製造方法の他の局面では、上記第１ウエル内に打消し領域を形成した後、第１ウエル内の第２ウエル形成領域と第１ウエルとは異なる領域の第３ウエル形成領域に同時に第１導電型不純物を注入し、さらに第１ウエル内の第４ウエル形成領域と第１ウエルとは異なる領域の第５ウエル形成領域に同時に第１導電型不純物を注入するようにしたので、表面近傍の第１導電型不純物濃度が実質的に等しい第２ウエル及び第３ウエルの組と、第４ウエル及び第５ウエルの組が形成される。
【００１８】
製造方法の他の局面において、上記工程（Ｅ）は、上記第４ウエル形成領域及び上記第５ウエル形成領域とは異なる領域に別途第４ウエル形成領域及び第５ウエル形成領域を設け、別途設けられた上記第４ウエル形成領域及び上記第５ウエル形成領域に第１導電型不純物を注入する工程（Ｅ−１）を１回以上含むようにしてもよい。
【００１９】
さらに、上記工程（Ｅ）は、上記第１導電型ウエル形成領域とは異なる領域に設けられた第２導電型ウエル形成領域である第６ウエル形成領域に対応して開口部をもつ第４レジストを上記半導体基板上に形成し、上記第４レジストをマスクにして上記第６ウエル形成領域に第２導電型不純物を注入した後、上記第４レジストを除去する工程（Ｅ−２）を含むようにしてもよい。
その場合、上記第６ウエル形成領域は、少なくとも１つの、隣り合う第１導電型ウエル形成領域の間の領域を含むことが好ましい。
【００２０】
第１導電型がＰ型、第２導電型がＮ型であって、第１導電型不純物がボロンである場合は、上記工程（Ｂ）は、上記第１ウエルを形成後に、ＬＯＣＯＳ法により、上記半導体基板のＬＯＣＯＳ形成領域にＬＯＣＯＳ（Local Oxidation Of Silicon）シリコン酸化膜を形成する工程を含むことが好ましい。
ここで、「ＬＯＣＯＳ酸化膜」とは、シリコン酸化膜上に例えばシリコン窒化膜などのマスクを所定の領域が開口した状態で形成した後、酸化雰囲気中で熱処理を行なってマスクの開口した領域のシリコン酸化膜を成長させて形成したシリコン酸化膜のことを意味する。
【００２１】
本発明にかかる半導体装置は、少なくとも第１ウエルと、上記第１ウエル内に形成された第２ウエルと、上記第１ウエルとは異なる領域に形成された第３ウエルとを少なくとも備えたものであって、上記第１ウエル、上記第２ウエル及び上記第３ウエルは本発明の製造方法により形成されていることを特徴とするものである。
【発明の効果】
【００２２】
本発明の半導体装置の製造方法の一局面においては、半導体基板の第１ウエル形成領域に対応して開口部をもつ第１レジストを用いて耐熱性層からなる打消し用マスクをパターニングし（工程（Ａ））、第１レジスト及び打消し用マスクをマスクにして第１ウエル形成領域に第２導電型不純物を注入し、第１レジストを除去した後に熱拡散処理によって第１ウエルを形成し（工程（Ｂ），（Ｃ））、打消し用マスクをマスクにして、第１ウエルの表面近傍の領域にその領域の第２導電型不純物を打ち消す濃度の第１導電型不純物を注入して打消し領域とし、打消し用マスクを除去し（工程（Ｄ））、第３レジストをマスクにして第１ウエル内の第２ウエル形成領域と第１ウエルとは異なる領域の第３ウエル形成領域に同時に第１導電型不純物を注入するようにした（工程（Ｅ））ので、高エネルギーイオン注入を行なうことなくトリプルウエルを形成することができ、表面近傍の第１導電型不純物濃度が実質的に等しい第２ウエルと第３ウエルを第１ウエルの内側と外側に形成することができる。
また、第１ウエルの形成領域を画定するための第１レジストをマスクにして打消し用マスクをパターニング形成しているので、打消し用マスクを形成するための専用の写真製版工程は必要ない。これにより、写真製版工程回数を減らすことができ、製造コストを低減することができる。
【００２３】
本発明の製造方法の一局面において、打消し領域内に第１導電型ウエル形成領域が２以上設けられている場合、上記工程（Ｅ）は、上記打消し領域内の、ウエル形成用の第１導電型不純物が注入されていない第１導電型ウエル形成領域である第４ウエル形成領域、及び第１ウエルとは異なる領域の、ウエル形成用の第１導電型不純物が注入されていない第１導電型ウエル形成領域である第５ウエル形成領域に対応して開口部をもつ第３レジストを半導体基板上に形成し、第３レジストをマスクにして第４ウエル形成領域及び第５ウエル形成領域に第１導電型不純物を注入した後、第３レジストを除去する工程（Ｅ−１）をさらに含むようにすれば、表面近傍の第１導電型不純物濃度が実質的に等しい第４ウエル及び第５ウエルの組を、第２ウエル及び第３ウエルの組とはウエル濃度を異ならせて第１ウエルの内側と外側に形成することができる。
そして、この工程（Ｅ−１）を２回以上行なうようにすれば、第１ウエルの内側と外側に第１導電型不純物濃度が実質的に等しいウエルの組を３組以上形成することができる。
【００２４】
さらに、上記工程（Ｅ）は、第１導電型ウエル形成領域とは異なる領域に設けられた第２導電型ウエル形成領域である第６ウエル形成領域に対応して開口部をもつ第４レジストを半導体基板上に形成し、第４レジストをマスクにして上記第６ウエル形成領域に第２導電型不純物を注入する工程（Ｅ−２）を含むようにすれば、第１導電型ウエルとは別の領域に第２導電型ウエルである第６ウエルを形成することができる。
ここで、第６ウエル形成領域は第１ウエル外であってもよいし、第１ウエル内であってもよいし、その両方であってもよい。
例えば、第６ウエル形成領域を、少なくとも１つの、隣り合う第１導電型ウエルの間に配置するようにすれば、第６ウエル形成領域の両隣に形成される第１導電型ウエル間の距離を短くしても両第１導電型ウエルを電気的に分離することができる。
【００２５】
打消し用マスクを形成するための耐熱性層としてシリコン窒化膜を用い、そのシリコン窒化膜を、シリコン酸化膜を介して半導体基板上に配置するようにすれば、シリコン窒化膜の熱変形による応力によって半導体基板が損傷するのを防止することができる。
【００２６】
本発明の製造方法の他の局面は、第２導電型の第１ウエルを形成し（工程（Ａ），（Ｂ））、第１ウエル内の第１導電型ウエル形成領域に対応して開口部をもつ打消し用レジストを用いて、第１ウエル内の第１導電型ウエル形成領域の第２導電型不純物濃度を打ち消した後（工程（Ｃ））、第１ウエル内の第１導電型ウエル形成領域の１つである第２ウエル形成領域と、第１ウエルとは異なる領域の第１導電型ウエル形成領域である第３ウエル形成領域に、第２レジストを用いて同時に第１導電型不純物を注入し（工程（Ｄ））、さらに、第３レジストを用いて第１ウエル内の第２ウエル形成領域とは異なる領域の第１導電型ウエル形成領域である第４ウエル形成領域と、第１ウエル及び第３ウエル形成領域とは異なる領域の第１導電型ウエル形成領域である第５ウエル形成領域に第１導電型不純物を注入する（工程（Ｅ））ようにしたので、高エネルギーイオン注入を行なうことなくトリプルウエルを形成することができ、第１ウエルの内側と外側に表面近傍の第１導電型不純物濃度が実質的に等しい第２ウエル及び第３ウエルの組と第４ウエル及び第５ウエルの組を形成することができる。第２ウエル及び第３ウエルの組と第４ウエル及び第５ウエルの組について、両組の実質的な第１導電型不純物濃度を異ならせることができる。
さらに、打消し用レジスト、第２レジスト及び第３レジストの３回の写真製版工程を行なって第２ウエル形成領域、第３ウエル形成領域、第４ウエル形成領域及び第５ウエル形成領域への第１導電型不純物注入を行なうようにしているので、それぞれの第１導電型ウエル形成領域に第１導電型不純物を注入する方法（写真製版工程は４回）に比べて写真製版回数を減らすことができる。
【００２７】
本発明の製造方法の他の局面においては、上記工程（Ｅ）は、第４ウエル形成領域及び第５ウエル形成領域とは異なる領域に別途第４ウエル形成領域及び第５ウエル形成領域を設け、別途設けられた第４ウエル形成領域及び第５ウエル形成領域に第１導電型不純物を注入する工程（Ｅ−１）を１回以上含むようにすれば、第１ウエルの内側と外側に、表面近傍の第１導電型不純物濃度が実質的に等しい第１導電型ウエルを３組以上形成することができる。
【００２８】
さらに、上記工程（Ｅ）は、第１導電型ウエル形成領域とは異なる領域に設けられた第２導電型ウエル形成領域である第６ウエル形成領域に対応して開口部をもつ第４レジストを半導体基板上に形成し、第４レジストをマスクにして上記第６ウエル形成領域に第２導電型不純物を注入する工程（Ｅ−２）を含むようにすれば、第１導電型ウエルとは別の領域に第２導電型ウエルである第６ウエルを形成することができる。
ここで、第６ウエル形成領域を、少なくとも１つの、隣り合う第１導電型ウエルの間に配置すれば、第６ウエル形成領域の両隣に形成される第１導電型ウエル間の距離を短くしても両第１導電型ウエルを電気的に分離することができる。
【００２９】
ところで、Ｐ型不純物、特にボロンを注入した後にＬＯＣＯＳ酸化膜を形成すると、ＬＯＣＯＳ酸化膜がボロンを吸い出してしまい、ボロンが注入されている領域とＬＯＣＯＳ酸化膜との境界近傍の領域のボロン濃度が薄くなってしまう。
そこで、本発明の製造方法の上記他の局面において、工程（Ｂ）は、上記第１ウエルを形成後に、ＬＯＣＯＳ法により、上記半導体基板のＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成する工程を含むようにすれば、ＬＯＣＯＳ酸化膜によるＰ型不純物の吸出しを防止することができるので、Ｐウエルの濃度分布が不均一になるのを防止することができる。
【００３０】
本発明の半導体装置は、少なくとも、第１ウエルと、第１ウエル内に形成された第２ウエルと、第１ウエルとは異なる領域に形成された第３ウエルが本発明の製造方法により形成されているので、第１ウエル内に形成されている第２ウエルと第１ウエルとは異なる領域の第３ウエルの第１導電型不純物濃度が実質的に等しく形成されている。実質的に第１導電型不純物濃度が等しいこれらのウエルに形成されたトランジスタは設計上同一種類のデバイスとして扱うことができるので、回路設計を簡略化させることができる。
また、本発明の半導体装置は、高エネルギーイオン注入を行なうことなく製造されているので、製造コストの低減を図ることができる。
【発明を実施するための最良の形態】
【００３１】
以下に、図面を参照しながら本発明の好適な形態を説明する。
図１は半導体装置の一実施例を示す断面図である。
この実施例の半導体装置は、Ｐ型の半導体基板２にＮチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジスタ６が形成されている。以下、ＮチャネルＭＯＳトランジスタをＮｃｈトランジスタと略記する。
【００３２】
Ｎｃｈトランジスタ４は、ＤＮＷ（ディープＮウエル、第１ウエル）８内に形成されたＩＰＷ（ＩＰウエル、第２ウエル）１０内に形成されており、ＩＰＷ１０内に形成されたソース１２及びドレイン１４と、ソース１２、ドレイン１４間のチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０により構成されている。
【００３３】
Ｎｃｈトランジスタ６は、Ｐウエル（第３ウエル）２２内に形成されており、Ｐウエル２２内に形成されたソース２４及びドレイン２６と、ソース２４、ドレイン２６間のチャネル領域上にゲート酸化膜３０を介して形成されたゲート電極３２により構成されている。
Ｎｃｈトランジスタ４とＮｃｈトランジスタ６はＬＯＣＯＳ酸化膜３３により電気的に分離されている。
【００３４】
ＤＮＷ８にはＮ型不純物として、例えばリンが導入されている。ＩＰＷ１０及びＰウエル２２にはＰ型不純物として、例えばボロンが導入されている。
ＤＮＷ８領域内に形成されているＩＰＷ１０は、ＤＮＷ８を形成した後にＤＮＷ８のＩＰＷ１０の形成領域のリンを打ち消すためのボロンが注入された後、さらにＰウエル２２の形成領域と同時にボロンが注入されて形成されたものである。そのため、ＩＰＷ１０とＰウエル２２は表面近傍の実質的なボロン濃度が等しい。これにより、この実施例の半導体装置は、Ｎｃｈトランジスタ４とＮｃｈトランジスタ６の両者を設計上同一種類のデバイスとして扱うことができるので、回路設計を簡略化できるという利点がある。
【００３５】
図２及び図３は図１に示した半導体装置の製造方法の一実施例を説明するための工程断面図である。以下、図２及び図３の各工程（ａ）〜（ｇ）に沿って順に説明する。この実施例で用いる半導体基板２には、ＤＮＷ８を形成するための第１ウエル形成領域３５と、ＤＮＷ８内にＩＰＷ１０を形成するための第２ウエル形成領域３７と、ＤＮＷ８とは異なる領域にＰウエル２２を形成するための第３ウエル形成領域３９が設けられている。
【００３６】
（ａ）Ｐ型半導体基板２にシリコン酸化膜３４及び耐熱性層としてのシリコン窒化膜を形成する。写真製版技術を用いてシリコン窒化膜上に第１ウエル形成領域３５に対応して開口部をもつ第１レジスト３８を形成し、第１レジスト３８をマスクにして第１ウエル形成領域のシリコン窒化膜を選択的に除去してシリコン窒化膜からなる打消し用マスク３６を形成する。
【００３７】
（ｂ）打消し用マスク３６及び第１レジスト３８をマスクにして、第１ウエル形成領域にＮ型不純物であるリンを注入する。ここでのリンの注入条件は、例えば注入エネルギー６０ＫｅＶ、注入密度１.０×１０13ｃｍ-2である。
【００３８】
（ｃ）第１レジスト３８を除去し、打消し用マスク３６を残した状態で熱処理を行なって、第１ウエル形成領域３５にＤＮＷ８を形成する。ここでの熱処理条件は、例えば処理温度１１８０℃、処理時間５時間である。
【００３９】
（ｄ）打消し用マスク３６をマスクにして、ＤＮＷ８にＰ型不純物であるボロンを注入して打消し領域とする。ボロン注入密度は、第２ウエル形成領域３７の表面近傍領域のリン濃度を打ち消して半導体基板２と実質的にＰ型不純物濃度が等しくなるように設定する。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度５.７×１０12ｃｍ-2である。
【００４０】
（ｅ）打消し用マスク３６を除去する。シリコン酸化膜３４上に、打消し領域内の第２ウエル形成領域３７、及びＤＮＷ８とは異なる領域の第３ウエル形成領域３９に対応して開口部をもつ第２レジスト４０を形成し、第２レジスト４０をマスクにして第２ウエル形成領域３７及び第３ウエル形成領域３９にボロンを注入する。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度１.２×１０12ｃｍ-2である。
【００４１】
（ｆ）第２レジスト４０を除去した後、熱拡散処理を行なってＤＮＷ８内にＩＰＷ１０を形成し、第３ウエル形成領域３９にＰウエル２２を形成する。熱拡散処理の処理条件は、例えば処理温度１１５０℃、処理時間２時間である。
【００４２】
（ｇ）シリコン酸化膜３４を除去した後、通常のＬＯＣＯＳ法により、所定の領域にＬＯＣＯＳ酸化膜３３を形成する。
その後、ゲート酸化膜１８，３０、ゲート電極２０，３２、ソース１２，２４及びドレイン１４，２６を形成し、Ｎｃｈトランジスタ４，６を形成する（図１を参照。）。
【００４３】
この実施例では、ＩＰＷ１０はＤＮＷ８により半導体基板２と電気的に分離されているので、トリプルウエルとして用いることができる。そして、この実施例においては、高エネルギーイオン注入を用いることなくトリプルウエルを形成することができるので、製造コストを抑えることができる。
また、この実施例によれば、上記工程（ｄ）で第２ウエル形成領域３７にボロンを注入して、ＤＮＷ８の表面近傍のＰ型不純物濃度が半導体基板２と実質的に等しくなる状態にした後、上記工程（ｅ）で第２ウエル形成領域３７と第３ウエル形成領域３９に対して同時にボロン注入を行なっているので、ＤＮＷ８の内側と外側に表面近傍のＰ型不純物濃度が実質的に等しいＩＰＷ１０とＰウエル２２を形成することができる。これにより、Ｎｃｈトランジスタ４とＮｃｈトランジスタ６（図１を参照。）の両者を設計上同一種類のデバイスとして扱うことができるので、回路設計を簡略化させることができる。
また、この実施例の工程（ｄ）に示されるように、工程（ａ）において、ＤＮＷ８用のイオン注入マスクである第１レジスト３８をマスクにしてパターニングされた打消し用マスク３６をマスクにして、第２ウエル形成領域３７にボロン注入を行なうようにしているので、打消し用マスク専用の写真製版工程を省略することができる。
【００４４】
図４は図１に示した半導体装置のＩＰＷ１０及びＰウエル２２とは異なる領域にＮウエルを形成した半導体装置の一実施例を示す断面図である。ここでは特に、形成されているＮウエルのうちの１つであるＮウエル（第６ウエル）９がＤＮＷ８内のＩＰＷ１０とＰウエル２２の間の領域に形成されている。そのため、Ｐ型のＩＰＷ１０とＰウエル２２はＮ型のＮウエル９によって電気的に分離されるため、両Ｐウエル１０，２２に形成されるトランジスタ４と６の距離を近づけることができる。これにより、半導体基板２の面内により多くの素子を形成したり、半導体装置の小型化を図ったりすることができる。
【００４５】
図４に示すような半導体装置は、図２及び図３を参照して説明した製造方法の実施例の工程（ｅ）（図３（ｅ）参照。）に、図５（ｅ−２）に示される工程を追加することで形成することができる。
この工程では、第２ウエル形成領域３７と第３ウエル形成領域３９の間の領域に対応して開口部をもつＮウエル形成用レジスト（第４レジスト）４１をシリコン酸化膜３４上に形成し、Ｎウエル形成用レジスト４１をマスクにして第２ウエル形成領域３７と第３ウエル形成領域３９の間の領域にＮ型不純物であるリンを注入する。これにより、後の工程（ｆ）（図３（ｆ）参照。）で熱拡散処理を行なうことにより、ＩＰＷ１０及びＰウエル２２と同時にＮウエル９が形成される。
【００４６】
図５では、Ｎウエル９を形成する領域に対するリン注入は、第２ウエル形成領域３７及び第３ウエル形成領域３９にボロン注入を行なった後に行なっているが、第２ウエル形成領域３７及び第３ウエル形成領域３９にボロン注入を行なう前に行なってもよい。また、ここではＮウエル９をＩＰＷ１０とＰウエル２２の間に形成しているが、図示しない他の領域にＮウエルを形成してもよい。
【００４７】
次に、半導体装置のさらに他の実施例を説明する。
図６は半導体装置のさらに他の実施例の構造を示す断面図である。
この実施例の半導体装置は、Ｐ型の半導体基板２の一領域に形成されたＤＮＷ（第１ウエル）５０内に２つのＮｃｈトランジスタ４２，４４が形成されている。さらにＤＮＷ５０とは異なる領域に２つのＮｃｈトランジスタ４６，４８が形成されている。これらのトランジスタ４２，４４，４６，４８は、ＬＯＣＯＳ酸化膜３３により分離されている。
【００４８】
Ｎｃｈトランジスタ４２は、ＤＮＷ５０内に形成されたＩＰＷ（第２ウエル）５２内に形成されており、ＩＰＷ５２内に形成されたソース５４及びドレイン５６と、ソース５４、ドレイン５６間のチャネル領域上にゲート酸化膜６０を介して形成されたゲート電極６２により構成されている。
Ｎｃｈトランジスタ４４は、ＤＮＷ５０内のＩＰウエル５２とは異なる領域に形成されたＩＰウエル（第４ウエル）６４内に形成されており、ＩＰウエル６４に形成されたソース６６及びドレイン６８と、ソース６６、ドレイン６８間のチャネル領域上にゲート酸化膜７２を介して形成されたゲート電極７４により構成されている。
【００４９】
Ｎｃｈトランジスタ４６はＤＮＷ５０とは異なる領域に形成されたＰウエル（第３ウエル）７６内に形成されており、Ｐウエル７６内に形成されたソース７８及びドレイン８０と、ソース７８、ドレイン８０間のチャネル領域上にゲート酸化膜８４を介して形成されたゲート電極８６が形成されている。
Ｎｃｈトランジスタ４８は、ＤＮＷ８及びＰウエル７８とは異なる領域に形成されたＰウエル（第５ウエル）８８内に形成されており、Ｐウエル８８内に形成されたソース９０及びドレイン９２と、ソース９０及びドレイン９２間のチャネル領域上にゲート酸化膜９６を介して形成されたゲート電極９８により構成されている。
【００５０】
ＤＮＷ５０にはＮ型不純物として、例えばリンが注入されている。ＩＰＷ５２，６４及びＰウエル７６，８８にはＰ型不純物として、例えばボロンが注入されている。
【００５１】
ＤＮＷ５０内のＩＰＷ５２は、表面近傍領域のリンを打ち消すためのボロン注入が行なわれた後に、さらにＰウエル７６と同時にボロン注入が行なわれて形成されたものであり、ＩＰＷ５８とＰウエル７６の表面希望のボロン濃度は実質的に等しい。また、ＤＮＷ５０内のＩＰＷ６４は、表面近傍領域のリンを打ち消すためのボロン注入が行なわれた後に、さらにＰウエル８８と同時にボロン注入が行なわれて形成されたものであり、ＩＰＷ６４とＰウエル８８の表面近傍のボロン濃度は実質的に等しい。Ｐウエル５２，７６の組とＰウエル６４，８８の組は実質的なボロン濃度が互いに異なっている。
これにより、Ｐ型不純物濃度が実質的に等しいウエル５２，７６に形成されたＮｃｈトランジスタ４２と４６、及びＰ型不純物濃度が実質的に等しいウエル６４，８８に形成されたＮｃｈトランジスタ４４と４８は設計上同一のデバイスと見なすことができるので、半導体装置の回路設計が簡略化される。
【００５２】
図７及び図８は図６に示した半導体装置を製造するための製造方法のさらに他の実施例を説明するための工程断面図である。以下、図７及び図８の各工程（ａ）〜（ｈ）に沿って説明する。なお、この実施例で用いる半導体基板２には、ＤＮＷ５０を形成するための第１ウエル形成領域３５と、第１ウエル形成領域内に２つのＩＰＷ５２，６４を形成するための第２ウエル形成領域１０４及び第４ウエル形成領域１１０と、ＤＮＷ５０とは異なる領域にＰウエル７６，８８を形成するための第３ウエル形成領域１０６及び第５ウエル形成領域１１２が設けられている。
【００５３】
（ａ）Ｐ型半導体基板２にシリコン酸化膜３４及び耐熱性層としてのシリコン窒化膜を形成する。その後、写真製版技術を用いてシリコン窒化膜上に第１ウエル形成領域３５に対応して開口部をもつ第１レジスト３８を形成し、第１レジスト３８をマスクにして第１ウエル形成領域のシリコン窒化膜を選択的に除去して打消し用マスク３６を形成する。
【００５４】
（ｂ）第１レジスト３８及び打消し用マスク３６をマスクにして、第１ウエル形成領域にＮ型不純物であるリンを注入する。ここでのリンの注入条件は、例えば注入エネルギー６０ＫｅＶ、注入密度１.０×１０13ｃｍ-2である。
【００５５】
（ｃ）第１レジスト３８を除去した後、熱処理を行なって、第１ウエル形成領域３５にＤＮＷ５０を形成する。ここでの熱処理条件は、例えば処理温度１１８０℃、処理時間５時間である。
【００５６】
（ｄ）打消し用マスク３６をマスクにして、第１ウエル形成領域３５にＰ型不純物であるボロンを注入する。ボロン注入密度は、第２ウエル形成領域３７の表面近傍領域のリン濃度を打ち消して半導体基板２と実質的にＰ型不純物濃度が等しくなるように設定する。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度５.７×１０12ｃｍ-2である。
これにより、ＤＮＷ５０におけるボロンが注入された領域は、Ｎ型不純物がＰ型不純物によって打ち消された打消し領域となる。
【００５７】
（ｅ）打消し用マスク３６を除去した後、シリコン酸化膜３４上に第２ウエル形成領域１０４及び第３ウエル形成領域１０６に対応して開口部をもつ第２レジスト１０２を形成する第２レジスト１０２をマスクにして第２ウエル形成領域１０４及び第３ウエル形成領域１０６にＰ型不純物として、例えばボロンを注入する。第２ウエル形成領域１０４は上記工程（ｄ）で形成された打消し領域内の領域であり、第３ウエル形成領域１０６はＤＮＷ５０とは異なる領域である。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度１.２×１０12ｃｍ-2である。
【００５８】
（ｅ−１）第２レジスト１０２を除去した後、第４ウエル形成領域１１０及び第５ウエル形成領域１１２に対応して開口部をもつ第３レジスト１０８をシリコン酸化膜３４上に形成し、第３レジスト１０８をマスクにして第４ウエル形成領域１１０及び第５ウエル形成領域１１２にＰ型不純物として、例えばボロンを注入する。第４ウエル形成領域１１０は上記工程（ｄ）で形成された打消し領域内の領域で、かつ第２ウエル形成領域１０４とは異なる領域であり、第５ウエル形成領域１１２はＤＮＷ５０及び第３ウエル形成領域１０６とは異なる領域である。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度３.０×１０12ｃｍ-2である。
【００５９】
（ｆ）第３レジスト１０８を除去した後、熱拡散処理を行なって、ＤＮＷ５０内の第２ウエル形成領域１０４にＩＰＷ５２を形成し、ＤＮＷ５０内の第４ウエル形成領域１１０にＩＰＷ６４を形成し、ＤＮＷ５０とは異なる領域である第３ウエル形成領域１０６と１１２にＰウエル７６と８８を形成する。熱拡散処理の処理条件は、例えば処理温度１１５０℃、処理時間２時間である。
【００６０】
（ｇ）シリコン酸化膜３４を除去した後、ＬＯＣＯＳ法により、形成する素子それぞれの境界を含むＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜３３を形成する。
その後、Ｐウエル５２，６４，７６，８８にゲート酸化膜６０，７２，８４，９６、ゲート電極６２，７４，８６，９８、ソース５４，６６，７８，９０及びドレイン５６，６８，８０，９２を形成して、トランジスタ４２，４４，４６，４８を形成する（図６を参照。）。
【００６１】
この実施例においては、高エネルギーイオン注入を行なわずに、ＤＮＷ５０の表面近傍領域にＰ型不純物であるボロンを注入して打消し領域とし、さらに打消し領域にボロンを注入してＤＮＷ５０内にＩＰＷ５２及び６４を形成している。そして、ＩＰＷ５２とＰウエル７６、ＩＰＷ６４とＰウエル８８は同じ条件でボロン注入を行なって形成しているので、表面近傍のＰ型不純物濃度が実質的に等しくなる。これにより、ＤＮＷ５０の内側と外側に表面近傍のＰ型不純物濃度が実質的に等しい２組のＰウエル５２及び７６と６４及び８８を形成することができる。したがって、ＩＰＷ５２、Ｐウエル７６に形成されるＮｃｈトランジスタ４２，４６（図６を参照）は設計上同一のデバイスと見なすことができる。同様に、ＩＰＷ６４、Ｐウエル８８に形成されるＮｃｈトランジスタ４４，４８（図６を参照）も設計上同一のデバイスと見なすことができる。これにより、この実施例を用いて形成された半導体装置は回路設計を簡略化することができる。
【００６２】
さらに、従来の製造方法でＤＮＷ５０の内側に濃度の異なる２種類のウエルを形成し、さらにＤＮＷ５０の外側にＤＮＷ５０内のウエルと不純物濃度の等しい２つのウエルを形成する場合には、それぞれのウエル形成領域に不純物注入を行なうために４枚のマスクを必要とし、不純物注入を行なうためには４回の写真製版工程が必要であった。これに対し、この実施例では、打消し用マスク３６、第２レジスト１０２及び第３レジスト１０８の３枚のマスクでそれぞれの領域にボロン注入を行なうことができ、しかも、打消し用マスク３６はＤＮＷ８用の第１レジスト３８を用いてパターニングしたものであるので、ボロン注入領域を画定するための写真製版工程回数は実質的に２回であり、写真製版工程を従来よりも減らすことができる。
【００６３】
図９は、図６に示した半導体装置にさらにＮウエルを形成した場合の実施例を示す断面図である。
この半導体装置は、ＩＰＷ６４とＰウエル７６の間の領域にＮウエル５１ａが形成され、Ｐウエル７６とＰウエル８８の間の領域にＮウエル５１ｂが形成されている。さらに、ＤＮＷ５０、Ｐウエル７６及び８８とは異なる領域にはＮウエル５１ｃが形成されており、そこにゲート酸化膜、ゲート電極、ソース及びドレインが形成されて、ＰチャネルＭＯＳトランジスタ（以下Ｐｃｈトランジスタという）が形成されている。さらに、ＩＰＷ５２とＩＰＷ６４の間の領域にＮウエル５１ｄが形成されている。この実施例では、ＩＰＷ５２とＩＰＷ６４の間隔が図６を参照して説明した実施例に比べて広く設定されている。このような構造は、図８（ｅ）及び（ｅ−１）を参照して説明した上記工程（ｅ）及び（ｅ−１）において第２レジスト１０２もしくは第３レジスト１０８又はその両方の形成領域を変更することにより実現することができる。
【００６４】
この半導体装置では、Ｎウエル５１ａ及び５１ｂが形成されていることにより、隣り合うＩＰＷ６４とＰウエル７６、Ｐウエル７６とＰウエル８８、ＩＰＷ５２とＩＰＷ６４は電気的に分離される。これにより、Ｐウエル６４と７６、７６と８８が導通しなくなるので、トランジスタ４４と４６の間、及びトランジスタ４６と４８の間の距離を縮めることができ、素子の集積化や半導体装置の小型化を図ることができる。また、ＩＰＷ６４、Ｐウエル７６間の間隔を狭くすることができ、半導体装置の小型化を図ることができる。
【００６５】
さらに、ＩＰＷ５２とＩＰＷ６４の間にＮウエル５１ｄを備えているので、ＩＰＷ５２，６４を電気的に分離することができる。
ここではＮウエル５１ａ，５１ｂ，５１ｃの３つのＮ型ウエルが形成されているが、これ以外にもＮ型のウエルを他の領域に形成してもよい。
【００６６】
図９に示す半導体装置は、図７及び図８を参照して説明した上記製造方法の実施例の上記工程（ｅ）（図８参照。）に、図１０に示される工程（ｅ−２）を含むことで形成することができる。ただし、図７及び図８を参照して説明した上記製造方法の実施例に比べて第２ウエル形成領域１０４及び第４ウエル形成領域１１０の間隔が広く配置されており、図８（ｅ）及び（ｅ−１）を参照して説明した上記工程（ｅ）及び（ｅ−１）に対して、第２レジスト１０２もしくは第３レジスト１０８又はその両方の形成領域は変更されている。
【００６７】
この工程（ｅ−２）では、第４ウエル形成領域１１０と第３ウエル形成領域１０６の間の領域、第３ウエル形成領域１０６と第５ウエル形成領域１１２の間の領域、及びこれらの領域とは異なる領域でかつＰウエル形成領域とは異なる領域に対応して開口部をもつ第４レジスト１０９をシリコン酸化膜３４上に形成し、第４レジスト１０９をマスクにしてＮ型不純物であるリンを注入する。これにより、後の工程（ｆ）の熱拡散処理でＩＰＷ５２，６４及びＰウエル７６，８８と同時にＮウエル５１ａ，５１ｂ及び５１ｃが形成される。
【００６８】
なお、Ｎウエル５１ａ，５１ｂ及び５１ｃを形成するためのリン注入はここではＩＰＷ５２，６４及びＰウエル７６，８８を形成するためのボロン注入後に行なわれているが、本発明はこれに限定されるものではなく、例えばＩＰＷ５２，６４及びＰウエル７６，８８を形成するためのボロン注入前にリン注入を行なうようにしてもよく、ＤＮＷ８を形成した後に行なうリン注入と２回のボロン注入の注入順序はどのような組合せであってもよい。
【００６９】
図１１はＤＮＷ５０内に３種類のＰ型不純物濃度をもつＩＰＷ５２，６４，６５が形成された半導体装置の実施例の基板構造を示す断面図である。
この半導体基板は、ＤＮＷ５０内に形成されたＩＰＷ５２，６４，６５と、ＤＮＷ５０とは異なる領域にＰウエル７６，８８，８９が形成されている。ＩＰＷ５２及びＰウエル７６、ＩＰＷ６４及びＰウエル８８、ＩＰＷ（第３ウエル）６５及びＰウエル（第５ウエル）８９の各組はそれぞれ表面近傍のボロン濃度が実質的に等しくなっている。
【００７０】
図１１に示す半導体基板は、図７及び図８を参照して説明した上記製造方法の実施例と同様の工程に、図１２（ｅ−１）に示すような工程を追加することにより形成することができる。ただし、図７及び図８を参照して説明した上記製造方法の実施例に比べて、第２ウエル形成領域１０４及び第４ウエル形成領域１１０の形成領域が異なっている。
【００７１】
図７（ｄ）を参照して説明した上記工程（ｄ）で形成された打消し領域内の第２ウエル形成領域１０４及び第４ウエル形成領域１１０とは異なる領域と、ＤＮＷ５０とは異なる領域でかつ第３ウエル形成領域１０６及び第５ウエル形成領域１１２とは異なる領域に開口部をもつレジスト１０８ａをシリコン酸化膜３４上に形成し、レジスト１０８ａをマスクにしてボロン注入を行なうようにすることで、上記工程（ｆ）（図８（ｆ）参照。）の熱拡散処理で、ＩＰＷ５２，６４及びＰウエル７６，８８と同時にＩＰＷ６５及びＰウエル８９が形成される。
【００７２】
なお、図１２（ｅ−１）に示される工程は２回以上行なうこともできる。表面近傍のＰ型不純物濃度が実質的に同じであるＩＰＷ及びＰウエルの４つ以上の組を互いに不純物濃度を異ならせて形成することができる。
また、この工程（ｅ−１）と図１０に示した工程（ｅ−２）は組み合わせることができる。
【００７３】
図１３は半導体装置のさらに他の実施例を示す断面図である。図６と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図６を参照して説明した実施例と異なる点は、ＩＰＷ５２，６４が間隔をもって配置され、ＤＮＷ５０により電気的に分離されている点である。
【００７４】
図１４及び図１５は、図１３に示された半導体装置を製造するための製造方法の実施例を説明するための工程断面図である。この実施例は本発明の製造方法の他の局面の一実施例である。以下、図１４及び図１５の工程（ａ）〜（ｈ）に沿って説明する。なお、この実施例で用いる半導体基板２においても、ＤＮＷ５０を形成するための第１ウエル形成領域３５と、第１ウエル形成領域３５内に２つのＩＰＷ５２，６４を形成するための第２ウエル形成領域１０４及び第４ウエル形成領域１１０と、ＤＮＷ５０とは異なる領域にＰウエル７６，８８を形成するための第３ウエル形成領域１０６及び第５ウエル形成領域１１２が設けられている（図１３も参照。）。
【００７５】
（ａ）半導体基板２上に、シリコン酸化膜３４を介して第１ウエル形成領域３５に対応して開口部をもつ第１レジスト３８を形成する。
（ｂ）第１レジスト３８をマスクにして、Ｎ型不純物として、例えばリンを第１ウエル形成領域３５に注入する。ここでのリン注入条件は、例えば注入エネルギー６０ＫｅＶ、注入密度１.０×１０13ｃｍ-2である。
【００７６】
（ｃ）第１レジスト３８を除去した後、熱拡散処理を行なって、第１ウエル形成領域にＤＮＷ５０を形成する。ここでの熱処理条件は、例えば処理温度１１８０℃、処理時間５時間である。
第２ウエル形成領域１０４及び第４ウエル形成領域１１０に対応して開口部をもつ打消し用レジスト１１４を形成し、打消し用レジスト１１４をマスクにして第２ウエル形成領域１０４及び第４ウエル形成領域１１０にＰ型不純物として、例えばボロンを注入し、それぞれの表面近傍領域のリンを打ち消して半導体基板２と実質的に同じＰ型不純物濃度とする。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度５.７×１０12ｃｍ-2である。
【００７７】
（ｄ）シリコン酸化膜３４上に第２ウエル形成領域１０４及び第３ウエル形成領域１０６に対応して開口部をもつ第２レジスト１０２を形成し、第２レジスト１０２をマスクにして第２ウエル形成領域１０４及び第３ウエル形成領域１０６にＰ型不純物として、例えばボロンを注入する。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度１.２×１０12ｃｍ-2である。
【００７８】
（ｅ）第２レジスト１０２を除去した後、第４ウエル形成領域１１０及び第５ウエル形成領域１１２に対応して開口部をもつ第３レジスト１０８をシリコン酸化膜３４上に形成し、第３レジスト１０８をマスクにして第４ウエル形成領域１１０及び第５ウエル形成領域１１２にＰ型不純物として、例えばボロンを注入する。ここでのボロン注入条件は、例えば注入エネルギー３０ＫｅＶ、注入密度３.０×１０12ｃｍ-2である。
【００７９】
（ｆ）第３レジスト１０８を除去した後、熱拡散処理を行なってＤＮＷ５０内にＩＰＷ５２及び６４を形成し、ＤＮＷ５０とは異なる領域にＰウエル７６及び８８を形成する。熱拡散処理の処理条件は、例えば処理温度１１５０℃、処理時間２時間である。
【００８０】
（ｇ）シリコン酸化膜３４を除去した後、ＬＯＣＯＳ法により、ＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜３３を形成する。
その後、それぞれのウエル５２，６４，７６，８８にゲート酸化膜６０，７２，８４，９６、ゲート電極６２，７４，８６，９８、ソース５４，６６，７８，９０及びドレイン５６，６８，８０，９２を形成して、トランジスタ４２，４４，４６，４８を形成する（図１３を参照。）。
【００８１】
この実施例では、ＩＰＷ５２，６４はＤＮＷ５０により半導体基板２と電気的に分離されているので、トリプルウエルとして用いることができる。そして、この実施例においては、高エネルギーイオン注入を用いることなくトリプルウエルを形成することができるので、製造コストを抑えることができる。
【００８２】
さらに、この実施例によれば、上記工程（ｂ）で第２ウエル形成領域１０４及び第４ウエル形成領域１１０にボロンを注入して、ＤＮＷ５０の表面近傍のＰ型不純物濃度が半導体基板２と実質的に等しくなる状態にした後、上記工程（ｄ）で第２ウエル形成領域１０４と第３ウエル形成領域１０６に対して同時にボロン注入を行ない、上記工程（ｅ）で第４ウエル形成領域１１０と第５ウエル形成領域１１２に対して同時にボロン注入を行なっているので、ＤＮＷ８の内側と外側に表面近傍のＰ型不純物濃度が実質的に等しいＩＰＷ５２及びＰウエル７６の組、及びＩＰＷ６４及びＰウエル８８の組を形成することができる。これにより、ＭＯＳトランジスタ４２及び４６の組、及びＭＯＳトランジスタ４４及び４８の組（図１３を参照。）の両者を設計上同一種類のデバイスとして扱うことができるので、回路設計を簡略化させることができる。
【００８３】
さらに、この実施例では、第２ウエル形成領域１０４及び第４ウエル形成領域１１０の表面近傍領域のリンを打ち消すためのボロン注入用に打消し用レジスト１１４を形成する必要があるため、写真製版工程は図７及び図８に示された製造方法よりも１回増えることになる。しかし、ＤＮＷ５０内に２以上のＩＰＷを形成し、それらのＩＰＷとＰ型不純物濃度が実質的に等しいＰウエルをＤＮＷ５０とは異なる領域に形成する場合には、Ｐ型不純物濃度が実質的に等しい一組のウエルを形成するのに１枚のマスクを形成するだけでよいので、各ウエルを形成するためにそれぞれにマスクを形成するよりも写真製版工程が少なくてすむ。
【００８４】
さらに、この実施例では、第２ウエル形成領域１０４及び第４ウエル形成領域１１０に対してのみ打消し用のボロン注入を行なうようにしたので、第２ウエル形成領域１０４と第４ウエル形成領域１１０の間の領域はリンが打ち消されていないのでＮ型となる。したがって、ＩＰＷ５２とＩＰＷ６４はＮ型の領域を隔てて形成されるので、これらのＩＰＷ５２，６４を電気的に分離することができる。
ただし、ＩＰＷ５２とＩＰＷ６４を互いに隣接して形成してもよい。
【００８５】
上記の図１４及び図１５を参照して説明した製造方法でも、上記工程（ｅ）（図１５（ｅ）参照。）が、例えば図１６に示されるリン注入工程（ｅ−２）を含むようにすることで図９に示す構造と同様の半導体装置を形成することができる。
この工程（ｅ−２）では、第４ウエル形成領域１１０と第３ウエル形成領域１０６の間の領域、第３ウエル形成領域１０６と第５ウエル形成領域１１２の間の領域、及びこれらの領域とは異なる領域でかつＰウエル形成領域とは異なる領域に対応して開口部をもつ第４レジスト１０９をシリコン酸化膜３４上に形成し、第４レジスト１０９をマスクにしてＮ型不純物であるリンを注入する。そして、後の工程（ｆ）の熱拡散処理で、ＩＰＷ５２，６４及びＰウエル７６，８８と同時にＮウエル５１ａ，５１ｂ，５１ｃを形成する。
ただし、図９に示した半導体装置に比べて、Ｎウエル５１ｄの形成領域には打消し用のボロンが注入されていないので、Ｎウエル５１ｄの実質的なＮ型不純物濃度は濃くなる。
【００８６】
図１７はＤＮＷ５０内に３種類のＰ型不純物濃度をもつＩＰＷ５２，６４，６５が形成された半導体装置の実施例の基板構造を示す断面図である。図１１と同じ機能を果たす部分には同じ符号を付す。
【００８７】
この半導体基板は、ＤＮＷ５０内に形成されたＩＰＷ５２，６４，６５と、ＤＮＷ５０とは異なる領域にＰウエル７６，８８，８９が形成されている。ＩＰＷ５２，６４，６５は互いに間隔をもって形成されており、ＤＮＷ５０により電気的に分離されている。ＩＰＷ５２及びＰウエル７６、ＩＰＷ６４及びＰウエル８８、ＩＰＷ（第３ウエル）６５及びＰウエル（第５ウエル）８９の各組はそれぞれ表面近傍のボロン濃度が実質的に等しくなっている。
【００８８】
この半導体装置の実施例は、図１４及び図１５を参照して説明した製造方法の実施例に図１８（ｄ）に示す工程を追加することにより形成することができる。
すなわち、上記工程（ｄ）（図１５（ｃ）参照。）で、ＤＮＷ５０内の第２ウエル形成領域１０４及び第４ウエル形成領域１１０に加え、ＤＮＷ５０内の第２ウエル形成領域１０４及び第４ウエル形成領域１１０とは異なる領域にも開口部をもつ打消し用レジスト１１４ａを形成し、打消し用レジスト１１４ａをマスクにしてボロン注入を行なって、その領域の表面近傍領域のリン濃度を打ち消す。
【００８９】
さらに、図１８（ｅ−１）に示すように、上記工程（ｅ）の後でＤＮＷ５０内の第２ウエル形成領域１０４及び第４ウエル形成領域１１０とは異なる領域と、ＤＮＷ５０とは異なる領域でかつ第３ウエル形成領域及び第５ウエル形成領域とは異なる領域に対応して開口部をもつレジスト１０８ａを形成し、レジスト１０８ａをマスクにしてボロン注入を行なう。
これにより、図１７に示す基板構造を形成することができる。
【００９０】
図１４及び図１５を参照して説明した製造方法の実施例では、ＩＰＷ５２，６４及びＰウエル７６，８８を形成した後に素子分離用のＬＯＣＯＳ酸化膜３３を形成するようにしているが、本発明はこれに限定されるものではなく、ＬＯＣＯＳ酸化膜３３を打消し用のボロン注入を行なう前に形成するようにしてもよい。
【００９１】
以下に、ＬＯＣＯＳ酸化膜３３を打消し用のボロン注入を行なう前に形成する実施例を図１９及び図２０を用いて説明する。
図１９及び図２０は製造方法の他の局面のさらに他の実施例を説明するための工程断面図である。
【００９２】
（ａ）図１４及び図１５を参照して説明した製造方法の実施例の工程（ａ）と同じ工程により、半導体基板２上にシリコン酸化膜３４及び第１レジスト３８を形成する。
（ｂ）図１４及び図１５を参照して説明した製造方法の実施例の工程（ｂ）と同じ工程により、Ｎ型不純物として、例えばリンを第１ウエル形成領域３５に注入する。
（ｃ）第１レジスト３８を除去した後、熱拡散処理を行なって、第１ウエル形成領域にＤＮＷ５０を形成する。ここでの熱処理条件は、例えば処理温度１１８０℃、処理時間５時間である。
【００９３】
（ｄ）シリコン酸化膜３４を除去した後、ＬＯＣＯＳ法により、所定のＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜３３を形成する。
（ｅ）半導体基板２及びＬＯＣＯＳ酸化膜３３上に、第２ウエル形成領域１０４及び第４ウエル形成領域１１０に対応して開口部をもつ打消し用レジスト１１４を形成し、打消し用レジスト１１４をマスクにして、第２ウエル形成領域１０４及び第４ウエル形成領域１１０に、Ｐ型不純物、例えばボロンを注入する。ここでのボロン注入条件は、例えば注入エネルギー１８０ＫｅＶ、注入密度５.７×１０12ｃｍ-2である。
【００９４】
（ｆ）第２ウエル形成領域１０４及び第３ウエル形成領域１０６に対応して開口部をもつ第２レジスト１０２を半導体基板２及びＬＯＣＯＳ酸化膜３３上に形成し、第２レジスト１０２をマスクにして第２ウエル形成領域１０４及び第３ウエル形成領域１０６にＰ型不純物として、例えばボロンを注入する。ここでのボロン注入条件は、例えば注入エネルギー１８０ＫｅＶ、注入密度１.２×１０12ｃｍ-2である。
【００９５】
（ｇ）第２レジスト１０２を除去した後、第４ウエル形成領域１１０及び第５ウエル形成領域１１２に対応して開口部をもつ第３レジスト１０８を半導体基板２及びＬＯＣＯＳ酸化膜３３上に形成し、第３レジスト１０８をマスクにして第４ウエル形成領域１１０及び第５ウエル形成領域１１２にＰ型不純物として、例えばボロンを注入する。ここでのボロン注入条件は、例えば注入エネルギー１８０ＫｅＶ、注入密度３.０×１０12ｃｍ-2である。
【００９６】
（ｈ）第３レジスト１０８を除去した後、熱拡散処理を行なってＤＮＷ５０内にＩＰＷ５２及び６４を形成し、ＤＮＷ５０とは異なる領域にＰウエル７６及び８８を形成する。熱拡散処理の処理条件は、例えば処理温度１１５０℃、処理時間２時間である。
【００９７】
この実施例のように、ボロン注入を行なう前にＬＯＣＯＳ酸化膜を形成するようにすれば、ＬＯＣＯＳ酸化膜３３がＰウエル５２，６４，７６，８８のボロンを吸い出すことを防止することができる。
また、第２ウエル形成領域１０４及び第４ウエル形成領域１１０の表面近傍領域に打消し用のボロン注入を行なう前に、半導体基板２上の所定の領域のＬＯＣＯＳ酸化膜３３を形成するようにしても、高エネルギーイオン注入を行なうことなく、ＤＮＷ５０の内側と外側にＰ型不純物濃度が実質的に等しい複数組のウエルを形成することができる。
【００９８】
本発明の製造方法により形成された半導体装置は、例えば図２１に示される用途で用いることができる。
図２１は、本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。この回路図では便宜上、電源端子とグラウンド端子を複数示している。
【００９９】
電源端子（ＶＤＤ）２０１とグラウンド端子（ＧＮＤ）２０３の間に、順にＰｃｈトランジスタ２０５とＮｃｈトランジスタ２０７が設けられている。トランジスタ２０５，２０７は内蔵スイッチを構成する。
Ｐｃｈトランジスタ２０５とＮｃｈトランジスタ２０７の間にポンプ容量正側端子Ｃ１が接続されている。
【０１００】
グラウンド端子２０３ａと出力端子（ＮＥＧＯＵＴ）２１１の間に、順にＮｃｈトランジスタ２１３，２１５が接続されている。Ｎｃｈトランジスタ２１３，２１５は内蔵スイッチを構成し、本発明を構成するトリプルウエル内に形成されている。Ｎｃｈトランジスタ２１３，２１５の間にポンプ容量負側端子２１７が接続されている。
ポンプ容量正側端子２０９とポンプ容量負側端子２１７の間には、外付け部品のコンデンサ２１９が接続されている。
【０１０１】
電源端子２０１と同電位の電圧（ＶＤＤ電圧）とグラウンド端子２０３と同電位の電圧（ＧＮＤ電圧）を交互に発振するための発振回路（ＣＬＫ）２２１及びバッファ回路２２３が設けられている。バッファ回路２２３の出力端子は、Ｐｃｈトランジスタ２０５及びＮｃｈトランジスタ２０７のゲート電極、並びにレベルシフト回路２２５に接続されている。
【０１０２】
レベルシフト回路２２５は、発振回路２２１の発振信号に基づくバッファ回路２２３の発振信号に基づいて、ＶＤＤ電圧と−ＶＤＤ電圧を交互に発振する。レベルシフト回路２２５の出力端子は、Ｎｃｈトランジスタ２１５のゲート電極に直接接続され、Ｎｃｈトランジスタ２１３のゲート電極にインバータ２２７を介して接続されている。インバータ２２７は本発明を構成するトリプルウエル内に形成されている。
出力端子２１１とグラウンド端子２０３ｂの間には、外付け部品のコンデンサ２２９が接続されている。
【０１０３】
この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路２２１を通して４つのトランジスタ２０５，２０７，２１３，２１５のゲート電極に電圧を与えてスイッチングさせ、ポンプ容量正側端子２０９とポンプ容量負側端子２１７の間に接続されたコンデンサ２１９を充放電させることにより電流を流し、電源端子２０１から入力された入力電圧ＶＤＤの反転電圧−ＶＤＤが出力端子２１１に出力される仕組みになっている。
【０１０４】
発振回路２２１からの発振信号に基づいてバッファ２２３からＧＮＤ電圧が発振されたとき、Ｐｃｈトランジスタ２０５とＮｃｈトランジスタ２１３がオンし、他の２つのＮｃｈトランジスタ２０７，２１５はオフになる。このとき、ポンプ容量正側端子２０９とポンプ容量負側端子２１７の間に接続されたコンデンサ２１９に電荷がたまる。
【０１０５】
発振回路２２１からの発振信号に基づいてバッファ２２３からＶＤＤ電圧が発振されたとき、Ｐｃｈトランジスタ２０５とＮｃｈトランジスタ２１３はオフになり、他の２つのＮｃｈトランジスタ２０７，２１５はオンする。このとき、電荷をためたコンデンサ２１９が放電し、入力電圧ＶＤＤでたまった電荷とは反転電圧−ＶＤＤが出力端子２１１から出力される。
上記の動作が繰り返されることにより、入力電圧ＶＤＤの反転電圧−ＶＤＤで電流が流れ続ける。
【０１０６】
図２１に示した実施例では、本発明を構成するトリプルウエルをＤＣ／ＤＣコンバータに適用しているが、本発明が適用される半導体装置はこれに限定されるものではなく、トリプルウエル内に形成されたＭＯＳトランジスタを使用する電子回路を備えた半導体装置であれば、本発明を適用することができる。
【０１０７】
本明細書中における半導体装置及びその製造方法では、Ｐ型の半導体基板２にＮ型のＤＮＷとＰ型のＩＰＷを形成しているが、本発明はこれに限定されるものではなく、例えばＮ型の半導体基板にＤＰＷ（ディープＰウエル）を形成し、そのＤＰＷ内にＩＮＷ（ＩＮウエル）を形成するものであってもよい。
【０１０８】
また、図３（ｅ）、図５、図８（ｅ）及び（ｅ−１）、図１０、図１２、図１５（ｄ）及び（ｅ）、図１６、図１８（ｅ−１）、並びに図２０（ｆ）及び（ｇ）において、同じ領域に別々の工程で注入されたボロンを便宜上２段に図示しているが、別々の工程で注入されるボロンの注入深さは同じであってもよいし、異なっていてもよい。
【０１０９】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【０１１０】
【図１】半導体装置の一実施例を示す断面図である。
【図２】製造方法の一局面の一実施例の前半を説明するための工程断面図である。
【図３】同実施例の後半を説明するための工程断面図である。
【図４】半導体装置の他の実施例を示す断面図である。
【図５】製造方法の一局面の他の実施例を説明するための断面図である。
【図６】半導体装置のさらに他の実施例を示す断面図である。
【図７】製造方法の一局面のさらに他の実施例の前半を説明するための工程断面図である。
【図８】同実施例の後半を説明するための工程断面図である。
【図９】半導体装置のさらに他の実施例を示す断面図である。
【図１０】製造方法の一局面のさらに他の実施例を説明するための断面図である。
【図１１】半導体装置のさらに他の実施例の基板構造を示す断面図である。
【図１２】製造方法の一局面のさらに他の実施例を説明するための断面図である。
【図１３】半導体装置のさらに他の実施例を示す断面図である。
【図１４】製造方法の他の局面の一実施例の前半を説明するための工程断面図である。
【図１５】同実施例の後半を説明するための工程断面図である。
【図１６】製造方法の他の局面の他の実施例を説明するための工程断面図である。
【図１７】半導体装置のさらに他の実施例を示す断面図である。
【図１８】製造方法の他の局面のさらに他の実施例を説明するための工程断面図である。
【図１９】製造方法の他の局面のさらに他の実施例の前半を説明するための工程断面図である。
【図２０】同実施例の後半を説明するための工程断面図である。
【図２１】本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
【図２２】高エネルギーイオン注入を用いたトリプルウエルの形成方法を説明するための断面図である。
【符号の説明】
【０１１１】
２      半導体基板
４，６      Ｎｃｈトランジスタ
８      ＤＮＷ
１０      ＩＰＷ
３５      第１ウエル形成領域
３６      打消し用マスク
３７      第２ウエル形成領域
３８      第１レジスト
３９      第３ウエル形成領域
４０      第２レジスト
【図１】
2006269464.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006269464.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006269464.tif 000020
【図１９】
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【図２０】
2006269464.tif 000022
【図２１】
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【図２２】
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