(57)【要約】【課題】  階層的なビット線構造を有する半導体記憶装置では、主ビット線と副ビット線との間に挿入された転送トランジスタが高速化と低電圧化の妨げとなる。【解決手段】  サブアレイ１２内の副ビット線ＳＢＬは、第１のトランジスタＰＣ１を介して電源電圧に、第２のトランジスタＮＣ１を介して接地電圧に接続される。主ビット線ＭＢＬｊは、第３のトランジスタＰＤ１を介して電源電圧に接続される。第１のトランジスタＰＣ１と第２のトランジスタＮＣ１のゲート電極は主ビット線ＭＢＬｊに接続され、第３のトランジスタＰＤ１のゲート電極は副ビット線ＳＢＬに接続される。初期状態では、主ビット線ＭＢＬｊの電圧はＨレベルに、ワード線ＷＬｉ１〜ＷＬｉｐの電圧はＬレベルに制御される。読み出しを行うときには、主ビット線ＭＢＬｊの電圧がＬレベルに遷移し、その後に、選択されたワード線の電圧がＨレベルに遷移する。【選択図】  図２
2006286068.tif 000002
【特許請求の範囲】
【請求項１】
階層的なビット線構造を有する半導体記憶装置であって、
行方向および列方向に並べて配置されたサブアレイと、
同じ行に配置された前記サブアレイに接続されるワード線と、
同じ列に配置された前記サブアレイに接続される主ビット線と、
与えられたロウアドレスに基づき、前記ワード線の中から使用するワード線を選択するロウデコーダと、
与えられたコラムアドレスに基づき、前記主ビット線の中から使用する主ビット線を選択するコラムデコーダと、
前記コラムデコーダで選択された主ビット線を制御する主ビット線制御回路とを備え、
前記サブアレイは、
副ビット線と、
前記副ビット線を電源電圧に接続するか否かを切り換える第１のスイッチ部と、
前記副ビット線を接地電圧に接続するか否かを切り換える第２のスイッチ部と、
前記副ビット線の電圧に基づき、前記主ビット線を所定の電源に接続するか否かを切り換える第３のスイッチ部と、
前記ワード線の中の対応するワード線が選択されたときに、記憶しているデータに応じた影響を前記副ビット線の電圧に与える複数のメモリセルとを含む、半導体記憶装置。
【請求項２】
読み出し前に前記第１および第２のスイッチ部の一方が導通することにより、前記副ビット線の電圧は第１のレベルとなり、
前記メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、前記第１のレベルとは異なる第２のレベルの電圧を有する節点と前記副ビット線とを接続する場合と、接続しない場合とがあることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記ワード線が選択された後の前記副ビット線の電圧は、前記ワード線に接続されたメモリセルが記憶している値に応じて、前記第３のスイッチ部が導通するレベルになる場合と、前記第３のスイッチ部が導通しないレベルになる場合とがあることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、ソース電極が電源電圧または接地電圧に、ゲート電極が対応するワード線に接続され、ドレイン電極と前記副ビット線との接続状態が記憶しているデータに応じて異なるＭＯＳトランジスタを含む、請求項２に記載の半導体記憶装置。
【請求項５】
前記メモリセルは、ソース電極が電源電圧または接地電圧に、ドレイン電極が前記副ビット線に、ゲート電極が対応するワード線に接続され、閾値電圧が記憶しているデータに応じて異なるＭＯＳトランジスタを含む、請求項２に記載の半導体記憶装置。
【請求項６】
前記ＭＯＳトランジスタの閾値電圧は、記憶しているデータが所定値である場合には、ゲート電極に接続されたワード線が選択されたときでも、ソース電極とドレイン電極とが導通しないほど大きいことを特徴とする、請求項５に記載の半導体記憶装置。
【請求項７】
前記主ビット線制御回路は、
前記コラムデコーダで選択された主ビット線上の信号を増幅するセンスアンプと、
前記コラムデコーダで選択された主ビット線を充電するプリチャージ回路と、
前記コラムデコーダで選択された主ビット線に対して、リーク電流相当分の電荷を補充するリーク電流補充回路とを含む、請求項１に記載の半導体記憶装置。
【請求項８】
前記所定の電源は、電源電圧を供給し、
前記第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記主ビット線に接続されたＰチャンネルＭＯＳトランジスタを含み、
前記第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記主ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、
前記第３のスイッチ部は、ソース電極が前記所定の電源に、ドレイン電極が前記主ビット線に、ゲート電極が前記副ビット線に接続されたＰチャンネルＭＯＳトランジスタを含み、
前記メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と前記副ビット線とを接続する場合と、接続しない場合とがあることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項９】
前記主ビット線の電圧は、当初はハイレベルに、読み出し前にローレベルに制御され、
前記ワード線の電圧は、当初は非選択状態に対応したレベルに、前記主ビット線の電圧がローレベルに制御された後に選択状態に対応したレベルに制御されることを特徴とする、請求項８に記載の半導体記憶装置。
【請求項１０】
前記ワード線の電圧が選択状態に対応したレベルに制御された後の前記副ビット線の電圧は、前記ワード線に接続されたメモリセルが記憶している値に応じて、前記第３のスイッチ部の閾値電圧を超える程度に低い場合と、前記第３のスイッチ部の閾値電圧を超えない程度に高い場合とがあることを特徴とする、請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１のスイッチ部の電流駆動能力は、１個の前記メモリセルの電流駆動能力よりも小さく、１本の前記副ビット線に接続されたすべてのメモリセルにおけるカットオフ時リーク電流の総量よりも大きいことを特徴とする、請求項１０に記載の半導体記憶装置。
【請求項１２】
同じ行に配置された前記サブアレイに接続されるロウブロック選択線をさらに備え、
前記ロウデコーダは、前記ロウブロック選択線の中から使用するロウブロック選択線を選択することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１３】
前記所定の電源は、電源電圧を供給し、
前記第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記ロウブロック選択線に接続されたＰチャンネルＭＯＳトランジスタを含み、
前記第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記主ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、
前記第３のスイッチ部は、ソース電極が前記所定の電源に、ドレイン電極が前記主ビット線に、ゲート電極が前記副ビット線に接続されたＰチャンネルＭＯＳトランジスタを含み、
前記メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と前記副ビット線とを接続する場合と、接続しない場合とがあることを特徴とする、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記主ビット線の電圧は、当初はローレベルに制御され、
前記ワード線の電圧は、当初は非選択状態に対応したレベルに、読み出し前に選択状態に対応したレベルに制御され、
前記ロウブロック選択線の電圧は、当初はローレベルに、前記ワード線の電圧が選択状態に対応したレベルに制御された後にハイレベルに制御されることを特徴とする、請求項１３に記載の半導体記憶装置。
【請求項１５】
前記ロウブロック選択線の電圧がハイレベルに制御された後の前記副ビット線の電圧は、前記ワード線に接続されたメモリセルが記憶している値に応じて、前記第３のスイッチ部の閾値電圧を超える程度に低い場合と、前記第３のスイッチ部の閾値電圧を超えない程度に高い場合とがあることを特徴とする、請求項１４に記載の半導体記憶装置。
【請求項１６】
前記所定の電源は、接地電圧を供給し、
前記第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記ロウブロック選択線に接続されたＰチャンネルＭＯＳトランジスタを含み、
前記第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記ロウブロック選択線に接続されたＮチャンネルＭＯＳトランジスタを含み、
前記第３のスイッチ部は、ソース電極が前記所定の電源に、ドレイン電極が前記主ビット線に、ゲート電極が前記副ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、
前記メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と前記副ビット線とを接続する場合と、接続しない場合とがあることを特徴とする、請求項１２に記載の半導体記憶装置。
【請求項１７】
前記主ビット線の電圧は、当初はハイレベルに制御され、
前記ロウブロック選択線の電圧は、当初はハイレベルに、読み出し前にローレベルに制御され、
前記ワード線の電圧は、当初は非選択状態に対応したレベルに、前記ロウブロック選択線の電圧がローレベルに制御された後に選択状態に対応したレベルに制御されることを特徴とする、請求項１６に記載の半導体記憶装置。
【請求項１８】
前記ワード線の電圧が選択状態に対応したレベルに制御された後の前記副ビット線の電圧は、前記ワード線に接続されたメモリセルが記憶している値に応じて、前記第３のスイッチ部の閾値電圧を超える程度に高い場合と、前記第３のスイッチ部の閾値電圧を超えない程度に低い場合とがあることを特徴とする、請求項１７に記載の半導体記憶装置。
【請求項１９】
前記第１のスイッチ部の電流駆動能力は、１個の前記メモリセルの電流駆動能力よりも小さく、１本の前記副ビット線に接続されたすべてのメモリセルにおけるカットオフ時リーク電流の総量よりも大きいことを特徴とする、請求項１８に記載の半導体記憶装置。
【請求項２０】
前記所定の電源は、接地電圧を供給し、
前記第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記ロウブロック選択線に接続されたＰチャンネルＭＯＳトランジスタを含み、
前記第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が前記副ビット線に、ゲート電極が前記主ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、
前記第３のスイッチ部は、ソース電極が前記所定の電源に、ドレイン電極が前記主ビット線に、ゲート電極が前記副ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、
前記メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と前記副ビット線とを接続する場合と、接続しない場合とがあることを特徴とする、請求項１２に記載の半導体記憶装置。
【請求項２１】
前記主ビット線の電圧は、当初はハイレベルに、読み出し前にローレベルに制御され、
前記ロウブロック選択線の電圧は、当初はハイレベルに、前記主ビット線の電圧がローレベルに制御された後にローレベルに制御され、
前記ワード線の電圧は、当初は非選択状態に対応したレベルに、前記ロウブロック選択線の電圧がローレベルに制御された後に選択状態に対応したレベルに制御され、
前記ワード線の電圧が選択状態に対応したレベルに制御された後、前記主ビット線にはハイレベルの電圧が印加され、その後の前記主ビット線の電圧は、前記第３のスイッチ部が導通しているか否かに応じて、ローレベルになる場合と、ハイレベルになる場合とがあることを特徴とする、請求項２０に記載の半導体記憶装置。
【請求項２２】
前記ワード線の電圧が選択状態に対応したレベルに制御された後の前記副ビット線の電圧は、前記ワード線に接続されたメモリセルが記憶している値に応じて、前記第３のスイッチ部の閾値電圧を超える程度に高い場合と、前記第３のスイッチ部の閾値電圧を超えない程度に低い場合とがあることを特徴とする、請求項２１に記載の半導体記憶装置。
【請求項２３】
前記第１のスイッチ部の電流駆動能力は、１個の前記メモリセルの電流駆動能力よりも小さく、１本の前記副ビット線に接続されたすべてのメモリセルにおけるカットオフ時リーク電流の総量よりも大きいことを特徴とする、請求項２２に記載の半導体記憶装置。
【請求項２４】
前記第１のスイッチ部と電源電圧との間に、前記副ビット線に流れる電流の量を制限する電流制限回路をさらに備えた、請求項１に記載の半導体記憶装置。
【請求項２５】
前記電流制限回路は、ゲート電極に固定の電圧が与えられ、直列に接続された１以上のＭＯＳトランジスタを含むことを特徴とする、請求項２４に記載の半導体記憶装置。
【請求項２６】
前記電流制限回路は、抵抗素子を含むことを特徴とする、請求項２４に記載の半導体記憶装置。
【請求項２７】
前記電流制限回路は、１個の前記サブアレイごとに設けられていることを特徴とする、請求項２４に記載の半導体記憶装置。
【請求項２８】
前記電流制限回路は、複数の前記サブアレイごとに設けられていることを特徴とする、請求項２４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より特定的には、階層的なビット線構造を有する半導体記憶装置に関する。
【背景技術】
【０００２】
大容量の半導体記憶装置では、カットオフ時リーク電流によるビット線のレベル低下を防止するために、ビット線を階層的に構成する方法が採用されている。例えば、特許文献１には、階層的なビット線構造を有する半導体記憶装置の一例として、コンタクト接続の有無によってデータを記憶するマスクＲＯＭが開示されている。
【０００３】
図２３は、上記文献に記載された、従来の半導体記憶装置の構成を示すブロック図である。図２３に示す半導体記憶装置９０は、（ｎ×ｍ）個のサブアレイ９２（ＭＳＡ１１〜ＭＳＡｎｍ）を含むメモリセルアレイ９１を備えている。サブアレイ９２は、ｎ本のロウブロック選択線ＲＢ１〜ＲＢｎと、（ｎ×ｐ）本のワード線ＷＬ１１〜ＷＬｎｐと、ｍ本の主ビット線ＭＢＬ１〜ＭＢＬｍとに接続される。ｉ番目の行に配置されたサブアレイ９２は、ロウブロック選択線ＲＢｉとワード線ＷＬｉ１〜ＷＬｉｐとに接続され、ｊ番目の列に配置されたサブアレイ９２は、主ビット線ＭＢＬｊに接続される。
【０００４】
ロウデコーダ８は、入力バッファ１から出力されたロウアドレスＲＡに基づき、ロウブロック選択線ＲＢ１〜ＲＢｎの中から１本の信号線を選択するとともに、ワード線ＷＬ１１〜ＷＬｎｐの中から１本の信号線を選択する。コラムデコーダ３は、入力バッファ１から出力されたコラムアドレスＣＡに基づき、主ビット線ＭＢＬ１〜ＭＢＬｍの中から１本の信号線を選択する。センスアンプ４は、選択された主ビット線上の信号を増幅し、データ出力バッファ５は、センスアンプ４で増幅された信号を半導体記憶装置９０の外部に出力する。プリチャージ回路６は、選択された主ビット線を充電し、リーク電流補充回路７は、選択された主ビット線に対してリーク電流相当分の電荷を補充する。
【０００５】
図２４は、メモリセルアレイ９１内のｉ行ｊ列に配置されたサブアレイ９２の構成を示す図である。サブアレイ９２は、副ビット線ＳＢＬとｐ個のメモリセルＭＣ１〜ＭＣｐと転送ゲートＴＧとを含んでいる。メモリセルＭＣ１〜ＭＣｐおよび転送ゲートＴＧは、いずれも、ＮチャンネルＭＯＳトランジスタで構成される。メモリセルアレイ９１中のすべてのサブアレイ９２は、図２４と同じ構成を有する。
【０００６】
転送ゲートＴＧは主ビット線ＭＢＬｊと副ビット線ＳＢＬとの間に設けられ、転送ゲートＴＧのゲート電極にはロウブロック選択線ＲＢｉが接続される。メモリセルＭＣ１〜ＭＣｐのゲート電極には、それぞれ、ワード線ＷＬｉ１〜ＷＬｉｐが接続される。メモリセルＭＣ１〜ＭＣｐのソース電極には、接地電圧Ｖｓｓが接続される。メモリセルＭＣ１〜ＭＣｐのドレイン電極は、コンタクト素子（図示せず）を介して副ビット線ＳＢＬに接続される場合（データ「０」を記憶する場合）と、接続されない場合（データ「１」を記憶する場合）とがある。図２４に示す例では、メモリセルＭＣ１はデータ０を、メモリセルＭＣｐはデータ１を記憶している。
【０００７】
図２５は、半導体記憶装置９０の動作波形図である。図２５を参照して、サブアレイＭＳＡ１１内のメモリセルＭＣ１（以下、ＭＣＡという）からデータ０を読み出し（期間Ｔ９２〜Ｔ９４）、サブアレイＭＳＡ１１内のメモリセルＭＣｐ（以下、ＭＣＢという）からデータ１を読み出す（期間Ｔ９６〜Ｔ９８）場合の動作について説明する。
【０００８】
（１）期間Ｔ９１、Ｔ９５およびＴ９９：初期状態
ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態にある。このため、サブアレイＭＳＡ１１に接続されるすべての信号線（ロウブロック選択線ＲＢ１、ワード線ＷＬ１１〜ＷＬ１ｐおよび主ビット線ＭＢＬ１）の電圧は、すべてＬレベルとなる。したがって、転送ゲートＴＧおよびメモリセルＭＣ１〜ＭＣｐは、いずれもオフ状態となるので、副ビット線ＳＢＬは、いずれの電源線にも接続されず、浮いた状態（ハイインピーダンス状態）となる。なお、副ビット線ＳＢＬはいずれのＭＯＳトランジスタのゲート電極にも接続されていないので、副ビット線ＳＢＬがハイインピーダンス状態であっても、トランジスタの動作が不安定になるなどの不具合は生じない。
【０００９】
（２）期間Ｔ９２およびＴ９６：主ビット線を選択
コラムアドレスＣＡが活性化されると、主ビット線ＭＢＬ１が選択され、プリチャージ回路６から主ビット線ＭＢＬ１に対して電荷が供給される。転送ゲートＴＧはオフ状態であるので、主ビット線ＭＢＬ１はＨレベルまで充電される。
【００１０】
（３）期間Ｔ９３およびＴ９７：ロウブロック選択線を選択
ロウアドレスＲＡが活性化されると、ロウブロック選択線ＲＢ１の電圧がＨレベルに遷移する。このため、転送ゲートＴＧはオン状態になり、副ビット線ＳＢＬは転送ゲートＴＧを介して主ビット線ＭＢＬ１に接続される。したがって、副ビット線ＳＢＬは、主ビット線ＭＢＬ１および転送ゲートＴＧを介してＨレベル（より正確には、電源電圧Ｖｄｄから転送ゲートＴＧの閾値電圧を引いたレベル）まで充電される。
【００１１】
（４）期間Ｔ９４：ワード線を選択（データ０の読み出し時）
ロウブロック選択線ＲＢ１が選択されてから所定時間（具体的には、副ビット線ＳＢＬの電圧がＨレベルに遷移するために十分な時間）の経過後に、ワード線ＷＬ１１の電圧がＨレベルに遷移し、メモリセルＭＣＡはオン状態に遷移する。データ０を記憶しているメモリセルＭＣＡのドレイン電極は、コンタクト素子（図示せず）を介して副ビット線ＳＢＬに接続されている。このため、副ビット線ＳＢＬはメモリセルＭＣＡを介して接地電圧Ｖｓｓに接続され、期間Ｔ９３でプリチャージ回路６から供給された電荷は、主ビット線ＭＢＬ１、転送ゲートＴＧ、副ビット線ＳＢＬおよびメモリセルＭＣＡを介して接地電圧Ｖｓｓに流入する。したがって、主ビット線ＭＢＬ１および副ビット線ＳＢＬの電圧はＬレベルに遷移し、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号もＬレベルに遷移する。よって、メモリセルＭＣＡに記憶されたデータ０を、データ出力バッファ５経由で半導体記憶装置９０の外部に読み出すことができる。
【００１２】
（５）期間Ｔ９８：ワード線を選択（データ１の読み出し時）
ロウブロック選択線ＲＢ１が選択されてから上記所定時間の経過後に、ワード線ＷＬ１ｐの電圧がＨレベルに遷移し、メモリセルＭＣＢはオン状態に遷移する。データ１を記憶しているメモリセルＭＣＢのドレイン電極は、コンタクト素子を介して副ビット線ＳＢＬに接続されていない。このため、メモリセルＭＣＢがオン状態に遷移した後も、副ビット線ＳＢＬは接地電圧Ｖｓｓに接続されず、期間Ｔ９７でプリチャージ回路６から供給された電荷は、主ビット線ＭＢＬ１および副ビット線ＳＢＬが有する配線容量に蓄積されたままになる。したがって、主ビット線ＭＢＬ１および副ビット線ＳＢＬの電圧はＨレベルを維持し、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号もＨレベルを維持する。よって、メモリセルＭＣＢに記憶されたデータ１を、データ出力バッファ５経由で半導体記憶装置９０の外部に読み出すことができる。
【００１３】
（６）期間Ｔ９４およびＴ９８の終了時：読み出しを完了
次の読み出し動作に備えて、ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態に戻る。このため、ロウブロック選択線ＲＢ１および主ビット線ＭＢＬ１の電圧はＬレベルに遷移する。また、期間Ｔ９４の終了時にはワード線ＷＬ１１の電圧が、期間Ｔ９８の終了時にはワード線ＷＬ１ｐの電圧が、それぞれＬレベルに遷移する。
【００１４】
一般に、ドレイン電極がコンタクト素子を介してビット線に接続されたメモリセルにおいて、ゲート電極に接続されたワード線が非選択状態であるとき、このメモリセルをリーク電流（カットオフ時リーク電流）が流れる。このため、同じ列に配置されたすべてのメモリセルが１本のビット線に接続されている半導体記憶装置では、カットオフ時リーク電流によってビット線の電圧が低下することが問題となる。そこで、階層的なビット線構造を有する半導体記憶装置（例えば、図２３に示す半導体記憶装置９０）では、同じ列に配置されたメモリセルは、サブアレイ単位に分割され、サブアレイ内に設けられた副ビット線に接続される。これにより、カットオフ時リーク電流によってビット線の電圧が低下することを防止することができる。したがって、プロセスの微細化が進み、列方向に並んだメモリセルの個数がカットオフ時リーク電流が問題になるほど多くなった場合でも、ビット線を階層化することにより、大規模なメモリセルアレイを実現することができる。
【特許文献１】特開平６−１７６５９２号公報（第２頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、主ビット線と副ビット線との間にＭＯＳトランジスタが挿入され、当該ＭＯＳトランジスタのゲート電極にロウブロック選択線が接続された半導体記憶装置には、以下に示す問題がある。例えば、図２４に示すサブアレイ９２では、副ビット線ＳＢＬのプリチャージは、プリチャージ回路６を用いて主ビット線ＭＢＬｊを充電した後に、転送ゲートＴＧを介して行われる。この際、転送ゲートＴＧがオン抵抗を有するために、副ビット線ＳＢＬのプリチャージに要する時間が長くなる。一般に半導体記憶装置では、ビット線のプリチャージが完了してから所定時間（読み出しを安定的に行うために十分な時間）の経過後に、ワード線が選択される。したがって、副ビット線のプリチャージ時間が長くなると、半導体記憶装置に対するアクセス時間が長くなる。
【００１６】
転送ゲートのオン抵抗の影響は、動作電圧の低下に伴って顕著になる。例えば、図２３に示す半導体記憶装置９０においてメモリセルＭＣＡからデータ０を読み出す場合には、主ビット線ＭＢＬ１、転送ゲートＴＧ、副ビット線ＳＢＬおよびメモリセルＭＣＡを経由して接地電圧Ｖｓｓに至る経路に定常電流が流れる。この場合、転送ゲートＴＧのゲート−ソース間電圧Ｖｇｓは、メモリセルＭＣＡの閾値電圧Ｖｔｈと副ビット線ＳＢＬによる電圧降下との和にほぼ一致する。一方、転送ゲートＴＧの接続形態がソースフォロアであるので、基板バイアス効果によって、転送ゲートＴＧの閾値電圧Ｖｔｈは通常のＮチャンネルＭＯＳトランジスタよりも高くなる。ここで動作電圧の低下に伴い、転送ゲートＴＧのゲート電圧が低下すると、転送ゲートＴＧのゲート−ソース間電圧Ｖｇｓは小さくなる。動作電圧がさらに低下すると、極端な場合には、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以下になり、転送ゲートＴＧがカットオフする（言い換えると、転送ゲートＴＧのオン抵抗が極めて高くなる）こともある。このように、転送ゲートＴＧの存在は、アクセス時間増大の要因となるだけでなく、低電圧化を阻害する要因にもなる。
【００１７】
上記の問題は、携帯情報機器などに使用される、高速かつ低消費電力の半導体記憶装置を構成する上で大きな問題となる。そこで近年、一部のＮチャンネルＭＯＳトランジスタのゲート電圧を昇圧することにより閾値電圧の低下を相殺する方法や、製造工程において特定のＮチャンネルＭＯＳトランジスタの閾値電圧を他のＮチャンネルＭＯＳトランジスタよりも下げる方法が提案されている。しかし、前者の方法には、大規模な電源回路が必要であるために、チップ面積が増加し、回路のコストが増加するという問題がある。また、後者の方法には、特定のＮチャンネルＭＯＳトランジスタの閾値電圧を下げるために専用の工程が必要であるために、回路のコストが増加するという問題がある。
【００１８】
それ故に、本発明は、階層的なビット線構造を有する高速かつ低電圧の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の半導体記憶装置は、階層的なビット線構造を有する半導体記憶装置であって、行方向および列方向に並べて配置されたサブアレイと、同じ行に配置されたサブアレイに接続されるワード線と、同じ列に配置されたサブアレイに接続される主ビット線と、与えられたロウアドレスに基づき、ワード線の中から使用するワード線を選択するロウデコーダと、与えられたコラムアドレスに基づき、主ビット線の中から使用する主ビット線を選択するコラムデコーダと、コラムデコーダで選択された主ビット線を制御する主ビット線制御回路とを備える。サブアレイは、副ビット線と、副ビット線を電源電圧に接続するか否かを切り換える第１のスイッチ部と、副ビット線を接地電圧に接続するか否かを切り換える第２のスイッチ部と、副ビット線の電圧に基づき、主ビット線を所定の電源に接続するか否かを切り換える第３のスイッチ部と、上記ワード線の中の対応するワード線が選択されたときに、記憶しているデータに応じた影響を副ビット線の電圧に与える複数のメモリセルとを含む。
【００２０】
この半導体記憶装置によれば、転送ゲートにおけるオン抵抗の影響を排除することができる。また、閾値電圧と電源電圧のミスマッチが顕著になる低電圧領域において、メモリセルからのデータ読み出しを高速化し、読み出し限界電圧を低下させることができる。
【００２１】
本発明の半導体記憶装置では、読み出し前に第１および第２のスイッチ部の一方が導通することにより、副ビット線の電圧は第１のレベルとなり、メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、第１のレベルとは異なる第２のレベルの電圧を有する節点と副ビット線とを接続する場合と、接続しない場合とがあってもよい。これにより、メモリセルに記憶されたデータに応じて、副ビット線の電圧を切り換えることができる。
【００２２】
特に、ワード線が選択された後の副ビット線の電圧は、ワード線に接続されたメモリセルが記憶している値に応じて、第３のスイッチ部が導通するレベルになる場合と、第３のスイッチ部が導通しないレベルになる場合とがあってもよい。これにより、メモリセルに記憶されたデータに応じて、主ビット線と所定の電源との接続状態を切り換えることができる。
【００２３】
あるいは、メモリセルは、ソース電極が電源電圧または接地電圧に、ゲート電極が対応するワード線に接続され、ドレイン電極と副ビット線との接続状態が記憶しているデータに応じて異なるＭＯＳトランジスタを含んでいてもよい。あるいは、メモリセルは、ソース電極が電源電圧または接地電圧に、ドレイン電極が副ビット線に、ゲート電極が対応するワード線に接続され、閾値電圧が記憶しているデータに応じて異なるＭＯＳトランジスタを含んでいてもよい。後者の場合、ＭＯＳトランジスタの閾値電圧は、記憶しているデータが所定値である場合には、ゲート電極に接続されたワード線が選択されたときでも、ソース電極とドレイン電極とが導通しないほど大きくてもよい。これにより、記憶している状態に応じた影響を副ビット線の電圧に与えるメモリセルを構成することができる。
【００２４】
また、主ビット線制御回路は、コラムデコーダで選択された主ビット線上の信号を増幅するセンスアンプと、コラムデコーダで選択された主ビット線を充電するプリチャージ回路と、コラムデコーダで選択された主ビット線に対して、リーク電流相当分の電荷を補充するリーク電流補充回路とを含んでいてもよい。これにより、コラムデコーダで選択された主ビット線を制御することができる。
【００２５】
第１の構成として、所定の電源は、電源電圧を供給し、第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が副ビット線に、ゲート電極が主ビット線に接続されたＰチャンネルＭＯＳトランジスタを含み、第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が副ビット線に、ゲート電極が主ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、第３のスイッチ部は、ソース電極が所定の電源に、ドレイン電極が主ビット線に、ゲート電極が副ビット線に接続されたＰチャンネルＭＯＳトランジスタを含み、メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と副ビット線とを接続する場合と、接続しない場合とがあってもよい。
【００２６】
この場合、主ビット線の電圧は、当初はハイレベルに、読み出し前にローレベルに制御され、ワード線の電圧は、当初は非選択状態に対応したレベルに、主ビット線の電圧がローレベルに制御された後に選択状態に対応したレベルに制御されてもよい。特に、ワード線の電圧が選択状態に対応したレベルに制御された後の副ビット線の電圧は、ワード線に接続されたメモリセルが記憶している値に応じて、第３のスイッチ部の閾値電圧を超える程度に低い場合と、第３のスイッチ部の閾値電圧を超えない程度に高い場合とがあってもよい。さらに、第１のスイッチ部の電流駆動能力は、１個のメモリセルの電流駆動能力よりも小さく、１本の副ビット線に接続されたすべてのメモリセルにおけるカットオフ時リーク電流の総量よりも大きくてもよい。
【００２７】
これにより、転送ゲートにおけるオン抵抗の影響を排除することができる。また、閾値電圧と電源電圧のミスマッチが顕著になる低電圧領域において、メモリセルからのデータ読み出しを高速化し、読み出し限界電圧を低下させることができる。さらに、待機状態ではメモリセルのドレイン−ソース間電圧Ｖｄｓは０Ｖになるので、待機時の消費電流を削減することもできる。
【００２８】
また、本発明の半導体記憶装置は、同じ行に配置されたサブアレイに接続されるロウブロック選択線をさらに備え、ロウデコーダは、ロウブロック選択線の中から使用するロウブロック選択線を選択してもよい。これにより、以下に示す第２〜第４の構成を有する半導体記憶装置を得ることができる。
【００２９】
第２の構成では、所定の電源は、電源電圧を供給し、第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が副ビット線に、ゲート電極がロウブロック選択線に接続されたＰチャンネルＭＯＳトランジスタを含み、第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が副ビット線に、ゲート電極が主ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、第３のスイッチ部は、ソース電極が所定の電源に、ドレイン電極が主ビット線に、ゲート電極が副ビット線に接続されたＰチャンネルＭＯＳトランジスタを含み、メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と副ビット線とを接続する場合と、接続しない場合とがあってもよい。
【００３０】
この場合、主ビット線の電圧は、当初はローレベルに制御され、ワード線の電圧は、当初は非選択状態に対応したレベルに、読み出し前に選択状態に対応したレベルに制御され、ロウブロック選択線の電圧は、当初はローレベルに、ワード線の電圧が選択状態に対応したレベルに制御された後にハイレベルに制御されてもよい。特に、ロウブロック選択線の電圧がハイレベルに制御された後の副ビット線の電圧は、ワード線に接続されたメモリセルが記憶している値に応じて、第３のスイッチ部の閾値電圧を超える程度に低い場合と、第３のスイッチ部の閾値電圧を超えない程度に高い場合とがあってもよい。
【００３１】
これにより、転送ゲートにおけるオン抵抗の影響を排除することができる。また、閾値電圧と電源電圧のミスマッチが顕著になる低電圧領域において、メモリセルからのデータ読み出しを高速化し、読み出し限界電圧を低下させることができる。また、第１の構成と比べて、（１）接地電圧Ｖｓｓと短絡するスイッチ手段などを設けることにより、主ビット線の電圧制御を簡単に行える、（２）選択されていないサブアレイの動作を停止させることにより、消費電力を削減できるという効果を奏する。
【００３２】
第３の構成では、所定の電源は、接地電圧を供給し、第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が副ビット線に、ゲート電極がロウブロック選択線に接続されたＰチャンネルＭＯＳトランジスタを含み、第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が副ビット線に、ゲート電極がロウブロック選択線に接続されたＮチャンネルＭＯＳトランジスタを含み、第３のスイッチ部は、ソース電極が所定の電源に、ドレイン電極が主ビット線に、ゲート電極が副ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と副ビット線とを接続する場合と、接続しない場合とがあってもよい。
【００３３】
この場合、主ビット線の電圧は、当初はハイレベルに制御され、ロウブロック選択線の電圧は、当初はハイレベルに、読み出し前にローレベルに制御され、ワード線の電圧は、当初は非選択状態に対応したレベルに、ロウブロック選択線の電圧がローレベルに制御された後に選択状態に対応したレベルに制御されてもよい。特に、ワード線の電圧が選択状態に対応したレベルに制御された後の副ビット線の電圧は、ワード線に接続されたメモリセルが記憶している値に応じて、第３のスイッチ部の閾値電圧を超える程度に高い場合と、第３のスイッチ部の閾値電圧を超えない程度に低い場合とがあってもよい。さらに、第１のスイッチ部の電流駆動能力は、１個のメモリセルの電流駆動能力よりも小さく、１本の副ビット線に接続されたすべてのメモリセルにおけるカットオフ時リーク電流の総量よりも大きくてもよい。
【００３４】
これにより、第１の構成と同じ効果を奏する。また、第１の構成と比べて、（１）電源電圧Ｖｄｄと短絡するスイッチ手段などを設けることにより、主ビット線の電圧制御を簡単に行える、（２）選択されていないサブアレイの動作を停止させることにより、消費電力を削減できる、（３）副ビット線の電圧が早期に確定するので、メモリセルからのデータ読み出しをさらに高速化できるという効果を奏する。
【００３５】
第４の構成では、所定の電源は、接地電圧を供給し、第１のスイッチ部は、ソース電極が電源電圧に、ドレイン電極が副ビット線に、ゲート電極がロウブロック選択線に接続されたＰチャンネルＭＯＳトランジスタを含み、第２のスイッチ部は、ソース電極が接地電圧に、ドレイン電極が副ビット線に、ゲート電極が主ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、第３のスイッチ部は、ソース電極が所定の電源に、ドレイン電極が主ビット線に、ゲート電極が副ビット線に接続されたＮチャンネルＭＯＳトランジスタを含み、メモリセルは、対応するワード線が選択されたときに、記憶しているデータに応じて、ローレベルの電圧を有する節点と副ビット線とを接続する場合と、接続しない場合とがあってもよい。
【００３６】
この場合、主ビット線の電圧は、当初はハイレベルに、読み出し前にローレベルに制御され、ロウブロック選択線の電圧は、当初はハイレベルに、主ビット線の電圧がローレベルに制御された後にローレベルに制御され、ワード線の電圧は、当初は非選択状態に対応したレベルに、ロウブロック選択線の電圧がローレベルに制御された後に選択状態に対応したレベルに制御され、ワード線の電圧が選択状態に制御された後、主ビット線にはハイレベルの電圧が印加され、その後の主ビット線の電圧は、第３のスイッチ部が導通しているか否かに応じて、ローレベルになる場合と、ハイレベルになる場合とがあってもよい。特に、ワード線の電圧が選択状態に対応したレベルに制御された後の副ビット線の電圧は、ワード線に接続されたメモリセルが記憶している値に応じて、第３のスイッチ部の閾値電圧を超える程度に高い場合と、第３のスイッチ部の閾値電圧を超えない程度に低い場合とがあってもよい。さらに、第１のスイッチ部の電流駆動能力は、１個のメモリセルの電流駆動能力よりも小さく、１本の副ビット線に接続されたすべてのメモリセルにおけるカットオフ時リーク電流の総量よりも大きくてもよい。
【００３７】
これにより、第１の構成と同じ効果を奏する。また、第１の構成と比べて、選択されていないサブアレイの動作を完全に停止させることにより、消費電力を削減できるという効果を奏する。
【００３８】
また、半導体記憶装置は、第１のスイッチ部と電源電圧との間に、副ビット線に流れる電流の量を制限する電流制限回路をさらに備えていてもよい。電流制限回路は、ゲート電極に固定の電圧が与えられ、直列に接続された１以上のＭＯＳトランジスタを含んでいてもよく、あるいは、抵抗素子を含んでいてもよい。これにより、製造プロセスの特性にかかわらず、第１のスイッチ部について要求されるレベルの電流駆動能力を実現することができる。
【００３９】
電流制限回路は、１個のサブアレイごとに設けられていてもよく、あるいは、複数のサブアレイごとに設けられていてもよい。後者の構成によれば、製造プロセスの特性にかかわらず、第１のスイッチ回路について要求されるレベルの電流駆動能力を実現するとともに、レイアウト面積の増加を抑えることができる。
【発明の効果】
【００４０】
本発明の半導体記憶装置は、サブアレイ内に、主ビット線と副ビット線との間に挿入された転送ゲートに代えて、副ビット線の電圧に基づき、主ビット線を所定の電源に接続するか否かを切り換える第３のスイッチ部を備えている。また、この半導体記憶装置に記憶されたデータは、ロウブロック選択線、ワード線および主ビット線の電圧を好適に制御することにより、正しく読み出すことができる。
【００４１】
したがって、本発明の半導体記憶装置によれば、転送ゲートにおけるオン抵抗の影響を排除することができる。また、閾値電圧と電源電圧のミスマッチが顕著になる低電圧領域において、メモリセルからのデータ読み出しを高速化し、読み出し限界電圧を低下させることができる。
【発明を実施するための最良の形態】
【００４２】
以下、図面を参照して、本発明の実施形態に係る半導体記憶装置について説明する。第１〜第７の実施形態では、階層的なビット線構造を有する半導体記憶装置の例として、ｎ行ｍ列に配置された（ｎ×ｍ）個のサブアレイＭＳＡ１１〜ＭＳＡｎｍを備え、コンタクト接続の有無によってデータを記憶するマスクＲＯＭについて説明する。以下では、１個のサブアレイに接続されるワード線の本数をｐとし、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数、ｋは１以上ｐ以下の整数であるとする。なお、後述するように、本発明は、マスクＲＯＭに限らず、フラッシュメモリやＳＲＡＭなど、階層的なビット線構造を有する他の半導体記憶装置にも適用することができる。
【００４３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１に示す半導体記憶装置１０は、入力バッファ１、ロウデコーダ２、コラムデコーダ３、センスアンプ４、データ出力バッファ５、プリチャージ回路６、リーク電流補充回路７、および、メモリセルアレイ１１を備えている。メモリセルアレイ１１は、行方向および列方向に並べて配置された（ｎ×ｍ）個のサブアレイ１２（ＭＳＡ１１〜ＭＳＡｎｍ）を含んでいる。サブアレイ１２は、（ｎ×ｐ）本のワード線ＷＬ１１〜ＷＬｎｐと、ｍ本の主ビット線ＭＢＬ１〜ＭＢＬｍとに接続される。より詳細には、ｉ番目の行に配置されたサブアレイ１２は、ｐ本のワード線ＷＬｉ１〜ＷＬｉｐに接続され、ｊ番目の列に配置されたサブアレイ１２は、主ビット線ＭＢＬｊに接続される。このように、同じ行に配置されたサブアレイ１２は同じワード線に接続され、同じ列に配置されたサブアレイ１２は同じ主ビット線に接続される。
【００４４】
入力バッファ１は、外部から入力されたアドレス信号および制御信号に対して波形整形を行い、波形整形後の信号を出力する。ロウデコーダ２は、入力バッファ１から出力されたロウアドレスＲＡに基づき、ワード線ＷＬ１１〜ＷＬｎｐの中から１本の信号線（例えば、ワード線ＷＬｉｋ）を選択する。コラムデコーダ３は、入力バッファ１から出力されたコラムアドレスＣＡに基づき、主ビット線ＭＢＬ１〜ＭＢＬｍの中から１本の信号線（例えば、主ビット線ＭＢＬｊ）を選択する。センスアンプ４は、コラムデコーダ３で選択された主ビット線ＭＢＬｊ上の信号を増幅する。データ出力バッファ５は、センスアンプ４で増幅された信号を、読み出しデータとして半導体記憶装置１０の外部に出力する。プリチャージ回路６は、コラムデコーダ３で選択された主ビット線ＭＢＬｊのみを充電（プリチャージ）する。リーク電流補充回路７は、コラムデコーダ３で選択された主ビット線ＭＢＬｊに対して、リーク電流相当分の電荷を補充する。センスアンプ４、プリチャージ回路６およびリーク電流補充回路７は、コラムデコーダ３で選択された主ビット線を制御する主ビット線制御回路として機能する。
【００４５】
図２は、メモリセルアレイ１１内のｉ行ｊ列に配置されたサブアレイ１２の構成を示す図である。サブアレイ１２は、副ビット線ＳＢＬと、第１のトランジスタＰＣ１と、第２のトランジスタＮＣ１と、第３のトランジスタＰＤ１と、ｐ個のメモリセルＭＣ１〜ＭＣｐとを含んでいる。メモリセルアレイ１１中のすべてのサブアレイ１２は、図２と同じ構成を有する。
【００４６】
第１のトランジスタＰＣ１は、ソース電極が電源電圧Ｖｄｄに、ドレイン電極が副ビット線ＳＢＬに、ゲート電極が主ビット線ＭＢＬｊに接続されたＰチャンネルＭＯＳトランジスタである。第２のトランジスタＮＣ１は、ソース電極が接地電圧Ｖｓｓに、ドレイン電極が副ビット線ＳＢＬに、ゲート電極が主ビット線ＭＢＬｊに接続されたＮチャンネルＭＯＳトランジスタである。第３のトランジスタＰＤ１は、ソース電極が電源電圧Ｖｄｄに、ドレイン電極が主ビット線ＭＢＬｊに、ゲート電極が副ビット線ＳＢＬに接続されたＰチャンネルＭＯＳトランジスタである。第１のトランジスタＰＣ１は、主ビット線ＭＢＬｊの電圧に基づき、副ビット線ＳＢＬを電源電圧Ｖｄｄに接続するか否かを切り換える。第２のトランジスタＮＣ１は、主ビット線ＭＢＬｊの電圧に基づき、副ビット線ＳＢＬを接地電圧Ｖｓｓに接続するか否かを切り換える。第３のトランジスタＰＤ１は、副ビット線ＳＢＬの電圧に基づき、主ビット線ＭＢＬｊを電源電圧Ｖｄｄに接続するか否かを切り換える。
【００４７】
メモリセルＭＣ１〜ＭＣｐは、ＮチャンネルＭＯＳトランジスタで構成される。メモリセルＭＣ１〜ＭＣｐのゲート電極には、それぞれ、ワード線ＷＬｉ１〜ＷＬｉｐが接続される。メモリセルＭＣ１〜ＭＣｐのソース電極には、接地電圧Ｖｓｓが接続される。メモリセルＭＣ１〜ＭＣｐのドレイン電極は、コンタクト素子（図示せず）を介して副ビット線ＳＢＬに接続される場合（データ「１」を記憶する場合）と、接続されない場合（データ「０」を記憶する場合）とがある。例えば、図２に示す例では、メモリセルＭＣ１はデータ１を、メモリセルＭＣｐはデータ０を記憶している。メモリセルに記憶されるデータを０とするか１とするか（すなわち、メモリセルのドレイン電極を副ビット線ＳＢＬに接続するか否か）は、半導体記憶装置１０の製造時に決定される。
【００４８】
データ１を記憶しているメモリセルＭＣ１は、ワード線ＷＬｉ１がＨレベル（選択状態）である間、副ビット線ＳＢＬと接地電圧Ｖｓｓとを電気的に接続し、副ビット線ＳＢＬの電圧をＬレベルに遷移させるように作用する。一方、データ０を記憶しているメモリセルＭＣｐは、ワード線ＷＬｉｐがＨレベルとなっても、副ビット線ＳＢＬと接地電圧Ｖｓｓとを電気的に接続せず、副ビット線ＳＢＬの電圧に影響を与えない。このように、メモリセルＭＣ１〜ＭＣｐは、ワード線ＷＬｉ１〜ＷＬｉｐが選択されたときに、記憶しているデータに応じた影響を副ビット線ＳＢＬの電圧に与える。
【００４９】
図３は、半導体記憶装置１０の動作波形図である。図３を参照して、サブアレイＭＳＡ１１内のメモリセルＭＣ１（メモリセルＭＣＡ）からデータ１を読み出し（期間Ｔ１２およびＴ１３）、サブアレイＭＳＡ１１内のメモリセルＭＣｐ（メモリセルＭＣＢ）からデータ０を読み出す（期間Ｔ１５およびＴ１６）場合の動作について説明する。
【００５０】
（１）期間Ｔ１１、Ｔ１４およびＴ１７：初期状態
ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態にある。このため、サブアレイＭＳＡ１１に接続される信号線のうち、ワード線ＷＬ１１〜ＷＬ１ｐの電圧はＬレベル、主ビット線ＭＢＬ１の電圧はＨレベルとなる。したがって、第１のトランジスタＰＣ１はオフ状態、第２のトランジスタＮＣ１はオン状態となる。よって、副ビット線ＳＢＬは第２のトランジスタＮＣ１を介して接地電圧Ｖｓｓに接続され、副ビット線ＳＢＬの電圧はＬレベルとなる。このため、第３のトランジスタＰＤ１はオン状態となる。なお、初期状態では、すべてのサブアレイＭＳＡ１１〜ＭＳＡｎｍにおいて、副ビット線ＳＢＬの電圧はＬレベル、第３のトランジスタＰＤ１はオン状態となる。
【００５１】
（２）期間Ｔ１２およびＴ１５：主ビット線を選択
コラムアドレスＣＡが活性化されると、主ビット線ＭＢＬ１が選択される。選択された主ビット線ＭＢＬ１は、プリチャージ回路６の作用によってＬレベルにプリチャージされる。この際、主ビット線ＭＢＬ１に接続されたｎ個のサブアレイＭＳＡ１１〜ＭＳＡｎ１内の第３のトランジスタＰＤ１は、すべてオン状態であり、主ビット線ＭＢＬ１の電圧をＨレベルに維持するように作用する。その作用に抗して主ビット線ＭＢＬ１の電圧をＬレベルに遷移させるために、プリチャージ回路６の電流駆動能力は、オン状態にあるｎ個の第３のトランジスタＰＤ１の電流駆動能力よりも大きくなるように調整される。
【００５２】
主ビット線ＭＢＬ１の電圧がＬレベルに遷移すると、サブアレイＭＳＡ１１〜ＭＳＡｎ１内の第１のトランジスタＰＣ１はすべてオン状態に、第２のトランジスタＮＣ１はすべてオフ状態に遷移する。したがって、サブアレイＭＳＡ１１〜ＭＳＡｎ１内の副ビット線ＳＢＬは、第１のトランジスタＰＣ１を介して電源電圧Ｖｄｄに接続され、Ｈレベルにプリチャージされる。これに伴い、サブアレイＭＳＡ１１〜ＭＳＡｎ１内の第３のトランジスタＰＤ１は、すべてオフ状態に遷移する。
【００５３】
（３）期間Ｔ１３：ワード線を選択（データ１の読み出し時）
主ビット線ＭＢＬ１のプリチャージを開始してから所定時間（具体的には、副ビット線ＳＢＬの電圧がＨレベルに遷移するために十分な時間）の経過後に、ワード線ＷＬ１１の電圧がＨレベルに遷移し、メモリセルＭＣＡはオン状態に遷移する。データ１を記憶しているメモリセルＭＣＡのドレイン電極は、コンタクト素子（図示せず）を介して副ビット線ＳＢＬに接続されている。このため、メモリセルＭＣＡがオン状態に遷移した後、副ビット線ＳＢＬはメモリセルＭＣＡを介して接地電圧Ｖｓｓに接続される。期間Ｔ１３では、第１のトランジスタＰＣ１とメモリセルＭＣＡとがともにオン状態になるために、副ビット線ＳＢＬの電位は、第１のトランジスタＰＣ１の電流駆動能力とメモリセルＭＣＡの電流駆動能力とによって決定されるレベルになる。本実施形態では、第１のトランジスタＰＣ１の電流駆動能力は、１個のメモリセルの電流駆動能力よりも十分小さくなるように調整される。したがって、第１のトランジスタＰＣ１がオン状態である間にメモリセルＭＣＡがオン状態に遷移すると、副ビット線ＳＢＬの電圧は低下する。副ビット線ＳＢＬの電圧が第３のトランジスタＰＤ１の閾値電圧を超える程度にまで低下したときに、第３のトランジスタＰＤ１はオン状態に遷移する。なお、このとき、主ビット線ＭＢＬｊに接続された他のサブアレイＭＳＡ２１〜ＭＳＡｎ１内の第３のトランジスタＰＤ１は、オフ状態を維持する。
【００５４】
また、期間Ｔ１３では、プリチャージ回路６は動作を停止し、リーク電流補充回路７が動作する。ただし、リーク電流補充回路７の電流駆動能力は、第３のトランジスタＰＤ１の電流駆動能力よりも十分小さくなるように調整される。このため、サブアレイＭＳＡ１１内の第３のトランジスタＰＤ１がオン状態に遷移すると、主ビット線ＭＢＬ１は第３のトランジスタＰＤ１を介して電源電圧Ｖｄｄに接続され、主ビット線ＭＢＬ１の電圧はＨレベルに遷移する。これに伴い、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号も、Ｈレベルに遷移する。よって、メモリセルＭＣＡに記憶されたデータ１を、データ出力バッファ５経由で半導体記憶装置１０の外部に読み出すことができる。
【００５５】
（４）期間Ｔ１６：ワード線を選択（データ０の読み出し時）
主ビット線ＭＢＬ１のプリチャージを開始してから上記所定時間の経過後に、ワード線ＷＬ１ｐの電圧がＨレベルに遷移し、メモリセルＭＣＢはオン状態に遷移する。データ０を記憶しているメモリセルＭＣＢのドレイン電極は、コンタクト素子を介して副ビット線ＳＢＬに接続されていない。このため、メモリセルＭＣＢがオン状態に遷移した後も、副ビット線ＳＢＬは接地電圧Ｖｓｓに接続されない。また、本実施形態では、第１のトランジスタＰＣ１の電流駆動能力は、副ビット線ＳＢＬに接続されたｐ個のメモリセルＭＣ１〜ＭＣｐにおけるカットオフ時リーク電流の総量よりも大きくなるように調整される。したがって、ワード線ＷＬ１ｐの電圧がＨレベルに遷移した後も、副ビット線ＳＢＬの電圧はＨレベル、第３のトランジスタＰＤ１はオフ状態、主ビット線ＭＢＬ１の電圧はＬレベルを維持する。よって、メモリセルＭＣＢに記憶されたデータ０を、データ出力バッファ５経由で半導体記憶装置１０の外部に読み出すことができる。
【００５６】
（５）期間Ｔ１３およびＴ１６の終了時：読み出し動作を完了
次の読み出し動作に備えて、ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態に戻る。このため、主ビット線ＭＢＬ１の電圧はＨレベルに遷移する。また、期間Ｔ１３の終了時にはワード線ＷＬ１１の電圧が、期間Ｔ１６の終了時にはワード線ＷＬ１ｐの電圧が、それぞれＬレベルに遷移する。
【００５７】
以上に示すように、本実施形態に係る半導体記憶装置は、サブアレイ内に、主ビット線と副ビット線との間に挿入された転送ゲートに代えて、主ビット線と電源電圧との間に挿入され、ゲート電極が副ビット線に接続されたＰチャンネルＭＯＳトランジスタを備えている。また、この半導体記憶装置では、メモリセルに記憶されたデータは、ワード線および主ビット線の電圧を図３に示すように制御することにより、正しく読み出すことができる。
【００５８】
したがって、本実施形態に係る半導体記憶装置によれば、転送ゲートにおけるオン抵抗の影響を排除することができる。また、閾値電圧と電源電圧のミスマッチが顕著になる低電圧領域において、メモリセルからのデータ読み出しを高速化し、読み出し限界電圧を低下させることができる。さらに、待機状態ではメモリセルのドレイン−ソース間電圧Ｖｄｓは０Ｖになるので、待機時の消費電流を削減することもできる。
【００５９】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。図４に示す半導体記憶装置２０は、第１の実施形態に係る半導体記憶装置１０（図１）において、メモリセルアレイ１１、サブアレイ１２およびロウデコーダ２を、それぞれ、メモリセルアレイ２１、サブアレイ２２およびロウデコーダ８に置換し、ロウブロック選択線ＲＢ１〜ＲＢｎを追加したものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００６０】
図４に示すように、メモリセルアレイ２１内のサブアレイ２２は、ワード線ＷＬ１１〜ＷＬｎｐおよび主ビット線ＭＢＬ１〜ＭＢＬｍに加えて、ｎ本のロウブロック選択線ＲＢ１〜ＲＢｎに接続される。ｉ番目の行に配置されたサブアレイ２２は、ワード線ＷＬｉ１〜ＷＬｉｐに加えて、ロウブロック選択線ＲＢｉに接続される。
【００６１】
図５は、ロウデコーダ８の構成を示す図である。図５に示すロウデコーダ８は、ｎ本のロウブロック選択線ＲＢ１〜ＲＢｎを制御するために、ｎ個のロウブロック選択線制御回路２３を含んでいる。各ロウブロック選択線制御回路２３は、ロウアドレスＲＡのうち上位のアドレス（図５では、上位ロウアドレスと記載）に基づき、ロウブロック選択線ＲＢｉを制御する。このように、ロウデコーダ８では、ワード線を制御するために入力されたロウアドレスＲＡのうち上位のアドレスが、ロウブロック選択線を制御するためにも使用される。これにより、ロウアドレスＲＡのビット幅を増やすことなく、ロウブロック選択線ＲＢ１〜ＲＢｎを制御することができる。
【００６２】
図６は、メモリセルアレイ２１内のｉ行ｊ列に配置されたサブアレイ２２の構成を示す図である。サブアレイ２２は、副ビット線ＳＢＬと、第１のトランジスタＰＣ２と、第２のトランジスタＮＣ１と、第３のトランジスタＰＤ１と、ｐ個のメモリセルＭＣ１〜ＭＣｐとを含んでいる。サブアレイ２２は、第１の実施形態に係るサブアレイ１２（図２）において、ゲート電極が主ビット線ＭＢＬｊに接続された第１のトランジスタＰＣ１を、ゲート電極がロウブロック選択線ＲＢｉに接続された第１のトランジスタＰＣ２に置換したものである。メモリセルアレイ２１中のすべてのサブアレイ２２は、図６と同じ構成を有する。
【００６３】
図７は、半導体記憶装置２０の動作波形図である。図７を参照して、メモリセルＭＣＡからデータ１を読み出し（期間Ｔ２２およびＴ２３）、メモリセルＭＣＢからデータ０を読み出す（期間Ｔ２５およびＴ２６）場合の動作について説明する。
【００６４】
（１）期間Ｔ２１、Ｔ２４およびＴ２７：初期状態
ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態にある。このため、サブアレイＭＳＡ１１に接続されるすべての信号線（ロウブロック選択線ＲＢ１、ワード線ＷＬ１１〜ＷＬ１ｐおよび主ビット線ＭＢＬ１）の電圧は、すべてＬレベルとなる。したがって、第１のトランジスタＰＣ２はオン状態、第２のトランジスタＮＣ１はオフ状態となる。よって、副ビット線ＳＢＬは第１のトランジスタＰＣ２を介して電源電圧Ｖｄｄに接続され、副ビット線ＳＢＬの電圧はＨレベルとなる。このため、第３のトランジスタＰＤ１はオフ状態となり、主ビット線ＭＢＬ１は電源電圧Ｖｄｄに接続されていない状態となる。なお、初期状態では、すべてのサブアレイＭＳＡ１１〜ＭＳＡｎｍにおいて、副ビット線ＳＢＬの電圧はＨレベル、第３のトランジスタＰＤ１はオフ状態となる。
【００６５】
（２）期間Ｔ２２：ワード線を選択（データ１の読み出し時）
クロック信号に同期してワード線ＷＬ１１の電圧がＨレベルに遷移し、メモリセルＭＣＡはオン状態に遷移する。データ１を記憶しているメモリセルＭＣＡのドレイン電極は、コンタクト素子（図示せず）を介して副ビット線ＳＢＬに接続されている。このため、メモリセルＭＣＡがオン状態に遷移した後、副ビット線ＳＢＬはメモリセルＭＣＡを介して接地電圧Ｖｓｓに接続される。また、本実施形態では、第１のトランジスタＰＣ２の電流駆動能力は、１個のメモリセルの電流駆動能力よりも十分大きくなるように調整される。したがって、第１のトランジスタＰＣ２がオン状態である間にメモリセルＭＣＡがオン状態に遷移しても、副ビット線ＳＢＬの電圧は、第３のトランジスタＰＤ１の閾値電圧を超える程度には低下しない。よって、サブアレイＭＳＡ１１内の第３のトランジスタＰＤ１は、オフ状態を維持する。
【００６６】
（３）期間Ｔ２３：ロウブロック選択線を選択（データ１の読み出し時）
ワード線ＷＬ１１がＨレベルに遷移してから所定時間の経過後、ロウブロック選択線ＲＢ１の電圧がＨレベルに遷移する。このため、第１のトランジスタＰＣ２はオフ状態に遷移し、副ビット線ＳＢＬの電圧はＬレベルに遷移する。したがって、第３のトランジスタＰＤ１はオン状態に遷移し、主ビット線ＭＢＬ１は第３のトランジスタＰＤ１の作用によってＨレベルまで充電される。これに伴い、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号も、Ｈレベルに遷移する。よって、メモリセルＭＣＡに記憶されたデータ１を、データ出力バッファ５経由で半導体記憶装置２０の外部に読み出すことができる。
【００６７】
なお、期間Ｔ２３では、主ビット線ＭＢＬ１に接続された他のサブアレイＭＳＡ２１〜ＭＳＡｎ１では、ロウブロック選択線ＲＢ２〜ＲＢｎの電圧はＬレベルとなる。このため、サブアレイＭＳＡ２１〜ＭＳＡｎ１では、第１のトランジスタＰＣ２はオン状態、副ビット線ＳＢＬの電圧はＨレベル、第３のトランジスタＰＤ１はオフ状態を維持する。一方、主ビット線ＭＢＬ１の電圧が第２のトランジスタＮＣ１の閾値電圧を超える程度にまで上昇すると、サブアレイＭＳＡ２１〜ＭＳＡｎ１内の第２のトランジスタＮＣ１はオン状態に遷移する。このため、サブアレイＭＳＡ２１〜ＭＳＡｎ１内の副ビット線ＳＢＬの電圧は、通常のＨレベルよりもやや低いＨレベル（中間電位）となる。
【００６８】
（４）期間Ｔ２５：ワード線を選択（データ０の読み出し時）
クロック信号に同期してワード線ＷＬ１ｐの電圧がＨレベルに遷移し、メモリセルＭＣＢはオン状態に遷移する。データ０を記憶しているメモリセルＭＣＢのドレイン電極は、コンタクト素子を介して副ビット線ＳＢＬに接続されていない。このため、メモリセルＭＣＢがオン状態に遷移した後も、副ビット線ＳＢＬの電圧はＨレベル、第３のトランジスタＰＤ１はオフ状態、主ビット線ＭＢＬ１の電圧はＬレベルを維持する。
【００６９】
（５）期間Ｔ２６：ロウブロック選択線を選択（データ０の読み出し時）
ワード線ＷＬ１１がＨレベルに遷移してから上記所定時間の経過後、ロウブロック選択線ＲＢ１の電圧がＨレベルに遷移する。しかし、ロウブロック選択線ＲＢ１の電圧がＨレベルに遷移した後も、副ビット線ＳＢＬの電圧はＨレベル、第３のトランジスタＰＤ１はオフ状態、主ビット線ＭＢＬ１の電圧はＬレベルを維持する。したがって、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号も、Ｌレベルを維持する。よって、メモリセルＭＣＢに記憶されたデータ０を、データ出力バッファ５経由で半導体記憶装置２０の外部に読み出すことができる。
【００７０】
（６）期間Ｔ２３およびＴ２６の終了時：読み出し動作を完了
次の読み出し動作に備えて、ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態に戻る。このため、主ビット線ＭＢＬ１およびロウブロック選択線ＲＢ１の電圧はＬレベルに遷移する。また、期間Ｔ２３の終了時にはワード線ＷＬ１１の電圧が、期間Ｔ２６の終了時にはワード線ＷＬ１ｐの電圧が、それぞれＬレベルに遷移する。
【００７１】
なお、読み出し動作を完了した後に主ビット線ＭＢＬ１の電圧をＬレベルに遷移させるのは、プリチャージ回路６の作用による。このような作用を有するプリチャージ回路６として、主ビット線ＭＢＬ１と接地電圧Ｖｓｓとの間に挿入され、ゲート電極が電源電圧Ｖｄｄに接続された、常時オン状態のＮチャンネルＭＯＳトランジスタを用いることができる。あるいは、プリチャージ回路６として、抵抗素子を用いることもできる。このようなプリチャージ回路６を用いることにより、主ビット線ＭＢＬ１〜ＭＢＬｍの電圧制御を簡単に行うことができる。
【００７２】
以上に示すように、本実施形態に係る半導体記憶装置は、サブアレイ内に、主ビット線と副ビット線との間に挿入された転送ゲートに代えて、主ビット線と電源電圧との間に挿入され、ゲート電極が副ビット線に接続されたＰチャンネルＭＯＳトランジスタを備えている。また、この半導体記憶装置では、メモリセルに記憶されたデータは、ロウブロック選択線、ワード線および主ビット線の電圧を図７に示すように制御することにより、正しく読み出すことができる。
【００７３】
したがって、本実施形態に係る半導体記憶装置によれば、転送ゲートにおけるオン抵抗の影響を排除することができる。また、閾値電圧と電源電圧のミスマッチが顕著になる低電圧領域において、メモリセルからのデータ読み出しを高速化し、読み出し限界電圧を低下させることができる。また、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と比べて、ロウブロック選択線の分だけレイアウト面積が増加するという不利な点を有する一方で、（１）接地電圧Ｖｓｓと短絡するスイッチ手段などを設けることにより、主ビット線の電圧制御を簡単に行える、（２）選択されていないサブアレイの動作を停止させることにより、消費電力を削減できるという有利な点を有する。
【００７４】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。図８に示す半導体記憶装置３０は、第２の実施形態に係る半導体記憶装置２０（図４）において、メモリセルアレイ２１およびサブアレイ２２を、それぞれ、メモリセルアレイ３１およびサブアレイ３２に置換したものである。本実施形態の構成要素のうち、第１または第２の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００７５】
図９は、メモリセルアレイ３１内のｉ行ｊ列に配置されたサブアレイ３２の構成を示す図である。サブアレイ３２は、副ビット線ＳＢＬと、第１のトランジスタＰＣ２と、第２のトランジスタＮＣ２と、第３のトランジスタＮＤ１と、ｐ個のメモリセルＭＣ１〜ＭＣｐとを含んでいる。サブアレイ３２は、第２の実施形態に係るサブアレイ２２（図６）において、ゲート電極が主ビット線ＭＢＬｊに接続された第２のトランジスタＮＣ１を、ゲート電極がロウブロック選択線ＲＢｉに接続された第２のトランジスタＮＣ２に置換し、ＰチャンネルＭＯＳトランジスタで構成された第３のトランジスタＰＤ１を、ＮチャンネルＭＯＳトランジスタで構成された第３のトランジスタＮＤ１に置換したものである。メモリセルアレイ３１中のすべてのサブアレイ３２は、図９と同じ構成を有する。
【００７６】
第３のトランジスタＮＤ１は、ソース電極が接地電圧Ｖｓｓに、ドレイン電極が主ビット線ＭＢＬｊに、ゲート電極が副ビット線ＳＢＬに接続されたＮチャンネルＭＯＳトランジスタである。第３のトランジスタＰＤ１は、副ビット線ＳＢＬの電圧に基づき、主ビット線ＭＢＬｊを接地電圧Ｖｓｓに接続するか否かを切り換える。
【００７７】
図１０は、半導体記憶装置３０の動作波形図である。図１０を参照して、メモリセルＭＣＡからデータ１を読み出し（期間Ｔ３２およびＴ３３）、メモリセルＭＣＢからデータ０を読み出す（期間Ｔ３５およびＴ３６）場合の動作について説明する。
【００７８】
（１）期間Ｔ３１、Ｔ３４およびＴ３７：初期状態
ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態にある。このため、サブアレイＭＳＡ１１に接続される信号線のうち、ワード線ＷＬ１１〜ＷＬ１ｐの電圧はＬレベル、ロウブロック選択線ＲＢ１および主ビット線ＭＢＬ１の電圧はＨレベルとなる。したがって、第１のトランジスタＰＣ２はオフ状態、第２のトランジスタＮＣ２はオン状態となる。よって、副ビット線ＳＢＬは第２のトランジスタＮＣ２を介して接地電圧Ｖｓｓに接続され、副ビット線ＳＢＬの電圧はＬレベルとなる。このため、第３のトランジスタＮＤ１はオフ状態となり、主ビット線ＭＢＬ１は接地電圧Ｖｓｓと接続されていない状態となる。なお、初期状態では、すべてのサブアレイＭＳＡ１１〜ＭＳＡｎｍにおいて、副ビット線ＳＢＬの電圧はＬレベル、第３のトランジスタＮＤ１はオフ状態となる。
【００７９】
（２）期間Ｔ３２およびＴ３５：ロウブロック選択線を選択
クロック信号に同期して、ロウブロック選択線ＲＢ１の電圧がＬレベルに遷移する。このため、第１のトランジスタＰＣ２はオン状態に、第２のトランジスタＮＣ２はオフ状態に遷移する。したがって、副ビット線ＳＢＬは第１のトランジスタＰＣ２を介して電源電圧Ｖｄｄに接続され、副ビット線ＳＢＬの電圧はＨレベルに遷移する。このため、第３のトランジスタＮＤ１は、オン状態に遷移する。したがって、主ビット線ＭＢＬ１は第３のトランジスタＮＤ１を介して接地電圧Ｖｓｓに接続され、主ビット線ＭＢＬの電圧はＬレベルに遷移する。
【００８０】
（３）期間Ｔ３３：ワード線を選択（データ１の読み出し時）
ロウブロック選択線ＲＢ１の電圧がＬレベルに遷移してから所定時間（具体的には、主ビット線ＭＢＬ１の電圧がＬレベルに遷移するために十分な時間）の経過後に、ワード線ＷＬ１１がＨレベルに遷移し、メモリセルＭＣＡはオン状態に遷移する。データ１を記憶しているメモリセルＭＣ１のドレイン電極は、コンタクト素子（図示せず）を介して副ビット線ＳＢＬに接続されている。このため、メモリセルＭＣＡがオン状態に遷移した後、副ビット線ＳＢＬはメモリセルＭＣＡを介して接地電圧Ｖｓｓに接続される。期間Ｔ３３では、第１のトランジスタＰＣ２とメモリセルＭＣＡとがともにオン状態になるために、副ビット線ＳＢＬの電位は、第１のトランジスタＰＣ２の電流駆動能力とメモリセルＭＣＡの電流駆動能力とによって決定されるレベルになる。本実施形態では、第１のトランジスタＰＣ２の電流駆動能力は、１個のメモリセルの電流駆動能力よりも十分小さくなるように調整される。したがって、第１のトランジスタＰＣ２がオン状態である間にメモリセルＭＣＡがオン状態に遷移すると、副ビット線ＳＢＬの電圧は低下する。副ビット線ＳＢＬの電圧が第３のトランジスタＮＤ１の閾値電圧を超えない程度にまで低下したときに、サブアレイＭＳＡ１１内の第３のトランジスタＮＤ１はオフ状態に遷移する。
【００８１】
プリチャージ回路６は、ワード線ＷＬ１１が選択された後に、主ビット線ＭＢＬ１をＨレベルにプリチャージしようとする。期間Ｔ３３では、主ビット線ＭＢＬ１に接続されたサブアレイＭＳＡ１１〜ＭＳＡｎ１内の第３のトランジスタＮＤ１は、すべてオフ状態にある。このため、主ビット線ＭＢＬｊの電圧は、プリチャージ回路６の作用によってＨレベルに遷移する。したがって、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号も、Ｈレベルに遷移する。よって、メモリセルＭＣＡに記憶されたデータ１を、データ出力バッファ５経由で半導体記憶装置３０の外部に読み出すことができる。
【００８２】
（４）期間Ｔ３６：ワード線を選択（データ０の読み出し時）
ロウブロック選択線ＲＢ１の電圧がＬレベルに遷移してから上記所定時間の経過後に、ワード線ＷＬ１ｐがＨレベルに遷移し、メモリセルＭＣＢはオン状態に遷移する。データ０を記憶しているメモリセルＭＣＢのドレイン電極は、コンタクト素子を介して副ビット線ＳＢＬに接続されていない。したがって、メモリセルＭＣＢがオン状態に遷移した後も、副ビット線ＳＢＬの電圧はＨレベル、第３のトランジスタＮＤ１はオン状態を維持する。本実施形態では、第３のトランジスタＮＤ１の電流駆動能力は、プリチャージ回路６の電流駆動能力よりも十分大きくなるように調整される。このため、メモリセルＭＣＢがオン状態に遷移した後も、主ビット線ＭＢＬ１の電圧はＬレベルを維持する。したがって、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号も、Ｌレベルを維持する。よって、メモリセルＭＣＢに記憶されたデータ０を、データ出力バッファ５経由で半導体記憶装置３０の外部に読み出すことができる。
【００８３】
（５）期間Ｔ３３およびＴ３６の終了時：読み出し動作を完了
次の読み出し動作に備えて、ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態に戻る。このため、ロウブロック選択線ＲＢ１の電圧はＨレベルに遷移する。また、期間Ｔ３３の終了時にはワード線ＷＬ１１の電圧が、期間Ｔ３６の終了時にはワード線ＷＬ１ｐの電圧が、それぞれＬレベルに遷移する。
【００８４】
なお、ワード線を選択した後に主ビット線ＭＢＬ１の電圧をＨレベルに遷移させるのは、プリチャージ回路６の作用による。このような作用を有するプリチャージ回路６として、主ビット線ＭＢＬ１と電源電圧Ｖｄｄとの間に挿入され、ゲート電極が接地電圧Ｖｓｓに接続された、常時オン状態のＰチャンネルＭＯＳトランジスタを用いることができる。あるいは、プリチャージ回路６として、抵抗素子を用いることもできる。このようなプリチャージ回路６を用いることにより、主ビット線ＭＢＬ１〜ＭＢＬｍの電圧制御を簡単に行うことができる。
【００８５】
以上に示すように、本実施形態に係る半導体記憶装置は、サブアレイ内に、主ビット線と副ビット線との間に挿入された転送ゲートに代えて、主ビット線と接地電圧との間に挿入され、ゲート電極が副ビット線に接続されたＮチャンネルＭＯＳトランジスタを備えている。また、この半導体記憶装置では、メモリセルに記憶されたデータは、ロウブロック選択線、ワード線および主ビット線の電圧を図１０に示すように制御することにより、正しく読み出すことができる。
【００８６】
したがって、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と同じ効果を奏する。また、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と比べて、ロウブロック選択線の分だけレイアウト面積が増加するという不利な点を有する一方で、（１）電源電圧Ｖｄｄと短絡するスイッチ手段などを設けることにより、主ビット線の電圧制御を簡単に行える、（２）選択されていないサブアレイの動作を停止させることにより、消費電力を削減できる、（３）副ビット線の電圧が早期に確定するので、メモリセルからのデータ読み出しをさらに高速化できるという有利な点を有する。
【００８７】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１１に示す半導体記憶装置４０は、第３の実施形態に係る半導体記憶装置３０（図４）において、メモリセルアレイ３１およびサブアレイ３２を、それぞれ、メモリセルアレイ４１およびサブアレイ４２に置換したものである。本実施形態の構成要素のうち、第１〜第３の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００８８】
図１２は、メモリセルアレイ４１内のｉ行ｊ列に配置されたサブアレイ４２の構成を示す図である。サブアレイ４２は、ｐ個のメモリセルＭＣ１〜ＭＣｐと、第１のトランジスタＰＣ２と、第２のトランジスタＮＣ１と、第３のトランジスタＮＤ１とを含んでいる。サブアレイ４２は、第３の実施形態に係るサブアレイ３２（図９）において、ゲート電極がロウブロック選択線ＲＢｉに接続された第２のトランジスタＮＣ２を、ゲート電極が主ビット線ＭＢＬｊに接続された第２のトランジスタＮＤ１に置換したものである。メモリセルアレイ４１中のすべてのサブアレイ４２は、図１２と同じ構成を有する。
【００８９】
図１３は、半導体記憶装置４０の動作波形図である。図１３を参照して、メモリセルＭＣＡからデータ１を読み出し（期間Ｔ４２〜Ｔ４５）、メモリセルＭＣＢからデータ０を読み出す（期間Ｔ４６〜Ｔ４８）場合の動作について説明する。
【００９０】
（１）期間Ｔ４１、Ｔ４５およびＴ４９：初期状態
ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態にある。このため、サブアレイＭＳＡ１１に接続される信号線のうち、ワード線ＷＬ１１〜ＷＬ１ｐの電圧はＬレベル、ロウブロック選択線ＲＢ１および主ビット線ＭＢＬ１の電圧はＨレベルとなる。したがって、第１のトランジスタＰＣ２はオフ状態、第２のトランジスタＮＣ１はオン状態となる。よって、副ビット線ＳＢＬは第２のトランジスタＮＣ１を介して接地電圧Ｖｓｓに接続され、副ビット線ＳＢＬの電圧はＬレベルとなる。このため、第３のトランジスタＮＤ１はオフ状態となり、主ビット線ＭＢＬ１は接地電圧Ｖｓｓに接続されていない状態となる。なお、初期状態では、すべてのサブアレイＭＳＡ１１〜ＭＳＡｎｍにおいて、副ビット線ＳＢＬの電圧はＬレベル、第３のトランジスタＮＤ１はオフ状態となる。
【００９１】
（２）期間Ｔ４２およびＴ４６：主ビット線を選択
クロック信号に同期して、主ビット線ＭＢＬ１は、プリチャージ回路６の作用によってＬレベルにプリチャージされる。このため、第２のトランジスタＮＣ１はオフ状態に遷移する。なお、期間Ｔ４２およびＴ４６では、主ビット線ＭＢＬ１に接続されたｎ個のサブアレイＭＳＡ１１〜ＭＳＡｎ１内の第３のトランジスタＮＤ１はすべてオフ状態である。したがって、プリチャージ回路６の電流駆動能力は、第１の実施形態よりも小さくてすむ。
【００９２】
（３）期間Ｔ４３およびＴ４７：ロウブロック選択線を選択
プリチャージを開始してから第１の所定時間の経過後、ロウブロック選択線ＲＢ１の電圧がＬレベルに遷移する。このため、第１のトランジスタＰＣ２はオン状態に遷移する。したがって、副ビット線ＳＢＬは第１のトランジスタＰＣ２を介して電源電圧Ｖｄｄに接続され、副ビット線ＳＢＬの電圧はＨレベルに遷移する。このため、第３のトランジスタＮＤ１はオン状態に遷移する。本実施形態では、第３のトランジスタＮＤ１の電流駆動能力は、プリチャージ回路６の電流駆動能力よりも十分大きくなるように調整される。したがって、プリチャージ回路６が主ビット線ＭＢＬ１をＨレベルに遷移させるべくプリチャージを行っても、第３のトランジスタＮＤ１がオン状態である間は、主ビット線ＭＢＬ１の電圧はＬレベルに維持される。
【００９３】
（４）期間Ｔ４４：ワード線を選択（データ１の読み出し時）
ロウブロック選択線ＲＢ１の電圧がＬレベルに遷移してから第２の所定時間の経過後、ワード線ＷＬ１１がＨレベルに遷移し、メモリセルＭＣＡはオン状態に遷移する。データ１を記憶しているメモリセルＭＣＡのドレイン電極は、コンタクト素子（図示せず）を介して副ビット線ＳＢＬに接続されている。このため、メモリセルＭＣＡがオン状態に遷移した後は、副ビット線ＳＢＬはメモリセルＭＣＡを介して接地電圧Ｖｓｓに接続される。期間Ｔ４４では、第１のトランジスタＰＣ２とメモリセルＭＣＡとがともにオン状態になるために、副ビット線ＳＢＬの電位は、第１のトランジスタＰＣ２の電流駆動能力とメモリセルＭＣＡの電流駆動能力とによって決定されるレベルになる。本実施形態では、第１のトランジスタＰＣ２の電流駆動能力は、１個のメモリセルの電流駆動能力よりも十分小さくなるように調整される。したがって、第１のトランジスタＰＣ２がオン状態である間にメモリセルＭＣＡがオン状態に遷移すると、副ビット線ＳＢＬの電圧は低下する。副ビット線ＳＢＬの電圧が第３のトランジスタＮＤ１の閾値電圧を超えない程度にまで低下したときに、サブアレイＭＳＡ１１内の第３のトランジスタＮＤ１はオフ状態に遷移する。
【００９４】
第３のトランジスタＮＤ１がオフ状態に遷移すると、主ビット線ＭＢＬ１はプリチャージ回路６の作用によってＨレベルまで充電される。このため、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号も、Ｈレベルに遷移する。よって、メモリセルＭＣＡに記憶されたデータ１を、データ出力バッファ５経由で半導体記憶装置４０の外部に読み出すことができる。
【００９５】
（５）期間Ｔ４８：ワード線を選択（データ０の読み出し時）
ロウブロック選択線ＲＢ１の電圧がＬレベルに遷移してから上記第２の所定時間の経過後、ワード線ＷＬ１ｐがＨレベルに遷移し、メモリセルＭＣＢはオン状態に遷移する。データ０を記憶しているメモリセルＭＣＢのドレイン電極は、コンタクト素子を介して副ビット線ＳＢＬに接続されていない。このため、メモリセルＭＣＢがオン状態に遷移した後も、副ビット線ＳＢＬの電圧はＨレベル、第３のトランジスタＮＤ１はオン状態、主ビット線ＭＢＬ１の電圧はＬレベルを維持する。したがって、コラムデコーダ３を介して主ビット線ＭＢＬ１に接続されたセンスアンプ４の出力信号も、Ｌレベルを維持する。よって、メモリセルＭＣＢに記憶されたデータ０を、データ出力バッファ５経由で半導体記憶装置４０の外部に読み出すことができる。
【００９６】
（６）期間Ｔ４４およびＴ４８の終了時：読み出し動作を完了
次の読み出し動作に備えて、ロウアドレスＲＡおよびコラムアドレスＣＡは、いずれも非活性化状態に戻る。このため、主ビット線ＭＢＬ１およびロウブロック選択線ＲＢ１の電圧はＨレベルに遷移する。また、期間Ｔ４４の終了時にはワード線ＷＬ１１の電圧が、期間Ｔ４８の終了時にはワード線ＷＬ１ｐの電圧が、それぞれＬレベルに遷移する。
【００９７】
以上に示すように、本実施形態に係る半導体記憶装置は、サブアレイ内に、主ビット線と副ビット線との間に挿入された転送ゲートに代えて、主ビット線と接地電圧との間に挿入され、ゲート電極が副ビット線に接続されたＮチャンネルＭＯＳトランジスタを備えている。また、この半導体記憶装置では、メモリセルに記憶されたデータは、ロウブロック選択線、ワード線および主ビット線の電圧を図１３に示すように制御することにより、正しく読み出すことができる。
【００９８】
したがって、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と同じ効果を奏する。また、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と比べて、ロウブロック選択線の分だけレイアウト面積が増加するという不利な点を有し、主ビット線の電圧制御の複雑度は第１の実施形態に係る半導体記憶装置と同程度である。一方、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と比べて、選択されていないサブアレイの動作を完全に停止させることにより、消費電力を削減できるという有利な点を有する。
【００９９】
（第５の実施形態）
図１４は、本発明の第５の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１４に示す半導体記憶装置５０は、第１の実施形態に係る半導体記憶装置（図１）において、メモリセルアレイ１１およびサブアレイ１２を、それぞれ、メモリセルアレイ５１およびサブアレイ５２に置換したものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【０１００】
図１５は、メモリセルアレイ５１内のｉ行ｊ列に配置されたサブアレイ５２の構成を示す図である。サブアレイ５２は、第１の実施形態に係るサブアレイ１２（図２）において、第１のトランジスタＰＣ１と電源電圧Ｖｄｄとの間に、直列に接続されたｑ個の電流制限用トランジスタＰＬ１〜ＰＬｑを追加したものである。
【０１０１】
電流制限用トランジスタＰＬ１〜ＰＬｑは、ＰチャンネルＭＯＳトランジスタで構成される。電流制限用トランジスタＰＬ１のソース電極は、電源電圧Ｖｄｄに接続される。１以上ｑ未満の整数をａとしたとき、電流制限用トランジスタＰＬａのドレイン電極は、電流制限用トランジスタＰＬ（ａ＋１）のソース電極に接続される。電流制限用トランジスタＰＬｑのドレイン電極は、第１のトランジスタＰＣ１のソース電極に接続される。電流制限用トランジスタＰＬ１〜ＰＬｑのゲート電極は、接地電圧Ｖｓｓに接続される。したがって、電流制限用トランジスタＰＬ１〜ＰＬｑは、常にオン状態となり、第１のトランジスタＰＣ１の電流駆動能力を絞る役割を果たす。このように、電流制限用トランジスタＰＬ１〜ＰＬｑは、電流制限回路として機能する。
【０１０２】
第１の実施形態で説明したように、サブアレイ１２内のメモリセルからデータ１を読み出す場合、期間Ｔ１３では、第１のトランジスタＰＣ１とメモリセルＭＣＡとがともにオン状態になるために、副ビット線ＳＢＬの電位は、第１のトランジスタＰＣ１の電流駆動能力とメモリセルＭＣＡの電流駆動能力とによって決定されるレベルになる。期間Ｔ１３における副ビット線ＳＢＬの電位をＬレベルとするためには、第１のトランジスタＰＣ１の電流駆動能力を１個のメモリセルの電流駆動能力よりも十分小さくすればよい。
【０１０３】
しかしながら、製造プロセスの特性上、第１のトランジスタＰＣ１単体の電流駆動能力を、各メモリセルの電流駆動能力よりも十分に小さくできない場合がある。例えば、製造できる最小サイズのトランジスタを用いても電流を十分に絞れない場合などが、その一例である。
【０１０４】
そこで、本実施形態に係る半導体記憶装置は、サブアレイごとに、電流制限用トランジスタＰＬ１〜ＰＬｑで構成された電流制限回路を備えている。これにより、製造プロセスの特性にかかわらず、要求されるレベルの電流駆動能力を実現することができる。なお、電流制限用トランジスタＰＬ１〜ＰＬｑに代えて、好適な抵抗値を有する抵抗素子を使用しても、同様の効果が得られる。
【０１０５】
（第６の実施形態）
図１６は、本発明の第６の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１６に示す半導体記憶装置６０は、第１の実施形態に係る半導体記憶装置（図１）において、メモリセルアレイ１１およびサブアレイ１２を、それぞれ、メモリセルアレイ６１およびサブアレイ６２に置換し、電流制限回路６３を追加したものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【０１０６】
図１７は、メモリセルアレイ６１内のｉ行に配置されたサブアレイ６２および電流制限回路６３の構成を示す図である。電流制限回路６３は、直列に接続されたｒ個の電流制限用トランジスタＰＭ１〜ＰＭｒを含んでいる。電流制限用トランジスタＰＭ１〜ＰＭｒは、ＰチャンネルＭＯＳトランジスタで構成される。電流制限用トランジスタＰＭ１のソース電極は、電源電圧Ｖｄｄに接続される。１以上ｒ未満の整数をｂとしたとき、電流制限用トランジスタＰＭｂのドレイン電極は、電流制限用トランジスタＰＭ（ｂ＋１）のソース電極に接続される。
【０１０７】
サブアレイ６２は、第１の実施形態に係るサブアレイ１２（図２）において、第１のトランジスタＰＣ１のソース電極を、電流制限用トランジスタＰＭｒのドレイン電極に接続することとしたものである。このように、ｉ行に配置されたサブアレイＭＳＡｉ１〜ＭＳＡｉｍ内の第１のトランジスタＰＣ１のソース電極は、いずれも電流制限用トランジスタＰＭｒのドレイン電極に接続される。
【０１０８】
電流制限用トランジスタＰＭ１〜ＰＭｒのゲート電極は、接地電圧Ｖｓｓに接続される。したがって、電流制限用トランジスタＰＭ１〜ＰＭｒは、常にオン状態となり、ｉ行に配置されたサブアレイ６２内の第１のトランジスタＰＣ１の電流駆動能力を絞る役割を果たす。
【０１０９】
なお、図１６に示す半導体記憶装置６０は、サブアレイの１行ごとに電流制限回路６３を備えているが、これに代えて、同じ行に配置された一部のサブアレイごと、あるいは、サブアレイの１列ごとに電流制限回路を備えていてもよい。また、電流制限回路６３は、電流制限用トランジスタＰＭ１〜ＰＭｒに代えて、好適な抵抗値を有する抵抗素子を含んでいてもよい。
【０１１０】
以上に示すように、本実施形態に係る半導体記憶装置は、複数のサブアレイごとに電流制限回路を備えている。これにより、製造プロセスの特性にかかわらず、要求されるレベルの電流駆動能力を実現するとともに、レイアウト面積の増加を抑えることができる。
【０１１１】
（その他の実施形態）
ここまで本発明の第１〜第６の実施形態として、コンタクト接続の有無によってデータを記憶するマスクＲＯＭについて説明してきたが、本発明はこれ以外の半導体記憶装置にも適用できる。まず、第１〜第４の実施形態で示した以外のサブアレイを備えたマスクＲＯＭを構成することができる。例えば、第１の実施形態に係る半導体記憶装置１０のサブアレイ１２に代えて、図１８に示すサブアレイ７１を用いることができる。また、第２〜第４の実施形態に係る半導体記憶装置２０、３０、４０のサブアレイ２２、３２、４２に代えて、図１９〜図２２に示すサブアレイ７２〜７５を用いることができる。
【０１１２】
サブアレイ７１〜７５のいずれかを備えた半導体記憶装置の動作は、第１〜第４の実施形態に係る半導体記憶装置と同様であるので、ここでは詳細な説明を省略する。ただし、サブアレイ７１〜７４を備えた半導体記憶装置では、以下に示すように、信号線の極性が逆になる。すなわち、読み出しを行う前に、主ビット線ＭＢＬｊの電圧またはロウブロック選択線ＲＢｉの電圧がＬレベルに制御され、副ビット線ＳＢＬの電圧はＬレベルになる。データ０を記憶しているメモリセルは、対応するワード線の電圧がＬレベル（選択状態に対応したレベル）である間、副ビット線ＳＢＬを電源電圧Ｖｄｄに接続する。このため、副ビット線ＳＢＬの電圧はＨレベルに遷移し、第３のトランジスタＮＤ１はオン状態に遷移する（または、第３のトランジスタＰＤ１はオフ状態に遷移する）。したがって、主ビット線ＭＢＬｊの電圧は、第３のトランジスタＮＤ１またはプリチャージ回路の作用によってＬレベルとなる。一方、データ１を記憶しているメモリセルは、対応するワード線の電圧がＨレベル（非選択状態に対応したレベル）に遷移しても、副ビット線ＳＢＬを電源電圧Ｖｄｄに接続しない。このため、副ビット線ＳＢＬの電圧はＬレベルを維持し、第３のトランジスタＮＤ１はオフ状態を維持する（または、第３のトランジスタＰＤ１はオン状態を維持する）。したがって、主ビット線ＭＢＬｊの電圧は、第３のトランジスタＰＤ１またはプリチャージ回路の作用によってＨレベルとなる。このようにして、メモリセルＭＣ１〜ＭＣｐに記憶されたデータを正しく読み出すことができる。
【０１１３】
また、メモリセルを構成するＭＯＳトランジスタのドレイン電極を常に副ビット線に接続し、メモリセルを構成するＭＯＳトランジスタの閾値電圧を記憶しているデータに応じて異なるようにしてもよい。この場合、メモリセルが所定値（ドレイン電極が副ビット線に接続されていない場合に対応する値）を記憶している場合には、メモリセルを構成するＭＯＳトランジスタの閾値電圧は、ゲート電極に接続されたワード線が選択されたときでも、ソース電極とドレイン電極とが導通しないほど大きいことが好ましい。このように閾値電圧が記憶しているデータに応じて異なるＭＯＳトランジスタトランジスタを用いても、ドレイン電極と副ビット線との接続状態が記憶しているデータに応じて異なるＭＯＳトランジスタを用いた場合と同様の効果が得られる。
【０１１４】
また、第５および第６の実施形態で示した電流制限回路を、第２〜第４の実施形態に係る半導体記憶装置２０、３０、４０や、図１８〜図２２に示すサブアレイ７１〜７５のいずれかを備えた半導体記憶装置に設けてもよい。
【０１１５】
また、本発明は、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭなど、マスクＲＯＭ以外の半導体記憶装置にも適用できる。ここでは、一例として、主ビット線、副ビット線および第１〜第３のトランジスタの構成が第１〜第４の実施形態と同じであり、第１〜第４の実施形態で示したメモリセルに代えて、外部から書き込まれたデータを記憶するメモリセルを含むＳＲＡＭについて説明する。
【０１１６】
ＳＲＡＭでは、メモリセル内のある節点は、メモリセルに記憶されるデータに応じてＬレベルまたはＨレベルになる。第１〜第４の実施形態と同様に、読み出しを行う前に、副ビット線の電圧は所定のレベルに制御される。また、メモリセルに接続されるワード線が選択されたときに、メモリセル内の上記節点は副ビット線に接続される。これにより、メモリセルは、記憶しているデータに応じた影響を副ビット線の電圧に与える。したがって、メモリセルに接続されるワード線が選択されたときに、副ビット線の電圧は、メモリセルに記憶されるデータに応じてＬレベルまたはＨレベルになる。それ以外の点では第１〜第４の実施形態に係る半導体記憶装置と同じ原理によって、メモリセルに記憶されたデータを正しく読み出すことができる。
【０１１７】
以上に示すように、本発明の半導体記憶装置は、サブアレイ内に、主ビット線と副ビット線との間に挿入された転送ゲートに代えて、副ビット線の電圧に基づき、主ビット線を所定の電源に接続するか否かを切り換える第３のスイッチ部を備えている。これにより、転送ゲートにおけるオン抵抗の影響を排除するとともに、閾値電圧と電源電圧のミスマッチが顕著になる低電圧領域において、メモリセルからのデータ読み出しを高速化し、読み出し限界電圧を低下させることができる。
【産業上の利用可能性】
【０１１８】
本発明の半導体記憶装置は、階層的なビット線構造を有する半導体記憶装置の高速化および低電圧化を達成できるという効果を奏するので、マスクＲＯＭ、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭなど、各種の半導体記憶装置に利用することができる。
【図面の簡単な説明】
【０１１９】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図
【図２】図１に示す半導体記憶装置に含まれるサブアレイの構成を示す図
【図３】図１に示す半導体記憶装置の動作波形図
【図４】本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図
【図５】図４に示す半導体記憶装置に含まれるロウデコーダの構成を示す図
【図６】図４に示す半導体記憶装置に含まれるサブアレイの構成を示す図
【図７】図４に示す半導体記憶装置の動作波形図
【図８】本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図
【図９】図８に示す半導体記憶装置に含まれるサブアレイの構成を示す図
【図１０】図８に示す半導体記憶装置の動作波形図
【図１１】本発明の第４の実施形態に係る半導体記憶装置の構成を示すブロック図
【図１２】図１１に示す半導体記憶装置に含まれるサブアレイの構成を示す図
【図１３】図１１に示す半導体記憶装置の動作波形図
【図１４】本発明の第５の実施形態に係る半導体記憶装置の構成を示すブロック図
【図１５】図１４に示す半導体記憶装置に含まれるサブアレイの構成を示す図
【図１６】本発明の第６の実施形態に係る半導体記憶装置の構成を示すブロック図
【図１７】図１６に示す半導体記憶装置に含まれるサブアレイの構成を示す図
【図１８】本発明の実施形態に係る半導体記憶装置に含まれるサブアレイの他の構成を示す図
【図１９】本発明の実施形態に係る半導体記憶装置に含まれるサブアレイの他の構成を示す図
【図２０】本発明の実施形態に係る半導体記憶装置に含まれるサブアレイの他の構成を示す図
【図２１】本発明の実施形態に係る半導体記憶装置に含まれるサブアレイの他の構成を示す図
【図２２】本発明の実施形態に係る半導体記憶装置に含まれるサブアレイの他の構成を示す図
【図２３】従来の半導体記憶装置の構成を示すブロック図
【図２４】従来の半導体記憶装置に含まれるサブアレイの構成を示す図
【図２５】従来の半導体記憶装置の動作波形図
【符号の説明】
【０１２０】
１…入力バッファ
２、８…ロウデコーダ
３…コラムデコーダ
４…センスアンプ
５…データ出力バッファ
６…プリチャージ回路
７…リーク電流補充回路
１０、２０、３０、４０、５０、６０…半導体記憶装置
１１、２１、３１、４１、５１、６１…メモリセルアレイ
１２、２２、３２、４２、５２、６２、７１〜７５…サブアレイ
２３…ロウブロック選択線制御回路
６３…電流制限回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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