(57)【要約】      （修正有）【課題】ゲート両側入力方式のアクティブマトリクス基板製造時に、静電気による歩留まりの低下を抑止する。【解決手段】ゲート層に形成され、互いに平行に延びる複数のゲート線１と、ゲート層にゲート絶縁膜８を介して設けられたソース層に形成され、ゲート線１と交差する方向に互いに平行に延びる複数のソース線２と、複数のソース線２の両側方の領域にそれぞれ配置されると共にゲート層に形成され、各ゲート線１の一方の端部から引き出された複数のゲート引き出し線１ｂと、ソース層に形成され、各ソース線２から引き出された複数のソース引き出し線２ｂと、ゲート層に形成され、各ゲート線１の間にそれぞれ配置された複数の容量線３とを備え、隣り合う各容量線３の一方の端部は、ゲート層に形成された接続部３ｃにより互いに連結されると共に、ゲート層に形成された容量引き出し線１ｂにより引き出されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の層に形成され、互いに平行に延びる複数の第１配線と、
上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、
上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、
上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、
上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備えたアクティブマトリクス基板であって、
隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出されていることを特徴とするアクティブマトリクス基板。
【請求項２】
第１の層に形成され、互いに平行に延びる複数の第１配線と、
上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、
上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、
上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、
上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備えたアクティブマトリクス基板であって、
上記複数の容量線は、複数のブロックに区分され、
上記各ブロックにおいて、隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出されていることを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１又は２に記載されたアクティブマトリクス基板において、
上記第２の層には、上記接続部に重なる容量幹線が、上記第２配線に沿って形成され、
上記容量幹線は、上記絶縁層に形成されたコンタクトホールを介して、上記接続部に接続されていることを特徴とするアクティブマトリクス基板。
【請求項４】
請求項１に記載されたアクティブマトリクス基板において、
上記容量線、上記接続部、及び上記第１の容量引き出し線は、一筆書き状に連続して形成されていることを特徴とするアクティブマトリクス基板。
【請求項５】
請求項４に記載されたアクティブマトリクス基板において、
上記容量線には、上記第１の容量引き出し線が接続された端部とは反対側の端部に、上記第１の層に形成された第２の容量引き出し線が接続されていることを特徴とするアクティブマトリクス基板。
【請求項６】
アクティブマトリクス基板部と、該アクティブマトリクス基板部に隣接して設けられた第１分断予定部及び第２分断予定部とを備えたアクティブマトリクス基板母材であって、
上記アクティブマトリクス基板部は、第１の層に形成され、互いに平行に延びる複数の第１配線と、上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備え、
上記第１分断予定部は、上記第１の層に形成されると共に上記第１引き出し線に接続された接地用の第１短絡配線を備え、
上記第２分断予定部は、上記第２の層に形成されると共に上記第２引き出し線に接続された接地用の第２短絡配線を備え、
隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出され、
上記第１の容量引き出し線は、上記第１短絡配線に接続されていることを特徴とするアクティブマトリクス基板母材。
【請求項７】
アクティブマトリクス基板部と、該アクティブマトリクス基板部に隣接して設けられた第１分断予定部及び第２分断予定部とを備えたアクティブマトリクス基板母材であって、
上記アクティブマトリクス基板部は、第１の層に形成され、互いに平行に延びる複数の第１配線と、上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備え、
上記第１分断予定部は、上記第１の層に形成されると共に上記第１引き出し線に接続された接地用の第１短絡配線を備え、
上記第２分断予定部は、上記第２の層に形成されると共に上記第２引き出し線に接続された接地用の第２短絡配線を備え、
上記複数の容量線は、複数のブロックに区分され、
上記各ブロックにおいて、隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出されていることを特徴とするアクティブマトリクス基板母材。
【請求項８】
請求項６又は７に記載されたアクティブマトリクス基板母材において、
上記第２の層には、上記接続部に重なる容量幹線が、上記第２配線に沿って形成され、
上記容量幹線は、上記絶縁層に形成されたコンタクトホールを介して、上記接続部に接続されていることを特徴とするアクティブマトリクス基板母材。
【請求項９】
請求項６に記載されたアクティブマトリクス基板母材において、
上記容量線、上記接続部、及び上記第１の容量引き出し線は、一筆書き状に連続して形成されていることを特徴とするアクティブマトリクス基板母材。
【請求項１０】
請求項９に記載されたアクティブマトリクス基板母材において、
上記容量線には、上記第１の容量引き出し線が接続された端部とは反対側の端部に、上記第１の層に形成された第２の容量引き出し線が接続され、
上記第２の容量引き出し線は、上記第１短絡配線に接続されていることを特徴とするアクティブマトリクス基板母材。
【請求項１１】
請求項９に記載されたアクティブマトリクス基板母材において、
上記容量線には、上記第１の容量引き出し線が接続された端部とは反対側の端部に、上記第１の層に形成された第２の容量引き出し線が接続され、
上記第２の容量引き出し線は、上記第２分断予定部における上記第１の層に形成された第３短絡配線に接続されていることを特徴とするアクティブマトリクス基板母材。
【請求項１２】
請求項６又は７に記載されたアクティブマトリクス基板母材において、
上記第２分断予定部は、上記第１分断予定部に含まれていることを特徴とするアクティブマトリクス基板母材。
【請求項１３】
請求項１に記載されたアクティブマトリクス基板を備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、アクティブマトリクス基板母材及び表示装置に関するものである。
【背景技術】
【０００２】
表示装置として注目されている液晶表示装置は、小型、薄型、低消費電力及び軽量という特徴を有するため、現在、種々の電子機器に広く用いられている。特に、画像の最小単位である画素毎にスイッチング素子を有するアクティブマトリクス型の液晶表示装置は、例えば、パソコン等のＯＡ機器、テレビ等のＡＶ機器、及び携帯電話やＰＤＡ（Personal Digital Assistant）等の携帯情報機器に広く用いられている。
【０００３】
このアクティブマトリクス型の液晶表示装置は、互いに対向するように配置されたアクティブマトリクス基板及び対向基板と、それら両基板の間に挟持された液晶層とにより構成された液晶パネルを備えている。
【０００４】
このアクティブマトリクス基板は、互いに平行に延びるように設けられた複数のゲート線と、ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線と、ゲート線及びソース線の各交差部分に設けられた薄膜トランジスタ（以下、ＴＦＴと称する）と、各ＴＦＴに対応して一対のゲート線及び一対のソース線に囲まれた領域に設けられた画素電極とを備えている。また、各ゲート線の間には、互いに平行に延びる容量線が設けられている。そして、画素電極がマトリクス状に配設された領域は、表示領域となっている。
【０００５】
このような構成のアクティブマトリクス基板は、例えば、図１２に示すような工程によって製造される。
【０００６】
まず、ガラス基板等の絶縁基板７上の基板全体に、金属膜をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成して、図１２（ａ）に示すように、ゲート線（不図示）、ゲート電極１ａ及び容量線３からなるゲート層を形成する（ゲート層形成工程）。
【０００７】
次いで、ゲート層が形成された基板全体に、プラズマＣＶＤ法により窒化シリコン膜等を成膜し、図１２（ｂ）に示すように、ゲート絶縁膜８を形成する（ゲート絶縁膜形成工程）。
【０００８】
次いで、ゲート絶縁膜８上の基板全体に、プラズマＣＶＤ法により真性アモルファスシリコン膜と、リンがドープされたｎ＋アモルファスシリコン膜とを連続して成膜し、その後、ＰＥＰ技術によりゲート電極１ａ上に島状にパターン形成して、図１２（ｃ）に示すように、真性アモルファスシリコン層とｎ＋アモルファスシリコン層からなる半導体層１３を形成する（半導体層形成工程）。
【０００９】
次いで、半導体層１３が形成されたゲート絶縁膜８上の基板全体に、金属膜をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、ソース線２、ソース電極２ａ及びドレイン電極１１からなるソース層を形成する（ソース層形成工程）。
【００１０】
次いで、ソース電極２ａ及びドレイン電極１１をマスクとして半導体層１３のｎ＋アモルファスシリコン層をエッチング除去することにより、チャネル部１３ａを形成する（チャネル形成工程）。
【００１１】
次いで、ソース層が形成された基板全体に、プラズマＣＶＤ法を用いて、窒化シリコン膜等を成膜し、図１２（ｅ）に示すように層間絶縁膜９を形成する（層間絶縁膜形成工程）。
【００１２】
次いで、層間絶縁膜９のドレイン電極１１に対応する部分をエッチング除去して、コンタクトホールを形成する（コンタクトホール形成工程）。
【００１３】
次いで、層間絶縁膜９上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜からなる透明導電膜をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、図１２（ｆ）に示すように、画素電極１２を形成する（画素電極形成工程）。
【００１４】
ところで、上記のようなアクティブマトリクス基板の作製工程においては、工程中に発生する静電気の影響により、ゲート層とソース層との間に電荷が集中して、両者間で短絡が発生する恐れがある。
【００１５】
そうなると、液晶パネルが完成してからの点灯検査において、線欠陥や点欠陥が検出され、完成した液晶パネルが不良品となってしまい、液晶パネルの製造歩留まりが低下する可能性がある。
【００１６】
そこで、上記のような静電気による破壊を防止するために、ゲート線、ソース線及び容量線をアクティブマトリクス基板の外側部に引き出すと共に、それら引き出した配線と別途設けられた短絡配線とを電気的に接続する手段がよく講じられている（特許文献１参照）。
【００１７】
図１３は、従来の静電気対策を講じたアクティブマトリクス基板部２０’を構成するアクティブマトリクス基板母材２５’の平面模式図である。
【００１８】
アクティブマトリクス基板部２０’では、図中の横方向に互いに平行に延びる複数のゲート線１と、ゲート線１と直交するように図中の縦方向に互いに平行に延びる複数のソース線と、各ゲート線１の間に延びる容量線３とにより表示領域が形成されている。
【００１９】
ゲート線１は、図中の左側の非表示領域（表示領域の外側の領域）に引き出さたゲート引き出し線１ｂを有している。
【００２０】
このゲート引出線１ｂは、ゲートドライバ領域１５ａを経由して、図中の左側に縦方向に延びるゲート層短絡配線４に接続されている。
【００２１】
ソース線２は、図中の上側の非表示領域に引き出されたソース第１引き出し線２ｂと、図中の下側の非表示領域に引き出されたソース第２引き出し線２ｃとを有している。
【００２２】
このソース第１引き出し線２ｂは、図中の上側に横方向に延びるソース層短絡配線５に接続されている。
【００２３】
また、ソース第２引き出し線２ｃは、非表示領域のドライバ領域１５に達している。
【００２４】
容量線３は、図中の右側の非表示領域に引き出された容量引き出し線３ｂを有している。
【００２５】
この容量引き出し線３ｂは、図中の右側に上下方向に延びるゲート層短絡配線４に接続されている。
【００２６】
また、各容量線３は、図中の縦方向に延びる容量幹線６に接続されて、補助容量として機能するようになっている。
【００２７】
ここで、ゲート層短絡配線４及びソース層短絡配線５は、最終製品としては動作の妨げになるため、アクティブマトリクス基板部２０’の外側部に設けられ、アクティブマトリクス基板の作製後に、分断線Ｌ１、Ｌ２、Ｌ３及びＬ４に沿って分断され、基板外側部と共に分断除去されるものである。
【００２８】
このアクティブマトリクス基板母材２５’では、ゲート線１に溜まった静電気がゲート引き出し線１ｂ及びゲート層短絡配線４を介して、ソース線２に溜まった静電気がソース第１引き出し線２ｂ及びソース層短絡配線５を介して、容量線３に溜まった静電気が容量引き出し線３ｂ及びゲート層短絡配線４を介して、それぞれ外部に逃されることになり、静電気対策が講じられている。
【００２９】
これによれば、基板上に溜まった静電気が短絡配線を介して外部に逃され、静電気による破壊が抑止される。
【００３０】
また、特許文献２には、上記表示領域がアクティブマトリクス基板の中央の領域に配置するように、複数のゲート線のうち、半数のゲート線をアクティブマトリクス基板の一方端側に引き出すと共に、残りの半数のゲート線をアクティブマトリクス基板の他方端側に引き出すように構成されたゲート両側入力方式の液晶表示装置が開示されている。そして、このゲート両側入力方式を用いることによって、液晶表示装置の狭額縁化を図ることができると記載されている。
【特許文献１】特開平１０−６２８０８号公報
【特許文献２】特開２００３−２４１２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、ゲート両側入力方式の液晶表示装置においては、その配線の構成のために上記のような静電気による破壊を抑止する手段を講じたとしても、静電気による破壊を防止するための対策（以下、「静電気対策」と略する）としては不十分であると考えられる。具体的には、図１４を用いて説明する。
【００３２】
図１４は、静電気対策を講じた従来のゲート両側入力方式のアクティブマトリクス基板部２０”を構成するアクティブマトリクス基板母材２５”の平面模式図である。
【００３３】
アクティブマトリクス基板部２０”では、図中の横方向に互いに平行に延びる複数のゲート線１と、ゲート線１と直交するように図中の縦方向に互いに平行に延びる複数のソース線と、各ゲート線１の間に延びる容量線３とにより表示領域が形成されている。
【００３４】
ゲート線１は、図中の左側の非表示領域、又は、図中の右側の非表示領域に交互に引き出されたゲート引き出し線１ｂを有している。
【００３５】
このゲート引出線１ｂは、ドライバ領域１５を経由して、図中の下側に横方向に延びるゲート層短絡配線４に接続されている。
【００３６】
ソース線２は、図中の上側の非表示領域に引き出されたソース第１引き出し線２ｂと、図中の下側の非表示領域に引き出されたソース第２引き出し線２ｃとを有している。
【００３７】
このソース第１引き出し線２ｂは、図中の上側に横方向に延びるソース層短絡配線５に接続されている。
【００３８】
また、ソース第２引き出し線２ｃは、非表示領域のドライバ領域１５に達している。
【００３９】
容量線３は、図中の縦方向に延びる容量幹線６ａ又は６ｂに接続されている。
【００４０】
この容量幹線６ａ及び６ｂは、図中の下側の非表示領域に引き出された容量引き出し線３ｂに接続されている。
【００４１】
この容量引き出し線３ｂは、ドライバ領域１５を経由して、図中の下側に横方向に延びるゲート層短絡配線４に接続されている。
【００４２】
ここで、ゲート層短絡配線４及びソース層短絡配線５は、アクティブマトリクス基板２０’の外側部に設けられ、基板作製後に、分断線Ｌ１、Ｌ２、Ｌ３及びＬ４に沿って分断され、基板外側部と共に分断除去されるものである。
【００４３】
このアクティブマトリクス基板母材２５”では、ゲート線１に溜まった静電気がゲート引き出し線１ｂ及びゲート層短絡配線４を介して、ソース線２に溜まった静電気がソース第１引き出し線２ｂ及びソース層短絡配線５を介して、容量線３に溜まった静電気が容量幹線６ａ（６ｂ）、容量引き出し線３ｂ及びゲート層短絡配線４を介して、それぞれ外部に逃されることになり、静電気対策が講じられている。
【００４４】
しかし、上記のようなゲート両側入力方式の配線構成では、各ゲート線１が図中の左右交互に引き出されているので、各容量線３同士を１つの層構成によって接続状態にすることは困難である。従って、各容量線３同士は、容量線３と異なる層に形成した容量幹線６ａによって接続されることになる。
【００４５】
具体的には、上記ゲート層形成工程で形成された容量線３と、上記ソース層形成工程で形成された容量幹線６ａとが、ゲート絶縁膜８に形成されたコンタクトホールを介して接続されることにより、各容量線３同士が接続状態になる。
【００４６】
そのため、容量線３は、ソース層形成工程が完了するまで、どこにも接続されていない浮動（フローティング）状態であるので、それまでは静電気が溜まり易くなっている。そして、ソース層形成工程が完了することによって初めて、容量線３に溜まった静電気が外部に逃されることになる。
【００４７】
このように、従来のゲート両側入力方式のアクティブマトリクス基板部２０”を構成するアクティブマトリクス基板母材２５”では、ゲート層形成工程で容量線３をゲート層短絡配線４に接続することは配線の構造上、困難であるため、静電気対策が不十分になって、製造歩留まりを低下させてしまう恐れがある。
【００４８】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ゲート両側入力方式のアクティブマトリクス基板の製造する際に、静電気による製造歩留まりの低下を抑止することにある。
【課題を解決するための手段】
【００４９】
本発明は、ゲート両側入力方式のアクティブマトリクス基板において、各容量線を接続部によって連結させて、容量線を１つの配線として構成するようにしたものである。
【００５０】
本発明のアクティブマトリクス基板は、第１の層に形成され、互いに平行に延びる複数の第１配線と、上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備えたアクティブマトリクス基板であって、隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出されていることを特徴とする。
【００５１】
上記の構成によれば、容量線は、第１の層に形成された接続部によって連結されているので、１つの配線として構成されていることになる。そして、その容量線は、同じく第１の層に形成された第１の容量引き出し線を有している。そのため、例えば、絶縁基板上に第１の層が形成された段階において、容量線がフローティング状態にならないので、容量線に溜まった静電気が第１の容量引き出し線を介して外部に逃されることになる。また、第１配線及び第２配線に溜まった静電気は、第１引き出し線及び第２引き出し線を介してそれぞれ外部に逃される。これにより、絶縁基板上に形成された容量線、第１配線及び第２配線に対して静電気対策が講じられているので、静電気による製造歩留まりの低下が抑止される。
【００５２】
また、本発明のアクティブマトリクス基板は、第１の層に形成され、互いに平行に延びる複数の第１配線と、上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備えたアクティブマトリクス基板であって、上記複数の容量線は、複数のブロックに区分され、上記各ブロックにおいて、隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出されていることを特徴とする。
【００５３】
上記の構成によれば、ブロック内の各容量線は、第１の層に形成された接続部によって連結されているので、容量線は、ブロック毎に１つの配線として構成されていることになる。そして、その容量線は、同じく第１の層に形成された第１の容量引き出し線を有している。そのため、例えば、絶縁基板上に第１の層が形成された段階において、容量線がフローティング状態にならないので、容量線に溜まった静電気が第１の容量引き出し線を介して外部に逃されることになる。また、第１配線及び第２配線に溜まった静電気は、第１引き出し線及び第２引き出し線を介してそれぞれ外部に逃される。これにより、絶縁基板上に形成された容量線、第１配線及び第２配線に対して静電気対策が講じられているので、静電気による製造歩留まりの低下が抑止される。
【００５４】
上記第２の層には、上記接続部に重なる容量幹線が、上記第２配線に沿って形成され、上記容量幹線は、上記絶縁層に形成されたコンタクトホールを介して、上記接続部に接続されていてもよい。
【００５５】
上記の構成によれば、１つの配線として機能する容量線が、その各接続部でコンタクトホールを介して容量幹線にも接続されている。そのため、容量線に溜まった静電気を容量幹線を利用して外部に逃すことも可能になる。
【００５６】
上記容量線、上記接続部、及び上記第１の容量引き出し線は、一筆書き状に連続して形成されていてもよい。
【００５７】
上記の構成によれば、容量線、接続部、及び第１の容量引き出し線は、具体的に一筆書き状に形成されているので、１つの配線として構成されている。そのため、例えば、絶縁基板上に第１の層が形成された段階において、容量線がフローティング状態にならないので、容量線に溜まった静電気が外部に逃されることになる。
【００５８】
上記容量線には、上記第１の容量引き出し線が接続された端部とは反対側の端部に、上記第１の層に形成された第２の容量引き出し線が接続されていてもよい。
【００５９】
上記の構成によれば、容量線に溜まった静電気は、容量線の両端部から引き出された第１の容量引き出し線及び第２の容量引き出し線を介して外部に逃されるので、仮に、その容量線が中間部分に断線部を有するとしても、断線部から先の容量線においても静電気を外部に逃すことが可能になる。
【００６０】
本発明のアクティブマトリクス基板母材は、アクティブマトリクス基板部と、該アクティブマトリクス基板部に隣接して設けられた第１分断予定部及び第２分断予定部とを備えたアクティブマトリクス基板母材であって、上記アクティブマトリクス基板部は、第１の層に形成され、互いに平行に延びる複数の第１配線と、上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備え、上記第１分断予定部は、上記第１の層に形成されると共に上記第１引き出し線に接続された接地用の第１短絡配線を備え、上記第２分断予定部は、上記第２の層に形成されると共に上記第２引き出し線に接続された接地用の第２短絡配線を備え、隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出され、上記第１の容量引き出し線は、上記第１短絡配線に接続されていることを特徴とする。
【００６１】
上記の構成によれば、容量線は、第１の層に形成された接続部によって連結されているので、１つの配線として構成されていることになる。そして、その容量線は、同じく第１の層に形成された第１の容量引き出し線を介して、接地用の第１短絡配線に接続されている。そのため、例えば、絶縁基板上に第１の層が形成された段階において、容量線がフローティング状態にならないので、容量線に溜まった静電気が第１の容量引き出し線及び第１短絡配線を介して外部に逃されることになる。また、第１配線に溜まった静電気は、第１引き出し線及び第１短絡配線を介して外部に逃される。さらに、第２配線に溜まった静電気は、第２引き出し線及び第２短絡配線を介して外部に逃される。これにより、絶縁基板上に形成された容量線、第１配線及び第２配線に対して静電気対策が講じられているので、静電気による製造歩留まりの低下が抑止される。
【００６２】
また、本発明のアクティブマトリクス基板母材は、アクティブマトリクス基板部と、該アクティブマトリクス基板部に隣接して設けられた第１分断予定部及び第２分断予定部とを備えたアクティブマトリクス基板母材であって、上記アクティブマトリクス基板部は、第１の層に形成され、互いに平行に延びる複数の第１配線と、上記第１の層に絶縁層を介して設けられた第２の層に形成され、上記第１配線と交差する方向に互いに平行に延びる複数の第２配線と、上記複数の第２配線の両側方の領域にそれぞれ配置されると共に上記第１の層に形成され、上記各第１配線の一方の端部から引き出された複数の第１引き出し線と、上記第２の層に形成され、上記各第２配線から引き出された複数の第２引き出し線と、上記第１の層に形成され、上記各第１配線の間にそれぞれ配置された複数の容量線とを備え、上記第１分断予定部は、上記第１の層に形成されると共に上記第１引き出し線に接続された接地用の第１短絡配線を備え、上記第２分断予定部は、上記第２の層に形成されると共に上記第２引き出し線に接続された接地用の第２短絡配線を備え、上記複数の容量線は、複数のブロックに区分され、上記各ブロックにおいて、隣り合う上記各容量線の一方の端部は、上記第１の層に形成された接続部により互いに連結されると共に、上記第１の層に形成された第１の容量引き出し線により引き出されていることを特徴とする。
【００６３】
上記の構成によれば、ブロック内の各容量線は、第１の層に形成された接続部によって連結されているので、容量線は、ブロック毎に１つの配線として構成されていることになる。そして、その容量線は、同じく第１の層に形成された第１の容量引き出し線を介して、接地用の第１短絡配線に接続されている。そのため、例えば、絶縁基板上に第１の層が形成された段階において、容量線がフローティング状態にならないので、容量線に溜まった静電気が第１の容量引き出し線及び第１短絡配線を介して外部に逃されることになる。また、第１配線に溜まった静電気は、第１引き出し線及び第１短絡配線を介して外部に逃される。さらに、第２配線に溜まった静電気は、第２引き出し線及び第２短絡配線を介して外部に逃される。これにより、絶縁基板上に形成された容量線、第１配線及び第２配線に対して静電気対策が講じられているので、静電気による製造歩留まりの低下が抑止される。
【００６４】
上記第２の層には、上記接続部に重なる容量幹線が、上記第２配線に沿って形成され、上記容量幹線は、上記絶縁層に形成されたコンタクトホールを介して、上記接続部に接続されていてもよい。
【００６５】
上記の構成によれば、１つの配線として機能する容量線が、その各接続部でコンタクトホールを介して容量幹線にも接続されている。そのため、容量線に溜まった静電気を容量幹線を利用して外部に逃すことも可能になる。
【００６６】
上記容量線、上記接続部、及び上記第１の容量引き出し線は、一筆書き状に連続して形成されていてもよい。
【００６７】
上記の構成によれば、容量線、接続部、及び第１の容量引き出し線は、具体的に一筆書き状に形成されているので、１つの配線として構成されている。そのため、例えば、絶縁基板上に第１の層が形成された段階において、容量線がフローティング状態にならないので、容量線に溜まった静電気が外部に逃されることになる。
【００６８】
上記容量線には、上記第１の容量引き出し線が接続された端部とは反対側の端部に、上記第１の層に形成された第２の容量引き出し線が接続され、上記第２の容量引き出し線は、上記第１短絡配線に接続されていてもよい。
【００６９】
上記の構成によれば、仮に、一筆書き状に形成された容量線がその途中に断線部を有するとしても、その容量線の両端部が第１短絡配線に接続されているので、断線部から先の容量線においても静電気を外部に逃すことが可能になる。
【００７０】
上記容量線には、上記第１の容量引き出し線が接続された端部とは反対側の端部に、上記第１の層に形成された第２の容量引き出し線が接続され、上記第２の容量引き出し線は、上記第２分断予定部における上記第１の層に形成された第３短絡配線に接続されていてもよい。
【００７１】
上記の構成によれば、仮に、一筆書き状に形成された容量線がその中間部分に断線部を有するとしても、その容量線の他方の端部が第３短絡配線に接続されているので、断線部から先の容量線においても静電気を外部に逃すことが可能になる。
【００７２】
上記第２分断予定部は、上記第１分断予定部に含まれていてもよい。
【００７３】
上記の構成によれば、第１分断予定部を分断するだけで、第２分断予定部も分断されるので、アクティブマトリクス基板母材を分断してアクティブマトリクス基板を作製する分断工程が簡素化される。
【００７４】
以上のようなアクティブマトリクス基板は、特に表示装置において、その効果が有効に発揮される。
【発明の効果】
【００７５】
本発明のアクティブマトリクス基板は、第１層に形成された各容量線を、第１層に形成された接続部によって連結させることにより、容量線が１つの配線として構成されているので、例えば、絶縁基板上に第１の層が形成された段階において、各容量線がフローティング状態にならない。そのため、容量線に溜まった静電気が、第１の層に形成され、容量線から引き出された第１の容量引き出し線を介して外部に逃されることになる。また、第１配線及び第２配線に溜まった静電気は、第１引き出し線及び第２引き出し線を介してそれぞれ外部に逃される。これにより、絶縁基板上に形成された容量線、第１配線及び第２配線に対して静電気対策が講じられているので、静電気による製造歩留まりの低下を抑止することができる。
【発明を実施するための最良の形態】
【００７６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では、表示装置として、ＴＦＴをスイッチング素子に用いた場合の液晶表示装置を例にして説明する。但し、本発明の表示装置は、これに限らず、ＴＦＴ以外のスイッチング素子を用いたアクティブ駆動型の液晶表示装置に適用できる。また、本発明の表示装置は、液晶表示装置以外の例えば、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機ＥＬ表示装置等の他の表示装置にも適用することができる。
【００７７】
《発明の実施形態１》
以下に、本発明の実施形態１に係るアクティブマトリクス基板、アクティブマトリクス基板母材及び液晶表示装置について、図１、図２、図３及び図４を用いて説明を行う。
【００７８】
ここで、図１は、本発明の実施形態１に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ａ（アクティブマトリクス基板２０ａ）を示す平面模式図であり、図２は、アクティブマトリクス基板２０ａの部分拡大図である。また、図３は、アクティブマトリクス基板２０ａの画素領域を示す平面模式図であり、図４は、図３中の断面Ｅ−Ｅ’に対応する液晶表示装置５０を示す断面模式図である。
【００７９】
液晶表示装置５０は、アクティブマトリクス基板２０ａと、それに対向するように設けられた対向基板４０と、両基板２０ａ及び４０の間に挟持されるように設けられた液晶層３０とにより構成された液晶パネルを備えている。
【００８０】
アクティブマトリクス基板２０ａは、図中の横方向に互いに並行に延びるように設けられた複数のゲート線１（第１配線）と、図中の縦方向に、即ちゲート線１と直交する方向に互いに並行に延びるように設けられた複数のソース線２（第２配線）と、各ゲート線１の間に互いに並行に延びるように設けられた複数の容量線３と、ゲート線１及びソース線２の各交差部分に設けられたＴＦＴ１０と、各ＴＦＴ１０に対応して一対のゲート線１及び一対のソース線２で囲われる領域に設けられ、画素を構成する画素電極１２とを備えている。この画素電極１２は、ゲート線１及びソース線２に沿って、マトリクス状に配置しており、マトリクス全体で表示領域を構成している。
【００８１】
ゲート線１は、表示領域の外側の非表示領域に、左右交互に引き出されたゲート引き出し線１ｂ（第１引き出し線）を有している。
【００８２】
ソース線２は、図中の上側の非表示領域に引き出されたソース第１引き出し線２ｂ（第２引き出し線）と、図中の下側の非表示領域に引き出されたソース第２引き出し線２ｃとを有している。
【００８３】
容量線３は、非表示領域に設けられた接続部３ｃによって左右交互に連結することにより、各ゲート線１の間において一筆書き状に形成されている。そして、容量線３は、その両端から非表示領域に（図中の下側に）引き出された（第１の）容量引き出し線３ｂを有している。
【００８４】
また、図中左側の非表示領域及び図中右側の非表示領域に配設された各接続部３ｃに重なるように、ソース線２に沿って延びる容量幹線６ａ及び６ｂが設けられている。
【００８５】
ここで、アクティブマトリクス基板２０ａ（アクティブマトリクス基板部）は、アクティブマトリクス基板母材２５ａから分断線Ｌ１、Ｌ２、Ｌ３及びＬ４に沿って、基板の下辺部分（第１分断予定部）、上辺部分（第２分断予定部）、左辺部分及び右辺部分をそれぞれ分断することにより作製されるものである。
【００８６】
そして、アクティブマトリクス基板母材２５ａの分断線Ｌ１より下側の部分（下辺部分）には、接地用のゲート層短絡配線４（第１短絡配線）が図中の横方向に延びるように設けられている。
【００８７】
ゲート層短絡配線４には、ゲート線１から引き出されたゲート引き出し線１ｂ、及び容量線３から引き出された容量引き出し線３ｂがそれぞれ接続されている。
【００８８】
ゲート引き出し線１ｂ及び容量引き出し線３ｂは、ゲートドライバ、ソースドライバ等が実装されるドライバ領域１５を経由しており、液晶パネル作製後にゲートドライバ及びコモン交流回路にそれぞれ接続されるように構成されている。
【００８９】
アクティブマトリクス基板母材２５ａの分断線Ｌ２より上側の部分（上辺部分）には、接地用のソース層短絡配線５（第２短絡配線）が図中の横方向に延びるように設けられている。
【００９０】
ソース層短絡配線５には、ソース線２から図中の上方向に引き出されたソース第１引き出し線２ｂが接続されている。
【００９１】
ソース線２から図中の下方向に引き出されたソース第２引き出し線２ｃは、ドライバ領域１５に達しており、液晶パネル作製後にソースドライバに接続されるように構成されている。
【００９２】
また、アクティブマトリクス基板母材２５ａは、絶縁基板７上に、ゲート絶縁膜８（絶縁層）、層間絶縁膜９が順に積層された積層構造となっている。
【００９３】
絶縁基板７とゲート絶縁膜８との層間には、ゲート線１、ゲート線１から側方に突出したゲート電極１ａ、ゲート引き出し線１ｂ、容量線３、容量引き出し線３ｂ、接続部３ｃ及びゲート層短絡配線４からなるゲート層（第１の層）が設けられている。
【００９４】
ゲート絶縁膜８と層間絶縁膜９との層間には、ＴＦＴ１０を構成する半導体層１３が設けられ、半導体層１３の上層には、ソース線２、各ＴＦＴ１０に対応してソース線２から側方に突出したソース電極２ａ、ソース電極２ａと対峙するドレイン電極１１、ソース第１引き出し線２ｂ、ソース第２引き出し線２ｃ、容量幹線６ａ及び容量幹線６ｂからなるソース層（第２の層）が設けられている。
【００９５】
層間絶縁膜９上には、ドレイン電極１１にコンタクトホール１２ａを介して接続された画素電極１２が設けられている。
【００９６】
また、容量線３は、その側方に突出した突出部を有しており、その突出部は、ゲート絶縁膜８を介してドレイン電極１１と共に、補助容量を構成している。
【００９７】
ここで、容量線３、接続部３ｃ及び容量幹線６ａ（６ｂ）について位置関係について、図２を用いて説明する。
【００９８】
図２（ａ）は、表示領域の周辺部分を拡大した平面模式図であり、図２（ｂ）は、図２（ａ）中のＡ−Ａ’断面に対応する断面模式図であり、図２（ｃ）は、図２（ａ）中のＢ−Ｂ’断面に対応する断面模式図であり、図２（ｄ）は、図２（ａ）中のＣ−Ｃ’断面に対応する断面模式図であり、図２（ｅ）は、図２（ａ）中のＤ−Ｄ’断面に対応する断面模式図である。
【００９９】
隣り合う各容量線３は、接続部３ｃによって図２（ａ）に示すように連結され、容量線３（接続部３ｃ）と容量幹線６ａとは、図２（ｂ）及び（ｃ）に示すようにコンタクトホール６ｃを介して互いに接続されている。
【０１００】
対向基板４０は、絶縁基板７’上に、カラーフィルター層（不図示）及び共通電極１４が順に積層された積層構造になっている。
【０１０１】
カラーフィルター層には、各画素に対応して赤、緑及び青のうちの１色の着色層が設けられ、各着色層の間にはブラックマトリクスが設けられている。
【０１０２】
液晶層３０は、電気光学特性を有するネマチック液晶材料からなる液晶分子により構成されている。
【０１０３】
このような構成の液晶表示装置５０は、各画素電極１２ごとに１つの画素が構成されており、各画素において、ゲート線１からゲート信号がゲート電極１ａを介して送られてＴＦＴ１０がオン状態になったときに、ソース線２からソース信号が送られてソース電極２ａ及びドレイン電極１１を介して、画素電極１２に所定の電荷が書き込まれ、画素電極１２と共通電極１４との間で電位差が生じることになり、液晶層３０からなる液晶容量、及び補助容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置５０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【０１０４】
次に、液晶表示装置５０の製造方法の一例について、図４及び背景技術の説明に使用した図１２を用いて説明する。
【０１０５】
＜＜アクティブマトリクス基板作製工程＞＞
＜ゲート層（第１の層）形成工程＞
ガラス基板等の絶縁基板７上の基板全体に、チタン膜（厚さ３０ｎｍ程度）、アルミニウム膜（厚さ１００ｎｍ程度）及び窒化チタン膜（厚さ５０ｎｍ程度）を順にスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、ゲート線１、ゲート電極１ａ、ゲート引き出し線１ｂ、容量線３、容量引き出し線３ｂ、接続部３ｃ及びゲート層短絡配線４からなるゲート層を形成する。
【０１０６】
＜ゲート絶縁膜（絶縁層）形成工程＞
ゲート電極１ａ等からなるゲート層が形成された基板全体に、プラズマＣＶＤ法により窒化シリコン膜（厚さ４００ｎｍ程度）等を成膜し、ゲート絶縁膜８を形成する。
【０１０７】
＜半導体層形成工程＞
ゲート絶縁膜８上の基板全体に、プラズマＣＶＤ法により真性アモルファスシリコン膜（厚さ１３０ｎｍ程度）と、リンがドープされたｎ＋アモルファスシリコン膜（厚さ４０ｎｍ程度）とを連続して成膜し、その後、ＰＥＰ技術によりゲート電極１ａ上に島状にパターン形成して、真性アモルファスシリコン層とｎ＋アモルファスシリコン層からなる半導体層１３を形成する。
【０１０８】
ここで、半導体層１３は、上記のようにアモルファスシリコン膜から形成させてもよいが、直接、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜及びポリシリコン膜にレーザーアニール処理を行って結晶性を向上させてもよい。
【０１０９】
＜ソース層（第２の層）形成工程＞
半導体層１３が形成されたゲート絶縁膜８上の基板全体に、チタン膜（厚さ３０ｎｍ）及びアルミニウム膜を順にスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、ソース線２、ソース電極２ａ、ドレイン電極１１、ソース第１引き出し線２ｂ、ソース第２引き出し線２ｃ、容量幹線６ａ及び容量幹線６ｂからなるソース層を形成する。
【０１１０】
＜チャネル形成工程＞
ソース電極２ａ及びドレイン電極１１をマスクとして半導体層１３のｎ＋アモルファスシリコン層をエッチング除去することにより、チャネル部１３ａを形成する。
【０１１１】
＜層間絶縁膜形成工程＞
ソース電極２ａ等からなるソース層が形成された基板全体に、プラズマＣＶＤ法を用いて、窒化シリコン膜（厚さ３００ｎｍ程度）等を成膜した後、スピンコーティング法によりアクリル系樹脂膜（厚さ３０００ｎｍ程度）を成膜して、層間絶縁膜９を形成する。
【０１１２】
＜コンタクトホール形成工程＞
層間絶縁膜９のドレイン電極１１に対応する部分をエッチング除去して、コンタクトホール１２ａを形成する。
【０１１３】
＜画素電極形成工程＞
層間絶縁膜１１上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜からなる透明導電膜（厚さ１００ｎｍ程度）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、画素電極１２を形成する。
【０１１４】
＜配向膜形成工程＞
画素電極１２上の基板全体に、印刷法によりポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜を形成する。
【０１１５】
＜分断工程＞
上記のようにして得られたアクティブマトリクス基板母材２５ａを、分断線Ｌ１、Ｌ２、Ｌ３及びＬ４に沿って分断して、基板外側部と共に、ゲート層短絡配線４及びソース層短絡配線５を除去する。
【０１１６】
以上のようにして、本発明を構成するアクティブマトリクス基板２０ａを作製することができる。
【０１１７】
＜＜対向基板作製工程＞＞
まず、ガラス基板等の絶縁基板７’上の基板全体に、クロム薄膜を厚さ１００ｎｍ程度で成膜した後、ＰＥＰ技術によりパターン形成してブラックマトリクスを形成する。
【０１１８】
次いで、ブラックマトリクス間のそれぞれに、２μｍ程度の厚さで、赤、緑及び青の何れかの着色層をパターン形成してカラーフィルター層を形成する。
【０１１９】
次いで、カラーフィルター層上の基板全体に、ＩＴＯ膜を厚さ１５０ｎｍ程度で成膜して共通電極１４を形成する。
【０１２０】
次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜を形成する。
【０１２１】
以上のようにして、本発明を構成する対向基板４０を作製することができる。
【０１２２】
＜＜液晶表示装置作製工程＞＞
まず、アクティブマトリクス基板２０ａ及び対向基板４０のうちの一方にスクリーン印刷により、熱硬化性エポキシ樹脂等からなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、樹脂からなる球状のスペーサーを散布する。
【０１２３】
次いで、アクティブマトリクス基板２０ａと対向基板４０とを貼り合わせ、シール材料を硬化させ、空セルを形成する。
【０１２４】
次いで、空セルのアクティブマトリクス基板２０及び対向基板４０の基板間に、減圧法により液晶材料を注入し液晶層３０を形成する。その後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射によりそのＵＶ硬化樹脂を硬化し、液晶注入口を封止する。
【０１２５】
以上のようにして、本発明の液晶表示装置５０を製造することができる。
【０１２６】
以上説明したように、本発明のアクティブマトリクス基板母材２５ａにおいて、容量線３は、ゲート層に形成された接続部３ｃによって連結されているので、１つの配線として構成されていることになる。そして、その容量線３は、同じく、ゲート層に形成された容量引き出し線３ｂを介して、接地用のゲート層短絡配線４に接続されている。そのため、絶縁基板７上にゲート層が形成された段階において、容量線３がフローティング状態にならないので、容量線３に溜まった静電気が容量引き出し線３ｂ及びゲート層短絡配線４を介して外部に逃されることになる。また、ゲート線１に溜まった静電気は、ゲート引き出し線１ｂ及びゲート層短絡配線４を介して外部に逃される。さらに、ソース線２に溜まった静電気は、ソース引き出し線２ｂ及びソース層短絡配線５を介して外部に逃される。これにより、絶縁基板７上に形成された容量線３、ゲート線１及びソース線２に対して静電気対策が講じられているので、静電気による製造歩留まりの低下を抑止することができる。
【０１２７】
また、本発明のアクティブマトリクス基板２０ａのように、短絡配線を有しない構成であっても、ゲート引き出し線１ｂ、ソース引き出し線２ｂ及び容量引き出し線３ｂの各引き出し線が、接地できるように構成されていれば、静電気による製造歩留まりの低下を抑止することができる。
【０１２８】
さらに、従来のアクティブマトリクス基板では、図９（ａ）及び図９（ｂ）に示すように、ゲート層に形成された各容量線３は、別の層（ソース層）に形成された容量幹線６（６ａ及び６ｂ）にコンタクトホール６ｃを介して接続されているので、容量線３と容量幹線６との間で電気的接続が不良すると、その不良部分では容量線３がフローティング状態となり、表示不良となる可能性がある。それに対して、本発明のアクティブマトリクス基板２０ａでは、図９（ｄ）に示すように、接続部３ｃにおいて、容量幹線６ａ及び６ｂに接続されていると共に、ゲート層に形成された各容量線３がゲート層に形成された接続部３ｃを介して連結している。そのため、仮に、容量線３と容量幹線６との間の電気的接続が不良であっても、容量線３がフローティング状態とならないので、上記のような表示不良の発生を抑止することができる。なお、本発明のアクティブマトリクス基板は、図９（ｃ）に示すように、容量幹線６が表示領域の両側方のうちの片側方のみに設けられてもよい。
【０１２９】
また、本発明のアクティブマトリクス基板２０ａでは、図１０（ｄ）に示すように、容量線３の両端から引き出された第１の容量引き出し線３ｂ、及び第２の容量引き出し線３ｂ”がゲート層短絡配線４に接続されているが、図１０（ｂ）に示すように、第１の容量引き出し線３ｂを第１のゲート層短絡配線４ａに、第２の容量引き出し線３ｂ”を第２のゲート層短絡配線４ｂ（第３短絡配線）に接続されていてもよい。
【０１３０】
このように、容量線３の両端から引き出された第１の容量引き出し線３ｂ、及び第２の容量引き出し線３ｂ”をそれぞれゲート層短絡配線４（４ａ及び４ｂ）に接続された構成にすることにより、仮に、図１０（ｃ）に示すように容量線３の中間部分に断線部が存在しても、その断線部から先の容量線３においても第２の容量引き出し線３ｂ”を介して静電気を外部に逃すことが可能になる。
【０１３１】
さらに、本発明のアクティブマトリクス基板は、図１０（ａ）に示すように、容量引き出し線３ｂがゲート層短絡配線４に１箇所で接続されていてもよい。但し、この場合、容量線３の中間部分に断線部が存在したときには、その断線部から先の容量線３において静電気を外部に逃すことは不可能である。
【０１３２】
《発明の実施形態２》
以下に、本発明の実施形態２に係るアクティブマトリクス基板、アクティブマトリクス基板母材及び液晶表示装置について、図５を用いて説明を行う。ここで、図５は、本発明の実施形態２に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｂ（アクティブマトリクス基板２０ｂ）を示す平面模式図である。
【０１３３】
この液晶表示装置は、アクティブマトリクス基板２０ｂと、それに対向するように設けられた対向基板と、アクティブマトリクス基板２０ｂ及び対向基板の間に挟持されるように設けられた液晶層とにより構成された液晶パネルを備えている。
【０１３４】
アクティブマトリクス基板２０ｂは、図中の横方向に互いに並行に延びるように設けられた複数のゲート線１（第１配線）と、図中の縦方向に、即ちゲート線１と直交する方向に互いに並行に延びるように設けられた複数のソース線２（第２配線）と、各ゲート線１の間に互いに並行に延びるように設けられた複数の容量線３と、ゲート線１及びソース線２の各交差部分に設けられたＴＦＴと、各ＴＦＴに対応して一対のゲート線１及び一対のソース線２で囲われる領域に設けられ、画素を構成する画素電極とを備えている。この画素電極は、ゲート線１及びソース線２に沿って、マトリクス状に配置しており、マトリクス全体で表示領域を構成している。
【０１３５】
ゲート線１は、ブロック毎に、表示領域の外側の非表示領域に、左右交互に引き出されたゲート引き出し線１ｂ（第１引き出し線）を有している。
【０１３６】
ソース線２は、図中の上側の非表示領域に引き出されたソース第１引き出し線２ｂ（第２引き出し線）と、図中の下側の非表示領域に引き出されたソース第２引き出し線２ｃとを有している。
【０１３７】
容量線３は、非表示領域に設けられた接続部３ｃによって上記ブロック毎に左右交互に連結することにより、各ブロック間において一筆書き状に形成されている。また、各ブロック内においては、容量線３は櫛の歯状に形成されている。そして、一筆書き状に形成された容量線３は、その両端から非表示領域に（図中の下側に）引き出された（第１の）容量引き出し線３ｂを有している。さらに、容量線３は、上記のように一筆書き状に形成する構成ではなく、図１１（ｂ）及び図１１（ｃ）に示すように、各ブロック毎に容量線３から引き出された容量引き出し線３ｂがゲート層短絡配線４にそれぞれ接続されるような構成であってもよい。
【０１３８】
また、図中の左側の非表示領域及び図中の右側の非表示領域に配設された各接続部３ｃに重なるように、ソース線２に沿って延びる容量幹線６ａ及び６ｂが設けられている。
【０１３９】
ここで、アクティブマトリクス基板２０ｂ（アクティブマトリクス基板部）は、アクティブマトリクス基板母材２５ｂから分断線Ｌ１、Ｌ２、Ｌ３及びＬ４に沿って、基板の下辺部分（第１分断予定部）、上辺部分（第２分断予定部）、左辺部分及び右辺部分をそれぞれを分断することにより作製されるものである。
【０１４０】
そして、アクティブマトリクス基板母材２５ａの分断線Ｌ１より下側の部分（下辺部分）には、接地用のゲート層短絡配線４（第１短絡配線）が図中の横方向に延びるように設けられている。
【０１４１】
ゲート層短絡配線４には、ゲート線１から引き出されたゲート引き出し線１ｂ、及び容量線３から引き出された容量引き出し線３ｂがそれぞれ接続されている。
【０１４２】
ゲート引き出し線１ｂ及び容量引き出し線３ｂは、ゲートドライバ、ソースドライバ等が実装されるドライバ領域１５を経由しており、液晶パネル作製後にゲートドライバ及びコモン交流回路にそれぞれ接続されるように構成されている。
【０１４３】
アクティブマトリクス基板母材２５ａの分断線Ｌ２より上側の部分（上辺部分）には、接地用のソース層短絡配線５（第２短絡配線）が図中の横方向に延びるように設けられている。
【０１４４】
ソース層短絡配線５には、ソース線２から図中の上方向に引き出されたソース第１引き出し線２ｂが接続されている。
【０１４５】
ソース線２から図中の下方向に引き出されたソース第２引き出し線２ｃは、ドライバ領域１５に達しており、液晶パネル作製後にソースドライバに接続されるように構成されている。
【０１４６】
アクティブマトリクス基板２０ｂの断面構成については、実施形態１に記載のアクティブマトリクス基板２０ａと実質的に同じであるので、その説明を省略する。
【０１４７】
また、対向基板及び液晶層の構成、並びに液晶表示装置の製造方法についても、実施形態１に記載した内容と実質的に同じであるので、その説明を省略する。
【０１４８】
以上説明したように、本発明のアクティブマトリクス基板母材２５ｂにおいて、ブロック内の各容量線３は、ゲート層に形成された接続部３ｃによって連結されているので、容量線３は、ブロック毎に１つの配線として構成されていることになる。そして、その容量線３は、同じく、ゲート層に形成された容量引き出し線１ｂを介して、接地用のゲート層短絡配線４に接続されている。そのため、絶縁基板７上にゲート層が形成された段階において、容量線３がフローティング状態にならないので、容量線３に溜まった静電気が容量引き出し線１ｂ及びゲート層短絡配線４を介して外部に逃されることになる。また、ゲート線１に溜まった静電気は、ゲート引き出し線１ｂ及びゲート層短絡配線４を介して外部に逃される。さらに、ソース線２に溜まった静電気は、ソース引き出し線２ｂ及びソース層短絡配線５を介して外部に逃される。これにより、絶縁基板７上の容量線３、ゲート線１及びソース線２に対して静電気対策が講じられているので、静電気による製造歩留まりの低下を抑止することができる。
【０１４９】
また、本発明のアクティブマトリクス基板２０ｂのように、短絡配線を有しない構成であっても、ゲート引き出し線１ｂ、ソース引き出し線２ｂ及び容量引き出し線３ｂの各引き出し線が、接地できるように構成されていれば、静電気による製造歩留まりの低下を抑止することができる。
【０１５０】
《発明の実施形態３》
以下に、本発明の実施形態３に係るアクティブマトリクス基板、アクティブマトリクス基板母材及び液晶表示装置について、図６を用いて説明を行う。ここで、図６は、本発明の実施形態３に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｃ（アクティブマトリクス基板２０ｃ）を示す平面模式図である。
【０１５１】
この液晶表示装置は、アクティブマトリクス基板２０ｃと、それに対向するように設けられた対向基板と、アクティブマトリクス基板２０ｃ及び対向基板の間に挟持されるように設けられた液晶層とにより構成された液晶パネルを備えている。
【０１５２】
アクティブマトリクス基板２０ｃは、図中の縦方向に互いに並行に延びるように設けられた複数のゲート線１’（第２配線）と、図中の横方向に、即ちゲート線１’と直交する方向に互いに並行に延びるように設けられた複数のソース線２’（第１配線）と、各ソース線２’の間に互いに並行に延びるように設けられた複数の容量線３’と、ゲート線１’及びソース線２’の各交差部分に設けられたＴＦＴと、各ＴＦＴに対応して一対のゲート線１’及び一対のソース線２’で囲われる領域に設けられ、画素を構成する画素電極とを備えている。この画素電極は、ゲート線１’及びソース線２’に沿って、マトリクス状に配置しており、マトリクス全体で表示領域を構成している。
【０１５３】
ゲート線１’は、図中の上側の非表示領域に引き出されたゲート第１引き出し線１ｂ’（第２引き出し線）と、図中の下側の非表示領域に引き出されたゲート第２引き出し線１ｃ’とを有している。
【０１５４】
ソース線２’は、表示領域の外側の非表示領域に、左右交互に引き出されたソース引き出し線２ｂ’（第１引き出し線）を有している。
【０１５５】
容量線３’は、非表示領域に設けられた接続部３ｃ’によって左右交互に連結することにより、各ソース線２’の間において一筆書き状に形成されている。そして、容量線３’は、その両端から非表示領域に（図中の下側に）引き出された（第１の）容量引き出し線３ｂ’を有している。
【０１５６】
また、図中の左側の非表示領域及び図中の右側の非表示領域に配設された各接続部３ｃ’に重なるように、ゲート線１に沿って延びる容量幹線６ａ及び６ｂが設けられている。
【０１５７】
ここで、アクティブマトリクス基板２０ｃ（アクティブマトリクス基板部）は、アクティブマトリクス基板母材２５ｃから分断線Ｌ１、Ｌ２、Ｌ３及びＬ４に沿って、基板の下辺部分（第１分断予定部）、上辺部分（第２分断予定部）、左辺部分及び右辺部分をそれぞれを分断することにより作製されるものである。
【０１５８】
そして、アクティブマトリクス基板母材２５ｃの分断線Ｌ２より上側の部分（上辺部分）には、接地用のゲート層短絡配線４（第２短絡配線）が図中の横方向に延びるように設けられている。
【０１５９】
ゲート層短絡配線４には、ゲート線１’から図中の上方向に引き出されたゲート第１引き出し線１ｂ’が接続されている。
【０１６０】
ゲート線１’から図中の下方向に引き出されたゲート第２引き出し線２ｃは、ドライバ領域１５に達しており、液晶パネル作成後にゲートドライバに接続されるように構成されている。
【０１６１】
アクティブマトリクス基板母材２５ｃの分断線Ｌ１より下側の部分（下辺部分）には、接地用のソース層短絡配線５（第１短絡配線）が図中の横方向に延びるように設けられている。
【０１６２】
ソース層短絡配線５には、ソース線２から引き出されたソース引き出し線２ｂ’、及び容量線３’から引き出された容量引き出し線３ｂ’が接続されている。
【０１６３】
ソース線２から引き出されたソース第２引き出し線２ｂ’は、ドライバ領域１５を経由しており、液晶パネル作成後にソースドライバ及びコモン交流回路に接続されるように構成されている。
【０１６４】
また、アクティブマトリクス基板母材２５ｃは、絶縁基板上に、ゲート絶縁膜、層間絶縁膜が順に積層された積層構造となっている。
【０１６５】
絶縁基板とゲート絶縁膜との層間には、ゲート線１’、ゲート線１’から側方に突出したゲート電極、ゲート第１引き出し線１ｂ’、ゲート第２引き出し線１ｃ’、ゲート層短絡配線４、容量幹線６ａ及び容量幹線６ｂからなるゲート層が設けられている。
【０１６６】
ゲート絶縁膜と層間絶縁膜との層間には、ＴＦＴを構成する半導体層が設けられ、半導体層の上層には、ソース線２’、各ＴＦＴに対応してソース線２’から側方に突出したソース電極、ソース電極と対峙するドレイン電極、ソース引き出し線２ｂ’、容量線３’、容量引き出し線３ｂ’及び接続部３ｃ’からなるソース層が設けられている。
【０１６７】
層間絶縁膜上には、ドレイン電極にコンタクトホールを介して接続された画素電極が設けられている。
【０１６８】
また、対向基板及び液晶層の構成については、実施形態１に記載内容と実質的に同じであるので、その説明を省略する。
【０１６９】
さらに、液晶表示装置の製造方法については、容量線３’、接続部３ｃ’及び容量引き出し線３ｂ’をゲート層に形成するのではなくソース層に形成することにより、アクティブマトリクス基板母材２５ｃが作製されるので、その説明を省略する。
【０１７０】
以上説明したように、本発明のアクティブマトリクス基板母材２５ｃにおいて、容量線３’は、ソース層に形成された接続部３ｃ’によって連結されているので、１つの配線として構成されていることになる。そして、その容量線３’は、同じく、ソース層に形成された容量引き出し線３ｂ’を介して、接地用のソース層短絡配線５に接続されている。そのため、絶縁基板上にソース層が形成された段階において、容量線３’がフローティング状態にならないので、容量線３に溜まった静電気が容量引き出し線３ｂ’及びソース層短絡配線５を介して外部に逃されることになる。また、ゲート線１’に溜まった静電気は、ゲート第１引き出し線１ｂ’及びゲート層短絡配線４を介して外部に逃される。さらに、ソース線２’に溜まった静電気は、ソース引き出し線２ｂ’及びソース層短絡配線５を介して外部に逃される。これにより、絶縁基板上の容量線３’、ゲート線１’及びソース線２’に対して静電気対策が講じられているので、静電気による製造歩留まりの低下を抑止することができる。
【０１７１】
また、本発明のアクティブマトリクス基板２０ｃのように、短絡配線を有しない構成であっても、ゲート第１引き出し線１ｂ’、ソース引き出し線２ｂ’及び容量引き出し線３ｂ’の各引き出し線が、接地できるように構成されていれば、静電気による製造歩留まりの低下を抑止することができる。
【０１７２】
《その他の実施形態》
本発明は、上記実施形態１について、図７に示すような構成としてもよい。
【０１７３】
図７は、本発明のその他の実施形態に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｄ（アクティブマトリクス基板２０ｄ）を示す平面模式図である。
【０１７４】
このアクティブマトリクス基板２０ｄは、図中の横方向に互いに並行に延びるように設けられた複数のゲート線１（第１配線）と、図中の縦方向に、即ちゲート線１と直交する方向に互いに並行に延びるように設けられた複数のソース線２（第２配線）と、各ゲート線１の間に互いに並行に延びるように設けられた複数の容量線３と、ゲート線１及びソース線２の各交差部分に設けられたＴＦＴと、各ＴＦＴに対応して一対のゲート線１及び一対のソース線２で囲われる領域に設けられ、画素を構成する画素電極とを備えている。この画素電極は、ゲート線１及びソース線２に沿って、マトリクス状に配置しており、マトリクス全体で表示領域を構成している。
【０１７５】
ゲート線１は、ブロック毎に、表示領域の外側の非表示領域に、左右交互に引き出されたゲート引き出し線１ｂ（第１引き出し線）を有している。
【０１７６】
ソース線２は、図中の上側の非表示領域に引き出されたソース第１引き出し線２ｂ（第２引き出し線）と、図中の下側の非表示領域に引き出されたソース第２引き出し線２ｃとを有している。
【０１７７】
容量線３は、非表示領域に設けられた接続部３ｃによって左右交互に連結することにより、各ゲート線１の間を一筆書き状に形成されている。そして、容量線３は、その両端から非表示領域に（図中の下側に）引き出された（第１の）容量引き出し線３ｂを有している。
【０１７８】
また、図中左側の非表示領域及び図中右側の非表示領域に配設された各接続部３ｃに重なるように、ソース線２に沿って延びる容量幹線６ａ及び６ｂが設けられている。
【０１７９】
ここで、アクティブマトリクス基板２０ｄ（アクティブマトリクス基板）は、アクティブマトリクス基板母材２５ｄから分断線Ｌ１、Ｌ２、Ｌ３及びＬ４に沿って、基板の下辺部分、上辺部分（第２分断予定部）、左辺部分（第１分断予定部）及び右辺部分（第１分断予定部）をそれぞれを分断することにより作製されるものである。
【０１８０】
そして、アクティブマトリクス基板母材２５ｄの分断線Ｌ３より左側の部分（左辺部分）、及び分断線Ｌ４より右側の部分（右辺部分）には、接地用のゲート層短絡配線４（第１短絡配線）がそれぞれ図中の縦方向に延びるように設けられている。
【０１８１】
左辺部分のゲート層短絡配線４には、ゲート線１から図中の左側に引き出されたゲート引き出し線１ｂ、及び容量線３から図中の左側に引き出された容量引き出し線３ｂがそれぞれ接続されている。
【０１８２】
右辺部分のゲート層短絡配線４には、ゲート線１から図中の右側に引き出されたゲート引き出し線１ｂ、及び容量線３から図中の右側に引き出された容量引き出し線３ｂがそれぞれ接続されている。
【０１８３】
ゲート引き出し線１ｂ及び容量引き出し線３ｂは、ゲートドライバ等が実装されるゲートドライバ領域１５ａを経由しており、液晶パネル作製後にゲートドライバ及びコモン交流回路にそれぞれ接続されるように構成されている。
【０１８４】
アクティブマトリクス基板母材２５ｄの分断線Ｌ２より上側の部分（上辺部分）には、接地用のソース層短絡配線５（第２短絡配線）が図中の横方向に延びるように設けられている。
【０１８５】
ソース層短絡配線５には、ソース線２から図中の上方向に引き出されたソース第１引き出し線２ｂが接続されている。
【０１８６】
ソース線２から図中の下方向に引き出されたソース第２引き出し線２ｃは、ソースドライバ領域１５ｂに達しており、液晶パネル作製後にソースドライバに接続されるように構成されている。
【０１８７】
アクティブマトリクス基板２０ｄの断面構成については、実施形態１に記載のアクティブマトリクス基板２０ａと実質的に同じであるので、その説明を省略する。
【０１８８】
なお、対向基板及び液晶層の構成、液晶表示装置の製造方法、並びにその効果についても、実施形態１に記載した内容と実質的に同じであるので、その説明を省略する。
【０１８９】
また、本発明は、上記実施形態２について、図８に示すような構成としてもよい。
【０１９０】
図８は、本発明のその他の実施形態に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｅ（アクティブマトリクス基板２０ｅ）を示す平面模式図である。
【０１９１】
このアクティブマトリクス基板２０ｅは、実施形態２に記載されたアクティブマトリクス２０ｂにおいて、複数の容量線３を４つのブロックに区分していたものに対して、上下２つのブロックに区分するものである。
【０１９２】
ここで、アクティブマトリクス基板２０ｅは、容量線３の両端から引き出された各容量引き出し線３ｂがゲート層短絡配線４に接続されている構成であるが、図１１（ａ）に示すように、各容量引き出し線３ｂを第１のゲート層短絡配線４ａ及び第２のゲート層短絡配線４ｂに接続されている構成であってもよい。
【０１９３】
その他の構成及び効果については、実施形態２に記載した内容と実質的に同じであるので、その説明を省略する。
【０１９４】
また、上記実施形態１及び２では、第１分断予定部及び第２分断予定部をアクティブマトリクス基板母材２５ａ（２５ｂ）の下辺部分及び上辺部分としていたが、第２分断予定部が第１分断予定部に含まれていてもよい。つまり、アクティブマトリクス基板母材の下辺部分、上辺部分、左辺部分及び右辺部分のうちの何れか１つの部分に、ゲート層短絡配線及びソース層短絡配線が設けられてもよい。これによって、アクティブマトリクス基板母材を分断してアクティブマトリクス基板を作製する分断工程を簡素化することができる。
【０１９５】
なお、本発明は、上記実施形態に限定されるものではなく、他の構成であってもよい。
【産業上の利用可能性】
【０１９６】
以上説明したように、本発明は、ゲート両側入力方式の液晶パネルにおいて静電気対策が講じられるので、狭額縁化が求められる携帯電話、ＰＤＡ等の小型液晶パネルについて有用である。
【図面の簡単な説明】
【０１９７】
【図１】本発明の実施形態１に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ａ（アクティブマトリクス基板２０ａ）の平面模式図である。
【図２】本発明の実施形態１に係る液晶表示装置を構成するアクティブマトリクス基板２０ａの部分拡大図である。
【図３】本発明の実施形態１に係る液晶表示装置を構成するアクティブマトリクス基板２０ａの平面模式図である。
【図４】本発明の実施形態１に係る液晶表示装置５０の断面模式図である。
【図５】本発明の実施形態２に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｂ（アクティブマトリクス基板２０ｂ）の平面模式図である。
【図６】本発明の実施形態３に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｃ（アクティブマトリクス基板２０ｃ）の平面模式図である。
【図７】本発明のその他の実施形態に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｄ（アクティブマトリクス基板２０ｄ）の平面模式図である。
【図８】本発明のその他の実施形態に係る液晶表示装置を構成するアクティブマトリクス基板母材２５ｅ（アクティブマトリクス基板２０ｅ）の平面模式図である。
【図９】本発明及び従来のアクティブマトリクス基板を構成する容量線３と容量幹線６との関係を示すモデル図である。
【図１０】本発明のアクティブマトリクス基板を構成する容量線３とゲート層短絡配線４との関係を示す第１のモデル図である。
【図１１】本発明のアクティブマトリクス基板を構成する容量線３とゲート層短絡配線４との関係を示す第２のモデル図である。
【図１２】本発明及び従来のアクティブマトリクス基板の作製工程を示す断面模式図である。
【図１３】従来の静電気対策を講じたアクティブマトリクス基板母材２５’（アクティブマトリクス基板部２０’）の平面模式図である。
【図１４】従来の静電気対策を講じたゲート両側入力方式のアクティブマトリクス基板母材２５”（アクティブマトリクス基板部２０”）の平面模式図である。
【符号の説明】
【０１９８】
１，１’        ゲート線
１ａ            ゲート電極
１ｂ            ゲート引き出し線
１ｂ’          ゲート第１引き出し線
１ｃ’          ゲート第２引き出し線
２，２’        ソース線
２ａ            ソース電極
２ｂ            ソース第１引き出し線
２ｂ’          ソース引き出し線
２ｃ            ソース第２引き出し線
３，３’        容量線
３ｂ，３ｂ’，３ｂ”    容量引き出し線
３ｃ，３ｃ’    接続部
４，４ａ，４ｂ  ゲート層短絡配線
５，５’        ソース層ショートリング
６，６ａ，６ｂ  容量幹線
６ｃ，１２ａ    コンタクトホール
７，７’        ガラス基板
８              ゲート絶縁膜
９              層間絶縁膜
１０            ＴＦＴ
１１            ドレイン電極
１２            画素電極
１３            半導体層
１３ａ          チャネル部
１４            共通電極
１５            ドライバ領域
１５ａ          ゲートドライバ領域
１５ｂ          ソースドライバ領域
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０’，２０”  アクティブマトリクス基板（アクティブマトリクス基板部）
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５’，２５”  アクティブマトリクス基板母材
３０            液晶層
４０            対向基板
５０            液晶表示装置
【図１】
2006047756.tif 000003
【図２】
2006047756.tif 000004
【図３】
2006047756.tif 000005
【図４】
2006047756.tif 000006
【図５】
2006047756.tif 000007
【図６】
2006047756.tif 000008
【図７】
2006047756.tif 000009
【図８】
2006047756.tif 000010
【図９】
2006047756.tif 000011
【図１０】
2006047756.tif 000012
【図１１】
2006047756.tif 000013
【図１２】
2006047756.tif 000014
【図１３】
2006047756.tif 000015
【図１４】
2006047756.tif 000016