(57)【要約】【課題】外部磁場発生手段を備えるメモリ装置とその動作及び製造方法を提供する。【解決手段】ＭＴＪセル４２、トランジスタ、及びビットライン４４を備える磁気メモリ手段と、磁気メモリ手段の外部に備えられ、磁気メモリ手段に向かってビットラインに平行したグローバル磁場を発生させる磁場発生手段と、を備える。【選択図】図１
2006245585.tif 000002
【特許請求の範囲】
【請求項１】
ＭＴＪセル、トランジスタ、及びビットラインを備える磁気メモリ手段と、
前記磁気メモリ手段の外部に備えられ、当該磁気メモリ手段に向かって前記ビットラインに平行したグローバル磁場を発生させる磁場発生手段と、を備えることを特徴とするメモリ装置。
【請求項２】
前記磁気メモリ手段は、前記ＭＴＪセル及びトランジスタを備えて前記ビットラインを通じて相互連結された複数の磁気メモリ素子からなるアレイであることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記アレイをなす前記磁気メモリ素子は、
前記トランジスタと前記ＭＴＪセルとを連結する第１電極と、
前記第１電極と対向し、前記ＭＴＪセルと前記ビットラインとを連結する第２電極と、をさらに備え、
前記ＭＴＪセルは、前記第１電極と前記第２電極との間に備えられており、
前記第２電極は、前記ビットラインで発生する磁場の前記ＭＴＪセルへの影響を無視できるように当該ビットラインから離隔された状態で、当該ビットラインと連結されていることを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記磁場発生手段は、前記ビットラインに対して垂直に備えられ、
前記磁気メモリ手段に向かう面がＮ極である第１磁性体と、
前記磁気メモリ手段を介して前記第１磁性体と対向し、当該磁気メモリ手段に向かう面がＳ極である第２磁性体と、を備えることを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記第１及び第２磁性体は、永久磁石であることを特徴とする請求項４に記載のメモリ装置。
【請求項６】
ＭＴＪセル、トランジスタ、及びビットラインを備える磁気メモリ手段と、前記磁気メモリ手段の外部に備えられ、当該磁気メモリ手段に向かって前記ビットラインに平行した磁場を発生させる磁場発生手段と、を備えるメモリ装置の動作方法であって、
前記磁気メモリ手段が前記磁場発生手段によって発生される磁場内にあるときに、前記ビットラインに書き込み電流を印加して前記磁気メモリ手段にデータを記録することを特徴とするメモリ装置の動作方法。
【請求項７】
前記トランジスタは、オフ状態に維持されることを特徴とする請求項６に記載のメモリ装置の動作方法。
【請求項８】
前記磁気メモリ手段は、前記ＭＴＪセル及びトランジスタを備えて前記ビットラインを通じて相互連結された複数の磁気メモリ素子からなるアレイであることを特徴とする請求項６に記載のメモリ装置の動作方法。
【請求項９】
前記アレイをなす前記磁気メモリ素子は、
前記トランジスタと前記ＭＴＪセルとを連結する第１電極と、
前記第１電極と対向し、前記ＭＴＪセルと前記ビットラインとを連結する第２電極と、をさらに備え、
前記ＭＴＪセルは、前記第１電極と前記第２電極との間に備えられており、
前記第２電極は、前記ビットラインで発生する磁場の前記ＭＴＪセルへの影響を無視できるように当該ビットラインから離隔された状態で、当該ビットラインと連結されていることを特徴とする請求項８に記載のメモリ装置の動作方法。
【請求項１０】
前記トランジスタは、オン状態に維持されることを特徴とする請求項９に記載のメモリ装置の動作方法。
【請求項１１】
前記磁場発生手段は、前記ビットラインに対して垂直に備えられ、
前記磁気メモリ手段に向かう面がＮ極である第１磁性体と、
前記磁気メモリ手段を介して前記第１磁性体と対向し、当該磁気メモリ手段に向かう面がＳ極である第２磁性体と、を備えることを特徴とする請求項６に記載のメモリ装置の動作方法。
【請求項１２】
前記第１及び第２磁性体として永久磁石を使用することを特徴とする請求項１１に記載のメモリ装置の動作方法。
【請求項１３】
ＭＴＪセル、トランジスタ、及びビットラインを備える磁気メモリ手段と、前記磁気メモリ手段の外部に備えられ、当該磁気メモリ手段に向かって前記ビットラインに平行した磁場を発生させる磁場発生手段と、を備えるメモリ装置の動作方法であって、
前記トランジスタをオン状態に維持するステップと、
前記ビットラインに書き込み電流よりも小さな読み取り電流を印加するステップと、を含んで、前記磁気メモリ手段に記録されたデータを読み取ることを特徴とするメモリ装置の動作方法。
【請求項１４】
前記磁気メモリ手段は、前記ＭＴＪセル及びトランジスタを備えて前記ビットラインを通じて相互連結された複数の磁気メモリ素子からなるアレイであることを特徴とする請求項１３に記載のメモリ装置の動作方法。
【請求項１５】
前記アレイをなす前記磁気メモリ素子は、
前記トランジスタと前記ＭＴＪセルとを連結する第１電極と、
前記第１電極と対向し、前記ＭＴＪセルと前記ビットラインとを連結する第２電極と、をさらに備え、
前記ＭＴＪセルは、前記第１電極と前記第２電極との間に備えられており、
前記第２電極は、前記ビットラインで発生する磁場の前記ＭＴＪセルへの影響を無視できるように当該ビットラインから離隔された状態で、当該ビットラインと連結されたことを特徴とする請求項１４に記載のメモリ装置の動作方法。
【請求項１６】
前記磁場発生手段は、前記ビットラインに対して垂直に備えられ、
前記磁気メモリ手段に向かう面がＮ極である第１磁性体と、
前記当該磁気メモリ手段を介して前記第１磁性体と対向し、当該磁気メモリ手段に向かう面がＳ極である第２磁性体と、を備えることを特徴とする請求項１３に記載のメモリ装置の動作方法。
【請求項１７】
前記第１及び第２磁性体として永久磁石を使用することを特徴とする請求項１６に記載のメモリ装置の動作方法。
【請求項１８】
基板にトランジスタを形成する第１ステップと、
前記トランジスタ上に、当該トランジスタに連結されるＭＴＪセルを形成する第２ステップと、
前記ＭＴＪセル上に、当該ＭＴＪセルに連結されるビットラインを形成する第３ステップと、
前記ＭＴＪセルを介して前記ビットラインに平行したグローバル磁場を発生させる磁場発生手段を設ける第４ステップと、を含むことを特徴とするメモリ装置の製造方法。
【請求項１９】
前記第１ステップと前記第２ステップとの間に、前記トランジスタと前記ＭＴＪセルとの間で両者を連結し、当該ＭＴＪセルに対する局所磁場を発生させる第１電極を形成するステップをさらに含むことを特徴とする請求項１８に記載のメモリ装置の製造方法。
【請求項２０】
前記第２ステップと前記第３ステップとの間に、前記ＭＴＪセルと前記ビットラインとの間で両者を連結し、前記ＭＴＪセルに対する局所磁場を発生させる第２電極を形成するステップをさらに含むことを特徴とする請求項１８または１９に記載のメモリ装置の製造方法。
【請求項２１】
前記磁場発生手段は、前記ビットラインに対して垂直に備えられ、
前記ＭＴＪセルに向かう面がＮ極である第１磁性体と、
前記ＭＴＪセルを介して前記第１磁性体と対向し、当該ＭＴＪセルに向かう面がＳ極である第２磁性体と、を備えることを特徴とする請求項１８に記載のメモリ装置の製造方法。
【請求項２２】
前記第１及び第２磁性体は、永久磁石であることを特徴とする請求項２１に記載のメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置及びその動作及び製造方法に係り、さらに詳細には、外部磁場発生手段を備えるメモリ装置とその動作及び製造方法に関する。
【背景技術】
【０００２】
磁気メモリ素子は、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐａｒａｍｅｔｅｒ  ＲＡＭ）、及びＲＲＡＭ（Ｒｅｄｕｎｄａｎｔ  ＲＡＭ）などと共に次世代の不揮発性メモリ素子の一つとして注目されている。磁気メモリ素子は、スイッチングの役割を果たす電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とそれに連結されたＭＴＪセルとで構成される。磁気メモリ素子の特徴は、ＭＴＪセルに集約されている。ＭＴＪセルは、磁気分極方向が所定の方向に固定された下部磁性膜と、磁気分極方向が外部磁場の強度によって任意に変わりうるフリー磁性膜と、上部及び下部磁性膜の間に備えられたトンネリング膜と、で構成される。
【０００３】
現在、公知の磁気メモリ素子で、フリー磁性膜の磁気分極方向は、ビットラインで発生するイージー軸方向の磁場と、ビットラインに垂直なディジットラインで発生するハード軸方向の磁場との方向のベクトル和によって決定される。フリー磁性膜は、残留分極を有しているので、フリー磁性膜の磁気分極方向が決定された後、磁気メモリ素子の電源がオフになっても、フリー磁性膜の磁気分極は、電源がオフになる前と同じ方向を維持する。すなわち、フリー磁性膜の磁気分極方向は、フリー磁性膜に記録されたデータを意味するので、フリー磁性膜の磁気分極方向が変わらない限り、ＭＴＪセルに記録されたデータは、電源がオフになっても揮発されない。
【０００４】
このように、磁気メモリ素子は、優秀な不揮発性メモリ素子であり、構造的に構成が簡単であるので、高集積化に大きな問題はないが、十分なセンシングマージンを確保するために、ＭＴＪセルの磁気抵抗比（ＭＲ比）が十分に大きくなければならず、下部磁性膜とフリー磁性膜との磁気的カップリングを減らす必要がある。何より高集積化によって選択性が急激に低下しうる。すなわち、高集積化によってＭＴＪセル間の間隔が狭くなりつつ、選択されたＭＴＪセルだけでなく、選択されていないＭＴＪセルも、ビットラインで発生した磁場の影響下にありうる。この結果、選択されていないＭＴＪセルに望まないデータが記録され、記録されたデータが損傷または削除される恐れがある。
【０００５】
これにより、近年には、ローカルフィールドを利用した磁気メモリ素子、すなわち、選択されたＭＴＪセルにのみ磁場を集中させうる構造を有する磁気メモリ素子が紹介されている。ローカルフィールドを利用した磁気メモリ素子は、選択されたＭＴＪセルにのみ磁場が集中するので、選択されたＭＴＪセルをアクセスする過程で選択されていないＭＴＪセルが受ける影響は無視できる。すなわち、ローカルフィールド磁気メモリ素子の場合、既存の磁気メモリ素子に比べてセル選択性が高い。
【０００６】
しかし、ローカルフィールド磁気メモリ素子は、高集積化によってＭＴＪセルサイズが小さくなりつつ、保磁力が急増する。すなわち、フリー磁性膜の磁気分極方向を変えるのに必要な磁場の強度が急上昇する。これは、すなわち、選択されたＭＴＪセルへ／からのデータの記録／消去に大きい電流が必要であるということを意味する。しかし、高集積によってトランジスタのサイズも小さくなりつつ、トランジスタが収容できる電流のサイズは小さくなる。したがって、ＭＴＪセルへのデータの記録に使用できる電流は、トランジスタが収容できる電流に制限される。
【０００７】
また、ＭＴＪセルのサイズが０．４μｍより大きくて、ローカルフィールド磁気メモリ素子の集積度が４メガバイト（ＭＢ）以下に低くなった場合、ローカルフィールド効果は急激に低下する。これにより、所望のローカルフィールドを得るためには、大きい電流が必要になる。
【０００８】
このように、ローカルフィールド磁気メモリ素子の場合、集積度が高い時でも低い時でも大きい電流が必要であるので、電流を低めるためには、ディジットラインが必要になる。
【０００９】
このように、一般的な磁気メモリ素子は、ディジットラインの使用が不回避であるため、ディジットラインを形成するための色々な工程が追加されねばならない。したがって、一般的な磁気メモリ素子の場合、生産性が低下しうる。また、ビットライン及びディジットラインに何れも電流を印加せねばならないので、駆動電力が増加しうる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、上記の問題点を改善するためのものであって、電力消耗を減らせ、高集積による保磁力の増加の問題及び低集積によるスイッチング電流の増加問題を何れも改善できるメモリ装置を提供することである。
【００１１】
本発明が解決しようとする他の技術的課題は、このようなメモリ装置の動作方法を提供することである。
【００１２】
本発明が解決しようとするさらに他の技術的課題は、上記メモリ装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を達成するために、本発明は、ＭＴＪセル、トランジスタ、及びビットラインを備える磁気メモリ手段と、前記磁気メモリ手段の外部に備えられ、当該磁気メモリ手段に向かって前記ビットラインに平行したグローバル磁場を発生させる磁場発生手段と、を備えることを特徴とするメモリ装置を提供する。
【００１４】
前記磁気メモリ手段は、前記ＭＴＪセル及びトランジスタを備えて前記ビットラインを通じて相互連結された複数の磁気メモリ素子からなるアレイでありうる。
【００１５】
前記アレイをなす前記磁気メモリ素子は、前記トランジスタと前記ＭＴＪセルとを連結し、前記ＭＴＪセルに局所磁場を発生させる第１電極と、前記第１電極と対向し、前記ＭＴＪセルと前記ビットラインとを連結して当該ＭＴＪセルに局所磁場を発生させる第２電極と、をさらに備え、前記ＭＴＪセルは、前記第１電極と前記第２電極との間に備えられており、前記第２電極は、前記ビットラインで発生する磁場の前記ＭＴＪセルへの影響を無視できるように当該ビットラインから離隔された状態で、当該ビットラインと連結されうる。
【００１６】
前記磁場発生手段は、前記ビットラインに対して垂直に備えられ、前記磁気メモリ手段に向かう面がＮ極である第１磁性体と、前記磁気メモリ手段を介して前記第１磁性体と対向し、当該磁気メモリ手段に向かう面がＳ極である第２磁性体と、を備えうる。
【００１７】
前記第１及び第２磁性体は、永久磁石でありうる。
【００１８】
上記他の技術的課題を達成するために、本発明は、ＭＴＪセル、トランジスタ、及びビットラインを備える磁気メモリ手段と、前記磁気メモリ手段の外部に備えられ、前記磁気メモリ手段に向かって前記ビットラインに平行した磁場を発生させる磁場発生手段と、を備えるメモリ装置の動作方法であって、前記磁気メモリ手段が前記磁場発生手段によって発生される磁場内にあるときに、前記ビットラインに書き込み電流を印加して前記磁気メモリ手段にデータを記録することを特徴とするメモリ装置の動作方法を提供する。
【００１９】
このような動作方法で、前記トランジスタはオフ状態に維持される。
【００２０】
前記磁気メモリ手段は、上記のようなアレイであり、前記アレイをなす前記磁気メモリ素子の構成は、前述した通りであり、この場合に、前記トランジスタは、オン状態に維持されることが望ましい。
【００２１】
前記磁場発生手段は、前述した通りでありうる。
【００２２】
本発明はまた、上記他の課題を達成するために、ＭＴＪセル、トランジスタ、及びビットラインを備える磁気メモリ手段と、前記磁気メモリ手段の外部に備えられ、前記磁気メモリ手段に向かって前記ビットラインに平行した磁場を発生させる磁場発生手段と、を備えるメモリ装置の動作方法であって、前記トランジスタをオン状態に維持するステップと、前記ビットラインに書き込み電流よりも小さな読み取り電流を印加するステップと、を含み、前記磁気メモリ手段に記録されたデータを読み取ることを特徴とするメモリ装置の動作方法を提供する。
【００２３】
前記磁気メモリ手段は、前述したようなアレイであり、アレイを構成する磁気メモリ素子の構成も前述した通りでありうる。
【００２４】
前記磁場発生手段は、前述した通りでありうる。
【００２５】
上記さらに他の課題を達成するために、本発明は、基板にトランジスタを形成する第１ステップと、前記トランジスタ上に、当該トランジスタに連結されるＭＴＪセルを形成する第２ステップと、前記ＭＴＪセル上に、当該ＭＴＪセルに連結されるビットラインを形成する第３ステップと、前記ＭＴＪセルを介して前記ビットラインに平行したグローバル磁場を発生させる磁場発生手段を設ける第４ステップと、を含むことを特徴とするメモリ装置の製造方法を提供する。
【００２６】
このような製造方法で、前記磁場発生手段は、前記第１ないし第３ステップを経て形成された複数の磁気メモリ素子を備えるアレイの両側に設けられ得る。
【００２７】
また、前記トランジスタと前記ＭＴＪセルとの間で両者を連結し、前記ＭＴＪセルに対する局所磁場を発生させる第１電極をさらに形成できる。それと共に、前記ＭＴＪセルと前記ビットラインとの間で両者を連結し、前記ＭＴＪセルに対する局所磁場を発生させる第２電極をさらに形成できる。
【００２８】
前記磁場発生手段は、前記ビットラインに対して垂直に備えられ、前記ＭＴＪセルに向かう面がＮ極である第１磁性体と、前記ＭＴＪセルを介して前記第１磁性体と対向し、当該ＭＴＪセルに向かう面がＳ極である第２磁性体と、を備えうる。
【００２９】
前記第１及び第２磁性体は、永久磁石で形成できる。
【発明の効果】
【００３０】
本発明のメモリ装置は、磁気メモリ手段内部に磁場または局所磁場を発生させる内部磁場発生手段を備え、磁気メモリ手段の外部に磁気メモリ手段に向かってグローバル磁場を発生させる外部磁場発生手段を備える。前記内部磁場発生手段は、ビットラインであり、前記局所磁場を発生できるようにＭＴＪセルの上下に備えられた電極パッドでもありうる。前記外部磁場発生手段は、十分な磁場を発生させる永久磁石でありうる。
【００３１】
このような本発明を利用すれば、磁気メモリ手段及びセンサの駆動電力を低下させうる。また、磁気メモリ素子の高集積による保磁力増加の問題及び低集積による電流増加の問題を何れも解消するか、または大きく改善できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態によるメモリ装置とその動作及び製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示した層や領域の厚さは、明細書の明確性のために誇張して示した。
【００３３】
まず、本発明の一実施形態によるメモリ装置を説明する。
【００３４】
図１及び図２は、それぞれ本発明の一実施形態におけるメモリ装置を示す断面図及び平面図である。図１は、図２の１−１’方向に沿った断面を示す。図１には、便宜上、図２に示したゲートラインＧＬを示していない。図１及び図２を参照すれば、半導体基板４０上にアレイ１００をなす複数の磁気メモリ素子Ｄ１（磁気メモリ部）が存在する。参照符号４２は、磁気メモリ素子Ｄ１に備えられたＭＴＪセルを表す。各磁気メモリ素子Ｄ１のＭＴＪセル４２は、ビットライン４４を通じて連結されている。アレイ１００の外側には、アレイ１００を中心に相互対向する第１及び第２磁性体Ｍ１，Ｍ２が備えられている。第１及び第２磁性体Ｍ１，Ｍ２は、ビットライン４４に平行したグローバル磁場Ｂを発生させる磁場発生手段である。グローバル磁場Ｂは、ＭＴＪセル４２のハード軸方向の磁場でありうる。第１及び第２磁性体Ｍ１，Ｍ２は、永久磁石でありうる。第１及び第２磁性体Ｍ１，Ｍ２の位置によって、磁場Ｂは、第１磁性体Ｍ１から第２磁性体Ｍ２に向かうか、またはその逆に向かうことができる。したがって、第１磁性体Ｍ１のアレイ１００と対向する面（以下、第１面）がＮ極であるとき、第２磁性体Ｍ２のアレイ１００と対向する面（以下、第２面）はＳ極であり、第１面がＳ極である時には、第２面はＮ極であることが望ましい。
【００３５】
図２で、第１及び第２磁性体Ｍ１，Ｍ２は、複数のビットライン４４を介しているが、ビットライン４４ごとに独立した形態で第１及び第２磁性体Ｍ１，Ｍ２を備えても良い。この場合、第１及び第２磁性体Ｍ１，Ｍ２の数は、それぞれビットライン４４の数と同一でありうる。
【００３６】
一方、磁気メモリ素子Ｄ１は、基本的にＭＴＪセル４２及びＦＥＴを含んでいるが、他の部分の構成は、図３及び図４に例示したように、少しずつ異なりうる。
【００３７】
具体的に、図３を参照すれば、磁気メモリ素子Ｄ１は、半導体基板４０に第１及び第２不純物ドーピング領域４０ａ，４０ｂならびにゲートラインＧＬを備える所定タイプのＦＥＴ（Ｔ）を備える。第１及び第２不純物ドーピング領域４０ａ，４０ｂは、それぞれソース領域またはドレイン領域でありうる。半導体基板４０上にＦＥＴ（Ｔ）を覆う層間絶縁層５０が形成されている。層間絶縁層５０に第１不純物ドーピング領域４０ａが露出されるコンタクトホールｈ１が形成されており、コンタクトホールｈ１は、導電性プラグ５２で埋設されている。層間絶縁層５０上には、導電性プラグ５２と連結される導電性パッド５４が備えられている。導電性パッド５４は、ゲートラインＧＬの上側に拡張している。導電性パッド５４の一部領域上にＭＴＪセル４２が存在する。ＭＴＪセル４２は、位置的にゲートラインＧＬの上側に備えられている。層間絶縁層５０に導電性パッド５４及びＭＴＪセル４２を覆う絶縁層５６が形成されている。絶縁層５６にＭＴＪセル４２が露出されるビアホールｈ２が形成されている。絶縁層５６上にビアホールｈ２を通じてＭＴＪセル４２と連結されるビットライン４４が存在する。
【００３８】
次いで、図４を参照すれば、磁気メモリ素子Ｄ１は、層間絶縁層５０上に下部電極（第１電極）６０を備え得る。下部電極６０は、ゲートラインＧＬ上に所定の長さほど拡張されうる。下部電極６０の一部領域上にＭＴＪセル４２が存在する。ＭＴＪセル４２は、導電性プラグ５２から離隔されている。下部電極６０に電流が流れるとき、その周囲にＭＴＪセル４２に影響を与える局所磁場が発生する。層間絶縁層５０上に下部電極６０を覆い、ＭＴＪセル４２を取り囲む第１絶縁層６２が形成されている。第１絶縁層６２上にＭＴＪセル４２の上面と接触する上部電極（第２電極）６４が存在する。上部電極６４は、下部電極６０と対向するように備えられたことが望ましい。上部電極６４は、下部電極６０と同様に電流が流れるとき、周囲のＭＴＪセル４２に影響を与える局所磁場が発生する。ＭＴＪセル４２の磁気分極は、上部及び下部電極６４，６０から発生した局所磁場と図１のアレイ１００の外側に備えられた第１及び第２磁性体Ｍ１，Ｍ２との間に発生する、局所磁場と垂直な方向の磁場（Ｂ）によって所定の方向に整列される。第１絶縁層６２上に上部電極６４を覆う第２絶縁層６６が形成されている。第１及び第２絶縁層６２，６６は、同一物質でありうる。第２絶縁層６６にＭＴＪセル４２から離隔された位置の上部電極６４が露出されるビアホールｈ２が形成されている。第２絶縁層６６上にビアホールｈ２を通じて上部電極６４に連結されたビットライン４４が存在する。ＭＴＪセル４２に対するビットライン４４から発生する磁場の影響を排除するために、ビットライン４４と上部電極６４との間の距離（ｔ）は適切に維持する。
【００３９】
次いで、本発明者は、本発明のメモリ装置のスイッチング特性を確認するための実験を実施した。本実験において、本発明者は、複数のテスト用磁気メモリ素子を作った。ディジットラインから発生する磁場（以下、ディジットラインフィールド）と図１の第１及び第２磁性体Ｍ１，Ｍ２から発生する磁場（以下、グローバルフィールド）とによる効果を比較するために、複数のテスト用磁気メモリ素子は、ディジットラインを備える。また、複数のテスト用磁気メモリ素子は、図４に示した下部及び上部電極６０，６４と同じ形態を有する、ローカルフィールドを発生させる下部及び上部電極を備える。複数のテスト用磁気メモリ素子（以下、複数のテスト素子）で、ＭＴＪセルサイズは、０．３μｍ×０．８μｍに形成し、下部電極の幅は、相対的に広い１．１２μｍに形成した。
【００４０】
本発明者は、実験を三つの場合に区分して実施した。第一の場合、複数のテスト素子のＭＴＪセルにローカルフィールドのみを印加した。第二の場合、複数のテスト素子のＭＴＪセルにローカルフィールドと共にディジットラインフィールドを共に印加した。第三の場合、複数のテスト素子のＭＴＪセルにローカルフィールドとグローバルフィールドとを共に印加した。
【００４１】
以下、複数のテスト素子についてのスイッチング特性を説明する。
【００４２】
図５は、上記第一の場合についての複数のテスト素子のスイッチング特性を示す。図５に示したグラフでは、抵抗が急に増減する部分を探すことができない。このような図５の結果は、複数のテスト素子のＭＴＪセルのフリー磁性膜の磁気分極は、ローカルフィールドによってスイッチングされないということを意味する。すなわち、下部電極の幅が相対的に広い場合、ローカルフィールドのみでは、ＭＴＪセルのフリー磁性膜の磁気分極方向をスイッチングできない。
【００４３】
図６ないし図８は、上記第二の場合についての複数のテスト素子のスイッチング特性を示す。
【００４４】
具体的に、図６は、ディジットラインに電流が流れていない時（ＩＤＬ＝０）のスイッチング特性を示し、図７は、ディジットラインに７．５ｍＡの電流を印加した時のスイッチング特性を示し、図８は、ディジットラインに１０ｍＡの電流を印加した時のスイッチング特性を示す。
【００４５】
図６と図５とを比較すれば、図６の結果は、図５の結果と同一であるということが分かる。ディジットラインに電流が流れていない時には、ローカルフィールドのみが存在するので、図６の結果が図５の結果と同じであるということは当然である。図７及び図８を参照すれば、グラフにバイアス電圧によって抵抗が急に増減する部分Ｐ１，Ｐ２，ＰＰ１，ＰＰ２（以下、抵抗増減部分）が現れることが見られる。図７及び図８に現れる抵抗増減部分Ｐ１，Ｐ２，ＰＰ１，ＰＰ２は、すなわち、ＭＴＪセルのフリー磁性膜の磁気分極方向の反転によるＭＴＪセルの磁気抵抗の急激な変化を意味するので、ローカルフィールドとディジットフィールドとが共に印加される場合、ＭＴＪセルのフリー磁性膜の磁気分極はスイッチングされうるということが分かる。
【００４６】
図７の抵抗増減部分Ｐ１，Ｐ２と図８の抵抗増減部分ＰＰ１，ＰＰ２とを比較すれば、図８の抵抗増減部分ＰＰ１，ＰＰ２が現れるバイアス電圧が、図７の抵抗増減部分Ｐ１，Ｐ２が現れるバイアス電圧より低いということが分かるが、このような結果は、ディジットラインに流れる電流に比例して磁場の強度が上昇するので、当然の結果である。図８において、下側の同じ向きで平行した二つの矢印は、ＭＴＪセルの下部電極とフリー磁性膜の磁気分極とが平行してＭＴＪセルの磁気抵抗が低いということを表し、上側の反対向きで平行（半平行）した二つの矢印は、ＭＴＪセルの下部電極とフリー磁性膜の磁気分極とが半平行してＭＴＪセルの磁気抵抗が高いということを表す。
【００４７】
図９及び図１０は、上記第三の場合についての複数のテスト素子のスイッチング特性を示す。
【００４８】
具体的に、図９は、グローバルフィールドが３０Ｏｅである時のスイッチング特性を表し、図１０は、グローバルフィールドが４０Ｏｅである時のスイッチング特性を表す。
【００４９】
図９及び図１０を参照すれば、バイアス電圧によってグラフに抵抗増減部分Ｇ１，Ｇ２，ＧＧ１，ＧＧ２が現れる。図９及び図１０のグラフに抵抗増減部分Ｇ１，Ｇ２，ＧＧ１，ＧＧ２が現れるという事実は、ＭＴＪセルのフリー磁性膜の磁気分極が抵抗増減部分Ｇ１，Ｇ２，ＧＧ１，ＧＧ２でスイッチングされてＭＴＪセルの磁気抵抗が急激に変化するということを意味する。図９及び図１０の結果から、ディジットフィールドの代わりにグローバルフィールドを使用して、ディジットフィールドを使用した時と同等な結果が得られるということが分かる。図９の抵抗増減部分Ｇ１，Ｇ２と図１０の抵抗増減部分ＧＧ１，ＧＧ２とを比較れば、図１０の抵抗増減部分ＧＧ１，ＧＧ２が現れるバイアス電圧が図９の抵抗増減部分Ｇ１，Ｇ２が現れるバイアス電圧より低いということが分かる。グローバルフィールドが大きいほどローカルフィールドを減らせるので、ローカルフィールドを発生させるバイアス電圧は当然に低くなる。
【００５０】
以下では、前述した本発明のメモリ装置の動作について説明する。
【００５１】
次いで、このように形成された本発明のメモリ素子の動作方法を説明する。
【００５２】
まず、図１の磁気メモリ素子Ｄ１が図３に示したような構成を有する時の動作方法を説明する。
【００５３】
＜書き込み＞
図１１を参照すれば、トランジスタ（Ｔ）をオフ状態に維持する。第１磁性体Ｍ１と第２磁性体Ｍ２との間に磁場（Ｂ）が存在する状態で、ビットライン４４に所定の書き込み電流Ｉｗを流す。これにより、ビットライン４４の回りにイージー軸方向の磁場が発生する。ＭＴＪセル４２のフリー磁性膜（図示せず）の磁気分極方向は、ビットライン４４の回りに発生した磁場と第１及び第２磁性体Ｍ１，Ｍ２の間に存在する磁場（Ｂ）とのベクトル和で与えられる磁場によって反転される。このような過程を通じて、フリー磁性膜の磁気分極方向がＭＴＪセル４２の下部電極（図示せず）の固定された磁気分極方向と一致する場合、図１１に示した磁気メモリ部（磁気メモリ手段）にデータ１が記録されたと見なし、フリー磁性膜の磁気分極方向が下部電極の磁気分極方向と逆である時には、データ０が記録されたと見なす。
【００５４】
＜読み取り＞
トランジスタ（Ｔ）をオン状態に維持する。ＭＴＪセル４２の両端に所定の読み取り電圧Ｖｒを印加してＭＴＪセル４２を通過する電流を測定し、測定された電流を基準ＭＴＪセルから測定された電流と比較して、ＭＴＪセル４２に記録されたデータを読み取る。測定された電流が基準ＭＴＪセルから測定された電流より小さいとき、ＭＴＪセル４２からデータ０を読み取ると見なし、測定された電流が基準ＭＴＪセルから測定された電流より大きいとき、ＭＴＪセル４２からデータ１を読み取ったと見なす。
【００５５】
次いで、図１に示した磁気メモリ素子Ｄ１が、図４に示したような構成を有する時の動作方法を説明する。
【００５６】
＜書き込み＞
図１２を参照すれば、第１磁性体Ｍ１と第２磁性体Ｍ２との間にグローバルフィールドの磁場（Ｂ）がハード軸方向に存在する状態で、トランジスタ（Ｔ）をオン状態に維持する。次いで、ビットライン４４とトランジスタ（Ｔ）との間に所定の書き込み電圧Ｖｗを印加する。書き込み電圧Ｖｗによってビットライン４４、上部電極６４、ＭＴＪセル４２、下部電極６０、導電性プラグ５２、及びトランジスタ（Ｔ）を経由する書き込み電流Ｉ’ｗが流れる。書き込み電流Ｉ’ｗの流れる方向は、図１２に示した方向と逆でもありうる。書き込み電流Ｉ’ｗによって上部電極６４及び下部電極６０の回りにローカルフィールド、すなわち局所磁場が発生する。ローカルフィールドによってＭＴＪセル４２のフリー磁性膜の磁気分極は、ローカルフィールドの方向に整列される。このような整列によってフリー磁性膜の磁気分極がＭＴＪセル４２のピンド膜（図示せず）の磁気分極方向と同一に整列されたとき、本発明のメモリ素子に所定のビットデータ、例えば、１が記録されたと見なす。そして、整列過程を通じてフリー磁性膜の磁気分極がＭＴＪセル４２のピンド膜の磁気分極方向と逆に整列されたとき、本発明のメモリ素子に所定のビットデータ、例えば、０が記録されたと見なす。ビットライン４４にも読み取り電流Ｉ’ｗが流れるため、ビットライン４４の回りにも磁場（図示せず）が生成されるが、ビットライン４４の厚さが厚く、またビットライン４４とＭＴＪセル４２との間の間隔（ｔ）が十分に広いため、ＭＴＪセル４２に対するビットライン４２の回りに生成された磁場の影響は無視できる。
【００５７】
このような書き込み過程で、ＭＴＪセル４２のフリー磁性膜の磁気分極方向を逆に変えるためには、ビットラインＢＬとトランジスタ（Ｔ）との間に流れる書き込み電流Ｉ’ｗの流れ方向を逆にする。
【００５８】
＜読み取り＞
トランジスタ（Ｔ）をオン状態に維持し、上部電極６４と下部電極６０との間に所定の読み取り電圧Ｖｒ（言い換えれば、読み取り電流）を印加する。読み取り過程で、ＭＴＪセル４２に記録されたビットデータが変わるか、または消失されることを防止するために、読み取り電圧Ｖｒは、書き込み動作で上部電極６４と下部電極６０との間に印加される書き込み電圧Ｖｗよりも小さいことが望ましい。
【００５９】
このように、読み取り電圧Ｖｒを印加した後、トランジスタ（Ｔ）の第２不純物ドーピング領域４０ｂに連結されたセンシング手段（図示せず）を利用してＭＴＪセル４２を通過した電流を測定する。測定された電流は、上記のように基準セルから測定された電流と比較し、その結果からＭＴＪセル４２に記録されたビットデータを読み取る。
【００６０】
以下には、本発明の磁気メモリ部についての製造方法を説明する。
【００６１】
次いで、図４に示した本発明の磁気メモリ素子の製造方法について説明する。
【００６２】
図１３を参照すれば、基板４０の所定領域上にゲートラインＧＬを形成する。基板４０は、半導体基板、例えば、ｐ型またはｎ型シリコン基板でありうる。ゲートラインＧＬは、基板４０の全面にゲート絶縁膜、ゲート電極用導電層、及びゲート保護膜を順次に積層し、ゲート保護膜上にゲートラインＧＬが形成される領域を限定するマスク（図示せず）を形成した後、順次に積層された物質層を逆順にエッチングして形成できる。エッチング後に、マスクは除去される。ゲートラインＧＬは、側面にスペーサを備えているが、図示していない。ゲートラインＧＬを形成した後、イオンドーピング工程を経てゲートラインＧＬの両側に第１及び第２不純物ドーピング領域４０ａ，４０ｂを形成する。第１及び第２不純物ドーピング領域４０ａ，４０ｂのうち一つはソース領域として、他の一つはドレイン領域として使われる。これにより、基板４０に電界効果トランジスタ（Ｔ）が形成される。次いで、基板４０上にトランジスタ（Ｔ）を覆う層間絶縁層５０を形成し、その上面を平坦化する。次いで、層間絶縁層５０上に第１不純物ドーピング領域４０ａの上側に形成された層間絶縁層５０が露出されるように感光膜パターンＰＲ１を形成する。感光膜パターンＰＲ１をエッチングマスクとして層間絶縁層５０の露出された部分をエッチングする。エッチング後、感光膜パターンＰＲ１を除去する。エッチングは、第１不純物ドーピング領域４０ａが露出されるまで実施する。エッチングにより、図１４に示したように、層間絶縁層５０に第１不純物ドーピング領域４０ａが露出されるコンタクトホールｈ１が形成される。コンタクトホールｈ１は、導電性プラグ５２で埋設する。導電性プラグ５２の形成前後にオーミックコンタクト工程を実施できる。
【００６３】
次いで、図１５を参照すれば、層間絶縁層５０上に下部電極６０を形成する。下部電極６０は、導電性プラグ５２の露出された前面と接触するように形成し、またゲートラインＧＬ上に拡張されるように形成する。下部電極６０は、層間絶縁層５０上に下部電極用物質層を形成した後、写真及びエッチング工程を適用して下部電極用物質層を下部電極６０の形態にパターニングして形成できる。この過程で下部電極用物質層は、可能な限り薄く形成することが望ましい。例えば、下部電極用物質層は、１００ｎｍ以下の厚さに形成できる。また、下部電極用物質層をパターニングするステップで下部電極６０の幅も可能な限り狭く、例えば、１００ｎｍ以下に形成する。このように、下部電極６０の厚さ及び幅を狭く形成することによって、下部電極６０に電流が印加されたとき、下部電極６０から発生する磁場は、下部電極６０上に形成されるＭＴＪセル４２に集中しうる。下部電極６０を形成した後、下部電極６０の所定領域上にピニング膜、ピンド膜、トンネリング膜、及びフリー磁性膜などを備えるＭＴＪセル４２を形成する。ＭＴＪセル４２の形成方法は、公知のものであるので、それについての詳細な説明は省略する。ＭＴＪセル４２は、導電性プラグ５２から離隔された、下部電極６０の末端に形成できる。
【００６４】
次いで、図１６に示したように、層間絶縁層５０上に下部電極６０及びＭＴＪセル４２を覆う第１絶縁層６２を形成する。第１絶縁層６２は、層間絶縁層５０と同じ物質で形成できる。第１絶縁層６２を形成した後、その上面をＭＴＪセル４２が露出されるまで研磨する。次いで、第１絶縁層６２上にＭＴＪセル４２の露出された前面と接触する上部電極６４を形成する。上部電極６４は、下部電極６０と同じ役割を果たす。したがって、上部電極６４は、下部電極６０と幾何学的形態が同一に、そして下部電極６０の真上に形成することが望ましい。また、上部電極６４は、下部電極６０と同じ方式で形成できる。
【００６５】
次いで、図１７を参照すれば、第１絶縁層６２上に上部電極６４を覆う第２絶縁層６６を形成する。第２絶縁層６６は、上部電極６４の上面と第２絶縁層６６の上面との間の間隔（ｔ）が、後続するエッチング工程が進められた後にも、所定厚さ、例えば、３００ｎｍほどの厚さに形成する。間隔（ｔ）は、後続工程で形成されるビットラインから発生する磁場がＭＴＪセル４２に及ぼす影響を考慮して変わりうる。例えば、間隔（ｔ）において、ビットラインから発生する磁場がＭＴＪセル４２のフリー磁性膜の磁気分極整列に影響を与えれば、間隔（ｔ）は、３００ｎｍより大きくし、逆の場合、３００ｎｍより小さくしうる。次いで、第２絶縁層６６上に第２絶縁層６６の所定領域を露出させる感光膜パターンＰＲ２を形成する。感光膜パターンＰＲ２は、上部電極６４のうち導電性プラグ５２の上側に形成された部分を露出させるためのものである。したがって、感光膜パターンＰＲ２は、上部電極６４上に形成された第２絶縁層６６の一部が露出されるように形成する。感光膜パターンＰＲ２をエッチングマスクとして第２絶縁層６６の露出された部分をエッチングする。エッチングは、上部電極６４が露出されるまで実施する。エッチング後、感光膜パターンＰＲ２を除去する。エッチングの結果、図１８に示したように、第２絶縁層６６に導電性プラグ５２に対応する上部電極６４の所定領域が露出されるビアホールｈ２が形成される。ビアホールｈ２の形成後、第２絶縁層６６上にビアホールｈ２を埋設しつつ、上部電極６４の露出された部分と接触するようにビットライン４４を形成する。次いで、ＭＴＪセル４２を介して基板４０の両側に第１及び第２磁性体Ｍ１，Ｍ２を形成する。第１磁性体Ｍ１と第２磁性体Ｍ２との間に発生する磁場（Ｂ）がビットライン４４に平行になるように、第１及び第２磁性体Ｍ１，Ｍ２は相互平行に形成する。また、第１及び第２磁性体Ｍ１，Ｍ２は、ビットライン４４とは垂直に形成する。第１及び第２磁性体Ｍ１，Ｍ２は、永久磁石で形成できる。
【００６６】
一方、第１磁性体Ｍ１と第２磁性体Ｍ２との間には、図１及び図２に示したように、アレイ１００をなす複数の磁気メモリ素子Ｄ１が存在するので、前述した製造方法で第１磁性体Ｍ１と第２磁性体Ｍ２との間に複数の磁気メモリ素子Ｄ１が形成される過程が説明されねばならないが、複数の磁気メモリ素子Ｄ１は、何れも同じ構成を有する磁気メモリ素子であり、何れも同時に形成されるので、便宜上、前述した製造方法では、一つの磁気メモリ素子が形成される過程のみを説明し、図１３ないし図１８にも第１磁性体Ｍ１と第２磁性体Ｍ２との間に一つの磁気メモリ素子のみが形成されると示した。
【００６７】
前述した製造方法は、図４に示した磁気メモリ部の製造方法に関するものであるが、上部電極６４の形成と関連した工程を省略し、ビアホールｈ２をＭＴＪセル４２が露出されるように形成する場合、前述した製造方法は、すなわち、図３に示した磁気メモリ部の製造方法となる。
【００６８】
上記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、上部電極６４及び下部電極６０のうち何れか一つを除去できるであろう。また、磁気メモリ部の製造過程で永久磁石物質をＭＴＪセルの回りに形成することもできる。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００６９】
本発明は、メモリチップが使われる全ての電子装置、例えば、コンピュータ、メモリスチック、携帯電話、カムコーダ、デジタルカメラ、ＧＰＳ（Ｇｒｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＭＰ３（ＭＰＥＧ  ａｕｄｉｏ  ｌａｙｅｒ３）、ＴＶ、冷蔵庫、洗濯機、各種の衛星航法装置、及び事務用電子装置などに適用されうる。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態による外部磁場発生手段を備えるメモリ装置の断面図である。
【図２】本発明の一実施形態による外部磁場発生手段を備えるメモリ装置の平面図である。
【図３】図１のメモリ装置に備えられた複数の磁気メモリ素子の構成を示す断面図である。
【図４】図１のメモリ装置に備えられた複数の磁気メモリ素子の構成を示す断面図である。
【図５】図４の磁気メモリ素子を備える図１のメモリ装置の特性を測定するために設けたテスト用の複数の磁気メモリ素子にローカルフィールドのみを印加して測定した抵抗−バイアス電圧グラフである。
【図６】図４の磁気メモリ素子を備える図１のメモリ装置の特性を測定するために設けたテスト用の複数の磁気メモリ素子にローカルフィールド及びディジットラインから発生する磁場を共に印加して測定した抵抗−バイアス電圧グラフである。
【図７】図４の磁気メモリ素子を備える図１のメモリ装置の特性を測定するために設けたテスト用の複数の磁気メモリ素子にローカルフィールド及びディジットラインから発生する磁場を共に印加して測定した抵抗−バイアス電圧グラフである。
【図８】図４の磁気メモリ素子を備える図１のメモリ装置の特性を測定するために設けたテスト用の複数の磁気メモリ素子にローカルフィールド及びディジットラインから発生する磁場を共に印加して測定した抵抗−バイアス電圧グラフである。
【図９】図４の磁気メモリ素子を備える図１のメモリ装置の特性を測定するために設けたテスト用の複数の磁気メモリ素子にローカルフィールド及び外部磁場発生手段から発生する磁場（グローバルフィールド）を印加して測定した抵抗−バイアス電圧グラフである。
【図１０】図４の磁気メモリ素子を備える図１のメモリ装置の特性を測定するために設けたテスト用の複数の磁気メモリ素子にローカルフィールド及び外部磁場発生手段から発生する磁場（グローバルフィールド）を印加して測定した抵抗−バイアス電圧グラフである。
【図１１】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図３に示した通りであるとき、図１のメモリ装置の動作方法についての説明に使われる磁気メモリ素子の断面図である。
【図１２】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図４に示した通りであるとき、図１のメモリ装置の動作方法についての説明に使われる磁気メモリ素子の断面図である。
【図１３】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図４に示した通りであるとき、図１のメモリ装置の製造方法を段階別に示す断面図である。
【図１４】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図４に示した通りであるとき、図１のメモリ装置の製造方法を段階別に示す断面図である。
【図１５】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図４に示した通りであるとき、図１のメモリ装置の製造方法を段階別に示す断面図である。
【図１６】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図４に示した通りであるとき、図１のメモリ装置の製造方法を段階別に示す断面図である。
【図１７】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図４に示した通りであるとき、図１のメモリ装置の製造方法を段階別に示す断面図である。
【図１８】図１のメモリ装置のアレイをなす磁気メモリ素子の構成が、図４に示した通りであるとき、図１のメモリ装置の製造方法を段階別に示す断面図である。
【符号の説明】
【００７１】
４０    基板、
４２    ＭＴＪセル、
４４    ビットライン、
１００    アレイ、
Ｄ１    磁気メモリ素子、
Ｍ１，Ｍ２    第１及び第２磁性体、
Ｂ    グローバル磁場。
【図１】
2006245585.tif 000003
【図２】
2006245585.tif 000004
【図３】
2006245585.tif 000005
【図４】
2006245585.tif 000006
【図５】
2006245585.tif 000007
【図６】
2006245585.tif 000008
【図７】
2006245585.tif 000009
【図８】
2006245585.tif 000010
【図９】
2006245585.tif 000011
【図１０】
2006245585.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2006245585.tif 000019
【図１８】
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