(57)【要約】      （修正有）【課題】構造的な乱れや不純物の存在による状態密度の変化等の影響を受ける、非晶質トランジスタを、精度よくシミュレーションを行う方法を提供する。【解決手段】半導体層とゲート絶縁層の界面の蓄積電荷を、半導体層とゲート絶縁層を誘電体とした二層積層構造における電圧印加時の界面の蓄積電荷とみなして求める第１の工程と、前記界面の蓄積電荷を基に、前記ソース電極とドレイン電極の間に流れる電流を求める第２の工程と、前記ソース電極及びドレイン電極から前記半導体層に注入される電荷を求める第３の工程と、前記半導体層に内在する電荷を求める第４の工程と、前記第３及び第４の工程で導出した電荷を基に半導体層の伝導率を求める第５の工程と、前記第２の工程で求めた電流の式に第５の工程で求めた伝導率を導入することによりトランジスタ特性を算出する第６の工程とを有する回路のシミュレーション方法。【選択図】図１
2006269998.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも半導体層とゲート絶縁層を有するトランジスタを含む回路のシミュレーション方法であって、前記半導体層とゲート絶縁層の界面の蓄積電荷を、半導体層とゲート絶縁層を誘電体とした二層積層構造における電圧印加時の界面の蓄積電荷とみなして求める第一の工程と、前記半導体層に注入される電荷を求める第二の工程と、前記半導体層に元々内在する電荷を求める第三の工程と、第一乃至第三の工程で求めた電荷に基づいて前記トランジスタの特性を算出する第四の工程とを少なくとも有することを特徴とする回路のシミュレーション方法。
【請求項２】
少なくとも半導体層、ゲート絶縁膜、ソース電極、ドレイン電極およびゲート電極を有する電界効果型トランジスタを含む回路のシミュレーション方法であって、前記半導体層とゲート絶縁層の界面の蓄積電荷を、半導体層とゲート絶縁層を誘電体とした二層積層構造における電圧印加時の界面の蓄積電荷とみなして求める第１の工程と、前記界面の蓄積電荷を基に、前記ソース電極とドレイン電極の間に流れる電流を求める第２の工程と、前記ソース電極及びドレイン電極から前記半導体層に注入される電荷を求める第３の工程と、前記半導体層に内在する電荷を求める第４の工程と、前記第３及び第４の工程で導出した電荷を基に半導体層の伝導率を求める第５の工程と、前記第２の工程で求めた電流の式に第５の工程で求めた伝導率を導入することによりトランジスタ特性を算出する第６の工程とを有することを特徴とする回路のシミュレーション方法。
【請求項３】
前記半導体層が有機半導体であることを特徴とする請求項１または２に記載の回路のシミュレーション方法。
【請求項４】
請求項１乃至３のいずれかに記載の回路のシミュレーション方法をコンピュータに実行させるためのプログラム。
【請求項５】
請求項１乃至３のいずれかに記載の回路のシミュレーション方法をコンピュータに実行させるためのプログラムとして記録したコンピュータにより読み取り可能な記録媒体。
【請求項６】
トランジスタ特性の測定データを入力するための入力手段と、請求項１乃至３のいずれかに記載の回路のシミュレーション方法により前記測定データを解析する演算手段と、前記演算手段の演算により求められたパラメータを出力する出力手段とを有することを特徴とするトランジスタを含む回路のシミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタ及びトランジスタを含む回路のシミュレーション方法、特に正確な有機薄膜トランジスタのシミュレーション方法、該シミュレーションを行う装置、及びシミュレーション方法を記録した記録媒体に関するものである。
【背景技術】
【０００２】
トランジスタ動作のシミュレーション方法とは、半導体素子の動作特性をコンピューター上で予測し、動作を解析するものである。その目的は、回路のパラメーター抽出、設計回路の動作特性の予測、未達の構造での特性予測による開発指針の提示である。
【０００３】
現在、結晶半導体デバイスや非晶質シリコン薄膜トランジスタや多結晶シリコン薄膜トランジスタ等を対象として、トランジスタ動作のシミュレーションは、回路設計、研究開発に不可欠なツールとなっている。
【０００４】
従来のトランジスタ動作のシミュレーション方法は、グラデュアル・チャネル近似を基に、欠陥や不純物による構造の乱れの効果を補正項として導入していくことにより、実際の素子の特性を再現している。
【０００５】
例えば、グラヂュアル・チャネル近似で求められるトランジスタ特性は、下記の式（１）で表される方程式に基本として、この式（１）に様々な補正項を加えてシミュレーションが行れている（特許文献１参照）。
【０００６】
【数１】
2006269998.tif 000003
【０００７】
但し、式中の記号は下記のものを示す。
Ｉ：ドレイン電極からソース電極に流れる電流
Ｗ：ソース電極及びドレイン電極の長さ
Ｌ：ソース電極とドレイン電極の間隔
Ｖg：ゲート電極の電圧
Ｖd：ドレイン電極の電圧
Ｖth：閾値電圧
μ：移動度
Ｃ0：ゲート絶縁層のキャパシタンス
【特許文献１】特開平３−２３０５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
液晶ディスプレイ、エレクトロルミネッセンスディスプレイおよび電気泳動ディスプレイに代表される軽量で薄型のディスプレイ、あるいはスキャナやＸ線ディテクタに代表される軽量で薄型のセンサーを実現する手段として、結晶半導体デバイス以外に非晶質シリコン薄膜トランジスタ、多結晶シリコン薄膜トランジスタ、酸化物薄膜トランジスタおよび有機半導体トランジスタなどの様々なトランジスタが提案され、実用されている。
【０００９】
これら様々なトランジスタに対しても結晶半導体デバイスと同様に、トランジスタ特性のシミュレーションは、不可欠なツールとなることが期待されている。
非晶質シリコン薄膜トランジスタ、多結晶シリコン薄膜トランジスタ、酸化物薄膜トランジスタおよび有機半導体トランジスタにおいては、結晶半導体デバイスと比較し、デバイスの構造的な乱れや、不純物の存在による状態密度の変化及び自由電子ガスモデルからのズレを考慮するため、前記式（１）を用いたグラデュアル・チャネル近似に様々な補正項を加える必要がある。特に有機半導体ではキャリアが半導体バルク内で供給されると考えるよりも、電極から直接供給されると考えるほうが妥当な場合も多く、こうした点を考えて補正項を加える必要がある。
【００１０】
そこで本発明の目的は、上記のような構造的な乱れや不純物の存在による状態密度の変化等の影響を受ける、非晶質シリコン薄膜トランジスタ、多結晶シリコン薄膜トランジスタ、酸化物薄膜トランジスタおよび有機半導体トランジスタのトランジスタシミュレーションを、従来の式（１）を用いたグラデュアル・チャネル近似に補正項を加える方法とは異なる方法で、精度よくシミュレーションを行うことができるトランジスタのシミュレーション方法を提供しようとするものである。
【００１１】
また、本発明は、このシミュレーション方法を用いたシミュレーション装置及びシミュレーション方法を記録した記録媒体を提供しようとするものである。
【課題を解決するための手段】
【００１２】
すなわち、本発明の第一の発明は、少なくとも半導体層とゲート絶縁層を有するトランジスタを含む回路のシミュレーション方法であって、前記半導体層とゲート絶縁層の界面の蓄積電荷を、半導体層とゲート絶縁層を誘電体とした二層積層構造における電圧印加時の界面の蓄積電荷とみなして求める第一の工程と、前記半導体層に注入される電荷を求める第二の工程と、前記半導体層に元々内在する電荷を求める第三の工程と、第一乃至第三の工程で求めた電荷に基づいて前記トランジスタの特性を算出する第四の工程とを少なくとも有することを特徴とする回路のシミュレーション方法である。
【００１３】
本発明の第二の発明は、少なくとも半導体層、ゲート絶縁膜、ソース電極、ドレイン電極およびゲート電極を有する電界効果型トランジスタを含む回路のシミュレーション方法であって、前記半導体層とゲート絶縁層の界面の蓄積電荷を、半導体層とゲート絶縁層を誘電体とした二層積層構造における電圧印加時の界面の蓄積電荷とみなして求める第１の工程と、前記界面の蓄積電荷を基に、前記ソース電極とドレイン電極の間に流れる電流を求める第２の工程と、前記ソース電極及びドレイン電極から前記半導体層に注入される電荷を求める第３の工程と、前記半導体層に内在する電荷を求める第４の工程と、前記第３及び第４の工程で導出した電荷を基に半導体層の伝導率を求める第５の工程と、前記第２の工程で求めた電流の式に第５の工程で求めた伝導率を導入することによりトランジスタ特性を算出する第６の工程とを有することを特徴とする回路のシミュレーション方法である。
【００１４】
本発明の第三の発明は、上記の回路のシミュレーション方法をコンピュータに実行させるためのプログラムである。
本発明の第四の発明は、上記の回路のシミュレーション方法をコンピュータに実行させるためのプログラムとして記録したコンピュータにより読み取り可能な記録媒体である。
【００１５】
本発明の第五の発明は、トランジスタ特性の測定データを入力するための入力手段と、上記の回路のシミュレーション方法により前記測定データを解析する演算手段と、前記演算手段の演算により求められたパラメータを出力する出力手段とを有することを特徴とするトランジスタを含む回路のシミュレーション装置である。
【００１６】
本発明のトランジスタ特性のシミュレーション方法により、半導体層の特性が、構造的な乱れや、不純物の存在による状態密度の変化や自由電子ガスモデルからのズレなどにより、グラデュアル・チャネル近似から乖離したトランジスタにおいても、正確で高精度なトランジスタ特性のシミュレーション方法を得ることができる。
【００１７】
好ましくは、上記のトランジスタ特性のシミュレーション方法においてトランジスタとして、有機薄膜トランジスタを対象としたトランジスタ特性のシミュレーション方法である。
【００１８】
また、本発明のトランジスタ特性のシミュレーション装置を用いれば、半導体層の特性が、構造的な乱れや、不純物の存在による状態密度の変化や自由電子ガスモデルからのズレなどにより、グラデュアル・チャネル近似から乖離したトランジスタにおいても、正確で高精度なトランジスタ特性のシミュレーションを実施することができる。
【発明の効果】
【００１９】
本発明のシミュレーション方法により、従来のシミュレーション方法と比較し、非晶質シリコン薄膜トランジスタ、多結晶シリコン薄膜トランジスタ、酸化物薄膜トランジスタおよび有機半導体トランジスタの電流電圧特性を、物理モデルに基づき精度よくシミュレーションすることが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好ましい実施の形態を説明するが、以下の実施形態は本発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２１】
図１は本発明のシミュレーション方法を説明するためのトランジスタの一実施態様を示す構成図である。半導体デバイスとして、ｐ型の有機薄膜トランジスタを例にとって、本実施形態におけるトランジスタ特性のシミュレーション方法について説明する。
【００２２】
本発明における有機薄膜トランジスタは、ゲート電極１と、ゲート電極１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成された有機半導体層３と、有機半導体層３上に一定の間隔を開けて形成されたソース電極４及びドレイン電極５とを備えて構成されている。
【００２３】
ゲート電極としては、金、銀、銅、アルミニウムなどの金属や不純物をドープしたシリコンが好ましい。
ゲート絶縁膜としては、ＳｉＯ2 やＳｉＮx 、Ａｌ2 Ｏ3 などの無機膜やポリイミド、フェノール樹脂などが好ましい。
【００２４】
有機半導体層の材料としては、ペンタセンやポルフィリン、フタロシアニンなどが挙げられる。
ソース電極及びドレイン電極は金、銀、銅などの金属が好ましい。
【００２５】
次に、本発明のシミュレーション方法を、
（１）前記半導体層とゲート絶縁層の界面の蓄積電荷を、半導体層とゲート絶縁層を誘電体とした二層積層構造における電圧印加時の界面の蓄積電荷とみなして求める第１の工程、
（２）前記界面の蓄積電荷を基に、前記ソース電極とドレイン電極の間に流れる電流を求める第２の工程、
（３）前記ソース電極及びドレイン電極から前記半導体層に注入される電荷を求める第３の工程、
（４）前記半導体層に内在する電荷を求める第４の工程、
（５）前記第３及び第４の工程で導出した電荷を基に半導体層の伝導率を求める第５の工程、
（６）前記第２の工程で求めた電流の式に第５の工程で求めた伝導率を導入することによりトランジスタ特性を算出する第６の工程、
の各第１〜第６の工程に基づいて説明する。
【００２６】
まず、本発明の第１の工程は、半導体層とゲート絶縁層の界面の蓄積電荷を、半導体層とゲート絶縁層を誘電体とした二層積層構造における電圧印加時の界面の蓄積電荷とみなして求める工程である。具体的には、半導体層とゲート絶縁層を誘電体としてとらえ、該半導体層及びゲート絶縁膜の伝導率及び誘電率から、ゲート電圧印加時に半導体層とゲート絶縁膜の界面に蓄積される電荷量を求める。
【００２７】
図２は、半導体層とゲート絶縁層からなる誘電体の二層積層構造の模式図である。すなわち、図２に示すように、半導体層を誘電体層１とし、ゲート絶縁膜を誘電体層２としたときの、２層の誘電体積層膜の界面に蓄積される単位面積あたりの電荷密度を、各誘電体層の伝導率、誘電率、厚さから求める。ただし、誘電体層１の伝導率は、誘電体層１内のバルクキャリア密度と電極から注入されるキャリア密度で決定されると考える。
【００２８】
定電圧印加時の単位面積あたりの界面蓄積電荷量は、以下の式（２）で表される。
【００２９】
【数２】
2006269998.tif 000004
【００３０】
但し、式中の記号は下記のものを示す。
ｑ：単位面積あたりの界面蓄積電荷
σ1 ：誘電体層１（半導体層）の伝導率
ε1 ：誘電体層１（半導体層）の誘電率
ｄ1 ：誘電体層１（半導体層）の厚さ
σ2 ：誘電体層２（ゲート絶縁膜）の伝導率
ε2 ：誘電体層２（ゲート絶縁膜）の誘電率
ｄ2 ：誘電体層２（ゲート絶縁膜）の厚さ
Ｖg ：印加されるゲート電圧
【００３１】
ここで、通常ゲート絶縁膜の伝導率は、半導体層の伝導率と比較し十分小さいので、単位面積あたりの界面蓄積電荷量を近似的に下記の式（３）で表すことができる。以後、近似後の式（３）を用いて説明する。
【００３２】
【数３】
2006269998.tif 000005
【００３３】
次に、本発明の第２の工程は、前記界面の蓄積電荷を基に、前記ソース電極とドレイン電極の間に流れる電流を求める工程である。具体的には、第２の工程として上記第１の工程で求めた界面の蓄積電荷にソース電極とドレイン電極からの横方向の印加電圧が印加された時に、生じる電流を求める。
【００３４】
ここで、ソース電極からドレイン電極に向かう方向をｘ軸、ｘ軸に垂直にゲート絶縁膜からソース電極へと向かう方向をｙ軸とし、ソース電極をｘ軸の基準として計算を行う。単位面積あたりに電荷密度：ｑ（ｘ）が存在する時に、電圧：Ｖ（ｘ）を印加すると、下記の式（４）で表される電流が流れる。
【００３５】
【数４】
2006269998.tif 000006
【００３６】
但し、式中の記号は下記のものを示す。
ｊ（ｘ）：ソース電極から距離ｘだけドレイン電極に移動した位置での電流密度
ｑ（ｘ）：ソース電極から距離ｘだけドレイン電極に移動した位置での単位面積あたりの電荷密度
μx ：半導体層のｘ軸方向の移動度
Ｖ（ｘ）：ソース電極から距離ｘだけドレイン電極に移動した位置での電圧
【００３７】
全電流は、電極間に渡って式（４）を積分すれば得ることができ、単位面積あたりの電荷密度は式（３）で記載されるので、式（４）に式（３）を代入し、積分することにより下記の式（５）が求められる。
【００３８】
【数５】
2006269998.tif 000007
【００３９】
但し、式中の記号は下記のものを示す。
Ｉ：ソース電極とドレイン電極間に流れる全電流
ｘ：ソース電極からドレイン電極に向かった距離
Ｗ：ソース電極及びドレイン電極の長さ
Ｌ：ソース電極とドレイン電極の間隔
μx ：半導体層のｘ軸方向の移動度
Ｖ（ｘ）：ソース電極から距離ｘだけドレイン電極に移動した位置での電圧
【００４０】
次に、式（５）における半導体層の伝導率は、半導体層に内在する電荷密度とソース電極及びドレイン電極から半導体層に注入される電荷密度を用いて下記の式（６）から求められる。
【００４１】
【数６】
2006269998.tif 000008
【００４２】
但し、式中の記号は下記のものを示す。
σ1 ：誘電体層１（半導体層）の伝導率
ｅ：キャリアーの素電荷
ｎb ：半導体層内に内在する電荷密度
ｎin：ソース電極及びドレイン電極から半導体層に注入される電荷密度
μy ：半導体層のｙ軸方向の移動度
【００４３】
次に、本発明の第３の工程は、前記ソース電極及びドレイン電極から半導体層に注入される電荷を求める工程である。
【００４４】
ソース電極及びドレイン電極から半導体に注入される電荷は空間電荷層を形成し、ソース電極及びドレイン電極と半導体層との電位差が０となるまで注入されることができるので、ソース電極及びドレイン電極から半導体に注入される電荷密度は、下記の式（７）で表される。
【００４５】
【数７】
2006269998.tif 000009
【００４６】
ｎin：ソース電極及びドレイン電極から半導体層に注入される電荷密度
【００４７】
次に、本発明の第４の工程は、前記半導体層に内在する電荷を求める工程である。第４の工程として半導層に内在する電荷密度は、閾値電圧は一例として印加される電圧により発生するキャリアー数が元々内在するキャリアー数と一致する電圧であると定義することができるため、半導層に内在する電荷密度は、下記の式（８）で表される。
【００４８】
【数８】
2006269998.tif 000010
【００４９】
ｎb ：半導体層内に内在する電荷密度
Ｖth：閾値電圧
【００５０】
次に、本発明の第５の工程は、前記第３及び第４の工程で導出した電荷を基に半導体層の伝導率を求める工程である。第５の工程として、式（６）に式（７）と式（８）を代入することにより半導体層の伝導率を、下記の式（９）で求めることができる。
【００５１】
【数９】
2006269998.tif 000011
【００５２】
σ1 （ｘ）：誘電体層１（半導体層）の伝導率
【００５３】
次に、本発明の第６の工程は、前記第２の工程で求めた電流の式に第５の工程で求めた伝導率を導入することによりトランジスタ特性を算出する工程である。第６の工程として、第５の工程で求めた伝導率を、式（５）に代入することにより、トランジスタの電流電圧特性を表す下記の式（１０）を得ることができる。
【００５４】
【数１０】
2006269998.tif 000012
【００５５】
本発明の回路のシミュレーション方法は、上記の式（１０）を用いて、実際の測定結果をフィッティングすることにより行うことができる。
本発明の他の実施形態は、前記のシミュレーション方法を演算処理装置上で実施することで達成できる。本発明のシミュレーション装置は、対象とするトランジスタの測定データを入力装置と、前記のシミュレーション方法で導出したモデル式（１０）を前記測定データにフィッティングさせる演算装置と、フィッティングにより求められたパラメータを出力する装置を持つトランジスタシミュレーション装置である。
【００５６】
この装置により、前記のシミュレーション方法を演算処理装置上で実施することができる。
また、本発明のプログラムは、上記のシミュレーション方法をコンピュータに実行させるためのプログラムを構成することにより実施することができる。
【００５７】
本発明の記録媒体は、上記のシミュレーション方法をコンピュータに実行させるためのプログラムとして記録したコンピュータにより読み取り可能な媒体を構成することにより実施することができる。
【実施例】
【００５８】
次に、本発明の実施例を図３により説明する。
図３は本発明のトランジスタシミュレーション（実線）のモデル：式（１０）と、従来の半導体トランジスタシミュレーション（破線）のモデル：式（１）の結果を示す。図３中の各記号、◇、□、△および○は、実際の有機半導体トランジスタの測定値である。
【００５９】
有機半導体トランジスタは、ゲート電極にリンをドープしたシリコン、ゲート絶縁膜にシリコンの熱酸化膜、有機半導体層にペンタセン、ソース電極に金、及びドレイン電極に金を用いて構成されたものを用いた。
【００６０】
本発明のトランジスタシミュレーションは、
Ｗ：ソース電極及びドレイン電極の長さは３０００μｍ、
Ｌ：ソース電極とドレイン電極の間隔は５０μｍ、
ε1：誘電体層１（半導体層）の誘電率は３．４５Ｅ−１３Ｆ／ｃｍ、
ｄ1：誘電体層１（半導体層）の厚さは１００ｎｍ、
σ2：誘電体層２（ゲート絶縁膜）の伝導率は１．０Ｅ−１５Ｃ／ｍ・Ｖ・ｓｅｃ、
ε2：誘電体層２（ゲート絶縁膜）の誘電率は２．９２Ｅ−１３Ｆ／ｃｍ、
ｄ2：誘電体層２（ゲート絶縁膜）の厚さは５００ｎｍ、
の値を用いて、式（１）〜（１０）により、計算により求めた式（１０）の電圧電流特性を示す。
【００６１】
従来のトランジスタシミュレーションは、
Ｗ：ソース電極及びドレイン電極の長さは３０００μｍ、
Ｌ：ソース電極とドレイン電極の間隔は５０μｍ、
Ｃ0：ゲート絶縁膜のキャパシタンスは６．９Ｅ−５Ｆ、
の値により、計算により求めた式（１）の電圧電流特性を示す。
【００６２】
図３の結果から、従来の半導体シミュレーションに比べて本発明のトランジスタシミュレーションが、線が記号に接近していることから、広い電圧範囲で電流電圧特性の測定値に近い値を示していることがわかる。
【産業上の利用可能性】
【００６３】
本発明は、精度よくトランジスタのシミュレーションを行うことができるので、非晶質シリコン薄膜トランジスタ、多結晶シリコン薄膜トランジスタ、酸化物薄膜トランジスタおよび有機半導体トランジスタ等のシミュレーション方法に利用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明のシミュレーション方法を説明するためのトランジスタの一実施態様を示す構成図である。
【図２】半導体層とゲート絶縁層からなる誘電体の二層積層構造の模式図である。
【図３】本発明のトランジスタシミュレーションと従来のトランジスタシミュレーションの結果を示す図である。
【符号の説明】
【００６５】
１  ゲート電極
２  ゲート絶縁膜
３  有機半導体層
４  ソース電極
５  ドレイン電極
【図１】
2006269998.tif 000013
【図２】
2006269998.tif 000014
【図３】
2006269998.tif 000015