(57)【要約】      （修正有）【課題】主にパワー用途に供されるＭＯＳＦＥＴにおいて、セルフターンオン現象の発生を効果的に防止すること。【解決手段】半導体基板を伴い、かつ第１の水平方向Ａ−Ａａに垂直の断面構造が前記第１の水平方向の位置によらずほぼ一定しており、かつ断面構造が第１の水平方向と垂直の第２の水平方向には一定の繰り返しパターンを有する第１のＭＯＳＦＥＴ部１０と、第１のＭＯＳＦＥＴ部の第１の水平方向の端部外の半導体基板上に形成され、第１の水平方向に隣接してドレイン領域、チャネル領域、ソース領域の各領域を有する第２のＭＯＳＦＥＴ部２０とを具備する。【選択図】図１
2006237261.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を伴い、かつ第１の水平方向に垂直の断面構造が前記第１の水平方向の位置によらずほぼ一定しており、かつ前記断面構造が前記第１の水平方向と垂直の第２の水平方向には一定の繰り返しパターンを有する第１のＭＯＳＦＥＴ部と、
前記第１のＭＯＳＦＥＴ部の前記第１の水平方向の端部外の前記半導体基板上に形成され、前記第１の水平方向に隣接してドレイン領域、チャネル領域、ソース領域の各領域を有する第２のＭＯＳＦＥＴ部と
を具備することを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記第１のＭＯＳＦＥＴ部のゲートとして機能する領域と前記第２のＭＯＳＦＥＴ部の前記ドレイン領域とを電気的に導通させる導電領域をさらに具備することを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記第１のＭＯＳＦＥＴ部が、前記一定の繰り返しパターンにより複数のトレンチ型ゲート電極を有することを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項４】
前記第１のＭＯＳＦＥＴ部が、縦型ＭＯＳＦＥＴを有することを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項５】
前記複数のトレンチ型ゲート電極の一部が、前記第１のＭＯＳＦＥＴ部が有するソース電極と電気的に導通し、
該一部のトレンチ型ゲート電極に対向する半導体領域の少なくとも一部が、縦方向にすべて前記半導体基板と同じ導電型であり、
該少なくとも一部の半導体領域の上面に形成され、かつ前記第１のＭＯＳＦＥＴ部が有する前記ソース電極に電気的に導通する金属層をさらに具備すること
を特徴とする請求項３記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にパワー用途に供されるＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）に係り、特に、セルフターンオン現象の発生防止に好適な構造を有するＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
コンピュータ等のＣＰＵに代表される半導体デバイスへの電源電圧が低電圧化されるに伴い、電源装置として同期整流方式ＤＣ−ＤＣコンバータが多用されている。同期整流方式ＤＣ−ＤＣコンバータは、入力（一次側）電圧を直列接続のＭＯＳＦＥＴに印加し、その中間点をインダクタとコンデンサからなるローパスフィルタに接続する構造になっている。直列接続のＭＯＳＦＥＴは、そのハイサイド側、ローサイド側のもののオン期間が排他的になるようにスイッチングされる。
【０００３】
このような方式の電源では、スイッチング周波数が高周波になるにつれ中間点の電圧変化率が大きくなる。この電圧変化率による高周波電流が、ローサイド側のＭＯＳＦＥＴのドレインからゲートへ寄生容量によって流れると、そのゲートにチャネルをオフする低電圧が供給されている期間であっても、ゲートには、ゲートへの配線の寄生インダクタンスや抵抗に起因して電圧が発生する。これによりローサイド側のＭＯＳＦＥＴがオンしてしまう場合がある（セルフターンオン現象）。このような現象が生じると、入力電圧が二つのＭＯＳＦＥＴによりショートしてしまうので、電力の変換効率（出力電力／入力電力）は劣化する。
【０００４】
これを防止するには、ゲートへの配線の寄生インダクタンスや抵抗を今まで以上に小さくする必要がある。なお、パワー用途のＭＯＳＦＥＴには、例えば下記特許文献１ないし３に開示される構造のものがあるが、いずれもゲートへの配線の寄生インダクタンスや抵抗を小さくすることを意図していない。
【特許文献１】特表平１１−５０６２６７号公報
【特許文献２】特開平９−２１３９５６号公報
【特許文献３】特開平８−２７９６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の事情を考慮してなされたもので、主にパワー用途に供されるＭＯＳＦＥＴにおいて、セルフターンオン現象の発生を効果的に防止することが可能なＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＭＯＳＦＥＴは、半導体基板を伴い、かつ第１の水平方向に垂直の断面構造が前記第１の水平方向の位置によらずほぼ一定しており、かつ前記断面構造が前記第１の水平方向と垂直の第２の水平方向には一定の繰り返しパターンを有する第１のＭＯＳＦＥＴ部と、前記第１のＭＯＳＦＥＴ部の前記第１の水平方向の端部外の前記半導体基板上に形成され、前記第１の水平方向に隣接してドレイン領域、チャネル領域、ソース領域の各領域を有する第２のＭＯＳＦＥＴ部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明に係るＭＯＳＦＥＴによれば、主にパワー用途に供されるＭＯＳＦＥＴにおいて、セルフターンオン現象の発生を効果的に防止することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の一態様に係るＭＯＳＦＥＴによれば、第１のＭＯＳＦＥＴ部がオフ状態にスイッチングされた後のそのゲートを、第１のＭＯＳＦＥＴ部と同一基板上の第２のＭＯＳＦＥＴ部のソース・ドレイン間のオン状態を利用して一定電圧に固定できる。すなわち、第１のＭＯＳＦＥＴ部のゲートへの配線が有する寄生インダクタンスや抵抗分に影響されない第１のＭＯＳＦＥＴ部オフ時のゲート電圧を発生させることができる。よって、セルフターンオン現象の発生を効果的に防止することができる。
【０００９】
本発明の実施態様として、前記第１のＭＯＳＦＥＴ部が、前記一定の繰り返しパターンにより複数のトレンチ型ゲート電極を有する、とすることができる。いわゆるトレンチ型ＭＯＳＦＥＴの場合の構成である。ここで、前記複数のトレンチ型ゲート電極の一部が、前記第１のＭＯＳＦＥＴ部が有するソース電極と電気的に導通し、該一部のトレンチ型ゲート電極に対向する半導体領域の少なくとも一部が、縦方向にすべて前記半導体基板と同じ導電型であり、該少なくとも一部の半導体領域の上面に形成され、かつ前記第１のＭＯＳＦＥＴ部が有する前記ソース電極に電気的に導通する金属層をさらに具備する、としてもよい。第１のＭＯＳＦＥＴ部のソース・ドレイン間に並列にフライホイールダイオードとなるショットキーダイオードを内蔵した場合の構成である。
【００１０】
また、実施態様として、前記第１のＭＯＳＦＥＴ部が、前記一定の繰り返しパターンにより複数のプレーナ型ベース領域を有する、とすることもできる。いわゆるプレーナ型ＭＯＳＦＥＴの場合の構成である。
【００１１】
また、実施態様として、前記第１のＭＯＳＦＥＴ部は、縦型ＭＯＳＦＥＴを有する、とすることができる。縦型のＭＯＳＦＥＴは、ソース電極、ドレイン電極の配置が縦方向に対向し、電流通路の抵抗がより小さくなるのでパワー用途に適している。
【００１２】
また、実施態様として、前記半導体基板はＮ型半導体である、とすることができる。第１のＭＯＳＦＥＴ部をｎチャネルＭＯＳＦＥＴとする場合の構成である。半導体基板をＰ型半導体として第１のＭＯＳＦＥＴ部をｐチャネルＭＯＳＦＥＴとすることももちろん可能である。
【００１３】
また、実施態様として、前記第２のＭＯＳＦＥＴ部が、前記第１のＭＯＳＦＥＴ部に近い側から前記ドレイン領域、前記チャネル領域、前記ソース領域の配置である、とすることができる。第１のＭＯＳＦＥＴ部に近く第２のＭＯＳＦＥＴ部のドレイン領域が配置されると、レイアウト上、第１のＭＯＳＦＥＴ部のゲートと第２のＭＯＳＦＥＴ部のドレイン領域との電気的接続が最短になる。この接続により、第１のＭＯＳＦＥＴ部がオフ状態にスイッチングされた後のそのゲートを、第２のＭＯＳＦＥＴ部のソース・ドレイン間のオン状態を利用して一定電圧に固定できる。
【００１４】
あるいは、上記の各領域の配置に代えて、第２の方向にドレイン領域、チャネル領域、ソース領域、チャネル領域、…の配置となるようにすることもできる。この場合、第１のＭＯＳＦＥＴ部のソース領域と第２のＭＯＳＦＥＴ部のソース領域とを半導体構造上で容易に電気的導通させることができる。
【００１５】
また、実施態様として、前記第２のＭＯＳＦＥＴ部の前記ドレイン領域、前記チャネル領域、前記ソース領域の前記第２の水平方向の幅が、それぞれ、前記第１のＭＯＳＦＥＴ部の前記一定の繰り返しパターンの両終端間の幅とほぼ同一である、とすることができる。第２のＭＯＳＦＥＴ部の大きさ（幅）をできるだけ大きくした場合の構成である。
【００１６】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るＭＯＳＦＥＴの概略構成を模式的に示す平面図である。この図はある深さにおける各領域の配置を示している。同図中の断面Ａ−Ａａ、同Ｂ−Ｂａの構造については後述する。
【００１７】
図１に示すように、このＭＯＳＦＥＴ１は、第１のＭＯＳＦＥＴ部１０と第２のＭＯＳＦＥＴ部２０とを有する。第１のＭＯＳＦＥＴ部１０には、ゲート電極層１１（ドットパターンで図示）、ソース層１２（クロスハッチパターンで図示）、ベースコンタクト層１３（グリッドパターンで図示）が配置される。ゲート電極層１１の最外は図示していないがゲート絶縁膜で覆われている。ソース層１２はＮ＋半導体層、ベースコンタクト層１３はＰ＋半導体層、ゲート電極層１１は導電性の高い例えば多結晶シリコンの層である。
【００１８】
第１のＭＯＳＦＥＴ部１０の図で上下方向の一方の端部付近には、複数のゲートコンタクト１１４が設けられて外部等との電気的導通がなされ得る。また、このＭＯＳＦＥＴ部１０の端部に隣接する第２のＭＯＳＦＥＴ部２０は、ドレイン層２１（クロスハッチパターンで図示）、チャネル領域（ゲート電極層２２の下側にある）、ソース層２３（クロスハッチパターンで図示）を有する。ドレイン層２１、ソース層２３はＮ＋半導体層、チャネル領域はＰ型半導体層である。ドレイン層２１は複数のドレインコンタクト２４等により外部および第１のＭＯＳＦＥＴ部１０のゲートコンタクト１１４との電気的導通がなされ得る。ソース層２３は複数のソースコンタクト２５等により外部との電気的導通がなされ得る。これにより、ソース層２３は、第１のＭＯＳＦＥＴ部１０のソース層１２と電気的導通され得る。
【００１９】
図２は、図１中に示したＡ−Ａａ位置の模式的な矢視方向断面図である。図２において図１中に示した部位と同一のものには同一の符号を付してある。第１のＭＯＳＦＥＴ部１０は、図示するように、Ａ−Ａａ方向に一定の繰り返しパターンとなる断面構造である。ゲート電極層１１はいわゆるトレンチ型のものであり、その最外はゲート絶縁膜１４に覆われている。全体縦方向には、下からドレイン電極層１９、半導体基板１８、Ｎ型半導体層１７、ベース層（ボディ領域）１６の各層を有し、さらにベース層１６の上には選択的にソース層１２かベースコンタクト層１３が形成されている。半導体基板１８はＮ型であり、Ｎ型半導体層１７より不純物濃度が高い。Ｎ型半導体層１７は、例えば半導体基板１８上にエピタキシャル成長により形成できる。ベース層１６はＰ型半導体層である。
【００２０】
トレンチ型のゲート電極層１１は、Ｎ型半導体層１７中に達するまでの深さを有し、この深さ形成により対向するベース層１６領域がチャネル領域となる。ベース層１６の上側に形成されているソース層１２はゲート電極層１１にゲート絶縁膜１４を介して隣接する。ソース層１２上、ベースコンタクト層１３上にはトップメタル（不図示）を介してソース電極層１５が設けられ得る。ソース電極層１５とドレイン電極層１９とは半導体基板１８を介して対向配置され、これにより第１のＭＯＳＦＥＴ部１０は縦型のＭＯＳＦＥＴとなっている。
【００２１】
図３は、図１中に示したＢ−Ｂａ位置の模式的な矢視方向断面図である。図３においてすでに説明した図中の部位と同一のものには同一の符号を付してある。図３に示すように、ドレイン層２１、ソース層２３は、ベース層１６の領域の表面に選択的に形成されている。ドレイン層２１の上にはトップメタル（不図示）を介してドレイン電極層２７が形成され得、ソース層２８の上にはトップメタル（不図示）を介してソース電極層２８が形成され得る。ドレイン層２１とソース層２３との間を含んでややそれより幅広の領域の上にゲート絶縁膜２６を介してゲート電極層２２が形成され得る。
【００２２】
ドレイン層２１、ゲート電極層２２、ソース層２３の各層のＡ−Ａａ方向の長さは、第１のＭＯＳＦＥＴ部１０の断面における繰り返しパターンの両終端間と同じ長さにすることが可能である。または、第２のＭＯＳＦＥＴ部２０が、Ａ−Ａａ方向には、複数の並列したＭＯＳＦＥＴ素子の並びとなるように形成されてもよい。
【００２３】
図４は、図１に示したＭＯＳＦＥＴ１の上面を模式的に示す平面図である。図４においてすでに説明した図中の部位と同一のものには同一の符号を付してある。ソース電極４１は、ソースコンタクト４２を介してソース電極層１５（図２）に電気的導通する電極配線である。ソース電極４１上には複数のバンプ４３が形成されバンプ４３を介する基板への実装が可能である。
【００２４】
ゲート電極４４は、ゲートコンタクト１１４を介してゲート電極層１１（図１）に電気的導通し、かつドレインコンタクト２４を介してドレイン電極層２７（図３）に電気的導通する電極配線（導電領域）である。ゲート電極４４上には複数のバンプ４５が形成されバンプ４５を介する基板への実装が可能である。このようにこの実施形態では、ゲート電極４４により、第１のＭＯＳＦＥＴ部１０のゲートと第２のＭＯＳＦＥＴ部２０のドレインとが電気的導通される。他方、好ましさは多少劣るが個別に基板に接続して基板上で電気的接続することも考えられる。この場合、第１のＭＯＳＦＥＴ部１０のゲートの配線と、第２のＭＯＳＦＥＴ部２０のドレインの配線とは、配線層として別々の層で形成してもよい。
【００２５】
図４の第２ゲート電極４６は、ゲート電極層２２（図３）に電気的導通する電極配線である。第２ゲート電極４６上には複数のバンプ４７が形成されバンプ４７を介する基板への実装が可能である。第２ソース電極４８は、ソースコンタクト２５を介してソース電極層２８（図３）に電気的導通する電極配線である。第２ソース電極４８上には複数のバンプ４９が形成されバンプ４９を介する基板への実装が可能である。バンプ４３、４５、４７、４９を介する基板への実装によりボンディングワイヤを用いる場合より低抵抗、低インダクタンスの実装が可能である。
【００２６】
図５は、以上の図１ないし図４を参照して説明したＭＯＳＦＥＴ１の等価回路図である。図５に示すように、このＭＯＳＦＥＴ１は、第１のＭＯＳＦＥＴ部１０に付随して第２のＭＯＳＦＥＴ部２０を有し、第１のＭＯＳＦＥＴ部１０のゲートと第２のＭＯＳＦＥＴ部２０のドレインとは導通している（ゲート電極４４（図４）による）。図５における各端子に付された括弧内符号は、図４中の符号に対応している。
【００２７】
図６は、本発明の一実施形態に係るＭＯＳＦＥＴ１をＤＣ−ＤＣコンバータに適用した場合の例示的な回路図である。図６において、上側のＭＯＳＦＥＴ７１と、下側のＭＯＳＦＥＴ１の第１のＭＯＳＦＥＴ部１０とは少なくとも同時にはオンにならないように制御される（次述するドライバ６０による。）。これにより、その中間接続点はもとの電圧（一次側電圧）かグラウンドかに導通し、したがって、この接続点をインダクタ７３とコンデンサ７４とによるローパスフィルタを介して出力端子７５に接続することで、出力端子７５に中間電圧を出力電圧（二次側電圧）として発生させることができる。出力端子７５から出力できる最大電流は、例えば１０Ａである。このように出力電流値が大きいのでＭＯＳＦＥＴ７１とＭＯＳＦＥＴ１とは、ドライバ６０とは別のディスクリート部品となっている。
【００２８】
第１のＭＯＳＦＥＴ部１０のソース・ドレイン間に並列に接続されるダイオード７２は、フライホイールダイオードである。上側のＭＯＳＦＥＴ７１のゲート、および下側のＭＯＳＦＥＴ１の第１のＭＯＳＦＥＴ部１０のゲートは、図示するようにドライバ６０に接続されて制御される。上側のＭＯＳＦＥＴ７１のゲートには、ドライバ６０が有するｐＭＯＳＦＥＴ６１とｎＭＯＳＦＥＴ６２とからなるインバータの出力が接続される。インバータ出力がハイレベルのときＭＯＳＦＥＴ７１はオン、インバータ出力がローレベルのときＭＯＳＦＥＴ７１はオフである。
【００２９】
下側のＭＯＳＦＥＴ１の第１のＭＯＳＦＥＴ部１０のゲートには、ドライバ６０が有するｐＭＯＳＦＥＴ６３のドレインが接続される。また、下側のＭＯＳＦＥＴ１の第２ゲートには、ｐＭＯＳＦＥＴ６３のゲートに加えられる信号と同じ信号が供給されるべく接続がされる。ｐＭＯＳＦＥＴ６３のドレイン出力がハイレベルのとき第１のＭＯＳＦＥＴ部１０はオンになり、同ドレイン出力がハイレベルではないときはｐＭＯＳＦＥＴ６３のゲートがハイレベルであることからＭＯＳＦＥＴ１の第２のＭＯＳＦＥＴ部２０がオンとなり、したがって第１のＭＯＳＦＥＴ部１０はオフとなる。また、第１のＭＯＳＦＥＴ部１０のソースと第２のＭＯＳＦＥＴ部２０のソースとは共通してグラウンドに接続される。
【００３０】
以上の説明からわかるように、ドライバ６０において、ｐＭＯＳＦＥＴ６１とｎＭＯＳＦＥＴ６２とからなるインバータの入力側ｃ１と、ｐＭＯＳＦＥＴ６３のゲートｃ２とは、同時にはローとならないように所定の制御信号が加えられる。この制御信号の周波数は例えば１ＭＨｚである。このような高い周波数による駆動では、ドライバ６０からＭＯＳＦＥＴ７１やＭＯＳＦＥＴ１への接続が寄生インダクタとなって、そのインダクタンス分が無視できなくなる。
【００３１】
例えば、ＭＯＳＦＥＴ１の第２のＭＯＳＦＥＴ部２０がドライバ６０の側にある場合を考えると、ＭＯＳＦＥＴ部２０のオンによりＭＯＳＦＥＴ部１０をオフ状態にしているタイミングにおいて、ＭＯＳＦＥＴ部１０のドレイン電圧の電圧変化率が大きいことに起因してドレイン・ソース間の寄生容量により流れる高周波電流が問題になる。この電流は、ＭＯＳＦＥＴ１０部のゲートに接続される配線（ボンディングワイヤを用いている場合にはボンディングワイヤも含まれる）などが有する寄生インダクタンスによりそのゲートに電圧を発生させる。この電圧により、本来オフとすべきタイミングでＭＯＳＦＥＴ部１０がオンとなってしまう。いわゆるセルフターンオン現象である。
【００３２】
図６に示すようにＭＯＳＦＥＴ部２０がＭＯＳＦＥＴ部１０の側に存在すると、ＭＯＳＦＥＴ部１０のゲートは、ＭＯＳＦＥＴ部１０のドレイン・ゲート間に高周波電流が流れても、ＭＯＳＦＥＴ部２０がオンしている場合には、ＭＯＳＦＥＴ部２０によりグラウンドレベルに固定される。したがって、ｐＭＯＳＦＥＴ６３のドレインからＭＯＳＦＥＴ部１０のゲートへの接続配線に寄生インダクタンスや抵抗分が存在していても、不要にＭＯＳＦＥＴ部１０がオンすることがなくなる。すなわち、ＭＯＳＦＥＴ７１、ＭＯＳＦＥＴ部１０を貫通する電流路が発生しなくなり、したがって、電力の変換にともなう損失を減らして高効率なＤＣ−ＤＣコンバータとなる。
【００３３】
次に、本発明の別の実施形態に係るＭＯＳＦＥＴについて図７を参照して説明する。図７は、本発明の別の実施形態に係るＭＯＳＦＥＴの概略構成を示す断面図（図２におけるＡ−Ａａ位置相当）である。図７において、すでに説明した図中の部位と同一または同一相当のものには同一符号を付してある。その部位については加える事項がない限り説明を省略する。
【００３４】
この実施形態は、第１のＭＯＳＦＥＴ部１０として、いわゆるプレーナ型のＭＯＳＦＥＴを形成したものである。これによりベース層１６に代えてプレーナ型ベース層１６ａを有し、プレーナ型ベース層１６ａ表面に選択的にソース層１２、ベースコンタクト層１３が形成されている。ソース電極層１５はベースコンタクト層１３上およびソース層１２の一部上に形成される。ゲート絶縁膜１４とゲート電極層１１との積層は、表出したＮ型半導体層１７上を中心に、隣り合うソース層１２上にまで広がって形成される。ゲート電極層１１を介してゲート電極１１に対向するベース層１６ａ領域がチャネルである。
【００３５】
この実施形態による第１のＭＯＳＦＥＴ部も、Ａ１−Ａ１ａ方向には図示するように繰り返しパターンの断面構造を有する点で上記の実施形態と同じである。この構造は、図２に示した構造よりプロセス的に簡単に製造できる利点がある。
【００３６】
次に、本発明のさらに別の実施形態に係るＭＯＳＦＥＴについて図８を参照して説明する。図８は、本発明のさらに別の実施形態に係るＭＯＳＦＥＴの概略構成を示す断面図である。図８において、すでに説明した図中の部位と同一または同一相当のものには同一符号を付してある。その部位については加える事項がない限り説明を省略する。
【００３７】
この実施形態は、図６中に示したフライホイールダイオード７２をＭＯＳＦＥＴ１に内蔵したものであり、図２に示した構造中の一部をダイオード（ショットキーダイオード）に改変した構造を有する。具体的には、図８に示すように、トレンチ型の複数のゲート電極層１１の一部を、第１のＭＯＳＦＥＴ部１０が有するソース電極層１５に電気的に導通させる。このゲート電極層１１に対向する半導体領域の少なくとも一部は縦方向にすべて半導体基板１８と同じ導電型である。そして、この少なくとも一部の半導体領域の上面に金属層８１を形成し、この金属層８１を第１のＭＯＳＦＥＴ部１０が有するソース電極層１５に導通させる。
【００３８】
以上の構造により、金属層８１とこれに接触するＮ型半導体層１７との間に発生するショットキーバリアを利用してダイオードとするものである。金属層８１の側がアノードである。このような構造によると、図６中に示したディスクリート部品としてのフライホイールダイオード７２が不要となるので、ＭＯＳＦＥＴ１として付加価値が向上する。
【００３９】
次に、本発明のさらに別の実施形態に係るＭＯＳＦＥＴについて図９を参照して説明する。図９は、本発明のさらに別の実施形態に係るＭＯＳＦＥＴの概略構成を模式的に示す平面図である。図９において、すでに説明した図中の部位と同一または同一相当のものには同一符号を付してある。その部位については加える事項がない限り説明を省略する。
【００４０】
この実施形態では、第２のＭＯＳＦＥＴ部２０における各領域の配置が上記各実施形態と異なる。すなわち、Ａ−Ａａ方向にドレイン層２１、チャネル領域（ゲート電極層２２の下側にある）、ソース層２３、チャネル領域（同）、…の並びになっている。これによりチャネルの形成方向はＡ−Ａａ方向となり、上記各実施形態がＢ−Ｂａ方向にチャネルが形成されるのと異なる。このような配置にすると、第１、第２のＭＯＳＦＥＴ部１０、２０の両ソースをこの半導体デバイス上の導電領域形成により電気的導通させることが容易に可能になる。すなわち、図９を見て分かるように、第２のＭＯＳＦＥＴ部２０のソース層２３にあるソースコンタクト２５を、第１のＭＯＳＦＥＴ部のソース電極層１５（図２）に接続する導電領域を他の導電領域と交差することなく形成できる。
【００４１】
図１０は、図９によって示されたＭＯＳＦＥＴの等価回路図である。図１０における各端子に付された括弧内符号は、図９または図４中の符号と対応している。すなわち、ゲートコンタクト１１４とドレインコンタクト２４とが導電領域により導通して同一ノードとなり外部に出る端子Ｇ、ソースコンタクト４２（図４）とソースコンタクト２５とが導電領域により導通して同一ノードとなり外部に出る端子Ｓ、複数のゲートコンタクト９１が導電領域により同一ノードとなり外部に出る端子Ｇ２の各端子が、図９に示す面の側に形成され得る。この点は、図４、図５と比較して分かるように、上記各実施形態では得られない利点である。なお、セルフターンオン現象の除去効果については同様である。
【００４２】
以上の実施形態の説明では、第１のＭＯＳＦＥＴ部１０、第２のＭＯＳＦＥＴ部２０ともにＮ型半導体基板を有するＮチャネルのＭＯＳＦＥＴであるとしたが、もちろん、Ｐ型半導体基板を有するＰチャネルのＭＯＳＦＥＴとして構成することも可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係るＭＯＳＦＥＴの概略構成を模式的に示す平面図。
【図２】図１中に示したＡ−Ａａの模式的な矢視方向断面図。
【図３】図１中に示したＢ−Ｂａの模式的な矢視方向断面図。
【図４】図１に示したＭＯＳＦＥＴの上面を模式的に示す平面図。
【図５】図１ないし図４によって示されたＭＯＳＦＥＴの等価回路図。
【図６】本発明の一実施形態に係るＭＯＳＦＥＴをＤＣ−ＤＣコンバータに適用した場合の例示的な回路図。
【図７】本発明の別の実施形態に係るＭＯＳＦＥＴの概略構成を示す断面図（図２におけるＡ−Ａａ位置相当）。
【図８】本発明のさらに別の実施形態に係るＭＯＳＦＥＴの概略構成を示す断面図。
【図９】本発明のされに別の実施形態に係るＭＯＳＦＥＴの概略構成を模式的に示す平面図。
【図１０】図９によって示されたＭＯＳＦＥＴの等価回路図。
【符号の説明】
【００４４】
１…ＭＯＳＦＥＴ、１０…第１のＭＯＳＦＥＴ部、１１…ゲート電極層、１２…ソース層、１３…ベースコンタクト層、１４…ゲート絶縁膜、１５…ソース電極層、１６…ベース層（ボディ領域）、１６ａ…プレーナ型ベース層、１７…Ｎ型半導体層、１８…半導体基板、１９…ドレイン電極層、２０…第２のＭＯＳＦＥＴ部、２１…ドレイン層、２２…ゲート電極層、２３…ソース層、２４…ドレインコンタクト、２５…ソースコンタクト、２６…ゲート絶縁膜、２７…ドレイン電極層、２８…ソース電極層、４１…ソース電極、４２…ソースコンタクト、４３…バンプ、４４…ゲート電極、４５…バンプ、４６…第２ゲート電極、４７…バンプ、４８…第２ソース電極、４９…バンプ、６０…ドライバ、６１…ｐＭＯＳＦＥＴ、６２…ｎＭＯＳＦＥＴ、６３…ｐＭＯＳＦＥＴ、７１…ＭＯＳＦＥＴ、７２…フライホイールダイオード、７３…インダクタ、７４…コンデンサ、７５…出力端子、８１…金属層、９１…ゲートコンタクト、１１４…ゲートコンタクト。
【図１】
2006237261.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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