(57)【要約】【課題】  メモリが内蔵されたＬＳＩにおいて、メモリの入力への経路またはメモリの出力からの経路のディレイ故障を検出するディレイテストを実施できるようにする。【解決手段】  スキャンＦＦ１ａ〜１ｍと、セレクタ２ａ〜２ｅと、遅延調整回路３ａ〜３ｄと、組合せ回路１０ａ〜１０ｃと、メモリ１１と、ＢＩＳＴ１２とを有する。セレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの経路上に、セレクタ２ａ〜２ｄからメモリ１１の入力端子への信号遅延時間と、セレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの信号遅延時間とが同じになるように遅延調整回路３ａ〜３ｄを備える。スキャンＦＦ１ｋからセレクタ２ｅへの経路上に、メモリデータ出力ＤＯＵＴからセレクタ２ｅへの信号遅延時間と、スキャンＦＦ１ｋの出力からセレクタ２ｅへの信号遅延時間とが同じになるように遅延調整回路３ｅを備える。【選択図】      図１
2006004509.tif 000002
【特許請求の範囲】
【請求項１】
メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える第１の切替手段と、
前記メモリ回路の入力へ信号を生成するスキャンフリップフロップにて構成されたデータスキャンフリップフロップと、
前記検査回路からの信号とデータスキャンフリップフロップからの信号を切替えて前記メモリ回路に印加する第２の切替手段と、
スキャンテスト時に前記メモリ回路へ入力される論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、
前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える切替手段と、
前記メモリ回路の出力を受けるスキャンフリップフロップにて構成された観測スキャンフリップフロップと、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、
前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。
【請求項３】
メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える第１の切替手段と、
前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、
前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第２の切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、
前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。
【請求項４】
メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える切替手段と、
前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、
前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。
【請求項５】
メモリ回路と、
スキャンテストと通常動作を切替える切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、
前記メモリ回路に接続する入力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とするハードマクロ回路。
【請求項６】
メモリ回路と、
スキャンテストと通常動作を切替える切替手段と、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、
前記メモリ回路に接続する出力端子と、
前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記出力端子へ出力値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、
を有することを特徴とするハードマクロ回路。
【請求項７】
スキャンテスト時にメモリ回路への論理値を観測するスキャンフリップフロップと、スキャンテスト時にメモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴とする請求項１または２記載の半導体集積回路。
【請求項８】
スキャンテスト時にメモリ回路への論理値を観測するスキャンフリップフロップと、スキャンテスト時にメモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴とする請求項５または６記載のハードマクロ回路。
【請求項９】
メモリ回路と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、
前記メモリ回路に接続する入力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、
を有することを特徴とするハードマクロ回路。
【請求項１０】
メモリ回路と、
スキャンテストと通常動作とを切替える切替手段と、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、
前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、
前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする遅延調整回路と、
を有することを特徴とするハードマクロ回路。
【請求項１１】
メモリ回路と、
スキャンテストと通常動作とを切替える切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、
前記メモリ回路に接続する入力端子と、
前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする第１の遅延調整回路と、
前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする第２の遅延調整回路と、
を有することを特徴とするハードマクロ回路。
【請求項１２】
メモリ回路と、
スキャンテストと通常動作とを切替える第１の切替手段と、
前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、
前記メモリ回路の検査を行う検査回路と、
前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第２の切替手段と、
前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、
前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第１の遅延調整回路と、
前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第２の遅延調整回路と、
を有することを特徴とする半導体集積回路。
【請求項１３】
メモリ回路と、
スキャンテストと通常動作とを切替える切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、
前記メモリ回路に接続する入力端子と、
前記メモリ回路に接続するとともに、前記スキャンテスト時には前記テストパターン発生機能を具備した組込み自己テスト回路からの論理値を出力するテスト出力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第１の遅延調整回路と、
前記メモリ回路から前記出力端子に論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記出力端子へ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第２の遅延調整回路と、
を有することを特徴とするハードマクロ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路およびハードマクロ回路に関し、特に、メモリ回路を含むＬＳＩ回路内のパスのディレイ試験を行うようにした半導体集積回路およびハードマクロ回路に関する。
【背景技術】
【０００２】
回路内のパスやゲートにディレイ故障が存在していた場合には、この回路を実際の製品に組み込んだ時に動作エラーが発生する。近年のＬＳＩの高速化またプロセスの微細化に伴い、回路内にディレイ故障が発生する割合が急速に高まっている。そこで、内部のディレイ故障を調べるディレイテストが必須なものとなっている。
【０００３】
ＲＡＭ／ＲＯＭなどのメモリが組み込まれているＬＳＩにおいては、線形帰還シフトレジスタ（Ｌｉｎｅａｒ  Ｆｅｅｄｂａｃｋ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ：以下、「ＬＦＳＲ」と略記する）を基本とするテストパターン発生器と出力応答圧縮器とをＬＳＩに内蔵し、ＬＳＩの内部でメモリの自己テストができる組込み自己テスト（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ：以下、「ＢＩＳＴ」と略記する）により、メモリの実動作テストを行うことが一般的になっている。しかし、ＢＩＳＴを用いたメモリテストにおいては、メモリ部分が切り出されてテストされているため、メモリへのアクセス経路またはメモリからのデータ出力経路に故障が発生している場合には、動作不具合をおこしてしまう可能性がある。
【０００４】
そこで、実動作時にメモリへのアクセス経路またはメモリからのデータ経路の縮退故障を検出するために、スキャンパスを用いたスキャンテストを行っている。
メモリテストを行うためにＢＩＳＴおよびメモリへのアクセス経路またはメモリからのデータ経路の縮退故障を検出するためのスキャンＦＦ（フリップフロップ）の構成について、図１５を用いて説明する。
【０００５】
図１５は、一般的なＢＩＳＴを用いたメモリテストを行う半導体集積回路を示す。この半導体集積回路は、スキャンフリップフロップ（以下、「スキャンＦＦ」と略記する）１ａ〜１ｍと、セレクタ２ａ〜２ｅと、組合せ回路１０ａ〜１０ｃと、メモリ１１とから構成されている。組合せ回路１０ａは、スキャンＦＦ１ａ〜１ｄと接続しており、その出力は各セレクタ２ａ〜２ｄの入力の１つに接続している。セレクタ２ａ〜２ｄの他の入力は、ＢＩＳＴ１２からのデータ出力が接続している。セレクタ２ａ〜２ｄの出力は、メモリ１１に接続するとともに、スキャンＦＦ１ｅ〜１ｈの入力に接続している。組合せ回路１０ｂの出力はスキャンＦＦ１ｋに接続しており、スキャンＦＦ１ｋの出力はセレクタ２ｅの入力の１つに接続している。メモリ１１のデータ出力は、セレクタ２ｅの他方の入力に接続している。セレクタ２ｅの出力は組合せ回路１０ｃに接続しており、組合せ回路１０ｃはスキャンＦＦ１ｍに接続している。セレクタ２ｅの出力はＢＩＳＴ１２にも接続している。
【０００６】
スキャンＦＦ１ａ〜１ｍはスキャンパスを構成しており、スキャンテスト時には通常入力端子Ｄから値を取りこみ、スキャンシフト時にはテスト入力端子ＳＩからデータを取りこむ構成になっている。セレクタ２ａ〜２ｄは、メモリ検査制御信号が“Ｈ”の場合に、テスト入力として、ＢＩＳＴ１２の出力データを選択する。またセレクタ２ａ〜２ｄは、が“Ｌ”の場合には、通常動作として組み合わせ回路１０ａからの入力を選択する。セレクタ２ｅは、テストモード制御信号が“Ｈ”の場合はスキャンＦＦ１ｋの出力を選択し、テストモード制御信号が“Ｌ”の場合には、メモリ１１の出力データを選択する。
【０００７】
このような構成であると、ＢＩＳＴ１２を用いてテストを行うことにより、セレクタ２ａ〜２ｄからメモリ１１の入力までの経路およびメモリ１１の出力からセレクタ２ｅまでの経路に故障が発生した場合にはテスト可能である。
【０００８】
また、ＬＳＩの実動作時に使用する経路であるスキャンＦＦ１ａ〜１ｄからセレクタ２ａ〜２ｄまでの経路およびセレクタ２ｅからスキャンＦＦ１ｍまでの経路は、スキャンテストを行うことで縮退故障を検出することが可能である。
【０００９】
しかし、ディレイ故障を考慮したテスト設計が行われていないため、メモリ１１が存在するパスは、テスト対象外となっている。
ディレイテストは、テスト対象経路に変化信号（立ち上がり、立ち下り）を伝搬させ（以下、この伝播処理を「活性化」と略記する）、設計された伝播時間後に出力点を観測することで可能となる。変化信号の入力点、出力点として、ＬＳＩ外部端子のみならず、ＬＳＩ内部のＦＦを利用する。
【００１０】
ＬＳＩ内部のＦＦを使用してメモリを含むパスのディレイテストを行うことが可能な技術として、特許文献１に記載されたものがある。これは、試験対象となる回路の入力ピンから内蔵メモリのアドレス入力端子に至る入力パスと、内蔵メモリのデータ出力端子から出力ピンに至る入力パスとを確保し、回路内蔵メモリのアドレス入力端子に与えられるメモリ読出しアドレスを切替え、回路内蔵メモリの読出しアドレスが切替えられてから、あらかじめ設定された時間が経過するまでに、出力ピンの出力値が変化したか否かを調べている。
【特許文献１】特開平５−１２８０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記した従来のＢＩＳＴを利用したメモリテストでは、実際にそのメモリが使用されるパスが試験されず、また、スキャンテストではテスト内容が縮退故障などの静的なものに限られるので、ディレイ故障などの動的な故障を検出できないという問題がある。
【００１２】
また、上記した従来のアドレスを切替えてメモリを含むパスのディレイテストを行う方法においては、ＲＡＭをテストする場合には、あらかじめＲＡＭに値を書きこむ必要があるため、検査時間が増大する。また、テスト結果がＲＡＭやＲＯＭなどのメモリの不具合によって起こっているのか、メモリへのアクセス経路またはデータ出力経路にディレイ故障が発生しているのかを見分けることができない。このため、故障箇所の特定が非常に困難である。
【００１３】
本発明は、上記のような従来の課題を解決し、実際にメモリが使用されるパスのディレイ故障テストを、従来のＢＩＳＴを用いたメモリテストの構成に、スキャンＦＦと小規模の遅延調整回路とを付加することによって実現することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、請求項１に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える第１の切替手段と、前記メモリ回路の入力へ信号を生成するスキャンフリップフロップにて構成されたデータスキャンフリップフロップと、前記検査回路からの信号とデータスキャンフリップフロップからの信号を切替えて前記メモリ回路に印加する第２の切替手段と、スキャンテスト時に前記メモリ回路へ入力される論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
【００１５】
これにより、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストを実施することが可能になる。
【００１６】
請求項２に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える切替手段と、前記メモリ回路の出力を受けるスキャンフリップフロップにて構成された観測スキャンフリップフロップと、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
【００１７】
これにより、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストを実施することが可能になる。
【００１８】
請求項３に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える第１の切替手段と、前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第２の切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
【００１９】
これにより、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストのテスト時間を短縮できる。
【００２０】
請求項４に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える切替手段と、前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
【００２１】
これにより、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストのテスト時間を短縮できる。
【００２２】
請求項５に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作を切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、前記メモリ回路に接続する入力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
【００２３】
これにより、遅延調整回路を組み込んだ半導体集積回路を用いることで、複数のメモリを備えるＬＳＩにおいても、半導体集積回路の入力端子からメモリ回路までの信号伝搬時間と半導体集積回路の入力端子から論理値を格納するスキャンフリップフロップまでの信号伝搬時間とを同じ遅延時間にするためのレイアウトツールなどの処理をメモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、半導体集積回路の入力端子からメモリ回路までの配線長が短くなるため、遅延調整回路として付加する回路面積を削減できる。
【００２４】
請求項６に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作を切替える切替手段と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、前記メモリ回路に接続する出力端子と、前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記出力端子へ出力値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、を有することを特徴としている。
【００２５】
これにより、遅延調整回路を組み込んだ半導体集積回路を用いることで、複数のメモリを備えるＬＳＩにおいても、メモリ回路から半導体集積回路の出力端子までの信号伝搬遅延と、メモリ回路からの論理値を出力するスキャンフリップフロップから半導体集積回路の出力端子までの信号伝搬時間を同じ遅延時間にするためのレイアウトツールなどの処理をメモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、メモリ回路から半導体集積回路の出力端子までの配線長が短くなるため、遅延調整回路として付加する回路面積を削減できる。
【００２６】
請求項７に係る本発明の半導体集積回路は、スキャンテスト時にメモリ回路への論理値を格納するスキャンフリップフロップと、スキャンテスト時に論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴としている。
【００２７】
これにより、スキャンフリップフロップの数を削減できるため、回路面積を削減できる。
【００２８】
請求項８に係る本発明のハードマクロ回路は、スキャンテスト時にメモリ回路への論理値を観測するスキャンフリップフロップと、スキャンテスト時にメモリ回路信号と切り替わって論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴としている。
【００２９】
これにより、スキャンフリップフロップの数を削減できるため、回路面積を削減できる。
【００３０】
請求項９に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、前記メモリ回路に接続する入力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、を有することを特徴としている。
【００３１】
これにより、メモリ回路への経路のディレイテストをするためのテスト時間を削減できる。
【００３２】
請求項１０に係る本発明の半導体集積回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする遅延調整回路と、を有することを特徴としている。
【００３３】
これにより、メモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
請求項１１に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、前記メモリ回路に接続する入力端子と、前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする第１の遅延調整回路と、前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする第２の遅延調整回路と、を有することを特徴としている。
【００３４】
これにより、メモリ回路への経路またメモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
請求項１２に係る本発明の半導体集積回路は、メモリ回路と、スキャンテストと通常動作とを切替える第１の切替手段と、前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、前記メモリ回路の検査を行う検査回路と、前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第２の切替手段と、前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第１の遅延調整回路と、前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第２の遅延調整回路と、を有することを特徴としている。
【００３５】
これにより、メモリ回路への経路またメモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
請求項１３に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、前記メモリ回路に接続する入力端子と、前記メモリ回路に接続するとともに、前記スキャンテスト時には前記テストパターン発生機能を具備した組込み自己テスト回路からの論理値を出力するテスト出力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第１の遅延調整回路と、前記メモリ回路から前記出力端子に論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記出力端子へ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第２の遅延調整回路と、を有することを特徴としている。
【００３６】
これにより、メモリ回路への経路またメモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
【発明の効果】
【００３７】
以上のように本発明によると、データスキャンフリップフロップからメモリ回路に論理値が伝搬する遅延時間と、データスキャンフリップフロップからテスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストを実施することが可能になる。
【００３８】
また本発明によると、メモリ回路から観測スキャンフリップフロップに論理値が伝搬する遅延時間と、テストデータスキャンフリップフロップから観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストを実施することが可能になる。
【発明を実施するための最良の形態】
【００３９】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体集積回路の一部を示している。この図１の回路は、スキャンＦＦ１ａ〜１ｍと、セレクタ２ａ〜２ｅと、遅延調整回路３ａ〜３ｄと、組合せ回路１０ａ〜１０ｃと、メモリ１１と、ＢＩＳＴ１２とから構成されている。組合せ回路１０ａは、その入力がスキャンＦＦ１ａ〜１ｄと接続しており、その出力は各セレクタ２ａ〜２ｄにおける入力の１つに接続している。セレクタ２ａ〜２ｄの他の入力には、ＢＩＳＴ１２からのデータ出力が接続している。セレクタ２ａ〜２ｄの出力はメモリ１１に接続しており、また遅延調整回路３ａ〜３ｄに接続している。遅延調整回路３ａ〜３ｄは、スキャンＦＦ１ｅ〜１ｈの入力に接続している。組合せ回路１０ｂの出力はスキャンＦＦ１ｋに接続しており、スキャンＦＦ１ｋの出力は遅延調整回路３ｅに接続しており、遅延調整回路３ｅの出力はセレクタ２ｅの入力の１つに接続しており、メモリ１１のデータ出力はセレクタ２ｅの他の入力に接続している。セレクタ２ｅの出力は組合せ回路１０ｃに接続しており、組合せ回路１０ｃの出力はスキャンＦＦ１ｍに接続している。また、セレクタ２ｅの出力はＢＩＳＴ１２にも接続している。
【００４０】
スキャンＦＦ１ａ〜１ｍはスキャンパスを構成しており、スキャンテスト時は通常入力端子Ｄから値を取りこみ、スキャンシフト時はテスト入力端子ＳＩからデータを取りこみ、テスト出力端子ＳＯＵＴからデータを出力する構成になっている。セレクタ２ａ〜２ｄは、メモリ検査制御信号が“Ｈ”の場合に、テスト入力として、ＢＩＳＴ１２の出力データを選択する。また、ＢＩＳＴモード信号が“Ｌ”の場合には、通常動作として他方の入力を選択する。セレクタ２ｅは、テストモード信号が“Ｈ”の場合にスキャンＦＦ１ｋの出力を選択し、テストモード信号が“Ｌ”の場合にはメモリの出力データを選択する。
【００４１】
図１において、図１５の従来の構成との違いは、次の通りである。すなわち、セレクタ２ａからスキャンＦＦ１ｅへの経路上に、レイアウトツールなどで、セレクタ２ａからメモリ１１の入力端子ＡＤＲへの信号遅延時間と、セレクタ２ａからスキャンＦＦ１ｅへの信号遅延時間とが同じになるように、遅延調整回路３ａが挿入されていることである。
【００４２】
また、セレクタ２ｂからスキャンＦＦ１ｆへの経路上に、レイアウトツールなどで、セレクタ２ｂからメモリ１１の入力端子ＤＩＮへの信号遅延時間と、セレクタ２ｂからスキャンＦＦ１ｆへの信号遅延時間とが同じになるように、遅延調整回路３ｂが挿入されていることである。
【００４３】
また、セレクタ２ｃからスキャンＦＦ１ｇへの経路上に、レイアウトツールなどで、セレクタ２ｃからメモリ１１の入力端子ＷＥへの信号遅延時間と、セレクタ２ｃからスキャンＦＦ１ｇへの信号遅延時間とが同じになるように、遅延調整回路３ｃが挿入されていることである。
【００４４】
また、セレクタ２ｄからスキャンＦＦ１ｈへの経路上に、レイアウトツールなどで、セレクタ２ｃからメモリ１１の入力端子ＣＳへの信号遅延時間と、セレクタ２ｄからスキャンＦＦ１ｈへの信号遅延時間とが同じになるように、遅延調整回路３ｄが挿入されていることである。
【００４５】
また、スキャンＦＦ１ｋからセレクタ２ｅへの経路上に、レイアウトツールなどで、メモリデータ出力ＤＯＵＴからセレクタ２ｅへの信号遅延時間と、スキャンＦＦ１ｋの出力からセレクタ２ｅへの信号遅延時間とが同じになるように、遅延調整回路３ｅが挿入されていることである。
【００４６】
スキャンＦＦ１ａから組合せ回路１０ａを通りメモリ１１のＡＤＲ端子へ至る経路上のパスディレイテストを行う場合は、まずメモリ検査制御信号を“Ｌ”に設定し、スキャンシフト動作によりスキャンＦＦ１ａ〜１ｄおよび組合せ回路１０ａの入力に初期値を設定し、テスト対象経路の初期化を行う。次に、スキャンＦＦ１ａ〜１ｄおよび組合せ回路１０ａの入力に最終値を設定し、テスト対象経路の活性化を行う。
【００４７】
活性化後の値をメモリのクロック周期と同じタイミングでスキャンＦＦ１ｅに取りこむ。スキャンＦＦ１ｅの値をスキャンシフト動作により出力端子にシフトさせ、期待値と比較することによりテストを行う。期待値と異なっている場合は、スキャンＦＦ１ａから組合せ回路１０ａを通りセレクタ２ａに至る経路上にディレイ故障が存在していると判定される。
【００４８】
メモリ１１のＤＯＵＴから組合せ回路１０ｃを通りスキャンＦＦ１ｍへ至る経路上のパスディレイテストを行う場合は、まずテストモード制御信号を“Ｈ”に設定し、スキャンシフト動作によりスキャンＦＦ１ｋおよび組合せ回路１０ｃの入力に初期値を設定し、テスト対象経路の初期化を行う。次に、スキャンＦＦ１ｋおよび組合せ回路１０ｃの入力に最終値を設定し、テスト対象経路の活性化を行う。
【００４９】
活性化後の値を実動作時のクロック周期と同じタイミングでスキャンＦＦ１ｍに取りこむ。スキャンＦＦ１ｋの値をスキャンシフト動作により出力端子にシフトさせ、期待値と比較することによりテストを行う。期待値と異なっている場合は、セレクタ２ｅから組合せ回路１０ｃを通りスキャンＦＦ１ｍに至る経路上にディレイ故障が存在していると判定される。
【００５０】
この例では、図示のようにメモリとしてＲＡＭを用いているが、ＲＯＭを用いた場合も同様である。
また、この例では、メモリ１１をテストするための回路としてＢＩＳＴ１２を用いているが、外部にテスト回路があっても同様である。
【００５１】
また、この例では、セレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの経路上に、レイアウトツールなどで、セレクタ２ａ〜２ｄからメモリ１１の入力端子への信号遅延時間とセレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの信号遅延時間が同じになるように遅延調整回路３ａ〜３ｄを挿入しているが、組合せ回路１０ａの出力からメモリ１１の入力端子への信号遅延時間と組合せ回路１０ａの出力からスキャンＦＦ１ｅ〜１ｈへの信号遅延時間が同じになるように遅延調整回路を挿入した場合も同様である。
【００５２】
また、この例では、スキャンＦＦ１ｋからセレクタ２ｅへの経路上に、レイアウトツールなどで、メモリ１１の出力端子からセレクタ２ｅへの信号遅延時間と、スキャンＦＦ１ｋからセレクタ２ｅへの信号遅延時間とが同じになるように、遅延調整回路３ｅを挿入しているが、メモリ１１の出力端子から組合せ回路１０ｃの入力への信号遅延時間と、スキャンＦＦ１ｋから組合せ回路１０ｃの入力への信号遅延時間が同じになるように遅延調整回路を挿入した場合も同様である。
【００５３】
これにより、メモリ１１の入力への経路またはメモリ１１の出力からの経路の縮退故障検出用に付加されたスキャンＦＦを用いて、最小限の付加回路で、メモリ１１の入力への経路またはメモリ１１の出力への経路のディレイ故障のテストを行うことが可能である。
【００５４】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路の一部を図２、図３に示す。図２に示す回路は、スキャンＦＦ１ａ〜１ｄ、１ｍと、セレクタ２ａ〜２ｅと、遅延調整回路３ａ〜３ｅと、組合せ回路１０ａ、１０ｃと、メモリ１１と、ＢＩＳＴ１２と、テスト応答圧縮回路３０と、テストパターン発生回路３１とから構成されている。組合せ回路１０ａの入力はスキャンＦＦ１ａ〜１ｄと接続しており、その出力はセレクタ２ａ〜２ｄの入力の１つに接続している。セレクタ２ａ〜２ｄにおける他の入力には、ＢＩＳＴ１２からのデータ出力が接続している。セレクタ２ａ〜２ｄの出力はメモリ１１に接続しており、また遅延調整回路３ａ〜３ｄに接続している。遅延調整回路３ａ〜３ｄの出力は、テスト応答圧縮回路３０の入力に接続している。テストパターン発生回路３１の出力は遅延調整回路３ｅに接続しており、遅延調整回路３ｅの出力はセレクタ２ｅの入力の１つに接続しており、メモリ１１のデータ出力は、セレクタ２ｅの他の入力に接続している。セレクタ２ｅの出力は組合せ回路１０ｃに接続しており、組合せ回路１０ｃの出力はスキャンＦＦ１ｍに接続している。また、セレクタ２ｅの出力はＢＩＳＴ１２にも接続している。
【００５５】
スキャンＦＦ１ａ〜１ｄ、１ｍはスキャンパスを構成しており、スキャンテスト時には通常入力端子Ｄから値を取りこみ、スキャンシフト時にはテスト入力端子ＳＩからデータを取りこむ構成になっている。セレクタ２ａ〜２ｄは、メモリ検査制御信号が“Ｈ”の場合に、テスト入力として、ＢＩＳＴ１２の出力データを選択する。メモリ検査制御信号が“Ｌ”の場合には、通常動作として他方の入力を選択する。セレクタ２ｅは、テストモード信号が“Ｈ”の場合にはテストパターン発生回路３１の出力を選択し、テストモード信号が“Ｌ”の場合にはメモリ１１の出力データを選択する。
【００５６】
図１の回路と図２の回路との違いは、図１に示すようにセレクタ２ａからスキャンＦＦ１ｅに接続するかわりに、図２に示すようにテスト応答圧縮回路３０に接続していることである。また、図２のものでは、セレクタ２ａからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、セレクタ２ａからメモリ１１の入力端子ＡＤＲへの信号遅延時間とセレクタ２ａからテスト応答圧縮回路３０への信号遅延時間とが同じになるように遅延調整回路３ａが挿入されていることである。
【００５７】
また、図１に示すようにセレクタ２ｂからスキャンＦＦ１ｆに接続するかわりに、図２に示すように、セレクタ２ｂからテスト応答圧縮回路３０に接続していることである。しかも、図２のものでは、セレクタ２ｂからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、セレクタ２ｂからメモリ１１の入力端子ＤＩＮへの信号遅延時間とセレクタ２ｂからテスト応答圧縮回路３０への信号遅延時間とが同じになるように遅延調整回路３ｂが挿入されていることである。
【００５８】
また、図１に示すようにセレクタ２ｃからスキャンＦＦ１ｇに接続するかわりに、図２に示すように、セレクタ２ｃからテスト応答圧縮回路３０に接続していることである。しかも、図２のものでは、セレクタ２ｃからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、セレクタ２ｃからメモリ１１の入力端子ＷＥへの信号遅延時間とセレクタ２ｃからテスト応答圧縮回路３０への信号遅延時間とが同じになるように遅延調整回路３ｃが挿入されていることである。
【００５９】
また、図１に示すようにセレクタ２ｄからスキャンＦＦ１ｈに接続するかわりに、図２に示すように、セレクタ２ｄからテスト応答圧縮回路３０に接続していることである。しかも、図２のものでは、セレクタ２ｄからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、セレクタ２ｄからメモリ１１の入力端子ＣＳへの信号遅延時間とセレクタ２ｄからテスト応答圧縮回路３０への信号遅延時間とが同じになるように遅延調整回路３ｄが挿入されていることである。
【００６０】
また、図１に示すように組合せ回路１０ｂからスキャンＦＦ１ｋに接続し、スキャンＦＦ１ｋから遅延調整回路３ｅに接続するかわりに、図２に示すように、テストパターン発生回路３１から遅延調整回路３ｅに接続していることである。
【００６１】
図３（ａ）は、テスト応答圧縮回路３０を形成するＬＦＳＲの回路構成を例示するものである。この図３（ａ）に示すＬＦＳＲは、８個のＤ型ＦＦ回路４１内のビットｉ（ｉ＝０、・・・、６）の出力Ｑｉ（＝Ｏｕｔｉ）と、ビット（ｉ＋１）の外部データＩＮ（ｉ＋１）とが、それぞれ排他的論理和回路４３を介してビット（ｉ＋１）のＦＦ回路４１のＤ入力に入力されるようになっている。また、ビット０のＦＦ回路４１のＤ入力には、前述のＬＦＳＲの排他的論理和回路４２の出力＝Ｑ４ΔＱ７（Δは排他的論理和回路を表す記号）とビット０の外部データとが排他的論理和回路４３を介して接続されている。
【００６２】
このような構成において、ある確定値が格納されたＬＦＳＲにテスト対象回路からの応答出力が順次印加されていくと、それらの値に応じて内部のＦＦ回路４１にほぼランダムなデータが形成されていき、最終的にある固有のテスト結果データがＬＦＳＲ内に形成されていくこととなる。
【００６３】
このＬＦＳＲ内部に生成されたデータをシグネチャと呼び、テスト対象回路からの応答出力を印加してシグネチャを生成していく動作をシグネチャ圧縮動作またはシグネチャ解析動作と呼ぶ。
【００６４】
上述したように、シグネチャ解析は、一連のテストデータに対するテスト対象回路からの応答出力をシグネチャ圧縮し、最後にＬＦＳＲ内に残ったテスト結果を期待値と１回だけ比較することにより、テスト対象回路の良否判定を行う解析法である。上記のＬＦＳＲはテスト専用に設けることもあるが、テスト用回路の節約のために通常動作用のレジスタを転用することも可能である。
【００６５】
図３（ｂ）はテストパターン発生回路３１を形成するＬＦＳＲの回路構成を例示するものである。この図３（ｂ）に示すＬＦＳＲは、シリアル接続された８個のＤ型ＦＦ回路４１と、所定のＦＦ回路４１のデータ出力Ｑの排他的論理和を生成して前記シリアル接続の第１番目のＦＦの入力端子Ｄに入力する排他的論理和回路４２とから構成される簡単なレジスタ回路である。
【００６６】
上記８個のＦＦ回路４１にオール“０”以外の初期値を設定してから動作させると、２８−１個のランダムなデータ出力を一定順序で繰り返す。これらの出力の全てを利用することにより、並列に取り出すことができる。
【００６７】
テスト応答圧縮回路３０とテストパターン発生回路３１とは、メモリ動作クロックＣＬＫに同期して動作が行われる。
この図３（ｂ）の例では、テストパターン発生回路３１としてＬＦＳＲを用いているが、カウンタやテストＲＯＭなどを用いて実現しても同じである。
【００６８】
これにより、スキャンパスを使用してメモリ１１への経路のディレイテスト結果を出力していたシフト動作が不要になり、テスト時間を削減することが可能である。また、スキャンパスを使用してメモリ１１の出力経路のディレイテストパターンを設定していた動作が不要になり、テスト時間を削減することが可能である。
【００６９】
次に、本発明の第２実施の形態に係る半導体集積回路の他の例の一部を、図４に示す。
図４のものと図２のものとの違いは、図４の回路では、図２のテスト応答圧縮回路３０とテストパターン発生回路３１とを、組込み自己テスト回路３２で構成していることである。
【００７０】
組込み自己テスト回路３２の回路構成の一例は、図５に示すようなものである。ここで、４１は４個のＤ型ＦＦ回路、４２、４３は排他的論理和回路、４４はＯＲ回路、４５はＡＮＤ回路、４６はセレクタ回路、４７はインバータ回路である。
【００７１】
この組込み自己テスト回路３２の入力には、遅延調整回路３ａ〜３ｄが接続している。また、組込み自己テスト回路３２の出力には、遅延調整回路３ｅが接続している。
これにより、図２のテスト応答圧縮回路３０とテストパターン発生回路３１との回路面積を削減できる効果がある。
【００７２】
次に、本発明の第２実施の形態に係る半導体集積回路のさらに他の例の一部を、図６、図７に示す。
図６は、遅延調整回路５ａ〜５ｅと、セレクタ回路６ｅと、メモリ１１と、組込み自己テスト回路３２とを備えたメモリハードマクロ５２を示す。
【００７３】
メモリハードマクロ５２の入力ＡＤＲからメモリ１１の入力端子ＡＤＲへの信号遅延時間と、メモリハードマクロ５２の入力ＡＤＲから組込み自己テスト回路３２への信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ａが挿入されている。
【００７４】
メモリハードマクロ５２の入力ＤＩＮからメモリ１１の入力端子ＤＩＮへの信号遅延時間と、メモリハードマクロ５２の入力ＤＩＮから組込み自己テスト回路３２への信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｂが挿入されている。
【００７５】
メモリハードマクロ５２の入力ＷＥからメモリ１１の入力端子ＷＥへの信号遅延時間と、メモリハードマクロ５２の入力ＷＥから組込み自己テスト回路３２への信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｃが挿入されている。
【００７６】
メモリハードマクロ５２の入力ＣＳからメモリ１１の入力端子ＣＳへの信号遅延時間と、メモリハードマクロ５２の入力ＣＳから組込み自己テスト回路３２への信号遅延時間が同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｄが挿入されている。
【００７７】
メモリ１１のデータ出力ＤＯＵＴからメモリハードマクロ５２の出力ＤＯＵＴへの信号遅延時間と、組込み自己テスト回路３２からメモリハードマクロ５２の出力ＤＯＵＴへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｅが挿入されている。
【００７８】
この図では、メモリ１１の出力ＤＯＵＴの接続先のセレクタ６ｅを同じメモリハードマクロ５２内においてあるが、セレクタ６ｅをメモリハードマクロに含めない場合は、遅延調整回路５ｅの出力がメモリハードマクロ５２０の出力端子に接続される。
【００７９】
図７は、図６のメモリハードマクロ５２を用いた半導体集積回路の構成を示す。
これにより、テスト応答圧縮回路とテストパターン発生回路とで共通のＬＦＳＲを使用することが可能になり、回路面積を削減できる。
【００８０】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る半導体集積回路の一部を、図８、図９に示す。図８は、スキャンＦＦ４ｅ〜４ｈ、４ｋと、遅延調整回路５ａ〜５ｅと、セレクタ回路６ｅと、メモリ１１と備えたメモリハードマクロ２０の構成を示す。
【００８１】
メモリハードマクロ２０の入力ＡＤＲからメモリ１１の入力端子ＡＤＲへの信号遅延時間と、メモリハードマクロ２０の入力ＡＤＲからスキャンＦＦ４ｅへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ａが挿入されている。
【００８２】
メモリハードマクロ２０の入力ＤＩＮからメモリ１１の入力端子ＤＩＮへの信号遅延時間と、メモリハードマクロ２０の入力ＤＩＮからスキャンＦＦ４ｆへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｂが挿入されている。
【００８３】
メモリハードマクロ２０の入力ＷＥからメモリ１１の入力端子ＷＥへの信号遅延時間と、メモリハードマクロ２０の入力ＷＥからスキャンＦＦ４ｇへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｃが挿入されている。
【００８４】
メモリハードマクロ２０の入力ＣＳからメモリ１１の入力端子ＣＳへの信号遅延時間と、メモリハードマクロ２０の入力ＣＳからスキャンＦＦ４ｈへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｄが挿入されている。
【００８５】
メモリ１１のデータ出力ＤＯＵＴからメモリハードマクロ２０の出力ＤＯＵＴへの信号遅延時間と、スキャンＦＦ４ｋからメモリハードマクロ２０の出力ＤＯＵＴセレクタへの信号遅延時間が同じになるように、経路上にレイアウトツールなどで遅延調整回路５ｅが挿入されている。
【００８６】
この図では、メモリ１１の出力ＤＯＵＴの接続先のセレクタ６ｅを同じメモリハードマクロ２０内においてあるが、セレクタ６ｅをメモリハードマクロに含めない場合は、遅延調整回路５ｅの出力がメモリハードマクロ２０の出力端子に接続される。
【００８７】
図９の回路と図１の回路との相違は、図１におけるスキャンＦＦ１ｅ〜１ｈ、１ｋと、遅延調整回路３ａ〜３ｅと、セレクタ２ｅと、メモリ１１とを、図９のメモリハードマクロ２０に置き換えていることである。
【００８８】
これにより、複数のメモリを備えるＬＳＩにおいても、セレクタからメモリの入力までの信号伝搬時間とセレクタからスキャンＦＦまでの信号伝搬時間を同じ遅延時間にするためのレイアウトツールなどの処理、または、メモリの出力からセレクタまでの信号伝搬時間とスキャンＦＦからセレクタまでの信号伝搬時間を同じ遅延時間にするためのレイアウトツールなどの処理を、メモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、メモリマクロの入力からメモリ端子までの配線長が短くなるため、遅延調整回路として負荷する回路面積を削減できる。
【００８９】
（第４の実施の形態）
次に、本発明の第４実施の形態に係る半導体集積回路の一部を図１０に示す。
【００９０】
図１０の回路と図１の回路との違いは、図１のメモリ１１の入力ＤＩＮに接続する経路上のディレイテストの値を取りこむスキャンＦＦ１ｆと、メモリ１１の出力ＤＯＵＴからの経路上のディレイテストを行うためにテストパターンを設定するスキャンＦＦ１ｋとを、図１０の回路では同じスキャンＦＦ１ｆを用いていることである。
これにより、図１のメモリ１１のスキャンＦＦ１ｋを削減できる効果がある。
【００９１】
（第５の実施の形態）
次に、本発明の第５実施の形態に係る半導体集積回路の一部を、図１１、図１２に示す。図１１の回路と図８の回路との違いは、図８のメモリハードマクロ２０の入力ＤＩＮに接続する経路上のディレイテストの値を取り込むスキャンＦＦ４ｆと、メモリハードマクロ２０の出力ＤＯＵＴからの経路上のディレイテストを行うためにテストパターンを設定するスキャンＦＦ４ｋとを、図１１のメモリハードマクロ５０では同じスキャンＦＦ４ｆを用いていることである。
【００９２】
図１２の回路と図９の回路との違いは、図９におけるメモリマクロ２０のかわりに、図１２におてはメモリハードマクロ５０を用いていることである。
これにより、図８のメモリハードマクロ２０のスキャンＦＦ４ｋの面積を削減できる効果がある。
【００９３】
（第６の実施の形態）
次に、本発明の第６実施の形態に係る半導体集積回路の一部を、図１３、図１４に示す。
【００９４】
図１３の回路と図８の回路との違いは、図８のメモリハードマクロ２０の入力ＡＤＲからスキャンＦＦ４ｅに接続するかわりに、図１３のメモリハードマクロ５１においては、テスト応答圧縮回路３０に接続していることである。また図１３のメモリハードマクロ５１では、メモリハードマクロ５１の入力ＡＤＲからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、メモリハードマクロ５１の入力ＡＤＲからメモリ２１の入力端子ＡＤＲへの信号遅延時間と、メモリハードマクロ５１の入力ＡＤＲからテスト応答圧縮回路３０への信号遅延時間とが同じになるように、遅延調整回路５ａが挿入されていることである。
【００９５】
また、図８のメモリハードマクロ２０の入力ＤＩＮからスキャンＦＦ４ｆに接続するかわりに、図１３のメモリハードマクロ５１においては、テスト応答圧縮回路３０に接続していることである。また図１３のメモリハードマクロ５１では、メモリハードマクロ５１の入力ＤＩＮからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、メモリハードマクロ５１の入力ＤＩＮからメモリ２１の入力端子ＤＩＮへの信号遅延時間と、メモリハードマクロ５１の入力ＤＩＮからテスト応答圧縮回路３０への信号遅延時間とが同じになるように、遅延調整回路５ｂが挿入されていることである。
【００９６】
また、図８のメモリハードマクロ２０の入力ＷＥからスキャンＦＦ４ｇに接続するかわりに、図１３のメモリハードマクロ５１においては、テスト応答圧縮回路３０に接続していることである。また図１３のメモリハードマクロ５１では、メモリハードマクロ５１の入力ＷＥからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、メモリハードマクロ５１の入力ＷＥからメモリ２１の入力端子ＷＥへの信号遅延時間と、メモリハードマクロ５１の入力ＷＥからテスト応答圧縮回路３０への信号遅延時間とが同じになるように、遅延調整回路５ｃが挿入されていることである。
【００９７】
また、図８のメモリハードマクロ２０の入力ＣＳからスキャンＦＦ４ｈに接続するかわりに、図１３のメモリハードマクロ５１においては、テスト応答圧縮回路３０に接続していることである。また図１３のメモリハードマクロ５１では、メモリハードマクロ５１の入力ＣＳからテスト応答圧縮回路３０への経路上に、レイアウトツールなどで、メモリハードマクロ５１の入力ＣＳからメモリ２１の入力端子ＣＳへの信号遅延時間と、メモリハードマクロ５１の入力ＣＳから組込みテスト応答圧縮回路３０への信号遅延時間とが同じになるように、遅延調整回路５ｄが挿入されていることである。
【００９８】
また、図８のメモリハードマクロ２０のようにスキャンＦＦ４ｋからセレクタ６ｅに接続するかわりに、図１３のメモリハードマクロ５１では、テストパターン発生回路３１からセレクタ６ｅに接続していることである。また図１３のメモリハードマクロ５１では、テストパターン発生回路３１からメモリハードマクロ５１の出力ＤＯＵＴへの経路上に、レイアウトツールなどで、メモリ２１の出力端子ＤＯＵＴからメモリハードマクロ５１の出力ＤＯＵＴへの信号遅延時間と、テストパターン発生回路３１からメモリハードマクロ２０の出力ＤＯＵＴへの信号遅延時間とが同じになるように、遅延調整回路５ｅが挿入されていることである。
【００９９】
これにより、スキャンパスを使用してメモリ１１への経路のディレイテスト結果を出力していたシフト動作が不要になり、テスト時間を削減することが可能である。また、スキャンパスを使用してメモリ１１の出力経路のディレイテストパターンを設定していた動作が不要になり、テスト時間を削減することが可能である。
【０１００】
また、複数のメモリを備えるＬＳＩにおいても、遅延調整回路を挿入するためのレイアウトツールなどの処理をメモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、メモリマクロの入力からメモリ端子までの配線長が短くなるため、遅延調整回路として付加する回路面積を削減できる。
【産業上の利用可能性】
【０１０１】
本発明の半導体集積回路およびハードマクロ回路は、データスキャンフリップフロップからメモリ回路に論理値が伝搬する遅延時間と、データスキャンフリップフロップからテスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストを実施することが可能になり、またメモリ回路から観測スキャンフリップフロップに論理値が伝搬する遅延時間と、テストデータスキャンフリップフロップから観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストを実施することが可能になるものであって、メモリ回路を含むＬＳＩ回路内のパスのディレイ試験を行うようにした半導体集積回路およびハードマクロ回路として有用である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態の半導体集積回路の一部を示す回路図
【図２】本発明の第２の実施の形態の半導体集積回路の一部を示す回路図
【図３】図２のテスト応答圧縮回路として使用された線形帰還シフトレジスタと図２のテストパターン発生回路として使用された線形帰還シフトレジスタとの回路図
【図４】本発明の第２の実施の形態の他の半導体集積回路の一部を示す回路図
【図５】テスト応答圧縮回路およびテストパターン発生回路として使用された図４の組込み自己テスト回路の回路図
【図６】本発明の第２の実施の形態のさらに他の半導体集積回路の一部を示す回路図
【図７】図６の回路を用いた半導体集積回路の回路図
【図８】本発明の第３の実施の形態の半導体集積回路の一部を示す回路図
【図９】図８の回路を用いた半導体集積回路の回路図
【図１０】本発明の第４の実施の形態の半導体集積回路の一部を示す回路図
【図１１】本発明の第５の実施の形態の半導体集積回路の一部を示す回路図
【図１２】図１１の回路を用いた半導体集積回路の回路図
【図１３】本発明の第６の実施の形態の半導体集積回路の一部を示す回路図
【図１４】図１３の回路を用いた半導体集積回路の回路図
【図１５】従来のＢＩＳＴを用いたメモリテストの一部を示す回路図
【符号の説明】
【０１０３】
１ａ〜１ｍ    スキャンＦＦ
２ａ〜２ｅ    セレクタ
３ａ〜３ｅ    遅延調整回路
４ｅ〜４ｋ    スキャンＦＦ
５ａ〜５ｅ    遅延調整回路
６ｅ          セレクタ
１１          メモリ
１２          ＢＩＳＴ
３０          テスト応答圧縮回路
３１          テストパターン発生回路
５０〜５２    メモリハードマクロ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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