(57)【要約】【課題】映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生回路を提供する。【解決手段】レジスタ１３は、クロックの累積値を自然数Ｎで除算した剰余であるクロック再生情報を保持し、レジスタ１７は、ＶＣＸＯ２５のクロックの累積値を前記自然数Ｎで除算した剰余を保持する。桁上がり・桁下がり判定器１８，１９はそれぞれ、レジスタ１３，１７の値から桁上がり又は桁下がりが発生したか否かを判定する。アップダウンカウンタ２０は、桁上がり・桁下がり判定器１８，１９の桁上がり又は桁下がりの回数に応じて値を増減する。乗算器２１は、アップダウンカウンタから出力をＮ倍する。加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算し、これをＰＬＬの制御量とし、ＶＣＸＯ２５を制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
映像信号をサンプリングしてデジタル信号に変換し、映像信号のサンプリングクロックとは非同期の伝送路の同期クロックを用いた同期伝送路で映像を伝送する際に、受信側でＰＬＬを用いて映像クロックを再生するクロック再生回路であって、
映像の伝送開始時点からの前記映像信号のサンプリングクロックの累積値を所定の自然数で除算したときの剰余を受信する手段と、
その剰余から前記サンプリングクロックの周波数偏差の累積値を算出する手段と、
前記周波数偏差の累積値を、前記ＰＬＬの制御量に用いたことを特徴とするクロック再生回路。
【請求項２】
前記周波数偏差の累積値を算出する手段が、
前記剰余から桁上がり及び桁下がりを判定する手段と、
前記桁上がり及び桁下がりの累積回数を計数する手段とを具え、
前記桁上がり及び桁下がりの累積回数と、前記剰余を用いて前記周波数偏差の累積値を算出することを特徴とする請求項１記載のクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＨＤＴＶ方式やＳＤＴＶ方式のシステムで利用され、映像信号をサンプリングしてデジタル信号に変換し、映像信号のサンプリングクロック（以下、「映像クロック」という。）とは非同期の伝送路の同期クロック（以下、「伝送クロック」という。）を用いた同期伝送路で映像を伝送する伝送装置において、受信側でＰＬＬを用いて映像クロックを再生するクロック再生回路に関する。
【背景技術】
【０００２】
このような伝送装置では、映像クロックを受信側で再生する必要がある。受信側において、映像データは、ＦＩＦＯなどの映像バッファメモリを介してクロック変換されるが、送信側に入力された映像クロックの完全な再生が行われていない場合には、映像バッファがオーバーフロー又はアンダーフローし、映像の乱れが生じる。
【０００３】
したがって、映像クロックを再生するための情報（以下、「クロック再生情報」という。）を映像ともに受信側に送信する必要があるが、伝送路のビットレートの制約からクロック再生情報をできるだけ小さくするのが好ましい。一方、出力する映像信号におけるジッタが規格を満足する必要があるので、クロック再生情報の精度を所定の値以上にする必要がある。
【０００４】
クロック再生情報は、一般に、ＰＬＬのサンプリング期間（以下、「基準期間」という。）におけるクロック数そのもの、すなわち、その期間に連続して動作するカウンタの値である。これは、基準時間が短ければ値としては小さいものの送る回数が多くなり、基準時間が長ければ送る回数が少なくなるが値が大きくなる。
【０００５】
ＰＬＬは、クロック再生情報を制御の目標値として入力（以下、「制御入力」という。）し、それに相対するフィードバック量との差分を制御偏差（以下、「制御量」という。）として、制御量が０となるように出力を変化させ、入力された目標値と一致する出力として、再生された映像クロックを得るものである。
【０００６】
映像クロックを受信側で再生する際の入力量をデジタルで扱うＰＬＬにおいては、通常、一基準期間に存在するクロック数（以下、「デルタ値」という。）のみを制御入力としている（例えば、特許文献１参照）。デルタ値をクロック再生情報とした場合、伝送するビット数を減少するに際し、入力映像クロックの周波数偏差が限定されているために上位ビットが変化しないので、例えば、本来のデルタ値のうちの下位数ビットのみを伝送し、受信側で既知の上位ビットを付け加えればデルタ値を再生することができる。
【特許文献１】特許第２５９４６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、映像クロックを受信側で再生する際のＰＬＬ制御入力をデルタ値とする場合、再生されるクロックの低域のジッタを抑制するためにＰＬＬの応答を遅くすると、映像バッファのデータ占有量が変動し、長期間には映像バッファのオーバーフローまたはアンダーフローにより映像の乱れが生じるという不都合がある。この不都合を解決するには、ＰＬＬの制御入力をデルタ値ではなく、映像が流れ始めてからクロックの総数（以下、「総累積値」という。）とすればよいが、基準期間ごとにほぼ一定の範囲の値を示すデルタ値と違い、総累積値は時間経過とともに値が大きくなるので、クロック再生情報として伝送するにも、ＰＬＬの回路を構成するにも、扱いにくい。
【０００８】
本発明の目的は、映像クロックの総累積値をＰＬＬの制御としながら、送信側から伝送するクロック再生情報を小さくすることができるクロック再生回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明によるクロック再生回路は、
映像信号をサンプリングしてデジタル信号に変換し、映像信号のサンプリングクロックとは非同期の伝送路の同期クロックを用いた同期伝送路で映像を伝送する際に、受信側でＰＬＬを用いて映像クロックを再生するクロック再生回路であって、
映像の伝送開始時点からの前記映像信号のサンプリングクロックの累積値を所定の自然数で除算したときの剰余を受信する手段と、
その剰余から前記サンプリングクロックの周波数偏差の累積値を算出する手段と、
前記周波数偏差の累積値を、前記ＰＬＬの制御量に用いたことを特徴とする。
【発明の効果】
【００１０】
映像データは、連続データであり、途切れることはない。映像が送信側に入力され、受信側から出力されるまでの間の全てを一つの大きな映像バッファとして見た場合、一度映像が流れ始めると、映像バッファでは常に書込みと読出しが行われる。
【００１１】
ある時点での映像バッファのデータ占有量は、映像が流れ始めてからその時点までの「総書込み量」から「総読出し量」を減算したものとなる。したがって、バッファがオーバーフロー又はアンダーフローしない（すなわち、映像が乱れない）ようにする制御とは、「総書込み量」から「総読出し量」を減算したものが一定となるようにすることである。
【００１２】
このことは、映像クロックを再生するＰＬＬとして見れば、「映像が流れ始めてからの映像クロックの総数」から「映像が流れ始めてからのＰＬＬの発振器クロックの総数」を減算したものを制御量（制御入力とフィードバック量の差分）とすることに他ならない。このことから、映像クロックを再生するＰＬＬは、映像クロックの総累積値を制御入力とするのが好ましい。
【００１３】
上記特許文献１に記載された回路では、デルタ値をクロック再生情報としているので、総累積値を伝送することができない。また、デルタ値を受信側で累積して総累積値を求めようとする場合、一度でもクロック再生情報の伝送を失敗すると、それ以降は総累積値の正確な再現ができなくなり、伝送の失敗が生じる度に誤差が蓄積される。
【００１４】
ＰＬＬの制御入力をクロックの総累積値とする場合、例えば、ＭＰＥＧにおけるＰＣＲはクロックの総累積値そのものであるが、データ量が比較的大きく（４２ビット）、カウンタが一周して零に戻ったときの更なる処理が必要となる。
【００１５】
さらに、ＰＬＬでロックさせるクロックの周波数を高くすると、そのクロックの総累積値をカウントするカウンタの桁数も動作速度も上るので、クロック再生情報のビット数が更に増加し、カウンタ回路の実現が困難になる。
【００１６】
本発明によれば、映像の伝送開始時点からの映像信号のサンプリングクロックの累積値と等価となる、所定の自然数で除算したときの剰余から算出される周波数偏差の累積値を、ＰＬＬの制御入力に用いるので、再生されるクロックの低域のジッタを抑制するためにＰＬＬの応答を遅くしても映像バッファのデータ占有量が変動せず、その結果、映像が乱れることのない映像クロック再生が実現できる。
【００１７】
また、総累積値を直接伝送する代わりに、総累積値を所定の自然数で除算したときの剰余を用いることにより、クロック再生情報を少ないビット数で構成することができるので、伝送のオーバーヘッドを低減することが可能となる。
【００１８】
また、クロック再生情報を伝送しない場合でも、周波数偏差の累積値をＰＬＬの制御入力に用いているために扱うビット数が小さいので、クロック周波数を高くしても、カウンタの実現が可能になり、高い周波数のクロックを同期させるＰＬＬを実現することができる。
【００１９】
周波数偏差の累積値を得るためには、剰余そのものの他に、後で説明する桁上がり・桁下がりの情報を別途伝送する必要がある。好適には、受信側に前記剰余から桁上がり及び桁下がりを判定する手段を具えることで、桁上がり及び桁下がり情報を伝送する必要がない。また、前記桁上がり及び桁下がりの累積回数を計数する手段を具え、周波数偏差の累積値を算出する際に桁上がり・桁下がりの成分と伝送される剰余の成分とに分けて計算することによって、大きなビット数のカウンタを必要としないので、少ないビット数で回路を構成することができ、クロック再生情報を伝送しない場合でも、回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００２０】
本発明によるクロック再生回路の実施の形態を、図面を参照して詳細に説明する。
図１は、クロック再生情報生成回路を含む伝送装置の送信側の構成を示す図である。なお、この伝送装置は、例えばＨＤＴＶ方式やＳＤＴＶ方式のシステムで利用され、後に説明するように、本発明によるクロック再生回路を受信側に具える。
【００２１】
送信側は、カウンタ１，２と、レジスタ３と、多重化器４と、出力端子５とを具える。カウンタ１は、伝送クロックにより動作し、基準期間に１度づつ等間隔のパルス（以下、「基準期間パルス」という。）を発生する。カウンタ２は、映像クロックにより連続して動作し、所定の自然数（Ｎとする。）をカウントする。Ｎ＝１０とした場合、カウンタ２は０から９までの値をとる。
【００２２】
レジスタ３は、カウンタ１によって生成された基準期間パルスによりカウンタ２の値を保持し、レジスタ３によって保持された値は、クロック再生情報となる。クロック再生情報は、基準期間ごとに生成されて伝送される。多重化器４は、クロック再生情報と映像データとを多重化する。出力端子５は、多重化されたデータを伝送路に出力する。
【００２３】
図２は、本発明によるクロック再生回路を含む伝送装置の受信側の構成を示す図である。受信側は、入力端子１１と、分離器１２と、レジスタ１３と、初期値レジスタ１４と、カウンタ１５，１６と、レジスタ１７と、桁上がり・桁下がり判定器１８，１９と、アップダウンカウンタ２０と、乗算器２１と、加算器２２と、ＰＬＬ積分器２３と、Ｄ／Ａコンバータ２４と、電圧制御水晶発振器（ＶＣＸＯ）２５とを具える。
【００２４】
入力端子１１には、伝送路からの信号が入力される。分離器１２は、図１の多重化器４とは逆の動作を行うものであり、映像データとクロック再生情報とを分離する。レジスタ１３は、伝送されたクロック再生情報を一時蓄積する。初期値レジスタ１４は、最初にＰＬＬの制御に使用するクロック再生情報を保持する。
【００２５】
カウンタ１５は、図１のカウンタ１と同一構成を有し、受信側の基準期間パルスを生成する。カウンタ１６は、図１のカウンタ２と同一構成を有し、初期値レジスタ１４に保持されたクロック再生情報が初期値として与えられ、ＶＣＸＯ２５の出力クロックによって動作する。レジスタ１７は、図１のレジスタ３と同一構成を有し、カウンタ１５が生成する基準期間パルスによりカウンタ１６の値を保持する。
【００２６】
桁上がり・桁下がり判定器１８は、レジスタ１３の値から桁上がり又は桁下がりが発生した否かを判定し、桁上がり・桁下がり判定器１９は、レジスタ１７の値から桁上がり又は桁下がりが発生した否かを判定する。なお、桁上がり・桁下がりについては、後に詳細に説明する。アップダウンカウンタ２０は、桁上がり・桁下がり判定器１８，１９の桁上がり又は桁下がりの回数に応じて値を増減する。
【００２７】
乗算器２１は、アップダウンカウンタ２０からの出力をＮ倍（送信側でＮ＝１０とした場合、１０倍）する。加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算する。加算器２２の出力は、ＰＬＬ積分器２３の入力となり、ＰＬＬ積分器２３を通過した後、Ｄ／Ａコンバータ２４でアナログ化された電圧によりＶＣＸＯ２５を制御する。ＶＣＸＯ２５は、映像クロックと同一の周波数のクロックを出力する（ＶＣＸＯ２５の出力を逓倍して映像クロックと同一の周波数となる場合を含む）。
【００２８】
ここで、映像クロックを、ＳＤＴＶ方式のシステムにおいて一般的である２７０ＭＨｚとし、伝送クロックにより生成される基準期間を１／（８ｋＨｚ）＝１２５μｓとした場合についての動作を説明する。先ず、送信側でのクロック再生情報の生成について説明すると、カウンタ２は、２７０ＭＨｚで常にカウントアップし、取り得る値がＮ個である。基準期間パルスが示すタイミングでのカウンタ２の値すなわちクロック再生情報は、１／（８ｋＨｚ）の基準期間の累積を２７０ＭＨｚのクロックの個数で表し、それをＮで除算したときの剰余（ｒとする。）と見ることができる。すなわち、１／（８ｋＨｚ）の１期間１２５μｓを２７０ＭＨｚでカウントすれば、２７０００００００÷８０００＝３３７５０個のクロックとなり、Ｎ＝１０と設定すれば、３３７５０÷１０＝３３７５となって割り切れ、剰余ｒ＝０となる。クロック再生情報は、基準期間ごとに更新されて伝送されるが、この場合、映像を伝送する期間がどれだけ長くても、クロック再生情報（剰余ｒ）の値は毎回０となる。
【００２９】
一般に、定常状態において、映像クロックの２７０ＭＨｚと基準期間１／（８ｋＨｚ）を作る基となる伝送クロックのいずれか一方又は両方に周波数の偏差（僅かなズレ）があるため、剰余ｒは０とならず、Ｎ−１を最大値として、値が更新されるごとに一定の速度（変化量）で増加又は減少する。
【００３０】
このことを、基準時間ごとにサンプルされるクロック総累積値の数列で表現する。一つ目のクロック再生情報をｒ１とし、二つ目のクロック再生情報をｒ２とし、{ｒ１，ｒ２，・・・}のように表す。今、伝送クロックを基準とすると、映像クロック２７０ＭＨｚが伝送クロックに同期している場合、基準期間ごとに示される総累積値は、
{２７０００００００÷８０００＝３３７５０，２７０００００００÷８０００×２＝３３７５０×２，２７０００００００÷８０００×３＝３３７５０×３，・・・}
＝{３３７５０，６７５００，１０１２５０}・・・（１）
となり、それに対して、基準期間ごとに計算される剰余ｒは、
{３７３５０÷１０＝３３７５剰余０，３７３５０×２÷１０＝３３７５×２剰余０，３７３５０×３÷１０＝３３７５×３剰余０，・・・}
＝{０，０，０，・・・}・・・（２）
となる。
【００３１】
伝送クロックと映像クロックが同期していない場合、映像クロックが偏差を持ち２７０００８０００Ｈｚであるとすると、基準期間ごとに示される総累積値は、
{２７０００８０００÷８０００＝３３７５１，２７０００８０００÷８０００×２＝３３７５１×２，２７０００８０００÷８０００×３＝３３７５１×３，・・・}
＝{３３７５１，６７５０２，１０１２５３，・・・}・・・（３）
であり、基準期間ごとに計算される剰余ｒは、
{３３７５１÷１０＝３３７５剰余１、３３７５１×２÷１０＝３３７５×２剰余２、３３７５１×３÷１０＝３３７５×３剰余３，・・・}
＝{１，２，３，・・・}・・・（４）
となる。すなわち、映像クロックの周波数偏差によって発生した総累積値の変化量は、数列（３）から数列（１）を減算したものであり、これは、数列（４）と（厳密にはＮ−１項までは）一致する。
【００３２】
ＰＬＬは、「映像クロックの総累積値からＰＬＬが持つ発振器（ＶＣＸＯ２５）クロックの総累積値を減算したものを制御量とする」が、これら両者に共通して含まれる数列（１）の結果の分は、差を取ることによって０となるために、「映像クロックの周波数偏差によって生じるクロック数の増加分（又は減少分）の総累積値から発振器クロック周波数偏差によって生じるクロック数の増加分（又は減少分）の総累積値を減算したものを制御量とする」ことと等価である。すなわち、総累積値の代わりに剰余ｒのみを伝送すればよいこととなる。
【００３３】
しかしながら、数列（３）から数列（１）を減算したものが{・・・，８，９，１０，１１，・・・}と増加し続けるのに対して、数列（４）は{・・・，８，９，０，１，・・・}のように最大値Ｎ−１を境にして０に戻る。このことは、Ｎ進数の桁上がりが発生した（１０進数であれば、十の位が１増えたことを表す。以下、「桁上がり」という。同様に、桁下がりとは、１０進数であれば、十の位が１減ったことを表す。）ということである。したがって、総累積値を得るには、桁上がり及び桁下がりの情報を伝送し又は受信側で桁上がり・桁下がりを検出する必要がある。
【００３４】
受信側での桁上がり・桁下がりの検出は、次のように行うことができる。
剰余ｒの前回の値と今回の値の差（以下、「一度の変化量」という。）が比較的小さい場合、剰余ｒの一度の変化量が一定量以上急速に変化すると、桁上がり・桁下がりが発生したと判定できる。すなわち、前回の剰余ｒから今回の剰余ｒを減算したものが桁上がり・桁下がり判定のしきい値（Ｓとする。ＳはＮより小さい自然数となる。）以上である場合には桁上がりであり、今回の剰余ｒから前回の剰余ｒを減算したものがしきい値Ｓ以上である場合には桁下がりである。このような桁上がり・桁下がりの判定を、受信側の桁上がり・桁下がり判定器１８，１９で行う。
【００３５】
また、総累積値を求めるためには、桁上がり・桁下がりの発生した回数を累積する必要がある。この累積値にＮを乗算したものと、最新の剰余ｒのみを加算すれば、「映像クロックの周波数偏差の総累積値」（又は「発振器クロックの周波数偏差の総累積値」）が算出できる。
【００３６】
剰余ｒは±１の計測誤差を伴うが、桁上がり・桁下がりの発生回数は、桁上がり・桁下がりの判定を誤らない限り誤差を含まず、求められる周波数偏差の総累積値には、常に±１の誤差しか含まないことになる。
【００３７】
図３は、図２の桁上がり・桁下がり判定器１８，１９の構成を示す図である。桁上がり・桁下がり判定器１８，１９は、レジスタ３１，３２と、減算器３３と、比較器３４，３５，３６と、ＡＮＤゲート３７，３８とを有する。
【００３８】
レジスタ３１は、今回のクロック再生情報を保持するレジスタであり、レジスタ３２は、前回のクロック再生情報を保持するレジスタである。減算器３３は、レジスタ３１の値とレジスタ３２の値のうち、値が大きい方から値が小さい方を減算する。その減算結果がしきい値Ｓより大きい場合、比較器３４は、桁上がり・桁下がりが生じたことを示す。前回大きかった値がしきい値Ｓを超えて急速に減少した場合、桁上がりが生じたと判断でき、前回小さかった値がしきい値Ｓを超えて急速に増加した場合、桁下がりが生じたと判断できる。
【００３９】
数列（３）に対して、映像クロックの偏差が２倍に増えて２７００１６０００Ｈｚになったとすると、基準期間ごとに示される総累積値は、
{２７００１６０００÷８０００＝３３７５２，２７００１６０００÷８０００×２＝３３７５２×２，２７００１６０００÷８０００×３＝３３７５２×３，・・・}
＝{３３７５２，６７５０４，１０１２５６，・・・}・・・（５）
であり、基準期間ごとに計算される剰余ｒは、
{３３７５２÷１０＝３３７５剰余２，３３７５２×２÷１０＝３３７５×２剰余４，３３７５２×３÷１０＝３３７５×３剰余６，・・・}
＝{２，４，６，・・・}・・・（６）
となり、数列（４）に対して剰余ｒが増加する速度が高くなる（すなわち、一度の変化量が大きくなる。）。
【００４０】
更に偏差が増大して映像クロックが２７００４００００Ｈｚとなると、剰余ｒが{０，５，０，５，・・・}のように変化し、桁上がり・桁下がりが発生したか否かの区別が不可能となる。したがって、映像クロックと伝送クロックの最大偏差によって決定される剰余ｒの一度の変化量がＮ／２未満となるようにＮの値を選択する必要があり、しきい値ＳはＮ／２となる。
【００４１】
Ｎ＝１０の場合、Ｎ／２未満の最大の自然数は４であるが、剰余ｒに±１の計測誤差があるので、レジスタ３１，３２がそれぞれ±１の誤差を有するために、許容される剰余ｒの一度の変化量が２であり、（３３７５０＋２）×８０００＝２７００１６０００Ｈｚとなるから、偏差が約±５９ｐｐｍ以内であれば桁上がり・桁下がりを正しく判定できることになる。このときの剰余ｒの最大値がＮ−１＝９であるので、クロック再生情報として伝送するのに必要なビット数は４ビットである。
【００４２】
上記例のように映像クロックが２７０ＭＨｚであるとともに伝送クロックによって作られる基準期間が１／（８ｋＨｚ）である関係においては、数列（２）に示すように映像クロックと基準期間が割り切れる関係にあるが、映像クロックと基準期間が割り切れない関係にある場合も、割り切れない剰余がクロック再生情報の一度の変化量として加算されるだけであり、周波数偏差が増加した場合と同様に考えればよく、剰余ｒの一度の変化量の最大値がＮ／２未満となるようにＮを選択すればよい。
【００４３】
以上において、伝送クロックを基準としたときの、映像クロックの総累積値をＮで除算したときの商と受信側のＶＣＸＯ２５の総累積値をＮで除算したときの商とが一致していることを前提としている。Ｎは両者の商が一致するように設定されなければならない。例えば、数列〈2〉の２７０００００００ＨｚでのＮ＝１０としたときの剰余計算における商３３７５剰余０に対し、２７００８００００Ｈｚのときの商は２７００８００００÷８０００÷１０＝３３７６剰余０となり、クロック周波数は一致していないが、剰余は一致するためＰＬＬはロックしない。この場合、例えばＮ＝３０とすれば両者の商が１１２５で一致する。
【００４４】
次に、受信側の動作を説明する。ＰＬＬのＶＣＸＯ２５のクロックに対しても、送信側と同様に剰余ｒを用いて周波数偏差の総累積値を求める。カウンタ１５によって、送信側と同一の伝送クロックから受信側での基準期間パルスを生成する。
【００４５】
カウンタ１６で剰余ｒをカウントし、基準期間パルスにより値をレジスタ１７に保持する。この際、送られてきたクロック再生情報のうちのＰＬＬの制御を開始するときに使用する最初のクロック再生情報の値を保持したレジスタ１４によって、カウンタ１６の動作開始時の初期値を与え、受信側のカウンタ１５で生成する基準期間パルスが到来するとカウントを開始する。これによって、受信側のカウンタ１５で生成される基準期間パルスが到来したときのカウンタ１６の値が、送信側のカウンタ１で生成される基準パルスが到来したときのカウンタ２の値（使用する最初のクロック再生情報）と一致する。ＰＬＬの最初の制御量は必ず０となるので、使用する最初のクロック再生情報の値にかかわらず、ＰＬＬは動作を開始することができる。
【００４６】
また、送信側と受信側の二つの基準期間パルスの位相は必ずしも一致しないが、送信側の基準パルスから受信側の基準パルスまでの遅延は、クロック再生情報の伝送の固定遅延とみなすことができる。この遅延の量によって、使用する最初のクロック再生情報の値やカウンタ１６の初期値が変化することはないのでＰＬＬの制御量は変わらない。単に受信側の基準期間パルスによってＰＬＬが動作を開始できる時点が、１基準期間以内すなわちＰＬＬの１サンプリング以内で遅延するだけであり、ＰＬＬ動作上の問題とはならない。
【００４７】
ＰＬＬは、伝送クロックを基準とした「映像クロックの周波数偏差の総累積値」と「発振器クロックの周波数偏差の総累積値」との差を制御量とするが、「映像クロックの周波数偏差の総累積値」は、レジスタ１３で示される剰余ｒ（すなわち、１０進数での一の位）と桁上がり・桁下がり判定器１８による桁上がり・桁下がり累積回数（すなわち、１０進数での十以上の位）の二つの要素の和であり、「発振器クロックの周波数偏差の総累積値」も同様にして二つの要素に分けられるので、「映像クロックの周波数偏差の桁上がり・桁下がりの累積回数」から「発振器クロックの周波数偏差の桁上がり・桁下がりの累積回数」を減算したものを先に計算してもよく、これをアップダウンカウンタ２０で行っている。すなわち、クロック再生情報の桁上がり・桁下がり判定の結果と、レジスタ１７の値による桁上がり・桁下がり判定の結果から、桁上がり・桁下がり回数の累積差分値をアップダウンカウンタ２０に保持する。なお、アップダウンカウンタ２０の増分方法を、以下の表１に示す。
【００４８】
【表１】
2006237818.tif 000003
【００４９】
表１における「伝送されたクロック再生情報」とは、レジスタ１３の値であり、その「桁上がり」、「桁下がり」及び「桁変化なし」とは、桁上がり・桁下がり判定器１８の結果である。同様に、「ＶＣＸＯクロックでの剰余ｒ」とは、レジスタ１７の値であり、その「桁上がり」、「桁下がり」及び「桁変化なし」とは、桁上がり・桁下がり判定器１９の結果である。
【００５０】
ＰＬＬがロックした定常状態では、アップダウンカウンタ２０は、常に０近辺の値をとり、総累積値を扱っているものの、実際には、累積値をカウントするための大きなビット数のカウンタを一つも必要としない。アップダウンカウンタ２０の値は、Ｎ進数のＮ位以上を表すので、Ｎ倍し、レジスタ１３で示されるクロック再生情報からレジスタ１７で示される剰余ｒを減算したものとともに加算器２２で加算される。
【００５１】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
例えば、上記実施の形態において、説明の簡単のために、映像クロックを、ＳＤＴＶ方式のシステムにおいて一般的である２７０ＭＨｚとし、伝送クロックにより生成される基準期間を１／（８ｋＨｚ）＝１２５μｓとした場合についての動作を説明したが、ＨＤＴＶ方式のシステムで採用されるような他の映像クロック及び基準期間を用いることもできる。
【図面の簡単な説明】
【００５２】
【図１】クロック再生情報生成回路を含む伝送装置の送信側の構成を示す図である。
【図２】本発明によるクロック再生回路を含む伝送装置の受信側の構成を示す図である。
【図３】桁上がり・桁下がり判定器の構成を示す図である。
【符号の説明】
【００５３】
１，２，１５，１６  カウンタ
３，１３，１７，３１，３２  レジスタ
４  多重化器
５  出力端子
１１  入力端子
１２  分離器
１４  初期値レジスタ
１８，１９  桁上がり・桁下がり判定器
２０  アップダウンカウンタ
２１  乗算器
２２  加算器
２３  ＰＬＬ積分器
２４  Ｄ／Ａコンバータ
２５  電圧制御水晶発振器（ＶＣＸＯ）
３３  減算器
３４，３５，３６  比較器
３７，３８  ＡＮＤゲート
【図１】
2006237818.tif 000004
【図２】
2006237818.tif 000005
【図３】
2006237818.tif 000006
【手続補正書】
【提出日】平成17年3月1日(2005.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の目的は、映像クロックの総累積値をＰＬＬの制御入力としながら、送信側から伝送するクロック再生情報を小さくすることができるクロック再生回路を提供することである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
このことを、基準時間ごとにサンプルされるクロック総累積値の数列で表現する。一つ目のクロック再生情報をｒ１とし、二つ目のクロック再生情報をｒ２とし、{ｒ１，ｒ２，・・・}のように表す。今、伝送クロックを基準とすると、映像クロック２７０ＭＨｚが伝送クロックに同期している場合、基準期間ごとに示される総累積値は、
{２７０００００００÷８０００＝３３７５０，２７０００００００÷８０００×２＝３３７５０×２，２７０００００００÷８０００×３＝３３７５０×３，・・・}
＝{３３７５０，６７５００，１０１２５０}・・・（１）
となり、それに対して、基準期間ごとに計算される剰余ｒは、
{３３７５０÷１０＝３３７５剰余０，３３７５０×２÷１０＝３３７５×２剰余０，３３７５０×３÷１０＝３３７５×３剰余０，・・・}
＝{０，０，０，・・・}・・・（２）
となる。