(57)【要約】【課題】  電源装置を２台並列運転動作している状態で、1台の電源装置オフした瞬間に生ずる急激な負荷変動による出力電圧のデップ振幅が出力電圧精度許容範囲を超えたときに、このデップを減衰させる。【解決手段】  本発明では、逆流電流防止用のＭＯＳ型電界効果トランジスタ（ＦＥＴ１）を使用している複数の並列駆動される電源装置ＳＰ１、ＳＰ２において、駆動増幅回路ＯＰ１のオン／オフ制御信号を、ＦＥＴ１のゲート電極Ｇに供給するゲート信号を出力電圧制御用比較回路ＯＰ２の基準電圧源電圧に抵抗Ｒ５とダイオードＤ２の直列回路を通じて供給すことでデップ振幅Ｄｐの電圧を軽減させる電源装置及び並列電源運転時のデップ低減方法を提供する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数台を並列接続した電源回路本体に出力端子から所定の出力電圧を供給する出力電圧ラインに接続される逆流防止用のダイオードとスイッチング用トランジスタと、該電源回路本体の出力電圧を検出する出力電圧制御用比較回路と、該出力電圧制御用比較回路の検出結果に基づき該電源回路本体の異常時に該スイッチング用ダイオードをオン／オフ制御させる駆動増幅回路とからなる電源装置において、
前記駆動増幅回路から前記スイッチング用トランジスタに供給する制御信号が、前記出力電圧制御用比較回路に供給する基準電圧より降下した状態になった時に該基準電圧を降下させて出力電圧のデップを軽減することを特徴とする電源装置。
【請求項２】
前記スイッチング用トランジスタに前記駆動増幅回路から供給する前記制御信号を前記出力電圧制御用比較回路に接続された基準電圧源に直列接続した抵抗とダイオードを介して供給したことを特徴とする請求項１記載の電源装置。
【請求項３】
複数台を並列接続した電源回路本体に出力端子から所定の出力電圧を供給する出力電圧ラインに接続される逆流防止用のダイオードとスイッチング用トランジスタと、該電源回路本体の出力電圧を検出する出力電圧制御用比較回路と、該出力電圧制御用比較回路の検出結果に基づき該電源回路本体の異常時に該スイッチング用ダイオードをオン／オフ制御させる駆動増幅回路とからなる並列電源運転時のデップ低減方法において、
前記駆動増幅回路から前記スイッチング用トランジスタに供給する制御信号が、前記出力電圧制御用比較回路に供給する基準電圧より降下した状態になった時に該基準電圧を降下させて出力電圧のデップを軽減することを特徴とする並列電源運転時のデップ低減方法。
【請求項４】
前記スイッチング用トランジスタに前記駆動増幅回路から供給する前記制御信号を前記出力電圧制御用比較回路に接続された基準電圧源に直列接続した抵抗とダイオードを接続したことを特徴とする請求項３記載の並列電源運転時のデップ低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源装置による並列運転時の負荷変動を軽減した電源装置及び並列電源運転時のデップ低減方法に係わり、特に、並列運転時に１方の電源装置を切換制御した時に他方の電源装置の出力電圧ラインに発生ずるデップ（Ｄｉｐ）波形を減衰させるようにした電源装置及び並列電源運転時のデップ低減方法に関するものである。
【背景技術】
【０００２】
従来から、並列冗長運転では、複数の電源装置の出力電圧ラインに逆流防止用のダイオードが接続されるために大量の出力電流が流れた場合の順方向電圧降下が避けられない、従って、これらのダイオードにより、出力電流に比例した電力損失が発生し、効率の低下や発熱を来していた。この様な並列冗長運転時において電力損失や効率の低下を向上させた電源装置は特許文献１に開示されている。
【０００３】
図６は特許文献１に開示の電源装置を示すものである。図６に於いて、１は複数の電源回路本体の１つを示し、出力端子＋Ｔ、−Ｔから所定の直流電圧＋Ｖ、−Ｖ を供給する、図示しないが、他の電源回路本体１ｎも並列冗長運転が可能なように、それぞれ負荷２に並列接続される。ＦＥＴ１は電源回路本体１ のプラス側出力端子＋Ｔと負荷２との間の出力電圧ラインに挿入接続されるＭＯＳ型の電界効果トランジスタ（以下ＦＥＴと記す）であり、このＦＥＴ1のドレインＤとソースＳ間には、ソースＳ側にアノードがドレインＤ側にカソードが接続された逆流防止用のダイオードＤ１が接続されている。３は電源回路本体１の出力電流Ｉo を検出する電流検出抵抗Ｒ５と、この抵抗Ｒ５の両端に発生する電圧降下に基づき電源回路本体1の故障を検出するコンパレータ４を備え、出力電圧ラインに逆方向電流が発生したときにＦＥＴ1をオフさせる電流検出回路である。
【０００４】
電流検出回路３の抵抗Ｒ５は電源回路本体１の出力端子−Ｔと負荷２との間の電圧ラインに挿入接続され、抵抗Ｒ５の一端と電源回路本体１の出力端子＋Ｔ間には、分圧用の抵抗Ｒ１、Ｒ２の直列回路が接続され、抵抗Ｒ５の他端と電源回路本体１の出力端子＋Ｔ間にも、分圧用の抵抗Ｒ３、Ｒ４の直列回路が接続される。抵抗Ｒ１、Ｒ２及び抵抗Ｒ３、Ｒ４の接続点はコンパレータ４の反転入力端子−及び非反転入力端子＋に接続されている。コンパレータ４の出力端子はＦＥＴ１のゲートに接続されるが、このＦＥＴ１のゲートＧとコンパレータ４の動作電圧Ｖccラインとの間には、抵抗Ｒ６が接続されて動作電圧ＶccがＦＥＴ１のゲートＧに供給される。又、コンパレータ４のグランドは、抵抗Ｒ５の他端と負荷２との接続点に接続される。
【０００５】
尚、電流検出回路３では、ＦＥＴ１を確実にターンオンさせるために、出力電圧Ｖo にＦＥＴ１のゲートＧとソースＳ間に加えた電圧値よりも動作電圧ＶＣＣを高くする必要がある。又、電源回路本体１の正常時において、コンパレータ４の非反転入力端子＋の電圧レベルが反転入力端子−の電圧レベルよりも高くなるように、各抵抗Ｒ１〜Ｒ４の抵抗値が定められる。この場合、一方の抵抗Ｒ１、Ｒ３の抵抗値を同一に設定すれば、他方の抵抗Ｒ２、Ｒ４の抵抗値を適宜調整するだけで、ＦＥＴ１のオン／オフ制御時の動作点を簡単に変えることができる。
【０００６】
上記構成の作用を説明すると、電源回路本体１の正常並列運転時においては、負荷２から出力端子−Ｔに向かって出力電流Ｉo が流れるため、抵抗Ｒ５の一端側の電圧レベルＶ１よりも、抵抗Ｒ５の他端側の電圧レベルＶ２が高くなり、コンパレータ４の非反転入力端子の電圧レベルＶ２は、反転入力端子の電圧レベルＶ１よりも高くなり、このコンパレータ４の出力端子はＨレベルとなるためにＦＥＴ１のソースＳとドレインＤ間をオンさせるのに十分な動作電圧ＶＣＣがゲートＧに供給され、電源回路本体１側の出力端子＋Ｔから、出力端子電圧＋Ｖ→ＦＥＴ１（又は、ダイオードＤ１）→負荷２→抵抗Ｒ５→出力端子−Ｔの経路で出力電流Ｉo が供給される。
【０００７】
これに対して、電源回路本体１が何等かの原因で故障し、出力電流Ｉo の供給が停止して、出力電流Ｉo とは逆方向の電流が出力電圧ラインに発生すると、抵抗Ｒ５の他端側の電圧レベルＶ２よりも、抵抗Ｒ５の一端側の電圧レベルＶ１が高くなる。従って、今度はコンパレータ４の反転入力端子−の電圧レベルＶ１が非反転入力端子＋の電圧レベルＶ２よりも高くなって、コンパレータ４の出力端子は直ちにＬレベルになり、ＦＥＴ１がターンオフして、故障した電源回路本体１の出力端子＋Ｔへの逆電流の流入は阻止される。この場合、負荷２には、引き続き故障した電源回路本体１を除く例えば、Ｎ台の電源回路本体から電力が供給され続ける。
【０００８】
前記一連の動作において、コンパレータ４による電源回路本体１の異常判定は、各抵抗Ｒ1 〜Ｒ3の抵抗値に依存する。今、抵抗Ｒ１、Ｒ３を同一の抵抗値に設定した場合、抵抗Ｒ２と抵抗Ｒ３の抵抗値を同一に設定すると、出力電流Ｉo が零になった時点で、ＦＥＴ1のオン，オフが切換わる。又、抵抗Ｒ２の抵抗値を抵抗Ｒ４の抵抗値よりも大きく（Ｒ2 ＞Ｒ４ ）設定すると、出力電流Ｉo が零になる前にＦＥＴ１のオン，オフが切換わる。この場合、出力電流Ｉo が比較的小さい時点にＦＥＴ1のオン，オフが切換わるように各抵抗Ｒ2 、Ｒ３の抵抗値を設定して、ダイオードＤ１の電力損失を少なくしている。
【０００９】
上記構成では複数台の電源回路本体１乃至１ｎによる並列運転時に、所定の電源回路本体１からの出力電流が所定のレベル以下になると、電流検出回路３が電源回路本体１の故障を検出し、ＦＥＴ１を強制的にオフにして、故障した電源回路本体１への逆電流の流入を阻止する旨の開示があるが、あくまでもＦＥＴ１のオン／オフ制御に関するものである。
【００１０】
又、特許文献２には予備電源の切換時に負荷供給電圧の低下を小さくするために基準電圧と誤差電圧を比較する誤差アンプの基準電圧を変化させるようにした電源装置が開示されている。
【００１１】
図７は特許文献２に記載された電源装置の回路図を示すもので、１Ａ、１Ｂは２台の電源回路本体、２は負荷、５Ａ、５Ｂは＋電圧検出ライン、６Ａ、６Ｂは−電圧検出ライン、７Ａ、７Ｂは＋出力ライン、８Ａ、８Ｂは−出力ライン、Ｄ１Ａ、Ｄ１Ｂは逆流防止用のダイオードである。＋電圧検出ラインの負荷２端のＣ点はダイオードＤ１Ａ，Ｄ１Ｂの順方向電圧降下の変化に対し電圧変動するため、電源回路本体１Ａ、１Ｂ内に誤差アンプ１０Ａ、１０Ｂが設けられている。
【００１２】
電源回路本体１Ａ、１Ｂ内に示す９Ａ、９Ｂは電力増幅器、１０Ａ、１０Ｂは誤差アンプ、１１Ａ、１１Ｂは基準電源、１２Ａ、１２Ｂは出力検出電圧の入力点、１３Ａ，１３Ｂは基準電圧の入力点、Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａ、Ｒ４Ａ、Ｒ１Ｂ、Ｒ２Ｂ、Ｒ３Ｂ、Ｒ４Ｂは分圧用抵抗であるが、今、負荷２に掛かる電圧をＶ０とし、電源回路本体１Ａ、１Ｂの出力設定電圧をＶＡ、ＶＢとすると電源回路本体１Ａ、１Ｂのバラッキにより設定電圧ＶＡ、ＶＢを等しく出来ないが出力設定電圧ＶＡ、が出力設定電圧ＶＢに比べて大きい場合、電源回路本体１Ｂの誤差アンプ１０Ｂの出力検出電圧の入力点１２Ｂの電圧は基準電圧の入力点１３Ｂの電圧より高いので誤差アンプ１０Ｂはカットオフ状態で電力増幅器９Ｂは正常に動作せず、電源回路本体１Ｂの出力電圧は負荷２の電圧に比べ低くなっている。従って、一方の電源回路本体１Ａが故障した場合、他方の電源回路本体１Ｂが正規の電圧に立ち上がるまで負荷２の電圧が低下するのを次の様に防止している。
【００１３】
即ち、図７で電源回路本体１Ａ、１Ｂの出力回路に接続されたダイオードＤ１Ａ、Ｄ１Ｂのアノード側を夫々のトランジスタＴｒＡ、ＴｒＢのベースに接続し、カソード側を抵抗Ｒ７Ａ、Ｒ７Ｂを介して、夫々のトランジスタＴｒＡ、ＴｒＢのエミッタと接続し、夫々トランジスタＴｒＡ、ＴｒＢのコレクタを電源回路本体１Ａ、１Ｂの誤差アンプ１０Ａ、１０Ｂと接続させ、ダイオードＤ１Ａ、Ｄ１Ｂの両端の電位差を用いて、トランジスタＴｒＡ、ＴｒＢを制御し、誤差アンプ１０Ａ、１０Ｂの基準電圧の入力点１３Ａ，１３Ｂの電圧を上昇させ電力増幅器９Ａ、９Ｂの出力電圧を負荷２への供給電圧と略等しくなる様に上昇保持させる構成が開示されている。
【００１４】
上記の特許文献２に開示の技術は２電源の切換時に基準電圧を変化させ出力電圧の低下を減少させるものであるが、本発明は並列駆動される電源装置では逆流防止用のＭＯＳ型ＦＥＴ（ＦＥＴ１）のゲートを制御するゲート制御回路（駆動増幅回路）を設け、一方の電源回路本体がオフした時に出力電圧制御用比較回路内の誤差アンプの基準電圧を可変させ、負荷出力ラインのデップ電圧振幅を軽減させたものである。
【特許文献１】特開平７−２８１７６６号公報
【特許文献２】特開昭６１−２９５８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記した様に本発明の目的は電源装置の並列駆動の切換え制御時に出力電圧のデップ電圧を低減するようにしたものである。電源装置を２台並列運転動作している状態で、1台の電源をオフした瞬間に出力電圧にデップが発生する。この発生原因は例えば、第１の電源装置と第２の電源装置という２台が動作している状態で、出力電流としては、ほぼ５０％ずつ流れている状態から、第２の電源装置をオフしたとすると、第１の電源装置の電流は今まで２台でまかなっていた総出力電流を第１の電源装置のみで出力されるように急激に変化する。この負荷電流の急変（急増）により第１の電源装置の出力電圧制御の応答が追いつかず、結果として出力電圧がデップしてしまう。通常、総負荷電流が多いほど、第１の電源装置の負荷の変動幅が多いので、デップ振幅も大きくなる。
【００１６】
負荷急変時の出力電圧のデップ対策として最も簡単なのは、出力電圧ラインに接続した出力コンデンサの容量を大きくするという方法がある。然し、この出力コンデンサＣ１（図１参照）の容量を大きくするということは、部品レイアウトスペースの拡大、コストアップ等の不具合を生ずる。部品のレイアウトに問題がない場合はこの対策も検討できるが、高密度な電源装置の設計ではこの対策は考えにくい。又、電源回路の大型化やコストアップになる対策は、どの電源装置においても避けたいはずである。又、出力電圧の過渡応答スピードを早くすることにより、負荷電流急変時のデップ電圧振幅を軽減することが可能であるが、この、過渡応答スピードはあまり早くしすぎると異常発振等で出力制御が不安定になるという問題を生ずる。
【００１７】
本発明は上述の課題を解決するために成されたもので、本発明の目的は、出力電圧に発生するデップを軽減するため負荷の急激な変化量を減らす簡単な回路でデップ電圧の振幅を軽減する電源装置及び並列電源運転時のデップ低減方法を提案することを目的とする。
【課題を解決するための手段】
【００１８】
第１の本発明の電源装置は、複数台を並列接続した電源回路本体に出力端子から所定の出力電圧を供給する出力電圧ラインに接続される逆流防止用のダイオードとスイッチング用トランジスタと、電源回路本体の出力電圧を検出する出力電圧制御用比較回路と、この出力電圧制御用比較回路の検出結果に基づき電源回路本体の異常時にスイッチング用ダイオードをオン／オフ制御させる駆動増幅回路とからなる電源装置において、駆動増幅回路からスイッチング用トランジスタに供給する制御信号が、出力電圧制御用比較回路に供給する基準電圧より降下した状態になった時に基準電圧を降下させて出力電圧のデップを軽減する様にしたものである。
【００１９】
第２の本発明の並列電源運転時のデップ低減方法は、複数台を並列接続した電源回路本体に出力端子から所定の出力電圧を供給する出力電圧ラインに接続される逆流防止用のダイオードとスイッチング用トランジスタと、電源回路本体の出力電圧を検出する出力電圧制御用比較回路と、この出力電圧制御用比較回路の検出結果に基づき該電源回路本体の異常時にスイッチング用ダイオードをオン／オフ制御させる駆動増幅回路とからなる並列電源運転時のデップ低減方法において、駆動増幅回路からスイッチング用トランジスタに供給する制御信号が、出力電圧制御用比較回路に供給する基準電圧より降下した状態になった時に基準電圧を降下させて出力電圧のデップを軽減する様にしたものである。
【発明の効果】
【００２０】
本発明の電源装置及び並列電源運転時のデップ低減方法は、例えば、２台の電源装置でカレントシェアしている状態で、１台の電源装置がオフした時に発生する出力電圧のデップ振幅を軽減することが出来て、出力電圧ラインの出力コンデンサの容量を減らすことが出来るため部品レイアウトが楽になり小型化を図ることが出来る効果を生ずる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の１形態例を図１乃至図５によって説明する。図１は本発明の電源装置の１形態例を示す回路図、図２は本発明の電源装置の波形説明図、図３は本発明の電源装置の並列運転時の一方をオフした時の波形説明図、図４（Ａ）（Ｂ）はＭＯＳ型ＦＥＴ（ＦＥＴ１）のオン／オフ制御のシーケンス説明用の回路及び波形図、図５（Ａ）（Ｂ）は出力電圧に発生するデップの発生原因を説明するための回路図及び波形図である。
【００２２】
図１乃至図３によって本発明の１形態例の電源装置を説明するに先立ち図４（Ａ）（Ｂ）及び図５（Ａ）（Ｂ）によって、スイッチング用トランジスタのＭＯＳ型ＦＥＴ（ＦＥＴ１）のシーケンス及び出力電圧に生ずるデップ振幅の発生原因について説明する。
【００２３】
図４（Ａ）及び図５（Ａ）において、図６及び図７との対応部分には同一符号を付して重複説明を省略する。図４（Ａ）の電源回路本体１には商用交流電源ＡＣから商用交流信号が供給され、フィルタ回路１ａ、力率改善回路（ＰＦＣ）１ｂ、共振回路１ｃ等に供給され炉波、力率改善がなされ、共振変換回路１ｃの出力端には出力コンデンサＣ１が接続され、コンデンサＣ１の１端と負荷２の接続される出力端子Ｔ１間の出力ラインにはＭＯＳ型ＦＥＴから成るスイッチング用トランジスタＦＥＴ１が接続され、該ＦＥＴ１のソースＳには逆流防止用のダイオードＤ１のアノードが接続され、ＦＥＴ１のドレインＤにはダイオードＤ１のカソードが接続されてダイオードＤ１がＦＥＴ１のソースＳ及びドレインＤ間に並列接続される。コンデンサＣ１の他端と負荷２の接続される出力端子Ｔ２間には抵抗Ｒ５が接続されている。尚、図１でＣ２はパス用のコンデンサ、Ｒ７はゲート用の抵抗である。
【００２４】
共振回路１ｃと出力端子Ｔ２間に接続した抵抗Ｒ５の両端から取り出した電圧は制御回路１０Ａ、１０Ｂ〔図５（Ａ）参照〕に入力される。該制御回路１０Ａ、１０Ｂからの制御電圧はフィルタ回路１ａ、ＰＦＣ回路１ｂなどに供給されると共にＦＥＴ１をオン／オフ制御するゲート制御信号として抵抗Ｒ７を介してＦＥＴ１のゲートに供給されている。
【００２５】
上述の構成では１台の電源装置のみを示しているが、通常並列運転をする電源装置の場合、オフしている側の電源装置の出力にオンしている側の電源装置から出力電流が逆流するのを防止する為に、上記した様に、逆流防止用のダイオードＤ１を電源回路本体１と出力端子Ｔ１、Ｔ２に挿入して使っているが、この出力電流が数十〜数百Ａ程度と多い場合、このダイオードＤ１のロスを軽減する目的で、上記したＦＥＴ１が使用される。
【００２６】
当然この場合、このＦＥＴ１は出力電流の逆流などを検出して図６で説明したようにオン／オフ制御されるが、それ以外の制御として、図４（Ｂ）の波形Ｗ２のように電源回路本体１がオフ状態の時には波形Ｗ２の様にスイッチング用トランジスタのＦＥＴ１をオフ状態にしておく。又、電源回路本体１がオン状態になった時には、出力電圧の波形Ｗ１が完全に立ち上がってから逆流防止用のＦＥＴ１を波形Ｗ２のようにオンにする。更に、電源回路本体１の波形Ｗ１に示すオン状態からオフ状態に変化するところでは、電源回路本体１の出力電圧がオンするより少し手前で波形Ｗ２の様にＦＥＴ１をオフさせる。この様に電源回路本体１のオン/オフ制御に同期してＦＥＴ１のオン/オフを制御し、出力電圧が、確実に立ち上がっている状態でのみ逆流防止用のＦＥＴ１をオンとする方法が一般的用いられている。これにより、オフしている電源回路本体１への逆流防止を確実に行うことが出来る。
【００２７】
図５（Ａ）は図４（Ａ）と同一構成の電源装置ＰＳ１、ＰＳ２を図７と同様に負荷２に対し並列接続したものであり、図５（Ａ）の様に例えば、電源装置ＰＳ１、ＰＳ２を２台並列運転動作している状態で、1台の電源装置ＰＳ２をオフした瞬間に出力電圧にデップ振幅が生じる原因は、２台の電源装置ＰＳ1、ＰＳ２が並列冗長運転動作している状態の出力電流Ｉ１、Ｉ２は図５（Ｂ）に示す様に略５０％ずつ流れている状態から、1台の電源装置ＰＳ２をオフすると、電源装置ＰＳ１の出力電流Ｉ１は図５（Ｂ）のように、今まで２台でまかなっていた総出力電流Ｉ０を、１台の電源装置ＰＳ１の出力電流Ｉ１のみで出力する様に急激に変化する。この負荷電流となる総出力電流Ｉ０の急変（急増）により電源装置ＰＳ１の出力電圧の制御を行なう制御回路１０Ａの応答が追いつかず、結果として出力電圧波形Ｗ１にデップ振幅Ｄｐが生じてしてしまう。通常、このデップ振幅Ｄｐは総負荷電流Ｉ０が多いほど、電源装置ＰＳ１の負荷の変動幅が多いので、デップ振幅Ｄｐも大きくなる。
【００２８】
負荷急変時の出力電圧のデップ振幅Ｄｐを軽減する対策として、本発明では一般的に行っている電源装置のオン／オフの状態により、ＦＥＴ１のゲート電極を制御をしている駆動増幅回路を利用して、このゲート信号が、出力電圧制御用比較回路の基準電圧より下がった状態になった時に、この基準電圧を少しだけ下げることにより、デップＤｐを軽減しようとするものである。
【００２９】
以下本発明の1形態例を図1乃至図３によって説明する。図１は本発明の具体的な回路構成を示すもので、図１において、図４との対応部分には、同一符号を付して説明する。電源回路本体１は商用交流電源ＡＣから商用交流信号が供給され、フィルタ回路１ａ、力率改善回路（ＰＦＣ）１ｂ、共振回路（図示せず〕、ＤＣ-ＤＣ変換回路１ｄ等に供給され炉波、力率改善、ＤＣ変換がなされ、ＤＣ−ＤＣ変換回路１ｄの出力端には出力コンデンサＣ１が接続され、該コンデンサＣ１の１端と負荷２の接続される出力端子Ｔ１間の出力ラインにはＭＯＳ型ＦＥＴから成るスイッチング用のＦＥＴ１が接続され、該ＦＥＴ１のソースＳには逆流防止用のダイオードＤ１のアノードが接続され、ＦＥＴ１のドレインＤにはダイオードＤ１のカソードが並列に成る様に接続され、コンデンサＣ１の他端と負荷２の接続される出力端子Ｔ２間の出力ラインには抵抗Ｒ５が接続されている。
【００３０】
制御回路１０Ａ（１０Ｂ）内に設けられたオペアンプで構成された駆動増幅回路ＯＰ１からはスイッチング用のＦＥＴ１のゲートに供給するゲート制御用の直流電圧が出力され、駆動増幅回路ＯＰ１を介してＦＥＴ１のゲートＧにオン／オフ制御用のゲート信号電圧が供給される。
【００３１】
駆動増幅回路ＯＰ１のゲート信号電圧は抵抗Ｒ８とダイオードＤ２のカソードに直列に接続した直列回路に供給される。制御回路１０Ａ（１０Ｂ）を構成するオペアンプから成る出力電圧制御用比較回路ＯＰ２の基準電圧源入力端子Ｔｒｆに直列回路のダイオードＤ２のアノードを接続する。基準電圧源Ｖｒｅｆの１端はグランドに接地され、他端は抵抗Ｒ９を介して出力電圧制御用比較回路ＯＰ２の基準電圧源入力端子Ｔｒｆに接続したダイオードＤ２のアノードに接続されている。又、出力電圧制御用比較回路ＯＰ２の他の入力端子Ｔｃｎには出力端子Ｔ１に供給する出力電圧が供給され、出力電圧制御用比較回路ＯＰ２の出力はＤＣ−ＤＣ変換回路１ｄに供給されている。
【００３２】
上述の逆流防止用のＦＥＴ１を制御する駆動増幅回路ＯＰ１の出力を抵抗Ｒ８とダイオードＤ２の直列回路を介して出力電圧制御用比較回路ＯＰ２に使用している基準電圧源Ｖｒｅｆの出力に供給する構成での動作としてはＦＥＴ１の駆動増幅回路ＯＰ１の出力は、上述の図４（Ｂ）で説明したようなシーケンスとなっているが、この駆動増幅回路ＯＰ１の出力に応じて、出力電圧制御用回路比較回路ＯＰ２の基準電圧源Ｖｒｅｆに接続した抵抗Ｒ９とダイオードＤ２の直列回路の接続点の基準電圧Ｖ２は図２の波形Ｗ３の様にＦＥＴ１をオン／オフ制御する駆動増幅回路ＯＰ１の出力波形Ｗ２に同期して、ΔＡ３、ΔＡ４に示す様に微妙に変化する様に抵抗Ｒ８、Ｒ９を調整して接続点の基準電圧Ｖ２を変化させることで電源回路本体１の出力電圧も駆動増幅回路ＯＰ１の出力に同期して波形Ｗ1の様に微妙にΔＡ１、ΔＡ２で示す変化している。
【００３３】
上記した対策を施した図１に示したと同様の電源装置ＰＳ１、ＳＰ２[図５（Ａ）参照]を２台並列運転した動作時に1台の電源装置ＰＳ２をオフした場合の動作を図３で説明する。先ず、並列運転から1台の電源装置ＰＳ２がオフした時の動作としては、駆動増幅回路ＯＰ１がロー（Ｌｏ）となり、逆流電流防止用のスイッチング用のＦＥＴ１がオフとなる。これと同期して、オフ側の電源装置ＰＳ２の出力電圧が、抵抗Ｒ８、Ｒ９で決まる電圧まで微妙に下がる。
【００３４】
この電圧が下がることにより、オフした電源装置ＰＳ２の出力電流Ｉ２は完全オンの状態の時５０％であるのに対し、例えば、２０％程度まで下がることとなる。そして、その次に完全に電源装置ＰＳ２がオフとなり、２０％状態から０％となる。オンしている側の電源装置ＰＳ１から見れば、５０％状態から８０％状態、次に１００％状態と負荷電流比率が変化することになる。よって、通常の５０％から急激に１００％に負荷電流比率が変化する時よりも、出力電圧のデップ振幅Ｄｐは図３の波形Ｗ１に示す様に軽減することが可能となる。
【００３５】
本発明によれば、一般的に行っている電源装置のオン／オフの状態によりスイッチング用のＦＥＴ１制御をしている駆動増幅回路のゲート信号電圧を利用して、該ゲート信号電圧が、出力電圧制御用比較回路の基準電圧値より下がった状態になった時に、この基準電圧値を少しだけ下げることでデップ振幅Ｄｐを軽減する様にしたので、電源装置が２台でカレントシェアしている状態で、1台の電源装置がオフする時に発生する出力電圧のデップ振幅Ｄｐを軽減することが出来る。又、出力ラインに接続する出力コンデンサＣ１の容量を減らすことが出来る為、部品レイアウトが楽になり電子機器の小型化を図ることが出来る効果を有する。本発明の電源装置及び並列電源運転時のデップ低減方法は携帯電話機、ＰＡＤ、ディスク記録再生装置、デジタルカメラ、ハンデーカム等の小型携帯電子機器に適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の電源装置の１形態例を示す回路図である。
【図２】本発明の電源装置の波形説明図である。
【図３】本発明の電源装置の並列運転時の一方をオフした時の波形説明図である。
【図４】ＭＯＳ型ＦＥＴのオン／オフ制御のシーケンス説明用の回路及び波形図である。
【図５】出力電圧に発生するデップの発生原因を説明するための回路図及び波形図である。
【図６】従来の電源装置の１形態例の回路図である。
【図７】従来の電源装置の他の形態例を示す回路図である
【符号の説明】
【００３７】
１・・・電源回路本体、  １ａ・・・フィルタ回路、１ｂ・・・力率改善回路（ＰＦＣ）、１ｄ・・・ＤＣ−ＤＣ変換回路、２・・・負荷、１０Ａ、１０Ｂ・・・制御回路、６・・・、Ｄ１、Ｄ２・・・ダイオード、ＦＥＴ１・・・スイッチング用ＭＯＳ型電界効果トランジスタ、ＯＰ１・・・駆動増幅回路、ＯＰ２・・・出力電圧制御用比較回路、Ｒ1乃至Ｒ９・・・抵抗、Ｖｒｅｆ・・・基準電圧源、Ｃ１・・・出力コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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