(57)【要約】【課題】  回路を構成するトランジスタの閾値電圧変動に対して、十分動作余裕を有する入力バッファ回路を実現する。【解決手段】  入力バッファ回路１は、Ｐｃｈ  ＭＯＳトランジスタＰ１及び差動増幅部４から構成される差動増幅回路２、ＮＯＲ回路３、及び基準電圧発生部５を有している。Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインが差動増幅部４に接続され、ゲートにチップイネーブル信号ＣＮが入力され、このチップイネーブル信号ＣＮの電位が“Ｌｏｗ”の時にオンする。差動増幅部４は、入力信号ＩＮ及び基準電位Ｖｒｅｆを入力して、Ｐｃｈ  ＭＯＳトランジスタＰ１がオンした時に入力信号ＩＮの電位と基準電位Ｖｒｅｆとを比較増幅した信号を出力する。ＮＯＲ回路３は、チップイネーブル信号ＣＮ及び差動増幅回路２から出力された信号を入力し、論理演算して出力信号ＯＵＴを出力する。【選択図】  図１
2006004562.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源の間に設けられ、縦続接続された複数のトランジスタを有し、モード指定信号を入力して前記高電位側電源電位を分割した基準電位を発生する基準電圧発生部と、
ソースが前記高電位側電源に接続され、ゲートに前記モード指定信号が入力されるＰｃｈ  ＭＯＳトランジスタと、前記Ｐｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に設けられ、前記基準電位と入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅して出力する差動増幅回路と、
を具備することを特徴とする入力バッファ回路。
【請求項２】
高電位側電源と低電位側電源の間に設けられ、縦続接続された複数のトランジスタを有し、モード指定信号を入力して前記高電位側電源電位を分割した基準電位を発生する基準電圧発生部と、
ソースが前記高電位側電源に接続され、ゲートに前記モード指定信号が入力されるＰｃｈ  ＭＯＳトランジスタと、前記Ｐｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に設けられ、前記基準電位と入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅して出力する差動増幅回路と、
前記モード指定信号と前記差動増幅回路から出力された信号を入力し、論理演算して出力信号を出力する論理演算回路と、
を具備することを特徴とする入力バッファ回路。
【請求項３】
前記論理演算回路は、ＮＯＲ回路又はＮＡＮＤ回路であることを特徴とする請求項２に記載の入力バッファ回路。
【請求項４】
入力信号、モード指定信号の論理レベルを反転した信号、及び帰還として出力の信号を入力し、論理演算して信号を出力するＮＡＮＤ回路と、ソースが高電位側電源に接続され、ゲートに前記ＮＡＮＤ回路から出力された信号が入力される第１のＰｃｈ  ＭＯＳトランジスタと、前記第１のＰｃｈ  ＭＯＳトランジスタのドレインと低電位側電源の間に設けられ、縦続接続された複数のトランジスタを有し、モード指定信号を入力して前記高電位側電源電位を分割した基準電位を発生する基準電圧発生部から出力された基準電位と前記入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅した信号を出力する第１の差動増幅部と、前記入力信号をセット信号として入力し、前記第１の差動増幅部から出力された信号をリセット信号として入力して前記セット信号をリセットする第１のラッチ回路と、前記第１のラッチ回路から出力された信号の論理レベルを反転する第１のインバータを有し、前記第１のインバータから出力された信号が帰還としての出力の信号として、前記ＮＡＮＤ回路に入力される第１の入力回路部と、
前記入力信号、前記モード指定信号、及び帰還として出力の信号を入力し、論理演算して信号を出力する第１のＮＯＲ回路と、前記第１のＮＯＲ回路から出力された信号の論理レベルを反転する第２のインバータと、ソースが前記高電位側電源に接続され、ゲートに前記第２のインバータから出力された信号が入力される第２のＰｃｈ  ＭＯＳトランジスタと、前記第２のＰｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に設けられ、前記基準電圧発生部から出力された前記基準電位と前記入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅した信号を出力する第２の差動増幅部と、前記入力信号をセット信号として入力し、前記第２の差動増幅部から出力された信号をリセット信号として入力して前記セット信号をリセットする第２のラッチ回路と、前記第２のラッチ回路から出力された信号の論理レベルを反転する第３のインバータを有し、前記第３のインバータから出力された信号が帰還としての出力の信号として、前記第１のＮＯＲ回路に入力される第２の入力回路部と、
前記モード指定信号と、前記第１の入力回路部の前記第１のインバータから出力された信号と、前記第２の入力回路部の前記第３のインバータから出力された信号とを入力し、論理演算して出力信号を出力する論理演算回路と、
を具備することを特徴とする入力バッファ回路。
【請求項５】
前記論理演算回路は、ＮＯＲ回路又はＮＡＮＤ回路であることを特徴とする請求項４に記載の入力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に外部からの入力信号に基づいて内部信号を生成する入力バッファ回路に関する。
【背景技術】
【０００２】
メモリデバイスやロジック回路等のデジタル半導体集積回路には、外部からの入力信号に基づいて内部信号を生成する入力バッファ回路が設けられている。入力バッファ回路には、特定の電位レベル範囲を有する外部信号の電位レベルをデジタル半導体集積回路の内部動作に適する電位レベルの範囲に変換するＮＯＲ回路やＮＡＮＤ回路などが用いられている（例えば、特許文献１参照。）。
【０００３】
ＮＯＲ回路やＮＡＮＤ回路は、Ｐｃｈ  ＭＯＳトランジスタとＮｃｈ  ＭＯＳトランジスタから構成され、ＮＯＲ回路やＮＡＮＤ回路を構成するＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタの閾値電圧（Ｖｔｈ）のバラツキが大きくなると回路閾値電圧（Ｖｉｎ）が変動して入力バッファ回路の動作マージンが低下するという問題点がある。
【特許文献１】特開平６−１０４７２５号公報（頁３２、図３２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、回路を構成するトランジスタの閾値電圧のバラツキが大きい場合でも、動作マージンが低下しない入力バッファ回路を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体装置は、高電位側電源と低電位側電源の間に設けられ、縦続接続された複数のトランジスタを有し、モード指定信号を入力して前記高電位側電源電位を分割した基準電位を発生する基準電圧発生部と、ソースが前記高電位側電源に接続され、ゲートに前記モード指定信号が入力されるＰｃｈ  ＭＯＳトランジスタと、前記Ｐｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に設けられ、前記基準電位と入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅して出力する差動増幅回路とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、高電位側電源と低電位側電源の間に設けられ、縦続接続された複数のトランジスタを有し、モード指定信号を入力して前記高電位側電源電位を分割した基準電位を発生する基準電圧発生部と、ソースが前記高電位側電源に接続され、ゲートに前記モード指定信号が入力されるＰｃｈ  ＭＯＳトランジスタと、前記Ｐｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に設けられ、前記基準電位と入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅して出力する差動増幅回路と、前記モード指定信号と前記差動増幅回路から出力された信号を入力し、論理演算して出力信号を出力する論理演算回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、回路を構成するトランジスタの閾値電圧のバラツキが大きい場合でも、動作マージンが低下しない入力バッファ回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る入力バッファ回路について、図面を参照して説明する。図１は入力バッファ回路を示す回路ブロック図、図２は入力バッファ回路の差動増幅部を示す回路図、図３は入力バッファ回路のＮＯＲ回路、図４は入力バッファ回路の基準電圧発生部を示す回路図である。
【００１０】
図１に示すように、入力バッファ回路１は、差動増幅回路２、ＮＯＲ回路３、及び基準電圧発生部５を有し、デジタル半導体集積回路の内部に設けられている。
【００１１】
差動増幅回路２はＰｃｈ  ＭＯＳトランジスタＰ１及び差動増幅部４から構成されている。Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインが差動増幅部４に接続され、ゲートにモード指定信号であるチップイネーブル信号ＣＮが入力され、このチップイネーブル信号ＣＮの電位が“Ｌｏｗ”の時にオンし、“Ｈｉｇｈ”の時にオフする。
【００１２】
差動増幅部４は、Ｐｃｈ  ＭＯＳトランジスタＰ１のドレインと低電位側電源Ｖｓｓの間に設けられ、入力信号ＩＮ及び基準電位Ｖｒｅｆを入力して、Ｐｃｈ  ＭＯＳトランジスタＰ１がオンした時に入力信号ＩＮの電位と基準電位Ｖｒｅｆとを比較増幅した信号をＮＯＲ回路３に出力する。ここで、入力信号ＩＮの信号レベルは３．３Ｖ対応のＬＶＴＴＬ（Low  Voltage  TTL）入出力インターフェース規格を満足するものであるが、５Ｖ対応のＴＴＬ入出力インターフェース規格、ＳＳＴＬ３（Stub  Series  Terminated  Logic  for  3.3V）入出力インターフェース規格、或いは電源電圧２Ｖ以下の入出力インターフェース仕様を満足する信号レベルでも入力バッファ回路１は対応することができる。
【００１３】
ＮＯＲ回路３は、チップイネーブル信号ＣＮ及び差動増幅回路２から出力された信号を入力し、論理演算して出力信号ＯＵＴをデジタル半導体集積回路の内部回路に送信する。ここで、内部回路とは、ＳＲＡＭ（static  random  access  memory）、ＤＲＡＭ（dynamic  random  access  memory）、ＲＯＭ（read  only  memory）などのメモリに用いられる各種回路、ＭＰＵ（micro  processor  unit）、ＦＰＵ（floating−point  processing  unit）などのロジックに用いられる各種回路、或いはＳｏＣ（system  on  ａ  chip）に用いられる各種回路である。
【００１４】
基準電圧発生部５はチップイネーブル信号ＣＮを入力し、チップイネーブル信号ＣＮの電位によりオンして、基準電位Ｖｒｅｆを発生し、差動増幅部４に基準電位Ｖｒｅｆを送信する。
【００１５】
図２に示すように、差動増幅部４は、Ｐｃｈ  ＭＯＳトランジスタＰ２、Ｐ３、及びＮｃｈ  ＭＯＳトランジスタＮ１乃至Ｎ３から構成されている。ＰｃｈＭＯＳトランジスタＰ２は、ソースがＰｃｈＭＯＳトランジスタＰ１のドレインに接続され、ゲートがＰｃｈＭＯＳトランジスタＰ３のゲートに接続されている。ＰｃｈＭＯＳトランジスタＰ３は、ソースがＰｃｈＭＯＳトランジスタＰ１のドレインに接続され、ドレインがゲートに接続されている。ＰｃｈＭＯＳトランジスタＰ２及びＰ３は、カレントミラー回路を構成している。
【００１６】
ＮｃｈＭＯＳトランジスタＮ１は、ドレインがＰｃｈＭＯＳトランジスタＰ２のドレインに接続され、ゲートには入力信号ＩＮが入力される。ＮｃｈＭＯＳトランジスタＮ２は、ドレインがＰｃｈＭＯＳトランジスタＰ３のドレインに接続され、ゲートに基準電位Ｖｒｅｆが入力される。ＮｃｈＭＯＳトランジスタＮ１及びＮ２は差動対をなしている。そして、Ｐｃｈ  ＭＯＳトランジスタＰ２のドレインとＮｃｈ  ＭＯＳトランジスタＮ１のドレインの間から差動増幅回路２の差動増幅された信号が出力される。
【００１７】
Ｎｃｈ  ＭＯＳトランジスタＮ３は、ドレインがＮｃｈＭＯＳトランジスタＮ１及びＮ２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電位Ｖｂが入力される。バイアス電位Ｖｂが“Ｈｉｇｈ”の時に、Ｎｃｈ  ＭＯＳトランジスタＮ３はオンして低電位側電源Ｖｓｓ側に貫通電流を流し、バイアス電位Ｖｂが“Ｌｏｗ”の時に、Ｎｃｈ  ＭＯＳトランジスタＮ３はオフして差増増幅回路２は動作を停止する。
【００１８】
図３に示すように、ＮＯＲ回路３は、Ｐｃｈ  ＭＯＳトランジスタＰ４、Ｐ５、及びＮｃｈ  ＭＯＳトランジスタＮ４、Ｎ５から構成されている。Ｐｃｈ  ＭＯＳトランジスタＰ４は、ソースが高電位側電源Ｖｃｃに接続され、ゲートにチップイネーブル信号ＣＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰ５は、ソースがＰｃｈ  ＭＯＳトランジスタＰ４のドレインに接続され、ゲートに差動増幅回路２から出力された信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ４は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ５のドレインに接続され、ゲートに差動増幅回路２から出力された信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ５及びＮｃｈ  ＭＯＳトランジスタＮ４は、インバータ動作する。
【００１９】
Ｎｃｈ  ＭＯＳトランジスタＮ５は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ５のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ４のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにチップイネーブル信号ＣＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ５は、インバータ動作する。そして、Ｎｃｈ  ＭＯＳトランジスタＮ５のドレインから出力信号ＯＵＴが出力される。
【００２０】
図４に示すように、基準電圧発生部５は、Ｐｃｈ  ＭＯＳトランジスタＰ６乃至Ｐ９から構成されている。Ｐｃｈ  ＭＯＳトランジスタＰ６は、ソースが高電位側電源Ｖｃｃに接続され、ゲートにチップイネーブル信号ＣＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰ７は、ソースがＰｃｈ  ＭＯＳトランジスタＰ６のドレインに接続され、ゲートがドレインに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ８は、ソースがＰｃｈ  ＭＯＳトランジスタＰ７のドレインに接続され、ゲートにチップイネーブル信号ＣＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰ９は、ソースがＰｃｈ  ＭＯＳトランジスタＰ８のドレインに接続され、ゲートがソースに接続され、ソースが低電位側電源Ｖｓｓに接続されている。そして、Ｐｃｈ  ＭＯＳトランジスタＰ７のドレインとＰｃｈ  ＭＯＳトランジスタＰ８のソースの間から基準電位Ｖｒｅｆが出力される。ここで、Ｐｃｈ  ＭＯＳトランジスタＰ６乃至Ｐ９のバックゲートは、それぞれソースに接続されている。
【００２１】
基準電位発生部５は、チップイネーブル信号ＣＮの電位が“Ｌｏｗ”の時にＰｃｈ  ＭＯＳトランジスタＰ６及びＰ８がオンして基準電位Ｖｒｅｆを出力し、チップイネーブル信号ＣＮの電位が“Ｈｉｇｈ”の時にＰｃｈ  ＭＯＳトランジスタＰ６及びＰ８がオフして動作を停止する。ここで、Ｐｃｈ  ＭＯＳトランジスタＰ６乃至Ｐ９はゲート長及びゲート幅が同一に形成されているので、Ｐｃｈ  ＭＯＳトランジスタＰ６乃至Ｐ９の閾値電圧（Ｖｔｈ）によらずに、基準電位Ｖｒｅｆは１／２Ｖｃｃの電位に固定することができる。
【００２２】
上述したように、本実施例の入力バッファ回路では、入力信号ＩＮと基準電圧発生部５から発生された基準電位Ｖｒｅｆが入力され、入力信号ＩＮの電位と基準電位Ｖｒｅｆとを比較増幅した信号を出力する差動増幅回路２と、入力信号ＩＮと差動増幅回路２から出力された信号を入力して論理演算して出力信号ＯＵＴを出力するＮＯＲ回路が設けられている。差動増幅回路２は、トランジスタの閾値電圧のバラツキの影響を抑制できるＰｃｈ  ＭＯＳトランジスタからなるカレントミラー回路及び差動対をなすＮｃｈ  ＭＯＳトランジスタを備え、且つ差動増幅回路２に入力される基準電位Ｖｒｅｆは、基準電圧発生部５を構成するＰｃｈ  ＭＯＳ  トランジスタの閾値電圧の値によらず一定な電圧を維持できるので、回路を構成するＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタの閾値電圧のバラツキが大きい場合でも、ＮＯＲ回路或いはＮＡＮＤ回路を用いた従来の入力バッファ回路よりも回路閾値電圧（Ｖｉｎ）の動作マージンの低下を抑制することができる。
【００２３】
なお、本実施例では、入力バッファ回路１を差動増幅回路２とＮＯＲ回路３の２段構成にしているが、波形整形回路やインバータなどを差動増幅回路２とＮＯＲ回路３の間に設けて３段構成以上にしてもよい。また、ＮＯＲ回路３の代わりにＮＡＮＤ回路などを用いてもよい。そして、入力バッファ回路１を差動増幅回路２と基準電位発生部５の構成にしてもよい。
【００２４】
更に、入力バッファ回路１を構成するＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いてもよい。なお、この高誘電体膜としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタニウム）の酸化物、或いはそのシリケート物(例えばＨｆＳｉＯＮ)等を用いてよい。
【実施例２】
【００２５】
次に、本発明の実施例２に係る入力バッファ回路について、図面を参照して説明する。図５は入力バッファ回路を示す回路ブロック図、図６は入力バッファ回路の第１のラッチ回路を示す回路図、図７は入力バッファ回路の第２のラッチ回路を示す回路図である。本実施例では、実施例１で用いた差動増幅回路及び基準電圧発生部を用いている。
【００２６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２７】
図５に示すように、入力バッファ回路１ａは、第１の入力回路部６ａ、第２の入力回路部６ｂ、第２のＮＯＲ回路３ｂ、及び第３のラッチ回路８ｃ有し、デジタル半導体集積回路の内部に設けられている。
【００２８】
第１の入力回路部６ａは、第１の差動増幅回路２ａ、ＮＡＮＤ回路７、第１のラッチ回路８ａ、Ｐｃｈ  ＭＯＳトランジスタＰ１１、インバータ９ａ、及び第１のインバータ９ｂから構成されている。
【００２９】
第１の差動増幅回路２ａは、Ｐｃｈ  ＭＯＳトランジスタ（第１のＰｃｈ  ＭＯＳトランジスタ）Ｐ１０及び第１の差動増幅部４ａから構成され、図１と同様な回路構成である。Ｐｃｈ  ＭＯＳトランジスタＰ１０は、ソースが高電位側電源Ｖｃｃに接続され、ゲートにＮＡＮＤ回路７から出力された信号が入力される。第１の差動増幅部４ａは、Ｐｃｈ  ＭＯＳトランジスタＰ１０のドレインと低電位側電源Ｖｓｓの間に設けられ、入力信号ＩＮと図示していないが基準電圧発生部５から発生した基準電位Ｖｒｅｆを入力する。
【００３０】
ＮＡＮＤ回路７は、入力信号ＩＮ、チップイネーブル信号ＣＮをインバータ９ａにより論理レベルを反転した信号、及び第１の入力回路部６ａの出力信号（第１のインバータの出力信号Ｄ）を入力し、論理演算した信号をＰｃｈ  ＭＯＳトランジスタＰ１０のゲートに送信する。
【００３１】
第１のラッチ回路８ａは、入力信号ＩＮをセット信号として入力し、第１の差動増幅回路２ａの出力信号を入力して、セット信号をリセットする。そして、第１のラッチ回路８ａから出力した信号は、第１のインバータ９ｂに送信される。第１のインバータ９ｂは、第２のラッチ回路８ｂから出力した信号の論理レベルを反転する。
【００３２】
Ｐｃｈ  ＭＯＳトランジスタＰ１１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインが第１のインバータ９ｂの出力側及びＮＡＮＤ回路７の入力側に接続され、ゲートに入力信号ＩＮが入力される。そして、入力信号ＩＮの電位が“Ｌｏｗ”の時にオンし、入力信号ＩＮの電位が“Ｈｉｇｈ”の時にオフする。
【００３３】
第２の入力回路部６ｂは、第２の差動増幅回路２ｂ、第１のＮＯＲ回路３ａ、第２のラッチ回路８ｂ、Ｎｃｈ  ＭＯＳトランジスタＮ６、第２のインバータ９ｃ、及び第３のインバータ９ｄから構成されている。
【００３４】
第２の差動増幅回路２ｂは、Ｐｃｈ  ＭＯＳトランジスタ（第２のＰｃｈ  ＭＯＳトランジスタ）Ｐ１２及び第２の差動増幅部４ｂから構成され、図１と同様な回路構成である。Ｐｃｈ  ＭＯＳトランジスタＰ１２は、ソースが高電位側電源Ｖｃｃに接続され、ゲートに第２のインバータ９ｃにより第１のＮＯＲ回路３ａから出力された信号の論理レベルを反転した信号が入力される。第２の差動増幅部４ｂは、Ｐｃｈ  ＭＯＳトランジスタＰ１２のドレインと低電位側電源Ｖｓｓの間に設けられ、入力信号ＩＮと図示していないが基準電圧発生部５から発生した基準電位Ｖｒｅｆを入力する。
【００３５】
第１のＮＯＲ回路３ａは、入力信号ＩＮ、チップイネーブル信号ＣＮ、及び第２の入力回路部６ｂの出力信号（第３のインバータの出力信号ＤＤ）を入力し、論理演算した信号を第２のインバータ９ｃに送信する。
【００３６】
第２のラッチ回路８ｂは、入力信号ＩＮをセット信号として入力し、第２の差動増幅回路２ｂの出力信号を入力して、セット信号をリセットする。そして、第２のラッチ回路８ｂから出力した信号は、第３のインバータ９ｄに送信される。第３のインバータ９ｄは、第２のラッチ回路８ｂから出力した信号の論理レベルを反転する。
【００３７】
Ｎｃｈ  ＭＯＳトランジスタＮ６は、ドレインが第３のインバータ９ｄの出力側及び第１のＮＯＲ回路３ａの入力側に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに入力信号ＩＮが入力される。そして、入力信号ＩＮの電位が“Ｈｉｇｈ”の時にオンし、入力信号ＩＮの電位が“Ｌｏｗ”の時にオフする。
【００３８】
第２のＮＯＲ回路３ｂは、Ｐｃｈ  ＭＯＳトランジスタＰ１３、Ｐ１４、及びＮｃｈ  ＭＯＳトランジスタＮ７、Ｎ８から構成されている。Ｐｃｈ  ＭＯＳトランジスタＰ１３は、ソースが高電位側電源Ｖｃｃに接続され、ゲートに第１の入力回路部６ａから出力された信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ１４は、ソースがＰｃｈ  ＭＯＳトランジスタＰ１３のドレインに接続され、ゲートにチップイネーブル信号ＣＮが入力される。Ｎｃｈ  ＭＯＳトランジスタＮ７は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１４のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに第２の入力回路部６ｂから出力された信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ８は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１４のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ７のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにチップイネーブル信号ＣＮが入力される。そして、Ｎｃｈ  ＭＯＳトランジスタＮ８のドレインから出力信号ＯＵＴが出力される。
【００３９】
第３のラッチ回路８ｃは、縦続接続されたインバータ９ｅ、９ｆから構成されている。インバータ９ｅは、一方端がＰｃｈ  ＭＯＳトランジスタＰ１４のドレインとＮｃｈ  ＭＯＳトランジスタＮ８のドレインの間に接続され、他端がインバータ９ｆの一方端に接続されている。インバータ９ｆは、他端がＮｃｈ  ＭＯＳトランジスタＮ８のドレインとＮｃｈ  ＭＯＳトランジスタＮ７のドレインの間に接続されている。そして、第３のラッチ回路８ｃは、第２のＮＯＲ回路３ｂの出力信号ＯＵＴのレベルを安定化させる役目をする。
【００４０】
図６に示すように、第１のラッチ回路８ａは、Ｐｃｈ  ＭＯＳトランジスタＰ１５、Ｐ１６、及びＮｃｈ  ＭＯＳトランジスタＮ９乃至Ｎ１１から構成されている。
【００４１】
Ｐｃｈ  ＭＯＳトランジスタＰ１５は、ソースが高電位側電源Ｖｃｃに接続され、ゲートに入力信号ＩＮが入力される。Ｎｃｈ  ＭＯＳトランジスタＮ９は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１５のドレインに接続され、ゲートに入力信号ＩＮが入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１０は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ９のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰ１６のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ１１のドレインに接続されている。そして、Ｎｃｈ  ＭＯＳトランジスタＮ１０のゲートに“Ｈｉｇｈ”の電位が入力され、Ｎｃｈ  ＭＯＳトランジスタＮ１０がオンした時にＰｃｈ  ＭＯＳトランジスタＰ１５及びＮｃｈ  ＭＯＳトランジスタＮ９は、インバータ動作してその信号をＰｃｈ  ＭＯＳトランジスタＰ１６及びＮｃｈ  ＭＯＳトランジスタＮ１１のゲートに送信する。
【００４２】
Ｐｃｈ  ＭＯＳトランジスタＰ１６は、ソースが高電位側電源Ｖｃｃに接続され、ゲートにＰｃｈ  ＭＯＳトランジスタＰ１５及びＮｃｈ  ＭＯＳトランジスタＮ９からなるインバータの出力と第１の差動増幅回路２ａから出力された信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１６のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにＰｃｈ  ＭＯＳトランジスタＰ１５及びＮｃｈ  ＭＯＳトランジスタＮ９からなるインバータの出力と第１の差動増幅回路２ａから出力された信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ１６及びＮｃｈ  ＭＯＳトランジスタＮ１１は、インバータ動作する。そして、Ｐｃｈ  ＭＯＳトランジスタＰ１６のドレインとＮｃｈ  ＭＯＳトランジスタＮ１１のドレインの間から第１のラッチ回路８ａとして論理演算された信号が第１のインバータ９ｂに送信される。
【００４３】
図７に示すように、第２のラッチ回路８ｂは、Ｐｃｈ  ＭＯＳトランジスタＰ１７乃至Ｐ１９、及びＮｃｈ  ＭＯＳトランジスタＮ１２、Ｎ１３から構成されている。
【００４４】
Ｐｃｈ  ＭＯＳトランジスタＰ１７は、ソースが高電位側電源Ｖｃｃに接続され、ゲートに入力信号ＩＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰ１８は、ソースがＰｃｈ  ＭＯＳトランジスタＰ１７のドレインに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰ１９のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ１３のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ１２は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１８のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに入力信号ＩＮが入力される。
【００４５】
そして、Ｐｃｈ  ＭＯＳトランジスタＰ１８のゲートに“Ｌｏｗ”の電位が入力され、Ｐｃｈ  ＭＯＳトランジスタＰ１８がオンした時にＰｃｈ  ＭＯＳトランジスタＰ１７及びＮｃｈ  ＭＯＳトランジスタＮ１２は、インバータ動作してその信号を、Ｐｃｈ  ＭＯＳトランジスタＰ１９及びＮｃｈ  ＭＯＳトランジスタＮ１３のゲートに送信する。
【００４６】
Ｐｃｈ  ＭＯＳトランジスタＰ１９は、ソースが高電位側電源Ｖｃｃに接続され、ゲートにＰｃｈ  ＭＯＳトランジスタＰ１７及びＮｃｈ  ＭＯＳトランジスタＮ１２からなるインバータの出力と第２の差動増幅回路２ｂから出力された信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１３は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１９のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにＰｃｈ  ＭＯＳトランジスタＰ１７及びＮｃｈ  ＭＯＳトランジスタＮ１２からなるインバータの出力と第２の差動増幅回路２ｂから出力された信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ１９及びＮｃｈ  ＭＯＳトランジスタＮ１３は、インバータ動作する。そして、Ｐｃｈ  ＭＯＳトランジスタＰ１９のドレインとＮｃｈ  ＭＯＳトランジスタＮ１３のドレインの間から第２のラッチ回路８ｂとして論理演算された信号が第３のインバータ９ｄに送信される。
【００４７】
次に、差動増幅回路の動作について、図８及び図９を参照して説明する。図８は第１の差動増幅回路の動作を示すタイミングチャート、図９は第２の差動増幅回路の動作を示すタイミングチャートである。
【００４８】
図８に示すように、第１の差動増幅回路２ａの動作は、まず、入力信号ＩＮの電位が“Ｌｏｗ”から“Ｈｉｇｈ”に変化するとＮＡＮＤ回路７の出力の電位であるＮＡＮＤ回路の出力信号Ａが“Ｈｉｇｈ”から“Ｌｏｗ”に変化する。
【００４９】
次に、ＮＡＮＤ回路の出力信号Ａが“Ｌｏｗ”になると第１の差動増幅回路２ａのＰｃｈ  ＭＯＳトランジスタＰ１０がオンして、第１の差動増幅回路２ａが動作を開始し、入力信号ＩＮの電位“Ｈｉｇｈ”と基準電圧発生部５から出力された基準電位Ｖｒｅｆ（１／２Ｖｃｃであり“Ｈｉｇｈ”の電位）を入力して第１の差動増幅回路２ａの出力の電位である第１の差動増幅回路の出力信号Ｂが“Ｌｏｗ”になる。
【００５０】
続いて、第１の差動増幅回路の出力信号Ｂの電位“Ｌｏｗ”が第１のラッチ回路８ａに入力されると、第１のラッチ回路８ａはそれ以前のデータである“Ｌｏｗ”の信号をリセットして、第１のラッチ回路８ａの出力の電位である第１のラッチ回路の出力信号Ｃが“Ｌｏｗ”から“Ｈｉｇｈ”に変化する。
【００５１】
そして、第１のインバータ９ｂは、第１のラッチ回路の出力信号Ｃの電位“Ｈｉｇｈ”を“Ｌｏｗ”に、論理レベルの反転をして第１のインバータの出力信号Ｄの電位“Ｌｏｗ”をＮＡＮＤ回路７及び第２のＮＯＲ回路３ｂに送信する。
【００５２】
次に、ＮＡＮＤ回路７は、入力信号ＩＮの電位“Ｈｉｇｈ”、チップイネーブル信号ＣＮの論理レベルを反転した信号の電位“Ｈｉｇｈ”、及び第１のインバータの出力信号Ｄの電位“Ｌｏｗ”を入力し、ＮＡＮＤ回路７の出力の電位であるＮＡＮＤ回路の出力信号Ａの電位“Ｈｉｇｈ”を出力する。この信号により、Ｐｃｈ  ＭＯＳトランジスタＰ１０はオフになり第１の差動増幅回路２ａの動作は停止する。
【００５３】
ここで、第１の差動増幅回路の動作期間１１は、第１の差動増幅回路２ａ、第１のラッチ回路８ａ、第１のインバータ９ｂ、及びＮＡＮＤ回路７がそれぞれオンする時間の和である。なお、Ｐｃｈ  ＭＯＳトランジスタＰ１１は、ゲートに入力信号ＩＮの電位である“Ｈｉｇｈ”が入力されているので、第１の差動増幅回路の動作期間１１は動作を停止している。
【００５４】
図９に示すように、第２の差動増幅回路２ｂの動作は、まず、入力信号ＩＮの電位が“Ｈｉｇｈ”から“Ｌｏｗ”に変化すると第１のＮＯＲ回路３ａの出力の論理レベルを反転する第２のインバータ９ｃの電位である第２のインバータの出力信号ＡＡが“Ｈｉｇｈ”から“Ｌｏｗ”に変化する。
【００５５】
次に、第２のインバータの出力信号ＡＡが“Ｌｏｗ”になると第２の差動増幅回路２ｂのＰｃｈ  ＭＯＳトランジスタＰ１２がオンして、第２の差動増幅回路２ｂが動作を開始し、入力信号ＩＮの電位“Ｌｏｗ”と基準電圧発生部５から出力された基準電位Ｖｒｅｆ（１／２Ｖｃｃであり“Ｈｉｇｈ”の電位）を入力して第２の差動増幅回路２ｂの出力の電位である第２の差動増幅回路の出力信号ＢＢが “Ｈｉｇｈ”になる。
【００５６】
続いて、第２の差動増幅回路の出力信号ＢＢの電位“Ｈｉｇｈ”が第２のラッチ回路８ｂに入力されると、第２のラッチ回路８ｂはそれ以前のデータである“Ｈｉｇｈ”の信号をリセットして、第２のラッチ回路８ｂの出力の電位である第２のラッチ回路の出力信号ＣＣが“Ｈｉｇｈ”から“Ｌｏｗ”に変化する。
【００５７】
そして、第３のインバータ９ｄは、第２のラッチ回路の出力信号ＣＣの電位“Ｌｏｗ”を“Ｈｉｇｈ”に、論理レベルを反転して第３のインバータの出力信号ＤＤの電位“Ｈｉｇｈ”を第１のＮＯＲ回路３ａ及び第２のＮＯＲ回路３ｂに送信する。
【００５８】
次に、第１のＮＯＲ回路３ａは、入力信号ＩＮの電位“Ｌｏｗ”、チップイネーブル信号ＣＮの電位“Ｌｏｗ”、及び第３のインバータの出力信号ＤＤの電位“Ｈｉｇｈ”を入力し、“Ｌｏｗ”の電位を出力する。
【００５９】
そして、第２のインバータ９ｃは、第１のＮＯＲ回路３ａの出力の電位“Ｌｏｗ”を入力して、論理レベルを反転した第２のインバータの出力信号ＡＡの電位“Ｈｉｇｈ”をＰｃｈ  ＭＯＳ  トランジスタＰ１２のゲートに送信する。この信号により、Ｐｃｈ  ＭＯＳトランジスタＰ１２はオフになり第２の差動増幅回路２ｂの動作は停止する。
【００６０】
ここで、第２の差動増幅回路の動作期間１２は、第２の差動増幅回路２ｂ、第２のラッチ回路８ｂ、第３のインバータ９ｄ、第１のＮＯＲ回路３ａ、及び第２のインバータ９ｃがそれぞれオンする時間の和である。なお、Ｎｃｈ  ＭＯＳトランジスタＮ６は、ゲートに入力信号ＩＮの電位である“Ｌｏｗ”が入力されているので、第２の差動増幅回路の動作期間１２は動作を停止している。
【００６１】
次に、入力バッファ回路の動作について、図１０を参照して説明する。図１０は入力バッファ回路の動作を示すタイミングチャートである。ここでは、入力信号をデューティ５０％−５０％にし、入力信号の１周期の間チップイネーブル信号の電位を“Ｌｏｗ”に設定している。
【００６２】
図１０に示すように、入力バッファ回路１ａの動作は、まず、入力信号ＩＮが“Ｌｏｗ”から“Ｈｉｇｈ”に変化すると第１の差動増幅回路２ａがオンして、第１の差動増幅回路の出力信号Ｂが“Ｌｏｗ”になる。なお、この時第２の差動増幅回路２ｂはオンしないので初期状態（ここでは“Ｈｉｇｈ”）を維持する。次に、図８で説明したように第１のラッチ回路８ａ、第１のインバータ９ｂが動作して第１のインバータの出力信号（第１の入力回路部６ａの出力）Ｄの電位が“Ｌｏｗ”に変化する。
【００６３】
続いて、入力バッファ回路１ａは、第１の入力回路部６ａの出力の電位“Ｌｏｗ”及び第２の入力回路部６ｂの出力（第３のインバータの出力信号ＤＤ）の電位“Ｌｏｗ”を入力して、論理演算して “Ｌｏｗ”から“Ｈｉｇｈ”に変更された電位を出力する。
【００６４】
次に、入力信号ＩＮが“Ｈｉｇｈ”から“Ｌｏｗ”に変化すると、第１のラッチ回路８ａは、入力信号ＩＮの電位“Ｌｏｗ”を入力して、第１のラッチ回路の出力信号Ｃの電位を“Ｈｉｇｈ”から“Ｌｏｗ”に変える。第１のインバータ９ｂは、第１のラッチ回路の出力信号Ｃの電位“Ｌｏｗ”を反転させて、第１のインバータの出力信号（第１の入力回路部６ａの出力）Ｄの電位を“Ｌｏｗ”から“Ｈｉｇｈ”に変える。
【００６５】
入力信号ＩＮが“Ｈｉｇｈ”から“Ｌｏｗ”に変化すると、第２の入力回路部６ｂも同時に動作する。すなわち、まず、第２の差動増幅回路２ｂがオンして、第２の差動増幅回路の出力信号ＢＢが“Ｈｉｇｈ”になる。次に、図９で説明したように第２のラッチ回路８ｂ、第３のインバータ９ｄが動作して第３のインバータの出力信号（第２の入力回路部６ｂの出力）ＤＤの電位が“Ｈｉｇｈ”に変化する。
【００６６】
続いて、入力バッファ回路１ａは、第１の入力回路部６ａの出力の電位“Ｈｉｇｈ”及び第２の入力回路部６ｂの出力の電位“Ｈｉｇｈ”を入力して、論理演算して “Ｈｉｇｈ”から“Ｌｏｗ”に変更された電位を出力する。
【００６７】
次に、差動増幅回路の貫通電流について、図１１を参照して説明する。図１１は差動増幅回路の貫通電流を示す図である。
【００６８】
図１１に示すように、差動増幅回路は、入力信号ＩＮの電位が“Ｈｉｇｈ”の時、第１の差動増幅回路２ａが動作している期間（第１の差動増幅回路の動作期間１１）だけ第１の差動増幅回路２ａの貫通電流を発生し、入力信号ＩＮの電位が“Ｌｏｗ”の時、第２の差動増幅回路２ｂが動作している期間（第２の差動増幅回路の動作期間１２）だけ第２の差動増幅回路２ｂの貫通電流を発生する。ここで、第１の差動増幅回路２ａ、ＮＡＮＤ回路７、第１のラッチ回路８ａ、第１のインバータ９ｂ、第２の差動増幅回路２ｂ、第１のＮＯＲ回路３ａ、第２のラッチ回路８ｂ、第２のインバータ９ｃ、及び第３のインバータ９ｄのスイッチング動作時間は、入力信号ＩＮの１周期１３に対してそれぞれ大変短い。例えば、入力信号ＩＮの１周期１３が１００ｎｓ（“Ｈｉｇｈ”の期間５０ｎｓ、“Ｌｏｗ”の期間５０ｎｓ）に対してスイッチング動作時間は１ｎｓ以下である。このため、第１の差動増幅回路の動作期間１１及び第２の差動増幅回路の動作期間１２をそれぞれ５ｎｓ以下にすることができ、貫通電流が発生する期間を１０％以下に低減することができる。
【００６９】
上述したように、本実施例の入力バッファ回路では、回路を構成するＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタの閾値電圧のバラツキが大きい場合でも回路閾値電圧（Ｖｉｎ）の動作マージンが低下しない第１の差動増幅回路２ａ及び第２の入力回路部６ｂが設けられている。第１の差動増幅回路２ａは、ＮＡＮＤ回路の出力信号Ａの電位が“Ｌｏｗ”の時だけ動作して貫通電流を発生し、第２の差動増幅回路２ｂは、第２のインバータの出力信号ＡＡの電位が“Ｌｏｗ”の時だけ動作して貫通電流を発生するので、実施例１の効果の他に、実施例１よりも差動増幅回路の貫通電流を低減して入力バッファ回路の消費電流を低減することができる。
【００７０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７１】
例えば、実施例２では、第１のラッチ回路８ａ及び第２のラッチ回路８ｂにインバータ構成のＲ／Ｓラッチ回路を用いているが、ＮＯＲ回路或いはＮＡＮＤ回路構成のＲ／Ｓラッチ回路を用いてもよい。また、ＮＡＮＤ回路７の代わりにＮＯＲ回路を用いてもよい。この場合、図１０に示すＮＡＮＤ回路の出力信号Ａのタイミングチャートと同じになるように、ＮＯＲ回路の入力側或いは出力側に適宜インバータなどを設けるのが好ましい。そして、第１のＮＯＲ回路３ａの代わりにＮＡＮＤ回路を用いてもよい。この場合、図１０に示す第２のインバータの出力信号ＡＡのタイミングチャートと同じになるように、ＮＡＮＤ回路の入力側或いは出力側に適宜インバータなどを設けるのが好ましい。更に、第２のＮＯＲ回路３ｂの代わりにＮＡＮＤ回路を用いてもよい。
【００７２】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力信号、モード指定信号の論理レベルを反転した信号、及び帰還として出力の信号を入力し、論理演算して信号を出力するＮＡＮＤ回路と、ソースが高電位側電源に接続され、ゲートに前記ＮＡＮＤ回路から出力された信号が入力される第１のＰｃｈ  ＭＯＳトランジスタと、前記第１のＰｃｈ  ＭＯＳトランジスタのドレインと低電位側電源の間に設けられ、縦続接続された複数のトランジスタを有し、モード指定信号を入力して前記高電位側電源電位を分割した基準電位を発生する基準電圧発生部から出力された基準電位と前記入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅した信号を出力する第１の差動増幅部と、前記入力信号をセット信号として入力し、前記第１の差動増幅部から出力された信号をリセット信号として入力して前記セット信号をリセットする第１のラッチ回路と、前記第１のラッチ回路から出力された信号の論理レベルを反転する第１のインバータを有し、前記第１のインバータから出力された信号が帰還としての出力の信号として、前記ＮＡＮＤ回路に入力される第１の入力回路部と、前記入力信号、前記モード指定信号、及び帰還として出力の信号を入力し、論理演算して信号を出力する第１のＮＯＲ回路と、前記第１のＮＯＲ回路から出力された信号の論理レベルを反転する第２のインバータと、ソースが前記高電位側電源に接続され、ゲートに前記第２のインバータから出力された信号が入力される第２のＰｃｈ  ＭＯＳトランジスタと、前記第２のＰｃｈ  ＭＯＳトランジスタのドレインと前記低電位側電源の間に設けられ、前記基準電圧発生部から発生した前記基準電位と前記入力信号を入力し、前記基準電位と前記入力信号の電位とを比較増幅した信号を出力する第２の差動増幅部と、前記入力信号をセット信号として入力し、前記第２の差動増幅部から出力された信号をリセット信号として入力して前記セット信号をリセットする第２のラッチ回路と、前記第２のラッチ回路から出力された信号の論理レベルを反転する第３のインバータを有し、前記第３のインバータから出力された信号が帰還としての出力の信号として、前記第１のＮＯＲ回路に入力される第２の入力回路部と、前記モード指定信号と、前記第１の入力回路部の前記第１のインバータから出力された信号と、前記第２の入力回路部の前記第３のインバータから出力された信
号とを入力し、論理演算して出力信号を出力する論理演算回路と、縦続接続された２つのインバータを備え、前記インバータの一方端と他端が前記論理演算回路に接続された第３のラッチ回路とを具備する入力バッファ回路。
【００７３】
（付記２）  前記論理演算回路は、ＮＯＲ回路又はＮＡＮＤ回路である付記１に記載の入力バッファ回路。
【００７４】
（付記３）  前記第１の差動増幅部及び前記第２の差動増幅部は、Ｐｃｈ  ＭＯＳトランジスタからなるカレントミラー回路と差動対をなすＮｃｈ  ＭＯＳトランジスタを具備する付記１又は２に記載の入力バッファ回路。
【００７５】
（付記４）  前記第１のラッチ回路及び前記第２のラッチ回路は、インバータ、ＮＯＲ回路、又はＮＡＮＤ回路で構成されている付記１乃至４のいずれかに記載の入力バッファ回路。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１に係る入力バッファ回路を示す回路ブロック図。
【図２】本発明の実施例１に係る入力バッファ回路の差動増幅部を示す回路図。
【図３】本発明の実施例１に係る入力バッファ回路のＮＯＲ回路を示す回路図。
【図４】本発明の実施例１に係る入力バッファ回路の基準電圧発生部を示す回路図。
【図５】本発明の実施例２に係る入力バッファ回路を示す回路ブロック図。
【図６】本発明の実施例２に係る入力バッファ回路の第１のラッチ回路を示す回路図。
【図７】本発明の実施例２に係る入力バッファ回路の第２のラッチ回路を示す回路図。
【図８】本発明の実施例２に係る入力バッファ回路の第１の差動増幅回路の動作を示すタイミングチャート。
【図９】本発明の実施例２に係る入力バッファ回路の第２の差動増幅回路の動作を示すタイミングチャート。
【図１０】本発明の実施例２に係る入力バッファ回路の動作を示すタイミングチャート。
【図１１】本発明の実施例２に係る差動増幅回路の貫通電流を示す図。
【符号の説明】
【００７７】
１、１ａ  入力バッファ回路
２  差動増幅回路
２ａ  第１の差動増幅回路
２ｂ  第２の差動増幅回路
３  ＮＯＲ回路
３ａ  第１のＮＯＲ回路
３ｂ  第２のＮＯＲ回路
４  差動増幅部
４ａ  第１の差動増幅部
４ｂ  第２の差動増幅部
５  基準電圧発生部
６ａ  第１の入力回路
６ｂ  第２の入力回路
７  ＮＡＮＤ回路
８ａ  第１のラッチ回路
８ｂ  第２のラッチ回路
８ｃ  第３のラッチ回路
９ａ、９ｅ、９ｆ  インバータ
９ｂ  第１のインバータ
９ｃ  第２のインバータ
９ｄ  第３のインバータ
１１  第１の差動増幅回路の動作期間
１２  第２の差動増幅回路の動作期間
１３  入力信号ＩＮの１周期
Ａ  ＮＡＮＤ回路の出力信号
ＡＡ  第２のインバータの出力信号
Ｂ  第１の差動増幅回路の出力信号
ＢＢ  第２の差動増幅回路の出力信号
Ｃ  第１のラッチ回路の出力信号
ＣＣ  第２のラッチ回路の出力信号
ＣＮ  チップイネーブル信号
Ｄ  第１のインバータの出力信号
ＤＤ  第３のインバータの出力信号
ＩＮ  入力信号
Ｐ１〜Ｐ９、Ｐ１１、Ｐ１３、Ｐ１４  Ｐｃｈ  ＭＯＳトランジスタ
Ｐ１０  Ｐｃｈ  ＭＯＳトランジスタ（第１のＰｃｈ  ＭＯＳトランジスタ）
Ｐ１２  Ｐｃｈ  ＭＯＳトランジスタ（第２のＰｃｈ  ＭＯＳトランジスタ）
Ｎ１〜Ｎ１３  Ｎｃｈ  ＭＯＳトランジスタ
Ｖｂ  バイアス電位
Ｖｃｃ  高電位側電源
Ｖｒｅｆ  基準電位
Ｖｓｓ  低電位側電源
【図１】
2006004562.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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