(57)【要約】【課題】リペアブロックをエリア領域毎に有する被試験メモリの試験時間を短縮することができる試験装置を提供する。【解決手段】本発明の試験装置は、被試験メモリに供給するアドレス信号及び試験パターン信号、並びにアドレス信号及び試験パターン信号に応じて被試験メモリが出力すべき期待値信号を発生するパターン発生器と、アドレス信号及び試験パターン信号に応じて被試験メモリが出力した出力信号と期待値信号とを比較し、出力信号と期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、複数のエリア領域に対応して設けられ、エリア領域が含むブロックのアドレスを示すアドレス信号に対応して被試験メモリが出力した出力信号についてのフェイルデータの数をそれぞれ計数する複数のフェイルカウンタとを備える。【選択図】図２
2006012253.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを含むエリア領域を複数有する被試験メモリを試験する試験装置であって、
前記被試験メモリに供給するアドレス信号及び試験パターン信号、並びに前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力すべき期待値信号を発生するパターン発生器と、
前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、
前記複数のエリア領域に対応して設けられ、前記エリア領域が含む前記ブロックのアドレスを示す前記アドレス信号に対応して前記被試験メモリが出力した前記出力信号についての前記フェイルデータの数をそれぞれ計数する複数のフェイルカウンタと
を備える試験装置。
【請求項２】
前記論理比較器が出力した前記フェイルデータを前記アドレス信号が示すアドレスに対応づけて格納するバッドブロックメモリ
をさらに備え、
前記複数のフェイルカウンタは、
前記論理比較器が前記フェイルデータを出力し、かつ、前記バッドブロックメモリに前記アドレス信号が示すアドレスに対応づけて前記フェイルデータが格納されていない場合に、前記フェイルデータの数を計数する
請求項１に記載の試験装置。
【請求項３】
前記パターン発生器が発生した前記アドレス信号に基づいて、前記アドレス信号が示すアドレスの前記ブロックを含む前記エリア領域に対応して設けられた前記フェイルカウンタを選択し、選択した前記フェイルカウンタにイネーブル信号を供給するカウンタ制御部
をさらに備える請求項１に記載の試験装置。
【請求項４】
前記カウンタ制御部は、
前記複数のフェイルカウンタに対応して設けられ、前記フェイルカウンタに対応する前記エリア領域が含む前記ブロックのアドレスを示す前記アドレス信号が供給された場合に、前記フェイルカウンタに前記イネーブル信号を供給する複数のカウンタイネーブル発生器
を有する請求項３に記載の試験装置。
【請求項５】
前記カウンタイネーブル発生器は、
前記ブロックのアドレスの最小値を保持する最小値設定レジスタと、
前記パターン発生器が発生した前記アドレス信号が示すアドレスが、前記最小値設定レジスタが保持する前記最小値以上か否かを示す出力値を出力する最小値コンパレータと、
前記ブロックのアドレスの最大値を保持する最大値設定レジスタと、
前記パターン発生器が発生した前記アドレス信号が示すアドレスが、前記最大値設定レジスタが保持する前記最大値以下か否かを示す出力値を出力する最大値コンパレータと、
前記最小値コンパレータ及び前記最大値コンパレータの出力値に基づいて、前記パターン発生器が発生した前記アドレス信号が示すアドレスが、前記最小値設定レジスタが保持する前記最小値以上であり、前記最大値設定レジスタが保持する前記最大値以下である場合に、前記フェイルカウンタに前記イネーブル信号を供給する論理積回路と
を含む請求項４に記載の試験装置。
【請求項６】
前記フェイルカウンタが計数する前記フェイルデータの数が、前記被試験メモリが前記エリア領域に毎に有するリペアブロックの数より大きくなった場合に、当該エリア領域についての試験を中止させるリミッタ
をさらに備える請求項１に記載の試験装置。
【請求項７】
前記カウンタ制御部は、
前記ブロックのアドレスに対応づけて、前記イネーブル信号を供給すべき前記フェイルカウンタを識別する情報を保持し、前記パターン発生器が発生した前記アドレス信号が示すアドレスに対応づけて保持された前記フェイルカウンタに前記イネーブル信号を供給するカウンタイネーブルメモリ
を有する請求項３に記載の試験装置。
【請求項８】
前記カウンタ制御部は、
前記パターン発生器が発生した前記アドレス信号が示すアドレスのうちの一部のビット列のみを選択して出力するアドレスセレクタと、
前記ブロックのアドレスのうちの一部のビット列に対応づけて、前記イネーブル信号を供給すべき前記フェイルカウンタを識別する情報を保持し、前記アドレスセレクタが出力した前記一部のビット列に対応づけて保持された前記フェイルカウンタに前記イネーブル信号を供給するカウンタネーブルメモリと
を有する請求項３に記載の試験装置。
【請求項９】
複数のブロックを含むエリア領域を複数有する被試験メモリを試験する試験方法であって、
前記被試験メモリに供給するアドレス信号及び試験パターン信号、並びに前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力すべき期待値信号を発生する段階と、
前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを出力する段階と、
前記複数のエリア領域毎に、前記エリア領域が含む前記ブロックのアドレスを示す前記アドレス信号に対応して前記被試験メモリが出力した前記出力信号についての前記フェイルデータの数を前記被試験メモリの試験に並行して計数する段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び試験方法に関する。特に本発明は、複数のブロックを含むエリア領域を複数有する被試験メモリを試験する試験装置及び試験方法に関する。
【背景技術】
【０００２】
従来の試験装置は、複数のブロックを有する被試験メモリの各ブロックについて試験を行う。そして、バッドブロックメモリにおいて、ブロックのアドレスに対応づけて当該ブロックについての試験結果を格納し、不良ブロックのマップを生成する。そして、バッドブロックが格納する試験結果を参照して、被試験メモリの良否判定を行う。具体的には、バッドブロックメモリが格納する不良ブロックの数を計数することによって、被試験メモリ１５０の良否判定を行う。また、不良ブロックの数が、被試験メモリが有するリペアブロックの数以下の場合には、不良ブロックをリペアブロックに代替させることによって、被試験メモリの救済を行う。
【０００３】
現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図６は、従来技術に係るフラッシュメモリの構成を示す。近年、図６に示すような、被試験メモリが有するエリア領域毎にリペアブロックが設けられているフラッシュメモリが開発されている。このようなフラッシュメモリでは、１つのエリア領域にリペアブロックの数より多い不良ブロックが存在する場合は、当該エリアを救済することができない。しかしながら、従来の試験装置では、被試験メモリの全ブロックについての試験終了後、バッドブロックメモリに生成された不良ブロックのマップを参照しなければ、どのエリア領域にいくつの不良ブロックが存在するかを検出することができない。そのため、被試験メモリの試験の途中で１つのエリア領域にリペアブロックの数より多い不良ブロックが検出された場合であっても、すべてのブロックについて試験を行わなければならなく、無駄に試験時間を増大させ、試験のスループットを低下させてしまう。
【０００５】
そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、複数のブロックを含むエリア領域を複数有する被試験メモリを試験する試験装置であって、前記被試験メモリに供給するアドレス信号及び試験パターン信号、並びに前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力すべき期待値信号を発生するパターン発生器と、前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、前記複数のエリア領域に対応して設けられ、前記エリア領域が含む前記ブロックのアドレスを示す前記アドレス信号に対応して前記被試験メモリが出力した前記出力信号についての前記フェイルデータの数をそれぞれ計数する複数のフェイルカウンタとを備える。
【０００７】
前記論理比較器が出力した前記フェイルデータを前記アドレス信号が示すアドレスに対応づけて格納するバッドブロックメモリをさらに備え、前記複数のフェイルカウンタは、前記論理比較器が前記フェイルデータを出力し、かつ、前記バッドブロックメモリに前記アドレス信号が示すアドレスに対応づけて前記フェイルデータが格納されていない場合に、前記フェイルデータの数を計数してもよい。
【０００８】
前記パターン発生器が発生した前記アドレス信号に基づいて、前記アドレス信号が示すアドレスの前記ブロックを含む前記エリア領域に対応して設けられた前記フェイルカウンタを選択し、選択した前記フェイルカウンタにイネーブル信号を供給するカウンタ制御部
をさらに備えてもよい。
【０００９】
前記カウンタ制御部は、前記複数のフェイルカウンタに対応して設けられ、前記フェイルカウンタに対応する前記エリア領域が含む前記ブロックのアドレスを示す前記アドレス信号が供給された場合に、前記フェイルカウンタに前記イネーブル信号を供給する複数のカウンタイネーブル発生器を有してもよい。
【００１０】
前記カウンタイネーブル発生器は、前記ブロックのアドレスの最小値を保持する最小値設定レジスタと、前記パターン発生器が発生した前記アドレス信号が示すアドレスが、前記最小値設定レジスタが保持する前記最小値以上か否かを示す出力値を出力する最小値コンパレータと、前記ブロックのアドレスの最大値を保持する最大値設定レジスタと、前記パターン発生器が発生した前記アドレス信号が示すアドレスが、前記最大値設定レジスタが保持する前記最大値以下か否かを示す出力値を出力する最大値コンパレータと、前記最小値コンパレータ及び前記最大値コンパレータの出力値に基づいて、前記パターン発生器が発生した前記アドレス信号が示すアドレスが、前記最小値設定レジスタが保持する前記最小値以上であり、前記最大値設定レジスタが保持する前記最大値以下である場合に、前記フェイルカウンタに前記イネーブル信号を供給する論理積回路とを含んでもよい。
【００１１】
前記フェイルカウンタが計数する前記フェイルデータの数が、前記被試験メモリが前記エリア領域に毎に有するリペアブロックの数より大きくなった場合に、当該エリア領域についての試験を中止させるリミッタをさらに備えてもよい。
【００１２】
前記カウンタ制御部は、前記ブロックのアドレスに対応づけて、前記イネーブル信号を供給すべき前記フェイルカウンタを識別する情報を保持し、前記パターン発生器が発生した前記アドレス信号が示すアドレスに対応づけて保持された前記フェイルカウンタに前記イネーブル信号を供給するカウンタイネーブルメモリを有してもよい。
【００１３】
前記カウンタ制御部は、前記パターン発生器が発生した前記アドレス信号が示すアドレスのうちの一部のビット列のみを選択して出力するアドレスセレクタと、前記ブロックのアドレスのうちの一部のビット列に対応づけて、前記イネーブル信号を供給すべき前記フェイルカウンタを識別する情報を保持し、前記アドレスセレクタが出力した前記一部のビット列に対応づけて保持された前記フェイルカウンタに前記イネーブル信号を供給するカウンタネーブルメモリとを有してもよい。
【００１４】
本発明の第２の形態によると、複数のブロックを含むエリア領域を複数有する被試験メモリを試験する試験方法であって、前記被試験メモリに供給するアドレス信号及び試験パターン信号、並びに前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力すべき期待値信号を発生する段階と、前記アドレス信号及び前記試験パターン信号に応じて前記被試験メモリが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを出力する段階と、前記複数のエリア領域毎に、前記エリア領域が含む前記ブロックのアドレスを示す前記アドレス信号に対応して前記被試験メモリが出力した前記出力信号についての前記フェイルデータの数を前記被試験メモリの試験に並行して計数する段階とを備える。
【００１５】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００１６】
本発明に係る試験装置によれば、リペアブロックをエリア領域毎に有する被試験メモリの試験時間を短縮することができる。
【発明を実施するための最良の形態】
【００１７】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ドライバ１０８、コンパレータ１１０、論理比較器１１２、フェイルメモリ１１４、及び良否判定部１１６を備える。
【００１９】
本実施形態に係る試験装置１００では、複数のブロック及び複数のリペアブロックを含むエリア領域を複数有する被試験メモリ１５０の試験において、エリア領域毎に不良ブロックの数を計数して救済不可能なエリア領域を正確に検出し、被試験メモリ１５０の良否判定、さらには被試験メモリ１５０の性能による仕分けを正確に行うことを目的とする。
【００２０】
パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を出力して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータに基づいて周期クロック及び遅延クロックを発生して、遅延クロックをパターン発生器１０４に供給し、遅延クロックを波形整形器１０６に供給する。そして、パターン発生器１０４は、タイミング発生器１０２から供給された周期クロックに基づいて被試験メモリ１５０に供給すべきアドレス信号及びパターンデータを発生して、波形整形器１０６に供給する。なお、アドレス信号は、被試験メモリ１５０のブロックを指定するアドレスを示す。
【００２１】
波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックに基づいて、パターン発生器１０４が発生したパターンデータが示す試験パターン信号を生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレス信号、及び生成した試験パターン信号を、ドライバ１０８を介して被試験メモリ１５０に供給する。
【００２２】
また、パターン発生器１０４は、被試験メモリ１５０がアドレス信号及び試験パターン信号に対応して出力すべき出力信号の出力値である期待値信号を発生して、論理比較器１１２に供給する。そして、論理比較器１１２は、アドレス信号及び試験パターン信号に応じて被試験メモリ１５０が出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを出力する。
【００２３】
フェイルメモリ１１４は、論理比較器１１２が出力したフェイルデータを、パターン発生器１０４が発生したアドレス信号が示すアドレスに対応づけて順次格納する。また、フェイルメモリ１１４は、被試験メモリ１５０が有するエリア領域毎にフェイルデータの数を計数する。そして、良否判定部１１６は、フェイルメモリ１１４が格納するフェイルデータ、及びフェイルメモリ１１４が計数したフェイルデータの数に基づいて、被試験メモリ１５０の良否判定を行う。
【００２４】
本実施形態に係る試験装置１００によれば、被試験メモリ１５０が有する不良ブロックの数をエリア領域毎にリアルタイムで計数することによって、救済不可能となったエリア領域についての試験を中断することができるので、被試験メモリ１５０の試験を短縮することができる。
【００２５】
図２は、本実施形態に係るフェイルメモリ１１４の構成の一例を示す。フェイルメモリ１１４は、バッドブロックメモリ２００、論理和回路２１０、論理積回路２１２、カウンタ制御部２１４、論理積回路２２２、２２４、２２６、及び２２８、フェイルカウンタ２３２、２３４、２３６、及び２３８、並びにリミッタ２４２、２４４、２４６、及び２４８を備える。カウンタ制御部２１４は、カウンタイネーブル発生器２０２、２０４、２０６、及び２０８を有する。
【００２６】
バッドブロックメモリ２００は、論理比較器１１２が出力したフェイルデータを、パターン発生器１０４が発生したアドレス信号が示すアドレスに対応づけて格納する。具体的には、バッドブロックメモリ２００は、リードモディファイライト動作によりフェイルデータを格納する。即ち、バッドブロックメモリ２００は、パターン発生器１０４から供給されたアドレス信号が示すアドレスに格納されたデータを出力する。そして、論理和回路２１０は、バッドブロックメモリ２００から出力されたデータと、論理比較器１１２から供給されたフェイルデータとの論和演算を行い、演算結果をバッドブロックメモリ２００に供給する。そして、バッドブロックメモリ２００は、論理和回路２１０から供給されたデータを、パターン発生器１０４から供給されたアドレス信号が示すアドレスに格納する。これにより、被試験メモリ１５０の同じアドレスについて複数回試験が行われた場合に、不良ブロックのマップを生成することができる。
【００２７】
カウンタ制御部２１４は、パターン発生器１０４が発生したアドレス信号に基づいて、被試験メモリ１５０が有する複数のエリア領域に対応して設けられたフェイルカウンタ２３２、２３４、２３６、又は２３８を選択し、選択したフェイルカウンタにイネーブル信号を供給する。複数のカウンタイネーブル発生器２０２、２０４、２０６、及び２０８のそれぞれは、複数のフェイルカウンタ２３２、２３４、２３６、及び２３８に対応して設けられ、フェイルカウンタに対応する被試験メモリ１５０のエリア領域が含むブロックのアドレスを示すアドレス信号が供給された場合に、フェイルカウンタ２３２、２３４、２３６、及び２３８のそれぞれにイネーブル信号を供給する。
【００２８】
例えば、被試験メモリ１５０が、アドレス♯０００−♯０ＦＦのブロックを有するエリア領域と、アドレス♯１００−♯１ＦＦのブロックを有するエリア領域と、アドレス♯２００−♯２ＦＦのブロックを有するエリア領域と、アドレス♯３００−♯３ＦＦのブロックを有するエリア領域とを有するとすると、アドレス信号がアドレス♯０００−♯０ＦＦを示す場合にはカウンタイネーブル発生器２０２がフェイルカウンタ２３２にイネーブル信号を供給し、アドレス信号がアドレス♯１００−♯１ＦＦを示す場合にはカウンタイネーブル発生器２０４がフェイルカウンタ２３４にイネーブル信号を供給し、アドレス信号がアドレス♯２００−♯２ＦＦを示す場合にはカウンタイネーブル発生器２０６がフェイルカウンタ２３６にイネーブル信号を供給し、アドレス信号がアドレス♯３００−♯３ＦＦを示す場合にはカウンタイネーブル発生器２０８がフェイルカウンタ２３８にイネーブル信号を供給する。
【００２９】
なお、フェイルメモリ１１４は、バッドブロックメモリ２００に供給するアドレス信号を選択して出力するアドレス選択器をさらに備えてもよい。そして、バッドブロックメモリ２００は、アドレス選択器が発生したアドレス信号が示すアドレスに対応づけてフェイルデータを格納してもよい。また、カウンタ制御部２１４は、アドレス選択器が発生したアドレス信号に基づいて、フェイルカウンタ２３２、２３４、２３６、又は２３８にイネーブル信号を供給してもよい。
【００３０】
フェイルカウンタ２３２、２３４、２３６、及び２３８は、被試験メモリ１５０が有する複数のエリア領域に対応して設けられ、エリア領域が含むブロックのアドレスを示すアドレス信号に対応して被試験メモリ１５０が出力した出力信号についてのフェイルデータの数をそれぞれ計数する。フェイルカウンタ２３２、２３４、２３６、及び２３８は、論理比較器１１２がフェイルデータを出力し、かつ、バッドブロックメモリ２００にパターン発生器１０４が発生したアドレス信号が示すアドレスに対応づけてフェイルデータが格納されていない場合に、フェイルデータの数を計数する。
【００３１】
具体的には、論理積回路２１２は、論理比較器１１２から出力されたフェイルデータ”１”と、パターン発生器１０４が発生したアドレス信号が示すアドレスからバッドブロックメモリ２００が出力したデータの反転データとの論理積演算を行い、演算結果を論理積回路２２２、２２４、２２６、及び２２８に供給する。論理積回路２２２、２２４、２２６、及び２２８のそれぞれは、論理積回路２１２の出力と、カウンタイネーブル発生器２０２、２０４、２０６、及び２０８のそれぞれが発生したイネーブル信号”１”との論理積演算を行い、演算結果をフェイルカウンタ２３２、２３４、２３６、及び２３８のそれぞれに供給する。そして、フェイルカウンタ２３２、２３４、２３６、及び２３８のそれぞれは、論理積回路２２２、２２４、２２６、及び２２８のそれぞれからイネーブル信号”１”が供給された場合に、計数値をインクリメントする。
【００３２】
リミッタ２４２、２４４、２４６、及び２４８は、フェイルカウンタ２３２、２３４、２３６、及び２３８のいずれかが計数するフェイルデータの数が、被試験メモリ１５０がエリア領域毎に有するリペアブロックの数より大きくなった場合に、当該エリア領域についての試験を中止させる。また、リミッタ２４２、２４４、２４６、及び２４８は、フェイルカウンタ２３２、２３４、２３６、及び２３８のいずれかが計数するフェイルデータの数が、被試験メモリ１５０がエリア領域毎に有するリペアブロックの数より大きくなった場合に、被試験メモリ１５０の試験を中止させてもよい。
【００３３】
以上のように、被試験メモリ１５０が有するエリア領域毎にフェイルカウンタ２３２、２３４、２３６、及び２３８をそれぞれ設けることによって、エリア領域毎に不良ブロックの数を計数することができ、エリア領域毎にリペアブロックを有する被試験メモリ１５０の良否判定及び救済を適切に行うことができる。また、被試験メモリ１５０の試験に並行してリアルタイムでエリア領域毎の不良ブロックの数を計数することによって、被試験メモリ１５０に対するすべての試験が終了する以前に、救済不可能なエリア領域を検出することができ、当該エリア領域の試験を中止させることができる。これにより、被試験メモリ１５０の試験時間を短縮することができ、試験のスループットを向上させることができる。
【００３４】
図３は、本実施形態に係るカウンタイネーブル発生器２０２の構成の一例を示す。カウンタイネーブル発生器２０２は、最小値設定レジスタ３００、最大値設定レジスタ３０２、最小値コンパレータ３１０、最大値コンパレータ３１２、及び論理積回路３１４を有する。なお、カウンタイネーブル発生器２０４、２０６、及び２０８の構成及び機能は、カウンタイネーブル発生器２０２の構成及び機能と同一であるので説明を省略する。
【００３５】
最小値設定レジスタ３００は、被試験メモリ１５０が有する複数のエリア領域のうちの所定のエリア領域のブロックのアドレスの最小値を保持する。最大値設定レジスタ３０２は、所定のエリア領域のブロックのアドレスの最大値を保持する。例えば、所定のエリア領域のブロックのアドレスが♯０００−♯０ＦＦである場合には、最小値設定レジスタ３００は、♯０００を最小値として保持し、最大値設定レジスタ３０２は、♯０ＦＦを最大値として保持する。
【００３６】
最小値コンパレータ３１０は、パターン発生器１０４が発生したアドレス信号が示すアドレスと、最小値設定レジスタ３００が保持する最小値とを大小比較し、アドレス信号が示すアドレスが、最小値設定レジスタ３００が保持する最小値以上か否かを示す出力値を出力する。例えば、最小値コンパレータ３１０は、アドレス信号が示すアドレスが、最小値設定レジスタ３００が保持する最小値以上である場合に、”１”を出力する。最大値コンパレータ３１２は、パターン発生器１０４が発生したアドレス信号が示すアドレスと、最大値設定レジスタ３０２が保持する最大値とを大小比較し、アドレス信号が示すアドレスが、最大値設定レジスタ３０２が保持する最大値以下か否かを示す出力値を出力する。例えば、最大値コンパレータ３１２は、アドレス信号が示すアドレスが、最大値設定レジスタ３０２が保持する最大値以下である場合に、”１”を出力する。
【００３７】
論理積回路３１４は、最小値コンパレータ３１０の出力値と、最大値コンパレータ３１２の出力値との論理積演算を行い、演算結果をフェイルカウンタ２３２に供給する。即ち、論理積回路３１４は、最小値コンパレータ３１０及び最大値コンパレータ３１２の出力値に基づいて、パターン発生器１０４が発生したアドレス信号が示すアドレスが、最小値設定レジスタ３００が保持する最小値以上であり、最大値設定レジスタ３０２が保持する最大値以下である場合に、フェイルカウンタ２３２にイネーブル信号”１”を供給する。
【００３８】
以上のような構成によって、被試験メモリ１５０の試験に並行してリアルタイムでエリア領域毎に不良ブロックの数を計数することができる。そのため、試験終了後にバッドブロックメモリ２００を参照してエリア領域毎の不良ブロックの数を計数する方法に比べて、被試験メモリ１５０の試験時間を短縮することができる。
【００３９】
図４は、本実施形態に係るフェイルメモリ１１４の構成の第１変形例を示す。本例のフェイルメモリ１１４は、図２に示したフェイルメモリ１１４が有するカウンタ制御部２１４に換えて、カウンタ制御部４１４を有する。本例のフェイルメモリ１１４が有するその他の構成部材は、図２に示したフェイルメモリ１１４が有する構成要素と同一であるので説明を省略する。
【００４０】
カウンタ制御部４１４は、カウンタイネーブルメモリ４００を有する。カウンタイネーブルメモリ４００は、被試験メモリ１５０が有するブロックのアドレスに対応づけて、イネーブル信号を供給すべきフェイルカウンタ２３２、２３４、２３６、又は２３８を識別する情報を保持する。そして、カウンタイネーブルメモリ４００は、パターン発生器１０４が発生したアドレス信号が示すアドレスに対応づけて保持されたフェイルカウンタ２３２、２３４、２３６、又は２３８にイネーブル信号を供給する。
【００４１】
具体的には、カウンタイネーブルメモリ４００は、被試験メモリ１５０が有するブロックのアドレスに対応づけて、フェイルカウンタ２３２、２３４、２３６、及び２３８のそれぞれに対応する４ビットのデータを格納する。そして、カウンタイネーブルメモリ４００は、パターン発生器１０４から供給されたアドレス信号が示すアドレスに対応づけて格納された４ビットのデータの各ビットをフェイルカウンタ２３２、２３４、２３６、及び２３８にそれぞれ供給する。４ビットのデータは、イネーブル信号を供給すべきフェイルカウンタに対応する１ビットが”１”、他の３ビットが”０”に設定されている。
【００４２】
本例に係るカウンタ制御部４１４によれば、１つのカウンタイネーブルメモリ４００だけで構成できるため、簡単なハードウェア構成で実現することができる。
【００４３】
図５は、本実施形態に係るフェイルメモリ１１４の構成の第２変形例を示す。本例のフェイルメモリ１１４は、図２に示したフェイルメモリ１１４が有するカウンタ制御部２１４に換えて、カウンタ制御部５１４を有する。本例のフェイルメモリ１１４が有するその他の構成部材は、図２に示したフェイルメモリ１１４が有する構成要素と同一であるので説明を省略する。
【００４４】
カウンタ制御部５１４は、アドレスセレクタ５００及びカウンタイネーブルメモリ５０２を有する。アドレスセレクタ５００は、パターン発生器１０４が発生したアドレス信号が示すアドレスのうちの一部のビット列のみを選択して出力する。そして、カウンタイネーブルメモリ５０２は、被試験メモリ１５０が有するブロックのアドレスのうちの一部のビット列に対応づけて、イネーブル信号を供給すべきフェイルカウンタを識別する情報を保持する。そして、カウンタイネーブルメモリ５０２は、アドレスセレクタ５００が出力した一部のビット列に対応づけて保持されたフェイルカウンタ２３２、２３４、２３６、及び２３８にイネーブル信号を供給する。
【００４５】
具体的には、アドレスセレクタ５００は、パターン発生器１０４が発生した１６ビットのアドレス信号のうちの、８ビット目及び９ビット目の２ビットのビット列を選択して出力する。そして、カウンタイネーブルメモリ５０２は、２ビットのビット列に対応づけて、フェイルカウンタ２３２、２３４、２３６、及び２３８のそれぞれに対応する４ビットのデータを格納する。そして、カウンタイネーブルメモリ５０２は、アドレスセレクタ５００が出力した２ビットのビット列に対応づけて格納された４ビットのデータの各ビットをフェイルカウンタ２３２、２３４、２３６、及び２３８にそれぞれ供給する。４ビットのデータは、イネーブル信号を供給すべきフェイルカウンタに対応する１ビットが”１”、他の３ビットが”０”に設定されている。
【００４６】
このように、被試験メモリ１５０が有する複数のエリア領域の大きさが同一である場合に、被試験メモリ１５０が有するブロックのアドレスのうちでエリア領域を区別できる一部のビットのみに注目して、イネーブル信号を供給すべきフェイルカウンタ２３２、２３４、２３６、又は２３８を選択することができる。本例によるカウンタ制御部５１４によれば、カウンタイネーブルメモリ５０２のサイズを小さくすることができる。
【００４７】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４８】
【図１】試験装置１００の構成の一例を示す図である。
【図２】フェイルメモリ１１４の構成の一例を示す図である。
【図３】カウンタイネーブル発生器２０２の構成の一例を示す図である。
【図４】フェイルメモリ１１４の構成の第１変形例を示す図である。
【図５】フェイルメモリ１１４の構成の第２変形例を示す図である。
【図６】従来技術に係るフラッシュメモリの構成を示す。
【符号の説明】
【００４９】
１００  試験装置
１０２  タイミング発生器
１０４  パターン発生器
１０６  波形整形器
１０８  ドライバ
１１０  コンパレータ
１１２  論理比較器
１１４  フェイルメモリ
１１６  良否判定部
２００  バッドブロックメモリ
２０２  カウンタイネーブル発生器
２０４  カウンタイネーブル発生器
２０６  カウンタイネーブル発生器
２０８  カウンタイネーブル発生器
２１０  論理和回路
２１２  論理積回路
２１４  カウンタ制御部
２２２  論理積回路
２２４  論理積回路
２２６  論理積回路
２２８  論理積回路
２３２  フェイルカウンタ
２３４  フェイルカウンタ
２３６  フェイルカウンタ
２３８  フェイルカウンタ
２４２  リミッタ
２４４  リミッタ
２４６  リミッタ
２４８  リミッタ
３００  最小値設定レジスタ
３０２  最大値設定レジスタ
３１０  最小値コンパレータ
３１２  最大値コンパレータ
３１４  論理積回路
４００  カウンタイネーブルメモリ
４１４  カウンタ制御部
５００  アドレスセレクタ
５０２  カウンタイネーブルメモリ
５１４  カウンタ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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