(57)【要約】    【課題】  疲労やインプリントによる劣化の少ない強誘電体メモリ装置を提供する。    【解決手段】  ゲートにワード線が接続された第１のｎ型ＭＯＳトランジスタと、一端が第１のｎ型ＭＯＳトランジスタを介してビット線に接続され、他端がプレート線に接続された強誘電体キャパシタと、プレート線を駆動するプレート線制御回路と、を備え、プレート線制御回路は、第１のｐ型ＭＯＳトランジスタ及び第２のｎ型ＭＯＳトランジスタを有し、出力端がプレート線に接続されたインバータと、第１のｐ型ＭＯＳトランジスタのソースに供給する電圧を供給する電圧源と、電圧源と出力端との間に設けられた第３のｎ型ＭＯＳトランジスタと、を有することを特徴とする強誘電体メモリ装置。【選択図】  図１
2006012274.tif 000002
【特許請求の範囲】
【請求項１】
ワード線、ビット線及びプレート線を備えた強誘電体メモリ装置であって、
ゲートに前記ワード線が接続された第１のｎ型ＭＯＳトランジスタと、
一端が前記第１のｎ型ＭＯＳトランジスタを介して前記ビット線に接続され、他端が前記プレート線に接続された強誘電体キャパシタと、
前記プレート線を駆動するプレート線制御回路と、
を備え、
前記プレート線制御回路は、
第１のｐ型ＭＯＳトランジスタ及び第２のｎ型ＭＯＳトランジスタを有し、出力端が前記プレート線に接続されたインバータと、
前記第１のｐ型ＭＯＳトランジスタのソースに供給する電圧を供給する電圧源と、
前記電圧源と前記出力端との間に設けられた第３のｎ型ＭＯＳトランジスタと、
を有することを特徴とする強誘電体メモリ装置。
【請求項２】
前記第３のｎ型ＭＯＳトランジスタの閾値電圧は、前記第１のｎ型ＭＯＳトランジスタの閾値電圧と略等しいことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記ワード線は、前記第３のｎ型ＭＯＳトランジスタのゲートに接続されたことを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
前記プレート線制御回路、前記第３のｎ型ＭＯＳトランジスタ及び第２のｐ型ＭＯＳトランジスタからなる伝送ゲートを有することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
【請求項５】
前記強誘電体キャパシタにデータを書き込むときに前記第３のｎ型ＭＯＳトランジスタを介して前記電圧を前記プレート線に供給させ、前記強誘電体キャパシタに書き込まれたデータを読み出すときに前記第２のｐ型ＭＯＳトランジスタを介して前記電圧を前記プレート線に供給させる制御回路をさらに備えたことを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
ワード線、ビット線及びプレート線を備えた強誘電体メモリ装置であって、
ゲートに前記ワード線が接続されたｎ型ＭＯＳトランジスタと、
一端が前記ｎ型ＭＯＳトランジスタを介して前記ビット線に接続され、他端が前記プレート線に接続された強誘電体キャパシタと、
前記プレート線を駆動するプレート線制御回路と、
前記プレート線と前記プレート線制御回路との間に設けられ伝送ゲートと、
を備えたことを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。特に本発明は、疲労やインプリントによる劣化の少ない強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来の強誘電体記憶装置として、特開２００１−７６４９３号公報（特許文献１）に開示されたものがある。上記従来の強誘電体記憶装置は、外部電源を降圧する降圧電源回路を有し、ビット線及びプレート線に降圧電源Ｖｉｎｔを供給し、ワード線には降圧電源Ｖｉｎｔよりもセルトランジスタの閾値電圧Ｖｔ分以上昇圧された電位Ｖｂｏｏｔを供給するよう構成し、疲労やインプリントなどによる強誘電体特性の劣化を防いでいる。
【０００３】
【特許文献１】特開２００１−７６４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の強誘電体記憶装置では、降圧電源や昇圧電源を生成する回路を持つ必要があるため、回路規模が大きくなり、また、消費電力も増大してしまうという問題が生じていた。
【０００５】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の形態によれば、ワード線、ビット線及びプレート線を備えた強誘電体メモリ装置であって、ゲートにワード線が接続された第１のｎ型ＭＯＳトランジスタと、一端が第１のｎ型ＭＯＳトランジスタを介してビット線に接続され、他端がプレート線に接続された強誘電体キャパシタと、プレート線を駆動するプレート線制御回路と、を備え、プレート線制御回路は、
【０００７】
第１のｐ型ＭＯＳトランジスタ及び第２のｎ型ＭＯＳトランジスタを有し、出力端がプレート線に接続されたインバータと、第１のｐ型ＭＯＳトランジスタのソースに供給する電圧を供給する電圧源と、電圧源と出力端との間に設けられた第３のｎ型ＭＯＳトランジスタと、を有することを特徴とする強誘電体メモリ装置を提供する。第３のｎ型ＭＯＳトランジスタの閾値電圧は、第１のｎ型ＭＯＳトランジスタの閾値電圧と略等しいことが望ましい。
【０００８】
上記構成では、強誘電体キャパシタにデータ"０"を書き込むときにプレート線に供給される電圧、すなわち、強誘電体キャパシタの他端に供給される電圧が、データ"１"を書き込むときに強誘電体キャパシタの一端に供給される電圧に近いものとなる。したがって、上記構成によれば、強誘電体キャパシタへデータ"０"を書き込む場合に当該強誘電体キャパシタにかかる電圧を、データ"１"を書き込む場合に当該強誘電体キャパシタにかかる電圧と近いものとすることができるため、インプリント現象の発生を抑制することができる。
【０００９】
特に第１のｎ型ＭＯＳトランジスタ及び第３のｎ型ＭＯＳトランジスタの閾値電圧を略等しくした場合には、強誘電体キャパシタへデータ"０"を書き込む場合も、データ"１"を書き込む場合も、強誘電体キャパシタにかかる電圧は略等しくすることができるため、インプリント現象の発生をさらに抑制することができる。
【００１０】
また、上記構成によれば、強誘電体キャパシタにかかる電圧を低くすることができるため、疲労による強誘電体キャパシタの特性の劣化を抑制することができる。
【００１１】
また、上記構成では、プレート線の選択時には第３のｎ型ＭＯＳトランジスタを介して当該プレート線に所定の電圧が供給され、プレート線の非選択時には第２のｎ型ＭＯＳトランジスタを介して当該プレート線には、例えば接地電圧等の低電圧が供給される。したがって、上記構成によれば、プレート線の非選択時に、当該プレート線が浮遊状態となることを防ぐことができるため、強誘電体キャパシタに書き込まれたデータの劣化を防ぐことができる。
【００１２】
上記強誘電体メモリ装置において、ワード線は、第３のｎ型ＭＯＳトランジスタのゲートに接続されたことが好ましい。
【００１３】
上記構成では、所定のワード線が選択されたときに、当該ワード線に対応するプレート線に、第３のｎ型ＭＯＳトランジスタを介して所定の電圧が供給されることとなる。したがって、上記構成によれば、第３のｎ型ＭＯＳトランジスタを制御する構成を極めて簡易なものとすることができる。
【００１４】
上記強誘電体メモリ装置において、プレート線制御回路、第３のｎ型ＭＯＳトランジスタ及び第２のｐ型ＭＯＳトランジスタからなる伝送ゲートを有することが好ましい。
【００１５】
上記構成では、第３のｎ型ＭＯＳトランジスタ及び第２のｐ型ＭＯＳトランジスタのいずれか一方を介して、プレート線に所定の電圧が供給されることとなる。したがって、上記構成によれば、極めて簡易な構成で、必要に応じてプレート線に供給する電圧を変化させることができる。
【００１６】
上記強誘電体メモリ装置は、強誘電体キャパシタにデータを書き込むときに第３のｎ型ＭＯＳトランジスタを介して電圧をプレート線に供給させ、強誘電体キャパシタに書き込まれたデータを読み出すときに第２のｐ型ＭＯＳトランジスタを介して電圧をプレート線に供給させる制御回路をさらに備えたことが好ましい。
【００１７】
上記構成では、強誘電体キャパシタにデータを書き込むときと、強誘電体キャパシタからデータを読み出すときとで、プレート線に異なる電圧を供給することができる。すなわち、上記構成では、強誘電体キャパシタにデータを書き込むときに、書き込むデータによらず当該強誘電体キャパシタにかかる電圧が略一定となるとともに、強誘電体キャパシタからデータを読み出すときには、強誘電体キャパシタに当該電圧よりも大きい電圧をかけることができる。したがって、上記構成によれば、
強誘電体キャパシタにデータを書き込むときには、書き込むデータによらず当該強誘電体キャパシタにかかる電圧が略一定としてインプリント現象を抑制することができるとともに、強誘電体キャパシタからデータを読み出すときには、ビット線の読み出し電圧を大きくして十分な読み出しマージンを得ることができる。
【００１８】
また、上記構成によれば、強誘電体メモリ装置の通常の使用時や試験時には、強誘電体キャパシタにかかる電圧を略一定とし、例えば強誘電体キャパシタのインプリント特性のテスト時等にはデータに応じて強誘電体キャパシタにかかる電圧を変化させることもできる。
【００１９】
本発明の第２の形態によれば、ワード線、ビット線及びプレート線を備えた強誘電体メモリ装置であって、ゲートにワード線が接続されたｎ型ＭＯＳトランジスタと、一端がｎ型ＭＯＳトランジスタを介してビット線に接続され、他端がプレート線に接続された強誘電体キャパシタと、プレート線を駆動するプレート線制御回路と、 プレート線とプレート線制御回路との間に設けられ伝送ゲートと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２１】
図１は、本発明の強誘電体メモリ装置１００の第１実施形態を示す図である。強誘電体メモリ装置１００は、複数のメモリセル１１０と、ワード線制御回路１２０と、ビット線制御回路１３０と、プレート線制御回路２００と、ｍ本（ｍは、正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは、正の整数）のビット線ＢＬ１〜ｎとを備えて構成される。
【００２２】
各メモリセル１１０は、所定のデータを記憶する。各メモリセル１１０は、所定のワード線ＷＬｊ（ｊは、１〜ｍの整数）、所定のプレート線ＰＬｊ、及び所定のビット線ＢＬｋ（ｋは、１〜ｎの整数）に接続されている。また、各メモリセル１１０は、ｎ型ＭＯＳトランジスタ１１２と、強誘電体キャパシタ１１４とを有して構成される。
【００２３】
ｎ型ＭＯＳトランジスタ１１２は、ゲートがワード線ＷＬｊに、ソース及びドレインの一方がビット線ＢＬｋに、他方が強誘電体キャパシタ１１４の一端に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１１２は、ゲートに接続されたワード線ＷＬｊの電位に基づいて、ビット線ＢＬｋと強誘電体キャパシタ１１４の一端とを接続するか否かを切り換える。
【００２４】
強誘電体キャパシタ１１４は、その一端と他端との間の電位差に応じて、所定のデータを記憶する。本実施形態において、強誘電体キャパシタ１１４は、プレート線ＰＬｊを基準としたビット線ＢＬｋの電位が、強誘電体キャパシタ１１４の抗電圧Ｖｃ以上となった場合にデータ"１"を記憶し、ビット線ＢＬｋを基準としたプレート線ＰＬｊの電位が抗電圧Ｖｃ以上となった場合に、データ"０"を記憶する。すなわち、強誘電体キャパシタ１１４は、一端を基準とした電位差が＋Ｖｃ以上となった場合にデータ"０"を記憶し、当該電位差が−Ｖｃ以下となった場合にデータ"１"を記憶する。
【００２５】
ワード線制御回路１２０は、アドレス信号に基づいて、複数のワード線ＷＬ１〜ｍから所定のワード線ＷＬｊを選択する。具体的には、ワード線制御回路１２０は、ワード線ＷＬｊに動作電圧ＶＣＣを供給することにより、当該ワード線ＷＬｊを選択する。他の例において、ワード線制御回路１２０は、例えば、ブートストラップ回路や昇圧回路等の昇圧手段によって、動作電圧ＶＣＣより大きい電圧をワード線ＷＬｊに供給してもよい。
【００２６】
ビット線制御回路１３０は、複数のビット線ＢＬ１〜ｎからデータの書き込みを行うメモリセル１１０に接続されたビット線ＢＬｋに、０Ｖ又はＶＣＣを供給することにより、当該メモリセル１１０にデータを書き込む。具体的には、ビット線制御回路１３０は、ビット線ＢＬｋに接続されたメモリセル１１０にデータ"１"を書き込む場合にビット線ＢＬｋにＶＣＣを供給し、データ"０"を書き込む場合に、ビット線ＢＬｋに０Ｖを供給する。本実施形態において、ｎ型ＭＯＳトランジスタ１１２は、その閾値電圧がＶｔｈであるため、ワード線ＷＬｊの選択時に、ビット線ＢＬｋに動作電圧ＶＣＣが供給された場合、強誘電体キャパシタ１１４の一端には、電圧ＶＣＣ−Ｖｔｈが供給される。また、ビット線制御回路１３０は、センスアンプを有しており、ビット線ＢＬｋの電位に基づいて、メモリセル１１０に記憶されたデータを判定する。
【００２７】
プレート線制御回路２００は、ｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１４からなるインバータ２１０と、ｎ型ＭＯＳトランジスタ２１６とを有して構成される。プレート線制御回路２００は、プレート線ＰＬ１〜ｍのそれぞれに設けられている。
【００２８】
インバータ２１０は、入力としてプレート線選択信号／ＰＬＳが供給されており、プレート線選択信号／ＰＬＳの電位に基づいて、プレート線ＰＬｊに所定の電圧を供給する。具体的には、ｐ型ＭＯＳトランジスタ２１２は、ソースに電圧源の一例であるＶＣＣが供給され、ゲートにプレート線選択信号／ＰＬＳが供給されており、プレート線選択信号／ＰＬＳの電位に基づいて、ドレインにＶＣＣを供給する。
【００２９】
ｎ型ＭＯＳトランジスタ２１６は、ソースがインバータ２１０の出力端に接続され、ドレインがｐ型ＭＯＳトランジスタ２１２のドレインに接続され、ゲートにワード線ＷＬｊが接続されている。また、ｎ型ＭＯＳトランジスタ２１６の閾値電圧は、メモリセル１１０に設けられたｎ型ＭＯＳトランジスタ１１２の閾値電圧Ｖｔｈと略等しいことが好ましい。本実施形態において、ｎ型ＭＯＳトランジスタ２１６の閾値電圧は、ｎ型ＭＯＳトランジスタ１１２の閾値電圧と等しいＶｔｈであり、ｎ型ＭＯＳトランジスタ２１６は、ゲートに接続されたワード線ＷＬｊの電位に応じて、出力端に電圧ＶＣＣ−Ｖｔｈを供給する。
【００３０】
ｎ型ＭＯＳトランジスタ２１４は、ソースが接地され、ゲートにプレート線選択信号／ＰＬＳが供給されており、プレート線選択信号／ＰＬＳの電位に基づいて、インバータ２１０の出力端に０Ｖを供給、すなわち、プレート線ＰＬｊに０Ｖを供給する。
【００３１】
すなわち、プレート線制御回路２００は、メモリセル１１０にデータを書き込む期間において、ワード線ＷＬｊ及びプレート線選択信号／ＰＬＳの電位が０Ｖとなるときにプレート線ＰＬｊに電圧ＶＣＣ−Ｖｔｈを供給し、プレート線選択信号／ＰＬＳの電位がＶＣＣであるときにプレート線ＰＬｊを接地する。
【００３２】
図２は、第１実施形態にかかる強誘電体メモリ装置１００の他の例を示す図である。本例において、プレート線制御回路２００は、ｎ型ＭＯＳトランジスタ２２０と、インバータ２２２とをさらに有する。ｎ型ＭＯＳトランジスタ２２０は、ソース及びドレインが、それぞれｎ型ＭＯＳトランジスタ２１４のソース及びドレインに接続される。また、ｎ型ＭＯＳトランジスタ２２０は、ゲートにインバータ２２２の出力が供給されている。インバータ２２２は、入力端にワード線ＷＬｊが接続され、出力端にｎ型ＭＯＳトランジスタ２２０のゲートが接続されている。すなわち、ｎ型ＭＯＳトランジスタ２２０は、ワード線ＷＬｊの電位に応じて、インバータ２１０の出力端を接地するか否かを切り換える。
【００３３】
本例によれば、ワード線ＷＬｊの電位に応じて、ｎ型ＭＯＳトランジスタ２２０がプレート線ＰＬｊを接地するか否かを切り換えるため、プレート線ＰＬｊが浮遊状態となることを確実に防ぐことができる。
【００３４】
図３は、第１実施形態にかかる強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１乃至図３を参照して、本実施形態の強誘電体メモリ装置１００が、メモリセル１１０に所定のデータを書きこむ動作について説明する。
【００３５】
まず、アドレス信号ＡＤＤが変化して所定のアドレスが選択された後、ワード線制御回路１２０は、当該所定のアドレスに対応するワード線ＷＬｊの電位を、０ＶからＶＣＣに変化させる。ワード線ＷＬｊの電位がＶＣＣに変化すると、ｎ型ＭＯＳトランジスタ２１６が導通し、ｐ型ＭＯＳトランジスタ２１２のドレインがインバータ２１０の出力端と接続される。一方、このとき、プレート線選択信号／ＰＬＳの電位はＶＣＣであるため、ｐ型ＭＯＳトランジスタ２１２は非導通であり、ｎ型ＭＯＳトランジスタ２１４が導通しているため、インバータ２１０の出力端及びプレート線ＰＬｊの電位は、０Ｖのままとなる。
【００３６】
また、図２に示す例では、ワード線ＷＬｊの電位が０ＶからＶＣＣに変化すると、インバータ２２２の出力は０Ｖとなるため、ｎ型ＭＯＳトランジスタ２２０は非導通となる。すなわち、ｎ型ＭＯＳトランジスタ２２０は、ワード線ＷＬｊの電位が０Ｖであるときにプレート線ＰＬｊを接地するよう制御される。
【００３７】
次に、プレート線選択信号／ＰＬＳの電位がＶＣＣから０Ｖに変化すると、ｐ型ＭＯＳトランジスタ２１２が導通し、ｎ型ＭＯＳトランジスタ２１４が非導通となる。これにより、導通状態にあるｎ型ＭＯＳトランジスタ２１６のドレインにＶＣＣが供給され、ｎ型ＭＯＳトランジスタ２１６は、インバータ２１０の出力端にＶＣＣをｎ型ＭＯＳトランジスタ２１６の閾値電圧Ｖｔｈ分降圧した電圧ＶＣＣ−Ｖｔｈを供給する。すなわち、プレート線ＰＬｊ及びメモリセル１１０に設けられた強誘電体キャパシタ１１４の他端の電位は、ＶＣＣ−Ｖｔｈとなる。
【００３８】
このとき、ビット線ＢＬｋの電位が０Ｖである場合、メモリセル１１０に設けられたｎ型ＭＯＳトランジスタ１１２を介して、強誘電体キャパシタ１１４の一端に０Ｖが供給される。したがって、強誘電体キャパシタ１１４には、一端の電位を基準として＋ＶＣＣ−Ｖｔｈの電圧がかかるため、データ“０”が書き込まれる。
【００３９】
一方、ビット線ＢＬｋの電位がＶＣＣである場合、ｎ型ＭＯＳトランジスタ１１２の閾値電圧はＶｔｈであるため、ｎ型ＭＯＳトランジスタ１１２を介して、強誘電体キャパシタ１１４の一端にはＶＣＣ−Ｖｔｈが供給される。したがって、強誘電体キャパシタ１１４にかかる電圧は略０Ｖであるため、強誘電体キャパシタ１１４に書き込まれていたデータがそのまま保持される。
【００４０】
次に、プレート線選択信号／ＰＬＳの電位が０ＶからＶＣＣに変化すると、ｐ型ＭＯＳトランジスタ２１２は非導通となり、ｎ型ＭＯＳトランジスタ２１４が導通するため、プレート線ＰＬｊの電位は０Ｖとなる。このとき、ワード線ＷＬｊの電位はＶＣＣであるため、ビット線ＢＬｋの電位が０Ｖである場合には、強誘電体メモリ装置１１４にかかる電圧は０Ｖとなり、強誘電体キャパシタ１１４にはデータ“０”がそのまま保持される。
【００４１】
一方、ビット線ＢＬｋの電位がＶＣＣである場合には、強誘電体キャパシタ１１４にかかる電圧は、一端を基準として−（ＶＣＣ−Ｖｔｈ）となるため、強誘電体キャパシタ１１４にはデータ“１”が書き込まれる（再書き込みされる）。
【００４２】
次に、ワード線ＷＬｊの電位がＶＣＣから０Ｖに変化すると、強誘電体キャパシタ１１４の一端はビット線ＢＬｋから切り離され、他端の電位は０Ｖのままであるため、強誘電体キャパシタ１１４に書き込まれたデータがそのまま保持される。以上の動作により、強誘電体キャパシタ１１４に所定のデータが書き込まれ、保持される。
【００４３】
図４は、本実施形態にかかる強誘電体メモリ装置１００の動作の他の例を示すタイミングチャートである。同図に示すように、ワード線ＷＬｊの電位が０ＶからＶＣＣに変化する前に、プレート線選択信号／ＰＬＳの電位をＶＣＣから０Ｖに変化させてもよい。
【００４４】
本実施形態では、強誘電体キャパシタ１１４にデータ"０"を書き込むときにプレート線ＰＬｊに供給される電圧、すなわち、強誘電体キャパシタ１１４の他端に供給される電圧が、データ"１"を書き込むときに強誘電体キャパシタ１１４の一端に供給される電圧と略等しい。したがって、本実施形態によれば、強誘電体キャパシタ１１４へデータ"０"を書き込む場合に当該強誘電体キャパシタ１１４にかかる電圧を、データ"１"を書き込む場合に当該強誘電体キャパシタ１１４にかかる電圧と略等しいものとすることができるため、インプリント現象の発生を抑制することができる。
【００４５】
また、本実施形態によれば、強誘電体キャパシタにかかる電圧を低くすることができるため、疲労による強誘電体キャパシタの特性の劣化を抑制することができる。
【００４６】
また、本実施形態では、プレート線ＰＬｊの選択時にはｎ型ＭＯＳトランジスタ２１６を介して当該プレート線ＰＬｊに電圧ＶＣＣ−Ｖｔｈが供給され、プレート線ＰＬｊの非選択時にはｎ型ＭＯＳトランジスタ２１４を介して当該プレート線ＰＬｊは接地される。したがって、本実施形態によれば、プレート線ＰＬｊの非選択時に、当該プレート線ＰＬｊが浮遊状態となることを防ぐことができるため、強誘電体キャパシタ１１４に書き込まれたデータの劣化を防ぐことができる。
【００４７】
図５乃至図７は、強誘電体メモリ装置１００の第２実施形態を示す図である。以下において、第１実施形態と異なる点を中心に第２実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態と同一の符号を付した構成については、第１実施形態と同様の機能を有する。
【００４８】
本実施形態において、プレート線制御回路２００は、ＶＣＣとインバータ２１０の出力端との間に設けられた伝送ゲート２３０を有する。すなわち、本実施形態の強誘電体メモリ装置１００は、プレート線制御回路２００が、ソースがｐ型ＭＯＳトランジスタ２１２のドレイン及びｎ型ＭＯＳトランジスタ２１６のドレインに接続され、ドレインがインバータ２１０の出力端及びｎ型ＭＯＳトランジスタ２１６のソースに接続されたｐ型ＭＯＳトランジスタ２３２をさらに有する点で第１実施形態と異なる。伝送ゲート２３０は、図５に示すように、ｐ型ＭＯＳトランジスタ２１２とインバータ２１０の出力端との間に設けられてもよく、ＶＣＣとｐ型ＭＯＳトランジスタ２１２との間に設けられてもよい。また、伝送ゲート２３０は、図７に示すように、インバータ２１０の出力端とプレート線ＰＬｊとの間に設けられてもよい。
【００４９】
ｐ型ＭＯＳトランジスタ２３２のゲートには、読み出し制御信号／Ｒが供給されている。すなわち、本実施形態の強誘電体メモリ装置１００では、書き込み動作時には、第１実施形態及び第２実施形態と同様に、プレート線ＰＬｊの電位はＶＣＣ−Ｖｔｈとなるが、読み出し動作時においては、プレート線ＰＬｊが選択され、ｐ型ＭＯＳトランジスタ２３２が導通するため、プレート線ＰＬｊにはＶＣＣが供給されることとなる。
【００５０】
図８は、第２実施形態にかかる強誘電体メモリ装置１００の動作を示すタイミングチャートである。図５乃至図８を参照して、第２実施形態にかかる強誘電体メモリ装置１００の動作について説明する。なお、本実施形態において、読み出し制御信号／Ｒの電位は、書き込み動作時においてＶＣＣとなる。したがって、強誘電体メモリ装置１００の書き込み動作は第１実施形態における書き込み動作と略同じであるため、以下において、本実施形態にかかる強誘電体メモリ装置１００の読み出し動作について説明する。
【００５１】
まず、ビット線制御回路１３０がビット線ＢＬｋを０Ｖにプリチャージし、アドレス信号ＡＤＤが変化して所定のアドレスが選択された後、ワード線制御回路１２０は、当該所定のアドレスに対応するワード線ＷＬｊの電位を、０ＶからＶＣＣに変化させる。また、ワード線ＷＬｊの電位の変化に応じて、読み出し制御信号／Ｒの電位は、ＶＣＣから０Ｖに変化する。
【００５２】
ワード線ＷＬｊの電位がＶＣＣに変化すると、ｎ型ＭＯＳトランジスタ２１６が導通すると、メモリセル１１０に設けられたｎ型ＭＯＳトランジスタ１１２が導通するため、強誘電体キャパシタ１１４の一端は、ビット線ＢＬｋと接続される。次に、プレート線選択信号／ＰＬＳの電位がＶＣＣから０Ｖに変化すると、ｐ型ＭＯＳトランジスタ２１２が導通し、ｐ型ＭＯＳトランジスタ２１２及び２３２を介してプレート線ＰＬｊにＶＣＣが供給される。このとき、ｎ型ＭＯＳトランジスタ２１６が導通しているものの、電圧降下のないｐ型ＭＯＳトランジスタ２３２も導通しているため、プレート線ＰＬｊの電位は、ＶＣＣ−ＶｔｈではなくＶＣＣとなる。
【００５３】
したがって、強誘電体キャパシタ１１４には一端を基準として＋ＶＣＣの電圧がかかるため、強誘電体キャパシタ１１４に書き込まれたデータに応じて、ビット線ＢＬｋに電荷が放出される。そして、ビット線制御回路１３０に設けられたセンスアンプ（図示せず）が、ビット線ＢＬｋに放出された電荷によるビット線ＢＬｋの電位の変化を検出し、強誘電体キャパシタ１１４に記憶されたデータを判定する。
【００５４】
センスアンプは、強誘電体キャパシタ１１４に記憶されたデータを判定するとともに、ビット線ＢＬｋの電位をＶＣＣ又は０Ｖとする。具体的には、当該センスアンプは、強誘電体キャパシタ１１４に記憶されたデータが“１”であった場合にビット線ＢＬｋの電位をＶＣＣとし、“０”であった場合にビット線ＢＬｋの電位を０Ｖとする。
【００５５】
次に、プレート線選択信号／ＰＬＳの電位が０ＶからＶＣＣに変化すると、プレート線ＰＬｊの電位は、ＶＣＣから０Ｖに変化する。このとき、強誘電体キャパシタ１１４に記憶されていたデータ“１”であった場合には、ビット線ＢＬｋの電位はＶＣＣとなっているため、強誘電体キャパシタ１１４にかかる電圧は、一端の電位を基準として−ＶＣＣとなり、強誘電体キャパシタ１１４にはデータ“１”が再書き込みされる。
【００５６】
一方、強誘電体キャパシタ１１４に記憶されていたデータが“０”であった場合には、ビット線ＢＬｋの電位は０Ｖとなるため、強誘電体キャパシタ１１４にかかる電圧は略０Ｖとなるため、強誘電体キャパシタ１１４にはデータ“０”がそのまま保持される。
【００５７】
図９は、本実施形態にかかる強誘電体メモリ装置１００の動作の他の例を示すタイミングチャートである。同図に示すように、書き込み時及び／又は読み出し時において、ワード線ＷＬｊの電位が０ＶからＶＣＣに変化する前に、プレート線選択信号／ＰＬＳの電位をＶＣＣから０Ｖに変化させてもよい。
【００５８】
本実施形態では、強誘電体キャパシタ１１４にデータを書き込むときと、強誘電体キャパシタ１１４からデータを読み出すときとで、プレート線ＰＬｊに異なる電圧を供給することができる。すなわち、本実施形態では、強誘電体キャパシタ１１４にデータを書き込むときに、書き込むデータによらず当該強誘電体キャパシタ１１４にかかる電圧が略一定となるとともに、強誘電体キャパシタ１１４からデータを読み出すときには、強誘電体キャパシタ１１４に当該電圧よりも大きい電圧をかけることができる。したがって、本実施形態によれば、強誘電体キャパシタ１１４にデータを書き込むときには、当該強誘電体キャパシタ１１４にかかる電圧が略一定としてインプリント現象を抑制することができるとともに、強誘電体キャパシタ１１４からデータを読み出すときには、ビット線ＢＬｋの読み出し電圧を大きくして十分な読み出しマージンを得ることができる。
【００５９】
また、本実施形態によれば、強誘電体メモリ装置１００の通常の使用時や試験時には、強誘電体キャパシタ１１４にかかる電圧を略一定とし、例えば、強誘電体キャパシタ１１４のインプリント特性のテスト時等にはデータに応じて強誘電体キャパシタ１１４にかかる電圧を変化させることもできる。
【００６０】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６１】
【図１】本発明の強誘電体メモリ装置１００の第１実施形態を示す図である。
【図２】第１実施形態にかかる強誘電体メモリ装置１００の他の例を示す図である。
【図３】第１実施形態にかかる強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【図４】本実施形態にかかる強誘電体メモリ装置１００の動作の他の例を示すタイミングチャートである。
【図５】強誘電体メモリ装置１００の第２実施形態の一例を示す図である。
【図６】強誘電体メモリ装置１００の第２実施形態の他の例を示す図である。
【図７】強誘電体メモリ装置１００の第２実施形態のさらに他の例を示す図である。
【図８】第２実施形態にかかる強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【図９】本実施形態にかかる強誘電体メモリ装置１００の動作の他の例を示すタイミングチャートである。
【符号の説明】
【００６２】
１００・・・強誘電体メモリ装置、１１０・・・メモリセル、１１２・・・トランジスタ、１１４・・・強誘電体キャパシタ、１１４・・・強誘電体メモリ装置、１２０・・・ワード線制御回路、１３０・・・ビット線制御回路、２００・・・プレート線制御回路、２１０・・・インバータ、２２２・・・インバータ、２３０・・・伝送ゲート、／ＰＬＳ・・・プレート線選択信号、／Ｒ・・・読み出し制御信号、ＡＤＤ・・・アドレス信号、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＬ・・・ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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