(57)【要約】      （修正有）【課題】エレクトロマイグレーション耐性の高い銅配線を有する半導体装置を提供すること。【解決手段】本発明の半導体装置は、基板上に形成された絶縁膜に溝又は孔を形成し、得られた基板上にバリア層２５を形成し、バリア層上に銅シード層２７を形成し、この銅シード層を利用して電解メッキ法によって銅メッキ層を形成し、表面の銅メッキ層及び銅シード層を除去することにより形成される配線層を有する半導体装置であって、銅シード層は、結晶粒径が異なる小粒層２７ａと大粒層２７ｂとを備える複数層からなり、小粒層は、バリア層に接触している。【選択図】図４
2006245240.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜に溝又は孔を形成し、得られた基板上にバリア層を形成し、バリア層上に銅シード層を形成し、この銅シード層を利用して電解メッキ法によって銅メッキ層を形成し、表面の銅メッキ層及び銅シード層を除去することにより形成される配線層を有する半導体装置であって、銅シード層は、結晶粒径が異なる小粒層と大粒層とを備える複数層からなり、小粒層は、バリア層に接触している半導体装置。
【請求項２】
基板上に絶縁膜、バリア層、銅シード層、銅メッキ層をこの順に備え、銅シード層は、結晶粒径が異なる小粒層と大粒層とを備える複数層からなり、小粒層は、バリア層に接触している半導体装置。
【請求項３】
小粒層は、その厚さが０．２〜１ｎｍである請求項１又は２に記載の装置。
【請求項４】
小粒層及び大粒層は、化学気相成長法又はスパッタリング法によって形成される請求項１又は２に記載の装置。
【請求項５】
小粒層及び大粒層は、スパッタリング法によって形成され、小粒層形成時に加えるエネルギーは、大粒層形成時に加えるエネルギーよりも小さい請求項１又は２に記載の装置。
【請求項６】
表面の銅メッキ層及び銅シード層の除去は、化学機械研磨法によって行われる請求項１に記載の装置。
【請求項７】
バリア層は、高融点金属からなる請求項１又は２に記載の装置。
【請求項８】
基板上に形成された絶縁膜に溝又は孔を形成し、得られた基板上にバリア層を形成し、バリア層上に銅シード層を形成し、この銅シード層を利用して電解メッキ法によって銅メッキ層を形成し、表面の銅メッキ層及び銅シード層を除去することにより配線層を形成する工程を備える半導体装置の製造方法であって、銅シード層は、結晶粒径が異なる小粒層と大粒層とを備える複数層からなり、小粒層は、バリア層に接触している半導体装置の製造方法。
【請求項９】
基板上に形成された絶縁膜に溝又は孔を形成し、得られた基板上にバリア層を形成し、バリア層上に銅シード層を形成し、この銅シード層を利用して電解メッキ法によって銅メッキ層を形成し、表面の銅メッキ層及び銅シード層を除去することにより配線層を形成する工程を備える半導体装置の製造方法であって、銅シード層は、小エネルギースパッタリングと大エネルギースパッタリングを含む複数のスパッタリングで形成され、スパッタリングの開始時に小エネルギースパッタリングを行う半導体装置の製造方法。
【請求項１０】
基板上に絶縁膜、バリア層、銅シード層、銅メッキ層をこの順に形成し、銅シード層は、小エネルギースパッタリングと大エネルギースパッタリングを含む複数のスパッタリングで形成され、スパッタリングの開始時に小エネルギースパッタリングを行う半導体装置の製造方法。
【請求項１１】
小粒層は、その厚さが０．２〜１ｎｍである請求項８に記載の製造方法。
【請求項１２】
銅シード層は、化学気相成長法又はスパッタリング法によって形成される請求項８に記載の製造方法。
【請求項１３】
小粒層及び大粒層は、スパッタリング法によって形成され、小粒層形成時に加えるエネルギーは、大粒層形成時に加えるエネルギーよりも小さい請求項８に記載の製造方法。
【請求項１４】
表面の銅メッキ層及び銅シード層の除去は、化学機械研磨法によって行われる請求項８又は９に記載の製造方法。
【請求項１５】
バリア層は、高融点金属からなる請求項８〜１０のいずれか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン基板上に電界効果トランジスタ等の素子を集積させたＬＳＩは、微細化により、高速化あるいは低消費電力化が進んでいる。ＬＳＩの微細化はスケーリング則を基本としながら進められて、配線も高密度化、多層化、薄層化されている。このため、配線に加わる応力や配線を流れる電流密度は増加し、エレクトロマイグレーションによる配線の破談が問題となっている。
【０００３】
従来、ＬＳＩの配線材料としてアルミニウム（Ａｌ）が用いられ、そのエレクトロマイグレーション耐性を向上させるため、Ａｌに銅、珪素等の不純物添加やＡｌ配線層の上下を窒化チタニウム（ＴｉＮ）、チタニウム（Ｔｉ）等の高融点金属で挟んだ積層化が行われてきた。
【０００４】
しかし、Ａｌの抵抗率に依存する信号伝播遅延や許容電流密度の問題から代替配線材料として、銅を導電材料として採用した配線形成が行われるようになってきている。
【０００５】
銅は、ドライエッチングによる微細加工が困難なため、Ａｌ配線形成に用いられてきた加工方法を適用することができない。そのため、層間絶縁膜に配線用溝や配線間接続孔を形成し、この溝や接続孔に銅を充填しＣＭＰ法にて不要な銅を除去することで埋め込み配線を形成するダマシン法が採用されている（例えば、特許文献１を参照）。
【０００６】
銅を配線材料として使用した場合、Ａｌと比較して融点が高く自己拡散エネルギーも大きいため、上下を高融点金属で挟んだ積層構造を採用した場合は、エレクトロマイグレーション耐性に優れることが予想される。しかし、埋め込み配線構造ではバリア層と銅層の界面拡散に支配されるため、信頼性の向上を得ることが困難となっている。
【０００７】
また、銅ダマシン配線形成を行う場合には、高アスペクト比のビアホールや溝内を再現性良く充填することが必要であり、バリア層と銅層の積層薄膜形成した後、電解メッキ法により銅成膜を行う方法が主として用いられているが、電解メッキ法により形成される銅膜は、常温下で保管した場合に結晶サイズや不純物濃度が変化するセルフアニール現象を伴うため、ＣＭＰ工程での研磨速度変化を引き起こす。そのため熱処理による膜改質が必要とされるが、この熱処理の際に、銅の結晶構造が変化し、バリア層と銅層の密着性が悪くなることがある。これらの層の密着性が悪くなると、バリア層と銅層との界面付近で銅原子が移動しやすくなり、エレクトロマイグレーション耐性が低下することがあった。
【特許文献１】特開平１１−２９７６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は係る事情に鑑みてなされたものであり、エレクトロマイグレーション耐性の高い銅配線を有する半導体装置を提供するものである。
【課題を解決するための手段及び発明の効果】
【０００９】
本発明の半導体装置は、基板上に形成された絶縁膜に溝又は孔を形成し、得られた基板上にバリア層を形成し、バリア層上に銅シード層を形成し、この銅シード層を利用して電解メッキ法によって銅メッキ層を形成し、表面の銅メッキ層及び銅シード層を除去することにより形成される配線層を有する半導体装置であって、銅シード層は、結晶粒径が異なる小粒層と大粒層とを備える複数層からなり、小粒層は、バリア層に接触している。
【００１０】
本発明は、特に、小粒層がバリア層に接触していることを特徴とする。本発明によってエレクトロマイグレーション耐性の高い銅配線が得られるのは次の作用によると考えられる。
小粒層は、大粒層よりも粒径が小さく、結晶粒間の隙間が小さいため、小粒層は、熱処理などの際に凝集しにくい。従って、小粒層は、熱処理の際に体積変化や結晶構造の変化を起こしにくい。このため、バリア層と小粒層の界面状態は、熱処理によって影響を受けにくく、両者の密着性の高い状態が保たれる。また、別の観点では、小粒層は、粒径が小さいので、バリア層との接触面積が大きくなり、両者の密着性が高くなる。
このため、バリア層と銅層との界面付近で銅原子が移動しにくく、エレクトロマイグレーション耐性が高い銅配線が得られる。
【発明を実施するための最良の形態】
【００１１】
１．第１実施形態
本発明の第１実施形態の半導体装置は、基板上に形成された絶縁膜に溝又は孔を形成し、得られた基板上にバリア層を形成し、バリア層上に銅シード層を形成し、この銅シード層を利用して電解メッキ法によって銅メッキ層を形成し、表面の銅メッキ層及び銅シード層を除去することにより形成される配線層を有する半導体装置であって、銅シード層は、結晶粒径が異なる小粒層と大粒層とを備える複数層からなり、小粒層は、バリア層に接触している。
【００１２】
１−１．基板、絶縁膜
基板としては、半導体装置の製造に使用される種々の基板、例えば、Ｓｉ又はＧａＡｓ基板などを用いることができる。絶縁膜は、種々の材料で形成可能であり、例えば、層間絶縁膜を形成するために一般的に使用されるＢＰＳＧ又はＦＳＧなどで形成することができる。層間絶縁膜の形成方法は、限定されず、ＣＶＤ法であっても塗布法であってもよい。溝又は孔は、フォトリソグラフィー及びエッチング技術を用いて形成することができる。
【００１３】
１−２．バリア層
バリア層は、少なくとも溝又は孔の内部に形成され、通常は、基板全面に形成される。バリア層は、銅シード層などを構成する銅原子が基板中に拡散して基板を汚染するのを防止する機能を有する。バリア層は、このような機能を実現可能な種々の材料で形成することができる。バリア層は、例えば、窒化タンタル又はタンタルなどの高融点金属で形成することができる。具体的には、例えば、バリア層は、例えば、窒化タンタル又はタンタルの単層、又は窒化タンタルとタンタルの積層構造で形成することができる。
【００１４】
１−３．銅シード層
銅シード層は、通常は、多結晶であり、結晶粒径が異なる小粒層と大粒層とを備える複数層からなる。銅シード層は、２層であっても、３層以上であってもよい。「小粒層」とは、大粒層よりも、平均粒径が小さい層を意味し、「大粒層」とは、小粒層よりも、平均粒径が大きい層を意味する。なお、「粒径」とは、結晶粒の外接円の直径を意味し、「平均の結晶粒径」とは、所定範囲に含まれる結晶粒の粒径の平均を意味する。「小粒層」、「大粒層」に含まれる結晶の粒径は、特に限定されないが、例えば、それぞれ０．２〜１ｎｍ程度、０．１〜１０μｍ程度である。また、「複数層」には、隣接する２層間の境界面が明確である場合のみならず、徐々に結晶粒径が変化して境界面が明確でない場合も含まれる。従って、銅シード層の下面（バリア層に近い方の面）近傍での結晶粒径が非常に小さく、かつ、銅シード層の上面に向かって結晶粒径が徐々に大きくなる場合も本発明の範囲に含まれる。小粒層の厚さは、好ましくは０．２〜１ｎｍであり、さらに好ましくは０．２〜０．６ｎｍである。この範囲の場合に、小粒層が効果的に機能を発揮するからである。
【００１５】
小粒層及び大粒層は、化学気相成長法（ＣＶＤ法）（例えば、有機金属化学気相成長法（ＭＯＣＶＤ法））又はスパッタリング法などで形成することができる。小粒層及び大粒層は、同種の方法で形成してもよく、例えば、小粒層は、スパッタリング法で形成し、大粒層は、ＣＶＤ法で形成してもよい。小粒層及び大粒層をスパッタリング法で形成する場合、例えば、第１層形成時に加えるエネルギー（高周波電力など）を、第２層形成時に加えるエネルギーよりも小さくしたときに、第１層が小粒層となり、第２層が大粒層となる。この作用は、小さなエネルギーでスパッタリングを行った場合、基板に到達した結晶流が持つエネルギーが小さくなることで結晶粒の凝集が起こりにくくなるからであると考えられる。また、別の表現では、銅シード層は、小エネルギースパッタリングと大エネルギースパッタリングを含む複数のスパッタリングで形成され、スパッタリングの開始時に小エネルギースパッタリングを行う。「小エネルギースパッタリング」とは、大エネルギースパッタリングよりも、スパッタリングの際に加えるエネルギーが小さいスパッタリングを意味する。「大エネルギースパッタリング」は、その逆である。この方法によれば、バリア層に接触して小粒層が形成される。小エネルギースパッタリングから大エネルギースパッタリングへの変化は、加えるエネルギーを不連続的に変化させて行ってもよく、加えるエネルギーを徐々に変化させて行ってもよい。
なお、ここでの「銅」には、純粋な銅に加えて、銅を含む合金も含まれる。
【００１６】
１−４．銅メッキ層
銅メッキ層は、上記銅シード層を利用して、公知の電解メッキ法によって形成される。
【００１７】
１−５．表面の銅メッキ層及び銅シード層の除去
銅メッキ層及び銅シード層は、通常、基板全面に形成されるので、溝又は孔以外の部分（表面の銅メッキ層及び銅シード層）を除去して、溝又は孔内に配線層を形成する。また、このとき、好ましくは、表面のバリア層も除去する。不要な銅膜及び表面のバリア層の除去は、例えば、化学機械研磨法によって行われる。
【００１８】
２．第２実施形態
本発明の第２実施形態の半導体装置は、基板上に絶縁膜、バリア層、銅シード層、銅メッキ層をこの順に備え、銅シード層は、結晶粒径が異なる小粒層と大粒層とを備える複数層からなり、小粒層は、バリア層に接触している。
【００１９】
第１実施形態についての説明は、その趣旨に反しない限り、第２実施形態についてもあてはまる。この実施形態は、熱処理の際にエレクトロンマイグレーションが起こりにくい銅層を有する。
【実施例１】
【００２０】
以下、図１〜５を参照して、本発明の実施例について説明する。図１〜５は、本実施例の半導体装置の製造工程を示す断面図である。
【００２１】
図１に示すように、素子分離領域３及び半導体素子（図示せず）が形成されたシリコン等の半導体基板１上に形成された層間絶縁膜５の上層部の一部に、下層埋め込み配線７を形成する。さらに、層間絶縁膜５上に、厚さ５０ｎｍのＳｉＮ膜９をＣＶＤ法により堆積させた後、４００ｎｍのＦＳＧ膜１１、５０ｎｍのＳｉＮ膜１３、４００ｎｍのＦＳＧ膜１５、６５ｎｍのＳｉＯＮ膜１７をそれぞれＣＶＤ法により順次堆積させる。ＳｉＮ膜９は下層配線７を構成する金属原子が層間絶縁膜１１へ拡散することを防止し、ＳｉＮ膜１３はダマシン溝加工時のドライエッチングストッパー膜として機能する。
【００２２】
次に、図２に示すように、積層されたＦＳＧ膜１１、ＳｉＮ膜１３、ＦＳＧ膜１５、ＳｉＯＮ膜１７に、既知のフォトリソグラフィー技術とドライエッチング技術を用いて配線間接続孔２１を形成する。ひき続いて接続孔２１が形成された層間絶縁積層膜に対して、これも既知のフォトリソグラフィー技術とドライエッチング技術を用いて上層配線溝２３を形成した後、これも既知のドライエッチング技術を用いて接続孔２１底部のＳｉＮ膜９を除去することで、上層埋め込み配線用溝、接続孔を形成する。
【００２３】
次に、図３に示すように、上層配線溝２３及び孔２１表面に、ＴａＮからなるバリア層２５を堆積させる。バリア層２５は、例えばＴａターゲットを用いた反応性イオン化スパッタリング法により、Ａｒガス流量５６ｓｃｃｍ、Ｎ2ガス流量３６ｓｃｃｍ、圧力４ｍＴｏｒｒ、プラズマ発生用の高周波電力２５００Ｗ、基板温度１００℃の条件で２５-３５ｎｍの膜厚で形成する。
【００２４】
次に、図４に示すように、バリア層２５の上に、銅シード層２７を形成する。銅シード層２７は、二段階の工程で形成される。まず、銅ターゲットを用いたセルフイオン化スパッタリング法で、Ａｒガス流量４８ｓｃｃｍ、圧力６ｍＴｏｒｒ、プラズマ発生用の高周波電力１０００Ｗ、基板温度２０℃で約２秒間銅層を形成する。これによって、第１銅層２７ａが約０．４ｎｍ形成される。次に、同一真空下でＡｒガス流量４８ｓｃｃｍ、圧力６ｍＴｏｒｒ、プラズマ発生用の高周波電力２４００Ｗ、ＡＣ  Ｂｉａｓ  ５０Ｗの条件で、１００〜１５０ｎｍの膜厚で第２銅層２７ｂを形成する。
【００２５】
このようにして得られた銅層のＴＥＭ写真（倍率100万倍）を図６に示す。図６を見ると、第２銅層２７ｂでは、粒界３１が観察され、結晶粒の粒径が数μｍのオーダーであることが分かる。一方、第１銅層２７ａでは、粒界が観察されない。また、この粒径の小さい銅層２７ａは、結晶相であることがＸＲＤ測定の結果から確認されている。従って、第１銅層２７ａは、非常に粒径の小さな結晶粒（概ね数ｎｍのオーダーであると考えられている。）からなっていることが分かる。このように、第１銅層２７ａの粒径が第２銅層２７ｂのものよりも小さくなったのは、第２銅層２７ｂ形成時に投入する高周波電力が小さかったので、銅原子の凝集が進まず、結晶があまり成長しなかったためであると考えられる。
【００２６】
次に、図５に示すように、上記工程で形成された銅層２７を電極として用い、電解メッキ法により充填銅層２９を堆積し、次工程のＣＭＰ工程での安定化を目的とした熱処理を圧力１００Ｔｏｒｒ、Ｈ2雰囲気にて１５０℃で１５分の条件で行う。本実施例では、バリア層上に結晶粒径の小さい銅層２７ａを備え、この銅層２７ａは、熱処理の際に凝集しにくいので、熱処理の後にもバリア層と銅層との密着性が確保される。その後、ＣＭＰ法を用いて表面の銅メッキ層及び銅シード層とバリア層を除去することで銅埋め込み配線を形成する。上記工程を必要金属配線層数繰り返すことで、銅埋め込み積層配線を形成することができる。
【００２７】
上記実施例では、バリア層としてＴａＮを使用した場合を説明したが、他の高融点金属を使用してもよい。また、上記実施例ではスパッタリング法による銅層の堆積を説明したが、有機金属化学気相成長法（ＭＯＣＶＤ）を用いて、バリア層との界面に、粒径の小さい銅層２７ａを形成してもよい。
【００２８】
次に、上記実施例の半導体装置と、従来技術により製造された半導体装置を用いて、温度約２３０度及び電流密度０．８１ｍＡで約１Ｍ  Ａ／ｃｍ2の電流密度を生じさせて、エレクトロンマイグレーション耐性の実験を行った。その結果を図７に示す。
それぞれの試料から集められたデータを使用して、Ｌｏｇ−Ｌｏｇスケールで曲線をプロットした。Ｘ軸は、故障するまでにストレスを与えた時間を示し、Ｙ軸は、累積故障割合を示している。Ｘ軸上での右への移動は、エレクトロマイグレーション耐性が高くなることを意味する。従来条件でのデータは丸でプロットし、曲線Ａに沿っている。本発明による結果は三角形でプロットし、曲線Ｂに沿っている。
【００２９】
図７を見ると、曲線Ｂは、曲線Ａの右側に移動しており、故障までの時間が伸びていることを示している。この増加は累積故障割合の全範囲にわたり認められる。これは、本実施例のプロセスの結果として、エレクトロマイグレーション耐性が高くなったことを示している。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例による半導体装置の製造工程を示す断面図である。
【図２】本発明の実施例による半導体装置の製造工程を示す断面図である。
【図３】本発明の実施例による半導体装置の製造工程を示す断面図である。
【図４】本発明の実施例による半導体装置の製造工程を示す断面図である。
【図５】本発明の実施例による半導体装置の製造工程を示す断面図である。
【図６】本発明の実施例によるバリア層界面での銅層の断面を示すＴＥＭ写真（倍率100万倍）である。
【図７】本発明の実施例と従来例による配線信頼性実験の結果を示すグラフである。
【符号の説明】
【００３１】
１：半導体基板  ３：素子分離領域  ５：層間絶縁膜  ７：下層埋め込み配線  ９，１３：ＳｉＮ膜  １１，１５：ＦＳＧ膜  １７：ＳｉＯＮ膜  ２１：接続孔  ２３：上層配線溝  ２５：バリア層  ２７：銅シード層  ２７ａ：第１銅層  ２７ｂ：第２銅層  ２９：充填銅層。
【図１】
2006245240.tif 000003
【図２】
2006245240.tif 000004
【図３】
2006245240.tif 000005
【図４】
2006245240.tif 000006
【図５】
2006245240.tif 000007
【図６】
2006245240.tif 000008
【図７】
2006245240.tif 000009