(57)【要約】【課題】  従来の半導体装置では、過電圧から素子を保護するために設けられたＮ型の拡散領域が狭く、ブレークダウン電流が集中し、保護用のＰＮ接合領域が破壊されてしまうという問題があった。【解決手段】  本発明の半導体装置では、基板２とエピタキシャル層３とに渡りＮ型の埋込拡散層４が形成されている。Ｐ型の埋込拡散層５が、Ｎ型の埋込拡散層４上面の広い領域に渡り形成され、過電圧保護用のＰＮ接合領域１７が形成されている。Ｐ型の拡散層６が、Ｐ型の埋込拡散層５と連結するように形成されている。ＰＮ接合領域１７のブレークダウン電圧は、ソース−ドレイン間のブレークダウン電圧よりも低い。この構造により、ブレークダウン電流の集中を防止し、過電圧から半導体装置を保護することができる。【選択図】  図１
2006237223.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板上に形成されている逆導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層とに渡り形成されている逆導電型の埋込拡散層と、
前記逆導電型の埋込拡散層上に形成され、前記逆導電型の埋込拡散層との第１の接合領域を有している一導電型の埋込拡散層と、
前記エピタキシャル層に形成され、バックゲート領域として用いられている一導電型の第１の拡散層と、
前記一導電型の第１の拡散層に形成され、ソース領域として用いられている逆導電型の第１の拡散層と、
前記エピタキシャル層上に形成されているゲート酸化膜及びゲート電極と、
前記エピタキシャル層に形成され、ドレイン領域として用いられ、且つ前記一導電型の第１の拡散層との第２の接合領域を有している逆導電型の第２の拡散層と、
前記エピタキシャル層に形成され、前記エピタキシャル層上方で前記逆導電型の第２の拡散層と電気的に接続されている逆導電型の第３の拡散層とを有し、
前記第１の接合領域のブレークダウン電圧は、前記第２の接合領域のブレークダウン電圧よりも低いことを特徴とする半導体装置。
【請求項２】
前記エピタキシャル層には、前記一導電型の埋込拡散層と連結した一導電型の第２の拡散層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一導電型の第２の拡散層には、前記一導電型の第１の拡散層及び前記逆導電型の第２の拡散層が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記一導電型の第２の拡散層には、前記一導電型の第１の拡散層と前記逆導電型の第２の拡散層とが交互に繰り返し配置されていることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧から回路素子を保護する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置では、例えば、Ｎチャネル型のＬＤＭＯＳトランジスタを形成するため、Ｐ型半導体基板上にＮ型のエピタキシャル層を堆積している。エピタキシャル層には、バックゲート領域として用いるＰ型の拡散領域を形成している。Ｐ型の拡散領域には、ソース領域として用いるＮ型の拡散領域を形成している。また、エピタキシャル層には、ドレイン領域として用いるＮ型の拡散領域を形成している。そして、ドレイン領域下方に位置し、半導体基板とエピタキシャル層とに渡り、Ｎ型の埋込領域が形成されている。このとき、埋込領域と半導体基板とで形成されるＰＮ接合領域のブレークダウン電圧は、ＬＤＭＯＳトランジスタのソース−ドレイン間のブレークダウン電圧よりも低くなるように構成されている。この構造により、ＬＤＭＯＳトランジスタを破壊する過電圧がドレイン電極に印加された場合でも、埋込領域と半導体基板とで形成されるＰＮ接合領域がブレークダウンする。その結果、上記過電圧により、ＬＤＭＯＳトランジスタが破壊されることを防ぐことができる（例えば、特許文献１参照。）。
【特許文献１】特表平１０−５０６５０３号公報（第４−５、７頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置では、ドレイン領域に印加される過電圧により、ＬＤＭＯＳトランジスタが破壊されることを防ぐために、ドレイン領域の下方にＮ型の埋込領域が形成されている。Ｎ型の埋込領域は、ドレイン領域の幅とほぼ同等の幅を有するように形成されている。この構造により、ドレイン領域に過電圧が印加され、Ｎ型の埋込領域とＰ型の半導体基板とのＰＮ接合領域がブレークダウンすると、ブレークダウン電流が、ＰＮ接合領域に集中する。そのため、ＰＮ接合領域は、電流集中及びその集中による発熱により破壊されるという問題がある。
【０００４】
また、従来の半導体装置では、上記ＰＮ接合領域での電流集中を防ぐために、Ｎ型の埋込領域を広い領域に渡り形成することで対処することも可能である。ここで、従来の半導体装置では、既知のＲＥＳＵＲＦ原理を用いて素子の耐圧特性の向上を目的としている。そのため、Ｎ型の埋込領域は、分離領域側へ大きく形成することとなる。一方、Ｎ型の埋込領域は、ＰＮ接合領域を形成するために、ＬＤＭＯＳトランジスタに追加された構造である。つまり、Ｎ型の埋込領域を広い領域に渡り形成すると、ドレイン領域と分離領域間が広がり、素子が形成されない無効領域が広がる。そのため、チップサイズに対して、素子形成領域を効率的に配置出来ない問題がある。
【０００５】
また、従来の半導体装置では、Ｐ型の半導体基板を利用し、Ｎ型の埋込領域とＰ型の半導体基板とにより、ＰＮ接合領域を形成している。この構造により、ドレイン領域に過電圧が印加され、発生するブレークダウン電流が、半導体基板を流れる。そのため、例えば
、接地状態に設定された半導体基板の電位が、ブレークダウン電流が流れることで、その電位が上昇する。つまり、ブレークダウン電流の流路として、半導体基板を利用するため、同一基板に形成されたその他の素子が、基板電位の上昇により誤動作することやラッチアップ現象が起こるという問題がある。
【課題を解決するための手段】
【０００６】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に形成されている逆導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層とに渡り形成されている逆導電型の埋込拡散層と、前記逆導電型の埋込拡散層上に形成され、前記逆導電型の埋込拡散層との第１の接合領域を有している一導電型の埋込拡散層と、前記エピタキシャル層に形成され、バックゲート領域として用いられている一導電型の第１の拡散層と、前記一導電型の第１の拡散層に形成され、ソース領域として用いられている逆導電型の第１の拡散層と、前記エピタキシャル層上に形成されているゲート酸化膜及びゲート電極と、前記エピタキシャル層に形成され、ドレイン領域として用いられ、且つ前記エピタキシャル層との第２の接合領域を有している逆導電型の第２の拡散層と、前記エピタキシャル層に形成され、前記エピタキシャル層上方で前記逆導電型の第２の拡散層と電気的に接続されている逆導電型の第３の拡散層とを有し、前記第１の接合領域のブレークダウン電圧は、前記第２の接合領域のブレークダウン電圧よりも低いことを特徴とする。従って、本発明では、ドレイン領域として用いられる拡散層に過電圧が印加されると、第１の接合領域が、第２の接合領域より先にブレークダウンする。この構造により、過電圧が印加されることにより、半導体装置が破壊されることを防ぐことができる。
【０００７】
また、本発明の半導体装置では、前記エピタキシャル層には、前記一導電型の埋込拡散層と連結した一導電型の第２の拡散層が形成されていることを特徴とする。従って、本発明では、バックゲート領域として用いられる一導電型の第１の拡散層と一導電型の埋込拡散層とは、一導電型の第２の拡散層を介して連結している。この構造により、一導電型の埋込拡散層にバックゲート電圧を印加することができ、素子サイズの微細化を図ることができる。また、ブレークダウン電流の電流路と半導体素子の電流路とを離間させることで、素子特性の劣化を防止できる。
【０００８】
また、本発明の半導体装置では、前記一導電型の第２の拡散層には、前記一導電型の第１の拡散層及び前記逆導電型の第２の拡散層が形成されていることを特徴とする。従って、本発明では、素子形成領域の下方に逆導電型の埋込拡散層を広い領域に渡り形成することができる。この構造により、無効領域を増大させることなく、第１の接合領域を広い領域に渡り形成することができる。
【０００９】
また、本発明の半導体装置では、前記一導電型の第２の拡散層には、前記一導電型の第１の拡散層と前記逆導電型の第２の拡散層とが交互に繰り返し配置されていることを特徴とする。従って、本発明では、ソース領域が形成されるバックゲート領域としての一導電型の第１の拡散層とドレイン領域としての逆導電型の第２の拡散層とが交互に繰り返し配置される構造においても、過電圧による半導体装置の破壊を防ぐことができる。
【発明の効果】
【００１０】
本発明では、ＭＯＳトランジスタが形成される領域の下方に、Ｎ型の埋込拡散層とＰ型の埋込拡散層とを重畳させ、素子保護用のＰＮ接合領域を形成している。該ＰＮ接合領域のブレークダウン電圧は、ＭＯＳトランジスタのドレイン−ソース間のブレークダウン電圧より低くなるように、形成されている。この構造により、ＭＯＳトランジスタが過電圧により破壊されることを防ぐことができる。
【００１１】
また、本発明では、素子保護用のＰＮ接合領域が、Ｎ型の埋込拡散層上面の広い領域に渡り形成されている。この構造により、ＰＮ接合領域ではブレークダウン電流が拡散し、ＰＮ接合領域の破壊を防ぐことができる。
【００１２】
また、本発明では、Ｐ型の埋込拡散層及びＰ型の拡散層が、Ｎ型の埋込拡散層上方に、広い領域に渡り形成されている。この構造により、公知のＲＥＳＵＲＦ原理により素子耐圧を劣化させることなく、Ｎ型の埋込拡散層を素子形成領域の下方に広く形成することができる。そして、ブレークダウン電流による素子保護用のＰＮ接合領域の破壊を防ぐことができる。
【００１３】
また、本発明では、半導体基板とエピタキシャル層とに渡り形成されるＮ型の埋込拡散層の上面に素子保護用のＰＮ接合領域を形成している。この構造により、ブレークダウン電流が、半導体基板を流れることはなく、ブレークダウン電流による半導体基板の電位変化を防ぐことができる。
【００１４】
また、本発明では、Ｐ型の埋込拡散層とＰ型の拡散層とが連結され、素子保護用のＰＮ接合領域を形成するＰ型の埋込拡散層にはドレイン電位が印加される。この構造により、Ｐ型の埋込拡散層に電位を印加するためのＰ型の拡散層を形成する必要がなく、素子サイズの微細化を実現できる。
【００１５】
また、本発明では、素子保護用のＰＮ接合領域を形成するＮ型の埋込拡散層には、ドレイン電位が印加され、Ｐ型の埋込拡散層にはバックゲート電位（ソース電位）が印加される。この構造により、ブレークダウン電流の電流路とソース−ドレイン間の電流路とを離間させることができる。そして、素子の電流路が保護されることで、素子特性の劣化を防止できる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の一実施の形態である半導体装置について、図１〜図５を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は、過電圧保護構造を有する半導体装置の断面図である。図２（Ｂ）は、過電圧保護構造を有しない半導体装置の断面図である。図３（Ａ）は、過電圧保護構造を有する半導体装置での衝突電離発生領域を説明する図である。図３（Ｂ）は、過電圧保護構造を有しない半導体装置での衝突電離発生領域を説明する図である。図４は、過電圧保護構造を有する半導体装置と過電圧保護構造を有しない半導体装置との素子特性の比較図である。図５は、本実施の形態の半導体装置を説明するための断面図である。
【００１７】
図１に示す如く、Ｎチャネル型のＬＤＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｎ型の埋込拡散層４と、Ｐ型の埋込拡散層５と、Ｐ型の拡散層６と、ドレイン領域として用いられるＮ型の拡散層７、８と、バックゲート領域として用いられるＰ型の拡散層９、１０と、ソース領域として用いられるＮ型の拡散層１１と、Ｎ型の拡散層１２と、ゲート酸化膜１３と、ゲート電極１４とから構成されている。
【００１８】
Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上面に堆積されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
【００１９】
Ｎ型の埋込拡散層４が、基板２及びエピタキシャル層３の両領域に形成されている。Ｎ型の埋込拡散層４は、例えば、アンチモン（Ｓｂ）を拡散させ、形成されている。図示したように、Ｎ型の埋込拡散層４は、分離領域１５で区画された、ＬＤＭＯＳトランジスタ１の形成領域に渡り、形成されている。尚、本実施の形態でのＮ型の埋込拡散層４が本発明の「逆導電型の埋込拡散層」に対応する。
【００２０】
Ｐ型の埋込拡散層５が、Ｎ型の埋込拡散層４の上下面から導出するように、基板２及びエピタキシャル層３に形成されている。Ｐ型の埋込拡散層５は、例えば、ホウ素（Ｂ）を拡散させ、形成されている。尚、本実施の形態では、Ｐ型不純物としてホウ素（Ｂ）を用いる場合を示すが、この場合に限定するものではない。Ｐ型の埋込拡散層５が、Ｎ型の埋込拡散層４上面から導出していれば良く、Ｐ型の不純物の拡散係数がＮ型の不純物の拡散係数より大きければ、任意の設計変更が可能である。また、本実施の形態でのＰ型の埋込拡散層５が本発明の「一導電型の埋込拡散層」に対応する。
【００２１】
Ｐ型の拡散層６が、Ｐ型の埋込拡散層５と連結するように、エピタキシャル層３に形成されている。Ｐ型の拡散層６には、ＬＤＭＯＳトランジスタ１のソース領域、ドレイン領域及びバックゲート領域が形成されている。Ｐ型の拡散層６がＰ型の埋込拡散層５と連結することで、Ｐ型の埋込拡散層５にバックゲート電位を印加することができる。この構造により、Ｐ型の埋込拡散層５に電位を印加するための拡散層を別個に形成する必要がない。尚、本実施の形態でのＰ型の拡散層６が本発明の「一導電型の第２の拡散層」に対応する。
【００２２】
Ｎ型の拡散層７、８が、Ｐ型の拡散層６に形成されている。Ｎ型の拡散層７、８は、ドレイン領域として用いられ、二重拡散構造である。Ｎ型の拡散層７、８は、Ｐ型の拡散層９を囲むように一環状に形成されている。尚、本実施の形態でのＮ型の拡散層７が本発明の「逆導電型の第２の拡散層」に対応する。
【００２３】
Ｐ型の拡散層９、１０が、Ｐ型の拡散層６に形成されている。Ｐ型の拡散層９はバックゲート領域として用いられ、Ｐ型の拡散層１０はバックゲート導出領域として用いられている。尚、本実施の形態でのＰ型の拡散層９が本発明の「一導電型の第１の拡散層」に対応する。
【００２４】
Ｎ型の拡散層１１が、Ｐ型の拡散層９に形成されている。Ｎ型の拡散層１１はソース領域として用いられる。Ｎ型の拡散層１１は、Ｐ型の拡散層１０を囲むように形成されている。Ｎ型の拡散層７とＮ型の拡散層１１との間に位置するＰ型の拡散層９が、チャネル領域として用いられる。そして、Ｐ型の拡散層１０とＮ型の拡散層１１には、ソース電極がコンタクトしている。つまり、Ｐ型の拡散層１０には、ソース電位と同電位であるバックゲート電位が印加される。尚、本実施の形態では、ソース電位及びバックゲート電位は接地電位である。また、本実施の形態でのＮ型の拡散層１１が本発明の「逆導電型の第１の拡散層」に対応する。
【００２５】
Ｎ型の拡散層１２が、Ｐ型の拡散層６とＰ型の分離領域１５との間のエピタキシャル層３に形成されている。Ｎ型の拡散層１２は、エピタキシャル層３上方の配線等により、Ｎ型の拡散層８が接続する出力パッドに接続している。この構造により、Ｎ型の拡散層１２には、ドレイン電位が印加される。また、図示したように、Ｎ型の拡散層１２の下方には、Ｎ型のエピタキシャル層３を介してＮ型の埋込拡散層４が形成されている。Ｎ型の埋込拡散層４には、Ｎ型の拡散層１２を介してドレイン電位が印加される。本実施の形態でのＮ型の拡散層１２が本発明の「逆導電型の第３の拡散層」に対応する。
【００２６】
ゲート酸化膜１３が、バックゲート領域等が形成されるエピタキシャル層３表面に形成されている。
【００２７】
ゲート電極１４が、ゲート酸化膜１３上に形成されている。ゲート電極１４は、例えば、ポリシリコン膜、タングステンシリコン膜等により所望の膜厚となるように形成されている。
【００２８】
最後に、エピタキシャル層３の所望の領域には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１６が形成されている。図示していないが、エピタキシャル層３上面には、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等の絶縁層が形成されている。
【００２９】
次に、図に太い実線で示すように、ＬＤＭＯＳトランジスタ１が形成されている領域の下方に、Ｎ型の埋込拡散層４とＰ型の埋込拡散層５とのＰＮ接合領域１７が形成されている。上述したように、Ｎ型の埋込拡散層４には、Ｎ型の拡散層１２及びエピタキシャル層３を介して、ドレイン電位が印加される。一方、Ｐ型の埋込拡散層５には、Ｐ型の拡散層６、９、１０を介してバックゲート電位が印加される。つまり、ＰＮ接合領域１７には逆バイアスが印加され、ＬＤＭＯＳトランジスタ１の通常の動作時には、オープン状態である。尚、本実施の形態でのＰＮ接合領域１７が本発明の「第１の接合領域」に対応する。
【００３０】
また、図に太い実線で示すように、ＬＤＭＯＳトランジスタ１が形成されている領域には、Ｎ型の拡散層７とＰ型の拡散層９とのＰＮ接合領域１８が形成されている。Ｎ型の拡散層７には、Ｎ型の拡散層８を介してドレイン電位が印加される。一方、Ｐ型の拡散層９には、Ｐ型の拡散層１０を介してバックゲート電位が印加される。つまり、ＰＮ接合領域１８には、ＰＮ接合領域１７と同様に、逆バイアスが印加される。尚、本実施の形態でのＰＮ接合領域１８が本発明の「第２の接合領域」に対応する。また、「第２の接合領域」としては、Ｐ型の拡散層６及びＮ型の拡散層７を形成しない構造では、Ｎ型のエピタキシャル層３とＰ型の拡散層９との接合領域の場合でも良い。
【００３１】
この構造により、ＰＮ接合領域１７とＰＮ接合領域１８とは、実質、同条件の逆バイアスが印加される。そして、ＬＤＭＯＳトランジスタ１のソース−ドレイン間には、ドレイン領域を介して、例えば、モーター負荷等のＬ負荷ターンオフ時に発生する過電圧等が印加される。この場合、ＰＮ接合領域１８がブレークダウンする前に、ＰＮ接合領域１７をブレークダウンさせることで、ＬＤＭＯＳトランジスタ１の破壊を防ぐことができる。詳細は後述するが、本実施の形態では、ＰＮ接合領域１７のブレークダウン電圧が、ＰＮ接合領域１８のブレークダウン電圧（ソース−ドレイン間のブレークダウン電圧）よりも低くなるように、Ｎ型の埋込拡散層４及びＰ型の埋込拡散層５の不純物濃度が決められている。つまり、Ｎ型の埋込拡散層４上面に高不純物濃度のＰ型の埋込拡散層５を形成することで、空乏層の広がる領域を狭くしている。尚、図示したように、Ｐ型の埋込拡散層５の不純物濃度、拡散条件等により、Ｎ型の埋込拡散層４の下面にもＰ型の埋込拡散層５が形成される。しかしながら、Ｎ型の埋込拡散層４の下面側に位置するＰ型の埋込拡散層５の不純物濃度は低濃度であり、Ｎ型の埋込拡散層４の下面側に位置するＰＮ接合領域のブレークダウン電圧はＰＮ接合領域１８のブレークダウン電圧より高くなる。
【００３２】
次に、図２から図４を用いて、過電圧保護構造を有するＬＤＭＯＳトランジスタ及び過電圧保護構造を有しないＬＤＭＯＳトランジスタのそれぞれに、過電圧が印加された場合について説明する。
【００３３】
図２（Ａ）では、図１に示したＬＤＭＯＳトランジスタの一領域を示している。上述したように、Ｎ型の埋込拡散層４とＰ型の埋込拡散層５とのＰＮ接合領域１７が形成されている。ＰＮ接合領域１７を有することで、過電圧保護構造が実現されている。一方、図２（Ｂ）では、図２（Ａ）に示す、Ｐ型の埋込拡散層５及びＰ型の拡散層６が形成されていない他は、同様な構造である。つまり、図２（Ｂ）の構造では、ＰＮ接合領域１７を有していないため、過電圧保護構造が実現されていない。尚、図２（Ａ）及び（Ｂ）では、図１に示した各構成要素と同じ構成要素には同じ符番を付している。
【００３４】
図３（Ａ）及び（Ｂ）に示すように、ＬＤＭＯＳトランジスタに過電圧が印加された際に、実線で囲まれ、ハッチングで示す領域で衝突電離が発生している。
【００３５】
先ず、図３（Ａ）に示す構造では、ＰＮ接合領域１７及びその近傍領域に、衝突電離が発生し、最大のブレークダウン電流が流れる。一方、図３（Ｂ）に示す構造では、Ｎ型の拡散層７とＰ型の拡散層９とのＰＮ接合領域１８及びその近傍領域に、衝突電離が発生し、最大のブレークダウン電流が流れる。
【００３６】
この現象により、図３（Ｂ）に示すＰＮ接合領域１７を有しない構造では、ＬＤＭＯＳトランジスタのソース−ドレイン間のＰＮ接合領域１８がブレークダウンする。そして、ブレークダウン電流は、ＰＮ接合領域１８の表面近傍に集中して発生する。そのため、ブレークダウン電流の集中及びその集中による発熱により、ＰＮ接合領域１８が破壊され、ＬＤＭＯＳトランジスタ自体が破壊されてしまう。
【００３７】
一方、図３（Ａ）に示すＰＮ接合領域１７を有する構造では、ＰＮ接合領域１７が、ＰＮ接合領域１８より先にブレークダウンする。そして、ＰＮ接合領域１７の広い領域に渡り、ブレークダウン電流が発生する。この構造により、ＰＮ接合領域１７でのブレークダウン電流の集中が緩和され、ブレークダウン電流によりＰＮ接合領域１７が破壊され難い。そして、ＰＮ接合領域１８及びその近傍領域における最大のブレークダウン電流の発生を抑制し、ＬＤＭＯＳトランジスタ自体が破壊され難い構造を実現できる。
【００３８】
つまり、Ｎ型の埋込拡散層４の上面には、Ｐ型の埋込拡散層５及びＰ型の拡散層６が形成されている。この構造により、Ｎ型の埋込拡散層４がＬＤＭＯＳトランジスタ１の下方に形成された場合でも、公知のＲＥＳＵＲＦ原理により、ＬＤＭＯＳトランジスタ１の耐圧特性を悪化させることはない。その結果、Ｎ型の埋込拡散層４をＬＤＭＯＳトランジスタ１の下方に広く形成することができる。そして、Ｎ型の埋込拡散層４を広く形成しても、実動作領域の中で素子が配置されない無効領域を増加させることなく、上述した過電圧保護構造を実現できる。
【００３９】
また、図３（Ａ）に示すように、ＰＮ接合領域１７を有する構造では、ブレークダウン電流が、バックゲート領域であるＰ型の拡散層９側へと流れている。本実施の形態では、Ｎ型の埋込拡散層４上面から、高不純物濃度のＰ型の埋込拡散層５が導出するように、Ｐ型の埋込拡散層５が形成されている。この構造により、ブレークダウン電流が、Ｎ型の埋込拡散層４から基板２へと流れ出すことを防ぐことができる。そして、ブレークダウン電流が、ＰＮ接合領域１７を電流路とし、Ｐ型の拡散層１０とＮ型の拡散層１２間を流れる。その結果、ブレークダウン電流が流れることによる基板電位の変位、例えば、接地状態からの電位上昇を防ぐことができる。そして、基板２を共通にし、その他領域に形成された素子が、基板電位の上昇により誤動作することやラッチアップ現象を防ぐことができる。
【００４０】
具体的には、図４では、ＬＤＭＯＳトランジスタのＢＶｄｓが４０（Ｖ）に設計され、実線は過電圧保護構造を有する場合（図２（Ａ）参照）を示し、点線は過電圧保護構造を有しない場合（図２（Ｂ）参照）を示す。実線で示す構造では、ＰＮ接合領域１７が３０（Ｖ）程度のブレークダウン電圧となるように設計されているため、ソース−ドレイン間には、３０（Ｖ）程度以上の電圧が印加されない。一方、点線で示す構造では、ソース−ドレイン間に３８（Ｖ）程度の電圧が印加され、ＰＮ接合領域１８でブレークダウンしている。上述したように、過電圧保護構造としてＰＮ接合領域１７を有することで、過電圧が印加された場合でも、ＬＤＭＯＳトランジスタが破壊され難い構造が実現できる。
【００４１】
尚、ＰＮ接合領域１７のブレークダウン電圧は、Ｎ型の埋込拡散層４、Ｐ型の埋込拡散層５の不純物濃度の調整やＮ型の埋込拡散層４、Ｐ型の埋込拡散層５の拡散幅等により任意の設計変更が可能である。そして、ＰＮ接合領域１７のブレークダウン電圧を低く設定し過ぎると、ＬＤＭＯＳトランジスタの電流能力が悪化する場合もある。そのため、ＰＮ接合領域１７のブレークダウン電圧は、素子特性が考慮されて、所望の範囲に設定することができる。
【００４２】
図５に示す如く、本実施の形態では、ドレイン領域とバックゲート領域とが交互に繰り返し配置される構造にも応用することができる。尚、図１に示した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００４３】
図１を用いて上述したように、Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上面に堆積されている。基板２及びエピタキシャル層３には、Ｎ型の埋込拡散層４が形成されている。Ｎ型の埋込拡散層４の上下面にはＰ型の埋込拡散層５が形成され、ＰＮ接合領域１７が形成されている。エピタキシャル層３には、Ｐ型の拡散層６がＰ型の埋込拡散層５と連結するように形成されている。Ｐ型の拡散層６には、ドレイン領域として用いられるＮ型の拡散層７とバックゲート領域として用いられるＰ型の拡散層９とが交互に繰り返し形成されている。Ｐ型の拡散層９には、バックゲート導出領域として用いられるＰ型の拡散層１０及びソース領域として用いられるＮ型の拡散層１１が形成されている。この構造により、ソース−ドレイン間には、Ｎ型の拡散層７とＰ型の拡散層９とのＰＮ接合領域１８が形成されている。そして、Ｐ型の拡散層６と分離領域１５との間のエピタキシャル層３には、ドレイン電位が印加されるＮ型の拡散層１２が形成されている。
【００４４】
本実施の形態では、ドレイン領域とバックゲート領域とが繰り返し形成される構造においても、過電圧保護構造としてのＰＮ接合領域１７を形成することができる。そして、Ｎ型の埋込拡散層４上方には、Ｐ型の埋込拡散層５及びＰ型の拡散層６が連結して形成されている。この構造により、公知のＲＥＳＵＲＦ原理で知られるように、ＬＤＭＯＳトランジスタの耐圧特性を悪化させることなく、分離領域１５で区画された領域に渡り、Ｎ型の埋込拡散層４が一体に形成されている。つまり、Ｎ型の埋込拡散層４が素子形成領域に効率的に配置できるので、ＰＮ接合領域１７の破壊を防ぎつつ、ＬＤＭＯＳトランジスタの破壊も防ぐことができる。特に、ドレイン領域とバックゲート領域とが交互に繰り返し配置される構造のように、広い素子形成領域にＮ型の埋込拡散層４が形成される場合には、ＰＮ接合領域１７の破壊が起こり難い構造となる。
【００４５】
また、本実施の形態では、Ｎ型の埋込拡散層４上面にＰ型の埋込拡散層５が一体に形成されている構造で説明したが、この構造に限定するものではない。図３（Ａ）に示すように、ブレークダウン電流の電流路となるＰ型の拡散層９の下方に位置するように、Ｎ型の埋込拡散層４上面に複数のＰ型の埋込拡散層５を形成する場合でも良い。
【００４６】
尚、本実施の形態では、ドレイン領域及びバックゲート領域が形成されるＰ型の拡散層が、Ｐ型の埋込拡散層と連結する場合に関し説明したが、この場合に限定する必要はない。例えば、Ｐ型の埋込拡散層に対し電位を印加する拡散層を形成することで、過電圧保護構造であるＰＮ接合領域を形成することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４７】
次に、本発明の一実施の形態である半導体装置の製造方法について、図６から図１１を参照し、詳細に説明する。尚、以下の説明では、図１に示した半導体装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００４８】
図６から図１１は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、Ｎチャネル型のＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００４９】
先ず、図６に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２表面から、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層４を形成する領域に、Ｎ型不純物、例えば、アンチモン（Ｓｂ）をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００５０】
次に、図７に示す如く、基板２表面から、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層５及び分離領域１５の埋込拡散層２１を形成する領域に、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００５１】
次に、図８に示す如く、基板２をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板２上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層３を成長させる。この工程により、Ｎ型の埋込拡散層４、Ｐ型の埋込拡散層５及びＰ型の埋込拡散層２１は、エピタキシャル層３へと拡散する。また、ホウ素（Ｂ）はアンチモン（Ｓｂ）よりも拡散係数が大きいため、Ｐ型の埋込拡散層５は、Ｎ型の埋込拡散層の４上下面に導出する。
【００５２】
次に、図９に示す如く、エピタキシャル層３表面から、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層６、Ｎ型の拡散層７及び分離領域１５の拡散層２２を形成する。この工程では、Ｐ型の拡散層６は、Ｐ型の埋込拡散層５と連結するように、形成される。
【００５３】
次に、図１０に示す如く、基板２全体に熱処理を与え、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１６を形成する。そして、エピタキシャル層３表面にシリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を堆積する。公知のフォトリソグラフィ技術を用い、シリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を選択的に除去し、ゲート酸化膜１３及びゲート電極１４を形成する。
【００５４】
その後、エピタキシャル層３表面から、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層９を形成する領域に、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。この工程では、ゲート電極１４の一端側を利用し、Ｐ型の拡散層９が自己整合技術により形成される。
【００５５】
最後に、図１１に示す如く、エピタキシャル層３表面から、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８、１１、１２及びＰ型の拡散層１０を形成する。その後、エピタキシャル層３上に絶縁層２３として、例えば、ＢＰＳＧ膜、ＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層２３にコンタクトホール２４、２５、２６を形成する。
【００５６】
次に、コンタクトホール２４、２５、２６内壁等にバリアメタル膜２７を形成する。その後、コンタクトホール２４、２５、２６内をタングステン（Ｗ）膜２８で埋設する。そして、タングステン（Ｗ）膜２８上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、ソース電極２９及びドレイン電極３０を形成する。尚、図１１に示した断面では、ゲート電極への配線層は図示していないが、その他の領域で配線層と接続している。また、図示していないが、Ｎ型の拡散層１２上に形成された電極３１は、ドレイン電極３０と同電位となるように、電気的に接続されている。
【００５７】
上述したように、本実施の形態では、Ｎ型の埋込拡散層４の上面にＰＮ接合領域１７が形成される条件で、Ｐ型の埋込拡散層５の形成条件を決めている。この製造方法により、ＬＤＭＯＳトランジスタ１に過電圧が印加された際、ブレークダウン電流が基板２へと流れ出すことを防ぐ構造が実現できる。そして、同一基板上に形成される他の素子が、基板電位の上昇により誤動作することやラッチアップ現象を防ぐことができる。
【００５８】
また、ＰＮ接合領域１７を形成するＰ型の埋込拡散層５を分離領域１５の埋込拡散層２１と共用工程で形成することができる。そのため、ＰＮ接合領域１７を形成するために、専用マスク等を用いる必要がなく、製造コストの増加を防ぐことができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】（Ａ）本発明の実施の形態における半導体装置に関し、過電圧保護構造を有する場合を説明するための断面図であり、（Ｂ）本発明の実施の形態における半導体装置に関し、過電圧保護構造を有しない場合を説明するための断面図である。
【図３】（Ａ）本発明の実施の形態における半導体装置に関し、過電圧保護構造を有する場合の衝突電離発生領域を説明するための図であり、（Ｂ）本発明の実施の形態における半導体装置に関し、過電圧保護構造を有しない場合の衝突電離発生領域を説明するための図である。
【図４】本発明の実施の形態における半導体装置のソース−ドレイン間の電流値とソース−ドレイン間の電圧値との関係を説明するための図である。
【図５】本発明の実施の形態における半導体装置を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００６０】
１  Ｎチャネル型ＬＤＭＯＳトランジスタ
２  Ｐ型の単結晶シリコン基板
３  Ｎ型のエピタキシャル層
４  Ｎ型の埋込拡散層
５  Ｐ型の埋込拡散層
７  Ｎ型の拡散層
９  Ｐ型の拡散層
１２  Ｎ型の拡散層
１７  ＰＮ接合領域
１８  ＰＮ接合領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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