(57)【要約】【課題】  不要なリフレッシュ動作を除くことができ、しかもリフレッシュにおける動作電流を抑えることができる半導体記憶装置を提供する。【解決手段】  メモリーセルに記憶されたデーターを保持するためのリフレッシュ機能を備えた半導体記憶装置である。リフレッシュアドレスを一定の周期で発生させるリフレッシュアドレスカウンター回路１０と、アドレス値を記憶するアドレス値記憶回路１２と、アドレス値とリフレッシュアドレスの値とを比較するためのアドレス値比較回路１１と、活性化するメモリーセルブロックをアドレス値比較回路１１の出力によって選択するための活性化ブロック制御回路１３とを備えて、任意のメモリーセルアレイブロックのリフレッシュを行うように構成されている。【選択図】        図１
2006286149.tif 000002
【特許請求の範囲】
【請求項１】
メモリーセルに記憶されたデーターを保持するためのリフレッシュ機能を備えた半導体記憶装置であって、リフレッシュアドレスを一定の周期で発生させるリフレッシュアドレスカウンター回路と、アドレス値を記憶するアドレス値記憶回路と、前記アドレス値とリフレッシュアドレスの値とを比較するためのアドレス値比較回路と、活性化するメモリーセルブロックを前記アドレス値比較回路の出力によって選択するための活性化ブロック制御回路とを備えて、任意のメモリーセルアレイブロックのリフレッシュを行うように構成されていることを特徴とする半導体記憶装置。
【請求項２】
アドレス値記憶回路が複数のヒューズ素子で構成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
アドレス値記憶回路を構成するヒューズ素子はレーザーの照射により切断可能であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
アドレス値記憶回路は、ファンクション機能検査結果を基に特定アドレスを記憶可能であることを特徴とする請求項１から３までのいずれか１項記載の半導体記憶装置。
【請求項５】
リフレッシュアドレスカウンター回路は２つのグループで構成され、第１のグループのリフレッシュアドレスの値とアドレス値記憶回路に記憶されたアドレス値とをアドレス値比較回路で比較して両者が一致したときに、活性化ブロック制御回路は、前記リフレッシュアドレスカウンター回路の第２のグループのアドレスカウンター値を１ビット以上無効にすることにより、活性化するメモリーセルブロック数を可変とすることが可能であることを特徴とする請求項１から４までのいずれか１項記載の半導体記憶装置。
【請求項６】
リフレッシュアドレスカウンター回路の第１のグループを下位アドレスリフレッシュカウンターで構成し、第２のグループを上位アドレスリフレッシュカウンターで構成することを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
リフレッシュアドレスカウンター回路は、プリセットカウンター回路で構成されて、プリセット値を設定することによりメモリーセルアレイの一部をリフレッシュ可能であることを特徴とする請求項１から６までのいずれか１項記載の半導体記憶装置。
【請求項８】
活性化ブロック制御回路は、アドレス値比較回路の出力によって、メモリーセルアレイブロックのアドレスデコーダーの入力の正転反転信号を基に、前記アドレスデコーダーを選択する方向に制御するものであることを特徴とする請求項１から７までのいずれか１項記載の半導体記憶装置。
【請求項９】
アドレス値記憶回路に記憶されたアドレス値のリフレッシュ動作の周期を、通常アドレスのリフレッシュ周期より短くするものであることを特徴とする請求項１から８までのいずれか１項記載の半導体記憶装置。
【請求項１０】
リフレッシュアドレスカウンター回路のアドレス値を１ビット以上無効にして、メモリーセルアレイブロックの活性化数を増やすように構成されていることを特徴とする請求項１から４までのいずれか１項記載の半導体記憶装置。
【請求項１１】
アドレス値比較回路の出力により活性化するメモリーセルブロックの選択を、装置のパッケージング後に行うものであることを特徴とする請求項１から１０までのいずれか１項記載の半導体記憶装置。
【請求項１２】
アドレス値比較回路の出力により活性化するメモリーセルブロックの選択を、温度検知回路により温度変化を検知したときに行うものであることを特徴とする請求項１から１１までのいずれか１項記載の半導体記憶装置。
【請求項１３】
揮発性メモリーであることを特徴とする請求項１から１２までのいずれか１項記載の半導体記憶装置。
【請求項１４】
ＤＲＡＭまたはリフレッシュ動作を必要とするＳＲＡＭであることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
複数のチップで構成されたモジュール品であることを特徴とする請求項１から１４までのいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にメモリーセルに記憶されたデーターを保持するためのリフレッシュを必要とする半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、電子機器のシステムの高度化や小型化に伴い、搭載されるメモリー装置には低消費電力化のための技術開発が要求されてきている。特に、携帯型機器の市場においては、搭載されるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に対して、リフレッシュ時の動作電流を極力抑えることが不可欠となっている。一般的にＤＲＡＭのリフレッシュは、クロックにより行アドレス選択信号を順番に活性化させ、その行アドレス選択信号に繋がる複数のメモリーセルのデーターをビット線に読み出し、センスアンプを活性化して増幅し、同じ複数のメモリーセルに再書き込みを行うことで実現している。この時の行アドレス選択信号は、外部から供給せず、ＤＲＡＭ内部にアドレスカウンターを内蔵して、クロックによりカウンターを順番にカウントすることで発生させている。従来より、アドレスカウンターの一周期のリフレッシュ時間は、全メモリーセルの中で最もデーター保持時間の短いメモリーセルに合わせて設定されている。このようなアドレスカウンターとして、例えば、リングオシレーターを用いその発信周波数を利用して所定のリフレッシュ周期を得るものや、周囲温度や電源電圧の変動に応じてリフレッシュ周期を調整するものなどがある。この場合において、リフレッシュにおける動作電流を抑えるためには、不要なリフレッシュ動作を除く必要がある。
【０００３】
特許文献１や特許文献２には、リフレッシュにおける動作電流を抑えるために、不要なリフレッシュ動作を除いて低消費電力化を図るようにしたものが記載されている。
【特許文献１】特開平９−２８２８７１号（特に図６）
【特許文献２】特開２０００−１６３９５５号（特に図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながらこのような構成では、データー保持特性の悪いメモリーセルに合わせてリフレッシュ周期を決定しているため、データー保持特性の良いメモリーセルに対してはリフレッシュに無駄な時間が掛かってしまうと同時に、リフレッシュ時の動作電流が増大してしまうという課題があった。また、メモリーチップを含む複数チップを搭載したモジュール品においては、他のチップの発熱の影響により、メモリーチップのデーター保持特性がより悪化するという課題があった。
【０００５】
この発明は、上記課題を解決するものであり、不要なリフレッシュ動作を除くことができ、しかもリフレッシュにおける動作電流を抑えることができる半導体記憶装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
この課題を解決するために、請求項１に係る本発明の半導体記憶装置は、メモリーセルに記憶されたデーターを保持するためのリフレッシュ機能を備えた半導体記憶装置であって、リフレッシュアドレスを一定の周期で発生させるリフレッシュアドレスカウンター回路と、アドレス値を記憶するアドレス値記憶回路と、前記アドレス値とリフレッシュアドレスの値とを比較するためのアドレス値比較回路と、活性化するメモリーセルブロックを前記アドレス値比較回路の出力によって選択するための活性化ブロック制御回路とを備えて、任意のメモリーセルアレイブロックのリフレッシュを行うように構成されていることを特徴とする。
【０００７】
請求項５に係る本発明の半導体記憶装置は、リフレッシュアドレスカウンター回路が２つのグループで構成され、第１のグループのリフレッシュアドレスの値とアドレス値記憶回路に記憶されたアドレス値とをアドレス値比較回路で比較して両者が一致したときに、活性化ブロック制御回路は、前記リフレッシュアドレスカウンター回路の第２のグループのアドレスカウンター値を１ビット以上無効にすることにより、活性化するメモリーセルブロック数を可変とすることが可能であることを特徴とする。
【０００８】
請求項６に係る本発明の半導体記憶装置は、リフレッシュアドレスカウンター回路の第１のグループを下位アドレスリフレッシュカウンターで構成し、第２のグループを上位アドレスリフレッシュカウンターで構成することを特徴とする。
【０００９】
請求項７に係る本発明の半導体記憶装置は、リフレッシュアドレスカウンター回路が、プリセットカウンター回路で構成されて、プリセット値を設定することによりメモリーセルアレイの一部をリフレッシュ可能であることを特徴とする。
【００１０】
請求項９に係る本発明の半導体記憶装置は、アドレス値記憶回路に記憶されたアドレス値のリフレッシュ動作の周期を、通常アドレスのリフレッシュ周期より短くするものであることを特徴とする。
【００１１】
請求項１０に係る本発明の半導体記憶装置は、リフレッシュアドレスカウンター回路のアドレス値を１ビット以上無効にして、メモリーセルアレイブロックの活性化数を増やすように構成されていることを特徴とする。
【００１２】
請求項１２に係る本発明の半導体記憶装置は、アドレス値比較回路の出力により活性化するメモリーセルブロックの選択を、温度検知回路により温度変化を検知したときに行うものであることを特徴とする。
【００１３】
請求項１５に係る本発明の半導体記憶装置は、複数のチップで構成されたモジュール品であることを特徴とする。
【発明の効果】
【００１４】
本発明の半導体記憶装置は、上記構成を有し、データー保持特性の悪いメモリーセルや、メモリーチップを含む複数のチップを搭載したモジュール品においてメモリーチップのデーター保持特性が悪化したメモリーセルに対しては短い周期でリフレッシュを行い、逆にデーター保持特性の良いメモリーセルに対しては長い周期でリフレッシュを行うことで、不要なリフレッシュ動作を除くことができ、さらにリフレッシュにおける動作電流を抑えることができ、しかもこれらの機能を簡単な回路構成で実現することができる半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体記憶装置のブロック図を示したものである。この半導体記憶装置としては、たとえばＤＲＡＭやリフレッシュ動作を必要とするＳＲＡＭなどの揮発性メモリーを挙げることができる。図１において、１０はリフレッシュアドレスカウンター回路、１１はアドレス値比較回路、１２はアドレス値記憶回路、１３は活性化ブロック制御回路、１４はリフレッシュ周期コントロール信号である。
【００１６】
図２は、Ｒｏｗアドレス空間が３２ビット（Ａ０〜Ａ４）で４つのブロックに分割されたメモリーセルアレイを示す。図３は上記メモリーセルアレイの動作を説明する図である。図４は、図１における活性化ブロック制御回路１３を構成しているアドレスデコーダー回路の具体的な回路図である。図５は、一般的なデコーダーの回路図である。図６は、図１におけるアドレス値記憶回路１２の具体的な回路図である。図７は、図１におけるアドレス値比較回路１１の具体的な回路図である。
【００１７】
上記のように構成された半導体記憶装置についての具体的な動作を説明する。図１において、チップ内部で発生されるクロックに同期したリフレッシュアドレスカウンター回路１０から、順番にリフレッシュアドレスＡ０〜Ａ４が生成される。このリフレッシュアドレスＡ０〜Ａ４は、アドレス値比較回路１１において、アドレス値記憶回路１２に記憶されているアドレスＡ０’〜Ａ４’と比較される。アドレス値比較回路１１は、リフレッシュ周期コントロール信号１４として、リフレッシュアドレスカウンター回路１０で生成されたリフレッシュアドレスＡ０〜Ａ４と、アドレス値記憶回路１２に記憶されているアドレスＡ０’〜Ａ４’との全てが一致した場合にＨｉｇｈを出力し、一致しなかった場合はＬｏｗを出力するように構成されている。そして、活性化ブロック制御回路１３を構成しているアドレスデコーダー回路を制御して、リフレッシュするアドレスが決定される。
【００１８】
図１のアドレス値記憶回路１２の具体的な構成例を示す図６において、アドレス値はヒューズ切断の有無で記憶されている。すなわち、該当するアドレスに対応したヒューズが切断されている場合はＨｉｇｈを出力し、ヒューズが切断されていない場合はＬｏｗを出力する回路構成となっている。
【００１９】
図１のアドレス値比較回路１１の具体的な構成を示す図７においては、アドレス値記憶回路１２に記憶されているアドレスＡ０’〜Ａ４’と、リフレッシュアドレスカウンター回路１０で生成されたアドレスＡ０〜Ａ４とが比較されて、リフレッシュ周期コントロール信号１４が生成される。すなわち、全てのアドレスが一致した場合はリフレッシュ周期コントロール信号１４がＨｉｇｈとなり、一つでも一致しない場合はＬｏｗとなる回路構成となっている。
【００２０】
次に、一般的なデコーダー回路を示す図５を用いて、後述のように本発明においてアドレスの上位ビットを無視することについての原理を説明する。すなわち、図５におけるＡ４信号に注目すると、ＲＡ０〜ＲＡ１５に接続されている１６個のＮＡＮＤ回路にはＡ４信号レベルの反転レベルが入力され、ＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路にはＡ４信号レベルが入力されている。つまり、ＲＡ０〜ＲＡ１５に接続されている１６個のＮＡＮＤ回路に入力されるＡ４信号のレベルと、ＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路に入力されるＡ４信号のレベルとは、互いに反転したものとなっている。
【００２１】
また、Ａ３信号に注目すると、ＲＡ０〜ＲＡ７およびＲＡ１６〜ＲＡ２３に接続されている計１６個のＮＡＮＤ回路にはＡ３信号のレベルの反転レベルが入力され、ＲＡ８〜ＲＡ１５およびＲＡ２４〜ＲＡ３１に接続されている計１６個のＮＡＮＤ回路にはＡ３信号レベルが入力されている。つまり、ＲＡ０〜ＲＡ７およびＲＡ１６〜ＲＡ２３に接続されている計１６個のＮＡＮＤ回路に入力されるＡ３信号のレベルと、ＲＡ８〜ＲＡ１５およびＲＡ２４〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路に入力されるＡ３信号のレベルとは、互いに反転したものとなっている。
【００２２】
したがって、例えば上位１ビット（Ａ４）を無視するためには、Ａ４信号レベルがＬｏｗのときは、ＲＡ０〜ＲＡ１５に接続されている１６個のＮＡＮＤ回路にはＨｉｇｈレベルが入力されるため、ＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路に同じＨｉｇｈレベルを入力してやればよい。逆に、Ａ４信号レベルがＨｉｇｈのときは、ＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路にはＨｉｇｈレベルが入力されるため、ＲＡ０〜ＲＡ１５に接続されている１６個のＮＡＮＤ回路に同じＨｉｇｈレベルを入力してやればよい。
【００２３】
次に、本発明にもとづく図４の活性化ブロック制御回路１３のアドレスデコーダー回路において、アドレスの上位ビットを無視するための手法について説明する。この図４の回路では、リフレッシュ周期コントロール信号１４およびＡ４信号のレベルにより、ＲＡ０〜ＲＡ１５およびＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路にＡ４の信号レベルをそのまま入力するか反転レベルを入力するかの選択を行う。
【００２４】
以下に、その回路動作を説明する。最初に、リフレッシュ周期コントロール信号１４がＬｏｗである場合を考える。この場合には、ＲＡ０〜ＲＡ１５に接続されている１６個のＮＡＮＤ回路にはＡ４信号のレベルの反転レベルが入力され、ＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路にはＡ４信号のレベルがそのまま入力される。したがって、図４のアドレスデコーダー回路は、前述した図５の一般的なデコード回路と同じ動作となる。つまり、リフレッシュアドレスカウンター回路１０で生成されたアドレスＡ０〜Ａ４で、図２に示すＲＡ０からＲＡ３１までのリフレッシュアドレスが生成される。
【００２５】
次に、リフレッシュ周期コントロール信号１４がＨｉｇｈである場合を考える。この場合において、Ａ４信号レベルがＬｏｗであるときには、ＲＡ０〜ＲＡ１５に接続されている１６個のＮＡＮＤ回路にはＡ４信号のレベルの反転レベル（Ｈｉｇｈ）が入力され、ＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路にもＡ４信号のレベルの反転レベル（Ｈｉｇｈ）が入力される。また、この場合において、Ａ４信号のレベルがＨｉｇｈであるときには、ＲＡ０〜ＲＡ１５に接続されている１６個のＮＡＮＤ回路にはＡ４信号のレベル（Ｈｉｇｈ）がそのまま入力され、ＲＡ１６〜ＲＡ３１に接続されている１６個のＮＡＮＤ回路にもＡ４の信号レベル（Ｈｉｇｈ）がそのまま入力される。
【００２６】
つまり、リフレッシュアドレスカウンター回路１０で生成されたアドレスＡ０〜Ａ４の上位１ビット（Ａ４）を無視したリフレッシュアドレスを生成する回路構成となる。
具体例として、図１のアドレス値記憶回路１２にあらかじめ「００１０１」と「０１０１１」の２つのアドレス値が記憶されている場合を考える。リフレッシュアドレスカウンター回路１０からは、アドレス値「０００００」から順番にリフレッシュアドレスが発生しているものとする。そして、アドレス値比較回路１１において、リフレッシュアドレスカウンター回路１０から出力されるアドレス値と、アドレス値記憶回路１２に記憶されている「００１０１」とが一致した場合は、リフレッシュ周期コントロール信号１４がＨｉｇｈレベルとなり、活性化ブロック制御回路１３における図４のＲｏｗアドレスデコーダー回路によって、最上位のＡ４の１ビットの「０」が無視され、実際にリフレッシュに使用されるＲｏｗアドレスは「０１０１」となる。一致しない場合は、リフレッシュアドレスカウンター回路１０から出力されるアドレス値がそのままリフレッシュに使われる。
【００２７】
したがって、図２に示すメモリーセルアレイにおいて、活性化されるブロック数は、ブロック０とブロック２の２ブロックだけとなる。
同様に、アドレス値比較回路１１によって、リフレッシュアドレスカウンター回路１０から出力されるアドレス値と、アドレス値記憶回路１２に記憶されている「０１０１１」とが一致した場合は、リフレッシュ周期コントロール信号１４がＨｉｇｈレベルとなり、活性化ブロック制御回路１３における図４のＲｏｗアドレスデコーダー回路によって、最上位のＡ４の１ビットの「０」が無視され、実際にリフレッシュに使用されるＲｏｗアドレスは「１０１１」となる。一致しない場合は、リフレッシュアドレスカウンター回路１０から出力されるアドレス値がそのままリフレッシュに使われる。
【００２８】
したがって、図２に示すメモリーセルアレイにおいて、活性化されるブロック数は、ブロック１とブロック３だけとなる。
図３は上記動作を説明する図である。図２におけるメモリーセルブロック０のＲＡ０から順番にリフレッシュされるが、アドレス値記憶回路１２に記憶されているＲＡ５（００１０１）に来たときは、上位１ビットの「０」が無視されてリフレッシュアドレスが「０１０１」となり、このときにメモリーセルブロック２のＲＡ２１（１０１０１）も同時にリフレッシュされる。同様に、アドレス値記憶回路１２に記憶されているＲＡ１１（０１０１１）に来たときは、上位１ビットの「０」が無視されてリフレッシュアドレスが「１０１１」となり、メモリーセルブロック３のＲＡ２７（１１０１１）も同時にリフレッシュされる。
【００２９】
以上のような構成にすることにより、従来から行われている、アドレスカウンターを順番にカウントするリフレッシュ方式と比較して、リフレッシュ時の活性化ブロック数を２倍に、またリフレッシュ周期を１／２にすることができる。さらに、データー保持特性の悪いメモリーセルをあらかじめアドレス値記憶回路１２に記憶しておくことで、そのビットに対しては短い周期でリフレッシュを行うことが可能となる。また、以上の機能を、図示したような簡単な回路構成で実現できる。
【００３０】
なお、リフレッシュアドレスカウンター回路１０は、プリセットカウンター回路で構成されたカウンター回路であってもよい。その場合は、プリセット値を設定することにより、メモリーセルアレイの一部をリフレッシュすることができる。
（第２の実施の形態）
図８は、本発明の第２の実施の形態の半導体記憶装置のブロック図を示したものである。図８において、リフレッシュアドレスカウンター回路２０は、アドレスＡ３〜Ａ４についてカウントするリフレッシュ上位アドレスカウンター回路２５と、アドレスＡ０〜Ａ２についてカウントするリフレッシュ下位アドレスカウンター回路２６とで構成されており、２つ回路２５、２６の動作は完全に同期している。２１はアドレス値比較回路、２２はアドレス値記憶回路、２３は活性化ブロック制御回路、２４はリフレッシュ周期コントロール信号で、図１に示したものと同様のものである。
【００３１】
図９は、図８の半導体記憶装置の動作を説明する図である。図１０は、活性化ブロック制御回路２３を構成しているアドレスデコーダー回路の具体的な回路図である。図１１は、アドレス値記憶回路２２の具体的な回路図である。図１２は、アドレス値比較回路２１の具体的な回路図である。
【００３２】
上記のように構成された半導体記憶装置について、その具体的な動作を説明する。図８において、チップ内部で発生されるクロックに同期したリフレッシュ上位アドレスカウンター回路２５（アドレスＡ３〜Ａ４）およびリフレッシュ下位アドレスカウンター回路２６（アドレスＡ０〜Ａ２）から、順番にリフレッシュアドレスが生成され、アドレス値比較回路２１において、アドレス値記憶回路２２に記憶されているアドレスＡ０’〜Ａ２’との比較が行われる。アドレス値比較回路２１は、リフレッシュ周期コントロール信号２４として、リフレッシュ下位アドレスカウンター回路２６で生成されたアドレスＡ０〜Ａ２とアドレス値記憶回路２２に記憶されているアドレスＡ０’〜Ａ２’との全てが一致した場合にＨｉｇｈを出力し、一致しなかった場合はＬｏｗを出力するように構成されている。このリフレッシュ周期コントロール信号２４を用いて、活性化ブロック制御回路２３を構成している図１０のアドレスデコーダー回路を制御して、リフレッシュするアドレスが決定される。
【００３３】
図１１において、アドレス値はヒューズ切断の有無で記憶されている。すなわち、該当するアドレスに対応したヒューズが切断されている場合はＨｉｇｈを出力し、ヒューズが切断されていない場合はＬｏｗを出力する回路構成となっている。
【００３４】
図１２のアドレス値比較回路２１において、アドレス値記憶回路２２に記憶されているアドレス（Ａ０’〜Ａ２’）とリフレッシュ下位アドレスカウンター回路２６で生成されたアドレス（Ａ０〜Ａ２）のと比較を行い、リフレッシュ周期コントロール信号２４を生成する。すなわち、全てのアドレスが一致した場合は、リフレッシュ周期コントロール信号２４としてＨｉｇｈを出力し、一つでも一致しない場合は、Ｌｏｗを出力する回路構成となっている。
【００３５】
上記で説明した図５において、上位２ビット目（Ａ３）を無視するためには、Ａ３信号のレベルがＬｏｗのときは、ＲＡ０〜ＲＡ７およびＲＡ１６〜ＲＡ２３に接続されている計１６個のＮＡＮＤ回路にはＨｉｇｈレベルが入力されるため、ＲＡ８〜ＲＡ１５およびＲＡ２４〜ＲＡ３１に接続されている計１６個のＮＡＮＤ回路に同じＨｉｇｈレベルを入力してやればよい。逆に、Ａ３信号レベルがＨｉｇｈのときは、ＲＡ８〜ＲＡ１５およびＲＡ２４〜ＲＡ３１に接続されている計１６個のＮＡＮＤ回路にはＨｉｇｈレベルが入力されるため、ＲＡ０〜ＲＡ７およびＲＡ１６〜ＲＡ２３に接続されている計１６個のＮＡＮＤ回路に同じＨｉｇｈレベルを入力してやればよい。
【００３６】
次に、本発明にもとづく図１０の活性化ブロック制御回路２３のアドレスデコーダー回路において、アドレスの上位２ビット目（Ａ３）を無視するための手法について説明する。この図１０の回路では、リフレッシュ周期コントロール信号２４およびＡ３、Ａ４信号のレベルにより、ＲＡ０〜ＲＡ７、ＲＡ８〜ＲＡ１５、ＲＡ１６〜ＲＡ２３、ＲＡ２４〜ＲＡ３１に接続されているＮＡＮＤ回路にそれぞれＡ３、Ａ４の信号レベルをそのまま入力するか反転レベルを入力するかの選択を行う。
【００３７】
以下、その回路動作を説明する。まず、上位１ビット（Ａ４）を無視するが、これは前記の第１の実施の形態で説明したとおりである。次に上位２ビット目（Ａ３）を無視する方法について説明する。最初に、リフレッシュ周期コントロール信号２４がＬｏｗである場合を考える。ＲＡ０〜ＲＡ７とＲＡ１６〜ＲＡ２３に接続されている計１６個のＮＡＮＤ回路にはＡ３信号レベルの反転レベルが入力される。そして、ＲＡ８〜ＲＡ１５とＲＡ２４〜ＲＡ３１に接続されている計１６個のＮＡＮＤ回路にはＡ３信号レベルがそのまま入力される。したがって、このアドレスデコーダー回路は、図５の一般的なデコーダー回路の動作と同じ動作となる。つまり、リフレッシュ上位アドレスカウンター回路２５（アドレスＡ３〜Ａ４）とリフレッシュ下位アドレスカウンター回路２６（アドレスＡ０〜Ａ２）とで生成されたアドレスで、図２に示す、ＲＡ０からＲＡ３１までのリフレッシュアドレスが生成される。
【００３８】
次に、リフレッシュ周期コントロール信号２４がＨｉｇｈの場合を考える。この場合において、Ａ３信号のレベルがＬｏｗのときには、ＲＡ０〜ＲＡ７とＲＡ１６〜ＲＡ２３に接続されている計１６個のＮＡＮＤ回路にはＡ３信号のレベルの反転レベル（Ｈｉｇｈ）が入力され、ＲＡ８〜ＲＡ１５とＲＡ２４〜ＲＡ３１に接続されている計１６個のＮＡＮＤ回路にもＡ４信号レベルの反転レベル（Ｈｉｇｈ）が入力される。これに対し、Ａ３信号のレベルがＨｉｇｈのときには、ＲＡ０〜ＲＡ７とＲＡ１６〜ＲＡ２３に接続されている計１６個のＮＡＮＤ回路にはＡ３信号レベル（Ｈｉｇｈ）がそのまま入力され、ＲＡ８〜ＲＡ１５とＲＡ２４〜ＲＡ３１に接続されている計１６個のＮＡＮＤ回路にもＡ４信号レベル（Ｈｉｇｈ）がそのまま入力される。
【００３９】
つまり、リフレッシュ上位アドレスカウンター回路２５（アドレスＡ３〜Ａ４）で生成されたアドレスの上位２ビット（Ａ３、Ａ４）を無視したリフレッシュアドレスを生成する回路構成となる。
【００４０】
具体例として、図８のアドレス値記憶回路２２にあらかじめ「１１１」のアドレス値が記憶されている場合を考える。リフレッシュ上位アドレスカウンター回路２５（アドレスＡ３〜Ａ４）からはアドレス値「００」から順番に、リフレッシュ下位アドレスカウンター回路２６（アドレスＡ０〜Ａ２）からはアドレス値「０００」から順番に、それぞれリフレッシュアドレスが発生しているものとする。アドレス値比較回路２１によって、リフレッシュ下位アドレスカウンター回路２６（アドレスＡ０〜Ａ２）から出力されるアドレス値と、アドレス値記憶回路２２に記憶されているアドレス値「１１１」とが一致した場合は、リフレッシュ周期コントロール信号２４がＨｉｇｈレベルとなり、活性化ブロック制御回路２３のＲｏｗアドレスデコーダー回路によって、上位のＡ３およびＡ４の２ビットの「１０」が無視され、実際にリフレッシュに使用されるＲｏｗアドレスは「１１１」となる（図９）。一致しない場合は、リフレッシュ上位アドレスカウンター回路２５（アドレスＡ３〜Ａ４）とリフレッシュ下位アドレスカウンター回路２６（アドレスＡ０〜Ａ２）とから出力されるアドレス値がそのままリフレッシュに使われる。
【００４１】
以上のような構成にすることにより、従来から行われている、アドレスカウンターを順番にカウントするリフレッシュ方式と比較して、リフレッシュ時の活性化ブロック数を４倍に、またリフレッシュ周期を１／４にすることができる。さらに、データー保持特性の悪いメモリーセルをあらかじめアドレス値記憶回路２２に記憶しておくことで、そのビットに対しては短い周期でリフレッシュを行うことが可能となる。また、以上の機能を、図示したような簡単な回路構成で実現できる。
（第３の実施の形態）
図１３は、本発明の第３の実施の形態における半導体チップのファンクション検査フローを示す図である。
【００４２】
図１３において、最初にテスター装置を用いてファンクション検査（Ｓ１３０１）を行う。つまり、メモリーセル欠陥検査、リフレッシュ時間検査、電圧マージン検査、等の検査を行う。そして、Ｐａｓｓ品であるかＦａｉｌ品であるかを判定し（Ｓ１３０２）、Ｐａｓｓ品はそのまま良品として扱う（Ｓ１３０３）。Ｐａｓｓ品でないＦａｉｌ品は不良品として扱うが、リフレッシュ検査（Ｓ１３０４）のみでＦａｉｌしているものについては、Ｆａｉｌしているアドレス値をアドレス記憶回路に記憶しておき（Ｓ１３０５）、再度、ファンクション検査を行う（Ｓ１３０６）。この再度の検査についてのリフレッシュ検査において、リフレッシュアドレスカウンター回路１０、２０で発生されるリフレッシュアドレスと、アドレス値記憶回路１２、２２に記憶しているアドレス値との比較を行い（Ｓ１３０７）、一致した場合に、活性化するメモリーセルブロック数を増やし、リフレッシュ周期を調整する（Ｓ１３０８）。一致しない場合には、リフレッシュアドレスカウンター回路１０、２０で発生されるリフレッシュアドレスをそのまま用いて引き続き検査を行う。上記のアドレス値の比較を全リフレッシュアドレス領域に対して行う（Ｓ１３０９、Ｓ１３１０）。そして、Ｓ１３１１において、ファンクション検査がＰａｓｓすればそのまま良品として扱い（Ｓ１３０３）、Ｆａｉｌ品は不良品として扱う（Ｓ１３１２）。リフレッシュ検査（Ｓ１３０４）のみでＦａｉｌしているものではない場合も、不良品として扱う（Ｓ１３１２）。
【００４３】
このようなファンクション検査フローは、ウエーハ状態はもちろん、パッケージングされた状態でも、アドレス値記憶回路１２、２２にレーザーの照射により切断するヒューズや揮発性メモリーを用いることで可能となる。特に、メモリーチップを含む、複数チップをパッケージングしたモジュール品において、ファンクション検査後に搭載メモリーチップのデーター保持特性が悪化したメモリーセルに対してリフレッシュ周期を短くする場合に有効である。
（第４の実施の形態）
図１４は、本発明の第４の実施の形態の半導体記憶装置のブロック図を示したものである。
【００４４】
図１４において、１０はリフレッシュアドレスカウンター回路、１５１はアドレス値比較回路、１２はアドレス値記憶回路、１３は活性化ブロック制御回路、１４はリフレッシュ周期コントロール信号、１５０は温度検知回路、１５２は温度検知信号である。図１５は、アドレス値比較回路１５１の具体的な回路構成を示す。
【００４５】
上記のように構成された半導体記憶装置について、具体的な動作を説明する。図１４および図１５において、チップ内部で発生されるクロックに同期したリフレッシュアドレスカウンター回路１０から、リフレッシュアドレスＡ０〜Ａ４が順番に生成され、このリフレッシュアドレスＡ０〜Ａ４とアドレス値記憶回路１２に記憶されているアドレスＡ０’〜Ａ４’とをアドレス値比較回路１５１において比較する。アドレス値比較回路１５１は、リフレッシュアドレスカウンター回路１０で生成されたアドレスＡ０〜Ａ４と、アドレス値記憶回路１２に記憶されているアドレスＡ０’〜Ａ４’とが全て一致した場合に、リフレッシュ周期コントロール信号１４としてＨｉｇｈを出力し、一致しなかった場合はＬｏｗを出力するように構成されている。そして、活性化ブロック制御回路１３を構成しているアドレスデコーダー回路を制御して、リフレッシュするアドレスを決定する。
【００４６】
このとき、温度検知回路１５０によって温度変化があったことが検知された場合は、温度検知信号１５２がＨｉｇｈとなり、リフレッシュ周期コントロール信号１４によって、活性化ブロック制御回路１３を構成しているアドレスデコーダー回路を制御する。しかし、温度変化がない場合は、リフレッシュアドレスカウンター回路１０で生成されたアドレスＡ０〜Ａ４とアドレス値記憶回路１２に記憶されているアドレスＡ０’〜Ａ４’とが全て一致したとしても、活性化ブロック制御回路１３を構成しているアドレスデコーダー回路をリフレッシュ周期コントロール信号１４で制御することは行わない。
【００４７】
すなわち、アドレス値比較回路１５１は、アドレス値記憶回路１２に記憶されているアドレスＡ０’〜Ａ４’とリフレッシュアドレスカウンター回路１０で生成されたアドレスＡ０〜Ａ４との比較を行うが、温度検知回路１５０によって温度変化が検知されて、温度検知信号１５２がＨｉｇｈとなった場合のみ、リフレッシュ周期コントロール信号１４で、活性化ブロック制御回路１３を構成しているアドレスデコーダー回路を制御して、リフレッシュするアドレスを決定する。
【００４８】
以上のような構成にすることにより、従来から行われているアドレスカウンターを順番にカウントするリフレッシュ方式と比較して、リフレッシュ時の活性化ブロック数を増やすことで、リフレッシュ周期を減らすことができる。さらに、温度変化に敏感なデーター保持特性について、特性の悪いメモリーセルをあらかじめアドレス値記憶回路１２に記憶しておくことで、そのビットに対して効率よくリフレッシュを行うことが可能となる。
【産業上の利用可能性】
【００４９】
本発明の半導体記憶装置は、リフレッシュ動作の低消費電力化に有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態の半導体記憶装置のブロック図
【図２】本発明の実施の形態にもとづくメモリーセルアレイを示す図
【図３】図１の半導体記憶装置の動作を説明する図
【図４】図１におけるアドレスデコーダー回路の具体的な回路構成を示す図
【図５】本発明における上位ビットの無視機能を説明するための従来の一般的なアドレスデコーダー回路の具体的な回路構成を示す図
【図６】図１におけるアドレス値記憶回路の具体的な回路構成を示す図
【図７】図１におけるアドレス値比較回路の具体的な回路構成を示す図
【図８】本発明の第２の実施の形態の半導体記憶装置のブロック図
【図９】図８の半導体記憶装置の動作を説明する図
【図１０】図８におけるアドレスデコーダー回路の具体的な回路構成を示す図
【図１１】図８におけるアドレス値記憶回路の具体的な回路構成を示す図
【図１２】図８におけるアドレス値比較回路の具体的な回路構成を示す図
【図１３】本発明の第３の実施の形態における半導体チップのファンクション検査フローを示す図
【図１４】本発明の第４の実施の形態の半導体記憶装置のブロック図
【図１５】図１４におけるアドレス値比較回路の具体的な回路構成を示す図
【符号の説明】
【００５１】
１０  リフレッシュアドレスカウンター回路
１１  アドレス値比較回路
１２  アドレス値記憶回路
１３  活性化ブロック制御回路
１４  リフレッシュ周期コントロール信号
２０  リフレッシュアドレスカウンター回路
２５  リフレッシュ上位アドレスカウンター回路
２６  リフレッシュ下位アドレスカウンター回路
１５０  温度検知回路
１５１  アドレス値比較回路
１５２  温度検知信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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