(57)【要約】【課題】高温リーク電流が少なく、低オン抵抗、高速動作が可能なバンドギャップアシスト構造のショットキーダイオードとしての半導体装置およびその製造方法を提供する。【解決手段】基板領域１と、基板領域１上に形成された第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され, 第１エピタキシャル成長層３よりも広いバンドギャップエネルギーを備えることによって,第１エピタキシャル成長層３とヘテロ接合を形成する第２エピタキシャル成長層２と、第１エピタキシャル成長層３が形成される基板領域１表面と反対側の表面上に形成されるカソード電極５と、第２エピタキシャル成長層２上に形成されるアノード電極４とを備える。【選択図】図１
2006269824.tif 000002
【特許請求の範囲】
【請求項１】
基板領域と、
前記基板領域上に形成された第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上に形成され, 前記第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,前記第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層と、
前記第１エピタキシャル成長層が形成される前記基板領域表面と反対側の表面上に形成されるカソード電極と、
前記第２エピタキシャル成長層上に形成されるアノード電極
とを備え、前記第２エピタキシャル成長層は前記基板領域の導電型とは反対導電型を有する不純物がエピタキシャル成長中、あるいは成長後導入されたことを特徴とする半導体装置。
【請求項２】
前記第１エピタキシャル成長層は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２エピタキシャル成長層は、ＡｌＧａＮで形成されることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記基板領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記アノード電極は、前記第２エピタキシャル成長層上に所望のショットキー障壁を形成する電極材料、例えばＰｔ、Ｐｄ、Ｎｉで形成されることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記カソード電極は、前記基板領域上に所望のオーミック接触が可能な電極材料、例えばＡｌ/Ｔｉで形成されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記基板領域および前記第１エピタキシャル成長層は、Ｓｉで形成され、前記第２エピタキシャル成長層は、ＳｉＣで形成されることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第２エピタキシャル成長層が形成された前記基板領域上において、前記第２エピタキシャル成長層と接して形成されるガードリングストッパを更に備えることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第１エピタキシャル成長層と前記第２エピタキシャル成長層界面のｐｎ接合界面は、前記第１エピタキシャル成長層側、前記第２エピタキシャル成長層側いずれかの側、或いは前記第１エピタキシャル成長層と前記第２エピタキシャル成長層の中間に形成されることを特徴とする請求項１又は請求項８記載の半導体装置。
【請求項１０】
半絶縁性基板と、
前記半絶縁性基板上に形成されたバッファ層と、
前記バッファ層上に形成された第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上に形成され, 前記第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,前記第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層と、
前記第１エピタキシャル成長層表面に形成されるカソード領域と、
前記カソード領域上に形成されるカソード電極と、
前記第２エピタキシャル成長層上に形成されるアノード電極
とを備え、前記第２エピタキシャル成長層は前記第１エピタキシャル成長層の導電型とは反対導電型を有する不純物がエピタキシャル成長中、あるいは成長後導入されたことを特徴とする半導体装置。
【請求項１１】
前記第１エピタキシャル成長層は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第２エピタキシャル成長層は、ＡｌＧａＮで形成されることを特徴とする請求項１０又は請求項１１記載の半導体装置。
【請求項１３】
前記カソード領域は、ＳｉＣ若しくはＧａＮで形成されることを特徴とする請求項１０記載の半導体装置。
【請求項１４】
前記アノード電極は、前記第２エピタキシャル成長層上に所望のショットキー障壁を形成する電極材料、例えばＰｔ、Ｐｄ、Ｎｉで形成されることを特徴とする請求項１０記載の半導体装置。
【請求項１５】
前記カソード電極は、前記基板領域上に所望のオーミック接触が可能な電極材料、例えばＡｌ/Ｔｉで形成されることを特徴とする請求項１０記載の半導体装置。
【請求項１６】
前記カソード領域および前記第１エピタキシャル成長層は、Ｓｉで形成され、前記第２エピタキシャル成長層は、ＳｉＣで形成されることを特徴とする請求項１０記載の半導体装置。
【請求項１７】
前記第１エピタキシャル成長層と前記第２エピタキシャル成長層界面のｐｎ接合界面は、前記第１エピタキシャル成長層側、前記第２エピタキシャル成長層側いずれかの側、或いは前記第１エピタキシャル成長層と前記第２エピタキシャル成長層の中間に形成されることを特徴とする請求項１０記載の半導体装置。
【請求項１８】
基板領域上に、第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層上に、前記第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 前記第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層を形成する工程と、
前記第２エピタキシャル成長層上に、アノード電極を形成する工程と、
前記第１エピタキシャル成長層が形成される前記基板領域表面と反対側の表面上に、カソード電極を形成する工程
とを備え、前記第２エピタキシャル成長層を形成する工程は、前記基板領域の導電型と反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
基板領域上に、第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層上に、前記第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 前記第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層を形成する工程と、
前記第２エピタキシャル成長層が形成された表面上に、選択的にガードリングストッパをイオン注入技術若しくは選択エピタキシャル成長によって形成する工程と、
前記第２エピタキシャル成長層上に、アノード電極を形成する工程と、
前記第１エピタキシャル成長層が形成される前記基板領域表面と反対側の表面上にカソード電極を形成する工程
とを備え、前記第２エピタキシャル成長層を形成する工程は、前記基板領域の導電型とは反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
半絶縁性基板上にバッファ層を形成する工程と、
前記バッファ層上に、第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層表面に、イオン注入技術若しくは選択エピタキシャル成長技術によって、カソード領域を形成する工程と、
前記第１エピタキシャル成長層上に、前記第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 前記第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層を形成する工程と、
前記第２エピタキシャル成長層上に、アノード電極を形成する工程と、
前記カソード領域上に、カソード電極を形成する工程
とを備え、前記第２エピタキシャル成長層を形成する工程は、前記第１エピタキシャル成長層の導電型とは反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
前記第１エピタキシャル成長層と前記第２エピタキシャル成長層界面のｐｎ接合界面は、前記第１エピタキシャル成長層側、前記第２エピタキシャル成長層側いずれかの側、或いは前記第１エピタキシャル成長層と前記第２エピタキシャル成長層の中間に形成されることを特徴とする請求項１８乃至請求項２０の内、いずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に、ヘテロ接合によるバンドアシスト構造に特徴を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
静電誘導サイリスタ、静電誘導トランジスタは電力用半導体素子として開発され、実用化されている。又、ヘテロ接合を利用した電力用半導体装置も数多く提案されており、高耐圧、高電流増幅率、良好な高温動作特性等の優れた性能が期待される。
【０００３】
例えば、シリコン基板上に、ＡｌＮ/ＧａＮ/ＡｌＧａＮからなる横型構造を使用し、ノーマリオン型ヘテロ接合型ＦＥＴを開発した例が既に開示されている（例えば、非特許文献１参照。）。
【０００４】
一方、ＳｉＣを利用したショットキーダイオードについては、既に３００〜１２００Ｖ/１０〜２０Ａのものが実現されている。又、ＳｉＣを利用したｐｉｎダイオードについては、〜１０ｋＶ/５０Ａ既のものが実現されている。更に又、静電誘導効果を利用したｐｎ接合とショットキー接合からなる１２００Ｖ/４Ｈ-ＳｉＣダイオードも実現されている。
【非特許文献１】M.Hikita.et.al., “ 350V/150A AlGaN/GaN power HFET on Silicon substrate with source-via grounding(SVG) structure（ソースビア接地構造を有する３５０ボルト/１５０アンペアＡｌＧａＮ/ＧａＮヘテロ接合パワー電界効果トランジスタ）”, 米国電気電子協会（ＩＥＥＥ）テクニカルダイジェスト、２００４年１２月、ｐ.８０３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高温リーク電流が少なく、低オン抵抗、高速動作が可能なヘテロ接合によるバンドアシスト構造のショットキーダイオードとしての半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴は、（イ）基板領域と、（ロ）基板領域上に形成された第１エピタキシャル成長層と、（ハ）第１エピタキシャル成長層上に形成され, 第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層と、（ニ）第１エピタキシャル成長層が形成される基板領域表面と反対側の表面上に形成されるカソード電極と、（ホ）第２エピタキシャル成長層上に形成されるアノード電極とを備え、（へ）第２エピタキシャル成長層は基板領域の導電型と反対導電型を有する不純物がエピタキシャル成長中、或いは成長後導入された半導体装置であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）半絶縁性基板と、（ロ）半絶縁性基板上に形成されたバッファ層と、（ハ）バッファ層上に形成された第１エピタキシャル成長層と、（ニ）第１エピタキシャル成長層上に形成され, 第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって,第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層と、（ホ）第１エピタキシャル成長層表面に形成されるカソード領域と、（へ）カソード領域上に形成されるカソード電極と、（ト）第２エピタキシャル成長層上に形成されるアノード電極とを備え、（チ）第２エピタキシャル成長層は基板領域の導電型とは反対導電型を有する不純物がエピタキシャル成長中、或いは成長後導入された半導体装置であることを要旨とする。
【０００８】
本発明の第３の特徴は、（イ）基板領域上に、第１エピタキシャル成長層を形成する工程と、（ロ）第１エピタキシャル成長層上に、第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層を形成する工程と、（ハ）第２エピタキシャル成長層上に、アノード電極を形成する工程と、（ニ）第１エピタキシャル成長層が形成される基板領域表面と反対側の表面上にカソード電極を形成する工程とを備え、（ホ）第２エピタキシャル成長層を形成する工程は、基板領域の導電型とは反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含む半導体装置の製造方法であることを要旨とする。
【０００９】
本発明の第４の特徴は、（イ）基板領域上に、第１エピタキシャル成長層を形成する工程と、（ロ）第１エピタキシャル成長層上に、第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層を形成する工程と、（ハ）第２エピタキシャル成長層が形成された表面上に、選択的にガードリングストッパをイオン注入技術若しくは選択エピタキシャル成長によって形成する工程と、（ニ）第２エピタキシャル成長層上に、アノード電極を形成する工程と、（ホ）第１エピタキシャル成長層が形成される基板領域表面と反対側の表面上にカソード電極を形成する工程とを備え、（へ）第２エピタキシャル成長層を形成する工程は、基板領域の導電型とは反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含む半導体装置の製造方法であることを要旨とする。
【００１０】
本発明の第５の特徴は、（イ）半絶縁性基板上にバッファ層を形成する工程と、（ロ）バッファ層上に、第１エピタキシャル成長層を形成する工程と、（ハ）第１エピタキシャル成長層表面に、イオン注入技術若しくは選択エピタキシャル成長技術によって、カソード領域を形成する工程と、（ニ）第１エピタキシャル成長層上に、第１エピタキシャル成長層よりも広いバンドギャップエネルギーを備えることによって, 第１エピタキシャル成長層とヘテロ接合を形成する第２エピタキシャル成長層を形成する工程と、（ホ）第２エピタキシャル成長層上に、アノード電極を形成する工程と、（へ）カソード領域上に、カソード電極を形成する工程とを備え、（ト）第２エピタキシャル成長層を形成する工程は、第１エピタキシャル成長層の導電型とは反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１１】
本発明の半導体装置およびその製造方法によれば、高温リーク電流が少なく、低オン抵抗、高速動作が可能なヘテロ接合によるバンドアシスト構造のショットキーダイオードを提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
本発明の実施の形態の説明において、ヘテロ接合による「バンドアシスト」構造とは、カソード側に比べアノード側にバンドギャップエネルギーの広い半導体層を配置して、実質的にアノード側のショットキー障壁を高めた構造をいう。
【００１５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置であって、（ａ）は、ＧａＮ系若しくはＳｉＣ系ショットキーダイオードに対応するアノード・カソード間方向の熱平衡状態におけるポテンシャル構造を示し、（ｂ）は、模式的断面構造図を示す。
【００１６】
本発明の第１の実施の形態に係る半導体装置は、図１（ｂ）に示すように、基板領域１と、基板領域１上に形成された第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され, 第１エピタキシャル成長層３よりも広いバンドギャップエネルギーを備えることによって,第１エピタキシャル成長層３とヘテロ接合を形成する第２エピタキシャル成長層２と、第１エピタキシャル成長層３が形成される基板領域１表面と反対側の表面上に形成されるカソード電極５と、第２エピタキシャル成長層２上に形成されるアノード電極４とを備える。又、第２エピタキシャル成長層２は基板領域１の導電型とは反対導電型を有する不純物がエピタキシャル成長中、或いは成長後導入される。
【００１７】
又、本発明の第１の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００１８】
又、本発明の第１の実施の形態に係る半導体装置においては、第２エピタキシャル成長層２は、ＡｌＧａＮで形成されていても良い。
【００１９】
又、本発明の第１の実施の形態に係る半導体装置においては、基板領域１は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００２０】
又、本発明の第１の実施の形態に係る半導体装置においては、アノード電極４は、ＰｔＰｄ、Ｎｉで形成されていても良い。
【００２１】
又、本発明の第１の実施の形態に係る半導体装置においては、アノード電極４は、第２エピタキシャル成長層２上に所望のショットキー障壁を形成する電極材料で形成されていても良い。
【００２２】
又、本発明の第１の実施の形態に係る半導体装置においては、カソード電極５は、Ａｌ/Ｔｉで形成されていても良い。
【００２３】
又、本発明の第１の実施の形態に係る半導体装置においては、基板領域１および第１エピタキシャル成長層３は、Ｓｉで形成され、第２エピタキシャル成長層２は、ＳｉＣで形成されていても良い。
【００２４】
又、本発明の第１の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３と第２エピタキシャル成長層２界面のｐｎ接合界面は、第１エピタキシャル成長層３側、第２エピタキシャル成長層２側いずれかの側、或いは第１エピタキシャル成長層３と第２エピタキシャル成長層２の中間に形成されていても良い。
【００２５】
本発明の第１の実施の形態に係る半導体装置における各部を説明する。
【００２６】
第２エピタキシャル成長層２は、例えば、ＡｌＧａＮによって形成され、Ｍｇ等ｐ型不純物を導入したｐ-エピタキシャル成長層である。第１エピタキシャル成長層３は、例えば、ＳｉＣ/ＧａＮによって形成されたｎ-エピタキシャル成長層である。基板領域１は、第１エピタキシャル成長層３と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｎ++基板領域である。第２エピタキシャル成長層２はｎ-層で形成した後、Ｍｇ等ｐ型の不純物をイオン注入法で形成しても構わない。
【００２７】
各部の寸法は、例えば、第２エピタキシャル成長層２は０．２〜０．５μｍ、第１エピタキシャル成長層３は７μｍ、基板領域１は約２００μｍ程度である。
【００２８】
（製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
【００２９】
（ａ）厚さ約２００μｍ程度のＳｉＣ/ＧａＮからなるｎ++基板領域１上に、ＳｉＣ/ＧａＮからなるｎ-エピタキシャル成長層３をエピタキシャル成長により形成する。ｎエピタキシャル成長層３を形成する工程は、基板領域１の導電型と反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含む。
【００３０】
（ｂ）次に、ＳｉＣ/ＧａＮからなるｎエピタキシャル成長層３上に、ＡｌＧａＮによってエピタキシャル成長されたｐ-エピタキシャル成長層２を形成する。
【００３１】
（ｃ）次に、ｐ-エピタキシャル成長層２上に、Ｐｔ/Ａｕによってアノード電極４を形成する。
【００３２】
（ｄ）次に、ｎ-エピタキシャル成長層が形成される基板領域表面と反対側のｎ++基板領域１表面上に、Ａｌ/Ｔｉによってカソード電極５を形成する。
【００３３】
又、本発明の第１の実施の形態に係る半導体装置の製造方法において、第１エピタキシャル成長層３と第２エピタキシャル成長層２界面のｐｎ接合界面は、第１エピタキシャル成長層３側、第２エピタキシャル成長層２側いずれかの側、或いは第１エピタキシャル成長層３と第２エピタキシャル成長層２の中間に形成されていても良い。
【００３４】
（動作モード）
図１（ｂ）に示すＧａＮ系若しくはＳｉＣ系縦型へテロ接合ショットキーダイオードにおいて、アノード・カソード間に沿う方向の熱平衡状態におけるポテンシャル構造は、図１（ａ）に示すように表されるが、図１（ａ）においては、通常のへテロ接合界面に生ずるキンク（微少なポテンシャルバリア）については、省略して描いている。
【００３５】
図１（ａ）中の数値例として、〜５ｅＶは、例えば、ＡｌＧａＮからなるｐ-エピタキシャル成長層２のバンドギャップエネルギーに対応しており、又、３．３ｅＶは、ＳｉＣからなるｎ-エピタキシャル成長層３のバンドギャップエネルギーに対応している。図１（ａ）に示す熱平衡状態において、ｐ-エピタキシャル成長層２中に形成されるバリア高さは、例えば、電子に対して、〜５ｅＶ程度にもなる。
【００３６】
図２は、アノード・カソード間に逆方向バイアス電圧を印加した状態におけるポテンシャル構造を示す。図２から明らかなように、ｐ-エピタキシャル成長層２中に形成されるバリア高さが充分に高いため、電子に対する障壁となり、アノード・カソード間に逆方向バイアス電圧を印加した状態において、リーク電流を低減することができる。又、バリア高さを〜５ｅＶと高くとることができるため、ノーマリオフ特性を実現することができる。
【００３７】
図３は、アノード・カソード間に順方向バイアス電圧を印加した状態におけるポテンシャル構造を示す。アノード・カソード間に正のバイアス電圧を印加した状態では、アノード電極４に正バイアス電圧を印加することから、カソード側から注入されてきた電子が、図３に示すように、ｐ-エピタキシャル成長層２とｎ-エピタキシャル成長層３との界面に蓄積される。結果として、厚さＸjpで示されるｐ-エピタキシャル成長層２内における電子に対するポテンシャルバリアを低下させることで、電子電流が導通する。アノード側の正孔もカソード側に容易に導通する。
【００３８】
（ヘテロ接合材料）
本発明の実施の形態に係る半導体装置に適用可能な各種ヘテロ接合材料として、例えば、ＡｌＮのバンドギャップエネルギーは６．２ｅＶであり、これに対してＧａＮのバンドギャップエネルギーは、３．５ｅＶであることから、ＡｌＧａＮの組成を調整することによって、３．５ｅＶ〜６．２ｅＶのバンドギャップエネルギーを調整することができる。又、Ｓｉのバンドギャップエネルギーは１．１ｅＶであり、これに対してＳｉＣのバンドギャップエネルギーは、３．０ｅＶであることから、Ｓｉ/ＳｉＣの組成を調整することによって、１．１ｅＶ〜３．０ｅＶのバンドギャップエネルギーを調整することができる。
【００３９】
本発明の実施の形態に係る半導体装置においては、ｎ-エピタキシャル成長層３およびｎ++基板領域１としては、例えば、ＳｉＣ、ＧａＮ等の相対的にバンドギャップエネルギーの小さな半導体を採用し、アノード領域として動作するｐ-エピタキシャル成長層２には、ＡｌＧａＮからなる相対的にバンドギャップエネルギーの大きな半導体を採用する。
【００４０】
或いは又、本発明の実施の形態に係る半導体装置においては、ｎ-エピタキシャル成長層３およびｎ++基板領域１としては、例えば、Ｓｉ等の相対的にバンドギャップエネルギーの小さな半導体を採用し、アノード領域として動作するｐ-エピタキシャル成長層２には、ＳｉＣからなる相対的にバンドギャップエネルギーの大きな半導体を採用する。
【００４１】
（逆方向耐圧特性）
図４は、本発明の第１の実施の形態に係る半導体装置の電流密度と逆方向印加電圧との関係を示す逆方向耐圧特性の比較例を示す。単純なショットキーダイオード（Ｓ）、静電誘導効果をカソード側に利用する静電誘導エミッタダイオード（ＳＩＥＤ）およびｐｉｎダイオードの場合に比較して、１７５℃の高温動作状態においても、本発明の第１の実施の形態に係る半導体装置の場合には、ヘテロ接合を用いて、アノード側のバンドギャップを実質的に増加させた、バンドギャップアシスト構造のショットキーダイオードを構成することから、高耐圧を低リーク電流密度で実現することができる。
【００４２】
（順方向特性）
図５は、本発明の第１の実施の形態に係る半導体装置の電流密度と順方向電圧降下との関係を示す順方向特性の比較例を示す。単純なショットキーダイオード（Ｓ）や静電誘導エミッタダイオード（ＳＩＥＤ）に比較して、本発明の第１の実施の形態に係る半導体装置の場合には、順方向電圧降下ＶFの低減効果を期待することができる。
【００４３】
（逆回復特性）
図６は、本発明の第１の実施の形態に係る半導体装置の逆回復時の電流密度と時間との関係を示す逆回復特性の比較例を示す。ｐｉｎダイオードの場合に比較して、本発明の第１の実施の形態に係る半導体装置の場合には、逆回復時の逆方向スパイク電流がほとんど発生せず、逆回復電荷量を充分低減することができる。
【００４４】
（順回復特性）
図７は、本発明の第１の実施の形態に係る半導体装置の順回復時の電流密度と時間との関係を示す順回復特性の比較例を示す。順方向電流ＩFを１０Ａとして、良好な順回復特性が得られる条件を単純なショットキーダイオード（Ｓ）、静電誘導エミッタダイオード（ＳＩＥＤ）およびｐｉｎダイオードと比較した結果、本発明の第１の実施の形態に係る半導体装置の場合には、一番効率の良い順方向駆動特性が得られることがわかる。
【００４５】
（逆回復時間）
図８は、本発明の第１の実施の形態に係る半導体装置の逆回復時の規格化された逆回復時間とｐ-エピタキシャル成長層の不純物密度との関係を示す。ｐ-エピタキシャル成長層２の不純物密度ｎp-(ｃｍ-3)の低下と共に、規格化された逆回復時間ｔrrnは低下する。アノード側からの正孔の注入量が低下するためである。ｐ-エピタキシャル成長層２の不純物密度ｎp-(ｃｍ-3)の値を調整することによって、逆回復時間を調整することができる。
【００４６】
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、静電誘導エミッタダイオード（ＳＩＥＤ）に比較して、微細パターンの形成が不要であり、製造方法が容易であるという利点もある。
【００４７】
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、高温リーク電流の少ない高速ショットキーダイオードを実現することができる。
【００４８】
更に又、例えば、２５００Ｖ以上の高耐圧化も可能であり、しかも低オン抵抗のショットキーダイオードを実現することができる。
【００４９】
適用材料としては、ＧａＮ/ＡｌＧａＮ系、Ｓｉ/ＳｉＣ系ヘテロ接合材料の限定されるものではないことは勿論である。
【００５０】
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、高温リーク電流が少なく、低オン抵抗、高速動作が可能なバンドギャップアシスト構造のショットキーダイオードを提供することができる。
【００５１】
（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合ショットキーダイオードに対応する模式的断面構造図を示す。
【００５２】
本発明の第２の実施の形態に係る半導体装置は、図９に示すように、基板領域１と、基板領域１上に形成された第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され, 第１エピタキシャル成長層３よりも広いバンドギャップエネルギーを備えることによって,第１エピタキシャル成長層３とヘテロ接合を形成する第２エピタキシャル成長層２と、第２エピタキシャル成長層２が形成された基板領域１上において、第２エピタキシャル成長層２と接して形成されるガードリングストッパ６と、第１エピタキシャル成長層３が形成される基板領域１表面と反対側の表面上に形成されるカソード電極５と、第２エピタキシャル成長層２上に形成されるアノード電極４とを備える。又、第２エピタキシャル成長層２は基板領域１の導電型とは反対導電型を有する不純物がエピタキシャル成長中、或いは成長後導入される。
【００５３】
又、本発明の第２の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００５４】
又、本発明の第２の実施の形態に係る半導体装置においては、第２エピタキシャル成長層２は、ＡｌＧａＮで形成されていても良い。
【００５５】
又、本発明の第２の実施の形態に係る半導体装置においては、基板領域１は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００５６】
又、本発明の第２の実施の形態に係る半導体装置においては、アノード電極４は、ＰｔＰｄ、Ｎｉで形成されていても良い。
【００５７】
又、本発明の第２の実施の形態に係る半導体装置においては、アノード電極４は、第２エピタキシャル成長層２上に所望のショットキー障壁を形成する電極材料で形成されていても良い。
【００５８】
又、本発明の第２の実施の形態に係る半導体装置においては、カソード電極５は、Ａｌ/Ｔｉで形成されていても良い。
【００５９】
又、本発明の第２の実施の形態に係る半導体装置においては、基板領域１および第１エピタキシャル成長層３は、Ｓｉで形成され、第２エピタキシャル成長層２は、ＳｉＣで形成されていても良い。
【００６０】
又、本発明の第２の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３と第２エピタキシャル成長層２界面のｐｎ接合界面は、第１エピタキシャル成長層３側、第２エピタキシャル成長層２側いずれかの側、或いは第１エピタキシャル成長層３と第２エピタキシャル成長２層の中間に形成されていても良い。
【００６１】
本発明の第２の実施の形態に係る半導体装置における各部を説明する。
【００６２】
第２エピタキシャル成長層２は、例えば、ＡｌＧａＮによって形成されたｐ-エピタキシャル成長層である。第１エピタキシャル成長層３は、例えば、ＳｉＣ/ＧａＮによって形成されたｎ-エピタキシャル成長層である。ガードリングストッパ６は、第１エピタキシャル成長層３と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｐ型の領域であり、ｐ-エピタキシャル成長層２よりも高不純物密度の領域として形成する。基板領域１は、第１エピタキシャル成長層３と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｎ++基板領域である。
【００６３】
各部の寸法は、例えば、第２エピタキシャル成長層２は０．２〜０．５μｍ、ガードリングストッパ６は、０．５〜２μｍ、第１エピタキシャル成長層３は７μｍ、基板領域１は約２００μｍ程度である。
【００６４】
（製造方法）
本発明の第２の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
【００６５】
（ａ）厚さ約２００μｍ程度のＳｉＣ/ＧａＮからなるｎ++基板領域１上に、ＳｉＣ/ＧａＮからなるｎ-エピタキシャル成長層３をエピタキシャル成長により形成する。
【００６６】
（ｂ）次に、ＳｉＣ/ＧａＮからなるｎエピタキシャル成長層３上に、ＡｌＧａＮによってエピタキシャル成長されたｐ-エピタキシャル成長層２を形成する。ｎ-ＡｌＧａＮ層の形成後Ｍｇ等ｐ型の不純物をイオン注入法で形成しても構わない。
【００６７】
（ｃ）次に、ｐ-エピタキシャル成長層２が形成された表面上に、選択的にｐガードリングストッパ６をイオン注入技術若しくは選択エピタキシャル成長によって形成する。
【００６８】
（ｄ）次に、ｐ-エピタキシャル成長層２上に、Ｐｔ/Ａｕによってアノード電極４を形成する。
【００６９】
（ｄ）次に、ｎ-エピタキシャル成長層が形成される基板領域表面と反対側のｎ++基板領域１表面上に、Ａｌ/Ｔｉによってカソード電極５を形成する。
【００７０】
又、本発明の第２の実施の形態に係る半導体装置の製造方法において、ｎ-エピタキシャル成長層３を形成する工程は、ｎ++基板領域１の導電型と反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含む。
【００７１】
又、本発明の第２の実施の形態に係る半導体装置の製造方法において、第１エピタキシャル成長層３と第２エピタキシャル成長層２界面のｐｎ接合界面は、第１エピタキシャル成長層３側、第２エピタキシャル成長層２側いずれかの側、或いは第１エピタキシャル成長層３と第２エピタキシャル成長層２の中間に形成されていても良い。
【００７２】
本発明の第２の実施の形態に係る半導体装置によれば、本発明の第１の実施の形態に係る半導体装置に比較して、ｐガードリングストッパ６を形成することによって、更なる高耐圧を実現することができる。
【００７３】
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、静電誘導エミッタダイオード（ＳＩＥＤ）に比較して、微細パターンの形成が不要であり、製造方法が容易であるという利点もある。
【００７４】
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、高温リーク電流の少ない高速ショットキーダイオードを実現することができる。
【００７５】
更に又、例えば、２５００Ｖ以上の高耐圧化も可能であり、しかも低オン抵抗のショットキーダイオードを実現することができる。
【００７６】
適用材料としては、ＧａＮ/ＡｌＧａＮ系、Ｓｉ/ＳｉＣ系ヘテロ接合材料の限定されるものではないことは勿論である。
【００７７】
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、高温リーク電流が少なく、低オン抵抗、高速動作が可能なバンドギャップアシスト構造のショットキーダイオードを提供することができる。
【００７８】
（第３の実施の形態）
図１０は、本発明の第３の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合ショットキーダイオードに対応する模式的断面構造図を示す。
【００７９】
本発明の第３の実施の形態に係る半導体装置は、図１０に示すように、高抵抗半導体層１１と、高抵抗半導体層１１上に形成され, 高抵抗半導体層１１よりも広いバンドギャップエネルギーを備えることによって,高抵抗半導体層１１とヘテロ接合を形成するエピタキシャル成長層２と、エピタキシャル成長層２が形成された高抵抗半導体層１１上において、エピタキシャル成長層２と接して形成されるガードリングストッパ６と、エピタキシャル成長層２が形成される高抵抗半導体層１１表面と反対側の表面上に形成される基板領域１と、基板領域１上に形成されるカソード電極５と、エピタキシャル成長層２上に形成されるアノード電極４とを備える。又、エピタキシャル成長層２は基板領域１の導電型とは反対導電型を有する不純物がエピタキシャル成長中、或いは成長後導入される。
【００８０】
又、本発明の第３の実施の形態に係る半導体装置においては、高抵抗半導体層１１は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００８１】
又、本発明の第３の実施の形態に係る半導体装置においては、エピタキシャル成長層２は、ＡｌＧａＮで形成されていても良い。
【００８２】
又、本発明の第３の実施の形態に係る半導体装置においては、基板領域１は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【００８３】
又、本発明の第３の実施の形態に係る半導体装置においては、アノード電極４は、ＰｔＰｄ、Ｎｉで形成されていても良い。
【００８４】
又、本発明の第３の実施の形態に係る半導体装置においては、アノード電極４は、第２エピタキシャル成長層２上に所望のショットキー障壁を形成する電極材料で形成されていても良い。
【００８５】
又、本発明の第３の実施の形態に係る半導体装置においては、カソード電極５は、Ａｌ/Ｔｉで形成されていても良い。
【００８６】
又、本発明の第３の実施の形態に係る半導体装置においては、基板領域１および高抵抗半導体層１１は、Ｓｉで形成され、エピタキシャル成長層２は、ＳｉＣで形成されていても良い。
【００８７】
又、本発明の第３の実施の形態に係る半導体装置においては、高抵抗半導体層１１とエピタキシャル成長層２界面のｐｎ接合界面は、高抵抗半導体層１１側、エピタキシャル成長層２側いずれかの側、或いは高抵抗半導体層１１とエピタキシャル成長２層の中間に形成されていても良い。
【００８８】
本発明の第３の実施の形態に係る半導体装置における各部を説明する。
【００８９】
エピタキシャル成長層２は、例えば、ＡｌＧａＮによって形成されたｐ-エピタキシャル成長層である。ｎ-ＡｌＧａＮ層の形成後Ｍｇ等ｐ型の不純物をイオン注入法で形成しても構わない。高抵抗半導体層１１としては、例えば、ＳｉＣ/ＧａＮによって形成された半導体基板を適用する。ガードリングストッパ６は、高抵抗半導体層１１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｐ型の領域であり、ｐ-エピタキシャル成長層２よりも高不純物密度の領域として形成する。基板領域１は、高抵抗半導体層１１と同じく、例えば、ＳｉＣ/ＧａＮによって形成されたｎ++基板領域であるが、本発明の第３の実施の形態に係る半導体装置においては、高抵抗半導体層１１に対するオーミックコンタクトを形成するための領域として、高不純物密度でかつ接合深さを浅く形成しても良い。
【００９０】
各部の寸法は、例えば、エピタキシャル成長層２は０．２〜０．５μｍ、ガードリングストッパ６は、０．５〜２μｍ、高抵抗半導体層１１は７〜２００μｍ、基板領域１は約２〜２００μｍ程度である。
【００９１】
（製造方法）
本発明の第３の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
【００９２】
（ａ）厚さ約２００μｍ程度のＳｉＣ/ＧａＮからなる高抵抗半導体層１１上に、ＡｌＧａＮによってエピタキシャル成長されたｐ-エピタキシャル成長層２を形成する。
【００９３】
（ｂ）次に、ｐ-エピタキシャル成長層２が形成された表面上に、選択的にｐガードリングストッパ６をイオン注入技術若しくは選択エピタキシャル成長によって形成する。
【００９４】
（ｃ）ｐ-エピタキシャル成長層２が形成された高抵抗半導体層１１表面と反対側の表面上において、高抵抗半導体層１１と同じく、ＳｉＣ/ＧａＮによって形成されたｎ++基板領域１を浅く形成する。
【００９５】
（ｄ）次に、ｐ-エピタキシャル成長層２上に、Ｐｔ/Ａｕによってアノード電極４を形成する。
【００９６】
（ｅ）次に、ｎ-エピタキシャル成長層が形成される基板領域表面と反対側のｎ++基板領域１表面上に、Ａｌ/Ｔｉによってカソード電極５を形成する。
【００９７】
又、本発明の第１の実施の形態に係る半導体装置の製造方法において、高抵抗半導体層１１とエピタキシャル成長層２界面のｐｎ接合界面は、高抵抗半導体層１１側、エピタキシャル成長層２側いずれかの側、或いは高抵抗半導体層１１とエピタキシャル成長層２の中間に形成されていても良い。
【００９８】
本発明の第３の実施の形態に係る半導体装置によれば、本発明の第１の実施の形態に係る半導体装置に比較して、高抵抗半導体層１１を利用することによって、ｐ- エピタキシャル成長層２と、ｎ++基板領域１との間の距離をとることができるため、アノード電極４とカソード電極５間の耐圧を向上することができる。又、ｐガードリングストッパ６を形成することによって、アノード電極４の端部近傍における電界集中を抑制することができるため、本発明の第１の実施の形態に係る半導体装置に比較して、高耐圧特性を容易に達成することができる。
【００９９】
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、静電誘導エミッタダイオード（ＳＩＥＤ）に比較して、微細パターンの形成が不要であり、製造方法が容易であるという利点もある。
【０１００】
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、高温リーク電流の少ない高速ショットキーダイオードを実現することができる。
【０１０１】
更に又、例えば、２５００Ｖ以上の高耐圧化も可能であり、しかも低オン抵抗のショットキーダイオードを実現することができる。
【０１０２】
適用材料としては、ＧａＮ/ＡｌＧａＮ系、Ｓｉ/ＳｉＣ系ヘテロ接合材料の限定されるものではないことは勿論である。
【０１０３】
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、高温リーク電流が少なく、低オン抵抗、高速動作が可能なバンドギャップアシスト構造のショットキーダイオードを提供することができる。
【０１０４】
（第４の実施の形態）
図１１は、本発明の第４の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系横型へテロ接合ショットキーダイオードに対応する模式的断面構造図を示す。
【０１０５】
本発明の第４の実施の形態に係る半導体装置は、図１１に示すように、半絶縁性基板７と、半絶縁性基板７上に形成されたバッファ層８と、バッファ層８上に形成された第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され, 第１エピタキシャル成長層３よりも広いバンドギャップエネルギーを備えることによって,第１エピタキシャル成長層３とヘテロ接合を形成する第２エピタキシャル成長層（ＡｌＧａＮ層）９と、第１エピタキシャル成長層３表面に形成されるカソード領域１０と、カソード領域１０上に形成されるカソード電極５と、第２エピタキシャル成長層９上に形成されるアノード電極４とを備える。又、第２エピタキシャル成長層２は基板領域１の導電型とは反対導電型を有する不純物がエピタキシャル成長中、或いは成長後導入される。
【０１０６】
又、本発明の第４の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【０１０７】
又、本発明の第４の実施の形態に係る半導体装置においては、第２エピタキシャル成長層９は、ＡｌＧａＮで形成されていても良い。
【０１０８】
又、本発明の第４の実施の形態に係る半導体装置においては、カソード領域１０は、ＳｉＣ若しくはＧａＮで形成されていても良い。
【０１０９】
又、本発明の第４の実施の形態に係る半導体装置においては、アノード電極４は、ＰｔＰｄ、Ｎｉで形成されていても良い。
【０１１０】
又、本発明の第４の実施の形態に係る半導体装置においては、アノード電極４は、第２エピタキシャル成長層２上に所望のショットキー障壁を形成する電極材料で形成されていても良い。
【０１１１】
又、本発明の第４の実施の形態に係る半導体装置においては、前記カソード電極５は、Ａｌ若しくはＴｉで形成されていても良い。
【０１１２】
又、本発明の第４の実施の形態に係る半導体装置においては、カソード領域１０および第１エピタキシャル成長層３は、Ｓｉで形成され、第２エピタキシャル成長層９は、ＳｉＣで形成されていても良い。
【０１１３】
又、本発明の第４の実施の形態に係る半導体装置においては、第１エピタキシャル成長層３と第２エピタキシャル成長層２界面のｐｎ接合界面は、第１エピタキシャル成長層３側、第２エピタキシャル成長層２側いずれかの側、或いは第１エピタキシャル成長層３と第２エピタキシャル成長２層の中間に形成されていても良い。
【０１１４】
本発明の第４の実施の形態に係る半導体装置における各部を説明する。
【０１１５】
第１エピタキシャル成長層３は、例えば、ＳｉＣ/ＧａＮによって形成されたｎ-エピタキシャル成長層である。第２エピタキシャル成長層９は、例えば、ＡｌＧａＮによって形成されたｐ-エピタキシャル成長層である。ｎ-ＡｌＧａＮ層の形成後Ｍｇ等ｐ型の不純物をイオン注入法で形成しても構わない。半絶縁性基板７は、第１エピタキシャル成長層３と同じく、例えば、ＳｉＣ/ＧａＮによって形成される。バッファ層８は、半絶縁性基板７と第１エピタキシャル成長層３との間に介在し、例えば、埋め込み絶縁層、或いは半絶縁性基板７よりもバンドギャップエネルギーの広い半導体層であっても良い。
【０１１６】
カソード領域１０は、第１エピタキシャル成長層３と同じく、例えば、ＳｉＣ/ＧａＮによって形成され、第１エピタキシャル成長層３表面に、例えば、イオン注入技術若しくは選択エピタキシャル成長等によって形成される高不純物密度の領域である。
【０１１７】
各部の寸法は、例えば、第２エピタキシャル成長層９は０．２〜０．５μｍ、第１エピタキシャル成長層３は〜７μｍ、ｎ++カソード領域１０は、〜２μｍ、半絶縁性基板７は約２００μｍ程度、バッファ層８は、〜０．２μｍ程度である。
【０１１８】
（製造方法）
本発明の第４の実施の形態に係る半導体装置の製造方法の一例は以下の通りである。
【０１１９】
（ａ）厚さ約２００μｍ程度のＳｉＣ/ＧａＮからなる半絶縁性基板７上にバッファ層８を形成する。
【０１２０】
（ｂ）次に、バッファ層８上に、ＳｉＣ/ＧａＮによってｎ-エピタキシャル成長層３を形成する。
【０１２１】
（ｃ）次に、ｎ-エピタキシャル成長層３表面に、イオン注入技術若しくは選択エピタキシャル成長技術によって、ＳｉＣ/ＧａＮからなるｎ++カソード領域１０を形成する。
【０１２２】
（ｄ）次に、ＳｉＣ/ＧａＮからなるｎ-エピタキシャル成長層３上に、ＡｌＧａＮによってｐ-エピタキシャル成長層２を形成する。
【０１２３】
（ｅ）次に、ｐ-エピタキシャル成長層２上に、Ｐｔ/Ａｕによってアノード電極４を形成する。
【０１２４】
（ｄ）次に、ｎ++カソード領域１０上に、Ａｌ/Ｔｉによってカソード電極５を形成する。
【０１２５】
又、本発明の第４の実施の形態に係る半導体装置の製造方法において、第１エピタキシャル成長層３を形成する工程は、第２エピタキシャル成長層２の導電型と反対導電型を有する不純物をエピタキシャル成長中、或いは成長後導入する工程を含む。
【０１２６】
又、本発明の第４の実施の形態に係る半導体装置の製造方法において、第１エピタキシャル成長層３と第２エピタキシャル成長層２界面のｐｎ接合界面は、第１エピタキシャル成長層３側、第２エピタキシャル成長層２側いずれかの側、或いは第１エピタキシャル成長層３と第２エピタキシャル成長層２の中間に形成されていても良い。
【０１２７】
本発明の第３の実施の形態に係る半導体装置によれば、本発明の第１の実施の形態に係る半導体装置に比較して、高抵抗半導体層１１を利用することによって、ｐ- エピタキシャル成長層２と、ｎ++基板領域１との間の距離をとることができるため、アノード電極４とカソード電極５間の耐圧を向上することができる。又、ｐガードリングストッパ６を形成することによって、アノード電極４の端部近傍における電界集中を抑制することができるため、本発明の第１の実施の形態に係る半導体装置に比較して、高耐圧特性を容易に達成することができる。
【０１２８】
本発明の第４の実施の形態に係る半導体装置およびその製造方法によれば、横型構造に形成されることから、他の半導体素子等との集積化を容易に実現することができるという利点がある。
【０１２９】
適用材料としては、ＧａＮ/ＡｌＧａＮ系、Ｓｉ/ＳｉＣ系ヘテロ接合材料の限定されるものではないことは勿論である。
【０１３０】
本発明の第４の実施の形態に係る半導体装置およびその製造方法によれば、高温リーク電流が少なく、低オン抵抗、高速動作が可能なバンドギャップアシスト構造のショットキーダイオードを横型構造で提供することができる。
【０１３１】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施の形態に係る半導体装置であって、（ａ）アノード・カソード間方向の熱平衡状態におけるポテンシャル構造を示す模式図、（ｂ）模式的断面構造図。
【図２】アノード・カソード間に逆方向バイアス電圧を印加した状態におけるポテンシャル構造を示す模式図。
【図３】アノード・カソード間に順方向バイアス電圧を印加した状態におけるポテンシャル構造を示す模式図。
【図４】本発明の第１の実施の形態に係る半導体装置の電流密度と逆方向印加電圧との関係を示す逆方向耐圧特性の比較例。
【図５】本発明の第１の実施の形態に係る半導体装置の電流密度と順方向電圧降下との関係を示す順方向特性の比較例。
【図６】本発明の第１の実施の形態に係る半導体装置の逆回復時の電流密度と時間との関係を示す逆回復特性の比較例。
【図７】本発明の第１の実施の形態に係る半導体装置の順回復時の電流密度と時間との関係を示す順回復特性の比較例。
【図８】本発明の第１の実施の形態に係る半導体装置の逆回復時の規格化された逆回復時間とｐ-エピタキシャル成長層の不純物密度との関係を示す模式図。
【図９】本発明の第２の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合ショットキーダイオードに対応する模式的断面構造図。
【図１０】本発明の第３の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系縦型へテロ接合ショットキーダイオードに対応する模式的断面構造図。
【図１１】本発明の第４の実施の形態に係る半導体装置の模式的断面構造であって、ＧａＮ系若しくはＳｉＣ系横型へテロ接合ショットキーダイオードに対応する模式的断面構造図。
【符号の説明】
【０１３４】
１…ｎ++基板領域
２…ｐ-エピタキシャル成長層
３…ｎ-エピタキシャル成長層
４…アノード電極
５…カソード電極
６…ｐガードリングストッパ
７…半絶縁性基板
８…バッファ層
９…ＡｌＧａＮ層
１０…ｎ++カソード領域
１１…高抵抗半導体層
【図１】
2006269824.tif 000003
【図２】
2006269824.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006269824.tif 000009
【図８】
2006269824.tif 000010
【図９】
2006269824.tif 000011
【図１０】
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【図１１】
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