(57)【要約】【課題】  ゲート電極に多結晶Si/金属積層構造を用いつつ、多結晶Si/金属界面の空乏化を抑制することを目的とする。【解決手段】  ゲート電極が上層に多結晶Si層6、下層に金属層（TiN層7）の積層構造を成して、かつ上部配線とのコンタクト部分は、上部配線がゲート積層構造の下層金属層まで到達させることで、多結晶Siと下層金属（TiN）に電位差が生じないため、空乏層が伸びることなく、ゲートに印加した電圧と同じだけゲート絶縁膜に電圧が掛かり十分なキャリアがチャネル領域に形成され、駆動電流の向上が得られる。また、ゲート加工が基本的には既存技術をそのまま適用できるため、金属ゲート電極を有する半導体装置の製造及びその技術開発が簡略化される。【選択図】  図１
2006237372.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有する半導体基板と、前記半導体層上に形成されたゲート絶縁膜と、前記絶縁膜上に形成された金属または金属化合物とこの金属または金属化合物上に形成された多結晶シリコン層との積層構造からなるゲート電極と、前記ゲート電極を挟む様に前記半導体基板の表面部に形成されたソース領域およびドレイン領域と、前記半導体層を囲むように形成された素子分離絶縁膜層と、前記ゲート電極に対して前記金属と接触する上部配線と、を含む事を特徴とする半導体装置。
【請求項２】
半導体層を有する半導体基板と、前記半導体層上に形成されたゲート絶縁膜と、前記絶縁膜上に形成された金属または金属化合物とこの金属または金属化合物上に形成された多結晶シリコン層との積層構造からなるゲート電極と、前記ゲート電極を挟む様に前記半導体基板の表面部に形成されたソース領域およびドレイン領域と、前記半導体層を囲むように形成された素子分離絶縁膜層と、前記ゲート電極を貫通して前記素子分離絶縁膜層まで到達する上部配線と、を含む事を特徴とする半導体装置。
【請求項３】
前記多結晶シリコン層上に、さらに金属珪化物を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記上部配線との接続部のゲート電極構造は、金属珪化物の上に金属を有する金属/金属珪化物構造である事を特徴とする請求項３に記載の半導体装置。
【請求項５】
前記金属と前記多結晶シリコン層の間に金属窒化膜を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記ソース領域および前記ドレイン領域がn型であるn型MISトランジスタおよび前記ソース領域および前記ドレイン領域がp型であるp型MISトランジスタからなる相補型MISトランジスタを構成することを特徴とする請求項１乃至５に記載の半導体装置。
【請求項７】
前記n型MISトランジスタにおける金属または金属化合物が、希土類系、遷移金属の珪化物、ジャーマナイド、金属ボライドのいずれかひとつであり、前記ｐ型MISトランジスタにおける金属または金属化合物が、金属炭化物、貴金属珪化物、金属窒化物、金属ジャーマナイド、W化合物、及び貴金属のいずれかひとつであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記希土類系、遷移金属の珪化物、ジャーマナイドはErSi1.7、YSi2、TaSi、ErGe1.7、前記金属ボライドはHfB、TaB、TiB、金属炭化物はTiC、TaC、貴金属珪化物はPtSi、PdSi、金属窒化物はTiN、TaN、金属ジャーマナイドはNiGe、PtGe、W化合物はWC、WB、貴金属はPt、Au、Ir、Ru、Wから各々選ばれたひとつの材料を主としたものあることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体基板内にさらに埋め込み絶縁膜層を有する完全空乏型のトランジスタにおける金属または金属化合物が、Ta、NiSi、Ta2N、ZrC、WSi2、TiN、TiCから選ばれた１つの材料を主としたものあることを特徴とする請求項１乃至６に記載の半導体装置。
【請求項１０】
前記相補型MISトランジスタにおける前記金属または金属化合物の膜厚は10nm以下であることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するCMISデバイスに関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるCMISデバイスの高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、及び素子そのものの動作が困難な状況にある。その１つに多結晶Siゲート電極の空乏化による電気的絶縁膜の薄膜化阻害の問題がある。MISデバイスの高性能化は比例縮小測に従い、ゲート絶縁膜の薄膜化により達成されてきたが、多結晶Siゲート電極の空乏化によって次第に困難になってきている。ゲート酸化膜厚が1nmを切る技術世代では、酸化膜容量に対して多結晶Siゲート電極の空乏化容量は30%程度に達してしまう。
【０００３】
空乏化容量の低減は、多結晶Siゲート電極を金属ゲート電極で置き換えることで可能である。金属電極のMISデバイスへの採用に際して大きな課題となるものとして、ゲート加工技術があり、新たに金属を数十ナノメーターオーダーの精度で加工できるRIEプロセスの技術開発が必要となる。特にCMISデバイスにおいては、適正な閾値を実現するためには、導電型に応じて仕事関数の異なる２種類の電極材料を用いる必要があり、それぞれの材料に応じた加工技術の開発が不可欠となる。それに伴い、技術開発及び製造プロセスの煩雑化を招き高コスト化が避けられない状況にある。
【０００４】
この問題を避けるために、薄い金属層をゲート電極下部のみに導入し、その上部に多結晶Siを用いる多結晶Si/金属積層ゲート電極構造が提案されている（例えば以下の特許文献１には、金属［下層］−ポリ［上層］のゲート電極構造が示されている）。この構造を用いることで、先述の加工の問題が回避・低減でき、熱処理時の金属電極の応力の緩和、かつ上部多結晶SiがS/Dのイオン注入ストッパーとして働きチャネル中へのイオン注入が防止できる。しかし、このような構造をゲート電極として用いた場合、多結晶Si/金属ショットキー界面に新たな空乏層が生じてしまい、金属ゲート導入のそもそもの目的であるゲート電極の空乏化抑制が実現できなくなってしまう。
【特許文献１】特開平１１−１２６９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記事情を考慮してなされたもので、ゲート電極の空乏化抑制のためには、金属ゲート電極技術の導入が必須であり、その際に、加工技術の簡素化の観点から多結晶Si/金属積層構造が有利であるが、多結晶Si/金属界面の空乏化が避けられない。本発明は、ゲート電極に多結晶Si/金属積層構造を用いつつ、多結晶Si/金属界面の空乏化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の半導体装置は、半導体層を有する半導体基板と、前記半導体層上に形成されたゲート絶縁膜と、前記絶縁膜上に形成された金属または金属化合物とこの金属または金属化合物上に形成された多結晶シリコン層との積層構造からなるゲート電極と、前記ゲート電極を挟む様に前記半導体基板の表面部に形成されたソース領域およびドレイン領域と、前記半導体層を囲むように形成された素子分離絶縁膜層と、前記ゲート電極に対して前記金属と接触する上部配線と、を含む事を特徴とする。
【発明の効果】
【０００７】
本発明の半導体装置は、半導体基板上に形成されたMISトランジスタにおいて、ゲート電極が多結晶Si/金属積層構造を成しており、かつ上部配線とのコンタクト部分は、上部配線がゲート積層構造の下層金属層まで到達している。こうすることで、上層多結晶Siと下層金属が同電位となり多結晶Si/金属界面の空乏化を抑制することができる。
【０００８】
以上述べたように本発明によれば、半導体基板上に形成されたMISトランジスタにおいて、ゲート電極が多結晶Si（上層）/金属（下層）積層構造を成しており、かつ上部配線とのコンタクト部分は、上部配線がゲート積層構造の下層金属層まで到達している。こうすることで、上層多結晶Siと下層金属が同電位となる。したがって多結晶Si/金属積層ゲート電極構造の問題点である、多結晶Siと下層金属（TiN）に電位差が生じないため、空乏層が伸びることなく、ゲートに印加した電圧と同じだけゲート絶縁膜に電圧が掛かり十分なキャリアがチャネル領域に形成され、駆動電流の向上が得られる。また、ゲート加工が既存技術からの発展で済むため、金属ゲート電極を有する半導体装置の製造及びその技術開発が簡略化される。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の詳細を図示の実施形態に沿って説明する。
【００１０】
（実施形態1）
図１は、本発明に係る半導体装置の第１の実施形態である。
【００１１】
シリコン基板のｐ型半導体層上に、ゲート絶縁膜層としてシリコン熱酸化膜層８が形成されている。酸化膜厚は、2 nm以下が望ましい。ゲート絶縁膜層８の上にはゲート電極１が形成されている。ゲート電極１は積層構造を成しており、ゲート絶縁膜層８に近い側から順に、TiN層７、多結晶Si層６及びNiSi層５の3層構造に成っている。多結晶Si層６にはリンが高濃度にドーピングされており、それぞれの膜厚は順に10nm, 50nm, 及び10nmが望ましい。また、ゲート電極１と上部配線は、Wゲートコンタクトプラグ３を介して接続されている。
【００１２】
従来のゲートコンタクト構造は、上部配線プラグがゲート電極上部の珪化物層のみと接続している。本発明の構造では、ゲートコンタクト部の構造は、上部配線の Wゲートコンタクトプラグ３が素子分離領域上でゲート電極１に接続しており、ゲート電極１の積層構造の上部NiSi層５及び多結晶Si層６を貫通して下層のTiN層７に接触している。本実施形態では、上部配線プラグとして、Wを用いているが、低抵抗なAl、Cu等の金属材料を適宜もちいればよい。また、その場合にTiN層７より上部であってWゲートコンタクトプラグ３とその周辺に存在するSi酸化膜層（不図示）との密着性向上のためTiN膜やその他のバリア膜を用いても構わない。前記ゲート電極/ゲート絶縁膜層８の積層構造を挟むように、ソース・ドレイン領域１０が形成されている。また、それらの上部には上部電極と拡散層とをコンタクトするNiSi層５が形成されている。拡散層上部のNiSi層５の膜厚もゲート部と同じ膜厚が望ましい。こうして、シリコン基板のｐ型半導体層上にn型MISトランジスタができている。
【００１３】
本実施形態ではゲート絶縁膜層８に接する最下層ゲート電極にTiNを用いているが、各デバイスの技術世代及び用途に必要とされる閾値電圧に合う仕事関数を有する金属材料を用いればよい。また、ゲート電極構造の中層には、多結晶のSiGeやGe層及びSiC層などの半導体層を用いてもよい。最上部のNiSi層５に関しても、中層の半導体層にあわせて、NiSi以外の低抵抗な金属の珪化物やジャーマノシリサイド、ジャーマナイド及びカーバイドシリサイド層を用いてもよい。ソース・ドレイン領域２の構造に関しては、拡散層すべてを金属や金属珪化物またはジャーマナイドに置き換えた構造のいわゆるショットキー型を用いてもよい。この場合の金属拡散層としては、電子に対してショットキー障壁高さが低いErを代表とする希土類金属またはその珪化物層を用いるのが好ましい。また、珪化物化反応時の雪かき現象を利用し金属/Si界面にPやAsを高濃度に偏析させた偏析ショットキー構造を用いて実効的にショットキー障壁を小さくしてもよい。各世代で必要とされるソース・ドレイン及びコンタクト構造を用いればよい。ゲート絶縁膜層８としてシリコン酸化膜を用いているが、シリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等がある。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでもよい。HfSiONの様に、高誘電体絶縁膜に窒素を混ぜたものでもよい。そうすることで、ゲート絶縁膜層８の耐熱性が向上し、製造工程においてよりゲート構造を作成しやすくなる。各世代のトランジスタで必要な材料を適宜選択して用いればよい。以下の実施形態でも、ゲート絶縁膜層８としてはシリコン酸化膜、ゲート電極１には多結晶Siを使っているが、特に断らない限り、それぞれ高誘電体絶縁膜及び金属材料等に置き換えることは無論有効である。また、その他のゲート電極以外のデバイス構造についても、本発明の趣旨を逸脱することがない限り、デバイスの目的にあった構造を各世代で用いればよい。
【００１４】
図１に示した、実施形態では電極構造として、ゲート絶縁膜層８と接する側のゲート電極１に薄い金属層（TiN層７）が用いられ、その上部に厚い多結晶Si層６が、さらにその上部に電極のシート抵抗を下げる目的で、NiSi層５が形成されている。ゲート絶縁膜層８との界面に金属電極を用いることで、従来の多結晶Siゲート電極の場合に生じている界面空乏層の形成を抑制できる。MISFETの駆動電流を増大させるためには、ゲート容量を大きくすることが必要であり、それは、ゲート絶縁膜層８の薄膜化により達成されてきた。
【００１５】
しかし、Si酸化膜換算膜厚にして1nmを切る技術世代の技術開発が必要である今日では、ゲート容量に内在する寄生容量によって、ゲート絶縁膜層８の薄膜化によるゲート容量の増大が困難な状況に成りつつある。ゲート容量は、ゲート絶縁膜容量に対して直列に、多結晶Si電極の空乏化容量の成分が加わる。電極多結晶Si中ドーパントの固溶限が高々2x1020 cm-3程度であるために、Si基板側の反転及び空乏層中の電荷を遮蔽するのに有限の長さ空乏化する必要があるため生じる容量成分である。空乏化容量は多結晶Si電極を用いる限り存在し、その大きさはSi酸化膜換算膜厚にして、0.5 nm程度にも及び、ゲート絶縁膜層の薄膜化によるゲート容量の増大に対して大きな阻害要因となる。この解決策としては、金属材料をゲート電極材料として用いることで空乏化容量を低減することができる。金属材料の遮蔽長は、多結晶Siに比べて極めて小さく、ゲート電極１の空乏化は生じない。よって、ゲート絶縁膜容量に対して直列の成分である空乏容量が無視でき、ゲート容量の増大に繋がる。これは、ゲート絶縁膜層８がhigh-k材料に置き換わっても同様である。このことにより実効的にゲート絶縁膜層８の薄膜化がSi酸化膜厚換算にして0.5 nm進められたことになる。半導体ロードマップ2003によれば、多結晶Si 電極と比較すると、金属ゲート電極を採用した場合には、空乏層容量が無視できることから、EOT 要求値は緩くなり、EOT 要求値として約0.7 nm 厚いゲート絶縁膜層８が適用できる。また、このことから金属ゲートが早期に導入できれば、high-k ゲート絶縁膜導入世代の先延ばし、つまり現行のSiON膜の延命が可能となる。また、high-k ゲート絶縁膜導入後も各技術世代での要求スペックが緩和され、移動度劣化の問題などが深刻であり、今だ解決をみない直接接合型のhigh-k 膜導入時期も遅らせられることができる。
【００１６】
金属ゲート電極の目的は上記にあるように、界面空乏化の抑制にあるため図１の実施形態のようにゲート絶縁膜層８との界面近傍にのみ金属層を導入すればよく、詳細は製造方法で述べるが、ゲート電極１の上部は従来技術と同様に多結晶Si層６で形成した方が簡単に金属ゲート電極を有するデバイスが製造できる。しかし、そのような構造を採用した場合には以下に述べるように、多結晶Si/金属界面の空乏化が問題になる。
【００１７】
図２に、ゲート電極１として図１に示した様な最下層に金属層を用いその上部に多結晶Si層６を用いた場合のSi基板、ゲート絶縁膜層８、金属層及び多結晶Si層６のエネルギーバンド図を示す。図２(a)に上部配線がゲート電極１の最上部のNiSi層５までしか達していない従来のコンタクト構造の場合を示す。この場合には、トランジスタ動作時にゲート電圧を印加すると、多結晶Si/金属界面のショットキー界面に電圧が加わり、ゲート電圧に応じた長い空乏層が形成されてしまう。この場合、ゲート絶縁膜層８に十分な電圧が掛からずチャネル表面に十分なキャリアを形成することができないため金属電極導入によるトランジスタの高性能化が達成できない。これは、金属電極を用いることで、ゲート電極/ゲート絶縁膜界面の空乏層は消滅できたが、新たに多結晶Si/金属界面に空乏層が形成してしまうからである。
【００１８】
そこで、図１に示した本発明のゲートコンタクト構造のように、上部配線のWプラグがゲート電極１の積層構造の上部NiSi層５及び多結晶Si層６を貫通して下層のTiN層７に接触している構造を用いる。その場合のエネルギーバンド図を図２(b)に示す。この場合には、コンタクト部でゲート電極１がすべて短絡されており同電位に保たれている。したがって多結晶Siと下層金属（TiN）に電位差が生じないため、空乏層が伸びることなく、ゲートに印加した電圧と同じだけゲート絶縁膜層８に電圧が掛かり十分なキャリアがチャネル領域に形成され、駆動電流の向上が得られる。よって、本発明のゲート電極１と上部配線とのゲートコンタクト構造を用いることで、多結晶Si/金属電極積層ゲート電極構造をその問題点を解決し用いることができるようになる。本実施形態は、P型基板上に形成されたｎ型のトランジスタに関してでるが、N型のSi単結晶基板上又は、ウェル上に形成されたP型のトランジスタに用いても無論有効である。
【００１９】
図４は、図１で示した本発明に係る半導体装置の製造方法を説明した図である。
【００２０】
素子分離をシャロー・トレンチ法で形成し各素子を分離する。分離されたデバイス形成領域のシリコン基板のP型半導体層表面にシリコン熱酸化膜８を形成する。
【００２１】
その後、CVDによりTiN膜７及び多結晶シリコン層１２の順に成膜する（図４(a)）。その後リソグラフィによりゲート電極である多結晶Si層１２、TiN膜７及びゲート絶縁膜層８を加工する。砒素のイオン注入によりn型MISトランジスタのソース・ドレイン領域１０を形成する。このときに同時にゲート電極中の多結晶Si層１２中にもAsが注入される。
【００２２】
次に、ゲート電極１とソース・ドレイン領域１０の絶縁のための側壁（ゲート側壁Si酸化膜層１１）を形成する（図４(ｂ)）。その後、Niを8 nmスパッタ成膜し（図４(ｃ) の堆積ニッケル層１３）、450℃で熱処理を行うことで、ゲートとソース・ドレイン１０の上部のみを自己整合的に珪化物化しNiSi層５を形成する（図４(ｄ)）。その後、上部配線の配線層間膜のBPSG膜１４を形成しCMPを行うことで表面を平坦化させる。次に、ゲート及びソース・ドレイン１０のコンタクトプラグ用開口部をフォトリソグラフィ及びRIEにより開口する。このとき、プラグはNiSi層５の上端でストップさせる。次に、フォトリソグラフィ及びRIEによりゲートプラグだけ露出させプラグ用開口部をゲート電極下層のTiNに到達するまで掘り下げる（図４(e)）。その後、各コンタクトプラグにWをCVDによりに埋め込むことで、第1の実施形態の断面構造が得られる（図４(f)）。
【００２３】
（実施形態２）
図３は、本発明に係る半導体装置の第２の実施形態である。
【００２４】
以下に述べる様に、ゲート電極のWゲートコンタクトプラグ３を下層TiNまで掘り下げる工程において、TiN層７及びその下部の絶縁膜層までも貫通させ、素子分離絶縁膜９まで掘り下げた場合には、実施形態２の構造が形成される。ゲート電極１下層の金属層と絶縁膜に同種金属元素が含まれていた場合には、蒸気圧の差が小さくなり、RIE加工の選択比がとれない。よって、HfN電極/Hf酸化物又はHfシリケート構造のような場合には、素子分離絶縁膜９までコンタクトプラグを到達させた方が製造工程の簡便化に繋がる。
【００２５】
以下に詳細について述べる。シリコン基板のP型半導体層上に、ゲート絶縁膜層８のシリコン熱酸化膜が形成されている。酸化膜厚は、2 nm以下が望ましい。ゲート絶縁層の上にはゲート電極１が形成されている。ゲート電極１は積層構造を成しており、ゲート絶縁膜層に近い側から順に、TiN層７、多結晶Si層６及びNiSi層５の3層構造から成っている。多結晶Si層６にはリンが高濃度にドーピングされており、それぞれの膜厚は順に10nm, 50nm, 及び10nmが望ましい。また、ゲート電極１と上部配線は、Wゲートコンタクトプラグ３を介して接続されている。ゲートコンタクト部の構造は、上部配線のWプラグが素子分離領域上でゲート電極１に接続しており、積層構造のゲート電極１及びゲート絶縁膜層８を貫通して下層の素子分離Si酸化膜９に接触している。本実施形態では、上部配線プラグとして、Wを用いているが、低抵抗なAl、Cu金属材料を適宜もちいればよい。また、その場合に金属のバリア層及びSi酸化膜との密着性向上のためTiN膜をバリア膜として用いても構わない。シリコン基板のP型半導体層上には、ゲート電極１/ゲート絶縁膜層８の積層構造を挟むように、n型高濃度不純物領域であるソース・ドレイン領域１０が形成されている。また、それらの上部には上部電極と拡散層とをコンタクトするNiSi層５が形成されている。拡散層上部のNiSi層５の膜厚もゲート部と同じ膜厚が望ましい。こうして、シリコン基板のｐ型半導体層上にn型MISトランジスタが構成されている。
【００２６】
本実施形態ではゲート絶縁膜層８に接する最下層ゲート電極にTiNを用いているが、各デバイスの技術世代及び用途に必要とされる閾値電圧に合う仕事関数を有する金属材料を用いればよい。また、ゲート電極構造の中層には、SiGeやGe層及びSiC層などの半導体層を用いてもよい。最上部のNiSi層５に関しても、中層の半導体層にあわせて、NiSi以外の低抵抗な金属の珪化物やジャーマノシリサイド、ジャーマナイド及びカーバイドシリサイド層を用いてもよい。また、その他のゲート電極１以外のデバイス構造についても、本発明の趣旨を逸脱することがない限り、デバイスの目的にあった構造を各世代で用いればよい。本実施形態は、P型基板上に形成されたｎ型のトランジスタに関してでるが、N型のSi単結晶基板上又は、ウェル上に形成されたｐ型のトランジスタに用いても無論有効である。本実施形態では、Wゲートコンタクトプラグ３が素子分離STIである素子分離Si酸化膜９まで達している。STIはSi酸化膜でできており、熱伝導性が非常に悪い、１チップ上の素子数が数億個に達し、素子密度も大幅に大きくなる技術世代では、デバイス動作によるチャネル領域の発熱が問題となる。本実施形態の構造では、熱伝導のよい金属がSTI中に埋め込まれており、効率よく熱を逃がすことができ、素子動作の安定及び高速化が同時に達成される。特に、図１２に示すSOIデバイスの場合には、そのチャネル領域はSTIと埋め込み絶縁膜層２２に囲まれチャネル部に生じた熱が逃げにくい状況であり、本実施例の形態を採用し放熱を促進することで安定したデバイス動作が達成できる。
【００２７】
（実施形態３）
図５は、本発明に係る半導体装置の第3の実施形態である。
【００２８】
シリコン基板のP型半導体層上に、ゲート絶縁膜層８としてシリコン熱酸化膜が形成されている。酸化膜厚は、2 nm以下が望ましい。ゲート絶縁膜層８の上にはゲート電極１が形成されている。ゲート電極１は積層構造を成しており、ゲート絶縁膜層８に近い側から順に、TiN層７、多結晶Si層６及びNiSi層５の3層構造になっている。多結晶Si層６にはリンが高濃度にドーピングされており、それぞれの膜厚は順に10nm, 50nm, 及び10nmが望ましい。また、ゲート電極１と上部配線は、ゲートコンタクトを介して接続されている。ゲートコンタクト部の構造は、NiSi膜がTiN膜に接続しておりその上部にW ゲートコンタクトプラグ３がNiSi層５に接触している。
【００２９】
本実施形態では、上部配線プラグとして、Wを用いているが、低抵抗なAl、Cu金属材料を適宜もちいればよい。また、その場合に金属のバリア層及びSi酸化膜との密着性向上のためTiN膜をバリア膜として用いても構わない。シリコン基板のP型半導体層上には、ゲート電極１/ゲート絶縁膜層８の積層構造を挟むように、n型高濃度不純物領域であるソース・ドレイン領域１０が形成されている。また、それらの上部には上部電極と拡散層とをコンタクトするNiSi層５が形成されている。拡散層上部のNiSi層５の膜厚もゲート部のNiSi層５の膜厚と同じ膜厚が望ましい。拡散層上部のNiSi層５上部にWソース・ドレインコンタクト４が接続している。こうして、シリコン基板のP型半導体層上にn型MISトランジスタができている。本実施形態ではゲート絶縁膜層８に接する最下層ゲート電極にTiNを用いているが、各デバイスの技術世代及び用途に必要とされる閾値電圧に合う仕事関数を有する金属材料を用いればよい。また、ゲート電極構造の中層には、SiGeやGe層及びSiC層などの半導体層を用いてもよい。最上部のNiSi層５に関しても、中層の半導体層にあわせて、NiSi以外の低抵抗な金属の珪化物やジャーマノシリサイド、ジャーマナイド及びカーバイドシリサイド層を用いてもよい。また、その他のゲート電極１以外のデバイス構造についても、本発明の趣旨を逸脱することがない限り、デバイスの目的にあった構造を各世代で用いればよい。本実施形態は、P型基板上に形成されたｎ型のトランジスタに関してでるが、N型のSi単結晶基板上又は、ウェル上に形成されたP型のトランジスタに用いても無論有効である。
【００３０】
図６は、図５で示した本発明に係る半導体装置の製造方法を説明した図である。
【００３１】
素子分離をシャロー・トレンチ法で形成し各素子を分離する。分離されたデバイス形成領域のシリコン基板のP型半導体層表面にシリコン熱酸化膜を形成する。その後、CVDによりTiN膜及び多結晶シリコン順に成膜する。その後リソグラフィによりゲート電極１及びゲート絶縁膜層８を加工する。砒素のイオン注入によりn型MISトランジスタのソース・ドレイン領域１０を形成する。このときに同時にゲート電極１中の多結晶Si中にもAsが注入される。次に、ゲート電極１とソース・ドレイン領域１０の絶縁のための側壁（ゲート側壁Si酸化膜層１１）を形成する。その後、Niを8 nmスパッタ成膜し450℃で熱処理を行うことで、ゲートとソース・ドレイン１０の上部のみを自己整合的に珪化物化しNiSi層５を形成する（図６(a)）。その後、上部配線の配線層間膜のBPSG膜１４を形成しCMPを行うことで表面を平坦化させる。
【００３２】
次に、ゲート及びソース・ドレインのコンタクトプラグ用開口部をフォトリソグラフィ及びRIEにより開口する（不図示）。このとき、プラグはNiSi層５の上端でストップさせる。次に、フォトリソグラフィ及びRIEによりゲートプラグだけ露出させ、Niを20nmスパッタ成膜する（図６(b)）。その後、450℃の熱処理によって、Wゲートコンタクトプラグ開口部のゲート電極１中の多結晶Siを完全に珪化物化（NiSi）する。最後に、各コンタクトプラグにWをCVDによりに埋め込むことで、第3の実施形態の断面構造が得られる（図６(c)）。
【００３３】
（実施形態４）
図７は、本発明に係る半導体装置の第4の実施形態である。
【００３４】
シリコン基板のP型半導体層上に、ゲート絶縁膜層８のシリコン熱酸化膜が形成されている。酸化膜厚は、2 nm以下が望ましい。ゲート絶縁膜層８の上にはゲート電極が形成されている。ゲート電極は積層構造を成しており、ゲート絶縁膜層８に近い側から順に、LaB6層１８、TiN層７、多結晶Si層６及びNiSi層５の4層構造に成っている。多結晶Si層６にはリンが高濃度にドーピングされており、それぞれの膜厚は順に10nm, 5nm, 45nm, 及び10nmが望ましい。また、ゲート電極１と上部配線は、ゲートコンタクトを介して接続されている。ゲートコンタクト部の構造は、上部配線のWゲートコンタクトプラグがNiSi層５、多結晶Si層６及びTiN層７を貫通し、LaB6層１８で接触している。
【００３５】
本実施形態では、上部配線プラグとして、Wを用いているが、低抵抗なAl、Cu金属材料を適宜もちいればよい。また、その場合に金属のバリア層及びSi酸化膜との密着性向上のためTiN膜などをバリア膜として用いても構わない。シリコン基板のｐ型半導体層上には、ゲート電極１/ゲート絶縁膜層８の積層構造を挟むように、n型高濃度不純物領域であるソース・ドレイン領域１０が形成されている。また、それらの上部には上部電極と拡散層とをコンタクトするNiSi層５が形成している。拡散層上部のNiSi層の膜厚もゲート部と同じ膜厚が望ましい。拡散層上部のNiSi層５上部にWソース・ドレインコンタクト４が接続している。こうして、シリコン基板のP型半導体層上にn型MISトランジスタができている。本実施形態ではゲート絶縁膜層８に接する最下層ゲート電極に実効仕事関数が3.8-4.0eV程度とp型多結晶Siゲートと同程度であるLaB6を用いているが、各デバイスの技術世代及び用途に必要とされる閾値電圧に合う仕事関数を有する金属材料を用いればよい。TiN層７はLaB6層１８と多結晶Siの界面反応を抑えるための反応バリア層である。また、TiNは多結晶Siよりも低抵抗なため、同時に低抵抗化も達成される。TiN膜の他に、TaNやTiSiN、TiAlN及びHfNなどのような、金属との反応バリア層になりうる材料でかつ約1000℃の不純物活性化熱処理に耐えうる材料を用いればよい。下層の金属又は金属化合物層の種類によって最適なバリア層を用いればよい。また、ゲート電極構造の中層には、SiGeやGe層及びSiC層などの半導体層を用いてもよい。最上部のNiSi層５に関しても、中層の半導体層にあわせて、NiSi以外の低抵抗な金属の珪化物やジャーマノシリサイド、ジャーマナイド及びカーバイドシリサイド層を用いてもよい。また、その他のゲート電極１以外のデバイス構造についても、本発明の趣旨を逸脱することがない限り、デバイスの目的にあった構造を各世代で用いればよい。
【００３６】
（実施形態５）
図８は、本発明に係る半導体装置の第5の実施形態である。
【００３７】
シリコン基板のP型半導体層上に、p型不純物領域（p型ウェル領域１７）とn型不純物領域（n型ウェル領域１６）が、分離して形成されている。ゲート絶縁膜層８は、双方とも通常のシリコン熱酸化膜層８であり、2 nm以下が望ましい。ゲート絶縁膜層８の上にはゲート電極１が形成されている。ｐ型ウェル領域１７上に形成されたゲート電極１の構造は、シリコン熱酸化膜層８上にLaB6層１８、リンが高濃度にドーピングされた多結晶Si層６及びNiSi層５が積層に形成されている。一方、ｎ型ウェル領域１６上のゲート電極１の構造は、シリコン熱酸化膜上にPtGe層１９、ボロンが高濃度にドーピングされた多結晶Si層２０及びNiSi層５が積層に形成されている。pウェル中には、ゲート絶縁膜層８を挟むように、n型高濃度不純物領域であるソース・ドレイン領域１０が形成されている。また、その上部にはコンタクト電極であるNiSiが形成されている。こうして、p型ウェル領域１７にn型MISトランジスタができている。一方、n型ウェル領域１６上には、ゲート絶縁膜層８を挟むようにp型高濃度不純物領域であるソース・ドレイン領域２１が形成され、その上部にはNMIS同様にNiSiが形成されている。こうして、n型不純物領域にp型MISトランジスタが構成されている。n型とp型のMISトランジスタは相補的に働き、これらでCMISデバイスが構成される。また、それぞれのトランジスタのコンタクト形状は実施形態1の様に、Wゲートコンタクトプラグ３が下層の金属化合物層のLaB6層１８及びPtGe層１９に接続している。
【００３８】
この構造をとることで、実施形態1と同様の効果がえられ、CMIS動作の高速化が達成される。また、実施形態2及び3のコンタクトプラグの形状を用いても同様であるし、それらの組み合わせでもよい。図９に各金属及び金属化合物の実効仕事関数を示す。値は、各物質でできたゲート電極を有するMISキャパシタの容量−電圧特性から抽出したものであり、測定ばらつきも同時に示す。ウェルの不純物濃度が一定であれば、今回の方法で求めたゲート電極の実効仕事関数によりMIS型トランジスタの閾値は決定される。本実施形態では、NMIS及びPMISのゲート絶縁膜層８に接するゲート電極１の下層にそれぞれLaB6及びPtGeを用いている。図９に示すように、LaB6の実効仕事関数は約3.9eVであり、PtGeの実効仕事関数は5.2eVである。これらの値は現行技術のｎ型及びｐ型多結晶Siゲートの実効仕事関数と一致する。よってこれらの電極材料を用いればCMISトランジスタにおける他部分の設計値を変えることなく金属ゲート電極技術を導入することができる。その他に、n型MISFETのゲート電極材料としては、希土類系及び遷移金属の珪化物及びジャーマナイド(ErSi1.7, YSi2,  TaSi、ErGe1.7)や金属ボライド(HfB、TaB、TiB)が適しており、ｐ型MISFETのゲート電極材料としては、金属炭化物(TiC、TaC)、貴金属珪化物(PtSi、PdSi)、金属窒化物(TiN、TaN)、金属ジャーマナイド（NiGe、PtGe）及びW化合物（WC、WB）、貴金属（Pt、Au、Ir、Ru、W）が適している。また、図１２に示す様な埋め込み絶縁膜層２２を有するSOIデバイスに代表される完全空乏型のトランジスタの場合には、チャネル領域の不純物濃度が低くなるため、トランジスタ閾値電圧を適正な値にするためには、n型、p型共に、4.6eV程度の実効仕事関数値を有するゲート電極材料が必要となる。よって、完全空乏型デバイスの場合には、4.6eV近くに実効仕事関数を有する、Ta、NiSi、Ta2N、ZrC、WSi2、TiN、TiCなどの材料をゲート電極１の下層に用いればよい。技術世代が進むにつれ、電源電圧の低下に伴いより低いトランジスタ動作閾値電圧が要求されており、またデバイスの用途によっても、必要とされるトランジスタ動作電圧閾値は異なる。よって、各技術世代及びデバイスの使用目的に応じて適正な閾値が得られる実効仕事関数を有する金属及び金属化合物を選べばよい。仕事関数は基本的には、物質固有の値であり一意的に決まる。しかし、金属材料の仕事関数は結晶面により変化することが知られており、一般に同一物質においても面指数の大きな結晶面ほど高い実効仕事関数値を示すことが知られている。例えば、銅(Cu)の(100)面の仕事関数は、4.6eVであるのに対し、(111)面は5.0eVであることが知られている。図９で示す値は各物質をスパッタ成膜により形成したものであり、各電極材料は多結晶又は、非晶質形状になっているものが多く、その電極材料の各面指数の平均値を示している。つまり、ALD法などを用いて面指数を制御すれば同一材料であっても、図９の値から最大0.4eV程度制御でき、かつ仕事関数は結晶粒サイズにも依存するので、同一材料での仕事関数制御範囲をさらに広げることができる。無論これらの方法と併用することも有効である。
【００３９】
（実施形態６）
図１０は本発明に関する第6の実施形態である。
【００４０】
シリコン基板のP型半導体層上に、p型不純物領域（p型ウェル領域１７）とn型不純物領域（n型ウェル領域１６）が、分離して形成されている。ゲート絶縁膜層８は、双方とも通常のシリコン熱酸化膜であり、2 nm以下が望ましい。ゲート絶縁膜層８の上にはゲート電極１が形成されている。ｐ型ウェル領域１７上に形成されたゲート電極１の構造は、シリコン熱酸化膜上にTiN層７、リンが高濃度にドーピングされた多結晶Si層６及びNiSi層５が積層に形成されている。一方、ｎ型ウェル領域１６上のゲート電極１の構造は、シリコン熱酸化膜上にTiN層７、ボロンが高濃度にドーピングされた多結晶Si層２０及びNiSi層５が積層に形成されている。どちらの導電型のTiNの厚さも、1nm以下が望ましい。pウェル中には、ゲート絶縁膜層８を挟むように、n型高濃度不純物領域であるソース・ドレイン領域１０が形成されている。また、その上部にはコンタクト電極であるNiSiが形成されている。こうして、p型ウェル領域１７にn型MISトランジスタができている。一方、n型ウェル領域１６上には、ゲート絶縁膜層８を挟むようにp型高濃度不純物領域であるソース・ドレイン領域２１が形成され、その上部にはNMIS同様にNiSiが形成している。こうして、n型不純物領域にp型MISトランジスタができている。n型とp型のMISトランジスタは相補的に働き、これらでCMISデバイスが構成される。また、それぞれのトランジスタのコンタクト形状は実施形態1の様に、Wコンタクトプラグが下層の金属化合物層のLaB6層１８及びPtGe層１９に接続している。
【００４１】
この構造をとることで、実施形態1と同様の効果がえられ、CMIS動作の高速化が達成される。また、実施形態2及び3のコンタクトプラグの形状を用いても同様であるし、それらの組み合わせでもよい。図１１にTiN薄膜/多結晶Si積層ゲート電極の実効仕事関数のTiN膜厚依存性を示す。下層のTiN膜の膜厚は10nm以下になると実効仕事関数は上層の多結晶Si電極の仕事関数の影響を受け、TiN膜の薄膜化に伴いそれぞれｎ型多結晶Si及びp型多結晶Siの実効仕事関数に連続的に近づく。図９で示した実施形態の場合には、ｎ型MISトランジスタではｎ型多結晶Siの実効仕事関数へ、ｐ型MISトランジスタではｐ型多結晶Siの実効仕事関数へ近づく。ゆえに、TiN膜を1nm程度に薄くすれば上層の多結晶Siの仕事関数でトランジスタの閾値が制御でき、かつゲート空乏化はTiN層７が0.5nmあれば完全に抑制できるため、簡便に金属ゲート電極技術の導入ができる。また、実施形態5で述べたように、各技術世代及びデバイス用途によって、必要となる実効仕事関数が異なるが、TiN膜厚を0.5〜10nmの間で制御するか、TiNの代わりに、Siの価電子帯または伝導帯に近い界面金属層を用いることで容易に対処できる。
【００４２】
本発明の第1から第６の実施形態では、チャネル領域にはSiを用いているが、Siよりも移動度の大きいSiGe、Ge及び歪Si等を用いても構わなし、FinFETに代表される3次元構造のデバイス、及び完全空乏型デバイスに適用しても構わない。本発明は、主旨を逸脱しない範囲で種々変形して用いることができる。
【００４３】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る半導体装置
【図２】最下層に金属層を用いその上部に多結晶Si層を用いた場合のSi基板、ゲート絶縁膜層、金属層及び多結晶Si層のエネルギーバンド図。(a)従来のコンタクト構造、(b)本発明のコンタクト構造の場合
【図３】本発明に係る半導体装置
【図４】本発明に係る半導体装置の製造方法
【図５】本発明に係る半導体装置
【図６】本発明に係る半導体装置の製造方法
【図７】本発明に係る半導体装置
【図８】本発明に係る半導体装置
【図９】各金属及び金属化合物の実効仕事関数
【図１０】本発明に係る半導体装置
【図１１】多結晶Si/TiN薄膜積層ゲート電極の実効仕事関数のTiN膜厚依存性
【図１２】本発明に係る半導体装置
【符号の説明】
【００４５】
１…ゲート電極
２…ソース・ドレイン領域
３…Wゲートコンタクトプラグ
４…Wソース・ドレインコンタクトプラグ
５…NiSi層
６…多結晶Si層（リンが高濃度に注入された多結晶Si層）
７…TiN層
８…シリコン熱酸化膜層（ゲート絶縁膜層）
９…素子分離Si酸化膜層（素子分離絶縁膜層）
１０ …ソース・ドレイン（リンドープ拡散領域）
１１ …ゲート側壁Si酸化膜層
１２ …多結晶Si層
１３ …堆積ニッケル層
１４ …BPSG膜  
１５ …レジスト膜
１６ …ｎ型ウェル領域
１７ …ｐ型ウェル領域
１８ …LaB6層
１９ …PtGe層
２０ …ボロンが高濃度に注入された多結晶Si層
２１ …ソース・ドレイン（ボロンドープ拡散領域）
２２ …埋め込み絶縁膜層
【図１】
2006237372.tif 000003
【図２】
2006237372.tif 000004
【図３】
2006237372.tif 000005
【図４】
2006237372.tif 000006
【図５】
2006237372.tif 000007
【図６】
2006237372.tif 000008
【図７】
2006237372.tif 000009
【図８】
2006237372.tif 000010
【図９】
2006237372.tif 000011
【図１０】
2006237372.tif 000012
【図１１】
2006237372.tif 000013
【図１２】
2006237372.tif 000014