(57)【要約】【課題】  面積が小さい磁気ランダムアクセスメモリを提供する。【解決手段】  磁気ランダムアクセスメモリは、内部の磁化方向に応じて情報を記憶する複数のメモリセル１を含む。第１書き込み線２は、第１延在部２ａ、第２延在部２ｂ、第１接続部２ｂを含む。第１延在部は、第１方向に沿い、第１端および第２端を有する。第２延在部は、第１方向に沿い、第１端および第２端とそれぞれ同じ側の第３端および第４端を有する。第１接続部は、第１端と第３端とを接続する。第２書き込み線３は、第１書き込み線と共に複数のメモリセルの１つを挟む。第１書き込み線に電流を流す複数の第１周辺回路４は、第２端および第４端の一方または両方と、第１接続部と、に接続される。【選択図】      図１
2006344281.tif 000002
【特許請求の範囲】
【請求項１】
内部の磁化方向に応じて情報を記憶する複数のメモリセルと、
第１方向に沿い且つ第１端および第２端を有する第１延在部と、前記第１方向に沿い且つ前記第１端および前記第２端とそれぞれ同じ側の第３端および第４端を有する第２延在部と、前記第１端と前記第３端とを接続する第１接続部と、を含む第１書き込み線と、
前記第１書き込み線と共に複数の前記メモリセルの１つを挟む、第２書き込み線と、
前記第２端および前記第４端の一方または両方と、前記第１接続部と、に接続された、前記第１書き込み線に電流を流す複数の第１周辺回路と、
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記第２端および前記第４端に前記第１周辺回路がそれぞれ接続され、
前記第１延在部に電流を流す場合、前記第２端に接続された前記第１周辺回路および前記第１接続部に接続された前記第１周辺回路が活性とされ、前記第４端に接続された前記第１周辺回路が非活性とされる、
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記第１周辺回路が、
前記第１延在部および前記第２延在部の少なくとも一方に電流を供給する電流ドライバ、および前記第１延在部および前記第２延在部の少なくとも一方から電流を引抜く電流シンカの一方または両方を含む電流供給回路と、
前記電流ドライバおよび前記電流シンカの動作および非動作を制御するデコーダと、
を含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記第１延在部および前記第２延在部の少なくとも一方に電流を供給する電流ドライバ、および前記第１延在部および前記第２延在部の少なくとも一方から電流を引抜く電流シンカの一方または両方を含む第１電流供給回路と、
前記第１延在部および前記第２延在部の少なくとも一方に電流を供給する電流ドライバ、および前記第１延在部および前記第２延在部の少なくとも一方から電流を引抜く電流シンカの一方または両方を含む第２電流供給回路と、
前記第１電流供給回路と前記第２端とを選択的に電気的に接続する第１スイッチと、
前記第１電流供給回路と前記第４端とを選択的に電気的に接続する第２スイッチと、
前記第２電流供給回路と前記第１接続部とを選択的に電気的に接続する第３スイッチと、
をさらに具備し、前記第１周辺回路が、前記第１スイッチ、前記第２スイッチ、前記第３スイッチを制御するデコーダを含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記第２書き込み線が、前記第１方向と異なる第２方向に沿い且つ第５端および第６端を有する第３延在部と、前記第２方向に沿い且つ前記第５端および前記第６端とそれぞれ同じ側の第７端および第８端を有する第４延在部と、前記第５端と前記第７端とを接続する第２接続部と、を含み、
前記第６端および前記第８端の一方または両方と、前記第２接続部と、に接続された、前記第２書き込み線に電流を流す複数の第２周辺回路と、をさらに具備する、
ことを特徴とする請求項１に記載のランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリに関し、例えば、磁気ランダムアクセスメモリの書き込み線の形状に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（Magnetic Random Access Memory（MRAM））等のメモリの開発において、その集積度を上げていくことは、必須項目の一つである。
【０００３】
磁気ランダムアクセスメモリのメモリセルアレイ内の配線（書き込み線等）には、書き込み電流供給回路、セレクタ、デコーダ等の周辺回路が接続される。近時、技術の進展に伴いメモリセルの集積度が上昇しているが、これら周辺回路の集積度が、メモリセルの集積度と同じ速度で上昇するとは限らない。このため、周辺回路の配置ピッチがメモリセルの配置ピッチに比べて大きいと、メモリセルのピッチが、本来はより小さくできるにも関わらず、周辺回路のピッチによって制限される。
【０００４】
周辺回路のピッチをメモリセルのピッチに合わせるために、周辺回路の一方の長さ（例えば、ロウデコーダの左右方向の長さ）を大きくすることにより、もう一方の長さ（例えば、ロウデコーダの上下方向の長さ）を小さくすることが考えられる。しかしながら、この手法によると、周辺回路を構成する素子の配置によっては、周辺回路の面積が増大することがある。
【０００５】
例えば、デコーダが、２入力もしくは３入力ＮＡＮＤ回路を利用する場合、ＮＡＮＤ回路を構成するｎ型トランジスタを直列に配置することが、面積を小さくする観点から理想的である。しかしながら、デコーダの平面形状を変更する場合、メタル配線等を利用して、トランジスタを並列に配置する必要がある。その場合、直列に配置した場合より面積が大きい。
【０００６】
また、セレクタ、書き込み電流供給回路等の周辺回路に関しても同様の問題が生じる。すなわち、現状、書き込み電流が大きいことが必要なため、これらに用いられるトランジスタのゲート幅は大きいことが求められる。この要求を満たすために、並列接続された複数のトランジスタで、大きなゲート幅の１つのトランジスタと同等の機能が実現される。この場合も、周辺回路の面積を小さくするために、各素子のレイアウトを変更すると、周辺回路の面積が大きくなる。
【０００７】
デコーダ、書き込み電流供給回路といった周辺回路はメモリセルアレイにおける行・列の数の分だけ繰り返されるため、周辺回路の面積を小さくすることはチップ全体の面積を小さくする上で大きな意味を持つ。よって、上記の手法は、この要請に反するため、現実的ではない。
【０００８】
特開2004-206788号公報（特許文献１）には、複数のサブアレイ間で共有されるグローバルなアドレス選択線をアクセストランジスタのソース領域と電気的に結合することにより、必要な金属配線数を削減することが開示されている。
【特許文献１】特開2004-206788号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、面積が小さい磁気ランダムアクセスメモリを提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点による磁気ランダムアクセスメモリは、内部の磁化方向に応じて情報を記憶する複数のメモリセルと、第１方向に沿い且つ第１端および第２端を有する第１延在部と、前記第１方向に沿い且つ前記第１端および前記第２端とそれぞれ同じ側の第３端および第４端を有する第２延在部と、前記第１端と前記第３端とを接続する第１接続部と、を含む第１書き込み線と、前記第１書き込み線と共に複数の前記メモリセルの１つを挟む、第２書き込み線と、前記第２端および前記第４端の一方または両方と、前記第１接続部と、に接続された、前記第１書き込み線に電流を流す複数の第１周辺回路と、を具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、面積が小さい磁気ランダムアクセスメモリを提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図である。図１に示すように、メモリセル１が行列状に配置されている。メモリセル１は、例えばＭＴＪ（Magnetic Tunnel Junction） 素子から構成される。ＭＴＪ素子については後述する。
【００１４】
磁気ランダムアクセスメモリでは、２つの書き込み線が設けられる。そして、後述のように、一方の書き込み線はメモリセルと電気的に接続され、他方は絶縁される。また、一方の書き込み線がメモリセルの上方を通り、他方がメモリセルの下方を通る。また、一方の書き込み線が行方向に沿って延び、他方が列方向に沿って延びる。これらの組み合わせによって本実施形態および後述の各実施形態は限定されない。したがって、以下の説明は、考えられる組み合わせの一例である。
【００１５】
メモリセル１の上方および下方の一方（以下、上方を通るものとして説明する）を通る書き込み線２が設けられる。もう一方の書き込み線３は、メモリセル１の上方および下方の他方（以下、下方を通るものとして説明する）を通る。
【００１６】
書き込み線２は、延在部２ａと接続部２ｂとからなる。延在部２ａは、同じ行に属するメモリセル１の上方を通る。
【００１７】
第ｎ行目の延在部２ａは、一端（例えば、右側の端）において、第ｎ−１行目の延在部２ａの、第ｎ行目の延在部２ａの一端と同じ側の端（右側の端）と、接続部２ｂによって接続される。また、第ｎ行目の延在部２ａは、他端（例えば、左側の端）において、第ｎ＋１行目の延在部２ａの、第ｎ行目の延在部２ａの他端と同じ側の端（左側の端）と、接続部２ｂによって接続される。この法則に則って、上下に隣接する延在部２ａが接続される。そして、全ての延在部２ａが、このように接続されることにより、書き込み線２は一続きとなっている。
【００１８】
書き込み線３は、相互に独立しており、同じ列に属するメモリセル１の下方を通る。
【００１９】
各接続部２ａは、デコーダ／電流供給回路（周辺回路）４と接続される。よって、２つの延在部２ａに対して（２行に対して）１つのデコーダ／電流供給回路４が設けられることになる。各デコーダ／電流供給回路４は、メモリセル１の行が並ぶ方向と同じ方向（図面において上下方向）に沿って、並んで配置される。
【００２０】
デコーダ／電流供給回路４には、外部からアドレス信号、電源電位、接地電位（共通電位）が供給される。アドレス信号によって特定されるデコーダ／電流供給回路４が活性化されることにより、書き込み線２の所定の位置に書き込み電流が供給される。
【００２１】
書き込み線３の各接続部は、デコーダ／電流供給回路５と接続される。デコーダ／電流供給回路５は、例えば、デコーダ／電流供給回路４と同じ構成を有する。
【００２２】
図２は、第１実施形態に係る磁気ランダムアクセスメモリの主要部のレイアウトを示している。図２に示すように、延在部２ａのピッチはＰＬである。そして、デコーダ／電流供給回路のピッチはＰＤである。上記のように、２つの延在部２ａに対して１つのデコーダ／電流供給回路４が設けられるので、ピッチＰＤは、ピッチＰＬより大きい。
【００２３】
これに対して、各書き込み線（本実施形態の各延在部２ａに相当）に対して、１つのデコーダ／電流供給回路４が設けられている場合、デコーダ／電流供給回路のピッチは、書き込み線のピッチと少なくとも同じか、それより大きい。これは、デコーダ／電流供給回路の集積がメモリセルのそれより高いので、メモリセルのピッチの縮小率に、デコーダ／電流供給回路のピッチの縮小率が追いつかないからである。
【００２４】
次に、ＭＴＪ素子について説明する。ＭＴＪ素子に印加される磁界に応じて少なくとも２値の情報を記憶可能な構成とされていれば、あらゆる構造を用いることができる。図３は、第１実施形態に採用可能なＭＴＪ素子の一例およびその周囲の構成を示す斜視図である。図３に示すように、複数のＭＴＪ素子ＭＴＪが行列状に設けられる。
【００２５】
典型的には、ＭＴＪ素子ＭＴＪは、１つの絶縁膜２０１と、これを挟む２つの強磁性体膜２０２、２０３から構成される。強磁性体膜の一方は、隣接して設けられた反強磁性層（図示せぬ）により、その磁化方向（スピンの方向）が固定されており、例えばピン層、固着層、基準層等と称される。
【００２６】
強磁性体膜の他方は、その磁化方向が磁化容易軸方向に沿って反転可能に構成されており、例えばフリー層、自由層、記憶層等と称される。フリー層とピン層とのスピンの方向が反平行の場合および平行の場合に応じて２値のデータが記録される。
【００２７】
同じ行に属するＭＴＪ素子ＭＴＪの各一端（図では上端）は書き込み線２（書き込み線の延在部２ａ）と接続される。各ＭＴＪ素子ＭＴＪの他端（図では下端）は、選択トランジスタＴを介して接地電位端と接続される。
【００２８】
同じ列に属するＭＴＪ素子ＭＴＪの各他端の下方を書き込み線３が通る。
【００２９】
ＭＴＪ素子への情報の書き込みは、書き込み線２および書き込み線３に電流を流すことにより行われる。この電流によって書き込み線２および書き込み線３の周りにそれぞれ発生する磁界の合成磁界がＭＴＪ素子ＭＴＪに印加され、この合成磁界により、フリー層のスピンの方向が反転し、情報が書き込まれる。
【００３０】
書き込まれるべき情報に応じて、書き込み線２および書き込み線３の一方または両方を流れる電流の方向が決定される。より具体的には、以下のように決定される。図４は、ＭＴＪ素子の書き込み特性を示している。
【００３１】
典型的には、書き込み線２および書き込み線３は直交する。そして、ＭＴＪ素子ＭＴＪに印加される合成磁界Ｈが、書き込み線２および書き込み線３からの磁界の大きさに沿った軸からなる平面上のアステロイド曲線の外側に位置する場合、フリー層の磁化方向が反転する。図４の例の場合、磁界Ｈｘの方向に磁界を印加するための書き込み線では、電流が２方向に流れる必要があり、磁界Ｈｙの方に関しては、１方向に流れれば十分である。
【００３２】
次に、図５を用いて、デコーダ／電流供給回路４の一例について説明する。図５は、第１実施形態のデコーダ／電流供給回路４に適用可能な構成を例示している。このデコーダ／電流供給回路４は、接続された書き込み線２の２方向に選択的に電流を流すように構成されている。
【００３３】
図５に示すように、１つのデコーダ／電流供給回路４は、典型的には、ナンド回路ＮＤ、インバータＩＶ、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＴＰ１、ｎ型のＭＯＳＦＥＴ（以下、単にトランジスタと記載する）ＴＮ１から構成される。
【００３４】
直列接続されたトランジスタＴＰ１、ＴＮ１は、電位供給端ＶＤＤＬおよび接地電位端ＧＮＤの間に設けられ、電流供給回路として機能する。トランジスタＴＰ１、ＴＮ１の接続ノードからデコーダ／電流供給回路４の出力ＯＵＴが取り出される。ナンド回路ＮＤおよびインバータＩＶは、デコーダとして機能する。
【００３５】
電源電位供給端ＶＤＤＬおよびトランジスタＴＰ１は、電流を流し込む電流ドライバとして機能する。接地電位端ＧＮＤおよびトランジスタＴＮ１は、電流を引抜く電流シンカとして機能する。
【００３６】
ナンド回路ＮＤは、例えば３つの入力端ＩＮＡ、ＩＮＢ、ＩＮＣを有する。トランジスタＴＰ１のゲートは、ナンド回路ＮＤの出力により制御される。トランジスタＴＮ１のゲートは、インバータＩＶの出力により制御される。入力端ＩＮＡ、ＩＮＢ、ＩＮＣ、およびインバータＩＶの入力端ＩＮＤには、外部からアドレス信号が供給される。
【００３７】
図４を用いて説明したように、書き込み線２および書き込み線３のうち一方に１方向に書き込み電流が供給されれば、メモリセル１にデータを書き込むことができる。このため、１方向にのみ電流が流れる書き込み線と接続されたデコーダ／電流供給回路４は、電流ドライバまたは電流シンカと、それに対するデコーダを有していれば十分である。
【００３８】
図６は、第１実施形態の、１方向にのみ電流が流れる書き込み線とそれに関する部分を示す図である。図６は、図の左から右に電流が場合を例示している。なお、図６において、書き込み線３、およびこれに関するデコーダ、電流供給回路は、説明の簡略化のために省略されている。
【００３９】
図６に示すように、各延在部２ａの左側の端と接続された接続部２ｂは、それぞれ、トランジスタＴＰ１を介して、電位供給端ＶＤＤＬと接続される。トランジスタＴＰ１のゲートには、デコーダ６が接続される。
【００４０】
各延在部２ａの右側の端と接続された接続部２ｂは、それぞれ、トランジスタＴＮ１を介して、接地電位端ＧＮＤと接続される。トランジスタＴＮ１のゲートには、デコーダ６が接続される。デコーダ６は、外部からのアドレス信号に応じたトランジスタＴＰ１、ＴＮ１をオンする。
【００４１】
例えば、書き込み線２には２方向に書き込み電流が流れ、書き込み線３には１方向に書き込み電流が流れる場合、デコーダ／電流供給回路４が図５の構成を有し、書き込み線２用のデコーダ／電流供給回路が、図６の構成を有する。
【００４２】
次に、書き込み方法について、図７を参照して説明する。図７は、第１実施形態に係る磁気ランダムアクセスメモリの書き込み時の状態の１つを例示している。図７は、上から第３行目（ハッチングにより図示）のメモリセル１にデータを書き込む場合を示している。なお、図７において、書き込み線３、およびこれに関するデコーダ、電流供給回路は、説明の簡略化のために省略されている。
【００４３】
図７に示すように、第３行目の延在部２ａ（以下、選択延在部）と接続された２つのデコーダ／電流供給回路４（以下、選択電流供給回路）が活性化される。すなわち、適当なアドレス信号が供給されることにより、書き込み電流が流れるべき方向に応じて、一方のデコーダ／電流供給回路４のトランジスタＴＰ１がオンとされ、他方のデコーダ／電流供給回路４のトランジスタＴＮ１がオンとされる。
【００４４】
一方、その他のデコーダ／電流供給回路４は、非活性を保つ。この結果、選択延在部２ａのみに書き込み電流が流れ、第３行目のメモリセル１が半選択状態とされる。
【００４５】
さらに、書き込み対象のメモリセル１を通る書き込み線３（図示せぬ）に書き込み電流が供給されることにより、このメモリセル１が選択状態になってデータが書き込まれる。
【００４６】
図６の場合も同様に、選択延在部２ａの両端に接続された１対のトランジスタＴＰ１、ＴＮ１がともにオンとされる。この結果、選択延在部２ａが通るメモリセル１が半選択状態とされる。
【００４７】
なお、第１実施形態において、行方向に延びる書き込み線が、複数の延在部と接続部とからなる構成を有する例について説明した。しかしながら、列方向に延びる書き込み線に、本実施形態が適用されても良い。後述の実施形態についても同様である。
【００４８】
第１実施形態に係る磁気ランダムアクセスメモリによれば、相互に隣接する複数の延在部２ａ同士が接続部２ｂによって端部で接続される。すなわち、１本の書き込み線２が複数の行（列）を通る。そして、各接続部２ｂに対してデコーダ／電流供給回路４が設けられる。この結果、２行ごとに１つのデコーダ／電流供給回路４が設けられることになるので、１行ごとに設けられる場合より、デコーダ／電流供給回路４のピッチＰＤは大きい。このため、デコーダ／電流供給回路４のピッチを、延在部２ａのピッチの減少に伴って小さくする余裕が生まれる。すなわち、延在部２ａのピッチが、デコーダ／電流供給回路４のピッチによって課される制限から解放される。
【００４９】
また、第１実施形態によれば、デコーダ／電流供給回路４のピッチを延在部２ａのピッチに合わせることを目的としてデコーダ／電流供給回路４のレイアウトを変更する必要は生じない。このため、デコーダ／電流供給回路４の面積を最小に抑えることができる。
【００５０】
このように、延在部２ａのピッチを小さくすることができるとともに、デコーダ／電流供給回路４の面積も最小に抑えることができるので、磁気ランダムアクセスメモリの面積を小さくすることができる。
【００５１】
（第２実施形態）
第２実施形態では、電流供給回路が複数の延在部によって共用される。
【００５２】
図８は、本発明の第２実施形態に係る磁気ランダムアクセルメモリの主要部を概略的に示す平面図である。図８に示すように、各接続部２ｂは、セレクタトランジスタＴＳを介して、電流供給回路１１と接続されている。
【００５３】
各セレクタトランジスタＴＳのゲートは、デコーダ６により制御される。よって、２つの延在部２ａに対して（２行に対して）１つのデコーダ６が設けられることになる。各デコーダ６は、メモリセル１の行が並ぶ方向と同じ方向（図面において上下方向）に沿って、並んで配置される。
【００５４】
デコーダ６は、外部から供給されるアドレス信号に応じて、所定の行の延在部２ｂの両端に接続されたセレクタトランジスタＴＳがオンするように、制御信号を供給する。デコーダ６は、例えば、図５と同様に、適当数の入力端を有するアドレス信号ＮＡＮＤ素子から構成することができる。
【００５５】
もう一方の書き込み線３に関しては、第１実施形態と同様であってもよいし、第２実施形態の書き込み線２用の構成と同様であってもよい。すなわち、第１実施形態と同様に、各列にデコーダ／電流供給回路５が設けられていてもよい。また、第２実施形態の書き込み線２用のものと同様に、電流供給回路７が複数の列によって共用され、各列と電流供給回路１２との接続がセレクタトランジスタおよびデコーダ７によって制御されていてもよい。
【００５６】
図９は、第２実施形態に適用可能な電流供給回路１１を例示している。図９に示すように、電流供給回路１１は、電源供給端ＶＤＤＬと接地電位端との間に直列接続されたトランジスタＴＰ１、ＴＮ１を有する。
【００５７】
書き込み電流を供給するにあたり、書き込み電流が流れるべき方向に応じて、一方の電流供給回路１１のトランジスタＴＰ１と、他方の電流供給回路１１のトランジスタＴＮ１がオンとされる。
【００５８】
次に、書き込み方法について、図１０を参照して説明する。図１０は、第２実施形態に係る磁気ランダムアクセスメモリの書き込み時の状態の１つを例示している。図１０は、上から第３行目（ハッチングにより図示）のメモリセル１にデータを書き込む場合を示している。なお、図１０において、書き込み線３、デコーダ７、電流供給回路１２は、説明の簡略化のために省略されている。
【００５９】
まず、書き込み電流の方向に応じて、一方の電流供給回路１１のトランジスタＴＰ１と、他方の電流供給回路１１のトランジスタＴＮ１とがオンとされる。次に、選択延在部２ａを特定するためのアドレス信号がデコーダ６に供給されることにより、選択延在部２ａの両端の１対のセレクタトランジスタＴＳがオンとされる。
【００６０】
一方、その他のセレクタトランジスタＴＳは、オフを維持する。この結果、選択延在部２ａのみに書き込み電流が流れ、第３行目のメモリセル１が半選択状態とされる。
【００６１】
さらに、書き込み対象のメモリセル１を通る書き込み線３（図示せぬ）に書き込み電流が供給されることにより、このメモリセル１が選択状態になってデータが書き込まれる。
【００６２】
次に、読み出し込み方法について、図１１、図１２を参照して説明する。上記のように、磁気ランダムアクセスメモリでは、一般に２つの書き込み線のうち、一方はメモリセルと電気的に接続され、他方は電気的に非接続とされている。読み出しの際、メモリセルと接続された書き込み線上の電位（電流）を用いて、読み出しが行われる。このため、メモリセルと接続された書き込み線が、本実施形態の書き込み線２に当たるか否か（１本の書き込み線が複数の行（列）を通る構成か否か）に応じて、読み出し系の回路の構成が以下のように選択される。
【００６３】
図１１は、第２実施形態の読み出し系を含む構成を示す回路図である。図１１は、メモリセル１と接続されない書き込み線が、複数の行（列）を通る場合である。すなわち、図１１において横方向に延びる書き込み線ＷＬ１が、図８の書き込み線３に該当し、縦方向に延びる書き込み線ＷＬ２が図８の書き込み線２（延在部２ａ）に該当する場合である。
【００６４】
まず、書き込み系の回路について説明する。図１１に示すように、書き込み線ＷＬ１、ＷＬ２のそれぞれの端部は、セレクタトランジスタＴＳを介して、トランジスタＴＰ１、ＴＮ１の接続ノードと接続される。トランジスタＴＰ１、ＴＮ１は電流供給回路１１、１２を構成し、電源供給端ＶＤＤＬと接地電位端との間に接続される。
【００６５】
書き込み線ＷＬ１と接続された１対の電流供給回路１１の一方（左側）のトランジスタＴＰ１のゲートと他方（右側）のトランジスタＴＮ１のゲートには、相補の制御信号／ＬＲ１（／は否定論理を表す）およびＬＲ１がそれぞれ供給される。
【００６６】
同様に、書き込み線ＷＬ１と接続された１対の電流供給回路の一方（左側）のトランジスタＴＮ１のゲートと他方（右側）のトランジスタＴＰ１のゲートには、相補の制御信号ＲＬ１および／ＲＬ１がそれぞれ供給される。
【００６７】
書き込み線ＷＬ２と接続された１対の電流供給回路１２の一方（上側）のトランジスタＴＰ１のゲートと他方（下側）のトランジスタＴＮ１のゲートには、相補の制御信号／ＴＢ１およびＴＢ１がそれぞれ供給される。
【００６８】
同様に、書き込み線ＷＬ２と接続された１対の電流供給回路１２の一方（上側）のトランジスタＴＮ１のゲートと他方（下側）のトランジスタＴＰ１のゲートには、相補の制御信号ＢＴ１および／ＢＴ１がそれぞれ供給される。
【００６９】
制御信号ＬＲ１、／ＬＲ１、ＲＬ１、／ＲＬ１、ＴＢ１、／ＴＢ１、ＢＴ１、／ＢＴ１は、デコーダ（例えば図８のデコーダ６等）から供給される。
【００７０】
次に、読み出し系の回路について説明する。書き込み線ＷＬ１は、例えばメモリセル１の一端に接続される。メモリセル１の他端は、選択トランジスタＴを介して接地される。選択トランジスタＴのゲートには、読み出し系のデコーダから、読み出し対象のアドレスによって特定される制御信号が供給される。
【００７１】
書き込み線ＷＬ１は、また、ｐ型のトランジスタＴＳＣを介して、読み出し電位の供給端と接続される。トランジスタＴＳＣのゲートには、読み出し時にローレベルとされる信号ＣＬが供給される。
【００７２】
書き込み線ＷＬ１は、さらに、ｎ型のトランジスタＴＳＡを介してセンスアンプＳＡの一方入力端と接続される。トランジスタＴＳＡのゲートには、読み出し時にハイレベルとされる信号ＣＳＬが供給される。
【００７３】
センスアンプＳＡの他方入力端には、参照電位ＲＥＦが供給される。センスアンプＳＡは、読み出し信号ＲＤを出力する。
【００７４】
読み出し時に、トランジスタＴＳＣがオンとされることにより、書き込み線ＷＬ２に電流が供給される（電位が上昇する）。次いで、読み出し対象のメモリセル１と接続された選択トランジスタＴがオンとされる。この結果、メモリセル１を介する電流経路が形成され、メモリセル１のフリー層の磁化方向に応じた電流（電位）が、書き込み線ＷＬ１に重畳される。この変化の程度が、センスアンプＳＡおよび参照電圧ＲＥＦを用いて検出されることにより、読み出し信号ＲＤが生成される。
【００７５】
一方、メモリセル１と接続される書き込み線が、複数の行（列）を通る場合、図１１の読み出し系回路では、読み出し信号を読み出せない。この場合、図１２の構成が必要となる。
【００７６】
図１２は、第２実施形態の読み出し系を含む構成を示す回路図である。図１２は、メモリセル１と接続される書き込み線が、延在部２ａと接続部２ｂとにより構成されている場合である。すなわち、図１２において横方向に延びる書き込み線ＷＬ１が、図８の書き込み線２（延在部２ａ）に該当し、縦方向に延びる書き込み線ＷＬ２が図８の書き込み線３に該当する場合である。
【００７７】
書き込み系の回路は、図１１と同じである。一方、読み出し系の回路は、以下のように構成されている。図１２に示すように、トランジスタＴＳＣは、読み出し電位の供給端と選択トランジスタＴの他端との間に接続される。また、トランジスタＴの他端は、トランジスタＴＳＡを介してセンスアンプＳＡの一方入力端と接続される。その他は、図１１と同じである。
【００７８】
読み出しの際、トランジスタＴＳＣがオンとされる。次に、書き込み線ＷＬ１の一端に接続されたトランジスタＴＳおよびＴＮ１からなる組または他端に接続されたトランジスタＴＳおよびＴＮ１からなる組のいずれかがオンとされる。また、読み出し対象のメモリセル１の選択トランジスタがオンとされる。この結果、メモリセル１のフリー層の磁化方向に応じた電流（電位）が、書き込み線ＷＬ１に重畳される。この変化の程度が読み取られる。このように、図１２の場合、書き込み線ＷＬ１を接地電位線として利用して、読み出しが行われる。
【００７９】
第２実施形態に係る磁気ランダムアクセスメモリによれば、第１実施形態と同じく、１本の書き込み線２が複数の行（列）を通り、各接続部２ｂに対してデコーダ６が設けられる。このため、第１実施形態と同じ効果を得られる。
【００８０】
また、第２実施形態では、電流供給回路１１が、複数の行（列）により共用されている。このため、電流供給回路１１全体の面積を小さくすることができる。
【００８１】
（第３実施形態）  
第３実施形態では、第２実施形態の構成に加えて、書き込み線３も各列を通る１本の形状を有する。
【００８２】
図１３は、本発明の第３実施形態に係る磁気ランダムアクセルメモリの主要部を概略的に示す平面図である。図１３に示すように、図８の構成に加えて、書き込み線３も書き込み線２と同様の構成を有する。すなわち、書き込み線３は、延在部３ａと接続部３ｂとからなる。延在部３ａは、同じ列に属するメモリセル１の下方を通る。
【００８３】
第ｎ列目の延在部３ａは、一端（例えば、上側の端）において、第ｎ−１列目の延在部３ａの、第ｎ列目の延在部３ａの一端と同じ側の端（上側の端）と、接続部３ｂによって接続される。また、第ｎ列目の延在部３ａは、他端（例えば、下側の端）において、第ｎ＋１列目の延在部３ａの、第ｎ列目の延在部３ａの他端と同じ側の端（下側の端）と、接続部３ｂによって接続される。この法則に則って、左右に隣接する延在部３ａが接続される。そして、全ての延在部３ａが、このように接続されることにより、書き込み線３は、一続きとなっている。
【００８４】
書き込み線３用の電流供給回路およびデコーダに関しても、書き込み線２用のものと同じである。すなわち、各接続部３ａは、セレクタトランジスタＴＳを介して、電流供給回路１２と接続されている。
【００８５】
各セレクタトランジスタＴＳのゲートは、デコーダ７により制御される。よって、１つのデコーダ７が、２つの延在部３ａに対して（２列に対して）設けられることになる。各デコーダ７は、メモリセルの列が並ぶ方向（図面において左右方向）に沿って、並んで配置される。
【００８６】
電流供給回路１２の構成は電流供給回路１１と同じであり、デコーダ７の構成はデコーダ６と同じである。ただし、上記のように、書き込み線２、３のいずれか一方は、書き込み電流が一方向に流れればよい。このため、電流供給回路１１または電流供給回路１２の一方は、ドライバまたはシンカの一方を有していればよい。
【００８７】
読み出し系の回路に関しては、図１２と同じである。すなわち、メモリセル１と接続される方の書き込み線２または書き込み線３に、図１２に示す読み出し系の回路が設けられる。
【００８８】
なお、図１３では、第２実施形態と同様に、電流供給回路が複数の行（列）によって共用される例を示している。しかしながら、これに限らず、図１４に示すように、第１実施形態（図１）と同様、各行（列）に電流供給回路／デコーダ４（５）が設けられていても良い。さらに、行、列のいずれか一方に関してのみ、第１実施形態の構成を適用しても良い。
【００８９】
第３実施形態に係る磁気ランダムアクセスメモリによれば、第１実施形態と同じく書き込み線２が複数の行を通る一続きの形状によって実現され、第２実施形態と同じく２行ごとに１つのデコーダ６が設けられる。このため、第１、第２実施形態と同じ効果を得られる。
【００９０】
さらに、第３実施形態では、もう一方の書き込み線３も各列を通る一続きの形状によって実現され、２列ごとに１つのデコーダ７が設けられる。このため、書き込み線３用のデコーダ７に関しても、第２実施形態（第１実施形態）と同じ効果を得られる。
【００９１】
このように、行に沿った書き込み線および列に沿った書き込み線の両方に、一続きの形状を適用される。この結果、片方だけの場合よりも、磁気ランダムアクセスメモリの面積をより小さくすることができる。
【００９２】
（第４実施形態）  
第４実施形態では、第１実施形態に示す形状の書き込み線が、メモリセルアレイにおいて複数設けられることにより、各メモリセルアレイを網羅する。
【００９３】
図１５は、本発明の第４実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図である。図１５に示すように、１つのメモリセルアレイに対して１つの書き込み線２ではなく、複数（図では２本を例示）の書き込み線２Ａ、２Ｂが設けられる。
【００９４】
書き込み線２Ａおよび書き込み線２Ｂは、相互に分断されている。また、書き込み線２Ａおよび書き込み線２Ｂは、それぞれ、書き込み線２と同じ構成を有する。すなわち、書き込み線２Ａは、各行を通る延在部２Ａａと、隣接する２つの延在部２Ａａを端部において接続する接続部２Ａｂとからなる。同様に、書き込み線２Ｂは、各行を通る延在部２Ｂａと、隣接する２つの延在部２Ｂａを端部において接続する接続部２Ｂｂとからなる。
【００９５】
デコーダ／電流供給回路４は、第１実施形態と同じく、接続部２Ａｂおよび接続部２Ｂｂごとに１つ設けられる。また、図１６に示すように、第２実施形態と同様、電流供給回路１１が複数の延在部２Ａａ、２Ｂａによって共用され、各接続部２Ａｂ、２Ｂｂと電流供給回路１１との間に接続されたセレクタトランジスタＴＳがデコーダ６によって制御される構成とすることもできる。
【００９６】
書き込み線３用のデコーダ７および電流供給回路１２に関しては、第２実施形態に記載したように、第１実施形態、第２実施形態のいずれの構成を適用することが可能である。
【００９７】
さらに、第３実施形態と同様に、もう一方の書き込み線３に対しても、本実施形態の書き込み線２の構成を適用することも可能である。この場合、第３実施形態に記載したように、一方の場合よりも、磁気ランダムアクセスメモリの面積をさらに小さくすることができる。
【００９８】
本発明の第４実施形態に係る磁気ランダムアクセスメモリによれば、第１実施形態と同じく、書き込み線２が複数の行を通る一続きの形状によって実現され、２行ごとに１つのデコーダ／電流供給回路４が設けられる。このため、第１実施形態と同じ効果を得られる。
【００９９】
また、第４実施形態によれば、一続きの複数の書き込み線２Ａ、２Ｂによって、複数のメモリセル１が網羅される。よって、各書き込み線２Ａ、２Ｂの長さは、１本の書き込み線によって全メモリセルを網羅する場合より短い。このため、プロセス上の不具合により書き込み線２が他の配線等とショートした場合等に、使用不能となる領域を小さい範囲に抑えることができる。また、書き込み線２Ａ、２Ｂに接続される素子の総量が減少する分、書き込み線２Ａ、２Ｂの寄生容量が減少する。
【０１００】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図。
【図２】第１実施形態に係る磁気ランダムアクセスメモリの主要部のレイアウトを示す図。
【図３】第１実施形態に採用可能なＭＴＪ素子の一例およびその周囲の構成を示す斜視図。
【図４】ＭＴＪ素子の書き込み特性を示す図。
【図５】第１実施形態のデコーダ／電流供給回路に適用可能な構成を例示する図。
【図６】第１実施形態の、一方向にのみ電流が流れる書き込み線とそれに関する部分を示す図。
【図７】第１実施形態の書き込み時の状態の１つを例示する図。
【図８】本発明の第２実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図。
【図９】第２実施形態の電流供給回路に適用可能な構成を例示する図。
【図１０】第２実施形態の書き込み時の状態の１つを例示する図。
【図１１】第２実施形態の読み出し系を含む構成を示す回路図。
【図１２】第２実施形態の読み出し系を含む構成を示す回路図。
【図１３】本発明の第３実施形態に係る磁気ランダムアクセルメモリの主要部を概略的に示す平面図。
【図１４】第３実施形態の変形例に係る磁気ランダムアクセルメモリの主要部を概略的に示す平面図。
【図１５】本発明の第４実施形態に係る磁気ランダムアクセスメモリの主要部を概略的に示す平面図。
【図１６】第４実施形態の変形例に係る磁気ランダムアクセルメモリの主要部を概略的に示す平面図。
【符号の説明】
【０１０２】
１…メモリセル、２、３、２Ａ、２Ｂ…書き込み線、２ａ、２Ａａ、２Ｂａ…延在部、２ｂ、２Ｂａ、２Ｂｂ…接続部、４、５…デコーダ／電流供給回路、６、７…デコーダ、１１、１２…電流供給回路、２０１…絶縁膜、２０２、２０３…強磁性膜、ＭＴＪ…ＭＴＪ素子、Ｔ、ＴＰ１、ＴＮ１、ＴＳ、ＴＳＣ、ＴＳＡ…トランジスタ、ＮＤ…ＮＡＮＤ回路、ＩＶ…インバータ回路、ＳＡ…センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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