(57)【要約】【課題】  レジスタに格納される互いに関連を有する一群の制御変数が画面の切り替わりに同期して有効化される画像信号処理装置において、ホストがそれら制御変数群をレジスタに設定する場合に、その設定動作が垂直同期信号ＶＤのパルスにまたがらないように留意する必要があった。【解決手段】  ホストがレジスタブロック２０に制御変数群を設定する動作と、それらをＤＳＰブロック２２に反映させる動作とを別々にする。ホストは、制御変数群の設定後、ＶＬＡＴレジスタ３０にＨレベルを設定する。制御部２４は、これに応じてラッチ回路３６の出力を更新する。これによりレジスタブロック２０からＤＳＰブロック２２へ制御変数群が有効化される。【選択図】        図２
2006101462.tif 000002
【特許請求の範囲】
【請求項１】
レジスタに設定された制御変数群を画像信号の同期信号に同期して、まとめて信号処理に取り込んで有効化する画像信号処理装置において、
前記制御変数群の前記有効化に対する許否状態を表し、前記レジスタへの前記制御変数群の設定完了に応じて、前記許否状態を前記有効化の禁止状態から許可状態に変更される有効化許否状態記憶部と、
前記有効化許否状態記憶部に格納された前記許否状態に応じて、前記同期信号に同期した前記有効化を制御する制御部と、
を有することを特徴とする画像信号処理装置。
【請求項２】
請求項１に記載の画像信号処理装置において、
前記制御部は、前記有効化が実行された後、前記有効化許否状態記憶部に格納される前記許否状態を前記禁止状態に設定すること、
を特徴とする画像信号処理装置。
【請求項３】
レジスタに格納される制御変数群を画面更新に同期して更新する画像信号処理装置において、
前記制御変数群に対する読み出し要求に応じて読み出し要求状態に設定され、前記読み出し要求がない場合は読み出し不要状態に設定される読み出し要求状態記憶部と、
前記読み出し要求状態の設定に応じて、前記制御変数群の更新許否状態を許可状態から禁止状態へ切り換え、一方、前記読み出し不要状態の設定に応じて、前記禁止状態から前記許可状態へ切り換える制御部と、
を有することを特徴とする画像信号処理装置。
【請求項４】
請求項３に記載の画像信号処理装置において、
前記読み出し要求状態及び前記読み出し不要状態それぞれの設定に応じて第１状態から第２状態に変更される動作同期フラグを有し、
前記制御部は、前記動作同期フラグが前記第２状態に設定されていることに基づいて、現在設定されている一方状態から他方状態への前記更新許否状態の切り換えを実行し、かつ前記動作同期フラグを前記第２状態から前記第１状態に復帰させること、
を特徴とする画像信号処理装置。
【請求項５】
請求項３又は請求項４に記載の画像信号処理装置において、
前記制御部は、前記更新許否状態の切り換えを画像信号の同期信号に同期して実行することを特徴とする画像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置から取得され、また画像表示装置に表示される画像信号を取り扱う画像信号処理装置に関し、特に信号処理に関係する制御変数の更新や読み出しに関する。
【背景技術】
【０００２】
ビデオカメラ等の撮像装置ではＣＣＤイメージセンサ等の撮像素子で得られた画像信号は、信号処理された後、記憶媒体に記録されたり、表示装置に画像として表示される。信号処理はアナログ信号処理回路とデジタル信号処理回路とによって行われ、特にデジタル信号処理回路は、ＤＳＰ（Digital Signal Processor）が、レジスタに設定される種々の制御変数を参照又は更新しながら画像信号処理を行う。
【０００３】
例えば、ＤＳＰは、画像信号処理を行うＤＳＰブロックと、外部から制御変数を設定可能な複数のレジスタからなるレジスタブロックとを含んで構成される。ＤＳＰブロックは、露光状態等、画像信号処理で得られる画像状態等を表す変数をレジスタに格納し、これを用いて次の画面の画像信号処理を行うほか、レジスタブロックにＤＳＰ外から設定される変数を画像信号処理に利用する。レジスタブロックに外部から設定された制御変数は、ＤＳＰブロックでの処理に取り込まれ反映されることで有効化される。
【０００４】
この有効化のタイミングに関しては例えば、レジスタブロックに設定された直後から可能な制御変数や、画面の切り替わりに同期して行われる制御変数が存在する。後者の例としては、同期信号系の設定パラメータや、画像サイズ、出力モードなどがある。
【０００５】
一方、ＤＳＰブロックでの或る処理で生成された制御変数を他の処理や外部から参照したい場合がある。例えば、ホワイトバランス調整においては、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各色成分の１画面での積分値が参照される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
レジスタブロックに設定される制御変数の中には、ＤＳＰブロックでの処理にて互いに関連を有する制御変数のセットが存在する。そのセットにおいては、いずれかの変数を変更する場合、当該セットの他の変数も整合的に変更する必要がある。そのようなセットの例として、水平同期信号の立ち上がりタイミングと立ち下がりタイミングが挙げられる。これら２つのタイミングを指定するクロック数は、それぞれ２つずつのレジスタを用いて格納され、これら合計４つのレジスタの内容は画面の切り替わりに同期して有効化される。例えば、ＤＳＰ外のコンピュータ等のホスト機器（以下、ホスト）からレジスタの設定を行う際、通常は、シーケンシャルな手順で行われ、複数のレジスタの設定にはある程度の時間を要する。そのため、画面の切り替わりに同期した有効化に際して互いに関連する一群の制御変数の整合性を保つために、従来は、それら一群の制御変数をレジスタに設定する動作の期間が、画面の切り替わりを定義する垂直同期信号ＶＤのパルスにまたがらないように留意する必要があった。そのため、レジスタを設定するホストが垂直同期信号ＶＤをモニタしなければならず、回路やプログラムの構成が複雑になったり、処理負荷が増加するといった問題があった。
【０００７】
一方、ＤＳＰブロックで生成された制御変数を参照する場合にも、同様の問題が生じる。すなわち、画面毎に更新される制御変数のうち、互いに関連を有する一群の制御変数は、同一画面周期内で読み切る必要があった。そのため、例えば、ＤＳＰブロックの制御変数を参照するホストは、垂直同期信号ＶＤをモニタし、その同期パルスにまたがらない期間にて読み出しが完了する必要があり、回路やプログラムの構成が複雑になったり、処理負荷が増加するといった問題があった。
【０００８】
本発明は上記問題点を解決するためになされたものであり、レジスタに格納される互いに関連を有する一群の制御変数を画像信号の同期信号に同期してまとめて有効化したり、更新したりする場合であっても、制御変数群の設定、読み出しを容易とする画像信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る画像信号処理装置は、レジスタに設定された制御変数群を画像信号の同期信号に同期して、まとめて信号処理に取り込んで有効化するものであって、前記制御変数群の前記有効化に対する許否状態を表し、前記レジスタへの前記制御変数群の設定完了に応じて、前記許否状態を前記有効化の禁止状態から許可状態に変更される有効化許否状態記憶部と、前記有効化許否状態記憶部に格納された前記許否状態に応じて、前記同期信号に同期した前記有効化を制御する制御部と、を有するものである。
【００１０】
他の本発明に係る画像信号処理装置においては、前記制御部が、前記有効化が実行された後、前記有効化許否状態記憶部に格納される前記許否状態を前記禁止状態に設定する。
【００１１】
別の本発明に係る画像信号処理装置は、レジスタに格納される制御変数群を画面更新に同期して更新する画像信号処理装置において、前記制御変数群に対する読み出し要求に応じて読み出し要求状態に設定され、前記読み出し要求がない場合は読み出し不要状態に設定される読み出し要求状態記憶部と、前記読み出し要求状態の設定に応じて、前記制御変数群の更新許否状態を許可状態から禁止状態へ切り換え、一方、前記読み出し不要状態の設定に応じて、前記禁止状態から前記許可状態へ切り換える制御部と、を有するものである。
【００１２】
また他の本発明に係る画像信号処理装置は、前記読み出し要求状態及び前記読み出し不要状態それぞれの設定に応じて第１状態から第２状態に変更される動作同期フラグを有し、前記制御部が、前記動作同期フラグが前記第２状態に設定されていることに基づいて、現在設定されている一方状態から他方状態への前記更新許否状態の切り換えを実行し、かつ前記動作同期フラグを前記第２状態から前記第１状態に復帰させるものである。
【００１３】
本発明の好適な態様は、前記制御部が、前記更新許否状態の切り換えを画像信号の同期信号に同期して実行する画像信号処理装置である。
【発明の効果】
【００１４】
本発明によれば、互いに関連する制御変数群をレジスタに設定する際に、それらの設定が完了するまで、当該制御変数群を信号処理に対して有効化することが禁止される。すなわち、それら制御変数群の設定期間が通常、有効化がされるタイミングにまたがるものであっても、互いの整合性が確保される。また、本発明によれば、互いに関連する制御変数群を読み出す際に、それらの読み出し動作が完了するまで、当該制御変数群の更新が禁止される。すなわち、それら制御変数群の読み出し期間が通常、更新が行われるタイミングにまたがるものであっても、互いの整合性が確保された内容が読み出される。このように本発明によれば、制御変数群の設定、読み出しを行うホスト側にて、同期信号に同期した有効化や更新のタイミングを意識する必要がなくなり、設定、読み出しが容易となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１６】
図１は、本発明の撮像装置の概略構成を示すブロック構成図である。ここに示す撮像装置は、ＣＣＤイメージセンサ２、ドライバ回路４、タイミング制御回路６、アナログ信号処理回路８、Ａ／Ｄ変換回路１０及びデジタル信号処理回路１２を含んで構成される。
【００１７】
タイミング制御回路６は、基準クロックＣＫをカウントし、垂直同期信号ＶＤや水平同期信号ＨＤなどのタイミング信号を生成し、ドライバ回路４へ供給する。このタイミング信号に基づいて、ドライバ回路４はＣＣＤイメージセンサ２の各部に対する駆動パルスを生成、供給して、ＣＣＤイメージセンサ２を駆動する。
【００１８】
ＣＣＤイメージセンサ２から出力される画像信号は、アナログ信号処理回路８に入力される。アナログ信号処理回路８は、ＣＣＤイメージセンサ２から得た画像信号に対して相関二重サンプリング（ＣＤＳ）、自動利得制御（ＡＧＣ）等の処理を施し、Ａ／Ｄ変換回路１０は、アナログ信号処理回路８から出力される画像信号を１画素ずつデジタル信号に変換して画像データを生成する。
【００１９】
デジタル信号処理回路１２は本発明に係る画像信号処理装置に相当し、ＤＳＰを用いて構成される。デジタル信号処理回路１２は、Ａ／Ｄ変換回路１０から画像データを入力され、例えば、色分離、マトリクス演算、ホワイトバランス調整等の画像信号処理を施したり、タイミング制御回路６でのタイミング制御に用いられる制御変数を供給したりする他、例えばシリアルバスを介してホスト１４と通信を行うことができる。
【００２０】
デジタル信号処理回路１２のＤＳＰは、画像信号処理を行うＤＳＰブロックと、外部からアクセス可能な複数のレジスタからなるレジスタブロックとを含んで構成される。ＤＳＰブロックはレジスタブロックやＤＳＰブロック内のレジスタに設定される種々の制御変数を参照又は更新しながら画像信号処理を行う。
【００２１】
図２は、ＤＳＰの概略の構成の一例を示す回路構成図であり、同図は特に、レジスタブロック２０にＤＳＰブロック２２で用いる制御変数を設定するための構成を示している。ＤＳＰブロック２２は、レジスタブロック２０の複数のレジスタに設定された所定の制御変数群を垂直同期信号ＶＤのパルスに同期して、まとめて信号処理に取り込んで有効化することができる。この有効化の制御を行うために、制御部２４が設けられると共に、レジスタブロック２０にＶＬＡＴレジスタ３０が設けられる。ＶＬＡＴレジスタ３０は、制御変数群の有効化に対する許否状態を表し、格納する値が“Ｌ”（Low）のとき許否状態は禁止状態を表し、“Ｈ”（High）のとき許可状態を表す。
【００２２】
制御部２４は、ＶＬＡＴレジスタ３０に格納された許否状態に応じて、垂直同期信号ＶＤパルスに同期した有効化を制御するロジック回路であり、画面垂直同期カウンタ３２、ラッチ回路３４、ラッチ回路３６、ＡＮＤ回路３８、ＮＡＮＤ回路４０からなる。
【００２３】
画面垂直同期カウンタ３２は、基準クロックＣＫをカウントして垂直走査期間に対応する周期でパルスを生じるクロックＡ，Ｂ，Ｃを生成する。クロックＡ，Ｂ，Ｃはこの順番にパルスを生じるように構成される。例えば、クロックＡがＶＤパルスに同期して立ち上げられてＨレベルとなり、次にクロックＡのＬレベルへの立ち下がりに同期してクロックＢが立ち上げられてＨレベルとなり、さらにクロックＢの立ち下がりに同期してクロックＣが立ち上げられる。なお、後述するように、ＶＬＡＴレジスタ３０にＨが設定されている状態に対応してクロックＢ，Ｃは生成される。
【００２４】
ラッチ回路３４は、ＶＬＡＴレジスタ３０が出力する論理値を、画面垂直同期カウンタ３２からのクロックＡの立ち上がりに同期してラッチして出力する。ＡＮＤ回路３８は、ラッチ回路３４の出力とクロックＢとを入力され、それらの論理積をラッチ回路３６のＣＬＫ端子へ出力する。ラッチ回路３６は、ＣＬＫ端子への立ち上がりパルスにより、データ端子に入力されるデータをラッチして出力し、これによりＤＳＰブロック２２がレジスタブロック２０に設定された制御変数群をＶＤパルスに同期して有効化することが可能となる。ここで、ＡＮＤ回路３８は、ラッチ回路３４の出力がＨである場合に、クロックＢのパルスを通過させ、そのパルスによってラッチ回路３６に垂直同期信号ＶＤパルスに同期してデータ端子に入力されるデータをラッチして出力させる。
【００２５】
一方、ＮＡＮＤ回路４０は、ラッチ回路３４の出力とクロックＣとを入力され、それらの論理積の反転出力を生成し、ＶＬＡＴレジスタ３０及びラッチ回路３４のリセット端子へ出力する。これらリセット端子はLowアクティブに構成され、Ｌレベルを入力することによりリセットされる。具体的には、ＶＬＡＴレジスタ３０はリセットされると、保持する値がＬレベルとなり、ラッチ回路３４は出力をＬレベルとする。これらリセットを実現するＮＡＮＤ回路４０のＬレベル出力は、ラッチ回路３４の出力がＨである期間内に生成されるクロックＣのパルスに同期して生じる。
【００２６】
図３は、レジスタブロック２０に格納される制御変数群を垂直同期信号ＶＤに同期して有効化する場合のデジタル信号処理回路１２における概略の動作を示すフロー図である。例えば、レジスタブロック２０はシリアルクロックラインＳＣＬ及びシリアルデータラインＳＤＡによってホストと接続され、ＳＣＬ上のクロックに同期してＳＤＡ上にてデータを通信することができる。例えば、ホスト側ではユーザ操作又はプログラムに応じて新たな制御変数の値を順次、レジスタブロック２０に格納する（Ｓ５０）。このとき、ＶＬＡＴレジスタ３０には、有効化が禁止される状態を表す値“Ｌ”が設定されており、ホストが制御変数群の値を更新している途中でＶＤパルスのタイミングが到来しても、レジスタブロック２０に設定された新たな制御変数の値はＤＳＰブロック２２に反映されない。
【００２７】
ホストは、レジスタブロック２０に対する制御変数群の更新を完了するに際して、レジスタブロック２０に用意されたＶＬＡＴレジスタ３０に、有効化を許可する状態を表す値“Ｈ”を設定する（Ｓ５２）。ＶＬＡＴレジスタ３０にＨレベルが設定されたことに応じて制御部２４は、ラッチ回路３６のＣＬＫ端子にＶＤパルスに同期した立ち上がりパルスを印加する。このパルスに同期してレジスタブロック２０の制御変数群がラッチ回路３６にラッチされ、ＤＳＰブロック２２へ出力される。これによりレジスタブロック２０の設定内容がＤＳＰブロック２２にて有効化される（Ｓ５４）。有効化が完了するタイミングにて、制御部２４はＶＬＡＴレジスタ３０の値を、有効化の禁止状態を表す値“Ｌ”にリセットする（Ｓ５６）。
【００２８】
図４は、上述の制御部２４の動作を説明するタイミング図である。図４において、Ａ，Ｂ，Ｃはそれぞれ画面垂直同期カウンタ３２が出力するクロックＡ，Ｂ，Ｃを表し、ＶＬＡＴ，ＬＡＴ１，ＡＮＤ，ＬＡＴ２，ＮＡＮＤはそれぞれＶＬＡＴレジスタ３０、ラッチ回路３４、ＡＮＤ回路３８、ラッチ回路３６、ＮＡＮＤ回路４０の出力を表す。
【００２９】
ホストは、更新したい制御変数群をレジスタブロック２０に格納し終わると、ＶＬＡＴレジスタ３０をＨレベルに設定する（時刻ｔ１）。その後のクロックＡの立ち上がりにて、ＶＬＡＴレジスタ３０の出力はラッチ回路３４にてラッチされ、ラッチ回路３４の出力がＨレベルとなる（時刻ｔ２）。
【００３０】
またこれに連動して、クロックＢ，Ｃをアクティブにする信号がイネーブル状態（例えばＨレベル）となる。これにより画面垂直同期カウンタ３２から生成されたクロックＢがＡＮＤ回路３８に入力される。ＡＮＤ回路３８は、もう一方の入力端子に時刻ｔ２以降、ラッチ回路３４からＨレベルを入力されており、クロックＢがＨレベルに立ち上がっている間、その出力をＨレベルに遷移させ、ラッチ回路３６のＣＬＫ端子にクロックＢが印加される。このＣＬＫ端子に印加されたクロックＢにより、レジスタブロック２０に設定された制御変数群がラッチ回路３６にラッチされ、ＤＳＰブロック２２に入力され、有効化される（時刻ｔ３以降）。
【００３１】
制御変数群をＤＳＰブロック２２に反映し終わった時刻ｔ４ではクロックＢと同様にアクティブとされたクロックＣが立ち上がり、ＮＡＮＤ回路４０に入力される。ＮＡＮＤ回路４０は、もう一方の入力端子に時刻ｔ２以降、ラッチ回路３４からＨレベルを入力されており、クロックＣがＨレベルに立ち上がることにより、その出力をＬレベルに遷移させ、ＶＬＡＴレジスタ３０及びラッチ回路３４をリセットする（期間ｔ４）。このリセットにより、ＶＬＡＴレジスタ３０は有効化禁止状態であるＬレベルに復帰し、またラッチ回路３４の出力もＬレベルとなる。これにより、ＶＬＡＴレジスタ３０に改めてＨレベルが設定されるまで、画面の切り替わりに同期したレジスタブロック２０からＤＳＰブロック２２への制御変数群の有効化は禁止される。また、クロックＢ，Ｃをアクティブにする信号がディスエーブル状態（例えばＬレベル）とされる。
【００３２】
なお、レジスタブロック２０に設定後、直ちにＤＳＰブロック２２にて有効化してよい制御変数は、上述の制御部２４を介さずにレジスタブロック２０からＤＳＰブロック２２に直接出力するように構成される。
【００３３】
ホストはＶＬＡＴレジスタ３０の格納内容を監視し、それが有効化禁止状態であるときに、整合性を確保すべき制御変数群のレジスタブロック２０への設定を行うようにすることができる。
【００３４】
以上、図２〜図４を用いて説明した構成によれば、例えば、垂直同期信号又は水平同期信号の立ち上がりタイミング及び立ち下がりタイミングのような一括して更新して互いの整合性を保つ必要のある制御変数群を、ＤＳＰブロック２２にて画面の切り替わりに同期してまとめて更新することができる。つまり、レジスタブロック２０にそれら制御変数群を格納する期間が複数画面の処理周期にまたがっても、ＤＳＰブロック２２での処理にはそれら制御変数を整合性を保ちつつ反映させることができる。
【００３５】
以上は、ＤＳＰブロック２２への制御変数群の書き込みに関する構成であったが、一方で、デジタル信号処理回路１２はＤＳＰブロック２２からの制御変数群の読み出しにも特徴を有する。次に、この読み出しに係る構成、すなわちＤＳＰブロック２２にて例えば画面毎に周期的に更新される制御変数群をその更新タイミングにまたがる期間にて読み出す際に、それら制御変数間の整合性を確保する構成を、図５〜図７を用いて説明する。
【００３６】
図５は、ＤＳＰの概略の構成の一例を示す回路構成図であり、同図は特に、ＤＳＰブロック２２にて周期的に更新される制御変数を、レジスタブロック２０を介して例えばホスト側に読み出すための構成を示している。ここで、ＤＳＰブロック２２が有するレジスタ（画像状態格納レジスタ８０）に格納される制御変数群は画面更新に同期して更新されるものであり、例えば互いに関連性を有するものとする。例えば、そのような制御変数群として、ＲＧＢ各色成分毎の１画面での積分値が挙げられる。それら制御変数群を整合性を確保しつつ読み出すために、制御部７０が設けられると共に、レジスタブロック２０にＨＯＬＤレジスタ７２及びＶＬＡＴレジスタ３０が設けられる。ＶＬＡＴレジスタ３０及び、制御部７０を構成する画面垂直同期カウンタ３２、ラッチ回路３４、ＡＮＤ回路３８、ＮＡＮＤ回路４０は上述したＤＳＰブロック２２への制御変数群の書き込みに関する制御部２４と共通する構成である。制御部７０は、このほか、ラッチ回路７４、インバータ回路７６、ＡＮＤ回路７８を含んで構成される。
【００３７】
ＨＯＬＤレジスタ７２は、制御変数群に対する読み出し要求に応じて読み出し要求状態に設定され、読み出し要求がない場合は読み出し不要状態に設定される。ここでは、ＨＯＬＤレジスタ７２は、格納する値が“Ｈ”のとき読み出し要求状態を表し、“Ｌ”のとき読み出し不要状態を表す。また、ＶＬＡＴレジスタ３０は、読み出し要求状態及び読み出し不要状態それぞれの設定に連動してＬレベルからＨレベルに立ち上げられる動作同期フラグとして用いられる。
【００３８】
制御部７０は、ＨＯＬＤレジスタ７２に読み出し要求状態が設定されたことに応じて、制御変数群の更新許否状態を許可状態から禁止状態へ切り換え、一方、読み出し不要状態が設定されたことに応じて、禁止状態から許可状態へ切り換えるロジック回路であり、ここでは、ＶＬＡＴレジスタ３０がＨレベルに設定されていることに基づいて、現在設定されている更新許否状態の許可状態から禁止状態への切り換え、及び禁止状態から許可状態への切り換えを実行する。制御部７０は、これら更新許可状態の切り換えを実行すると、ＶＬＡＴレジスタ３０をＨレベルからＬレベルへ復帰させる。
【００３９】
上述したように、制御部７０の構成のうち、画面垂直同期カウンタ３２、ラッチ回路３４、ＡＮＤ回路３８、ＮＡＮＤ回路４０は上述した制御部２４と同様に接続され、基本的に同様に動作するので、それら共通する点については基本的に説明を省略する。
【００４０】
画面垂直同期カウンタ３２は、上述のようにクロックＡ，Ｂ，Ｃを生成し、クロックＢ，Ｃは、やはり上述したようにＶＬＡＴレジスタ３０にＨが設定されている状態に対応して生成される。ＡＮＤ回路３８の出力はラッチ回路７４のＣＬＫ端子へ供給される。ラッチ回路７４は、ＶＬＡＴレジスタ３０がＨレベルの期間に、クロックＢに同期したパルスをＣＬＫ端子に入力され、その立ち上がりでのＨＯＬＤレジスタ７２の値をラッチして出力する。インバータ回路７６はラッチ回路７４の出力を反転してＡＮＤ回路７８の一方入力端子に入力する。ＡＮＤ回路７８の他方入力端子には、クロックＡが入力される。ＡＮＤ回路７８は、それら２つの入力の論理積を画像状態格納レジスタ８０のＣＬＫ端子に入力する。画像状態格納レジスタ８０は、ＣＬＫ端子に立ち上がりクロックを入力されると、その内容の更新が可能となる。
【００４１】
図６は、画像状態格納レジスタ８０に格納される制御変数群を垂直同期信号ＶＤに同期して更新する場合のデジタル信号処理回路１２における概略の動作を示すフロー図である。レジスタブロック２０と通信するホストにおいて、例えばユーザ操作又はプログラムに応じて画像状態格納レジスタ８０の内容を読み出す場合、ＨＯＬＤレジスタ７２に読み出し要求状態を表す値“Ｈ”を設定する。またホストはＶＬＡＴレジスタ３０にＨレベルを設定する（Ｓ９０）。制御部７０は、ＶＬＡＴレジスタ３０がＨレベルに設定されたことに応じて、ＶＤパルスに同期したタイミングでＨＯＬＤレジスタ７２に設定された読み出し要求状態をラッチして、画像状態格納レジスタ８０の更新を禁止し、ＶＬＡＴレジスタ３０をＬレベルにリセットする（Ｓ９２）。ホストは画像状態格納レジスタ８０の更新が禁止されている期間に、当該レジスタから制御変数群を読み出す（Ｓ９４）。そして、ホストはその読み出しを完了すると、ＨＯＬＤレジスタ７２に読み出し不要状態を表す“Ｌ”を設定し、またＶＬＡＴレジスタ３０に再びＨレベルを設定する（Ｓ９６）。制御部７０は、ＶＬＡＴレジスタ３０がＨレベルに設定されたことに応じて、ＶＤパルスに同期したタイミングでＨＯＬＤレジスタ７２に設定された読み出し不要状態をラッチして、画像状態格納レジスタ８０の更新を許可し、ＶＬＡＴレジスタ３０をＬレベルにリセットする（Ｓ９８）。
【００４２】
図７は、上述の制御部７０の動作を説明するタイミング図である。図７において、Ａ，Ｂ，Ｃはそれぞれ画面垂直同期カウンタ３２が出力するクロックＡ，Ｂ，Ｃを表し、ＶＬＡＴ，ＬＡＴ１，ＡＮＤ１，ＬＡＴ２，ＩＮＶ，ＡＮＤ２，ＮＡＮＤはそれぞれＶＬＡＴレジスタ３０、ラッチ回路３４、ＡＮＤ回路３８、ラッチ回路７４、インバータ回路７６、ＡＮＤ回路７８、ＮＡＮＤ回路４０の出力を表す。
【００４３】
ホストは、画像状態格納レジスタ８０の読み出しを要求する場合には、ＨＯＬＤレジスタ７２をＨレベルに設定すると共に、ＶＬＡＴレジスタ３０をＨレベルに設定する（Ｓ９０，時刻ｔ１）。その後のクロックＡの立ち上がりにて、ＶＬＡＴレジスタ３０の出力はラッチ回路３４にてラッチされ、ラッチ回路３４の出力がＨレベルとなる（時刻ｔ２）。
【００４４】
またこれに連動して、クロックＢ，Ｃをアクティブにする信号がイネーブル状態（例えばＨレベル）となる。これにより画面垂直同期カウンタ３２から生成されたクロックＢがＡＮＤ回路３８に入力される。ＡＮＤ回路３８は、もう一方の入力端子に時刻ｔ２以降、ラッチ回路３４からＨレベルを入力されており、クロックＢがＨレベルに立ち上がると、その出力をＨレベルに遷移させる（時刻ｔ３）。ラッチ回路７４はＡＮＤ回路３８の出力をトリガ信号とし、時刻ｔ３にてＨＯＬＤレジスタ７２が出力するＨレベルをラッチして出力する。
【００４５】
インバータ回路７６はラッチ回路７４の出力を反転し、Ｌレベルを出力する（時刻ｔ３）。ＡＮＤ回路７８はそれまで、インバータ回路７６がＨレベルを出力していたことに応じて、クロックＡの立ち上がり毎に、Ｈレベルを画像状態格納レジスタ８０のＣＬＫ端子に供給していたが、インバータ回路７６がＬレベルとなったため、画像状態格納レジスタ８０へのクロックＡの供給を停止する。すなわち、インバータ回路７６の出力は画像状態格納レジスタ８０から出力されるデータの更新動作に対するゲート信号となり、それがＬレベルの間、画像状態格納レジスタ８０から出力されるデータの更新が禁止される（Ｓ９２）。
【００４６】
インバータ回路７６の出力がＬレベルに遷移した後、クロックＢと同様にアクティブとされたクロックＣが立ち上がり、ＮＡＮＤ回路４０に入力される。ＮＡＮＤ回路４０は、もう一方の入力端子に時刻ｔ２以降、ラッチ回路３４からＨレベルを入力されており、クロックＣがＨレベルに立ち上がることにより、その出力をＬレベルに遷移させ、ＶＬＡＴレジスタ３０及びラッチ回路３４をリセットする（期間ｔ４）。このリセットにより、ＶＬＡＴレジスタ３０はＬレベルに復帰し、またラッチ回路３４の出力もＬレベルとなる。ホストは、ＨＯＬＤレジスタ７２にＨレベルを設定した後、ＶＬＡＴレジスタ３０の内容がＬレベルに復帰したことを以て、画像状態格納レジスタ８０が更新禁止状態に設定されたことを確認することができ、以降、画像状態格納レジスタ８０から制御変数群の読み出しを開始する（Ｓ９４）。
【００４７】
ホストは、画像状態格納レジスタ８０からの制御変数群の読み出しを完了すると、ＨＯＬＤレジスタ７２にＬレベルを設定すると共に、ＶＬＡＴレジスタ３０をＨレベルに設定する（Ｓ９６，時刻ｔ５）。その後のクロックＡの立ち上がりにて、ＶＬＡＴレジスタ３０の出力はラッチ回路３４にてラッチされ、ラッチ回路３４の出力がＨレベルとなる（時刻ｔ６）。
【００４８】
またこれに連動して、クロックＢ，Ｃをアクティブにする信号が再びイネーブル状態となる。ＡＮＤ回路３８は、一方の入力端子に時刻ｔ６以降、ラッチ回路３４からＨレベルを入力されており、クロックＢがＨレベルに立ち上がると、その出力をＨレベルに遷移させる（時刻ｔ７）。ラッチ回路７４はＡＮＤ回路３８の出力をトリガ信号とし、時刻ｔ７にてＨＯＬＤレジスタ７２が出力するＬレベルをラッチして出力する。
【００４９】
インバータ回路７６の出力は、ラッチ回路７４の出力の遷移に応じて、Ｈレベルとなる（時刻ｔ７）。これにより、ＡＮＤ回路７８はクロックＡの立ち上がり毎に立ち上がりパルスを画像状態格納レジスタ８０のＣＬＫ端子に供給する動作を再開し、画像状態格納レジスタ８０の更新禁止が解除される（Ｓ９８）。
【００５０】
インバータ回路７６の出力がＨレベルに遷移した後、クロックＣがＨレベルに立ち上がることにより、ＮＡＮＤ回路４０は出力をＬレベルに遷移させ、ＶＬＡＴレジスタ３０及びラッチ回路３４をリセットする（期間ｔ８）。このリセットにより、ＶＬＡＴレジスタ３０はＬレベルに復帰し、またラッチ回路３４の出力もＬレベルとなる。ホストは、ＨＯＬＤレジスタ７２にＬレベルを設定した後、ＶＬＡＴレジスタ３０の内容がＬレベルに復帰したことを以て、画像状態格納レジスタ８０が更新許可状態に設定されたことを検知することができる。
【００５１】
以上、図５〜図７を用いて説明した構成によれば、画面の切り替わりに同期してＤＳＰブロック２２にて更新される制御変数群を、画面の切り替わりを意識することなく読み出すことができる。つまり、それら制御変数の更新が禁止されることにより、読み出し期間が複数画面の処理周期にまたがっても、それら制御変数間の整合性が保たれる。
【００５２】
上述の構成では、この画面の切り替わりに同期した画像状態格納レジスタ８０の更新許否状態の切り換えを行うためにＶＬＡＴレジスタ３０が用いられている。また、このＶＬＡＴレジスタ３０の値は、画像状態格納レジスタ８０が更新禁止状態となったことをホストが検知し、読み出し動作の開始タイミングを判断するためのフラグとしても利用される。
【００５３】
なお、更新許否状態の切り換えを、ホストの要求に応じて直ちに行うように構成することもできる。その場合、ＨＯＬＤレジスタ７２がホストによりＨレベルに設定されたことに応じて、画像状態格納レジスタ８０が更新禁止状態に設定され、例えば、ホストがその後のＶＤパルスに同期して読み出しを開始するように構成することができる。ホストが読み出しを完了した場合には、ＨＯＬＤレジスタ７２をＬレベルに設定し、これに応じて画像状態格納レジスタ８０を更新許可状態に切り換えることができる。このようにして、ＶＬＡＴレジスタ３０を用いずに、更新許否状態の切り換え、及びホストによる読み出し開始タイミングの検知等を実現することも可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る撮像装置の概略構成を示すブロック構成図である。
【図２】レジスタブロックにＤＳＰブロックで用いる制御変数を設定する場合に関するＤＳＰの概略の構成の一例を示す回路構成図である。
【図３】レジスタブロックに格納される制御変数群を垂直同期信号ＶＤに同期して有効化する場合のデジタル信号処理回路における概略の動作を示すフロー図である。
【図４】レジスタブロックに格納される制御変数群を垂直同期信号ＶＤに同期して有効化する場合の制御部の動作を説明するタイミング図である。
【図５】ＤＳＰブロックにて周期的に更新される制御変数を、レジスタブロックを介して例えばホスト側に読み出す場合に関するＤＳＰの概略の構成の一例を示す回路構成図である。
【図６】画像状態格納レジスタに格納される制御変数群を垂直同期信号ＶＤに同期して更新する場合のデジタル信号処理回路における概略の動作を示すフロー図である。
【図７】画像状態格納レジスタに格納される制御変数群を垂直同期信号ＶＤに同期して更新する場合の制御部の動作を説明するタイミング図である。
【符号の説明】
【００５５】
２  ＣＣＤイメージセンサ、４  ドライバ回路、６  タイミング制御回路、８  アナログ信号処理回路、１０  Ａ／Ｄ変換回路、１２  デジタル信号処理回路、２０  レジスタブロック、２２  ＤＳＰブロック、２４，７０  制御部、３０  ＶＬＡＴレジスタ、３２  画面垂直同期カウンタ、３４，３６，７４  ラッチ回路、３８，７８  ＡＮＤ回路、４０  ＮＡＮＤ回路、７２  ＨＯＬＤレジスタ、７６  インバータ回路、８０  画像状態格納レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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