(57)【要約】【課題】ＳＴＩの微細化を図る。【解決手段】半導体装置は、半導体基板１０１内に設けられたＳＴＩ構造の素子分離溝１０６ａ，１０６ｂと、この素子分離溝１０６ａ，１０６ｂ内に形成され、金属酸化物を主成分とする絶縁膜１０８と、この絶縁膜１０８上に形成され、素子分離溝１０６ａ，１０６ｂを埋め込むポリシラザン膜１０９とを具備する。【選択図】図１
2006269789.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられたＳＴＩ（Shallow Trench Isolation）構造の素子分離溝と、
前記素子分離溝内に形成され、金属酸化物を主成分とする絶縁膜と、
前記絶縁膜上に形成され、前記素子分離溝を埋め込むポリシラザン膜と
を具備することを特徴とする半導体装置。
【請求項２】
前記絶縁膜が有する負の固定電荷は、前記ポリシラザン膜が有する正の固定電荷を相殺することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板内に設けられたＳＴＩ構造の素子分離溝と、
前記素子分離溝内に形成されたＨＳＱ膜と、
前記ＨＳＱ膜上に形成され、前記素子分離溝を埋め込むポリシラザン膜と
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板内にＳＴＩ構造の素子分離溝を形成する工程と、
前記素子分離溝内に金属酸化物を主成分とする絶縁膜を形成する工程と、
前記絶縁膜上にポリシラザン膜を形成する工程と、
前記絶縁膜及び前記ポリシラザン膜を平坦化し、ＳＴＩ領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板内にＳＴＩ構造の素子分離溝を形成する工程と、
前記素子分離溝内にＨＳＱ膜を形成する工程と、
前記ＨＳＱ膜上にポリシラザン膜を形成する工程と、
前記ＨＳＱ膜及び前記ポリシラザン膜を平坦化し、ＳＴＩ領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）を用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの微細化の追及は、高集積化による素子の性能向上（動作速度向上及び低消費電力化）及び製造コストの抑制を目的として、近年、最小加工寸法は量産レベルでも９０ｎｍ程度まで進められてきている。技術的難度が高まってきてはいるものの、今後も５０ｎｍ以下まで一層の微細化が進展していくことが予測されている。
【０００３】
開発段階では、ロジックデバイスの場合、ゲート長が１０ｎｍ程度まで微細化されたデバイスも試作されている。素子の微細化には、素子面積の過半を占める素子分離領域の微細化が重要である。近年、素子分離領域の形成方法としては、微細化に適したシャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）技術が採用されている。このＳＴＩ技術では、素子分離領域は、異方性エッチングで形成された溝に絶縁膜を埋め込んで形成されている。そして、素子の微細化により、この素子分離領域の溝幅も９０ｎｍから７０ｎｍ程度の０．１ミクロン以下の溝幅に達している。また、高集積化が重視されるメモリにおいても、同様に、トランジスタ等のアクティヴエリア幅及び素子分離領域幅は、やはり９０ｎｍから７０ｎｍ程度の０．１ミクロン以下の領域に達そうとしており、素子分離領域の微細化も重要になってきている。
【０００４】
微細化に伴い、素子分離領域の形成における困難度が増している。なぜならば、素子間の分離は隣接素子間の実効的距離、すなわち素子分離領域を迂回するときの最短距離で決まるが、デバイスを微細化しても、絶縁性を低下させないためには、上記実効的距離を従来並みに保つ、すなわちＳＴＩのトレンチの深さをほぼ一定に保つ又はより深くすることが求められるからである。ＳＴＩのトレンチの幅は微細化によって細くなるので、絶縁膜が埋め込まれる溝のアスペクト比は微細化の世代毎に大きくなり、埋め込みは非常に困難になっていくのである。
【０００５】
特に、高密度プラズマ化学的気相成長（High Density Plasma - Chemical Vapor Deposition：ＨＤＰ−ＣＶＤ）法で形成されたシリコン酸化膜による埋め込み技術は、現在、標準的なＳＴＩの絶縁膜埋め込み技術として用いられているが、０．１ミクロン世代以下のＳＴＩの埋め込みでは、前述のアスペクト比が３以上に達するために、ボイド（未充填）を生成しない埋め込みは非常に困難なものになる。
【０００６】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】米国特許第6,429,136号明細書
【特許文献２】米国特許第6,479,369号明細書
【特許文献３】米国特許第6,699,799号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＳＴＩの微細化を図ることが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【０００９】
本発明の第１の視点による半導体装置は、半導体基板内に設けられたＳＴＩ構造の素子分離溝と、前記素子分離溝内に形成され、金属酸化物を主成分とする絶縁膜と、前記絶縁膜上に形成され、前記素子分離溝を埋め込むポリシラザン膜とを具備する。
【００１０】
本発明の第２の視点による半導体装置は、半導体基板内に設けられたＳＴＩ構造の素子分離溝と、前記素子分離溝内に形成されたＨＳＱ膜と、前記ＨＳＱ膜上に形成され、前記素子分離溝を埋め込むポリシラザン膜とを具備する。
【００１１】
本発明の第３の視点による半導体装置の製造方法は、半導体基板内にＳＴＩ構造の素子分離溝を形成する工程と、前記素子分離溝内に金属酸化物を主成分とする絶縁膜を形成する工程と、前記絶縁膜上にポリシラザン膜を形成する工程と、前記絶縁膜及び前記ポリシラザン膜を平坦化し、ＳＴＩ領域を形成する工程とを具備する。
【００１２】
本発明の第４の視点による半導体装置の製造方法は、半導体基板内にＳＴＩ構造の素子分離溝を形成する工程と、前記素子分離溝内にＨＳＱ膜を形成する工程と、前記ＨＳＱ膜上にポリシラザン膜を形成する工程と、前記ＨＳＱ膜及び前記ポリシラザン膜を平坦化し、ＳＴＩ領域を形成する工程とを具備する。
【発明の効果】
【００１３】
本発明によれば、ＳＴＩの微細化を図ることが可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
従来は、上述するように、シャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）の微細なＳＴＩ溝は絶縁膜で埋め込むことが難しいため、ＳＴＩの微細化を図ることが困難であった。
【００１５】
そこで、このＳＴＩ溝の埋め込みの問題を回避するために、スピンオングラス（Spin On Glass：ＳＯＧ）膜等の塗布膜を用いることが検討されている。このＳＯＧ膜を用いた場合、塗布状態ではＳＯＧ薬液が流動するため、高アスペクトのＳＴＩ溝内にもＳＯＧ膜を容易に埋め込むことができる。さらに、ＳＯＧ膜は下地依存性も弱いため、ボイド（未充填）やシーム（継ぎ目状の未充填）の無い埋め込みを実現するのに有効である。従って、ＳＯＧ膜は、ＳＴＩ溝の埋め込み材料として近年集中的に検討されている。
【００１６】
特に、ポリシラザン膜（過ハイドロシラザン重合体［（−ＳｉＨ２ＮＨ−）ｎ］）膜は、ＳＴＩ溝の埋め込み材料として近年非常に注目されている。これは、ポリシラザン膜は、無機系材料で不純物が少なく、Ｓｉ−Ｎ結合を酸化してシリコン酸化膜を形成するメカニズムにより膜収縮が１０％程度とＳＯＧ膜としては小さく、１ミクロン程度の厚膜塗布が可能である等の利点があるためである。
【００１７】
ところが、本発明者が、実際にポリシラザン膜をＳＴＩ溝の埋め込み材料に適用したところ、次のような問題が起こることが分かった。
【００１８】
図２０（ａ）及び（ｂ）は、チャネル幅の異なる複数のＭＯＳトランジスタのＩｄ−Ｖｇ特性の図を示す。ここで、図２０（ａ）は、参考例として、高密度プラズマ化学的気相成長（High Density Plasma - Chemical Vapor Deposition：ＨＤＰ−ＣＶＤ）法で形成されたシリコン酸化膜（ＨＤＰ−ＣＶＤシリコン酸化膜）をＳＴＩ溝に埋め込んだ場合を示す。図２０（ｂ）は、ポリシラザン膜をＳＴＩ溝に埋め込んだ場合を示す。
【００１９】
図２０（ａ）に示すように、ＨＤＰ−ＣＶＤシリコン酸化膜のＩｄ−Ｖｇ特性において、ドレイン電流Ｉｄは、チャネル幅Ｗに依存し、しきい値電圧Ｖｔｈ以下で減少する。
【００２０】
これに対して、図２０（ｂ）に示すように、ポリシラザン膜のＩｄ−Ｖｇ特性は、次のようになる。ゲート電圧Ｖｇが高い場合は、図２０（ａ）と同様に、ドレイン電流Ｉｄはチャネル幅Ｗに依存する。しかし、ゲート電圧Ｖｇが低い場合は、図２０（ａ）と異なり、ドレイン電流Ｉｄは減少せず、しかも、チャネル幅Ｗによらず一定値のドレイン電流Ｉｄが流れる。つまり、チャネル幅Ｗによらないオフリーク電流Ｉｏｆｆが増大していることが分かる。
【００２１】
上述するように、ポリシラザン膜の場合に、チャネル幅Ｗによらずオフリーク電流Ｉｏｆｆが増大する原因は、チャネルの端部のしきい値電圧Ｖｔｈが低下しているためである。実際、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）で評価した結果、ポリシラザン膜中には、塗布後で１×１０２１ｃｍ−３のＣ（炭素）が不純物として残存し、水蒸気酸化を施した後でも１×１０２０ｃｍ−３のＣが不純物として残存していることが分かった。すなわち、ポリシラザン自体は無機材料で本来炭素を含んでいないはずなのだが、塗布薬液中の有機溶媒の炭素成分が塗布→ベーク後もポリシラザン膜中に残留し、正の固定電荷になってしまった結果、ＭＯＳトランジスタのオフリーク電流Ｉｏｆｆが増大したと考えられる。
【００２２】
以上のように、ポリシラザン膜をＳＴＩ溝の埋め込み材料に適用した場合、ポリシラザン溶液中の溶媒に起因するＣが熱処理後もポリシラザン膜中に残存し、正の固定電荷となって、しきい値電圧Ｖｔｈの低下、オフリーク電流Ｉｏｆｆの増大を引き起こすという問題があった。
【００２３】
そこで、本発明は、ＳＴＩの微細化を可能とするために、微細なＳＴＩ溝を埋め込むことができるポリシラザン膜を埋め込み材料として用いるだけでなく、さらに、上述する本発明者が発見したポリシラザン膜を用いることによる問題（固定電荷によるオフリーク電流Ｉｏｆｆの増大など）も回避可能な半導体装置及びその製造方法を提供する。
【００２４】
このような本発明による実施形態、以下に図面を参照して説明する。
【００２５】
［第１の実施形態］
第１の実施形態は、ＳＴＩ溝の内部に、ポリシラザン膜のライナー膜（下地膜）としてハフニア［ＨｆＯ２］膜を形成する例である。
【００２６】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の断面図を示す。図１（ｂ）は、図１（ａ）のＳＴＩ領域の概略的な拡大図を示す。以下に、第１の実施形態に係る半導体装置について説明する。
【００２７】
図１（ａ）に示すように、半導体基板１０１内にＳＴＩ構造の素子分離溝１０６ａ，１０６ｂが設けられ、この素子分離溝１０６ａ，１０６ｂ内にはポリシラザン膜１０９が埋め込まれている。そして、このポリシラザン膜１０９の下地膜として、素子分離溝１０６ａ，１０６ｂ内にはハフニア膜１０８が形成されている。さらに、ハフニア膜１０８の下にはシリコン熱酸化膜１０５が形成されている。このようにして、ＳＴＩ領域１１０ａ，１１０ｂが形成されている。ここで、ＳＴＩ領域１１０ａは、例えばメモリセルアレイ部と周辺回路部を分離するための領域やメモリセルアレイ部とロジック部を分離するための領域として機能し、ＳＴＩ領域１１０ｂは、例えばメモリセルアレイ部内の各素子を分離するための領域として機能するため、素子分離溝１０６ａの幅が素子分離溝１０６ｂの幅より広くなっている。
【００２８】
ＳＴＩ領域１１０ａ，１１０ｂで分離された素子領域には、ゲート電極Ｇとソース・ドレイン拡散層Ｓ／Ｄとを有するトランジスタＴｒが設けられている。ソース・ドレイン拡散層Ｓ／Ｄにはコンタクトプラグ１１２を介してメタル配線１１４が接続され、さらに、このメタル配線１１４にはコンタクトプラグ１１５を介してメタル配線１１７が接続されている。
【００２９】
図１（ｂ）に示すように、素子分離溝１０６ａ，１０６ｂ内には、ポリシラザン膜１０９だけでなく、このポリシラザン膜１０９の下にハフニア膜１０８が設けられている。ここで、材料の特質により、ポリシラザン膜１０９は正の固定電荷を有し、ハフニア膜１０８は正の固定電荷は有さずに負の固定電荷を有している。このため、ポリシラザン膜１０９に起因する正の固定電荷は、ハフニア膜１０８に起因する負の固定電荷で相殺される。従って、ハフニア膜１０８の膜厚は、ポリシラザン膜１０９に起因する正の固定電荷を相殺できる程度の厚みであることが望ましい。また、ハフニア膜１０８は、プロセスによってはポリシラザン膜１０９とシリコン熱酸化膜１０５との界面に部分的に形成することも可能であるが、電荷相殺の効果を高めるためにはこの界面の全面に形成することが望ましい。
【００３０】
ここで、ポリシラザン膜１０９のライナー膜は、ハフニア膜１０８に限定されず、ポリシラザン膜１０９の正の固定電荷の影響を相殺する負の固定電荷を持つ金属酸化物を主成分とする絶縁膜であればよい。この金属酸化物を主成分とする絶縁膜としては、例えば、金属酸化物、金属酸窒化物、金属硅酸化物、金属硅酸窒化物があげられる。そして、金属酸化物、金属酸窒化物、金属硅酸化物及び金属硅酸窒化物は、金属元素として、アルミニウム、ハフニウム、ジルコニウム、プレシオジウム、ランタニウム、ホロニウム及びエルビウムの少なくとも一つをそれぞれ含んでいる。このような材料は、高アスペクトの素子分離溝１０６ａ，１０６ｂの内部に均一に薄く形成し易い。
【００３１】
図２乃至図５は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００３２】
まず、図２に示すように、半導体基板（例えばシリコン基板）１０１上に例えば５ｎｍの膜厚を有するシリコン熱酸化膜１０２が形成され、ＣＭＰ（Chemical Mechanical Polish）の研磨ストッパーとなるシリコン窒化膜１０３が例えば１８０ｎｍ形成される。次に、シリコン窒化膜１０３上に反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜（図示せず）が形成され、このＣＶＤシリコン酸化膜上にフォトレジスト（図示せず）が塗布される。次に、通常のリソグラフィ技術によってフォトレジスが加工される。そして、このフォトレジストをマスクとして、ＲＩＥにより、前記ＣＶＤシリコン酸化膜が加工され、ハードマスク（図示せず）が形成される。その後、アッシャー及び硫酸過酸化水素水混合液でのエッチングにより、フォトレジストが除去される。前記ＣＶＤシリコン酸化膜のハードマスクを用いて、ＲＩＥにより、シリコン窒化膜１０３、シリコン熱酸化膜１０２及び半導体基板１０１が順次加工され、半導体基板１０１内に例えば３００ｎｍのエッチング深さを有する溝が形成される。続いて、弗酸蒸気によって、前記ＣＶＤシリコン酸化膜が除去される。続いて、溝の内面が熱酸化され、溝の側面及び底面に例えば３ｎｍの膜厚を有するシリコン熱酸化膜１０５が形成される。このようにして、ＳＴＩ構造の素子分離溝１０６ａ，１０６ｂが形成される。
【００３３】
次に、図３に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、素子分離溝１０６ａ，１０６ｂ内及びシリコン窒化膜１０３上に例えば５ｎｍの膜厚を有するハフニア膜１０８が形成される。このＬＰＣＶＤ法によるハフニア膜１０８の成膜条件は、原料ガスとしてハフニウムテトラターシャリーブトキシド［ＨＴＢ：［Ｈｆ（ＯＣ４Ｈ９）４］］、及び酸素を用い、成膜温度は３００℃である。尚、ハフニア膜１０８は、ＡＬＤ（Atomic Layer Deposition）法で形成してもよい。
【００３４】
次に、スピンコーティング法により、ハフニア膜１０８上に例えば６５０ｎｍの膜厚を有するポリシラザン膜１０９が形成される。このポリシラザン膜１０９の具体的な形成方法は、次の通りである。
【００３５】
（ａ）まず、過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ２ＮＨ）ｎ］がキシレン、ジブチルエーテル等に分散され、過水素化シラザン重合体溶液が生成される。
【００３６】
（ｂ）次に、スピンコーティング法により、前記過水素化シラザン重合体溶液がハフニア膜１０８上に塗布される。この工程は液体の塗布であるため、本実施形態のような高アスペクト比の素子分離溝１０６ａ，１０６ｂの内部にも、ボイドやシームが生じることなく、過水素化シラザン重合体が埋め込まれる。尚、スピンコーティング法の条件は、例えば半導体基板１０１の回転速度が１０００ｒｐｍ、回転時間が３０秒、過水素化シラザン重合体溶液の滴下量が２ｃｃで、狙い塗布膜厚は６００ｎｍである。
【００３７】
（ｃ）次に、前記過水素化シラザン重合体溶液の塗膜に対して適当な熱処理を行うことにより、窒素を０．１％程度含んだシリコン酸化膜のポリシラザン膜１０９に変化させる。この熱処理は、まず、塗膜を形成した半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態において、塗膜中には、溶媒起因の炭素又は炭化水素が不純物として数パーセントから十数パーセント程度残存している。
【００３８】
上記（ａ）から（ｃ）の工程によってポリシラザン膜１０９を形成した後、３５０℃から４５０℃の水蒸気雰囲気中でポリシラザン膜１０９を熱処理して、膜中の不純物炭素や炭化水素を除去するとともに、膜中のＳｉ−Ｎ結合の殆どをＳｉ−Ｏ結合に転換する。この反応は、典型的には以下の式（１）に示すように進行する。
【００３９】
ＳｉＨ２ＮＨ＋２Ｏ→ＳｉＯ２＋ＮＨ３…（１）
さらに、拡散炉で９００℃、６０分の熱処理が行われる。この熱処理により、ポリシラザン膜１０９は緻密化される。但し、このときの膜中の不純物炭素は完全には除去できないので、ポリシラザン膜１０９内には１×１０１２／ｃｍ２程度の固定電荷が残存している。
【００４０】
次に、図４に示すように、ＣＭＰ技術により、シリコン窒化膜１０３をストッパーとして、ポリシラザン膜１０９及びハフニア膜１０８が研磨される。これにより、素子分離溝１０６ａ，１０６ｂの内部にのみ、ポリシラザン膜１０９及びハフニア膜１０８が残存する。
【００４１】
次に、図５に示すように、ウエットエッチングでポリシラザン膜１０９が所望の高さまでエッチバックされる。次に、ホット燐酸中でシリコン窒化膜１０３及びハフニア膜１０８の一部が除去され、ＳＴＩ領域１１０ａ，１１０ｂが形成される。
【００４２】
次に、図１に示すように、ゲート酸化膜となるシリコン熱酸化膜が形成され、このシリコン熱酸化膜上にゲート電極Ｇが形成され、このゲート電極Ｇの両側の半導体基板１０１内にソース・ドレイン拡散層Ｓ／Ｄが形成される。これにより、トランジスタＴｒが形成される。その後、公知の技術を用いて、ＰＭＤ（pre-metal Dielectric）１１１内にコンタクトプラグ１１２が形成され、ＩＬＤ（inter-layer Dielectric）１１３内にメタル配線１１４及びコンタクトプラグ１１５が形成され、ＩＬＤ１１６内にメタル配線１１７が形成される。このようにして、半導体装置が完成する。
【００４３】
上記第１の実施形態によれば、ポリシラザン膜１０９を素子分離溝１０６ａ，１０６ｂの埋め込み材料に適用している。このポリシラザン膜１０９は、埋め込み性の優れた塗布膜であるため、高アスペクトの微細化された素子分離溝１０６ａ，１０６ｂであっても容易に埋め込むことができる。さらに、ポリシラザン膜１０９は、厚く塗布しても剥がれ難い等の利点も有する。従って、素子分離溝１０６ａ，１０６ｂの埋め込み材料としてポリシラザン膜１０９を用いることで、素子分離溝１０６ａ，１０６ｂの微細化による埋め込み性の問題を回避できる。
【００４４】
また、上述するように、ポリシラザン膜１０９は、シリコン基板に直接接触又は絶縁膜を介して近接すると、不純物炭素に起因する正の固定電荷を発現し、トランジスタＴｒのしきい値電圧Ｖｔｈのシフト、オフリーク電流Ｉｏｆｆの増大、移動度の低下等による性能低下を引き起こす。しかし、本実施形態では、ポリシラザン膜１０９と半導体基板１０１（シリコン熱酸化膜１０５）との間にハフニア膜１０８を設けることで、ポリシラザン膜１０９に起因する正の固定電荷をハフニア膜１０８に起因する負の固定電荷で相殺できる。従って、上述するポリシラザン膜１０９の電気的な悪影響を抑制できる。
【００４５】
例えば、図６は、本発明の第１の実施形態及び比較例のオフリーク電流の評価結果を示す。ここで、比較例は、ポリシラザン膜のみでＳＴＩ溝を埋め込んだものである。図６に示すように、比較例のオフリーク電流Ｉｏｆｆに対して本実施形態のオフリーク電流Ｉｏｆｆが非常に低くなっており、オフリーク電流Ｉｏｆｆの増大を抑制できていることが分かる。
【００４６】
以上のように、本発明の第１の実施形態では、オフリーク電流Ｉｏｆｆの増大等のポリシラザン膜１０９の電気的な悪影響を抑制しつつ、５０ｎｍ以下の微細なＳＴＩ領域１１０ａ，１１０ｂの形成を実現できるので、半導体装置の微細化によるさらなる性能向上が可能になる。
【００４７】
［第２の実施形態］
上記第１の実施形態では、ＳＴＩ領域１１０ａ，１１０ｂの形成後にゲート電極Ｇを形成した。これに対し、第２の実施形態では、ＳＴＩ領域の形成前から半導体基板上に予めゲート酸化膜及びゲート電極となる材料層を形成しておく。
【００４８】
図７（ａ）は、本発明の第２の実施形態に係る半導体装置の断面図を示す。図７（ｂ）は、図７（ａ）のＳＴＩ領域の概略的な拡大図を示す。以下に、第２の実施形態に係る半導体装置について説明する。
【００４９】
図７（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、ＳＴＩ領域２１０ａ，２１０ｂの形成前から半導体基板２０１上に予めゲート酸化膜２０２及びゲート電極Ｇとなる多結晶シリコン膜２０３を形成しておく点である。このように予めゲート電極Ｇを形成しておくことで、ゲート電極Ｇの端部での電界集中等を抑制することが可能になるという利点がある反面、ＳＴＩ領域２１０ａ，２１０ｂの形成時の熱工程でのゲート酸化膜２０２の熱劣化又はゲート酸化膜２０２の端部へのバーズビーク発生が問題となることがある。
【００５０】
そこで、第２の実施形態では、ポリシラザン膜２０９を埋め込む前にＳＴＩ溝２０６ａ，２０６ｂの内面にシリコン窒化膜２０７を形成しておくことで、上述する問題からゲート酸化膜２０２を保護している。さらに、シリコン窒化膜２０７及びポリシラザン膜２０９の正の固定電荷を相殺させるために、シリコン窒化膜２０７とポリシラザン膜２０９との間にアルミナ［Ａｌ２Ｏ３］膜２０８を形成している。
【００５１】
アルミナ膜２０８の膜厚は、ポリシラザン膜２０９に起因する正の固定電荷及びシリコン窒化膜２０７に起因する正の固定電荷を相殺できる程度の厚みであることが望ましい。また、アルミナ膜２０８は、プロセスによってはポリシラザン膜２０９とシリコン窒化膜２０７との界面に部分的に形成することも可能であるが、電荷相殺の効果を高めるためにはこの界面の全面に形成することが望ましい。
【００５２】
ここで、シリコン窒化膜２０７とポリシラザン膜２０９との間に設ける絶縁膜は、アルミナ膜２０８に限定されず、上記第１の実施形態で述べた、正の固定電荷の影響を相殺する負の固定電荷をもつ金属酸化物を主成分とする絶縁膜であれば何でもよい。
【００５３】
また、ゲート酸化膜２０２を保護するための絶縁膜は、シリコン窒化膜２０７に限定されず、例えばＨＴＯ膜(High Temperature Oxide：ＳｉＨ２Ｃｌ２とＮ２Ｏとを用いるＣＶＤで形成するシリコン酸化膜）などでもよい。
【００５４】
図８乃至図１１は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
【００５５】
まず、図８に示すように、半導体基板（例えばシリコン基板）２０１上にゲート酸化膜２０２が形成され、このゲート酸化膜２０２上にゲート電極Ｇとなる多結晶シリコン膜２０３が例えば１５０ｎｍ形成される。さらに、多結晶シリコン膜２０３上にＣＭＰの研磨ストッパーとなるシリコン窒化膜２０４が例えば１００ｎｍ形成される。次に、シリコン窒化膜２０４上にＲＩＥのマスクとなるＣＶＤシリコン酸化膜（図示せず）が形成され、このＣＶＤシリコン酸化膜上にフォトレジスト（図示せず）が塗布される。次に、通常のリソグラフィ技術によってフォトレジスが加工される。そして、このフォトレジストをマスクとして、ＲＩＥにより、前記ＣＶＤシリコン酸化膜が加工され、ハードマスク（図示せず）が形成される。その後、アッシャー及び硫酸過酸化水素水混合液でのエッチングにより、フォトレジストが除去される。前記ＣＶＤシリコン酸化膜のハードマスクを用いて、ＲＩＥにより、シリコン窒化膜２０４、多結晶シリコン膜２０３、ゲート酸化膜２０２及び半導体基板２０１が順次加工され、半導体基板２０１内に例えば２００ｎｍのエッチング深さを有する溝が形成される。続いて、弗酸蒸気によって、前記ＣＶＤシリコン酸化膜が除去される。続いて、溝の内面が熱酸化され、溝の側面及び底面に例えば４ｎｍの膜厚を有するシリコン熱酸化膜２０５が形成される。このようにして、ＳＴＩ構造の素子分離溝２０６ａ，２０６ｂが形成される。
【００５６】
次に、図９に示すように、ＬＰＣＶＤ法により、素子分離溝２０６ａ，２０６ｂ内及びシリコン窒化膜２０４上に例えば５ｎｍの膜厚を有するシリコン窒化膜２０７が形成される。尚、シリコン窒化膜２０７は、ＡＬＤ法で形成してもよい。
【００５７】
次に、ＡＬＤ法により、シリコン窒化膜２０７上に例えば１０ｎｍの膜厚を有するアルミナ膜２０８が形成される。このＡＬＤ法によるアルミナ膜２０８の成膜条件は、原料ガスとしてトリメチルアルミニウム［ＴＭＡ：［Ａｌ（ＣＨ３）３］］及びＯ３を用い、成膜温度は２６０℃で、１サイクル１０秒でＴＭＡとＯ３とを交互に供給する。尚、アルミナ膜２０８は、ＬＰＣＶＤ法で形成してもよい。
【００５８】
次に、スピンコーティング法により、アルミナ膜２０８上に例えば６００ｎｍの膜厚を有するポリシラザン膜２０９が形成される。ポリシラザン膜２０９の塗布及びベーク方法は、第１の実施形態と同様であるため、説明は省略する。
【００５９】
次に、８００℃の水蒸気雰囲気中でポリシラザン膜２０９を熱処理して、膜中の不純物炭素や炭化水素を除去するとともに、膜中のＳｉ−Ｎ結合の殆どをＳｉ−Ｏ結合に転換する。
【００６０】
次に、図１０に示すように、ＣＭＰ技術により、シリコン窒化膜２０７をストッパーとして、ポリシラザン膜２０９及びアルミナ膜２０８が研磨される。これにより、素子分離溝２０６ａ，２０６ｂの内部にのみ、ポリシラザン膜２０９及びアルミナ膜２０８が残存する。
【００６１】
次に、図１１に示すように、ウエットエッチングでポリシラザン膜２０９が所望の高さまでエッチバックされる。次に、ホット燐酸中でシリコン窒化膜２０４，２０７が除去され、ＳＴＩ領域２１０ａ，２１０ｂが形成される。
【００６２】
次に、図７に示すように、多結晶シリコン膜２０３が加工され、ゲート電極Ｇが形成される。このゲート電極Ｇの両側の半導体基板２０１内にソース・ドレイン拡散層Ｓ／Ｄが形成される。これにより、トランジスタＴｒが形成される。その後、公知の技術を用いて、ＰＭＤ２１１内にコンタクトプラグ２１２が形成され、ＩＬＤ２１３内にメタル配線２１４及びコンタクトプラグ２１５が形成され、ＩＬＤ２１６内にメタル配線２１７が形成される。このようにして、半導体装置が完成する。
【００６３】
上記第２の実施形態によれば、第１の実施形態と同様、埋め込み性の高い塗布系のポリシラザン膜２０９を素子分離溝２０６ａ，２０６ｂの埋め込み材料に適用することで、ＳＴＩ領域２１０ａ，２１０ｂの微細化を図ることができる。
【００６４】
また、本実施形態では、ポリシラザン膜２０９とシリコン窒化膜２０７との間にアルミナ膜２０８を設ける。これにより、ポリシラザン膜２０９及びシリコン窒化膜２０７に起因する正の固定電荷を、アルミナ膜２０８に起因する負の固定電荷で相殺できる。
【００６５】
例えば、図１２は、本発明の第２の実施形態及び比較例のＮウエル−Ｎウエル間のジャンクションリーク電流の評価結果を示す。ここで、比較例の素子は、アルミナ膜を設けずに、シリコン窒化膜上にポリシラザン膜を形成してＳＴＩ溝を埋め込んだものである。図１２に示すように、比較例のジャンクションリーク電流に対して本実施形態のジャンクションリーク電流が非常に低くなっており、ジャンクションリーク電流の増大を抑制できていることが分かる。
【００６６】
これは、比較例では、シリコン窒化膜及びポリシラザン膜が共に正の固定電荷を持っていることから、シリコン窒化膜及びポリシラザン膜を埋め込んだＳＴＩ自体がＳＴＩ底部のＰウエルに対して、あたかも正電圧が印加されたゲート電極のように働き、Ｎウエル−Ｎウエル間にＮチャネルが形成されてしまうからである（図１３参照）。これに対して、本実施形態では、アルミナ膜２０８の負の固定電荷がシリコン窒化膜２０７及びポリシラザン膜２０９の正の固定電荷の影響を相殺するため、比較例のような問題は生じない。
【００６７】
以上のように、本発明の第２の実施形態では、ジャンクションリーク電流の増大等のポリシラザン膜２０９の電気的な悪影響を抑制しつつ、５０ｎｍ以下の微細なＳＴＩ領域２１０ａ，２１０ｂの形成を実現できるので、半導体装置の微細化によるさらなる性能向上が可能になる。
【００６８】
［第３の実施形態］
第３の実施形態は、第２の実施形態と同様、ＳＴＩ領域の形成前から半導体基板上に予めゲート酸化膜及びゲート電極となる材料層を形成しておく。さらに、ポリシラザン膜のライナー膜としてＨＳＱ［Hydrogen Silises Quioxane：水素シルセスキオサン：（ＨＳｉＯ３／２）ｎ］膜を用いる。
【００６９】
図１４は、本発明の第３の実施形態に係る半導体装置の断面図を示す。以下に、第３の実施形態に係る半導体装置について説明する。
【００７０】
図１４に示すように、第３の実施形態において、第２の実施形態と異なる点は、ポリシラザン膜３０９のライナー膜として、塗布系のＨＳＱ膜３０８を用いている点である。
【００７１】
このＨＳＱ膜３０８は、不純物炭素を取り込み難いので殆ど正の固定電荷をもたないという性質を有する反面、分子構造が籠型であるためにＣＭＰによる加工が非常に困難であるという性質を有する。
【００７２】
そこで、本実施形態では、素子分離溝３０６ａ，３０６ｂ内のポリシラザン膜３０９とＨＳＱ膜３０８との埋め込み方を、幅の広いＳＴＩ領域３１０ａと幅の狭いＳＴＩ領域３１０ｂとで変える。
【００７３】
つまり、幅の広いＳＴＩ領域３１０ａでは、素子分離溝３０６ａの底部は、固定電荷対策を行うために固定電荷を殆ど有しないＨＳＱ膜３０８で埋め込み、素子分離溝３０６ａの開口部は、ＣＭＰ加工が困難なＨＳＱ膜３０８ではなくＣＭＰ加工が容易なポリシラザン膜３０９で殆ど埋め込む。
【００７４】
一方、幅の狭いＳＴＩ領域３１０ｂは、固定電荷に敏感な微細なトランジスタ部であるため、素子分離溝３０６ｂの底部も開口部もＨＳＱ膜３０８のみでほぼ完全に埋め込む。但し、トランジスタＴｒに悪影響を与えないのであれば、ＳＴＩ領域３１０ｂのトランジスタＴｒからある程度離れた箇所（ＳＴＩ領域３１０ｂの上部の中央付近）内にポリシラザン膜３０９がわずかに存在してもよい。
【００７５】
尚、ここでは、固定電荷を有しない絶縁膜としてＨＳＱ膜３０８をあげたが、このＨＳＱ膜３０８以外に、例えばシランとＨ２Ｏ２とから形成される凝縮ＣＶＤ膜などでもよい。
【００７６】
図１５乃至図１８は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
【００７７】
まず、図１５に示すように、半導体基板３０１上にゲート酸化膜３０２が形成され、このゲート酸化膜３０２上にゲート電極となる多結晶シリコン膜３０３が例えば１５０ｎｍ形成される。さらに、多結晶シリコン膜３０３上にＣＭＰの研磨ストッパーとなるシリコン窒化膜３０４が例えば１００ｎｍ形成される。次に、周知のリソグラフィ技術及びＲＩＥ技術により、シリコン窒化膜３０４、多結晶シリコン膜３０３、ゲート酸化膜３０２及び半導体基板３０１が順次加工され、半導体基板３０１内に例えば２００ｎｍのエッチング深さを有する溝が形成される。続いて、溝の内面が熱酸化され、溝の側面及び底面に例えば４ｎｍの膜厚を有するシリコン熱酸化膜３０５が形成される。このようにして、ＳＴＩ構造の素子分離溝３０６ａ，３０６ｂが形成される。
【００７８】
次に、図１６に示すように、素子分離溝３０６ａ，３０６ｂ内及びシリコン窒化膜３０４上に例えば１００ｎｍの膜厚を有するＨＳＱ膜３０８が形成される。このＨＳＱ膜３０８の具体的な形成方法は、次の通りである。
【００７９】
（ａ）まず、水素シルセスキオキサン重合体［（ＨＳｉＯ３／２）ｎ］がＭＩＢＫ［メチルイソブチルケトン］等に分散され、水素シルセスキオキサン重合体溶液が生成される。
【００８０】
（ｂ）次に、スピンコーティング法により、前記水素シルセスキオキサン重合体溶液が素子分離溝３０ａ，３０６ｂ内及びシリコン窒化膜３０４上に塗布される。このスピンコーティング法の条件は、例えば半導体基板３０１の回転速度が４０００ｒｐｍ、回転時間が３０秒、過水素化シラザン重合体溶液の滴下量が２ｃｃで、狙い塗布膜厚は１００ｎｍである。
【００８１】
（ｃ）次に、前記過水素化シラザン重合体溶液の塗膜に対して適当な熱処理を行うことにより、ＨＳＱ膜３０８に変化させる。この熱処理は、まず、塗膜を形成した半導体基板３０１を１５０℃に加熱したホットプレート上で、不活性ガス雰囲気中で１分間ベークすることにより、溶剤を蒸発させる。次に、２００℃に加熱したホットプレート上で、不活性ガス雰囲気中で１分間ベークすることにより、ＨＳＱ膜３０８を軟化させる。さらに、残留酸素分圧が１００ｐｐｍ以下に管理された３５０℃に加熱したホットプレート上で加熱し、ＨＳＱ膜３０８を流動させることで、狭い素子分離溝３０６ａ，３０６ｂ内にもボイドなくＨＳＱ膜３０８を埋め込むことができる。
【００８２】
上記（ａ）から（ｃ）の工程によってＨＳＱ膜３０８を形成した後、３５０℃から４５０℃の水蒸気雰囲気中でＨＳＱ膜３０８を酸化して、膜中の水素を除去する。この反応は典型的には、以下の式（２）に示すように進行する。
【００８３】
ＨＳｉＯ３／２＋Ｏ→ＳｉＯ２＋１／２Ｈ２Ｏ…（２）
次に、図１７に示すように、スピンコーティング法により、ＨＳＱ膜３０８上に例えば５００ｎｍの膜厚を有するポリシラザン膜３０９が形成される。このポリシラザン膜３０９の形成方法は、第１の実施形態と同様であるため、説明は省略する。ここで、広い素子分離溝３０６ａの内部は、ポリシラザン膜３０９で完全に埋め込まれるが、狭い素子分離溝３０６ｂの内部は、既にＨＳＱ膜３０８で埋め込まれている。
【００８４】
次に、４００℃の水蒸気雰囲気中でポリシラザン膜３０９が熱処理され、膜中の不純物炭素や炭化水素が除去される。さらに、８００℃の窒素雰囲気中で熱処理が行われ、ＨＳＱ膜３０８及びポリシラザン膜３０９は十分緻密化される。
【００８５】
次に、図１８に示すように、ＣＭＰにより、ポリシラザン膜３０９及びＨＳＱ膜３０８が平坦化される。次に、ウエットエッチングでポリシラザン膜３０９及びＨＳＱ膜３０８が所望の高さまでエッチバックされる。次に、ホット燐酸中でシリコン窒化膜３０４が除去され、ＳＴＩ領域３１０ａ，３１０ｂが形成される。
【００８６】
次に、図１４に示すように、多結晶シリコン膜３０３が加工され、ゲート電極Ｇが形成される。このゲート電極Ｇの両側の半導体基板３０１内にソース・ドレイン拡散層Ｓ／Ｄが形成される。これにより、トランジスタＴｒが形成される。その後、公知の技術を用いて、ＰＭＤ３１１内にコンタクトプラグ３１２が形成され、ＩＬＤ３１３内にメタル配線３１４及びコンタクトプラグ３１５が形成され、ＩＬＤ３１６内にメタル配線３１７が形成される。このようにして、半導体装置が完成する。
【００８７】
上記第３の実施形態によれば、第１の実施形態と同様、埋め込み性の高い塗布型のポリシラザン膜３０９を素子分離溝３１０ａ，３１０ｂの埋め込み材料に適用することで、ＳＴＩ領域３１０ａ，３１０ｂの微細化を図ることができる。
【００８８】
また、上述するように、ポリシラザン膜３０９は、正の固定電荷により、トランジスタＴｒのしきい値Ｖｔｈのシフト、オフリーク電流Ｉｏｆｆの増大、移動度の低下等の性能低下を引き起こすという欠点があるが、ＨＳＱ膜３０８は、不純物炭素を取り込み難い。そこで、素子分離溝３０６ａ，３０６ｂ内にＨＳＱ膜３０８を先に塗布することで、ポリシラザン膜３０９の炭素不純物の影響をトランジスタＴｒから遠ざけることができる。従って、ポリシラザン膜３０９の固定電荷に起因する問題を抑制できる。
【００８９】
また、幅の広い素子分離溝３０６ａの開口部は、主にポリシラザン膜３０９で埋め込むため、ＣＭＰでの加工が容易になるという利点がある。一方、幅の狭い素子分離溝３０６ｂは、固定電荷に弱い微細な素子部であるため、固定電荷を有しないＨＳＱ膜３０８で埋め込むことで固定電荷の問題を抑止できる。
【００９０】
また、ＨＳＱ膜３０８は、膜収縮量が大きく、割れ易いので、厚膜化が困難であるという欠点があるが、ＨＳＱ膜３０８を薄塗りする場合、幅の広い素子分離溝３０６ａの内部には殆どＨＳＱ膜３０８が埋め込まれないため、膜割れの少ないポリシラザン膜３０９で埋め込むことが可能である。
【００９１】
［第４の実施形態］
第４の実施形態は、上記第１の実施形態のＳＴＩ領域１１０ａ，１１０ｂを不揮発性半導体装置に適用した例である。尚、第２及び第３の実施形態のＳＴＩ領域２１０ａ，２１０ｂ，３１０ａ，３１０ｂを不揮発性半導体装置に適用することも勿論可能である。
【００９２】
図１９は、本発明の第４の実施形態に係る不揮発性半導体装置の断面図を示す。ここで、以下に、第４の実施形態に係る不揮発性半導体装置について説明する。
【００９３】
図１９に示すように、半導体基板１０１内にＳＴＩ領域１１０ａ，１１０ｂが形成されている。このＳＴＩ領域１１０ａ，１１０ｂは、第１の実施形態と同様、素子分離溝１０６ａ，１０６ｂ内に埋め込まれたポリシラザン膜１０９と、このポリシラザン膜１０９の下地膜として設けられたハフニア膜１０８とで形成されている。
【００９４】
ＳＴＩ領域１１０ａ，１１０ｂで分離された素子領域には、トンネル酸化膜１２０が形成されている。このトンネル酸化膜１２０上に浮遊ゲート電極ＦＧが形成され、この浮遊ゲート電極ＦＧ上に電極間絶縁膜１２１が形成され、この電極間絶縁膜１２１上に制御ゲート電極ＣＧが形成されている。このようにして、不揮発性メモリセルトランジスタＴｒが形成されている。
【００９５】
上記第４の実施形態によれば、第１の実施形態と同様、ポリシラザン膜１０９の電気的な悪影響を抑制しつつ、微細なＳＴＩ領域１１０ａ，１１０ｂの形成を実現できる。
【００９６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９７】
【図１】図１（ａ）は、本発明の第１の実施形態に係わる半導体装置を示す断面図、図１（ｂ）は、図１（ａ）のＳＴＩ領域の概略的な拡大図。
【図２】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】本発明の第１の実施形態及び比較例のオフリーク電流の評価結果を示す図。
【図７】図７（ａ）は、本発明の第２の実施形態に係わる半導体装置を示す断面図、図７（ｂ）は、図７（ａ）のＳＴＩ領域の概略的な拡大図。
【図８】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】本発明の第２の実施形態及び比較例のＮウエル−Ｎウエル間のジャンクションリーク電流の評価結果を示す図。
【図１３】図１２の比較例の半導体装置を示す断面図。
【図１４】本発明の第３の実施形態に係わる半導体装置を示す断面図。
【図１５】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】本発明の第４の実施形態に係わる不揮発性半導体装置を示す断面図。
【図２０】図２０（ａ）及び（ｂ）は、チャネル幅の異なる複数のＭＯＳトランジスタのＩｄ−Ｖｇ特性を示す図。
【符号の説明】
【００９８】
１０１，２０１，３０１…半導体基板、１０２，１０５，２０５，３０５…シリコン熱酸化膜、１０３，２０４，２０７，３０４…シリコン窒化膜、１０６ａ，１０６ｂ，２０６ａ，２０６ｂ，３０６ａ，３０６ｂ…素子分離溝、１０８…ハフニア膜、１０９，２０９，３０９…ポリシラザン膜、１１０ａ，１１０ｂ，２１０ａ，２１０ｂ，３１０ａ，３１０ｂ…ＳＴＩ領域、１１１，２１１，３１１…ＰＭＤ、１１３，１１６，２１３，２１６，３１３，３１６…ＩＬＤ、１１２，１１５，２１２，２１５，３１２，３１５…コンタクトプラグ、１１４，１１７，２１４，２１７，３１４，３１７…メタル配線、１２０…トンネル酸化膜、１２１…電極間絶縁膜、２０２，３０２…ゲート酸化膜、２０３，３０３…多結晶シリコン膜、２０８…アルミナ膜、３０８…ＨＳＱ膜、Ｇ…ゲート電極、Ｓ／Ｄ…ソース・ドレイン拡散層、Ｔｒ…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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