(57)【要約】【課題】整流回路の駆動に伴う消費電力と素子ばらつきの影響と低減することができる高利得整流回路およびそれを用いたＲＦＩＤタグを提供すること。【解決手段】本高利得整流回路は、整流回路２００とバイアス設定回路１００とからなり、整流回路２００は、ゲート端子とソース端子との間にキャパシタＣ１２が接続されたＭＯＳトランジスタＭ１を整流素子として備えるとともに、制御信号Ｖ1に基いて所定のバイアス電圧ＶTをキャパシタＣ１２に供給するスイッチング部を備える。一方、バイアス設定回路１００は、ＭＯＳトランジスタＭ１を模擬したＭＯＳトランジスタＭ３０と、キャパシタＣ１２を模擬したキャパシタＣ３２と、制御信号Ｖ1に基いてバイアス電圧ＶTをキャパシタＣ３２に供給するダミースイッチング部と、を備え、キャパシタＣ３２の電位Ｖ0に基いて制御信号Ｖ1を生成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ゲート端子とソース端子との間に第１のキャパシタが接続された第１のＭＯＳトランジスタを整流素子として備えるとともに、制御信号に基いて所定のバイアス電圧を前記第１のキャパシタに供給するスイッチング部を備える整流回路と、
前記第１のＭＯＳトランジスタを模擬した第２のＭＯＳトランジスタと、前記第１のキャパシタを模擬した第２のキャパシタと、前記制御信号に基いて前記バイアス電圧を前記第２のキャパシタに供給するダミースイッチング部と、を備え、前記第２のキャパシタの電位に基いて前記制御信号を生成するバイアス設定回路と、
を備えることを特徴とする高利得整流回路。
【請求項２】
第３のＭＯＳトランジスタを備え、当該第３のＭＯＳトランジスタのゲート端子とソース端子との間の電圧から前記バイアス電圧を生成するバイアス電圧源をさらに備えることを特徴とする請求項１に記載の高利得整流回路。
【請求項３】
前記所定の電圧より小さい参照電圧を生成する参照電圧源をさらに備え、
前記バイアス設定回路は前記参照電圧と前記第２のキャパシタの電位との比較に基いて前記制御信号を生成することを特徴とする請求項１または２に記載の高利得整流回路。
【請求項４】
前記参照電圧源は、第４のＭＯＳトランジスタを備え、当該第４のＭＯＳトランジスタのゲート端子とソース端子との間の電圧から前記参照電圧を生成することを特徴とする請求項３に記載の高利得整流回路。
【請求項５】
前記バイアス設定回路は、前記第１のキャパシタを模擬した第２のキャパシタの両端電圧を初期化する初期化信号に基いて前記第２のキャパシタに前記バイアス電圧を供給することを特徴とする請求項１〜４のいずれか一つに記載の高利得整流回路。
【請求項６】
前記整流回路は、前記第１のキャパシタの両端電圧を初期化する前記初期化信号に基いて前記第１のキャパシタに前記バイアス電圧を供給することを特徴とする請求項５に記載の高利得整流回路。
【請求項７】
電源電圧の検出に基いて前記初期化信号を生成する電源電圧検出回路をさらに備えることを特徴とする請求項５または６に記載の高利得整流回路。
【請求項８】
前記第２のＭＯＳトランジスタのソース端子は接地されることを特徴とする請求項１〜７のいずれか一つに記載の高利得整流回路。
【請求項９】
前記第２のＭＯＳトランジスタのソース端子は電源電位と接地電位の間の所定の電位を有することを特徴とする請求項１〜７のいずれか一つに記載の高利得整流回路。
【請求項１０】
前記制御信号と該制御信号を所定時間だけ遅延させた信号とに基づいて論理信号を生成する論理回路と、
前記論理信号に応じて、電源電位と接地電位の間の所定の電位または接地電位を、前記第２のＭＯＳトランジスタのソース端子に出力するインバータ回路と、
をさらに備えることを特徴とする請求項１〜７のいずれか一つに記載の高利得整流回路。
【請求項１１】
前記所定時間は、少なくとも、前記ダミースイッチング部によって前記第２のキャパシタへと前記バイアス電圧の供給が完了するのに要する時間であることを特徴とする請求項１０に記載の高利得整流回路。
【請求項１２】
前記バイアス設定回路は、前記第２のキャパシタの一端に所定電流を供給する電流供給回路をさらに備え、
前記所定電流の供給によって増加した第２のキャパシタの電位に基いて前記制御信号を生成することを特徴とする請求項１〜７のいずれか一つに記載の高利得整流回路。
【請求項１３】
前記スイッチング部は、前記制御信号に基づいて前記バイパス電圧を前記第１のキャパシタに供給するＭＯＳトランジスタを有し、
前記所定電流は前記スイッチング部の前記ＭＯＳトランジスタのリーク電流に相当する値を有することを特徴とする請求項１〜７のいずれか一つに記載の高利得整流回路。
【請求項１４】
前記バイアス設定回路は、
前記第１のＭＯＳトランジスタを模擬した第３のＭＯＳトランジスタと、前記第１のキャパシタを模擬した第３のキャパシタと、前記制御信号に基いて前記バイアス電圧を前記第３のキャパシタに供給する第２のダミースイッチング部とをさらに備え、
前記第２のキャパシタおよび前記第３のキャパシタの電位に基いて前記制御信号を生成することを特徴とする請求項１２または１３に記載の高利得整流回路。
【請求項１５】
前記スイッチング部は、前記制御信号に基づいて前記バイパス電圧を前記第１のキャパシタに供給する第５のＭＯＳトランジスタを有し、
前記ダミースイッチング部は、前記第５のＭＯＳトランジスタを模擬するとともに、該第５のＭＯＳトランジスタに比べて寸法の大きい第６のＭＯＳトランジスタを有することを特徴とする請求項１〜１４のいずれか一つに記載の高利得整流回路。
【請求項１６】
アンテナと、
前記アンテナに誘導された電流を整流する、請求項１〜１５のいずれか一つに記載の高利得整流回路と、
前記高利得整流回路から得られた直流電流によって充電されるバッテリと、
前記高利得整流回路から得られた直流電流に基づいて、少なくともタグ識別情報を前記アンテナを介して送信する制御回路と、
を備えたことを特徴とするＲＦＩＤタグ。
【請求項１７】
アンテナと、
前記アンテナに誘導された電流を整流する、請求項５または６に記載の高利得整流回路と、
前記高利得整流回路から得られた直流電流によって充電されるバッテリと、
前記高利得整流回路から得られた直流電流に基づいて、少なくともタグ識別情報を前記アンテナを介して送信するとともに、該制御回路が動作状態から停止状態に遷移する際に前記初期化信号を出力する制御回路と、
を備えたことを特徴とするＲＦＩＤタグ。
【請求項１８】
センサをさらに備え、
前記制御回路は、前記センサによって検出された信号を前記アンテナを介して送信することを特徴とする請求項１６または１７に記載のＲＦＩＤタグ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート端子とソース端子との間にキャパシタが接続されたＭＯＳトランジスタを整流素子として備えた高利得整流回路と、その高利得整流回路を用いたＲＦＩＤ（Radio Frequency Identification）タグに関する。
【背景技術】
【０００２】
整流回路は、ダイオードの整流特性を利用することにより、交流信号を直流信号に変換する。整流回路を半導体集積回路によって実現する場合、通常、ソース端子とゲート端子とを互いに接続した、いわゆるダイオード接続のＭＯＳトランジスタを整流ダイオードとして用いる。例えば、トリプルウェルによって基板とアイソレーションが取られているＮＭＯＳトランジスタを用いた整流ダイオードでは、ドレイン端子およびソース端子はそれぞれＮ領域に接続され、ソース端子は、トランジスタ下部のＰウェルに接続されたバックゲート端子にも接続される。これにより、ソース端子とドレイン端子との間にＰＮ接続が形成されたダイオード素子が実現される。
【０００３】
近年、その応用分野の広さから、ＲＦＩＤタグが注目されている。このＲＦＩＤタグにおいては整流回路が必須である。ＲＦＩＤタグは、アンテナに誘起された交流電流から、ＲＦＩＤタグ内の集積回路を駆動する直流電源の生成と、データ信号の復調とを行う。これら処理の際に整流回路が必要となる。
【０００４】
ＲＦＩＤタグに用いられる整流回路として、例えば、特許文献１や非特許文献１に開示の構成が知られているが、これら構成も、上記したダイオード接続のＭＯＳトランジスタを利用することに変わりはない。ただし、ＭＯＳトランジスタの閾値がＰＮ接合の閾値より小さい場合、整流特性は、ＭＯＳトランジスタの特性により決まり、そのＭＯＳトランジスタの閾値をＰＮ接合の閾値として有するダイオードの整流特性と等価な特性を示す。
【０００５】
ダイオードにおいて整流特性を発現させるためには、ダイオード接続されたＭＯＳトランジスタのＰＮ接続端子間に、ＰＮ接合の閾値以上の電圧又はＭＯＳトランジスタの閾値以上の電圧を印加する必要がある。この電圧印加は、例えば、ＭＯＳトランジスタのゲートとソースとの間にキャパシタを接続し、このキャパシタに０以上且つ上記閾値以下の電圧（以下、バイアス電圧と称する）を保持させることにより実現できる。これによって、上記バイアス電圧未満の実効値を有する交流信号が整流回路に入力された場合であってもその信号の整流を行なうことができる。これは、ＲＦＩＤタグにとっては、リーダ／ライタから送信された微弱な信号を受信することができ、リーダ／ライタとの間の通信可能な距離を拡大できることを意味する。通信距離の拡大は、一つのリーダ／ライタによる複数のＲＦＩＤタグの同時認識を容易にし、ＲＦＩＤタグの応用範囲を広げることになる。
【０００６】
【特許文献１】特開２００２−１５２０８０号公報
【非特許文献１】M. Usami et al., "Powder LSI: An ultra small RF identification chip for individual recognition applications", ISSCC Dig. Tech. Papers, Feb 2003, pp.398-399
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記キャパシタに蓄えられた電荷は、該キャパシタが接続されたＭＯＳトランジスタのリーク電流によって放電されるため、キャパシタ間の電圧は時間の経過とともに減少する。これは、整流可能な交流信号の大きさが増加することを意味する。換言すれば、整流回路の変換利得が減少する。そこで、整流回路に対し、上記キャパシタを充電するための制御信号を定期的に送信する必要がある。ところが、カウンタ等によって定期的にその制御信号を生成するのであっては、必要以上にキャパシタへの充電動作を繰り返すことになる。特に、ＲＦＩＤタグのように、電力消費の低下が重要な設計因子となるデバイスにおいては、そのような無駄な電力消費は避けたい。
【０００８】
また、上記したバイアス電圧は、バイアス対象となるＭＯＳトランジスタの閾値電圧程度がよいとされる。これは、閾値電圧以上ではＭＯＳトランジスタに流れる電流が逆流し、これにより整流回路の利得が低下するためである。ところが、ＭＯＳトランジスタの閾値電圧は、該ＭＯＳトランジスタの製造ばらつきによって変動するため、バイアス電圧を単に所定値に固定したのであっては、製造ばらつきにより整流回路の利得が小さくなる。
【０００９】
本発明は、上記に鑑みてなされたものであって、整流回路の駆動に伴う消費電力と素子ばらつきの影響を低減することができる高利得整流回路とそれを用いたＲＦＩＤタグを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明にかかる高利得整流回路は、ゲート端子とソース端子との間に第１のキャパシタが接続された第１のＭＯＳトランジスタを整流素子として備えるとともに、制御信号に基いて所定のバイアス電圧を前記第１のキャパシタに供給するスイッチング部を備える整流回路と、前記第１のＭＯＳトランジスタを模擬した第２のＭＯＳトランジスタと、前記第１のキャパシタを模擬した第２のキャパシタと、前記制御信号に基いて前記バイアス電圧を前記第２のキャパシタに供給するダミースイッチング部と、を備え、前記第２のキャパシタの電位に基いて前記制御信号を生成するバイアス設定回路と、を備えている。
【００１１】
また、本発明にかかるＲＦＩＤタグは、上記した高利得整流回路を備える。
【発明の効果】
【００１２】
本発明にかかる高利得整流回路およびＲＦＩＤタグは、整流部を構成するＭＯＳトランジスタをバイアスするための無駄な充電動作が低減され、消費電力の低下を実現することができる。また、高利得整流回路間の製造ばらつきに影響されず、常に一定値以上の利得を有する整流を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明にかかる高利得整流回路およびそれを用いたＲＦＩＤタグの実施の形態を図面に基づいて詳細に説明する。
【００１４】
（実施の形態１）
本発明の実施の形態１にかかる高利得整流回路は、整流素子として機能するＭＯＳトランジスタ（以下、整流ＭＯＳトランジスタと称する）を模擬したＭＯＳトランジスタ（以下、模擬ＭＯＳトランジスタと称する）を備え、その模擬ＭＯＳトランジスタのゲート端子とソース端子との間に接続されたキャパシタの電位を監視することによって、整流ＭＯＳトランジスタに接続されたキャパシタを最適なタイミングで充電することを特徴としている。
【００１５】
図１は、実施の形態１にかかる高利得整流回路を示す回路図である。図１に示すように、実施の形態１にかかる高利得整流回路は、整流回路２００とバイアス設定回路１００とを備えている。
【００１６】
整流回路２００は、入力された交流信号を整流する整流部と、その整流部を構成するキャパシタに所定の電位を与えるスイッチング部とから構成される。
【００１７】
整流部は、直列に接続されたＮＭＯＳトランジスタＭ１およびＭ２を備えている。ＮＭＯＳトランジスタＭ１は、バックゲート端子とソース端子とが接続され、ドレイン端子がプラス端子Ｔ１に接続されている。また、ゲート端子とソース端子との間に、キャパシタＣ１２が接続されている。この接続構成により、ＮＭＯＳトランジスタＭ１は、キャパシタＣ１２の両端の電圧によってバイアスされるので高利得な整流素子として機能する。
【００１８】
同様に、ＮＭＯＳトランジスタＭ２は、バックゲート端子とソース端子とが接続され、ソース端子がマイナス端子Ｔ２に接続されている。また、ゲート端子とソース端子との間に、キャパシタＣ２２が接続されている。このＮＭＯＳトランジスタＭ２もまた、ＮＭＯＳトランジスタＭ１と同様に高利得な整流素子として機能し、キャパシタＣ２２の両端の電圧によってバイアスされる。
【００１９】
ＮＭＯＳトランジスタＭ１のソース端子とＮＭＯＳトランジスタＭ２のドレイン端子とは互いに接続されており、その接続点に、キャパシタＣ１の一端が接続されている。キャパシタＣ１の他端は、交流信号が入力される信号入力端子ＴＡに接続されている。このキャパシタＣ１は、結合容量として機能する。特に、キャパシタＣ１は、本実施の形態にかかる高利得整流回路をＲＦＩＤタグにおいて使用する場合、アンテナ（例えば、ループアンテナ）に接続され、直列共振キャパシタとしても機能する。
【００２０】
ＮＭＯＳトランジスタＭ１のドレイン端子とＮＭＯＳトランジスタＭ２のソース端子との間には、キャパシタＣ２が接続されている。ＮＭＯＳトランジスタＭ１およびＭ２によって半波整流された信号は、このキャパシタＣ２によって平滑される。この平滑により、キャパシタＣ２の両端、すなわちプラス端子Ｔ１とマイナス端子Ｔ２との間から直流電圧を取り出すことができる。
【００２１】
ＮＭＯＳトランジスタＭ１およびＭ２は、トリプルウェル構造で形成され、基板とアイソレーションされている。各ソース端子は、ＮＭＯＳトランジスタ下部のＰ型ウェルに接続され、各ドレイン端子はＮ領域に接続されており、ＭＯＳトランジスタによるＰＮ接続を模擬した整流素子部として動作する。
【００２２】
一方、スイッチング部は、制御信号Ｖ1に基いて、バイアス電圧源２１０から供給される電圧を上記したキャパシタＣ１２およびＣ２２へと与える。キャパシタＣ１２およびＣ２２に与えられる電圧は、ＮＭＯＳトランジスタＭ１およびＭ２が整流特性を示すのに必要な閾値電圧未満の電圧（以下、バイアス電圧ＶTと称する）であり、例えば、０Ｖ〜１．０Ｖの範囲である。このバイアス電圧ＶTは、特に、閾値電圧近傍の値（例えば、０．６Ｖ）であるのが好ましい。これにより、ＮＭＯＳトランジスタＭ１およびＭ２は、信号入力端子ＴＡに、上記した閾値電圧以下の実効値を有する交流信号が入力された場合であってもそれを整流することができる。例えば、バイアス電圧ＶTが０．６Ｖである場合、実効値が１００ｍＶ程度の交流信号も整流することができる。
【００２３】
スイッチング部は、具体的には、図１に示すように、トランスファゲートとして機能する複数のＮＭＯＳトランジスタＭ１１〜Ｍ１４，Ｍ２１〜Ｍ２４と、インバータＩＮＶ１およびＩＮＶ２と、バイアス電圧源２１０とを備えて構成される。ＮＭＯＳトランジスタＭ１１およびＭ１２は直列に接続され、バイアス電圧源２１０の正極端子に接続された第１のプラスライン上に配置されている。この第１のプラスラインは、バイアス電圧源２１０の正極端子から、ＮＭＯＳトランジスタＭ１２、Ｍ１１を介して、キャパシタＣ１２の一端であって且つＮＭＯＳトランジスタＭ１のゲート端子に接続される。ＮＭＯＳトランジスタＭ１３およびＭ１４もまた直列に接続され、バイアス電圧源２１０の負極端子に接続された第１のマイナスライン上に配置されている。この第１のマイナスラインは、バイアス電圧源２１０の負極端子から、ＮＭＯＳトランジスタＭ１４、Ｍ１３を介して、キャパシタＣ１２の他端であって且つＮＭＯＳトランジスタＭ１のソース端子に接続される。ＮＭＯＳトランジスタＭ１１のソース端子とＮＭＯＳトランジスタＭ１２のドレイン端子との接続点と、ＮＭＯＳトランジスタＭ１３のソース端子とＮＭＯＳトランジスタＭ１４のドレイン端子との接続点との間には、キャパシタＣ１１が接続されている。換言すれば、キャパシタＣ１１は、第１のプラスラインと第１のマイナスラインの間に接続されている。
【００２４】
ＮＭＯＳトランジスタＭ２１およびＭ２２は直列に接続され、バイアス電圧源２１０の正極に接続された第２のプラスライン上に配置されている。この第２のプラスラインは、バイアス電圧源２１０の正極端子から、ＮＭＯＳトランジスタＭ２２、Ｍ２１を介して、キャパシタＣ２２の一端であって且つＮＭＯＳトランジスタＭ２のゲート端子に接続される。ＮＭＯＳトランジスタＭ２３およびＭ２４もまた直列に接続され、バイアス電圧源２１０の負極に接続された第２のマイナスライン上に配置されている。この第２のマイナスラインは、ＮＭＯＳトランジスタＭ２４、Ｍ２３を介して、キャパシタＣ２２の他端であって且つＮＭＯＳトランジスタＭ２のソース端子に接続される。ＮＭＯＳトランジスタＭ２１のソース端子とＮＭＯＳトランジスタＭ２２のドレイン端子との接続点と、ＮＭＯＳトランジスタＭ２３のソース端子とＮＭＯＳトランジスタＭ２４のドレイン端子との接続点との間には、キャパシタＣ２１が接続されている。換言すれば、キャパシタＣ２１は、第２のプラスラインと第２のマイナスラインの間に接続されている。
【００２５】
ＮＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ２１，Ｍ２３の各ゲート端子は、インバータＩＮＶ１の出力端子に接続されている。また、ＮＭＯＳトランジスタＭ１２，Ｍ１４，Ｍ２２，Ｍ２４の各ゲート端子は、インバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１の入力端子は、インバータＩＮＶ２の出力端子に接続されている。
【００２６】
このように構成されたスイッチング部の動作は以下のとおりである。インバータＩＮＶ２に入力される制御信号Ｖ1が、論理レベル“Ｌ”を示す期間においては、ＮＭＯＳトランジスタＭ１２，Ｍ１４，Ｍ２２，Ｍ２４はＯＮとなり、キャパシタＣ１１およびＣ２１は、バイアス電圧源２１０によって、バイアス電圧ＶTと等しくなるように充電される。その間、インバータＩＮＶ１の出力は、論理レベル“Ｌ”を示すため、ＮＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ２１，Ｍ２３はＯＦＦであり、キャパシタＣ１２およびＣ２２は充電されない。一方、制御信号Ｖ1が論理レベル“Ｈ”を示す期間においては、ＮＭＯＳトランジスタＭ１２，Ｍ１４，Ｍ２２，Ｍ２４はＯＦＦとなり、ＮＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ２１，Ｍ２３はＯＮとなるので、キャパシタＣ１１に充電された電荷はキャパシタＣ１２に供給され、キャパシタＣ２１に充電された電荷はキャパシタＣ２２に供給される。これにより、ＮＭＯＳトランジスタＭ１のゲート−ソース間と、ＮＭＯＳトランジスタＭ２のゲート−ソース間とにそれぞれバイアス電圧ＶTが印加される。
【００２７】
この整流回路２００のインバータＩＮＶ２に入力される制御信号Ｖ1は、バイアス設定回路１００によって生成される。バイアス設定回路１００は、ダミー整流部と、ダミースイッチング部と制御信号生成部とから構成される。ダミー整流部は、整流回路２００の整流部の一部を複製した回路からなり、ＮＭＯＳトランジスタＭ１またはＭ２と同じ特性のＮＭＯＳトランジスタＭ３０と、キャパシタＣ１２またはＣ２２に相当するキャパシタＣ３２とを備えている。ＮＭＯＳトランジスタＭ３０は、バックゲート端子とソース端子とが接続され、ソース端子とドレイン端子はともに接地されている。また、ＮＭＯＳトランジスタＭ３０のゲート端子とソース端子との間に、上記したキャパシタＣ３２が接続されている。すなわち、ダミー整流部は、整流回路２００の整流部を構成する整流素子のうちの一つを模擬している。
【００２８】
ダミースイッチング部は、整流回路２００のスイッチング部を構成する回路のうち、整流部のキャパシタＣ１２とＣ２２のいずれか一方にバイアス電圧ＶTを供給するための回路に相当する構成を有する。図１においては、ＮＭＯＳトランジスタＭ３１〜Ｍ３４と、キャパシタＣ３１と、インバータＩＮＶ１１と、バイアス電圧源１１０とで構成される回路がダミースイッチング部に相当する。
【００２９】
具体的には、ＮＭＯＳトランジスタＭ３１およびＭ３２は直列に接続され、バイアス電圧源１１０の正極端子に接続されたプラスライン上に配置されている。このプラスラインは、ＮＭＯＳトランジスタＭ３２、Ｍ３１を介して、キャパシタＣ３２の一端であって且つＮＭＯＳトランジスタＭ３０のゲート端子に接続される。ＮＭＯＳトランジスタＭ３３およびＭ３４もまた直列に接続され、バイアス電圧源１１０の負極端子に接続されたマイナスライン上に配置されている。このマイナスラインは、ＮＭＯＳトランジスタＭ３４、Ｍ３３を介して、キャパシタＣ３２の他端であって且つＮＭＯＳトランジスタＭ３０のソース端子に接続される。ＮＭＯＳトランジスタＭ３１のソース端子とＮＭＯＳトランジスタＭ３２のドレイン端子との接続点と、ＮＭＯＳトランジスタＭ３３のソース端子とＮＭＯＳトランジスタＭ３４のドレイン端子との接続点との間には、キャパシタＣ３１が接続されている。ＮＭＯＳトランジスタＭ３１およびＭ３３の各ゲート端子は、インバータＩＮＶ１１の入力端子に接続されている。また、ＮＭＯＳトランジスタＭ３２およびＭ３４の各ゲート端子は、インバータＩＮＶ１１の出力端子に接続されている。これは、整流回路２００で言えば、例えば、キャパシタＣ１２にバイアス電圧ＶTを供給するための回路、すなわちＮＭＯＳトランジスタＭ１１〜Ｍ１４と、キャパシタＣ１１と、インバータＩＮＶ１およびＩＮＶ２と、バイアス電圧源２１０とからなる回路構成に相当する。特にバイアス電圧源１１０は、バイアス電圧源２１０と同じバイアス電圧ＶTを供給する。
【００３０】
制御信号生成部は、ダミー整流部のキャパシタＣ３２の電位を監視し、その監視結果に基づいて制御信号Ｖ1を生成する。図１においては、インバータＩＮＶ１２と、参照電圧源１２０と、誤差増幅器１３０とで構成される回路が制御信号生成部に相当する。誤差増幅器１３０は、正相入力端子が、ダミー整流部のＮＭＯＳトランジスタＭ３０のゲート端子に接続され、逆相入力端子が、参照電圧源１２０の正極端子に接続されている。誤差増幅器１３０の正相入力端子は、正確に言えば、キャパシタＣ３２の一端（プラスライン側）に接続される。ここで、このキャパシタＣ３２の一端の電位をＶ0と表す。また、参照電圧源１２０は、参照電圧ＶT−ＶXを生成する。なお、電圧ＶXについては後述する。以上の接続構成により、誤差増幅器１３０は、キャパシタＣ３２の一端の電位Ｖ0から参照電圧ＶT−ＶXを減算した差分に相当する誤差電圧ＶEを出力する。
【００３１】
図２は、誤差増幅器１３０の一例を示す回路図である。図２に示す誤差増幅器は、負荷トランジスタとして機能するＰＭＯＳトランジスタＭ１２１およびＭ１２２と、差動ペアを構成するＮＭＯＳトランジスタＭ１２３およびＭ１２４と、定電流源１２１とから構成され、特に、ＰＭＯＳトランジスタＭ１２１およびＭ１２２は、それぞれのゲート端子とドレイン端子が正帰還となるように接続されている。図２において、ＮＭＯＳトランジスタＭ１２４のゲート端子が誤差増幅器１３０の正相入力端子ＩＮ１に相当し、ＮＭＯＳトランジスタＭ１２３のゲート端子が誤差増幅器１３０の逆相入力端子ＩＮ２に相当する。また、ＮＭＯＳトランジスタＭ１２４のドレインに接続された出力端子ＯＵＴが、誤差増幅器１３０の出力端子に相当する。なお、誤差増幅器１３０は、図２に示すタイプ以外の差動増幅器であってもよく、例えば、正帰還をかけないカレントミラー対によって負荷トランジスタを構成するものでもよい。
【００３２】
誤差増幅器１３０の出力端子は、インバータＩＮＶ１２の入力端子に接続される。これにより、誤差増幅器１３０から出力された誤差電圧ＶEが所定レベル以上になった際に、インバータＩＮＶ１２から論理レベル“Ｌ”の信号が出力され、誤差電圧ＶEが所定レベル未満になった際に、インバータＩＮＶ１２から論理レベル“Ｈ”の信号が出力される。インバータＩＮＶ１２から出力されるこの信号が上記した制御信号Ｖ1である。換言すれば、制御信号生成部は、ダミー整流部のキャパシタＣ３２の電位がバイアス電圧ＶTから電圧ＶX分だけ降下した電位以上であればそれを論理レベル“Ｌ”の制御信号Ｖ1として整流回路２００へと出力する。インバータＩＮＶ１２の出力端子は、インバータＩＮＶ１１の入力端子に接続され、制御信号Ｖ1はダミースイッチング部にも入力される。これにより、ダミー整流部とダミースイッチング部は、整流回路２００の整流部およびスイッチング部の動作を模擬する。
【００３３】
上述したように整流回路２００およびバイアス設定回路１００においては、それぞれバイアス電圧源２１０とバイアス電圧源１１０において、バイアス電圧ＶTという一定の電圧を生成する必要がある。ところが、バイアス電圧ＶTは、バイアス電圧源を構成する電子素子の製造ばらつきなどによって所望の値を示さない可能性がある。これは、参照電圧源１２０に対しても言える。
【００３４】
図３−１〜図３−４は、本実施の形態にかかる高利得整流回路において用いられるバイアス電圧源または参照電圧源の例を示す回路図である。図３−１に示す電圧源は、ゲート端子とドレイン端子とが接続されたＮＭＯＳトランジスタＭ１０１と、電源電圧ＶDDから微弱な電流ＩBBを生成する定電流源１１１とを備えて構成される。出力端子Ｔ１００は、ＮＭＯＳトランジスタＭ１０１のドレイン端子に接続され、電流ＩBBによって生じたＮＭＯＳトランジスタＭ１０１のゲート−ソース間電圧を出力する。このゲート−ソース間電圧は、ＮＭＯＳトランジスタＭ１０１の閾値電圧とほぼ一致するため、この電圧源をバイアス電圧ＶTを生成するバイアス電圧源２１０および１１０として利用することができる。これは、一般に、ＭＯＳトランジスタの特性がＩD＝β（ＶGS−Ｖth）2と表され、ＩDを小さくすると、ゲート−ソース間電圧ＶGSはほぼ閾値電圧Ｖthとなるという理論に基いている。
【００３５】
特に、ＮＭＯＳトランジスタＭ１０１は、整流回路２００のＮＭＯＳトランジスタＭ１およびＭ２とバイアス設定回路１００のＮＭＯＳトランジスタＭ３０とが形成されていた半導体ウェハから取り出されるため、これらＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３０とほぼ同じ特性を示す。すなわち、生成されるバイアス電圧ＶTは、少なくとも同一の高利得整流回路内においては、整流回路２００の整流部を構成するＮＭＯＳトランジスタＭ１およびＭ２の閾値電圧とほぼ一致する。換言すれば、バイアス電圧ＶTを絶対値として設定する必要はなく、高利得整流回路の動作は、高利得整流回路間の製造ばらつきに影響されない。また、上記したβは寸法の関数であるので、その値を大きくすれば、ゲート−ソース間電圧ＶGSを参照電圧ＶT−ＶXにほぼ一致させることができ、図３−１に示す電圧源を参照電圧源１２０として利用することもできる。なお、電圧ＶXは例えば５０ｍＶ以下の大きさである。
【００３６】
図３−２に示す電圧源は、ゲート端子とドレイン端子とが接続された２つのＮＭＯＳトランジスタＭ１１１およびＭ１１２が、図３−１と同様に微弱な電流ＩBBを生成する定電流源１１１とを備えて構成される。なお、ＮＭＯＳトランジスタＭ１１１およびＭ１１２は縦続接続されている。出力端子Ｔ１００は、ＮＭＯＳトランジスタＭ１１２のドレイン端子に接続され、電流ＩBBによって生じたＮＭＯＳトランジスタＭ１１２のゲート−ソース間電圧とＮＭＯＳトランジスタＭ１１１のゲート−ソース間電圧との和を出力する。特に、ＮＭＯＳトランジスタＭ１１１およびＭ１１２の各閾値電圧は、整流回路２００のＮＭＯＳトランジスタＭ１およびＭ２やバイアス設定回路１００のＮＭＯＳトランジスタＭ３０の各閾値電圧よりも小さく、上記したゲート−ソース間電圧の和がバイアス電圧ＶTまたは参照電圧ＶT−ＶXと一致するような値である。このように、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３０よりも閾値電圧Ｖthが小さな複数のＭＯＳトランジスタを用いた電圧源であっても、製造ばらつきに影響されないバイアス電圧源２１０および１１０または参照電圧源１２０として利用することができる。ただし、この場合、同一の閾値電圧ではないので、同一とした場合よりも製造ばらつきは大きくなる。
【００３７】
図３−３に示す電圧源は、図３−２に示した電圧源において、ＮＭＯＳトランジスタＭ１１２のドレイン端子から第１出力端子Ｔ１０２を取り出し、ＮＭＯＳトランジスタＭ１１１のドレイン端子から第２出力端子Ｔ１０１を取り出した例である。この例では、ＮＭＯＳトランジスタＭ１１１およびＭ１１２のそれぞれのβや閾値電圧を調整することにより、第１出力端子Ｔ１０２からバイアス電圧ＶTを出力し、第２出力端子Ｔ１０１から参照電圧ＶT−ＶXを出力することができる。
【００３８】
図３−４に示す電圧源は、電流源１１１の電流をＮＭＯＳトランジスタＭ１１３と抵抗Ｒ１＋Ｒ２に流す。第１出力端子Ｔ１０２をバイアス電圧ＶTとし、第２出力端子Ｔ１０１を参照電圧ＶT−ＶXとするもう一つの回路例である。ＮＭＯＳトランジスタＭ１１３に流れる電流は小さいので、抵抗Ｒ１＋Ｒ２には、ＮＭＯＳトランジスタＭ１１３のゲート−ソース間電圧、すなわち、ＶTの電圧がかかる。この電圧のＲ２／（Ｒ２＋Ｒ１）倍の電圧がＴ１０１に生じる。抵抗Ｒ１とＲ２を調節することにより、ＶT−ＶXの電圧を発生することができる。
【００３９】
以下に、バイアス設定回路１００の動作について説明する。図４は、キャパシタＣ３２の一端の電位Ｖ0と、誤差増幅器１３０から出力される誤差電圧ＶEと、インバータＩＮＶ１２から出力される制御信号Ｖ1と、インバータＩＮＶ１１から出力される信号Ｖ2との各タイミングチャートを示す図である。
【００４０】
電位Ｖ0が参照電圧ＶT−ＶXよりも大きい期間（時間ｔ0まで）においては、誤差増幅器１３０は所定値に飽和した正の誤差電圧ＶEを出力する（第１フェーズ）。この正の誤差電圧ＶEは、インバータＩＮＶ１２にとって論理レベル“Ｈ”の入力信号である。よって、その期間においては、インバータＩＮＶ１２は論理レベル“Ｌ”の制御信号Ｖ1を出力し、インバータＩＮＶ１１は論理レベル“Ｈ”の信号Ｖ2を出力する。これにより、ＮＭＯＳトランジスタＭ３２およびＭ３４がＯＮとなり、バイアス電圧源１１０のバイアス電圧ＶTがキャパシタＣ３１に与えられ、キャパシタＣ３１の電位はバイアス電圧ＶTとなる。
【００４１】
キャパシタＣ３２はＮＭＯＳトランジスタＭ３０のリーク電流によって放電されるため、その電位Ｖ0は徐々に低下し、ついには参照電圧ＶT−ＶXよりも小さくなる（第２フェーズ）。すなわち、誤差増幅器１３０から出力される誤差電圧ＶEは、正に飽和した値から徐々に低下し、最終的にインバータＩＮＶ１２にとって論理レベル“Ｌ”の入力信号となる（時間ｔ1：第３フェーズ）。これにより、インバータＩＮＶ１２は論理レベル“Ｈ”の制御信号Ｖ1を出力し、インバータＩＮＶ１１は論理レベル“Ｌ”の信号Ｖ2を出力する。これにより、ＮＭＯＳトランジスタＭ３１およびＭ３３がＯＮとなり、キャパシタＣ３１の電位ＶTがキャパシタＣ３２に与えられる。すなわち、キャパシタＣ３２の電位Ｖ0は、参照電圧ＶT−ＶXよりも大きい電位ＶTにほぼ一致し、上記した第１フェーズの状態となる。以降、上記第１〜第３フェーズが繰り返される。
【００４２】
上記した繰り返しフェーズにおいて、制御信号Ｖ1の遷移に注目すると、制御信号Ｖ1は、定期的に発生するパルスとなっている。整流回路２００は、この制御信号Ｖ1に同期して動作し、且つ、バイアス設定回路１００のダミー整流部とダミースイッチング部とは整流回路２００の整流部とスイッチング部とを模擬している。よって、バイアス設定回路１００によって、整流回路２００の整流部のキャパシタＣ１２およびＣ２２に最適なタイミングによって無駄なく充電することができ、整流部を構成するＮＭＯＳトランジスタＭ１およびＭ２を常に一定値以上の電圧でバイアスすることができる。換言すれば、整流回路２００の利得を常に一定値以上に維持させることができる。
【００４３】
なお、上述した例では、ＭＯＳトランジスタとして、ＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを用いても良い。
【００４４】
以上に説明したように、実施の形態１にかかる高利得整流回路によれば、整流回路２００のＮＭＯＳトランジスタＭ１およびＭ２をバイアスするキャパシタＣ１２およびＣ２２を、バイアス設定回路１００によって間接的に監視し、その監視結果に基づいて、キャパシタＣ１２およびＣ２２の充電タイミングを指示する制御信号Ｖ1を生成するので、無駄な充電動作が低減され、消費電力の低下を実現することができる。また、キャパシタＣ１２およびＣ２２に与えられるバイアス電圧ＶTおよびバイアス設定回路１００で用いられる参照電圧ＶT−ＶXは、ＮＭＯＳトランジスタＭ１およびＭ２の特性を考慮して設計された別のＮＭＯＳトランジスタの閾値電圧に基づいて生成されるので、高利得整流回路の製造ばらつきに影響されず、常に一定値以上の利得を有する整流を実現することができる。
【００４５】
（実施の形態２）
実施の形態２にかかる高利得整流回路は、実施の形態１にかかる高利得整流回路に対し、初期設定機能を追加したことを特徴としている。
【００４６】
図１に示したバイアス設定回路１００において、高利得整流回路の初期状態においては、キャパシタＣ３２の電位は参照電圧ＶT−Ｖxより十分小さい可能性がある。この場合、キャパシタＣ３１の電荷がキャパシタＣ３２に転送されたとしても、キャパシタＣ３２の電位ＶOは依然として参照電圧ＶT−Ｖxより小さい場合がある。すなわち、図４に示した繰り返しフェーズに基く動作は、上記した第３フェーズに移行せず、制御信号Ｖ1のパルスが生成されなくなる。この状態を防止するため、実施の形態２では、キャパシタＣ３２に強制的にバイアス電圧ＶTを与えるバイアス電圧バイパス部がバイアス設定回路に設けられている。
【００４７】
図５は、実施の形態２にかかる高利得整流回路のバイアス設定回路を示す回路図である。なお、図５において、図１に示したバイアス設定回路１００と共通する部分には同一の符号を付し、その説明を省略する。
【００４８】
図５に示すバイアス設定回路３００において、上記したバイアス電圧バイパス部は、ＮＭＯＳトランジスタＭ４１およびＭ４２から構成される。ＮＭＯＳトランジスタＭ４１は、ソース端子がバイアス電圧源１１０の正極端子に接続され、ドレイン端子がキャパシタＣ３２の一端（プラスライン側）に接続されている。また、ＮＭＯＳトランジスタＭ４２は、ソース端子がバイアス電圧源１１０の負極端子に接続され、ドレイン端子がキャパシタＣ３２の他端（マイナスライン側）に接続されている。ＮＭＯＳトランジスタＭ４１のゲート端子とＮＭＯＳトランジスタＭ４２のゲート端子はともに、初期化端子Ｔ３００に接続されている。初期化端子Ｔ３００には、初期化信号ＶCNTが入力される。
【００４９】
以下に、このバイアス設定回路３００の動作について説明する。図６は、キャパシタＣ３２の一端の電位Ｖ0と、誤差増幅器１３０から出力される誤差電圧ＶEと、インバータＩＮＶ１２から出力される制御信号Ｖ1と、インバータＩＮＶ１１から出力される信号Ｖ2と、初期化信号ＶCNTの各タイミングチャートを示す図である。
【００５０】
図６に示すように、初期化信号ＶCNTを示すパルスが入力された際、すなわち初期化信号ＶCNTが論理レベル“Ｈ”を示す期間（時間ｔ0−ｔ1）においては、ＮＭＯＳトランジスタＭ４１およびＭ４２はＯＮとなり、バイアス電圧源１１０から供給されるバイアス電圧ＶTは、ダミースイッチング部を経由することなく、キャパシタＣ３２に与えられる。すなわち、キャパシタＣ３２の電位Ｖ0は、バイアス電圧ＶTに一致する。この状態から、初期化信号ＶCNTを示すパルスの立ち下がり後、すなわち初期化信号ＶCNTが論理レベル“Ｌ”を示すと、上述した第１フェーズに移行する。キャパシタＣ３２の電位Ｖ0がバイアス電圧ＶTに一致している期間（時間ｔ0−ｔ1）においては、インバータＩＮＶ１１から出力される信号Ｖ2は論理レベル“Ｈ”を示しているため、ＮＭＯＳトランジスタＭ３２およびＭ３４はＯＮとなり、キャパシタＣ３１に対してもバイアス電圧ＶTが与えられる。これは、第１フェーズ以降の第２および第３フェーズの動作が実行されることを意味する。
【００５１】
以上に説明したバイアス電圧バイパス部は、バイアス設定回路だけでなく整流回路に設けられてもよい。図７は、実施の形態２にかかる高利得整流回路の整流回路を示す回路図である。なお、図７において、図１に示した整流回路２００と共通する部分には同一の符号を付し、その説明を省略する。
【００５２】
図７に示す整流回路４００において、上記したバイアス電圧バイパス部は、ＮＭＯＳトランジスタＭ５１〜Ｍ５４から構成される。ＮＭＯＳトランジスタＭ５１は、ソース端子がバイアス電圧源２１０の正極端子に接続され、ドレイン端子がキャパシタＣ１２の一端（第１のプラスライン側）に接続されている。また、ＮＭＯＳトランジスタＭ５２は、ソース端子がバイアス電圧源２１０の負極端子に接続され、ドレイン端子がキャパシタＣ１２の他端（第１のマイナスライン側）に接続されている。また、ＮＭＯＳトランジスタＭ５３は、ソース端子がバイアス電圧源２１０の正極端子に接続され、ドレイン端子がキャパシタＣ２２の一端（第２のプラスライン側）に接続されている。また、ＮＭＯＳトランジスタＭ５４は、ソース端子がバイアス電圧源２１０の負極端子に接続され、ドレイン端子がキャパシタＣ２２の他端（第２のマイナスライン側）に接続されている。ＮＭＯＳトランジスタＭ５１〜Ｍ５４の各ゲート端子は、初期化端子Ｔ４００に接続されている。この初期化端子Ｔ４００には、上記した初期化信号ＶCNTが入力される。
【００５３】
この整流回路４００のバイアス電圧バイパス部によって、整流回路４００は、図６に示したタイミングチャートと同様な初期動作を示す。すなわち、初期化信号ＶCNTが入力されることにより、整流部のキャパシタＣ１２およびＣ２２と、スイッチング部のキャパシタＣ１１およびＣ２１に対して、バイアス電圧源２１０から供給されるバイアス電圧ＶTが与えられる。
【００５４】
初期化信号ＶCNTは、高利得整流回路の起動時等における電源検出によって生成することができる。図８は、初期化信号ＶCNTを生成する電源検出回路を示す回路図である。図８に示す電源検出回路５００は、キャパシタＣ５０１と、ＰＭＯＳトランジスタＭ５０１およびＮＭＯＳトランジスタＭ５０２によって構成される第１のＣＭＯＳインバータと、ＰＭＯＳトランジスタＭ５０３およびＮＭＯＳトランジスタＭ５０４によって構成される第２のＣＭＯＳインバータと、プルダウン抵抗Ｒ１とを備えている。キャパシタＣ５０１の一端とＰＭＯＳトランジスタＭ５０１およびＰＭＯＳトランジスタＭ５０３の各ソース端子とは、電源ＶDDに接続されている。ＮＭＯＳトランジスタＭ５０２およびＭ５０４の各ドレイン端子は接地されている。キャパシタＣ５０１の他端は、第１のＣＭＯＳインバータの入力端子、すなわちＰＭＯＳトランジスタＭ５０１およびＮＭＯＳトランジスタＭ５０２の各ゲート端子に接続されている。第１のＣＭＯＳインバータの出力端子、すなわちＰＭＯＳトランジスタＭ５０１およびＮＭＯＳトランジスタＭ５０２の各ドレイン端子は、第２のＣＭＯＳインバータの入力端子、すなわちＰＭＯＳトランジスタＭ５０３およびＮＭＯＳトランジスタＭ５０４の各ゲート端子に接続されている。第２のＣＭＯＳインバータの出力端子、すなわちＰＭＯＳトランジスタＭ５０３およびＮＭＯＳトランジスタＭ５０４の各ドレイン端子は、初期化信号ＶCNTが出力される出力端子に接続されている。また、プルダウン抵抗Ｒ１は、ＮＭＯＳトランジスタＭ５０２のゲート端子と接地ラインとの間に接続されている。
【００５５】
以下に、この電源検出回路５００の動作について説明する。図９は、電源電圧ＶDDと、キャパシタＣ５０１の他端の電位ＶINT（図８のノードＮ１の電位）と、生成される初期化信号ＶCNTとの各タイミングチャートを示す図である。高利得整流回路の起動等によって電源電圧ＶDDが生じると、その電源電圧ＶDDの立ち上がりにともなってキャパシタＣ５０１が充電される（時間ｔ1まで）。その立ち上がりの間、第１のＣＭＯＳインバータの入力端子の電位ＶINTも上昇し、ＮＭＯＳトランジスタＭ５０２の閾値電圧Ｖthに達した際に（時間ｔ0）、第１のＣＭＯＳインバータにより論理レベル“Ｈ”の信号として認識される。これにより、第１のＣＭＯＳインバータは、論理レベル“Ｌ”の信号を出力し、第２のＣＭＯＳインバータは論理レベル“Ｈ”の初期化信号ＶCNTを出力する。キャパシタＣ５０１の充電が完了した後（時間ｔ1以降）は、電位ＶINTはプルダウン抵抗Ｒ１を介して徐々に接地電位へと低下し、ついにはＮＭＯＳトランジスタＭ５０２の閾値電圧Ｖthよりも小さくなる（時間ｔ2）。これにより、第１のＣＭＯＳインバータは、論理レベル“Ｈ”の信号を出力し、第２のＣＭＯＳインバータは論理レベル“Ｌ”の初期化信号ＶCNTを出力する。以上の動作により、電源検出回路５００は、高利得整流回路の起動時に、パルス状の初期化信号ＶCNTを生成することができる。
【００５６】
以上に説明したように、実施の形態２にかかる高利得整流回路によれば、監視対象となるバイアス設定回路３００のキャパシタＣ３２と、繰り返し動作においてキャパシタＣ３２にバイアス電圧ＶTを与えるキャパシタＣ３１とに対して、初期値としてバイアス電圧ＶTを与えることができる。
【００５７】
（実施の形態３）
実施の形態３にかかる高利得整流回路は、実施の形態１または実施の形態２において説明した整流回路を複数個備え、且つそれらが縦続接続された構成を採用した回路であり、特にその縦続接続によって生じる新たな懸念に対処するものである。まずは、その新たな懸念について説明する。ここでは、縦続接続される整流回路（以下、縦続整流回路と称する）として、実施の形態１で説明した整流回路２００を例に挙げる。
【００５８】
図１０は、縦続整流回路の例を示す回路図である。図１０に示す縦続整流回路６００は、縦続接続されたｎ個の整流回路ブロック２００−１〜２００−ｎと、バイアス電圧源６１０と、インバータＩＮＶ１およびＩＮＶ２と、逆流防止回路６３０と、バッテリ６６０と、を備える。整流回路ブロック２００−１〜２００−ｎのそれぞれは、図１に示した整流回路２００の構成要素のうち、上述した整流部と、トランスファゲートとして機能する８つのＮＭＯＳトランジスタとを備える。隣接する整流回路ブロック間において、一方の整流回路ブロックの整流部のプラス端子と他方の整流回路ブロックの整流部のマイナス端子とが接続され、トランスファゲート群のゲート端子に接続される２つの信号ラインがそれぞれ共有されている。バイアス電源６１０は、図１に示したバイアス電源２１０に相当し、整流回路ブロック２００−１〜２００−ｎにおいて共有される。
【００５９】
図１０では、整流回路ブロック２００−１〜２００−ｎのうち、最下段の整流ブロック２００−１の回路構成のみが具体的に示されている。ＮＭＯＳトランジスタＭ１−１，Ｍ２−１，Ｍ１１−１〜Ｍ１４−１，Ｍ２１−１〜Ｍ２４−１と，キャパシタＣ１−１，Ｃ２−１，Ｃ１１−１，Ｃ１２−１，Ｃ２１−１，Ｃ２２−１は、それぞれ図１のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２４と，キャパシタＣ１，Ｃ２，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２に相当する。図１０に示すインバータＩＮＶ１およびＩＮＶ２もまた整流回路ブロック２００−１〜２００−ｎにおいて共有され、図１のインバータＩＮＶ１およびＩＮＶ２と同様に機能する。
【００６０】
バッテリ６６０は、電源電圧ＶDDを生成する電源であり、ここでは二次電池を想定している。このバッテリ６６０は、逆流防止回路６３０を介して、最上段の整流回路ブロック２００−ｎの整流部のプラス端子に接続される。すなわち、整流回路ブロック２００−１〜２００−ｎによって整流された電圧は、バッテリ６６０に蓄積される。なお、逆流防止回路６３０は、例えば、バッテリ６６０に接続される端子側をカソードとしたダイオードである。
【００６１】
図１０に示すとおり、整流回路ブロック２００−１〜２００−ｎの各整流部を構成するＮＭＯＳトランジスタは、バッテリ６６０から接地ラインに至るライン上において直列に接続されているため、各々において生じたリーク電流の大きさは互いに等しい。換言すれば、整流回路ブロック２００−１〜２００−ｎ間において、整流部において生じるリーク電流の大きさに差異はない。よって、図１に示したバイアス設定回路１００によっても、この縦続整流回路６００において生じた整流部のリーク電流を正確に模擬することができる。
【００６２】
つぎに、この縦続整流回路６００において、最下段の整流回路ブロック２００−１に注目してみる。今、キャパシタＣ１２−１およびＣ２２−１の両端の電圧が、バイアス電圧源６１０から供給されるバイアス電圧ＶT（実施の形態１において定義）に一致しているとすると、ＮＭＯＳトランジスタＭ１１−１，Ｍ１３−１，Ｍ２１−１，Ｍ２３−１はＯＦＦである。この状態において、信号入力端子ＴＡ、すなわち整流部のＮＭＯＳトランジスタＭ１−１とＭ２−１の接続点に微少な交流信号が入力された場合、その接続点はＮＭＯＳトランジスタＭ２−１のソース端子とほぼ同じ電位、すなわち、ほぼ接地電位を示す。よって、ＮＭＯＳトランジスタＭ１−１のゲート端子の電位は、キャパシタＣ１２−１の両端の電圧ＶTと同じ値を示す。
【００６３】
ＮＭＯＳトランジスタＭ１−１のゲート端子は、トランスファーゲートの一つであるＮＭＯＳトランジスタＭ１１−１のドレイン端子に接続されているため、ＮＭＯＳトランジスタＭ１１−１のドレイン端子もまた電位ＶTを示す。一方、ＮＭＯＳトランジスタＭ１１−１のソース端子は、ＮＭＯＳトランジスタＭ１１−１との相補動作によりＯＮ状態となっているＮＭＯＳトランジスタ１２−１を介して、バイアス電圧源６１０の正極端子と同じ電位、すなわちバイアス電圧ＶTに一致する。従って、ＮＭＯＳトランジスタＭ１１−１のソース−ドレイン間に電位差は生じず、そのＮＭＯＳトランジスタＭ１１−１のリーク電流も無視できる程度となる。
【００６４】
同じ状態において、ＮＭＯＳトランジスタＭ１３−１，Ｍ２１−１，Ｍ２３−１の各ソース−ドレイン間電圧もほぼ０であり、これらＮＭＯＳトランジスタのリーク電流についても無視できる。この状態は、整流ブロック２００−ｎについてもほぼ同様になる。
【００６５】
つづいて、入力信号が大きい場合で、しかも、バイアス電圧源６１０に充電される場合について、最上段の整流回路ブロックの状態について考える。図１１は、図１０と同じ縦続整流回路６００を示すが、整流回路ブロック２００−１〜２００−ｎのうち、最上段の整流ブロック２００−ｎの回路構成のみが具体的に示されている。図１１において、ＮＭＯＳトランジスタＭ１−ｎ，Ｍ２−ｎ，Ｍ１１−ｎ〜Ｍ１４−ｎ，Ｍ２１−ｎ〜Ｍ２４−ｎと，キャパシタＣ１−ｎ，Ｃ２−ｎ，Ｃ１１−ｎ，Ｃ１２−ｎ，Ｃ２１−ｎ，Ｃ２２−ｎは、それぞれ図１のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２４と，キャパシタＣ１，Ｃ２，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２に相当する。
【００６６】
今、キャパシタＣ１２−ｎおよびＣ２２−ｎの両端の電圧が、バイアス電圧源６１０から供給されるバイアス電圧ＶTに一致しているとすると、ＮＭＯＳトランジスタＭ１１−ｎ，Ｍ１３−ｎ，Ｍ２１−ｎ，Ｍ２３−ｎはＯＦＦである。この状態において、信号入力端子ＴＡ、すなわち整流部のＮＭＯＳトランジスタＭ１−ｎとＭ２−ｎの接続点にバイアス電圧源６１０に十分充電できる大きな信号が入力された場合、その接続点は、整流回路ブロック２００−１〜２００−（ｎ−１）の各平滑キャパシタＣ２−１〜Ｃ２−（ｎ−１）の両端の電圧の和にほぼ等しい。逆流防止回路６３０の入出力端子間の電圧は非常に小さいため、それを無視すると、この接続点の電位は、バッテリ６６０に充電すべき電源電圧ＶDDとほぼ一致する。よって、ＮＭＯＳトランジスタＭ１−ｎのゲート端子の電位は、キャパシタＣ１２−ｎの両端の電圧ＶTに電源電圧ＶDDを加算した電圧ＶT＋ＶDDと同じ値を示す。
【００６７】
ＮＭＯＳトランジスタＭ１−ｎのゲート端子は、トランスファーゲートの一つであるＮＭＯＳトランジスタＭ１１−ｎのドレイン端子に接続されているため、ＮＭＯＳトランジスタＭ１１−ｎのドレイン端子もまた電位ＶT＋ＶDDを示す。一方、ＮＭＯＳトランジスタＭ１１−ｎのソース端子は、ＮＭＯＳトランジスタＭ１１−ｎとの相補動作によりＯＮ状態となっているＮＭＯＳトランジスタ１２−ｎを介して、バイアス電圧源６１０の正極端子と同じ電位、すなわちバイアス電圧ＶTに一致する。従って、ＮＭＯＳトランジスタＭ１１−ｎのソース−ドレイン間には電位差ＶDDが生じる。この電位差ＶDDは、キャパシタＣ１２−ｎの電荷をキャパシタＣ１１−ｎへと転送させる要因となる。同じ状態において、ＮＭＯＳトランジスタＭ１３−ｎの各ソース−ドレイン間電圧もほぼＶDDでありリーク電流が流れる。よって、整流部のＮＭＯＳトランジスタＭ１−ｎに接続されたキャパシタＣ１２−ｎは、トランスファーゲートであるＮＭＯＳトランジスタＭ１１−ｎのリーク電流によっても放電してしまう。同様な理由により、整流部のＮＭＯＳトランジスタＭ２−ｎに接続されたキャパシタＣ２２−ｎもまた、トランスファーゲートであるＮＭＯＳトランジスタＭ２１−ｎのリーク電流によって放電してしまう。
【００６８】
ところが、図１に示したバイアス設定回路１００は、これらトランスファーゲートのリーク電流の発生を模擬していない。すなわち、バイアス設定回路１００は、図１０に示した縦続整流回路６００の整流部のキャパシタの電位状態を正確に監視することはできない。実施の形態３にかかる高利得整流回路は、この問題を解決したバイアス設定回路を備えたことを特徴としている。
【００６９】
図１２は、実施の形態３にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。なお、図１２において、図１のバイアス回路１００と共通する部分には同一の符号を付し、その説明を省略する。
【００７０】
図１２に示すバイアス設定回路７００は、直列接続された２つのＮＭＯＳトランジスタＭ６１およびＭ６２と電流源７１０とを備えた点が図１のバイアス設定回路１００と異なる。また、誤差増幅器１３０の逆相入力端子ＩＮ２に接続される参照電圧源７２０が参照電圧ＶDD−ＶT−ＶXを生成する点と、ダミー整流部のＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子が接地されていない点も異なる。
【００７１】
ＮＭＯＳトランジスタＭ６１およびＭ６２は、ゲート端子とドレイン端子とが互いに接続された負荷素子として機能し、図１２では、ＮＭＯＳトランジスタＭ６１のソース端子とＮＭＯＳトランジスタＭ６２のドレイン端子とが互いに接続されている。ＮＭＯＳトランジスタＭ６１のドレイン端子は電源ライン（電源電圧ＶDD）に接続され、ＮＭＯＳトランジスタＭ６２のソース端子はＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子に接続されている。電流源７１０もまたＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子に接続されている。この構成によって、ＮＭＯＳトランジスタＭ６１およびＭ６２は、電流源７１０から供給される微少電流によって、電源ラインとＮＭＯＳトランジスタＭ３０との間に各ＮＭＯＳトランジスタＭ６１およびＭ６２の閾値電圧の和とほぼ同じ電圧降下を与える。特に、これらＮＭＯＳトランジスタＭ６１およびＭ６２は、その閾値電圧が、バイアス電圧源１１０および２１０が生成するバイアス電圧ＶTに等しくなるようなトランジスタである。よって、ＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子には、電位ＶDD−２ＶTが与えられている。なお、電流源７１０は、一般に用いられるバイアス回路を用いてもよいが、ゲート−ソース間電圧を０Vに設定したトランジスタで構成し、そのリーク電流を利用してもよい。
【００７２】
キャパシタＣ３２の両端の電圧がバイアス電圧ＶTと一致した状態では、トランスファーゲートであるＮＭＯＳトランジスタＭ３１のドレイン端子は、ＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子の電位ＶDD−２ＶTよりバイアス電圧ＶTだけ高い電位ＶDD−ＶTを示す。一方、ＮＭＯＳトランジスタＭ３１のソース端子は、ＮＭＯＳトランジスタＭ３１との相補動作によりＯＮ状態となっているＮＭＯＳトランジスタ３２を介して、バイアス電圧源１１０の正極端子と同じ電位、すなわちバイアス電圧ＶTに一致する。従って、ＮＭＯＳトランジスタＭ３１のソース−ドレイン間には電位差ＶDD−２ＶTが生じる。この電位差ＶDD−２ＶTは、キャパシタＣ３２の放電の要因となる。すなわち、図１１に示した最上段の整流回路ブロック２００−ｎと同様な電流リーク状態を実現することができる。
【００７３】
但し、このＮＭＯＳトランジスタＭ３１のソース−ドレイン間電圧ＶDD−２ＶTは、整流回路ブロック２００−ｎのＮＭＯＳトランジスタＭ１１−ｎのソース−ドレイン間電圧ＶDDよりも２ＶTだけ小さい。よって、正確には、このバイアス設定回路７００によっても縦続整流回路６００の電流リーク状態を模擬していないことになる。しかしながら、この２ＶTの差は、ＮＭＯＳトランジスタＭ３１の寸法を調整することによって無視することができる。一般に、ゲート端子が接地されたＮＭＯＳトランジスタのリーク電流はドレイン−ソース間電圧（VDS）に依存する。その依存性はトランジスタのプロセス条件に応じて決まる。ＮＭＯＳトランジスタＭ３１のVDS依存性が小さい場合は、そのVDSによって生じるリーク電流も小さい。一方、ＮＭＯＳトランジスタＭ３１のVDS依存性が大きい場合には、例えば、誤差電圧２ＶTによって数倍リーク電流が変わる。そこで、ＮＭＯＳトランジスタM３１およびＭ３３の寸法を、縦続整流回路６００の各トランスファーゲートに比べて、例えば１〜１０場合の間に大きく設定する。これにより、バイアス設定回路７００において、縦続整流回路６００の電流リーク状態を模擬することができる。
【００７４】
バイアス設定回路７００の動作は、参照電圧源７２０において、キャパシタＣ３２の電位Ｖ0と比較される参照電圧がＶDD−ＶT−ＶXとなる点以外は、図４に示したタイミングチャート通りであるので、ここではその説明を省略する。
【００７５】
なお、縦続整流回路６００では、最上段の整流回路ブロック２００−ｎ以外の整流回路ブロック２００−２〜２００−（ｎ−１）でも、トランスファーゲートにリーク電流が生じる可能性があるが、最も大きなリーク電流はやはり最上段の整流回路ブロック２００−ｎにおいて生じる。よって、バイアス設定回路７００は、上述したように、最上段の整流回路ブロック２００−ｎのトランスファーゲートのドレイン−ソース間電圧ＶDDの生成を模擬するのが最も有効である。
【００７６】
以上に説明したように、実施の形態３にかかる高利得整流回路によれば、縦続整流回路６００の最上段の整流回路ブロック２００−ｎにおいて生じるトランスファーゲートの電流リークを、バイアス設定回路７００によって模擬できるので、縦続整流回路６００に対しても実施の形態１と同様な効果を享受することができる。
【００７７】
（実施の形態４）
実施の形態４にかかる高利得整流回路は、実施の形態３において説明した問題を別の方法によって解決したバイアス設定回路を備えたことを特徴としている。図１３は、実施の形態４にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。なお、図１３において、図１のバイアス回路１００と共通する部分には同一の符号を付し、その説明を省略する。
【００７８】
図１３に示すバイアス設定回路８００は、３つの直列接続されたＰＭＯＳトランジスタＭ７１、ＰＭＯＳトランジスタＭ７３、およびＮＭＯＳトランジスタＭ７２と、電流源８１０と、遅延回路８３０と、ＥＸＯＲ回路８４０と、ＡＮＤ回路８５０とを備えた点が図１のバイアス回路１００と異なる。また、誤差増幅器１３０の逆相入力端子ＩＮ２に接続される参照電圧源８２０が参照電圧ＶDD−ＶXを生成する点と、ダミー整流部のＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子が接地されていない点も異なる。
【００７９】
ＰＭＯＳトランジスタＭ７１およびＮＭＯＳトランジスタＭ７２は、ＣＭＯＳインバータとして機能し、図１３では、ＰＭＯＳトランジスタＭ７１のソース端子は電源ライン（電源電圧ＶDD）に接続され、ＮＭＯＳトランジスタＭ７２のソース端子は接地ラインに接続されている。ＮＭＯＳトランジスタＭ７３は、ゲート端子とドレイン端子とが共にＰＭＯＳトランジスタＭ７１のドレイン端子に接続され、ソース端子がＮＭＯＳトランジスタＭ７２のドレイン端子に接続されている。ＮＭＯＳトランジスタＭ７２とＮＭＯＳトランジスタＭ７３の接続点は、ダミー整流部のＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子に接続されており、上記したＣＭＯＳインバータの出力点としても機能する。ＰＭＯＳトランジスタＭ７１のゲート端子とＮＭＯＳトランジスタＭ７２のゲート端子は互いに接続され、上記したＣＭＯＳインバータの入力点として機能する。
【００８０】
このＣＭＯＳインバータの入力点はＡＮＤ回路８５０の出力端子（信号Ｖc）に接続され、ＡＮＤ回路８５０は、インバータＩＮＶ１２の出力（すなわち制御信号Ｖ1）とＥＸＯＲ回路８４０の出力（信号Ｖb）を入力する。ＥＸＯＲ回路８４０は、インバータＩＮＶ１２の出力と遅延回路８３０の出力（信号Ｖa）を入力する。遅延回路８３０は、インバータＩＮＶ１２の出力を時間τだけ遅延させた信号Ｖaを出力する。
【００８１】
以下に、バイアス設定回路８００の動作について説明する。図１４は、インバータＩＮＶ１２から出力される制御信号Ｖ1と、遅延回路８３０から出力される信号Ｖaと、ＥＸＯＲ回路８４０から出力される信号Ｖbと、ＡＮＤ回路８５０から出力される信号Ｖcと、キャパシタＣ３２の一端の電位Ｖ0と、キャパシタＣ３２の他端の電位Ｖ3との各タイミングチャートを示す図である。
【００８２】
ここでは、初期状態として、制御信号Ｖ1が論理レベル“Ｌ”から“Ｈ”に遷移した直後を考える。この状態において、遅延回路８３０は時間τの計測時を開始し、時間τが経過するまでその出力信号Ｖaは論理レベル“Ｌ”を示す。よって、制御信号Ｖ1が論理レベル“Ｌ”から“Ｈ”に遷移してから時間τが経過するまでの間は、図１４に示すように、信号Ｖbおよび信号Ｖcは、ともに論理レベル“Ｈ”を示す。従って、ＰＭＯＳトランジスタＭ７１とＮＭＯＳトランジスタＭ７２の各ゲートには論理レベル“Ｈ”の信号が入力され、それを反転した論理レベル“Ｌ”の信号がＮＭＯＳトランジスタＭ７２とＰＭＯＳトランジスタＭ７３の接続点から出力される。この論理レベル“Ｌ”の信号は、ほぼ０Ｖ（接地電位ＧＮＤ）であるため、キャパシタＣ３２の他端の電位Ｖ3もＧＮＤを示す。この間、キャパシタＣ３２の一端の電位Ｖ0は、電位Ｖ3よりもバイアス電圧ＶTだけ高い値、すなわち電位ＶTと一致する。
【００８３】
なお、時間τは、少なくともキャパシタＣ３１からＮＭＯＳトランジスタＭ３１およびＭ３３を介してキャパシタＣ３２へと電荷の転送が完了するまでに要する時間である。時間τが経過すると、遅延回路８３０の出力信号Ｖaは論理レベル“Ｈ”を示す。信号Ｖbは論理レベル“Ｈ”のままであるが、信号Ｖcは論理レベル“Ｌ”を示す。従って、ＰＭＯＳトランジスタＭ７１とＮＭＯＳトランジスタＭ７２の各ゲートには論理レベル“Ｌ”の信号が入力され、それを反転した論理レベル“Ｈ”の信号がＮＭＯＳトランジスタＭ７２とＮＭＯＳトランジスタＭ７３の接続点から出力される。この論理レベル“Ｈ”の信号は、正確には、電源電圧ＶDDからＮＭＯＳトランジスタＭ７３の閾値電圧ＶTだけ降下した電位ＶDD-ＶTを有する。すなわち、キャパシタＣ３２の他端の電位Ｖ3もＶDD-ＶTを示す。この間、キャパシタＣ３２の一端の電位Ｖ0は、電位Ｖ3よりもバイアス電圧ＶTだけ高い値、すなわち電位ＶDDと一致する。誤差増幅器１３０は、この電位ＶDDと参照電圧ＶDD−ＶXの差分ＶXを出力する。この差分ＶXは、図４に示したタイミングチャートと同様に、インバータＩＮＶ１２によって論理レベル“Ｈ”と認識され、結果的に制御信号Ｖ1の論理レベルを“Ｈ”から“Ｌ”に変化させる。論理レベル“Ｌ”の制御信号Ｖ1は、ＮＭＯＳトランジスタＭ３１およびＭ３３をＯＦＦにし、インバータＩＮＶ１１を介してＮＭＯＳトランジスタＭ３２およびＭ３４をＯＮにする。この状態では、電位Ｖ0は、電源電圧ＶDDと一致するため、ＮＭＯＳトランジスタＭ３１のドレイン−ソース間電圧はＶDD-ＶTとなり、ＮＭＯＳトランジスタＭ３１による電流リークの発生が実現される。この電流リークによって、キャパシタＣ３２の電位V0は徐々に低下し、ついには参照電圧ＶDD−ＶXよりも小さくなる。すなわち、誤差増幅器１３０から出力される誤差電圧ＶEは、インバータＩＮＶ１２にとって論理レベル“Ｌ”の入力信号となる。これにより、再度、制御信号Ｖ1が初期状態と同様に論理レベル“Ｈ”を示す。以降、上記したフェーズが繰り返される。
【００８４】
すなわち、実施の形態１と同様に、整流回路の整流部のキャパシタの状態を監視することができる。特に、実施の形態４では、ＮＭＯＳトランジスタＭ３１による電流リーク状態をドレイン−ソース間電圧ＶDD−ＶXによって実現している。この電圧は、実施の形態３で示したドレイン−ソース間電圧ＶDD−２ＶXよりも電圧ＶXだけＶDDに近づいている。換言すれば、これは、縦続整流回路の最上段の整流回路ブロックで電流リークの要因となっているドレイン−ソース電圧ＶDDにより近い値であり、実施の形態３に示したバイアス設定回路７００よりも高精度に縦続整流回路６００の電流リーク状態を模擬することができる。
【００８５】
（実施の形態５）
実施の形態５にかかる高利得整流回路は、実施の形態３において説明した問題をさらに別の方法によって解決したバイアス設定回路を備えたことを特徴としている。図１５は、実施の形態５にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。なお、図１５において、図１のバイアス回路１００と共通する部分には同一の符号を付し、その説明を省略する。
【００８６】
図１５に示すバイアス設定回路９００は、ＮＭＯＳトランジスタＭ８１を備えた点が図１のバイアス設定回路１００と異なる。また、誤差増幅器１３０の逆相入力端子ＩＮ２にキャパシタＣ３２の一端（電位Ｖ0）が接続され、正相入力端子ＩＮ１にバイアス電圧源１１０の正極端子が接続されている点も異なる。さらに、これに伴い、参照電圧源１２０も排除されている。
【００８７】
ＮＭＯＳトランジスタＭ８１は、ドレイン端子が電源ライン（電源電圧ＶDD）に接続され、ソース端子がキャパシタＣ３２の一端（電位Ｖ0）に接続され、ゲート端子がＮＭＯＳトランジスタＭ３０のドレイン端子およびソース端子にゲート端子に接続されている。
【００８８】
この回路では、ＮＭＯＳトランジスタＭ８１は、ゲート端子に接地電位が入力されているため常にＯＦＦであり、そのドレイン−ソース間電圧は電源電圧ＶDDから閾値電圧ＶTを減算したＶDD−ＶTで表される。これは、ＮＭＯＳトランジスタＭ３１およびＭ３３がＯＦＦである期間に、ドレイン−ソース間電圧ＶDD−ＶTによるＮＭＯＳトランジスタＭ８１のリーク電流をキャパシタＣ３２の一端（電位Ｖ0）に与えることを意味する。換言すれば、実施の形態４において説明したＮＭＯＳトランジスタＭ３１のドレイン−ソース間電圧ＶDD−ＶTを、ＮＭＯＳトランジスタＭ８１によって生成している。但し、このリーク電流は、キャパシタＣ３２の放電を誘起するものではなく、逆に、キャパシタＣ３２に流入し、そのキャパシタＣ３２の一端の電位Ｖ0を上昇させる。そこで、誤差増幅器１３０は、正相入力端子ＩＮ１にバイアス電圧源１１０の電圧ＶTを入力することで、その電位Ｖ0の上昇分を検出する。具体的には、例えば、ＮＭＯＳトランジスタＭ８１のドレイン−ソース間電圧ＶDD−ＶTによって、当初バイアス電圧ＶTを示していた電位Ｖ0が電圧ＶX以上上昇した際、すなわち、ＶT＋ＶXよりも大きくなった際に、誤差電圧ＶEの論理レベルが反転する。その点以外は、バイアス設定回路９００の動作は、図４に示したタイミングチャート通りであるので、ここではその説明を省略する。なお、上記電圧ＶXは、図２のＮＭＯＳトランジスタＭ１２３およびＭ１２４の寸法を調節することにより得られる。
【００８９】
以上に説明したように、実施の形態５にかかる高利得整流回路によれば、縦続整流回路６００の最上段の整流回路ブロック２００−ｎにおいて生じるトランスファーゲートの電流リークを、バイアス設定回路９００によって模擬できるので、実施の形態１と同様な効果を享受することができる。
【００９０】
（実施の形態６）
実施の形態６にかかる高利得整流回路は、実施の形態５にかかる高利得整流回路の変形例である。図１６は、実施の形態６にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。なお、図１６において、図１のバイアス設定回路１００と共通する部分には同一の符号を付し、その説明を省略する。
【００９１】
図１６に示すバイアス設定回路１０００は、第２のダミー整流部と第２のダミースイッチング部が追加された点が図１のバイアス設定回路１００と異なる。以下、図１のダミー整流部およびダミースイッチング部をそれぞれ第１のダミー整流部および第２のダミースイッチング部と称する。バイアス設定回路１０００では、第２のダミー整流部として、第１のダミー整流部のＮＭＯＳトランジスタＭ３０およびキャパシタＣ３２にそれぞれ対応するＮＭＯＳトランジスタＭ３０’およびキャパシタＣ３２’を備える。また、第２のダミースイッチング部として、第１のダミースイッチング部のＮＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４と，キャパシタＣ３１，Ｃ３２と、バイアス電圧源１１０とにそれぞれ対応するＮＭＯＳトランジスタＭ３１’，Ｍ３２’，Ｍ３３’，Ｍ３４’と、キャパシタＣ３１’，Ｃ３２’と、バイアス電圧源１１０とを備える。さらに、バイアス設定回路１０００は、ＮＭＯＳトランジスタＭ９１を備え、誤差増幅器１３０の逆相入力端子ＩＮ２にキャパシタＣ３２’の一端（電位Ｖ0’）が接続されている点も異なる。また、これに伴い、参照電圧源１２０が排除されている。
【００９２】
ＮＭＯＳトランジスタＭ９１は、ドレイン端子が電源ライン（電源電圧ＶDD）に接続され、ソース端子がキャパシタＣ３２’の一端（電位Ｖ0’）に接続され、ゲート端子がＮＭＯＳトランジスタＭ３０’のドレイン端子およびソース端子にゲート端子に接続されている。
【００９３】
このバイアス設定回路１０００は、換言すれば、図１５の誤差増幅器１３０の正相入力端子ＩＮ１がバイアス電源１１０の正極端子に接続されることに替えて、正相入力端子ＩＮ１が第１のダミー整流部のキャパシタＣ３２の一端（電位Ｖ0）に接続された回路構成を有する。
【００９４】
すなわち、バイアス設定回路１０００の動作は、実施の形態５において説明したバイアス設定回路９００とほぼ同じである。但し、バイアス設定回路１０００においては、誤差増幅器１２０の正相入力端子ＩＮ１に入力される参照電圧がバイアス電圧ＶTそのものではなく、整流部のキャパシタＣ３２の現在の電位としているので、キャパシタＣ３２’へのリーク電流の流入による電圧誤差分をより正確に検出することができるという利点がある。
【００９５】
（実施の形態７）
実施の形態１〜６にかかる高利得整流回路は、ＲＦＩＤタグの整流回路として用いることができる。実施の形態７では特に実施の形態２にかかる高利得整流回路を用いて構成されたＲＦＩＤタグの例を説明する。図１７は、実施の形態７にかかるＲＦＩＤタグのブロック図である。図１７に示すＲＦＩＤタグ１０１０は、アンテナ９と、図５に示したようなバイアス設定回路１０と、図７に示したような整流回路２０と、逆流防止回路３０と、ＲＦ検出回路４０と、制御回路５０と、二次電池であるバッテリ６０とを備えて構成される。特に、バイアス設定回路１０と整流回路２０とによって実施の形態２にかかる高利得整流回路が構成される。また、このＲＦＩＤ１０１０タグは、バッテリ６０から供給される電源電圧ＶDDによって駆動するＲＦＩＤタグであり、その動作のために、整流回路２０から電源電圧を生成することを必須要件としない。すなわち、バイアス設定回路１０と、整流回路２０と、逆流防止回路３０と、ＲＦ検出回路４０と、制御回路５０とは、バッテリ６０から引き伸ばされた電源ラインおよび接地ラインにそれぞれ接続されている。また、この例では、初期化信号ＶCNTは、図８に示した電源検出回路によって生成されず、制御回路５０によって生成されるものとする。
【００９６】
アンテナ９は、リーダ／ライタ（図示せず）によって与えられる電界に応じて、そのアンテナ線に交流電流を誘起する。この交流電流は、整流回路２０の信号入力端子に入力される。整流回路２０は、バッテリ６０から供給される電源電圧によって駆動する。よって、図３−１〜図３−４に示したようなバイアス電圧源または参照電圧源は、バッテリ６０から供給される電源電圧ＶDDからバイアス電圧ＶTまたは参照電圧ＶT−ＶXを生成する。すなわち、整流回路２０において、アンテナ９から交流電流が入力されるか否かに関係なく、整流回路２０の整流部を構成するＭＯＳトランジスタのゲート端子とソース端子との間にはバイアス電圧ＶTが印加される。よって、整流回路２０は、実施の形態１および２に示したように、アンテナ９において誘起された０．７Ｖ程度未満の実効値を有する微弱な交流電流をも整流することができる。すなわち、アンテナ９が受け取った微弱なデータ信号を復調することができる。特に、この整流動作においては、実施の形態２に説明したようにバイアス設定回路１０から最適なタイミングで制御信号Ｖ1が整流回路２０に入力されており、整流回路２０は、この制御信号Ｖ1に基いて、整流部を構成するＭＯＳトランジスタのバイアス電圧を所定値以上に維持する。
【００９７】
復調されたデータ信号は、ＲＦ検出回路４０へと入力される。ＲＦ検出回路４０は、このデータ信号を検出することによって制御回路５０を駆動するとともに、検出したデータ信号を制御回路５０へと出力する。整流回路２０によって得られた直流電圧はまた、充電用電力として、逆流防止回路３０を介して、バッテリ６０にも供給される。
【００９８】
制御回路５０は、整流回路２０から受け取ったデータ信号に基づき、メモリ（図示せず）に格納されたデータ（代表的なものとしてはタグ識別情報）の取り出しやメモリへのデータの書き込みを行なう。制御回路５０は、アンテナ９に接続された負荷変調部を備えており、メモリ等から取り出されたデータは、この負荷変調部によるアンテナ９の電流の変調によって、リーダ／ライタに送信される。具体的には、負荷変調部は、アンテナ９の負荷を変化させ、この変化がリーダ／ライタのアンテナを流れる電流を微小に変化させる。この微小な変化が、リーダ／ライタによって検出され、データ信号として認識される。
【００９９】
また、制御回路５０は、バイアス設定回路１０および整流回路２０に入力される初期化信号ＶCNTを生成する。図１８は、初期化信号ＶCNTの生成タイミングを説明するタイミングチャートである。図１８に示すように、制御回路５０が、自己の動作状態から停止状態になる直前（時間ｔ1）に初期化信号ＶCNTであるパルスを出力することによって、制御回路５０の非動作状態に移行する際に、バイアス設定回路１０および整流回路２０を初期化することができる。但し、ＲＦＩＤタグの製造後初めてこのＲＦＩＤタグにバッテリ６０を接続した際には、制御回路５０は動作していないので、図１８に従ったタイミングでは初期化信号ＶCNTは生成されない。しかしながら、ＲＦＩＤタグ製造時に試験をする際、ＲＦＩＤタグに強いＲＦ信号を与えることにより、制御回路５０を動作させることが可能であり、これにより、初期化信号ＶCNTを生成することが可能である。換言すれば、製造時試験を行なう前は、バイアス設定回路１０および整流回路２０からなる構成は高利得整流回路として動作せず、従来どおりの低利得な整流回路として動作し、強いＲＦ信号を与えることにより、それを高利得整流回路として動作させることができる。
【０１００】
以上に説明したＲＦＩＤタグは、制御回路５０が初期化信号ＶCNTを生成するとしたが、図８に示した電源検出回路によって初期化信号ＶCNTを生成してもよい。図１９は、電源検出回路を備えたＲＦＩＤタグのブロック図である。なお、図１９において、図１７に示したＲＦＩＤタグと共通する部分には同一の符号を付し、その説明を省略する。図１９に示すＲＦＩＤ１０２０タグでは、図８に示したような電源検出回路７０を備え、制御回路５０に替えてこの電源検出回路７０が初期化信号ＶCNTを生成する。これにより、ＲＦＩＤタグの製造後初めてこのＲＦＩＤタグにバッテリ６０を接続した場合であっても、電源検出回路７０がそれを検出し、初期化信号ＶCNTを生成することができる。
【０１０１】
また、本実施の形態にかかるＲＦＩＤタグは、バッテリを備えているために、ＲＦＩＤタグに温度センサ、スピーカ、マイク、発光素子などの種々の入出力デバイスを搭載することも容易である。その場合、ＲＦＩＤタグのさらなる応用の拡大を図ることが可能となる。例えば、ＲＦＩＤタグにセンサを搭載する場合は、図２０のような構成になる。なお、図２０において、図１７に示したＲＦＩＤタグと共通する部分には同一の符号を付し、その説明を省略する。図２０に示すＲＦＩＤタグ１０３０では、センサ８０はバッテリ６０から供給される電源ラインと接地ラインとに接続している。センサ８０への信号の送受は例えば制御回路５０との間で行う。ここでは、センサの一例として、温度センサを搭載したＲＦＩＤタグの例を説明する。リーダ／ライタ（図示せず）から送信が無いとき、温度センサはスリープ状態であり、電流を消費しない。リーダ／ライタから送信信号があり、このセンサ付ＲＦＩＤタグ１０３０への信号送信の指令が有った場合、温度センサは起動し、温度を検知してデータを制御回路５０へと送出する。この信号データと、ＲＦＩＤタグの固有データを合わせた信号データをＲＦＩＤタグからリーダ／ライタへと返信する。他の温度センサの実施方法としては、ある一定時間ごとに制御回路５０が温度センサへ温度データの出力の指令を行い、温度センサからのデータはメモリブロックへ蓄積される。リーダライタからの指令が有った場合、蓄積された温度データは、記録時間データとともに送出される。また、温度センサの起動手段として、振動、音、光等の刺激があった場合に温度センサが起動し、データをメモリに蓄積する方法もある。
【０１０２】
以上に説明したように、実施の形態７にかかるＲＦＩＤタグによれば、実施の形態２にかかる高利得整流回路を搭載しているので、整流回路１０の整流部を構成するＭＯＳトランジスタをバイアスするための無駄な充電動作が低減され、消費電力の低下を実現することができる。また、高利得整流回路の製造ばらつきに影響されず、常に一定値以上の利得を有する整流を実現することができる。
【０１０３】
以上、本発明を詳述したが、本発明は、上述したような特定の実施形態に限定されるものではなく、さらなる効果や変形例は、当業者によって容易に導き出すことができる。すなわち、本発明にかかる実施の形態は、添付の特許請求の範囲およびその均等物にかかる発明の要旨を逸脱しない範囲で様々な変更が可能である。
【産業上の利用可能性】
【０１０４】
以上のように、本発明にかかる高利得整流回路は、微小信号の整流に有用であり、特に、ＲＦＩＤタグに搭載される整流回路として適している。
【図面の簡単な説明】
【０１０５】
【図１】実施の形態１にかかる高利得整流回路の回路図である。
【図２】誤差増幅器の一例を示す回路図である。
【図３−１】バイアス電圧源または参照電圧源の例を示す回路図である。
【図３−２】バイアス電圧源または参照電圧源の他の例を示す回路図である。
【図３−３】実施の形態１にかかる高利特整流回路において用いられるバイアス電圧源または参照電圧源の他の例を示す回路図である。
【図３−４】バイアス電圧源または参照電圧源の他の例を示す回路図である。
【図４】実施の形態１にかかる高利得整流回路のバイアス設定回路の動作を説明するためのタイミングチャートを示す図である。
【図５】実施の形態２にかかる高利得整流回路のバイアス設定回路を示す回路図である。
【図６】実施の形態２にかかる高利得整流回路のバイアス設定回路の動作を説明するためのタイミングチャートを示す図である。
【図７】実施の形態２にかかる高利得整流回路の整流回路の回路図である。
【図８】初期化信号を生成する電源検出回路の回路図である。
【図９】実施の形態２にかかる高利得整流回路の電源検出回路の動作を説明するためのタイミングチャートを示す図である。
【図１０】実施の形態３にかかる高利得整流回路の縦続整流回路の例を示す回路図である。
【図１１】図１０の縦続整流回路の最上段の整流回路ブロックの詳細を示す回路図である。
【図１２】実施の形態３にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。
【図１３】実施の形態４にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。
【図１４】実施の形態４にかかる高利得整流回路のバイアス設定回路の動作を説明するためのタイミングチャートを示す図である。
【図１５】実施の形態５にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。
【図１６】実施の形態６にかかる高利得整流回路を構成するバイアス設定回路を示す回路図である。
【図１７】実施の形態７にかかるＲＦＩＤタグのブロック図である。
【図１８】初期化信号の生成タイミングを説明するタイミングチャートである。
【図１９】実施の形態７にかかるＲＦＩＤタグの他の例のブロック図である。
【図２０】本発明のＲＦＩＤタグにセンサを搭載した構成を示すブロック図である。
【符号の説明】
【０１０６】
９  アンテナ
１０，１００，３００，７００，８００，９００，１０００  バイアス設定回路
２０，２００，４００  整流回路
３０，６３０  逆流防止回路
４０  ＲＦ検出回路
５０  制御回路
６０，６６０  バッテリ
７０，５００  電源検出回路
８０  センサ（例えば温度センサ）
１１０，２１０，６１０  バイアス電圧源
１１１，１２１  定電流源
１２０，７２０，８２０  参照電圧源
１３０  誤差増幅器
６００  縦続整流回路
７１０，８１０  電流源
Ｒ１，Ｒ２  抵抗
Ｍ１，Ｍ２，Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２４，Ｍ３０〜Ｍ３４，Ｍ４１，Ｍ４２，Ｍ５１〜Ｍ５４，Ｍ６１，Ｍ６２，Ｍ７１，Ｍ７２，Ｍ７３，Ｍ８１，Ｍ９１，Ｍ１０１，Ｍ１１１〜Ｍ１１３，Ｍ１２１〜Ｍ１２４，Ｍ５０１〜Ｍ５０４  ＭＯＳトランジスタ
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ５０１  キャパシタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ１１，ＩＮＶ１２  インバータ
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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