(57)【要約】【課題】  ＤＳＭのように１トランジスタ当たりのリーク電流が大きいＩＣの場合でも、被テストＩＣ毎に適切な基準値を決めてテストを行うことができるＩＣテスト方法を提供する。【解決手段】  被テストＩＣ内部のプロセスモニタセル７を流れるリーク電流を測定し（ステップＳ１）、測定された電流を予め記憶部に設定された電流値−判定値対照表と比較することによって判定値Ａを決定する（ステップＳ２）。次に、被テストＩＣにテストパターンを加えて（ステップＳ３）、被テストＩＣの電源電流を測定し、測定された電源電流と判定値Ａとの比較結果に基づいて被テストＩＣの良否を判定する（ステップＳ４）。その判定結果がＮＧの場合はＦａｉｌ判定を行う（ステップＳ５）。ＯＫの場合は次の行の判定を行い（ステップＳ６）、全工程でＯＫであった場合はＰａｓｓ判定を行う（ステップＳ７）。【選択図】    図１
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【特許請求の範囲】
【請求項１】
被テストＩＣ内部のテスト用半導体素子を流れる電流を測定する第１の処理と、
前記第１の処理によって測定された電流を予め記憶部に設定された電流値−判定値対照表と比較することによって判定値を決定する第２の処理と、
前記被テストＩＣにテストパターンを加えて前記被テストＩＣの電源電流を測定する第３の処理と、
前記第３の処理によって測定された電源電流と前記第２の処理によって決定された前記判定値との比較結果に基づいて前記被テストＩＣの良否を判定する第４の処理と、
を具備することを特徴とするＩＣテスト方法。
【請求項２】
前記第１の処理は、前記被テストＩＣ内部のＰＮ接合の逆電流を測定する処理であることを特徴とする請求項１に記載のＩＣテスト方法。
【請求項３】
前記第１の処理は、前記被テストＩＣ内部の予め決められた半導体素子のリーク電流を測定する処理であることを特徴とする請求項１に記載のＩＣテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＤＤｑ（quiescent power supply current；静止電源電流）を利用したＩＣテスト方法に関する。
【背景技術】
【０００２】
周知のように、ＩＣ（ＣＭＯＳデバイス）は出荷前にファンクションテストが行われる。このファンクションテストにおいては、種々のテストパターンがＩＣに加えられ、そして、各パッドのデータがチェックされる。しかし、このファンクションテストによってＩＣの欠陥の全てが検出できるわけではなく、例えば、短絡故障、開放故障のように、ファンクションテストによって検出できない欠陥が約５％存在する。
【０００３】
このファンクションテストによって検出できない欠陥を検出する方法にＩＤＤｑを使用する方法がある。ここで、ＩＤＤｑとは、静止状態において流れる電源電流である。例えばｐチャネルＭＯＳ・ＦＥＴとｎチャネルＭＯＳ・ＦＥＴとが電源−アース間にシリーズに接続されたインバータ回路において、ゲート電圧が変動していない状態（静止状態）においてはインバータ回路に極めて僅かな電源電流しか流れない。この静止状態における電流をＩＤＤｑといい、インバータ回路に短絡等の欠陥があるとＩＤＤｑが規定値より大となり、ＩＣに欠陥があることを検出することができる。
【０００４】
図５は従来のＩＤＤｑによるＩＣ検査方法の処理過程を示すフローチャートである。まず、ＩＣ（ＣＭＯＳデバイス）の電源をＯＮとし、テストパターンをスタートさせる（ステップＳａ１）。次に、Ｎ１行目のテストパターンの状態で数ｍｓｅｃホールドし、電源電流を測定し、その測定結果が規定値より大であるか否かを判定する（ステップＳａ２）。そして、判定結果が大であった場合はそのＩＣに欠陥があることになり、Ｆａｉｌ判定が行われる（ステップＳａ３）。一方、判定結果が小であった場合は、次に、Ｎ２行目のテストパターンの状態で数ｍｓｅｃホールドし、電源電流を測定し、その測定結果が規定値より大であるか否かを判定する（ステップＳａ４）。そして、判定結果が大であった場合はＦａｉｌ判定が行われ（ステップＳａ３）、小であった場合は、次にＮ３行目のテストが行われる。
【０００５】
そして、全テストパターンのテストが終了し、いずれの行においても判定結果が小であった場合はそのＩＣが良品と判定され、Ｐａｓｓ判定が行われる（ステップＳａ５）。
なお、従来のＩＤＤｑによるＩＣ検査過程が記載された文献として特許文献１、２が知られている。
【特許文献１】特開2000-55978号公報
【特許文献２】特開平11-260872号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年のように半導体プロセスの微細化が進むと、１トランジスタ当たりのリーク電流が大きくなり、良品と不良品の判断基準となる基準値を決めることが困難になる。特に、ＤＳＭ(DeepSubMicron)になると、流れるリーク電流が更に大きくなり、基準値を決めることが更に困難になる。
【０００７】
本発明は上記事情を考慮してなされたもので、その目的は、ＤＳＭのように１トランジスタ当たりのリーク電流が大きいＩＣの場合でも、被テストＩＣ毎に適切な基準値を決めてテストを行うことができるＩＣテスト方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、被テストＩＣ内部のテスト用半導体素子を流れる電流を測定する第１の処理と、前記第１の処理によって測定された電流を予め記憶部に設定された電流値−判定値対照表と比較することによって判定値を決定する第２の処理と、前記被テストＩＣにテストパターンを加えて前記被テストＩＣの電源電流を測定する第３の処理と、前記第３の処理によって測定された電源電流と前記第２の処理によって決定された前記判定値との比較結果に基づいて前記被テストＩＣの良否を判定する第４の処理とを具備することを特徴とするＩＣテスト方法である。
【０００９】
請求項２に記載の発明は、請求項１に記載のＩＣテスト方法において、前記第１の処理は、前記被テストＩＣ内部のＰＮ接合の逆電流を測定する処理であることを特徴とする。
請求項３に記載の発明は、請求項１に記載のＩＣテスト方法において、前記第１の処理は、前記被テストＩＣ内部の予め決められた半導体素子のリーク電流を測定する処理であることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、ＤＳＭのように１トランジスタ当たりのリーク電流が大きいＩＣの場合でも、被テストＩＣ毎に適切な基準値を決めてテストを行うことができる。この結果、どのような特性のＩＣであっても正確な良否判定を行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるＩＣテスト方法を示すブロック図、図２は同実施形態によるＩＣテスト方法が用いられＩＣテスタ１および被テストＩＣ２（ＣＭＯＳデバイス）を示す図である。図２において、符号３はＩＣテスタ１内に設けられた直流電源であり、その＋端子が電流計４を介して被テストＩＣ２の電源端子２ａに接続され、−端子が接地されている。また、５もＩＣテスタ１内に設けられた直流電源であり、その＋端子が電流計６を介して被テストＩＣ２内のプロセスモニタセル（ＰＭＣ）７に接続され、−端子が接地されている。
【００１２】
プロセスモニタセル７は被テストＩＣ２内に予め設けられたテスト用セルであり、図３に示すように、Ｎ型半導体とＰ型半導体を接合したＰＮ接合（ダイオード接合）セルである。このプロセスモニタセル７は、Ｎ型半導体が被テストＩＣ２の出力パッドおよびＩＣテスタ１内の電流計６を介して直流電源５の＋端子に接続され、Ｐ型半導体が接地されている。すなわち、このプロセスモニタセル７はＩＣテスタ１内の直流電源５に逆方向接続されている。
【００１３】
次に、図１、図２および図４を参照して、この発明の一実施形態によるＩＣテスト方法を説明する。
まず、プロセスモニタセル７に流れるリーク電流を電流計６によって測定する（ステップＳ１）。次に、その測定結果および予めＩＣテスタ１の内部に記憶保持されている判定表に基づいてＩＤＤｑテストの判定基準となる判定値Ａを決定する（ステップＳ２）。以下に、判定表の一例を示す。
リーク電流（μＡ）      判定値Ａ
0〜0.1                Ａ１
0.1〜0.2                Ａ２
0.1〜0.3                Ａ３
0.3〜0.4                Ａ４
0.4〜0.5                Ａ５
【００１４】
次に、被テストＩＣ２と直流電源３の＋端子との間の経路をＯＮとし、ＩＤＤｑテスト用のテストパターンをスタートさせる（ステップＳ３）。そして、Ｎ１行目のテストパターンの状態で数ｍ〜数１０ｍｓｅｃホールドし、電流計４によって被テストＩＣ２に流れる電源電流（ＩＤＤｑ）を測定する。図４はＩＤＤｑ測定のタイミングを示すタイミング図であり、（ａ）はテストラインの切り換えタイミングを示し、（ｂ）は被テストＩＣ２に流れるＩＤＤｑを示し、（ｃ）はＩＤＤｑ測定タイミングを示している。同図（ｂ）に示すように、被テストＩＣ２の電源端子と接地間にコンデンサが接続されていると、パターン切り換え時に大きな充電電流が流れる。このため、ＩＤＤｑ測定タイミングは同図（ｃ）に示すように、パターン切り換え後一定時間が経過したタイミングとなる。図において、Ｔ１は被テストＩＣ２の状態設定時間であり、Ｔ２は１行の全測定時間（数ｍ〜１０ｍｓｅｃ）である。
【００１５】
次に、ＩＤＤｑの測定結果をステップＳ２において決定した判定値Ａと比較して被テストＩＣ２に欠陥があるか否かを判定する（ステップＳ４）。そして、ＩＤＤｑが判定値Ａより大であった場合は、被テストＩＣ２に欠陥があると判定され、Ｆａｉｌ判定が行われる（ステップＳ５）。また、ＩＤＤｑが判定値Ａより小であった場合は、ステップＳ６へ進む。
【００１６】
ステップＳ６では、Ｎ２行目のテストパターンの状態で数ｍ〜数１０ｍｓｅｃホールドし、電流計４によって被テストＩＣ２に流れるＩＤＤｑを測定する。そして、ＩＤＤｑが判定値Ａより大であった場合は、被テストＩＣ２に欠陥があると判定され、ステップＳ５へ進み、Ｆａｉｌ判定が行われる。また、ＩＤＤｑが判定値Ａより小であった場合は、次のＮ３行目の判定へ進む。そして、テストパターンのＮ１〜Ｎｎ行目の全てにおいてＩＤＤｑが判定値Ａより小であった場合は被テストＩＣ２に欠陥がないと判定され、Ｐａｓｓ判定が行われる（ステップＳ７）。
【００１７】
このように、上記実施形態によるＩＣテスト方法においては、予め被テストＩＣ内に設けたプロセスモニタセル７に流れるリーク電流に基づいて判定値Ａを決定している。これにより、ＤＳＭを含むどのような被テストＩＣであっても、判定値Ａをそのデバイスに応じた適切な値に決めることができ、正確な良否判定を行うことができる。
【００１８】
なお、上記実施形態においては、テスト用のプロセスモニタセル７を設けているが、プロセスモニタセル７を特に設けず、それに類似するＩＣ２の回路部分を利用して判定値Ａ決定のためのリーク電流測定を行ってもよい。
【産業上の利用可能性】
【００１９】
この発明は、ＣＭＯＳデバイスの特性チェックを行うＩＣテスタ等に用いられる。
【図面の簡単な説明】
【００２０】
【図１】この発明の一実施形態によるＩＣテスト方法を示すフローチャートである。
【図２】同実施形態によるＩＣテスト方法が適用されるＩＣテスタおよび被テストＩＣの要部を示す図である。
【図３】図２におけるプロセスモニタセル７の構成を示す図である。
【図４】同実施形態によるＩＣテスト方法を説明するためのタイミング図である。
【図５】従来のＩＣテスト方法を示すフローチャートである。
【符号の説明】
【００２１】
１…ＩＣテスタ、２…被テストＩＣ、３、５…直流電源、４、６…電流計、７…プロセスモニタセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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