(57)【要約】      （修正有）【課題】メモリアレイにおいて、ＮＲＯＭセル等の不揮発性メモリセルのプログラム時に電流消費量を最小にする。【解決手段】  電流消費量を最小にする方法は、正の電源からアレイ経由で接地電源へ直流を流すことなくセルのプログラムを行う方法、各プログラムパルス間のプログラム電圧を伝えるグローバルビット線を放電することなく複数のセルのプログラムを行う方法、及び過渡電流を用いてセルのプログラムを行う方法を含む。【選択図】        図４Ａ
2006012398.tif 000002
【特許請求の範囲】
【請求項１】
直流を正の電源から不揮発性メモリセルがその一部を構成するメモリアレイを経由して接地に流すことなく前記不揮発性メモリセルのプログラムを行う段階を含むことを特徴とする方法。
【請求項２】
前記プログラムを行う段階が、
不揮発性メモリセルのソースを接地電圧から切断する段階と、
前記ソースが切断された後に、前記セルのドレインにプログラム電圧を供給する段階と、
を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記切断する段階が、接地電源をグローバルビット線から切断する段階を含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記切断する段階が、前記ソースを構成するローカルビット線を、前記接地電圧を伝えるグローバルビット線から切断する段階を含むことを特徴とする請求項２に記載の方法。
【請求項５】
前記プログラムを行う段階が、
プログラム電圧を前記セルのドレインへ供給する段階と、
前記ドレイン電圧の印加後に、不揮発性メモリセルのソースを接地電圧から切断する段階と、
を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記切断する段階が、接地電源をグローバルビット線から切断する段階を含むことを含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記切断する段階が、前記ソースを構成するローカルビット線を、前記接地電圧を伝えるグローバルビット線から切断する段階を含むことを特徴とする請求項５に記載の方法。
【請求項８】
前記不揮発性メモリセルが、ＮＲＯＭセルであることを特徴とする請求項１に記載の方法。
【請求項９】
前記メモリアレイが、セグメント化された仮想接地アレイであることを特徴とする請求項１に記載の方法。
【請求項１０】
前記アレイが、その中に絶縁層を有することを特徴とする請求項９に記載の方法。
【請求項１１】
各プログラムパルス間のプログラム電圧を伝えるグローバルビット線の放電を行うことなく、プログラムパルスを用いて複数の不揮発性メモリセルのプログラムを行う段階を含むことを特徴とする方法。
【請求項１２】
前記複数の不揮発性メモリセルが、セル行を含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
前記複数の不揮発性メモリセルが、セル列を含むことを特徴とする請求項１０に記載の方法。
【請求項１４】
前記プログラミングを行う段階が、
ワード線を充電する段階と、
前記グローバルビット線を充電し、その後、前記グローバルビット線を前記セルグループと関連するローカルビット線に接続する選択トランジスタを選択的にオン／オフする段階と、
を含むことを特徴とする請求項１０に記載の方法。
【請求項１５】
前記プログラムを行う段階が、
前記グローバルビット線を充電し、前記グローバルビット線を前記セルと関連するローカルビット線に接続する選択トランジスタをオンし、その後、前記セルグループに関連するワード線を選択的に充放電する段階と、
を含むことを特徴とする請求項１０に記載の方法。
【請求項１６】
前記不揮発性メモリセルが、ＮＲＯＭセルであることを特徴とする請求項１０に記載の方法。
【請求項１７】
前記不揮発性メモリセルが、セグメント化された仮想接地アレイ構成に配列されていることを特徴とする請求項１０に記載の方法。
【請求項１８】
前記アレイが、その中に絶縁層を有することを特徴とする請求項１７に記載の方法。
【請求項１９】
過渡電流を用いて不揮発性メモリセルのプログラムを行う段階を含むことを特徴とする方法。
【請求項２０】
前記プログラムを行う段階が、
前記セルのドレインにプログラム電圧を供給する段階と、
前記ドレイン電圧の印加後に、不揮発性メモリセルのソースを接地電圧から切断する段階と、
を含むことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記不揮発性メモリセルが、ＮＲＯＭセルであることを特徴とする請求項１９に記載の方法。
【請求項２２】
前記不揮発性メモリセルが、セグメント化された仮想接地アレイ構成に配列されていることを特徴とする請求項１９に記載の方法。
【請求項２３】
前記アレイが、その中に絶縁層を有することを特徴とする請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には不揮発性セルに関し、特にそのプログラミング方法に関する。
【背景技術】
【０００２】
不揮発性メモリセルは、本技術分野においては窒化物読み出し専用メモリ（ＮＲＯＭ）セルとして知られており、単セルにつき２ビットを記憶するようになっている。一般に、メモリチップは、これらのセルのアレイを含み、各々のセルの各々のビットは独立的にアクセス可能となっている。
【０００３】
ここで図１Ａ及び１Ｂを参照すると、２つの例示的な従来技術のメモリチップが示されており、ＮＲＯＭセル１２のアレイ（符号１０）、Ｘデコーダ１４、Ｙデコーダ１６、Ｙマルチプレクサ（Ｙ−ＭＵＸ）１８を含んでいる。図１Ａのアレイはセグメント化された仮想接地アレイであり、本発明の譲受人に譲渡されている米国特許第６，６３３，４９６号に記載されており、図１Ｂのアレイは、本発明の譲受人に譲渡されている米国特許第６，６１４，６９２に記載されているセグメント化されたアレイ構造に基づいている。
【０００４】
両方の実施例において、アレイ１０は、ワード線ＷＬ（ｉ）及びローカルビット線ＢＬｊを含み、これらに対してＮＲＯＭセル１２が接続されており、これらを介してＮＲＯＭ１２へのアクセスが行われる。図１Ａのセル１２Ａ及び１２Ｂ等の各々のＮＲＯＭは、ゲート端子Ｇ、及びセルのソース又はドレインとして機能する２つの拡散部Ｆを備えている。各々のワード線ＷＬ（ｉ）は、各ゲートＧを接続することによって、ＮＲＯＭセル１２の１つの行を接続する。さらに、行中の隣接する２つのセルの拡散部Ｆの各々は接続されている。各々のローカルビット線ＢＬｊは、拡散部Ｆを接続することによって、２つの列のＮＲＯＭセル１２を接続する。つまり、ビット線ＢＬ８は、セル１２Ａ及び１２Ｂの拡散部Ｆを、他のＷＬに接続されているが同じ列にあるセル（セル１２Ｄ及び１２Ｅ等）の拡散部Ｆに接続する。また、アレイ１０は、グローバルビット線ＧＢＬ（ｎ）及び選択セル２０を備えている。グローバルビット線ＧＢＬ（ｎ）は、Ｙ−ＭＵＸ１８と選択セル２０との間に接続され、選択セル２０は、グローバルビット線ＧＢＬ（ｎ）をローカルビット線ＢＬｊに接続する。
【０００５】
図１Ｂの実施例において、セル１２の１つ又はそれ以上の列を隣接する列から電気的に絶縁する絶縁領域２２がある。
【０００６】
Ｘデコーダ１４は、個々のワード線ＷＬ（ｉ）を活性化することにより、行のＮＲＯＭセル１２を活性化する。Ｙデコーダ１６は、アクセスされることになるビットのＹアドレスをデコードすると共に、Ｙ−ＭＵＸ１８に対して、アクセスされることになるビットを収容するセルのローカルビット線ＢＬｊに接続可能なグローバルビット線ＧＢＬ（ｎ）を選択するように指示する。また、Ｘデコーダ１４は、選択されたグローバルビットＧＢＬ（ｎ）を所望のローカルビット線ＢＬｊへ接続する必要がある選択セル２０に関連するセレクト線を活性化する。
【０００７】
例えば、ビットをプログラムするために、最初に全てのグローバルビット線ＧＢＬは放電されてフローティング状態になる。セル１２Ｃのビットをプログラムするために、Ｘデコーダ１４は、最初にワード線ＷＬ（ｉ）を活性化して、セル１２Ｃのゲートを活性化することができる。ワード線ＷＬ（ｉ）がプログラミング電圧レベルまで上昇すると、Ｘデコーダ１４は、選択線ＳＥＬ−５及びＳＥＬ−４を活性化してセル２０Ａ及び２０Ｂをそれぞれ活性化することによって、ビット線のアクセスパスを選択することができる。Ｙ−ＭＵＸ１８は、ＧＢＬ（Ｎ）及びＧＢＬ（Ｎ＋１）をＧＮＤにドライブして、他の全てのグローバルビット線をフローティング状態にすることができる。
【０００８】
セルのビット（図１Ａの右側の電荷蓄積領域、又は図１Ｂの左側の蓄積領域）をプログラムすることができるプログラムパルスを印加するため、Ｙ−ＭＵＸ１８は、グローバルビット線ＧＢＬ（Ｎ）を約４〜６Ｖの高電圧（ＨＶ）に、グローバルビット線ＧＢＬ（Ｎ＋１）をＧＮＤ（０Ｖ）又は他のＧＮＤに近い電位にドライブするが、他の全てのグローバルビット線は、一般にフローティング状態のままである。
【０００９】
選択セル２０Ａは、グローバルビット線ＧＢＬ（Ｎ）の高電圧をローカルビット線ＢＬ１２に通電し、結果的にセル１２Ｃのソースとして機能する拡散部Ｆに通電する。選択セル２０Ｂは、グローバルビット線ＧＢＬ（Ｎ＋１）の接地電圧をローカルビット線ＢＬ１３に通電し、結果的にセル１２Ｃのドレインとして機能する拡散部Ｆに通電する。点線は、Ｙ−ＭＵＸ１８からセル１２Ｃを経由してＹ−ＭＵＸ１８へ戻る電流の流れを示す。プログラムパルスは、グローバルビット線ＧＢＬ（Ｎ）を低電位にドライブすることによって終了する。
【００１０】
ここで図２を参照すると、複数のセルをプログラムするための活性化タイミングが示されている。このプログラミング方法は、本発明の譲受人によって共同所有される米国特許出願公開番号２００３−０１４５１７６−Ａ１に説明されている。
【００１１】
最初に（グラフ（ａ））、選択されたワード線ＷＬ（ｉ）は高電圧（例えば９Ｖ）にドライブされる。ほぼ同時に又は少し遅れて、関連する選択線ＳＥＬ−ｘは活性化され（グラフ（ｂ））、アクセスされることになるセルへの導電路が形成される。グラフ（ｃ）において、ＧＮＤ又はＧＮＤに近い電位は、アクセスされることになるＮＲＯＭのドレイン及びソース端子にドライブされる。最後に、グラフ（ｄ）に示すように、セルのドレイン端子に接続されることになるグローバルビット線（ＧＢＬ）に高電圧パルスが印加され、プログラムパルスが供給される。プログラムパルス（ＰＧＭ’ｉｎｇ  Ｐｕｌｓｅ）の後には、プログラム確認操作（ＰＧＭ  Ｖｅｒｉｆｙ）が続く（ＮＲＯＭセル端子において異なる電圧レベルを必要とする）。
【００１２】
多数のセルのプログラミングを行う場合（例えば５１２Ｂぺージ書き込み操作）、プログラム確認テストを行う前に、選択されたワード線ＷＬ（ｉ）上の全てのプログラムされることになるセルに対してプログラムパルスを印加することができる。このことは、グラブ（ｂ）及び（ｄ）に複数の遷移状態によって示されている。ここで図３を参照すると、プログラムパルス期間中における直流電流ＩＤＣの流れが概略的に示されている。ＤＣ電流は、電源３０から生じ、高電圧供給システム３２（チャージポンプ、レギュレータ、又はブースタを含むことができる）を通過して、第１の長いグローバルビット線ＧＢＬ（１）に沿って、プログラムされることになるセル１２を通過し、第２のグローバルビット線ＧＢＬ（２）に沿って、接地電源３４に至る。通常、この電流路に沿って、スイッチとして機能する別の導電トランジスタが設けられている（図３には図示せず）。高電圧供給システム３２は、電源３０（ＶＣＣ）の電圧レベルに比べて非常に高いプログラム電圧レベル（ＨＶ）を発生する。一般に、高電圧供給システムの電力効率（η）は低いので（５０％未満）、電源３０で浪費される電流（ＩＣＣ，ＤＣ）はＩＤＣよりも非常に大きい。具体的には、
ＩＣＣ，ＤＣ＝ＨＶ＊ＩＤＣ／ＶＣＣ／η
である。
【００１３】
特に高速プログラミングを実現するために多数のセルを並列にプログラムする必要がある場合、ＤＣ電流ＩＤＣは、プログラミング時に相対的に大きくなるであろう。さらに、図２に示すプログラミングシーケンスでは、各々のプログラムパルスは関連のＧＢＬを充放電する。高密度メモリデバイスでは、グローバルビット線に関連する寄生キャパシタンスＣＢＬが相対的に大きくなるであろう。キャパシタンスＣＢＬが大きくなる程、高電圧供給システム３２で浪費される動的電流は大きくなる。さらに、図２に示すシーケンスでは、キャパシタンスＣＢＬは、プログラミング操作の間に何度も充放電される。高電圧供給システム３２で浪費される動的電流は大きく、（高電圧供給システム３２の低い効率に起因して）電源３０で浪費される電流は一層大きい。
【００１４】
本発明として見なされる主題は、特許請求の範囲に明確に詳細に示されている。しかしながら、本発明は、添付図面と共に詳細な説明を参照することによって、その目的、特徴、及び利点、並びにその構成及び作動方法に関して良く理解できるはずである。
【００１５】
説明を簡潔かつ明瞭にするため、図示されている要素は必ずしも一定の縮尺で示されていないことを理解されたい。例えば、明瞭にするために、特定の要素の寸法が他の要素に比べて誇張されている場合がある。さらに、適切と考える箇所では、参照数字は各図面中で繰り返し使用されており、対応する又は類似の要素を示すようになっている。
【００１６】
【特許文献１】米国特許第６，６３３，４９６号公報
【特許文献２】米国特許第６，６１４，６９２号公報
【特許文献３】米国特許出願公開番号２００３−０１４５１７６−Ａ１公報
【発明を実施するための最良の形態】
【００１７】
以下の詳細な説明において、本発明を完全に理解できるように多数の特定の詳細内容が説明されている。しかしながら、当業者であれば、本発明はこれらの特定な詳細内容がなくても実施できることを理解できるであろう。また、本発明が不明瞭にならないように、公知の方法、手段、及び構成要素は詳細に説明されていない。
【００１８】
本発明は、ＮＲＯＭセルのプログラミングに必要な電力量を低減できる新規なプログラミング方法である。１つの方法では、電源３０からＧＮＤ３４まで流れるＤＣ電流成分を最小限にすることができる。別の方法では、プログラミング操作を行うために過渡電流を利用することができる。第３の方法では、寄生キャパシタンスＣＢＬのスイッチングを回避又は最小限にすることができる。
【００１９】
ここで図４Ａ、４ｂを参照すると、本発明の１つの実施形態における電流の流れが概略的に示されている。本実施形態では、プログラムパルスを印加できる場合、接地３４は、アクセスされることになるセル１２のソ−ス端子として機能する符号Ｓの拡散部に接続可能な、グローバルビット線ＧＢＬ（２）等のグローバルビット線から切断することができる。その結果、ＤＣ電流ＩＤＣは、ポンプ３２と接地ＧＮＤ３４との間では流れないことになる。
【００２０】
図４Ａでは、接地３４は、符号ＢＬ３のローカルビット線をグローバルビット線ＧＢＬ（２）に接続する選択トランジスタ２０を不活性にすることによって切断できる。従って、選択トランジスタ２０は破線で示されている。図４Ｂでは、接地３４は、接地電源３４をグローバルビット線ＧＢＬ（２）に接続するスイッチ４０を切断することによって切断できる。
【００２１】
切断したにもかかわらず、セル１２は、依然としてうまくプログラムできる。グローバルビット線ＧＢＬ（１）等の、ドレイン端子として機能する符号Ｄの拡散部と接続可能なグローバルビット線は、高プログラム電圧（例えば４〜６Ｖ）にドライブすることができる。残りのグローバルビット線は（図示せず）、フローティング状態のままとすることができる。
【００２２】
ワード線ＷＬ（ｉ）が高電位にドライブされているので、ＧＢＬ（１）が高電位にドライブされると、電流は、セル１２のドレイン端子Ｄへ流れ始めることができる。セルのドレイン側のビットはプログラムを開始することができ、電流は、セル１２を通って流れることができる。しかしながら、グローバルビット線ＧＢＬ（２）は接地されていないので、ソース側のローカルビット線（符号ＢＬ３で示す）の電圧が上昇し始める。このことは以下に簡単に言及する図５に示されている。
【００２３】
図５は、ドレイン側のローカルビット線ＢＬ１、符号１３の隣接セルに関するソース側のローカルビット線ＢＬ２、及びセル１２に関するソース側のローカルビット線ＢＬ３の３つのローカルビット線における電圧の時間変化をグラフにしたものである。図から分かるように、ドレイン側のローカルビットＢＬ１上の電圧Ｖ１は急激に鋭く上昇する。隣接セル１３に関するソース側のローカルビット線ＢＬ２の電圧Ｖ２は急激に上昇するが、ビット線ＢＬ２が初期には接地されていないので（フローティング状態であるので）、それ程鋭く上昇しない。セル１２に関するソース側のローカルビット線ＢＬ３の電圧Ｖ３は、接地電圧から上昇を開始するので、最も緩慢に上昇する。その結果、セル１２に関するドレイン−ソース間電圧Ｖｄｓは、プログラムできるほど十分に大きくなることができる。これはセル１３をプラグラムするほど十分に大きくてはいけない。しかしながら、電圧Ｖ３が上昇するに従ってセル１２のプログラミング速度が低下し（Ｖｄｓの低下により）、ボディーエフェクトが高くなるであろう。その結果、セル電流が低減する。以下に簡単に言及する図６に示されているように、ドレイン−ソース間電圧Ｖｄｓが十分な時間だけ十分に高い限りビットはプログラム可能である。
【００２４】
図６は、プログラムパルス（グラフ（ａ））、及び２つの異なる動作条件（グラフ（ｂ））の場合における閾値電圧Ｖｔ（ビットのプログラム状態を決定する）の時間変化をグラフで表したものである。プログラムパルスは時間Ｔだけ持続することができる。
【００２５】
曲線５０は、動作条件（ゲート電圧Ｖｇ＝９Ｖ、ドレイン電圧Ｖｄ＝５Ｖ、ソース電圧＝０Ｖ）における変化を示し、曲線５２は、動作条件（ゲート電圧及びドレイン電圧は曲線５０と同じ、ドレイン電圧Ｖｄ＝４Ｖ）における変化を示す。
【００２６】
図から明らかなように、閾値電圧Ｖｔは、初期に急激に上昇し、この期間にはプログラム（直流）電流ＩＤＣを比較的効率良く使うことができ、その後（図６の時間ｔ１付近で）Ｖｔは飽和し、その後は非常に小さな上昇率となるが、この期間にはプログラム（直流）電流ＩＤＣを効率よく使うことができない。本発明の実施形態では、閾値電圧Ｖｔが飽和領域に達するようにＶｓｄが十分な大きさを十分な時間だけ継続する限り、ビットは最小印加電流によってプログラムされることになる。
【００２７】
時間ｔ１は、動作条件（例えば温度）及びセルのプログラミング状態（すなわちセルの２ビットが何回プログラムされたか）によって変化する場合があることを理解されたい。
【００２８】
さらに、ソース電圧Ｖｓの過度の急上昇（結果的に効力のないプログラムパルスをもたらす）を防ぐため、ソース側のＢＬキャパシタンスは過度に小さくてはいけないことを理解されたい。これを保証する１つの方法は、図４Ｂに示すように、現行フローティング状態のグローバルビット線ＧＢＬ（２）をソース側のビット線ＢＬ３と接続したままにすることである。
【００２９】
プログラムパルスは、グローバルビット線ＧＢＬ（１）及びＧＢＬ（２）をＧＮＤへ放電することによって、又はＷＬを放電することによって、又はアクセスしたセルを非選択にすることによって終了させることができる。
【００３０】
ここで図７Ａ及び７Ｂを参照すると、これらは本発明の第２の好適な実施形態を示す。本実施形態では、高プログラム電圧にドライブされたグローバルビット線の充放電の発生回数を低減することによって、電流の消費量を最小にすることができる。グローバルビット線ＧＢＬが高電圧にドライブされると、この高電圧のローカルビット線ＢＬｊへの挿入は、選択トランジスタ２０によって制御可能になる。
【００３１】
図７Ａは、本実施形態に関するタイミング図であり、図７Ｂは、本実施形態によって作動される図１Ａのアレイである。本発明は、図１Ｂのアレイ及び本実施形態による他の同様なアレイの作動を含むことを理解されたい。
【００３２】
最初にワード線ＷＬ（グラフ（ａ））は高電位にドライブされ、その後、本発明の好適な実施形態に基づいて、図７ＢのＧＢＬ（Ｎ）等の選択されたグローバルビット線（グラフ（ｂ））は、高電位にドライブすることができる。グローバルビット線ＧＢＬ（ＮＬ＋１）等のソース側のビット線に接続可能なグローバルビット線は、フローティング状態のままにしておくか、又はＧＮＤにドライブすることができる。
【００３３】
ワード線ＷＬ（ｉ）及びドレインビット線へ接続可能なグローバルビット線ＧＢＬ（Ｎ）の両方がプログラムレベルにドライブされた状態で、ドレイン側のビット線に電力を挿入する関連の選択トランジスタは活性化することができる（グラフ（ｃ））。つまり、図７Ｂにおいて、選択トランジスタＳＥＬ５は、所望のプログラムパルス持続時間だけオンにすることができるので、ビット線ＢＬ１３へ電力を供給して選択トランジスタＳＥＬ５がオフになるまで円で囲んだセルのドレイン側のビットをプログラムする。
【００３４】
その後、グローバルビット線ＧＢＬ（Ｎ）は依然として高電圧であるが、セルに電流をドライブすることはできない。ドレイン側のビット線ＢＬ１３は、プログラミング操作を終わらせる程度まで急速に電圧が低下することになる。ソース側のビット線ＢＬ１２に接続可能なグローバルビット線ＧＢＬ（Ｎ＋１）は、ＧＮＤにドライブすることができ、選択トランジスタＳＥＬ５がオフになった後に、円で囲んだセルに隣接するローカルビット線をＧＮＤに放電させる。
【００３５】
本実施形態では、プログラムされることになる次のビットは、グローバルビット線ＧＢＬ（Ｎ）を高電圧グローバルビット線として使用する円で囲んだセルと同じ行に属する（すなわち、同じワード線ＷＬ（ｉ）を有する）ビットとすることができる。例えば、図７Ｂの四角で囲んだセルである。
【００３６】
四角で囲んだセルにアクセスしてその左側のビットをプログラムするために、選択トランジスタＳＥＬ８をオンにしてソース側のローカルビット線ＢＬ１６をＧＢＬ（Ｎ＋１）に接続すること、及び選択トランジスタＳＥＬ７をオンにして四角で囲んだセルのドレインビットに高電圧を供給してそのプログラムパルスを起動することができる。プログラムパルスは、選択トランジスタＳＥＬ７がオフになった時に実質的に終わらせることができる。この場合も、プログラムパルスの終了時にローカルビット線の放電を行うことができる。
【００３７】
この方法は、プログラミングを必要とすると共に既に充電されているグローバルビット線ＧＢＬ（Ｎ）を高電圧グローバルビット線として使用する、全てのビットがプログラムパルスを受け取るまで継続することができる。
【００３８】
例えばフルワードアクセスの場合のように、２つ以上のビットが並列にアクセスされる場合、これらは典型的に同じＷＬを共有すると共に相互に離れて配置される。この場合、プログラミングはワードデータで規定され、特定のビットだけがプログラムパルスの印加を必要とするであろう。プログラムされないビットに対しては、プログラムパルスは、プログラムされないビットに接続されたグローバルビット線ＧＢＬ（Ｎ）を放電することによって、又は選択トランジスタを制御して、プログラム電圧ＨＶをプログラムされる必要がないセルのドレインローカルビット線ＢＬに挿入されることを阻止するための他の信号を使用することによって阻止できる。
【００３９】
ここで図８Ａ及び８Ｂを参照すると、これらは共に本発明の第３の好適な実施形態を示す。図８Ａは、本実施形態に関するタイミング図であり、８Ｂは本実施形態に基づいて作動される図１Ａのアレイである。本発明は、図１Ｂ及び本実施形態に基づく他の同様なアレイの作動を含むことを理解されたい。
【００４０】
本実施形態では、ローカルビット線ＢＬ及びそれに接続されたグローバルビット線ＧＢＬを充放電することなく、ワード線ＷＬを選択的に活性化することにより、ビットの所定の列又は所定の列の一部は、次々にプログラムされる。
【００４１】
１つの実施例として、図８Ｂにおいて円及び四角で囲まれたセルをプログラムするため、最初にＧＢＬ（Ｎ）は高電位にドライブされ（図８Ａのグラフ（ａ））、その後、このＧＢＬ（Ｎ）は、選択トランジスタＳＥＬ５を経由してこれらのセルのドレイン側ローカルビット線ＢＬ１３に接続される（グラフ（ｂ））。ＧＢＬ（Ｎ＋１）に接続されたソース側のローカルビット線ＢＬ１２は、ＧＮＤにドライブされるか、又はフローティング状態のままにしておくことができる。
【００４２】
セルのプログラム電圧と共に、ワード線ＷＬ（ｉ）は、そのプログラムレベルにドライブすることができる。円で囲まれたセルはプログラミングを開始することができる。四角で囲まれたセルは、そのワード線ＷＬ（ｉ＋１）の電圧が低いのでプログラムを行わないことになる。プログラムパルスは、ワード線ＷＬ（ｉ）を低電位（一般にＧＮＤ又はＧＮＤレベル近く）にドライブすることで終わらせることができる。
【００４３】
次のプログラムパルスは、ワード線ＷＬ（ｉ＋１）をそのプログラムレベルにドライブすることによって供給することができる。このことにより、四角で囲まれたセルのプログラミングを開始することができる。四角で囲まれたセルのプログラミングは、ワード線ＷＬ（ｉ＋１）を低電位へドライブすることで終わらせることができる。列内の全てのビットのプログラミングが完了すると、選択トランジスタＳＥＬ−５は不活性にすることができ、グローバルビット線ＧＢＬ（Ｎ）は低電位にドライブすることができる。
【００４４】
フルワードアクセスの場合のように、２つ以上のビットが並列にアクセスされる場合、プログラミングはワードのデータで規定され、特定のビットだけがプログラムパルスの印加を必要とするであろう。プログラムされないビットに対しては、プログラムパルスは、プログラムされないビットに接続されたグローバルビット線ＧＢＬを放電することによって、又は選択トランジスタを制御して、プログラム電圧ＨＶをプログラムされる必要がないセルのドレインローカルビット線ＢＬに挿入されることを阻止するための他の信号を使用することによって、又はワード線ＷＬをセグメント化して異なるワード線ＷＬセグメントに対して異なる制御信号を使うことによって阻止できる。
【００４５】
以上の実施形態において、ソース側のローカルビット線は、放電後にフローティング状態のままにしておくことができ、第１の実施形態と同様に、プログラミングが「強制的でない」であろうことを理解されたい。すなわち、初期状態セットアッププログラミングがあったとしても、プログラミング条件を保持する必要は殆ど又は全く無い。プログラミングは、セルがそこに有効なプログラミング条件をもたなくなると無効になるであろう。選択トランジスタは、その後、充電されたＧＢＬを切断することができる。
【００４６】
本明細書では本発明の特定の特徴が示されて説明されているが、当業者であれば多数の修正例、代替例、変更例、及び均等物を思い付くであろう。従って、特許請求の範囲は、本発明の精神の範囲内でこれら全ての修正例及び変更例が意図されていることを理解されたい。
【図面の簡単な説明】
【００４７】
【図１Ａ】例示的な従来技術によるメモリアレイを有するメモリチップの概略図である。
【図１Ｂ】例示的な従来技術によるメモリアレイを有するメモリチップの概略図である。
【図２】図１Ａ及び１Ｂのアレイに属する複数セルのプログラミングに対する活性化タイミングを表すタイミング図である。
【図３】図１Ａ及び１Ｂのアレイにおけるプログラムパルス期間中の直流ＩＤＣの流れを示す概略図である。
【図４Ａ】本発明の１つの実施形態における電流の流れの概略図である。
【図４Ｂ】本発明の１つの実施形態における電流の流れの概略図である。
【図５】図４Ａ及び４Ｂの実施形態の作動を理解するために有用な、３つのローカルビット線における電圧の時間変化を表すグラフである。
【図６】図４Ａ及び４Ｂの実施形態の作動を理解するために有用な、２つの異なる動作条件の下での閾値電圧の時間変化を表すグラフである。
【図７Ａ】本発明の第２の実施形態におけるタイミング図である。
【図７Ｂ】図７Ａのタイミング図を使用した場合の図１Ａのアレイの概略図である。
【図８Ａ】本発明の第３の実施形態におけるタイミング図である。
【図８Ｂ】図８Ａのタイミング図を使用した場合の図１Ａのアレイの概略図である。
【符号の説明】
【００４８】
１０  アレイ
１２  ＮＲＯＭセル
１３  ＮＲＯＭセル
３０  電源
３２  高電圧供給システム
３４  ＧＮＤ接地
４０  スイッチ
５０  Ｖｄ＝５Ｖの時の閾値電圧曲線
５２  Ｖｄ＝４Ｖの時の閾値電圧曲線
【図１Ａ】
2006012398.tif 000003
【図１Ｂ】
2006012398.tif 000004
【図２】
2006012398.tif 000005
【図３】
2006012398.tif 000006
【図４Ａ】
2006012398.tif 000007
【図４Ｂ】
2006012398.tif 000008
【図５】
2006012398.tif 000009
【図６】
2006012398.tif 000010
【図７Ａ】
2006012398.tif 000011
【図７Ｂ】
2006012398.tif 000012
【図８Ａ】
2006012398.tif 000013
【図８Ｂ】
2006012398.tif 000014
【外国語明細書】
2006012398000001.pdf