(57)【要約】【課題】  薄層化されたゲート層をエッチング停止層として用いてゲート電極となるポリシリコンをエッチングする場合に、ポリシリコンのエッチング停止層となる前記ゲート層を突き抜けて基板がエッチングされ、ソース及びドレインを形成する領域を含む拡散層部分にピンホール状の欠陥が発生する。そこで、ピンホール状の欠陥の発生を抑制する半導体素子の製造方法を提供する。【解決手段】  ゲート電極以外の領域にあるゲート層の層厚を厚くする。ゲート層の層厚を厚くすることで何らかの要因でゲート層厚が不均一になった場合でもポリシリコンのエッチング停止層となるゲート層を突き抜けて基板の半導体シリコンがエッチングされる確率が低下するため、ソース及びドレインを形成する領域を含む拡散層部分に生じるピンホール状の欠陥の生成が抑制される。【選択図】      図１
2006344711.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表層部が半導体シリコンから成るウェハにおけるトランジスタを形成すべき表面に、少なくとも一部が第１のゲート絶縁層として用いられている第１の絶縁層と、前記第１の絶縁層上で前記第１のゲート絶縁層として用いられている領域上に形成されている第１のゲート電極と、少なくとも一部が前記第１のゲート電極の両脇を挟むように配置されている第１の拡散層と、により構成される第１のトランジスタが配置されている高耐圧部と、少なくとも一部が第２のゲート絶縁層として用いられている、前記第１の絶縁層よりも薄い第２の絶縁層と、前記第２のゲート絶縁層上で、前記第２のゲート絶縁層として用いられている領域上に形成される第２のゲート電極と、少なくとも一部が前記第２のゲート電極の両脇を挟むように配置されている第２の拡散層と、により構成される前記第１のトランジスタよりも低耐圧の第２のトランジスタが配置されている低耐圧部とを有する半導体素子の製造方法であって、
（１）前記第１の絶縁層よりも薄い薄層部を前記ウェハの最表面に形成する工程と、
（２）第１のフォトレジスト層を前記ウェハの最表面上に形成する工程と、
（３）前記低耐圧部に位置する、前記第２の拡散層と成るべき領域の上部にある前記薄層部上の少なくとも一部の前記第１のフォトレジスト層と、前記高耐圧部上に形成された前記第１のフォトレジスト層とを残すよう、第１のフォトリソグラフ処理を用いて前記第１のフォトレジスト層を部分的に残留させた第１のレジストパターンを形成する工程と、
（４）前記第１のレジストパターンをマスクとして用い、前記第１のレジストパターンの開口部にある領域では前記半導体シリコンを露出させるよう前記薄層部をエッチングし、前記第１のレジストパターンに覆われている領域では前記薄層部を残すようエッチングした後、前記第１のレジストパターンを除去する工程と、
（５）前記薄層部が除去され前記半導体シリコンが露出している前記低耐圧部には前記第２の絶縁層を形成し、前記薄層部が残された前記低耐圧部の領域には前記薄層部の層厚を増加させた厚層部を形成し、前記高耐圧部の領域には前記薄層部の層厚を増加させた前記第１の絶縁層を形成する工程と、
（６）導体層を前記ウェハの最表面上に形成する工程と、
（７）第２のフォトレジスト層を前記ウェハの最表面上に形成する工程と、
（８）少なくとも前記第１のゲート電極の領域及び前記第２のゲート電極の領域にある前記第２のフォトレジスト層を残すよう第２のフォトリソグラフ処理を用いて前記第２のフォトレジスト層を部分的に残留させた第２のレジストパターンを形成する工程と、
（９）前記第２のレジストパターンをマスクとして用い、前記高耐圧部にある第１の絶縁層、前記低耐圧部にある前記第２の絶縁層、及び前記低耐圧部にある前記厚層部をエッチング停止層として前記導体層をエッチングし、前記第１のゲート電極の領域及び前記第２のゲート電極の領域とを形成した後、前記第２のレジストパターンを除去する工程と、
（１０）前記第１のゲート電極の領域の両脇及び前記第１の拡散層と成るべき領域と、前記第２のゲート電極の両脇及び、前記第２の拡散層と成るべき領域と、に導電性を高めるための不純物を導入し、前記第１の拡散層及び前記第２の拡散層を形成する工程とを有し、
前記（１）の工程で前記薄層部の厚さを、前記（５）の工程を行うことで前記第１の絶縁層が取るべき厚さとなるよう形成し、
前記（５）の工程で少なくとも一部の領域において前記第２の絶縁層に代えて前記第２の絶縁層よりも厚い、前記薄層部の層厚を増加させた前記厚層部を形成することで前記（９）の工程で前記第２の絶縁層をエッチング停止層として用いる際に、前記第２の絶縁層が突き抜かれることにより生じる前記ウェハの異常エッチングの発生を抑制することを特徴とする半導体素子の製造方法。
【請求項２】
前記第１の絶縁層または前記第２の絶縁層は前記ウェハ表層部の半導体シリコンを酸化あるいは酸窒化して形成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１の絶縁層のエッチングは、ウェットエッチングであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１のトランジスタ及び前記第２のトランジスタに加え、単数または複数の、絶縁層の層厚が互いに異なるトランジスタを更に有することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の駆動電圧に対して対応できるよう、複数の絶縁層厚を有し、且つ各絶縁層の一部をゲート絶縁層として用いた半導体素子の製造方法に関する。
【背景技術】
【０００２】
上記した、複数の層厚を有する絶縁層を用いる半導体素子の製造方法については、特許文献１に示されるような方法が知られている。
【０００３】
まず、薄厚酸化シリコン層を第１の熱酸化を用いてウェハ表層部のシリコン層を酸化することで形成する。ここで前記薄厚酸化シリコン層の厚さは、後述する第２の酸化シリコン層を熱酸化によりウェハ表層部のシリコン層を酸化して形成する際に、前記薄厚酸化シリコン層を当該熱酸化により厚層化して第１の酸化シリコン層が有すべき膜厚となるよう形成する。
【０００４】
次に、第１の酸化シリコン層を形成すべき領域にある前記薄厚酸化シリコン層を残して、前記薄厚酸化シリコン層をフォトリソグラフ工程とエッチング工程により部分的に除去する。
【０００５】
次に、第２の酸化シリコン層を第２の熱酸化を用いて形成する。この際、前記薄厚酸化シリコン層の厚さは、前記第２の熱酸化により厚層化し、第１の酸化シリコン層が形成される。以上の工程により、複数の層厚を有する酸化シリコン層を用いる半導体素子が形成される。
【０００６】
また、特許文献１では更に、一旦第１の絶縁層を形成した後、第２の絶縁層を用いる領域にある前記第１の絶縁層の層厚の一部をエッチングし、薄層の第２の絶縁層を形成する技術についても記述されている。
【０００７】
【特許文献１】特開２００１−５３１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載されている二つの製造工程には共に、前記絶縁層の薄層化に伴う上記したピンホール状の欠陥を抑制するための記述がない。そのため前記第１の絶縁層又は前記第２の絶縁層が薄層化すると、特に層厚が薄い前記第２の絶縁層を用いる領域をエッチング停止層とする工程で不良が発生するおそれがある。
【０００９】
例えば、前記第２の絶縁層上にポリシリコンを堆積し、前記第２の絶縁層をエッチング停止層として前記ポリシリコンをエッチングしてゲート電極を形成する工程で、何らかの要因で前記第２の絶縁層厚が不均一になった場合、前記ポリシリコンのエッチング停止層となる前記第２の絶縁層を突き抜けて基板の半導体シリコンがエッチングされ、ソース、ドレインを形成する領域を含む拡散層部分にピンホール状の欠陥が発生するおそれが生じるため、前記第２の絶縁層をエッチング停止層として用いることが困難となる問題点があった。
【００１０】
そこで本発明は、従来のこのような問題点を解決し、前記薄層の絶縁層下に位置するソース、ドレインを形成する拡散層部分にピンホール状の欠陥の生成を抑制する半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明の半導体素子の製造方法は、少なくとも表層部が半導体シリコンから成るウェハにおけるトランジスタを形成すべき表面に、少なくとも一部が第１のゲート絶縁層として用いられている第１の絶縁層と、前記第１の絶縁層上で前記第１のゲート絶縁層として用いられている領域上に形成されている第１のゲート電極と、少なくとも一部が前記第１のゲート電極の両脇を挟むように配置されている第１の拡散層と、により構成される第１のトランジスタが配置されている高耐圧部と、少なくとも一部が第２のゲート絶縁層として用いられている、前記第１の絶縁層よりも薄い第２の絶縁層と、前記第２のゲート絶縁層上で、前記第２のゲート絶縁層として用いられている領域上に形成される第２のゲート電極と、少なくとも一部が前記第２のゲート電極の両脇を挟むように配置されている第２の拡散層と、により構成される前記第１のトランジスタよりも低耐圧の第２のトランジスタが配置されている低耐圧部とを有する半導体素子の製造方法であって、（１）前記第１の絶縁層よりも薄い薄層部を前記ウェハの最表面に形成する工程と、（２）第１のフォトレジスト層を前記ウェハの最表面上に形成する工程と、（３）前記低耐圧部に位置する、前記第２の拡散層と成るべき領域の上部にある前記薄層部上の少なくとも一部の前記第１のフォトレジスト層と、前記高耐圧部上に形成された前記第１のフォトレジスト層とを残すよう、第１のフォトリソグラフ処理を用いて前記第１のフォトレジスト層を部分的に残留させた第１のレジストパターンを形成する工程と、（４）前記第１のレジストパターンをマスクとして用い、前記第１のレジストパターンの開口部にある領域では前記半導体シリコンを露出させるよう前記薄層部をエッチングし、前記第１のレジストパターンに覆われている領域では前記薄層部を残すようエッチングした後、前記第１のレジストパターンを除去する工程と、（５）前記薄層部が除去され前記半導体シリコンが露出している前記低耐圧部には前記第２の絶縁層を形成し、前記薄層部が残された前記低耐圧部の領域には前記薄層部の層厚を増加させた厚層部を形成し、前記高耐圧部の領域には前記薄層部の層厚を増加させた前記第１の絶縁層を形成する工程と、（６）導体層を前記ウェハの最表面上に形成する工程と、（７）第２のフォトレジスト層を前記ウェハの最表面上に形成する工程と、（８）少なくとも前記第１のゲート電極の領域及び前記第２のゲート電極の領域にある前記第２のフォトレジスト層を残すよう第２のフォトリソグラフ処理を用いて前記第２のフォトレジスト層を部分的に残留させた第２のレジストパターンを形成する工程と、（９）前記第２のレジストパターンをマスクとして用い、前記高耐圧部にある第１の絶縁層、前記低耐圧部にある前記第２の絶縁層、及び前記低耐圧部にある前記厚層部をエッチング停止層として前記導体層をエッチングし、前記第１のゲート電極の領域及び前記第２のゲート電極の領域とを形成した後、前記第２のレジストパターンを除去する工程と、（１０）前記第１のゲート電極の領域の両脇及び前記第１の拡散層と成るべき領域と、前記第２のゲート電極の両脇及び、前記第２の拡散層と成るべき領域と、に導電性を高めるための不純物を導入し、前記第１の拡散層及び前記第２の拡散層を形成する工程とを有し、前記（１）の工程で前記薄層部の厚さを、前記（５）の工程を行うことで前記第１の絶縁層が取るべき厚さとなるよう形成し、また、前記（５）の工程で少なくとも一部の領域において前記第２の絶縁層に代えて前記第２の絶縁層よりも厚い、前記薄層部の層厚を増加させた前記厚層部を形成することで前記（９）の工程で前記第２の絶縁層をエッチング停止層として用いた場合に、前記第２の絶縁層が突き抜かれることにより生じる前記ウェハの異常エッチングの発生を抑制することを特徴とする。
【００１２】
この製造方法によれば、少なくとも一部の領域において前記低耐圧部にある前記第２の絶縁層に代えて前記第２の絶縁層よりも厚い前記厚層部をエッチング停止層として形成することで、（９）の工程において、前記高耐圧部にある前記第１の絶縁層、前記低耐圧部にある前記第２の絶縁層、及び前記低耐圧部にある前記厚層部をエッチング停止層として前記導体層をエッチングする際に、前記低耐圧部にある前記第２の絶縁層からなるエッチング停止層を突き抜けて前記半導体シリコンをエッチングされてしまう現象が、前記第２の絶縁層をエッチング停止層として用いる面積が減少するために抑制される。従って、前記第２の絶縁層からなるエッチング停止層を突き抜けて前記半導体シリコンがエッチングされてしまう不良の発生頻度を低減させることができる。
【００１３】
また、上記した本発明の半導体素子の製造方法は、前記第１の絶縁層または前記第２の絶縁層は前記ウェハ表層部のシリコンを酸化あるいは酸窒化して形成されていることを特徴とする。
【００１４】
この製造方法によれば、堆積法により形成される絶縁層と比べ層中に欠陥が少なく且つ高い密着性を持った酸化シリコン層や、酸窒化シリコン層を得ることができ、信頼性の高い絶縁層を得ることができる。
【００１５】
また、上記した本発明の半導体素子の製造方法は、前記第１のゲート絶縁層のエッチングは、ウェットエッチングであることを特徴とする。
【００１６】
この製造方法によれば、第１のゲート絶縁層のエッチングを行う際に露出する半導体シリコンに与える損傷をドライエッチングと比べて小さくできるため、高品位な第２のゲート絶縁層を得ることができる。
【００１７】
また、上記した本発明の半導体素子の製造方法は、前記第１のトランジスタ及び前記第２のトランジスタに加え、単数または複数の、絶縁層の層厚が互いに異なるトランジスタを更に有することを特徴とする。
【００１８】
この製造方法によれば、各電圧に対応した絶縁層厚を有するトランジスタを用いることができるため、多水準の電圧レベルの処理を、スイッチング速度を犠牲にする事無く取り扱うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る半導体素子の製造方法の一実施形態について、図面を参照して説明する。なお、各図では、図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２０】
＜高耐圧部と低耐圧部を有する半導体素子の構造＞
図１（Ａ）は、本発明に係る半導体素子の製造方法を用いて拡散層まで形成した３．３Ｖ対応の高耐圧部と１．５Ｖ対応の低耐圧部を含む領域の断面図である。ウェハ１００を構成するシリコン基板１０１の表面１０２側にはＰウェル１０３が形成されている。
【００２１】
３．３Ｖ駆動用の高耐圧Ｎ型トランジスタ１０４等が形成されてなる高耐圧部１０５は、層厚７ｎｍの酸窒化シリコン層１０６上に形成されたポリシリコンから成るゲート電極１０７と、ゲート電極１０７の両脇に拡散層１０８の一部分となるＬＤＤ１１６が配置される。サイドウォール１１５の両脇には、サイドウォール１１５形成後にイオン注入を行うことで自己整合的に形成されるソースとドレインを含む拡散層１０８が配置される。
【００２２】
１．５Ｖ駆動用の低耐圧Ｎ型トランジスタ１０９等が形成されてなる低耐圧部１１０は、ゲート電極１１２とのアライメントエラー分を見込んで形成された低耐圧ゲート絶縁層となる層厚２．５ｎｍの酸窒化シリコン層１１１が形成される。酸窒化シリコン層１１１上にはポリシリコンから成るゲート電極１１２が形成される。ゲート電極１１２の両脇には拡散層１１３の一部分となるＬＤＤ１１７が配置され、サイドウォール１１５の両脇には、サイドウォール１１５形成後にイオン注入を行うことで自己整合的に形成されるソースとドレインを含む拡散層１１３が配置される。
【００２３】
高耐圧Ｎ型トランジスタ１０４と低耐圧Ｎ型トランジスタ１０９、及びその他の電子素子等は、浅溝素子分離領域（以下ＳＴＩ領域と表記）１１８により電気的に分離されている。
【００２４】
図１（Ｂ）は、拡散層を形成する前段階で、ゲート電極の形成を行った直後の断面図である。説明の便宜上、高耐圧部１０５の拡散層１０８が配置されるべき領域と、低耐圧部１１０の拡散層１１３が配置されるべき領域を重ねて図示している。
【００２５】
高耐圧部１０５は、層厚７ｎｍの酸窒化シリコン層１０６上に形成されたポリシリコンから成るゲート電極１０７を有しており、ゲート電極１０７の周辺部に形成される拡散層１０８の上部も層厚７ｎｍの酸窒化シリコン層１０６で覆われている。
【００２６】
低耐圧部１１０は、ゲート電極１１２のアライメントエラー分を見込んで形成された、低耐圧ゲート絶縁層となる層厚２．５ｎｍの酸窒化シリコン層１１１の部分以外は、７ｎｍの層厚を有する厚層酸窒化シリコン層１１４で覆われている。ピンホール状の欠陥は、層厚が薄い部分をエッチング停止層として用いる場合に頻発するため、低耐圧Ｎ型トランジスタ１０９を形成するために必要な部分以外を厚層酸窒化シリコン層１１４とすることでピンホール状の欠陥を抑制することができる。
【００２７】
＜高耐圧部と低耐圧部を有する半導体素子の製造方法＞
図２〜図５は本実施形態に係る半導体素子の製造方法を説明するための工程断面図である。
【００２８】
図２（Ａ）に示されるようにウェハ１００を構成するシリコン基板１０１の表面１０２側にはＰウェル１０３及びＳＴＩ領域１１８が形成されている。
【００２９】
次に、図２（Ｂ）に示すようにシリコン基板１０１の表面１０２側に、酸化シリコンからなる薄層部２０１を熱酸化法により形成する工程を行う。薄層部２０１は後述する１．５Ｖ駆動用の低耐圧Ｎ型トランジスタ１０９形成用の熱酸窒化工程を追加して行うことで、３．３Ｖ駆動に耐えられる７ｎｍの層厚となるよう６．７ｎｍ程度の層厚に形成されている。
【００３０】
薄層部２０１をシリコン基板１０１の熱酸化により形成することで、界面準位が少なく、またシリコン基板１０１との密着性に優れたものとすることができる。
【００３１】
次に、図２（Ｃ）に示すようにフォトレジスト層２０２をシリコン基板１０１の表面１０２側の全面に塗布して形成する。
【００３２】
次に、図３（Ａ）に示すように第１のフォトリソグラフ工程を用いて、１．５Ｖ駆動用の低耐圧Ｎ型トランジスタ用のゲート絶縁層となる酸窒化シリコン層１１１（図１（Ｂ）に記載）を形成すべき領域にあるフォトレジスト層２０２を、ゲート電極１１２（図１（Ｂ）に記載）と酸窒化シリコン層１１１（図１（Ｂ）に記載）とのマスク合わせずれ分を含めて除去し、他の部分ではフォトレジスト層２０２を残した第１のレジストパターン３０１を形成する。
【００３３】
次に、図３（Ｂ）に示すように第１のレジストパターン３０１をマスクとして用いて、低耐圧Ｎ型トランジスタ用のゲート絶縁層となる酸窒化シリコン層１１１を形成すべき領域にある薄層部２０１を弗酸系のエッチング液を用いてウェットエッチングする。ウェットエッチングは、シリコン基板１０１に与える損傷が少ないため、再度熱成層処理を行った場合に電気的特性が安定した絶縁層が得られる。ウェットエッチングを終えた後、第１のレジストパターン３０１を除去する。
【００３４】
次に、図３（Ｃ）に示すように笑気を用いた酸窒化処理工程を行い、シリコン基板１０１が露出している領域での厚さが２．５ｎｍとなるよう１．５Ｖ駆動用の低耐圧Ｎ型トランジスタ１０９（図１（Ｂ）に記載）用の酸窒化シリコン層１１１を形成する。また当該酸窒化処理工程を用いることで同時に、低耐圧部１１０に形成された薄層部２０１の層厚を６．７ｎｍから７ｎｍに厚層化して厚層酸窒化シリコン層１１４を形成する。また、高耐圧部１０５に形成された薄層部２０１の層厚を、３．３Ｖに耐えられるよう６．７ｎｍから７ｎｍに厚層化した酸窒化シリコン層１０６を形成する。なお、厚層酸窒化シリコン層１１４と酸窒化シリコン層１０６は同時に形成しても、別々に形成しても良い。
【００３５】
次に、図４（Ａ）に示すように低耐圧Ｎ型トランジスタ１０９、高耐圧Ｎ型トランジスタ１０４の閾値を調整するためのイオン注入等の工程を行った後、シリコン基板１０１の表面１０２側の全面にポリシリコン層４０１を形成する。
【００３６】
次に、図４（Ｂ）に示すようにフォトレジスト層４０２をシリコン基板１０１の表面１０２側の全面に塗布することで形成する。
【００３７】
次に、図４（Ｃ）に示すように第２のフォトリソグラフ工程を用いて、１．５Ｖ駆動用の低耐圧Ｎ型トランジスタ１０９のゲート電極１１２及び３．３Ｖ駆動用の高耐圧Ｎ型トランジスタ１０４のゲート電極１０７上にあるフォトレジスト層４０２を残し、他の部分ではフォトレジスト層４０２を除去したレジストパターン４０３を形成する。
【００３８】
次に、図５（Ａ）に示すようにレジストパターン４０３をマスクとして用い、高耐圧Ｎ型トランジスタ１０４、低耐圧Ｎ型トランジスタ１０９を形成する。エッチング停止層として高耐圧部１０５では７ｎｍの層厚を有する酸窒化シリコン層１０６、低耐圧部１１０では２．５ｎｍの層厚を有する酸窒化シリコン層１１１と７ｎｍの層厚を有する厚層酸窒化シリコン層１１４とを用い、異方性の高いドライエッチングを行う。
【００３９】
ドライエッチングを行う際に、エッチング停止層の層厚が２．５ｎｍ程度と薄い場合には、層厚分布の揺らぎなどからピンホール状の欠陥が発生する場合がある。本実施形態では、低耐圧Ｎ型トランジスタ１０９等が形成されてなる低耐圧部１１０に、７ｎｍの層厚を有する厚層酸窒化シリコン層１１４を用い、ゲート電極１１２とのアライメントエラー分を見込んでゲート電極１１２を形成すべき領域のみに２．５ｎｍの層厚を有する酸窒化シリコン層１１１を配置している。そのためピンホール状の欠陥が発生する確率を抑えることができ、歩留まりを向上させることができる。ドライエッチングを終えた後、レジストパターン４０３を除去する。ここで、図５（Ａ）には説明の便宜上、図１（Ａ）で説明している高耐圧部１０５の拡散層１０８が配置されるべき領域と、低耐圧部１１０の拡散層１１３が配置されるべき領域を重ねて図示している。
【００４０】
次に、図５（Ｂ）に示すようにＬＤＤイオン注入等の工程を行った後、サイドウォール１１５を形成し、イオン注入法により拡散層１０８、拡散層１１３を形成する。なお、拡散層１０８と拡散層１１３は同時に形成しても、別々に形成しても良い。
【００４１】
サイドウォール１１５を形成する際に、高耐圧Ｎ型トランジスタ１０４や低耐圧Ｎ型トランジスタ１０９のゲート下以外の領域にある酸窒化シリコン層はサイドウォール１１５の製造工程でエッチングされる。以上の工程を用いることで、ピンホール状の欠陥の発生を抑制した半導体素子の製造方法が得られる。
【００４２】
なお、本実施形態ではＮ型トランジスタを対象として説明したが、Ｐ型トランジスタを用いた場合でも同様の製造工程を用いることができるため説明を省略する。
【００４３】
次に、上述した本実施形態の効果について説明する。
【００４４】
２．５ｎｍ程度と薄い酸窒化シリコン層１１１と７ｎｍの層厚を有する厚層酸窒化シリコン層１１４とをエッチング停止層として用い、異方性の高いドライエッチングを行う際に、エッチング停止層の層厚が２．５ｎｍ程度と薄い場合には、層厚分布の揺らぎ等からピンホール状の欠陥が発生する場合がある。本実施形態では、低耐圧Ｎ型トランジスタ１０９等が形成されてなる低耐圧部１１０に、ゲート電極１１２とのアライメントエラー分を見込んで形成された領域のみに２．５ｎｍの層厚を有する酸窒化シリコン層１１１を配置し、その他の領域では７ｎｍの層厚を有する厚層酸窒化シリコン層１１４を用いることで、ピンホール状の欠陥が発生する確率を抑えることができ、歩留まりを向上させることができる。
【００４５】
また、厚層酸窒化シリコン層１１４と、高耐圧部１０５の層厚７ｎｍの酸窒化シリコン層１０６とを同時に形成したため、厚層酸窒化シリコン層１１４を形成するためのみの工程を行う必要がなく、製造工程を簡略化することができる。
【００４６】
また、笑気を用いた酸窒化処理工程を行い、シリコン基板１０１が露出している領域での厚さが２．５ｎｍとなるよう１．５Ｖ駆動用の低耐圧Ｎ型トランジスタ１０９用の酸窒化シリコン層１１１を形成している。そして同時に、高耐圧部１０５に形成された薄層部２０１の層厚を、３．３Ｖに耐えられるよう６．７ｎｍから７ｎｍに厚層化した酸窒化シリコン層１０６を形成するため、堆積法により形成される絶縁層と比べ層中に欠陥が少なく且つ高い密着性を持った酸窒化シリコン層１１１、酸窒化シリコン層１０６を得ることができる。
【００４７】
また、低耐圧Ｎ型トランジスタ用のゲート絶縁層となる酸窒化シリコン層１１１を形成すべき領域にある薄層部２０１を弗酸系のエッチング液を用いてウェットエッチングすることで除去しているため、シリコン基板１０１に与える損傷を少なく抑え、再度熱成層処理を行った場合に電気的特性が安定した絶縁層が得られる。
【００４８】
次に、本実施形態の変形例について説明する。
【００４９】
本実施形態では、３．３Ｖ駆動用の高耐圧Ｎ型トランジスタ１０４と１．５Ｖ駆動用の低耐圧Ｎ型トランジスタ１０９を用いた例について説明したが、これは本発明を２水準の耐圧への適用に制限するものではなく、例えば５０Ｖ程度の超高耐圧のトランジスタをさらに組み合わせても良い。超高耐圧のトランジスタを併設することで、例えば液晶駆動用の半導体素子として使用することが可能となる。
【００５０】
また、本実施形態では、ウェハ１００を構成するシリコン基板１０１を用いた例について説明したが、これは基板を半導体シリコンに限定するものではなく、例えばＳＯＩ等を使用しても良い。
【００５１】
また、本実施形態の工程中に、ウェハ１００の洗浄工程や、ウェハ１００の表層部の一部を除去することでウェハ１００の清浄化を行うライトエッチング等の工程を付加しても良い。
【００５２】
また、本実施形態では厚層酸窒化シリコン層１１４と、高耐圧部１０５の層厚７ｎｍの酸窒化シリコン層１０６とを同時に形成しているが、これは例えば窒化シリコン等をマスクとして厚層酸窒化シリコン層１１４と、高耐圧部１０５の層厚７ｎｍの酸窒化シリコン層１０６とを別の工程を用いて作成しても良い。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る３．３Ｖ対応の高耐圧部と１．５Ｖ対応の低耐圧部を含む領域の断面図。
【図２】本実施形態の半導体素子の製造方法を説明するための工程断面図。
【図３】本実施形態の半導体素子の製造方法を説明するための工程断面図。
【図４】本実施形態の半導体素子の製造方法を説明するための工程断面図。
【図５】本実施形態の半導体素子の製造方法を説明するための工程断面図。
【符号の説明】
【００５４】
１００…ウェハ、１０１…シリコン基板、１０２…表面、１０３…Ｐウェル、１０４…第１のトランジスタとしての高耐圧Ｎ型トランジスタ、１０５…高耐圧部、１０６…第１の絶縁層としての酸窒化シリコン層、１０７…第１のゲート電極としてのゲート電極、１０８…第１の拡散層としての拡散層、１０９…第２のトランジスタとしての低耐圧Ｎ型トランジスタ、１１０…低耐圧部、１１１…第２の絶縁層としての酸窒化シリコン層、１１２…第２のゲート電極としてのゲート電極、１１３…第２の拡散層としての拡散層、１１４…厚層部としての厚層酸窒化シリコン層、１１５…サイドウォール、１１６…ＬＤＤ、１１７…ＬＤＤ、１１８…ＳＴＩ領域、２０１…薄層部、２０２…第１のフォトレジスト層としてのフォトレジスト層、３０１…第１のレジストパターンとしてのレジストパターン、４０１…導体層としてのポリシリコン層、４０２…第２のフォトレジスト層としてのフォトレジスト層、４０３…第２のレジストパターンとしてのレジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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