(57)【要約】【課題】本発明は、電源オフ時に画素に蓄積された電荷を効果的に放電することができ、画素に蓄積された電荷を効果的に放電し、画素に蓄積された電荷を効果的に放電する薄膜トランジスター基板を含む液晶表示パネル及びその製造方法を提供する。【解決手段】本発明による薄膜トランジスター基板は、ドレイン電極を含む薄膜トランジスターと、前記薄膜トランジスター上に形成される第１保護膜と、前記第１保護膜上に形成されて前記第１保護膜より比抵抗が低い第２保護膜と、前記第２保護膜上に形成されて、前記ドレイン電極と電気的に接続される第１画素区域と、前記ドレイン電極及び前記第１画素区域と電気的に分離される第２画素区域を有する画素電極と、を含むことを特徴とする。【選択図】図２
2006189872.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン電極を含む薄膜トランジスターと；
前記薄膜トランジスター上に形成される第１保護膜と；
前記第１保護膜上に形成されて、前記第１保護膜より比抵抗が低い第２保護膜と；
前記第２保護膜上に形成されて、前記ドレイン電極と電気的に接続される第１画素区域と前記ドレイン電極及び前記第１画素区域と電気的に分離される第２画素区域を有する画素電極と;
を含むことを特徴とする薄膜トランジスター基板。
【請求項２】
前記ドレイン電極の一部は、前記第１保護膜及び前記第２保護膜を間に置いて、前記第２画素区域と重なることを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項３】
前記第１保護膜及び前記第２保護膜は、シリコン窒化物で構成され、
前記第２保護膜は、前記第１保護膜に比べてシリコン含量が大きいことを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項４】
前記第２保護膜の比抵抗は、前記第１保護膜の比抵抗の１／１００乃至１／１０００であることを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項５】
前記第２保護膜の比抵抗は、１０11乃至１０12Ωｃｍであることを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項６】
前記第１保護膜の厚さは、１００乃至３００ｎｍで、前記第２保護膜の厚さは、１０乃至５０ｎｍであることを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項７】
画素電極切開パターンが前記第１画素区域と前記第２画素区域を分離することを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項８】
前記第２画素区域は、前記第１画素区域で囲まれていることを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項９】
前記第１画素区域には前記ドレイン電極からデータ信号が印加され、前記第２画素区域には前記ドレイン電極から前記データ信号が印加されないことを特徴とする請求項１に記載の薄膜トランジスター基板。
【請求項１０】
前記第２画素区域に前記データ信号を印加する保護膜キャパシターをさらに含むドレイン電極からデータ信号が印加されないことを特徴とする請求項９に記載の薄膜トランジスター基板。
【請求項１１】
前記第２画素区域には前記第１画素区域より弱い信号が印加され、前記第２画素区域は前記第１画素区域より低い透過率を有することを特徴とする請求項９に記載の薄膜トランジスター基板。
【請求項１２】
ドレイン電極を含む薄膜トランジスターを形成するステップと；
前記薄膜トランジスター上に第１保護膜と前記第１保護膜より比抵抗が低い第２保護膜を順に形成するステップと；
前記第２保護膜上に、前記ドレイン電極と電気的に接続される第１画素区域と、前記ドレイン電極及び前記第１画素区域と電気的に分離される第２画素区域を有する画素電極を形成するステップとを含むことを特徴とする薄膜トランジスター基板の製造方法。
【請求項１３】
前記第２保護膜は、シリコンソースガスと窒素ソースガスを化学気相蒸着して形成することを特徴とする請求項１２に記載の薄膜トランジスター基板の製造方法。
【請求項１４】
前記第１保護膜と前記第２保護膜は、シリコンソースガスと窒素ソースガスを化学気相蒸着して形成することを特徴とする請求項１２に記載の薄膜トランジスター基板の製造方法。
【請求項１５】
前記第１保護膜と前記第２保護膜は、連続形成されることを特徴とする請求項１４に記載の薄膜トランジスター基板の製造方法。
【請求項１６】
前記第２保護膜形成時のシリコンソースガス流量は、前記第１保護膜形成時のシリコンソースガス流量の１．５乃至３倍であることを特徴とする請求項１５に記載の薄膜トランジスター基板の製造方法。
【請求項１７】
前記第２保護膜形成時の窒素ソースガス流量は、前記第１保護膜形成時の窒素ソースガス流量の０．１乃至０．５倍であることを特徴とする請求項１５に記載の薄膜トランジスター基板の製造方法。
【請求項１８】
前記第１保護膜と前記第２保護膜は、プラズマ化学気相成長法により形成され、前記第２保護膜形成時の高周波電力周波数は、前記第１保護膜形成時の高周波電力周波数より低いことを特徴とする請求項１５に記載の薄膜トランジスター基板の製造方法。
【請求項１９】
前記第２保護膜形成時の高周波電力周波数は、前記第１保護膜形成時の高周波電力周波数の０．１乃至０．５倍であることを特徴とする請求項１８に記載の薄膜トランジスター基板の製造方法。
【請求項２０】
前記シリコンソースガスは、シランガスを含み、前記窒素ソースガスは、アンモニアを含むことを特徴とする請求項１４と請求項１５のいずれか一つに記載の薄膜トランジスター基板の製造方法。
【請求項２１】
ドレイン電極を含む薄膜トランジスターと、前記薄膜トランジスター上に形成される第１保護膜と、前記第１保護膜上に形成されて前記第１保護膜より比抵抗が低い第２保護膜と、前記第２保護膜上に形成されて前記ドレイン電極と電気的に接続される第１画素区域と前記ドレイン電極及び前記第１画素区域と電気的に分離される第２画素区域を有する画素電極を含む第１基板と；
前記第１基板に対向配置される第２基板と；
前記第１基板と第２基板の間に形成される液晶層とを含むことを特徴とする液晶表示パネル。
【請求項２２】
前記第２基板は、共通電極切開パターンが形成される共通電極を含むことを特徴とする請求項２１に記載の液晶表示パネル。
【請求項２３】
前記液晶層は、ＶＡ(ｖｅｒｔｉｃａｌ  ａｌｉｇｎｍｅｎｔ)モードであることを特徴とする請求項２１に記載の液晶表示パネル。
【請求項２４】
一つのフレーム内で前記第２画素区域の放電量は、充電量の２０%未満であることを特徴とする請求項２１に記載の液晶表示パネル。
【請求項２５】
電源遮断後の前記第２画素区域の充電量は、５００ｍｓ以内で９０%以上放電することを特徴とする請求項２１に記載の液晶表示パネル。
【請求項２６】
前記第２保護膜の比抵抗は、前記液晶表示パネルがターンオンされる場合、前記第２画素区域で前記第１画素区域への放電の最小化と前記液晶示パネルがターンオフされる場合、電荷放電時間の最小化を全部受容するように選択されることを特徴とする請求項２１に記載の液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスター基板とその製造方法に関し、より詳細に説明すると、画素電極と接する保護膜の比抵抗を低くして、電源オフ時、画素に蓄積された電荷を効果的に放電する薄膜トランジスター基板とその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、薄膜トランジスターが形成される薄膜トランジスター基板と、カラーフィルター層が形成されるカラーフィルター基板、そしてその間に液晶層が形成される液晶表示パネルを含む。
【０００３】
液晶表示パネルは、非発光素子であるため、薄膜トランジスター基板の後面には光を照射するためのバックライトユニットを設ける。
【０００４】
バックライトユニットから照射された光は、液晶層の配列状態によって透過量が調節される。
【０００５】
液晶表示装置は、薄型、小型、低消費電力には有利であるが、大型化、フルカラー(ｆｕｌｌ  ｃｏｌｏｒ)実現、コントラスト(ｃｏｎｔｒａｓｔ)向上及び視野角などに対しては短所がある。
【０００６】
ＰＶＡ(ｐａｔｔｅｒｎｅｄ  ｖｅｒｔｉｃａｌｌｙ  ａｌｉｇｎｅｄ)モードは、視野角を改善するためのモードとして、ＶＡモードの中で画素電極と共通電極に各々に切開パターンを形成することである。
【０００７】
この切開パターンによって形成されるフリンジフィールド(ｆｒｉｎｇｅ  ｆｉｅｌｄ)を利用して、液晶分子が横になる方向を調節することによって視野角が向上される。
【０００８】
ＰＶＡモードにおいては、液晶が垂直に挙動するため、正面と側面から観察する時、液晶分子を通る光の位相遅延(ｒｅｔａｒｄａｔｉｏｎ)値の差が視野角によって大きく変わる。
【０００９】
これにより、側面で低い階調の輝度が急激に上昇して、コントラスト比(ｃｏｎｔｒａｓｔ  ｒａｔｉｏ)の低下を伴った視認性低下を誘発させる問題がある。
【００１０】
これを改善するため、画素電極をデータ電圧が直接印加される第１区域と、電気的にフローティングされる第２区域とに分けるＳＰＶＡ(ｓｕｐｅｒ-ＰＶＡ)方式が開発された。
【００１１】
一方、液晶表示パネルのオフ時には、ゲート線を通して接地電圧が印加され、これによって薄膜トランジスターのゲート電極にも接地電圧が印加される。
【００１２】
通常、薄膜トランジスターには、この場合、約１０ｐＡ乃至１ｎＡの電流が流れることができるため、数百ｍｓ内に画素に充電された電荷が全てデータ線を通して外部に放電される。
【００１３】
放電が円滑に行われない場合、液晶に同一電圧がずっと印加されて、オフされた状態でも液晶表示パネルに残像が残るか、液晶表示パネルのオン時にフリッカー(ｆｌｉｃｋｅｒ)が発生する問題が発生する。
【００１４】
しかし、前述のＳＰＶＡの第２区域は、第１区域、薄膜トランジスター、及びデータ線と電気的に接続されていないフローティング状態であるため、液晶表示パネルのオフ時に第２区域上に蓄積された電荷が適切に放電されない問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の第１の目的は、電源オフ時に画素に蓄積された電荷を効果的に放電する薄膜トランジスター基板を提供することである。
【００１６】
本発明の第２の目的は、電源オフ時に、画素に蓄積された電荷を効果的に放電する薄膜トランジスター基板の製造方法を提供することである。
【００１７】
本発明の第３の目的は、電源オフ時に、画素に蓄積された電荷を効果的に放電する薄膜トランジスター基板を含む液晶表示パネルを提供することである。
【課題を解決するための手段】
【００１８】
前記の目的は、ドレイン電極を含む薄膜トランジスターと、前記薄膜トランジスター上に形成される第１保護膜と、前記第１保護膜上に形成されて前記第１保護膜より比抵抗が低い第２保護膜と、前記第２保護膜上に形成されて、ドレイン電極と電気的に接続される第１画素区域と、前記ドレイン電極及び前記第１画素区域と電気的に分離される第２画素区域を有する画素電極とを含む薄膜トランジスター基板によって達成することができる。
【００１９】
前記ドレイン電極の一部は、前記第１保護膜及び前記第２保護膜を間に置いて、前記第２画素区域と重なっていることが望ましい。
【００２０】
前記第１保護膜及び前記第２保護膜は、シリコン窒化物で構成され、前記第２保護膜は、前記第１保護膜に比べてシリコン含量が大きいことが望ましい。
【００２１】
前記第２保護膜の比抵抗は、前記第１保護膜の比抵抗の１／１０乃至１／１０００であることが望ましい。
【００２２】
前記第２保護膜の比抵抗は、１０11乃至１０12Ωｃｍであることが望ましい。
【００２３】
前記第１保護膜の厚さは、１００乃至３００ｎｍであることが望ましい。
【００２４】
前記第２保護膜の厚さは、１０乃至５０ｎｍであることが望ましい。
【００２５】
前記本発明の第２の目的は、ドレイン電極を含む薄膜トランジスターを形成するステップと、前記薄膜トランジスター上に形成される第１保護膜と、前記第１保護膜より比抵抗が低い第２保護膜を順に形成するステップと、前記第２保護膜上に、前記ドレイン電極と電気的に接続される第１画素区域と、前記ドレイン電極及び前記第１画素区域と電気的に分離される第２画素区域を有する画素電極を形成するステップとを含む薄膜トランジスター基板の製造方法によって達成することができる。
【００２６】
前記第２保護膜は、シリコンソースガスと窒素ソースガスを化学気相蒸着(ＣＶＤ)で形成することが望ましい。
【００２７】
前記第１保護膜と前記第２保護膜は、シリコンソースガスと窒素ソースガスを化学気相蒸着で形成することが望ましい。
【００２８】
前記第１保護膜と前記第２保護膜は、連続形成されることが望ましい。
【００２９】
前記第２保護膜形成時のシリコンソースガス流量は、前記第１保護膜形成時のシリコンソースガス流量の１．５乃至３倍であることが望ましい。
【００３０】
前記第２保護膜形成時の窒素ソースガス流量は、前記第１保護膜形成時の窒素ソースガス流量の０．１乃至０．５倍であることが望ましい。
【００３１】
前記第１保護膜と前記第２保護膜は、プラズマ化学気相成長(ＰＥＣＶＤ)で形成され、前記第２保護膜形成時の高周波電源周波数は、前記第１保護膜形成時の高周波電源周波数より低いことが望ましい。
【００３２】
前記第２保護膜と形成時の高周波電源周波数は、前記第１保護膜形成時の高周波電源周波数の０．１乃至０．５倍であることが望ましい。
【００３３】
前記シリコンソースガスは、シランガスを含み、前記窒素ソースガスはアンモニアを含むことが望ましい。
【００３４】
前記本発明の第３の目的は、ドレイン電極を含む薄膜トランジスターと、前記薄膜トランジスター上に形成される第１保護膜と、前記第１保護膜上に形成されて前記第１保護膜より比抵抗が低い第２保護膜と、前記第２保護膜上に形成されて、前記ドレイン電極と電気的に接続される第１画素区域と、前記ドレイン電極及び前記第１画素区域と電気的に分離される第２画素区域を有する画素電極を含む第１基板と、前記第１基板に対向配置される第２基板と、前記第１基板と第２基板の間に形成される液晶層とを含む液晶表示パネルによって達成される。
【００３５】
前記第２基板は、共通電極切開パターンが形成される共通電極を含むことが望ましい。
【００３６】
前記液晶層は、ＶＡモードであることが望ましい。
【００３７】
一つのフレーム内で前記第２画素区域の放電量は、充電量の２０%未満であることが望ましい。
【００３８】
電源遮断後の前記第２画素区域の充電量は、５００ｍｓ以内に９０%以上放電することが望ましい。
【発明の効果】
【００３９】
本発明によると、電気的にフローティングされる画素区域を含む場合にも、電源オフ時に画素に蓄積された電荷を効果的に放電することができる薄膜トランジスター基板が提供される。
【発明を実施するための最良の形態】
【００４０】
以下、添付図を参照して本発明をより詳しく説明する。
【００４１】
以下で、ある膜(層)が他の膜(層)の‘上部に'形成されるということは、二つの膜(層)が接する場合だけではなく二つの膜(層)の間に他の膜(層)が存在する場合も含む。
【００４２】
図１ａ及び図１ｂは、本発明の実施例による液晶表示パネル１０の配置を説明する図で、図２は、図１ａのＩＩ-ＩＩに沿った液晶表示パネル１０の断面を示した図である。
【００４３】
図１ａは、薄膜トランジスター基板１００の配置を示した図で、図１ｂは、薄膜トランジスター基板１００の画素電極１６１、１６２とカラーフィルター基板２００の共通電極２５１に形成された共通電極切開パターン２５２を一緒に示した図である。
【００４４】
本発明の実施例による液晶表示パネル１０は、薄膜トランジスター基板（第１基板）１００と、これに対面しているカラーフィルター基板（第２基板）２００、そしてこれらの間に形成される液晶層３００を含む。
【００４５】
薄膜トランジスター基板１００に対して説明すると、次のようである。
【００４６】
第１基板素材１１１上にゲート配線１２１、１２２、１２３が形成される。
【００４７】
ゲート配線１２１、１２２、１２３は、金属単一層または多重層であることができる。
【００４８】
ゲート配線１２１、１２２、１２３は、横方向に伸びているゲート線１２１及びゲート線１２１に接続されるゲート電極１２２、画素電極１６１、１６２と重畳されて貯蔵容量を形成する共通電極線１１２３を含む。
【００４９】
第１基板素材１１１上には、シリコン窒化物（ＳｉＮｘ）などで構成されたゲート絶縁膜１３１がゲート配線１２１、１２２、１２３を覆う。
【００５０】
ゲート電極１２２のゲート絶縁膜１３１上部には、非晶質シリコンなどの半導体で構成された半導体層１３２が形成され、半導体層１３２の上部にはシリサイドまたはｎ型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの物質で構成された抵抗接触層１３３が形成される。ソース電極１４２とドレイン電極１４３の間のチャネル部では、抵抗接触層１３３が除去される。
【００５１】
抵抗接触層１３３及びゲート絶縁膜１３１上には、データ配線１４１、１４２、１４３が形成される。データ配線１４１、１４２、１４３も金属層で構成された単一層または多重層であることができる。
【００５２】
データ配線１４１、１４２、１４３は、縦方向に形成されて、ゲート線１２１と交差して画素を形成するデータ線１４１、データ線１４１の分枝であり抵抗接触層１３３の上部まで延長されるソース電極１４２、ソース電極１４２と分離されてソース電極１４２の反対側抵抗接触層１３３の上部に形成されるドレイン電極１４３を含む。
【００５３】
ここでドレイン電極１４３は、第１画素区域１６１と電気的に接触する部分Ａを有し、また第２画素区域１６２の下部に長く延長された部分Ｂを有する。
【００５４】
図示されているように、部分Ａはゲート線１２１と隣接する反面、部分Ｂは画素の中央部の第２画素区域１６２の下部に位置する。特に,ドレイン電極１４３は、データ線１４１と並行に延長された第１部分、第１部分から部分Ａに延長された第２部分、第１部分の末端で延長されながら部分Ｂに斜めに延長された第３部分、また、第３部分から延長され部分Ｂのデータ線１４１と実質的に並行に延長された第４部分を含む。特定したドレイン電極１４３の実施例が示されているが、ドレイン電極１４３のパターンはこの実施例に限定されない。
【００５５】
データ配線１３１、１３２、１３３及びこれらが覆わない半導体層１３２の上部には保護膜１５１、１５２が形成される。保護膜１５１、１５２には、ドレイン電極１４３を現わす接触口１７１が形成される。保護膜１５１、１５２は、下部の第１保護膜１５１と画素電極１６１、１６２と直接接触する上部の第２保護膜１５２で分けられる。第１保護膜１５１の厚さｄ１は、１００乃至３００ｎｍで、第２保護膜１５２の厚さｄ２は、１０乃至５０ｎｍである。第１保護膜１５１と第２保護膜１５２は、全てシリコン窒化物で形成され、第２保護膜１５２は、第１保護膜１５１に比べてシリコン含量が高い。第２保護膜１５２の比抵抗は、第１保護膜１５１の比抵抗に比べて低いが、第２保護膜１５２の比抵抗は、第１保護膜１５１の比抵抗の１／１０乃至１／１０００であることが望ましい。比抵抗は物質が電気流れにどの位の強さで抵抗できるのかを示す。低い比抵抗は電子の動きを簡単に許容することを意味する。
【００５６】
具体的に第２保護膜１５２の比抵抗は、１０11乃至１０12Ωｃｍであることが望ましく、この場合、第１保護膜１５１は、実質的に絶縁膜の役割を果たす。第２保護膜１５２の役割に対しては後述する。第２保護膜１５２の上部には画素電極１６１、１６２が形成される。画素電極１６１、１６２は、通常ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明な導電物質で構成される。画素電極１６１、１６２は、接触口１７１を通してドレイン電極１４３と接する第１画素区域１６１と、第１画素区域１６１及びドレイン電極１４３と電気的に分離される第２画素区域１６２で分けられる。第１画素区域１６１と第２画素区域１６２は、画素電極切断パターン１７２によって分離され、第２画素区域１６２には画素電極切開パターン１７３が形成される。
【００５７】
画素電極切開パターン１７２は、データ線１４１に実質的に並行に延長されている第１部分、第１部分の第１末端から延長されて第１部分に対して直角ではない角を形成しながら延長されている第２部分、また、第１部分の第２末端から延長され第１部分に対して直角ではない角を形成しながら延長される第３部分を含むことができる。画素電極切開パターン１７３は、第１部分の中心長さ部分の中心長さ方向部分に対して、垂直方向に延長されている第４部分、そして第４部分の端部から延長されて三角形を形成する第５部分を含むことができる。従って、画素電極１６２は画素電極１６１により囲まれる。特定の画素電極切開パターン１７２，１７３が例示されているが、本実施例の範囲内でこのパターンの変形は可能である。
【００５８】
第２画素区域１６２の下部には、ドレイン電極１４３の一部Ｂが保護膜１５１、１５２を間に置いて形成される。
【００５９】
画素電極１６１、１６２の画素電極切断パターン１７２と画素電極切開パターン１７３は、後述する共通電極切開パターン２５２と一緒に液晶層３００を多数の領域に分割する。
【００６０】
次にカラーフィルター基板２００に対して説明する。
【００６１】
第２基板素材２１１上にブラックマットリックス２２１が形成される。ブラックマットリックス２２１は、一般的に赤色、緑色及び青色フィルターの間を区分して、第１基板１００に形成される薄膜トランジスターへの直接的な光照射を遮断する役割を果たす。ブラックマットリックス２２１は、通常黒い色顔料が添加された感光性有機物質で構成される。前記の黒い色顔料としては、カーボンブラックやチタンオキサイドなどがある。カラーフィルター層２３１は、ブラックマットリックス２２１を境界として赤色、緑色及び青色フィルターが繰り返されて形成される。
【００６２】
カラーフィルター層２３１は、バックライトユニット（図示せず）から照射されて液晶層３００を通過した光に色相を付与する役割を果たす。カラーフィルター層２３１は、通常感光性有機物質で構成される。
【００６３】
カラーフィルター層２３１とカラーフィルター層２３１が覆っていないブラックマットリックス２２１との上部には、オーバコート膜２４１が形成される。オーバコート膜２４１は、カラーフィルター層２３１を平坦にしながら、カラーフィルター層２３１を保護する役割を果たし、通常アクリル系エポキシ材料がよく使われる。
【００６４】
オーバコート膜２４１の上部には、共通電極２５１が形成される。共通電極２５１は、ＩＴＯまたはＩＺＯなどの透明な導電物質で構成される。共通電極２５１は、薄膜トランジスター基板の画素電極１６１、１６２と一緒に液晶層３００に直接電圧を印加する。共通電極２５１には、共通電極切開パターン２５２が形成される。例示された共通電極切開パターン２５２は、第１、第２及び第３の分離された部分を含む。第１部分は画素電極切開パターン１７２の第１部分から離隔されて平行に延長されている第１セクション、画素電極切開パターン１７２の第２部分から離隔されて平行に延長されている第２セクション、そして画素電極切開パターン１７３の第４部分から離隔されて平行に延長されている第３セクションを含む。共通電極切開パターン２５２の第２部分は、第３セクションと平行に延長され、画素電極切開パターン１７２の第１部分の長さ方向に対して中心部に位置する第４セクション、第２セクションに平行に延長され、第４セクションから延長されている第５セクション、第５セクションから延長され第１セクションに平行に延長されている第６セクション、第４セクションから延長され第５セクションと共にＶ形態を形成する第７セクション、第６セクションに平行に延長され第７セクションに延長される第８セクションを含む。
【００６５】
第３部分は第１セクションから離隔されて平行に延長されている第９セクション、第９セクションから延長されて第７セクションと平行する第１０セクション、第１０セクションから延長されて第３セクションに平行する第１１セクションを含む。共通電極切開パターン２５２の第２部分の第４セクションは、第１画素電極１６１を対称的に2ヶ部分に分けるように位置し、共通電極切開パターン２５２の第１部分と共通電極切開パターン２５２の第３部分は、第１画素電極１６１の第１及び第２部分に掛けて対称的に形成される。特定の共通電極切開パターン２５２が例示されたが本実施例の範囲内でそのパターンの変形は可能である。
【００６６】
共通電極切開パターン２５２は、画素電極１６１、１６２の画素電極切断パターン１７２及び画素電極切開パターン１７３と一緒に液晶層３００を多数の領域で分ける役割を果たす。
【００６７】
画素電極切断パターン１７２、画素電極切開パターン１７３と共通電極切開パターン２５２は、実施例に限定されず多様な形象に形成されることができる。
【００６８】
第１基板１００と第２基板２００の間に液晶層３００が形成される。液晶層３００は、ＶＡモードで、液晶分子は電圧が加えられない状態では長さ方向が垂直になる。
【００６９】
電圧が加えられると、液晶分子は誘電率異方性がマイナスであるため、電場に対して垂直方向になる。各パターン１７２、１７３、２５２が形成されていない場合は、液晶分子は横になる方位角が決まらなくなり、多くの方向に無秩序に配置されて、配向方向が他の境界面にディスクリネーション（ｄｉｓｃｌｉｎａｔｉｏｎ  ｌｉｎｅ）が生じる。各パターン１７２、１７３、２５２は、液晶層３００に電圧がかかる時、フリンジフィールドを作って液晶配向の方位角を決める。また、液晶層３００は、各パターン１７２、１７３、２５２の配置によって多重領域に分けられる。
【００７０】
以上の実施例は多様に変形されることができる。例えば、共通電極線１２３は、多様なパターンに形成されることができ、画素は３個以上の区域で分けられることもできる。
【００７１】
このような液晶表示パネル１０で視認性が向上する理由を、図３を参照して説明する。
【００７２】
バックライトユニット（図示せず）の光は、第１画素区域１６１または第２画素区域１６２、液晶層３００、第２基板２００を通して使用者に視認される。この時、第１画素区域１６１には、ドレイン電極１４３を通してデータ信号が正常に印加される。一方、第２画素区域１６２は、ドレイン電極１４３から直接的にデータ信号を受信する事ができず、保護膜１５１、１５２に形成される容量（ＣＣＰ）によって信号を受信する。従って、第２画素区域１６２には、第１画素区域１６１に比べて弱い信号が印加され、同一なデータ信号でさらに低い透過率を示す。即ち、第１画素区域１６１と第２画素区域１６２は、各々にガンマカーブが変わって、側面視認性が向上される。
【００７３】
実際使用者が感じる透過率は、第１画素区域１６１と第２画素区域１６２の中間位になる。
【００７４】
第２保護膜１５２の役割を画素の等価回路図を示した図４を参照して説明する。
【００７５】
薄膜トランジスターに２個の液晶容量（ＣLC１、ＣLC２）が接続される。第１液晶容量（ＣLC１）は、薄膜トランジスターに直接接続される一方、第２液晶容量（ＣLC２）は、保護膜容量（ＣＣＰ）を経って間接的に薄膜トランジスターと接続される。ここで第１液晶容量（ＣLC１）は、第１画素区域１６１に形成される容量を、第２液晶容量（ＣLC２）は、第２画素区域１６２に形成される容量を示す。
【００７６】
実施例と異なって第２保護膜１５２がない場合、即ち、第１保護膜１５１上に画素電極１６１、１６２が形成される場合には、第１液晶容量（ＣLC１）と第２液晶容量（ＣLC２）は電気的に完全に分離される。この状態で薄膜トランジスターに接地電圧が印加されると、第１液晶容量（ＣLC１）は薄膜トランジスターとデータ線を通して外部に放電するが、第２液晶容量（ＣLC２）は外部に放電することができない。
【００７７】
実施例で第２保護膜１５２は、抵抗が低いため、図４のように第１液晶容量（ＣLC１）と薄膜トランジスターを接続する抵抗（ＲPAS）を形成する。この抵抗（ＲPAS）によって、第２液晶容量（ＣLC２）も外部に放電することができる。具体的には、薄膜トランジスターに接地電源が印加されると、第１画素区域１６１の電荷は、薄膜トランジスターとデータ線を通して外部に放電され、これと同時に第２画素区域１６２の電荷は比抵抗の低い第２保護膜１５２を通して第１画素区域１６１に移動して放電される。従って、画素内の全ての電荷が適切に放電される。
【００７８】
一方、第２保護膜１５２の比抵抗は、液晶表示パネル１０オフ時、短時間内に放電する要求と、正常な駆動時に第２画素区域１６２から第１画素区域１６１に移動する電荷の量を最小化する要求を全て満足させるように設計されなければならない。第２保護膜１５２の比抵抗が非常に大きい場合には、液晶表示パネル１０のオフ時に放電が効率的に行われない。一方、第２保護膜１５２の比抵抗が非常に小さい場合には、正常駆動時に第２画素区域１６２の電荷が第１画素区域１６１にたくさん移動して、両区域１６１、１６２に印加される電圧が類似するようになって、視認性改善の効果が低下される。第２保護膜１５２の比抵抗は、一つのフレーム内で第２画素区域１６２の放電量が充電量の２０%未満になるように、また電源オフ後、第２画素区域１６２の充電量が５００ｍｓ以内で９０%以上放電するように調節することが望ましい。
【００７９】
以下では本発明の実施例による薄膜トランジスター基板１００の製造方法を図５ａ乃至図５ｆ、また図６を参照して説明する。
【００８０】
図５ａのように、第１基板素材１１１上にゲート配線物質を蒸着した後、マスクを利用したフォトエッチング工程によりパターニングして、ゲート線１２１、ゲート電極１２２、共通電極線１２３などを含むゲート配線１２１、１２２、１２３を形成する。
【００８１】
図５ｂのように、ゲート絶縁膜１３１、半導体層１３２、抵抗接触層１３３の３層膜を連続積層する。
【００８２】
図５ｃのように、半導体層１３２と抵抗接触層１３３を写真蝕刻して、ゲート電極１２２上部のゲート絶縁膜１３１の上に、島形態の半導体層１３２と抵抗接触層１３３を形成する。
【００８３】
図５ｄのように、データ配線物質を蒸着した後、マスクを利用した写真蝕刻工程でパターニングして、ゲート線１２１と交差するデータ線１４１、データ線１４１と接続されてゲート電極１２２の上部まで延長されるソース電極１４２と、これと対向するドレイン電極１４３を含むデータ配線１４１、１４２、１４３を形成する。続いてデータ配線１４１、１４２、１４３で覆わない抵抗接触層１３３を蝕刻して、ゲート電極１２２を中心に両方へ分離させる一方、半導体層１３２を露出させる。この時ドレイン電極１４３は、続いて形成される第２画素区域１６２まで延長されるように形成される。
【００８４】
図５ｅのように第１保護膜１５１を形成する。第１保護膜１５１は、シリコンソースガスと窒素ソースガスを利用してプラズマ化学気相成長（ＰＥＣＶＤ）方法で形成する。
【００８５】
第１保護膜１５１の形成に使われるプラズマ装置３００を図６を参照して説明する。
【００８６】
工程チャンバ３１１は、プラズマが生成される反応空間３１２を形成する。反応空間３１２にはソースガスが流入される流入口３１３、３１４と、反応を終えたソースガスと、反応で発生した副産物が排出される流出口３１５が形成される。また反応空間３１２には、板形状の上部電極３２１と下部電極３２２が形成される。下部電極３２２は、データ配線１４１、１４２、１４３が形成される薄膜トランジスター基板１００を支持する。
【００８７】
上部電極３２１と下部電極３３２は、アルミニウム板で形成されることができ、下部電極３２２は、薄膜トランジスター基板１００より少し大きいことが望ましい。
【００８８】
実施例ではシリコンソースガスとして、シランガス（ＳｉＨ４）を、窒素ソースガスとして、アンモニア（ＮＨ４）ガスを使う。シランガスは、流量制御機（ｍａｓｓ  ｆｌｏｗ  ｃｏｎｔｒｏｌｌｅｒ）３３１とバルブ３３２を経て、流入口３１３を通して反応空間３１２に流入される。アンモニアガスも流量制御機３４１とバルブ３４２を経て、流入口３１４を通して反応空間３１２に流入される。上部電極３２１には高周波（ＲＦ）電源３３３が接続される。流出口３１５は真空ポンプ３５１と接続される。真空ポンプ３５１は、反応を終えたソースガス及び副産物を反応空間３１２外部に効率的に流出させて、反応空間３１２の真空度を適切に維持する役割を果たす。
【００８９】
前記のプラズマ装置３００は、容量結合性プラズマ（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）を利用した形態で、他に誘導結合性プラズマ（ｉｎｄｕｃｅｄ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）を利用することもできる。また反応空間３１２にソースガスの外に窒素のような非活性ガスを追加することもできる。
【００９０】
このような構成のプラズマ装置３００において、高周波電源３３３が上部電極３２１に電源を印加し、シランガスとアンモニアガスが各々に流入口３１３、３１４を通して流入されると、反応空間３１２にプラズマが形成され、薄膜トランジスター基板１００上にシリコン窒化物が蒸着される。
【００９１】
図５ｆのように、第１保護膜１５１上に第２保護膜１５２を形成する。
【００９２】
第２保護膜１５２もシリコン窒化物に形成されて、第１保護膜１５１と同一なプラズマ装置３００で連続形成されることが望ましい。第２保護膜１５２の形成方法は次のようである。
【００９３】
第１保護膜１５１の形成が完了する時点で、シランガスまたは／そしてアンモニアガスの流量を変更する。または高周波電源３３０で上部電極３２１に印加する電源の周波数を変更する。
【００９４】
シランガスの流量を増加させて第２保護膜１５２を形成する場合、シランガスの流量は、第２保護膜１５２の形成時に第１保護膜１５１の形成時の１．５乃至３倍に増加させる。アンモニアガスの流量を減少させて第２保護膜１５２を形成する場合、アンモニアガスの流量は第２保護膜１５２の形成時に第１保護膜１５１の形成時の０．１乃至０．５倍に減少させる。シランガスの流量増加とアンモニアガスの流量減少を併行して、第２保護膜１５２を形成することもできる。シランガスとアンモニアガスの流量調節は、各々の流量制御器３３１、３４１を利用して制御する。
【００９５】
高周波電源の周波数を減少させて第２保護膜１５２を形成する場合、第１保護膜１５２の形成時の電源の周波数は、第２保護膜１５２の形成時に第１保護膜１５１の形成時の０．１乃至０．５倍に減少させる。
【００９６】
以上のような条件で形成された第２保護膜１５２は、第１保護膜１５１に比べてシリコン含量が多く、比抵抗は大幅に減少する。ソースガスの流量変化と周波数変更は併行されることができる。その後、保護膜１５１、１５２にドレイン電極１４３を現わす接触口１７１を形成し、画素電極１６１、１６２を形成すると、薄膜トランジスター基板１００が完成する。
【００９７】
画素電極１６１、１６２の形成には、画素電極切断パターン１７２と画素電極切開パターン１７３が形成される。
【００９８】
カラーフィルター基板２００は、公知の方法で製造することができ、共通電極２５１の形成で共通電極切開パターン２５２を形成する。
【００９９】
その後、薄膜トランジスター基板１００とカラーフィルター基板２００を対向配置して液晶層３００を注入すると、液晶表示パネル１０が完成する。
【図面の簡単な説明】
【０１００】
【図１ａ】本発明の実施例による液晶表示パネルの配置を説明する図である。
【図１ｂ】本発明の実施例による液晶表示パネルの配置を説明する図である。
【図２】図１ａのＩＩ-ＩＩに沿った断面を示した断面図である。
【図３】本発明の実施例による液晶表示パネルの視認性改善原理を示した図である。
【図４】本発明の実施例による画素の等価回路図である。
【図５ａ】本発明の実施例によって薄膜トランジスター基板を製造する過程を説明する図である。
【図５ｂ】本発明の実施例によって薄膜トランジスター基板を製造する過程を説明する図である。
【図５ｃ】本発明の実施例によって薄膜トランジスター基板を製造する過程を説明する図である。
【図５ｄ】本発明の実施例によって薄膜トランジスター基板を製造する過程を説明する図である。
【図５ｅ】本発明の実施例によって薄膜トランジスター基板を製造する過程を説明する図である。
【図５ｆ】本発明の実施例によって薄膜トランジスター基板を製造する過程を説明する図である。
【図６】保護膜形成に使われるプラズマ装置を示した図である。
【符号の説明】
【０１０１】
１２１      ゲート線
１２２      ゲート電極
１２３      共通電極線
１３１      ゲート絶縁膜
１３２      半導体層
１３３      抵抗接触層
１４１      データ線
１４２      ソース電極
１４３      ドレイン電極
１５１      第１保護膜
１５２      第２保護膜
１６１      第１画素区域
１６２      第２画素区域
１７１      接触口
１７２      画素電極切断パターン
１７３      画素電極切開パターン
２５２      共通電極切開パターン
【図１ａ】
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【図１ｂ】
2006189872.tif 000004
【図２】
2006189872.tif 000005
【図３】
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【図４】
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【図５ａ】
2006189872.tif 000008
【図５ｂ】
2006189872.tif 000009
【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図６】
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