(57)【要約】【課題】  簡単な制御により高周波数での有効出力データ期間の確保を可能にした出力回路を備えた半導体集積回路装置及びデータ転送レートを高くすることができる半導体集積回路装置を提供する。【解決手段】  ＣＭＯＳ出力回路を構成するＮチャネル出力ＭＯＳＦＥＴにゲートが共通接続され、上記ＣＭＯＳ出力回路を構成するＰチャネル出力ＭＯＳＦＥＴのゲート容量と上記Ｎチャネル出力ＭＯＳＦＥＴのゲート容量の差分に対応したゲート容量を持つようにされたダミーＭＯＳＦＥＴを設け、Ｎチャネル出力ＭＯＳＦＥＴの入力容量とＰチャネル出力ＭＯＳＦＥＴの入力容量を同等とする。【選択図】  図１
2006352272.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル出力ＭＯＳＦＥＴと、
Ｐチャネル出力ＭＯＳＦＥＴと、
ゲートが上記ＮチャネルＭＯＳＦＥＴのゲートに接続されたダミーＭＯＳＦＥＴとを備え、
上記ダミーＭＯＳＦＥＴは、上記Ｐチャネル出力ＭＯＳＦＥＴのゲート容量と上記Ｎチャネル出力ＭＯＳＦＥＴのゲート容量の差分に対応したゲート容量を持つようにしてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記Ｎチャネル出力ＭＯＳＦＥＴ、Ｐチャネル出力ＭＯＳＦＥＴ及びダミーＭＯＳＦＥＴは、同じチャネル幅により形成され、
上記ダミーＭＯＳＦＥＴは、上記Ｎチャネル出力ＭＯＳＦＥＴとＰチャネル出力ＭＯＳＦＥＴとのゲート幅の差分に対応したゲート幅を持つように形成されてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記ダミーＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴからなり、上記Ｎチャネル出力ＭＯＳＦＥＴと同じ半導体領域に形成され、
上記Ｎチャネル出力ＭＯＳＦＥＴのソースは、回路の接地電位に接続され、
上記Ｐチャネル出力ＭＯＳＦＥＴのソースは、電源電圧端子に接続され、
上記ダミーＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴは、ゲート電極が一体的に形成されてなり、上記ダミーＭＯＳＦＥＴのソース，ドレイン領域は回路の接地電位に接続されてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記ダミーＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴからなり、
上記Ｎチャネル出力ＭＯＳＦＥＴのソースは、回路の接地電位に接続され、
上記Ｐチャネル出力ＭＯＳＦＥＴのソースは、電源電圧端子に接続され、
上記ダミーＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴは、ゲート電極が一体的に形成されてなり、上記ダミーＭＯＳＦＥＴのソース，ドレイン領域は電源電圧端子に接続されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項３又は４において、
上記Ｐチャネル出力ＭＯＳＦＥＴ、Ｎチャネル出力ＭＯＳＦＥＴ及びダミーＭＯＳＦＥＴは、第１抵抗素子と第２抵抗素子を更に含み、
上記Ｐチャネル出力ＭＯＳＦＥＴのドレインは上記第１抵抗素子を介して出力線に接続されて第１単位出力回路を構成し、
上記Ｎチャネル出力ＭＯＳＦＥＴのドレインは上記第２抵抗素子を介して出力線に接続される第２単位出力回路を構成し、
上記第１及び第２単位出力回路を複数個備え、
上記複数の第１単位出力回路は、第１出力インピーダンス制御信号により動作する上記第１単位出力回路の数が制御されて、一方のレベルの出力信号を形成する第１出力回路を構成し、
上記複数の第２単位出力回路は、第２出力インピーダンス制御信号により動作する上記第２単位出力回路の数が制御されて、他方のレベルの出力信号を形成する第２出力回路を構成することを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１及び第２出力インピーダンス制御信号は、出力インピーダンス制御信号発生回路により生成されるものであり、
上記出力インピーダンス制御信号発生回路は、第１回路と第２回路からなり、
上記第１回路は、外部端子と回路の接地電位との間に接続され、上記出力信号が伝えられる伝送線路の特性インピーダンスと同等の抵抗値を持つようにされた抵抗素子と上記第１出力回路と同等の第１レプリカ回路とのインピーダンス比較を行って上記第１出力回路に向けて上記第１インピーダンス制御信号を生成し、
上記第２回路は、上記抵抗素子と上記第２出力回路と同等の第２レプリカ回路とのインピーダンス比較を行って上記第２出力回路に向けて上記第２インピーダンス制御信号を生成することを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記複数の第１単位出力回路及び複数の第２単位出力回路のそれぞれに一対一に対応され、同じ回路構成とされた駆動回路を更に備え、
上記駆動回路は、入力及び出力が共通に接続されたトライステート出力機能を持つ第１及び第２駆動回路を含み、出力スルーレート制御信号及び上記第１又は第２出力インピーダンス制御信号に対応して上記第１と第２駆動回路の動作が選択的に行われることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記出力スルーレート制御信号は、不揮発性記憶手段により形成されるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、システム上での高い周波数でのデータ転送を可能にした半導体集積回路装置に利用して好適な回路技術に関するものである。
【背景技術】
【０００２】
メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速に行うためには、伝送系のインピーダンス整合をとり、反射による転送波形の歪みを抑える必要がある。高速シンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）製品においては、インピーダンス整合をとるために出力ドライバのインピーダンスを専用のＬＳＩピンに接続した抵抗素子の抵抗値と等しくなるように調整する仕様のものがある。出力インピーダンスの調整を行う技術に関しては、例えば特開平１０−２４２８３５号がある。この公報においては、出力インピーダンス調整用トランジスタとスルーレート調整用トランジスタを別個に設け、スルーレート調整用トランジスタのゲートにショットパルスを加えることで立ち上がり時間を制御し、インピーダンス調整用トランジスタで出力電圧レベルを決定する。また、ＣＭＯＳ出力回路の例としては、倍風館発行「ＣＭＯＳ超ＬＳＩの設計」菅野卓雄監修  飯塚哲哉編  P.146 図4.72がある。
【特許文献１】特開平１０−２４２８３５号公報
【非特許文献１】倍風館発行「ＣＭＯＳ超ＬＳＩの設計」菅野卓雄監修  飯塚哲哉編  P.146 図4.72
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳ出力回路においては、Ｐチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴの電流が等しくなるようにＷ（チャネル幅）サイズが決定されている。しかし、Ｐチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴの単位Ｗサイズ当たりの電流比は２倍程度異なるため、上記のように電流を等しくしようとするとＰチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴのＷサイズはおのずと異なるサイズとなる。
【０００４】
高速ＳＲＡＭでは動作周波数の向上に伴い、出力のばらつき時間まで考慮すると出力データの有効時間は非常に短い。このため出力データの有効期間を確保するために、出力の立ち上がり時間（ハイレベル出力）、立ち下がり時間（ロウレベル出力）のばらつきを低減することが重要である。しかし、前述のようにＰチャネル出力ＭＯＳＦＥＴのＷサイズとＮチャネル出力ＭＯＳＦＥＴのＷサイズとが異なる。これら出力ＭＯＳＦＥＴのゲートを駆動する駆動バッファの必然的にサイズが異なるため、駆動バッファの駆動能力のばらつき、出力ＭＯＳのＷサイズの差に起因する出力ＭＯＳのゲート容量の差により、出力立ち上がり時間、出力立ち下がり時間にばらつきが生じる。更には出力ＭＯＳに起因するノイズを低減するための出力ＭＯＳＦＥＴ電流のdi/dtを調整する場合にも、その制御を複雑にして素子のプロセスばらつきの影響を受けるものとなる。
【０００５】
本発明の目的は、簡単な制御により高周波数での有効出力データ期間の確保を可能にした出力回路を備えた半導体集積回路装置を提供することにある。本発明の他の目的は、データ転送レートを高くすることができる半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ＣＭＯＳ出力回路を構成するＮチャネル出力ＭＯＳＦＥＴにゲートが共通接続され、上記ＣＭＯＳ出力回路を構成するＰチャネル出力ＭＯＳＦＥＴのゲート容量と上記Ｎチャネル出力ＭＯＳＦＥＴのゲート容量の差分に対応したゲート容量を持つようにされたダミーＭＯＳＦＥＴを設け、Ｎチャネル出力ＭＯＳＦＥＴの入力容量とＰチャネル出力ＭＯＳＦＥＴの入力容量を同等とする。
【発明の効果】
【０００７】
出力信号の立ち上がり時間、立ち下がり時間のばらつきを低減して有効な出力データ期間を確保できる。データ転送レートの向上に寄与することができる。更には出力ノイズを低減しつつ出力遅延時間を最小にできるような調整も可能となる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る出力回路の一実施例の回路図が示されている。出力回路は、電源電圧ＶＤＤＱに対応したハイレベル出力信号を形成するＰチャネル出力ＭＯＳＦＥＴＱ２と、回路の接地電位ＶＳＳに対応したロウレベル出力信号を形成するＮチャネル出力ＭＯＳＦＥＴＱ１から構成される。上記出力ＭＯＳＦＥＴＱ１とＱ２のドレインは、共通接続されて抵抗Ｒを介して出力端子ＰＡＤに接続される。
【０００９】
上記Ｐチャネル出力ＭＯＳＦＥＴＱ２のＷサイズ（チャネル幅）をＡum、Ｎチャネル出力ＭＯＳＦＥＴＱ１のＷサイズをＢumとした場合は、Ｎチャネル出力ＭＯＳＦＥＴＱ１に対して、ＷサイズをＣumとしたＮチャネルダミーＭＯＳＦＥＴＱ３が接続される。つまり、上記ダミーＭＯＳＦＥＴＱ３は、そのゲートが上記Ｎチャネル出力ＭＯＳＦＥＴＱ１のゲートに接続され、特に制限されないが、ソース，ドレインは回路の接地電位ＶＳＳが与えられる。上記ＭＯＳＦＥＴＱ1 〜Ｑ３のＷサイズの関係はＡum =Ｂum +Ｃumの関係にある。上記ＭＯＳＦＥＴＱ１〜Ｑ３は、そのＬサイズ（チャネル長）が等しく形成されるので、上記Ｗサイズの関係をＡum =Ｂum +Ｃumのようにする意味は、上記Ｐチャネル側の入力容量であるＭＯＳＦＥＴＱ２のゲート容量と、上記Ｎチャネル側の入力容量であるＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ３のゲート容量の和とを等しくすることにある。
【００１０】
図２には、この発明に係る出力回路の他の一実施例の回路図が示されている。この実施例では、前記図１のダミーＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴＱ４に置き換えられる。つまり、ＰチャネルＭＯＳＦＥＴＱ４のゲートは、前記図１と同様なＮチャネルＭＯＳＦＥＴＱ１のゲートに接続される。特に制限されないが、このダミーＭＯＳＦＥＴＱ４のソース，ドレインには電源電圧ＶＤＤＱが与えられる。このようなＰチャネルＭＯＳＦＥＴＱ４を用いた場合でも、上記同様にＡum =Ｂum +Ｃumのような関係とされ、上記Ｐチャネル側の入力容量と、上記Ｎチャネル側の入力容量とが等しくされる。他の構成は、前記図１と同様である。
【００１１】
上記図１、図２の実施例では、出力ＭＯＳＦＥＴＱ１、Ｑ２に抵抗Ｒが直列に挿入される構成とされているが、これは、後述するように出力回路の出力インピーダンス制御を行うことを考慮している為である。すなわち、図１又は図２のような出力回路を単位回路として、複数個の単位回路が出力端子ＰＡＤに対して並列形態に設けられる構成において、ＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗値の有する非直線性により、並列接続されるＭＯＳＦＥＴの数を制御して出力インピーダンス制御を行うときにも非直線性が現れる。そこで、出力ＭＯＳＦＥＴＱ１、Ｑ２に抵抗Ｒが直列に挿入される構成とすることにより、かかるＭＯＳＦＥＴＱ１、Ｑ２の持つオン抵抗値の非直線性を補正するように機能させる。また、前記図１及び図２において、出力ＭＯＳＦＥＴＱ１及びＱ２のゲートには、次に説明するような駆動回路で形成された駆動信号ＤＱＮ及びＤＱＰが供給される。
【００１２】
図３には、前記Ｐチャネル出力ＭＯＳＦＥＴの駆動信号ＤＱＰを形成する駆動回路の一実施例の回路図が示されている。この実施例の駆動回路の出力信号ＤＱＰは前記図１、図２のＰチャネル出力ＭＯＳＦＥＴＱ２のゲートに供給される。この実施例では、前記出力インピーダンス制御を可能にするために、駆動回路は出力ＭＯＳＦＥＴを常時オフ状態に出来る機能を持つようにされる。すなわち、出力プルアップＭＯＳＦＥＴにより駆動信号ＤＱＰを電源電圧ＶＤＤＱのようなハイレベル固定することにより、出力ＭＯＳＦＥＴＱ２を定常的にオフ状態にすることができる。つまり、複数個設けられた出力ＭＯＳＦＥＴのうち定常的にオフ状態になる出力ＭＯＳＦＥＴを設定することにより、出力インピーダンスを大きくできる。
【００１３】
出力回路のスルーレート制御を可能にするために上記駆動回路が複数個、同図では第１駆動回路と第２駆動回路の２個が設けられる。ＮチャネルＭＯＳＦＥＴＱ１２とＰチャネルＭＯＳＦＥＴＱ１４は、所定の電流駆動能力を持つように形成された第１駆動回路を構成する。上記ＭＯＳＦＥＴＱ１２とＱ１４のゲートには、データ信号ＤＰが供給される。これらＭＯＳＦＥＴＱ１２とＱ１４のドレインは、出力信号ＤＱＰの出力線に接続される。上記ＮチャネルＭＯＳＦＥＴＱ１２のソースと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴＱ１１が設けられる。上記ＰチャネルＭＯＳＦＥＴＱ１４と電源電圧ＶＤＤＱとの間には、ＰチャネルＭＯＳＦＥＴＱ１３が設けられる。これらのＭＯＳＦＥＴＱ１１、Ｑ１３は、上記第１駆動回路を構成するＭＯＳＦＥＴＱ１２、Ｑ１４に比べて十分大きな電流供給能力を持つようにされており、上記第１駆動回路の駆動電流は、専ら上記ＭＯＳＦＥＴＱ１２とＱ１４により決められる。
【００１４】
ＮチャネルＭＯＳＦＥＴＱ１６とＰチャネルＭＯＳＦＥＴＱ１８は、所定の電流駆動能力を持つように形成された第２駆動回路を構成する。上記ＭＯＳＦＥＴＱ１６とＱ１８のゲートには、上記データ信号ＤＰが共通に供給される。これらＭＯＳＦＥＴＱ１６とＱ１８のドレインは、上記出力信号ＤＱＰの出力線に共通に接続される。上記ＮチャネルＭＯＳＦＥＴＱ１６のソースと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴＱ１５が設けられる。上記ＰチャネルＭＯＳＦＥＴＱ１８と電源電圧ＶＤＤＱとの間には、ＰチャネルＭＯＳＦＥＴＱ１７が設けられる。これらのＭＯＳＦＥＴＱ１５、Ｑ１７は、上記第２駆動回路を構成するＭＯＳＦＥＴＱ１６、Ｑ１８に比べて十分大きな電流供給能力を持つようにされており、上記第２駆動回路の駆動電流は、専ら上記ＭＯＳＦＥＴＱ１６とＱ１８により決められる。そして、上記出力信号ＤＱＰの出力線と電源電圧ＶＤＤＱとの間には、ＰチャネルＭＯＳＦＥＴＱ１９からなるプルアップＭＯＳＦＥＴが設けられる。
【００１５】
図４には、前記Ｎチャネル出力ＭＯＳＦＥＴの駆動信号ＤＱＮを形成する駆動回路の一実施例の回路図が示されている。この実施例の駆動回路は、前記のように出力ＭＯＳＦＥＴの入力容量がダミーＭＯＳＦＥＴの挿入によって等しく設定されることに対応して、前記図３のＰチャネル出力ＭＯＳＦＥＴの駆動回路と同じ構成のものが用いられる。つまり、駆動回路の出力信号ＤＱＮは前記図１、図２のＮチャネル出力ＭＯＳＦＥＴＱ１のゲートに供給される。この実施例でも、同様に出力インピーダンス制御を可能にするために、駆動回路は出力ＭＯＳＦＥＴを常時オフ状態に出来る機能を持つようにされる。すなわち、出力プルアップＭＯＳＦＥＴにより駆動信号ＤＱＮを回路の接地電位ＶＳＳのようなロウレベル固定することにより、出力ＭＯＳＦＥＴＱ１を定常的にオフ状態にすることができる。つまり、複数個設けられた出力ＭＯＳＦＥＴのうち定常的にオフ状態になる出力ＭＯＳＦＥＴを設定することにより、出力インピーダンスを大きくできる。
【００１６】
前記Ｐチャネル側と同様に出力回路のスルーレート制御を可能にするために上記駆動回路が複数個、同図では第１駆動回路と第２駆動回路の２個が設けられる。ＮチャネルＭＯＳＦＥＴＱ２２とＰチャネルＭＯＳＦＥＴＱ２４は、所定の電流駆動能力を持つように形成された第１駆動回路を構成する。上記ＭＯＳＦＥＴＱ２２とＱ２４のゲートには、データ信号ＤＰが供給される。これらＭＯＳＦＥＴＱ２２とＱ２４のドレインは、出力信号ＤＱＮの出力線に接続される。上記ＮチャネルＭＯＳＦＥＴＱ２２のソースと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴＱ２１が設けられる。上記ＰチャネルＭＯＳＦＥＴＱ２４と電源電圧ＶＤＤＱとの間には、ＰチャネルＭＯＳＦＥＴＱ２３が設けられる。これらのＭＯＳＦＥＴＱ２１、Ｑ２３は、上記第１駆動回路を構成するＭＯＳＦＥＴＱ２２、Ｑ２４に比べて十分大きな電流供給能力を持つようにされており、上記第１駆動回路の駆動電流は、専ら上記ＭＯＳＦＥＴＱ２２とＱ２４により決められる。
【００１７】
ＮチャネルＭＯＳＦＥＴＱ２６とＰチャネルＭＯＳＦＥＴＱ２８は、所定の電流駆動能力を持つように形成された第２駆動回路を構成する。上記ＭＯＳＦＥＴＱ２６とＱ２８のゲートには、上記データ信号ＤＰが共通に供給される。これらＭＯＳＦＥＴＱ２６とＱ２８のドレインは、上記出力信号ＤＱＮの出力線に共通に接続される。上記ＮチャネルＭＯＳＦＥＴＱ２６のソースと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴＱ２５が設けられる。上記ＰチャネルＭＯＳＦＥＴＱ２８と電源電圧ＶＤＤＱとの間には、ＰチャネルＭＯＳＦＥＴＱ２７が設けられる。これらのＭＯＳＦＥＴＱ２５、Ｑ２７は、上記第２駆動回路を構成するＭＯＳＦＥＴＱ２６、Ｑ２８に比べて十分大きな電流供給能力を持つようにされており、上記第２駆動回路の駆動電流は、専ら上記ＭＯＳＦＥＴＱ２６とＱ２８により決められる。そして、上記出力信号ＤＱＮの出力線と電源電圧ＶＤＤＱとの間には、ＮチャネルＭＯＳＦＥＴＱ２９からなるプルダウンＭＯＳＦＥＴが設けられる。
【００１８】
前記図３及び図４において、上記第１駆動回路の動作電流を１とすると、上記第２駆動回路の動作電流は例えば２のように２倍大きく形成される。上記ＰチャネルＭＯＳＦＥＴＱ１３、Ｑ１７及びＱ２３、Ｑ２７のゲートには、制御信号ＳＰ１、ＳＰ２が供給される。上記ＮチャネルＭＯＳＦＥＴＱ１１、Ｑ１５及びＱ２１、Ｑ２５のゲートには、制御信号ＳＮ１、ＳＮ２が供給される。そして、ＭＯＳＦＥＴＱ１９とＱ２９のゲートには制御信号ＳＦＰとＳＦＮが供給される。
【００１９】
制御信号ＳＰ１、ＳＰ２をロウレベルの選択レベルにし、制御信号ＳＮ１、ＳＮ２をハイレベルの選択レベルにすると、第１及び第２駆動回路は動作状態となり、１＋２＝３のような大きな駆動電流を形成することができる。制御信号ＳＰ１をハイレベルに、ＳＰ２をロウレベルにし、制御信号ＳＮ１をロウレベルに、ＳＮ２をハイレベルにすると、第１駆動回路は非動作状態（出力ハイインピーダンス）となり、第２駆動回路により２のような中間的な駆動電流を形成することができる。制御信号ＳＰ１をロウレベルに、ＳＰ２をハイレベルにし、制御信号ＳＮ１をハイレベルに、ＳＮ２をロウレベルにすると、第２駆動回路は非動作状態（出力ハイインピーダンス）となり、第１駆動回路により１のような小さな駆動電流を形成することができる。このような３段階の電流設定により、出力ＭＯＳＦＥＴのゲート信号の立ち上がり／立ち下がり時間の設定が可能になる。つまりは、スルーレートの制御が可能になる。
【００２０】
この実施例の駆動回路において、上記制御信号ＳＰ１、ＳＰ２をハイレベルにし、制御信号ＳＮ１、ＳＮ２をロウレベルにすると、第１及び第２駆動回路は非動作状態（出力ハイインピーダンス）となり、駆動電流はゼロとなり、制御信号ＳＦＰをロウレベルにしてＭＯＳＦＥＴＱ１９をオン状態にして出力信号ＤＱＰをハイレベルに固定させて出力ＭＯＳＦＥＴＱ２をオフ状態にさせる。このように出力ＭＯＳＦＥＴ自体をオフ状態にすることにより、前記のように動作する出力ＭＯＳＦＥＴの数を変更でき、出力インピーダンス制御が可能になるものである。
【００２１】
この実施例では、前記のようにＰチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴの入力容量が等しく設定されている。このため、駆動回路としては同じ構成の回路を用いることができる。この結果、駆動回路を構成する素子にプロセスばらつきが発生しても、ＰチャネルＭＯＳＦＥＴの駆動電流を形成する駆動回路とＮチャネルＭＯＳＦＥＴの駆動電流を形成する駆動回路においては、駆動電流の変動分が同じ方向となり、有効出力データ期間の観点でみるとプロセスばらつきが補償される。
【００２２】
図５には、この発明に係る半導体集積回路装置に設けられる出力回路の一実施例のブロック図が示されている。この実施例では、合計９組の単位出力回路（０）〜（８）が１つの出力端子ＰＡＤに設けられる。同図においては、上記単位出力回路（０）〜（８）のうち、単位出力回路（０）と（１）及び（７）と（８）が代表として例示的に示されている。上記９個の単位出力回路（０）〜（８）のうち、単位出力回路（０）が、標準的な出力インピーダンスを持つような出力回路であり、残りの単位出力回路（１）〜（８）が、出力インピーダンス調整用に用いられる。上記のような９組の単位出力回路（１）〜（８）のＰチャネル出力ＭＯＳＦＥＴの駆動信号（入力端子）ＤＱＰとＮチャネル出力ＭＯＳＦＥＴの駆動信号（入力端子）ＤＱＮのそれぞれに対応してＮチャネル用駆動回路ＤＶＮ（０）〜（８）及びＰチャネル用駆動回路ＤＶＰ（０）〜（８）がそれぞれ設けられる。このように全体では２×９＝１８個の駆動回路が設けられる。そして、駆動回路ＤＶＮ（０）〜（８）駆動回路ＤＶＰ（０）〜（８）の対応するもの同士は互いに同じ構成にされている。
【００２３】
単位出力回路（０）は、標準的な出力インピーダンスを持つような大きさの出力ＭＯＳＦＥＴで形成されているが、Ｐチャネル出力ＭＯＳＦＥＴ側とＮチャネル出力ＭＯＳＦＥＴ側の入力容量が等しくなるようなダミーＭＯＳＦＥＴも同然のように備えている。単位出力回路（１）〜（８）は、それぞれが同じ構成としてもよいが、少ない制御信号により広範囲の設定ができるようにするために、単位出力回路（１）〜（８）は例えば異なるサイズのＭＯＳＦＥＴに形成される。この場合でも、上記同様にＰチャネル出力ＭＯＳＦＥＴ側とＮチャネル出力ＭＯＳＦＥＴ側の入力容量が等しくなるようなダミーＭＯＳＦＥＴをそれぞれが備えるものである。このような単位出力回路（０）〜（９）の入力容量の大きさに対応して、駆動回路ＤＶＮ（０）〜ＤＶＮ（８）及びＤＶＰ（０）〜ＤＶＰ（８）の駆動電流もそれぞれが例えば前記のような３通りのスルーレートとなるような電流を流すように設定されている。
【００２４】
単位出力路回（０）を、標準的な出力インピーダンスを持つような大きさの出力ＭＯＳＦＥＴで構成した場合には、それに対応した駆動回路ＤＶＮ（０）とＤＶＰ（０）に供給される制御信号ＳＦＮ、ＳＦＰは不要となる。前記プルダウンＭＯＳＦＥＴ及びプルアップＭＯＳＦＥＴも不要である。ただし、同図の実施例のように制御信号ＳＦＮ、ＳＦＰ及びプルダウンＭＯＳＦＥＴ及びプルアップＭＯＳＦＥＴを設けておけば、何等かの理由によって出力端子ＰＡＤを強制的にハイインピーダンスにする上で便利である。
【００２５】
データ信号ＤＰは、上記８個のＰチャネル用の駆動回路ＤＶＰ（０）〜（８）のデータ入力として共通に供給される。データ信号ＤＮは、上記８個のＮチャネル用の駆動回路ＤＶＮ（０）〜（８）のデータ入力として共通に供給される。出力端子ＰＡＤを入出力共用に用い、入力動作のときに出力回路を出力ハイインピーダンスにするときには、上記データ信号ＤＰ及びＤＮを出力イネーブル信号によって、上記Ｐチャネル出力ＭＯＳＦＥＴＱ２をオフ状態にさせるようなレベルにし、Ｎチャネル出力ＭＯＳＦＥＴＱ１をオフ状態にさせるようなレベルにされる。
【００２６】
これに対して、駆動回路ＤＶＮ（１）〜ＤＶＮ（８）及びＤＶＰ（１）〜ＤＶＰ（８）に入力される制御信号１−ＳＰ１，２／ＳＦＮ、１−ＳＰ１，２／ＳＦＰは、上記のようなデータ信号ＤＰ，ＤＮとは無関係に後述するインピーダンス制御コードやスルーレート制御コードによって形成されて、動作させられる出力ＭＯＳＦＥＴの組合せ、及びそれを駆動する駆動電流の調整が行われる。
【００２７】
図６には、単位出力回路の一実施例の素子レアウイト図が示されている。特に制限されないが、同図の単位出力回路は、前記図５に示した単位出力回路（８）に対応している。この実施例では、８個のＰチャネルＭＯＳＦＥＴ（出力ＰＭＯＳ）と８個のＮチャネルＭＯＳＦＥＴ（出力ＮＭＯＳ）及び８個のダミーＭＯＳＦＥＴ（ダミーＮＭＯＳ）が示されている。
【００２８】
上記ＰチャネルＭＯＳＦＥＴ（出力ＰＭＯＳ）は、Ｎ型ウェル領域ＮＷＥＬにおいて、両端にソースＳが配置され、８個のゲートを挟んでドレインＤとソースＳが交互に配置されて８個のＭＯＳＦＥＴが形成される。したがって、出力ＰＭＯＳは、１つのＭＯＳＦＥＴのＷサイズが１／８であるので、８Ｗ＝Ａｕｍのような大きさにされる。上記ＮチャネルＭＯＳＦＥＴ（出力ＮＭＯＳ）は、Ｐ型ウェル領域ＰＷＥＬにおいて、両端にソースＳが配置され、８個のゲートを挟んでドレインＤとソースＳが交互に配置されて８個のＭＯＳＦＥＴが形成される。したがって、出力ＮＭＯＳは、１つのＭＯＳＦＥＴのＷサイズが１／８であるので、８Ｗ＝Ｂｕｍのような大きさにされる。上記と同じＰ型ウェル領域ＰＷＥＬに上記出力ＮＭＯＳと同様に両端にソースＳが配置され、上記出力ＮＭＯＳと一体的に形成された８個のゲートを挟んでドレインＤとソースＳが交互に配置されて８個のダミーＭＯＳＦＥＴ（ダミーＮＭＯＳ）が形成される。ダミーＭＯＳＦＥＴも、８Ｗ＝Ｃｕｍのような大きさにされる。そして、上記サイズＡ〜Ｃの関係は、前記図１のようにＡ＝Ｂ＋Ｃのようにされる。
【００２９】
図７には、単位出力回路の他の一実施例の素子レアウイト図が示されている。特に制限されないが、同図の出力ＭＯＳは、前記図５の単位出力回路（８）に対応している。この実施例では、８個のＰチャネルＭＯＳＦＥＴ（出力ＰＭＯＳ）と８個のＮチャネルＭＯＳＦＥＴ（出力ＮＭＯＳ）及び８個のダミーＭＯＳＦＥＴ（ダミーＰＭＯＳ）が示されている。つまり、前記図２の実施例のようにダミーＭＯＳＦＥＴとしてＰチャネルＭＯＳＦＥＴを用いる例が示されている。
【００３０】
この実施例では、出力ＮＭＯＳが形成されるＰ型ウェル領域ＰＷＥＬＬに隣接してダミーＭＯＳＦＥＴ用のＮ型ウェル領域が形成され、そこに上記出力ＮＭＯＳと一体的に形成された８個のゲートを挟んでドレインＤとソースＳが交互に配置されて８個のダミーＭＯＳＦＥＴ（ダミーＰＭＯＳ）が形成される。このダミーＭＯＳＦＥＴも、８Ｗ＝Ｃｕｍのような大きさにされる。そして、上記サイズＡ〜Ｃの関係は、前記図２のようにＡ＝Ｂ＋Ｃのようにされる。この実施例に代えて、ダミーＰＭＯＳを出力ＰＭＯＳと同じＮ型ウェル領域に形成するものであってもよい。
【００３１】
特に制限されないが、図５の単位出力回路（７）〜（１）は、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴとダミーＭＯＳＦＥＴがそれぞれ７個ないし１個により構成される。この他に、２進の重みを持つように出力ＭＯＳ（７）〜（１）を形成してもよい。例えば、単位出力回路（６）は、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴとダミーＭＯＳＦＥＴをそれぞれ４個で構成し、単位出力回路（５）は、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴとダミーＭＯＳＦＥＴをそれぞれ２個で構成し、単位出力回路（４）は、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴとダミーＭＯＳＦＥＴをそれぞれ１個で構成する。
【００３２】
そして、単位出力回路（３）は、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴとダミーＭＯＳＦＥＴをそれぞれ１／２個（チャネル幅Ｗが１／２）で構成し、単位出力回路（２）は、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴとダミーＭＯＳＦＥＴをそれぞれ１／４個（チャネル幅Ｗが１／４）で構成し、単位出力回路（１）は、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴとダミーＭＯＳＦＥＴをそれぞれ１／８個（チャネル幅Ｗが１／８）で構成する。
【００３３】
いずれのＷサイズに形成するものであっても、上記ゲート面積は、前記Ａ＝Ｂ＋Ｃのような関係を維持させるようにし、Ｐチャネル出力ＭＯＳ側の入力容量と、Ｐチャネル出力ＭＯＳ側の入力容量とが等しくなるようにダミーＭＯＳＦＥＴが設けられる。このダミーＭＯＳＦＥＴの入力容量に合わせて、上記第１と第２の駆動回路の駆動電流、つまりは第１駆動回路と第２駆動回路のＭＯＳＦＥＴのサイズが設定されている。
【００３４】
図８には、この発明を説明するための出力波形図が示されている。ＤＱ出力（Ａ）は、出力信号のハイレベル／ロウレベルの立ち上がり／立ち下がりにばらつきが無くい場合の理想的な波形例が示されている。このような理想的な波形においては、データ有効期間が最も長くなり、クロック周期の短い高周波数動作も可能となる。これに対して、ＤＱ出力（Ｂ）は、ダミーＭＯＳＦＥＴが接続されないことにより、ＮチャネルＭＯＳ側の入力容量が小さいことによって、同じ駆動電流でＰチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴを駆動すると、ハイレベルからロウレベルへの立ち下がり時間は、ロウレベルからハイレベルへの立ち上がりに対して相対的に速くなる。この結果、出力立ち上がり／出力立ち下がりばらつき時間Δｔが大きくなってしまい、ワースト側であるハイレベル出力期間によりデータ有効期間が決められてしまい、データ有効期間が短くなって、高速動作に不向きとなる。
【００３５】
ＤＱ出力（Ｃ）は、本願発明のようにダミーＭＯＳＦＥＴ（ダミー容量）を接続してＮチャネルＭＯＳ側の入力容量を増加させるようにしておいて、同じ駆動電流でＰチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴを駆動すると、ハイレベルからロウレベルへの立ち下がり時間が上記ダミーＭＯＳＦＥＴを設けた分だけゲート電圧の立ち上がりが遅くなって出力信号の変化も緩やかとなる。このため、出力立ち上がり／出力立ち下がりばらつき時間Δｔが小さくなって、その分（Ｂ）に比べてデータ有効期間を長くすることができる。この発明では、上記ダミーＭＯＳＦＥＴにより、Ｎチャネル出力ＭＯＳ側の入力容量を、上記Ｐチャネル出力ＭＯＳ側の入力容量に合わせ込むようにすることにより、上記（Ａ）のように理想的な出力波形に近づけることができ、データ有効期間を長くしてクロック周期の短い高周波数動作を可能にすることができる。
【００３６】
図９には、出力波形のdi/dtと出力ノイズの関係を説明するための波形図が示されている。図９（Ａ）では、ＤＱ出力の立ち上がり／立ち下がり時間を急峻にしたときには、出力遅延時間は短くなるが、反面出力ノイズが大きくなり、かかるノイズの影響を避けて出力信号レベルが安定するまで信号取り込みを遅らせる結果、実質的な信号伝達速度は遅くなってしまう。図９（Ｂ）では、ＤＱ出力の立ち上がり／立ち下がり時間を緩やかにして出力ノイズを抑えるようにするものである。この場合には、出力遅延時間は長くなるが、ノイズの影響を受けないで信号取り込みが可能となって実質的な信号伝達速度を速くすることができる。
【００３７】
この実施例の出力回路では、前記のようなダミーＭＯＳＦＥＴを設けることによるデータ有効期間を長くすることに加えて、前記出力ＭＯＳＦＥＴの数を調整して、出力インピーダンスを出力信号が伝えられる信号線路の特性インピーダンスに整合させることにより、反射ノイズの発生を抑え、かつ、出力波形のdi/dt、つまりはスルーレートを前記のような第１駆動回路と第２駆動回路により設定可能として上記出力ノイズの発生を抑えて、高速な信号伝達を可能にするものである。
【００３８】
図１０には、本発明に係る出力回路が搭載されるシンクロナスＳＲＡＭの一実施例のブロック図が示されている。入力回路はアドレス信号を受け、アドレスレジスタ、デコーダ回路を経てメモリアレイのメモリセルの選択が行われる。選択されたメモリセルからのデータ信号はセンスアンプで増幅され、出力レジスタを経て出力回路に到達する。出力回路はこの信号を外部へ出力する。出力回路は、前記図５のような回路により構成されており、前記説明したように出力回路の出力の立ち上がり／立ち下がり波形は出力のデータ有効期間を確保するためにほぼ等しく遷移するとともに、出力インピーダンス及びスルーレートの調整も行われる。
【００３９】
出力スルーレート制御コード発生回路ＴＲＣＧでは、例えばチップに搭載されたレーザーヒューズＦＵＳＥの信号を受け、出力スルーレート制御コードを発生し、出力回路内の駆動回路ＤＶＰ及びＤＶＮの制御端子ＳＰ１，２及びＳＮ１，２に供給される。駆動回路ＤＶＰ，ＤＶＮでは、この出力スルーレート制御コード（ＳＰ１，２／ＳＮ１，２）に応じて駆動能力が変化し、出力回路の立ち上がり／立ち下がり速度の調整が可能となる。結果、出力ノイズを小さくすることが可能となる。
【００４０】
インピーダンス制御コード発生回路ＩＰＣＧは、例えば外部に接続されたリファレンス外付け抵抗ＲＱに応じ、出力ＭＯＳのインピーダンス制御コードを発生する。インピーダンス制御コードは、前記図５の駆動回路の例では、制御信号１〜８に対応しており、前記出力スルーレート制御コード（ＳＰ１，２）と組み合わされて、１−ＳＰ１，２／ＳＦＮ〜８−ＳＰ１，２／ＳＦＰ及び１−ＳＮ１，２／ＳＦＮ〜８−ＳＮ１，２／ＳＦＮのような制御コードとされる。例えば、制御信号１が非選択になると、制御信号１−ＳＰ１，２／ＳＦＰは、図３の駆動回路で説明すると、制御信号ＳＰ１、ＳＰ２が共にハイレベルとなり、信号ＳＦＰがロウレベルとなる。この結果、それに対応したＰチャネル出力ＭＯＳＦＥＴをオフ状態にさせる。そして、制御信号１−ＳＮ１，２／ＳＦＮは、図４の駆動回路で説明すると、制御信号ＳＮ１、ＳＮ２が共にロウレベルとなり、信号ＳＦＮがハイレベルとなって、それに対応したＮチャネル出力ＭＯＳＦＥＴをオフ状態にさせる。
【００４１】
これに対して、制御信号１が非選択になると、制御信号１−ＳＰ１，２／ＳＦＰは、図３の駆動回路で説明すると、制御信号ＳＰ１、ＳＰ２が共にロウレベルとなり、信号ＳＦＰがハイレベルとなる。そして、制御信号１−ＳＮ１，２／ＳＦＮは、図４の駆動回路で説明すると、制御信号ＳＮ１、ＳＮ２が共にハイレベルとなり、信号ＳＦＮがロウレベルとなっている。このため、それぞれのデータ入力ＤＰとＤＮに対応して出力ＤＱＰとＤＱＮが形成されて、出力ハイインピーダンスを含むトライスート出力動作が行われる。以下、制御信号２〜８についても同様であり、かかる制御信号１〜８に対応して動作する出力ＭＯＳＦＥＴの数が決められる。このようにして出力ＭＯＳの活性数がインピーダンス制御コードにより制御され、しいては出力ＭＯＳのインピーダンスが制御可能となる。
【００４２】
図１１には、図１０のインピーダンス制御コード発生回路の一実施例のブロック図が示されている。外部端子ＺＱに外部抵抗ＲＱが接続される。この抵抗ＲＱとレプリカ１とが直列接続される。レプリカ１は、前記図５のＰチャネル出力ＭＯＳに対応した回路である。上記抵抗ＲＱと上記レプリカ１で分圧された電圧は、電圧比較回路ＶＣ１により抵抗Ｒで形成されたＶＤＤ／２の基準電圧比較され、アップ信号ＵＰ１又はダウン信号ＤＷＮ１が形成され、カウンタ１により計数される。この計数出力が、フィードバック信号として上記レプリカ１に伝えられて、そのインピーダンスの制御が行われる。
【００４３】
レプリカ２は、上記レプリカ１と同じ構成にされ、上記フィードバック信号によりインピーダンス制御が行われる。このレプリカ２とレプリカ３が直列接続される。このレプリカ３は、前記図５のＮチャネル出力ＭＯＳに対応した回路である。上記レプリカ３とレプリカ２で分圧された電圧は、電圧比較回路ＶＣ２により抵抗Ｒで形成されたＶＤＤ／２の基準電圧比較され、アップ信号ＵＰ２又はダウン信号ＤＷＮ２が形成され、カウンタ２により計数される。この計数出力が、フィードバック信号として上記レプリカ３に伝えられて、そのインピーダンスの制御が行われる。これにより、抵抗ＲＱとレプリカ１及び３の抵抗値が等しくなり、上記レプリカ１及び３の抵抗値を制御するカウンタ１の計数値ＤＶＰ（８：０）及びカウンタ２の計数値ＤＶＮ（８：０）が前記制御信号１〜８として駆動回路に伝えられ、出力インピーダンスが上記抵抗ＲＱの抵抗値と等しく設定される。
【００４４】
図１２には、この発明に係る出力回路の一実施例の回路図が示されている。この実施例の終端抵抗は、ＭＯＳＦＥＴ及びそれに接続される抵抗素子を含んで抵抗値が２進の重みを持つように形成される。この実施例では、６ビットでのインピーダンス制御コードにより制御される例が示されている。つまり、コード＃０（ＬＳＢ）、コード＃１、コード＃２、コード＃３、コード＃４、コード＃５（ＭＳＢ）からなる６ビットのバイナリコードに対応して、抵抗値が８Ｒｐ，８Ｒｎ、４Ｒｐ，４Ｒｎ、２Ｒｐ，２Ｒｎ、Ｒｐ，Ｒｎ、Ｒｐ／２，Ｒｎ／２、Ｒｐ／４，Ｒｎ／４とされる。上記コード＃０〜コード＃５のそれぞれは、ラッチ回路に取り込まれ、かかるラッチ回路に取り込まれコードがＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートに伝えられる。なお、前記図５の単位出力回路（０）のように出力回路としての最大出力インピーダンスを持つようにされた出力回路は省略されている。
【００４５】
図１３には、この発明に係る出力回路における出力動作を説明するための波形図が示されている。出力データＤＰ，ＤＮの変化に対応して、駆動回路ＤＶＰとＤＶＮでは前記制御信号ＳＰ１，２及びＳＮ１，２に対応して駆動電流が調整される。これらの駆動回路ＤＶＰとＤＶＮは、同じ回路構成とされており、前記制御信号ＳＰ１，２及びＳＮ１，２に対応して駆動信号ＤＱＰ及びＤＱＮを同様に変化させる。そして、出力回路の入力容量は、前記Ｐチャネル出力ＭＯＳとＮチャネル出力ＭＯＳの両方の入力容量が等しくされている。したがって、駆動信号ＤＱＰ及び駆動信号ＤＱＮのロウレベルへの立ち下がり時には、Ｎチャネル出力ＭＯＳＦＥＴがオフ状態となり、Ｐチャネル出力ＭＯＳＦＥＴのオン状態により出力端子ＰＡＤの信号変化が起こる。また、駆動信号ＤＱＰ及び駆動信号ＤＱＮのハイレベルへの立ち上がり時には、Ｐチャネル出力ＭＯＳＦＥＴがオフ状態となり、Ｎチャネル出力ＭＯＳＦＥＴのオン状態により出力端子ＰＡＤの信号変化が起こる。
【００４６】
このような出力端子ＰＡＤの信号変化は、駆動回路ＤＶＰとＤＶＮによる駆動電流が同様に形成されること、及び出力回路の入力容量が、前記Ｐチャネル出力ＭＯＳとＮチャネル出力ＭＯＳの両方の入力容量が等しくされていることから、制御信号ＳＰ１，２及びＳＮ１，２によりスルーレートの調整を行うようにしても、出力端子ＰＡＤの立ち上がと立ち下がりが同様な遅延時間を持って変化する。この結果、中点電圧（ＶＤＤＱ／２）を基準にしたハイレベル期間と、ロウレベル期間と前記図８のＤＱ出力（Ａ）のように同じくなってデータ有効期間を長くすることができる。言い換えるならば、図８のＤＱ出力（Ｂ）や（Ｃ）に示したような出力立ち上がり／出力立ち下がりばらつき時間Δｔをほぼゼロにすることができる。
【００４７】
以上説明したように、本願発明に係る出力回路回路においては、出力ＮＭＯＳ側に出力ＰＭＯＳと同じゲート容量となるようにダミーＭＯＳを付加することを特徴とする。この結果、出力ＰＭＯＳゲートと出力ＮＭＯＳ側のゲート容量は等しくなり、同様な駆動電流によって駆動することにより、それらのゲートが充放電される時間も等しくすることが可能となってデータ有効期間を長くすることができる。上記のように出力ＮＭＯＳ、出力ＰＭＯＳを駆動する駆動回路は同じ構成とすることにより、素子のプロサスばらつきが同様に発生して、データ有効期間に対する影響を軽減させることができる。
【００４８】
そして、駆動回路のおいて、駆動回路での駆動能力を切り替えるようにして、駆動能力小とした場合は出力ＭＯＳのゲートが緩やかに充放電されて、出力ＭＯＳ電流のdi/dtを低減することが可能となり、出力ノイズ低減に寄与することができる。駆動能力大とした場合は、出力の遅延時間を低減することが可能となる。つまりは、負荷容量に合わせて最適なスルーレートの設定ができる。また、出力立ち上がり時間、立ち下がり時間にばらつきが生じた場合も駆動能力を出力ＮＭＯＳ側駆動回路、出力ＰＭＯＳ側駆動回路の駆動能力を独立に調整することにより、ばらつき低減のための精度の高い調整が可能となる。
【００４９】
上記出力インピーダンスの調整により出力回路の出力インピーダンスは伝送線路の特性インピーダンスに整合させられている。このため、この発明に係る半導体集積回路装置をシステムに搭載した場合、信号伝送を行う相手方の半導体集積回路装置の入力端子に終端抵抗が無くても、再反射ノイズを上記出力インピーダンスで吸収できるので高い周波数でのデータ転送を可能にする。
【００５０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記出力インピーダンスを調整する回路又はスルーレートを調整する回路は省略するものであってもよい。ダミー容量は、前記のようなＭＯＳＦＥＴを用いるもの他、実質的にＭＯＳＦＥＴと同等の素子構造のものであればよい。例えば、ソース，ドレイン領域を省略して構成してもよい。この発明は、高速半導体メモリの他、高速出力動作を行う出力回路を備えた各種半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００５１】
【図１】この発明に係る出力回路の一実施例を示す回路図である。
【図２】この発明に係る出力回路の他の一実施例を示す回路図である。
【図３】Ｐチャネル出力ＭＯＳＦＥＴの駆動信号ＤＱＰを形成する駆動回路の一実施例を示す回路図である。
【図４】Ｎチャネル出力ＭＯＳＦＥＴの駆動信号ＤＱＮを形成する駆動回路の一実施例を示す回路図である。
【図５】この発明に係る半導体集積回路装置に設けられる出力回路の一実施例を示すブロック図である。
【図６】この発明に係る出力ＭＯＳの一実施例を示す素子レアウイト図である。
【図７】この発明に係る出力ＭＯＳの他の一実施例を示す素子レアウイト図である。
【図８】この発明を説明するための出力波形図である。
【図９】出力波形のdi/dtと出力ノイズの関係を説明するための波形図である。
【図１０】この発明に係る出力回路が搭載されるシンクロナスＳＲＡＭの一実施例を示すブロック図である。
【図１１】図１０のインピーダンス制御コード発生回路の一実施例を示すブロック図である。
【図１２】この発明に係る出力回路の他の一実施例を示す回路図である。
【図１３】この発明に係る出力回路における出力動作を説明するための波形図である。
【符号の説明】
【００５２】
Ｑ１、Ｑ２…出力ＭＯＳＦＥＴ、Ｑ３，Ｑ４…ダミーＭＯＳＦＥＴ、Ｑ１１〜Ｑ２９…ＭＯＳＦＥＴ、ＤＶＰ，ＤＶＮ…駆動回路、Ｓ…ソース、Ｄ…ドレイン、ＶＣ１，ＶＣ２…電圧比較回路、ＩＰＣＧ…インピーダンス制御コード発生回路、ＴＲＣＧ…スルーレート制御コード発生回路。
【図１】
2006352272.tif 000003
【図２】
2006352272.tif 000004
【図３】
2006352272.tif 000005
【図４】
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【図５】
2006352272.tif 000007
【図６】
2006352272.tif 000008
【図７】
2006352272.tif 000009
【図８】
2006352272.tif 000010
【図９】
2006352272.tif 000011
【図１０】
2006352272.tif 000012
【図１１】
2006352272.tif 000013
【図１２】
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【図１３】
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