(57)【要約】      （修正有）【課題】電源電圧が低下しても入力電圧を可変することなく、電源電圧レベルに追従してトランジスタの飽和を防止するトランジスタ飽和防止回路を提供する。【解決手段】トランジスタ飽和防止回路は、電源電圧と負荷回路との間に接続されたトランジスタを有し、入力端子に印加された電圧をレベル変換し、一定の出力電圧をトランジスタを介して負荷回路に供給する電圧制御回路、及び電圧制御回路の利得を制御する電圧利得可変回路、を備え、電圧利得可変回路は、電源電圧が低下すると、電圧制御回路の電圧利得を可変して出力電圧を制御することにより、トランジスタの飽和を防止する。【選択図】図１
2006311376.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧に一端を接続され他端を負荷回路に接続されたトランジスタを有し、入力端子に印加された電圧をレベル変換し、一定の出力電圧を前記トランジスタを介して前記負荷回路に供給する電圧制御回路、及び
前記電圧制御回路の利得を制御する電圧利得可変回路、を備え、
前記電圧利得可変回路は、前記電源電圧が低下すると、前記電圧制御回路の電圧利得を可変して前記出力電圧を制御することにより、前記トランジスタの飽和を防止することを特徴とするトランジスタ飽和防止回路。
【請求項２】
前記電圧制御回路は、
前記入力端子を反転入力端子に接続され、帰還回路を非反転入力端子に接続された反転増幅器、及び
電源電圧をソースに印加され、前記反転増幅器の出力端子にゲートを接続され、前記帰還回路と前記負荷回路との接続点にドレインを接続されて、前記負荷回路を高電流駆動する負荷駆動用のパワーＰＭＯＳＦＥＴ、を備え、
前記電圧利得可変回路は、
前記パワーＰＭＯＳＦＥＴのソースに接続される電源電圧と、前記パワーＰＭＯＳＦＥＴのドレインから前記負荷回路に供給される前記出力電圧とを比較する電圧比較回路、及び
前記電圧比較回路の出力する比較電圧に応じて、前記帰還回路の電流値を可変する定電流回路、を備え、
前記定電流回路により前記帰還回路の電圧利得を可変し、前記出力電圧を制御することを特徴とする請求項１に記載のトランジスタ飽和防止回路。
【請求項３】
前記入力端子に印加される電圧のレベルに応じて、前記電圧比較回路及び前記定電流回路を制御する制御回路を更に備えることを特徴とする請求項２に記載のトランジスタ飽和防止回路。
【請求項４】
前記負荷回路は電力増幅器であることを特徴とする請求項１から請求項３のいずれかの請求項に記載のトランジスタ飽和防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ飽和防止回路に関する。
【背景技術】
【０００２】
トランジスタを有する電源回路として、図８に記載した回路が一般的に用いられている。図８の電源回路は、入力電圧Ｖｉｎを入力されて一定の出力電圧Ｖｏｕｔを出力する電圧制御回路２００を有する。電圧制御回路２００は、一端を接地された抵抗Ｒ２１、入力電圧Ｖｉｎを反転入力端子に入力され抵抗Ｒ２１の他端を非反転入力端子に接続された反転増幅器２００ｂ、反転増幅器２００ｂの出力端子にゲートを接続されソースを電源電圧Ｖｃｃに接続されたパワーＰＭＯＳＦＥＴ２００ａ、及び一端をパワーＰＭＯＳＦＥＴ２００ａのドレインに接続され他端を反転増幅器２００ｂと抵抗Ｒ２１との接続点に接続された抵抗Ｒ２２を有する。負荷回路１０２は、パワーＰＭＯＳＦＥＴ２００ａのドレインと接地電位との間に接続される。
【０００３】
上記のように接続された従来の電源回路は、反転増幅器２００ｂに接続された帰還回路（抵抗Ｒ２１及び抵抗Ｒ２２）により、入力電圧Ｖｉｎを １＋Ｒ２２／Ｒ２１ 倍に変換し、パワーＰＭＯＳＦＥＴ２００ａのドレインから負荷回路１０２に対して一定の出力電圧Ｖｏｕｔを印加する。
【０００４】
また、パワーＰＭＯＳＦＥＴ２００ａは、負荷回路１０２に流れる電流に応じてゲート・ソース間電圧Ｖｇｓを確保するように作用する。これによって、パワーＰＭＯＳＦＥＴ２００ａは、負荷回路１０２に一定の出力電圧Ｖｏｕｔを印加すると共に電流駆動を可能としている。
【０００５】
Ｖｃｃ＞Ｖｏｕｔの場合は、ある一定のドレイン・ソース電流Ｉｄｓにて、例えばパワーＰＭＯＳＦＥＴ２００ａのゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｃｃ／２ 程度となる。従来の電源回路は、負荷回路１０２に印加する出力電圧Ｖｏｕｔを一定にしているため、電源電圧Ｖｃｃが低下して、電源電圧Ｖｃｃが出力電圧Ｖｏｕｔとほぼ同等の電圧になると、パワーＰＭＯＳＦＥＴ２００ａのゲート・ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｃｃ となり、ＶｃｃがＶｏｕｔより十分大きい場合に対して最大となる。すると、パワーＰＭＯＳＦＥＴ２００ａの十分なドレイン・ソース間電圧Ｖｄｓが確保できず、パワーＰＭＯＳＦＥＴ２００ａが飽和するという問題があった。飽和すると過渡応答が劣化し、遅延が増大し、飽和ポイントにて波形が鈍る。また、ＧＳＭ携帯電話機等で用いられる入力端子にランピング制御を施すシステムでのスペクトラム特性に影響を与える。
【０００６】
トランジスタの飽和を防止することは従前から求められており、モータ駆動回路において、モータ（負荷）に電流を供給するトランジスタの飽和を防止する、従来のトランジスタ飽和防止回路が特開平７−３１９５６１号公報に開示されている。従来のトランジスタ飽和防止回路は、利得可変型の増幅器と、増幅器の出力によって駆動されるトランジスタと、トランジスタの電流増幅率ｈＦＥ（ベース電流とコレクタ電流又はエミッタ電流との比）を検出する検出手段と、検出手段により検出された電流増幅率が所定値以下になると、前記増幅器の利得を絞るように制御する利得制御手段とを有する。
【０００７】
トランジスタのコレクタ・エミッタ間電圧Ｖｃｅの低下による飽和は、トランジスタのベース電流と出力電流（コレクタ電流又はエミッタ電流）の比（電流増幅率）に現れるので、この比が所定の値になったところで、増幅器の利得を下げる。そして、増幅器からトランジスタへの出力（トランジスタのベースに流れる電流）を減少させ、トランジスタのコレクタ・エミッタ電圧Ｖｃｅが上がるように動作する。このように動作することにより、従来のトランジスタ飽和防止回路は、トランジスタが飽和することを防止している。
【特許文献１】特開平７−３１９５６１号公報（第１−３項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、従来のトランジスタ飽和防止回路は、トランジスタの電流増幅率に基づいてトランジスタのベース電流を絞って、トランジスタのコレクタ・エミッタ間電圧Ｖｃｅを確保するものであり、電源電圧Ｖｃｃには依存していない。そのため、例えば携帯電話で使用するような電池を電源電圧Ｖｃｃとして使用する場合は、電池電圧（電源電圧）の低下が発生するため、この場合従来のトランジスタ飽和防止回路では、トランジスタの飽和を防止できないという問題があった。従来のトランジスタ飽和防止回路の発明を利用して、従来の電源回路における、電源電圧Ｖｃｃが低下した場合にパワーＰＭＯＳＦＥＴ２００ａが飽和するという問題を解決することはできなかった。
【０００９】
本発明は上記の問題を解決すべくなされたものであり、電源電圧Ｖｃｃが低下した場合であっても、トランジスタの飽和を防止することができるトランジスタ飽和防止回路を提供することを目的とする。
本発明は、電源電圧Ｖｃｃが低下した場合であっても入力端子に入力される電圧値を変更することなく、増幅器の利得を制御することにより、出力電圧を下げてトランジスタのコレクタ・エミッタ間電圧Ｖｃｅを確保するトランジスタ飽和防止回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は下記の構成を有する。
請求項１に記載の発明のトランジスタ飽和防止回路は、電源電圧に一端を接続され他端を負荷回路に接続されたトランジスタを有し、入力端子に印加された電圧をレベル変換し、一定の出力電圧を前記トランジスタを介して前記負荷回路に供給する電圧制御回路、及び前記電圧制御回路の利得を制御する電圧利得可変回路、を備え、前記電圧利得可変回路は、前記電源電圧が低下すると、前記電圧制御回路の電圧利得を可変して前記出力電圧を制御することにより、前記トランジスタの飽和を防止することを特徴とする。
【００１１】
この発明は、電圧制御回路の電源電圧が低下すると、電圧制御回路の利得を低下させ、負荷回路へ供給する出力電圧のレベルを下げることにより、トランジスタの飽和を防止する。この発明によれば、電源電圧が低下した場合であっても、入力端子に印加される電圧を一定にしながら、トランジスタの飽和を防止することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のトランジスタ飽和防止回路において、前記電圧制御回路が、前記入力端子を反転入力端子に接続され、帰還回路を非反転入力端子に接続された反転増幅器、及び電源電圧をソースに印加され、前記反転増幅器の出力端子にゲートを接続され、前記帰還回路と前記負荷回路との接続点にドレインを接続されて、前記負荷回路を高電流駆動する負荷駆動用のパワーＰＭＯＳＦＥＴ、を備え、前記電圧利得可変回路は、前記パワーＰＭＯＳＦＥＴのソースに接続される電源電圧と、前記パワーＰＭＯＳＦＥＴのドレインから前記負荷回路に供給される前記出力電圧とを比較する電圧比較回路、及び前記電圧比較回路の出力する比較電圧に応じて、前記帰還回路の電流値を可変する定電流回路、を備え、前記定電流回路により前記帰還回路の電圧利得を可変し、前記出力電圧を制御することを特徴とする。
【００１３】
この発明は、電圧比較回路にて電圧制御回路の電源電圧と負荷回路に与える出力電圧の電位差を検出し、電位差に応じて（電源電圧の低下に追従して）、定電流回路の電流値（帰還回路から定電流回路に流れる電流値）を制御する。この発明は、定電流回路の電流値により帰還回路の利得を可変することから、利得可変を安定して行うことが可能である。この発明によれば、電源電圧の低下レベルに追従して、定電流回路の電流値を制御することにより、トランジスタの飽和を防止することができる。
【００１４】
請求項３に記載の発明は、請求項２に記載のトランジスタ飽和防止回路において更に、前記入力端子に印加される電圧のレベルに応じて、前記電圧比較回路及び前記定電流回路を制御する制御回路を備える。
【００１５】
この発明によれば、利得可変する出力端子の電圧レベルから入力の電圧レベルの範囲を設定できるため、低出力時での利得可変を停止することができ、トランジスタの飽和を防止する必要な電圧レベルの設定ができる。
【００１６】
請求項３に記載の発明は、請求項１から請求項３のいずれかの請求項に記載のトランジスタ飽和防止回路において、前記負荷回路が電力増幅器であることを特徴とする。
【００１７】
電力増幅器は、出力電圧の値に応じて電力制御する。このようにすると電力の制御ができると共にトランジスタの飽和により生ずる遅延を回避でき、更に電力の過渡応答特性を良くすることができる。
【発明の効果】
【００１８】
本発明のトランジスタ飽和防止回路によれば、電源電圧が低下した場合であっても、入力端子に印加される電圧を一定にしながら、トランジスタの飽和を防止することができるという有利な効果が得られる。
本発明のトランジスタ飽和防止回路によれば、電源電圧が低下すると負荷回路に供給する出力電圧を下げることにより、電源電圧と負荷回路との間に接続されたトランジスタの飽和を防止することができるという有利な効果が得られる。
【００１９】
本発明のトランジスタ飽和防止回路によれば、入力端子のバースト動作（一定時間毎にオン／オフを繰り返す動作）にて生ずる遅延や、過渡応答の劣化を防ぐことができるという有利な効果が得られる。
本発明のトランジスタ飽和防止回路によれば、ＧＳＭ携帯電話機等で用いられる、入力端子にランピング制御を施す（過渡応答によるスペクトラムの広がりを抑制するために電圧の立ち上がり・立ち下がりの時間に対して電圧を段階的に制御する）システムでのスペクトラム特性を良好にすることができるという有利な効果が得られる。
【００２０】
本発明のトランジスタ飽和防止回路によれば、制御回路が入力端子の電圧レベルに応じて定電流回路の電流値を制御することから、入力端子が高電圧時（電源電圧と出力端子の電圧が近接される電圧設定時）に負荷回路の電流レベルに応じて、電流値制御（利得制御）ができる。これによって、電源電圧レベル及び負荷回路電流レベルによる飽和防止制御の設定ができる。
【発明を実施するための最良の形態】
【００２１】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００２２】
《第１の実施形態》
本発明の第１の実施形態におけるトランジスタ飽和防止回路について、図面を参照しながら説明する。図１は、本実施形態のトランジスタ飽和防止回路の全体を表すブロック図である。第１の実施形態におけるトランジスタ飽和防止回路は、入力端子１００と出力端子１０１との間に接続された電圧制御回路２００と、電圧制御回路２００と出力端子１０１の接続点である（イ）点に一端を接続され、他端を電圧制御回路２００との接続点である（ロ）点に接続された電圧利得可変回路２０１を備えている。電圧制御回路２００と電圧利得可変回路２０１には、電源電圧Ｖｃｃが印加されている。出力端子１０１には負荷回路１０２の一端が接続されており、負荷回路１０２の他端は接地されている。
【００２３】
電圧制御回路２００は、入力端子１００に入力された電圧を変化させて、一定の出力電圧Ｖｏｕｔを出力端子１０１に供給し、出力端子１０１に接続された負荷回路１０２を一定の電流で駆動する。
電圧利得可変回路２０１は、（イ）点の電圧と電源電圧Ｖｃｃに基づいて、（ロ）点から引き込む電流の電流値を決定することにより、出力電圧Ｖｏｕｔの電圧値を制御する。
【００２４】
図２は、電圧制御回路２００を実現する具体的な回路の一例を示すと共に、電圧利得可変回路２０１の構成要素をブロックで示す図である。
まず、電圧制御回路２００について説明する。図２に示すように、反転増幅器２００ｂの反転端子（−）は入力端子１００に接続され、非反転入力端子（＋）は抵抗Ｒ２１の一端に接続される。抵抗Ｒ２１の他端は、接地電位に接続されている。反転増幅器２００ｂの出力端子は、負荷駆動用のパワーＰＭＯＳＦＥＴ２００ａのゲート端子に接続される。パワーＰＭＯＳＦＥＴ２００ａは、ソース端子を電源電圧Ｖｃｃに接続され、ドレイン端子を抵抗Ｒ２２と出力端子１０１との接続点である（イ）点に接続される。抵抗Ｒ２２は、一端をパワーＰＭＯＳＦＥＴ２００ａのドレイン端子及び出力端子１０１に接続され、他端を反転増幅器２００ｂの非反転入力端子（＋）と抵抗Ｒ２１との接続点である（ロ）点に接続される。抵抗Ｒ２１と抵抗Ｒ２２は、帰還回路を構成する。
【００２５】
上記のように構成された電圧制御回路２００において、外部から入力端子１００に電圧Ｖｉｎが入力されると、反転増幅器２００ｂの反転入力端子（−）と非反転入力端子（＋）のイマジナリーショートにより、非反転入力端子（＋）の電圧（つまり、（ロ）点の電圧Ｖｒ）は、入力端子１００に入力される電圧Ｖｉｎと同一の電圧となる。Ｖｉｎ ＝ Ｖｒ より、（イ）点の出力電圧Ｖｏｕｔは下記のようになる。
Ｖｏｕｔ ＝ Ｖｒ＋Ｖｒ／Ｒ２１×Ｒ２２
【００２６】
次に、電圧利得可変回路２０１について説明する。電圧利得可変回路２０１は、電源電圧Ｖｃｃと（イ）点とに接続されて、電源電圧Ｖｃｃと（イ）点の出力電圧Ｖｏｕｔを比較する電圧比較回路２０１ａと、電圧比較回路２０１ａと（ロ）点とに接続されて、電圧比較回路２０１ａの出力に基づいて（ロ）点から流れてくる定電流Ｉ２０１ｂを制御する定電流回路２０１ｂを備えている。なお、図２において、点線の矢印ａは制御の方向を示している。
【００２７】
抵抗Ｒ２２の両端には、定電流回路２０１ｂによる電流Ｉ２０１ｂと、入力端子１００に印加された電圧レベルによる Ｖｒ／Ｒ２１ の加算された電流が流れて、（イ）点の電圧Ｖｏｕｔは最終的に下記のようになる。
Ｖｏｕｔ＝Ｖｒ＋（Ｖｒ／Ｒ２１×Ｒ２２）＋ Ｉ２０１ｂ×Ｒ２２
【００２８】
上記出力電圧Ｖｏｕｔが出力端子１０１を介して負荷回路１０２に供給されると共に、パワーＰＭＯＳＦＥＴ２００ａにより高電流駆動を可能としている。
【００２９】
次に、電源電圧Ｖｃｃが低下した場合の動作を説明する。電源電圧Ｖｃｃが低下していき電源電圧Ｖｃｃと（イ）点の電位差がなくなると、電圧比較回路２０１ａは定電流回路２０１ｂをオフする。すると、電流Ｉ２０１ｂは定電流回路２０１ｂに流れない。定電流回路２０１ｂのオフ状態に伴い、反転増幅器２００ｂの利得を決めている抵抗Ｒ２２に流れる電流が入力端子１００に印加された電圧レベルによる Ｖｒ／Ｒ２１ のみとなる。つまり、（イ）点の出力電圧Ｖｏｕｔは電圧制御回路２００で決定された電圧 Ｖｒ＋Ｖｒ／Ｒ２１×Ｒ２２ となり、定電流Ｉ２０１ｂ × Ｒ２２ の電圧が落ちている。
【００３０】
このように、出力端子１０１の出力電圧Ｖｏｕｔのレベルを低下させることにより、パワーＰＭＯＳＦＥＴ２００ａのドレイン電圧が下がる。こうして、パワーＰＭＯＳＦＥＴ２００ａのドレイン・ソース間電圧Ｖｄｓを所定の値に維持し、パワーＰＭＯＳＦＥＴ２００ａの飽和を防止することができる。
【００３１】
以上に説明したように、第１の実施形態のトランジスタ飽和防止回路によると、外部から入力される入力端子１００の電圧値を可変することなく、出力端子１０１の電圧レベルを低下させることができる。第１の実施形態のトランジスタ飽和防止回路によれば、出力端子１０１の出力電圧Ｖｏｕｔと電源電圧Ｖｃｃの電位差を確保して（パワーＰＭＯＳＦＥＴ２００ａのドレイン・ソース間電圧Ｖｄｓを上昇させて）、負荷駆動用のパワーＰＭＯＳＦＥＴ２００ａの飽和を防止することができる。
【００３２】
本発明に係るトランジスタ飽和防止回路は、負荷回路１０２に一定の出力電圧Ｖｏｕｔを供給すると共に、パワーＰＭＯＳＦＥＴ２００ａの電源電圧Ｖｃｃの降下を検知する。電源電圧Ｖｃｃの降下を検知すると、出力電圧レベルを制御することによりトランジスタの飽和を防止して、過渡特性の劣化を抑制する効果を有する。
【００３３】
《第２の実施形態》
本発明の第２の実施形態におけるトランジスタ飽和防止回路について、図３から図６を用いて説明する。図３は、本実施形態におけるトランジスタ飽和防止回路であり、電圧利得可変回路２０１の変形例におけるブロック図である。図３に示す第２の実施形態において、図２に示した第１の実施形態におけるトランジスタ飽和防止回路と同一の構成要素には同一の符号を付すことで、重複する説明を省略する。
【００３４】
第２の実施形態のトランジスタ飽和防止回路が第１の実施形態のトランジスタ飽和防止回路と異なる点は、電圧利得可変回路２０１を構成するブロックとして制御回路２０１ｃを更に備えていることである。図３において、制御回路２０１ｃは一端を入力端子１００に接続され、他端を電圧比較回路２０１ａと定電流回路２０１ｂとの間に接続されている。
【００３５】
制御回路２０１ｃは、入力端子１００の電圧レベルに応じて、電圧比較回路２０１ａが動作を制御する定電流回路２０１ｂの電流値を制御するものである。
本実施形態の制御回路２０１ｃは、負荷回路１０２へ印加する出力端子１０１の電圧レベルと、負荷回路１０２へ流れる電流（パワーＰＭＯＳＦＥＴ２００ａのＯＮ抵抗による飽和）により、飽和を防止する電圧を設定することができる。
【００３６】
図３において、点線の矢印ａ、ｂ、ｃはそれぞれ制御の方向を示すものであり、電圧比較回路２０１ａからの矢印ａの方向による制御と、制御回路２０１ｃからの矢印ｃの方向による制御とが合わさって矢印ｂとなり、定電流回路２０１ｂが制御されることを示している。また、図４にも図３と対応する箇所に、矢印ａ、ｂ、ｃを記載している。  
【００３７】
図４は、第２の実施形態における電圧利得可変回路２０１の電圧比較回路２０１ａと定電流回路２０１ｂと制御回路２０１ｃを実現する具体的回路の一例を示す図である。
まず、電圧比較回路２０１ａの具体的回路の接続及び動作について説明する。（イ）点と接地電位との間に抵抗Ｒ１と抵抗Ｒ２が直列に接続されており、（イ）点から抵抗Ｒ１に電圧が印加される。抵抗Ｒ１と抵抗Ｒ２の接続点はＮＰＮトランジスタＱ１のベースに接続されており、ＮＰＮトランジスタＱ１のベース電位は抵抗Ｒ１と抵抗Ｒ２の分圧で決まる。ＮＰＮトランジスタＱ１のエミッタは、ＮＰＮトランジスタＱ２のエミッタに接続されて、ＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ２は差動対を形成している。ＮＰＮトランジスタＱ１のエミッタとＮＰＮトランジスタＱ２のエミッタには、定電流Ｉ１の一端が接続され、定電流Ｉ１の他端は接地電位に接続されている。
【００３８】
ＮＰＮトランジスタＱ２のベースは、抵抗Ｒ３と抵抗Ｒ４の接続点に接続されており、ＮＰＮトランジスタＱ２のベース電位は抵抗Ｒ３と抵抗Ｒ４の分圧で決まる。抵抗Ｒ３と抵抗４は、電源電圧Ｖｃｃと接地電位との間に直列に接続されており、電源電圧Ｖｃｃより抵抗Ｒ３に電圧が印加される。差動対を形成するＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ２において、電源電圧Ｖｃｃが通常の電圧レベルの時に、ＮＰＮトランジスタＱ２が動作するように抵抗Ｒ４の抵抗値を設定する。
【００３９】
ＮＰＮトランジスタＱ２のコレクタは一端を電源電圧Ｖｃｃに接続された抵抗Ｒ１１の他端に接続されており、コレクタと抵抗Ｒ１１の接続点がＰＮＰトランジスタＱ３のベースに接続されている。
【００４０】
ＮＰＮトランジスタＱ２が動作状態にあると、ＮＰＮトランジスタＱ２のコレクタに接続されたＰＮＰトランジスタＱ３のベースには抵抗Ｒ１１により Ｖｃｃ−（Ｒ１１×Ｉ１） の電圧が印加される。ＰＮＰトランジスタＱ３のベース・エミッタ間電圧Ｖｂｅが確保されるように、抵抗Ｒ１１の抵抗値と定電流Ｉ１の電流値を設定する。
【００４１】
ＰＮＰトランジスタＱ３のコレクタは、一端を接地電位に接続された抵抗Ｒ５の他端に接続されている。ＰＮＰトランジスタＱ３と抵抗Ｒ５の接続点は、ＮＰＮトランジスタＱ９のベースに接続されている。ＮＰＮトランジスタＱ９のエミッタは、一端を接地電位に接続された抵抗Ｒ７の他端に接続されている。
【００４２】
ＰＮＰトランジスタＱ３が動作して電流がＰＮＰトランジスタＱ３のコレクタに流れると、抵抗Ｒ５によりＮＰＮトランジスタＱ９のベースに電圧が印加されて（矢印ａ）、抵抗Ｒ７に定電流が流れる。
【００４３】
次に制御回路２０１ｃの具体的回路の接続及び動作について説明する。
ＰＮＰトランジスタＱ５は、ベースを入力端子１００に接続され、エミッタを抵抗Ｒ６の一端に接続され、コレクタを接地電位に接続される。抵抗Ｒ６の他端は、ＰＮＰトランジスタＱ４のコレクタに接続され、ＰＮＰトランジスタＱ４と抵抗Ｒ６の接続点がＮＰＮトランジスタＱ７のベースに接続されている。
【００４４】
ＰＮＰトランジスタＱ４のベースは、ＰＮＰトランジスタＱ６のベースとコレクタに接続されて、ＰＮＰトランジスタＱ４とＰＮＰトランジスタＱ６はカレントミラーを形成している。ＰＮＰトランジスタＱ６のコレクタは、一端を接地電位に接続された定電流（定電流）Ｉ２の他端に接続されている。
【００４５】
定電流Ｉ２の電流は、カレントミラーを形成しているＰＮＰトランジスタＱ６とＰＮＰトランジスタＱ４、及び抵抗Ｒ６を通って、ＰＮＰトランジスタＱ５のエミッタに流れる。入力端子１００にベースが接続されたＰＮＰトランジスタＱ５と、ＰＮＰトランジスタＱ５のエミッタに接続された抵抗Ｒ６とにより、ＮＰＮトランジスタＱ７のベース電圧は、 [入力端子１００の電圧] ＋ [ＰＮＰトランジスタＱ５のＶｂｅ] ＋ [Ｒ６×Ｉ２] となる。
【００４６】
ＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８は差動対を形成している。ＮＰＮトランジスタＱ７のエミッタとＮＰＮトランジスタＱ８のエミッタの接続点は、ＮＰＮトランジスタＱ９のコレクタに接続されている。ＮＰＮトランジスタＱ８のベースは、ＰＮＰトランジスタＱ１２のコレクタとＰＮＰトランジスタＱ１０のエミッタの接続点に接続されている。ＰＮＰトランジスタＱ１０のベースとコレクタはショートしたダイオードを形成し、一端を接地電位に接続された抵抗Ｒ８の他端に接続されている。
【００４７】
ＰＮＰトランジスタＱ１２は、ＰＮＰトランジスタＱ１１とカレントミラーを形成している。ＰＮＰトランジスタＱ１２のベースは、ＰＮＰトランジスタＱ１１のベースとコレクタに接続されており、ＰＮＰトランジスタＱ１１のベースとコレクタは定電流Ｉ３に接続されている。
【００４８】
定電流Ｉ３の電流は、カレントミラーを形成しているＰＮＰトランジスタＱ１１とＰＮＰトランジスタＱ１２を通って、ＰＮＰトランジスタＱ１０に流れる。そして、ＮＰＮトランジスタＱ８のベースに、電圧 Ｉ３×Ｒ８ ＋ [Ｑ１０のＶｂｅ] が与えられる。抵抗Ｒ８の抵抗値は、ＮＰＮトランジスタＱ８のベースに与えられる上記電圧が、入力端子１００の電圧を変換して動作するＮＰＮトランジスタＱ７のベース電圧より低い電圧となるように、設定する。
【００４９】
また、ＰＮＰトランジスタＱ１０のダイオードは、ＰＮＰトランジスタＱ５のトランジスタのＶｂｅを補正することによって、差動対を形成しているＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８のベース電圧の温度補正を行っている。これによって通常の動作状態では、電圧比較回路２０１ａにて動作するＮＰＮトランジスタＱ９の電流がＮＰＮトランジスタＱ７へ流れる。
【００５０】
次に定電流回路２０１ｂの具体的回路の接続及び動作について説明する。
ＰＮＰトランジスタＱ１３のベースはＰＮＰトランジスタＱ１４のベースとコレクタに接続され、ＰＮＰトランジスタＱ１３とＰＮＰトランジスタＱ１４はカレントミラーを形成している。ＰＮＰトランジスタＱ１４のコレクタは、一端を接地電位に接続された定電流Ｉ４の他端に接続されている。
【００５１】
ＰＮＰトランジスタＱ１３のコレクタには抵抗Ｒ９が接続され、ＰＮＰトランジスタＱ１３と抵抗Ｒ９の接続点は、ＰＮＰトランジスタＱ１５のベースに接続されている。ＰＮＰトランジスタＱ１４のエミッタは、ＰＮＰトランジスタＱ１５のコレクタに接続され、コレクタは接地電位に接続される。
【００５２】
ＰＮＰトランジスタＱ１６のベースは、ＮＰＮトランジスタＱ７のコレクタに接続される。ＰＮＰトランジスタＱ１５とＰＮＰトランジスタＱ１６の接続点は、ＮＰＮトランジスタＱ１７のベースに接続される。ＮＰＮトランジスタＱ１７のコレクタは（ロ）点に接続され、エミッタは一端を接地電位に接続された抵抗Ｒ１０の他端に接続される。
【００５３】
定電流Ｉ４の電流が、カレントミラーを形成しているＰＮＰトランジスタＱ１４とＱ１３、及び抵抗Ｒ９に流れることにより、電圧［Ｉ４×Ｒ９］がＰＮＰトランジスタＱ１５のベースに印加される。ＰＮＰトランジスタＱ１５に接続されたＮＰＮトランジスタＱ１７において、［ＮＰＮトランジスタＱ１７のエミッタ電圧］ ＝ ［ＰＮＰトランジスタＱ１５のベース電圧］としている。
【００５４】
制御回路２０１ｃのＮＰＮトランジスタＱ７に電流が流れることによって、ＮＰＮトランジスタＱ７のコレクタにベースを接続された定電流回路２０１ｂのＰＮＰトランジスタＱ１６がオンする（矢印ｃ）。すると、ＰＮＰトランジスタＱ１６のコレクタに接続されたＮＰＮトランジスタＱ１７のベースに電流が流れる（矢印ｂ）。ＮＰＮトランジスタＱ１７のエミッタに電圧［Ｉ４×Ｒ９］が発生することから、ＮＰＮトランジスタＱ１７のエミッタに接続されている抵抗Ｒ１０により定電流Ｉ２０１ｂが発生する。定電流Ｉ２０１ｂは、ＮＰＮトランジスタＱ１７のコレクタに接続された（ロ）点を介して図３の電圧制御回路２００の利得を決定している帰還回路の抵抗Ｒ２２の電流となる。
【００５５】
次に、図４の第２の実施形態のトランジスタ飽和防止回路の具体的回路にて、電源電圧Ｖｃｃが低下した場合の動作を考える。電源電圧Ｖｃｃが低下した場合、差動対を形成しているＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ２においてＮＰＮトランジスタＱ２のベース電圧が低下することによって、ＮＰＮトランジスタＱ１がオンして、Ｉ１の電流がＮＰＮトランジスタＱ１のコレクタに流れる。抵抗Ｒ１１に電流が流れないため、ＰＮＰトランジスタＱ３のＶｂｅが確保できず、ＰＮＰトランジスタＱ３はオフする。更に抵抗Ｒ５に電圧が立たないため、ＮＰＮトランジスタＱ９もオフし、ＮＰＮトランジスタＱ９に連動してＮＰＮトランジスタＱ７及びＰＮＰトランジスタＱ１６もオフする。ＰＮＰトランジスタＱ１５のエミッタ及びＮＰＮトランジスタＱ１７のベースに電流が流れないため、ＮＰＮトランジスタＱ１７もオフする。定電流Ｉ２０１ｂは流れない。このように、（ロ）点に流れる定電流Ｉ２０１ｂ（利得可変電流）が制御されることとなる。
【００５６】
図５に、電源電圧Ｖｃｃと利得可変電流Ｉ２０１ｂ（帰還回路の抵抗Ｒ２２から定電流回路２０１ｂに流れる電流）の特性を示す。図５において、横軸は電源電圧Ｖｃｃ（Ｖ）を示し、縦軸は利得可変電流Ｉ２０１ｂ（μＡ）を示している。図５において、図３に示す（イ）点の電圧Ｖｏｕｔは固定（例えば３．３５Ｖ）である。電源電圧Ｖｃｃが低くなり、（イ）点の電圧Ｖｏｕｔと電源電圧Ｖｃｃに電位差が小さくなるにつれて、電圧比較回路２０１ａの制御により定電流回路２０１ｂが引き込む利得可変電流Ｉ２０１ｂは減少しゼロになる。電源電圧Ｖｃｃと（イ）点の電圧レベルに応じて、図４の電圧比較回路２０１ａの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を所望の抵抗値に決めることによって、利得可変電流Ｉ２０１ｂの電流値を制御することができる。
【００５７】
図６に、入力端子１００に印加される電圧と利得可変電流Ｉ２０１ｂ（帰還回路の抵抗Ｒ２２から定電流回路２０１ｂに流れる電流）の特性を示す。図６において、横軸は入力端子１００の電圧Ｖｉｎ（Ｖ）を示し、縦軸は利得可変電流Ｉ２０１ｂ（μＡ）を示している。図６に示すように、入力端子１００に入力される電圧レベルが低いと、制御回路２０１ｃの制御により定電流回路２０１ｂが引き込む利得可変電流Ｉ２０１ｂは減少しゼロになる。入力端子１００の電圧レベルに応じて、図４の制御回路２０１ｃの定電流Ｉ３と抵抗Ｒ８及び定電流Ｉ２と抵抗Ｒ６による所望の電圧比を取ることによって、利得可変電流Ｉ２０１ｂの電流値を制御することができる。
【００５８】
このように、本発明の第２の実施形態のトランジスタ飽和防止回路は、電源電圧Ｖｃｃと（イ）点の電圧レベルの差と、入力端子１００の電圧レベルに応じて、帰還回路の抵抗Ｒ２２から電圧利得可変回路２０１に引き込む利得可変電流Ｉ２０１ｂを制御する。電源電圧Ｖｃｃ又は入力端子１００の電圧レベルの低下に伴って利得可変電流Ｉ２０１ｂを小さくすることにより、出力端子１０１の電圧レベルを低下させることができる。これにより、パワーＰＭＯＳＦＥＴ２００ａの飽和を防止できる。
【００５９】
第２の実施形態のトランジスタ飽和防止回路は、外部から入力される入力端子１００の電圧値を可変することなく、出力電圧Ｖｏｕｔと電源電圧Ｖｃｃの電位差を確保して（パワーＰＭＯＳＦＥＴ２００ａのドレイン・ソース間電圧Ｖｄｓを上昇させて）、負荷駆動用のパワーＰＭＯＳＦＥＴ２００ａの飽和を防止することができる。
【００６０】
《第３の実施形態》
本発明の第３の実施形態におけるトランジスタ飽和防止回路について、図７を参照しながら説明する。図７は、本実施形態のトランジスタ飽和防止回路が使用される用途を示すブロック図である。図７において、図３に示した第２の実施形態におけるトランジスタ飽和防止回路と同一の構成要素には同一の符号を付すことで、重複する説明を省略する。
【００６１】
第３の実施形態のトランジスタ飽和防止回路が第２の実施形態のトランジスタ飽和防止回路と異なる点は、出力端子１０１に接続される負荷回路１０２として電力増幅器１０３を備えていることである。第３の実施形態において、出力端子１０１から出力される電圧Ｖｏｕｔは電力増幅器１０３の電源として印加されることから、出力端子１０１の出力する電圧レベルに応じて電力増幅器１０３の出力する電力が制御されることとなる。
【００６２】
入力端子１００に入力される電圧Ｖｉｎがバースト動作（一定時間毎にオン／オフを繰り返す動作）時に電圧の立ち上がり及び立ち下がりに対してランピング制御（ここでランピング制御とは、ＧＳＭ携帯電話機等のシステムでスイッチングスペクトラム特性を考慮するために、バースト電圧の立ち上がり及び立ち下がり電圧を段階的に制御して、スペクトラムの広がりを抑圧するためのデータ制御をいう。）を実施するようなシステムに本実施形態のトランジスタ飽和防止回路を用いると、飽和時の電圧Ｖｏｕｔがクランプされることがなくなる。制御回路２０１ｃを有することにより出力端子１０１の出力電圧Ｖｏｕｔが入力端子１００の立ち上がり及び立ち下がり電圧Ｖｉｎに追従するため、スペクトラムの広がりを抑圧することができる。本実施形態のトランジスタ飽和防止回路は、ランピング制御に有用である。
【産業上の利用可能性】
【００６３】
本発明は、例えばＧＳＭ携帯電話機向けの電力増幅器等の用途に用いるトランジスタ飽和防止回路として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明に係る第１の実施形態におけるトランジスタ飽和防止回路のブロック図
【図２】本発明に係る第１の実施形態における電圧制御回路の一例及び電圧利得可変を示すブロック図
【図３】本発明に係る第２の実施形態における電圧利得可変の変形例におけるブロック図
【図４】本発明に係る第２の実施形態における電圧比較回路及び制御回路及び定電流回路の一例を示す回路図
【図５】電源電圧対利得可変電流の特性を示す図
【図６】入力端子電圧対利得可変電流の特性を示す図
【図７】本発明に係る第３の実施形態の変形例におけるトランジスタ飽和防止回路の一例を示すブロック図
【図８】従来のトランジスタを有する電源回路を示す図
【符号の説明】
【００６５】
１００  入力端子
１０１  出力端子
１０２  負荷回路
１０３  電力増幅器
２００  電圧制御回路
２００ａ  パワーＰＭＯＳＦＥＴ
２００ｂ  反転増幅器
２０１    電圧利得可変回路
２０１ａ  電圧比較回路
２０１ｂ  定電流回路
２０１ｃ  制御回路
Ｑ１、Ｑ２、Ｑ７、Ｑ８、Ｑ９、Ｑ１７  ＮＰＮトランジスタ
Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ１０、Ｑ１２、Ｑ１１、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６  ＰＮＰトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２  抵抗
Ｉ１、Ｉ２、Ｉ３、Ｉ４  定電流
Ｖｃｃ  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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