(57)【要約】      （修正有） 【課題】微細化されたＭＯＳトランジスタのソース、ドレインの抵抗値を正確に抽出して、より精度の高い入出力特性などを有するライブラリデータを生成することができるセルのライブラリデータ生成方法を提供する。【解決手段】ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を面積Ｓに依存する抵抗値とし、面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を面積Ｓに依存しない固定抵抗値Ｒ０とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出工程と、抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション工程とを有する。【選択図】図１０
2006269889.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルのライブラリデータの生成方法において、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出工程と、
抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション工程とを有することを特徴とするライブラリデータの生成方法。
【請求項２】
請求項１において、
前記抵抗抽出参照ファイルは、前記第１の面積領域では、前記ソース、ドレイン抵抗を前記面積に反比例する抵抗値とすることを特徴とするライブラリデータの生成方法。
【請求項３】
請求項１において、
前記ＭＯＳトランジスタは、シリコン半導体基板に形成されたソース、ドレイン拡散領域と、当該ソース、ドレイン領域より浅く形成されそれら領域からゲート電極まで延びるソース、ドレイン拡張領域と、前記ソース、ドレイン拡散領域の表面に形成された金属シリサイド層と、当該金属シリサイド層に接続されるコンタクト用ビアとを有することを特徴とするライブラリデータの生成方法。
【請求項４】
請求項１において、
前記抵抗抽出工程では、前記セルのレイアウトデータに基づいて、前記ソース、ドレイン領域の面積が求められ、当該求められた面積に対応するソース、ドレイン抵抗が抽出されることを特徴とするライブラリデータの生成方法。
【請求項５】
ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルの前記ＭＯＳトランジスタの抵抗抽出方法において、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出することを特徴とするＭＯＳトランジスタの抵抗抽出方法。
【請求項６】
ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルのライブラリデータの生成手順をコンピュータに実行させるライブラリデータ生成プログラムにおいて、
前記生成手順は、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出手順と、
抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション手順とを有することを特徴とするライブラリデータの生成プログラム。
【請求項７】
ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルの前記ＭＯＳトランジスタの抵抗抽出する手順をコンピュータに実行させる抵抗抽出プログラムにおいて、
前記抵抗抽出手順は、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出することを特徴とするＭＯＳトランジスタの抵抗抽出プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩのセルのライブラリデータ生成方法に関し、特に、セルを構成する微細化されたＭＯＳトランジスタのソース・ドレイン抵抗を高精度に抽出して、セルの入出力特性などを高精度に生成することができるセルのライブラリデータ生成方法に関する。
【背景技術】
【０００２】
ＡＳＩＣ（Application Specific Integrated Circuit）は、ライブラリに登録されている複数種類のセルを利用して設計される。セルは、単一または複数のＭＯＳトランジスタを組み合わせて構成され、インバータ，ＮＡＮＤ、ＮＯＲ、ＥＮＯＲ、ＲＳ−ＦＦなど所定の機能を有する。これらのセルを利用して設計された論理回路は、論理検証工程で論理回路の論理が正しく設計されていることが確認された後、実際にレイアウトされる。そして、そのレイアウトされた状態における遅延時間特性が演算され、実際の遅延特性のもとで正しく所期の動作を行うことができるか否かのタイミング検証が行われる。したがって、ライブラリに登録されるセルのデータには、レイアウトデータに加えて入出力特性、遅延時間特性などが含まれる。
【０００３】
新たにデバイスを設計する場合、所定の設計ルールに対応したＭＯＳトランジスタを利用してセルが設計される。そして、セルの論理機能を実現するために、複数のＭＯＳトランジスタが接続されてセルが構成される。セル内のＭＯＳトランジスタに対して、その具体的構成から、そのゲート幅、ゲート長、ドレイン抵抗、ソース抵抗などの特性パラメータが求められる。そして、その特性パラメータに基づいて、セルの入出力特性や遅延時間特性などが求められる。
【０００４】
一般に、セルを構成するＭＯＳトランジスタのドレイン抵抗やソース抵抗は、ＲＣ抽出ツールにより求められる。また、セルの入出力特性や遅延時間特性は、シミュレータツールにより求められる。つまり、これらのＲＣ抽出ツールを利用することにより、セルを構成するＭＯＳトランジスタの寄生抵抗、寄生容量などが抽出され、そのデバイス特性に基づき、セルの入出力特性などがシミュレータツールにより求められる。そして、求められた入出力特性がセルのライブラリデータとして登録される。
【０００５】
ＭＯＳトランジスタの特性パラメータの求め方については、例えば特許文献１、２に記載されている。これらの特許文献には、ＭＯＳトランジスタの特性評価の方法や、コンタクト抵抗の評価方法が記載されている。
【特許文献１】特開２０００−１３３８００号公報
【特許文献２】特開２００３−２５６４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、集積回路のＭＯＳデバイスはますます微細化されている。ＭＯＳデバイスの微細化に伴って、従来から行われていたソース抵抗やドレイン抵抗の抽出方法では、正確な抵抗値を抽出することができなくなってきている。例えば、従来の一般的な方法によれば、ソース、ドレイン拡散領域の抵抗値は、コンタクトとゲートとの間の距離に比例するというルールに基づくものであり、ＭＯＳデバイスのレイアウトデータから一律に求められている。しかしながら、このようなルールは、微細化されたＭＯＳトランジスタには適用できないことが、本発明らにより解明された。
【０００７】
そこで、本発明の目的は、微細化されたＭＯＳトランジスタのソース、ドレインの抵抗値を正確に抽出して、より精度の高い入出力特性などを有するライブラリデータを生成することができるセルのライブラリデータ生成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明の第１の側面によれば、ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルのライブラリデータの生成方法において、前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出工程と、抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション工程とを有する。
【発明の効果】
【０００９】
上記の第１の側面によれば、ソース、ドレイン領域の表面がシリサイド化されたＭＯＳトランジスタを接続したセルの入出力特性を求めるに際し、微細化されたＭＯＳトランジスタに特有のソース、ドレイン領域の面積に応じた抵抗値特性を利用するので、微細化ＭＯＳトランジスタの抵抗値を正確に抽出することができ、より精度の高い入出力特性を生成することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１１】
最初に、本実施の形態を説明するにあたり、セルの一例を示してライブラリデータに含まれる入出力特性等について説明する。
【００１２】
図１は、本実施の形態におけるセルの一例を示す図である。このセルは、入力ＩＮと出力ＯＵＴを有するインバータゲートであり、出力ＯＵＴには出力負荷容量Ｃｏｕｔが接続される。そして、セルは、インバータゲートを構成するトランジスタの駆動能力と出力負荷容量Ｃｏｕｔの大きさに依存して、所定の入力信号に対する出力信号の特性を有する。
【００１３】
図２は、図１のセルの入出力特性の一例を示す図である。この例では、入力ＩＮにＬレベルからＨレベルに立ち上がる入力信号に対して、出力ＯＵＴがＨレベルからＬレベルに低下する出力信号が生成される。前述したとおり、インバータゲートのＭＯＳトランジスタの駆動能力に応じて、出力ＯＵＴの出力信号波形が異なる。つまり、駆動能力が大きいほどその出力ＯＵＴの波形は急峻になる。また、出力負荷容量Ｃｏｕｔにも依存し、出力負荷容量Ｃｏｕｔが大きいほど、出力ＯＵＴの波形はなだらかになる。よって、出力ＯＵＴの波形特性は、例えば、出力負荷容量Ｃoutに依存した特性になる。そして、入力ＩＮの立ち上がりタイミングから出力ＯＵＴの立ち下がりタイミングまでの時間ｄＴがセルの遅延時間となる。
【００１４】
このようなセルの入出力特性があらかじめセルのライブラリに属性データとして登録され、セルを利用した集積回路が設計された際に、この登録されている入出力特性を利用してタイミング検証に必要なセルの遅延時間などが算出される。
【００１５】
図３は、図１のセルの回路図である。インバータゲートは、電源ＶＤＤ側にＰチャネルトランジスタＰ１が接続され、グランドＧＮＤ側にＮチャネルトランジスタＮ１が接続されて構成され、ＰチャネルトランジスタとＮチャネルトランジスタＮ１の接続点が出力端子ＯＵＴとなる。このようにセルの一例であるインバータゲートは、２個のＭＯＳトランジスタを接続した構成に設計される。
【００１６】
図４は、図３のインバータゲートのレイアウト図である。このレイアウト例では、Ｐ拡散領域ＰdifとＮ拡散領域Ｎdifとが並列に設けられ、それぞれの拡散領域に対してゲート電極GAが設けられている。そして、電源VDDとグランドGNDは図示されるノードに接続され、出力端子OUTは図示されるように接続される。ゲートGAには、入力端子INが接続される。
【００１７】
具体的な設計手順によれば、図３のようなセルの回路が設計され、それに対応して図４に示されたセルのレイアウトが設計される。セルは複数のＭＯＳトランジスタを接続した構成であり、ＭＯＳトランジスタは、ソース拡散領域、ドレイン拡散領域、ソース、ドレインコンタクト構造、ゲート幅、ゲート長などによりその構造が特定される。そして、かかる構造から、ソース抵抗、ドレイン抵抗、トランジスタの導通時の抵抗であるオン抵抗、ゲート幅、ゲート長などを、ＭＯＳトランジスタの特性パラメータとして求める必要がある。そして、セルのＭＯＳトランジスタの特性パラメータと、ＭＯＳトランジスタの接続情報などからなるネットリストに基づいて、図２に示した入出力特性が、シミュレーションにより求められる。
【００１８】
図５は、本実施の形態におけるセルのライブラリデータを生成するライブラリ生成装置の概略図である。汎用コンピュータからなるライブラリ生成装置１００には、接続バス１０２を介して複数のデータやプログラムからなるファイルＦ１〜Ｆ６が提供される。セルのレイアウトデータＦ１は、例えば図４に示されたレイアウトのデータであり、シリコン基板に関するマスクのレイアウトデータ、コンタクト構造に関するマスクのレイアウトデータ、多層配線構造に対するマスクレイアウトデータなど、多層のレイアウトデータが含まれる。
【００１９】
ＲＣ抽出ルールファイルＦ２は、レイアウトデータに含まれるソース、ドレイン領域の形状、コンタクト構造などに基づき求められる抵抗値Ｒと容量値Ｃの抽出ルールテーブルを含むファイルである。このＲＣ抽出ルールファイルは、ＭＯＳトランジスタの構造から抵抗値や容量値を求めるためのルールデータであり、例えば、ＭＯＳトランジスタの構造に対応して抵抗値や容量値を有する参照テーブルである。このＲＣ抽出ルールファイルの具体例については後述する。
【００２０】
ＲＣ抽出ツールＦ３は、レイアウトデータに応じてＲＣ抽出ルールファイルＦ２のテーブルを参照することで、ＭＯＳデバイスのソース、ドレイン抵抗などを抽出するプログラムである。したがって、ＲＣ抽出ルールファイルＦ２が正しく設定されていなければ、ＭＯＳデバイスのソース、ドレイン抵抗を正確に抽出することはできない。セルのネットリストファイルＦ４は、ＭＯＳデバイスなどの回路要素からなるセルの接続構成を示すデータであり、ネットリストには、ＲＣ抽出ツールＦ３により抽出されたＭＯＳトランジスタのソース、ドレイン抵抗などの特性パラメータがセルを構成するＭＯＳトランジスタの属性データとして含まれる。
【００２１】
入出力特性シミュレータＦ５は、セルのネットリストと入力信号などが与えられ、それらから、セルの入出力特性などをシミュレートするシミュレーションプログラムである。この入出力特性シミュレータＦ５によりセルの入出力特性が求められる。そして、セルのライブラリファイルＦ６は、セルのレイアウトデータに加えて、入出力特性のデータが含まれるセルの属性データのファイルである。このセルライブラリに含まれるセルの入出力特性データが、セルを利用したＡＳＩＣの論理設計に対するタイミング検証工程において、セルの遅延時間の演算などに利用される。
【００２２】
図６は、本実施の形態におけるセルのライブラリ生成方法のフローチャート図である。新たに設計されたＭＯＳトランジスタを接続したセルのレイアウトデータが入力される（Ｓ１０）。セルのレイアウトデータには、複数のＭＯＳトランジスタのレイアウトデータとそれらの接続データとが含まれる。次に、ＲＣ抽出ツールＦ３により、入力されたセルのレイアウトデータに対するレイヤー演算により、ソース、ドレイン領域の拡散層面積が抽出され、当該抽出された拡散層面積に応じて、ソース、ドレイン抵抗が抽出される（Ｓ１２）。ソース、ドレイン抵抗の抽出では、後述するＲＣ抽出ルールファイルＦ２の拡散層面積に対する計算式によりまたは抵抗値テーブルを参照することにより、拡散層面積に対応する抵抗値が生成または抽出される。そして、この抽出されたソース、ドレイン抵抗を属性データとするＭＯＳトランジスタとその接続データとを含むネットリストが生成される（Ｓ１２）。
【００２３】
ネットリストを構成するＭＯＳトランジスタＭ１，Ｍ２は、例えば、次のように表記される。
【００２４】
Ｍ１  Ｄ  Ｇ  Ｓ  Ｂ  nmos
Ｍ２  Ｄ  Ｇ  Ｓ  Ｂ  pmos
そして、トランジスタモデルnmos、pmosには、その属性データとしてゲート長Ｌ（μｍ）、ゲート幅Ｗ（μｍ）、ドレイン抵抗ＮＲＤ（シート数）、ソース抵抗ＮＲＳ（シート数）が含まれる。なお、シート数とは、抵抗値をシート抵抗（単位面積の抵抗）で除算した値であり、ソース、ドレイン抵抗をシート数で表記すると、そのデバイスに固有のシート抵抗を乗算すれば、実際の抵抗値が求められることになる。
【００２５】
したがって、抽出されたソース、ドレイン抵抗に、上記のＭＯＳトランジスタの接続データが追加されれば、セルのネットリストが完成する。ここでは、ネットリストの接続情報は従来と同様であり、具体的な例は省略する。
【００２６】
なお、ＲＣ抽出ツールＦ３は、上記のソース、ドレイン抵抗の抽出以外に、配線の容量、ソース、ドレイン容量なども所定のルールファイルに基づいて抽出する。
【００２７】
次に、入出力特性シミュレータＦ５により、生成されたネットリストと、入力信号とに基づいて、入出力特性がシミュレーションされる（Ｓ１４）。このシミュレータＦ５は、例えば、一般的に知られているSPICEなどの回路シミュレーションツールであり、ネットリストと入力信号に対してセルの動作をシミュレートして、図２に示されるような入出力特性を求める。その結果、セルの入出力特性がライブラリデータとして出力される（Ｓ１６）。
【００２８】
［Ｒ抽出ルールファイル］
次に、本実施の形態におけるＲ抽出ルールファイルについて詳述する。技術革新に伴い、ＭＯＳトランジスタのオン抵抗は低下する傾向にある。逆に、ＭＯＳトランジスタの寄生抵抗の一つであるソース、ドレイン領域の拡散層の抵抗は、微細化などに伴い拡散層表面のシリサイド層の膜厚減少により大きくなる傾向にある。したがって、セルなどの回路動作へのソース、ドレイン抵抗の寄与の割合が大きくなり、この抵抗値を精度良く見積もることが重要になっている。
【００２９】
従来のソース、ドレイン拡散層の抵抗は、ＭＯＳトランジスタの断面構造を考慮せずに、ソース、ドレインのコンタクトの位置とゲート電極との距離に比例して抽出されている。つまり、ソース、ドレインのコンタクトの位置からゲート電極まで、電流は主にソース、ドレイン拡散層内を流れる。または、ソース、ドレイン拡散領域の表面がコバルトなどで金属シリサイド化されていた場合は、電流は主にその金属シリサイド層内を流れる。したがって、ソース、ドレイン抵抗は、上記の距離に比例するものと見なされていた。
【００３０】
ＭＯＳトランジスタの微細化に伴い、ソース、ドレインの寄生抵抗を低減化するために、ソース、ドレイン拡散領域の表面を金属シリサイド化することが一般的になりつつある。かかる金属シリサイド化された構造の場合は、拡散領域のみからなる場合とは、ソース、ドレイン領域内の電流の流れるルートが異なる。
【００３１】
図７は、ＭＯＳデバイスの断面図である。このＭＯＳトランジスタの断面構造は、Ｐ型シリコン基板ＳＵＢの表面領域にＮ型のソース・ドレイン拡散領域ＳＤ１，ＳＤ２が形成され、その表面は、コバルトシリサイド層１４，１６が形成されている。シリサイド層１４，１６は、ほぼソース・ドレイン拡散領域ＳＤ１，ＳＤ２の全表面に形成され、同等の面積を有する。ソース・ドレイン拡散領域ＳＤ１，ＳＤ２のゲート電極ＧＡ側には、Ｎ型のＬＤＤ（Light Doped Diffusion）領域ＬＤＤ１，ＬＤＤ２（エクステンション領域）が形成され、ゲート電極ＧＡの両側には酸化シリコンによるサイドウオール２２が形成されている。そして、層間絶縁膜１２には、コンタクト用の金属からなるビア１８，２０が、シリサイド層１４，１６に接続するように形成されている。
【００３２】
この系においてはシリサイド層（金属）と拡散領域（半導体）の界面における接触抵抗とLDD領域で電流経路の幅がせまくなっている部分が全体の抵抗に対して大きな割合を占める。そのため、図７で示されるビア２０からゲートＧＡまでの電流経路は、シリサイド層１６に沿った横方向の電流経路１よりも、シリサイド層１６からソース・ドレイン領域ＳＤ１に向かい、その後ソース・ドレインの拡散領域ＳＤ１に沿った電流経路２、３が支配的になっている。つまり、抵抗値が大きい電流経路１は支配的でなくなり、シリサイド層１６の平面視の領域全面にわたる電流経路２，３が支配的になってきている。
【００３３】
電流経路１の場合は、ビア２０が形成されているコンタクト位置とゲート電極ＧＡとの距離に比例して、抵抗値が異なる。しかし、微細化されたＭＯＳトランジスタにおいて支配的となる電流経路２、３による抵抗値は、表面のレイアウト構造だけでなく、シリコン基板内の立体的な構造を考慮して求める必要がある。その結果、以下に説明するとおり、微細化されたＭＯＳトランジスタのソース、ドレイン抵抗は、シリサイド層の面積、つまりソース・ドレイン領域ＳＤ１，ＳＤ２の面積に依存することになる。
【００３４】
図８は、ＭＯＳデバイスの断面図にソース・ドレイン領域ＳＤ１の抵抗回路を示す図である。この抵抗回路には、コバルトシリサイド層１４の横方向の抵抗成分Ｒcosi、シリサイド層１４とシリコン半導体との界面抵抗ＲＭＳ、ソース・ドレイン拡散領域ＳＤ１の横方向の抵抗ＲＤＩＦＦ、拡散領域ＳＤ１でエクステンション部ＬＤＤ１近傍の狭い幅の領域の抵抗ＲＮａｒ、エクステンション部ＬＤＤ１の抵抗ＲＥＸとで構成される。そして、狭い幅領域の抵抗ＲＮａｒは、幅が狭いため高い抵抗値になる。また、近年の微細化されたＭＯＳトランジスタではシリサイド層１４の膜厚が薄くなり、その横方向の抵抗Ｒcosiも大きくなる傾向にある。他の抵抗に比べて界面抵抗の影響が大きいため微細化されたＭＯＳトランジスタのソース・ドレイン抵抗は、電流経路１よりも電流経路２、３に依存する抵抗値をもつことになる。
【００３５】
図９は、微細化されたＭＯＳトランジスタのレイアウトパターンとソース・ドレイン抵抗との関係を示す図である。図中、４つのトランジスタＭ１〜Ｍ４のレイアウトパターンが示されている。ＭＯＳトランジスタＭ１とＭ２は、コンタクトとゲート電極との間の距離ｄ１、ｄ２は、ｄ２＞ｄ１の関係になっているが、ソース・ドレイン領域の面積Ｓ１、Ｓ２は等しい（Ｓ１＝Ｓ２）。従来の常識では、ｄ２＞ｄ１により、トランジスタＭ２のソース・ドレイン抵抗Ｒ２は、トランジスタＭ１の抵抗Ｒ１よりも大きくなる。しかしながら、現実にはシリサイド層よりもシリコン基板側に流れる電流経路２、３が支配的になり、ソース・ドレイン領域の面積が等しいと（Ｓ１＝Ｓ２）、そのソース・ドレイン抵抗Ｒ１、Ｒ２も等しくなる（Ｒ１＝Ｒ２）。
【００３６】
一方で、ＭＯＳトランジスタＭ３、Ｍ４を比較すると、コンタクトとゲート電極との距離ｄ３，ｄ４は等しいが、ソース・ドレイン領域の面積が異なるため（Ｓ４＞Ｓ３）、抵抗は面積が小さいトランジスタＭ３のほうが大きくなる（Ｒ３＞Ｒ４）。つまり、ソース・ドレイン領域の面積が大きくなると、図７の電流経路２、３の経路が多くなり、それに律則されているソース、ドレイン抵抗値が低下するものと考えられる。そして、面積が更に大きくなると、面積に依存せずにソース、ドレイン抵抗値は一定になることが確認された。以下、更に説明する。
【００３７】
図１０は、ソース・ドレイン抵抗のトータルの抵抗値Ｒtotalとソース・ドレイン領域の面積Ｓとの関係を示す図である。ソース・ドレイン領域のトータル抵抗値Ｒtotalは、図８の抵抗回路の合成抵抗となるが、前述したとおり図７の電流経路２、３が支配的になる。よって、電流経路２、３に沿って、シリサイド層及び半導体間の界面抵抗ＲＭＳと、ソース・ドレイン拡散層内の抵抗ＲＤｉｆｆ、狭い領域の抵抗ＲＮａｒに依存した抵抗値になる。その結果、トータル抵抗値Ｒtotalは、次のようにソース・ドレイン拡散層の面積に応じて、２つの領域に分けられる。つまり、以下の（１）と（２）に示すとおりである。
（１）ソース・ドレイン拡散層の面積が小さい領域の特性５０
拡散層の面積が小さい領域では、シリサイド層及び半導体間の界面抵抗ＲＭＳが他の抵抗に比べて大きいため、トータル抵抗Ｒtotalはこの界面抵抗ＲＭＳに律則される。つまり、面積が小さい領域では、上記３つの抵抗ＲＭＳ、ＲＤｉｆｆ、ＲＮａｒのうち、界面抵抗ＲＭＳが最も大きくなるからである。したがって、ソース・ドレイン領域の面積に反比例してトータル抵抗値Ｒtotalが低下する。つまり、特性５０の通りである。
（２）ソース・ドレイン拡散層の面積が大きい領域の特性５２
拡散層の面積が大きい領域では、界面抵抗ＲＭＳは十分小さくなり、狭い領域の抵抗ＲＮａｒが相対的に他の抵抗よりも大きくなり、トータル抵抗値はこの抵抗ＲＮａｒに律則することになる。そして、この抵抗ＲＮａｒは、ソース・ドレイン拡散層の面積に依存しないので、面積Ｓに依存せずトータル抵抗値Ｒtotalは一定値Ｒ０になる。
【００３８】
以上の通り、ソース・ドレイン抵抗Ｒtotalは、次の式により示される特性を有する。
【００３９】
Ｒtotal＝Ｒ０＋Ｒ（Ｓ）
Ｒ（Ｓ）＝Ｃｘ１／Ｓ＋Ｃｘ２（Ｓ＜ＳＬＩＭＩＴ）
＝０（Ｓ＞ＳＬＩＭＩＴ）
ここで、Ｒ０は一定値、Ｓはソース・ドレイン拡散層の面積（ソース・ドレイン領域の面積）、ＳＬＩＭＩＴは２つの領域の境界の面積、Ｃｘ１、Ｃｘ２はそれぞれ定数である。
【００４０】
したがって、新たに設計されたＭＯＳトランジスタの実サンプルに対してそのソース・ドレイン抵抗を測定し、上記の式に代入して定数Ｒ０、Ｃｘ１、Ｃｘ２、ＳＬＩＭＩＴを求めることにより、そのＭＯＳトランジスタのＲ抽出テーブルＦ２（図５）を生成することができる。そして、セルのライブラリデータを生成する時に、上記のＲ計算式を直接適用するか，もしくはこのＲ抽出テーブルを参照することで、セルのレイアウトデータに基づき、セル内のＭＯＳトランジスタのソース・ドレイン抵抗を高精度に抽出することができる。
【００４１】
図１１は、ＭＯＳトランジスタのソース・ドレイン抵抗を評価するモデル例を示す図である。また、図１２は、そのモデルに対してソース・ドレイン抵抗を測定する測定モデル例を示す図である。図１１の評価モデルは、Ｎ型拡散層Ｎがシャロートレンチアイソレーション（ＳＴＩ）構造により囲まれて形成され、ゲート電極Ｇ、ドレインコンタクトＤ、ソースコンタクトＳが形成されている。そして、評価モデルは、ゲート電極Ｇと同じポリシリコンで形成された分離用ゲートＩＧを、ゲート電極Ｇから距離ｄの位置に設けている。評価モデルとして、この距離ｄを異ならせた複数のトランジスタＭｘをシリコン基板に形成し、図１２のような回路構成にして、トランジスタモデルＭｘのソース、ドレイン間に電圧Ｖ０を印加した時の電流Ｉを測定し、ソース抵抗Ｒｓを求める。ここで、ドレイン抵抗Ｒｄとトランジスタのオン抵抗Ｒｃは既知のものとする。
【００４２】
複数のトランジスタモデルＭｘは、それぞれソース領域の面積が異なり、それに伴って検出されるソース抵抗Ｒｓをグラフにすると、図１０のＲ抽出ルールのグラフを得ることができる。つまり、横軸面積に対する縦軸トータル抵抗値の関係を得ることができる。または、上記のソース・ドレイン抵抗Ｒtotalの式の各定数を求めることができる。このようにして求められたＲ抽出ルールは、前述のとおり、ＣＲ抽出ツールにより参照されるテーブルとして、コンピュータがアクセス可能なメモリ内に記録される。即ち、図５のＲＣ抽出ルールファイルＦ２のとおりである。
【００４３】
図６に示したＲＣ抽出工程Ｓ１２について、図７〜図１２の例との関係で説明する。新たに半導体デバイスが設計されると、その設計されたＭＯＳトランジスタについて、図１１、図１２に示したトランジスタモデルに基づき、そのＭＯＳトランジスタのソース領域またはドレイン領域の面積Ｓに対するソース・ドレイン抵抗Ｒtotalの関係が求められる。これは、トランジスタモデルを実測することにより求められる。但し、ＭＯＳトランジスタのサイズが微少であるため、図１０に示されるようなソース・ドレイン抵抗の特性になる。この特性は、従来のＲＣ抽出ルールファイルには採用されていない新規な特性である。
【００４４】
そして、図５に示したとおり、上記求められた特性がＲ抽出ルールファイルＦ２として、コンピュータがアクセス可能なメモリ領域内に格納される。そして、ＲＣ抽出工程Ｓ１２において、セルのレイアウトデータが入力されると、ＲＣ抽出ツールＦ３は、複数層のレイアウトデータを分析して、セル内のＭＯＳトランジスタのソース領域及びドレイン領域の面積を演算で求める。そして、ＲＣ抽出ツールＦ３は、求められた面積Ｓに対応するソース抵抗、ドレイン抵抗を、Ｒ抽出ルールファイルＦ２を参照することで抽出する。抽出されたソース抵抗、ドレイン抵抗は、通常、シート数（抵抗値をシート抵抗で除算した数）の単位で出力される。
【００４５】
Ｒ抽出ルールファイルＦ２を、図１０に示されるグラフを面積Ｓに対応するトータル抵抗Ｒtotalを有するテーブルにする場合は、レイアウトデータから得られた面積Ｓに基づいて対応する抵抗Ｒtotalを抽出することができる。また、Ｒ抽出ルールファイルＦ２を、上記の式の各定数にする場合は、抽出ツールがそれら定数にしたがって上記の式により面積Ｓに対応する抵抗Ｒtotalを演算で求めることができる。Ｒ抽出ルールファイルＦ２は、いずれの形式であってもよい。
【００４６】
このようにして、ＲＣ抽出ツールにより、セル内のＭＯＳトランジスタのソース抵抗、ドレイン抵抗が、ゲート長、ゲート幅などと共に、そのトランジスタの属性データとして生成される。これら属性データは、ＭＯＳトランジスタの接続関係を示すネットリストに含められて、入力信号などとともに、入出力特性シミュレータＦ５に供給される。入出力特性シミュレータＦ５は、前述のとおり、ネットリストを分析して、図２のようなセルの入出力特性を生成する。このセルの入出力特性は、セルのレイアウトデータと共に、セルライブラリのデータとして登録される。
【００４７】
以上、本実施の形態によれば、微細なＭＯＳトランジスタであってソース・ドレイン領域に金属シリサイド層を有するＭＯＳトランジスタのソース・ドレイン抵抗をより正確に抽出することができる。よって、より正確なセルのライブラリデータを生成することができる。
【００４８】
以上の実施の形態をまとめると、以下の付記の通りである。
【００４９】
（付記１）ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルのライブラリデータの生成方法において、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出工程と、
抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション工程とを有することを特徴とするライブラリデータの生成方法。
【００５０】
（付記２）付記１において、
前記抵抗抽出参照ファイルは、前記第１の面積領域では、前記ソース、ドレイン抵抗を前記面積に反比例する抵抗値とすることを特徴とするライブラリデータの生成方法。
【００５１】
（付記３）付記１において、
前記ＭＯＳトランジスタは、シリコン半導体基板に形成されたソース、ドレイン拡散領域と、当該ソース、ドレイン領域より浅く形成されそれら領域からゲート電極まで延びるソース、ドレイン拡張領域と、前記ソース、ドレイン拡散領域の表面に形成された金属シリサイド層と、当該金属シリサイド層に接続されるコンタクト用ビアとを有することを特徴とするライブラリデータの生成方法。
【００５２】
（付記４）付記１において、
前記抵抗抽出工程では、前記セルのレイアウトデータに基づいて、前記ソース、ドレイン領域の面積が求められ、当該求められた面積に対応するソース、ドレイン抵抗が抽出されることを特徴とするライブラリデータの生成方法。
【００５３】
（付記５）ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルの前記ＭＯＳトランジスタの抵抗抽出方法において、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出することを特徴とするＭＯＳトランジスタの抵抗抽出方法。
【００５４】
（付記６）付記５において、
前記抵抗抽出参照ファイルは、前記第１の面積領域では、前記ソース、ドレイン抵抗を前記面積に反比例する抵抗値とすることを特徴とするＭＯＳトランジスタの抵抗抽出方法。
【００５５】
（付記７）ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルのライブラリデータの生成手順をコンピュータに実行させるライブラリデータ生成プログラムにおいて、
前記生成手順は、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出手順と、
抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション手順とを有することを特徴とするライブラリデータの生成プログラム。
【００５６】
（付記８）付記７において、
前記抵抗抽出参照ファイルは、前記第１の面積領域では、前記ソース、ドレイン抵抗を前記面積に反比例する抵抗値とすることを特徴とするライブラリデータの生成プログラム。
【００５７】
（付記９）ソース、ドレイン領域の表面が金属シリサイド化されたＭＯＳトランジスタを接続して構成されるセルの前記ＭＯＳトランジスタの抵抗抽出する手順をコンピュータに実行させる抵抗抽出プログラムにおいて、
前記抵抗抽出手順は、
前記ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を当該面積に依存する抵抗値とし、前記面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を当該面積に依存しない固定抵抗値とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、前記ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出することを特徴とするＭＯＳトランジスタの抵抗抽出プログラム。
【００５８】
（付記１０）付記９において、
前記抵抗抽出参照ファイルは、前記第１の面積領域では、前記ソース、ドレイン抵抗を前記面積に反比例する抵抗値とすることを特徴とするＭＯＳトランジスタの抵抗抽出プログラム。
【図面の簡単な説明】
【００５９】
【図１】本実施の形態におけるセルの一例を示す図である。
【図２】図１のセルの入出力特性の一例を示す図である。
【図３】図１のセルの回路図である。
【図４】図３のインバータゲートのレイアウト図である。
【図５】本実施の形態におけるセルのライブラリデータを生成するライブラリ生成装置の概略図である。
【図６】本実施の形態におけるセルのライブラリ生成方法のフローチャート図である。
【図７】ＭＯＳデバイスの断面図である。
【図８】ＭＯＳデバイスの断面図にソース・ドレイン領域ＳＤ１の抵抗回路を示す図である。
【図９】微細化されたＭＯＳトランジスタのレイアウトパターンとソース・ドレイン抵抗との関係を示す図である。
【図１０】ソース・ドレイン抵抗のトータルの抵抗値Ｒtotalとソース・ドレイン領域の面積Ｓとの関係を示す図である。
【図１１】ＭＯＳトランジスタのソース・ドレイン抵抗を評価するモデル例を示す図である。
【図１２】図１１のモデルに対してソース・ドレイン抵抗を測定する測定モデル例を示す図である。
【符号の説明】
【００６０】
Ｆ２：ＲＣ抽出ルールファイル（抵抗抽出参照ファイル）、Ｆ３：ＲＣ抽出ツール
Ｆ５：入出力特性シミュレータ、Ｆ６：セルのライブラリファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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