(57)【要約】【課題】出力のコモンモードレベルの低下を抑制することのできるアナログ電圧加算回路を提案し、併せて、またアナログ電圧に係数を乗算して加算するときに、係数の設定を容易に行なうことのできるアナログ電圧加算回路を提案するものである。【解決手段】第１負荷抵抗回路とを有する第１の加算回路と、第２負荷抵抗回路とを有する第２の加算回路と、第３負荷抵抗回路を有し、第１、第２の加算回路の加算出力を加算する第３の加算回路を用いる。係数を乗算するときには、電流源トランジスタの制御端子に係数を設定する係数設定回路を設け、この係数設定回路が、電流源トランジスタの増幅率特性における非直線性に対応したバイアス電圧を電流源トランジスタの制御端子に与える。【選択図】図５
2006344169.tif 000002
【特許請求の範囲】
【請求項１】
アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された第１負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ０とアナログ電圧ＶＩ１とを加算した加算出力ＶＯ１を発生する第１の加算回路、
アナログ電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２とアナログ電圧ＶＩ３とを加算した加算出力ＶＯ２を発生する第２の加算回路、および
前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路を有し、前記加算出力ＶＯ１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路。
【請求項２】
請求項１記載のアナログ電圧加算回路であって、さらに、
アナログ電圧ＶＩ４が入力される差動トランジスタ回路ＴＩ４と、アナログ電圧ＶＩ５が入力される差動トランジスタ回路ＴＩ５と、前記差動トランジスタ回路ＴＩ４と差動トランジスタ回路ＴＩ５に共通に接続された第４負荷抵抗回路を有し、少なくともアナログ電圧ＶＩ４とアナログ電圧ＶＩ５とを加算した加算出力ＶＯ３を発生する第４の加算回路、
アナログ電圧ＶＩ６が入力される差動トランジスタ回路ＴＩ６と、アナログ電圧ＶＩ７が入力される差動トランジスタ回路ＴＩ７と、前記差動トランジスタ回路ＴＩ６と差動トランジスタ回路ＴＩ７に共通に接続された第５負荷抵抗回路とを有し、少なくともアナログ入力電圧ＶＩ６と、アナログ電圧ＶＩ７とを加算した加算出力ＶＯ４を発生する第５の加算回路、
前記加算出力ＶＯ３が入力される差動トランジスタ回路ＴＯ３と、前記加算出力ＶＯ４が入力される差動トランジスタ回路ＴＯ４と、前記差動トランジスタ回路ＴＯ３と差動トランジスタ回路ＴＯ４に共通に接続された第６負荷抵抗回路を有し、前記加算出力ＶO３と加算出力ＶO４を加算した加算出力ＶO３４を出力する第６の加算回路、および
前記加算出力ＶO１２と加算出力ＶO３４とを加算し、加算出力ＶOを発生する第７の加算回路を備えたアナログ電圧加算回路。
【請求項３】
アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された第１負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する第１の加算回路、
アナログ入力電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２に定数Ｃ２を乗じたアナログ電圧と、アナログ電圧ＶＩ３に定数Ｃ３を乗じたアナログ電圧とを加算した加算出力ＶＯ２を発生する第２の加算回路、および
前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路とを有し、前記加算出力ＶO１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路。
【請求項４】
請求項３記載のアナログ電圧加算回路であって、さらに、
アナログ電圧ＶＩ４が入力される差動トランジスタ回路ＴＩ４と、アナログ電圧ＶＩ５が入力される差動トランジスタ回路ＴＩ５と、前記差動トランジスタ回路ＴＩ４と差動トランジスタ回路ＴＩ５に共通に接続された第４負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ４に係数Ｃ４を乗じたアナログ電圧と、アナログ電圧ＶＩ５に係数Ｃ５を乗じたアナログ電圧とを加算した加算出力ＶＯ３を発生する第４の加算回路、
アナログ電圧ＶＩ６が入力される差動トランジスタ回路ＴＩ６と、アナログ電圧ＶＩ７が入力される差動トランジスタ回路ＴＩ７と、前記差動トランジスタ回路ＴＩ６と差動トランジスタ回路ＴＩ７に共通に接続された第５負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ６に係数Ｃ６を乗じたアナログ電圧と、アナログ電圧ＶＩ７に係数Ｃ７を乗じたアナログ電圧を加算した加算出力ＶＯ４を発生する第５の加算回路、
前記加算出力ＶＯ３が入力される差動トランジスタ回路ＴＯ３と、前記加算出力ＶＯ４が入力される差動トランジスタ回路ＴＯ４と、前記差動トランジスタ回路ＴＯ３と差動トランジスタ回路ＴＯ４に共通に接続された第６負荷抵抗回路とを有し、前記加算出力ＶＯ３と加算出力ＶＯ４を加算した加算出力ＶＯ３４を出力する第６の加算回路、および
前記加算出力ＶＯ１２と加算出力ＶＯ３４とを加算し、加算出力ＶＯを発生する第７の加算回路を備えたアナログ電圧加算回路。
【請求項５】
請求項３記載のアナログ電圧加算回路であって、前記差動トランジスタ回路ＴＩ０、ＴＩ１、ＴＩ２、ＴＩ３には、それぞれ前記係数Ｃ０、Ｃ１、Ｃ２、Ｃ３を設定する電流源トランジスタが接続されたことを特徴とするアナログ電圧加算回路。
【請求項６】
請求項５記載のアナログ電圧加算回路であって、前記各差動トランジスタ回路ＴＩ０、ＴＩ１、ＴＩ２、ＴＩ３と、前記各電流源トランジスタとが、それぞれＣＭＯＳトランジスタを用いて構成されたアナログ電圧加算回路。
【請求項７】
請求項５記載のアナログ電圧加算回路であって、前記各電流源トランジスタの制御端子には、前記係数Ｃ０、Ｃ１、Ｃ２、Ｃ３を設定する係数設定回路が接続されたアナログ電圧加算回路。
【請求項８】
請求項７記載のアナログ電圧加算回路であって、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタに共通した１つの電流源トランジスタについて、そのバイアス電圧ＶＢＩＡＳと、このバイアス電圧ＶＢＩＡＳに対応する増幅率Ｃとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、前記各係数Ｃ０、Ｃ１、Ｃ２、Ｃ３のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。
【請求項９】
請求項７記載のアナログ電圧加算回路であって、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタに共通した１つの電流源トランジスタについて、その増幅率特性の複数の特性ポイントにそれぞれ対応するバイアス電圧ＶＢＩＡＳと、増幅率Ｃのデータを記憶し、これらのデータに基づいて、前記各係数Ｃ０、Ｃ１、Ｃ２、Ｃ３のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ加算回路。
【請求項１０】
請求項７記載のアナログ電圧加算回路であって、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記第１または第２負荷抵抗に共通に接続された前記複数の電流源トランジスタについて、それぞれの電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、前記各係数Ｃ０、Ｃ１、Ｃ２、Ｃ３のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。
【請求項１１】
請求項７記載のアナログ電圧加算回路であって、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記第１または第２負荷抵抗に共通に接続された前記複数の電流源トランジスタにおいて、それぞれの電流源トランジスタについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、前記各係数Ｃ０、Ｃ１、Ｃ２、Ｃ３のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。
【請求項１２】
アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０に接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、そのバイアス電圧ＶＢＩＡＳと、このバイアス電圧ＶＢＩＡＳに対応する増幅率Ｃとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。
【請求項１３】
アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧ＶＢＩＡＳと、増幅率Ｃのデータを記憶し、これらのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ加算回路。
【請求項１４】
アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。
【請求項１５】
アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。
【請求項１６】
請求項１２から請求項１５のいずれか一項に記載されたアナログ電圧加算回路であって、前記差動トランジスタ回路ＴＩ０、ＴＩ１と前記電流源トランジスタＴＣ０、ＴＣ１とが、ＣＭＯＳで構成されたことを特徴とするアナログ電圧加算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば通信機器のデータ受信ブロックのイコライザに応用されるアナログ電圧加算回路に関するものである。
【背景技術】
【０００２】
通信機器の受信ブロックでは、受信データの劣化を補償するために、アナログＦＩＲ（Finite Impulse Response）型イコライザが使用される。この従来のアナログＦＩＲ型イコライザが下記の非特許文献１および２に開示されている。
【０００３】
【非特許文献１】２００３アイイーイーイー  インターナショナル  ソリッド  ステート  サーキット  コンファレンス（2003 IEEE International Solid-State Circuits Conference）のセッション１０／ハイスピードビルディングブロックス／ペーパ１０．４（SESSION 10/HIGH SPEED BUILDING BLOCKS/PAPER 10.4）のFigure 10.4.2
【非特許文献２】アイイーイーイー  フォトニックス  テクノロジ  レターズ（IEEE PHOTONICS TECHNOLOGY LETTERS）のVOL.１２、NO.２、FEBRUARY  ２０００の１９６−１９８ページのFig.１
【０００４】
これらの文献に開示された従来のアナログＦＩＲ型イコライザを図１２に示す。図１２において、ＶＩＮはアナログデータ、τは遅延素子、○で囲まれたＸはそれぞれ係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算する乗算器であり、○で囲まれた＋は加算器である。アナログデータＶＩＮに基づいて、各部分を伝播する信号はすべてアナログ電圧で表わされる。アナログデータＶＩＮの伝播速度がＧｂｐｓ（Giga bit par second）を超えるような回路では、各乗算器および加算器は、高速信号を処理するのに適した差動トランジスタ回路とされることが多い。図１２の遅延素子τを省略すると、図１３の回路となる。これは、アナログ電圧ＶＩ０、ＶＩ１、・・・、ＶＩＮ−１にそれぞれ係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算して加算するアナログ電圧加算回路である。
【０００５】
図１４は、図１３のアナログ電圧加算回路の具体的な回路図である。この図１４において、アナログ電圧ＶＩ０、ＶＩ１、・・・、ＶＩＮ−１は、それぞれ差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１の一対のゲート間に与えられる。各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１には、それぞれ係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算するための電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１が接続されている。また、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１は、すべて共通の負荷抵抗回路Ｒに互いに並列に接続される。この図１４のアナログ電圧加算回路は、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１と電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１により、アナログ電圧ＶＩ０、ＶＩ１、・・・、ＶＩＮ−１のそれぞれに係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算したアナログ電圧ＶＩ０×Ｃ０、ＶＩ１×Ｃ１、・・・、ＶＩＮ−１×ＣＮ−１を加算した加算出力ＶＯを負荷抵抗回路Ｒから出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図１４に示すアナログ電圧加算回路では、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１に流れる電流がすべて共通の負荷抵抗回路Ｒに流れるため、加算出力Ｖ０のコモンモードレベルが低下する問題がある。前記文献１、２では、差動トランジスタ回路および電流源トランジスタにＧａＡｓＭＥＳＦＥＴおよびＳｉＧｅバイポーラトランジスタを用いるので、電源電圧が例えば５（Ｖ）と高く、このコモンモードレベルの低下が大きな問題とはならない。しかし、加算回路を構成する半導体集積回路の低消費電力化と小面積化を狙ってＣＭＯＳトランジスタを用いる場合には、電源電圧が例えば１．２（Ｖ）と低いため、このコモンモードレベルの低下により、各トランジスタが非飽和領域で動作し、各トランジスタに充分な電流を流すことができない。
【０００７】
また、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算する電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１は、その制御端子にバイアス電圧ＶＢＩＡＳを設定し、そのバイアス電圧ＶＢＡＩＳに対応した増幅率に基づいて、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定するが、その制御端子へのバイアス電圧と増幅率との関係が、非線形関数であるので、各係数Ｃ０、Ｃ１、・・・、ＣＮ−１を与えるためのバイアス電圧ＶＢＩＡＳの設定が困難である。
【０００８】
この発明は、前記コモンモードレベルの低下を抑制することのできる改良されたアナログ電圧加算回路を提案するものである。
また、この発明はアナログ電圧に係数を乗算して加算するときに、係数の設定を容易に行なうことのできるアナログ電圧加算回路を提案するものである。
【課題を解決するための手段】
【０００９】
この発明の第１の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された第１負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ０とアナログ電圧ＶＩ１とを加算した加算出力ＶＯ１を発生する第１の加算回路、アナログ電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２とアナログ電圧ＶＩ３とを加算した加算出力ＶＯ２を発生する第２の加算回路、および前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路を有し、前記加算出力ＶＯ１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路である。
【００１０】
また、この発明の第２の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された第１負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する第１の加算回路、
アナログ入力電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２に定数Ｃ２を乗じたアナログ電圧と、アナログ電圧ＶＩ３に定数Ｃ３を乗じたアナログ電圧とを加算した加算出力ＶＯ２を発生する第２の加算回路、および
前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路とを有し、前記加算出力ＶO１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路である。
【００１１】
また、この発明の第３の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０に接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、そのバイアス電圧ＶＢＩＡＳと、このバイアス電圧ＶＢＩＡＳに対応する増幅率Ｃとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
【００１２】
また、この発明の第４の観点におけるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧ＶＢＩＡＳと、増幅率Ｃのデータを記憶し、これらのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
【００１３】
また、この発明の第５の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
【００１４】
さらに、この発明の第６の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
【発明の効果】
【００１５】
この発明の第１、第２の観点によるアナログ電圧加算回路では、第１、第２、第３の加算回路が、それぞれ第１、第２、第３負荷抵抗回路を有するので、各加算回路における出力のコモンモードレベルの低下を抑制することができる。
【００１６】
また、この発明の第３の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、そのバイアス電圧ＶＢＩＡＳと、このバイアス電圧ＶＢＩＡＳに対応する増幅率Ｃとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。
【００１７】
また、この発明の第４の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧ＶＢＩＡＳと、増幅率Ｃのデータを記憶し、これらのデータに基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。
【００１８】
また、この発明の第５の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。
【００１９】
また、この発明の第６の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。
【発明を実施するための最良の形態】
【００２０】
以下この発明のいくつかの実施の形態について、図面を参照して説明する。
【００２１】
実施の形態１．
図１は、この発明によるアナログ電圧加算回路の実施の形態１を示す演算系統図、図２は、この実施の形態１の具体的な電気回路図である。
【００２２】
図１に示す実施の形態１のアナログ加算回路は、４つのアナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３を加算して、加算出力ＶＯ１２を発生するアナログ加算回路である。加算出力ＶＯ１２は、次の（式１）で表わされる。
ＶＯ１２＝ＶＩ０＋ＶＩ１＋ＶＩ２＋ＶＩ３      （式１）
【００２３】
この実施の形態１のアナログ加算回路は、第１、第２、第３の３つの加算回路１０、１１、２０を備えている。第１の加算回路１０は、アナログ電圧ＶＩ０とアナログ電圧ＶＩ１とを加算した加算出力ＶＯ１を発生する。第２の加算回路１１は、アナログ電圧ＶＩ２とアナログ電圧ＶＩ３とを加算した加算出力ＶＯ２を発生する。第３の加算回路２０は、加算出力ＶＯ１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する。この実施の形態１のアナログ加算回路は、（式１）の加算を行なうために、３つの加算回路１０、１１、２０を使用する。
【００２４】
図２に示す実施の形態１の具体的な電気回路図において、第１の加算回路１０は、２つの差動トランジスタ回路ＴＩ０、ＴＩ１と、これらの各差動トランジスタ回路ＴＩ０、ＴＩ１のそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１と、各差動トランジスタ回路ＴＩ０、ＴＩ１に共通に接続された第１負荷抵抗回路Ｒ１を含む。この第１負荷抵抗回路Ｒ１は、一対の互いに抵抗値の等しい抵抗Ｒ１１、Ｒ１２を含む。
【００２５】
差動トランジスタ回路ＴＩ０は、一対のトランジスタＴＩ０１、ＴＩ０２で構成され、これらの一対のトランジスタＴＩ０１、ＴＩ０２には、電流源トランジスタＴＣ０が共通に接続される。これらのトランジスタＴＩ０１、ＴＩ０２と電流源トランジスタＴＣ０とは、ＣＭＯＳＦＥＴで構成される。これらの一対のトランジスタＴＩ０１、ＴＩ０２の各ゲートの間に、アナログ電圧ＶＩ０が供給され、電流源トランジスタＴＣ０は、この実施の形態１では、アナログ電圧ＶＩ０に係数１を乗算する。これらの一対のトランジスタＴＩ０１、ＴＩ０２は、それぞれ抵抗Ｒ１１、Ｒ１２に接続される。
【００２６】
差動トランジスタ回路ＴＩ１は、一対のトランジスタＴＩ１１、ＴＩ１２で構成され、これらの一対のトランジスタＴＩ１１、ＴＩ１２には、電流源トランジスタＴＣ１が共通に接続される。これらのトランジスタＴＩ１１、ＴＩ１２と電流源トランジスタＴＣ１とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ１１、ＴＩ１２の各ゲートの間に、アナログ電圧ＶＩ１が供給され、電流源トランジスタＴＣ１は、この実施の形態１では、アナログ電圧ＶＩ１に係数１を乗算する。これらの一対のトランジスタＴＩ１１、ＴＩ１２は、それぞれ抵抗Ｒ１１、Ｒ１２に接続される。
【００２７】
第１の加算回路１０において、第１負荷抵抗回路Ｒ１には、アナログ電圧ＶＩ０、ＶＩ１がそれぞれ入力される２つの差動トランジスタ回路ＴＩ０、ＴＩ１が共通に接続される。この第１負荷抵抗回路Ｒ１に接続される差動トランジスタ回路数は２であり、４つのすべてのアナログ電圧が入力される４つの差動トランジスタ回路を接続するものに比較して、第１負荷抵抗回路Ｒ１に流れる電流を低減することができる。
【００２８】
図２に示す実施の形態１の具体的な電気回路図において、第２の加算回路１１は、２つの差動トランジスタ回路ＴＩ２、ＴＩ３と、これらの各差動トランジスタ回路ＴＩ２、ＴＩ３のそれぞれに接続された電流源トランジスタＴＣ２、ＴＣ３と、各差動トランジスタ回路ＴＩ２、ＴＩ３に共通に接続された第２負荷抵抗回路Ｒ２を含む。この第２負荷抵抗回路Ｒ２は、一対の互いに抵抗値の等しい抵抗Ｒ２１、Ｒ２２を含む。
【００２９】
差動トランジスタ回路ＴＩ２は、一対のトランジスタＴＩ２１、ＴＩ２２で構成され、これらの一対のトランジスタＴＩ２１、ＴＩ２２には、電流源トランジスタＴＣ２が共通に接続される。これらのトランジスタＴＩ２１、ＴＩ２２と電流源トランジスタＴＣ２とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ２１、ＴＩ２２の各ゲートの間に、アナログ電圧ＶＩ２が供給され、電流源トランジスタＴＣ２は、この実施の形態１では、アナログ電圧ＶＩ２に係数１を乗算する。これらの一対のトランジスタＴＩ２１、ＴＩ２２は、それぞれ抵抗Ｒ２１、Ｒ２２に接続される。
【００３０】
差動トランジスタ回路ＴＩ３は、一対のトランジスタＴＩ３１、ＴＩ３２で構成され、これらの一対のトランジスタＴＩ３１、ＴＩ３２には、電流源トランジスタＴＣ３が共通に接続される。これらのトランジスタＴＩ３１、ＴＩ３２と電流源トランジスタＴＣ３とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ３１、ＴＩ３２の各ゲートの間に、アナログ電圧ＶＩ３が供給され、電流源トランジスタＴＣ３は、この実施の形態１では、アナログ電圧ＶＩ３に係数１を乗算する。これらの一対のトランジスタＴＩ３１、ＴＩ３２は、それぞれ抵抗Ｒ２１、Ｒ２２に接続される。
【００３１】
第２の加算回路１１において、第２負荷抵抗回路Ｒ２には、２つの差動トランジスタ回路ＴＩ２、ＴＩ３が共通に接続される。この第２負荷抵抗回路Ｒ２に接続される差動トランジスタ回路数は２であり、４つのすべてのアナログ電圧が入力される４つの差動トランジスタ回路を接続するものに比較して、第２負荷抵抗回路Ｒ２に流れる電流を低減することができる。
【００３２】
図２に示す実施の形態１の具体的な電気回路図において、第３の加算回路２０は、２つの差動トランジスタ回路ＴＯ１、ＴＯ２と、これらの各差動トランジスタ回路ＴＯ１、ＴＯ２のそれぞれに接続された電流源トランジスタＴＣＯ１、ＴＣＯ２と、各差動トランジスタ回路ＴＯ１、ＴＯ２に共通に接続された第３負荷抵抗回路Ｒ３を含む。この第３負荷抵抗回路Ｒ３は、一対の互いに抵抗値の等しい抵抗Ｒ３１、Ｒ３２を含む。
【００３３】
差動トランジスタ回路ＴＯ１は、一対のトランジスタＴＯ１１、ＴＯ１２で構成され、これらの一対のトランジスタＴＯ１１、ＴＯ１２には、電流源トランジスタＴＣＯ１が共通に接続される。これらのトランジスタＴＯ１１、ＴＯ１２と電流源トランジスタＴＣ０１とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ１１、ＴＯ１２の各ゲートの間に、第１の加算回路１０からの加算出力ＶＯ１が供給され、電流源トランジスタＴＣＯ１は、このアナログ電圧ＶＯ１に係数１を乗算する。これらの一対のトランジスタＴＯ１１、ＴＯ１２は、それぞれ抵抗Ｒ３１、Ｒ３２に接続される。
【００３４】
差動トランジスタ回路ＴＯ２は、一対のトランジスタＴＯ２１、ＴＯ２２で構成され、これらの一対のトランジスタＴＯ２１、ＴＯ２２には、電流源トランジスタＴＣＯ２が共通に接続される。これらのトランジスタＴＯ２１、ＴＯ２２と電流源トランジスタＴＣ０２とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ２１、ＴＯ２２の各ゲートの間に、第２の加算回路１１からの加算出力ＶＯ２が供給され、電流源トランジスタＴＣＯ２は、この加算出力ＶＯ２に係数１を乗算する。これらの一対のトランジスタＴＯ２１、ＴＯ２２は、それぞれ抵抗Ｒ３１、Ｒ３２に接続される。
【００３５】
第３の加算回路２０において、第３負荷抵抗回路Ｒ３には、２つの差動トランジスタ回路ＴＯ１、ＴＯ２が共通に接続されるが、この第３負荷抵抗回路Ｒ３に接続される差動トランジスタ回路数は２であり、第３負荷抵抗回路Ｒ３に流れる電流を低減することができる。
【００３６】
以上のように、実施の形態１では、３つの加算回路１０、１１、２０を使用するので、各加算回路１０、１１、２０において、負荷抵抗回路Ｒ１、Ｒ２、Ｒ３に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
【００３７】
なお、実施の形態１では、２つの加算回路１０、１１がともに２つのアナログ電圧を加算するように構成したが、各加算回路１０、１１がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態１のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１に割り振ることにより、各加算回路１０、１１のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１におけるコモンモードレベルの低下を抑制することができ、また、加算回路２０についても、コモンモードレベルの低下を抑制することができる。
【００３８】
実施の形態２．
図３は、この発明によるアナログ電圧加算回路の実施の形態２を示す演算系統図、図４は、この実施の形態２によるアナログ電圧加算回路の具体的な電気回路図である。
【００３９】
実施の形態２のアナログ電圧加算回路は、実施の形態１のアナログ電圧加算回路に、さらに４つの第４の加算回路１２、第５の加算回路１３、第６の加算回路２１、および第７の加算回路３０を追加し、８つのアナログ電圧ＶＩ０〜ＶＩ７を加算し、加算出力ＶＯを出力する。この加算出力ＶＯは、次の（式２）で表わされる。
ＶＯ＝ＶＩ０＋ＶＩ１＋ＶＩ２＋ＶＩ３＋ＶＩ４＋ＶＩ５＋ＶＩ６＋ＶＩ７    （式２）
【００４０】
この実施の形態２のアナログ電圧加算回路において、第４の加算回路１２、第５の加算回路１３、および第６の加算回路２１は実施の形態１と同様に構成される。第４の加算回路１２は、アナログ電圧ＶＩ４とアナログ電圧ＶＩ５を加算し、加算出力ＶＯ３を出力するように構成される。第５の加算回路１３は、アナログ電圧ＶＩ６とアナログ電圧ＶＩ７を加算し、加算出力ＶＯ４を出力するように構成される。第６の加算回路２１は、第４の加算回路１２からの加算出力ＶＯ３と第５の加算回路１３からの加算出力ＶＯ４とを加算し、加算出力ＶＯ３４を出力するように構成される。また、第７の加算回路３０は、第３の加算回路２０からの加算出力ＶＯ１２と第６の加算回路２１からの加算出力ＶＯ３４とを加算し、加算出力ＶＯを出力する。
【００４１】
図４に示す実施の形態２の具体的な電気回路図において、第４の加算回路１２は、２つの差動トランジスタ回路ＴＩ４、ＴＩ５と、これらの各差動トランジスタ回路ＴＩ４、ＴＩ５のそれぞれに接続された電流源トランジスタＴＣ４、ＴＣ５と、各差動トランジスタ回路ＴＩ４、ＴＩ５に共通に接続された第４負荷抵抗回路Ｒ４を含む。この第４負荷抵抗回路Ｒ４は、一対の互いに抵抗値の等しい抵抗Ｒ４１、Ｒ４２を含む。
【００４２】
差動トランジスタ回路ＴＩ４は、一対のトランジスタＴＩ４１、ＴＩ４２で構成され、これらの一対のトランジスタＴＩ４１、ＴＩ４２には、電流源トランジスタＴＣ４が共通に接続される。これらのトランジスタＴＩ４１、ＴＩ４２と電流源トランジスタＴＣ４とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ４１、ＴＩ４２の各ゲートの間に、アナログ電圧ＶＩ４が供給され、電流源トランジスタＴＣ４は、この実施の形態２では、アナログ電圧ＶＩ４に係数１を乗算する。これらの一対のトランジスタＴＩ４１、ＴＩ４２は、それぞれ抵抗Ｒ４１、Ｒ４２に接続される。
【００４３】
差動トランジスタ回路ＴＩ５は、一対のトランジスタＴＩ５１、ＴＩ５２で構成され、これらの一対のトランジスタＴＩ５１、ＴＩ５２には、電流源トランジスタＴＣ５が共通に接続される。これらのトランジスタＴＩ５１、ＴＩ５２と電流源トランジスタＴＣ５とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ５１、ＴＩ５２の各ゲートの間に、アナログ電圧ＶＩ５が供給され、電流源トランジスタＴＣ５は、この実施の形態２では、アナログ電圧ＶＩ５に係数１を乗算する。これらの一対のトランジスタＴＩ５１、ＴＩ５２は、それぞれ抵抗Ｒ４１、Ｒ４２に接続される。
【００４４】
第４の加算回路１２において、第４負荷抵抗回路Ｒ４には、２つの差動トランジスタ回路ＴＩ４、ＴＩ５が共通に接続される。この第４負荷抵抗回路Ｒ４に接続される差動トランジスタ回路数は２であり、８つのすべてのアナログ電圧が入力される８つの差動トランジスタ回路を接続するものに比較して、第４負荷抵抗回路Ｒ４に流れる電流を低減することができる。
【００４５】
図４に示す実施の形態２の具体的な電気回路図において、第５の加算回路１３は、２つの差動トランジスタ回路ＴＩ６、ＴＩ７と、これらの各差動トランジスタ回路ＴＩ６、ＴＩ７のそれぞれに接続された電流源トランジスタＴＣ６、ＴＣ７と、各差動トランジスタ回路ＴＩ６、ＴＩ７に共通に接続された第５負荷抵抗回路Ｒ５を含む。この第５負荷抵抗回路Ｒ５は、一対の互いに抵抗値の等しい抵抗Ｒ５１、Ｒ５２を含む。
【００４６】
差動トランジスタ回路ＴＩ６は、一対のトランジスタＴＩ６１、ＴＩ６２で構成され、これらの一対のトランジスタＴＩ６１、ＴＩ６２には、電流源トランジスタＴＣ６が共通に接続される。これらのトランジスタＴＩ６１、ＴＩ６２と電流源トランジスタＴＣ６とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ６１、ＴＩ６２の各ゲートの間に、アナログ電圧ＶＩ６が供給され、電流源トランジスタＴＣ６は、この実施の形態２では、アナログ電圧ＶＩ６に係数１を乗算する。これらの一対のトランジスタＴＩ６１、ＴＩ６２は、それぞれ抵抗Ｒ５１、Ｒ５２に接続される。
【００４７】
差動トランジスタ回路ＴＩ７は、一対のトランジスタＴＩ７１、ＴＩ７２で構成され、これらの一対のトランジスタＴＩ７１、ＴＩ７２には、電流源トランジスタＴＣ７が共通に接続される。これらのトランジスタＴＩ７１、ＴＩ７２と電流源トランジスタＴＣ７とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ７１、ＴＩ７２の各ゲートの間に、アナログ電圧ＶＩ７が供給され、電流源トランジスタＴＣ７は、この実施の形態２では、アナログ電圧ＶＩ７に係数１を乗算する。これらの一対のトランジスタＴＩ７１、ＴＩ７２は、それぞれ抵抗Ｒ５１、Ｒ５２に接続される。
【００４８】
第５の加算回路１３において、第５負荷抵抗回路Ｒ５には、２つの差動トランジスタ回路ＴＩ６、ＴＩ７が共通に接続される。この第５負荷抵抗回路Ｒ５に接続される差動トランジスタ回路数は２であり、８つのすべてのアナログ電圧が入力される８つの差動トランジスタ回路を接続するものに比較して、第５負荷抵抗回路Ｒ５に流れる電流を低減することができる。
【００４９】
図４に示す実施の形態２の具体的な電気回路図において、第６の加算回路２１は、２つの差動トランジスタ回路ＴＯ３、ＴＯ４と、これらの各差動トランジスタ回路ＴＯ３、ＴＯ４のそれぞれに接続された電流源トランジスタＴＣＯ３、ＴＣＯ４と、各差動トランジスタ回路ＴＯ３、ＴＯ４に共通に接続された第６負荷抵抗回路Ｒ６を含む。この第６負荷抵抗回路Ｒ６は、一対の互いに抵抗値の等しい抵抗Ｒ６１、Ｒ６２を含む。
【００５０】
差動トランジスタ回路ＴＯ３は、一対のトランジスタＴＯ３１、ＴＯ３２で構成され、これらの一対のトランジスタＴＯ３１、ＴＯ３２には、電流源トランジスタＴＣＯ３が共通に接続される。これらのトランジスタＴＯ３１、ＴＯ３２と電流源トランジスタＴＣ０３とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ３１、ＴＯ３２の各ゲートの間に、第４の加算回路１２からの加算出力ＶＯ３が供給され、電流源トランジスタＴＣＯ３は、この加算出力ＶＯ３に係数１を乗算する。これらの一対のトランジスタＴＯ３１、ＴＯ３２は、それぞれ抵抗Ｒ６１、Ｒ６２に接続される。
【００５１】
差動トランジスタ回路ＴＯ４は、一対のトランジスタＴＯ４１、ＴＯ４２で構成され、これらの一対のトランジスタＴＯ４１、ＴＯ４２には、電流源トランジスタＴＣＯ４が共通に接続される。これらのトランジスタＴＯ４１、ＴＯ４２と電流源トランジスタＴＣ０４とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ４１、ＴＯ４２の各ゲートの間に、第５の加算回路１３からの加算出力ＶＯ４が供給され、電流源トランジスタＴＣＯ４は、この加算出力ＶＯ４に係数１を乗算する。これらの一対のトランジスタＴＯ４１、ＴＯ４２は、それぞれ抵抗Ｒ６１、Ｒ６２に接続される。
【００５２】
第６の加算回路２１において、第６負荷抵抗回路Ｒ６には、２つの差動トランジスタ回路ＴＯ３、ＴＯ４が共通に接続されるが、この第６負荷抵抗回路Ｒ６に接続される差動トランジスタ回路数は２であり、第６負荷抵抗回路Ｒ６に流れる電流を低減することができる。
【００５３】
図４に示す実施の形態２の具体的な電気回路図において、第７の加算回路３０は、２つの差動トランジスタ回路Ｔ１、Ｔ２と、これらの各差動トランジスタ回路Ｔ１、Ｔ２のそれぞれに接続された電流源トランジスタＴＣ１１、ＴＣ１２と、各差動トランジスタ回路Ｔ１、Ｔ２に共通に接続された第７負荷抵抗回路Ｒ７を含む。この第７負荷抵抗回路Ｒ７は、一対の互いに抵抗値の等しい抵抗Ｒ７１、Ｒ７２を含む。
【００５４】
差動トランジスタ回路Ｔ１は、一対のトランジスタＴ１１、Ｔ１２で構成され、これらの一対のトランジスタＴ１１、Ｔ１２には、電流源トランジスタＴＣ１１が共通に接続される。これらのトランジスタＴ１１、Ｔ１２と電流源トランジスタＴＣ１１とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴ１１、Ｔ１２の各ゲートの間に、第３の加算回路２０からの加算出力ＶＯ１２が供給され、電流源トランジスタＴＣ１１は、この加算出力ＶＯ１２に係数１を乗算する。これらの一対のトランジスタＴ１１、Ｔ１２は、それぞれ抵抗Ｒ７１、Ｒ７２に接続される。
【００５５】
差動トランジスタ回路Ｔ２は、一対のトランジスタＴ２１、Ｔ２２で構成され、これらの一対のトランジスタＴ２１、Ｔ２２には、電流源トランジスタＴＣ１２が共通に接続される。これらのトランジスタＴ２１、Ｔ２２と電流源トランジスタＴＣ１２とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴ２１、Ｔ２２の各ゲートの間に、第６の加算回路２１からの加算出力ＶＯ３４が供給され、電流源トランジスタＴＣ１２は、この加算出力ＶＯ３４に係数１を乗算する。これらの一対のトランジスタＴ２１、Ｔ２２は、それぞれ抵抗Ｒ７１、Ｒ７２に接続される。
【００５６】
第７の加算回路３０において、第７負荷抵抗回路Ｒ７には、２つの加算出力ＶＯ１２、ＶＯ３４が入力される２つの差動トランジスタ回路Ｔ１、Ｔ２が共通に接続されるが、この第７負荷抵抗回路Ｒ７に接続される差動トランジスタ回路数は２であり、第７負荷抵抗回路Ｒ７に流れる電流を低減することができる。
【００５７】
以上のように、実施の形態２では、７つの加算回路１０、１１、１２、１３、２０、２１、３０を使用するので、これらの各加算回路において、負荷抵抗回路Ｒ１〜Ｒ７に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
【００５８】
なお、実施の形態２では、４つの加算回路１０、１１、１２、１３がともに２つのアナログ電圧を加算するように構成したが、各加算回路１０、１１、１２、１３がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態２のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１、１２、１３に割り振ることにより、各加算回路１０、１１、１２、１３のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１、１２、１３におけるコモンモードレベルの低下を抑制することができ、併せて加算回路２０、２１、３０についても、コモンモードレベルの低下を抑制することができる。
【００５９】
実施の形態３．
図５は、この発明によるアナログ電圧加算回路の実施の形態３を示す演算系統図である。この実施の形態３によるアナログ電圧加算回路の具体的な電気回路図は、図２と同じである。
【００６０】
この実施の形態３のアナログ電圧加算回路は、実施の形態１を変形し、アナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３のそれぞれに係数Ｃ０、Ｃ１、Ｃ２、Ｃ３を乗算した後、それらを加算するものである。その他は実施の形態１と同じに構成される。
【００６１】
この実施の形態３では、図５に示すように、第１の加算回路１０に乗算器Ｘ０、Ｘ１が配置され、また第２の加算回路１１に乗算器Ｘ２、Ｘ３が配置される。乗算器Ｘ０は、アナログ電圧ＶＩ０に係数Ｃ０を、乗算器Ｘ１はアナログ電圧ＶＩ１に係数Ｃ１を、乗算器Ｘ２はアナログ電圧ＶＩ２に係数Ｃ２を、また乗算器Ｘ３はアナログ電圧ＶＩ３に係数Ｃ３をそれぞれ乗算する。
【００６２】
第１の加算回路１０は、アナログ電圧ＶＩ０に係数Ｃ０を乗算したアナログ電圧ＶＩ０×Ｃ０と、アナログ電圧ＶＩ１に係数Ｃ１を乗算したアナログ電圧ＶＩ１×Ｃ１とを加算した加算出力ＶＯ１＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１を出力する。第２の加算回路１１は、アナログ電圧ＶＩ２に係数Ｃ２を乗算したアナログ電圧ＶＩ２×Ｃ２と、アナログ電圧ＶＩ３に係数Ｃ３を乗算したアナログ電圧ＶＩ３×Ｃ３とを加算した加算出力ＶＯ２＝ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３を出力する。第３の加算回路２０は、加算出力ＶＯ１と加算出力ＶＯ２を加算し、次の（式３）で表わされる加算出力ＶＯ１２を発生する。
ＶＯ１２＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３    （式３）
【００６３】
この実施の形態３の乗算器Ｘ０、Ｘ１、Ｘ２、Ｘ３は、それぞれ図２に示す電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３により構成される。実施の形態１では、これらの電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３はすべて係数１を乗算したが、実施の形態３では、電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３の制御端子、具体的にはゲートに対するバイアス電圧ＶＢＩＡＳが、それぞれ係数Ｃ０、Ｃ１、Ｃ２、Ｃ３を与えるように設定される。
【００６４】
実施の形態３でも、３つの加算回路１０、１１、２０を使用するので、実施の形態１と同様に、これらの各加算回路１０、１１、２０において、負荷抵抗回路Ｒ１、Ｒ２、Ｒ３に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
【００６５】
なお、実施の形態３でも、２つの各加算回路１０、１１がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態３のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１に割り振ることにより、各加算回路１０、１１のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１におけるコモンモードレベルの低下を抑制することができ、また、加算回路２０についても、コモンモードレベルの低下を抑制することができる。
【００６６】
実施の形態４．
図６は、この発明によるアナログ電圧加算回路の実施の形態４を示す演算系統図である。この実施の形態４のアナログ電圧加算回路の具体的な電気回路図は、図４と同じである。
【００６７】
この実施の形態４のアナログ電圧加算回路は、実施の形態２を変形し、アナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４、ＶＩ５、ＶＩ６、ＶＩ７のそれぞれに係数Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７を乗算した後、それらを加算するものである。その他は実施の形態２と同じに構成される。
【００６８】
この実施の形態４では、図６に示すように、第１の加算回路１０に乗算器Ｘ０、Ｘ１が、第２の加算回路１１に乗算器Ｘ２、Ｘ３が、第４の加算回路１２に乗算器Ｘ４、Ｘ５が、また第５の加算回路１３に乗算器Ｘ６、Ｘ７がそれぞれ配置される。乗算器Ｘ０は、アナログ電圧ＶＩ０に係数Ｃ０を、乗算器Ｘ１はアナログ電圧ＶＩ１に係数Ｃ１を、乗算器Ｘ２はアナログ電圧ＶＩ２に係数Ｃ２を、また乗算器Ｘ３はアナログ電圧ＶＩ３に係数Ｃ３をそれぞれ乗算する。加えて、乗算器Ｘ４は、アナログ電圧ＶＩ４に係数Ｃ４を、乗算器Ｘ５はアナログ電圧ＶＩ５に係数Ｃ５を、乗算器Ｘ６はアナログ電圧ＶＩ６に係数Ｃ６を、また乗算器Ｘ７はアナログ電圧ＶＩ７に係数Ｃ７をそれぞれ乗算する。
【００６９】
第１の加算回路１０は、アナログ電圧ＶＩ０に係数Ｃ０を乗算したアナログ電圧ＶＩ０×Ｃ０と、アナログ電圧ＶＩ１に係数Ｃ１を乗算したアナログ電圧ＶＩ１×Ｃ１とを加算した加算出力ＶＯ１＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１を出力する。第２の加算回路１１は、アナログ電圧ＶＩ２に係数Ｃ２を乗算したアナログ電圧ＶＩ２×Ｃ２と、アナログ電圧ＶＩ３に係数Ｃ３を乗算したアナログ電圧ＶＩ３×Ｃ３とを加算した加算出力ＶＯ２＝ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３を出力する。第３の加算回路２０は、加算出力ＶＯ１と加算出力ＶＯ２を加算した加算出力ＶＯ１２を出力する。
【００７０】
第４の加算回路１２は、アナログ電圧ＶＩ４に係数Ｃ４を乗算したアナログ電圧ＶＩ４×Ｃ４と、アナログ電圧ＶＩ５に係数Ｃ５を乗算したアナログ電圧ＶＩ５×Ｃ５とを加算した加算出力ＶＯ３＝ＶＩ４×Ｃ４＋ＶＩ５×Ｃ５を出力する。第５の加算回路１３は、アナログ電圧ＶＩ６に係数Ｃ６を乗算したアナログ電圧ＶＩ６×Ｃ６と、アナログ電圧ＶＩ７に係数Ｃ７を乗算したアナログ電圧ＶＩ７×Ｃ７とを加算した加算出力ＶＯ４＝ＶＩ６×Ｃ６＋ＶＩ７×Ｃ７を出力する。第６の加算回路２１は、加算出力ＶＯ３と加算出力ＶＯ４を加算した加算出力ＶＯ３４を出力する。
【００７１】
第７の加算回路３０は、第３の加算回路２０からの加算出力ＶＯ１２と、第６の加算回路２１からの加算出力ＶＯ３４とを加算するので、この第７の加算回路３０の加算出力ＶＯは、次の（式４）で表わされる。
ＶＯ＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３＋ＶＩ４×Ｃ４＋
ＶＩ５×Ｃ５＋ＶＩ６×Ｃ６＋ＶＩ７×Ｃ７      （式４）
【００７２】
この実施の形態４の乗算器Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７は、それぞれ図４に示す電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５、ＴＣ６、ＴＣ７により構成される。実施の形態２では、これらの電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５、ＴＣ６、ＴＣ７はすべて係数１を乗算したが、実施の形態４では、電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５、ＴＣ６、ＴＣ７の制御端子、具体的にはゲートに対するバイアス電圧ＶＢＩＡＳが、それぞれ係数Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７を与えるように設定される。
【００７３】
実施の形態４でも、７つの加算回路１０、１１、１２、１３、２０、２１、３０を使用するので、実施の形態２と同様に、これらの各加算回路において、負荷抵抗回路Ｒ１〜Ｒ７に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
【００７４】
なお、実施の形態４では、４つの各加算回路１０、１１、１２、１３がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態４のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１、１２、１３に割り振ることにより、各加算回路１０、１１、１２、１３のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１、１２、１３におけるコモンモードレベルの低下を抑制することができ、併せて加算回路２０、２１、３０についても、コモンモードレベルの低下を抑制することができる。
【００７５】
実施の形態５．
図７は、この発明によるアナログ電圧加算回路を構成する半導体集積回路の実施の形態５を示すブロック回路図である。この実施の形態５の半導体集積回路は、ワンチップの半導体集積回路で構成され、図７に示すように、アナログＦＩＲ型イコライザ５０と、アナログーディジタル変換器（ＡＤＣ）６０と、ディジタルーアナログ変換器（ＤＡＣ）７０と、ディジタル・シグナル・プロセッサ（ＤＳＰ）８０とを含む。しかし、アナログＦＩＲ型イコライザ５０と、ＡＤＣ６０と、ＤＡＣ７０と、ＤＳＰ８０とを、それぞれ個別の半導体集積回路で構成することもできる。
【００７６】
アナログＦＩＲ型イコライザ５０は、具体的には、実施の形態３または実施の形態４のアナログ電圧加算回路を含んでいる。実施の形態３のアナログ電圧加算回路は、図５に示すように、３つの加算回路１０、１１、２０を有し、具体的には、図２に示すように、第１の加算回路１０における差動トランジスタ回路ＴＩ０、ＴＩ１のそれぞれに電流源トランジスタＴＣ０、ＴＣ１を接続し、また第２の加算回路１１における差動トランジスタ回路ＴＩ２、ＴＩ３のそれぞれに電流源トランジスタＴＣ２、ＴＣ３を接続し、アナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３にそれぞれ係数ＣＯ、Ｃ１、Ｃ２、Ｃ３を乗算した後に、加算する。また実施の形態４のアナログ加算回路は、図６に示すように、７つの加算回路１０、１１、１２、１３、２０、２１、３０を有し、具体的には、図４に示すように、さらに、第４の加算回路１２における差動トランジスタ回路ＴＩ４、ＴＩ５のそれぞれに電流源トランジスタＴＣ４、ＴＣ５を接続し、また第５の加算回路１３における差動トランジスタ回路ＴＩ６、ＴＩ７のそれぞれに電流源トランジスタＴＣ６、ＴＣ７を接続し、アナログ電圧ＶＩ４、ＶＩ５、ＶＩ６、ＶＩ７にも、それぞれ係数Ｃ４、Ｃ５、Ｃ６、Ｃ７を乗算した後に、加算する。
【００７７】
実施の形態５において、アナログＦＩＲ型イコライザ５０に入力されるアナログ電圧ＶＩＮは、データが送信機から通信経路を通じて送信される間に劣化しているものとする。このアナログ電圧ＶＩＮは、アナログＦＩＲ型イコライザ５０とともに、ＡＤＣ６０にも供給される。このＡＤＣ６０は、アナログ電圧ＶＩＮを離散的なディジタル信号に変換し、ＤＳＰ８０がこのディジタル信号に基づき、アナログＦＩＲ型イコライザ５０に対する係数Ｃ０、Ｃ１、・・・、ＣＮ−１をディジタル値として算出し、ＤＡＣ７０が、この係数Ｃ０、Ｃ１、・・・、ＣＮ−１のディジタル値をアナログ値に変換して、アナログＦＩＲ型イコライザ５０に供給する。この係数Ｃ０、Ｃ１、・・・、ＣＮ−１のアナログ値は、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１の制御端子、具体的には、ゲートにバイアス電圧ＶＢＩＡＳとして与えられ、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１が、それぞれのバイアス電圧ＶＢＩＡＳに対応する増幅率に基づき、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定する。実施の形態５において、ＡＤＣ６０、ＤＡＣ７０およびＤＳＰ８０は、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定する係数設定回路９０を構成する。
【００７８】
ＤＳＰ８０による係数の計算のアルゴリズムとして、例えばＬＭＳ（Least-Mean Square）などが用いられる。このＬＭＳは、例えば、クルワー  アカデミック  パブリシャー（Kluwer Academic Oublishers）から２００４年に発行された、ジョン  アール  バリー（John R. Barry）とエドワード  エー  リー（Edward A. Lee）とデビット  ジー  メッサーシュミット（David G. Messerschmit）による「ディジタル  コミュニケーション( Digital Communication)」と題する文献に紹介されている。
【００７９】
ＬＭＳアルゴリズムを用いると、リアルタイムで係数Ｃ０、Ｃ１、・・・、ＣＮ−１を算出するのが可能であるため、半導体集積回路の出荷前に係数Ｃ０、Ｃ１、・・・、ＣＮ−１を固定する必要もなく、また半導体集積回路の使用時にこの係数を調整する作業も必要ない。また、通信経路の劣化特性が時間とともに変化する場合にも、リアルタイムで係数を変化させることができる。しかし、通信経路の劣化特性が判明しておれば、半導体集積回路の出荷前に、係数を決定しておくこともでき、また、係数を半導体集積回路の外部から調整できるインターフェイスを設け、このインターフェイスを用いて、半導体集積回路の使用時に係数を決定することもできる。
【００８０】
また、係数設定回路９０におけるＤＳＰ８０は、ＲＯＭまたはＲＡＭのメモリを内蔵し、このメモリには、以下の実施の形態６の第１の手法における、関数式またはその定数が記憶され、または実施の形態７の第２の手法における、複数の特性ポイントにそれぞれ対応するバイアス電圧ＶＢＩＡＳと増幅率Ｃのデータが記憶され、または実施の形態８の第３の手法における、それぞれの電流源トランジスタについて、他の電流源トランジスタの増幅率に相互依存性を加味した複数の関数が記憶され、または実施の形態９の第４の手法における、それぞれの電流源トランジスタについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性の関する複数の特性ポイントに特性データを、そのパラメータのデータとともに記憶される。ＤＳＰ８０は、このメモリを参照することにより、係数を容易に設定することができる。
【００８１】
実施の形態６．
この実施の形態６は、実施の形態５に示す係数設定回路９０について、この発明により改善された第１の手法を含むアナログ電圧加算回路に関するものである。
【００８２】
この実施の形態６の第１の手法では、図９に示すように、負荷抵抗回路Ｒに接続された１つの差動トランジスタ回路ＴＩｎにおける電流源トランジスタＴＣｎを想定し、この電流源トランジスタＴＣｎのバイアス電圧ＶＢＩＡＳｎを設定する。差動トランジスタ回路ＴＩｎは差動トランジスタ回路ＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に対応し、バイアス電圧ＶＢＩＡＳｎは、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に設定されるバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１に対応する。バイアス電圧ＶＢＩＡＳｎは電流源トランジスタＴＣｎのゲートに供給され、このバイアス電圧ＶＢＩＡＳｎに対応した係数Ｃｎが設定される。
【００８３】
電流源トランジスタＴＣｎのゲートに与えられるバイアス電圧ＶＢＩＡＳｎと増幅率Ｃｎとの関係を図８に示す。この図８に示す特性は、トランジスタの増幅率特性と呼ばれる。この図８では、横軸がバイアス電圧ＶＢＩＡＳｎであり、縦軸が増幅率Ｃｎである。この図８に示すように、トランジスタの増幅率特性は、バイアス電圧ＶＢＩＡＳｎに対する増幅率Ｃｎの変化に、非直線性を有する。この非直線性に起因して、与えるべき係数Ｃｎが指定されても、それに対応するバイアス電圧ＶＢＩＡＳｎの設定は困難である。前述の３つの文献にも、この非直線性を踏まえて係数を設定する手法は、開示されていない。
【００８４】
この実施の形態６で用いる第１の手法は、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１を代表する１つの電流源トランジスタＴＣｎについて、図８に示すその増幅率特性を関数で表わし、この関数の定数または関数そのものをＤＳＰ８０の内蔵メモリに記憶する手法である。なお、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１はＮ個であるが、これらの各電流源トランジスタは同じプロセスで製造された半導体集積回路内に構成されるので、互いに同じ増幅率特性を持つものとして扱う。
【００８５】
この実施の形態６では、電流源トランジスタＴＣｎについて、その増幅率特性関数として、例えば、次の（式５）に示す３次の多項式を用いる。この関数は、図８の特性の近似式である。
ＶＢＩＡＳ＝ａ０＋ａ１Ｃ＋ａ２Ｃ２＋ａ３Ｃ３    （式５）
この（式５）において、Ｃが与えるべき係数（増幅率）であり、ａ０、ａ１、ａ２、ａ３は、定数である。この定数ａ０、ａ１、ａ２、ａ３を求めるには、使用する電流源トランジスタＴＣ０、ＴＣ１、・・、ＴＣＮ−１を代表する１つの電流源トランジスタＴＣｎについて、図８に示す増幅率特性を予め求めておく。この増幅率特性は、例えばＳＰＩＣＥ回路シミュレーションで求めることができる。この手法により図８に示す増幅率特性を求めた後、最少自乗法または多項式近似アルゴリズムを利用して、定数ａ０、ａ１、ａ２、ａ３を求める。
【００８６】
求めた定数ａ０、ａ１、ａ２、ａ３を、ＤＳＰ８０に内蔵されたメモリ、例えばＲＯＭに記憶する。ＤＳＰ８０は、ＡＤＣ６０からのディジタル信号の基づき、このメモリに記憶された定数ａ０、ａ１、ａ２、ａ３を参照し、（式５）の関数から各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれに与えるべきバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を演算し、これがＤＡＣ７０によりアナログ値に変換されて、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に供給される。定数ａ０、ａ１、ａ２、ａ３をＤＳＰ８０に内蔵されたメモリに記憶するのに代わり、これらの定数ａ０、ａ１、ａ２、ａ３を含む関数（式５）をメモリに記憶させることもできる。
【００８７】
なお、実施の形態６では、図８の特性を表わす関数として、（式５）の多項式を用いたが、関数はこれに限らず、例えばｔａｎｈ（ｘ）関数などを用いることもできる。また、図８の増幅率特性を予め求めるのにＳＰＩＣＥ回路シミュレーションを用いたが、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のテストモデルを、実際の半導体集積回路と同じプロセスで試作し、実測によって増幅率特性を求めることもできる。
【００８８】
また、実施の形態６では、定数ａ０、ａ１、ａ２、ａ３をＤＳＰ８０に内蔵されたＲＯＭに記憶することとしたが、このＲＯＭへの記憶は、半導体集積回路の出荷前に焼き付けておくこともでき、また、半導体集積回路に外部からアクセス可能なインターフェイスを設け、半導体集積回路の出荷後に、外部からＲＯＭに焼き付けることもできる。また、ＲＯＭに代わりＲＡＭを内蔵し、半導体集積回路の使用時に外部から近似式の定数をダウンロードし、ＲＡＭに記憶することもできる。関数、例えば（式５）の定数だけでなく、関数、例えば（式５）そのものをＲＡＭにダウンロードすることもできる。
【００８９】
実施の形態６によれば、非直線性を有する電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に対して、容易に係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定することができる。
【００９０】
実施の形態６による第１の手法は、図５、図６に示す各加算回路１０〜１３における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法として使用される。またこの実施の形態６による第１の手法は、図１４に示す回路における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法としても使用することができる。この図１４の回路において、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１は、それぞれが図９で想定した負荷抵抗回路Ｒに接続された差動トランジスタ回路ＴＩｎとして取り扱うことができ、また図１４の電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１も、図９で想定した電流源トランジスタＴＣｎとして取り扱うことができる。
【００９１】
実施の形態７．
この実施の形態７は、実施の形態５に示す係数設定回路９０について、この発明により改善された第２の手法を含むアナログ電圧加算回路に関するものである。
【００９２】
この実施の形態７で用いる第２の手法は、図９に示す電流源トランジスタＴＣｎの増幅率特性について、複数の特性ポイントＰを測定し、この複数の特性ポイントＰのそれぞれに対応する増幅率Ｃとバイアス電圧ＶＢＩＡＳのデータを、ＤＳＰ８０に内蔵されたＲＯＭまたはＲＡＭに記憶し、これらのデータに基づいて、設定すべき係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を、ＤＳＰ８０で算出する手法である。なお、この実施の形態７においても、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１はＮ個であるが、これらの各電流源トランジスタは同じプロセスで製造された半導体集積回路内に構成されるので、互いに同じ増幅率特性を持つものとして扱う。
【００９３】
この実施の形態７では、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１を代表する１つのトランジスタについて、その増幅率特性の複数の特性ポイント、具体的には、図１０に示す４つの特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤのそれぞれにおける特性データ、すなわち増幅率ＣＡ、ＣＢ、ＣＣ、ＣＤと、それに対応するバイアス電圧ＶＢＩＡＳＡ、ＶＢＩＡＳＢ、ＶＢＩＡＳＣ、ＶＢＩＡＳＤを測定する。この特性データは、例えば実際に図７のアナログ電圧加算回路の半導体集積回路と同じプロセスで、一つの電流源トランジスタのテスト部品を試作し、このテスト部品を実測することにより求める。
【００９４】
求めた特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおけるこれらの特性データ、すなわち特性ポイントＰＡにおける増幅率ＣＡとバイアス電圧ＶＢＩＡＳＡ、特性ポイントＰＢにおける増幅率ＣＢとバイアス電圧ＶＢＩＡＳＢ、特性ポイントＰＣにおける増幅率ＣＣとバイアス電圧ＶＢＩＡＳＣ、および特性ポイントＰＤにおける増幅率ＣＤとバイアス電圧ＶＢＩＡＳＤを、ＤＳＰ８０に内蔵されたメモリ、例えばＲＯＭまたはＲＡＭに記憶する。
【００９５】
ＤＳＰ８０は、ＡＤＣ６０からのディジタル信号の基づき、このメモリに記憶された特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおける特性データを参照し、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれに与えるべきバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を演算し、これがＤＡＣ７０によりアナログ値に変換されて、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のゲートに供給される。
【００９６】
この実施の形態７では、与えるべき係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１は、特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおける特性データを参照し、補間することにより算出される。この補間には、線形補間、多項式補間、または三角関数補間を利用することができ、これらの補間アルゴリズムには、ＤＳＰ８０に内蔵されたＲＯＭまたはＲＡＭに、特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおけるデータとともに記憶される。この補間には、２つの特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤの間の領域を補間する内挿と、特性ポイントＰＡ、ＰＤのさらに外に領域を補間する外挿が用いられる。
【００９７】
図１０には、特性ポイントＰＢと特性ポイントＰＣとの間の特性ポイントＰｎが例示される。この特性ポイントＰｎについては、特性ポイントＰＢにおける増幅率ＣＢとバイアス電圧ＶＢＩＡＳＢ、および特性ポイントＰＣにおける増幅率ＣＣとバイアス電圧ＶＢＩＡＳＣを参照し、また補間アルゴリズムを参照して、その増幅率Ｃｎに対応するバイアス電圧ＶＢＩＡＳｎが算出される。増幅率ＣｎはＣ０、Ｃ１、・・・、ＣＮ−１に対応し、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に設定すべき係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１が算出される。
【００９８】
複数の特性ポイントＰＡ〜ＰＤのデータおよび補間アルゴリズムは、半導体集積回路の出荷前にＲＯＭに焼き付けられるか、または半導体集積回路の動作時に、外部からアクセス可能なインターフェイスを通じてＲＡＭに記憶する。
【００９９】
実施の形態７によれば、非直線性を有する電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に対して、容易に係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定することができる。
【０１００】
実施の形態７による第２の手法は、図５、図６に示す各加算回路１０〜１３における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法として使用される。またこの実施の形態７による第２の手法は、図１４に示す回路における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法としても使用することができる。この図１４の回路において、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１は、それぞれが図９で想定した負荷抵抗回路Ｒに接続された差動トランジスタ回路ＴＩｎとして取り扱うことができ、また図１４の電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１も、図９で想定した電流源トランジスタＴＣｎとして取り扱うことができる。
【０１０１】
実施の形態８．
この実施の形態８は、実施の形態５に示す係数設定回路９０について、この発明により改善された第３の手法を含むアナログ電圧加算回路に関するものである。
【０１０２】
この実施の形態８で用いる第３の手法では、図１１に示すように、１つの負荷抵抗回路Ｒに対してＭ個の差動トランジスタ回路ＴＩ０〜ＴＩＭ−１が互いに共通に接続され、各差動トランジスタ回路ＴＩ０〜ＴＩＭ−１のそれぞれに電流源トランジスタＴＣ０〜ＴＣＭ−１が接続された加算回路を想定する。この加算回路における各電流源トランジスタＴＣ０〜ＴＣＭ−１のバイアス電圧ＶＢＩＡＳ０〜ＶＢＩＡＳＭ−１のそれぞれを、各電流源トランジスタＴＣ０〜ＴＣＭ−１の増幅率Ｃ０〜ＣＭ−１の相互依存性を加味して設定する手法である。この図１１において、１つの負荷抵抗回路Ｒに接続される差動トランスタ回路ＴＩ０〜ＴＩＭ−１の数Ｍは、最低が２であり、最大がＮとされる。この差動トランジスタ回路の数Ｍを２とするものは、図５、図６に示される各加算回路１０〜１３に相当する。またこの差動トランジスタ回路の数ＭをＮとするものは、図１４に示された回路と同じである。
【０１０３】
図１１の加算回路では、加算出力Ｖ０は、次の（式６）で表わされる。
Ｖ０＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋・・・＋ＶＩＭ−１×ＣＭ−１    （式６）
勿論、ＶＩ０〜ＶＩＭ−１は、各差動トランジスタ回路ＴＩ０〜ＴＩＭ−１に入力されるアナログ電圧である。
【０１０４】
図１１は、図９と異なり、複数のＭ個の差動トランジスタＴＩ０〜ＴＩＭ−１を含んでいる。さらに、これらのＭ個の差動トランジスタ回路ＴＩ０〜ＴＩＭ−１が共通の負荷抵抗回路Ｒに接続されている。このため、実施の形態６のように、簡単に各電流源トランジスタＴＣｎに対するバイアス電圧ＶＢＩＡＳｎを算出できない場合がある。実施の形態６では、１つの差動トランジスタ回路ＴＣｎが１つの負荷抵抗回路Ｒに接続されていると想定したので、この１つの差動トランジスタ回路ＴＣｎの増幅率特性について、関数ＶＢＩＡＳ＝ｆ（Ｃ）、例えば（式５）の関数を見つければ、比較的簡単に、ＶＯ＝ＶＩｎ×Ｃｎの関係を実現できる。すなわち、係数Ｃｎの値を関数ｆのパラメータに代入することにより、各係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を算出し、このバイアス電圧を電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に設定すればよい。
【０１０５】
しかし、図１１の加算回路では、例えば電流源トランジスタＴＩ０に対するバイアス電圧ＶＢＩＡＳ０は、電流源トランジスタＴＣ０の増幅率（係数）Ｃ０に大きく依存するものの、それ以外の電流源トランジスタＴＣ１、・・・、ＴＣＭ−１にもある程度依存するので、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１の各係数（増幅率）の相互依存性を考慮する。このため、図１１の加算回路では、例えば電流源トランジスタＴＩ０に設定すべきバイアス電圧ＶＢＩＡＳ０を求めるときに、電流源トランジスタＴＣ０以外の電流源トランジスタＴＣ１〜ＴＣＭ−１の増幅率Ｃ１〜ＣＭ−１の影響を加味する。
【０１０６】
例えば電流源トランジスタＴＣ１〜ＴＣＭ−１の増幅率（係数）Ｃ１〜ＣＭ−１の値が大きくなると、これらの電流源トランジスタＴＣ１〜ＴＣＭ−１に対応する差動トランジスタ回路ＴＩ１〜ＴＩＭ−１を流れる電流も大きくなり、負荷抵抗Ｒに接続された出力ＶＯを出力する出力ノードのレベルが低下し、電流源トランジスタＴＣ０に対応する差動トランジスタ回路ＴＩ０のトランジスタ対のドレイン電圧が低下し、それらの増幅率が低下する。すなわち、差動トランジスタ回路ＴＩ０のトランジスタ対の増幅率は、そのソースードレイン間電圧にも依存するので、ドレイン電圧が低下すれば、その増幅率も低下する。また、同時に差動トランジスタ回路ＴＩ０の電流源トランジスタＴＣ０のソース電圧も下がり、この電流源トランジスタＴＣＯに流れる電流も低下する。
【０１０７】
そこで、実施の形態８による第３の手法では、次の（式７）に示す関数を用意し、この相互依存性を解決する。
ＶＢＩＡＳ＝ｆ（ｘ０，ｘ１，・・・，ｘＭ−１）    （式７）
これは、ｘ０〜ＸＭ−１までのＭ個のパラメータを持つ関数である。例えば０番目のＶＢＩＡＳ０を求める場合には、０番目の係数Ｃ０を関数パラメータのｘ０の位置に置き、残りの係数Ｃ１〜ＣＭ−１をｘ１〜ｘＭ−１の位置に置く。つまり、次の（式８）からＶＢＩＡＳ０を計算する。
ＶＢＩＡＳ０＝ｆ（Ｃ０，Ｃ１，・・・，ＣＭ−１）    （式８）
【０１０８】
次に１番目のＶＢＩＡＳ１を求めるには、図１１の回路の対称性から１番目の係数Ｃ１を関数パラメータのｘ０の位置に置き、残りの係数Ｃ０、Ｃ２〜ＣＭ−１をｘ１〜ｘＭ−１の位置に置く。つまり、次の（式９）からＶＢＩＡＳ１を計算する。
ＶＢＩＡＳ１=ｆ（Ｃ１，Ｃ０，Ｃ２，・・・，ＣＭ−１）    （式９）
【０１０９】
一般にｉ番目のＶＢＩＡＳｉを求める場合も同様で、図１１の回路の対称性から、関数パラメータのｘ０の位置にｉ番目の係数Ｃｉを置き、残りの係数をｘ１〜ｘＭ−１の位置に置く。
【０１１０】
次に２入力のアナログ電圧加算回路について、さらに具体的な手順を説明する。この２入力のアナログ電圧加算回路は、図５、６の加算回路１０〜１３に相当する。２つの入力アナログ電圧をＶＩ０、ＶＩ１とし、電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１を変えながら、ＶＩ０と出力ＶＯとの特性データを複数の特性ポイントについて求める。各特性ポイントの特性データは、回路シミュレーションを用いて求めるか、または２入力テスト回路を実際の半導体集積回路と同じプロセスで実際に作成して実測する。
【０１１１】
この場合、ＶＩ１はゼロにして置く。なぜならば、出力ノードの電位変化が相互依存性を引き起こしており、この出力ノードの電位変化は各差動トランジスタ回路ＴＩ０、ＴＩ１を流れる電流で決まり、この各差動トランジスタ回路ＴＩ０、ＴＩ１を流れる電流は主に電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧で決まるので、入力アナログＶＩ１をゼロ以外にする必要はない。また、電流源トランジスタＴＣ０、ＴＣ１の各バイアス電圧と、差動トランジスタ回路ＴＩ０への入力アナログＶＩ０は、入出力の線形の関係、ＶＯ＝ＶＩ０×Ｃ０を満たす範囲で与えるものとする。
【０１１２】
求めた複数の特性ポイントの特性データに基づき、ＶＯ＝ＶＩ０×Ｃ０の特性を得ることができるが、ここでは、電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１を変化させて、特性データを得ているので、係数Ｃ０はバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１に依存する。この依存関係を、例えば次の（式１０）の関係式にあてはめ、未知数ａ、ｂをフィッティングにより求める。
Ｃ０＝ａ×ＶＢＩＡＳ０２−ｂ×ＶＢＩＡＳ１    （式１０）
【０１１３】
この（式１０）で、主要な項目は、第１項、すなわちａ×ＶＢＩＡＳ０２であり、第２項、すなわちｂ×ＶＢＩＡＳ１は小さな値の補助的な項である。つまり、精度を問題にしなければ、次の（式１１）の近似式が得られる・
Ｃ０＝ａ×ＶＢＩＡＳ０２    （式１１）
また、図１１の回路の対称性から、次の（式１２）の近似式を得ることができる。
Ｃ１＝ａ×ＶＢＩＡＳ１２    （式１２）
【０１１４】
（式１２）から次の（式１３）を導くことができる。
ＶＢＩＡＳ１＝（Ｃ１／ａ）１／２    （式１３）
（式１０）では、第２項は小さな値の補助的な項であるので、近似式（１３）を（式１０）の第２項に代入しても影響は小さい。よって、（式１３）を（式１０）の第２項に代入し、ＶＢＩＡＳ０について解くと、次の（式１４）を得ることができる。
ＶＢＩＡＳ０＝［｛Ｃ０＋ｂ（Ｃ１／ａ）１／２｝／ａ］１／２    （式１４）
この（式１４）では、ＶＢＩＡＳ０が、Ｃ０とＣ１をパラメータとする関数で表わされる。この（式１４）は、次の（式１５）に書き換えることができる。
ｆ（ｘ０，ｘ１）＝［｛ｘ０＋ｂ（ｘ１／ａ）１／２｝／ａ］１／２    （式１５）
【０１１５】
Ｖ０＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１を得たい場合、各差動トランジスタ回路ＴＩ０、ＴＩ１に接続された電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１は、次の（式１６）（式１７）から算出できる。
ＶＢＩＡＳ０=ｆ（Ｃ０，Ｃ１）    （式１６）
ＶＢＩＡＳ１＝ｆ（Ｃ１，Ｃ０）    （式１７）
【０１１６】
３入力のアナログ電圧加算回路についても、同様である。３つの入力アナログ電圧をＶＩ０、ＶＩ１、ＶＩ２とし、電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、ＶＢＩＡＳ２の計算式を求める。
【０１１７】
１番目の電流源トランジスタＴＣ０の係数Ｃ０は、２番目の電流源トランジスタＴＣ１のバイアス電圧ＶＢＩＡＳ１と、３番目の電流源トランジスタＴＣ２のバイアス電圧ＶＢＩＡＳ２にも依存するが、この係数Ｃ０が、次の（式１８）で近似できるとすると、関数ｆは、次の（式１９）となる。
Ｃ０＝ａ×ＶＢＩＡＳ０２−ｂ（ＶＢＩＡＳ１＋ＶＢＩＡＳ２）    （式１８）
ｆ（ｘ０，ｘ１，ｘ２）＝［｛ｘ０＋ｂ（ｘ１／ａ）１／２＋
ｂ（ｘ２／ａ）１／２｝／ａ］１／２    （式１９）
【０１１８】
ＶＯ＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋ＶＩ２×Ｃ２を得たい場合、各差動トランジスタ回路ＴＩ０、ＴＩ１、ＴＩ２に接続された電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、ＶＢＩＡＳ２は、次の（式２０）（式２１）（式２２）から算出できる。
ＶＢＩＡＳ０=ｆ（Ｃ０，Ｃ１，Ｃ２）    （式２０）
ＶＢＩＡＳ１＝ｆ（Ｃ１，Ｃ０，Ｃ２）    （式２１）
ＶＢＩＡＳ２＝ｆ（Ｃ２，Ｃ０，Ｃ１）    （式２２）
【０１１９】
実施の形態８では、１つの負荷抵抗回路Ｒに共通に接続されたＭ個の差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＭ−１とそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１について、それぞれの電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１の増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数、例えば（式８）（式９）、またはその近似式、例えば（式１４）〜（式２２）をＤＳＰ８０に内蔵されたＲＯＭまたはＲＡＭに記憶し、これらの複数の関数またはその近似式に基づいて、各電流源トランジスタのバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＭ−１を算出するので、より正確な係数Ｃ０、Ｃ１、・・・、ＣＭ−１を与えることができる。
【０１２０】
実施の形態９．
この実施の形態９は、実施の形態５に示す係数設定回路９０について、この発明により改善された第４の手法を含むアナログ電圧加算回路に関するものである。
【０１２１】
実施の形態８では、１つの負荷抵抗回路Ｒに共通に接続されたＭ個の差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＭ−１とそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１について、それぞれの電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１の増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数、例えば（式８）（式９）、またはその近似式、例えば（式１４）〜（式２２）をＤＳＰ８０に内蔵されたメモリに記憶したが、この実施の形態９では、実施の形態８における複数の関数に相当する複数の増幅率特性に関する複数の特性ポイントの特性データを、他の電流源トランジスタのバイアス電圧（パラメータ）のデータとともに、ＤＳＰ８０に内蔵されたメモリに記憶する。
【０１２２】
この実施の形態９で用いる第４の手法では、実施の形態８と同様に、図１１に示すように、１つの負荷抵抗回路Ｒに対してＭ個の差動トランジスタ回路ＴＩ０〜ＴＩＭ−１が互いに共通に接続され、各差動トランジスタ回路ＴＩ０〜ＴＩＭ−１のそれぞれに電流源トランジスタＴＣ０〜ＴＣＭ−１が接続された加算回路を想定する。この加算回路の各電流源トランジスタＴＣ０〜ＴＣＭ−１のバイアス電圧ＶＢＩＡＳ０〜ＶＢＩＡＳＭ−１のそれぞれを、各電流源トランジスタＴＣ０〜ＴＣＭ−１の増幅率Ｃ０〜ＣＭ−１の相互依存性を加味して設定する手法である。この図１１において、１つの負荷抵抗回路Ｒに接続される差動トランスタ回路ＴＩ０〜ＴＩＭ−１の数Ｍは、最低が２であり、最大がＮとされる。この差動トランジスタ回路の数Ｍを２とするものは、図５、図６に示される各加算回路１０〜１３に相当する。またこの差動トランジスタ回路の数ＭをＮとするものは、図１４に示された回路と同じである。
【０１２３】
この実施の形態９では、負荷抵抗回路Ｒに接続された各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１において、それぞれの電流源トランジスタについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データ、すなわちバイアス電圧値とそれに対応する増幅率値を、そのパラメータのデータ、すなわちパラメータとした他の電流源トランジスタのバイアス電圧値とともに、ＤＳＰ８０に内蔵したＰＯＭまたはＲＡＭに記憶する。この記憶した特性データとパラメータのデータに基づき、実施の形態７で用いたと同様な補間を行ない、設定すべき増幅率に対応したバイアス電圧を算出する。
【０１２４】
例えば、図１１の電流源トランジスタＴＣ０について説明すると、他の電流源トランジスタＴＣ１〜ＴＣＭ−１のバイアス電圧ＶＢＩＡＳ１〜ＶＢＩＡＳＭ−１をパラメータとして変化させながら、電流源トランジスタＴＣ０の増幅率特性に関する複数の特性ポイントの特性データ、すなわちバイアス電圧値とそれに対応する増幅率値を、パラメータのデータ、すなわちパラメータとした他の電流源トランジスタＴＣ１〜ＴＣＭ−１のバイアス電圧値ＶＢＩＡＳ１〜ＶＢＩＡＳＭ−１とともに、ＤＳＰ８０に内蔵したＰＯＭまたはＲＡＭに記憶する。前記複数の特性データおよびパラメータのデータは、回路シミュレーションを用いて求めるか、または図１１のアナログ電圧加算回路を実際の半導体集積回路と同じプロセスで実際に作成して実測する。
【０１２５】
この記憶した複数の特性データとパラメータのデータに基づき、実施の形態７で用いたと同様な補間を行ない、設定すべき増幅率に対応したバイアス電圧を算出する。他の電流源トランジスタＴＣ１〜ＴＣＭ−１についても、同様である。
【０１２６】
実施の形態９では、１つの負荷抵抗回路Ｒに共通に接続されたＭ個の差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＭ−１とそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１において、それぞれの電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１について、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、パラメータとした他の電流源トランジスタのバイアス電圧データとともに、ＤＳＰ８０に内蔵したＰＯＭまたはＲＡＭに記憶し、これらの複数の特性データとパラメータデータに基づいて、各電流源トランジスタのバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＭ−１を算出するので、より正確な係数Ｃ０、Ｃ１、・・・、ＣＭ−１を与えることができる。
【産業上の利用可能性】
【０１２７】
この発明によるアナログ電圧加算回路は、例えば通信機器のデータ受信ブロックにおけるイコライザなどに使用される。
【図面の簡単な説明】
【０１２８】
【図１】図１は、この発明によるアナログ電圧加算回路の実施の形態１を示す演算系統図。
【図２】図２は、実施の形態１の具体的な電気回路図。
【図３】図３は、この発明によるアナログ電圧加算回路の実施の形態２を示す演算系統図。
【図４】図４は、実施の形態２の具体的な電気回路図。
【図５】図５は、この発明によるアナログ電圧加算回路の実施の形態３を示す演算系統図。
【図６】図６は、この発明によるアナログ電圧加算回路の実施の形態４を示す演算系統図。
【図７】図７は、この発明によるアナログ電圧加算回路を構成する半導体集積回路の実施の形態５を示すブロック回路図。
【図８】図８は、電流源トランジスタの増幅率特性図。
【図９】図９は、この発明によるアナログ電圧加算回路で想定される１つの差動トランジスタ回路の電気回路図。
【図１０】図１０は、この発明によるアナログ電圧加算回路で使用されるバイアス電圧の補間算出手法の説明図。
【図１１】図１１は、この発明によるアナログ電圧加算回路で想定される複数の差動トランジスタ回路の電気回路図。
【図１２】図１２は、従来のアナログＦＩＲ型イコライザの演算系統図。
【図１３】図１３は、従来のアナログ電圧加算回路の演算系統図。
【図１４】図１４は、従来のアナログ電圧加算回路の電気回路図。
【符号の説明】
【０１２９】
１０、１１、１２、１３、３０、２１、３０：加算回路、
Ｒ、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７：負荷抵抗回路、
５０：イコライザ、６０：アナログーディジタル変換器、
７０：ディジタルーアナログ変換器、８０：ディジタル・シグナル・プロセッサ、
９０：係数設定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006344169.tif 000012
【図１１】
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【図１２】
2006344169.tif 000014
【図１３】
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【図１４】
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