(57)【要約】      （修正有）【課題】局部エッチストッパーを有する半導体メモリ素子及びその製造方法を提供する。【解決手段】セル領域及びコア/周辺領域に区分され、素子分離膜２１０が形成されてアクティブ領域２０５が限定されている半導体基板２００を提供し、半導体基板の所定領域にゲート電極構造体を形成し、その両側のアクティブ領域にソース、ドレーン領域を形成し、半導体基板の結果物上部に層間絶縁膜２３５を形成した後、セル領域のソース、ドレーン領域が露出されるように層間絶縁膜の所定部分をエッチングし、露出されたソース、ドレーン領域とコンタクトされるように自己整列コンタクトパッド２４０ａ，２４０ｂを形成し、層間絶縁膜を所定厚さを除去し、その後、セル領域の層間絶縁膜が除去された空間にエッチストッパー２４５ａを形成し、コア/周辺領域のゲート電極構造体の側壁にトップスペーサー２４５ｂを形成する段階を含む半導体メモリ素子の製造方法である。【選択図】図４Ｅ
2006237589.tif 000002
【特許請求の範囲】
【請求項１】
セル領域及びコア/周辺領域に区分され、素子分離膜が形成されてアクティブ領域が限定された半導体基板と、
前記セル領域及び前記コア/周辺領域に形成されたゲート電極構造体と、
前記ゲート構造体の両側のアクティブ領域に形成されるソース、ドレーン領域と、
前記セル領域のソース、ドレーン領域とそれぞれコンタクトされる自己整列コンタクトパッドと、
前記自己整列コンタクトパッド間を絶縁させるように半導体基板の上部に形成される層間絶縁膜と、
前記自己整列コンタクトパッド間の層間絶縁膜上に形成されるエッチストッパーと、を備え、
前記エッチストッパーは、前記セル領域にのみ存在することを特徴とする半導体メモリ素子。
【請求項２】
前記エッチストッパーの上部表面は、前記自己整列コンタクトパッドの上部表面と一致することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記コア/周辺領域のゲート電極構造体の側壁上端にトップスペーサーがさらに形成されていることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記ゲート電極構造体は、
前記半導体基板の上部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されるゲート電極用導電層と、
前記ゲート電極用導電層の上部に形成されるハードマスク膜と、
前記ハードマスク膜及び前記ゲート電極用導電層の側壁に形成されるゲートスペーサーと、を備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記トップスペーサーは、前記エッチストッパーと同一な物質であることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項６】
前記エッチストッパー及びトップスペーサーは、シリコン窒化膜であることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記エッチストッパーの底面及び前記トップスペーサーの底面は、同一面上に位置することを特徴とする請求項３に記載の半導体メモリ素子。
【請求項８】
セル領域及びコア/周辺領域に区分され、素子分離膜が形成されてアクティブ領域が限定された半導体基板と、
前記セル領域及び前記コア/周辺領域に形成されたゲート電極構造体と、
前記ゲート構造体の両側のアクティブ領域に形成されるソース、ドレーン領域と、
前記セル領域のソース、ドレーン領域とそれぞれコンタクトされるように形成される自己整列コンタクトパッドと、
前記自己整列コンタクトパッド間を絶縁させるように半導体基板の上部に形成され、前記自己整列コンタクトパッド及び前記ゲート電極構造体より低い高さを有する層間絶縁膜と、
前記自己整列コンタクトパッド間の層間絶縁膜上に形成され、前記自己整列コンタクトパッドの上部表面と一致する表面を有するエッチストッパーと、
前記コア/周辺領域のゲート電極構造体の側壁上端に形成されるトップスペーサーと、を備えることを特徴とする半導体メモリ素子。
【請求項９】
前記エッチストッパーの底面は、前記トップスペーサーの底面と同一平面上に設けられることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記ゲート電極構造体は、
前記半導体基板の上部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されるゲート電極用導電層と、
前記ゲート電極用導電層の上部に形成されるハードマスク膜と、
前記ハードマスク膜及び前記ゲート電極用導電層の側壁に形成されるゲートスペーサーと、を備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１１】
前記トップスペーサーは、前記エッチストッパーと同一な物質であることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１２】
前記エッチストッパー及びトップスペーサーは、シリコン窒化膜から構成されることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
導電領域を有する半導体基板の上部に層間絶縁膜を形成する段階と、
前記層間絶縁膜内に前記導電領域とコンタクトされるようにコンタクトパッドを形成する段階と、
前記コンタクトパッドの側壁部分が一部露出されるように前記層間絶縁膜を所定厚さを除去する段階と、
前記層間絶縁膜が除去された部分にエッチストッパーを埋め込む段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１４】
前記層間絶縁膜は、湿式エッチバック方式で除去することを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記層間絶縁膜は、全体厚さの1/10〜1/2を除去することを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記エッチストッパーを形成する段階は、
前記層間絶縁膜が除去された空間が十分に埋め込まれるようにエッチストッパー用絶縁膜を蒸着する段階と、
前記層間絶縁膜の表面が露出されるようにエッチストッパー用絶縁膜をエッチバックする段階と、を含むことを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記エッチストッパーは、シリコン窒化膜であることを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１８】
セル領域及びコア/周辺領域に区分され、素子分離膜が形成されてアクティブ領域が限定されている半導体基板を提供する段階と、
前記半導体基板の所定領域にゲート電極構造体を形成する段階と、
前記ゲート電極構造体の両側のアクティブ領域に形成されるソース、ドレーン領域を形成する段階と、
前記半導体基板の結果物上部に層間絶縁膜を形成する段階と、
前記セル領域のソース、ドレーン領域が露出されるように前記層間絶縁膜の所定部分をエッチングする段階と、
前記露出されたソース、ドレーン領域とコンタクトされるように自己整列コンタクトパッドを形成する段階と、
前記層間絶縁膜を所定厚さを除去する段階と、
前記セル領域の層間絶縁膜が除去された空間にエッチストッパーを形成し、前記コア/周辺領域のゲート電極構造体の側壁にトップスペーサーを形成する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１９】
前記ゲート電極構造体を形成する段階は、
前記半導体基板の上部にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部にゲート電極用導電層を蒸着する段階と、
前記ゲート電極用導電層の上部にハードマスク膜を形成する段階と、
前記ハードマスク膜及びゲート電極用導電層を所定部分パターニングする段階と、
前記パターン形態のハードマスク膜及びゲート電極用導電層の側壁にゲートスペーサーを形成する段階と、を含むことを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記層間絶縁膜は、湿式エッチバック方式で所定厚さを除去することを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記層間絶縁膜は、全体蒸着厚さの1/10〜1/2の厚さを除去することを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項２２】
前記エッチストッパー及びトップスペーサーを形成する段階は、
前記半導体基板の結果物上部に前記層間絶縁膜が除去された空間が充填されるようにエッチストッパー用絶縁層を形成する段階と、
前記エッチストッパー用絶縁層を非等方性エッチバックする段階と、を含むことを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記エッチストッパー用絶縁層は、シリコン窒化膜であることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、より詳しくは、エッチストッパーがセル領域にのみ局部的に形成された半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の集積密度が上昇することによって、コンタクトホールの面積は減少する一方、コンタクトホールの深さは深くなっている。これにより、コンタクトホールのアスペクト比が日増しに増大し、一回の工程でコンタクトを形成しにくい。
【０００３】
特に、DRAM(Dynamic  Random  Access  Memory)素子の場合、その集積度が非常に高いので、ゲート電極間のアクティブ領域(ソース、ドレーン領域)が非常に狭く、コンタクトホールによるコンタクトを形成しにくい。これにより、従来には、ゲート電極の側壁と上面とをシリコン窒化膜で被覆した後、ゲート電極間の空間に導電物を充填させる自己整列コンタクトパッド技術が提案された。こうした自己整列コンタクトパッドは、ゲート電極間の空間に充填されるため、コンタクトホールの直径より相対的に大径を有するので、ビットラインコンタクト及びストレージノードコンタクトが容易であるという長所を有する。
【０００４】
しかしながら、DRAM素子の集積密度が上昇することによって、前記自己整列コンタクトパッドの直径も縮小して、ビットラインコンタクト及びストレージノードコンタクトの直径に肉迫するに至った。これにより、自己整列コンタクトパッドとビットラインコンタクト及び/又はストレージノードコンタクトの間に必然的にミスアラインが発生した。
【０００５】
すなわち、図１に示されたように、自己整列コンタクトパッド35が形成された第１の層間絶縁膜30上に第２の層間絶縁膜40を形成し、自己整列コンタクトパッド35がオープンされるように第２の層間絶縁膜40をエッチングして、ビットラインコンタクトホール45を形成する。この際、自己整列コンタクトパッド35の直径とビットラインコンタクトホール45の直径35とがほぼ同じであって、若干のミスアラインが発生しても自己整列コンタクトパッド35と隣接する第１の層間絶縁膜30が露出され、このように露出された第１の層間絶縁膜30は、前記第２の層間絶縁膜40と共に除去される。このように第１の層間絶縁膜30の遺失によって、アクティブ領域10aが一部除去され、これにより漏洩電流が発生しうる。
【０００６】
さらに、ストレージノードコンタクトホール(図示せず)は、ビットライン(図示せず)が形成された状態で、ビットライン間の空間に前記自己整列コンタクトパッド35が露出されるように形成されなければならないため、必然的にミスアラインが発生し、これにより層間絶縁膜の遺失及びアクティブ領域損傷が発生しうる。
【０００７】
一方、DRAM素子のコア/及び周辺領域Bでは、前記セル領域Aのビットラインコンタクトホール35(或いはストレージノードコンタクトホール)の形成と同時に、接合領域25bをオープンさせるための配線コンタクトホール50を形成している。しかしながら、コア/周辺領域Bも集積密度が上昇することによって、前記配線コンタクトホール50も接合領域25bのみを単独にオープンさせにくくて、現在ではゲート電極構造体20を同時にオープンさせるように形成される。
【０００８】
これにより、ゲート電極構造体20の側壁に形成されるスペーサー19及びゲート電極構造体20の上部面を構成するハードマスク膜18が前記コンタクトホール50の形成時に一部遺失されうる。こうした場合、ゲート電極物質17が露出されて、前記配線コンタクトホール50内に形成される導電物質とショートが起こりうる。前記図面で未説明図面符号10は、半導体基板、15は素子分離膜、16はゲート絶縁膜、19はゲートスペーサー及び25aは接合領域を示す。
【０００９】
かかる問題点を解決するために、自己整列コンタクトパッドが形成された第１の層間絶縁膜と、ビットラインコンタクトホールが形成される第２の層間絶縁膜との間にエッチストッパーを介在する技術が提案された。こうした技術は、特許文献１に開示されている。
【００１０】
前記技術は、第１の層間絶縁膜の上部にエッチストッパーが形成されているため、ビットラインコンタクトホール及びストレージコンタクトホールを形成しやすいという利点はある。しかしながら、前記エッチストッパーがコア/周辺領域にも一括的に形成されることによって、前記配線コンタクトホールを形成することに難しさがある。すなわち、前記配線コンタクトホールは、第２及び第１の層間絶縁膜にかけて形成されるが、前記第２及び第１の層間絶縁膜の間にエッチストッパーが介在されているため、エッチング工程が煩わしくなるだけではなく、接合領域を容易にオープンさせることができない問題点がある。
【特許文献１】米国特許第6,787,906号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の技術的課題は、自己整列コンタクトパッドを露出させるコンタクトホール形成時、ミスアラインによる層間絶縁膜の遺失を防止できる半導体メモリ素子を提供するところにある。
【００１２】
本発明の他の技術的課題は、自己整列コンタクトパッドを露出させるコンタクトホール形成時、ミスアラインによる層間絶縁膜の遺失を防止すると同時に、ゲート電極と配線との間のショートを防止できる半導体メモリ素子を提供するところにある。
本発明のさらに他の技術的課題は、前記の半導体メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１３】
本発明の目的と共にその他の目的及び新規な特徴は、本明細書の記載及び添付図面によって明瞭になる。本願で開示された発明のうち、代表的特徴の概要を簡単に説明すれば次の通りである。
【００１４】
前記技術的課題を達成するために本発明による半導体メモリ素子は、セル領域及びコア/周辺領域に区分され、素子分離膜が形成されてアクティブ領域が限定された半導体基板を含む。前記半導体基板のセル領域及び前記コア/周辺領域にゲート電極構造体が形成され、前記ゲート構造体の両側のアクティブ領域にソース、ドレーン領域が形成される。前記セル領域のソース、ドレーン領域とそれぞれコンタクトされるように自己整列コンタクトパッドが形成され、前記自己整列コンタクトパッド間が絶縁されるように半導体基板の上部に層間絶縁膜が形成される。前記自己整列コンタクトパッド間の層間絶縁膜上にエッチストッパーが形成される。前記エッチストッパーは、前記セル領域上にのみ存在する。
【００１５】
本発明の他の実施形態による半導体メモリ素子は、セル領域及びコア/周辺領域に区分され、素子分離膜が形成されてアクティブ領域が限定された半導体基板を含む。前記半導体基板のセル領域及び前記コア/周辺領域にゲート電極構造体が形成され、前記ゲート構造体の両側のアクティブ領域にソース、ドレーン領域が形成される。前記セル領域のソース、ドレーン領域とそれぞれコンタクトされるように自己整列コンタクトパッドが形成される。前記自己整列コンタクトパッド間を絶縁させるように半導体基板の上部に前記自己整列コンタクトパッド及び前記ゲート電極構造体より低い層間絶縁膜が形成される。前記自己整列コンタクトパッド間の層間絶縁膜上に前記自己整列コンタクトパッドの上部表面と一致する表面を有するエッチストッパーが形成される。同時に前記コア/周辺領域のゲート電極構造体の側壁上端には、トップスペーサーが形成される。
【００１６】
本発明の他の見地による半導体メモリ素子の製造方法は、導電領域を有する半導体基板の上部に層間絶縁膜を形成した後、前記層間絶縁膜内に前記導電領域とコンタクトされるようにコンタクトパッドを形成する。前記コンタクトパッドの側壁部分が一部露出されるように前記層間絶縁膜を所定厚さを除去し、前記層間絶縁膜が除去された部分にエッチストッパーを埋め込む。
【００１７】
本発明の他の実施形態によれば、本発明の半導体メモリ素子の製造方法は、セル領域及びコア/周辺領域に区分され、素子分離膜が形成されてアクティブ領域が限定されている半導体基板の所定領域にゲート電極構造体を形成し、前記ゲート電極構造体の両側のアクティブ領域にソース、ドレーン領域を形成する。前記半導体基板の結果物上部に層間絶縁膜を形成した後、前記セル領域のソース、ドレーン領域が露出されるように前記層間絶縁膜の所定部分をエッチングする。前記露出されたソース、ドレーン領域とコンタクトされるように自己整列コンタクトパッドを形成し、前記層間絶縁膜を所定厚さを除去する。その後、前記セル領域の層間絶縁膜が除去された空間にエッチストッパーを形成し、前記コア/周辺領域のゲート電極構造体の側壁にトップスペーサーを形成する段階を含む。
【発明の効果】
【００１８】
本発明によれば、セル領域に自己整列コンタクトパッドを形成した後、両側にエッチストッパーを選択的に埋め込む。その後、ビットラインコンタクトホール及びストレージコンタクトホールを形成することによって、前記コンタクトホール形成時にミスアラインによる層間絶縁膜の遺失を防止できる。これにより、アクティブ領域の損傷を防止できる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面に基づき本発明の好適な実施形態を詳細に説明する。しかしながら、本発明の実施形態は色々の他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は、当業界で当業者に本発明をより完全に説明するために提供される。従って、図面での要素の形状などはより明確な説明を強調するために誇張されたものであり、図面上で同一な符号で表示された要素は、同一な要素を意味する。
【００２０】
図2A〜図2Eは、本発明の一実施形態による半導体メモリ素子の製造方法を説明するための各工程別断面図である。
図2Aを参照して、半導体基板100の所定部分に素子分離膜110を形成して、アクティブ領域105を限定する。素子分離膜110は、例えばSTI（Shallow Trench Isolation）方式で形成できる。素子分離膜110間のアクティブ領域105に導電領域120を形成する。導電領域120は、例えば不純物イオン注入方式で得られる。半導体基板100の上部にシリコン酸化膜系からなった第１の層間絶縁膜130を形成する。アクティブ領域105の導電領域120が露出されるように第１の層間絶縁膜130をエッチングして、第１のコンタクトホール135を形成する。第１のコンタクトホール135が充填されるように第１の層間絶縁膜130の上部に導電層、例えば不純物がドーピングされたポリシリコン膜を蒸着する。導電層を前記第１の層間絶縁膜130の表面が露出されるように化学的機械的研磨又はエッチバックして、コンタクトパッド140を形成する。
【００２１】
図2Bに示されたように、第１の層間絶縁膜130を所定厚さを除去してコンタクトパッド140の側壁を露出させる。前記第１の層間絶縁膜130は、湿式エッチバックによって除去することが好ましく、第１の層間絶縁膜130のエッチバック厚さは、全体厚さの1/10〜1/2の程度が好ましい。
【００２２】
図2Cを参照すれば、第１の層間絶縁膜130及びコンタクトパッド140の上部にエッチストッパー用絶縁膜145を蒸着する。エッチストッパー用絶縁膜145は、前記コンタクトパッド140間の空間(第１の層間絶縁膜が除去された空間)が十分に充填されるように蒸着する。エッチストッパー用絶縁層145は、第１の層間絶縁膜130とエッチング選択比が異なる膜であって、例えばシリコン窒化膜(SiN)又はシリコン窒酸化膜(SiON)が用いられうる。この外にも、前記エッチストッパー用絶縁層145は、層間絶縁膜130及びコンタクトパッド140のいずれともエッチング選択比が異なる絶縁膜であれば、全て使用できる。
図2Dを参照して、エッチストッパー用絶縁層145を前記コンタクトパッド140がオープンされるまでエッチバック又は化学的機械的研磨して、コンタクトパッド140の間にエッチストッパー145aを形成する。
【００２３】
次に、図2Eを参照して、コンタクトパッド140及びエッチストッパー145aの上部に第２の層間絶縁膜150を形成する。第２の層間絶縁膜150は、前記第１の層間絶縁膜130と同様にシリコン酸化物質でありうる。次いで、選択的にコンタクトパッド140が露出されるように第２の層間絶縁膜150をエッチングして、第２のコンタクトホール155を形成する。第２のコンタクトホール155の形成時、図2Eのようにミスアラインが発生しても、エッチストッパー145aが露出されることによって、第１の層間絶縁膜130の遺失が防止される。これにより、アクティブ領域105の損傷を防止できる。
【００２４】
図３は、本発明によるDRAM素子のセル領域の平面図であり、図4A〜図4Eは、本発明の他の実施形態による半導体メモリ素子の製造方法を示した各工程別断面図である。図4A〜図4Dのセル領域は、図３のIV-IV線に沿って切断したところを示す。
図３及び図4Aを参照して、セル領域A及びコア/周辺領域Bが限定されている半導体基板200にアクティブ領域205を限定するために素子分離膜210を形成する。アクティブ領域205が限定された半導体基板200の上部にゲート酸化膜212、ゲート電極用導電層214及びハードマスク膜216を順次に積層した後、前記積層物を所定部分パターニングする。パターン形態のハードマスク膜216、ゲート電極用導電層214の側壁に公知の方式でゲートスペーサー225を形成してゲート電極構造体220,222を形成する。前記ゲートスペーサー225は、前記ハードマスク膜216と同一なシリコン窒化膜で形成できる。また、前記セル領域Aのゲート電極構造体220は、ワードライン構造体とも称されうる。その後、ゲート電極構造体220,222の外側のアクティブ領域205に不純物をイオン注入して、ソース及びドレーン領域230a,230b,232a,232bを形成する。その後、半導体基板200の結果物の上部に第１の層間絶縁膜235を所定厚さを形成する。次いで、セル領域Aのソース、ドレーン領域230a,230bが露出されるように第１の層間絶縁膜235をエッチングする。この際、ソース、ドレーン230a,230bの露出は、ハードマスク膜216及びスペーサー225に取り囲まれているゲート電極構造体220によって自己整列方式で形成される。次に、前記第１の層間絶縁膜235の上部に前記ソース、ドレーン領域230a,230bとコンタクトされるように導電層、例えばドーピングされたポリシリコン膜を蒸着した後、前記導電層をエッチバック又は化学的機械的研磨して、自己整列コンタクトパッド240a,240bを形成する。ここで、自己整列コンタクトパッド240aは、以後ビットラインコンタクトパッド(Direct  Contact  pad；DCパッド)とコンタクトされ、自己整列コンタクトパッド240bは、ストレージノードコンタクトパッド(Buried  Contact  pad；BCパッド)とコンタクトされる。
【００２５】
図4Bを参照して、第１の層間絶縁膜235を所定厚さを除去する。第１の層間絶縁膜235は、湿式エッチバック方式で除去することが好ましく、全体第１の層間絶縁膜235の厚さの1/10〜1/2の厚さを除去する。第１の層間絶縁膜235の部分的な除去によって前記自己整列コンタクトパッド240a,240bの側壁が部分的に露出される。一方、コア/周辺領域Bでは、第１の層間絶縁膜235の部分的な除去によって、ゲート電極構造体222の上面及びゲートスペーサー225の側壁が部分的に露出される。
【００２６】
図4Cに示されたように、自己整列コンタクトパッド240a,240b間の空間が充填されるように、半導体基板200の結果物上部にエッチストッパー用絶縁膜245を蒸着する。前記エッチストッパー用絶縁膜245としては、前記第１の層間絶縁膜235と異なるエッチング選択比を有するシリコン窒化膜が用いられうる。例えば、デザインルールが80nmである場合、自己整列コンタクトパッド240a,240b間の距離は約50nm水準になり、前記エッチストッパー用絶縁層245を約300Å程度蒸着すれば、前記自己整列コンタクトパッド240a,240b間の空間を充填できる。
【００２７】
次に、図4Dを参照すれば、前記エッチストッパー用絶縁膜245を非等方性エッチバックして、セル領域Aの自己整列コンタクトパッド240a,240bの間にエッチストッパー245aを形成し、コア/周辺領域Bの露出されたゲートスペーサー225の側壁にトップスペーサー245bを形成する。これにより、別途のフォトリソグラフィ工程なしに、セル領域Aにのみ選択的にエッチストッパー245aを形成できる。
【００２８】
図4Eに示されたように、エッチストッパー245a及びトップスペーサー245bが形成された結果物上部に第２の層間絶縁膜250を蒸着する。その後、セル領域Aの自己整列コンタクトパッド240a及びコア/周辺領域Bのドレーン領域(或いはソース領域)232bが露出されるように第２の層間絶縁膜250をエッチングして、前記第２の層間絶縁膜250内にビットラインコンタクトホール255a(或いはDCコンタクトホール)及び配線コンタクトホール255bを形成する。
【００２９】
前記ビットラインコンタクトホール255aの形成時、ミスアラインが発生しても、自己整列コンタクトパッド240aの両側にエッチストッパー245aが形成されているため、前記第１の層間絶縁膜235及びアクティブ領域205の遺失が防止される。一方、コア/周辺領域において、ゲートスペーサー225の外側にトップスペーサー245bが形成されることによって、配線コンタクトホール255bを形成する工程時、ゲートスペーサー225及びハードマスク膜216の遺失を減らすことができる。
【００３０】
その後、ビットラインコンタクトホール255aの内表面、配線コンタクトホール255bの内表面及び第２の層間絶縁膜の上部にバリヤー金属膜260を形成した後、バリヤー金属膜260の上部にビットラインコンタクトホール255a及び配線コンタクトホール255bが充填されるように導電層、例えばタングステン金属膜を蒸着する。次に、前記導電層及びバリヤー金属膜260を前記第２の層間絶縁膜250の表面が露出されるように化学的機械的研磨又はエッチバックして、ビットラインコンタクトパッド265a及び配線コンタクトパッド265bを形成する。
【００３１】
ビットラインコンタクトパッド265a及び配線コンタクトパッド265bが形成された第２の層間絶縁膜250の上部にビットライン用導電層272及びハードマスク膜273を蒸着する。次に、前記ハードマスク膜273及びビットライン用導電層272を前記ビットラインコンタクトパッド265a及び配線コンタクトパッド265bとコンタクトされながら、前記セル領域のゲート電極構造体220と交差するようにパターニングする。パターン形態のハードマスク膜273及びビットライン用導電層272の側壁に公知の方式でビットラインスペーサー274を形成して、ビットライン構造体270を形成する。
【００３２】
ビットライン構造体270が形成された半導体基板200の結果物の上部に第３の層間絶縁膜275を蒸着する。その後、自己整列コンタクトパッド240bが露出されるように第３の層間絶縁膜275及び第２の層間絶縁膜250をエッチングして、ストレージノードコンタクトホール280(或いはBCコンタクトホール)を形成する。この際、ストレージノードコンタクトホール280は、ビットライン構造体270の間に形成しなければならないため、前記ビットライン構造体270との絶縁のため一定距離を維持しなければならず、前記自己整列コンタクトパッド240bが前記ストレージノードコンタクトホール280レベルの直径を有するため、必然的にミスアラインが発生する。しかしながら、前記自己整列コンタクトパッド240a,240bの間にエッチストッパー245aが形成されているため、ミスアラインが発生しても第１の層間絶縁膜235が遺失されない。その後、図面には示されないが、前記ストレージノードコンタクトホール280に導電層を形成してストレージノードコンタクトヘッド(図示せず)を形成する。
【００３３】
以上、本発明を好適な実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者によって色々な変形が可能である。
【産業上の利用可能性】
【００３４】
本発明は、別途のフォトリソグラフィ工程なしで、セル領域にのみ選択的にエッチストッパーを形成することによって、コア/周辺領域のコンタクトホール形成時、エッチストッパーによるエッチング工程の煩わしさを避けることができる。また、前記選択エッチストッパー形成時、コア/周辺領域のゲート電極側壁にトップスペーサーを同時に形成できて、配線コンタクトホール形成時ゲート電極物質の露出を防止できる。本発明である局部エッチストッパーを有する半導体メモリ素子及びその製造方法は、例えば半導体関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００３５】
【図１】一般的な半導体メモリ素子の断面図である。
【図２Ａ】本発明の一実施形態による半導体メモリ素子の製造方法を説明するための工程別断面図である。
【図２Ｂ】本発明の一実施形態による半導体メモリ素子の製造方法を説明するための工程別断面図である。
【図２Ｃ】本発明の一実施形態による半導体メモリ素子の製造方法を説明するための工程別断面図である。
【図２Ｄ】本発明の一実施形態による半導体メモリ素子の製造方法を説明するための工程別断面図である。
【図２Ｅ】本発明の一実施形態による半導体メモリ素子の製造方法を説明するための工程別断面図である。
【図３】本発明によるDRAM素子のセル領域の平面図である。
【図４Ａ】本発明の他の実施形態による半導体メモリ素子の製造方法を示した工程別断面図である。
【図４Ｂ】本発明の他の実施形態による半導体メモリ素子の製造方法を示した工程別断面図である。
【図４Ｃ】本発明の他の実施形態による半導体メモリ素子の製造方法を示した工程別断面図である。
【図４Ｄ】本発明の他の実施形態による半導体メモリ素子の製造方法を示した工程別断面図である。
【図４Ｅ】本発明の他の実施形態による半導体メモリ素子の製造方法を示した工程別断面図である。
【符号の説明】
【００３６】
１００    半導体基板
１０５    アクティブ領域
１１０    素子分離膜
１２０    導電領域
１３０    第１の層間絶縁膜
１３５    第１のコンタクトホール
１４０    コンタクトパッド
１４５    エッチストッパー用絶縁膜
１４５ａ    エッチストッパー
１５０    第２の層間絶縁膜
１５５    第２のコンタクトホール
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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