(57)【要約】【課題】少ない面積で基本ゲートを構成し、高集積密度で微細構造の回路を実現する。【解決手段】半導体領域２８，３０を挟んで対抗するようにゲート絶縁膜１２，１０を介してゲート電極２０，２４が形成されたｎＭＯＳとｐＭＯＳにおいて、ｎＭＯＳとｐＭＯＳ のドレイン１４を相互に接続し、ｐＭＯＳのソース１８をハイレベル、ｎＭＯＳのソース１６をハイとロウの中間電位として、ＮＡＮＤゲートを構成する。ｐＭＯＳのソースをハイとロウの中間電位とし、ｎＭＯＳのソースをロウレベルに接続して、ＮＯＲゲートを構成する。また、ｐＭＯＳのソースをハイレベル、ｎＭＯＳのソースをロウレベルに接続し、ｎＭＯＳの片側ゲート２２の電子親和力を減らし、ＮＡＮＤゲートを構成する。また、ｐＭＯＳのソースをハイレベル、ｎＭＯＳのソースをロウレベルに接続し、ｐＭＯＳの片側ゲート２６の電子親和力を増やし、ＮＯＲゲートを構成する。【選択図】図１
2006245201.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体領域と、
該第１半導体領域の一方の側面上の第１ゲート絶縁膜と、
該第１ゲート絶縁膜上の第１ゲート電極と、
前記第１半導体領域を挟んで配置された第１ソース領域及び共通ドレイン領域と、
前記第１の半導体領域の他方の側面上の第２ゲート絶縁膜と、
該第２ゲート絶縁膜上の第２ゲート電極と、
前記共通ドレイン領域に隣接する第２半導体領域と、
該第２半導体領域の一方の側面上の第３ゲート絶縁膜と、
該第３ゲート絶縁膜上の第３ゲート電極と、
前記第２半導体領域に隣接し,前記共通ドレイン領域と対向する位置に形成された第２ソース領域と、
前記第２半導体領域の他方の側面上の第４ゲート絶縁膜と、
該第４ゲート絶縁膜上の第４ゲート電極
とを備え、前記第１半導体領域,前記第１ゲート絶縁膜,前記第１ゲート電極,前記第１ソース領域及び前記共通ドレイン領域で第１トランジスタを形成し、前記第１半導体領域, 前記第２ゲート絶縁膜,前記第２ゲート電極,前記第１ソース領域及び前記共通ドレイン領域で第２トランジスタを形成し、前記第２半導体領域, 前記第３ゲート絶縁膜,前記第３ゲート電極,前記第２ソース領域及び前記共通ドレイン領域で第３トランジスタを形成し、前記第２半導体領域, 前記第４ゲート絶縁膜,前記第４ゲート電極,前記第２ソース領域及び前記共通ドレイン領域で第４トランジスタを形成することを特徴とする半導体集積回路。
【請求項２】
ハイ・レベル電位,該ハイ・レベル電位より低い中間レベル電位, 該中間レベル電位より低いロウ・レベル電位からなる３レベル電位系において、前記第２ソース領域を前記ハイ・レベル電位に接続し、前記第１ソース領域を前記中間レベル電位として、前記第１乃至第４トランジスタによりＮＡＮＤゲートを構成することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
ハイ・レベル電位,該ハイ・レベル電位より低い中間レベル電位, 該中間レベル電位より低いロウ・レベル電位からなる３レベル電位系において、前記第２ソース領域を前記中間レベル電位とし、前記第１ソース領域を前記ロウ・レベル電位に接続して、前記第１乃至第４トランジスタによりＮＯＲゲートを構成することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
ハイ・レベル電位,該ハイ・レベル電位より低いロウ・レベル電位からなる２レベル電位系において、前記第２ソース領域を前記ハイ・レベル電位に接続し、前記第１ソース領域を前記ロウ・レベル電位に接続し、前記第２ゲート電極の電子親和力を減らして、前記第１乃至第４トランジスタによりＮＡＮＤゲートを構成することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
ハイ・レベル電位,該ハイ・レベル電位より低いロウ・レベル電位からなる２レベル電位系において、前記第２ソース領域を前記ハイ・レベル電位に接続し、前記第１ソース領域を前記ロウ・レベル電位に接続し、前記第４ゲート電極の電子親和力を増やして、前記第１乃至第４トランジスタによりＮＯＲゲートを構成することを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記共通ドレイン領域を共通の金属領域で形成することを特徴とする請求項１乃至請求項５の内、いずれか１項に記載の半導体集積回路。
【請求項７】
前記第２ソース領域の電子親和力を前記第２の半導体領域の電子親和力よりも小さくし、前記第１ソース領域の電子親和力を前記第１の半導体領域の電子親和力よりも大きくしたことを特徴とする請求項１乃至請求項５の内、いずれか１項に記載の半導体集積回路。
【請求項８】
前記第１及び第２半導体領域は、半導体基板上に形成された絶縁体上に形成され、前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第２ゲート絶縁膜と、前記第２ゲート電極は、前記絶縁体上において積層形成され、前記第３ゲート絶縁膜と、前記第３ゲート電極と、前記第４ゲート絶縁膜と、前記第４ゲート電極も前記絶縁体上において積層形成されたことを特徴とする請求項１乃至請求項５の内、いずれか１項に記載の半導体集積回路。
【請求項９】
前記半導体基板の表面から内部に船形に埋め込まれた絶縁体を更に備え、
前記第１ソース領域,前記第１ゲート電極,前記共通ドレイン領域,前記第３ゲート電極,前記第２ソース領域,前記第４ゲート電極及び前記第２ゲート電極は、前記絶縁体に周囲を取り囲まれて形成されたことを特徴とする請求項１乃至請求項５の内、いずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にＮＡＮＤゲート、ＮＯＲゲート等の基本ゲート回路を高集積密度かつ微細構造で実現する半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩのロジック部を構成する基本ゲートであるＮＡＮＤゲートやＮＯＲゲートを構成する基本デバイスとして、従来は、図２３に示すような相補型金属−絶縁物−半導体構造（ＣＭＯＳ）を基本構造として採用している。従来のＣＭＯＳ構造は、図２３に示すように、半導体基板７２にウェル領域７４を形成し、シャロー・トレンチ・アイソレーション（ＳＴＩ）等の素子分離領域５４を形成後、ｎ+拡散領域６４,６６をソース・ドレイン領域とするｎＭＯＳＦＥＴ, ｐ+拡散領域７０, ６８をソース・ドレイン領域とするｐＭＯＳＦＥＴを形成し、半導体基板７２上にゲート絶縁膜５８,６２を介して形成されたお互いのゲート電極５６,６０を共通の入力端子５０に接続し、お互いのドレイン領域６６,６８を共通の出力端子５２に接続する。ｎＭＯＳＦＥＴのｎ+拡散領域６４を接地電位ＶSS（図示省略）、ｐＭＯＳＦＥＴのｐ+拡散領域７０を電源電圧ＶDD（図示省略）に接続することによって、図２３に示すＣＭＯＳ構造は、ＣＭＯＳインバータを構成することができる。一方、ＮＡＮＤゲート、またはＮＯＲゲートを実現するには、ＣＭＯＳ構造が２つ、ＭＯＳＦＥＴの数にして４つ必要となる。
【０００３】
ＣＭＯＳ構造をコンパクトに実現するために、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのドレイン領域を金属領域で共通化する構造がある(例えば、特許文献１参照。)。この構造で実現されるのは、ＮＯＴゲートのみである。
【０００４】
更に又、絶縁基板上に形成された、バックゲート電極と、第１ゲート絶縁膜と、半導体活性層と、第２ゲート絶縁膜と、ゲート電極が多層構造に形成され、しきい値制御可能なＴＦＴを有する半導体装置の構成については、既に開示されている（例えば、特許文献２参照。)。しかしながら、特許文献２におけるバックゲート電極はあくまでも、しきい値電圧の調整用であり、ダブルゲートの性質を利用した基本ゲートロジックを開示するものではない。
【特許文献１】特開２００２−２８９６９７号公報
【特許文献２】特開２００１−５１２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、少ない面積で基本ゲートを構成し、高集積密度で、微細構造の半導体集積回路を実現する。
【課題を解決するための手段】
【０００６】
本発明の特徴は、（イ）第１半導体領域と、（ロ）第１半導体領域の一方の側面上の第１ゲート絶縁膜と、（ハ）第１ゲート絶縁膜上の第１ゲート電極と、（ニ）第１半導体領域を挟んで配置された第１ソース領域及び共通ドレイン領域と、（ホ）第１の半導体領域の他方の側面上の第２ゲート絶縁膜と、（へ）第２ゲート絶縁膜上の第２ゲート電極と、（ト）共通ドレイン領域に隣接する第２半導体領域と、（チ）第２半導体領域の一方の側面上の第３ゲート絶縁膜と、（リ）第３ゲート絶縁膜上の第３ゲート電極と、（ヌ）第２半導体領域に隣接し,共通ドレイン領域と対向する位置に形成された第２ソース領域と、（ル）第２半導体領域の他方の側面上の第４ゲート絶縁膜と、（ヲ）第４ゲート絶縁膜上の第４ゲート電極とを備え、（ワ）第１半導体領域,第１ゲート絶縁膜,第１ゲート電極,第１ソース領域及び共通ドレイン領域で第１トランジスタを形成し、第１半導体領域, 第２ゲート絶縁膜,第２ゲート電極,第１ソース領域及び共通ドレイン領域で第２トランジスタを形成し、第２半導体領域, 第３ゲート絶縁膜,第３ゲート電極,第２ソース領域及び共通ドレイン領域で第３トランジスタを形成し、第２半導体領域, 第４ゲート絶縁膜,第４ゲート電極,第２ソース領域及び共通ドレイン領域で第４トランジスタを形成する半導体集積回路であることを要旨とする。
【発明の効果】
【０００７】
本発明の半導体集積回路によれば、少ない面積で基本ゲートを構成し、高集積密度で、微細構造を実現することができる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各断面構造の平面寸法、各回路構成の平面寸法、各電流電圧特性のスケール等は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各図の構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
尚、本発明の実施の形態に係る半導体集積回路の説明において、「一方の側面」或いは「他方の側面」という表現は、便宜的なものであり、単に側面であっても良い。更に又、上面、下面等を意味する１０ｕ、１０ｄ或いは１２ｕ、１２ｄ等の表記も便宜的なものである。特に、ＦＩＮ構造においては、上下を特定するよりもむしろ、側面を定義する方が適当であることから、「一方の側面」或いは「他方の側面」という表現を用いている。
【００１１】
（基本ゲート）
ＬＳＩのロジック部を構成する基本ゲートであるＮＡＮＤとＮＯＲは、ＭＯＳＦＥＴを用いると図１に示すような回路で実現される。ＮＡＮＤゲートは、図１（ａ）に示すように、２つのｐＭＯＳＦＥＴＰ１,Ｐ２のソース端子が並列にハイ・レベルの電位ＶDDに接続され、ドレイン端子が並列に出力端子３に接続される。また、２つのｎＭＯＳＦＥＴが直列に接続され、１つのｎＭＯＳＦＥＴＮ２のソース端子がロウ・レベルの電位ＶSSに接続され、他方のｎＭＯＳＦＥＴＮ１のドレイン端子が出力端子３に接続される。ＮＡＮＤゲートは、図１（ａ）に示すように、ＶDD端子と出力端子３との間に並列に接続されたｐチャネルトランジスタＰ１,Ｐ２と、ＶSS端子と出力端子３との間に直列に接続されたｎチャネルトランジスタＮ１,Ｎ２と、ｐチャネルトランジスタＰ１, ｎチャネルトランジスタＮ１のゲート電極に共通接続された入力端子１と、ｐチャネルトランジスタＰ２, ｎチャネルトランジスタＮ２のゲート電極に共通接続された入力端子２とから構成される。図１（ａ）のＮＡＮＤゲートの真理値表は図２（ａ）に示す通りである。
【００１２】
ＮＯＲゲートは、図１（ｂ）に示すように、２つのｐＭＯＳＦＥＴＰ３,Ｐ４が直列に接続され、１つのｐＭＯＳＦＥＴＰ３のソース端子がハイ・レベルの電位ＶDDに接続され、他方のｐＭＯＳＦＥＴＰ４のドレイン端子が出力端子３に接続される。また、２つのｎＭＯＳＦＥＴＮ３,Ｎ４のソース端子が並列にロウ・レベルの電位ＶSSに接続され、ドレイン端子が並列に出力端子３に接続される。ＮＯＲゲートは、図１（ｂ）に示すように、ＶDD端子と出力端子３との間に直列に接続されたｐチャネルトランジスタＰ３,Ｐ４と、ＶSS端子と出力端子３との間に並列に接続されたｎチャネルトランジスタＮ３,Ｎ４と、ｐチャネルトランジスタＰ３, ｎチャネルトランジスタＮ３のゲート電極に共通接続された入力端子１と、ｐチャネルトランジスタＰ４, ｎチャネルトランジスタＮ４のゲート電極に共通接続された入力端子２とから構成される。図１（ｂ）のＮＯＲゲートの真理値表は図２（ｂ）に示す通りである。
【００１３】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体集積回路の模式的断面構造は、図３に示すように、第１半導体領域２８と、第１半導体領域２８の一方の側面上の第１ゲート絶縁膜１２ｕと、第１ゲート絶縁膜１２ｕ上の第１ゲート電極２０と、第１半導体領域２８を挟んで配置された第１ソース領域１６及び共通ドレイン領域１４と、第１の半導体領域２８の他方の側面上の第２ゲート絶縁膜１２ｄと、第２ゲート絶縁膜１２ｄ上の第２ゲート電極２２と、共通ドレイン領域１４に隣接する第２半導体領域３０と、第２半導体領域３０の一方の側面上の第３ゲート絶縁膜１０ｕと、第３ゲート絶縁膜１０ｕ上の第３ゲート電極２４と、第２半導体領域３０に隣接し,共通ドレイン領域１４と対向する位置に形成された第２ソース領域１８と、第２半導体領域３０の他方の側面上の第４ゲート絶縁膜１０ｄと、第４ゲート絶縁膜１０ｄ上の第４ゲート電極２６とを備え、第１半導体領域２８,第１ゲート絶縁膜１２ｕ,第１ゲート電極２０,第１ソース領域１６及び共通ドレイン領域１４で第１トランジスタＮ１を形成し、第１半導体領域２８, 第２ゲート絶縁膜１２ｄ,第２ゲート電極２２,第１ソース領域１６及び共通ドレイン領域１４で第２トランジスタＮ２を形成し、第２半導体領域３０, 第３ゲート絶縁膜１０ｕ,第３ゲート電極２４,第２ソース領域１８及び共通ドレイン領域１４で第３トランジスタＰ１を形成し、第２半導体領域３０, 第４ゲート絶縁膜１０ｄ,第４ゲート電極２６,第２ソース領域１８及び共通ドレイン領域１４で第４トランジスタＰ２を形成する。
【００１４】
第１ゲート電極２０に印加する電圧で第１半導体領域２８中に第１トランジスタＮ１の第１導電型チャネルを形成し、第２ゲート電極２２に印加する電圧で第１半導体領域２８中に第２トランジスタＮ２の第１導電型チャネルを形成し、第３ゲート電極２４に印加する電圧で第２半導体領域３０中に第３トランジスタＰ１の第２導電型チャネルを形成し、第４ゲート電極２６に印加する電圧で第２半導体領域３０中に第４トランジスタＰ２の第２導電型チャネルを形成する。
【００１５】
ハイ・レベル電位ＶDD,ハイ・レベル電位ＶDDより低い中間レベル電位(例えば、０Ｖ), 中間レベル電位より低いロウ・レベル電位ＶSSからなる３レベル電位系において、第２ソース領域１８をハイ・レベル電位ＶDDに接続し、第１ソース領域１６を中間レベル電位として、第１乃至第４トランジスタＮ１,Ｎ２,Ｐ１,Ｐ２によりＮＡＮＤゲートを構成する。
【００１６】
本発明の第１の実施の形態に係る半導体集積回路の模式的断面構造は、図３に示すように表される。半導体領域２８,３０を挟んで対抗するようにゲート絶縁膜１２,１０を介してゲート電極２０,２２、２４,２６が形成されたｎＭＯＳＦＥＴＮ１,Ｎ２とｐＭＯＳＦＥＴＰ１,Ｐ２において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ の共通ドレイン領域１４を金属または金属化合物からなる金属領域で共通化し、ｐＭＯＳＦＥＴのソース領域１８をハイ・レベル電位に接続し、ｎＭＯＳＦＥＴのソース領域１６をハイ・レベル電位よりも低い中間レベルの電位(例えば、０Ｖ)として、ＮＡＮＤゲートを構成する。
【００１７】
図４に本発明の第１の実施の形態に係る半導体集積回路におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性を示す。Ａ入力端子１の電圧ＶAとＢ入力端子２の電圧ＶBを同時に変化させた場合(ＶB ＝ＶA )と、ＶBを論理振幅のロウ・レベル＝ ＶSSに固定してＶAのみを変化させた場合(ＶB ＝ＶSS )について、示してある。ｐＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｐＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。
【００１８】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００１９】
本発明の第１の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲートを構成し、高集積で、微細構造を実現することができる。
【００２０】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体集積回路の模式的断面構造は、図５に示すように、第１半導体領域２８と、第１半導体領域２８の一方の側面上の第１ゲート絶縁膜１２ｕと、第１ゲート絶縁膜１２ｕ上の第１ゲート電極２０と、第１半導体領域２８を挟んで配置された第１ソース領域１６及び共通ドレイン領域１４と、第１の半導体領域２８の他方の側面上の第２ゲート絶縁膜１２ｄと、第２ゲート絶縁膜１２ｄ上の第２ゲート電極２２と、共通ドレイン領域１４に隣接する第２半導体領域３０と、第２半導体領域３０の一方の側面上の第３ゲート絶縁膜１０ｕと、第３ゲート絶縁膜１０ｕ上の第３ゲート電極２４と、第２半導体領域３０に隣接し,共通ドレイン領域１４と対向する位置に形成された第２ソース領域１８と、第２半導体領域３０の他方の側面上の第４ゲート絶縁膜１０ｄと、第４ゲート絶縁膜１０ｄ上の第４ゲート電極２６とを備え、第１半導体領域２８,第１ゲート絶縁膜１２ｕ,第１ゲート電極２０,第１ソース領域１６及び共通ドレイン領域１４で第１トランジスタＮ３を形成し、第１半導体領域２８, 第２ゲート絶縁膜１２ｄ,第２ゲート電極２２,第１ソース領域１６及び共通ドレイン領域１４で第２トランジスタＮ４を形成し、第２半導体領域３０, 第３ゲート絶縁膜１０ｕ,第３ゲート電極２４,第２ソース領域１８及び共通ドレイン領域１４で第３トランジスタＰ３を形成し、第２半導体領域３０, 第４ゲート絶縁膜１０ｄ,第４ゲート電極２６,第２ソース領域１８及び共通ドレイン領域１４で第４トランジスタＰ４を形成する。
【００２１】
第１ゲート電極２０に印加する電圧で第１半導体領域２８中に第１トランジスタＮ３の第１導電型チャネルを形成し、第２ゲート電極２２に印加する電圧で第１半導体領域２８中に第２トランジスタＮ４の第１導電型チャネルを形成し、第３ゲート電極２４に印加する電圧で第２半導体領域３０中に第３トランジスタＰ３の第２導電型チャネルを形成し、第４ゲート電極２６に印加する電圧で第２半導体領域３０中に第４トランジスタＰ４の第２導電型チャネルを形成する。
【００２２】
ハイ・レベル電位ＶDD,ハイ・レベル電位ＶDDより低い中間レベル電位(例えば、０Ｖ), 中間レベル電位より低いロウ・レベル電位ＶSSからなる３レベル電位系において、第２ソース領域１８を中間レベル電位とし、第１ソース領域１６をロウ・レベル電位ＶSSに接続して、第１乃至第４トランジスタＮ３,Ｎ４,Ｐ３,Ｐ４によりＮＯＲゲートを構成する。
【００２３】
本発明の第２の実施の形態に係る半導体集積回路の模式的断面構造は、図５に示すように表される。半導体領域２８,３０を挟んで対抗するようにゲート絶縁膜１２,１０を介してゲート電極２０,２２、２４,２６が形成されたｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにおいて、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ の共通ドレイン領域１４を金属または金属化合物からなる金属領域で共通化し、ｐＭＯＳＦＥＴのソース領域をハイ・レベル電位ＶDDよりも低い中間レベルの電位(例えば、０Ｖ)とし、ｎＭＯＳＦＥＴのソース領域１６をロウ・レベル電位ＶSSに接続して、ＮＯＲゲートを構成する。
【００２４】
図６に本発明の第２の実施例に係る半導体集積回路におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性を示す。ｐＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｎＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。
【００２５】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００２６】
本発明の第２の実施の形態に係る半導体集積回路によれば、少ない面積でＮＯＲゲートを構成し、高集積で、微細構造を実現することができる。
【００２７】
[第３の実施の形態]
本発明の第３の実施の形態に係る半導体集積回路の模式的断面構造は、図７に示すように、第１半導体領域２８と、第１半導体領域２８の一方の側面上の第１ゲート絶縁膜１２ｕと、第１ゲート絶縁膜１２ｕ上の第１ゲート電極２０と、第１半導体領域２８を挟んで配置された第１ソース領域１６及び共通ドレイン領域１４と、第１の半導体領域２８の他方の側面上の第２ゲート絶縁膜１２ｄと、第２ゲート絶縁膜１２ｄ上の第２ゲート電極３４と、共通ドレイン領域１４に隣接する第２半導体領域３０と、第２半導体領域３０の一方の側面上の第３ゲート絶縁膜１０ｕと、第３ゲート絶縁膜１０ｕ上の第３ゲート電極２４と、第２半導体領域３０に隣接し,共通ドレイン領域１４と対向する位置に形成された第２ソース領域１８と、第２半導体領域３０の他方の側面上の第４ゲート絶縁膜１０ｄと、第４ゲート絶縁膜１０ｄ上の第４ゲート電極２６とを備え、第１半導体領域２８,第１ゲート絶縁膜１２ｕ,第１ゲート電極２０,第１ソース領域１６及び共通ドレイン領域１４で第１トランジスタＮ１を形成し、第１半導体領域２８, 第２ゲート絶縁膜１２ｄ,第２ゲート電極３４,第１ソース領域１６及び共通ドレイン領域１４で第２トランジスタＮ２を形成し、第２半導体領域３０, 第３ゲート絶縁膜１０ｕ,第３ゲート電極２４,第２ソース領域１８及び共通ドレイン領域１４で第３トランジスタＰ１を形成し、第２半導体領域３０, 第４ゲート絶縁膜１０ｄ,第４ゲート電極２６,第２ソース領域１８及び共通ドレイン領域１４で第４トランジスタＰ２を形成する。
【００２８】
第１ゲート電極２０に印加する電圧で第１半導体領域２８中に第１トランジスタＮ１の第１導電型チャネルを形成し、第２ゲート電極３４に印加する電圧で第１半導体領域２８中に第２トランジスタＮ２の第１導電型チャネルを形成し、第３ゲート電極２４に印加する電圧で第２半導体領域３０中に第３トランジスタＰ１の第２導電型チャネルを形成し、第４ゲート電極２６に印加する電圧で第２半導体領域３０中に第４トランジスタＰ２の第２導電型チャネルを形成する。
【００２９】
ハイ・レベル電位ＶDD,ハイ・レベル電位ＶDDより低いロウ・レベル電位ＶSSからなる２レベル電位系において、第２ソース領域１８をハイ・レベル電位ＶDDに接続し、第１ソース領域１６をロウ・レベル電位ＶSSに接続し、第２ゲート電極３４の電子親和力を減らして、第１乃至第４トランジスタＮ１,Ｎ２,Ｐ１,Ｐ２によりＮＡＮＤゲートを構成する。
【００３０】
本発明の第３の実施の形態に係る半導体集積回路の模式的断面構造は、図７に示すように表される。半導体領域２８，３０を挟んで対抗するようにゲート絶縁膜１２，１０を介してゲート電極２０，３４、２４，２６が形成されたｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにおいて、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ の共通ドレイン領域１４を金属または金属化合物からなる金属領域で共通化し、ｐＭＯＳＦＥＴのソース領域をハイ・レベル電位ＶDDに接続し、ｎＭＯＳＦＥＴのソース領域をハイ・レベル電位ＶDDよりも低いロウ・レベル電位ＶSSに接続している。
【００３１】
更に、ｎＭＯＳＦＥＴにおける一方のゲート電極３４の電子親和力を他方のゲート電極２０の電子親和力よりも小さくして、ＮＡＮＤゲートを構成している。即ち、図７に示す本発明の第３の実施の形態に係る半導体集積回路においては、ｎＭＯＳＦＥＴの内、一方のｎＭＯＳＦＥＴのゲート電極３４をｐ+ポリシリコンゲート電極として形成し、他方のｎＭＯＳＦＥＴのゲート電極２０をｎ+ポリシリコンゲート電極として形成している。このような構成を採用することによって、ｎＭＯＳＦＥＴにおける一方のゲート電極３４の電子親和力を他方のゲート電極２０の電子親和力よりも小さく設定することができる。このようにｎＭＯＳＦＥＴの一方のゲートの電子親和力を小さく設定することによって、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。
【００３２】
図８に本発明の第３の実施の形態に係る半導体集積回路におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性を示す。ｐＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｐＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。
【００３３】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００３４】
本発明の第３の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲートを構成し、高集積で、微細構造を実現することができる。
【００３５】
[第４の実施の形態]
本発明の第４の実施の形態に係る半導体集積回路の模式的断面構造は、図９に示すように、第１半導体領域２８と、第１半導体領域２８の一方の側面上の第１ゲート絶縁膜１２ｕと、第１ゲート絶縁膜１２ｕ上の第１ゲート電極２０と、第１半導体領域２８を挟んで配置された第１ソース領域１６及び共通ドレイン領域１４と、第１の半導体領域２８の他方の側面上の第２ゲート絶縁膜１２ｄと、第２ゲート絶縁膜１２ｄ上の第２ゲート電極２２と、共通ドレイン領域１４に隣接する第２半導体領域３０と、第２半導体領域３０の一方の側面上の第３ゲート絶縁膜１０ｕと、第３ゲート絶縁膜１０ｕ上の第３ゲート電極２４と、第２半導体領域３０に隣接し,共通ドレイン領域１４と対向する位置に形成された第２ソース領域１８と、第２半導体領域３０の他方の側面上の第４ゲート絶縁膜１０ｄと、第４ゲート絶縁膜１０ｄ上の第４ゲート電極３６とを備え、第１半導体領域２８,第１ゲート絶縁膜１２ｕ,第１ゲート電極２０,第１ソース領域１６及び共通ドレイン領域１４で第１トランジスタＮ３を形成し、第１半導体領域２８, 第２ゲート絶縁膜１２ｄ,第２ゲート電極２２,第１ソース領域１６及び共通ドレイン領域１４で第２トランジスタＮ４を形成し、第２半導体領域３０, 第３ゲート絶縁膜１０ｕ,第３ゲート電極２４,第２ソース領域１８及び共通ドレイン領域１４で第３トランジスタＰ３を形成し、第２半導体領域３０, 第４ゲート絶縁膜１０ｄ,第４ゲート電極３６,第２ソース領域１８及び共通ドレイン領域１４で第４トランジスタＰ４を形成する。
【００３６】
ハイ・レベル電位ＶDD,ハイ・レベル電位ＶDDより低いロウ・レベル電位ＶSSからなる２レベル電位系において、第２ソース領域１８をハイ・レベル電位ＶDDに接続し、第１ソース領域１６をロウ・レベル電位ＶSSに接続し、第４ゲート電極３６の電子親和力を増やして、第１乃至第４トランジスタＮ３,Ｎ４,Ｐ３,Ｐ４によりＮＯＲゲートを構成する。
【００３７】
本発明の第４の実施の形態に係る半導体集積回路の模式的断面構造は、図９に示すように表される。半導体領域２８，３０を挟んで対抗するようにゲート絶縁膜１２，１０を介してゲート電極２０,２２、２４,３６が形成されたｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにおいて、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ の共通ドレイン領域１４を金属または金属化合物からなる金属領域で共通化し、ｐＭＯＳＦＥＴのソース領域１８をハイ・レベル電位ＶDDに接続し、ｎＭＯＳＦＥＴのソース領域をハイ・レベル電位ＶDDよりも低いロウ・レベル電位ＶSSに接続している。
【００３８】
更に、ｐＭＯＳＦＥＴにおける一方のゲート電極３６の電子親和力を他方のゲート電極２４の電子親和力よりも高くして、ＮＯＲゲートを構成している。即ち、図９に示す本発明の第４の実施の形態に係る半導体集積回路においては、ｐＭＯＳＦＥＴの内、一方のｐＭＯＳＦＥＴのゲート電極３６をｎ+ポリシリコンゲート電極として形成し、他方のｐＭＯＳＦＥＴのゲート電極２４をｐ+ポリシリコンゲート電極として形成している。このような構成を採用することによって、ｐＭＯＳＦＥＴにおける一方のゲート電極３６の電子親和力を他方のゲート電極２４の電子親和力よりも高く設定することができる。このようにｐＭＯＳＦＥＴの一方のゲートの電子親和力を高く設定することによって、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。
【００３９】
図１０に本発明の第４の実施の形態に係る半導体集積回路におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性を示す。ｐＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｎＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。
【００４０】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００４１】
本発明の第４の実施の形態に係る半導体集積回路によれば、少ない面積でＮＯＲゲートを構成し、高集積で、微細構造を実現することができる。
【００４２】
（製造方法）
本発明の第１乃至第４の実施の形態に係る半導体集積回路の素子構造の鳥瞰図は、図１１に示すように表される。以下、図１２（ａ）乃至図１２（ｆ）を参照して、本発明の第１乃至第４の実施の形態に係る半導体集積回路の素子構造を実現するための製造工程の一例を説明する。
【００４３】
（ａ）まず、図１２（ａ）に示すように、絶縁基板（図示省略）上に半導体層８を堆積した後、反応性イオンエッチング（ＲＩＥ）によって板状の半導体層８を形成する。
【００４４】
（ｂ）次いで、図１２（ｂ）に示すように、半導体層８の表面に熱酸化または堆積工程によってゲート絶縁膜９を形成する。
【００４５】
（ｃ）更に、図１２（ｂ）及び図１２（ｃ）に示すように、多結晶シリコンや金属等のゲート電極材料を堆積した後、ＲＩＥによってｎＭＯＳＦＥＴ用ゲート電極２０,２２とｐＭＯＳＦＥＴ用ゲート電極２４,２６を形成する。図１２（ｃ）は、図１２（ｂ）の上方からみた断面図である。
【００４６】
（ｄ）次いで、図１２（ｄ）に示すように、レジスト１１をパターニングした後、砒素（Ａｓ）等のドナー不純物をイオン注入,固層拡散または気層拡散によって添加し、ｎ＋ソース領域１６を形成する。
【００４７】
（ｅ）次いで、図１２（ｅ）に示すように、レジスト１３をパターニングした後、ホウ素（Ｂ）等のアクセプタ不純物をイオン注入,固層拡散または気層拡散によって添加し、ｐ＋ソース領域１８を形成する。
【００４８】
（ｆ）次いで、図１２（ｆ）に示すように、露出しているゲート絶縁膜９を除去した後、チタン（Ｔｉ）またはコバルト（Ｃｏ）等の金属を堆積し、加熱することによってｎ＋ソース領域１６とｐ＋ソース領域１８の活性化を行うと同時に、露出した半導体層表面に金属シリサイド１５,１７を形成し、シリサイド反応しなかった金属を除去する。
【００４９】
金属シリサイド領域１５,１７の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００５０】
[第５の実施の形態]
本発明の第５の実施の形態に係る半導体集積回路の模式的断面構造は、図１３に示すように表される。本発明の第５の実施の形態に係る半導体集積回路は、第１乃至第４の実施の形態において、金属シリサイド領域１５を共通ドレイン領域２９の表面に形成する。本発明の第５の実施の形態に係る半導体集積回路の構造では、図１３に示すように、共通ドレイン領域２９の表面部分にのみ金属シリサイド領域１５を形成することから、金属シリサイド領域１５の形成において、短時間の熱工程で済む。したがって、不必要な不純物の拡散を抑制する効果がある。
【００５１】
金属シリサイド領域１５の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００５２】
図１３においては、ｎ+ソース領域１６に印加する電位、ｐ+ソース領域１８に印加する電位については明示されていないが、本発明の第１乃至第４の実施の形態と同様に設定することができる。又、ｎＭＯＳＦＥＴの一方のゲートの電子親和力を小さく設定することによって、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点、或いはｐＭＯＳＦＥＴの一方のゲートの電子親和力を高く設定することによって、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点についても同様の効果を期待することができることは勿論である。したがって、本発明の第５の実施の形態に係る半導体集積回路の構成を採用することによって、図３或いは図７に示した構成と同様のＮＡＮＤゲートを実現することができ、或いは又、図５或いは 図９に示した構成と同様のＮＯＲゲートを実現することができる。
【００５３】
本発明の第５の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲート若しくはＮＯＲゲートを構成し、高集積で、微細構造を実現することができる。
【００５４】
[第６の実施の形態]
本発明の第６の実施の形態に係る半導体集積回路の模式的断面構造は、図１４に示すように表される。本発明の第６の実施の形態に係る半導体集積回路は、第１乃至第４の実施の形態において、ｎＭＯＳＦＥＴのソース領域をエルビウムシリサイド領域（ＥｒＳｉ2）３８で形成することによって、ｎＭＯＳＦＥＴのソース領域の電子親和力を半導体領域の電子親和力よりも小さくする。ｎＭＯＳＦＥＴのソース領域として、エルビウムシリサイド（ＥｒＳｉ2）を用いる場合には、電子に対して障壁が低いので、ｎＭＯＳＦＥＴの駆動能力を高める効果を期待することができる。更に又、ｐＭＯＳＦＥＴのソース領域を白金シリサイド領域（ＰｔＳｉ）４０で形成することによって、ｐＭＯＳＦＥＴのソース領域の電子親和力を半導体領域の電子親和力よりも大きくする。
【００５５】
本発明の第６の実施の形態に係る半導体集積回路は、第１乃至第４の実施の形態において、金属シリサイド領域１５を共通ドレイン領域２９の表面に形成する。本発明の第６の実施の形態に係る半導体集積回路の構造では、図１４に示すように、共通ドレイン領域２９の表面部分にのみ金属シリサイド領域１５を形成することから、金属シリサイド領域１５の形成において、短時間の熱工程で済む。したがって、不必要な不純物の拡散を抑制する効果がある。
【００５６】
金属シリサイド領域１５の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００５７】
本発明の第６の実施の形態に係る半導体集積回路の構造では、ソース領域を不純物を添加して形成した半導体領域１６或いは１８で形成した場合よりも短チャネル効果を抑制することができる。
【００５８】
図１４においては、ＥｒＳｉ2領域３８に印加する電位、ＰｔＳｉ領域４０に印加する電位については明示されていないが、本発明の第１乃至第４の実施の形態と同様に設定することができる。又、ｎＭＯＳＦＥＴの一方のゲートの電子親和力を小さく設定することによって、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点、或いはｐＭＯＳＦＥＴの一方のゲートの電子親和力を高く設定することによって、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点についても同様の効果を期待することができることは勿論である。したがって、本発明の第６の実施の形態に係る半導体集積回路の構成を採用することによって、図３或いは図７に示した構成と同様のＮＡＮＤゲートを実現することができ、或いは又、図５或いは 図９に示した構成と同様のＮＯＲゲートを実現することができる。
【００５９】
本発明の第６の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲート若しくはＮＯＲゲートを構成し、高集積で、微細構造を、短チャネル効果の抑制効果とともに、実現することができる。
【００６０】
[第７の実施の形態]
本発明の第７の実施の形態に係る半導体集積回路の模式的断面構造は、図１５に示すように表される。本発明の第７の実施の形態に係る半導体集積回路において、第１及び第２半導体領域２８,３０は、半導体基板４８上に形成された絶縁体４２上に形成される。
【００６１】
本発明の第７の実施の形態に係る半導体集積回路は、第１乃至第４の実施の形態において、半導体基板４８上に形成された絶縁体４２を介して半導体領域２８,３０を形成し、半導体領域２８,３０の上下にゲート絶縁膜１０,１２を介してゲート電極２０,２２（３４）、２４,２６（３６）を形成する,シリコンオンインスレ−タ（ＳＯＩ）構造を備える。
【００６２】
即ち、第１及び第２半導体領域は、半導体基板４８上に形成された絶縁体４２上に形成され、第１ゲート絶縁膜１２ｕと、第１ゲート電極２０と、第２ゲート絶縁膜１２ｄと、第２ゲート電極２２（３４）は、絶縁体４２上において積層形成され、第３ゲート絶縁膜１０ｕと、第３ゲート電極２４と、第４ゲート絶縁膜１０ｄと、第４ゲート電極２６（３６）も絶縁体４２上において積層形成されている。
【００６３】
本発明の第１乃至第６の実施の形態に係る半導体集積回路に比べて集積度の点では劣るものの、リソグラフィー、研磨、層間膜形成などの加工工程に対する負担を低減する効果がある。
【００６４】
図１５においては、ｎ+ソース領域１６に印加する電位、ｐ+ソース領域１８に印加する電位については明示されていないが、本発明の第１乃至第４の実施の形態と同様に設定することができる。又、ｎＭＯＳＦＥＴの一方のゲートの電子親和力を小さく設定することによって、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点、或いはｐＭＯＳＦＥＴの一方のゲートの電子親和力を高く設定することによって、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点についても同様の効果を期待することができることは勿論である。したがって、本発明の第７の実施の形態に係る半導体集積回路の構成を採用することによって、図３或いは図７に示した構成と同様のＮＡＮＤゲートを実現することができ、或いは又、図５或いは 図９に示した構成と同様のＮＯＲゲートを実現することができる。
【００６５】
金属シリサイド領域１５の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００６６】
本発明の第７の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲート若しくはＮＯＲゲートを構成し、高集積で、微細構造を、ＳＯＩ構造において、実現することができる。
【００６７】
[第８の実施の形態]
本発明の第８の実施の形態に係る半導体集積回路の模式的断面構造は、図１６に示すように、半導体基板４８の表面から内部に船形に埋め込まれた絶縁体４２を更に備え、第１ソース領域１６,第１ゲート電極２０,共通ドレイン領域１４,第３ゲート電極２４,第２ソース領域１８,第４ゲート電極２６（３４）及び第２ゲート電極２２（３４）は、絶縁体４２に周囲を取り囲まれて形成される。
【００６８】
本発明の第８の実施の形態に係る半導体集積回路は、第１乃至第４の実施の形態において、半導体基板４８内部に船形に埋め込まれた絶縁体４２に周囲を取り囲まれて半導体領域２８,３０を埋め込み形成し、半導体領域２８,３０の両面に、ゲート絶縁膜１０,１２を介してゲート電極２０,２２（３４）、２４,２６（３６）を形成する。
【００６９】
本発明の第１乃至第６の実施の形態に係る半導体集積回路に比べて、半導体基板４８表面の平坦性が良いので、研磨、層間膜形成などの加工工程に対する負担を低減する効果がある。
【００７０】
図１６においては、ｎ+ソース領域１６に印加する電位、ｐ+ソース領域１８に印加する電位については明示されていないが、本発明の第１乃至第４の実施の形態と同様に設定することができる。又、ｎＭＯＳＦＥＴの一方のゲートの電子親和力を小さく設定することによって、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点、或いはｐＭＯＳＦＥＴの一方のゲートの電子親和力を高く設定することによって、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる点についても同様の効果を期待することができることは勿論である。したがって、本発明の第８の実施の形態に係る半導体集積回路の構成を採用することによって、図３或いは図７に示した構成と同様のＮＡＮＤゲートを実現することができ、或いは又、図５或いは 図９に示した構成と同様のＮＯＲゲートを実現することができる。
【００７１】
金属シリサイド領域１５の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００７２】
本発明の第８の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲート若しくはＮＯＲゲートを構成し、高集積で、微細構造を、平坦性を保持しつつ実現することができる。
【００７３】
[第９の実施の形態]
本発明の第９の実施の形態に係る半導体集積回路の模式的断面構造は、図１７に示すように表される。本発明の第９の実施の形態に係る半導体集積回路において、第１乃至第４トランジスタの全てのゲート電極２１,３４,２４,２６をｐ+ポリシリコンゲート電極で形成し、ｎＭＯＳＦＥＴの片側のゲート絶縁膜１２ｕ中に正の固定電荷５０を配置する。特に、第１ゲート電極２１をｐ+ポリシリコンゲート電極で形成し、第１ゲート絶縁膜１２ｕ中に正の固定電荷５０を配置した点が、図７に示した本発明の第３の実施の形態に係る半導体集積回路と異なる。この正の固定電荷５０により片側のｎＭＯＳＦＥＴの閾値が浅くなるため、図８に示すｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性と同様の特性が実現される。ｐＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｐＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。即ち、ＮＡＮＤゲートを実現することができる。
【００７４】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００７５】
本発明の第９の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲートを構成し、高集積で、微細構造を実現することができる。
【００７６】
[第１０の実施の形態]
本発明の第１０の実施の形態に係る半導体集積回路の模式的断面構造は、図１８に示すように表される。本発明の第１０の実施の形態に係る半導体集積回路において、第１乃至第４トランジスタの全てのゲート電極２０,２２,２５,２６をｎ+ポリシリコンゲート電極で形成し、ｐＭＯＳＦＥＴの片側のゲート絶縁膜１０ｕ中に負の固定電荷５２を配置する。特に、第３ゲート電極２５をｎ+ポリシリコンゲート電極で形成し、第３ゲート絶縁膜１０ｕ中に負の固定電荷５２を配置した点が、図９に示した本発明の第４の実施の形態に係る半導体集積回路と異なる。この負の固定電荷５２により片側のｐＭＯＳＦＥＴの閾値が浅くなるため、図１０に示すｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性と同様の特性が実現される。ｐＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｎＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。即ち、ＮＯＲゲートを実現することができる。
【００７７】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００７８】
本発明の第１０の実施の形態に係る半導体集積回路によれば、少ない面積でＮＯＲゲートを構成し、高集積で、微細構造を実現することができる。
【００７９】
[第１１の実施の形態]
本発明の第１１の実施の形態に係る半導体集積回路の模式的断面構造は、図１９に示すように表される。本発明の第１１の実施の形態に係る半導体集積回路において、第１及び第２トランジスタを構成するｎＭＯＳＦＥＴのゲート電極２０,２２をｎ+ポリシリコンゲート電極で形成し、第３及び第４トランジスタを構成するｐＭＯＳＦＥＴのゲート電極２４,２６をｐ+ポリシリコンゲート電極で形成し、ｎＭＯＳＦＥＴの片側のゲート絶縁膜１２ｕ中に負の固定電荷５２を配置する。特に、第２ゲート電極２２をｎ+ポリシリコンゲート電極で形成し、第１ゲート絶縁膜１２ｕ中に負の固定電荷５２を配置した点が、図７に示した本発明の第３の実施の形態に係る半導体集積回路と異なる。この負の固定電荷５２により片側のｎＭＯＳＦＥＴの閾値が深くなるため、図８に示すｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性と同様の特性が実現される。ｐＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｐＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。即ち、ＮＡＮＤゲートを実現することができる。
【００８０】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００８１】
本発明の第１１の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲートを構成し、高集積で、微細構造を実現することができる。
【００８２】
[第１２の実施の形態]
本発明の第１２の実施の形態に係る半導体集積回路の模式的断面構造は、図２０に示すように表される。本発明の第１２の実施の形態に係る半導体集積回路において、第１及び第２トランジスタを構成するｎＭＯＳＦＥＴのゲート電極２０,２２をｎ+ポリシリコンゲート電極で形成し、第３及び第４トランジスタを構成するｐＭＯＳＦＥＴのゲート電極２４,２６をｐ+ポリシリコンゲート電極で形成し、ｐＭＯＳＦＥＴの片側のゲート絶縁膜１０ｕ中に正の固定電荷５０を配置する。特に、第４ゲート電極２６をｐ+ポリシリコンゲート電極で形成し、第３ゲート絶縁膜１０ｕ中に正の固定電荷５０を配置した点が、図９に示した本発明の第４の実施の形態に係る半導体集積回路と異なる。この正の固定電荷５０により片側のｐＭＯＳＦＥＴの閾値が深くなるため、図１０に示すｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性と同様の特性が実現される。ｐＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｎＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。即ち、ＮＯＲゲートを実現することができる。
【００８３】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００８４】
ゲート絶縁膜中に固定電荷を配置するには、トラップレベルなどの欠陥を利用する。例えば、正の固定電荷を配置するには、ＮＢＴＩ(Negative Bias Temperature Instability)で見られる現象を利用できる。図２１に示すように、ゲート絶縁膜中に正の固定電荷を配置することを目的として、ｐＭＯＳＦＥＴのゲート電極に負の電圧をある程度の時間印加する。ｐＭＯＳＦＥＴのゲート電極に対する負バイアスの印加によって、ゲート絶縁膜中に正の固定電荷を注入し、正の固定電荷のトラップレベルに正の固定電荷をトラップさせることによって、全体としてｐＭＯＳＦＥＴの閾値を深くすることができる。負の固定電荷を配置するには、例えば、ゲート絶縁膜中に、シリコン窒化膜（ＳｉＮ）組成に伴うエネルギー準位を膜形成時に配置し、電子のトラップレベルを積極的に形成して、電子をトラップさせることによって実現することができる。
【００８５】
本発明の第１２の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲートを構成し、高集積で、微細構造を実現することができる。
【００８６】
[第１３の実施の形態]
本発明の第１３の実施の形態に係る半導体集積回路の模式的断面構造は、図２２に示すように表される。図２２に示すように、全てのゲートにフローティングゲート電極２０ｆ,２２ｆ,２４ｆ,２６ｆ及びコントロールゲート電極２０ｃ,２２ｃ,２４ｃ,２６ｃからなる積層構造をゲート間絶縁膜１０ｉ,１２ｉを介して形成し、フローティングゲート電極２０ｆ,２２ｆ,２４ｆ,２６ｆに蓄積された電荷の符号と量によって、ＮＡＮＤまたはＮＯＲの基本ゲートを実現する。例えば、片側のｎＭＯＳＦＥＴのフローティングゲート電極２０ｆ若しくは２２ｆに電子を書き込み、両方のｐＭＯＳＦＥＴのフローティングゲート電極２４ｆ,２６ｆを過消去状態にすることによって、片側のｎＭＯＳＦＥＴの閾値を深くし、両方のｐＭＯＳＦＥＴの閾値を浅くし、図８に示すｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性と同様の特性が実現される。ｐＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｐＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｎＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。即ち、ＮＡＮＤゲートを実現することができる。
【００８７】
また、片側のｐＭＯＳＦＥＴのフローティングゲート電極２４ｆ若しくは２６ｆを過消去状態にすることによって、片側のｐＭＯＳＦＥＴの閾値を浅くし、図１０に示すｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性と同様の特性が実現される。ｐＭＯＳＦＥＴについては、ＶB ＝ＶAの場合のみオン状態となるので、ｐＭＯＳＦＥＴを直列接続した場合と同様の効果が得られる。一方、ｎＭＯＳＦＥＴについては、両者の場合でオン状態になるので、ｎＭＯＳＦＥＴを並列接続した場合と同様の効果が得られる。即ち、ＮＯＲゲートを実現することができる。
【００８８】
金属領域で共通化する共通ドレイン領域１４の形成材料としては、チタンシリサイド（ＴｉＳｉ2）、コバルトシリサイド（ＣｏＳｉ2）、二ッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、エルビウムシリサイド（ＥｒＳｉ2）等を採用することができる。
【００８９】
本発明の第１３の実施の形態に係る半導体集積回路によれば、少ない面積でＮＡＮＤゲート若しくはＮＯＲゲートを構成し、高集積で、微細構造を実現することができる。
【００９０】
[その他の実施の形態]
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。従って、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。更にまた、本発明の実施の形態によって開示された半導体装置は、お互いに組み合わせることによって動作可能であることももちろんである。このように、本発明は、趣旨を逸脱しない範囲において種々変形して実施することができる。
【図面の簡単な説明】
【００９１】
【図１】（ａ）本発明の実施の形態に係る半導体集積回路によって共通に実現されるＮＡＮＤゲートの基本回路構成図、（ｂ）本発明の実施の形態に係る半導体集積回路によって共通に実現されるＮＯＲゲートの基本回路構成図。
【図２】（ａ）図１（ａ）のＮＡＮＤゲートに対応する真理値表、（ｂ）図１（ｂ）のＮＯＲゲートに対応する真理値表。
【図３】本発明の第１の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図４】図３におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性。
【図５】本発明の第２の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図６】図５におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性。
【図７】本発明の第３の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図８】図７におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性。
【図９】本発明の第４の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図１０】図９のｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流電圧特性。
【図１１】本発明の第１乃至第４の実施の形態に係る半導体集積回路の素子構造の鳥瞰図。
【図１２】本発明の第１乃至第４の実施の形態に係る半導体集積回路の素子構造を実現するための製造工程の一例であって、（ａ）板状の半導体層８を形成する工程図、（ｂ）ゲート絶縁膜９を形成する工程図、（ｃ）ゲート電極材料を堆積後、ｎＭＯＳＦＥＴ用ゲート電極２０,２２とｐＭＯＳＦＥＴ用ゲート電極２４,２６の形成工程図、（ｄ）レジスト１１をパターニング後、ｎ＋ソース領域１６の形成工程図、（ｅ）レジスト１３をパターニング後、ｐ＋ソース領域１８の形成工程図、（ｆ）露出ゲート絶縁膜９を除去後、金属を堆積し、金属シリサイド１５,１７を形成する工程図。
【図１３】本発明の第５の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図１４】本発明の第６の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図１５】本発明の第７の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図１６】本発明の第８の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図１７】本発明の第９の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図１８】本発明の第１０の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図１９】本発明の第１１の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図２０】本発明の第１２の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図２１】ＮＢＴＩによるＭＯＳＦＥＴの閾値変動を説明する図。
【図２２】本発明の第１３の実施の形態に係る半導体集積回路の模式的素子断面構造図。
【図２３】従来の基本的なＣＭＯＳの模式的断面構造図。
【符号の説明】
【００９２】
１，    ２…入力端子
３…出力端子
１０ｕ…第３ゲート絶縁膜
１０ｄ…第４ゲート絶縁膜
１０ｉ,１２ｉ…ゲート間絶縁膜
１２ｕ…第１ゲート絶縁膜
１２ｄ…第２ゲート絶縁膜
１４，２９…共通ドレイン領域
１５，１７…金属シリサイド領域
１６…第１ソース領域
１８…第２ソース領域
２０,２１…第１ゲート電極
２０ｆ…第１フローティングゲート電極
２０ｃ…第１コントロールゲート電極
２２,３４…第２ゲート電極
２２ｆ…第２フローティングゲート電極
２２ｃ…第２コントロールゲート電極
２４,２５…第３ゲート電極
２４ｆ…第３フローティングゲート電極
２４ｃ…第３コントロールゲート電極
２６,３６…第４ゲート電極
２６ｆ…第４フローティングゲート電極
２６ｃ…第４コントロールゲート電極
２８…第１半導体領域
３０…第２半導体領域
４２…絶縁体
３８…ＥｒＳｉ2領域
４０…ＰｔＳｉ領域
４８…半導体基板
５０…正の固定電荷
５２…負の固定電荷
Ｎ１，Ｎ３…第１トランジスタ
Ｎ２，Ｎ４…第２トランジスタ
Ｐ１，Ｐ３…第３トランジスタ
Ｐ２，Ｐ４…第４トランジスタ
ＶDD…ハイ・レベル電位
ＶSS…ロウ・レベル電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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