(57)【要約】【課題】駆動チップＩＣの製作効率を向上させるために表示パネルに集積されたレベルシフタに比べて相対的に低電圧、高周波数で動作される回路が集積された表示装置用駆動チップ、及び表示装置用駆動チップを有する表示装置を提供する。【解決手段】  ベースバンドＩＣから提供される第１画像データを第２画像データに変換して出力するシリアルインターフェース部と、前記ベースバンドＩＣから提供される第１制御信号に基づいて第２制御信号を出力するタイミング発生部と、前記第２画像データを保存して、前記第２制御信号に基づいて保存された第２画像データを表示パネルに出力するメモリとを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ベースバンドＩＣから提供される第１画像データを第２画像データに変換して出力するシリアルインターフェース部と、
前記ベースバンドＩＣから提供される第１制御信号に基づいて第２制御信号を出力するタイミング発生部と、
前記第２画像データを保存して、前記第２制御信号に基づいて保存された第２画像データを表示パネルに出力するメモリとを有することを特徴とする表示装置用駆動チップ。
【請求項２】
前記表示パネルにはレベルシフタが形成され、
前記シリアルインターフェース部、タイミング発生部、及びメモリのそれぞれは、前記レベルシフタの動作電圧より低い電圧と、前記レベルシフタの動作周波数より高い周波数によって動作されることを特徴とする請求項１記載の表示装置用駆動チップ。
【請求項３】
前記第１画像データは、レッド、グリーン、ブルーの画像データであり、前記レッド、グリーン、ブルーの画像データのそれぞれは３ビットであり、前記第２画像データは１８ビットであることを特徴とする請求項１記載の表示装置用駆動チップ。
【請求項４】
前記第１画像データはシリアルデータであり、前記第２画像データはパラレルデータであることを特徴とする請求項１記載の表示装置用駆動チップ。
【請求項５】
前記ベースバンドＩＣから提供されるＭＰＥＧ−４データをデコーディングして、デコーディングされたＭＰＥＧ−４データを前記メモリに提供するＭＰＥＧ−４デコーダを更に有することを特徴とする請求項１記載の表示装置用駆動チップ。
【請求項６】
前記ＭＰＥＧ−４データは８ビットであり、デコーディングされたＭＰＥＧ−４データは１８ビットであることを特徴とする請求項５記載の表示装置用駆動チップ。
【請求項７】
前記表示パネルにはレベルシフタが形成され、
前記ＭＰＥＧ−４デコーダは、前記レベルシフタの動作電圧より低い電圧と、前記レベルシフタの動作周波数より高い周波数によって動作されることを特徴とする請求項５記載の表示装置用駆動チップ。
【請求項８】
前記シリアルインターフェース部は、正極性のＭＤＤＩ（Ｍｏｂｉｌｅ  Ｄｉｓｐｌａｙ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ）ストローブ信号、負極性のＭＤＤＩストローブ信号、正極性のＭＤＤＩデータ、及び負極性のＭＤＤＩデータを受信して、
前記シリアルインターフェース部は、前記正極性のＭＤＤＩデータ及び負極性のＭＤＤＩデータをデコーディングして、前記第２画像データとして出力することを特徴とする請求項１記載の表示装置用駆動チップ。
【請求項９】
前記表示装置用駆動チップは、ＰＣＢと表示パネル間に電気的に連結されたＦＰＣＢ（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）に搭載されることを特徴とする請求項１記載の表示装置用駆動チップ。
【請求項１０】
ＦＰＣＢに搭載され、相対的に低い電圧と相対的に高い周波数によって動作される第１回路部を有する駆動チップと、
表示領域に形成された複数の表示素子と、周辺領域に形成され相対的に高い電圧と相対的に低い周波数によって動作され前記表示素子を駆動する第２回路部とを具備して、前記ＦＰＣＢと電気的に連結された表示パネルとを有することを特徴とする表示装置。
【請求項１１】
前記表示素子は、スイッチング素子を有することを特徴とする請求項１０記載の表示装置。
【請求項１２】
前記スイッチング素子は、ゲート信号を伝達するゲートラインとデータ信号を伝達するソースラインに電気的に連結され、チャンネル層がポリシリコンからなることを特徴とする請求項１１記載の表示装置。
【請求項１３】
前記第２回路部は、前記周辺領域に形成されたレベルシフタを含み、
前記駆動チップの動作電圧は、前記レベルシフタの動作電圧より低い電圧であることを特徴とする請求項１０記載の表示装置。
【請求項１４】
前記駆動チップの前記動作周波数は、前記レベルシフタの動作周波数より高いことを特徴とする請求項１３記載の表示装置。
【請求項１５】
前記駆動チップが搭載されたＦＰＣＢと電気的に連結されたＰＣＢを更に有することを特徴とする請求項１０記載の表示装置。
【請求項１６】
前記ＰＣＢには、ベースバンドＩＣが搭載されることを特徴とする請求項１５記載の表示装置。
【請求項１７】
前記ベースバンドＩＣは、第１画像データ及び第１制御信号を出力するＣＰＵと、
前記第１画像データ及び第１制御信号に基づいて第２画像データと第２制御信号を出力するグラフィックコントローラＩＣと、
前記第２画像データの提供を受けて出力する第１シリアルインターフェース部と、
前記第２制御信号の提供を受けて出力する第１ＲＧＢインターフェース部とを有することを特徴とする請求項１６記載の表示装置。
【請求項１８】
前記第１回路部は、前記第１シリアルインターフェース部から提供される前記第２画像データを第３画像データに変換して出力する第２シリアルインターフェース部と、
前記第１ＲＧＢインターフェース部から提供される前記第２制御信号を第３制御信号に変換して出力する第２ＲＧＢインターフェース部と、
前記第３制御信号に基づいて第４、第５、及び第６制御信号を出力するタイミング発生部と、
前記第３画像データの提供を受けて保存し、前記第４制御信号に基づいて保存された前記第３画像データを出力するメモリと、
前記メモリから提供される第３画像データを第４画像データに変換して出力する第３ＲＧＢインターフェース部とを有することを特徴とする請求項１７記載の表示装置。
【請求項１９】
前記第１回路部は、前記ＣＰＵから提供されるＭＰＥＧ−４データをデコーディングして前記メモリに提供するＭＰＥＧ−４デコーダを更に有することを特徴とする請求項１７記載の表示装置。
【請求項２０】
前記第２回路部は、前記第１回路部から提供される画像データをアナログ電圧に変換して前記表示素子に出力するソースドライバ部と、
前記第１回路部から提供される制御信号に基づいてレベルシフトされた制御信号を出力するレベルシフタと、
前記第１回路部から提供される制御信号に基づいて複数の電源電圧を出力するＤＣ／ＤＣコンバータとを有することを特徴とする請求項１０記載の表示装置。
【請求項２１】
前記ソースドライバ部は、前記第１回路部から提供される水平開始信号、第１及び第２クロックに基づいてロード制御信号を順次に出力するシフトレジスタと、
前記ロード制御信号に基づいて前記第１回路部から提供される画像データをホールドし、ホールドされた画像データをサンプリング出力するサンプルアンドホールド回路とを有することを特徴とする請求項２０記載の表示装置。
【請求項２２】
前記第２回路部は、前記レベルシフタから提供されるレベルシフトされた制御信号に基づいてゲート信号を順次に出力するゲートドライバ部をさらに有することを特徴とする請求項２１記載の表示装置。
【請求項２３】
前記ゲートドライバ部は、前記第１回路部から提供される垂直開始信号、第１、及び第２クロックに基づいてロード制御信号を順次に出力するシフトレジスタと、
前記シフトレジスタから順次に出力される現在ステージの出力信号と次ステージの出力信号をナンド（ＮＡＮＤ）演算してゲート信号を出力するナンドゲートとを有することを特徴とする請求項２２記載の表示装置。
【請求項２４】
前記第２回路部は、前記レベルシフタから提供される制御信号を基づいて前記ソースドライバから提供される画像データの出力経路を設定するＲＧＢ選択部をさらに有することを特徴とする請求項２０記載の表示装置。
【請求項２５】
前記ベースバンドＩＣは、第１画像データ及び第１制御信号を出力するＣＰＵと、
前記第１画像データの提供を受け出力する第１シリアルインターフェース部とを有することを特徴とする請求項１６記載の表示装置。
【請求項２６】
前記第１回路部は、前記第１シリアルインターフェース部から提供される第１画像データを第２画像データに変換して出力する第２シリアルインターフェース部と、
前記第１制御信号に基づいて第２、第３、及び第４制御信号を出力するタイミング発生部と、
前記第２画像データを貯蔵し、前記第２制御信号に基づいて前記貯蔵された第２画像データを出力するメモリとを有することを特徴とする請求項２５記載の表示装置。
【請求項２７】
前記ＣＰＵは、ＭＰＥＧ−４データ、及び前記ＭＰＥＧ−４データに対応する第５制御信号をさらに出力し、
前記第１回路部は、前記第５制御信号に基づいて前記ＣＰＵから提供されたＭＰＥＧ−４データをデコーディングし、デコーディングされたＭＰＥＧ−４データを前記メモリに提供するＭＰＥＧ−４デコーダをさらに有することを特徴とする請求項２５記載の表示装置。
【請求項２８】
前記第２回路部は、前記第１回路部から提供される画像データをアナログ電圧に変換して前記表示素子にアナログ電圧を出力するソースドライバ部と、
前記第１回路部から提供される第３制御信号に基づいてレベルシフトされた制御信号を出力するレベルシフタと、
前記第１回路部から提供される第４制御信号に基づいて複数の電源電圧を出力するＤＣ／ＤＣコンバータとを有することを特徴とする請求項２５記載の表示装置。
【請求項２９】
前記ソースドライバ部は、前記第１回路部から提供される水平開始信号、第１及び第２クロックに基づいてロード制御信号を順次に出力するシフトレジスタと、
前記ＤＣ／ＤＣコンバータから提供される電源電圧の一つに基づいて前記ロード制御信号のレベルシフトさせ、レベルシフトされたロード制御信号出力するレベルシフタと、
前記レベルシフトされたロード制御信号を順次に出力する出力バッファとを有することを特徴とする請求項２８記載の表示装置。
【請求項３０】
前記第２回路部は、前記レベルシフタから提供されるレベルシフトされた制御信号に基づいてゲート信号を順次に出力するゲートドライバ部をさらに有することを特徴とする請求項２８記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置用駆動チップ、及びそれを有する表示装置に関し、より詳細には駆動チップＩＣの製作効率を向上させるための表示装置用駆動チップ、及びそれを有する表示装置に関する。
【背景技術】
【０００２】
近年、情報処理機器は多様な形態、多様な機能、さらに早くなった情報処理速度を有するよう急速に発展されつつある。このような情報処理装置で処理された情報は電気的な信号形態を有する。使用者が情報処理装置で処置された情報を肉眼で確認するためにはインターフェース役割をする表示装置を必要とする。
【０００３】
近年、液晶表示装置が代表的なＣＲＴ方式の表示装置に比べて、軽量、小型、高解像度、低電力及び新環境的という長所を有し、フルカラー化が可能となり次世代表示装置として注目を浴びている。
【０００４】
液晶表示装置は液晶の特定な分子配列に電圧を印加して他の分子配列に変換させ、このような分子配列によって発生する液晶セルの複屈折性、旋光性、２色性及び光散乱特性などの光学的性質の変化を視覚変化に変換するもので、液晶セルによる光の変化を用いた表示装置である。
【０００５】
液晶表示装置は大きくＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）方式と、ＳＴＮ（Ｓｕｐｅｒ−Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）方式とに分けられ、駆動方式の差異によってスイッチング素子及びＴＮ液晶を用いたアクティブマトリックス表示方式と、ＳＴＮ液晶を用いたパッシブマトリックス表示方式とがある。
【０００６】
上記２つの方式の大きな差異点はアクティブマトリックス表示方式はＴＦＴ−ＬＣＤに使用され、これはＴＦＴをスイッチとして用いてＬＣＤを駆動する方式であり、パッシブマトリックス表示方式はトランジスタを使用しないのでこれと関連した複雑な回路を必要としない。
【０００７】
ＴＦＴ−ＬＣＤはアモルファスシリコン（ａ−Ｓｉ）ＴＦＴを採用するＬＣＤと、ポリシリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴを採用するＬＣＤとに区分される。アモルファスシリコンＴＦＴの可動性は約０．５ｃｍ２／Ｖｓｅｃである反面、ポリシリコンＴＦＴの可動性は３０ｃｍ２／Ｖｓｅｃ以上であるのでｐｏｌｙ−Ｓｉ  ＬＣＤはＭＨｚ単位程度の周波数を有する信号でも動作させることができる。
【０００８】
また、ポリシリコンＴＦＴは高温ポリシリコン工程によって製造することができる。即ち。高温ポリシリコンＴＦＴは１０００℃以上の温度で（クリスタル）基板上に形成され、低音ポリシリコンＴＦＴは６５０℃以下の低温工程によってガラス基板上に形成される。
【０００９】
このように、ｐｏｌｙ−Ｓｉ  ＴＦＴ  ＬＣＤは消費電力が少なく、低コストだがａ−Ｓｉ  ＴＦＴと比較してＴＦＴ製造工程が複雑だという短所がある。そこで、ｐｏｌｙ−Ｓｉ  ＴＦＴ  ＬＣＤはＩＭＴ−２０００セルラホーン（第三世代移動通信システム）の表示のような小型表示装置に主に適用される。
【００１０】
ａ−Ｓｉ  ＴＦＴ  ＬＣＤは大画面製造が容易で収率が高いので、主にノートブックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面表示装置に適用される。
【００１１】
図１は、一般的なｐｏｌｙ−Ｓｉ  ＴＦＴ  ＬＣＤのＴＦＴ基板の構成を示した概略図であり、図２は、一般的なａ−Ｓｉ  ＴＦＴ  ＬＣＤのＴＦＴ基板の構成を示した概略図である。
【００１２】
図１に示すように、ｐｏｌｙ−Ｓｉ  ＴＦＴ  ＬＣＤはピクセルアレイが形成されたガラス基板１０上にデータ駆動回路１２及びゲート駆動回路１４を形成し、端子部１６と統合ＰＣＢ２０をフィルムケーブル１８で連結する。このような構造は製造原価を節減し駆動回路の一体化で電力損失を最小化することができる。
【００１３】
しかし、図２に示すように、ａ−Ｓｉ  ＴＦＴ  ＬＣＤは可撓性ＰＣＢ３２上にＣＯＦ（ＣＨＩＰ  ＯＮ  ＦＩＬＭ）方式でデータ駆動チップ３４を形成し、可撓性ＰＣＢ３２を通じてデータＰＣＢ３６とピクセルアレイのソースライン端子部とを連結する。また、可撓性ＰＣＢ３８上にＣＯＦ方式でゲート駆動チップ４０を形成し、可撓性ＰＣＢ４０を通じてゲートＰＣＢ４２とピクセルアレイのゲートライン端子部とを連結する。
【００１４】
また、最近ではゲート電源供給部をデータＰＣＢに実装する統合ＰＣＢ技術を採用してゲートＰＣＢを除去する技術が紹介されている。即ち、ａ−Ｓｉ  ＴＦＴ液晶表示装置でモジュール工程単純化のために使用されていたソースドライバ、ＤＣ／ＤＣコンバータ、ゲートドライバなどを一つのチップに統合する技術が進行している。
【００１５】
しかし、携帯電話に採用される液晶表示装置はＣＰＵインターフェース（またはシステムインターフェース）が主流を成しているのでフレームメモリも共に集積されなければならない。
【００１６】
今後、液晶表示装置のインターフェースの連結ピン数を減少するための高速シリアルインターフェース、マルチメディアのためのＭＰＥＧ−４機能、３Ｄ機能なども必要である。
【００１７】
しかしながら、ＤＣ／ＤＣコンバータ及びゲートドライバＩＣ用工程と、メモリとマルチメディア機能のようなデジタル回路用工程が互いに異なりＩＣ製作効率（ＩＣサイズ、費用）が低減してしまうという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで、本発明は上記従来の表示装置用駆動チップ、及びそれを有する表示装置における問題点に鑑みてなされたものであって、本発明の目的は、駆動チップＩＣの製作効率を向上させるために表示パネルに集積されたレベルシフタに比べて相対的に低電圧、高周波数で動作される回路が集積された表示装置用駆動チップ、及び表示装置用駆動チップを有する表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するためになされた本発明による表示装置用駆動チップは、ベースバンドＩＣから提供される第１画像データを第２画像データに変換して出力するシリアルインターフェース部と、前記ベースバンドＩＣから提供される第１制御信号に基づいて第２制御信号を出力するタイミング発生部と、前記第２画像データを保存して、前記第２制御信号に基づいて保存された第２画像データを表示パネルに出力するメモリとを有することを特徴とする。
【００２０】
つまり、ＰＣＢ表示パネル間に電気的に連結されたＦＰＣＢに搭載される表示装置用駆動チップにおいて、シリアルインターフェース部、タイミング発生部及びメモリを含む。前記シリアルインターフェース部は前記ＰＣＢから提供される第１画像データを第２画像データに変換して出力する。前記タイミング発生部は前記ＰＣＢから提供される第１制御信号に基づいて第２制御信号を出力する。前記メモリは前記第２画像データを貯蔵し、前記第２制御信号に基づいて貯蔵された第２画像データを前記表示パネルに出力する。
【００２１】
上記目的を達成するためになされた本発明による表示装置は、ＦＰＣＢに搭載され、相対的に低い電圧と相対的に高い周波数によって動作される第１回路部を有する駆動チップと、表示領域に形成された複数の表示素子と、周辺領域に形成され相対的に高い電圧と相対的に低い周波数によって動作され前記表示素子を駆動する第２回路部とを具備して、前記ＦＰＣＢと電気的に連結された表示パネルとを有することを特徴とする。
【発明の効果】
【００２２】
本発明に係る表示装置用駆動チップ、及びそれを有する表示装置によれば、表示パネルには相対的に高電圧と低周波数によって動作される回路を搭載し、別途の駆動チップには相対的に低電圧と高周波数によって動作される回路を搭載することで、ＩＣの製作効率を向上させることができる効果がある。
つまり、ポリシリコン液晶表示装置において、アモルファスシリコン液晶表示装置より向上されたＴＦＴ性能を利用して液晶表示パネルに集積されるレベルシフタに対して相対的に高電圧でありながら低周波数回路であるソースドライバ部、ゲートドライバ部、及びＤＣ／ＤＣコンバータを前記液晶表示パネルに集積して、前記レベルシフタに対して相対的に低電圧でありながら低周波数回路であるメモリ、高速シリアルインターフェース、マルチメディア機能のためのＭＰＥＧ−４、３Ｄ機能実現のための回路を集積する専用ＩＣを開発することによって、ＩＣの製作効率を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明に係る表示装置用駆動チップ、及びそれを有する表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。
【００２４】
図３は、本発明の実施形態による液晶表示装置のブロック図である。
【００２５】
図３に示すように、本発明の実施形態による液晶表示装置は印刷回路基板ＰＣＢ、可撓性印刷回路基板（ＦＰＣＢ）及び表示パネル（ＰＮＬ）を含む。
【００２６】
印刷回路基板（ＰＣＢ）はベースバンドＩＣ１００を搭載し、可撓性印刷回路基板（ＦＰＣＢ）と電気的に連結される。
【００２７】
可撓性印刷回路基板（ＦＰＣＢ）は相対的に低電圧と高周波数によって動作される低電圧／高周波回路部２００を搭載し、印刷回路基板（ＰＣＢ）と表示パネル（ＰＮＬ）とを電気的に連結する。低電圧／高周波回路部２００は表示パネル（ＰＮＬ）の周辺領域に形成されたレベルシフタの動作電圧より低い電圧と、レベルシフタの動作周波数より高い周波数によって動作される。
【００２８】
表示パネル（ＰＮＬ）は表示領域と、周辺領域を具備し、電気的に連結された可撓性印刷回路基板（ＦＰＣＢ）から提供される制御信号と画像信号に基づいて画像を表示する。周辺領域の一部には相対的に高い電圧と相対的に低い周波数によって動作される高電圧／低周波回路部３００が形成され、表示領域の他の一部にはゲート信号を順次に出力するゲートドライバ部４００が形成され、表示領域には複数の表示素子を有するピクセル部５００が形成される。
【００２９】
表示素子は互いに隣接するゲートラインＧＬと互いに隣接するソースラインＳＬによって定義される領域に形成される。表示素子はチャンネル層がポリシリコンからなり、ゲート電極とソース電極がゲートライン（ＧＬ）とソースライン（ＳＬ）に電気的に連結されたポリシリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）を含む。
【００３０】
ゲートライン（ＧＬ）はゲート信号をポリシリコン薄膜トランジスタに伝達し、ソースライン（ＳＬ）はデータ信号をポリシリコン薄膜トランジスタに伝達する。ポリシリコン薄膜トランジスタのドレイン電極は液晶キャパシタ（ＣＬｃ）とストレージキャパシタ（Ｃｓｔ）に共通連結される。
【００３１】
以上、説明したように、ポリシリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）を有する液晶表示装置で相対的に高い電圧と低い周波数によって動作される回路を液晶表示パネルに集積し、相対的に低い電圧と、相対的に高い周波数によって動作される回路を集積する専用ＩＣを開発してＩＣの製作効率を向上させることができる。
【００３２】
図４は、図３に示した液晶表示装置の駆動装置の概略的なブロック図である。
【００３３】
図４に示すように、液晶表示装置の駆動装置はベースバンドＩＣ１００、低電圧／高周波回路部２００、高電圧／低周波回路部３００及びゲートドライバ部４００を含む。
【００３４】
ベースバンドＩＣ１００は第１画像データＰＤ１、第１画像データＰＤ１に対応する第１制御信号ＣＴＬ１及びＭＰＥＧ−４データ（ＭＤ）を低電圧／高周波回路部２００に提供する。
【００３５】
低電圧／高周波回路部２００は、第１画像データＰＤ１、第１画像データＰＤ１に対応する第１制御信号（ＣＴＬ１）及びＭＰＥＧ−４データ（ＭＤ）に基づいて第２画像データＰＤ２と第２画像データＰＤ２に対応する第２制御信号ＣＴＬ２を高電圧／低周波回路部３００に提供し、第２画像データＰＤ２に対応する第３制御信号ＣＴＬ３をゲートドライバ部４００に提供する。
【００３６】
高電圧／低周波回路部３００は、第２画像データＰＤ２と第２制御信号ＣＴＬ２に基づいて複数のデータ電圧（Ｄ１、Ｄ２、．．．、Ｄｍ−１、Ｄｍ）をピクセル部５００に供給する。
【００３７】
ゲートドライバ部４００は、第３制御信号ＣＴＬ３に基づいて複数のゲート信号（Ｇ１、Ｇ２、．．．、Ｇｎ−１、Ｇｎ）をピクセル部５００に順次に供給する。
【００３８】
図５及び図６は本発明の実施形態による液晶表示装置の駆動装置のより詳細なブロック図であり、図７は図５に示したグラフィックコントローラＩＣを説明するためのブロック図である。
【００３９】
図５及び図６に示すように、本発明の実施形態による駆動装置は、印刷回路基板ＰＣＢに搭載されるベースバンドＩＣ１００、可撓性印刷回路基板（ＦＰＣＢ）に搭載される低電圧／高周波回路部２００及び表示パネル（ＰＮＬ）に搭載される高電圧／低周波回路部３００を含む。
【００４０】
ベースバンドＩＣ１００は、ＣＰＵ１１０、グラフィックコントローラＩＣ１２０、第１シリアルインターフェース部１３０及び第１ＲＧＢインターフェース部１４０を含む。具体的に、ＣＰＵ１１０は原始画像データ１１１をグラフィックコントローラＩＣ１２０に提供し、ＭＰＥＧ−４データを低電圧／高周波回路部２００に提供する。
【００４１】
グラフィックコントローラＩＣ１２０は、原始画像データ１１１が提供されることにより、デジタル画素データ（ＲＧＢ  ＤＡＴＡ）を第１シリアルインターフェース部１３０に提供し、クロック信号等の信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＣＬＫ、ＥＮ）を第１ＲＧＢインターフェース部１４０に提供する。
【００４２】
図７に示すように、グラフィックコントローラＩＣ１２０は、ホストインターフェース部１２１、レジスタ１２２、フレームメモリ１２３、メモリ制御回路１２４、ルックアップデーブル１２５、表示データ出力回路１２６、位相調整回路１２７、及び制御信号出力回路１２８を含む。グラフィックコントローラＩＣ１２０はＣＰＵ１１０から提供される原始画像データ１１１をクロック信号とデジタル画素データ（ＲＧＢ  ＤＡＴＡ）に変換し、変換されたクロック信号を前記第１ＲＧＢインターフェース部１４０に出力し、変換されたデジタル画素データ（ＲＧＢ  ＤＡＴＡ）を第１シリアルインターフェース部１３０に出力する。
【００４３】
第１シリアルインターフェース部１３０は、デジタル画素データ（ＲＧＢ  ＤＡＴＡ）が提供されることにより、シリアルデータ（ＳＤ）とシリアルクロック（ＳＣ）に変換して低電圧／高周波回路部２００に提供する。シリアルデータ（ＳＤ）は正極性のＭＤＤＩ（Ｍｏｂｉｌｅ  Ｄｉｓｐｌａｙ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ）データと負極性のＭＤＤＩデータであり、シリアルクロック（ＳＣ）は正極性のＭＤＤＩストローブ信号と負極性のＭＤＤＩストローブ信号である。ＭＤＤＩストローブ信号は一つのストローブ配線対で、ＭＤＤＩデータは１、２、４、８のような数のデータ配線対を通じて伝達する。
【００４４】
第１ＲＧＢインターフェース部１４０は、グラフィックコントローラＩＣ１２０からクロック信号等の信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＣＬＫ、ＥＮ）が提供されることによりこれを低電圧／高周波回路部２００に提供する。Ｖｓｙｎｃは垂直同期信号であり、Ｈｓｙｎｃは水平同期信号であり、ＤＣＬＫはドットクロックであり、ＥＮはデータイネイブル信号である。
【００４５】
低電圧／高周波回路部２００は、第２シリアルインターフェース部２１０、第２ＲＧＢインターフェース部２２０、タイミング発生部２３０、ＭＰＥＧ−４コーデック部２４０、メモリ２５０及び第３ＲＧＢインターフェース部２６０を含む。具体的に、第２シリアルインターフェース部２１０は第１シリアルインターフェース部１３０からシリアルデータ（ＳＤ）とシリアルクロック（ＳＣ）が提供されることにより、これをパラレル変換し、パラレル変換された１８ビットの画像データをメモリ２５０に提供する。
【００４６】
第２ＲＧＢインターフェース部２２０は、第１ＲＧＢインターフェース部１４０を経由してクロック信号が提供されることにより、これをタイミング発生部２３０に提供する。
【００４７】
タイミング発生部２３０は、第２ＲＧＢインターフェース部２２０からクロック信号等の信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＣＬＫ、ＥＮ）が提供されることにより、複数の制御信号２３１、２３２、ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３、ＳＩＮ４を生成し、生成された複数の制御信号２３１、２３２、ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１、ＳＩＮ２、ＳＩＮ３、ＳＩＮ４をメモリ２５０及び高電圧／低周波回路部３００に提供する。
【００４８】
ＭＰＥＧ−４コーデック部２４０は、コーディングされたＭＰＥＧ−４データがＣＰＵ１１０から提供されることにより、これをデコーディングし、デコーディングされたＭＰＥＧ−４データをメモリ２５０に提供する。コーディングされたＭＰＥＧ−４データは８ビットであり、デコーディングされたＭＰＥＧ−４データは１８ビットである。
【００４９】
メモリ２５０は、タイミング発生部２３０から提供される制御信号２３１に基づいて第２シリアルインターフェース部２１０から提供される１８ビットの画像データを貯蔵し、ＭＰＥＧ−４コーデック部２４０から提供される１８ビットのＭＰＥＧ−４データを貯蔵する。メモリ２５０は１フレームに対応する画像データを貯蔵する。
【００５０】
メモリ２５０は、タイミング発生部２３０から提供される制御信号２３１に応答して貯蔵された１８ビットの画像データまたは１８ビットのＭＰＥＧ−４データを抽出して第３ＲＧＢインターフェース部２６０に提供する。
【００５１】
第３ＲＧＢインターフェース部２６０は、メモリ２５０から提供される１８ビットの画像データまたは１８ビットのＭＰＥＧ−４データを高電圧／低周波回路部３００に提供する。
【００５２】
図６に示すように、高電圧／低周波回路部３００は、ＤＣ／ＤＣコンバータ３１０、ソースドライバ部３２０、レベルシフタ３３０、及びＲＧＢ選択部３４０を含む。具体的に、ＤＣ／ＤＣコンバータ３１０はタイミング発生部２３０から提供される制御信号２３２、ＥＱに基づいてゲートオン／オフ電圧をゲートドライバ部４００に提供し、共通電極電圧（Ｖｃｏｍ）をピクセル部５００に提供する。
【００５３】
ソースドライバ部３２０は、第３ＲＧＢインターフェース部２６０から提供される画像データをＲＧＢ選択部３４０に提供する。また、ソースドライバ部３２０は、第３ＲＧＢインターフェース部２６０から提供されるＭＰＥＧ−４データをＲＧＢ選択部３４０に提供することができる。
【００５４】
レベルシフタ３３０は、タイミング発生部２３０から提供される第１制御信号（ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１〜４）に基づいて第２制御信号（ＣＬＡＯ、ＣＬＢＯ、ＣＬＣＯ）をＲＧＢ選択部３４０に提供し、第３制御信号（ＳＯＵＴ１〜４）をゲートドライバ部４００に提供する。
【００５５】
ＲＧＢ選択部３４０は、レベルシフタ３３０から提供される第２制御信号（ＣＬＡＯ、ＣＬＢＯ、ＣＬＣＯ）に基づいてソースドライバ部３２０から提供される画像データ又はＭＰＥＧ−４データを選択してピクセル部５００に提供する。
【００５６】
以上では、低電圧／高周波回路部２００にＭＰＥＧ−４機能の具現のために、ＭＰＥＧ−４コーデック部２４０が搭載されることを図示したが、３−Ｄ機能の具現のために３−Ｄ具現部を搭載することもできる。
【００５７】
図８乃至図１０は、図５に示した第１シリアルインターフェース部と第２シリアルインターフェース部を説明するための図である。具体的に、図８は、図５に示した第１シリアルインターフェース部と第２シリアルインターフェース部との間の動作を説明するためのブロック図であり、図９は、第１シリアルインターフェース部と第２シリアルインターフェース部の内部ロジックを説明するための論理ブロック図であり、図１０は、シリアルインターフェース部を通じて流れる波形図である。
【００５８】
図８を参照すると、第１シリアルインターフェース部１３０と第２シリアルインターフェース部２１０は４個の配線で連結される。２個の配線は正極性のＭＤＤＩストローブ信号（ＭＤＤＩ＿Ｓｔｂ＋）と負極性のＭＤＤＩストローブ信号（ＭＤＤＩ＿Ｓｔｂ−）をそれぞれ伝達して、残り２個の配線は正極性のＭＤＤＩデータ（ＭＤＤＩ＿Ｄａｔａ＋）と負極性のＭＤＤＩデータ（ＭＤＤＩ＿Ｄａｔａ−）をそれぞれ伝達する。
【００５９】
正極性のＭＤＤＩストローブ信号（ＭＤＤＩ＿Ｓｔｂ＋）と負極性のＭＤＤＩストローブ信号（ＭＤＤＩ＿Ｓｔｂ−）は単一方向性を有して第１シリアルインターフェース部１３０から第２シリアルインターフェース部２１０に伝達される。正極性のＭＤＤＩデータ（ＭＤＤＩ＿Ｄａｔａ＋）と負極性のＭＤＤＩデータ（ＭＤＤＩ＿Ｄａｔａ−）は双方向性を有して第１シリアルインターフェース部１３０から第２シリアルインターフェース部２１０に、又は、第２シリアルインターフェース部２１０から第１シリアルインターフェース部１３０に伝達される。
【００６０】
図９及び図１０を参照すると、第１シリアルインターフェース部１３０は、１個の排他的論理和（ＸＯＲ）素子１３１、２個のＤ−フリップフロップ１３３、１３５、及び２個の分配器１３７、１３９を含み、入力データと入力クロック信号に基づいて正極性／負極性のＭＤＤＩデータ（ＭＤＤＩ＿Ｄａｔａ＋、ＭＤＤＩ＿Ｄａｔａ−）と、正極性／負極性のＭＤＤＩストローブ信号（ＭＤＤＩ＿Ｓｔｂ＋、ＭＤＤＩ＿Ｓｔｂ−）を第２シリアルインターフェース部２１０に出力する。
【００６１】
第２シリアルインターフェース部２１０は、２個の合算器２１１、２１３、１個の遅延素子２１５、１個の排他的論理和（ＸＯＲ）素子２１７、及び２個のＤ−フリップフロップ２１８、２１９を含み、第１シリアルインターフェース部１３０から提供される正極性／負極性のＭＤＤＩデータ（ＭＤＤＩ＿Ｄａｔａ＋、ＭＤＤＩ＿Ｄａｔａ−）と、正極性／負極性のＭＤＤＩストローブ信号（ＭＤＤＩ＿Ｓｔｂ＋、ＭＤＤＩ＿Ｓｔｂ−）に基づいてデータとクロック信号を復元して出力する。
【００６２】
図１１は、図５及び図６に示した駆動装置と液晶表示パネルの動作を説明するためのブロック図であり、図１２は、図１１に示したレベルシフタを説明するためのブロック図であり、図１３は、図１２に示したレベルシフタの入／出力波形図である。
【００６３】
図５及び図６と、図１１乃至図１３を参照すると、タイミング発生部２３０は可撓性印刷回路基板（ＦＰＣＢ）に搭載され、レベルシフタ３３０、ソースドライバ部３２０、及びＲＧＢ選択部３４０は表示パネル（ＰＮＬ）に搭載される。
【００６４】
タイミング発生部２３０は、複数の制御信号（ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１〜４）を高電圧／低周波回路部３００のレベルシフタ３３０に提供する。
【００６５】
ソースドライバ部３２０は、可撓性印刷回路基板（ＦＰＣＢ）に搭載された１８ビットの画像データをアナログ電圧に変換してＲＧＢ選択部３４０に提供する。
【００６６】
レベルシフタ３３０は、タイミング発生部２３０から提供される複数の第１制御信号（ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１〜４）に基づいて第２制御信号（ＣＬＡＯ、ＣＬＢＯ、ＣＬＣＯ）をＲＧＢ選択部３４０に提供して、第３制御信号（ＳＯＵＴ１〜４）をゲートドライバ部４００に提供する。
【００６７】
ＲＧＢ選択部３４０は、第２制御信号（ＣＬＡＯ、ＣＬＢＯ、ＣＬＣＯ）に基づいてソースドライバ部３２０から提供されるアナログ電圧の画像信号の出力経路を３個に分割してピクセル部５００に具備されるソースラインに提供する。
【００６８】
ゲートドライバ部４００は、レベルシフタ３３０から提供される第３制御信号（ＳＯＵＴ１〜４）に基づいてゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆをピクセル部５００に具備されるゲートラインに提供する。
【００６９】
図１４は、図１１に示したゲートドライバ部のロジック図である。
【００７０】
図１４を参照すると、ゲートドライバ部は、ピクセル部５００に具備されるゲートラインの数だけ複数のステージ（４１０、４２０、４３０、４４０、・・・）を含み、垂直同期開始信号ＳＴＶ、第１及び第２クロックＣＬ、ＣＬＢ、第１及び第２電源電圧ＶＤＤ、ＶＳＳに応答してゲート信号を出力するシフトレジスタである。それぞれのステージは、２個の３−状態インバータ４１２、４１４、１個のインバータ４１６、及び１個のナンドゲート（ＮＡＮＤ）４１８を含む。ナンドゲート４１８は、シフトレジスタから順次に出力される現在ステージの出力信号と次のステージの出力信号をナンド演算してゲート信号（Ｇｐ、Ｇｐ＋１、．．．）を出力する。
【００７１】
例えば、第１ステージ４１０は、垂直同期開始信号ＳＴＶが印加されるにつれて、第１及び第２クロックＣＬ、ＣＬＢ、第１及び第２電源電圧ＶＤＤ、ＶＳＳ、第２ステージ４２０のインバータから提供される出力信号に基づいて一番目のゲートラインをアクティブにさせる一番目ゲート信号Ｇｐを出力する。
【００７２】
第２ステージ４２０は、第１ステージ４１０のインバータ４１６から出力信号が印加されるにつれて、第１及び第２クロックＣＬ、ＣＬＢ、第１及び第２電源電圧ＶＤＤ、ＶＳＳに基づいて二番目のゲートラインをアクティブにさせる二番目ゲート信号Ｇｐ＋１を出力する。
【００７３】
上記した方式で複数のゲート信号をピクセル部５００に順次に出力する。
【００７４】
図１５は、図１４に示したポリシリコン３−状態インバータの回路図である。
【００７５】
図１５を参照すると、ポリシリコン３−状態インバータは、第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３、及び第４トランジスタＱ４を含む。第１及び第２トランジスタＱ１、Ｑ２はＰタイプのトランジスタで、第３及び第４トランジスタＱ３、Ｑ４はＮタイプのトランジスタである。
【００７６】
第１トランジスタＱ１のソース端には第１電源電圧ＶＤＤが印加され、ゲート端には入力電圧ＶＩＮが印加され、ドレイン端は第２トランジスタＱ２のソース端に連結される。
【００７７】
第２トランジスタＱ２のソース端は第１トランジスタＱ１のドレイン端に連結され、ゲート端は第１クロックＣＬとは位相が反転された第２クロックＣＬＢが印加され、ドレイン端は第３トランジスタＱ３のソース端と共通されながら出力端を通じて出力電圧ＶＯＵＴを出力する。
【００７８】
第３トランジスタＱ３のソース端は第２トランジスタＱ２のドレイン端に連結され、ゲート端は第１クロックＣＬが印加され、ドレイン端は第４トランジスタＱ４のソース端に連結される。
【００７９】
第４トランジスタＱ４のソース端は第３トランジスタＱ３のドレイン端に連結され、ゲート端には入力電圧ＶＩＮが印加され、ドレイン端は第２電源電圧ＶＳＳと連結される。
【００８０】
動作時、ポリシリコン３−状態インバータは、第２及び第３トランジスタＱ２、Ｑ３のゲート端に印加される第１及び第２クロックに基づいてインバータの動作可否を決定する。
【００８１】
図１６は、図１１に示したソースドライバ部のロジック図である。
【００８２】
図１６を参照すると、ソースドライバ部３２０は、シフトレジスタ３２２、ホールディング部３２４、及びサンプリング部３２６を含む。
【００８３】
シフトレジスタ３２２は複数のステージを含み、水平同期開始信号ＳＰ、第１及び第２クロックＣＬ、ＣＬＢ、第１及び第２電源電圧ＶＤＤ、ＶＳＳに応答してロード制御信号を順次にホールディング部３２４に出力する。それぞれのステージは、２個の３−状態インバータ３２２ａ、３２２ｂ、１個のインバータ３２２ｃ、及び１個のバッファ３２２ｄを含む。
【００８４】
ホールディング部３２４は、シフトレジスタ３２２の一つの出力ラインに対応して直列連結された３個のインバータ３２４ａ、３２４ｂ、３２４ｃ、３個のインバータと平行に直列連結された２個のインバータ３２４ｄ、３２４ｅ、インバータ３２４ｂの出力端とインバータ３２４ｄの出力端に連結された一つのインバータ３２４ｆ、及びインバータ３２４ｃ、３２４ｅの入力端と連結された他の一つのインバータ３２４ｇを含み、シフトレジスタ３２２の出力信号を一定時間ホールディング（ラッチ）する。
【００８５】
サンプリング部３２６は、ホールディング部３２４の第１出力端に連結されたＮタイプのトランジスタ３２６ａ、及びホールディング部の第２出力端に連結されたＰタイプのトランジスタ３２６ｂを含み、ホールディング部３２４から提供される出力信号に応答してＲＧＢ画像信号をサンプリング出力する。
【００８６】
具体的に、Ｎタイプのトランジスタ３２６ａとＰタイプのトランジスタ３２６ｂのソース端は互いに共通されＲＧＢ画像信号の印加を受け、Ｎタイプのトランジスタ３２６ａのゲート端を通じて印加されるホールディング部３２４の第１出力端から提供される出力信号とＰタイプのトランジスタ３２６ｂのゲート端を通じて印加されるホールディング部３２４の第２出力端から提供される出力信号に応答してＲＧＢ画像信号をサンプリング出力する。
【００８７】
図１７は、本発明の他の実施形態による液晶表示装置の駆動装置のブロック図である。
【００８８】
図１７を参照すると、本発明の他の実施形態による駆動装置は、印刷回路基板ＰＣＢに搭載されるベースバンドＩＣ６００、可撓性印刷回路基板（ＦＰＣＢ）に搭載される低電圧／高周波回路部７００、及び表示パネル（ＰＮＬ）に搭載される高電圧／低周波回路部８００を含む。
【００８９】
ベースバンドＩＣ６００は、ＣＰＵ６１０、及び第１シリアルインターフェース部６２０を含む。具体的に、ＣＰＵ６１０は、デジタル画素データ（ＲＧＢ  ＤＡＴＡ）を第１シリアルインターフェース部６２０に提供して、ＭＰＥＧ−４データを低電圧／高周波回路部７００に提供する。
【００９０】
第１シリアルインターフェース部６２０は、デジタル画素データ（ＲＧＢ  ＤＡＴＡ）が提供されるにつれて、シリアルデータＳＤとシリアルクロックＳＣに変換して低電圧／高周波回路部７００に提供する。シリアルデータＳＤは正極性のＭＤＤＩデータと負極性のＭＤＤＩデータで、シリアルクロックＳＣは正極性のＭＤＤＩストローブ信号と負極性のＭＤＤＩストローブ信号である。
【００９１】
例えば、ＭＤＤＩデータは、３ビットのレッド、グリーン、ブルー画像データをそれぞれ含むことができる。
【００９２】
低電圧／高周波回路部７００は、第２シリアルインターフェース部７１０、タイミング発生部７２０、ＭＰＥＧ−４コーデック部７３０、及びメモリ７４０を含む。具体的に、第２シリアルインターフェース部７１０は、第１シリアルインターフェース部６２０からシリアルデータＳＤとシリアルクロックＳＣが提供されるにつれて、これをパラレル変換して、パラレル変換された１８ビットの画像データ（ＲＧＢ  ＤＡＴＡ）をメモリ７４０に提供する。
【００９３】
タイミング発生部７２０は、ＣＰＵから制御信号ＣＴＲＬが提供されるにつれて、複数の制御信号（７２１、７２２、ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１〜４）を生成して、生成された複数の制御信号（７２１、７２２、ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１〜４）をメモリ７４０及び高電圧／低周波回路部８００に提供する。
【００９４】
ＭＰＥＧ−４コーデック部７３０は、コーディングされたＭＰＥＧ−４データが提供されるにつれて、これをデコーディングして、デコーディングされたＭＰＥＧ−４データをメモリ７４０に提供する。コーディングされたＭＰＥＧ−４データは８ビットで、デコーディングされたＭＰＥＧ−４データは１８ビットである。
【００９５】
メモリ７４０は、タイミング発生部７２０から提供される制御信号７２１に応答して第２シリアルインターフェース部７１０から提供される１８ビットの画像データ（ＲＧＢ  ＤＡＴＡ）を保存して、ＭＰＥＧ−４コーデック部７３０から提供される１８ビットのＭＰＥＧ−４データを保存する。
【００９６】
メモリ７４０は、タイミング発生部７２０から提供される制御信号７２１に応答して保存された１８ビットの画像データ（ＲＧＢ  ＤＡＴＡ）又は１８ビットのＭＰＥＧ−４データを抽出して高電圧／低周波回路部８００に提供する。
【００９７】
高電圧／低周波回路部８００は、ＤＣ／ＤＣコンバータ８１０、ソースドライバ部８２０、及びレベルシフタ８３０を含む。具体的に、ＤＣ／ＤＣコンバータ８１０は、タイミング発生部７２０から提供される制御信号７２２、ＥＱに基づいてゲートオン／オフ電圧Ｖｏｎ、Ｖｏｆｆをゲートドライバ部９００に提供して、共通電極電圧Ｖｃｏｍをピクセル部５００に提供する。
【００９８】
ソースドライバ部８２０は、メモリ７４０から提供される画像データ（ＲＧＢ  ＤＡＴＡ）又はＭＰＥＧ−４データをピクセル部５００のソースラインに提供する。
【００９９】
レベルシフタ８３０は、タイミング発生部７２０から提供される第１制御信号（ＥＱ、ＣＬＡ、ＣＬＢ、ＣＬＣ、ＳＩＮ１〜４）に基づいて第２制御信号（ＳＯＵＴ１〜４）をゲートドライバ部９００に提供する。
【０１００】
図１８は、図１７のゲートドライバ部９００に対してのブロック図である。
【０１０１】
図１８を参照すると、ゲートドライバ部９００は、シフトレジスタ９１０、レベルシフタ９２０、及び出力バッファ９３０を含む。したシフトレジスタ９１０、レベルシフタ９２０、及び出力バッファ９３０は、ポリシリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）で構成される。
【０１０２】
動作時、ゲートドライバ部９００は、キャリー信号ＣＡＲＲＹの入力に応答してゲートクロックＧＡＴＥ  ＣＬＫ、共通電極電圧ＶＣＯＭ、ゲートオン／オフ電圧Ｖｏｎ／Ｖｏｆｆに基づいて複数のゲート信号（Ｇ１、Ｇ２、．．．、Ｇｎ）を順次に出力する。
【０１０３】
図１９は、図１７に示したソースドライバ部のブロック図である。
【０１０４】
図１９を参照すると、ソースドライバ部８２０は、シフトレジスタ８２１、第１データラッチ８２２、第２データラッチ８２３、デジタル−アナログコンバータ８２４、及び出力バッファ８２５を含む。これらシフトレジスタ８２１、第１データラッチ８２２、第２データラッチ８２３、デジタル−アナログコンバータ８２４、及び出力バッファ８２５は、ポリシリコン薄膜トランジスタで構成される。
【０１０５】
動作時、ソースドライバ部８２０は、ドットクロックＣＬＫに基づいて順次に入力されるＲＧＢそれぞれのデータをラッチングして点順次方式（Ｄｏｔ  ａｔ  ａ  Ｔｉｍｅ  Ｓｃａｎｎｉｎｇ）のタイミング体系を線順次方式（Ｌｉｎｅ  ａｔ  ａ  Ｔｉｍｅ  Ｓｃａｎｎｉｎｇ）に変換して出力する。
【０１０６】
水平ライン周期毎に第１データラッチ８２２に保存されたデータは第２データラッチ８２３に伝達され、第２データラッチ８２３に保存されたデータはアナログ−デジタルコンバータ８２４でアナログ電圧に転換され、転換されたアナログ電圧は出力バッファ８２５を経てソースラインに印加される。
【０１０７】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【０１０８】
【図１】一般的なｐｏｌｙ−Ｓｉ  ＴＦＴ  ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図２】一般的なａ−Ｓｉ  ＴＦＴ  ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図３】本発明の実施形態による液晶表示装置のブロック図である。
【図４】図３に示した液晶表示装置の駆動装置の概略的なブロック図である。
【図５】本発明の実施形態による液晶表示装置のより詳細な駆動装置ブロック図である。
【図６】本発明の実施形態による液晶表示装置のより詳細な駆動装置ブロック図である。
【図７】図５に示したグラフィックコントローラＩＣを説明するためのブロック図である。
【図８】図５に示した第１シリアルインターフェース部と第２シリアルインターフェース部を説明するための図面である。
【図９】図５に示した第１シリアルインターフェース部と第２シリアルインターフェース部を説明するための図面である。
【図１０】図５に示した第１シリアルインターフェース部と第２シリアルインターフェース部を説明するための図面である。
【図１１】図５及び図６に示した駆動装置と液晶表示パネルの動作を説明するためのブロック図である。
【図１２】図１１に示したレベルシフタを説明するためのブロック図である。
【図１３】図１２に示したレベルシフタの入出力波形図である。
【図１４】図１１に示したゲートドライバ部のロジック図である。
【図１５】図１４に示したポリ−シリコン３−状態インバータの回路図である。
【図１６】図１１に示したソースドライバ部のロジック図である。
【図１７】本発明の他の実施形態による液晶表示装置の駆動装置ブロック図である。
【図１８】図１７に示したゲートドライバ部のブロック図である。
【図１９】図１７に示したソースドライバ部のブロック図である。
【符号の説明】
【０１０９】
１００、６００    ベースバンドＩＣ
１１０、６１０    ＣＰＵ
１２０        グラフィックコントローラＩＣ
１３０、２１０、６２０、７１０  シリアルインターフェース部
１４０、２２０、２６０  ＲＧＢインターフェース部
２００、７００    低電圧／高周波回路部
２３０、７２０    タイミング発生部
２４０、７３０    ＭＰＥＧ−４コーデック部
２５０、７４０    メモリ
３００、８００    高電圧／低周波回路部
３１０、８１０    ＤＣ／ＤＣコンバータ
３２０、８２０    ソースドライバ部
３２２        シフトレジスタ
３２４        ホールディング部
３２６        サンプリング部
３３０、８３０    レベルシフタ
３４０        ＲＧＢ選択部
４００、９００    ゲートドライバ部
５００        ピクセル部
ＰＣＢ        印刷回路基板
ＦＰＣＢ        可撓性印刷回路基板
ＰＮＬ        表示パネル
【図１】
2006146220.tif 000003
【図２】
2006146220.tif 000004
【図３】
2006146220.tif 000005
【図４】
2006146220.tif 000006
【図５】
2006146220.tif 000007
【図６】
2006146220.tif 000008
【図７】
2006146220.tif 000009
【図８】
2006146220.tif 000010
【図９】
2006146220.tif 000011
【図１０】
2006146220.tif 000012
【図１１】
2006146220.tif 000013
【図１２】
2006146220.tif 000014
【図１３】
2006146220.tif 000015
【図１４】
2006146220.tif 000016
【図１５】
2006146220.tif 000017
【図１６】
2006146220.tif 000018
【図１７】
2006146220.tif 000019
【図１８】
2006146220.tif 000020
【図１９】
2006146220.tif 000021