(57)【要約】【課題】  ＳＯＩ層に設けられ、簡易な工程で製造することができる、半導体記憶装置を提供する。【解決手段】  本発明の半導体記憶装置は、  素子領域が画定された半導体層１０に設けられたＭＩＳトランジスタ２０と、  前記素子領域の上方に設けられ、前記ＭＩＳトランジスタ２０と絶縁されている第１電極３０と、を含み、  前記ＭＩＳトランジスタ２０は、  前記半導体層の上方に設けられたゲート絶縁膜２２と、  前記絶縁膜の上方に設けられ、ゲート電極となる第２電極２４と、  前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
素子領域が画定された半導体層に設けられたＭＩＳトランジスタと、
前記素子領域の上方に設けられ、前記ＭＩＳトランジスタと絶縁されている第１電極と、を含み、
前記ＭＩＳトランジスタは、
前記半導体層の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上方に設けられ、ゲート電極となる第２電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含む、半導体記憶装置。
【請求項２】
請求項１において、
前記半導体層は、絶縁層上に設けられている、半導体記憶装置。
【請求項３】
請求項１または２において、
前記第１電極は、前記不純物領域の上に、絶縁層を介して設けられている、半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記ゲート絶縁膜と、前記絶縁層とは、同一のレベルに設けられている、半導体記憶装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記第１電極と前記第２電極とは、同一のレベルに設けられている、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
絶縁層上に設けられた半導体層（ＳＯＩ層：Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ層）に設けられた絶縁ゲート電界効果型トランジスタは、バルク状の半導体層に形成する場合と比して低消費電力、高速動作が実現できるデバイスとして、注目されている。さらに、近年では、上述の絶縁ゲート電界効果型トランジスタで構成された高速なロジック回路と、ＤＲＡＭなどのメモリとが混載されたシステムＬＳＩなどの開発の要請が高まってきている。
【０００３】
特開２００３−１００６４１号公報および特開２００３−１００９００号公報には、ＳＯＩ層に絶縁ゲート電界効果型トランジスタと、ＤＲＡＭとを混載する技術が開示されている。これらの公報に開示されている技術では、一の基板上にＳＯＩ領域と、非ＳＯＩ領域とを設け、ＳＯＩ領域には、絶縁ゲート電界効果型トランジスタが、非ＳＯＩ領域には、ＤＲＡＭが設けられている。
【特許文献１】特開２００３−１００６４１号公報
【特許文献２】特開２００３−１００９００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、ＳＯＩ領域と非ＳＯＩ領域とを作りわけるためには、非ＳＯＩ領域の絶縁層を取り除く方法や、ＳＯＩ領域のみ選択的に半導体層をエピタキシャル成長させる方法などがある。これらの方法は、いずれも製造工程を増加させることとなり、作り分けも困難が多い。そこで、簡易な工程で製造できるシステムＬＳＩの開発が望まれている。
【０００５】
本発明の目的は、簡易な工程で製造することができ、特にＳＯＩ層での形成が容易である、半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置は、
素子領域が画定された半導体層に設けられたＭＩＳトランジスタと、
前記素子領域の上方に設けられ、前記ＭＩＳトランジスタと絶縁されている第１電極と、を含み、
前記ＭＩＳトランジスタは、
前記半導体層の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上方に設けられ、ゲート電極となる第２電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含む。
【０００７】
本発明の半導体記憶装置によれば、簡易な工程で製造することができる新規な半導体記憶装置を提供することができる。本発明の半導体記憶装置は、ＭＩＳトランジスタの動作時に発生する熱を利用して、データを記憶することができる。具体的には、素子領域中に設けられた第１電極が、ＭＩＳトランジスタの動作により発生した熱を検知するための電極であり、発生した熱に応じて電極の抵抗値が異なることを利用しているのである。本発明にかかる半導体記憶装置は、ＭＯＳトランジスタ形成工程と同一の工程で製造することができる。そのため、本発明によれば、ロジック回路との混載に適した半導体記憶装置を提供することができる。
【０００８】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００９】
本発明の半導体記憶装置は、さらに、下記の態様をとることができる。
【００１０】
（Ａ）本発明の半導体記憶装置において、前記半導体層は、絶縁層上に設けられていることができる。
【００１１】
この態様によれば、絶縁層上の半導体層（以下、「ＳＯＩ層」ということもある。）の上に、半導体記憶装置を設けることができる。そのため、ＳＯＩ層上にＭＩＳトランジスタからなるロジック回路と、本発明の半導体記憶装置とが混載されたシステムＬＳＩを提供することができる。その結果、低消費電力で、高速動作性の向上したシステムＬＳＩを提供することができる。
【００１２】
（Ｂ）本発明の半導体記憶装置において、前記第１電極は、前記不純物領域の上に、絶縁層を介して設けられていることができる。
【００１３】
（Ｃ）本発明の半導体記憶装置において、前記ゲート絶縁膜と、前記絶縁層とは、同一のレベルに設けられていることができる。
【００１４】
（Ｄ）本発明の半導体記憶装置において、前記第１電極と前記第２電極とは、同一のレベルに設けられていることができる。
【００１５】
これらの態様によれば、通常のＭＩＳトランジスタの製造プロセスと同一の工程で製造することができる、半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００１７】
１．半導体記憶装置
図１は、本実施の形態にかかる半導体記憶装置のレイアウトを模式的に示す平面図であり、図２は、図１のＩ−Ｉ線に沿った断面図である。
【００１８】
図１に示すように、本実施の形態にかかる半導体記憶装置は、支持基板６の上に設けられた絶縁層８と、絶縁層８の上に設けられた半導体層１０とを含む。半導体層１０は素子分離領域１２により画定された素子領域である。この半導体層１０に、ＭＩＳトランジスタ２０と、ＭＩＳトランジスタ２０と絶縁された第１電極３０とが設けられている。第１電極３０は、ＭＩＳトランジスタ２０を動作させた際に、発生した熱を検知することを目的として設けられている。本実施の形態にかかる半導体記憶装置は、ＭＩＳトランジスタ２０と第１電極３０とで１つのメモリセルを構成していることとなる。
【００１９】
図２に示すように、ＭＩＳトランジスタ２０は、半導体層１０に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上方に設けられたゲート電極２４（「第２電極」に相当する。）と、ゲート電極２４の側面に設けられたサイドウォール２６と、サイドウォール２６の外側に設けられ、ソース領域またはドレイン領域となる不純物領域２８とを含んで構成される。ゲート絶縁膜２２としては、熱酸化法により形成された酸化膜などを用いることができる。ゲート電極２４としては、多結晶シリコン層などの公知の材料を例示することができる。なお、この多結晶シリコン層には、所定の導電型の不純物が導入されていてもよい。サイドウォール２６としては、酸化膜、窒化膜またはこれらの積層膜などを用いることができる。
【００２０】
第１電極３０は、ＭＩＳトランジスタ２０とは絶縁されている。これは、第１電極３０は、ＭＩＳトランジスタ２０の動作に寄与することはなく、上述したようにＭＩＳトランジスタの動作時に発生した熱を検知するために設けられているためである。具体的には、不純物領域２８の上に、絶縁層３２を介して設けられている。このとき、絶縁層３２の膜厚は、不純物領域２８と第１電極３０とが導通しない厚さであり、かつ、ＭＩＳトランジスタで発生した熱を伝えることができる厚さである必要がある。また、本実施の形態にかかる半導体記憶装置では、図１に示すように、第１電極３０は、ゲート電極２２と平行なライン形状に配置されている場合を図示したが、これに限定されず、不純物領域２８の上方に配置されていれば足りる。また、図１では、一方の不純物領域２８の上方に設けられている場合を図示したが、両方の不純物領域２８の上方に設けられていてもよい。また、第１電極３０の側面にサイドウォール３４が設けられている場合を示したが、サイドウォール３４は、設けられていなくともよい。
【００２１】
図２に示すように、ゲート電極２４と第１電極３０とは、同一のレベルに設けられている。つまり、同一の工程で形成されたものであることができる。同様に、ゲート絶縁膜２４と絶縁層３２も同一のレベルに設けられている。つまり、本実施の形態にかかる半導体記憶装置は、通常のＭＩＳトランジスタ２０と同一の形成工程で製造することができるという利点がある。
【００２２】
図１に示すように、不純物領域２８の上には、コンタクト層５０、５２が、ゲート電極２４の上にはコンタクト層５４が、第１電極３０の上には、コンタクト層５６、５８が設けられている。コンタクト層５６、５８は、不純物領域２８を挟むように、第１電極３０の一方の端と他方の端とに設けられている。ＭＩＳトランジスタ２０では、ソース領域である不純物領域２８はコンタクト層５０を介して接地され、ドレイン領域である不純物領域２８には、コンタクト層５２を介してＶＤＤに接続されている。ゲート電極２４は、コンタクト層５４を介してワード線に接続されている。第１電極３０は、一方がコンタクト層５４を介してＶＤＤに接続され、他方はコンタクト層５６を介して後述の電圧調整回路に接続されたビット線１に接続されている。
【００２３】
本実施の形態にかかる半導体記憶装置によれば、簡易な工程で製造することができる新規な半導体記憶装置を提供することができる。本実施の形態の半導体記憶装置は、ＭＩＳトランジスタ２０の動作時に発生する熱を利用して、データを記憶することができる。具体的には、素子領域中に設けられた第１電極３０が、ＭＩＳトランジスタ２０の動作により発生した熱を検知するための電極であり、発生した熱に応じて電極の抵抗値が異なることを利用しているのである。本実施の形態にかかる半導体記憶装置は、ＭＯＳトランジスタ形成工程と同一の工程で製造することができる。そのため、本実施の形態によれば、ロジック回路との混載に適した半導体記憶装置を提供することができる。
【００２４】
また、本実施の形態にかかる半導体記憶装置は、特に、半導体層１０がＳＯＩ層である場合に利点がある。背景技術の欄で述べたように、ロジック回路とメモリとを混載する際に、ＳＯＩ領域と非ＳＯＩ領域とを形成していたが、本実施の形態では、メモリ領域をもいわゆるＳＯＩ領域に設けることができる。そのため、ＳＯＩ領域と非ＳＯＩ領域とを作り分ける必要がない。その結果、ＳＯＩ層を用いてのロジック回路との混載に適している半導体記憶装置を提供することができる。
【００２５】
２．半導体記憶装置の製造方法
次に、本実施の形態にかかる半導体記憶装置の製造方法について、図３を参照しつつ説明する。図３は、本実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図である。
【００２６】
まず、支持基板６の上に絶縁層８および半導体層が順次設けられた基板（図示せず）を準備する。半導体層としては、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層およびシリコンゲルマニウム層などを例示することができる。ついで、半導体層に素子分離領域１２を設け、図３に示すように、素子領域が画定された半導体層１０を形成する。素子分離領域の形成では、島状の半導体層１０を形成するメサ型の素子分離方法や、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などを挙げることができる。本実施の形態では、メサ型の素子分離方法により素子領域が画定された後の半導体層１０を示す。
【００２７】
次に、図３に示すように、半導体層１０の上にゲート絶縁膜２２および絶縁層３２を形成する。ゲート絶縁膜２２および絶縁層３２は、たとえば、熱酸化法などにより形成することができる。ついで、ゲート絶縁膜２２の上にはゲート電極２４を、絶縁層３２の上には第１電極３０を形成する。ゲート電極２４および第１電極３０は、半導体層１０の上方の全面に多結晶シリコン層などの導電層を形成し、これをパターニングすることで形成される。多結晶シリコン層には、必要に応じて、所定の導電型の不純物が導入されていてもよい。
【００２８】
ついで、ゲート電極２４および第１電極３０の側面にサイドウォール２６、３４を形成する。サイドウォール２６は、たとえば、酸化膜や窒化膜などの絶縁膜（図示せず）を半導体層１０の全面に形成し、この絶縁膜に異方性のエッチングを施すことで形成される。
【００２９】
次に、図２に参照されるように、ソース領域またはドレイン領域となる不純物領域２８を形成する。この、不純物領域２８の形成は、たとえば、公知のイオン注入法などにより行うことができる。そして、第１電極３０の下方に位置する半導体層１０にも、不純物領域２８と同一の導電型の不純物が打ち込まれるよう適宜調整する必要がある。たとえば、斜めイオン注入法を併用する方法、第１電極３０の形成前に第１電極３０の下方に位置する半導体層１０に、不純物領域２８と同一の導電型の不純物を導入する工程を行う方法、ゲート電極２４の形成と第１電極３０の形成を別々の工程で行う方法を例示することができる。この不純物領域２８の形成では、必要に応じて、拡散のための熱処理を行っても良い。ついで、図２には図示していないが、ＭＩＳトランジスタ２０および第１電極３０を覆うように、層間絶縁層を形成する。ついで、この層間絶縁層に公知の技術により各種コンタクト層（図１参照）を形成する。
【００３０】
以上の工程により、本実施の形態にかかる半導体記憶装置を製造することができる。
【００３１】
３．半導体記憶装置の動作方法
次に、本実施の形態にかかる半導体記憶装置の動作方法の一例について説明する。
【００３２】
（書き込み）
半導体記憶装置にデータを書き込む際には、ワード線からコンタクト層５４を介してゲート電極２４（図２参照）に所定の電圧を与える。これにより、メモリセルのＭＩＳトランジスタ２０に電流が流れる。その結果、自己比熱効果により、ＭＩＳトランジスタ２０のデバイス温度が上昇し、その温度上昇に伴い第１電極３０の温度が上昇する。この温度上昇により、第１電極３０の抵抗値も上昇することとなる。このように、第１電極３０の抵抗が高くなった状態が‘１’が書き込まれた状態である。本実施の形態にかかるメモリセルでは、所定の時間の経過に伴い熱が拡散してしまうので、定期的にコンタクト層５４に電圧を加え、リフレッシュする必要がある。
【００３３】
（読み出し）
次に、読み出し動作について説明する。読み出し動作においては、まず、半導体記憶装置に接続されている電源調整回路について説明する。ここで、電圧調整回路とは抵抗値の変化を電圧の変化として変換する回路である。
【００３４】
本実施の形態では、電圧調整回路４０として、図４に示す回路を設ける。この電圧調整回路４０は、抵抗４２、４４およびＭＯＳトランジスタ４６を含んで構成される。半導体記憶装置のコンタクト層５４を介して接続されたビット線１と、ＭＯＳトランジスタ４６のゲート電極とが接続されており、ＭＯＳトランジスタ４６のソース側は、接地され、ドレイン側は、ビット線２を介して出力デコーダに接続されている。
【００３５】
そして、この電圧調整回路において、ＭＯＳトランジスタ４６の閾値Ｘは、下記式（１）の範囲になるように調整しておく必要がある。
【００３６】
ｒ＊ＶＤＤ／（ｒ＋Ｒ１）＜Ｘ＜ｒ＊ＶＤＤ／（ｒ＋Ｒ２）  ・・・（１）
（式（１）において、ｒは、抵抗４２の抵抗値であり、Ｒ１は、‘１’が書き込まれた状態の第１電極３０の抵抗値であり、Ｒ２は、‘０’が書き込まれた状態の第１電極３０の抵抗値である。）
上記（１）を満たすように、ＭＯＳトランジスタ４６の閾値を調整することで、半導体記憶装置に‘１’が書き込まれている場合には、ＭＯＳトランジスタ４６には電流が流れないため、出力電圧は、ＶＤＤとなる。一方、‘０’が書き込まれている場合には、ＭＯＳトランジスタ４６には電流が流れ、出力電圧が０Ｖになる。これらの差を検知することで、読み出すことができる。
【００３７】
（消去）
次に、‘１’が書き込まれた状態からこのデータを消去する方法について説明する。本実施の形態にかかるメモリセルでは、消去の際には、端子１に印加する電圧を０Ｖとすることで、抵抗値が‘０’の状態となり、消去することができる。
【００３８】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。たとえば、本実施の形態にかかる半導体記憶装置では、ＭＩＳトランジスタ２０において、サイドウォール２６の下方の半導体層１０にＬＤＤ領域やエクステンション領域を図示していないが、これらが設けられていてもよい。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態にかかる半導体記憶装置のレイアウトを模式的に示す平面図。
【図２】図１のＩ−Ｉ線に沿った断面を模式的に示す断面図。
【図３】本実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体記憶装置の動作方法を説明する図。
【符号の説明】
【００４０】
１０…半導体層、  ２０…ＭＩＳトランジスタ、  ２２…ゲート絶縁膜、  ２４…ゲート電極（第２電極）、  ２６、３４…サイドウォール、  ２８…不純物領域、  ３０…第１電極
【図１】
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【図２】
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【図３】
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【図４】
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