(57)【要約】【課題】  回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができるメモリを提供する。【解決手段】  電源制御回路４，５，６が、電源制御回路４，５，６に対応するメモリバンク１１０，１２０，１３０を構成するメモリブロック１０〜１３，１４〜１７，１８〜２１に書き込まれているデータのうちの１つでも有効なデータである場合にそのメモリバンクの電源をオンに制御し、そのメモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれもが無効なデータである場合にそのメモリバンクの電源をオフに制御する。【選択図】        図１
2006146998.tif 000002
【特許請求の範囲】
【請求項１】
アドレスの指定を受けて入力されたデータを指定されたアドレスに上書き自在に書き込むメモリにおいて、
所定のメモリ容量を構成するメモリブロック毎に設けられた、該メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示すフラグと、
複数の所定数のメモリブロックからなるメモリバンク毎に設けられた、該メモリバンクの電源をオン、オフ制御する電源制御回路とを備え、
前記電源制御回路が、該電源制御回路に対応するメモリバンクを構成するメモリブロックに書き込まれているデータのうちの１つでも有効なデータである場合に該メモリバンクの電源をオンに制御し、該メモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれもが無効なデータである場合に該メモリバンクの電源をオフに制御するものであることを特徴とするメモリ。
【請求項２】
書き込まれているデータが無効なデータであるメモリブロックのみからなるメモリバンクが形成されるように複数のメモリバンクに跨ってデータを移動するメモリ管理回路を備えたことを特徴とする請求項１記載のメモリ。
【請求項３】
前記電源制御回路は、有効なデータが書き込まれているメモリブロックを有するメモリバンクの電源をオンに制御するにあたり、該メモリバンクにメモリアクセスがなされていないときはメモリに書き込まれたデータを保持可能な第１の電圧に制御し、メモリアクセス要求を受けて、該第１の電圧よりも高い電圧である第２の電圧に制御するものであることを特徴とする請求項１又は請求項２記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アドレスの指定を受けて入力されたデータを指定されたアドレスに上書き自在に書き込むメモリに関する。
【背景技術】
【０００２】
近年、半導体チップに搭載されるメモリの益々の大容量化，微細プロセス化に伴い、メモリを構成するトランジスタ数は急激に増大してきている。また、製造プロセスの微細化によって各トランジスのオフリーク電流（トランジスタがオフ状態にあるときの漏れ電流）の値も増大してきている。このようなトランジスタ数の増大と各トランジスタのオフリーク電流の増大とに伴い、半導体チップにおけるオフリーク電流は無視できなくなってきている。
【０００３】
そこで、ワード単位にデータが有効か否かを示すビット情報を記憶する有効ビット記憶回路、およびワード単位で電源を切断する電源切断回路を備え、上記ビット情報が無効である場合に上記電源切断回路でワード単位に電源を切断することにより、オフリーク電流を低減する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００３−４５１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述した特許文献１に提案された技術は、ワード単位に有効ビットを管理してワード単位で電源を切断するものであるため、小容量のキャッシュメモリ等には好適に適用することができるものの、この技術を大容量のメモリに適用しようとすると、多数の有効ビット記憶回路および電源切断回路が必要とされる。このため、大きな回路面積が必要となり、また多数の有効ビットを管理するための負担も大きくなるという問題が発生する。
【０００５】
本発明は、上記事情に鑑み、回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができるメモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成する本発明のメモリは、アドレスの指定を受けて入力されたデータを指定されたアドレスに上書き自在に書き込むメモリにおいて、
所定のメモリ容量を構成するメモリブロック毎に設けられた、そのメモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示すフラグと、
複数の所定数のメモリブロックからなるメモリバンク毎に設けられた、そのメモリバンクの電源をオン、オフ制御する電源制御回路とを備え、
上記電源制御回路が、その電源制御回路に対応するメモリバンクを構成するメモリブロックに書き込まれているデータのうちの１つでも有効なデータである場合にそのメモリバンクの電源をオンに制御し、そのメモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれもが無効なデータである場合にそのメモリバンクの電源をオフに制御するものであることを特徴とする。
【０００７】
従来の、ワード単位に有効ビットを管理してワード単位で電源を切断する技術では、大容量のメモリにおけるオフリーク電流を低減するにあたり、多数の有効ビット記憶回路および電源切断回路を備える必要があり、また多数の有効ビットを管理するための負担も大きくなる。
【０００８】
本発明のメモリは、複数の所定数のメモリブロックからなるメモリバンクごとに設けられた電源制御回路が、その電源制御回路に対応するメモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれもが無効なデータである場合にそのメモリバンクの電源をオフに制御するものである。このため、大容量のメモリにおけるオフリーク電流を低減する場合であっても、メモリバンクごとに電源をオフすればよく、回路構成が簡素化されるとともに制御も簡単で済む。従って、回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができる。
【０００９】
ここで、本発明のメモリは、書き込まれているデータが無効なデータであるメモリブロックのみからなるメモリバンクが形成されるように複数のメモリバンクに跨ってデータを移動するメモリ管理回路を備えたものであることが好ましい。
【００１０】
このようにすると、複数のメモリバンクに書き込まれている有効なデータを１つのメモリバンクに移動し集約することができ、それによって移動元のメモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれも無効データにすることができる。従って、そのメモリバンクの電源をオフに制御することができ、オフリーク電流をさらに小さく抑えることができる。
【００１１】
また、上記電源制御回路は、有効なデータが書き込まれているメモリブロックを有するメモリバンクの電源をオンに制御するにあたり、そのメモリバンクにメモリアクセスがなされていないときはメモリに書き込まれたデータを保持可能な第１の電圧に制御し、メモリアクセス要求を受けて、その第１の電圧よりも高い電圧である第２の電圧に制御するものであることも好ましい態様である。
【００１２】
このように、メモリアクセスの要求を受けたメモリバンクのみ、メモリに書き込まれたデータを保持可能な第１の電圧よりも高い第２の電圧に制御すると、オフリーク電流を小さく抑えたままメモリの高速化を図ることができる。
【発明の効果】
【００１３】
本発明のメモリによれば、回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態を説明する。
【００１５】
図１は、本発明の一実施形態のメモリの構成を示す図である。
【００１６】
図１に示すメモリ１は、アドレスＡＤＲの指定とデータＤＡＴＡの入力および制御信号ＣＮＴを受けて、入力されたデータＤＡＴＡを、指定されたアドレスＡＤＲに上書き自在に書き込むメモリである。
【００１７】
このメモリ１には、後述するメモリ管理機能部２ａとアドレス変換機能部２ｂを有するメモリブロック制御部２が備えられている。メモリブロック制御部２は、入力されたアドレスＡＤＲを必要に応じて変換して出力したり、メモリブロックのデータを必要に応じて移動したりする。また、メモリブロック制御部２は、入力された制御信号ＣＮＴに基づいてメモリ制御信号ＭＣＮＴおよび電源制御信号ＰＣＮＴを生成して出力する。
【００１８】
また、このメモリ１には、電源供給回路３と、電源制御回路４，５，６と、メモリバンク１１０，１２０，１３０とが備えられている。尚、実際には、このメモリ１には、多数の電源制御回路と多数のメモリバンクが備えられているが、ここでは例示的に３つの電源制御回路４，５，６と３つのメモリバンク１１０，１２０，１３０を示す。
【００１９】
電源供給回路３は、メモリブロック制御部２からの制御信号ＰＣＮＴを受けて、電源制御回路４，５，６に供給するための、詳細は後述する電圧Ｖ１もしくはこの電圧Ｖ１よりも高い電圧Ｖ２を生成する。
【００２０】
電源制御回路４，５，６は、本発明にいう電源制御回路の一例に相当し、各電源制御回路４，５，６は、各メモリバンク１１０，１２０，１３０に対応して設けられている。各電源制御回路４，５，６には、電源供給回路３からの電圧Ｖ１もしくは電圧Ｖ２が供給される。各電源制御回路４，５，６は、各メモリバンク１１０，１２０，１３０の電源をオン，オフする。
【００２１】
メモリバンク１１０は、４つのメモリブロック（ここでは２つのメモリブロック１０，１３を例示的に示す）から構成されている。また、各メモリブロックには、各メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示す有効ビット（本発明にいうフラグの一例に相当し、ここでは２つの有効ビット１０ａ，１３ａを例示的に示す）が設けられている。
【００２２】
また、メモリバンク１２０も４つのメモリブロック（２つのメモリブロック１４，１７を例示的に示す）から構成されており、各メモリブロックには、各メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示す有効ビット（本発明にいうフラグの一例に相当し、ここでは有効ビット１４ａ，１７ａを例示的に示す）が設けられている。
【００２３】
さらに、メモリバンク１３０も４つのメモリブロック（２つのメモリブロック１８，２１を例示的に示す）から構成されており、各メモリブロックには、各メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示す有効ビット（本発明にいうフラグの一例に相当し、ここでは有効ビット１８ａ，２１ａを例示的に示す）が設けられている。
【００２４】
ここで、電源制御回路４は、その電源制御回路４に対応するメモリバンク１１０を構成するメモリブロック１０〜１３に書き込まれているデータのうちの１つでも有効なデータである場合にメモリバンク１１０の電源をオンに制御し、メモリバンク１１０を構成する全てのメモリブロック１０〜１３に書き込まれているデータのいずれもが無効なデータである場合にメモリバンク１１０の電源をオフに制御する。
【００２５】
また、同様にして、電源制御回路５は、その電源制御回路５に対応するメモリバンク１２０を構成するメモリブロック１４〜１７に書き込まれているデータのうちの１つでも有効なデータである場合にメモリバンク１２０の電源をオンに制御し、メモリバンク１２０を構成する全てのメモリブロック１４〜１７に書き込まれているデータのいずれもが無効なデータである場合にメモリバンク１２０の電源をオフに制御する。
【００２６】
さらに、電源制御回路６は、その電源制御回路６に対応するメモリバンク１３０を構成するメモリブロック１８〜２１に書き込まれているデータのうちの１つでも有効なデータである場合にメモリバンク１３０の電源をオンに制御し、メモリバンク１３０を構成する全てのメモリブロック１８〜２１に書き込まれているデータのいずれもが無効なデータである場合にメモリバンク１３０の電源をオフに制御する。
【００２７】
このように、各電源制御回路４，５，６は、各メモリバンク１１０，１２０，１３０を構成する各全てのメモリブロック１０〜１３，１４〜１７，１８〜２１に書き込まれているデータのいずれもが無効なデータである場合に、各メモリバンク１１０，１２０，１３０の電源をオフに制御するものであるため、メモリ１におけるオフリーク電流を低減するにあたり、メモリバンクごとに電源をオフすればよく、回路構成が簡素化されるとともに制御も簡単で済む。従って、回路面積を小さく抑えたまま簡単な制御でメモリ１におけるオフリーク電流を小さく抑えることができる。
【００２８】
また、電源制御回路４，５，６は、有効なデータが書き込まれているメモリブロックを有するメモリバンクの電源をオンに制御するにあたり、そのメモリバンクにメモリアクセスがなされていないときはメモリに書き込まれたデータが保持可能な電圧Ｖ１（本発明にいう第１の電圧に相当）に制御し、メモリアクセス要求を受けて、電圧Ｖ１よりも高い電圧Ｖ２（本発明にいう第２の電圧に相当）に制御する。このように、本実施形態のメモリ１では、メモリアクセスがなされていないメモリバンクの電圧は電圧Ｖ１に制御されるため、有効なデータが書き込まれているメモリブロックを構成するトランジスタのオフリーク電流を低減することができる。また、メモリアクセスの要求を受けたメモリバンクのみ電圧Ｖ２に制御することにより、オフリーク電流を小さく抑えたままメモリ１を高速にアクセスすることができる。
【００２９】
図２は、図１に示す電源制御回路４とメモリバンク１１０の構成を示す図である。
【００３０】
尚、残りの電源制御回路５とメモリバンク１２０の構成、および電源制御回路６とメモリバンク１３０の構成も、この図２に示す電源制御回路４とメモリバンク１１０の構成と同様である。
【００３１】
図２に示す電源制御回路４には、ノアゲート４ａとＰＭＯＳトランジスタ４ｂ，４ｃ，４ｄ，４ｅが備えられている。ノアゲート４ａの出力は、ＰＭＯＳトランジスタ４ｂ，４ｃ，４ｄ，４ｅのゲートに共通接続されている。また、ＰＭＯＳトランジスタ４ｂ，４ｃ，４ｄ，４ｅのソースには、電圧Ｖ１（もしくは電圧Ｖ２）が供給される。
【００３２】
一方、メモリバンク１１０を構成するメモリブロック１０，１１，１２，１３には、有効ビット１０ａ，１１ａ，１２ａ，１３ａが設けられている。ここでは、これら有効ビット１０ａ，１１ａ，１２ａ，１３ａは、メモリブロック１０，１１，１２，１３に書き込まれているデータが無効なデータである旨を示す論理０になっている。これら論理０がノアゲート４ａに入力されるため、ノアゲート４ａからは論理１が出力される。この論理１がＰＭＯＳトランジスタ４ｂ，４ｃ，４ｄ，４ｅのゲートに入力されるため、ＰＭＯＳトランジスタ４ｂ，４ｃ，４ｄ，４ｅはオフ状態になり、メモリブロック１０，１１，１２，１３には電圧Ｖ１（もしくは電圧Ｖ２）は供給されず、従ってメモリブロック１０，１１，１２，１３を構成するトランジスタのオフリーク電流を低減することができる。
【００３３】
図３は、図２に示す電源制御回路４とメモリバンク１１０において、メモリブロック１１に有効なデータが書き込まれてメモリバンクに電源が供給される様子を示した図である。
【００３４】
メモリバンク１１０を構成するメモリブロック１１に有効なデータが書き込まれると、有効ビット１１ａが有効（論理１）に変化する。この論理１はノアゲート４ａに入力され、これによりノアゲート４ａから論理０が出力される。この論理０はＰＭＯＳトランジスタ４ｂ，４ｃ，４ｄ，４ｅのゲートに入力されるため、ＰＭＯＳトランジスタ４ｂ，４ｃ，４ｄ，４ｅはオン状態になる。このようにして、メモリブロック１０，１１，１２，１３に電圧Ｖ１（もしくはＶ２）が供給される。
【００３５】
ところで、メモリ１はデータの書き込みが行なわれた場合は、そのメモリブロックのデータは有効であると判定することができるが、いつ無効になったのかを判定することは困難である。そこで、メモリ１のメモリブロック制御部２には、メモリブロック内のデータが無効になったことを通知するための制御信号ＣＮＴが入力される。メモリブロック制御部２を構成するメモリ管理機能部２ａは、この制御信号ＣＮＴを受けて動作するブロックパージ機能（ブロック無効機能）を有する。以下、図４を参照して説明する。
【００３６】
図４は、図２に示す電源制御回路４とメモリバンク１１０におけるブロックパージ機能を説明するための図である。
【００３７】
図４に示すメモリバンク１１０を構成するメモリブロック１１のみが有効ブロックとなっている場合に、ブロックパージ機能でメモリブロック１１がパージ（無効）される。これにより、有効ビット１１ａは無効となり、従ってメモリバンク１１０を構成する全メモリブロック１０〜１３は無効となるため、電源制御回路４は電源をオフに制御することができる。これにより、メモリブロック１０，１１，１２，１３には電圧Ｖ１（もしくは電圧Ｖ２）が供給されず、従ってメモリブロック１０，１１，１２，１３を構成するトランジスタのオフリーク電流を低減することができる。この機能は基本ソフト等のメモリ管理機能（ガーべ一ジコレクション）との親和性が高く、メモリ管理機能部２ａにおける負荷は比較的小さくて済む。
【００３８】
また、メモリアクセスの特徴として、連続したアドレスでアクセスされることが多い。つまり、ある大きさのデータを単位としてアクセスされることが多いということが挙げられる。有効ビットをメモリブロック単位で管理することで、データの有効性をそのまとまりとして管理できるため、効率がよく管理負荷が小さくなる。しかし、メモリブロック単位でのアクセスを考えるとブロックアクセスは連続するとは言えず、メモリ１上に有効なメモリブロックが点在してしまうことになり、電源をオフに制御することができるメモリバンクが少なくなってくるため、オフリーク電流の軽減効果が小さくなってしまう。そこで、本実施形態では、メモリブロック制御部２にアドレス変換機能部２ｂを有することにより、書き込み時のブロックに関係なく有効なメモリブロックが点在しないようにすることができる。
【００３９】
図５は、図１に示すメモリにおいて、有効なメモリブロックが点在しないようにする様子を説明するための図である。
【００４０】
図５において、メモリブロック１１，１５，１３，１８への書き込み（アクセス）が、メモリブロック１１，１５，１３，１８の順にあった場合、アドレス変換機能部２ｂがなければメモリバンク１１０，１２０，１３０の電源をオンせざるを得ないが、アドレス変換機能部２ｂを使うことにより、メモリブロック１１へのアクセスはメモリブロック１０へ、ブロック１５へのアクセスはブロック１１へ、ブロック１３のアクセスはブロック１２へ、ブロック１８のアクセスはブロック１３へのアクセスにそれぞれ変換することができ、当該データはメモリバンク１１０に集約され、メモリバンク１２０，１３０の電源はオフに制御することができる。従って、オフリーク電流の軽減効果を最大にすることができる。
【００４１】
一例として、メモリブロックが２５６ワード（アドレス８ビット分）であって、４メモリブロックで１メモリバンクを構成し、３メモリバンク構成のメモリを想定する。当該メモリにはメモリブロックが１２ブロック存在する。従って、メモリ空間はアドレス１２ビットで必要十分となる。アドレス変換機能部２ｂによって編纂されるアドレスはブロックのアドレスであるため、１２ビットアドレス中ＭＳＢ側４ビットとなる。当該メモリにおけるアドレス変換テーブルは１２ワード×４ビットのメモリ（以下、アドレス変換用メモリと称する〉で実現させることができる。図５を参照して説明したように、メモリブロック１１，１５，１３，１８の順で書き込みがあった場合は、メモリブロック１１へのアクセスはメモリブロック１０に変換されるため、アドレス変換用メモリのアドレス１１に変換先のブロックアドレス１０を書き込んでおく。以降ブロック１１へのアクセスはアドレス変換用メモリのデータからブロック１０に変換しなければならないため、全１２ビットのアドレスのうちＭＳＢ側４ビットを０に変換する。ＬＳＢ側８ビットは変換せずそのままアドレスとして利用する。次に、メモリブロック１５へのアクセスはメモリブロック１１に変換するため、アドレス変換メモリのアドレス１５に変換先のアドレスである１１を書き込む。以下同様に、メモリブロック１３へのアクセスはメモリブロック１２へ、メモリブロック１８へのアクセスはメモリブロック１３へ変換されるので、アドレス変換メモリのアドレス１３には１２が、アドレス１８へは１３が書き込まれる。本実施形態では、変換先のメモリブロックには有効なデータがないと仮定していたが、実際には有効なデータが存在するかもしれないので、有効ビットを走査して有効なデータが存在しないブロックを変換先のブロックとして指定しなければならない。これは外部からメモリヘアクセスしている間にあらかじめ有効ビットを走査しておけばよいことなので、メモリアクセスの制約にはなりにくい。
【００４２】
このようなアドレス変換テーブルを用いたとしてもメモリを長期間使用しているとブロックパージ機能により有効なメモリブロックが点在してくるため、電源オフのメモリバンク（すべてのメモリブロックが無効なメモリバンク）が少なくなってくる。これはメモリ内部にメモリ管理機能を持たせることで解決する。点在した有効なメモリブロックについて、外部からメモリヘのアクセスがない時に、有効なメモリブロックを移動して電源をオフにできるメモリバンクを増やすようにする。以下、図６を参照して説明する。
【００４３】
図６は、図１に示すメモリにおいて、有効なメモリブロックを移動して電源をオフにできるメモリバンクを増やす様子を説明するための図である。
【００４４】
図６に示すメモリ管理機能部２ａは、書き込まれているデータが無効なデータであるメモリブロックのみからなるメモリバンクが形成されるように複数のメモリバンクに跨ってデータを移動する機能を有する。
【００４５】
図６に示すメモリバンク１２０には有効なメモリブロックがひとつしかない（メモリブロック１６）。一方でメモリバンク１１０には無効なメモリブロックがひとつ存在する（メモリブロック１２）。この場合、メモリ管理機能部２ａでメモリブロック１６のデータをメモリブロック１２に移動することで、メモリバンク１２０の電源をオフにすることができる。以下、詳細に説明する。
【００４６】
メモリブロック１６からメモリブロック１２へデータを移動するので、メモリブロック１２の有効ビットを有効にする。このようにすることでブロック移動中に新規のメモリデータの書き込みがあった場合、ブロックの移動は中断されるがメモリブロック１２には書き込みが行なわれない。外部からのメモリヘのアクセスがなくなった際にはブロック移動を再開することができる。全データの移動が終了したら、アドレス変換登録を変更する。例えば、ブロック１６のデータは本来ブロック１９のデータであるとすれば、「ブロック１９→ブロック１６」が登録されているが、今回ブロック１６のデータはブロック１２に移動となったため、「ブロック１９→ブロック１２」へと登録を変更する。登録変更後、ブロック１６の有効ビットを無効にする。本実施形態では、ブロック移動の前にブロック移動先であるブロック１２の有効ビットを有効にしたが、これはアドレス変換登録を変更する前であればいつでもかまわない。ブロック移動中に外部からのメモリアクセスによりブロック移動先のブロック１２ヘの書き込みが行なわれた場合、中断された本ブロック移動を破棄すればよいだけである。
【００４７】
また、本実施形態では、電源制御回路で電源をオフに制御することでオフリーク電流の低減を図っているが、電源電圧を下げることでオフリーク電流を低減してもよい。
【００４８】
次に、高速化を目的とする場合について図７を参照して説明する。
【００４９】
図７は、図１に示すメモリにおいて、オフリーク電流の増加を抑えながらメモリアクセスの高速化を図る様子を説明するための図である。
【００５０】
図７に示すメモリブロック１１に、メモリブロック制御部２を経由してアクセス（１）があった場合、メモリブロック制御部２では電源供給回路３に向けてアクセス情報（２）を出力する。電源供給回路３では、これを受けて電源制御回路４に電圧昇圧指示（３）を行なう。具体的には、この電源制御回路４から電圧Ｖ２が出力される。このようにして、当該メモリブロック１１を含むメモリバンク１１０の電源電圧を上げることで、オフリーク電流の増加を抑えながらメモリアクセスの高速化を実現することができる。
【００５１】
尚、本実施形態では、メモリバンク１１０の電源電圧を電源制御回路４に供給される電圧によって上げたり下げたりしているが、電源制御回路４内に昇圧回路や降圧回路を設けてもよく、あるいはメモリ１が形成された半導体チップ上に複数の電源配線を持たせて電源制御回路４に接続し、電源供給回路３に代わる電源制御回路で電源配線の接続を制御することでメモリバンク１１０の電源電圧を調整してもよい。
【００５２】
次に、本発明を適用したメモリにおける面積縮小効果について説明する。
【００５３】
図８は、本発明を適用したメモリの、面積縮小効果を説明するための構成を示す図である。
【００５４】
図８に示すメモリは、２５６Ｋワード×６４ビット（１６Ｍビット）のサイズのメモリであり、２５６ワードで１ブロックが構成され、８ブロックで１メモリバンクが構成された、合計１２８のメモリバンク２００，…，３２７からなるメモリである。また、メモリバンク２００，…，３２７に対応する電源制御回路４００，…，５２７が備えられている。これら電源制御回路４００，…，５２７の構成は、ＰＭＯＳトランジスタが１列に並ぶ構成である。従来は、１ワード毎に電源制御回路と有効ビットが付加された構成である。ここで、従来技術において、１つの電源制御回路を２ワードで共有することが考えられる。
【００５５】
図９は、１つの電源制御回路を２ワードで共有するメモリの回路構成を示す図である。
【００５６】
図９に示すメモリ６００には、１ワードが６４ビットのメモリワード６１０，６１１が備えられている。メモリワード６１０，６１１は有効ビット６１０ａ，６１１ａを有する。また、このメモリ６００には、電源制御回路９００が備えられている。この電源制御回路９００は、メモリワード６１０に対応する６４個のＰＭＯＳトランジスタ７０１，７０２，…，７６４と、メモリワード６１１に対応する６４個のＰＭＯＳトランジスタ８０１，８０２，…，８６４が備えられている。このように、電源制御回路９００を、占有面積的に２ワードで共有するものとし、電源制御回路９００の大きさは、横幅は１ワード分と同じサイズで、高さは１ビットの１／３と仮定する。すると、面積的には、この電源制御回路９００を付加しないメモリに比べて１７％増となるものの全体としてメモリの面積を小さく抑えることができる。ここで、図８に示すメモリは、１つのメモリバンクに１つの電源制御回路を備える構成であるため、図９に示す、電源制御回路９００を２ワードで共有するように工夫した技術と比較し、面積を小さく抑えることができる。
【００５７】
ところで、標準的なメモリを図９に示すような構成にすることは困難である。なぜなら、面積の縮小と低消費電力化から、メモリを構成する回路のうちで比較的面積の大きく消費電力も大きいビット線ドライバやセンスアンプの数を減らすべく、図１０に示すような構成になっているのが一般的であるからである。
【００５８】
図１０は、従来のメモリの構成を示す図である。
【００５９】
図１０に示すメモリは、８Ｋメモリセル×３２メモリセルを６４個有するサイズのメモリであり、２５６ワードで１ブロックが構成され、８ブロックで１バンクが構成された、合計１２８のバンクからなるメモリである。図１０に示す構成のメモリに従来技術を適用するのは困難である。一方、本実施形態では、１バンク（２ｋワード）につき１つの電源制御回路となるため、一般的な、図１０に示すメモリにも容易に適用が可能であると同時に、１バンクに１つの電源制御回路を設置したとして１．５％の面積増にとどまる。但し、本実施形態においては、アドレス変換機能部２ｂを有するメモリブロック制御部２（メモリとわずかなロジック）が必要となり、本実施形態においては１ｋワード×１０ビットのメモリ（１０ｋビット）が必要になるが、これはもともとのメモリの０．１％にも満たないので面積的には考慮する必要はない。また、電源制御回路に昇圧回路や降圧回路を入れた場合は、電源制御回路自体の面積は必然的に大きくなる。例えば、２倍になったとすると、従来技術においては３３％の面積増であり、本実施形態では３％増にとどまる。また、電源制御回路が３倍の面積になった場合は、従来技術では５０％増、本実施形態は４．５％増というように格差が広がっていく。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態のメモリの構成を示す図である。
【図２】図１に示す電源制御回路４とメモリバンク１１０の構成を示す図である。
【図３】図２に示す電源制御回路４とメモリバンク１１０において、メモリブロック１１に有効なデータが書き込まれてメモリバンクに電源が供給される様子を示した図である。
【図４】図２に示す電源制御回路４とメモリバンク１１０におけるブロックパージ機能を説明するための図である。
【図５】図１に示すメモリにおいて、有効なメモリブロックが点在しないようにする様子を説明するための図である。
【図６】図１に示すメモリにおいて、有効なメモリブロックを移動して電源をオフにできるメモリバンクを増やす様子を説明するための図である。
【図７】図１に示すメモリにおいて、オフリーク電流の増加を抑えながらメモリアクセスの高速化を図る様子を説明するための図である。
【図８】本発明を適用したメモリの、面積縮小効果を説明するための構成を示す図である。
【図９】１つの電源制御回路を２ワードで共有するメモリの回路構成を示す図である。
【図１０】従来のメモリの構成を示す図である。
【符号の説明】
【００６１】
１，６００  メモリ
２  メモリブロック制御部
２ａ  メモリ管理機能部
２ｂ  アドレス変換機能部
３  電源供給回路
４、５、６，４００，…，５２７，９００  電源制御回路
４ａ  ノアゲート
４ｂ，４ｃ，４ｄ，４ｅ，７０１，７０２，…，７６４，８０１，８０２，…，８６４  ＰＭＯＳトランジスタ
１０，１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２１  メモリブロック
１０ａ，１１ａ，１２ａ，１３ａ，１４ａ，１５ａ，１６ａ，１７ａ，１８ａ，１９ａ，２０ａ，２１ａ，６１０ａ，６１１ａ  有効ビット
１１０，１２０，１３０，２００，…，３２７  メモリバンク
６１０，６１１  メモリワード
【図１】
2006146998.tif 000003
【図２】
2006146998.tif 000004
【図３】
2006146998.tif 000005
【図４】
2006146998.tif 000006
【図５】
2006146998.tif 000007
【図６】
2006146998.tif 000008
【図７】
2006146998.tif 000009
【図８】
2006146998.tif 000010
【図９】
2006146998.tif 000011
【図１０】
2006146998.tif 000012