(57)【要約】【課題】  動作（駆動）中の半導体デバイスの動作状況を測定して、上記半導体デバイスをより正確に価できる評価用半導体デバイス、評価用半導体デバイスの作製方法、半導体デバイスの評価方法を実現する。【解決手段】  半導体基板２上に設けられた任意の半導体デバイスの、ドレイン、ソース、ゲートの各電極３ａ、４ａ、５と、各電極３ａ、４ａ、５間に形成されたキャリアの分布状態が制御されるアクティブ領域２ａとを設ける。各電極３ａ、４ａ、５上を覆う絶縁膜７を設ける。観察すべきアクティブ領域２ａを露出させた露出面１ａを形成する。各電極３ａ、４ａ、５を外部と接続させるために、絶縁膜７中に配線部３ｂ、４ｂ、５ａをそれぞれ設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に設けられた任意の半導体デバイスの、少なくとも二つの電極と、
上記半導体基板における、上記少なくとも二つの電極間に形成されたキャリアまたは電荷の分布状態が制御されるアクティブ領域と、
上記少なくとも二つの電極上を覆う絶縁膜と、
観察すべく上記アクティブ領域を露出させた露出面と、
上記少なくとも二つの電極を外部と接続させるために、上記絶縁膜中にそれぞれ設けられた配線部とを備えていることを特徴とする評価用半導体デバイス。
【請求項２】
上記配線部は、上記少なくとも二つの電極の少なくとも一つに向かって細くなるテーパー形状に形成されていることを特徴とする請求項１記載の評価用半導体デバイス。
【請求項３】
上記配線部は、上記少なくとも二つの電極の少なくとも一つに向かって、上記半導体基板表面の平面に対して垂直と異なる方向に形成されていることを特徴とする請求項１または２に記載の評価用半導体デバイス。
【請求項４】
上記アクティブ領域は、電界効果を利用したものであり、上記少なくとも二つの電極は、それぞれ、ソース電極、ドレイン電極、ゲート電極であることを特徴とする請求項１ないし３の何れか１項に記載の評価用半導体デバイス。
【請求項５】
半導体基板と、
上記半導体基板上に設けられた任意の半導体デバイスの、少なくとも二つの電極と、
上記半導体基板における、上記少なくとも二つの電極間に形成されたキャリアまたは電荷の分布状態が制御されるアクティブ領域と、
上記少なくとも二つの電極上を覆う絶縁膜とを有する評価用半導体デバイスの作製方法において、
上記少なくとも二つの電極の少なくとも一つを外部と接続させるために、外部から上記電極の上部まで、コンタクト開孔を集束イオンビームにより形成し、
上記コンタクト開孔を通る導電体によって上記電極を外部と接続させ、
上記アクティブ領域における、観察領域を露出させることを特徴とする評価用半導体デバイスの作製方法。
【請求項６】
半導体基板と、
上記半導体基板上に設けられた任意の半導体デバイスの、少なくとも二つの電極と、
上記半導体基板における、上記少なくとも二つの電極間に形成されたキャリアまたは電荷の分布状態が制御されるアクティブ領域と、
上記少なくとも二つの電極上を覆う絶縁膜とを有する評価用半導体デバイスの作製方法において、
上記アクティブ領域における、観察領域を露出させ、
上記少なくとも二つの電極の少なくとも一つを外部と接続させるために、外部から上記電極の上部まで、コンタクト開孔を集束イオンビームにより形成し、
上記コンタクト開孔を通る導電体によって上記電極を外部と接続させることを特徴とする評価用半導体デバイスの作製方法。
【請求項７】
上記コンタクト開孔をとおる導電体は、集束イオンビームによる化学的気相堆積法によって埋め込まれていることを特徴とする請求項５または６記載の評価用半導体デバイスの作製方法。
【請求項８】
請求項５ないし７の何れか１項に記載の作製方法により得られた評価用半導体デバイスを用い、
上記導電体を介して各電極により評価用半導体デバイスを駆動状態とし、
上記露出面のアクティブ領域におけるキャリア密度分布を上記駆動状態下にて測定することを特徴とする半導体デバイスの評価方法。
【請求項９】
上記キャリア密度分布の測定として、走査型容量顕微鏡法やケルビン・フォース顕微鏡法などの走査型プローブ顕微鏡法、走査型電子顕微鏡法、電子ビーム誘導電流による測定法、および走査型イオン顕微鏡法からなる測定法群から選択された少なくとも一つを用いることを特徴とする請求項８記載の半導体デバイスの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリア密度分布を制御して、増幅やスイッチングといった電気特性を備える半導体デバイスの正動作、不良動作の物理的メカニズムを解明するための評価用半導体デバイス、評価用半導体デバイスの作製方法、半導体デバイスの評価方法に関するものである。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）は、インテル（Intel）、ＩＢＭを主導とし、その高性能化、高機能化が進められているが、その開発コストは年々急騰している。全世界において、次世代のＬＳＩを開発している官民の研究機関は、その新しい製造、評価技術を模索しており、製造技術の進歩に評価技術が追走していないのが現状である。
【０００３】
従来、図１０に示すように、ＬＳＩ内部における半導体デバイス５１の断面５１ａを露出させた場合、半導体デバイス５１を駆動させるための配線を残すことはできず、断面５１ａからは半導体デバイス５１のＯＦＦ状態における電位分布キャリア密度分布など静的な特性しか分析・評価することができない。
【０００４】
断面５１ａを介した半導体デバイス５１の特性評価は、静的な状態（ＯＦＦ状態）に限られているため、プローブ顕微鏡等を利用して計測した２次元電位分布やキャリア密度分布などが実用的に半導体デバイス５１の製造プロセスに正帰還されている例はない。
【０００５】
そのため、半導体デバイス５１の正動作（又は不良動作）のメカニズム解明は、半導体デバイス５１内部を流れる電流を指標とした、計算機シミュレーションに頼っていた。この方法は、図１１に示すように、半導体デバイス５１内部の電界分布を導き出すために、２次元空間電荷分布５３のようなモデルを仮定する必要があり、そのモデルと現実的な分布との違いから高精度な特性予測は不可能に近かった。
【０００６】
そこで、非特許文献１では、配線を取り出すことが可能な特殊なチップ状の半導体デバイスを、専用のマスクを用いて作製する新たな方法が開示されている。
【非特許文献１】C. Y. Nakakura et al.: REVIEW OF SCIENTIFIC INSTRUMENTS Vol.74, No.1 page 127-133 (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の非特許文献１に記載の方法においては、その製造法上、任意のＬＳＩにおける任意の箇所の断面のデバイスの駆動が可能ではなく、１つの半導体デバイスの作製に高いコストが必要となる。このような特殊なチップの作製には、ＬＳＩ作製の全行程を必要とし、そのコストは桁違いに高くなるという問題を生じる。
【課題を解決するための手段】
【０００８】
本発明に係る評価用半導体デバイスは、上記課題を解決するために、半導体基板と、上記半導体基板上に設けられた任意の半導体デバイスの、少なくとも二つの電極と、上記半導体基板における、上記少なくとも二つの電極間に形成されたキャリアまたは電荷の分布状態が制御されるアクティブ領域と、上記少なくとも二つの電極上を覆う絶縁膜と、観察すべく上記アクティブ領域を露出させた露出面と、上記少なくとも二つの電極を外部と接続させるために、上記絶縁膜中にそれぞれ設けられた配線部とを備えていることを特徴としている。
【０００９】
上記構成によれば、各電極に対する配線部を、それぞれ、上記絶縁膜中に形成したので、任意の各電極位置に対し配線部をそれぞれ形成できて、任意のＬＳＩにおける任意の箇所の半導体デバイス、例えば電界効果型トランジスタ（以下、ＦＥＴと記す）を、その露出面が露出された状態で駆動することが可能となる。
【００１０】
これにより、上記構成は、非特許文献１に記載の半導体デバイスと異なり、新たに特殊な断面（露出面）評価用半導体デバイスを作製する必要がないため、通常のＬＳＩプロセスで作製した半導体デバイスを直接、評価することが可能となり、半導体デバイスの開発コストの大幅な低減に繋がる。よって、上記構成は、ＬＳＩ開発コストを低減できるので、国内外で低迷しつつある半導体産業を活気づけ、超高性能、高機能電子演算器の実現・普及により第２次ＩＴ革命の原動力となり得る。
【００１１】
上記評価用半導体デバイスでは、上記配線部は、上記少なくとも二つの電極の少なくとも一つに向かって細くなるテーパー形状に形成されていてもよい。
【００１２】
上記構成によれば、上記配線部を、上記少なくとも二つの電極に向かって細くなるテーパー形状に形成したから、上記少なくとも二つの電極の面積が小さく、それらと接続される配線部の一端部の面積が小さくとも、上記配線部の他端部の面積を大きくできて、上記配線部と外部との電気的な接続を安定化できる。
【００１３】
上記評価用半導体デバイスにおいては、上記配線部は、上記少なくとも二つの電極の少なくとも一つに向かって、上記半導体基板表面の平面に対して垂直と異なる方向に形成されていることが好ましい。
【００１４】
上記構成によれば、上記配線部を、上記少なくとも二つの電極の少なくとも一つに向かって、上記半導体基板表面の平面に対して垂直と異なる方向に形成したから、上記各配線部を電極側の基端部から絶縁膜の表面側の先端部に向かって互いに順次離間させる放射状に形成できるので、上記少なくとも二つの電極の面積が小さく、それらと接続される配線部の一端部の面積が小さくとも、上記配線部の他端部の面積を大きくできて、上記配線部と外部との電気的な接続を安定化できる。
【００１５】
上記評価用半導体デバイスでは、上記アクティブ領域は、電界効果を利用したものであり、上記少なくとも二つの電極は、それぞれ、ソース電極、ドレイン電極、ゲート電極であってもよい。
【００１６】
本発明に係る評価用半導体デバイスの作製方法は、前記課題を解決するために、半導体基板と、上記半導体基板上に設けられた任意の半導体デバイスの、少なくとも二つの電極と、上記半導体基板における、上記少なくとも二つの電極間に形成されたキャリアまたは電荷の分布状態が制御されるアクティブ領域と、上記少なくとも二つの電極上を覆う絶縁膜とを有する評価用半導体デバイスの作製方法において、上記少なくとも二つの電極の少なくとも一つを外部と接続させるために、外部から上記電極の上部まで、コンタクト開孔を集束イオンビームにより形成し、上記コンタクト開孔を通る導電体によって上記電極を外部と接続させ、上記アクティブ領域における、観察領域を露出させることを特徴としている。
【００１７】
上記評価用半導体デバイスの他の作製方法は、前記課題を解決するために、半導体基板と、上記半導体基板上に設けられた任意の半導体デバイスの、少なくとも二つの電極と、上記半導体基板における、上記少なくとも二つの電極間に形成されたキャリアまたは電荷の分布状態が制御されるアクティブ領域と、上記少なくとも二つの電極上を覆う絶縁膜とを有する評価用半導体デバイスの作製方法において、上記アクティブ領域における、観察領域を露出させ、上記少なくとも二つの電極の少なくとも一つを外部と接続させるために、外部から上記電極の上部まで、コンタクト開孔を集束イオンビームにより形成し、上記コンタクト開孔を通る導電体によって上記電極を外部と接続させることを特徴としている。
【００１８】
上記評価用半導体デバイスの作製方法では、上記コンタクト開孔を通る導電体は、集束イオンビームによる化学的気相堆積法によって埋め込まれていることが望ましい。
【００１９】
上記方法によれば、上記評価用半導体デバイスは、露出面を露出させた状態でも電圧を加えることが可能なバイアスラインである配線部が、集束イオンビームを用いた立体配線形成法を利用して備え付けられている。この配線形成法は、１００ｎｍ程度の空間分解能で３次元的にＬＳＩのウエハに立体配線を形成させることができ、非特許文献１に記載の半導体デバイスと異なり、新たに特殊な断面（露出面）を有する評価用半導体デバイスを作製する必要がない。
【００２０】
そのため、上記方法は、通常のＬＳＩプロセスで作製した半導体デバイスを直接、評価することが可能となり、デバイス開発コストの大幅な低減に繋がる。ＬＳＩ開発コストの低減は、国内外で低迷しつつある半導体産業を活気づけ、超高性能、高機能電子演算器の実現・普及により第２次ＩＴ革命の原動力となり得る。
【００２１】
本発明に係る半導体デバイスの評価方法は、前記課題を解決するために、上記の何れかに記載の作製方法により得られた評価用半導体デバイスを用い、上記導電体を介して各電極により評価用半導体デバイスを駆動状態とし、上記露出面のアクティブ領域におけるキャリア密度分布を上記駆動状態下にて測定することを特徴としている。
【００２２】
上記半導体デバイスの評価方法では、上記キャリア密度分布の測定として、走査型容量顕微鏡法やケルビン・フォース顕微鏡法などの走査型プローブ顕微鏡法、走査型電子顕微鏡法、電子ビーム誘導電流による測定法、および走査型イオン顕微鏡法からなる測定法群から選択された少なくとも一つを用いることが好ましい。
【００２３】
上記方法によれば、本発明に係る作製方法による、集束イオンビームを用いた立体配線形成法を利用して、露出面を露出させた状態でもＬＳＩ内部の特定箇所の半導体デバイスを駆動させることが可能な配線部(via) を備えた新たな半導体デバイスを用いたので、上記半導体デバイスを駆動しながら、上記露出面のアクティブ領域におけるキャリア密度分布を上記駆動状態下にて測定することが可能となる。
【００２４】
そのため、上記方法は、非特許文献１で公開した事例のように、配線を取り出すことが可能な特殊なチップを専用のマスクを用いて新たに作製する必要がないから、通常のＬＳＩプロセスで作製した半導体デバイスを直接、評価することが可能となり、半導体デバイスの開発コストの大幅な低減に繋がる。ＬＳＩ開発コストの低減は、国内外で低迷しつつある半導体産業を活気づけ、超高性能、高機能電子演算器の実現・普及により第２次ＩＴ革命の原動力となり得る。
【発明の効果】
【００２５】
本発明に係る評価用半導体デバイスは、以上のように、半導体基板上に設けられた任意の半導体デバイスの、少なくとも二つの電極と、上記半導体基板における、上記少なくとも二つの電極間に形成されたキャリアまたは電荷の分布状態が制御されるアクティブ領域と、上記少なくとも二つの電極上を覆う絶縁膜と、観察すべく上記アクティブ領域を露出させた露出面と、上記少なくとも二つの電極を外部と接続させるために、上記絶縁膜中にそれぞれ設けられた配線部とを備え、上記配線部は、上記絶縁膜の堆積後に形成されている構成である。
【００２６】
それゆえ、上記構成は、各電極に対する配線部を、それぞれ、上記絶縁膜の堆積後に形成したことにより、非特許文献１に記載の半導体デバイスと異なり、新たに特殊な断面（露出面）を有する評価用半導体デバイスを作製する必要がないため、通常のＬＳＩプロセスで作製した半導体デバイスを直接、評価することが可能となり、半導体デバイスの開発コストの大幅な低減に繋がる。
【００２７】
この結果、上記構成は、ＬＳＩ開発コストを低減できるので、国内外で低迷しつつある半導体産業を活気づけ、超高性能、高機能電子演算器の実現・普及により第２次ＩＴ革命の原動力となり得るという効果を奏する。
【００２８】
本発明に係る評価用半導体デバイスの作製方法は、以上のように、少なくとも二つの電極の少なくとも一つを外部と接続させるために、外部から上記電極の上部まで、コンタクト開孔を集束イオンビームにより形成し、上記コンタクト開孔を通る導電体によって上記電極を外部と接続させ、上記アクティブ領域における観察領域を露出させる方法である。
【００２９】
それゆえ、上記方法は、非特許文献１に記載の半導体デバイスと異なり、新たに特殊な断面（露出面）評価用デバイスを作製する必要がないため、通常のＬＳＩプロセスで作製した半導体デバイスを直接、評価することが可能となり、デバイス開発コストを大幅に低減することが可能となる。
【００３０】
よって、上記方法は、ＬＳＩ開発コストの低減は、国内外で低迷しつつある半導体産業を活気づけ、超高性能、高機能電子演算器の実現・普及により第２次ＩＴ革命の原動力となり得るという効果を奏する。
【００３１】
本発明に係る半導体デバイスの評価方法は、以上のように、上記の何れかの作製方法により得られた評価用半導体デバイスを用い、上記導電体を介して各電極により評価用半導体デバイスを駆動状態とし、上記露出面のアクティブ領域におけるキャリア密度分布を上記駆動状態下にて測定する方法である。
【００３２】
それゆえ、上記方法は、本発明に係る作製方法による、集束イオンビームを用いた立体配線形成法を利用して、露出面を露出させた状態でもＬＳＩ内部の特定箇所の半導体デバイスを駆動させることが可能な配線部(via) を備えた新たな半導体デバイスを用いたので、上記半導体デバイスを駆動しながら、上記露出面のアクティブ領域におけるキャリア密度分布を上記駆動状態下にて測定することが可能となる。
【００３３】
そのため、上記方法は、非特許文献１で公開した事例のように、配線を取り出すことが可能な特殊なチップを専用のマスクを用いて新たに作製する必要がないから、通常のＬＳＩプロセスで作製した半導体デバイスを直接、評価することが可能となり、半導体デバイスの開発コストの大幅な低減に繋がる。ＬＳＩ開発コストの低減は、国内外で低迷しつつある半導体産業を活気づけ、超高性能、高機能電子演算器の実現・普及により第２次ＩＴ革命の原動力となり得るという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
本発明の実施の各形態について図１ないし図９に基づいて説明すると以下の通りである。すなわち、本発明に係る評価用半導体デバイスとしては、図２に示すＦＥＴ１が挙げられるが、電圧を印加してキャリアの密度分布または電荷の分布状態を制御して、増幅やスイッチングといった電気特性を発揮できる素子であればよく、上記ＦＥＴに代えて、例えばバイポ−ラトランジスタ等に対しても本発明を好適に使用できる。また、図２では、１つのＦＥＴ１について図示したが、ＬＳＩウエハ内部において、フォトリソグラフィー法を用いて、多数のＦＥＴ１を同時にそれぞれ形成してもよい。
【００３５】
ＦＥＴ１は、シリコン等の半導体基板２の上部に、ｐ型ウエル（ボロン：１．０×１０17ｃｍ-3）２ａが形成され、その上部の両端部に、それぞれドレイン領域（ｎ型）３、ソース領域（ｎ型）４が形成されている。
【００３６】
また、ゲート電極（ｎ+ poly-Si）５が、ドレイン領域３およびソース領域４の間におけるｐ型ウエル２ａ上に、ゲート絶縁層（金属酸化物、厚さ：１０ｎｍ）６を挟んで設けられている。よって、ｐ型ウエル２ａにおける、ドレイン領域３およびソース領域４にて挟まれ、かつゲート電極５に面する領域が、アクティブ領域（ＦＥＴではキャリア領域ともいう）となる。
【００３７】
このようなＦＥＴ１では、ゲート電極５に印加される電圧による電界によって、アクティブ領域のキャリア密度分布が制御されて、ドレイン領域３およびソース領域４間に流れる電流が制御されて、増幅機能やスイッチング機能といった電気特性を発揮できるものとなっている。
【００３８】
さらに、図１（ａ）に示すように、ドレイン領域３およびソース領域４には、ドレイン電極３ａおよびソース電極４ａがそれぞれ取り付けられている。ゲート電極５、ドレイン電極３ａおよびソース電極４ａ上には、それらを覆うように絶縁膜７が形成されている。絶縁膜７の素材としては、アルミナなどの金属酸化物、窒化シリコンなどの窒化物、多成分ガラスなどのガラス、およびアクリル樹脂などの合成樹脂が挙げられる。
【００３９】
そして、上記絶縁膜７には、絶縁膜７の形成後、ゲート電極５、ドレイン電極３ａおよびソース電極４ａを外部と接続させるために、上記絶縁膜７中を、その膜厚方向に貫通するようにそれぞれ設けられた配線部５ａ、３ｂ、４ｂが、それぞれ、導電体としてのタングステン（Ｗ）により形成されている。
【００４０】
上記配線部５ａ、３ｂ、４ｂは、上記ゲート電極５、ドレイン電極３ａおよびソース電極４ａに向かって順次細くなるテーパー形状に形成されていることが好ましい。なお、図では、上記各配線部５ａ、３ｂ、４ｂは、テーパー形状ではなく、簡略化して直管状に記載している。
【００４１】
また、上記配線部５ａ、３ｂ、４ｂは、上記ゲート電極５、ドレイン電極３ａおよびソース電極４ａに向かって、上記半導体基板２の表面の平面に対して垂直と異なる方向つまり傾斜してそれぞれ形成されていることが望ましい。さらに、上記配線部５ａ、３ｂ、４ｂは、傾斜して形成されるとき、各電極側から絶縁膜７の表面側に向かって互いに順次離間していく放射状に設けられていることが好ましい。
【００４２】
また、上記絶縁膜７上には、上記各配線部５ａ、３ｂ、４ｂに対し電気的に接続された、パッド部５ｂ、３ｃ、４ｃが、それぞれ、外部との接続のために設けられている。パッド部５ｂ、３ｃ、４ｃは、絶縁膜７上における、各配線部５ａ、３ｂ、４ｂの端部に対し後述する露出面から離間する位置にそれぞれ形成されていることが外部との電気的な接続を確実化するためには好ましい。
【００４３】
さらに、観測したい任意の位置の前記アクティブ領域を露出させるために、図３（ａ）にも示すように、ＦＥＴ１では、上記任意の位置を含み、かつ、ゲート電極５を横断する位置にてダイシングなどによりへき開され、そのへき開面を研磨し平滑化して断面である露出面１ａが形成されている。
【００４４】
これらのような各配線部５ａ、３ｂ、４ｂは、それらの作製方法として、集束イオンビーム（Focused Ion Beam、以下、ＦＩＢと記す）法により形成されている。ＦＩＢ法は、イオン、例えばガリウムイオン（Ｇａ+）を電磁力により集束した、イオンビームを、エッチング対象物、本実施の形態では絶縁膜７にその上方から照射し、その照射位置をマスク無しにエッチングして除去し、配線部４ｂ用の、幅数百ｎｍ程度、深さ約１μｍのコンタクト開孔４ｄをイオンビームの進行方向に沿って真っ直ぐな形状に形成できるものである。このようにして、他の各配線部５ａ、３ｂについても、同様に各コンタクト開孔が形成されている。
【００４５】
上記イオンビームは、径が０．１μｍまでに集束できるので、上記寸法程度のコンタクト開孔４ｄを精度よく形成できる。また、ＦＩＢ法エッチングは、上記イオンビームによるエッチング先端部では、上記イオンビームの径と同程度の大きさとなるが、上記イオンビームの若干の広がりによって、エッチングの基端部においては、上記イオンビームの径より大きな径となることから、上記イオンビームにより得られたコンタクト開孔は、それに対応する電極に向かって、順次、イオンビームの進行方向に対し直交する方向の面積が小さくなるテーパー形状とすることができる。
【００４６】
また、ＦＩＢ法エッチングでは、前述した、上記配線部５ａ、３ｂ、４ｂを、上記ゲート電極５、ドレイン電極３ａおよびソース電極４ａに向かって、上記半導体基板２の表面の平面に対して垂直と異なる方向つまり傾斜してそれぞれ形成することを容易化、簡便化できる。
【００４７】
さらに、ＦＩＢ法エッチングにおいては、半導体基板２を傾ける、またはイオンビームを傾けることにより、接続が不要な電極の下側にある他の電極に対しても、接続が不要な電極への導通を回避しながら、横から斜めに配線部を確実に形成できる。
【００４８】
このようにＦＩＢ法によるエッチングを行うとき、走査型イオン顕微鏡または走査型電子顕微鏡によりコンタクト開孔４ｄを観察しておき、上記イオンビームが、絶縁膜７へのエッチングにより、ソース電極４ａの上部の達すると、反射する２次電子の量が上層の絶縁膜（パッシベーション層）７に対して変化するため、走査型イオン顕微鏡像または走査型電子顕微鏡像の輝度の変化により垂直方向の貫通孔であるコンタクト開孔４ｄの深さを検出できて制御することができる。
【００４９】
続いて、上記コンタクト開孔４ｄ内に導電体としてのタングステンを充填するために、上記イオンビームを維持しながら、有機金属化合物のガス、本実施の形態では、ヘキサカルボニルタングステン（Ｗ（ＣＯ）6）のガスを、上記コンタクト開孔４ｄに導入する。これにより、上記ガスがイオンビームに接触すると、反応によって金属のタングステンが析出し、上記コンタクト開孔４ｄ内に堆積され充填されることになる。
【００５０】
なお、上記タングステン以外の導電体の他の例としては、カーボンやプラチナを挙げることができ、それらを用いる場合には、それらの有機金属化合物として、それぞれ、フェナントレン（Ｃ14Ｈ10）、ノニンプラチナ（Ｐｔ9Ｈ16）が挙げられる。
【００５１】
以下では、上記の作製方法、つまりＦＩＢ−ＣＶＤ法を用いて立体配線である各配線部５ａ、３ｂ、４ｂを形成した評価用半導体デバイスとしてのＦＥＴ１の評価方法について説明する。上記評価方法では、ＦＥＴ１を駆動させた状態でＳＣＭ（Scanning Capacitance Microscopy）を用いて２次元キャリア密度分布を観察した。
【００５２】
まず、図３に示すように、前述の各パッド部５ｂ、３ｃ、４ｃと外部配線とをボンディングまたは導電性樹脂で接続することにより、露出面（断面）１ａを備えた、特定のＦＥＴ１に対して外部から電圧を加えることができるバイアスラインである外部配線、各パッド部５ｂ、３ｃ、４ｃおよび各配線部５ａ、３ｂ、４ｂを作製することができる（図１（ａ）および図１（ｃ）も参照）。
【００５３】
その後、上記ＦＥＴ１を試料としてＳＣＭ観察を行った。測定系を図４および図５に示した。各電極には、ゲート、ドレイン、ソース電圧（Ｖｇ，Ｖｄ，Ｖｓ）に交流電圧（Ｖａｃcosωt）を重畳したＶｉ＋Ｖａｃcosωt（ｉ＝ｇ，ｄ，ｓ）を加えた。探針（カンチレバー）はグランドに接続している。この場合、素子の各電極間の電位差はＶｇ，Ｖｄ，Ｖｓの差に相当し、交流が重畳されていない。
【００５４】
一方、探針とＦＥＴ１との間には、Ｖｇ，Ｖｄ，Ｖｓが、ＦＥＴ１内部に形成する２次元ポテンシャルＶｄｃとＶａｃcosωtが加わっているため、ＳＣＭ測定を行うことができる。
【００５５】
ＳＣＭ測定では、Ｄｉ社製dimension3000プローブ顕微鏡、カンチレバーには、ロジウムコート探針のＳｉカンチレバーであるSI-DF3-Rh-バネ定数２．３Ｎ／ｍ、共振周波数３０ＫＨｚ（seiko instruments製）を使用した。探針−ＦＥＴ１間には周波数１ＧＨｚの交流電界を加え、それに周波数４０ＫＨｚ，Ｖａｃ＝６Ｖｐｐ，Ｖｄｃ＝０Ｖの変調電圧を重畳した。測定は大気中で行った。
【００５６】
上記測定による評価結果として、図６にＶｄ＝１ＶにおけるＩｄ−Ｖｇ特性（測定点：Ａ，Ｂ，Ｃ）及び（Ｖｄ，Ｖｇ）＝（１，−１），（２．０，４．８）における電流値を示した。また、その各（Ｉｄ，Ｖｇ）に対応したＳＣＭの測定結果を図７（ａ）〜（ｄ）にそれぞれ示した。
【００５７】
上記評価結果においては、Ｖｇの増加と共に、Ｉｄが増加しデバイスがＯＮ状態となり、ＦＩＢ−ＣＶＤにより配線した半導体デバイスとしてのＦＥＴ１の駆動が確認できた。図７（ａ）〜（ｄ）では、図６に示した電流値の測定点Ａ，Ｂ，Ｃ，Ｄの各座標（Ｖｇ，Ｖｄ，Ｉｄ）にそれぞれ同順にて対応したＳＣＭ像を示した。
【００５８】
次に、上記各ＳＣＭ像におけるコントラストのつけ方について説明する。まず、ＭＯＳＦＥＴはソース領域、ドレイン領域に急峻な階段接合を持つため、ＳＣＭ信号は接合の前後で異極性の極大値を持つ。その極大極小値を明示するために、図７（ａ）〜（ｄ）の各ＳＣＭ像は全て接合付近の信号レベルを細分化し、信号の急峻性を強調する等高線プロットを利用している。図７（ｂ）から図７（ｄ）までのソース・ドレイン端の白い帯状のコントラストは空乏層近傍の信号の極大値を示している。
【００５９】
続いて、動作（駆動）中のＦＥＴ１におけるコントラストについて説明する。最初に、ソース領域とドレイン領域とでコントラスト強度が異なることを示す。動作中のＦＥＴ１の断面のＳＣＭの信号の起源は以下のように定性的に説明できる。ソースとドレインにおける高濃度注入領域ではＳＣＭの信号強度が異なる。それは、ＳＣＭで検出する信号は、容量−電圧曲線の微分値であり、ソース領域とドレイン領域の高濃度注入領域では、それぞれｄＣ／ｄＶ（Ｖ＝Ｖｓ），ｄＣ／ｄＶ（Ｖ＝Ｖｄ）を検出するため、図７（ａ）から図７（ｄ）までに見られるように同じ不純物濃度でも信号強度が異なっている。
【００６０】
次に、接合付近のコントラストの意味について説明する。また、ｐｎ接合部においてＳＣＭのコントラストは、順方向バイアス印加時と逆方向バイアス印加時で異なる。順方向バイアス印加時は冶金的接合位置近傍においても、探針−ＦＥＴ１が構成するＭＯＳキャバシタにｐ、ｎの両側からキャリアが供給されるため、強い容量変調信号が接合位置近傍でも検出される。
【００６１】
一方、逆バイアス印加は、空乏層は低濃度側のwellに拡がるが、空乏領域近傍ではキャリア密度が著しく低下するため、ＳＣＭ信号は高濃度領域から低濃度領域に緩やかに減少する。つまり、動作時のＦＥＴ１においては、ドレイン領域のコントラストは、wellに向けて緩やかな信号変化を示し、ソース領域では、接合部で急峻な信号変化を示すことになる。図７（ａ）から図７（ｄ）まででは、ソース領域の空乏層下端までＳＣＭは強い信号を示し、ドレイン領域では基板方向に緩やかな信号変化を示すことが分かる。
【００６２】
チャネル領域では、ゲートに加わる電界に依って誘起される空乏領域を、その電界に対し垂直方向の変調電場によって容量測定を行う。ゲート電圧によって基板方向に空乏層が拡がると、ｐｎ接合に逆バイアスを印加した状態と同様に、基板からゲート酸化膜へとＳＣＭの信号強度が減少する。
【００６３】
図７（ａ）から図７（ｄ）まででは、ゲート電圧印加と共に半導体基板方向に空乏領域が拡がる様子が分かる。
【００６４】
続いて、測定データの非対称構造について説明すると、ソース・ゲート間、ドレイン・ゲート間近傍では、急峻な電位分布が存在し、空乏層は１次元的な解析モデルとは異なり、実際のデバイスでは２次元的に拡がる。図７（ａ）から図７（ｂ）に変化させた場合、ソースとドレインとの間の空乏領域の非対称性が大きくなる。さらに、図７（ｂ）から図７（ｃ）に変化させた場合、ソースの空乏領域とドレインの空乏領域がゲート酸化膜下に拡がり始め、図７（ｃ）、図７（ｄ）ではそれらが接続し、ソース、ドレイン、ゲートに渡り基板方向に空乏領域が拡がる。
【００６５】
以上の事から、ＦＥＴ１のＯＦＦ状態からＯＮ状態に変化する直線領域において、ＦＥＴ１の２次元的に拡がるキャリア密度分布の変化を直接観察することに成功したことが分かる。
【００６６】
上記評価方法は、結論として、ＦＩＢ−ＣＶＤ配線法を用いて、断面を露出したＬＳＩウエハ内部のＭＯＳ型のＦＥＴ１を動作させることに成功した。さらに、駆動したＦＥＴ１の露出面（断面）において、ＳＣＭを用いて２次元キャリア密度分布の変化を計測して、上記ＦＥＴ１を評価できることが分かった。また、上記評価方法に関する他の測定例を図８および図９（ａ）〜（ｄ）に示した。
【００６７】
このように本発明では、任意の断面露出のＦＥＴ１を駆動させる方法として、ＦＩＢエッチング及びＦＩＢ−ＣＶＤ法を利用しているので、ＬＳＩのＦＥＴ１のへき開面の方位に寄らず、断面露出のＦＥＴ１を駆動させることができ、同時に断面露出表面を介してＦＥＴ１の動作状態における２次元キャリア密度分布をＳＣＭといったプローブ顕微鏡もしくは電子顕微鏡により計測することができる。
【００６８】
なお、上記実施の形態では、アクティブ領域でのキャリア密度分布についてＳＣＭを用いて測定した例を挙げたが、上記の特に限定されるものではなく、走査型プローブ顕微鏡法、ケルビン・フォース顕微鏡法、走査型電子顕微鏡法、電子ビーム誘導電流による測定法、および走査型イオン顕微鏡法からなる測定法群から選択された少なくとも一つを用いることができる。
【００６９】
ところで、次世代半導体デバイスでは、ＯＮ状態でのデバイス内部の３次元情報（電位分布やキャリア密度分布など）の少なさが、開発コスト急騰の大きな要因であるため、本発明が普及する事により、次世代の半導体デバイス開発が高効率化・低コスト化し、種々の電子演算器の高性能、高機能化が促進されると予想される。
【産業上の利用可能性】
【００７０】
本発明の評価用半導体デバイス、評価用半導体デバイスの作製方法、半導体デバイスの評価方法は、動作（駆動）中の半導体デバイスのキャリア密度分布を可視化して測定できるので、上記半導体デバイスの正動作、不良動作の物理的メカニズムをより確実に評価、解明できることによって、半導体の製造分野に好適に利用できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の評価用半導体デバイスとしてのＦＥＴを示し、（ａ）は斜視図、（ｂ）は断面図、（ｃ）は平面図である。
【図２】上記ＦＥＴの基本構成を示す要部断面図である。
【図３】（ａ）〜（ｃ）は、本発明の評価用半導体デバイスの作製方法を示す下記工程図である。
【図４】本発明の半導体デバイスの評価方法に用いる測定法の一例としてのＳＣＭのブロック図である。
【図５】上記評価用半導体デバイスに上記ＳＣＭを適用したときの斜視図である。
【図６】上記評価用半導体デバイスに対しドレイン電圧、ゲート電圧をそれぞれ変化させて印加して、上記評価用半導体デバイスが動作していることを示す一例のグラフである。
【図７】（ａ）〜（ｄ）は、図６に示す、各電圧ポイント（Ａ〜Ｄ）にそれぞれ対応したＳＣＭ像を示す図面代用写真である。
【図８】上記評価用半導体デバイスに対しドレイン電圧、ゲート電圧をそれぞれ変化させて印加して、上記評価用半導体デバイスが動作していることを示す他の例のグラフである。
【図９】（ａ）〜（ｄ）は、図８に示す、各電圧ポイント（Ａ〜Ｄ）にそれぞれ対応したＳＣＭ像を示す図面代用写真である。
【図１０】従来の露出面を有するＦＥＴの斜視図である。
【図１１】上記従来のＦＥＴでの動作概念を示す概略断面図である。
【符号の説明】
【００７２】
２    半導体基板
２ａ  アクティブ領域
３ａ  ドレイン電極
３ｂ  配線部
４ａ  ソース電極
４ｂ  配線部
５    ゲート電極
５ａ  配線部
７    絶縁膜
【図２】
2006245150.tif 000003
【図３】
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【図４】
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【図６】
2006245150.tif 000006
【図８】
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【図１０】
2006245150.tif 000008
【図１１】
2006245150.tif 000009
【図１】
2006245150.tif 000010
【図５】
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【図７】
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【図９】
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