(57)【要約】【課題】  半導体装置において、熱処理によってもゲート電極が安定して所望の仕事関数を維持できるようにする。【解決手段】  半導体装置は、半導体基板６と、この半導体基板６の上側に接して形成されたゲート絶縁膜１と、このゲート絶縁膜１の上側に金属窒化物または金属窒化珪化物で形成されたゲート電極２とを備え、ゲート絶縁膜１とゲート電極２との間には窒素および珪素の拡散を防止するためのバッファ層３が介在する。好ましくは、バッファ層３は厚みが５ｎｍ以下である。ゲート電極２がＴｉ元素を含み、ゲート絶縁膜１がＨｆ元素を含むとするとバッファ層３はチタン膜を含むことが好ましい。【選択図】        図１０
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上側に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上側に金属窒化物または金属窒化珪化物で形成されたゲート電極とを備え、
前記ゲート絶縁膜と前記ゲート電極との間には窒素および珪素の拡散を防止するためのバッファ層が介在する、半導体装置。
【請求項２】
前記バッファ層が、金属膜、金属窒化膜または金属珪素膜を含む、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極がＴｉ元素を含み、前記ゲート絶縁膜がＨｆ元素を含み、前記バッファ層がチタン膜を含む、請求項２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜が、Ｓｉ元素またはＮ元素を含む、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート絶縁膜がＨｆ，Ａｌ，Ｌａ，Ｚｒ，Ｔｉのうちのいずれかの元素と、Ｏ元素と、Ｎ元素と、Ｓｉ元素とを含む、請求項４に記載の半導体装置。
【請求項６】
前記バッファ層は厚みが５ｎｍ以下である、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
半導体基板の表面にゲート絶縁膜、バッファ層およびゲート電極がこの順に積層された積層体を形成する工程と、
前記半導体基板の表面のうち前記積層体の近傍にソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域を活性化する工程とを含む、半導体装置の製造方法。
【請求項８】
前記活性化する工程は、１０００℃以上の高温による熱処理を含む、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。特に低電圧で動作できることが求められるような半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタにはオン状態とオフ状態とがあるが、オン状態すなわちゲート電極に電圧を印加したときにソース・ドレイン間に流れる電流を「オン電流」というものとする。オン電流の大きさは半導体基板に形成されたチャネル領域に誘起される電荷量Ｑに比例する。この電荷量Ｑは、ゲート絶縁膜の実効的な膜厚ＥＯＴを用いて表現すると、
Ｑ∝Ｃｉｎｖ×（Ｖｇ−Ｖｔ）
となる。ただし、Ｖｇはゲート電極と半導体基板との間の電圧、Ｖｔは閾値電圧であり、Ｃｉｎｖは１／（ＥＯＴ＋ΔＴ）に比例する。ΔＴはゲート電極と半導体基板との間でゲート絶縁膜以外を介して生じる容量である。したがって、
Ｑ∝（Ｖｇ−Ｖｔ）／（ＥＯＴ＋ΔＴ）
と表すことができる。オン電流を大きくするためには電荷量Ｑを大きくすればよく、電荷量Ｑを大きくするためには、ＥＯＴ＋ΔＴを小さくすればよいことがわかる。ＥＯＴは現在の技術では既に２．０ｎｍ以下となっており、現在実用化が検討されているＨｉｇｈ−Ｋゲート絶縁膜においては１．０ｎｍ程度までは実用化の見込みがあるが、それ以上の薄膜化は困難である。一方、ΔＴを小さくする方法としてメタルゲート電極の実用化が求められている。「メタルゲート電極」とは、金属または金属的な導電性を有する化合物を用いたゲート電極である。メタルゲート電極は単に「メタルゲート」と称されることもある。メタルゲート電極においてはポリシリコンからなるゲート電極のような空乏化は起こらないため、ΔＴを量子化効果による極限値である０．４ｎｍまで小さくすることが可能である。
【０００３】
たとえば、2003 Edition of ITRS (International Technology Roadmap for Semiconductors)(http://public.itrs.net/Files/2003ITRS/Home2003.htm)（非特許文献１）の中の"Process Integration, Device, and Structures"と題された部分の第１２頁の表４７ｂにはこの先２０１０年から２０１８年に論理素子に要求される仕様の予想が示されている。この表に示される４５ｎｍノード以降のものでは、オン電流を大きくするためにメタルゲート電極の実用化が必要とされている。
【０００４】
メタルゲート電極を実用化する上での大きな障害は閾値電圧の制御が困難なことである。たとえばＣＭＯＳ（Complementary Metal-Oxide Semiconductor：相補性金属酸化膜半導体）構造は、ｎ型トランジスタとｐ型トランジスタとを組み合わせたものであるが、ｎ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）には仕事関数が小さなゲート電極が必要であり、ｐ型ＭＩＳＦＥＴには仕事関数が大きなゲート電極が必要である。従来のポリシリコンによるゲート電極の場合、イオン注入法を用いることによりｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴのそれぞれに対応してゲート電極の仕事関数を調製することが容易であった。ｎ型不純物としてたとえばリンを高濃度にドープしたポリシリコンの仕事関数は約４．０ｅＶである。ｐ型不純物としてたとえばボロンを高濃度にドープしたポリシリコンの仕事関数は約５．２ｅＶである。このようにしてｎ型ＭＩＳＦＥＴに対してはｎ型ポリシリコン、ｐ型ＭＩＳＦＥＴに対してはｐ型ポリシリコンを用いれば、基板チャネルと同等の仕事関数を容易に得ることができる。こうして、閾値電圧の低いＭＩＳＦＥＴがｎ型、ｐ型の両方について形成できるため、低電圧動作可能なＣＭＯＳ構造を得ることができる。
【０００５】
これに対して、メタルゲート電極の仕事関数は電極材料に固有の値であってポリシリコンの場合のように簡便に調整することができないため、ｎ型、ｐ型のＭＩＳＦＥＴのそれぞれの電極に適した材料をそれぞれの領域に形成する必要がある。すなわち、同一チップ上に互いに異なる２種類の材料を平面的領域によって区別して作り分ける必要がある。この場合、形成する工程が複雑になってしまう。この実現のためには、たとえば、ゲート絶縁膜上にまず第１の材料の層を形成し、そのうち一部の領域で第１の金属材料を除去した後で第２の材料の層を形成するなどの工程が必要になる。このような製造方法によったのでは、ゲート絶縁膜の劣化が避けられないという問題があった。
【０００６】
この問題を解決するために特開２００１−２０３２７６号公報（特許文献１）では、窒化チタン（ＴｉＮ）をゲート電極として用い、窒化チタンの含有窒素濃度を変えることによって仕事関数を変化させる方法が提案されている。この方法によれば、従来のポリシリコンによるゲート電極を前提とした製造方法において用いられていたのと同様のイオン注入法を採用することができるので、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴのそれぞれの領域の窒素注入量を変えることによって、各領域のゲート電極をそれぞれ２種類の仕事関数を有するように形成することができる。
【０００７】
一方、窒化チタンの仕事関数は、熱処理を加えることによって大きく変化してしまうことがM. S. Jooらによる"Behavior of Effective Work Function in Metal/High-K Gate Stack under High Temperature Process"（Extend Abstract of the 2004 International Conference on Solid State Device and Materials, p202）（非特許文献２）に記載されている。
【特許文献１】特開２００１−２０３２７６号公報
【非特許文献１】2003 Edition of ITRS (International Technology Roadmap for Semiconductors)(http://public.itrs.net/Files/2003ITRS/Home2003.htm)
【非特許文献２】"Behavior of Effective Work Function in Metal/High-K Gate Stack under High Temperature Process"、M. S. Jooら、（Extend Abstract of the 2004 International Conference on Solid State Device and Materials, p202）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の窒化チタンを従来のＣＭＯＳ構造の製造工程に用いた場合、仕事関数が製造工程の途中において変化してしまうという問題がある。通常のＣＭＯＳ構造の製造工程においては、ゲート電極を形成した後にＦＥＴのソース、ドレインなど各種の拡散層を形成するためにイオン注入法による不純物注入と注入した不純物を活性化するための高温での熱処理が必要である。この熱処理は通常１０００℃以上で行なわれるが、上記非特許文献２に記載されているように、窒化チタンの仕事関数は、熱処理を加えることによって大きく変化してしまう。
【０００９】
そこで、本発明は、熱処理によってもゲート電極が安定して所望の仕事関数を維持できるような半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明に基づく半導体装置は、半導体基板と、上記半導体基板の上側に接して形成されたゲート絶縁膜と、上記ゲート絶縁膜の上側に金属窒化物または金属窒化珪化物で形成されたゲート電極とを備える。上記ゲート絶縁膜と上記ゲート電極との間には窒素および珪素の拡散を防止するためのバッファ層が介在する。
【発明の効果】
【００１１】
本発明によれば、バッファ層が存在することによって、耐熱性を高めることができる。
【発明を実施するための最良の形態】
【００１２】
熱処理によって窒化チタンの仕事関数が変化するのは、熱処理中に、窒化チタンに含まれる窒素が拡散してしまうことや、ゲート絶縁膜がシリコン系材料からなる場合には珪素がゲート電極に拡散することによって窒化珪化チタンが形成されるためと考えられる。また、このような現象は窒化チタンにおいて確認されているだけでなく、窒素、珪素の存在により仕事関数が変化する材料、たとえばタンタル（Ｔａ）、ハフニウム（Ｈｆ）などにおいても確認されている。
【００１３】
さらに、耐熱性の劣化は、ゲート絶縁膜の材料とゲート電極の金属材料との間の反応により新たな絶縁膜が形成されてしまうことによっても起こる。たとえばゲート電極がチタン、ゲート絶縁膜が酸化ハフニウムからなる場合、熱処理により界面にはチタン酸化膜が形成されてしまう。この新たな界面絶縁膜の形成により、ゲート絶縁膜の実効的な膜厚ＥＯＴの増加や絶縁膜中の固定電荷の形成が起こってしまい、結果的に閾値電圧の変動や界面移動度の劣化といった問題を引き起こしてしまう。
【００１４】
これらの点に注目した発明者らは、ゲート電極とゲート絶縁膜との界面に、窒素、珪素の拡散を防止するためのバッファ層を設けることによって耐熱性の向上を図ることとした。
【００１５】
（実施の形態１）
（構成）
本発明に基づく実施の形態１として、バッファ層の効果を検証するために以下の実験を行なった。ｎ型シリコン基板の表面にＴａＳｉＮからなるゲート電極と、ＨｆＳｉＯＮからなるゲート絶縁膜とを備えるＭＩＳＦＥＴのサンプルをいくつか作製した。ただし、これらのサンプルのうちのいくつかにおいてはゲート電極とゲート絶縁膜との間に物理的膜厚が２ｎｍのＳｉＮからなるバッファ層を介在させ、他のものにはバッファ層を設けなかった。バッファ層ありのものが本発明に基づく半導体装置に該当する。
【００１６】
ここに例示したように本発明に基づく半導体装置は、半導体基板と、この半導体基板の上側に接して形成されたゲート絶縁膜と、このゲート絶縁膜の上側に金属窒化物または金属窒化珪化物で形成されたゲート電極とを備える。ゲート絶縁膜と前記ゲート電極との間には窒素および珪素の拡散を防止するためのバッファ層が介在する。好ましくは、バッファ層は、金属膜、金属窒化膜または金属珪素膜を含む。好ましくは、ゲート絶縁膜が、Ｓｉ元素またはＮ元素を含む。好ましくは、ゲート絶縁膜がＨｆ，Ａｌ，Ｌａ，Ｚｒ，Ｔｉのうちのいずれかの元素と、Ｏ元素と、Ｎ元素と、Ｓｉ元素とを含む。
【００１７】
（作用・効果）
各サンプルに対して熱処理を行ない、熱処理前後でのフラットバンド電圧を測定した。ゲート電極形成後の熱処理は、ゲート電極表面の酸化を防ぐため、酸素濃度が５ｐｐｍ以下となるような窒素雰囲気（以下「純窒素」といった場合、この条件を指すものとする。）の中で行なった。フラットバンド電圧は、基板とゲート電極との間の仕事関数の差に対応するので、フラットバンド電圧を測定することによってゲート電極の仕事関数の変化の有無を簡便に評価することができる。
【００１８】
実験結果のグラフを図１に示す。このグラフからはバッファ層なしのものでは熱処理温度を７００℃以上にすると、フラットバンド電圧が変化する様子が読み取れる。一方、バッファ層ありのものでは１０００℃で熱処理しても、フラットバンド電圧の変化は見られなかった。この結果から、耐熱性を向上させるためにはバッファ層を設けることが有効であることがわかる。これは、ゲート電極中での窒素、珪素の含有量が窒素、珪素の相互拡散によって変化することを防止できた結果と考えられる。
【００１９】
（実施の形態２）
（構成）
本発明に基づく実施の形態２における半導体装置として、図２に示すようにＨｆＯ2からなるゲート絶縁膜１と、ＴｉＮからなるゲート電極２とを備え、ゲート絶縁膜とゲート電極との間に膜厚１ｎｍのチタン膜からなるバッファ層３が介在するＭＩＳＦＥＴを作製した。したがって、本実施の形態における半導体装置は、ゲート電極２がＴｉ元素を含み、ゲート絶縁膜１がＨｆ元素を含み、バッファ層３がチタン膜を含む。
【００２０】
一方、比較のために、図３に示すように図２に示したものと同じ構成でバッファ層３がないＭＩＳＦＥＴも別途作製した。図２、図３はいずれもＭＩＳＦＥＴのうちのゲート絶縁膜とゲート電極との界面近傍を拡大表示したものである。
【００２１】
（作用・効果）
バッファ層がないＭＩＳＦＥＴの場合、純窒素中、８００℃、３０秒間という条件で熱処理を行なった後には、図４に示すように、ゲート絶縁膜１とゲート電極２との界面にＴｉＯ2膜４が形成されているのを確認することができた。また、バッファ層がないＭＩＳＦＥＴにおいて熱処理の前後で、ＭＩＳＦＥＴをキャパシタとみなしたときのＣＶ特性を測定した。その結果得られた電圧軸のずれ、すなわちヒステリシスを表１に示す。表１に示すように、熱処理を経ることでヒステリシスが大きく増大することが判明した。これは、界面に形成されたＴｉＯ2膜４がチャージ・トラップ層として働いたためと考えられる。
【００２２】
【表１】
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【００２３】
これに対して、本実施の形態における半導体装置、すなわち図２に示すようにバッファ層３を備えたＭＩＳＦＥＴの場合は、同一条件の熱処理を行なった後においてもヒステリシスの増加は認められなかった。調べたところ、図５に示すように、ゲート絶縁膜１とゲート電極２との界面にＨｆＴｉＯ4という構造の絶縁膜５が形成されており、ＴｉＯ2膜は存在しないことが確認された。ＨｆＴｉＯ4という構造は熱処理に対して安定であり、比誘電率が５０である。すなわち比誘電率が高い。したがって、本実施の形態における半導体装置においては、ヒステリシスの増大も起こらず、ゲート絶縁膜の実効的な膜厚ＥＯＴの増加も起こらないという効果がある。
【００２４】
なお、実施の形態１，２でもバッファ層は厚みが５ｎｍ以下としたが、バッファ層の厚みは５ｎｍ以下であることが好ましい。バッファ層の厚みが５ｎｍ以下であれば、ゲート電極の仕事関数はバッファ層に依存せずにゲート電極そのものの仕事関数によってほぼ決まるからである。
【００２５】
（実施の形態３）
（構成）
本発明に基づく実施の形態３における半導体装置としてＭＩＳＦＥＴを作製した。このＭＩＳＦＥＴは、ＨｆＳｉＯＮからなるゲート絶縁膜と、ＴｉＮからなるゲート電極とを備える。ゲート絶縁膜とゲート電極との間にはバッファ層としてＳｉＮ膜を介在させた。
【００２６】
（製造方法）
本実施の形態における半導体装置の製造方法の一例について以下に説明する。まず、図６に示すように半導体基板６の表面に、通常の技術によってＳＴＩ（Shallow Trench Isolation）型の素子分離領域７を形成する。図７に示すように、ゲート絶縁膜１となるべきＨｆＳｉＯＮ層５１、バッファ層３となるべきＳｉＮ膜５３、ゲート電極２となるべきＴｉＮ層５２を順次堆積させることによって積層する。このうちゲート電極となるべきＴｉＮ層５２については、仕事関数を調整するために予め窒素含有量を制御しておく。ＴｉＮ層５２の窒素含有量は、熱処理を行なわない状態で仕事関数が５．０ｅＶとなるようにしてある。
【００２７】
通常のリソグラフィおよびドライエッチング技術を用いて加工し、図８に示す構造を得る。ここで得られるのは、半導体基板６の表面にゲート絶縁膜１、バッファ層３およびゲート電極２がこの順に積層された積層体である。次に、イオン注入法により、図９に示すように、半導体基板６の表面のうち積層体の近傍にソース領域およびドレイン領域となる拡散層８を形成する。この後、活性化のために１０００℃で５秒間の熱処理を行なう。さらに、図１０に示すように、層間絶縁膜９、コンタクト部１０、配線となる導電層１１を形成する。こうして、本実施の形態におけるＭＩＳＦＥＴを得る。
【００２８】
なお、チャネル領域および拡散層８の不純物濃度分布は、ゲート電極の仕事関数が５．０ｅＶのときにＭＩＳＦＥＴの閾値電圧が−０．３Ｖとなるように調整しておく。
【００２９】
（作用・効果）
上述の製造方法で得たｐ型のＭＩＳＦＥＴのトランジスタ特性を測定し、閾値電圧を測定した結果、−０．３３Ｖであった。これは予定した−０．３Ｖと近い値であるので、ほぼ設計どおりとなったといえる。このことから、本発明によれば従来のＣＭＯＳ構造の製造工程と同様の熱処理を経ても仕事関数が変化せず、閾値電圧を容易に調整できることがわかった。
【００３０】
活性化の工程は１０００℃としたが、１０００℃以上の温度で熱処理を行なう場合においては、十分な活性化を行なうことができ、なおかつバッファ層によって仕事関数の変動を抑えることができるので、熱処理は１０００℃以上の温度で行なうことが好ましい。
【００３１】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００３２】
【図１】本発明に基づく実施の形態１における実験結果のグラフである。
【図２】本発明に基づく実施の形態２における半導体装置の熱処理前の部分拡大断面図である。
【図３】実施の形態２において比較のために用いたバッファ層がない半導体装置の熱処理前の部分拡大断面図である。
【図４】実施の形態２において比較のために用いたバッファ層がない半導体装置の熱処理後の部分拡大断面図である。
【図５】本発明に基づく実施の形態２における半導体装置の熱処理後の部分拡大断面図である。
【図６】本発明に基づく実施の形態３における半導体装置の製造方法の第１の工程の説明図である。
【図７】本発明に基づく実施の形態３における半導体装置の製造方法の第２の工程の説明図である。
【図８】本発明に基づく実施の形態３における半導体装置の製造方法の第３の工程の説明図である。
【図９】本発明に基づく実施の形態３における半導体装置の製造方法の第４の工程の説明図である。
【図１０】本発明に基づく実施の形態３における半導体装置の製造方法の第５の工程の説明図である。
【符号の説明】
【００３３】
１  ゲート絶縁膜、２  ゲート電極、３  バッファ層、４  ＴｉＯ2膜、５  絶縁膜、６  半導体基板、７  素子分離領域、５１  ＨｆＳｉＯＮ層、５２  ＴｉＮ層、５３  ＳｉＮ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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