(57)【要約】【課題】  高耐圧横型半導体デバイスのドレイン端での耐圧低下を抑制して、電流能力を向上できるデバイス構造を提供する。【解決手段】  ドレイン領域６表面の端部に対向するボディ領域４表面の端部の長さにおいて、ドレイン領域６の端部の長さと等しくなる直線領域と、ドレイン領域６の端部の長さに比べて長くなるドレイン端周辺領域とを有し、ソース領域５は直線領域およびドレイン端周辺領域を含む領域に形成され、ＭＩＳ構造のしきい値は、ドレイン端周辺領域の方が直線部領域２０よりも高い。これによりドレイン端において、電流を制御して耐圧低下を抑制し、ドレインの飽和電流を増加することができる。【選択図】  図１
2006237474.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成される半導体層と、前記半導体層内に形成される第１導電型のボディ領域と、前記半導体層内に前記ボディ領域と隣接もしくは間隔をおいて形成される第２導電型のドリフト領域と、前記ボディ領域内の表面に形成される第２導電型のソース領域と、前記ドリフト領域内の表面に前記ボディ領域と対向して形成される第２導電型のドレイン領域と、前記ボディ領域の表面に前記ソース領域端から前記ドリフト領域の内側まで形成されるゲート絶縁膜と、前記ドリフト領域の表面に前記ゲート絶縁膜と隣接して前記ドレイン領域端まで形成されて前記ゲート絶縁膜よりも厚い第１の絶縁膜と、前記ゲート絶縁膜上から前記第１の絶縁膜上の一部まで延在しているゲート電極とを備え、前記ゲート電極下の前記ボディ領域表面が第２導電型のチャネル形成領域となる横型ＭＩＳ構造の半導体デバイスであって、
表面形状においては、前記ボディ領域表面の端部の長さが前記ドレイン領域の端部の長さと等しくなる直線領域と、前記ドレイン領域の端部の長さに比べて長くなるドレイン端周辺領域とを有し、
前記ソース領域は前記直線領域およびドレイン端周辺領域を含む領域に形成され、前記ＭＩＳ構造のしきい値は、前記ドレイン端周辺領域の方が直線領域よりも高いことを特徴とする半導体デバイス。
【請求項２】
前記ドレイン端周辺領域の前記チャネル形成領域には、しきい値調整用拡散層が形成されて、表面濃度は前記直線領域よりも高いことを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記ドレイン端周辺領域の前記ゲート絶縁膜は、直線領域よりも厚いことを特徴とする請求項１記載の半導体デバイス。
【請求項４】
支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成される半導体層と、前記半導体層内に形成される第１導電型のボディ領域と、前記半導体層内に前記ボディ領域と隣接もしくは間隔をおいて形成される第２導電型のドリフト領域と、前記ボディ領域内の表面に形成される第２導電型のソース領域と、前記ドリフト領域内の表面に前記ボディ領域と対向して形成される第２導電型のドレイン領域と、前記ボディ領域の表面に前記ソース領域端から前記ドリフト領域の内側まで形成されるゲート絶縁膜と、前記ドリフト領域の表面に前記ゲート絶縁膜と隣接して前記ドレイン領域端まで形成されて前記ゲート絶縁膜よりも厚い第１の絶縁膜と、前記ゲート絶縁膜上から前記第１の絶縁膜上の一部まで延在しているゲート電極とを備え、前記ゲート電極下の前記ボディ領域表面が第２導電型のチャネル形成領域となる横型ＭＩＳ構造の半導体デバイスであって、
表面形状においては、前記ボディ領域表面の端部の長さが前記ドレイン領域の端部の長さと等しくなる直線領域と、前記ドレイン領域の端部の長さに比べて長くなるドレイン端周辺領域とを有し、
前記ソース領域は前記直線領域およびドレイン端周辺領域を含む領域に形成され、前記ドレイン端周辺領域の前記ボディ領域の少なくとも一部が前記ドレイン側に向かって前記第１の絶縁膜を介した前記ゲート電極下方まで延在していることを特徴とする半導体デバイス。
【請求項５】
支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成される半導体層と、前記半導体層内に形成される第１導電型のボディ領域と、前記半導体層内に前記ボディ領域と隣接もしくは間隔をおいて形成される第２導電型のドリフト領域と、前記ボディ領域内の表面に形成される第２導電型のソース領域と、前記ドリフト領域内の表面に前記ボディ領域と対向して形成される第２導電型のドレイン領域と、前記ボディ領域の表面に前記ソース領域端から前記ドリフト領域の内側まで形成されるゲート絶縁膜と、前記ドリフト領域の表面に前記ゲート絶縁膜と隣接して前記ドレイン領域端まで形成されて前記ゲート絶縁膜よりも厚い第１の絶縁膜と、前記ゲート絶縁膜上から前記第１の絶縁膜上の一部まで延在しているゲート電極とを備え、前記ゲート電極下の前記ボディ領域表面が第２導電型のチャネル形成領域となる横型ＭＩＳ構造の半導体デバイスであって、
表面形状においては、前記ボディ領域表面の端部の長さが前記ドレイン領域の端部の長さと等しくなる直線領域と、前記ドレイン領域の端部の長さに比べて長くなるドレイン端周辺領域とを有し、
前記ソース領域は前記直線領域およびドレイン端周辺領域を含む領域に形成され、前記チャネル形成領域の長さと幅の比率は、前記ドレイン端周辺領域が直線領域よりも大きくなっていること特徴とする半導体デバイス。
【請求項６】
前記ドレイン端周辺領域は、前記ゲート電極の一部に開口部が形成されている請求項５記載の半導体デバイス。
【請求項７】
前記開口部下の前記ボディ領域に、このボディ領域よりも高濃度の第１導電型の拡散層が形成されている請求項６記載の半導体デバイス。
【請求項８】
前記ドレイン端周辺領域の前記ゲート電極の平面形状は、一部に前記ドレイン側または前記ソース側から凹形に形成された凹部を有する請求項５記載の半導体デバイス。
【請求項９】
前記凹部下の前記ボディ領域にこのボディ領域よりも高濃度の第１導電型の拡散層が形成されている請求項６記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板もしくはＳＯＩ基板上に形成された横型ＭＩＳデバイスについての半導体デバイスに関する。
【背景技術】
【０００２】
半導体基板やＳＯＩ基板上に形成された高耐圧横型ＭＯＳトランジスタのオン状態の耐圧（以下、オン耐圧と称す）を向上するためのデバイス構造が、文献、特許などでいくつか記載されている。ドレイン領域が一定間隔のドリフト領域を介してボディ、ゲート、ソース領域によって囲まれるような横型ＭＯＳトランジスタでは、ボディ領域の表面形状が直線状と円弧状になる部分が生じることがある。
【０００３】
このような横型ＭＯＳトランジスタは、ドレイン端で円弧状になっている箇所で電流が集中して降伏しやすい。通常、実施される対策としてはドレイン端周辺のソース領域を削除してドレイン領域端での電流密度を低減することである。
【０００４】
具体的なデバイス構造について事例を以下説明する。
【０００５】
例えば、従来例として、特許文献１に記載されている構造がある。図１６は従来例の平面図、図１７（ａ），（ｂ）は図１６のＭ−Ｍ’線、Ｎ−Ｎ’線上のそれぞれの断面図を示している。ただし、図１６において、ソース電極、ドレイン電極は図示されていないことと、図１６と図１７および、以降に記載される図は、実際の寸法を正確に表していない概略図であることに注意すべきである。
【０００６】
図１７（ａ）において、支持基板１上に埋め込み絶縁膜２を介してＮ型半導体層３が張り合わせされている。Ｎ型半導体層３内には、Ｐボディ領域４、Ｎ＋ソース領域５、Ｎ＋ドレイン領域６およびＰ＋コンタクト拡散領域７が拡散されている。
【０００７】
Ｐボディ領域４の上方には、ゲート酸化膜８を介してゲート電極９が形成されて、フィールド酸化膜１０の上方まで延びている。ゲート電極９とフィールド酸化膜１０上にはＣＶＤ絶縁膜１１が形成されている。ソース領域５とＰ＋コンタクト拡散領域７上には、ソース電極１２が形成され、Ｎ＋ドレイン領域６上には、ドレイン電極１３が形成されている。
【０００８】
図１６において、ソース領域５は、ドレイン領域６の直線領域に対向したボディ領域４表面に設けられており、一方、ドレイン端周辺の円弧領域ではＮ＋ソース領域が形成されない。これよって、デバイスのオン状態で、ドレイン端近傍の電流密度の上昇と電界増加が抑制され、オン時の耐圧は向上して、安全動作領域（ＳＯＡ）は改善される。
【０００９】
このようなドレイン端周辺でのソース領域の削除は、特許文献２に元々、記載されている内容である。ただし、素子分離は、ＳＯＩ基板を用いていない点が特許文献１と異なるが、ドレイン端近傍の電流密度の上昇を抑制する効果については、ＳＯＩ基板の使用による影響は特にない。
【特許文献１】特許第３４７３４６０号公報
【特許文献２】特表２０００−５０５９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の従来技術についての課題を説明する。
【００１１】
従来例のように、ドレイン端を囲むソース領域を形成しない構造は、ドレイン端での電流をほとんど流さないことで、オン時の耐圧特性を向上する。
【００１２】
しかし、逆に言えば、ドレイン端を流れるドレイン電流が、デバイスの電流能力にほとんど寄与しない。これは、直線領域のソース領域の幅が短くなる程、全ドレイン電流に対するドレイン端での寄与が増加するため影響が大きくなる。
【００１３】
一方、ドレイン端を囲むソース領域を形成しないで、ソース領域の直線部の幅を広げて電流能力を向上させると素子面積の増加を招くという課題があった。
【００１４】
したがって、この発明の目的は、上記課題を解決することであり、ドレイン電流にドレイン端を流れ込む電流を加えることで増加させて、かつ、ドレイン端での耐圧低下を軽減できる半導体デバイスを提供することである。
【課題を解決するための手段】
【００１５】
本発明における重要で技術的な視点は、ドレイン端において、直線領域と同程度のインパクト・イオン化現象がおきる電界強度、電流密度までは許容できるということである。特に、ドレイン径を拡大するほど、ドレイン端に流れ込むドレイン電流を増加できることである。
【００１６】
上記目的を達成するため、本発明の請求項１記載の半導体デバイスは、支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成される半導体層と、前記半導体層内に形成される第１導電型のボディ領域と、前記半導体層内に前記ボディ領域と隣接もしくは間隔をおいて形成される第２導電型のドリフト領域と、前記ボディ領域内の表面に形成される第２導電型のソース領域と、前記ドリフト領域内の表面に前記ボディ領域と対向して形成される第２導電型のドレイン領域と、前記ボディ領域の表面に前記ソース領域端から前記ドリフト領域の内側まで形成されるゲート絶縁膜と、前記ドリフト領域の表面に前記ゲート絶縁膜と隣接して前記ドレイン領域端まで形成されて前記ゲート絶縁膜よりも厚い第１の絶縁膜と、前記ゲート絶縁膜上から前記第１の絶縁膜上の一部まで延在しているゲート電極とを備え、前記ゲート電極下の前記ボディ領域表面が第２導電型のチャネル形成領域となる横型ＭＩＳ構造の半導体デバイスであって、表面形状においては、前記ドレイン領域表面の端部に対向する前記ボディ領域表面の端部の長さが前記ドレイン領域の端部の長さと等しくなる直線領域と、前記ドレイン領域の端部の長さに比べて長くなるドレイン端周辺領域とを有し、前記ソース領域は前記直線領域およびドレイン端周辺領域を含む領域に形成され、前記ＭＩＳ構造のしきい値は、前記ドレイン端周辺領域の方が直線領域よりも高くしている。
【００１７】
請求項２記載の半導体デバイスは、請求項１記載の半導体デバイスにおいて、前記ドレイン端周辺領域の前記チャネル形成領域には、しきい値調整用拡散層が形成されて、表面濃度は前記直線領域よりも高くする。
【００１８】
請求項３記載の半導体デバイスは、請求項１記載の半導体デバイスにおいて、前記ドレイン端周辺領域の前記ゲート絶縁膜は、直線領域よりも厚くする。
【００１９】
請求項４記載の半導体デバイスは、支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成される半導体層と、前記半導体層内に形成される第１導電型のボディ領域と、前記半導体層内に前記ボディ領域と隣接もしくは間隔をおいて形成される第２導電型のドリフト領域と、前記ボディ領域内の表面に形成される第２導電型のソース領域と、前記ドリフト領域内の表面に前記ボディ領域と対向して形成される第２導電型のドレイン領域と、前記ボディ領域の表面に前記ソース領域端から前記ドリフト領域の内側まで形成されるゲート絶縁膜と、前記ドリフト領域の表面に前記ゲート絶縁膜と隣接して前記ドレイン領域端まで形成されて前記ゲート絶縁膜よりも厚い第１の絶縁膜と、前記ゲート絶縁膜上から前記第１の絶縁膜上の一部まで延在しているゲート電極とを備え、前記ゲート電極下の前記ボディ領域が第２導電型のチャネル形成領域となる横型ＭＩＳ構造の半導体デバイスであって、表面形状においては、前記ボディ領域表面の端部の長さが前記ドレイン領域の端部の長さと等しくなる直線領域と、前記ドレイン領域の端部の長さに比べて長くなるドレイン端周辺領域とを有し、前記ソース領域は前記直線領域およびドレイン端周辺領域を含む領域に形成され、前記ドレイン端周辺領域の前記ボディ領域の少なくとも一部が前記ドレイン側に向かって前記第１の絶縁膜を介した前記ゲート電極下方まで延在している。
【００２０】
請求項５記載の半導体デバイスは、支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成される半導体層と、前記半導体層内に形成される第１導電型のボディ領域と、前記半導体層内に前記ボディ領域と隣接もしくは間隔をおいて形成される第２導電型のドリフト領域と、前記ボディ領域内の表面に形成される第２導電型のソース領域と、前記ドリフト領域内の表面に前記ボディ領域と対向して形成される第２導電型のドレイン領域と、前記ボディ領域の表面に前記ソース領域端から前記ドリフト領域の内側まで形成されるゲート絶縁膜と、前記ドリフト領域の表面に前記ゲート絶縁膜と隣接して前記ドレイン領域端まで形成されて前記ゲート絶縁膜よりも厚い第１の絶縁膜と、前記ゲート絶縁膜上から前記第１の絶縁膜上の一部まで延在しているゲート電極とを備え、前記ゲート電極下の前記ボディ領域が第２導電型のチャネル形成領域となる横型ＭＩＳ構造の半導体デバイスであって、前記ドレイン領域表面の端部に対向する前記ボディ領域表面の端部の長さにおいて、前記ドレイン領域の端部の長さと等しくなる直線領域と、前記ドレイン領域の端部の長さに比べて長くなるドレイン端周辺領域とを有し、前記ソース領域は前記直線領域およびドレイン端周辺領域を含む領域に形成され、前記チャネル形成領域の長さと幅の比率は、前記ドレイン端周辺領域が直線領域よりも大きくしている。
【００２１】
請求項６記載の半導体デバイスは、請求項５記載の半導体デバイスにおいて、前記ドレイン端周辺領域は、前記ゲート電極の一部に開口部が形成されている。
【００２２】
請求項７記載の半導体デバイスは、請求項６記載の半導体デバイスにおいて、前記開口部下の前記ボディ領域に、このボディ領域よりも高濃度の第１導電型の拡散層が形成されている。
【００２３】
請求項８記載の半導体デバイスは、請求項５記載の半導体デバイスにおいて、前記ドレイン端周辺領域の前記ゲート電極の平面形状は、一部に前記ドレイン側または前記ソース側から凹形に形成された凹部を有する。
【００２４】
請求項９記載の半導体デバイスは、請求項６記載の半導体デバイスにおいて、前記凹部下の前記ボディ領域にこのボディ領域よりも高濃度の第１導電型の拡散層が形成されている。
【発明の効果】
【００２５】
本発明の請求項１記載の半導体デバイスによれば、ソース領域は直線領域およびドレイン端周辺領域を含む領域に形成されるが、ＭＩＳ構造のしきい値は、ドレイン端周辺領域の方が直線領域よりも高くなっているので、オン状態ではドレイン端を流れる電流は制限される。ドレイン端では、直線領域とほぼ同程度のインパクト・イオン化現象におさまるまで電流を制限する。従って、従来構造に比べてオン時の耐圧の低下を少なくできる。また、ドレイン端に流れる電流分だけ、従来構造よりもドレイン電流を向上できる。
【００２６】
請求項２では、請求項１記載の半導体デバイスにおいて、ドレイン端周辺領域内のチャネル形成領域には、しきい値調整用拡散層が形成されることで、表面濃度は直線領域よりも高くなり、ドレイン端周辺領域のＭＩＳ構造のしきい値を上昇することができる。
【００２７】
請求項３では、請求項１記載の半導体デバイスにおいて、ドレイン端周辺領域のゲート絶縁膜は、直線領域よりも厚くすることで、ドレイン端周辺領域のＭＩＳ構造のしきい値を上昇することができる。
【００２８】
本発明の請求項４記載の半導体デバイスによれば、ソース領域は直線領域およびドレイン端周辺領域を含む領域に形成され、ドレイン端周辺領域のボディ領域の少なくとも一部がドレイン側に向かって第１の絶縁膜を介したゲート電極下方まで延在している。この部分は、ボディ領域の表面濃度は低くて厚いゲート酸化膜になっている寄生ＭＯＳトランジスタを構成しており、しきい値は高くなりドレイン飽和電流が低下する、または流れなくなる。しかし、全ドレイン電流は、従来構造に比べ増加できる。
【００２９】
本発明の請求項５記載の半導体デバイスによれば、ソース領域は直線領域およびドレイン端周辺領域を含む領域に形成され、チャネル形成領域の長さと幅の比率は、ドレイン端周辺領域が直線領域よりも大きくしているので、ドレイン端において、電流を制御して耐圧低下を抑制し、ドレインの飽和電流を増加することができる。
【００３０】
請求項６では、請求項５記載の半導体デバイスにおいて、ドレイン端周辺領域は、ゲート電極の一部に開口部が形成されていることで、チャネル形成領域の電流の流れる方向の長さと幅の比率を、ドレイン端周辺領域において大きくすることができる。この場合、ゲート電極端に沿って円弧状の開口部を設けることで、開口部下方のボディ領域には、ゲートに電圧を印加してもチャネルは形成されない。ソース領域からのキャリアは、開口していないゲート電極下方のボディ領域を経由してドリフト領域に流れ込む。円弧状でゲート電極が開口していないチャネル形成領域は、長さと幅の比率を高くすることでチャネル抵抗を高くして、ドレイン端に流れる電流を制御する。
【００３１】
また、チャネル形成を完全に抑制して経過変化をなくすためには、開口部上方をソース電極で覆うことや、開口部下方のボディ領域にチャネルストッパ用の高濃度拡散層を形成するなどを行うことが必要である。
【００３２】
そのため、請求項７では、請求項６記載の半導体デバイスにおいて、開口部下のボディ領域に、ボディ領域よりも高濃度の第１導電型の拡散層が形成されていることが好ましい。
【００３３】
また、上記開口部は、ボディ領域上方にゲート電極が覆われていない領域であれば、様々な平面レイアウトが考えられる。
【００３４】
例えば、請求項８では、請求項５記載の半導体デバイスにおいて、ドレイン端周辺領域のゲート電極の平面形状は、一部にドレイン側もしくはソース側から凹形に形成された凹部を有することで、チャネル形成領域の長さと幅の比率を、ドレイン端周辺領域において大きくすることができる。
【００３５】
請求項９では、請求項６記載の半導体デバイスにおいて、凹部下のボディ領域にこのボディ領域よりも高濃度の第１導電型の拡散層が形成されていることが好ましい。
【発明を実施するための最良の形態】
【００３６】
本発明の第１の実施形態を図１〜図４に基づいて説明する。
【００３７】
図１は、第１の実施形態を説明するための平面図、図２（ａ），（ｂ）は、図１のＡ−Ａ’線、Ｂ−Ｂ’線のそれぞれの断面図を示している。ただし、図１において、ソース電極、ドレイン電極は図示されていない。
【００３８】
図１および図２に示すように、支持基板１上に形成される埋め込み絶縁膜２と、埋め込み絶縁膜２上に形成される半導体層３と、半導体層３内に形成される第１導電型のボディ領域４と、半導体層３内にボディ領域４と隣接もしくは間隔をおいて形成される第２導電型のドリフト領域１４と、ボディ領域４内の表面に形成される第２導電型のソース領域５と、ドリフト領域１４内の表面にボディ領域４と対向して形成される第２導電型のドレイン領域６と、ボディ領域４の表面にソース領域５端からドリフト領域１４の内側まで形成されるゲート絶縁膜８と、ドリフト領域１４の表面にゲート絶縁膜８と隣接してドレイン領域６端まで形成されてゲート絶縁膜８よりも厚い第１の絶縁膜１０と、ゲート絶縁膜８上から第１の絶縁膜１０上の一部まで延在しているゲート電極９とを備えている。ゲート電極９下のボディ領域４表面が第２導電型のチャネル形成領域となる。また、ドレイン領域表面の端部に対向するボディ領域表面の端部の長さにおいて、ドレイン領域６の端部の長さと等しくなる直線領域と、ドレイン領域６の端部の長さに比べて長くなるドレイン端周辺領域とを有する。
【００３９】
この場合、図２（ａ）において、支持基板１上に埋め込み絶縁膜２を介してＮ型の半導体層３が張り合わせされている。半導体層３内には、Ｐボディ領域４、Ｎ型ドリフト領域１４、Ｎ＋ソース領域５、Ｎ＋ドレイン領域６およびＰ＋コンタクト拡散領域７が拡散されている。Ｐボディ領域４の上方には、ゲート酸化膜８を介してゲート電極９が形成されて、フィールド酸化膜１０の上方まで延びている。ゲート電極９とフィールド酸化膜１０上にはＣＶＤ絶縁膜１１が形成されている。ソース領域５とＰ＋コンタクト拡散領域７上には、ソース電極１２が形成され、Ｎ＋ドレイン領域６上には、ドレイン電極１３が形成されている。
【００４０】
図１の平面図から、ドレイン端周辺領域には、円弧状のソース領域５が形成されている。図２（ａ）において、ゲート電極９下方のボディ領域４表面は、キャリアが誘起されるチャネル形成領域である。
【００４１】
図２（ｂ）に示すように、ドレイン端を包囲するチャネル形成領域のみしきい値調整用拡散層１５を形成し、直線領域には形成しない。このしきい値調整拡散層１５の表面濃度を、ボディ領域４の硼素濃度よりも高濃度に設定することでドレイン飽和電流を低減する。
【００４２】
図３に、横型ＭＯＳデバイスのしきい値とドレイン飽和電流の関係を示す。しきい値の増加に伴い、ドレイン飽和電流が低下する。また、図４にチャネル形成領域の硼素表面濃度としきい値の関係を示す。硼素表面濃度の増加に伴いしきい値は増加する。従って、ドレイン端周辺のチャネル形成領域において、硼素表面濃度を増加することで、ドレイン飽和電流を低下させて電界強度を低減できる。具体的には、チャネル形成領域の直線領域の硼素表面濃度を１０１７ｃｍ−３オーダ、ドレイン端周辺の硼素表面濃度を１０１８ｃｍ−３オーダに設定する。本実施形態では、ドレイン端周辺でソース領域を形成しない従来構造に比べ、ソース領域があるためドレイン電流が数十％程度増加する、一方、オン時の耐圧は、ほとんど低下しない。
【００４３】
本発明の第２の実施形態を図５〜図７に基づいて説明する。
【００４４】
図５は、第２の実施形態を説明するための平面図、図６（ａ），（ｂ）は、図５のＣ−Ｃ’線、Ｄ−Ｄ’線上のそれぞれの断面図を示している。ただし、図５において、ソース電極、ドレイン電極は図示されていない。また、第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００４５】
ドレイン端周辺領域では、図６（ｂ）に示すように、直線領域よりもゲート酸化膜が厚くなっている。図７にゲート酸化膜厚としきい値の関係を示す。従って、ドレイン端周辺領域において、ゲート酸化膜厚が直線領域のゲート酸化膜８よりも厚い第２のゲート酸化膜１６を形成することで、しきい値の増加に伴い、ドレイン飽和電流を低下させて電界強度を低減できる。
【００４６】
チャネル形成領域の直線領域のゲート酸化膜８の膜厚は１３ｎｍであるのに対し、ドレイン端周辺領域のゲート酸化膜１６の膜厚は数十ｎｍ前後に設定する。第１の実施形態とほぼ同程度の効果が得られる。
【００４７】
本発明の第３の実施形態を図８および図９に基づいて説明する。
【００４８】
図８は、第３の実施形態を説明するための平面図、図９（ａ），（ｂ），（ｃ）は、図８のＥ−Ｅ’線、Ｆ−Ｆ’線、Ｇ−Ｇ’線上のそれぞれの断面図を示している。ただし、図８において、ソース電極、ドレイン電極は図示されていない。また、第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００４９】
ドレイン端周辺領域では、図９（ｂ），（ｃ）に示すようにボディ領域４の少なくとも一部がドレイン側に向かってフィールド酸化膜１０下まで延在している。Ｆ−Ｆ’線、Ｇ−Ｇ’線間では、ゲート電極９端下までボディ領域４が延在しているため、しきい値が高くなりドレイン電流が低減される、または流れなくなる。一方、Ｅ−Ｅ’線、Ｆ−Ｆ’線間は、ドレイン電流が流れる。このためドレイン電流を低減することができる。Ｆ−Ｆ’線、Ｇ−Ｇ’間とＥ−Ｅ’線、Ｆ−Ｆ’線間の間隔を調整することで、ドレイン端を流れる電流を低減できる。
【００５０】
図１８に試作デバイスのドレイン飽和電流とオン耐圧の関係を示す。（Ｉ）は、ドレイン端周辺を包囲するボディ領域上にソース領域を完全に削除して、ソース領域は直線部のみの従来構造であり、オン耐圧は１７０Ｖあるがドレイン飽和電流は６ｍＡと低い。一方、（II）は、ドレイン端周辺を包囲するボディ領域上にソース領域を形成した構造であり、ドレイン飽和電流は、１７ｍＡあるがオン耐圧は８２Ｖと低い。
【００５１】
図１８の（III）が、第３の実施形態の測定データである。従来構造に比べるとややオン耐圧は低下するが、ドレイン飽和電流が約２倍に増大できている。
【００５２】
本発明の第４の実施形態を図１０および図１１に基づいて説明する。
【００５３】
図１０は、第４の実施形態を説明するための平面図、図１１（ａ），（ｂ）は、図１０のＨ−Ｈ’線、Ｉ−Ｉ’線上のそれぞれの断面図を示している。ただし、図１０において、ソース電極、ドレイン電極は図示されていない。また、第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００５４】
ドレイン端周辺領域では、図１１（ｂ）に示すように、ゲート電極９に開口部１７が設けられている。これによりチャネル形成領域の長さと幅の比率は、ドレイン端周辺領域が直線領域よりも大きくしている。開口部１７ではチャネル領域が形成されないため、ソース領域５のキャリアは、円弧の接線方向にまず電流が流れ、ゲート電極９が開口されてないチャネル形成領域を経由して電流が流れる。実質的にチャネル抵抗が高くなり、電流を制限することができる。
【００５５】
開口部１７のボディ領域表面上方に、チャネルが形成されないように、ボディ領域４と同電位のソース電極１２を配置することが好ましい。
【００５６】
図１８の（IV）に測定データを示す。オン耐圧は１７０Ｖで従来構造と同等であるが、ドレイン飽和電流は４ｍＡ程度増加している。ドレイン端において、直線領域と同程度以下のインパクト・イオン化がおきるまで電流を流すことで、オン耐圧を低下させずのドレイン飽和電流を約６０％程度増加することができて、本発明の効果を実証できている。
【００５７】
第４の実施形態の方が第３の実施形態に比べドレイン端近傍でより均一に電流が流せれるためオン耐圧を向上できる。更に、第１および第２の実施形態はＭＯＳのしきい値を変えて電流を制限するため最も均一に電流を流すことができる。
【００５８】
本発明の第５の実施形態を図１２に基づいて説明する。
【００５９】
第４の実施形態で、完全にチャネルが形成されないようにするため、図１２に示されるように、開口部１７下のボディ領域４にこのボディ領域４よりも高濃度の第１導電型の拡散層が形成されている。具体的には、開口部１７の下方のボディ領域表面にＰ型のボディ・コンタクト拡散領域７を挿入すると良い。図１８の（Ｖ）に測定データを示す。第３の実施形態と比べ２０Ｖ程度低下するが、ドレイン飽和電流は同等である。
【００６０】
本発明の第６の実施形態を図１３および図１４に基づいて説明する。
【００６１】
図１３は、第６の実施形態を説明するための平面図、図１４（ａ），（ｂ），（ｃ）は、図１３のＪ−Ｊ’線，Ｋ−Ｋ’線、Ｌ−Ｌ’線上のそれぞれの断面図を示している。ただし、図１３において、ドレイン電極１３は図示されていないが、ソース電極１２は図示されている。また、第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００６２】
第４の実施形態と同様、ドレイン端周辺領域では、図１４（ｂ）に示すように、ゲート電極９が、ゲート酸化膜８下のボディ領域４よりも短くなり、図１３に示されるように、平面パターン上は、ドレイン側から凹部１８が設けられている。これによりチャネル形成領域の長さと幅の比率は、ドレイン端周辺領域が直線領域よりも大きくしている。凹部１８ではチャネル領域が形成されないため、ソース領域５のキャリアは、円弧の接線方向にまず電流が流れ、ゲート電極がボディ領域表面を覆っているチャネル領域を経由して電流が流れる。実質的にチャネル領域の長さ／幅の比が大きくなるためチャネル抵抗が高くなり、ドレイン端への電流を制限することができる。
【００６３】
更に、実施形態５と同様、凹部１８のボディ領域表面に、チャネルが形成されないように、ボディ領域と同電位のソース電極を配置する。
【００６４】
本発明の第７の実施形態を図１５に基づいて説明する。
【００６５】
第６の実施形態で、完全にチャネルが形成されないようにするため、図１５に示されるように、凹部１８下のボディ領域４にこのボディ領域４よりも高濃度の第１導電型の拡散層が形成されている。具体的には、凹部１８の下方のボディ領域表面にＰ型のボディ・コンタクト拡散領域７を挿入すると良い。
【００６６】
なお、本発明は、上記実施形態以外にも様々な変形が可能である。例えば、第１の実施形態のチャネル形成領域内において、高濃度領域や厚膜ゲート領域が部分的に形成されていてもよい。
【００６７】
また、第３の実施形態のボディ領域がドレイン側に延在している部分の箇所や、第４の実施形態および第６の実施形態のゲート電極の開口部および凹部の箇所数を変更しても良いし、平面レイアウト形状についても今回の実施形態に限らない。
【００６８】
また、今回発明をＳＯＩ基板の高耐圧横型ＭＯＳデバイスに適用したが、ＳＯＩ基板を用いない場合でも適用できる。
【産業上の利用可能性】
【００６９】
本発明に係る半導体デバイスは、高耐圧横型半導体デバイスのドレイン端での耐圧低下を抑制して、電流能力を向上できるという効果を有し、高耐圧、特に、１００Ｖ以上の耐圧が必要となる横型ＭＩＳトランジスタ等に有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態である高耐圧横型ＭＯＳトランジスタのドレイン領域端部の平面図である。
【図２】本発明の第１の実施形態である高耐圧横型ＭＯＳトランジスタの断面図で、（ａ）は図１のＡ−Ａ’線上の断面図、（ｂ）は図１のＢ−Ｂ’線上の断面図である。
【図３】高耐圧横型ＭＯＳトランジスタのしきい値とドレイン飽和電流の関係を示す図である。
【図４】高耐圧横型ＭＯＳトランジスタのチャネル形成領域の硼素濃度としきい値を示す図である。
【図５】本発明の第２の実施形態である高耐圧横型ＭＯＳトランジスタのドレイン領域端部の平面図である。
【図６】本発明の第２の実施形態である高耐圧横型ＭＯＳトランジスタの断面図で、（ａ）は図５のＣ−Ｃ’線上の断面図、（ｂ）は図５のＤ−Ｄ’線上の断面図である。
【図７】高耐圧横型ＭＯＳトランジスタのゲート酸化膜としきい値を示す図である。
【図８】本発明の第３の実施形態である高耐圧横型ＭＯＳトランジスタのドレイン領域端部の平面図である。
【図９】本発明の第３の実施形態である高耐圧横型ＭＯＳトランジスタの断面図で、（ａ）は図８のＥ−Ｅ’線上の断面図、（ｂ）は図８のＦ−Ｆ’線上の断面図、（ｃ）は図８のＧ−Ｇ’線上の断面図である。
【図１０】本発明の第４の実施形態である高耐圧横型ＭＯＳトランジスタのドレイン領域端部の平面図である。
【図１１】本発明の第４の実施形態である高耐圧横型ＭＯＳトランジスタの断面図で、（ａ）は図１０のＨ−Ｈ’線上の断面図、（ｂ）は図１０のＩ−Ｉ’線上の断面図である。
【図１２】本発明の第５の実施形態である高耐圧横型ＭＯＳトランジスタの断面図で、図１０のＨ−Ｈ’線上の断面図である。
【図１３】本発明の第６の実施形態である高耐圧横型ＭＯＳトランジスタのドレイン領域端部の平面図である。
【図１４】本発明の第６の実施形態である高耐圧横型ＭＯＳトランジスタの断面図で、（ａ）は図１３のＪ−Ｊ’線上の断面図、（ｂ）は図１３のＫ−Ｋ’線上の断面図、（ｃ）は図１３のＬ−Ｌ’線上の断面図である。
【図１５】本発明の第７の実施形態である高耐圧横型ＭＯＳトランジスタの断面図で、図１３のＫ−Ｋ’線上の断面図である。
【図１６】従来例の高耐圧横型ＭＯＳトランジスタのドレイン領域端部の平面図である。
【図１７】従来例の高耐圧横型ＭＯＳトランジスタの断面図で、（ａ）は図１６のＭ−Ｍ’線の断面図、（ｂ）は図１６のＮ−Ｎ’線の断面図である。
【図１８】本発明の実施形態と従来構造の、ドレイン飽和電流とオン耐圧の関係を示す図である。
【符号の説明】
【００７１】
１  支持基板
２  埋め込み絶縁膜
３  半導体層
４  Ｐボディ領域
５  Ｎ＋ソース領域
６  Ｎ＋ドレイン領域
７  Ｐ＋コンタクト拡散領域
８  ゲート酸化膜
９  ゲート電極
１０  フィールド絶縁膜
１１  ＣＶＤ絶縁膜
１２  ソース電極
１３  ドレイン電極
１４  Ｎ型ドリフト領域
１５  しきい値調整用Ｐ型拡散層
１６  第２のゲート酸化膜
１７  ゲート電極の開口部
１８  ゲート電極の凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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