(57)【要約】【課題】  プリスケーラのモジュラスを大きく維持したまま、可変分周器の総分周数の設定範囲の下限を低減させて基準周波数を高くすることで、ロックアップタイムの短縮と消費電力の削減とを両立する周波数シンセサイザ、を提供する。【解決手段】  位相比較器(1)、チャージポンプ(5)、及びＬＰＦ(2)により基準信号(fr)と比較信号(fd)との間の位相差に応じて生成される制御信号(Vf)に従い、ＶＣＯ(3)は発振周波数(fv)を調整する。プリスケーラ(6)はＶＣＯ(3)の出力信号(fv)を一定のモジュラス（（k＋2）個の整数からモード信号(S、S1、S2、…、Sk)に従って選択される）で分周する。プリスケーラ(6)の出力パルス(fc)を、メインカウンタ(7)は分周数(N)までカウントし、（k＋1）個のスワロウカウンタ(8、9)は順次、各分周数(A0、A1、…)までカウントする。モード制御部(10)は各カウンタ(7、8、9)の出力信号に応じ、モード信号(S、S1、…、Sk)を切り換える。【選択図】        図1
2006101168.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と比較信号との間の位相差を検出し、前記位相差を表す誤差信号を出力する位相比較器；
前記誤差信号に基づき、前記位相差に応じたレベルを持つ制御信号を生成するローパスフィルタ；
前記制御信号のレベルに応じて発振周波数を調整する電圧制御発振器；並びに、
外部から入力されるモード信号に従い、（k＋2）個（k：1以上の整数）のモジュラスを切り換えて前記電圧制御発振器の出力信号を分周するマルチモジュラス・プリスケーラ；
外部から指定される分周数まで前記マルチモジュラス・プリスケーラから出力されるパルスをカウントし、そのカウント完了時に前記比較信号を出力するメインカウンタ；
外部から個別に指定される分周数まで前記パルスをカウントする少なくとも二つのスワロウカウンタ；及び、
前記メインカウンタと前記スワロウカウンタとのいずれかでカウントが指定された分周数に達するとき、前記マルチモジュラス・プリスケーラに対して前記モード信号を送信するモード制御部；
を含む可変分周器；
を有する周波数シンセサイザであり、
前記スワロウカウンタのいずれか二つについて、一方に対して指定される分周数が他方に対して指定される分周数以上にも以下にも設定可能であること、
を特徴とする周波数シンセサイザ。
【請求項２】
前記スワロウカウンタのいずれかでカウントが指定された分周数に達するとき、別の前記スワロウカウンタがカウントを開始すること、を特徴とする、請求項１に記載の周波数シンセサイザ。
【請求項３】
設定可能な前記モジュラスが、最小値Pと、P＋4j又はP＋8j（j＝0，1，2，…，k）とであること、を特徴とする、請求項１に記載の周波数シンセサイザ。
【請求項４】
前記メインカウンタに対して指定される分周数が前記スワロウカウンタに対して指定される分周数の総和と等しく設定され得ること、を特徴とする、請求項１に記載の周波数シンセサイザ。
【請求項５】
前記メインカウンタに対して指定される分周数が前記スワロウカウンタに対して指定される分周数の総和と等しいとき、前記メインカウンタが停止し、その停止が前記モード制御部へ伝達されること、を特徴とする、請求項４に記載の周波数シンセサイザ。
【請求項６】
前記電圧制御発振器が少なくとも二つ含まれること、及び、
前記可変分周器が前記電圧制御発振器のいずれかの出力を選択して入力すること、
を特徴とする、請求項１に記載の周波数シンセサイザ。
【請求項７】
前記マルチモジュラス・プリスケーラがＥＣＬで構成されること、を特徴とする、請求項１に記載の周波数シンセサイザ。
【請求項８】
前記マルチモジュラス・プリスケーラがＣＭＯＳで構成されること、を特徴とする、請求項１に記載の周波数シンセサイザ。
【請求項９】
請求項１に記載の周波数シンセサイザ、を有する移動無線機。
【請求項１０】
請求項１に記載の周波数シンセサイザ、を有する無線基地局装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は周波数シンセサイザに関し、特にＰＬＬを用いるものに関する。
【背景技術】
【０００２】
周波数シンセサイザは、基準の周波数を持つ信号（基準信号）から、所望の周波数を持つ出力信号を作り出すシステムである。周波数シンセサイザの用途は実に広く、その範囲は、ＦＭ／ＡＭラジオやＴＶの受信を始め、コードレス電話、無線ＬＡＮ、携帯電話、タクシー無線等の無線システムでの無線通信を含む。
【０００３】
特に多チャンネルの無線を利用する機器には、ＰＬＬを用いる周波数シンセサイザ（ＰＬＬ周波数シンセサイザ）が多用される（例えば、特許文献１参照）。
ＰＬＬ周波数シンセサイザは主に、位相比較器、ローパスフィルタ（ＬＰＦ）、電圧制御発振器（ＶＣＯ）、及び可変分周器で構成される（図5参照）。
位相比較器1とチャージポンプ5とは二つの入力信号（各周波数：fr、fd）間で位相を比較し、両者間の位相差を表す誤差信号Veを出力する。入力信号の一方は基準とされるべき一定周波数frの信号（基準信号）であり、他方（周波数：fd）はＶＣＯ3から可変分周器40を通して帰還される信号（比較信号）である。
ＬＰＦ2は上記の誤差信号Veを制御電圧信号Vfに変換する。
ＶＣＯ3は制御電圧信号Vfのレベルに応じて発振周波数fvを調整する。
可変分周器40はＶＣＯ3の出力信号を所定の総分周数Mで分周し、分周された信号（周波数：fd＝fv／M）を比較信号として位相比較器1に送出する。
ＰＬＬ周波数シンセサイザでは特に、可変分周器40、位相比較器1、及びＬＰＦ2がＶＣＯ3に対するフィードバックループを構成する。それにより、ＶＣＯ3の発振周波数fvは、基準信号の周波数frに上記の総分周数Mを乗算した値にロックされる：fv＝M×fr。その総分周数Mは外部から指定可能である。
こうして、ＰＬＬ周波数シンセサイザは、所望の周波数fvを持つ信号の安定な出力を実現する。
【０００４】
可変分周器40の具体的な構成には様々な方式が知られる。特にＶＣＯ3の発振周波数が高く設定されるとき、パルススワロウ方式が多用される（例えば、特許文献１参照）。
従来のパルススワロウ方式では可変分周器40が、マルチモジュラス・プリスケーラ6、メインカウンタ70、及び複数のスワロウカウンタ80、90から構成される（図5参照）。
【０００５】
マルチモジュラス・プリスケーラ6は固定分周器であり、入力信号、すなわちＶＣＯ3の出力信号（周波数：fv）を一定の分周数、すなわちモジュラスで分周する。モジュラスは一般に、複数の値を取り得る。図5に示されるマルチモジュラス・プリスケーラ6では三つの整数P（一般に偶数）、P＋1、P＋2がモジュラスとして設定可能である。モジュラスはモード信号S、S1に従って選択される。
マルチモジュラス・プリスケーラ6は所定のパルス列を出力する。その出力周波数fcはＶＣＯ3の発振周波数fvよりモジュラス倍だけ低い。すなわち、fc＝fv／P、fv／(P＋1)、fv／(P＋2)のいずれかである。
マルチモジュラス・プリスケーラ6では設定可能なモジュラスの個数が限られる。それにより、内部の構成が比較的単純であるので動作が速い。従って、ＶＣＯ3の発振周波数fvが高い場合でもマルチモジュラス・プリスケーラ6は安定に動作する。
【０００６】
スワロウカウンタの数は、マルチモジュラス・プリスケーラに対して設定可能なモジュラスの個数より一だけ小さく設定される。図5に示される例では、マルチモジュラス・プリスケーラ6に対して三つのモジュラスが設定可能であるので、二つのスワロウカウンタ80、90が設置される。
メインカウンタ70とスワロウカウンタ80、90とは可変分周器であり、各分周数N、A0、A1を比較的広い範囲内で設定可能である。各分周数N、A0、A1は外部から指定される。
メインカウンタ70とスワロウカウンタ80、90とは、マルチモジュラス・プリスケーラ6の出力信号（周波数：fc）のパルス数をカウントする。それらのカウントは同時に開始される。カウントが各分周数N、A0、A1に達するとき、各カウンタ70、80、90はカウント完了を示すパルス信号を出力する。メインカウンタ70の出力信号はモード制御部10と位相比較器1とに送出され、スワロウカウンタ80、90の出力信号はモード制御部10に送出される。更に、メインカウンタ70が出力信号を送出するとき、メインカウンタ70とスワロウカウンタ80、90とはそれぞれ分周数N、A0、A1を再びロードし、カウントを再開する。
以上のカウント期間の重複関係から明らかなように、分周数N、A0、A1の間には大小関係に関する制限N＞A1＞A0≧0が課せられる。
マルチモジュラス・プリスケーラ6の出力周波数fcはＶＣＯ3の発振周波数fvより低い（最小のモジュラスPの逆数倍fv／P以下：fc≦fv／P）。従って、ＶＣＯ3の発振周波数fvが高い場合でもメインカウンタ70とスワロウカウンタ80、90とは安定に動作する。
【０００７】
モード制御部10は、マルチモジュラス・プリスケーラ6に対してモード信号S、S1を送出し、モジュラスを指定する。
モード信号は例えば多ビットのディジタル信号であり、各ビットのレベルの組み合わせが各モジュラスに対応づけられている。図5に示される例ではモード信号S、S1が２ビットのディジタル信号であり、例えばレベルの組み合わせ（Ｈ，＊）、（Ｌ，Ｈ）、（Ｌ，Ｌ）がそれぞれ、三つのモジュラスP、P＋1、P＋2に対応する。
モード制御部10は、メインカウンタ70とスワロウカウンタ80、90との各出力信号に応じてモード信号S、S1のレベルを切り換える。それにより、マルチモジュラス・プリスケーラ6のモジュラスが次の通り、選択される：
カウント開始から、第一のスワロウカウンタ80のカウントが設定された分周数A0に達するまでは、第二のモジュラスP＋1が選択される。
第一のスワロウカウンタ80のカウントが設定された分周数A0に達してから、第二のスワロウカウンタ90のカウントが設定された分周数A1（＞A0）に達するまでは、第三のモジュラスP＋2が選択される。
第二のスワロウカウンタ90のカウントが設定された分周数A1に達してから、メインカウンタ70のカウントが設定された分周数N（＞A1）に達するまでは、第一のモジュラス（モジュラスの最小値）Pが選択される。
【０００８】
従来のパルススワロウ方式では以上のカウント動作が繰り返される。それにより、図5に示される例では、可変分周器40の総分周数Mが次式(1)で与えられる。従って、周波数シンセサイザのロック状態では、ＶＣＯ3の発振周波数fvが次式(2)で与えられる。
【０００９】
M＝(P＋1)×A0＋(P＋2)×(A1−A0)＋P×(N−A1)＝PN＋2A1−A0。            (1)
但し、N＞A1＞A0≧0。
fv＝M×fr＝(PN＋2A1−A0)×fr。                                        (2)
【００１０】
【特許文献１】特開平９−９８０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
周波数シンセサイザでは、ロックアップタイムの短縮と消費電力の削減とが重要な課題である。ここで、ロックアップタイムは、設定周波数の切換等で出力周波数が制御目標値を外れてから、その制御目標値に安定化するまでの時間である。ロックアップタイムの短縮は、例えばラジオ／ＴＶ受信機及び無線通信機の同調動作を高速化かつ安定化させ、それにより操作性を向上させるので好ましい。
【００１２】
一般に知られている通り、ロックアップタイムの短縮には、より高い基準信号の周波数frが必要である。しかし、基準信号の周波数frには以下の理由により、上限が存在する。
例えば図5に示される従来の周波数シンセサイザでは、モジュラスの最小値Pが与えられるとき、各カウンタ70、80、90に対して分周数N、A0、A1をどのように設定しても総分周数Mとしては原理上設定できない整数が有限個だけ存在する。逆に言えば、モジュラスの最小値Pで決まるある整数Mminが存在し、その整数Mmin以上の整数は原理上全て、総分周数Mとして設定可能である。従来の周波数シンセサイザでは、その整数Mminが総分周数Mの設定範囲の下限として設定される。式(1)からその下限Mminは、各カウンタ70、80、90に対して分周数N＝P／2＋2、A0＝0、A1＝1が設定されるときの総分周数Mであり、次式(3)で与えられる。
【００１３】
Mmin＝P×(P／2＋2)＋2×1−0＝P2／2＋2P＋2。                          (3)
【００１４】
実際に設定される総分周数Mはこの下限Mmin以上である：M≧Mmin。従って、ＶＣＯ3の発振周波数fvに対し、基準信号の周波数frの上限fmaxは次式(4)で与えられる。
【００１５】
fmax＝fv／Mmin＝fv／(P2／2＋2P＋2)≧fr＝fv／M。                      (4)
【００１６】
式(4)から明らかなように、基準信号の周波数frの上限fmaxを高くするにはモジュラスの最小値Pを小さくすれば良い。しかし、その場合、マルチモジュラス・プリスケーラ6の出力周波数fcが高くなる。それにより、各カウンタ70、80、90にはより高い動作速度が要求されるので、誤動作の危険性が高くなる。この誤動作の回避には、例えば、各カウンタ70、80、90がＣＭＯＳに代え、ＥＣＬで構成されれば良い。但し、今度はチップ面積が増大し、消費電力が高くなる。
このように、従来の周波数シンセサイザでは、ロックアップタイムと消費電力とがトレードオフの関係にある。従って、ロックアップタイムの短縮と消費電力の削減とを同時に実現することが困難であった。
【００１７】
本発明は、プリスケーラのモジュラスを充分に大きく維持したまま、可変分周器の総分周数の設定範囲の下限を低減させて基準信号の周波数を高くし、それによりロックアップタイムの短縮と消費電力の削減との両立を可能にする周波数シンセサイザ、の提供を目的とする。
【課題を解決するための手段】
【００１８】
本発明による周波数シンセサイザは、
基準信号と比較信号との間の位相差を検出し、その位相差を表す誤差信号を出力する位相比較器；
誤差信号に基づき、上記の位相差に応じたレベルを持つ制御信号を生成するローパスフィルタ；
制御信号のレベルに応じて発振周波数を調整する電圧制御発振器；並びに、
外部から入力されるモード信号に従い、（k＋2）個（k：1以上の整数）のモジュラスを切り換えて電圧制御発振器の出力信号を分周するマルチモジュラス・プリスケーラ；
外部から指定される分周数までマルチモジュラス・プリスケーラから出力されるパルスをカウントし、そのカウント完了時に比較信号を出力するメインカウンタ；
外部から個別に指定される分周数までパルスをカウントする少なくとも二つのスワロウカウンタ；及び、
メインカウンタとスワロウカウンタとのいずれかでカウントが指定された分周数に達するとき、マルチモジュラス・プリスケーラに対してモード信号を送信するモード制御部；
を含む可変分周器；
を有する。ここで、マルチモジュラス・プリスケーラは好ましくはＥＣＬで構成される。その他にＣＭＯＳで構成されても良い。更に、この周波数シンセサイザは好ましくは、無線システムの基地局又は移動局で利用される無線通信機、すなわち、無線基地局機器又は移動無線機に搭載される。
【００１９】
本発明によるこの周波数シンセサイザは、スワロウカウンタのいずれか二つについて、一方に対して指定される分周数が他方に対して指定される分周数以上にも以下にも設定可能であること、を特徴とする。この特徴により、二つのスワロウカウンタに対して特に、同じ分周数が容易に設定される。そのとき、可変分周器の総分周数として設定可能な整数が原理上無限に連続する範囲の下限が低減する。この下限が総分周数の設定範囲の下限として設定される。その一方で、マルチモジュラス・プリスケーラのモジュラスが高く維持される。
【００２０】
上記の特徴は好ましくは、スワロウカウンタのいずれかでカウントが指定された分周数に達するとき、別のスワロウカウンタがカウントを開始すること、により実現される。
更に、従来の周波数シンセサイザとは異なり、全てのスワロウカウンタがカウントを同時に開始するのではなく、いずれかのスワロウカウンタがカウントする間、他のスワロウカウンタが待機する。従って、スワロウカウンタ全体の消費電力が削減される。
その上、従来のパルススワロウ方式とは異なり、スワロウカウンタ全体での分周数の総和がメインカウンタの分周数より小さければ良いということを特徴とする。
【００２１】
可変分周器の総分周数として設定可能な整数が原理上無限に連続する範囲について、その下限はモジュラスの最小値Pの二次式で表される。
従来の周波数シンセサイザでは設定可能なモジュラスが最小値PとP＋2j（j＝0，1，2，…，k））である。そのとき、上記の二次式ではP2比例項の係数が1／2kである。
一方、本発明による上記の周波数シンセサイザでは好ましくは、設定可能なモジュラスが、最小値Pと、P＋4j又はP＋8j（j＝0，1，2，…，k）とである。そのとき、上記の二次式ではP2比例項の係数が1／4k又は1／8kである。従って、モジュラスの最小値Pが高く維持されたまま、総分周数の上記の下限が効果的に低減する。
この周波数シンセサイザでは更に、いずれかのスワロウカウンタがカウントする間、他のスワロウカウンタが待機することにより、スワロウカウンタ全体の消費電力が大きく削減される。更に、従来のパルススワロウ方式と比べ、各スワロウカウンタに対して設定可能な分周数の上限が低減できる。
【００２２】
本発明による上記の周波数シンセサイザでは好ましくは、メインカウンタに対して指定される分周数が、スワロウカウンタに対して指定される分周数の総和と等しく設定され得る。そのとき、可変分周器の総分周数として設定可能な整数が原理上無限に連続する範囲の下限が低減する。この下限が総分周数の設定範囲の下限として設定される。一方、マルチモジュラス・プリスケーラのモジュラスが高く維持される。
この周波数シンセサイザでは更に好ましくは、メインカウンタに対して指定される分周数がスワロウカウンタに対して指定される分周数の総和と等しいとき、メインカウンタが停止し、その停止がモード制御部へ伝達される。それにより、モード制御部の制御動作が阻害されることなく、メインカウンタの消費電力が削減される。
【００２３】
例えば無線通信機では、送信用と受信用とで二種類の周波数が同時に必要とされる。このように複数の周波数が同時に必要とされる場合、本発明による上記の周波数シンセサイザでは好ましくは、電圧制御発振器が少なくとも二つ含まれ、可変分周器が電圧制御発振器のいずれかの出力を選択して入力する。すなわち、複数の電圧制御発振器がパラレルに使用される一方、それ以外の構成要素が共用される。それにより、周波数シンセサイザ全体のサイズが低減する。
【発明の効果】
【００２４】
本発明による周波数シンセサイザでは上記の通り、マルチモジュラス・プリスケーラのモジュラスが高く維持されたまま、可変分周器の総分周数の下限が低減する。従って、メインカウンタとスワロウカウンタとの消費電力が小さく維持されたまま、基準信号の周波数が高くなり得る。こうして、ロックアップタイムの短縮と消費電力の削減との両立が実現される。本発明による周波数シンセサイザが特に無線通信機に搭載されるとき、その無線通信機の操作性が更に向上する。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
図1は本発明の実施形態１による周波数シンセサイザの構成を示すブロック図である。
この周波数シンセサイザは好ましくは、無線システムの基地局又は移動局で利用される無線通信機、すなわち、無線基地局機器又は移動無線機に搭載される。その無線システムは例えば、コードレス電話、無線ＬＡＮ、携帯電話、及びタクシー無線等の広域無線システムを含む。この周波数シンセサイザはその他に、ＦＭ／ＡＭラジオやＴＶの受信器に搭載されても良い。
この周波数シンセサイザは、位相比較器1、チャージポンプ5、ローパスフィルタ（ＬＰＦ）2、電圧制御発振器（ＶＣＯ）3、及び可変分周器4で構成される。
【００２６】
位相比較器1は例えばＮＡＮＤゲートを含むシーケンシャルロジック回路であり、入力端子と出力端子とを二つずつ持つ。
入力端子の一方には基準信号が入力される。基準信号は、一定周波数frと一定振幅とを持つパルス列から成るディジタル信号であり、例えば水晶発振子を用いて生成される。
入力端子の他方には、比較信号として、ＶＣＯ3から可変分周器4を通して帰還される信号が入力される。比較信号は後述の通り、一定周波数fdと一定振幅とを持つパルス列から成るディジタル信号である。
二つの出力端子からは誤差信号U、Dが出力される。誤差信号U、Dは２ビットのディジタル信号である。
【００２７】
位相比較器1は、入力された基準信号と比較信号とのレベルの組み合わせに応じて内部状態を変化させる。更に、新たに入力される基準信号と比較信号とのレベルの組み合わせとそのときの内部状態とから、誤差信号U、Dのレベルの組み合わせを決定する。それにより、誤差信号U、Dのレベルの組み合わせが、基準信号と比較信号とのレベルの組み合わせの変化、すなわち両者の位相のずれを表す。
例えば、位相比較器1がエッジトリガ型である場合、比較信号の位相が基準信号の位相より進んでいる間は第一の誤差信号UのレベルがＬに維持され、比較信号の位相が基準信号の位相より遅れている間は第二の誤差信号DのレベルがＬに維持される。各誤差信号U、DのレベルがＬに維持される時間が基準信号と比較信号との間の位相差を表す。
その他に、位相比較器1がＥｘＯＲ型である場合、誤差信号U、Dとしては同一の信号が出力され、そのレベルがＨに維持される時間とＬに維持される時間との差が基準信号と比較信号との間の位相差を表す。
【００２８】
チャージポンプ5は誤差信号U、Dのレベルに基づき第三の誤差信号Veを生成する。第三の誤差信号Veは好ましくは直流電流信号であり、三種類の値を取り得る。例えば、第一の誤差信号UのレベルがＬに維持される間は、第三の誤差信号Veとして一定値の電流がＬＰＦ2に流れ込む。一方、第二の誤差信号DのレベルがＬに維持される間は、第三の誤差信号Veとして一定値の電流が逆にＬＰＦ2から流れ出す。それ以外の期間では、第三の誤差信号Veとしてハイ・インピーダンス状態が維持される。こうして、第三の誤差信号Veの電流値とその持続時間とがそれぞれ、基準信号と比較信号との間の位相差の極性と大きさとを表す。
【００２９】
ＬＰＦ2は例えば抵抗器とコンデンサとの直列接続を含む。そのコンデンサが第三の誤差信号Veのレベルに応じて充電され、又は放電する。それにより、第三の誤差信号Veは積分され、制御信号Vfに変換される。制御信号Vfのレベルは基準信号と比較信号との間の位相差と線形に対応する。
ＶＣＯ3は、制御信号Vfのレベルに応じて発振周波数fvを調整する。それにより、例えば、比較信号の位相が基準信号の位相より進んでいるときは発振周波数fvが制御信号Vfのレベルに対応する量だけ降下し、比較信号の位相が基準信号の位相より遅れているときは発振周波数fvが制御信号Vfのレベルに対応する量だけ上昇する。
【００３０】
可変分周器4はＶＣＯ3の出力信号を所定の総分周数Mで分周し、分周された信号（周波数：fd＝fv／M）を比較信号として位相比較器1に送出する。
可変分周器4、位相比較器1、チャージポンプ5、及びＬＰＦ2がＶＣＯ3に対する（ネガティブ）フィードバックループを構成する。それにより、ＶＣＯ3の発振周波数fvは、基準信号の周波数frに上記の総分周数Mを乗算した値にロックされる：fv＝M×fr。その総分周数Mは外部から指定可能である。
こうして、周波数シンセサイザは所望の周波数fvを持つ信号の安定な出力を実現する。
【００３１】
可変分周器4は、マルチモジュラス・プリスケーラ6、メインカウンタ7、及び複数のスワロウカウンタ8、9、…を含む。
マルチモジュラス・プリスケーラ6は固定分周器であり、ＶＣＯ3の出力信号（周波数：fv）を一定のモジュラスで分周する。
【００３２】
モジュラスは一般に（k＋2）個（k：1以上の整数）の整数から選択される。その（k＋2）個の整数は次のように設定される。
まず、モジュラスの最小値Pが外部から指定される。ここで、指定可能な最小値Pは、所定の整数Qの２の冪数倍に限られる：P＝2n×Q（n：k以上の整数。詳細は後述）。
次に、指定されたモジュラスの最小値Pに応じて、（k＋2）個の整数の集合が好ましくは、次の三つの集合；｛P、P＋1、P＋2、…、P＋2k｝；｛P、P＋1、P＋4、…、P＋4k｝；｛P、P＋1、P＋8、…、P＋8k｝；から選択される。
例えば、モジュラスの個数が3（k＝1）である場合、指定されたモジュラスの最小値Pの範囲と3個の整数の集合とが次のように対応づけられる：
0＜P≦8では｛P、P＋1、P＋2｝が選択され、
8＜P≦32では｛P、P＋1、P＋4｝が選択され、
P＞32では｛P、P＋1、P＋8｝が選択される。
その他に、モジュラスの個数が4（k＝2）である場合、モジュラスの最小値Pの範囲と4個の整数の集合とが次のように対応づけられる：
0＜P≦16では｛P、P＋1、P＋2、P＋4｝が選択され、
16＜P≦64では｛P、P＋1、P＋4、P＋16｝が選択され、
P＞64では｛P、P＋1、P＋8、P＋64｝が選択される。
【００３３】
モジュラスは上記の（k＋2）個の整数からモード信号S、S1、S2、…、Skに従って選択される。モード信号S、S1、S2、…、Skは好ましくは（k＋1）ビットのディジタル信号であり、各ビットのレベルの組み合わせが各モジュラスに対応づけられている。例えば、レベルの組み合わせ（Ｈ，＊，…，＊）、（Ｌ，Ｈ，Ｈ，…，Ｈ）、（Ｌ，Ｌ，Ｈ，…，Ｈ）、…、（Ｌ，…，Ｌ）がそれぞれ（k＋2）個のモジュラスP、P＋1、P＋2p、…、P＋2kp（p＝1、2、3）に対応する。
【００３４】
マルチモジュラス・プリスケーラ6は所定のパルス列を出力する。その出力周波数fcはＶＣＯ3の発振周波数fvよりモジュラス倍だけ低い。例えば図1では、
fc＝fv／P、fv／(P＋1)、fv／(P＋2p)（p＝1、2、3）
のいずれかである。
【００３５】
図2は、マルチモジュラス・プリスケーラ6の具体的な構成例を示すブロック図である。マルチモジュラス・プリスケーラ6は、２モジュラス・プリスケーラ12、n個の２分周器13j（j＝1、2、…、n≧k）の従属接続、k個のＡＮＤゲート14j（j＝1、2、…、k）、及びＮＯＲゲート15を含む。これらの構成要素は好ましくはＥＣＬで構成される。その他にＣＭＯＳで構成されても良い。
２モジュラス・プリスケーラ12は、ＶＣＯ3の出力信号（周波数：fv）を一定のモジュラスで分周する。そのモジュラスは二つの整数QとQ+1とのいずれかである。ここで、整数Qは好ましくは２の冪数である（例えば、Q＝4）。モジュラスはＮＯＲゲート15から入力される内部モード信号S0に従って切り換えられる。例えば、内部モード信号S0がＨレベルであるとき、モジュラスは整数Q＋1であり、内部モード信号S0がＬレベルであるとき、モジュラスは整数Qである。
２モジュラス・プリスケーラ12は所定のパルス列を出力する。その出力周波数fmはＶＣＯ3の発振周波数fvよりモジュラス倍だけ低い。すなわち、fm＝fv／Q、又はfv／(Q＋1)のいずれかである。２モジュラス・プリスケーラ12の出力信号は最前段の２分周器131へ送出される。
【００３６】
２分周器13j（j＝1、2、…、n）はそれぞれ、出力周波数を入力周波数から半減させる。例えば、入力パルスの立ち上がりが二回繰り返されるごとに、出力パルスの立ち上げと立ち下げとを繰り返す。
各２分周器13jの出力パルスは次の２分周器13j＋1に送出される（j＝1、2、…、n−1）。その結果、最後段の２分周器13nの出力周波数fcは、最前段の２分周器131の入力周波数fmの1／2n倍である：fc＝fm／2n。
最後段の２分周器13nの出力パルスがマルチモジュラス・プリスケーラ6の出力信号として外部に送出される。
２分周器13j（j＝1、2、…、n）の縦続接続の段数、すなわち２分周器13jの個数nは、マルチモジュラス・プリスケーラ6のモジュラスの最小値Pと２モジュラス・プリスケーラ12のモジュラスの最小値Qとが関係式P＝2n×Qを満たすように決定される。
【００３７】
第一のＡＮＤゲート141は、最前段の２分周器131の出力信号とモード信号の第二ビットS1との論理積を計算する。
残りのＡＮＤゲート14j（j＝2、…、k）は、最前段の２分周器131から数えてp個目の２分周器ごとに、その出力信号とモード信号との論理積を計算する。すなわち、第jのＡＮＤゲート14j＋1（j＝1、…、k−1）は、第(pj＋1)段の２分周器13pj＋1の出力信号とモード信号の第(j＋2)ビットS(j＋1)との論理積を計算する。
ここで、整数pはマルチモジュラス・プリスケーラ6のモジュラスの最小値Pに応じて、三つの整数1、2、3から選択される。更に、ＡＮＤゲート14j（j＝1、…、k）の個数kは２分周器13jの個数nに対して、次式を満たすように設定される：p(k−1)＋1≦n。
例えばマルチモジュラス・プリスケーラ6のモジュラスの個数が3（k＝1）である場合、上記の整数pは、指定されたモジュラスの最小値Pの範囲と次のように対応づけられる：
0＜P≦8では、p＝1が選択される。
8＜P≦32では、p＝2が選択される。
P＞32では、p＝3が選択される。
【００３８】
ＮＯＲゲート15は、モード信号の先頭ビットS、k個のＡＮＤゲート14j（j＝1、2、…、k）の演算結果、及び第(p(k−1)＋2)段以降の２分周器の出力信号の論理和を計算する。その結果は反転され、２モジュラス・プリスケーラ12に対する内部モード信号S0として出力される。
【００３９】
マルチモジュラス・プリスケーラ6は以上の構成により、モード信号S、S1、…、Skのレベルの組み合わせ（Ｈ，＊，…，＊）、（Ｌ，Ｈ，Ｈ，…，Ｈ）、（Ｌ，Ｌ，Ｈ，…，Ｈ）、…、（Ｌ，…，Ｌ）と（k＋2）個のモジュラスP、P＋1、P＋2p、…、P＋2kp（p＝1、2、3）との対応関係を以下のように確立する。
モード信号S、S1、…、Skのレベルの組み合わせが（Ｈ，＊，…，＊）であるとき、内部モード信号S0が常にＬレベルである。従って、２モジュラス・プリスケーラ12のモジュラスは整数Qに維持される。それ故、２モジュラス・プリスケーラ12と２分周器13j（j＝1、…、n）の縦続接続との総分周数は、2n×Q＝Pである。
【００４０】
モード信号S、S1、…、Skのレベルの組み合わせが（Ｌ，Ｈ，…，Ｈ）であるとき、２分周器13j（j＝1、2、…、n）の出力信号が全てＬレベルである期間だけ、内部モード信号S0がＨレベルである。そのような期間は２モジュラス・プリスケーラ12から連続して出力される2n個のパルスのうち、いずれか一個のパルスの立ち上がりから次のパルスの立ち上がりまでの期間だけである（図3に示される期間I参照）。従って、２モジュラス・プリスケーラ12のモジュラスがその期間では整数Q＋1に維持され、その期間以外では整数Qに維持される。それ故、２モジュラス・プリスケーラ12と２分周器13j（j＝1、2、…、n）の縦続接続との総分周数は、(2n−1)×Q＋1×(Q＋1)＝P＋1である。
【００４１】
モード信号S、S1、S2、…、Skのレベルの組み合わせが（Ｌ，Ｌ，Ｈ，…，Ｈ）であるとき、第(p＋1)段以降の２分周器13p＋1〜13kの出力信号が全てＬレベルである期間だけ、内部モード信号S0がＨレベルである。そのような期間は２モジュラス・プリスケーラ12から連続して出力される2n個のパルスのうち、いずれか一個のパルスの立ち上がりから2p個目のパルスの立ち上がりまでの期間だけである。例えば、p＝1では図3に示される期間IIであり、p＝2では図3に示される期間IIIである。従って、２モジュラス・プリスケーラ12のモジュラスがその期間では整数Q＋1に維持され、その期間以外では整数Qに維持される。それ故、２モジュラス・プリスケーラ12と２分周器13j（j＝1、2、…、n）の縦続接続との総分周数は、(2n−2p)×Q＋2p×(Q＋1)＝P＋2pである。
【００４２】
モード信号S、S1、…、Skの他のレベルの組み合わせについても同様に、残りのモジュラスP＋22p、…、P＋2kp（p＝1、2、3）との対応が成立する。
以上の通り、設定可能なモジュラスの個数が限られることで、マルチモジュラス・プリスケーラ6は内部の構成が比較的単純である。従って、その動作が速い。それ故、ＶＣＯ3の発振周波数fvが高い場合でもマルチモジュラス・プリスケーラ6は安定に動作する。
【００４３】
メインカウンタ7は可変分周器であり、分周数Nを比較的広い範囲内で設定可能である。その分周数Nは外部から指定される。
メインカウンタ7はマルチモジュラス・プリスケーラ6の出力信号（周波数：fc）のパルス数をカウントする。そのカウントが分周数Nに達するとき、メインカウンタ7はカウント完了を示すパルス信号Cmをモード制御部10と位相比較器1とに送出する。そのとき更に、分周数Nが再びロードされ、カウントが再開される。
【００４４】
スワロウカウンタ8、9、…はいずれも可変分周器であり、各分周数A0、A1、…が外部から指定される。ここで、スワロウカウンタの数はマルチモジュラス・プリスケーラ6のモジュラスの個数k＋2より一だけ小さい値k＋1と等しい。
スワロウカウンタ8、9、…はメインカウンタ7と同様、マルチモジュラス・プリスケーラ6の出力信号のパルス数をカウントする。マルチモジュラス・プリスケーラ6の出力周波数fcはＶＣＯ3の発振周波数fvより低い（最小のモジュラスPの逆数倍fv／P以下：fc≦fv／P）。従って、ＶＣＯ3の発振周波数fvが高い場合でもメインカウンタ7とスワロウカウンタ8、9、…とは安定に動作する。
【００４５】
第一のスワロウカウンタ8はメインカウンタ7と同時にカウントを開始する。カウントが分周数A0に達するとき、第一のスワロウカウンタ8はカウント完了を示すパルス信号C1をモード制御部10と第二のスワロウカウンタ9とに送出する。
第一のスワロウカウンタ8から上記のパルス信号が入力されるとき、第二のスワロウカウンタ9はカウントを開始する。カウントが分周数A1に達するとき、第二のスワロウカウンタ9はカウント完了を示すパルス信号C2をモード制御部10と次段のスワロウカウンタとに送出する。次段以降のスワロウカウンタも同様に、前段のスワロウカウンタのカウント完了によりカウントを開始する。
【００４６】
メインカウンタ7がカウントを完了するとき、スワロウカウンタ8、9、…はそれぞれ、分周数A0、A1、…を再びロードする。第一のスワロウカウンタ8は直ちに、カウントを再開する。一方、第二のスワロウカウンタ9は第一のスワロウカウンタ8からカウント完了を示す信号C1を受信するまで待機する。他のスワロウカウンタも同様に、前段のスワロウカウンタからカウント完了を示す信号を受信するまで待機する。
この待機時間により、スワロウカウンタ9、…の消費電力は従来のスワロウカウンタ（例えば図5参照）より低い。
【００４７】
メインカウンタ7とスワロウカウンタ8、9、…との間でのカウント期間の重複関係から明らかなように、それらの分周数N、A0、A1、…の間には次式(5)による制限が課せられる：
【００４８】
N＞A0＋A1＋…≧0。                                                    (5)
【００４９】
すなわち、従来のパルススワロウ方式とは異なり、スワロウカウンタ8、9、…の分周数A0、A1、…の間には大小関係に関する制限が一切課せられず、スワロウカウンタ全体での分周数の総和A0＋A1＋…がメインカウンタ7の分周数Nより小さければ良い。
従って、従来のパルススワロウ方式と比べて、いずれか二つのスワロウカウンタの分周数、例えばスワロウカウンタ8、9の分周数A0、A1を一致させる設定が容易である：A0＝A1。
更に、与えられたメインカウンタ7の分周数Nに対し、第一のスワロウカウンタ8以外のスワロウカウンタの分周数の上限、例えば第二のスワロウカウンタ9の分周数A1の上限が従来の上限より低くても良い。
【００５０】
モード制御部10は、メインカウンタ7とスワロウカウンタ8、9、…との各出力信号Cm、C1、C2、…に応じて、（k＋2）ビットのモード信号S、S1、S2、…、Skのレベルを切り換える。それにより、マルチモジュラス・プリスケーラ6のモジュラスが（k＋2）個の整数P、P＋1、P＋2p、…、P＋2kp（p＝1、2、3）から選択される。
以下、説明の簡明化を目的として、k＝1の場合、すなわち、マルチモジュラス・プリスケーラ6のモジュラスの個数が三個である場合を想定する。そのとき、スワロウカウンタの数は２であれば良く、モード信号は２ビットのディジタル信号であれば良い。
尚、モジュラスの個数が四個以上である場合（k≧2）への拡張は当業者には、以下の説明から自明である。
【００５１】
マルチモジュラス・プリスケーラ6のモジュラスが次の通り、三つの値P、P＋1、P＋2p（p＝1、2、3）から選択される：
カウント開始から、第一のスワロウカウンタ8のカウントが分周数A0に達するまでは、モード信号S、S1のレベルの組み合わせが（Ｌ,Ｈ）に設定される。従って、第二のモジュラスP＋1が選択される。
第一のスワロウカウンタ8のカウントが分周数A0に達するとき、第二のスワロウカウンタ9がカウントを開始する。そのカウントが分周数A1に達するまでは、モード信号S、S1のレベルの組み合わせが（Ｌ,Ｌ）に設定される。従って、第三のモジュラスP＋2pが選択される。
第二のスワロウカウンタ9のカウントが分周数A1に達してから、メインカウンタ7のカウントが分周数N（≧A0＋A1）に達するまでは、モード信号S、S1のレベルの組み合わせが（Ｈ,＊）に設定される。従って、モジュラスの最小値Pが選択される。
【００５２】
以上の構成により、可変分周器4の総分周数Mが次式(6)で与えられる。従って、周波数シンセサイザのロック状態では、ＶＣＯ3の発振周波数fvが次式(7)で与えられる。
【００５３】
M＝(P＋1)×A0＋(P＋2p)×A1＋P×(N−A0−A1)＝PN＋2pA1＋A0。            (6)
fv＝M×fr＝(PN＋2pA1＋A0)×fr。                                      (7)
【００５４】
本発明の実施形態１では上記の通り、スワロウカウンタ8、9の分周数A0、A1の間には制限が課せられない。しかし、マルチモジュラス・プリスケーラ6のモジュラスの最小値Pと可変分周器4の総分周数Mとが与えられるとき、式(6)を満たす分周数N、A0、A1の組み合わせは一般に複数あり得る。これらの組み合わせから常に一組だけが選択されることが各カウンタ7、8、9の設計上、好ましい。
その選択が容易に行われるために、分周数A0とA1との間に補足的な制限が課せられても良い。例えば、分周数N、A0、A1の組み合わせ（N、P／2p−1、2p−1）に対する総分周数Mが組み合わせ（N＋1、0、0）に対する総分周数Mよりちょうど1だけ小さい（式(6)参照）。従って、次式(8)の補足的制限が課せられるとき、分周数N、A0、A1の組み合わせと総分周数Mとが一対一に対応する：
【００５５】
P／2p−1≧A1≧0、2p−1≧A0≧0。                                      (8)
【００５６】
可変分周器4の総分周数Mの設定範囲の下限Mminは、それ以上の整数であればいずれも総分周数Mとして原理上設定可能な整数に設定される。式(5)、(6)、及び(8)から、その下限Mminは、各カウンタ7、8、9に対して分周数N＝(P／2p−1)＋(2p−1)＋1、A0＝0、A1＝0が設定されるときの総分周数Mである。従って、その下限Mminはマルチモジュラス・プリスケーラ6のモジュラスの最小値Pを用いて次式(9)で与えられる：
【００５７】
Mmin＝P×(P／2p＋2p−1)＋2p×0−0＝P2／2p＋P(2p−1)。                (9)
【００５８】
例えば、マルチモジュラス・プリスケーラ6が三個のモジュラスP＝16、P＋1＝17、P＋2p＝P＋4＝20（指数p＝2）を持つとき、可変分周器4の総分周数Mと各カウンタ7、8、9に対する分周数N、A0、A1の組み合わせとの対応関係は表1の通りである。外部から総分周数Mが与えられるとき、各カウンタ7、8、9に対する分周数N、A0、A1は表1に従って設定される。
表1から明らかな通り、総分周数Mが下限Mmin＝112以上であれば、制限(5)及び(8)を満たす分周数N、A0、A1の組み合わせが常に一組だけ存在する。特にその一組の選択は、スワロウカウンタ8、9として二つの２ビットカウンタを使用するとき、比較的簡単な論理回路だけで容易に実現される（表1参照）。
【００５９】
【表１】
2006101168.tif 000003
【００６０】
ここで、補足的制限(8)が外される場合、総分周数Mの下限M0は、各カウンタ7、8、9に対して分周数N＝P／2p＋1、A0＝0、A1＝0が設定されるときの総分周数Mである：M0＝P2／2p＋P。従って、その下限M0は式(9)で与えられる下限Mminより小さい。しかし、この場合、より複雑な論理回路又はソフトウエアにより、与えられた総分周数Mに対して常に一組の分周数N、A0、A1が選択されるようにしなければならない。更に、第一のスワロウカウンタ8は3ビット以上のカウンタでなければならない。
【００６１】
実際に設定される総分周数Mは式(9)で与えられる下限Mmin以上である：M≧Mmin。従って、ＶＣＯ3の発振周波数fvに対し、基準信号の周波数frの上限fmaxは次式(10)で与えられる。
【００６２】
fmax＝fv／Mmin＝fv／(P2／2p＋P(2p−1))≧fr＝fv／M。                (10)
【００６３】
マルチモジュラス・プリスケーラ6のモジュラスの最小値Pが一定であるとき、可変分周器4の総分周数Mの下限Mminは従来の下限より小さい（式(3)、(9)参照）。従って、基準信号周波数frの上限fmaxは従来の上限より高い（式(4)、(10)参照）。こうして、本発明の実施形態１による周波数シンセサイザでは、各カウンタ7、8、9の消費電力が低く抑えられたまま、ロックアップタイムが短縮される。
【００６４】
本発明の実施形態１による周波数シンセサイザでは更に、メインカウンタ7の分周数Nをスワロウカウンタ8、9の分周数の和A0＋A1と一致させる設定が許されても良い。すなわち上記の制限(5)に代えて、次式(11)による制限が課せられても良い。
【００６５】
N≧A0＋A1≧0。                                                      (11)
【００６６】
この制限(11)の下では、可変分周器4の総分周数Mの設定範囲の下限Mminは、各カウンタ7、8、9に対して分周数N＝(P／2p−1)＋(2p−1)、A0＝0、A1＝0が設定されるときの総分周数Mである。従って、その下限Mminはマルチモジュラス・プリスケーラ6のモジュラスの最小値Pを用いて次式(12)で与えられる：
【００６７】
Mmin＝P×(P／2p＋2p−2)＋2p×0−0＝P2／2p＋P(2p−2)。                (12)
【００６８】
例えばマルチモジュラス・プリスケーラ6が三個のモジュラスP＝16、P＋1＝17、P＋2p＝P＋4＝20（指数p＝2）を持つとき、表1から明らかな通り、総分周数Mの下限Mminが96まで低減する。その他の指数pについても同様に、総分周数Mの下限Mminが低減する（表2参照）。特に、従来の周波数アナライザでの下限Mminより低い（式(3)参照）。これは、指数p＝1の場合は、スワロウカウンタ8、9の分周数A0、A1を一致させる設定（A0＝A1）と、メインカウンタ7の分周数Nをスワロウカウンタ8、9の分周数の和A0＋A1と一致させる設定（N＝A0＋A1）とが許されていることによる。更に、指数p＝2、3の場合は主に、総分周数Mの下限Mminの一般式（モジュラスの最小値Pの二次式）に含まれるP2比例項の係数が1／4、1／8であることによる。
【００６９】
【表２】
2006101168.tif 000004
【００７０】
このように、本発明の実施形態１による周波数シンセサイザでは、マルチモジュラス・プリスケーラ6のモジュラスの最小値Pが一定に維持されたまま、基準信号周波数frの上限fmaxが更に高く設定できる。こうして、各カウンタ7、8、9の消費電力が低く抑えられたまま、ロックアップタイムが更に短縮される。
【００７１】
メインカウンタ7の分周数Nをスワロウカウンタ8、9の分周数の和A0＋A1と一致させる設定では、メインカウンタ7が停止し、スワロウカウンタ8、9のみがカウントを行っても良い。それにより、メインカウンタ7の消費電力が削減される。
ここで、メインカウンタ7の停止は各分周数N、A0、A1の設定時に、モード制御部10に対して次のように通知される。
メインカウンタ7の分周数Nがスワロウカウンタ8、9の分周数の和A0＋A1と一致するとき、スワロウカウンタ8、9の分周数A0、A1はそれぞれ、制限(8)の下で最大であり、メインカウンタ7の分周数Nは最小である。指定される分周数A0が最大値3であるとき、第一のスワロウカウンタ8は第二のスワロウカウンタ9へ所定の信号F1を出力する。指定される分周数A1が最大値P／2p−1であり、かつ第一のスワロウカウンタ8から信号F1を受信するとき、第二のスワロウカウンタ9はメインカウンタ7へ所定の信号F2を出力する。指定される分周数Nが最小値P／2p＋2であり、かつ第二のスワロウカウンタ8から信号F2を受信するとき、メインカウンタ7はモード制御部10へ所定の信号Fmを出力し、カウント動作を停止する。
こうして、モード制御部10はメインカウンタ7の停止を認識する。従って、スワロウカウンタ8、9のみがカウントを行っても、モード制御部10はスワロウカウンタ8、9の各出力信号だけに応じ、モード信号S、S1のレベルを良好に切り換えられる。
【００７２】
《実施形態２》
図4は本発明の実施形態２による周波数シンセサイザの構成を示すブロック図である。この周波数シンセサイザは、二つのＶＣＯ3A、3B、及びセレクタ11を有する点で本発明の実施形態１による周波数シンセサイザと異なる（図1参照）。その他の構成要素は実施形態１の構成要素と同様である。従って、それら同様な構成要素に対しては図1に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については、実施形態１についての説明が援用される。
【００７３】
二つのＶＣＯ3A、3Bはそれぞれ、上記のＶＣＯ3と同様に構成される。但し、それぞれの発振周波数fvA、fvBは異なる帯域に属する。二つのＶＣＯ3A、3Bは更に、例えば外部からの制御信号Cs1に従って起動又は停止する。それにより、動作期間が異なる。
セレクタ11は、外部からのＶＣＯ選択信号Cs2に従い、二つのＶＣＯ3A、3Bのいずれか一方の出力信号を選択し、マルチモジュラス・プリスケーラ6へ伝達する。
ＶＣＯ選択信号Cs2は更に、チャージポンプ5又はＬＰＦ2に伝達されても良い。それにより、チャージポンプ5が電流値を調節し、又はＬＰＦ2が時定数を調節する。その結果、周波数シンセサイザ全体の伝達関数が最適化される。
【００７４】
本発明の実施形態２による周波数シンセサイザが例えば無線システム、特に送信動作と受信動作とが異なる期間に行われるシステムに搭載されるとき、可変分周器4が送信動作では第一のＶＣＯ3Aを選択し、受信動作では第二のＶＣＯ3Bを選択する。それにより、ＶＣＯ以外の構成要素が送受信動作の両方で共用される。従って、周波数シンセサイザ全体の面積が低減する。それ故、本発明の実施形態２による周波数シンセサイザは、特に上記の無線システムを構成する無線通信機の小型化に有利である。
【産業上の利用可能性】
【００７５】
本発明による周波数シンセサイザは上記の通り、メインカウンタと複数のスワロウカウンタとの各分周数に課せられる制限を工夫することで、可変分周器の総分周数の下限を低減させる。このように、本発明は明らかに産業上利用可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態１による周波数シンセサイザの構成を示すブロック図である。
【図２】マルチモジュラス・プリスケーラ6の具体的な構成例を示すブロック図である。
【図３】マルチモジュラス・プリスケーラ6に含まれる２モジュラス・プリスケーラ12と２分周器13j（j＝1、…、n）との各出力パルスを示すタイミングチャートである。
【図４】本発明の実施形態２による周波数シンセサイザの構成を示すブロック図である。
【図５】従来の周波数シンセサイザの構成を示すブロック図である。
【符号の説明】
【００７７】
1      位相比較器
2      ＬＰＦ（ローパスフィルタ）
3      ＶＣＯ（電圧制御発振器）
4      可変分周器
5      チャージポンプ
6      マルチモジュラス・プリスケーラ
7      メインカウンタ
8      第一のスワロウカウンタ
9      第二のスワロウカウンタ
10     モード制御部
【図１】
2006101168.tif 000005
【図２】
2006101168.tif 000006
【図３】
2006101168.tif 000007
【図４】
2006101168.tif 000008
【図５】
2006101168.tif 000009