(57)【要約】【課題】半導体製造装置に備わる計測器の異常を容易に検出することのできる技術を提供する。【解決手段】例えばドライエッチング装置などに装着されるペニング真空計１を、２つの同型原理の独立した第１真空度検出部５ａおよび第２真空度検出部５ｂにより構成し、第１真空度検出部５ａの出力値７ａと第２真空度検出部５ｂの出力値７ｂとの差の値９を出力値比較部８から出力し、差の値９が予め設定された値よりも大きくなった場合は、ペニング真空計１を異常と判断して、ドライエッチング装置のコントロール部へペニング真空計１の異常を知らせる。【選択図】図１
2006344738.tif 000002
【特許請求の範囲】
【請求項１】
２つの同型原理の独立した第１検出部および第２検出部と、前記第１検出部の出力値と前記第２検出部の出力値とを比較する比較部とを含む計測器を備えた半導体製造装置を用いて、被処理基板に処理を施す半導体装置の製造方法であって、
前記第１検出部の出力値と前記第２検出部の出力値との差の値が前記比較部から出力され、前記差の値が予め設定された値よりも大きくなった場合は、前記計測器が異常と判断され、前記半導体製造装置のコントロール部へ前記計測器の異常が伝達されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記計測器は、真空計または温度計であることを特徴とする半導体装置の製造方法。
【請求項３】
２つの同型原理の独立した第１真空度検出部および第２真空度検出部と、前記第１真空度検出部の出力値と前記第２真空度検出部の出力値とを比較する出力値比較部とを含む真空計を備えたドライエッチング装置を用いて、半導体基板上に形成された被エッチング材を加工する半導体装置の製造方法であって、
前記第１真空度検出部の出力値と前記第２真空度検出部の出力値との差の値が前記出力値比較部から出力され、前記差の値が予め設定された値よりも大きくなった場合は、前記真空計が異常と判断され、前記ドライエッチング装置のコントロール部へ前記真空計の異常が伝達されることを特徴とする半導体装置の製造方法。
【請求項４】
２つの同型原理の独立した第１熱電対および第２熱電対と、前記第１熱電対の出力値と前記第２熱電対の出力値とを比較する電圧比較部とを含む温度計を備えた熱処理装置を用いて、半導体基板に熱処理を施す半導体装置の製造方法であって、
前記第１熱電対の出力値と前記第２熱電対の出力値との差の値が前記電圧比較部から出力され、前記差の値が予め設定された値よりも大きくなった場合は、前記温度計が異常と判断され、前記熱処理装置のコントロール部へ前記温度計の異常が伝達されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、例えば真空計、温度計、流量計または圧力計などの半導体製造装置に装備される計測器に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、複数個の測長器を設置して、測長器に自己判断を行わせる比較器と、測長器より出力される信号を相対比較する比較器と、これらの比較器の信号を総合的に判断して正常な作動を行っている測長器を選択する切換指示器とで構成し、自動的に正常な測長器を選択する技術がある（例えば特許文献１等）。
【０００３】
また、複数個のセンサを持つ装置において、複数個のセンサの出力平均値を算出する手段と、複数個のセンサそれぞれの出力値を算出された平均値と比較し、その差の大きさから異常センサを判定する手段とを具備したセンサ故障検出装置がある（例えば特許文献２等）。
【０００４】
また、各トルクセンサからの信号を基準となる信号と比較し、各トルクセンサの故障発生の有無を検知すると共に故障トルクセンサを特定する故障センサ判断手段を備えたトルク検出装置がある（例えば特許文献３等）。
【０００５】
また、圧力制御前に、真空チャンバ内を真空に排気し、その時の制御用真空計からの出力により、制御用真空計の０点のずれ量を内部に取り込み、制御しようとする目的の圧力を調整することにより、０点ずれを補正した正確な圧力値に制御する技術がある（例えば特許文献４等）。
【０００６】
また、ガスの状態を変化させて被処理基板に対する処理を行い、処理前から処理後までの状態を変化させたガスの比熱をピラニ真空計により測定し、測定結果を予め測定した測定値と比較して処理の進捗状況を検知する基板処理のモニタリング方法がある（例えば特許文献５等）。
【特許文献１】特開昭５８−２００１０６号公報（第１図）
【特許文献２】特開昭６３−１５３４２２号公報（第２図）
【特許文献３】特開平６−１７４５７６号公報（段落［０００７］、図１）
【特許文献４】特開２００１−２９７７２号公報（段落［００１６］〜［００１７］、図２）
【特許文献５】特開２０００−２６９１８７号公報（段落［００１７］〜［００１８］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
真空系を装備する半導体製造装置では、例えば真空計を用いてチャンバ内の真空度が測定される。現在、真空計は製品を処理する上で重要な計測器となっており、真空計が正常な値を示さなかった場合は、異常な状態で被処理基板が処理されて不良製品が製造されてしまう。特に、真空計の真空度の表示が正常値よりも僅かにずれる故障モードにもかかわらず、真空計の表示値を正しいものとして半導体製造装置が稼動した場合は、故障に気付かずに正常な真空度と判断されて被処理基板が処理されるため、大量の不良製品が作り込まれる恐れがある。そこで、本発明者は、真空計の定期的なクリーニング、校正または交換などのメンテナンスにより、真空計の故障による不良製品の製造を回避している。しかし、上記メンテナンスを行うには、半導体製造装置を停止させる必要があり、半導体製造装置の稼働率が低下するという問題がある。
【０００８】
また、半導体製造装置に備わる他の計測器、例えば温度計、流量計または圧力計においても、上記した真空計と同様な課題を有している。すわなち、計測器の故障に気付かずに不良製品の製造を続けることにより、製造歩留まりを著しく低下させてしまう。
【０００９】
本発明の目的は、半導体製造装置に備わる計測器の異常を容易に検出することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、真空計を備えた半導体製造装置を用いて被処理基板に処理を施す半導体装置の製造方法であって、真空計は２つの同型原理の独立した真空度検出部を持ち、２つの真空度検出部からのそれぞれの出力値を比較し、その差が予め設定された値よりも大きくなった時に異常と判断して、外部へ真空計の異常を知らせるものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
半導体製造装置に備わる計測器の異常を容易に検出することができる。
【発明を実施するための最良の形態】
【００１５】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
本発明の実施の形態１による真空計の一例を図１に示す要部概略図を用いて説明する。
【００１８】
図１に例示する真空計はペニング真空計（計測器）１である。ペニング真空計は、数１０ｅＶ以上のエネルギーを持った電子を真空中に残留する気体に衝突させて気体を電離させ、生成したイオンまたは電子を電極に捕集して、そこに流れる電流から圧力を求める電離真空計の一種である。
【００１９】
ペニング真空計１では、その内部に陽極２と陰極３とが配置されているが、一般に陰極から放出される電子が少ないため、単に陽極２と陰極３との間に電圧を印加するだけでは、０．１〜１Ｐａ程度までしか放電を維持することができない。このため、その外部に永久磁石４を設置して磁場を供給し、電子の飛程を長くすることによって低い圧力でも放電を持続させることを可能としている。陽極２は、例えば針金を輪にした円環型（または円筒型）、陰極３は、例えば板状であり、陽極２と陰極３とは、永久磁石４の磁力線と軸が平行になるように配置される。陽極２の電圧は２〜３ｋＶ程度、磁場の強さは１０００Ｇ程度であり、１０−４〜１Ｐａの真空度を測定することができる。
【００２０】
本実施の形態１によるペニング真空計１は、上記した陽極２、陰極３および永久磁石４からなる第１真空度検出部（第１検出部）５ａと第２真空度検出部（第２検出部）５ｂとが互いに独立して２つ設けられている。真空吸引口６は第１真空度検出部５ａと第２真空検出部５ｂとに共通の１箇所である。さらに、第１真空度検出部５ａの出力値７ａと第２真空度検出部５ｂの出力値７ｂとを比較する出力値比較部（比較部）８が設けられており、出力値比較部８からは、第１真空度検出部５ａの出力値７ａと第２真空度検出部５ｂの出力値７ｂとの差の値９が出力される。第１真空度検出部５ａの出力値７ａと第２真空度検出部５ｂの出力値７ｂとの差の値９は常に記録されて、第１および第２真空度検出部５ａ，５ｂの両者が正常であれば、上記差の値９はほぼ０となる。しかし、この差の値９が予め設定された値よりも大きくなった場合は、第１真空度検出部５ａまたは第２真空度検出部５ｂのどちらかが故障と判断されて、外部へ、例えばアラームなどによりペニング真空計１の異常を知らせることができる。
【００２１】
次に、本発明の実施の形態１による真空計を備えたプラズマドライエッチング装置の構成図の一例を図２に示す。
【００２２】
プラズマドライエッチング装置１１は、ＥＣＲ（Electron Cyclotron Resonance）型であり、プラズマを作る部屋の軸方向に磁界Ｂをかけ、マグネトロン１２からマイクロ波１３を供給することによって、各種の材料ガスはプラズマ化される。チャンバ１４の底面にはウエハステージ１５が配備され、このウエハステージ１５の上に半導体ウエハ１６が載置されて、高周波または直流電圧が印加される。プラズマ化された各種の材料ガスのイオンを被エッチング材（半導体、導体または絶縁体など）と反応させ、反応生成物をチャンバ１４の底面に形成された真空吸引口１７から真空引きポンプ１８を用いて排気除去することにより、被エッチング材が所望の形状に加工される。
【００２３】
ペニング真空計１は、例えばチャンバ１４の側壁にゲージターボを介して設置されて、チャンバ１４内の高真空領域（１０−４〜１Ｐａ）であまり精度を要しない真空度の測定に用いられる。ペニング真空計１を構成する第１真空度検出部５ａまたは第２真空度検出部５ｂのうち一方が故障し、両者の差の値９が予め設定された値よりも大きくなるとアラームが鳴り、ペニング真空計１の故障を知らせる。アラームが鳴ると同時にプラズマドライエッチング装置１１の動作を制御するコントロール部からエッチング処理停止の指示が出されて、所定の手順に従って、プラズマドライエッチング装置１１の稼働を停止する。エッチング処理前に稼働を停止した場合は、不良製品の製造を未然に防ぐことができ、また、エッチング処理中に稼働を停止した場合であっても、それ以降の不良製品の製造を防ぐことができるので、大量の不良製品の作り込みを回避することができる。
【００２４】
次に、本発明の実施の形態１による真空計を備えたプラズマドライエッチング装置をＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造に適用した一例を図３〜図６に示す半導体基板の要部断面図を用いて説明する。ここでは、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００２５】
図３に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）２１を用意する。次に、素子分離領域の半導体基板２１に深さ０．３５μｍ程度の素子分離溝２４ａを形成した後、素子分離溝２４ａの内部に絶縁膜、例えばＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法により堆積されるＴＥＯＳ酸化膜を埋め込むことにより素子分離領域を形成する。
【００２６】
次に、フォトリソグラフィ法により形成されたレジストパターンをマスクとして半導体基板２１に不純物をイオン注入し、ｐウェル２５およびｎウェル２６を形成する。ｐウェル２５にはｐ型の導電型を示す不純物、例えばボロンをイオン注入し、ｎウェル２６にはｎ型の導電型を示す不純物、例えばリンをイオン注入する。この後、各ウェル領域にＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
【００２７】
次に、半導体基板２１上にゲート絶縁膜となる酸化シリコン膜２７ａ、ゲート電極となるシリコン多結晶膜２８ａおよびキャップ絶縁膜となる酸化シリコン膜２９ａを順次堆積して積層膜を形成する。酸化シリコン膜２７ａは、例えば熱酸化法により形成することができ、シリコン多結晶膜２８ａおよび酸化シリコン膜２９ａは、例えばＣＶＤ法により堆積することができる。
【００２８】
次に、図４に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして上記積層膜をドライエッチングすることにより、ゲート絶縁膜２７、ゲート電極２８およびキャップ絶縁膜２９を形成する。この積層膜のドライエッチングには、前述した真空計の故障を知らせる機能が装備されたプラズマドライエッチング装置１１を用いる。すなわち、このプラズマドライエッチング装置１１には、２つの同型原理の独立した第１および第２真空度検出部５ａ，５ｂが備わるペニング真空計１がチャンバ１４の側壁に接続されて、チャンバ１４内の真空度を測定している。第１真空度検出部５ａまたは第２真空度検出部５ｂのいずれか一方が故障した場合は、故障を知らせるアラームが鳴り、プラズマドライエッチング装置１１の稼働を停止させることができる。これにより、ゲート電極２８およびキャップ絶縁膜２９の加工不良を防ぐことができる。
【００２９】
続いて、半導体基板２１上に、例えばＣＶＤ法により酸化シリコン膜を堆積する。その後、この酸化シリコン膜を異方性エッチングすることにより、ゲート電極２８の側壁にサイドウォール３０を形成する。
【００３０】
次に、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてｐウェル２５にｎ型不純物、例えばヒ素をイオン注入し、ゲート電極２８の両側のｐウェル２５にｎ型半導体領域３１を形成する。ｎ型半導体領域３１は、ゲート電極２８およびサイドウォール３０に対して自己整合的に形成され、ｎＭＩＳのソース、ドレインとして機能する。同様に、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてｎウェル２６にｐ型不純物、例えばフッ化ボロンをイオン注入し、ゲート電極２８の両側のｎウェル２６にｐ型半導体領域３２を形成する。ｐ型半導体領域３２は、ゲート電極２８およびサイドウォール３０に対して自己整合的に形成され、ｐＭＩＳのソース、ドレインとして機能する。
【００３１】
次に、図５に示すように、半導体基板２１上に、例えばＣＶＤ法により絶縁膜３３を形成する。絶縁膜３３は、例えばプラズマＣＶＤ法により堆積されたＴＥＯＳ酸化膜で構成される。続いて、この絶縁膜３３を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して、その表面を平坦化する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして絶縁膜３３をドライエッチングすることにより、絶縁膜３３の所定の領域に接続孔３４を形成する。
【００３２】
次に、接続孔３４の内部を含む半導体基板２１の全面に窒化チタン膜を、例えばＣＶＤ法により形成し、さらに接続孔３４を埋め込むタングステン膜を、例えばＣＶＤ法により形成する。その後、接続孔３４以外の領域の窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去して接続孔３４の内部にプラグ３５を形成する。
【００３３】
次に、半導体基板２１上に、例えばタングステン膜を形成する。タングステン膜は、スパッタ法により形成することができる。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてタングステン膜をドライエッチングすることにより、第１層目の配線３６を形成する。
【００３４】
次に、図６に示すように、配線３６を覆う層間絶縁膜３７、例えばＴＥＯＳ酸化膜を、例えばプラズマＣＶＤ法により形成する。続いて、層間絶縁膜３７を、例えばＣＭＰ法により研磨して、その表面を平坦化する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして層間絶縁膜３７をドライエッチングすることにより、層間絶縁膜３７の所定の領域に接続孔３８を形成する。この場合にも前述したゲート電極２８の加工時と同様に、２つの同型原理の独立した第１および第２真空度検出部５ａ，５ｂが備わるペニング真空計１がチャンバ１４の側壁に接続されて、チャンバ１４内の真空度をそれぞれ測定し、第１真空度検出部５ａまたは第２真空度検出部５ｂの出力値を比較して故障検出を行なうプラズマドライエッチング装置を用いて加工することができる。
【００３５】
次に、接続孔３８の内部を含む半導体基板２１の全面にバリアメタル層を形成し、さらに接続孔３８を埋め込む銅膜を形成する。バリアメタル層は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などであり、例えばスパッタ法またはＣＶＤ法により形成することができる。銅膜は主導体層として機能し、例えばメッキ法により形成することができる。メッキ法による銅膜の形成前に、例えばスパッタ法またはＣＶＤ法によりシード層として薄い銅膜を形成できる。その後、接続孔３８以外の領域の銅膜およびバリアメタル層を、例えばＣＭＰ法により除去して接続孔３８の内部にプラグ３９を形成する。
【００３６】
次に、半導体基板２１上にストッパ絶縁膜４０を形成し、さらに配線形成用の絶縁膜４１を形成する。ストッパ絶縁膜４０は、例えば窒化シリコン膜とし、絶縁膜４１は、例えば酸化シリコン膜とし、例えばスパッタ法またはＣＶＤ法により形成することができる。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてストッパ絶縁膜４０および絶縁膜４１をドライエッチングすることにより、ストッパ絶縁膜４０および絶縁膜４１の所定の領域に配線溝４２を形成する。
【００３７】
次に、配線溝４２の内部を含む半導体基板２１の全面にバリアメタル層４３を形成し、さらに配線溝４２を埋め込む銅膜を形成する。バリアメタル層４３は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などであり、例えばスパッタ法またはＣＶＤ法により形成することができる。銅膜は主導体層として機能し、例えばメッキ法により形成することができる。メッキ法による銅膜の形成前に、例えばスパッタ法またはＣＶＤ法によりシード層として薄い銅膜を形成できる。その後、配線溝４２以外の領域の銅膜およびバリアメタル層４３を、例えばＣＭＰ法により除去して配線溝４２の内部に銅膜を主導体層とする第２層目の配線４４を形成する。
【００３８】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板２１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００３９】
なお、本実施の形態１では、磁場の中の放電による放電電流を利用するペニング真空計１を一例として、本発明を説明したが、その他の真空計、例えば気体分子による熱伝導を利用するピラニ真空計や熱電対真空計等、熱電子による残留ガスの電離作用を利用するシュルツ形電離真空計やＢ−Ａ形真空計等にも適用することができて、それぞれの真空計に２つの同型原理の独立した検出部を設けて、各出力の差の値を出力することによって、真空計の異常を検出することができる。
【００４０】
また、本実施の形態１では、ＣＭＯＳデバイスの製造工程におけるゲート電極２８の形成に、ペニング真空計１を備えたプラズマドライエッチング装置１１を使用した場合について説明したが、その他のドライエッチング工程、例えば接続孔３４，３８、配線３６、配線溝４２などの形成に、２つの同型原理の独立した検出部を設けたペニング真空計１またはその他の真空計を備えたドライエッチング装置を使用することができて、同様の効果を得ることができる。
【００４１】
このように、本実施の形態１によれば、ペニング真空計１を２つの同型原理の独立した第１および第２真空度検出部５ａ，５ｂにより構成し、第１真空度検出部５ａからの出力値７ａと第２真空度検出部５ｂからの出力値７ｂとを常に比較し、両者の差の値９が予め設定された値よりも大きくなった場合に異常と判断してアラームを出すことにより、ペニング真空計１の故障を知ることができる。これにより、ペニング真空計１の異常を早期に検出することができて、真空度のずれによる不良製品の製造を防ぐことができる。また、ペニング真空計１の劣化状態が把握できることから、定期的なクリーニング、校正または交換などのメンテナンスが不要となるので、半導体製造装置を停止させる回数が減り、半導体製造装置の稼働率を上げることができる。
【００４２】
（実施の形態２）
本発明の実施の形態２による温度計の一例を図７に示す要部概略図を用いて説明する。
【００４３】
図７に例示した温度計は熱電対である。熱電対は、異なる材料の２本の金属線を接続して１つの回路を作り、２つの接点に温度差を与えると回路に微弱な電圧、すなわち熱起電力が発生するという現象を利用した温度計である。
【００４４】
本実施の形態２による温度計（計測器）５１は、３本の金属線５２ａ，５２ｂ，５２ｃを有し、金属線５２ａと金属線５２ｂとにより１つの第１熱電対（第１検出部）５１ａを構成し、金属線５２ｂと金属線５２ｃとにより他の１つの第２熱電対（第２検出部）５１ｂを構成し、２つの同型原理の独立した第１および第２熱電対５１ａ，５１ｂからなる。金属線５２ａと金属線５２ｃとは同じ材料、金属線５２ｂは金属線５２ａ，５２ｃとは異なる材料であり、例えば金属線５２ａ，５２ｃをクロメルとし、金属線５２ｂをアルメルとする、あるいは金属線５２ａ，５２ｃを白金ロジウムとし、金属線５２ｂを白金とすることができる。
【００４５】
金属線５２ａおよび金属線５２ｂのそれぞれの一方の端部は接合され、他方の端部は温度表示部５３ａに接続されて、金属線５２ａおよび金属線５２ｂからなる第１熱電対５１ａの出力値が温度表示部５３ａに表示される。また、金属線５２ｂおよび金属線５２ｃのそれぞれの一方の端部は接合され、他方の端部は温度表示部５３ｂに接続されて、金属線５２ｂおよび金属線５２ｃからなる第２熱電対５１ｂの出力値が温度表示部５３ｂに表示される。
【００４６】
さらに、第１熱電対５１ａの出力値と第２熱電対５１ｂの出力値とを比較する電圧比較部（比較部）５４が設けられており、電圧比較部５４からは、第１熱電対５１ａの出力値と第２熱電対５１ｂの出力値との差の値５５が出力される。第１熱電対５１ａの出力値と第２熱電対５１ｂの出力値との差の値５５は常に記録されて、第１および第２熱電対５１ａ，５１ｂの両者が正常であれば、上記差の値５５はほぼ０となる。しかし、この差の値５５が予め設定された値よりも大きくなった場合は、第１熱電対５１ａまたは第２熱電対５１ｂのどちらかが故障と判断されて、外部へ、例えばアラームにより熱電対５１の異常を知らせることができる。
【００４７】
次に、本実施の形態２による温度計を備えた熱処理装置の構成図の一例を図８に示す。
【００４８】
熱処理装置５６は、水平に置かれたチューブ５７の内部に複数枚の半導体ウエハ５８を挿入して熱処理を行う、いわゆるバッチ式の横型熱処理装置である。熱処理装置５６では、チューブ５７の周囲に設けられたヒータ５９によってチューブ５７の内部は加熱され、チューブ５７の内部の温度分布が一定になるように、チューブ５７は、例えば均熱管が用いられる。また、チューブ５７の内部に挿入された温度計５１によって、常に温度は測定され、コントロール部により制御される。
【００４９】
第１熱電対５１ａまたは第２熱電対５１ｂのうち一方が故障し、両者の差の値５５が予め設定された値よりも大きくなるとアラームが鳴り、温度計５１の故障を知らせる。アラームが鳴ると同時に熱処理装置５６の動作を制御するコントロール部から熱処理停止の指示が出されて、所定の手順に従って、熱処理装置５６の稼働を停止する。熱処理前に稼働を停止した場合は、不良製品の製造を未然に防ぐことができ、また、熱処理中に稼働を停止した場合であっても、それ以降の不良製品の製造を防ぐことができるので、大量の不良製品の作り込みを回避することができる。
【００５０】
このように、本実施の形態２によれば、温度計５１を２つの同型原理の独立した第１および第２熱電対５１ａ，５１ｂにより構成し、第１熱電対５１ａからの出力値と第２熱電対５１ｂからの出力値とを常に比較し、両者の差の値５５が予め設定された値よりも大きくなった場合に異常と判断してアラームを出すことにより、温度計５１の故障を知ることができる。これにより、温度計５１の異常を早期に検出することができて、熱処理温度のずれによる不良製品の製造を防ぐことができる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、前記実施の形態では、真空計または温度計に本発明を適用した場合について説明したが、その他の計測器、例えば流量計または圧力計にも本発明を適用することができて、計測器の異常を早期に検出することができる。
【産業上の利用可能性】
【００５３】
本発明は、半導体製造装置に装着されて、その処理条件を測定する計測器に適用することが可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１による真空計の一例を示す要部概略図である。
【図２】本発明の実施の形態１による真空計を備えたプラズマドライエッチング装置の構成図の一例である。
【図３】本発明の実施の形態１であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態２による温度計の一例を示す要部概略図である。
【図８】本発明の実施の形態２による温度計を備えた熱処理装置の構成図の一例である。
【符号の説明】
【００５５】
１  ペニング真空計（計測器）
２  陽極
３  陰極
４  永久磁石
５ａ  第１真空度検出部（第１検出部）
５ｂ  第２真空度検出部（第２検出部）
６  真空吸引口
７ａ，７ｂ  出力値
８  出力値比較部（比較部）
９  差の値
１１  プラズマドライエッチング装置
１２  マグネトロン
１３  マイクロ波
１４  チャンバ
１５  ウエハステージ
１６  半導体ウエハ
１７  真空吸引口
１８  真空引きポンプ
２１  半導体基板
２４ａ  素子分離溝
２４ｂ  酸化シリコン膜
２５  ｐウェル
２６  ｎウェル
２７  ゲート絶縁膜
２７ａ  酸化シリコン膜
２８  ゲート電極
２８ａ  シリコン多結晶膜
２９  キャップ絶縁膜
２９ａ  酸化シリコン膜
３０  サイドウォール
３１  ｎ型半導体領域
３２  ｐ型半導体領域
３３  絶縁膜
３４  接続孔
３５  プラグ
３６  配線
３７  層間絶縁膜
３８  接続孔
３９  プラグ
４０  ストッパ絶縁膜
４１  絶縁膜
４２  配線溝
４３  バリアメタル
４４  配線
５１  温度計（計測器）
５１ａ  第１熱電対（第１検出部）
５１ｂ  第２熱電対（第２検出部）
５２ａ，５２ｂ，５２ｃ  金属線
５３ａ，５３ｂ  温度表示部
５４  電圧比較部（比較部）
５５  差の値
５６  熱処理装置
５７  チューブ
５８  半導体ウエハ
５９  ヒータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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