(57)【要約】      （修正有）【課題】  ＦＭ信号の復調を常に適切に行えるＦＭ復調回路を提供する。【解決手段】  ＰＭＯＳ１３、１４及びＮＭＯＳ２２、２３で構成される差分回路は、ｂ、ｃ端子を介して、ＦＭ信号から生成されるパルス信号、それを反転させた反転信号を入力し、電源電圧の変動が影響しない２つの信号Ｓ１、Ｓ２を出力する。それらの信号Ｓ１、Ｓ２は、抵抗５２、５３、コンデンサ６１及びＮＭＯＳ２４、２５で構成される遅延回路である差動回路、ＮＭＯＳ２６〜３１で構成されるＥＸＯＲ回路である差動回路にそれぞれ入力される。それによりＥＸＯＲ回路は、ＰＭＯＳ１１のソースに印加される電源電圧の変動やそれに重畳したノイズが影響しない、遅延回路から出力される信号Ｓ３、Ｓ４と信号Ｓ１、Ｓ２の排他的論理和を出力する。【選択図】  図１
2006352333.tif 000002
【特許請求の範囲】
【請求項１】
ＦＭ信号からパルス信号を生成して該ＦＭ信号の復調を行うＦＭ復調回路において、
前記ＦＭ信号に応じたパルス信号を生成するパルス信号生成手段と、
前記パルス信号生成手段が生成したパルス信号を遅延させる遅延手段と、
前記パルス信号生成手段が生成したパルス信号と前記遅延手段が遅延させたパルス信号の排他的論理和を出力する演算手段と、
前記パルス信号生成手段、前記遅延手段及び前記演算手段のうちの少なくとも一つに印加される電源電圧の変動による、該電源電圧が印加される手段が出力する信号への影響を低減する影響低減手段と、
を具備することを特徴とするＦＭ復調回路。
【請求項２】
ＦＭ信号からパルス信号を生成して該ＦＭ信号の復調を行うＦＭ復調回路において、
前記ＦＭ信号に応じたパルス信号を生成するパルス信号生成手段と、
前記パルス信号生成手段が生成したパルス信号を遅延させる遅延手段と、
前記パルス信号生成手段が生成したパルス信号と前記遅延手段が遅延させたパルス信号の排他的論理和を出力する演算手段と、
前記パルス信号生成手段、前記遅延手段及び前記演算手段のうちの少なくとも一つに印加される電源電圧に重畳したノイズの影響を除去するノイズ除去手段と、
を具備することを特徴とするＦＭ復調回路。
【請求項３】
ＦＭ信号からパルス信号を生成して該ＦＭ信号の復調を行うＦＭ復調回路において、
前記ＦＭ信号に応じたパルス信号を生成するパルス信号生成手段と、
前記パルス信号生成手段が生成したパルス信号を遅延させる遅延手段と、
前記パルス信号生成手段が生成したパルス信号と前記遅延手段が遅延させたパルス信号の排他的論理和を出力する演算手段と、
前記パルス信号生成手段、前記遅延手段及び前記演算手段のうちの少なくとも一つに印加される電源電圧の変動による、該電源電圧が印加される手段が出力する信号への影響を低減する影響低減手段と、
前記電源電圧に重畳したノイズの影響を除去するノイズ除去手段と、
を具備することを特徴とするＦＭ復調回路。
【請求項４】
前記影響低減手段は、前記電源電圧が印加されるパルス信号生成手段を、前記ＦＭ信号及び該ＦＭ信号から生成される信号のうちの一方の信号と共に、該一方の信号を反転させて得られる反転信号をそれぞれ入力し、位相が反転した状態にある２つのパルス信号を該ＦＭ信号に応じたパルス信号として出力する差動回路及び該差動回路に定電流を供給するための定電流回路を有する構成とすることにより実現させる、
ことを特徴とする請求項１、または３記載のＦＭ復調回路。
【請求項５】
前記ノイズ除去手段は、前記遅延手段及び前記演算手段に前記電源電圧をそれぞれ印加させる場合に、前記パルス信号生成手段として、前記ＦＭ信号及び該ＦＭ信号から生成される信号のうちの一方の信号と共に、該一方の信号を反転させて得られる反転信号をそれぞれ入力し、位相が反転した状態にある２つのパルス信号を該ＦＭ信号に応じたパルス信号として出力する差動回路を有する構成を採用し、該遅延手段及び該演算手段として、該２つのパルス信号を入力させる差動回路をそれぞれ採用することにより実現させる、
ことを特徴とする請求項２、または３記載のＦＭ復調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＭ信号からパルス信号を生成してそのＦＭ信号の復調を行うＦＭ復調回路に関する。
【背景技術】
【０００２】
周波数変調は信号を送信するための変調方式の一つとして広く採用されている。その変調方式による変調を行って得られたＦＭ信号を復調するＦＭ復調回路としては、ＦＭ信号からパルス信号を生成してそのＦＭ信号を復調するパルスカウント方式がある。その方式の従来のＦＭ復調回路としては、例えば特許文献１及び２にそれぞれ記載されたものが挙げられる。
【０００３】
特許文献１に実施例として記載されたＦＭ復調回路では、入力したＦＭ信号の電圧を第１の比較回路で第１の基準電圧と比較し、その比較結果である出力信号を遅延させてその電圧を第２の比較回路で第３の基準電圧と比較し、その比較結果である出力信号とＦＭ信号をＡＮＤゲートに入力してそれらの論理積を出力させることにより、ＦＭ信号に応じたパルス信号を生成するようになっている。一方、特許文献２に実施例として記載されたＦＭ復調回路では、ＦＭ信号を整形してパルス信号を生成し、生成したパルス信号及びそれを遅延させたパルス信号を排他的論理和（ＥＸＯＲ）回路に入力してそれらの排他的論理和を出力させることにより、整形によって得られたパルス信号の立ち上がり（前縁）及び立ち下がり（後縁）でパルス信号を生成するようになっている。特許文献１及び２にそれぞれ実施例として記載されたＦＭ復調回路では共に、生成したパルス信号を積分回路（アナログ回路）で平滑することにより、復調した信号を得ている。
【０００４】
特許文献１、２にそれぞれ実施例として記載されたＦＭ復調回路では共に、パルス信号の生成に論理回路を用いている。周知のように、論理回路は論理代数による演算を実施するために構成されたアナログ回路である。動作用に印加された電圧の変動、或いはノイズの重畳により、その出力信号は変化する。その出力信号であるパルス信号をアナログ回路である積分回路に入力するため、それら従来の復調回路には、動作用の電圧の変動やそれに重畳したノイズが復調信号に悪影響を及ぼし、ＦＭ信号を必ずしも適切に復調できないという問題点があった。それにより、ＦＭ信号の復調を常に適切に行えるようにすることが強く望まれていた。
【特許文献１】特開平４−３０１９０４号公報
【特許文献２】特開平６−７７７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＦＭ信号の復調を常に適切に行えるＦＭ復調回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１〜第３の態様のＦＭ復調回路は共に、ＦＭ信号からパルス信号を生成してそのＦＭ信号の復調を行うことを前提とし、それぞれ以下の手段を具備する。
第１の態様のＦＭ復調回路は、ＦＭ信号に応じたパルス信号を生成するパルス信号生成手段と、パルス信号生成手段が生成したパルス信号を遅延させる遅延手段と、パルス信号生成手段が生成したパルス信号と遅延手段が遅延させたパルス信号の排他的論理和を出力する演算手段と、パルス信号生成手段、遅延手段及び演算手段のうちの少なくとも一つに印加される電源電圧の変動による、該電源電圧が印加される手段が出力する信号への影響を低減する影響低減手段と、を具備する。
【０００７】
第２の態様のＦＭ復調回路は、ＦＭ信号に応じたパルス信号を生成するパルス信号生成手段と、パルス信号生成手段が生成したパルス信号を遅延させる遅延手段と、パルス信号生成手段が生成したパルス信号と遅延手段が遅延させたパルス信号の排他的論理和を出力する演算手段と、パルス信号生成手段、遅延手段及び演算手段のうちの少なくとも一つに印加される電源電圧に重畳したノイズの影響を除去するノイズ除去手段と、を具備する。
【０００８】
第３の態様のＦＭ復調回路は、上記第１の態様における構成に加えて、電源電圧に重畳したノイズの影響を除去するノイズ除去手段、を更に具備する。
【発明の効果】
【０００９】
本発明は、パルス信号生成手段、遅延手段及び演算手段のうちの少なくとも一つに印加される電源電圧の変動による影響を影響低減手段によって低減させるため、ＦＭ信号の復調はより適切に行うことができる。
【００１０】
本発明は、パルス信号生成手段、遅延手段及び演算手段のうちの少なくとも一つに印加される電源電圧に重畳したノイズの影響をノイズ除去手段により除去させるため、ＦＭ信号の復調はより適切に行うことができる。影響低減手段により電源電圧の変動による影響を併せて低減させるようにした場合には、ＦＭ信号の復調は更により適切に行うことができるようになる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の実施の形態につき詳細に説明する。
図１は、本実施の形態によるＦＭ復調回路の構成を説明する図であり、図２は、その復調回路の動作を示すタイミングチャートである。図１及び図２を参照して、その復調回路の構成及び動作について詳細に説明する。図１中、１１〜１７はｐ型のＭＯＳＦＥＴ（以下「ＰＭＯＳ」と表記）、２１〜３１はｎ型のＭＯＳＦＥＴ（以下「ＮＭＯＳ」と表記）、４１はオペアンプ、５１〜５４は抵抗、６１、６２はコンデンサである。
【００１２】
オペアンプ４１の非反転入力端子はａ端子と接続され、反転入力端子はＮＭＯＳ２１のソースと接続され、出力端子はそのＮＭＯＳ２１のゲートと接続されている。ＮＭＯＳ２１のドレインはＰＭＯＳ１１のドレインと接続され、ＮＭＯＳ２１のソースには、オペアンプ４１の反転入力端子の他に、他端がグランドと接続された抵抗５１が接続されている。ＰＭＯＳ１１のゲートはそのドレインと接続され、そのソースは電源電圧が印加されたライン（以降「電源電圧ライン」と呼ぶ）と接続されている。本実施の形態では、ａ端子に対し、定電圧回路、例えばバンド・ギャップ・レファレンス回路から定電圧を印加させることにより、ＮＭＯＳ２１に定電流が流れるようにさせている。
【００１３】
定電流が流れるＰＭＯＳ１１のゲートは、ソースが電源電圧ラインと接続されているＰＭＯＳ１２のゲートと接続させることにより、それらＰＭＯＳ１１及び１２にカレントミラー回路を構成させている。それにより、ＰＭＯＳ１２にもＰＭＯＳ１１と同じ定電流が流れるようにさせている。
【００１４】
ＰＭＯＳ１２のドレインは、ＰＭＯＳ１３、１４のソースとそれぞれ接続されている。ＰＭＯＳ１３、１４のドレインはそれぞれ、ソースがグランドに接続されたＮＭＯＳ２２、２３のドレイン及びゲートの両方と接続されている。ＰＭＯＳ１３、１４のゲートはそれぞれｂ、ｃ端子と接続されている。
【００１５】
ｂ、ｃ端子の一方には、ＦＭ信号或いはそのＦＭ信号から得られる信号が入力される。そのＦＭ信号は、入力するＦＭ信号であれば、例えば特許文献１に実施例として記載されたＦＭ復調回路では入力信号源１１の出力信号として得られるものである。ＦＭ信号から得られる信号は、例えば従来技術で得られるパルス信号、より具体的には、例えば特許文献２に実施例として記載されたＦＭ復調回路ではリミッタアンプ１１の出力信号として得られるものである。他方には、そのＦＭ信号或いはそのＦＭ信号から得られる信号を反転させたものが入力される。それにより、ＰＭＯＳ１３、１４は差動回路を構成する形となっている。
【００１６】
ＰＭＯＳ１３のドレインはＮＭＯＳ２２のドレインとゲートにそれぞれ接続され、ＰＭＯＳ１４のドレインも同様に、ＮＭＯＳ２３のドレインとゲートにそれぞれ接続されている。このため、ＮＭＯＳ２２、２３の各ゲートの信号Ｓ１、Ｓ２は、図２に示すように、位相を反転させたものとなる。各ＮＭＯＳ２２、２３のソースにはＰＭＯＳ１３、１４を介してＰＭＯＳ１２から電流が供給されるため、それらを流れる電流は一定となり、信号Ｓ１、Ｓ２の信号レベルが電源電圧ラインの電源電圧の変動に伴って変化するようなことは回避される。
【００１７】
ＰＭＯＳ１５のソースは電源電圧ラインと接続され、そのゲートはそのドレインと接続されている。そのドレインには、ゲートの他に、同じ抵抗値の抵抗５２、５３がそれぞれ接続されている。ゲートをドレインに接続させることにより、ＰＭＯＳ１５はダイオードとして機能する。
【００１８】
抵抗５２、５３の他端はそれぞれ、コンデンサ６１の異なる側に接続されている。抵抗５２では更に、ＮＭＯＳ２４のドレイン、ＮＭＯＳ２６、２９のゲートとそれぞれ接続されている。抵抗５３では更に、ＮＭＯＳ２５のドレイン、ＮＭＯＳ２７、２８のゲートとそれぞれ接続されている。
【００１９】
ＮＭＯＳ２４のソースはグランドと接続され、そのゲートはＮＭＯＳ２２のゲートと接続されている。同様に、ＮＭＯＳ２５のソースはグランドと接続され、そのゲートはＮＭＯＳ２３のゲートと接続されている。それにより、抵抗５２、５３、コンデンサ６１及びＮＭＯＳ２４、２５は差動回路を構成する形となっている。そのような構成を採用したため、コンデンサ６１両端間の電圧には、電源電圧ラインにノイズが重畳してもその影響が生じないようになっている。
【００２０】
ＮＭＯＳ２２と２４のゲート間及びＮＭＯＳ２３と２５のゲート間はそれぞれ接続されているため、それらは同じタイミングでオン／オフする。しかし、抵抗５２、５３間にコンデンサ６１が接続されているため、そのコンデンサ６１両端の電圧変化には、ＮＭＯＳ２４、２５を流れる電流と、コンデンサ６１の静電容量から求められる時定数に応じた遅延が発生する。それにより、抵抗５２、５３と接続された側の信号Ｓ４、Ｓ３はそれぞれ図２に示すようなものとなる。
【００２１】
ＮＭＯＳ２２、２４のゲートには更にＮＭＯＳ３０のゲートが接続され、ＮＭＯＳ２３、２５のゲートには更にＮＭＯＳ３１のゲートが接続されている。ＮＭＯＳ３０のドレインには、ドレインが電源電圧ラインと接続されたＮＭＯＳ２６のソース、ドレインがＰＭＯＳ１６のドレインと接続されたＮＭＯＳ２７のソースがそれぞれ接続されている。ＮＭＯＳ３１のドレインには、ドレインが電源電圧ラインと接続されたＮＭＯＳ２８のソース、ドレインがＰＭＯＳ１６のドレインと接続されたＮＭＯＳ２９のソースがそれぞれ接続されている。ＰＭＯＳ１６のドレインはゲートと接続され、そのソースは電源電圧ラインと接続されている。
【００２２】
ＮＭＯＳ２７、２８のゲートに入力する信号Ｓ３とＮＭＯＳ３０のゲートに入力する信号Ｓ１の間及びＮＭＯＳ２６、２９のゲートに入力する信号Ｓ４とＮＭＯＳ３１のゲートに入力する信号Ｓ２の間には、図２に示すような遅延時間Δｔが存在する。これは、ＰＭＯＳ１６のゲートに入力する信号Ｓ５は、信号Ｓ３、Ｓ１のみに着目すると、それらのうちの一方がＨ（ハイ）でなければＨとなり、それら両方共にＨであればＬ（ロー）となる。それら両方共にＬであればＨとなる。しかし、信号Ｓ３、Ｓ１共にＬのときには、それらの反転信号に相当する信号Ｓ４、Ｓ２は共にＨとなるから、信号Ｓ５はＬとなる。逆の場合も同様である。この結果、図２に示すように、信号Ｓ５は、信号Ｓ１と信号Ｓ３（或いはその反転信号である信号Ｓ２と信号Ｓ４）が異なるときだけＨ、つまり、それらの排他的論理和（ＥＸＯＲ）となる。このことから、ＮＭＯＳ２６〜３１によりＥＸＯＲ回路が構成されている。
【００２３】
上記ＮＭＯＳ２６〜３１によるＥＸＯＲ回路は差動回路とさせている。図２に示すように、信号Ｓ５がＨのときには、ＮＭＯＳ３０とＮＭＯＳ２６が共に、或いはＮＭＯＳ３１とＮＭＯＳ２８が共にオン状態となっている。ＮＭＯＳ３０、３１のゲートにはＮＭＯＳ２４、２５のそれと共にＨの電圧レベルが一定の信号Ｓ１、Ｓ２が入力される。これらの結果、ＰＭＯＳ１６を流れる場合の電流レベルも一定となる。
【００２４】
ＰＭＯＳ１６のゲートは、ソースが電源電圧ラインと接続されたＰＭＯＳ１７のゲートと接続されている。それにより、ＰＭＯＳ１６、１７によりカレントミラー回路を構成させている。このため、ＰＭＯＳ１６を流れる場合の電流レベルは一定となる。
【００２５】
ＰＭＯＳ１７のドレインは、それぞれ他端がグランドに接続された抵抗５４及びコンデンサ６２と接続されている。ＰＭＯＳ１７及びコンデンサ６２は積分回路を構成し、その出力信号は、抵抗５４及びコンデンサ６２と接続されたｄ端子から取り出すようになっている。その出力信号（ＦＭ信号を復調した信号）は、ＰＭＯＳ１７を流れる電流とコンデンサ６２の静電容量に応じたものである。上述した理由によって、電源電圧の変動やそれに重畳したノイズ等の影響が回避、或いはその影響が低減されている。このため、復調信号としてはより適切なものとなっている。
【００２６】
なお、本実施の形態では、定電流回路（オペアンプ４１、ＮＭＯＳ２１、抵抗５１及びＰＭＯＳ１１、１２により構成）とその回路が定電流を供給する差分回路（ＰＭＯＳ１３、１４及びＮＭＯＳ２２、２３により構成）がパルス信号生成手段を実現すると共に影響低減手段も実現する構成要素となっている。これは、電源電圧の変動が影響しない２つのパルス信号（信号Ｓ１、Ｓ２）を供給することにより、後段ではより適切な信号を生成できるようになるからである。つまり、影響低減手段をより有効に利用する形となるからである。その影響低減手段は別の手段上で、或いは別の手段を対象に実現させても良い。
【００２７】
本実施の形態では、抵抗５２、５３、コンデンサ６１及びＮＭＯＳ２４、２５で構成される遅延回路（遅延手段）並びにＮＭＯＳ２６〜３１で構成されるＥＸＯＲ回路（演算手段）を差動回路とすることにより、電源電圧に重畳したノイズの影響を回避させるノイズ除去手段としてそれぞれ機能させているが、それらのうちの一方のみを差動回路とさせても良い。また、上述した以外の変形を行っても良い。
【図面の簡単な説明】
【００２８】
【図１】本実施の形態によるＦＭ復調回路の構成を説明する図である。
【図２】本実施の形態によるＦＭ復調回路の動作を示すタイミングチャートである。
【符号の説明】
【００２９】
１１〜１７    ｐ型のＭＯＳＦＥＴ
２１〜３１    ｎ型のＭＯＳＦＥＴ
４１    オペアンプ
５１〜５４    抵抗
６１、６２    コンデンサ
【図１】
2006352333.tif 000003
【図２】
2006352333.tif 000004