(57)【要約】【課題】  高融点金属シリサイド層への熱負荷を低減することが可能な半導体装置の製造方法を提供すること。【解決手段】  シリコン基板１０の一部領域に高融点金属シリサイド層１３ａ〜１３ｃを形成する工程と、高融点金属シリサイド層１３ａ〜１３ｃの上に層間絶縁膜２１を形成する工程と、層間絶縁膜２１の上に、第１導電膜３１、強誘電体膜３２、及び第２導電膜３３を順に形成する工程と、第１導電膜３３、強誘電体膜３２、及び第２導電膜３１をパターニングすることにより、下部電極３１ａ、キャパシタ誘電体膜３２ａ、及び上部電極３３ａで構成されるキャパシタQを形成する工程と、高融点金属シリサイド層１３ａ〜１３ｃの凝集面積が上限面積以下となるようなアニール時間でアニールを行う工程と、  を有する半導体装置の製造方法による。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体基板の一部領域に高融点金属シリサイド層を形成する工程と、
前記高融点金属シリサイド層の上に絶縁膜を形成する工程と、
前記絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、
前記高融点金属シリサイド層の凝集面積が上限面積以下となるようなアニール時間でアニールを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記アニール時間は、前記高融点金属シリサイド層の凝集面積とアニール時間との関係を示す第１のグラフを用いて、前記上限面積に対応するアニール時間の上限時間を求め、該上限時間以下の時間とされることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記高融点金属シリサイド層を形成する前に、前記半導体基板の前記一部領域にMOSトランジスタのソース／ドレイン領域を形成する工程を有し、
前記高融点金属シリサイド層を形成する工程において、前記ソース／ドレイン上に該高融点金属シリサイド層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記上限面積として、前記高融点金属シリサイド層と前記ソース／ドレイン領域とを合わせた抵抗値が上限抵抗値以下となる面積を採用することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記高融点金属シリサイド層の凝集面積とアニール時間との関係を示す第１のグラフと、前記高融点金属シリサイド層と前記ソース／ドレイン領域とを合わせた抵抗値とアニール時間との関係を示す第２のグラフとを用いることにより、前記上限抵抗値に対応する前記凝集面積の値を求め、該値を前記上限面積とすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記凝集面積として、前記高融点金属シリサイド層に発生する複数の凝集部分の面積のメジアンを採用することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記上限面積として、０．００８μm2を採用することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記アニールを行う工程は、前記キャパシタ誘電体膜を形成した後に、該キャパシタ誘電体膜に対してファーネスを用いて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記アニールを行う工程は、前記強誘電体膜をパターニングする前に、該強誘電体膜を急速熱処理して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記アニールを行う工程は、酸素含有雰囲気中で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
【０００５】
このようなFeRAMを製造する際には、キャパシタ誘電体膜を結晶化させるための結晶化アニール、更にエッチングやスパッタによってキャパシタ誘電体膜が受けたダメージを回復させるための回復アニール等のように、FeRAMに特有のアニールが行われる。これらのアニールはキャパシタ誘電体膜の強誘電体特性を改善するのに寄与する一方、キャパシタ以外の部分、例えばMOSトランジスタのソース／ドレイン領域上の高融点金属シリサイド層等に不要な熱負荷を与えることになり、それによりMOSトランジスタの特性が劣化する恐れがある。
【０００６】
従って、FeRAMの製造工程では、アニール時間やアニール温度といったアニール条件を最適化することにより、MOSトランジスタの特性が劣化するのを抑制しながら、キャパシタ誘電体膜の強誘電体特性を向上させる必要がある。
【０００７】
なお、本発明に関連する技術が下記の特許文献１〜３に開示されている。
【０００８】
そのうち、特許文献１では、コバルトシリサイド（CoSi）層の上面を金属膜等で覆い、この状態でRTA(Rapid Thermal Anneal:急速熱処理)を行うことにより、コバルトシリサイドの凝集を防止している。
【０００９】
また、特許文献２では、コバルトシリサイド層の上にチタン層を形成した後、そのコバルトシリサイド層をアニールすることにより、チタン層中のチタンをコバルトシリサイド層に拡散させ、コバルトシリサイド層の結晶構造を安定化させている。
【００１０】
そして、特許文献３では、酸素又はオゾンのプラズマ雰囲気中でキャパシタ誘電体膜に対するアニールを行うことで、アニール温度を低温化している。
【特許文献１】特開２００３−３４７３１１号公報
【特許文献２】特開２００３−３０３７８６号公報
【特許文献３】特開平６−２１３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、高融点金属シリサイド層への熱負荷を低減することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板の一部領域に高融点金属シリサイド層を形成する工程と、前記高融点金属シリサイド層の上に絶縁膜を形成する工程と、前記絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、前記高融点金属シリサイド層の凝集面積が上限面積以下となるようなアニール時間でアニールを行う工程と、を有する半導体装置の製造方法が提供される。
【００１３】
本発明によれば、高融点金属シリサイド層の凝集面積が上限面積以下となるようなアニール時間でアニールを行うので、アニール時に上記の凝集面積が増大して高融点金属シリサイド層の抵抗が高くなるのを防止できる。そのため、例えばMOSトランジスタのソース／ドレイン領域上に高融点金属シリサイド層を形成し、その後にアニールを行う場合でも、高融点金属シリサイド層でソース／ドレイン領域を十分に低抵抗化することができる。
【００１４】
上記のアニールとしては、例えば、キャパシタ誘電体膜に対してファーネスを用いて行われる回復アニール、又は強誘電体膜を急速熱処理して行われる結晶化アニール等がある。これらのアニールは、FeRAMに特有のものであり、上記の高融点金属シリサイド層に大きな熱負荷を与えるので、上記のように凝集面積の上限面積を規定してアニール時間を決定することにより、高融点金属シリサイド層の抵抗が高くなるのを防止できる。
【発明の効果】
【００１５】
本発明によれば、高融点金属シリサイド層の凝集面積が上限面積以下となるようなアニール時間でアニールを行うので、アニール時に上記の凝集面積が増大して高融点金属シリサイド層の抵抗が高くなるのを防止できる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００１７】
図１〜図７は、本発明の実施の形態に係る半導体装置の製造途中の断面図である。
【００１８】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００１９】
最初に、n型又はp型のシリコン（半導体）基板１０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜１１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜１１を形成してもよい。
【００２０】
次いで、シリコン基板１０の活性領域にp型不純物を導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１８となる熱酸化膜を形成する。
【００２１】
続いて、シリコン基板１０の上側全面に非晶質又は多結晶のシリコン膜を形成し、そのシリコン膜をフォトリソグラフィによりパターニングしてゲート電極１５ａ、１５ｂを形成する。
【００２２】
pウェル１２上には、上記の２つのゲート電極１５ａ、１５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極１５ａ、１５ｂはワード線の一部を構成する。
【００２３】
次いで、ゲート電極１５ａ、１５ｂをマスクにするイオン注入により、各ゲート電極１５ａ、１５ｂの横のシリコン基板１０にn型不純物を導入し、第１〜第３ソース／ドレインエクステンション１４ａ〜１４ｃを形成する。
【００２４】
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５ａ、１５ｂの横に絶縁性サイドウォール１６として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００２５】
続いて、絶縁性サイドウォール１６とゲート電極１５ａ、１５ｂをマスクにしながら、シリコン基板１０にn型不純物を再度イオン注入することにより、各ゲート電極１５ａ、１５ｂの側方のシリコン基板１０に第１〜第３ソース／ドレイン領域１３ａ〜１３ｃを形成する。
【００２６】
ここまでの工程により、シリコン基板１０の活性領域（一部領域）には、ゲート絶縁膜１８、ゲート電極１５ａ、１５ｂ、及び第１〜第３ソース／ドレイン領域１３ａ〜１３ｃによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００２７】
次いで、基板温度３５０℃、処理時間６０秒の条件で減圧雰囲気中において脱ガス処理を行った後、シリコン基板１０とゲート電極１５ａ、１５ｂのそれぞれの上に、スパッタ法によりコバルト層等の高融点金属層１７を形成する。なお、コバルト層は酸化され易いので、酸化防止膜として窒化チタン（TiN）膜を高融点金属層１７の上に形成してもよい。その窒化チタン膜は、スパッタ法により約３０nmの厚さに形成される。
【００２８】
次に、図１（ｂ）に示す断面構造を得るまでの工程について説明する。
【００２９】
まず、窒素雰囲気中において上記の高融点金属層１７を加熱してシリコンと反応させることにより、コバルトシリサイド（CoSi）よりなる第１〜第３高融点金属シリサイド層１７ａ〜１７ｃを第１〜第３ソース／ドレイン領域１３ａ〜１３ｃ上に形成する。このときの熱処理条件としては、例えば、基板温度５２０℃、アニール時間３０秒が採用される。また、この高融点金属シリサイド層はゲート電極１５ａ、１５ｂの表層部分にも形成され、それにより各ゲート電極１５ａ、１５ｂが低抵抗化されることになる。
【００３０】
その後、素子分離絶縁膜１１の上等で未反応となっている高融点金属層１７をウエットエッチングして除去する。ウエットエッチングの条件は特に限定されないが、本実施形態では、エッチング液としてNH4OH、H2O2、及びH2Oの混合溶液よりなるAPM(Ammonia Peroxside Mixture)を用い、エッチング時間を約５分間とする。
【００３１】
なお、高融点金属層１７に対する酸化防止膜として窒化チタン膜を形成する場合には、そのチタン成分を除去するために、上記のウエットエッチングの後にSPM(Sulfuric Peroxide MIxture)を用いて更にウエットエッチングをするのが好ましい。そのSPMはH2SO4とH2O2との混合溶液であり、このウエットエッチングのエッチング時間は例えば１２分とされる。
【００３２】
その後に、窒素雰囲気中で基板温度を８４０℃とするアニールを３０分間行うことにより、第１〜第３高融点金属シリサイド層１７ａ〜１７ｃを構成するコバルトシリサイドを低抵抗の相（CoSi2）に変換する。
【００３３】
上記では、第１〜第３高融点金属シリサイド層１７ａ〜１７ｃとしてコバルトシリサイド層を形成したが、コバルトシリサイド層に代えてニッケルシリサイド層を形成してもよい。
【００３４】
次に、図２（ａ）に示す断面構造を得るまでの工程について説明する。
【００３５】
まず、プラズマCVD法により、窒化シリコン（SiN）膜１９を厚さ約２０nmに形成する。次いで、この窒化シリコン膜１９の上に、シランガスを使用するプラズマCVD法により酸化シリコン膜２０を厚さ約８０nmに形成し、更にその上にTEOSガスを使用するプラズマCVD法により犠牲酸化シリコン膜を約１０００nmに形成する。そして、その犠牲酸化シリコン膜の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、残された酸化シリコン膜２０と窒化シリコン膜１９とを第１層間絶縁膜２１とする。上記のCMPの結果、第１層間絶縁膜２１の厚さは、シリコン基板１０の平坦面上で約７００nmとなる。
【００３６】
次いで、フォトリソグラフィにより第１層間絶縁膜２１をパターニングして、第１〜第３ソース／ドレイン領域１３ａ〜１３ｃのそれぞれの上にコンタクトホールを形成する。そして、各コンタクトホールの内面と第１層間絶縁膜２１の上面に、スパッタ法により厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順にグルー膜として形成する。更に、六フッ化タングステンガスを使用するCVD法により、上記のグルー膜の上にタングステン膜を形成し、そのタングステン膜でコンタクトホールを完全に埋め込む。その後に、第１層間絶縁膜２１上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、上記の膜をコンタクトホールの中に第１〜第３コンタクトプラグ２２ａ〜２２ｃとして残す。これら第１〜第３コンタクトプラグ２２ａ〜２２ｃは、その下の第１〜第３ソース／ドレイン領域１３ａ〜１３ｃと電気的に接続されることになる。
【００３７】
ところで、その第１〜第３コンタクトプラグ２２ａ〜２２ｃは、タングステンを主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
【００３８】
そこで、次の工程では、図２（ｂ）に示すように、上記の第１〜第３コンタクトプラグ２２ａ〜２２ｃを酸化雰囲気から保護するための酸化防止膜２５として、プラズマCVD法により酸窒化シリコン(SiON)膜を厚さ約１００nmに形成する。更に、この酸化防止膜２５の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約１３０nmに形成し、それを絶縁性密着膜２６とする。
【００３９】
次いで、図３（ａ）に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、スパッタ法により第１アルミナ膜２７を厚さ約２０nmに形成する。
【００４０】
次に、図３（ｂ）に示す断面構造を得るまでの工程について説明する。
【００４１】
まず、スパッタ法により貴金属膜、例えばプラチナ膜を厚さ約１５０nmに形成し、それを第１導電膜３１とする。
【００４２】
次いで、強誘電体膜３２として、PZT膜をスパッタ法により第１導電膜３１上に厚さ約１５０nmに形成する。その強誘電体膜３２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜３２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜３２を構成してもよい。
【００４３】
続いて、酸素が１％でアルゴンが９９％の雰囲気中において、強誘電体膜３２を構成するPZTをRTAにより結晶化する。そのRTAの条件は、例えば、基板温度７２５℃、アニール時間１２０秒、昇温速度１２５℃／秒である。このような熱処理は結晶化アニールとも呼ばれる。なお、本明細書において、アニール時の基板温度とは、アニールの期間中におけるシリコン基板１０の最高温度のことを指す。これについては、RTAだけでなく、後述のファーネスアニールでも同様である。
【００４４】
その後に、強誘電体膜３２の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ約２５０nmに形成し、それを第２導電膜３３とする。なお、第２導電膜３３は貴金属膜又は酸化貴金属膜で構成さればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第２導電膜３３として形成してもよい。
【００４５】
次に、図４（ａ）に示すように、上記した第２導電膜３３、強誘電体膜３２、及び第１導電膜３１をこの順に別々フォトリソグラフィによりパターニングして、上部電極３３ａ、キャパシタ誘電体膜３２ａ、及び下部電極３１ａを形成し、これらで強誘電体キャパシタQを構成する。
【００４６】
次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。
【００４７】
まず、水素等の還元性雰囲気からキャパシタQを保護し、キャパシタ誘電体膜３２ａの劣化を防止するための第２アルミナ膜４０をシリコン基板１０の上側全面に形成する。その第２アルミナ膜４０は、例えばスパッタ法により厚さ約２０nmに形成する。
【００４８】
そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜３２ａが受けたダメージを回復させるため、ファーネス内の酸素１００%の雰囲気中において、基板温度６５０℃のアニールを行う。なお、このアニール時間の決め方については、後で詳述する。また、このようなアニールは、回復アニールとも呼ばれる。
【００４９】
次に、TEOSガスを反応ガスとするプラズマCVD法により、第２アルミナ膜４０の上に酸化シリコン膜４１を厚さ約１５００nmに形成する。その酸化シリコン膜４１の上面には、キャパシタQの形状を反映した凹凸が形成される。そこで、この凹凸を無くすために、酸化シリコン膜４１の上面をCMP法により研磨して平坦化し、第２アルミナ膜４０の平坦面上での酸化シリコン膜４１の厚さを約１０００nmにする。
【００５０】
その後、この酸化シリコン膜４１の脱水処理として、酸化シリコン膜４１の表面をN2Oプラズマに曝す。このようなN2Oプラズマ処理に代えて、炉の中で酸化シリコン膜４１をアニールして脱水してもよい。
【００５１】
次いで、後の工程で発生する水素や水分からキャパシタQを保護するための第３アルミナ膜４２を、酸化シリコン膜４１の上にスパッタ法により厚さ約５０nmに形成する。更に、この第３アルミナ膜４２の上に、プラズマCVD法で酸化シリコン膜４３を厚さ約２００nmに形成する。
【００５２】
ここまでの工程により、キャパシタQの上には、酸化シリコン膜４１、４３と第３アルミナ膜４２とで構成される第２層間絶縁膜４４が形成されたことになる。
【００５３】
続いて、図５（ａ）に示すように、第２層間絶縁膜４４の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１、第２窓４５ａ、４５ｂを備えた第１レジストパターン４５を形成する。
【００５４】
そして、平行平板型のプラズマエッチングチャンバ内にシリコン基板２０を入れ、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとして使用しながら、第１、第２窓４５ａ、４５ｂを通じて第２層間絶縁膜４４とその下の第２アルミナ膜４０とをエッチングする。これにより、上部電極３３ａと下部電極３１ａのそれぞれ上の第２層間絶縁膜４４に第１、第２ホール４４ａ、４４ｂが形成される。
【００５５】
この後に、第１レジストパターン４５は除去される。その後、キャパシタQが受けたダメージを回復させる目的で、例えば酸素雰囲気中で基板温度を５００℃とするアニールを６０分間行ってもよい。
【００５６】
次に、図５（ｂ）に示すように、第２層間絶縁膜４４の上にフォトレジストを再び塗布し、それを露光、現像して、第１〜第３コンタクトプラグ２２ａ〜２２ｃのそれぞれの上にホール形状の第３〜第５窓４７ｃ〜４７ｅを備えた第２レジストパターン４７を形成する。なお、第１、第２ホール４４ａ、４４ｂは、この第２レジストパターン４７により覆われる。
【００５７】
そして、第３〜第５窓４７ｃ〜４７ｅを通じて第２層間絶縁膜４４、第１、２アルミナ膜２７、４０、及び絶縁性密着膜２６をエッチングすることにより、各コンタクトプラグ２２ａ〜２２ｃの上に第３〜第５ホール４４ｃ〜４４ｅを形成する。このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸化防止膜２５がこのエッチングにおけるストッパ膜となり、酸化防止膜２５上でエッチングは停止する。
【００５８】
この後に、第２レジストパターン４７は除去される。
【００５９】
上記のように、キャパシタQ上の浅い第１、第２ホール４４ａ、４４ｂとは別の工程において、第１〜第３コンタクトプラグ２２ａ〜２２ｃ上の深い第３〜第５ホール４４ｃ〜４４ｅを形成することで、キャパシタQがエッチング雰囲気に長時間曝されて劣化するのを防ぐことができる。
【００６０】
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
【００６１】
まず、平行平板プラズマエッチングチャンバ内にシリコン基板１０を入れ、エッチングガスとしてCHF3、Ar、及びO2の混合ガスをそのエッチング装置に供給する。これにより、第３〜第５ホール４４ｃ〜４４ｅの下の酸化防止膜２５がエッチング雰囲気に曝されて除去され、これらのホールの下に第１〜第３コンタクトプラグ２２ａ〜２２ｃが露出すると共に、第１、第２ホール４４ａ、４４ｂ内の異物が除去されて、上部電極３３ａと下部電極３１ａの上面が清浄化される。
【００６２】
また、第１〜第３コンタクトプラグ２２ａ〜２２ｃは、本工程が終了するまで酸化防止膜２５によって覆われているので、各コンタクトプラグ２２ａ〜２２ｃを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【００６３】
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
【００６４】
まず、第１〜第５ホール４４ａ〜４４ｅの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール４４ａ〜４４ｅの内面を曝し、その内面をスパッタエッチングする。そのエッチング量は、例えば、酸化シリコン膜の膜厚換算で約１０nmとされる。その後、第１〜第５ホール４４ａ〜４４ｅの内面と第２層間絶縁膜４４の上面とに、スパッタ法によりグルー膜として窒化チタン膜を厚さ約７５nmに形成する。
【００６５】
そして、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第１〜第５ホール４４ａ〜４４ｅを完全に埋め込む。
【００６６】
その後に、第２層間絶縁膜４４の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール４４ａ〜４４ｅの中に残す。第１、第２ホール４４ａ、４４ｂ内に残されたこれらの膜は、それぞれ上部電極３３ａと下部電極３１ａに電気的に接続される第１、第２導電性プラグ５０ａ、５０ｂとされる。また、第３〜第５ホール４４ｃ〜４４ｅ内に残されたこれらの膜は、第１〜第３コンタクトプラグ２２ａ〜２２ｃと電気的に接続される第３〜第５導電性プラグ５０ｃ〜５０ｅとされる。
【００６７】
次に、図７に示す断面構造を得るまでの工程について説明する。
【００６８】
まず、第２層間絶縁膜４４と第１〜第５導電性プラグ５０ａ〜５０ｅのそれぞれの上に、厚さが約６０nmのチタン膜と厚さが約３０nmの窒化チタン膜をこの順にスパッタ法により形成し、これらをバリアメタル層とする。次いで、このバリアメタル層の上に、金属積層膜として、スパッタ法により銅含有アルミニウム膜、チタン膜、及び窒化チタン膜をこの順にそれぞれ厚さ約３６０nm、５nm、７０nmに形成する。
【００６９】
次いで、この金属積層膜の上に、不図示の酸窒化シリコン膜を反射防止膜として形成した後、フォトリソグラフィにより上記の金属積層膜とバリアメタル層とをパターニングして、一層目金属配線５２ａ〜５２ｄと導電性パッド５２ｅとを形成する。なお、一層目金属配線５２ａ〜５２ｄとしては、上記のようにアルミニウム膜を含んだ金属積層膜の他、銅膜を採用し得る。
【００７０】
続いて、第３層間絶縁膜５３としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法によりその第３層間絶縁膜５３を平坦化する。その後に、フォトリソグラフィにより第３層間絶縁膜５３をパターニングして導電性パッド５２ｅの上にホールを形成し、そのホール内にタングステン膜を主に構成される第６導電性プラグ５４を形成する。
【００７１】
次に、図８に示す断面構造を得るまでの工程について説明する。
【００７２】
まず、第３層間絶縁膜の上に、２層目〜５層目金属配線と層間絶縁膜（不図示）とを交互に積層する。そして、最上層の第５金属配線６０の上に、HDPCVD(High Density Plasma CVD)法により酸化シリコン膜を厚さ約７２０nmに形成し、それを第１カバー膜６１とする。更に、この第１カバー膜６１上に、第２カバー膜６２として窒化シリコン（SiN）膜をプラズマCVD法により厚さ約５００nmに形成する。
【００７３】
そして、フォトリソグラフィによりこれら第１、第２カバー膜６１、６２をパターニングして、ボンディングパッドを引き出すための窓６４を形成する。この後は、パッシベーション用のポリイミド膜を形成する工程を行うが、その詳細については省略する。
【００７４】
以上により、本実施形態に係るFeARMの基本構造が完成したことになる。
【００７５】
上記したFeRAMの製造方法には、図３（ｂ）で説明した結晶化アニールや、図４（ｂ）で説明した回復アニール等、FeRAMに特有のアニール工程が行われる。本願発明者は、このようなアニールが第１〜第３ソース／ドレイン領域１３ａ〜１３ｃに与える影響を調べるため、次のような実験を行った。
【００７６】
図９は、この調査において作成されたサンプルのSEM像を元にして描いた平面図である。このサンプルは、シリコン基板１００に酸化シリコンよりなる素子分離絶縁膜１０４を形成し、素子分離絶縁膜１０４で覆われていない部分のシリコン基板１００に、多結晶シリコンよりなる二本の平行な配線１０１、１０２を形成してなる。また、これらの配線１０１、１０２の間のシリコン基板１００上には、図１（ａ）、（ｂ）で説明した第１〜第３高融点金属シリサイド層１７ａ〜１７ｃと同じ成膜条件で、コバルトシリサイド層１０３が形成される。
【００７７】
なお、各配線１０１、１０２の間隔は０．２４μmであり、それらの長さは５０μmである。
【００７８】
そして、このようなサンプルを全部で１０個用意し、このうち５個には上記の回復アニールと結晶化アニールとを施して熱負荷を印加し、残りの５個には熱負荷を印加しなかった。その後、これらのサンプルにおいて、図９のＳ点とＴ点との間のコバルトシリサイド層１０３の抵抗を測定した。熱負荷を印加した場合の抵抗のヒストグラムを図１０（ａ）に、そして熱負荷を印加しなかった場合のヒストグラムを図１０（ｂ）に示す。
【００７９】
なお、図１０（ａ）、（ｂ）において、横軸が抵抗を示し、縦軸がその抵抗値を示したサンプルの個数を示す。
【００８０】
図１０（ｂ）に示されるように、FeRAMの熱負荷を印加しなかった５個のサンプルは、いずれも３４００〜４８００Ω程度の低抵抗の付近に分布している。
【００８１】
これに対し、図１０（ａ）に示されるように、熱負荷を印加したサンプルでは、印加しなかったサンプルよりも高抵抗の方に分布がシフトしている。
【００８２】
コバルトシリサイド層の抵抗が高くなると、その下のソース／ドレイン領域を十分に低抵抗化させることが困難となる。このような不都合は、微細化が進んでコバルトシリサイド層の幅が狭くなるほど顕著となる。
【００８３】
本願発明者は、熱負荷によってコバルトシリサイド層１０３の抵抗が高なる原因を調査するため、熱負荷を印加したサンプルをSEM(Scanning Electron Microscope)で調べた。その結果を図１１に示す。図１１は、上記のSEMの画像を元にして描いた平面図である。
【００８４】
図１１に示されるように、熱負荷を印加したサンプルでは、ＸとＹの部分においてコバルトシリサイド層１０３が凝集し、その部分でコバルトシリサイド層１０３が断線に近い状態になっている。既述の図９で示した箇所Ａ〜Ｄは、このような凝集が見られた場所である。コバルトシリサイド層の凝集は、熱負荷を印加したサンプルでは見られなかったので、熱負荷に伴うコバルトシリサイド層１０３の高抵抗化は、上記の凝集が原因であると言える。
【００８５】
次に、本願発明者は、上記したコバルトシリサイド層１０３の凝集面積が、アニールの温度と時間によってどのように変化するのかを調査した。それにより得られたヒストグラム図１２に示す。
【００８６】
なお、凝集面積とは、コバルトシリサイド層１０３が凝集して消失した部分の面積であり、図１１の例では、X又はYで示される白抜きの部分の面積がその凝集面積となる。
【００８７】
図１２の調査では、図９で説明したのと同様のサンプルを六個用意した。そして、これらのサンプルのそれぞれに対し、アニール条件を変えながら、FeRAMの回復アニールに相当するファーネス内でのアニールを行った。図１２の各ヒストグラムの横軸は、それぞれのサンプルにおけるコバルトシリサイド層１０３の凝集面積を示し、縦軸は、一つのサンプルにおける凝集の発生頻度を示す。
【００８８】
更に、各ヒストグラムの上には、そのグラフを得る際に行ったファーネス内でのアニールの基板温度とアニール時間を記してある。
【００８９】
また、図１２の右上で条件１と条件２が付せられている二つのヒストグラムではコバルトシリサイド層１０３の厚さを８nmとし、これ以外の条件３〜５、１１が付せられているグラフでは上記の厚さを１０nmとした。
【００９０】
図１２の右側の五つのヒストグラムに示されるように、６５０℃の基板温度で行った五つのサンプルでは、アニール時間が長くなるほど分布がブロードになり、面積が大きな凝集が発生する。
【００９１】
また、図１２の右側の五つのヒストグラムと左側の一つのヒストグラムとを比較すると、基板温度が高いほど凝集面積が大きくなる。
【００９２】
更に、図１２の六つのヒストグラムを用いて、凝集面積とアニール時間との関係を調べたところ、図１３に示すような結果が得られた。なお、図１３の横軸は、図１２の各グラフの上に付したアニール時間を示し、縦軸は、図１２の各グラフにおける凝集面積のメジアンを示す。
【００９３】
図１３のグラフ（第１のグラフ）に示されるように、コバルトシリサイド層の凝集面積は、アニール時間に線形に依存することが明らかとなった。更に、図１３から明らかなように、コバルトシリサイド層の膜厚によっても凝集面積の大きさが異なり、膜厚が１０nmの系列は膜厚が８nmの系列よりも下側にシフトする。
【００９４】
上記の図１２、図１３の調査では、キャパシタの回復アニールに相当するファーネスアニールが行われた。これに対し、キャパシタの結晶化アニールではコバルトシリサイド層の凝集にどのような傾向が見られるのかを調べるため、本願発明者は更に次のような調査を行った。
【００９５】
その調査では、図９で説明したのと同様のサンプルを四つ用意し、そのサンプルの各々に対し、キャパシタの結晶化アニールに相当するRTAを行った。そして、RTA後のサンプルのそれぞれについて、コバルトシリサイド層１０３の凝集面積と発生頻度とが調べられた。それにより得られたヒストグラムを図１４に示す。
【００９６】
なお、図１４の各ヒストグラムの上には、図１２と同様に、アニールの条件となる基板温度とアニール時間を記してある。
【００９７】
図１４に示されるように、RTAでは、アニール時間を長くすると凝集の発生頻度が増大するものの、凝集面積はアニール時間により殆ど変わらない。更に、図１２のファーネスアニールと比較して、凝集面積が小さいところに分布があり、且つその分布の幅も狭い。
【００９８】
図１５は、図１２で使用した四つのサンプルを用いて、各サンプルにおける凝集面積のメジアンとアニール時間との関係を調査して得られたグラフである。
【００９９】
図１５から明らかなように、RTAでは、図１３のファーネスアニールのような凝集面積の増加傾向は見られず、凝集面積はアニール時間によらずほぼ一定となった。
【０１００】
また、RTAにおいては、アニール温度を低くすることによって凝集面積を低減できることも図１５から分かる。
【０１０１】
次に、本願発明者は、上記のファーネスアニールとRTAとを組み合わせた場合に、コバルトシリサイド層の凝集にどのような傾向が見られるのかを調査した。それにより得られたヒストグラムを図１６に示す。
【０１０２】
なお、この調査では、図９で説明したのと同様のサンプルを三つ用意し、そのうちの一つに対して、ファーネスアニールの後にRTAを行った。そのサンプルの調査結果は図１６の最上段のグラフに示す通りであり、そのアニール条件がヒストグラムの上に記されている。また、残りの二つのサンプルに対しては、それぞれファーネスアニールとRTAのみを行った。これらの調査結果は、図１６の中段と下段のグラフに示される通りである。また、図１６の各ヒストグラムの縦軸と横軸の意味は、図１２、図１４で説明したのと同様なので省略する。
【０１０３】
図１６に示されるように、ファーネスアニールとRTAとを組み合わせた最上段のグラフの分布は、中段のグラフに示されるファーネスアニールの分布でほぼ定まり、最下段のRTAの分布の影響は殆ど受けない。
【０１０４】
この結果から、コバルトシリサイド層の凝集面積とその分布は、結晶化アニールに相当するRTAよりもむしろ回復アニールに相当するファーネスアニールで決定されることが明らかとなった。
【０１０５】
図１７は、図１６で使用した三つのサンプルを元にして、コバルトシリサイド層の凝集面積の累積確率を算出して得られたグラフである。
【０１０６】
図１７に示されるように、ファーネスアニールとRTAとを組み合わせた条件６のグラフは、ファーネスアニールのみを行う条件５のグラフに大部分が重なる一方、RTAのみを行う条件９のグラフとは大きく離れている。このことからも、コバルトシリサイド層の凝集面積がファーネスアニールによってほぼ決定されることが裏付けられる。
【０１０７】
以上の調査結果から、ファーネスアニールとRTAとを比較すると、キャパシタの回復アニールとなるファーネスアニールの方が、凝集に伴うコバルトシリサイド層の高抵抗化の大きな要因となっていることが明らかとなった。
【０１０８】
コバルトシリサイド層の抵抗は、その凝集面積が大きくなるほど高くなると考えられるが、図１３に示したように凝集面積はアニール時間に線形に依存するので、その抵抗を低くするにはファーネスアニールでのアニール時間を短縮することが有用であると期待される。この点を実証するため、本願発明者は、図１〜図８で説明した第１高融点金属シリサイド層１７ａの長さを７５μm、その幅を０．２４μmとしたサンプルを作成し、その第１高融点金属シリサイド層１７ａとその下の第１ソース／ドレイン領域１３ａとを合わせた抵抗を測定した。その結果を図１８に示す。
【０１０９】
図１８のグラフ（第２のグラフ）に示されるように、上記の抵抗は、ファーネスアニールでのアニール時間にほぼ比例し、そのアニール時間が長いほど高くなる。これは、アニール時間を長くするとコバルトシリサイド層１７ａの凝集面積が大きくなり、凝集によってコバルトシリサイド層１７ａが断線、或いは断線に近い状態になるためであると考えられる。
【０１１０】
このように抵抗値が高くなると、MOSトランジスタのソース／ドレイン領域１３ａで電圧降下が大きくなり、その結果、例えばFeRAMのキャパシタQに印加される電圧が小さくなって、キャパシタQへの情報の書き込みや読み出しができなくなる。このような問題は、コバルトシリサイド１７ａとソース／ドレイン領域１３ａとを合わせた抵抗が２００００Ωを超えると顕著に発生するようになるので、本実施形態では上記の抵抗の上限抵抗値を２００００Ωとする。
【０１１１】
図１８によれば、抵抗値が２００００Ω以下となるには、ファーネスアニールのアニール時間を１００分以下とすればよいことが分かる。但し、この上限時間１００分というのは、本実施形態で使用したファーネスでの上限時間であり、別のファーネスを使用すると、抵抗値を２００００Ω以下にするためのアニールの上限時間が変わる場合がある。
【０１１２】
そこで、本実施形態では、アニール時間よりも絶対的な指標として、コバルトシリサイド層の凝集面積を採用する。既述の図１３（第１のグラフ）を参照すると、アニール時間がその上限時間である１００分のとき、コバルトシリサイドの凝集面積のメジアンは０．００８μm2となる。よって、コバルトシリサイド層とその下のソース／ドレイン領域とを合わせた抵抗値が２００００Ω以下となるには、凝集面積の上限面積を０．００８μm2以下にすればよいことになる。
【０１１３】
このようにすれば、本実施形態とは異なるファーネスを使用する場合でも、そのファーネスを使用して図１３と同様の第１のグラフを作成し、その第１のグラフを用いて、上限面積（０．００８μm2）に対応するアニール時間の上限時間を求めることができる。そして、その上限時間以下のアニール時間で、ファーネス内においてキャパシタに対する回復アニールを行うことにより、コバルトシリサイド層とソース／ドレイン領域とを合わせた抵抗が上限抵抗値（２００００Ω）以下に抑えられ、キャパシタQへの印加電圧の低下等の不都合を回避することが可能となる。
【０１１４】
ところで、上記のように上限時間以下の範囲にアニール時間を制限すると、回復アニールの効果が低下すると考えられる。この点を確かめるため、本願発明者は、キャパシタQの残留分極電荷Qswと、ファーネスによる回復アニールのアニール時間との関係を調査した。その結果を図１９に示す。なお、この調査では、キャパシタQを構成する上部電極３３ａ（図４（ｂ）参照）の大きさを１．１５μm×２．１０μmの矩形とした。
【０１１５】
図１９に示されるように、アニール時間を上限時間の１００分以下としても、残留分極電荷Qswは実質的に変化せず一定である。これにより、上記で懸念された回復アニールの効果の低下は発生せず、アニールの上限時間を限定しても、キャパシタQの特性に大きな影響を与えないことが確かめられた。
【０１１６】
なお、上記では、ファーネスを用いた回復アニールに対してそのアニール時間の上限時間を求めたが、これと同様の手法をRTAによる結晶化アニールに適用し、そのアニール時間の上限時間を求めてもよい。
【０１１７】
更に、上記では、アニール時間の上限時間を設けることで、コバルトシリサイド層の凝集面積が上限面積（０．００８μm2）以下にするようにしたが、本発明はこれに限定されない。図１２で説明したように、ファーネスアニールでの基板温度を下げることでもコバルトシリサイド層の凝集面積を減少させることができる。従って、コバルトシリサイド層の凝集面積が上限面積以下となるように、ファーネスアニールにおける基板温度の上限温度を設定し、その上限温度以下の温度でアニールを行っても、上記の凝集を抑制することが可能となる。この点については、結晶化アニールとして行われるRTAでも同様である。
【０１１８】
以下に、本発明の特徴を付記する。
【０１１９】
（付記１）  半導体基板の一部領域に高融点金属シリサイド層を形成する工程と、
前記高融点金属シリサイド層の上に絶縁膜を形成する工程と、
前記絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、
前記高融点金属シリサイド層の凝集面積が上限面積以下となるようなアニール時間でアニールを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２０】
（付記２）  前記アニール時間は、前記高融点金属シリサイド層の凝集面積とアニール時間との関係を示す第１のグラフを用いて、前記上限面積に対応するアニール時間の上限時間を求め、該上限時間以下の時間とされることを特徴とする付記１に記載の半導体装置の製造方法。
【０１２１】
（付記３）  前記高融点金属シリサイド層を形成する前に、前記半導体基板の前記一部領域にMOSトランジスタのソース／ドレイン領域を形成する工程を有し、
前記高融点金属シリサイド層を形成する工程において、前記ソース／ドレイン上に該高融点金属シリサイド層を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１２２】
（付記４）  前記上限面積として、前記高融点金属シリサイド層と前記ソース／ドレイン領域とを合わせた抵抗値が上限抵抗値以下となる面積を採用することを特徴とする付記３に記載の半導体装置の製造方法。
【０１２３】
（付記５）  前記高融点金属シリサイド層の凝集面積とアニール時間との関係を示す第１のグラフと、前記高融点金属シリサイド層と前記ソース／ドレイン領域とを合わせた抵抗値とアニール時間との関係を示す第２のグラフとを用いることにより、前記上限抵抗値に対応する前記凝集面積の値を求め、該値を前記上限面積とすることを特徴とする付記４に記載の半導体装置の製造方法。
【０１２４】
（付記６）  前記凝集面積として、前記高融点金属シリサイド層に発生する複数の凝集部分の面積のメジアンを採用することを特徴とする付記５に記載の半導体装置の製造方法。
【０１２５】
（付記７）  前記上限面積として、０．００８μm2を採用することを特徴とする付記６に記載の半導体装置の製造方法。
【０１２６】
（付記８）  前記アニールを行う工程は、前記キャパシタ誘電体膜を形成した後に、該キャパシタ誘電体膜に対してファーネスを用いて行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１２７】
（付記９）  前記アニールを行う工程は、前記強誘電体膜をパターニングする前に、該強誘電体膜を急速熱処理して行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１２８】
（付記１０）  前記アニールを行う工程は、酸素含有雰囲気中で行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１２９】
（付記１１）  前記高融点金属シリサイド層を形成する工程は、前記半導体基板の上に高融点金属シリサイド層を形成する工程と、前記高融点金属層をアニールすることにより、該高融点金属層と半導体とを反応させて前記シリサイド層とする工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３０】
（付記１２）  前記高融点金属シリサイド層として、コバルトシリサイド層又はニッケルシリサイド層を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１３１】
【図１】図１（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の実施の形態において作成されたサンプルのSEM像を元にして描いた平面図である。
【図１０】図１０（ａ）、（ｂ）は、本発明の実施の形態において、熱負荷を印加した場合としなかった場合におけるソース／ドレイン領域の抵抗のヒストグラムである。
【図１１】図１１は、本発明の実施の形態において、熱負荷を印加したサンプルのSEM像を元にして描いた図である。
【図１２】図１２は、本発明の実施の形態において、コバルトシリサイド層の凝集面積が、ファーネスアニールの温度とアニール時間によってどのように変化するのかを調査して得られたヒストグラムである。
【図１３】図１３は、本発明の実施の形態において、コバルトシリサイド層の凝集面積とファーネスアニールによるアニール時間との関係を調査して得られたグラフである。
【図１４】図１４は、本発明の実施の形態において、コバルトシリサイド層の凝集面積が、RTAの温度とアニール時間によってどのように変化するのかを調査して得られたヒストグラムである。
【図１５】図１５は、本発明の実施の形態において、本発明の実施の形態において、コバルトシリサイド層の凝集面積とRTAのアニール時間との関係を調査して得られたグラフである。
【図１６】図１６は、本発明の実施の形態において、ファーネスアニールとRTAとを組み合わせた場合に、コバルトシリサイド層の凝集にどのような傾向が見られるのかを調査して得られたヒストグラムである。
【図１７】図１７は、図１６で使用した三つのサンプルを元にして、コバルトシリサイド層の凝集面積の累積確率を算出して得られたグラフである。
【図１８】図１８は、本発明の実施の形態において、ファーネスアニールでのアニール時間とコバルトシリサイド層の抵抗値との関係を調査して得られたグラフである。
【図１９】図１９は、本発明の実施の形態において、RTAのアニール時間とキャパシタの残留分極電荷との関係を調査して得られたグラフである。
【符号の説明】
【０１３２】
１０…シリコン基板、１１…素子分離絶縁膜、１２…pウェル、１３ａ〜１３ｃ…第１〜第３ソース／ドレイン領域、１５ａ、１５ｂ…ゲート電極、１６…絶縁性サイドウォール、１７…高融点金属層、１７ａ〜１７ｃ…第１〜第３高融点金属シリサイド層、１８…ゲート絶縁膜、１９…窒化シリコン膜、２０…酸化シリコン膜、２１…第１層間絶縁膜、２２ａ〜２２ｃ…第１〜第３コンタクトプラグ、２５…酸化防止膜、２６…絶縁性密着膜、２７…第１アルミナ膜、３１…第１導電膜、３１ａ…下部電極、３２…強誘電体膜、３２ａ…キャパシタ誘電体膜、３３…第２導電膜、３３ａ…上部電極、４０…第２アルミナ膜、４１…酸化シリコン膜、４２…第３アルミナ膜、４３…酸化シリコン膜、４４…第２層間絶縁膜、４４ａ〜４４ｅ…第１〜第５ホール、４５…第１レジストパターン、４５ａ、４５ｂ…第１、第２窓、４７…第２レジストパターン、４７ｃ〜４７ｅ…第３〜第５窓、５０ａ〜５０ｅ…第１〜第５導電性プラグ、５２ａ〜５２ｄ…一層目金属配線、５２ｅ…導電性パッド、５３…第３層間絶縁膜、５４…第６導電性プラグ、６０…第５金属配線、６１、６２…第１、第２カバー膜、６４…窓。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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