(57)【要約】    【課題】  データの破壊を効果的に防止する。    【解決手段】  一対のメモリセルＭＣＬ、ＭＣＲのドレイン拡散領域１４、ソース拡散領域１５にシリサイド層１８が埋め込まれ、シリサイド層１８の底面はシリコン酸化膜１１まで達している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁膜上に第１導電型の半導体層を形成してなるＳＯＩ基板を備え、
この半導体層に底部が前記絶縁膜に到達するように形成される第２導電型の拡散領域と、
この拡散領域に挟まれるように前記半導体層上にゲート絶縁膜を介して形成されるゲート電極と、
前記拡散領域、前記ゲート電極及び前記絶縁膜により囲まれる前記半導体層の領域を他から電気的に分離することにより形成され電荷の保持状態によりデータを記憶するボディ領域と
により形成されるトランジスタによりメモリセルが前記ＳＯＩ基板上に構成される半導体記憶装置であって、
前記拡散領域に、前記半導体層と略同一の厚さを有し、その底部が前記絶縁膜と前記半導体層との境界面近傍となるように形成されたシリサイド膜を備えた
ことを特徴とする半導体記憶装置。
【請求項２】
前記シリサイド膜は、その一部が前記半導体層と略同一の厚さを有し、他の部分は前記拡散領域の表面に該一部よりも薄く形成されたことを特徴とする、請求項１記載の半導体記憶装置。
【請求項３】
前記シリサイド膜は、配線層と電気的に接続され、この配線層に与えられる電圧を前記拡散領域に印加するように構成された請求項１記載の半導体記憶装置。
【請求項４】
シリコン基板上の絶縁膜上に第１導電型の半導体層を形成してなるＳＯＩ基板を備え、
この半導体層に底部が前記絶縁膜に到達するように形成される第２導電型の拡散領域と、
この拡散領域に挟まれるように前記半導体層上にゲート絶縁膜を介して形成されるゲート電極と、
前記拡散領域、前記ゲート電極及び前記絶縁膜により囲まれる前記半導体層の領域を他から電気的に分離することにより形成され電荷の保持状態によりデータを記憶するボディ領域と
により形成されるトランジスタによりメモリセルが前記ＳＯＩ基板上に構成される半導体記憶装置であって、
前記絶縁膜の厚さが１００ｎｍ以下であり、前記拡散領域に、シリサイド膜を備えたことを特徴とする半導体記憶装置。
【請求項５】
前記シリコン基板表面に拡散領域を形成したことを特徴とする、請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをダイナミックに記憶する半導体記憶装置に関し、より詳しくは、メモリセルが、他のメモリセルから電気的に分離されたフローティングの半導体層（ボディ領域）を備え、このボディ領域が過剰の多数キャリアを保持するか否かで、データを記憶する半導体装置に関するものである。
【背景技術】
【０００２】
大きな記憶容量を有する半導体記憶装置として一般的に用いられているＤＲＡＭは、微細化の進展によりその構造が一層複雑化してきている。構造を比較的単純にするための新しいＤＲＡＭも提案されているが、その制御性に難点があるなど、いずれにしても高集積化と高性能化を図ることが非常に難しくなっている。
【０００３】
構造が単純なため高集積化が可能で、しかも高性能化を図ることができる半導体装置として、ＳＯＩ基板上に形成され他から電気的に分離されたボディ領域に過剰の多数キャリアを保持させるか否かによりしきい値電圧を変更し、これによりデータを記憶する半導体記憶装置が、特許文献１より提案されている。
【０００４】
図１６は、この特許文献１に開示された半導体記憶装置としてのＤＲＡＭの単位メモリセルの断面構造を示し、図１７はその等価回路を示している。メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＯＳトランジスタにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にＰ型シリコン層が形成されたＳＯＩ基板が用いられている。このＰ型シリコン層のうち、メモリセルが形成される領域には、Ｐ型不純物がイオン注入され、これがボディ領域１２とされる。その後、このボディ領域１２の上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてＮ型ソース／ドレイン拡散領域１４、１５が形成されている。ソース／ドレイン拡散領域１４、１５は、底部のシリコン酸化膜１１に達する深さに形成されている低抵抗層１５Ａと、この低抵抗層からゲート電極１３方向へ拡張している高抵抗層１５ＢとからなるＬＤＤ構造とされている。
【０００５】
ゲート電極１３下方のボディ領域１２は、チャネル幅方向（図１６の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はＰＮ接合分離されたフローティング状態になる。このメモリセルＭＣをマトリクス配列する場合、ゲート電極１３はワード線ＷＬに接続され、ソース拡散領域１５は固定電位線（接地電位線）に接続され、ドレイン拡散領域１４はビット線ＢＬに接続される。
【０００６】
図１８は、メモリセルアレイのレイアウトを示し、図１９及び図２０はそれぞれ図１８のＡ−Ａ’、Ｂ−Ｂ’断面を示している。ボディ領域１２は、シリコン酸化膜２１（図２０）の埋め込みにより素子分離され、格子状にパターン形成される。ゲート電極１３は一方向に連続的に形成されて、これがワード線ＷＬとなる。ソース拡散領域１５は、ワード線ＷＬ方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。トランジスタ上は層間絶縁膜２３で覆われこの上にビット線ＢＬが形成される。ビット線ＢＬは、二つのトランジスタ（メモリセル）で共有するドレイン拡散領域１４にコンタクトして、ワード線ＷＬと交差するように配設される。
【０００７】
このメモリセルでは、ボディ領域１２の多数キャリアである正孔（ホール）の蓄積を利用してデータを記憶する。即ち、メモリセルを構成するＭＯＳトランジスタを五極管領域で動作させることにより、ドレイン拡散領域１４から大きな電流を流し、ドレイン拡散領域１４の近傍でインパクトイオン化を生じさせる。このインパクトイオン化により生成される過剰の多数キャリアである正孔をボディ領域１２に保持させ、その正孔蓄積状態（熱平衡状態より電位が高い状態）を例えばデータ“１”とする。ドレイン拡散領域１４とボディ領域１２の間のＰＮ接合を順方向バイアスして、ボディ領域１２の正孔をドレイン拡散領域１４側に放出した状態をデータ“０”とする。
【０００８】
データ“０”、“１”は、ボディ領域１２の電位の差であり、ＭＯＳトランジスタのしきい値電圧の差として記憶される。即ち、正孔蓄積によりボディ領域１２の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディ領域１２に多数キャリアである正孔を蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変らない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【０００９】
【特許文献１】特開２００３−６８８７７号公報（［００１７］〜［００２６］段落、図１他）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このようなＤＲＡＭにおいては、１つのメモリセルのボディ領域に蓄積された正孔が、隣接するメモリセルのボディ領域に、寄生バイポーラトランジスタを通じて流れ込むことにより、隣接するメモリセルのデータが変化又は破壊されることが起こり得るという問題がある（寄生バイポーラトランジスタによるディスターブ）。これを具体的に説明する。例えば、図２１に示すように、メモリセルＭＣＬには、そのボディ領域１２に過剰の正孔が保持されてデータ”１”が記憶され、一方メモリセルＭＣＬと隣接しビット線ＢＬを共有するメモリセルＭＣＲには、そのボディ領域１２に正孔が保持されずデータ”０”が記憶されているとする。
【００１１】
この状態において、メモリセルＭＣＬを”１”から”０”に書き換える場合には、メモリセルＭＣＲとＭＣＬとが共有するビット線ＢＬの電圧が”Ｈ”から”Ｌ”とされ、これにより、メモリセルＭＣＬのボディ領域１２（ｐ型）の正孔が、ビット線ＢＬが接続されるドレイン拡散領域１４（ｎ型）に注入される。注入された正孔は、ｎ型のドレイン拡散領域１４内の多数キャリアである電子と再結合して消滅するが、正孔の拡散長は長いので、一部の正孔は、隣接するメモリセルＭＣＲのボディ領域１２（ｐ型）に流れ込む可能性がある。これにより、メモリセルＭＣＲでは”０”データが破壊されることが生じ得る。素子の微細化が進めば、ドレイン拡散領域１４の長さも短くなるので、この現象は一層無視することができないものとなる。
本発明は、この点に鑑み、メモリセルアレイの微細化が進んでも、データの破壊を効果的に防止することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体記憶装置は、絶縁膜上に第１導電型の半導体層を形成してなるＳＯＩ基板を備え、この半導体層に底部が前記絶縁膜に到達するように形成される第２導電型の拡散領域と、この拡散領域に挟まれるように前記半導体層上にゲート絶縁膜を介して形成されるゲート電極と、前記拡散領域、前記ゲート電極及び前記絶縁膜により囲まれる前記半導体層の領域を他から電気的に分離することにより形成され電荷の保持状態によりデータを記憶するボディ領域とにより形成されるトランジスタによりメモリセルが前記ＳＯＩ基板上に構成される半導体記憶装置であって、前記拡散領域に、前記半導体層と略同一の厚さを有し、その底部が前記絶縁膜と前記半導体層との境界面近傍となるように形成されたシリサイド膜を備えたことを特徴とする。
【００１３】
この発明に係る半導体記憶装置の製造方法は、絶縁膜上に不純物を添加されたシリコンからなる１導電型のボディ領域をメモリセル単位で他から電気的に分離して形成するボディ領域形成工程と、前記ボディ領域上にゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記ゲート電極の両側の前記ボディ領域に不純物を注入して、底面が前記絶縁膜の表面に到達するような第２導電型の拡散領域を形成する拡散領域形成工程と、前記拡散領域の表面に金属膜を形成する金属膜形成工程と、前記金属膜を加熱して前記拡散領域のシリコンと反応させて前記絶縁膜近傍まで底面が到達する厚さを有するシリサイド層を形成するシリサイド層形成工程と、前記シリサイド層に接続される配線層を形成する配線層形成工程とを備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、前記拡散領域にシリサイド膜が形成されることにより、１つのメモリセルのボディ領域に蓄積された多数キャリアが放出される場合に、その放出されたキャリアは、シリサイド層と拡散領域の界面で再結合により消滅する。従って、隣のメモリセルのボディ領域にキャリアが流れ込み、データが破壊されることを効果的に防止することができる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態に係るＤＲＡＭの構成を示している。このＤＲＡＭは、図１８と同様の配線レイアウトとされ、Ｂ−Ｂ’断面図も図２０と同様である。図１は、本実施の形態のＤＲＡＭのメモリセルアレイの図１８におけるＡ−Ａ’断面図を示している。同一の符号を付した部分は、図１６〜２０に示した従来例と同様であるので、その詳細な説明は省略する。
【００１６】
この第１の実施の形態では、一対のメモリセルＭＣＬ、ＭＣＲ間に存在するドレイン拡散領域１４、ソース拡散領域１５に、シリサイド層１８が埋め込まれている。シリサイド層１８は、一対のメモリセルＭＣＬ、ＭＣＲが共有するビット線ＢＬとドレイン拡散領域１４との間のコンタクト抵抗を低減する役割を有し、ドレイン拡散領域１４と同一の厚さを与えられている。シリサイド層１８の底面は、ボディ領域層１２（又はドレイン拡散領域１４）と絶縁膜１１との境界面と一致している。ここで、図２１で説明したのと同様に、図１のメモリセルＭＣＬのボディ領域１２に過剰の正孔が保持されてデータ”１”が記憶され、隣接するメモリセルＭＣＲのボディ領域１２には、正孔が保持されずデータ”０”が記憶されている状態を想定する。この状態において、メモリセルＭＣＬを”０”に書き換えるため、ビット線ＢＬの電圧が”Ｈ”から”Ｌ”とされ、メモリセルＭＣＬのボディ領域１２の正孔が、ドレイン拡散領域１４に注入されたとする。この場合でも、注入された正孔は、シリサイド層１８とドレイン拡散領域１４の界面で電子と再結合して消滅し、メモリセルＭＣＲ側のボディ領域１２に到達することは無い。従って、メモリセルＭＣＲのデータ”０”が破壊されることはない。このシリサイド層１８は、後述する製造工程により微細に形成することが可能であるから、素子領域の大型化を招くこともない。
【００１７】
次に、図１に示すメモリセルアレイの製造工程を、図２〜図８を参照して説明する。
まず、図２に示すように、シリコン基板１０上にシリコン酸化膜１１、Ｐ型活性層１２’を順に堆積する。ここでＰ型活性層１２’は、不純物濃度が１ｅ＋１４［ｃｍ−３］程度の低不純物濃度のものとする。その後、このＰ型活性層１２’を、一対のメモリセルＭＣを形成する領域（メモリセル形成領域）ごとに素子分離絶縁膜（図２では図示せず。図２０のシリコン酸化膜２１に相当）により分離する。分離されたメモリセル形成領域にＰ型の不純物をイオン注入し、ボディ領域１２を形成する。
【００１８】
次に、図３に示すように、このボディ領域１２上に、シリコン酸化膜からなるゲート絶縁膜１６Ａを全面に堆積し、その上に更に、ゲート電極１３の材料としてのポリシリコン膜を全面に１５０ｎｍ程度の厚さに堆積する。その後、パターニングと反応性イオンエッチング法（ＲＩＥ法）により、図３に示すようなゲート電極１３を形成する。
そして、図４に示すように、このゲート電極１３をマスクとしてＮ型の不純物をボディ領域１２に注入させて、自己整合的にＮ型のドレイン／ソース拡散領域１４、１５を形成する。更に、図５に示すように、ゲート電極１３にシリコン酸化膜からなるサイドウオール１６Ｂを形成する。サイドウオール１６Ｂは、基板の全面にＣＶＤ酸化膜を堆積した後、ＲＩＥ法により不要な部分をエッチングすることにより形成される。続いて、サイドウオール１６Ｂ及びゲート電極１３をマスクとして再度Ｎ型の不純物をボディ領域１２にイオン注入させる。これにより、ドレイン拡散領域１４及びソース拡散領域１５を、図５に示すように、シリコン酸化膜１１の上面まで底面が到達する低抵抗層１５Ａと、この低抵抗層からゲート電極方向に延びる高抵抗層１５Ｂとを有する所謂ＬＤＤ構造に形成する。この後、ボディ領域１２及びドレイン拡散領域１４をエッチングして、図２０に示したようなシリコン酸化膜２１を埋め込み形成することにより、ボディ領域１２を格子状にパターン形成する。
【００１９】
次に、図６に示すように、このサイドウオール１６Ｂの両側に、シリコン酸化膜からなるエクストラサイドウオール１６Ｃを形成する。このエクストラサイドウオール１６Ｃをマスクとして、ドレイン拡散領域１４にコバルト（Ｃｏ）からなる金属膜１８Ａを、スパッタ法により蒸着する。コバルトの代わりに、タングステン（Ｗ）等を用いることをできる。
次いで、図７に示すように、所定の熱工程により、この金属膜１８Ａをドレイン拡散領域１４中のシリコンと反応させ、シリサイド膜１８を、シリコン酸化膜１１の上面まで達する厚さに形成する。
未反応の金属膜１８Ａを除去し、エクストラサイドウオール１６Ｃを除去した後、図８に示すように、減圧ＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜２３を全面に堆積させる。続いて、層間絶縁膜２３を、ゲート電極１３が露出しない程度にまで平坦化させた後、ドレイン拡散領域１４上のシリコン酸化膜２３をエッチングしてコンタクト孔を形成する。そして、このコンタクト孔の内部に、タングステン等からなるバリアメタル２０をスパッタ法により形成した後、ビット線ＢＬを形成して、メモリセルアレイが完成する。
【００２０】
次に、本発明の第２の実施の形態に係るＤＲＡＭのメモリセルアレイの断面図を、図９を参照して説明する。この実施の形態では、一対のメモリセルＭＣＬ、ＭＣＲが共有するドレイン拡散領域１４に形成されるシリサイド層１８の形状が、第１の実施の形態のものとは異なっている。すなわち、この実施の形態のシリサイド層１８は、図９に示すように、ドレイン拡散領域１４の表面側に広域に亘って形成された上層部１８Ｅと、この上層部１８Ｅの下部に、上層部１８Ｅよりも峡い面積に形成されてその下端がシリコン酸化膜１１に到達する下層部１８Ｃとから形成される。
シリサイドは、一般にシリコンとの密着性は良好であるが、シリコン酸化膜との密着性が良好でない。そこで、本実施の形態では、下層部１８Ｃの横方向の断面積を小さくして、シリコン酸化膜１１とシリサイド層１８との接合部の面積を小さくしている。このようにしても、ドレイン拡散領域１４に蓄積された正孔の再結合は十分防止できる。また、この構成の場合、第１の実施の形態に比べ、ドレイン拡散領域１４とシリサイド層１８との間の接触面積を広くすることができ、コンタクト抵抗を小さくすることが可能となる。
【００２１】
次に、この第２の実施の形態のメモリセルアレイの製造工程を、図１０〜図１３に基づいて説明する。第１実施の形態と同様に、図１〜図５に示す工程を実行した後、図１０に示すように、エクストラサイドウオール１６Ｃをサイドウオール１６Ｂの外側に形成し、これをマスクとして、コバルトからなる金属膜１８Ｂをスパッタ法により蒸着する。続いて、図１１に示すように、この金属膜１８Ｂに所定の熱工程を加えることにより、シリサイド膜１８Ｃを形成する。このとき、シリサイド膜１８Ｃの厚さは、その底面がドレイン拡散領域１５の中層で止まるよう、熱工程の熱処理時間を調整する。
【００２２】
続いて、図１２に示すようにエクストラサイドウオール１６Ｃを除去した後、サイドウオール１６Ｂをマスクとして、コバルトからなる金属膜１８Ｄをスパッタ法により蒸着する。その後、図１３に示すように、この金属膜１８Ｄに所定の熱工程を施し、シリサイド膜１８Ｅを形成する。シリサイド膜１８Ｅは、シリコン酸化膜１１とは接触せず、シリコン層であるドレイン拡散領域１４とのみ接合しているので、接着性の問題は生じない。
【００２３】
なお、この熱工程により、シリサイド層１８Ｃは更に下方まで延伸するので、熱工程の時間を調整して、このシリサイド層１８Ｃの底面を、シリコン酸化膜１１の上面まで到達させる。その後、第１の実施の形態で図８及び図９を参照して説明したのと同様に、層間絶縁膜２３やビット線ＢＬ等を形成して、メモリセルアレイが完成する。
【００２４】
次に、本発明の第３の実施の形態に係るＤＲＡＭのメモリセルアレイの断面図を、図１４を参照にて説明する。この実施の形態では、一対のメモリセルＭＣＬ、ＭＣＲが共有するドレイン拡散領域１４に形成されるシリサイド層１８の形状が、第１および第２の実施の形態のものとは異なっている。すなわち、この実施の形態のシリサイド層１８は、図１４に示すように、ドレイン拡散領域１４の表面側に広域に亘って形成された層から形成されている。
ドレイン拡散領域１４の厚さが薄い場合、シリコン表面側に形成されたシリサイド層１８により、ボディ領域１２の正孔が隣接するメモリセルのボディ領域に流れ込むことを防止することができる。ドレイン拡散領域１４の膜厚としては例えば１００ｎｍ以下、または、シリサイド層１８とシリコン酸化膜１１との間が例えば８０ｎｍ以下にすることにより正孔の流れ込みを防止することが可能となる。より一般的には、シリサイド層１８の底面とシリコン酸化膜１１との間の距離を、ドレイン拡散領域１４の厚さの４／５以下とすることができる。
【００２５】
次に、本発明の第４の実施の形態に係るＤＲＡＭのメモリセルアレイの断面図を、図１５を参照にて説明する。この実施の形態では、一対のメモリセルＭＣＬ、ＭＣＲが共有するドレイン拡散領域１４に形成されるシリサイド層１８の形状が、第１および第２の実施の形態のものとは異なっている。すなわち、この実施の形態のシリサイド層１８は、図１５に示すように、ドレイン拡散領域１４の表面側に広域に亘って形成された層から形成されている。シリコン基板１０の表面層に拡散層を形成しプレート電極２４が形成されている。
プレート電極２４に電位を与えることによりドレイン拡散層１４のポテンシャルを制御することが可能となる。シリコン表面側に形成されたシリサイド層１８と、このプレート電極によるポテンシャルの制御により、ボディ領域１２の正孔が隣接するメモリセルのボディ領域に流れ込むことを防止することができる。
【００２６】
以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な改変、追加、置換等が可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態のＤＲＡＭのメモリセルアレイの断面図を示している。
【図２】第１の実施の形態のメモリセルアレイの製造工程を示す。
【図３】第１の実施の形態のメモリセルアレイの製造工程を示す。
【図４】第１の実施の形態のメモリセルアレイの製造工程を示す。
【図５】第１の実施の形態のメモリセルアレイの製造工程を示す。
【図６】第１の実施の形態のメモリセルアレイの製造工程を示す。
【図７】第１の実施の形態のメモリセルアレイの製造工程を示す。
【図８】第１の実施の形態のメモリセルアレイの製造工程を示す。
【図９】本発明の第２の実施の形態のＤＲＡＭのメモリセルアレイの断面図を示している。
【図１０】第２の実施の形態のメモリセルアレイの製造工程を示す。
【図１１】第２の実施の形態のメモリセルアレイの製造工程を示す。
【図１２】第２の実施の形態のメモリセルアレイの製造工程を示す。
【図１３】第２の実施の形態のメモリセルアレイの製造工程を示す。
【図１４】本発明の第３の実施の形態のＤＲＡＭのメモリセルアレイの断面図を示している。
【図１５】本発明の第４の実施の形態のＤＲＡＭのメモリセルアレイの断面図を示している。
【図１６】従来技術に係るＤＲＡＭの単位メモリセルの断面構造を示している。
【図１７】図１６のメモリセルの等価回路である。
【図１８】従来技術に係るＤＲＡＭのメモリセルアレイのレイアウトを示している。
【図１９】図１８のＡ−Ａ’断面図を示している。
【図２０】図１８のＢ−Ｂ’断面を示している。
【図２１】従来技術の問題点を示している。
【符号の説明】
【００２８】
ＭＣ、ＭＣＲ、ＭＣＬ・・・メモリセル、  １０・・・シリコン基板、  １１・・・シリコン酸化膜、  １２´・・・Ｐ型活性層、  １２・・・ボディ領域、  １３・・・ゲート電極、  １４・・・ドレイン拡散領域、  １５・・・ソース拡散領域、  １６・・・ゲート酸化膜、  １８・・・シリサイド層、  ２０・・・バリアメタル、  ＢＬ・・・ビット線、  ２１・・・シリコン酸化膜、  ２３・・・層間絶縁膜、  ２４・・・プレート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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