(57)【要約】      （修正有）【課題】ページバッファを含み、センシングノード間のカップリングキャパシタンス成分を減らし、全体チップサイズを減少させる。【解決手段】 設定された数のビットラインごとに一つずつ対応するように連結され、Ｙゲート回路に結され、ビットライン制御信号、ビットライン選択信号および制御信号に応答して読み出し動作またはプログラム動作を同時に行う複数のページバッファを含み、複数のページバッファそれぞれは、読み出し動作の際に設定された数のビットラインのいずれか１本から受信される読み出しデータに対応するセンシングデータを格納し、その格納されたセンシングデータをＹゲート回路に出力し、プログラム動作の際にＹゲート回路から受信されるプログラムデータを格納し、その格納されたプログラムデータを設定された数のビットラインのいずれか１本に出力することを特徴とする。【選択図】図２
2006286167.tif 000002
【特許請求の範囲】
【請求項１】
設定された数のビットラインごとに一つずつ対応するように連結され、Ｙゲート回路にさらに連結され、ビットライン制御信号、ビットライン選択信号および制御信号に応答して読み出し動作またはプログラム動作を同時に行う複数のページバッファを含み、
前記複数のページバッファそれぞれは、前記読み出し動作の際に前記設定された数のビットラインのいずれか１本から受信される読み出しデータに対応するセンシングデータを格納し、その格納されたセンシングデータを前記Ｙゲート回路に出力し、前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し、その格納されたプログラムデータを前記設定された数のビットラインのいずれか１本に出力することを特徴とするフラッシュメモリ装置のページバッファ回路。
【請求項２】
前記設定された数が４であることを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
【請求項３】
前記ビットライン制御信号の数が、前記複数のページバッファそれぞれに連結される前記ビットラインの数と同一であり、
前記ビットライン選択信号の数も、前記複数のページバッファそれぞれに連結される前記ビットラインの数と同一であることを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
【請求項４】
前記複数のページバッファそれぞれは、
前記ビットライン制御信号とビットライン選択信号に応答して、前記設定された数のビットラインのいずれか１本を選択し、その選択されたビットラインをセンシングノードに連結し、残りのビットラインを前記センシングノードから分離すると同時に、前記残りのビットラインにビットラインバイアス電圧を供給するビットライン選択回路と、
前記制御信号に応答して、前記読み出し動作の際に前記センシングノードに連結されたビットラインから受信される前記読み出しデータをセンシングし、前記センシングデータを格納し、前記プログラム動作の際に前記Ｙゲート回路のＹゲートのいずれか一つから受信される前記プログラムデータを格納し、その格納されたプログラムデータを前記センシングノードに連結されたビットラインに出力するレジスタ回路とを含むことを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
【請求項５】
前記ビットライン選択回路は、
前記ビットライン制御信号に応答して、前記選択されたビットラインを除いた残りのビットラインに前記ビットラインバイアス電圧を供給する第１選択回路と、
前記ビットライン選択信号に応答して、前記選択されたビットラインを前記センシングノードに連結する第２選択回路とを含むことを特徴とする請求項４に記載のフラッシュメモリ装置のページバッファ回路。
【請求項６】
前記第１選択回路は、前記設定された数のビットラインと前記ビットラインバイアス電圧との間にそれぞれ連結され、前記ビットライン制御信号にそれぞれ応答してターンオンまたはオフされる第１スイッチを含み、
前記第２選択回路は、前記ビットラインと前記センシングノードとの間にそれぞれ連結され、前記ビットライン選択信号にそれぞれ応答してターンオンまたはオフされる第２スイッチを含み、
前記第１スイッチのいずれか一つがターンオフされるとき、残りの第１スイッチは全てターンオンされ、前記第２スイッチのいずれか一つがターンオンされるとき、残りの第２スイッチは全てターンオフされることを特徴とする請求項５に記載のフラッシュメモリ装置のページバッファ回路。
【請求項７】
前記制御信号は、プリチャージ制御信号、ラッチ制御信号、プログラム制御信号、入出力制御信号およびリセット制御信号を含み、
前記レジスタ回路は、
前記プリチャージ制御信号に応答して、前記センシングノードを設定された電圧レベルにプリチャージするプリチャージ回路と、
前記読み出し動作の際、前記ラッチ制御信号に応答して、前記読み出しデータをセンシングし、前記センシングデータを発生するセンシング回路と、
前記読み出し動作の際に前記センシングデータをラッチし、前記プログラム動作の際に前記プログラムデータをラッチするラッチ回路と、
前記ラッチ回路と前記センシングノードとの間に連結され、前記プログラム動作の際、前記プログラム制御信号に応答して、前記ラッチ回路から受信される前記プログラムデータを前記センシングノードに出力する第１パス回路と、
前記ラッチ回路と前記Ｙゲートのいずれか一つとの間に連結され、前記読み出し動作の際、前記入出力制御信号に応答して、前記ラッチ回路から受信される前記センシングデータの反転されたデータを前記Ｙゲートのいずれか一つに出力し、前記プログラム動作の際、前記入出力制御信号に応答して前記プログラムデータを前記ラッチ回路に出力する第２パス回路と、
前記リセット制御信号に応答して前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とする請求項４に記載のフラッシュメモリ装置のページバッファ回路。
【請求項８】
設定された数のビットラインごとに一つずつ対応するように連結され、Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれのビットライン選択回路によって、前記設定された数のビットラインのいずれか１本を選択し、その選択されたビットラインをセンシングノードに連結する段階と、
前記ビットライン選択回路によって、前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し、前記残りのビットラインにビットラインバイアス電圧を供給する段階と、
前記複数のページバッファそれぞれのセンシング回路によって、前記選択されたビットラインからの読み出しデータに対応する前記センシングノードの電圧をセンシングし、そのセンシングデータを発生する段階と、
前記複数のページバッファそれぞれのラッチ回路によって、前記センシングデータをラッチし、その反転されたデータを出力する段階と、
入出力制御信号に応答して、前記複数のページバッファそれぞれのスイッチによって前記反転されたデータを前記Ｙゲートのいずれか一つに出力する段階とを含むことを特徴とするページバッファ回路の読み出し動作制御方法。
【請求項９】
前記連結段階に先立ち、プリチャージ制御信号に応答して、前記複数のページバッファそれぞれのプリチャージ回路によって、前記センシングノードを設定された電圧レベルにプリチャージする段階と、
前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階とをさらに含み、
前記連結段階で、前記ビットライン選択信号のうちイネーブルされる一つに応答して、前記ビットライン選択回路が前記設定された数のビットラインのいずれか１本を前記センシングノードに連結し、
前記供給段階で、前記ビットライン制御信号のいずれか一つがイネーブルされ、残りのビットライン制御信号がディスエーブルされるとき、前記残りのビットライン制御信号に応答して、前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項８に記載のページバッファ回路の読み出し動作制御方法。
【請求項１０】
入出力制御信号に応答して、設定された数のビットラインごとに一つずつ対応するように連結され、Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれの第１スイッチによって、前記Ｙゲートのいずれか一つからプログラムデータを受信して出力する段階と、
前記複数のページバッファそれぞれのラッチ回路によって、前記第１スイッチから受信される前記プログラムデータをラッチする段階と、
前記複数のページバッファそれぞれのビットライン選択回路によって、前記設定された数のビットラインのいずれか１本を選択し、その選択されたビットラインをセンシングノードに連結する段階と、
前記ビットライン選択回路によって、前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し、前記残りのビットラインにビットラインバイアス電圧を供給する段階と、
プログラム制御信号に応答して、前記複数のページバッファそれぞれの第２スイッチによって、前記ラッチ回路にラッチされた前記プログラムデータを前記センシングノードを介して前記選択されたビットラインに出力する段階とを含むことを特徴とするページバッファ回路のプログラム動作制御方法。
【請求項１１】
前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階をさらに含み、
前記連結段階で、前記ビットライン選択信号のうちイネーブルされる一つに応答して、前記ビットライン選択回路が前記設定された数のビットラインのいずれか１本を前記センシングノードに連結し、
前記供給段階で、前記ビットライン制御信号のいずれか一つがイネーブルされ、残りのビットライン制御信号がディスエーブルされるとき、前記残りのビットライン制御信号に応答して、前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項１０に記載のページバッファ回路のプログラム動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、特に、フラッシュメモリ装置のページバッファ回路に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、短時間に大容量のデータのプログラムまたは読み出しを行うためにページバッファ(page buffer)回路を含む。したがって、ページバッファ回路によってページ単位でフラッシュメモリ装置のプログラム動作または読み出し動作が行われる。図１は従来のフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す図である。ページバッファ回路１１は複数のページバッファを含み、Ｙゲート回路１２は複数のＹゲートを含む。図１では、図面の簡略化のために、前記ページバッファ回路１１のページバッファ２０、３０と前記Ｙゲート回路１２のＹゲートＧ１、Ｇ２のみが示されている。前記ページバッファ２０、３０は、それぞれ一対のビットラインに連結されている。さらに詳しくは、前記ページバッファ２０はビットラインＢＬｅ１、ＢＬｏ１と前記ＹゲートＧ１との間に連結され、前記ページバッファ３０はビットラインＢＬｅ２、ＢＬｏ２と前記ＹゲートＧ２との間に連結される。前記ＹゲートＧ１、Ｇ２はデータ入出力ラインＤＩＯＬにさらに連結される。また、前記ページバッファ２０はビットライン選択回路２１とレジスタ回路２２を含む。前記ビットライン選択回路２１はＮＭＯＳトランジスタＮ２１〜Ｎ２４を含み、前記レジスタ回路２２はプリチャージ回路Ｐ２１、センシング回路２３、ラッチ回路２４、スイッチＮ２５、Ｎ２６およびリセット回路Ｎ２７を含む。前記センシング回路２３はＮＭＯＳトランジスタＮ２８、Ｎ２９を含む。また、前記ページバッファ３０はビットライン選択回路３１とレジスタ回路３２を含む。前記ビットライン選択回路３１はＮＭＯＳトランジスタＮ３１〜Ｎ３４を含み、前記レジスタ回路３２はプリチャージ回路Ｐ３１、センシング回路３３、ラッチ回路３４、スイッチＮ３５、Ｎ３６およびリセット回路Ｎ３７を含む。前記センシング回路３３はＮＭＯＳトランジスタＮ３８、Ｎ３９を含む。
【０００３】
読み出し動作またはプログラム動作の際、前記ビットライン選択回路２１は、前記ビットラインＢＬｅ１、ＢＬｏ１のいずれか一方をセンシングノードＳＯ１に連結する。また、前記レジスタ回路２２は、前記センシングノードＳＯ１に連結された前記ビットラインＢＬｅ１、ＢＬｏ１のいずれか一方からの読み出しデータをセンシングし、そのセンシングデータを格納する。また、前記ビットラインＢＬｅ１、ＢＬｏ１のいずれか一方に連結されたメモリセルにプログラムされるべきプログラムデータを格納する。結局、前記センシングノードＳＯ１を介して前記読み出しデータが前記レジスタ回路２２に伝達されるか、あるいは前記センシングノードＳＯ１を介して前記プログラムデータが前記ビットラインＢＬｅ１、ＢＬｏ１のいずれか一方に伝達される。前記読み出し動作または前記プログラム動作の際、前記ビットライン選択回路３１および前記レジスタ回路３２も前記ビットライン選択回路２１および前記レジスタ回路２２と同様に動作する。すなわち、センシングノードＳＯ２を介して前記ビットラインＢＬｅ２、ＢＬｏ２のいずれか一方からの読み出しデータが前記レジスタ回路３２に伝達されるか、あるいは前記ビットラインＢＬｅ２、ＢＬｏ２のいずれか一方に連結されたメモリセルにプログラムされるべきプログラムデータが前記センシングノードＳＯ２を介して前記ビットラインＢＬｅ２、ＢＬｏ２のいずれか一方に伝達される。結果的に、前記読み出し動作または前記プログラム動作の際に、前記センシングノードＳＯ１、ＳＯ２は、読み出しデータまたはプログラムデータにそれぞれ対応する電圧レベルになる。この際、前記センシングノードＳＯ１、ＳＯ２間のカップリングキャパシタンス成分Ｃｃによって、前記センシングノードＳＯ１、ＳＯ２の電圧が互いに影響を受けて変化できる。その結果、間違った読み出しデータまたはプログラムデータが発生するおそれがあるという問題点がある。このような問題点は、フラッシュメモリ装置が高集積化されてビットラインの数が増加する場合にさらに激しくなる。すなわち、センシングノード間の間隔が減少するほど、センシングノードの電圧が隣接のセンシングノードの電圧にさらに大きい影響を及ぼす。また、前記ページバッファ回路１１は、一対のビットラインごとに一つずつ連結されるページバッファを含むため、ビットラインの数が増加するときに前記ページバッファの数も増加するので、全体チップサイズが増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は、設定された数のビットラインにそれぞれ連結されるメモリセルのいずれか一つを選択的にそれぞれアクセスするページバッファを含み、センシングノード間のカップリングキャパシタンス成分を減らし、全体チップサイズを減少させることが可能なフラッシュメモリ装置のページバッファを提供することにある。
【０００５】
また、本発明の他の目的は、設定された数のビットラインにそれぞれ連結されるメモリセルのいずれか一つを選択的にそれぞれアクセスするページバッファを含み、センシングノード間のカップリングキャパシタンス成分を減らし、全体チップサイズを減少させることが可能なページバッファの読み出し動作制御方法を提供することにある。
【０００６】
また、本発明の別の目的は、設定された数のビットラインにそれぞれ連結されるメモリセルのいずれか一つを選択的にそれぞれアクセスするページバッファを含み、センシングノード間のカップリングキャパシタンス成分を減らし、全体チップサイズを減少させることが可能なページバッファのプログラム動作制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明のある観点によれば、設定された数のビットラインごとに一つずつ対応するように連結され、Ｙゲート回路にさらに連結され、ビットライン制御信号、ビットライン選択信号および制御信号に応答して読み出し動作またはプログラム動作を同時に行う複数のページバッファを含み、複数のページバッファそれぞれは、前記読み出し動作の際に前記設定された数のビットラインのいずれか１本から受信される読み出しデータに対応するセンシングデータを格納し、その格納されたセンシングデータを前記Ｙゲート回路に出力し、前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し、その格納されたプログラムデータを前記設定された数のビットラインのいずれか１本に出力することを特徴とする、フラッシュメモリ装置のページバッファ回路を提供する。
【０００８】
また、本発明の他の観点によれば、設定された数のビットラインごとに一つずつ対応するように連結され、Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれのビットライン選択回路によって、前記設定された数のビットラインのいずれか一つを選択し、その選択されたビットラインをセンシングノードに連結する段階と、前記ビットライン選択回路によって、前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し、前記残りのビットラインにビットラインバイアス電圧を供給する段階と、前記複数のページバッファそれぞれのセンシング回路によって、前記選択されたビットラインからの読み出しデータに対応する前記センシングノードの電圧をセンシングし、そのセンシングデータを発生する段階と、前記複数のページバッファそれぞれのラッチ回路によって、前記センシングデータをラッチし、その反転されたデータを出力する段階と、入出力制御信号に応答して、前記複数のページバッファそれぞれのスイッチによって前記反転されたデータを前記Ｙゲートのいずれか一つに出力する段階とを含む、ページバッファの読み出し動作制御方法を提供する。
【０００９】
また、本発明の別の観点によれば、入出力制御信号に応答して、設定された数のビットラインごとに一つずつ対応するように連結され、Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれの第１スイッチによって、前記Ｙゲートのいずれか一つからプログラムデータを受信して出力する段階と、前記複数のページバッファそれぞれのラッチ回路によって、前記第１スイッチから受信される前記プログラムデータをラッチする段階と、前記複数のページバッファそれぞれのビットライン選択回路によって、前記設定された数のビットラインのいずれか一つを選択し、その選択されたビットラインをセンシングノードに連結する段階と、前記ビットライン選択回路によって、前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し、前記残りのビットラインにビットラインバイアス電圧を供給する段階と、プログラム制御信号に応答して、前記複数のページバッファそれぞれの第２スイッチによって、前記ラッチ回路にラッチされた前記プログラムデータを前記センシングノードを介して前記選択されたビットラインに出力する段階とを含む、ページバッファのプログラム動作制御方法を提供する。
【発明の効果】
【００１０】
以上述べたように、本発明によれば、ページバッファ回路に含まれたページバッファそれぞれが設定された数のビットラインにそれぞれ連結されるメモリセルのいずれか一つを選択的にそれぞれアクセスするので、センシングノード間のカップリングキャパシタンス成分が減少でき、全体チップサイズが減少できる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
【００１２】
図２は本発明の一実施例に係るフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す図である。図２を参照すると、ページバッファ回路１００は、複数のページバッファＰＢ１〜ＰＢＪ（Ｊは整数）を含む。前記複数のページバッファＰＢ１〜ＰＢＪはそれぞれ設定された数のビットライン（例えば、４本のビットライン）ごとに一つずつ対応するように連結され、Ｙゲート回路２００のＹゲート（ＧＮ１〜ＧＮＪ）（Ｊは整数）にそれぞれさらに連結される。これをさらに詳しく説明すると、例えば、前記ページバッファＰＢ１がビットラインＢＬ１〜ＢＬ４に連結される。また、複数のページバッファＰＢ１〜ＰＢＪは、ビットライン制御信号ＤＩＳＣＨ１〜ＤＩＳＣＨ４、ビットライン選択信号ＢＳＬ１〜ＢＳＬ４に応答して読み出し動作またはプログラム動作を同時に行う。好ましくは、前記複数のページバッファＰＢ１〜ＰＢＪに入力されるビットライン制御信号の数とビットライン選択信号の数は、前記複数のページバッファＰＢ１〜ＰＢＪそれぞれに連結されるビットラインの数と同一に設定できる。また、複数のページバッファＰＢ１〜ＰＢＪにはプリチャージ制御信号ＰＲＣＨｂ、プログラム制御信号ＰＧＭ、ラッチ制御信号ＬＣＨ、リセット制御信号ＲＳＴ、入出力制御信号ＰＢＤＩＯがさらに入力される。
【００１３】
前記複数のページバッファＰＢ１〜ＰＢＪは、ビットライン選択回路ＢＳＣ１〜ＢＳＣＪとレジスタ回路ＲＧＣ１〜ＲＧＣＪをそれぞれ含む。前記複数のページバッファＰＢ１〜ＰＢＪの構成および具体的な動作は互いに類似なので、前記ページバッファＰＢ１の構成及び動作を中心として説明する。前記ページバッファＰＢ１は、前記ビットライン選択回路ＢＳＣ１と前記レジスタ回路ＲＧＣ１を含む。前記ビットライン選択回路ＢＳＣ１は、第１選択回路ＦＳ１と第２選択回路ＳＳ１を含む。前記第１選択回路ＦＳ１は、第１スイッチＮＭ１〜ＮＭ４を含む。前記第１スイッチＮＭ１〜ＮＭ４は、前記ビットラインＢＬ１〜ＢＬ４とビットラインバイアス電圧ラインＶＩＲＰＷＲとの間にそれぞれ連結される。前記第１スイッチＮＭ１〜ＮＭ４は、前記ビットライン制御信号ＤＩＳＣＨ１〜ＤＩＳＣＨ４にそれぞれ応答してターンオンまたはオフされる。好ましくは、前記第１スイッチＮＭ１〜ＮＭ４は、ＮＭＯＳトランジスタで実現でき、前記ビットライン制御信号ＤＩＳＣＨ１〜ＤＩＳＣＨ４がイネーブルされるときにそれぞれターンオンされる。前記第１スイッチＮＭ１〜ＮＭ４はターンオンされるとき、設定された電圧（例えば、ＶＣＣ）レベルの前記ビットラインバイアス電圧ＶＩＲＰＷＲを前記ビットラインＢＬ１〜ＢＬ４にそれぞれ供給する。ここで、前記ビットライン制御信号ＤＩＳＣＨ１〜ＤＩＳＣＨ４のいずれか一つがディスエーブルされるとき、残りは全てイネーブルされるので、前記第１スイッチＮＭ１〜ＮＭ４のいずれか一つがターンオフされるとき、残りは全てターンオンされる。
【００１４】
また、前記第２選択回路ＳＳ１は、第２スイッチＮＭ５〜ＮＭ８を含む。前記第２スイッチＮＭ５〜ＮＭ８は、前記ビットラインＢＬ１〜ＢＬ４とセンシングノードＳ１との間にそれぞれ連結される。前記第２スイッチＮＭ５〜ＮＭ８は、前記ビットライン選択信号ＢＳＬ１〜ＢＳＬ４にそれぞれ応答してターンオンまたはオフされる。好ましくは、前記第２スイッチＮＭ５〜ＮＭ８はＮＭＯＳトランジスタで実現でき、前記ビットライン選択信号ＢＳＬ１〜ＢＳＬ４がイネーブルされるときにそれぞれターンオンされる。前記第２スイッチＮＭ５〜ＮＭ８は、ターンオンされるとき、前記ビットラインＢＬ１〜ＢＬ４をそれぞれ前記センシングノードＳ１に連結する。ここで、前記ビットライン選択信号ＢＳＬ１〜ＢＳＬ４のいずれか一つがイネーブルされるとき、残りは全てディスエーブルされるので、前記第２スイッチＮＭ５〜ＮＭ８のいずれか一つがターンオンされるとき、残りは全てターンオフされる。
【００１５】
前記レジスタ回路ＲＧＣ１は、プリチャージ回路ＰＭ１、センシング回路ＳＥ１、ラッチ回路ＬＡ１、第１パス回路ＮＭ９、第２パス回路ＮＭ１０およびラッチリセット回路ＮＭ１１を含む。前記プリチャージ回路ＰＭ１は、前記プリチャージ制御信号ＰＲＣＨｂに応答して、前記センシングノードＳ１を前記電圧ＶＣＣレベルでプリチャージする。前記センシング回路ＳＥ１は、前記読み出し動作の際、前記ラッチ制御信号ＬＣＨに応答して、前記センシングノードＳ１に連結された前記ビットラインＢＬ１〜ＢＬ４のいずれか一つからの読み出しデータＲＤ１をセンシングし、センシングデータＳＱ１ｂを発生する。前記ラッチ回路ＬＡ１は、前記読み出し動作の際に前記センシングデータＳＱ１ｂをラッチし、プログラム動作の際にプログラムデータＰＱ１をラッチする。
【００１６】
前記第１パス回路ＮＭ９は、前記ラッチ回路ＬＡ１と前記センシングノードＳ１との間に連結され、プログラム動作の際、前記プログラム制御信号ＰＧＭに応答して前記ラッチ回路ＬＡ１から受信される前記プログラムデータＰＱ１を前記センシングノードＳ１に出力する。好ましくは、前記第１パス回路はＮＭＯＳトランジスタで実現でき、前記プログラム制御信号ＰＧＭがイネーブルされるとき、前記プログラムデータＰＱ１を前記センシングノードＳ１に出力する。
【００１７】
前記第２パス回路ＮＭ１０は、前記ラッチ回路ＬＡ１と前記ＹゲートＧＮ１との間に連結される。前記第２パス回路ＮＭ１０は、前記読み出し動作の際、前記入出力制御信号ＰＢＤＩＯに応答して、前記ラッチ回路ＬＡ１から受信される前記センシングデータＳＱ１ｂの反転されたデータＳＱ１を前記ＹゲートＧＮ１に出力する。また、前記第２パス回路ＮＭ１０は、前記プログラム動作の際、前記入出力制御信号ＰＢＤＩＯに応答して、前記ＹゲートＧＮ１から受信される前記プログラムデータＰＱ１を前記ラッチ回路ＬＡ１に出力する。好ましくは、前記第２パス回路はＮＭＯＳトランジスタで実現でき、前記入出力制御信号ＰＢＤＩＯがイネーブルされるとき、前記反転されたデータＳＱ１を前記ＹゲートＧＮ１に出力しあるいは前記プログラムデータＰＱ１を前記ラッチ回路ＬＡ１に出力する。前記ラッチリセット回路ＮＭ１１は、前記リセット制御信号ＲＳＴに応答して前記ラッチ回路ＬＡ１を初期化させる。
【００１８】
上述したように、前記ページバッファ回路１００が４つのビットラインごとに一つずつそれぞれ連結され、４つのビットラインにそれぞれ連結されるメモリセルのいずれか一つを選択的にアクセスすることが可能なページバッファを含む。したがって、２つのビットラインごとにページバッファが一つずつ連結された既存のページバッファ回路に比べて、前記ページバッファ回路１００のセンシングノードの数（すなわち、カップリングキャパシタンス成分）が１／２に減少できる。また、前記ページバッファ回路１００に含まれるページバッファの数も１／２に減少できるので、全体チップサイズが減少できる。
【００１９】
次に、図３を参照して前記ページバッファ回路１００の読み出し動作をより詳しく説明する。図３は図２に示したページバッファ回路の読み出し動作と関連した信号のタイミング図である。例えば、前記ページバッファＰＢ１〜ＰＢＪにそれぞれ４本のビットラインが連結され、前記ページバッファＰＢ１〜ＰＢＪそれぞれに前記４本のビットラインのうち第１ビットライン（すなわち、ＢＬ１、ＢＬ５、ＢＬ９、．．．、ＢＬ（Ｋ−３））からの読み出しデータがそれぞれ入力される場合を説明する。図３に示してはいないが、初期に、リセット制御信号ＲＳＴが設定時間の間イネーブルされた後ディスエーブルされる。その結果、前記ページバッファＰＢ１〜ＰＢＪのラッチリセット回路ＮＭ１１がラッチ回路ＬＡ１〜ＬＡＪを初期化させる。その後、前記ビットライン制御信号ＤＩＳＣＨ１がディスエーブル状態に維持され、前記ビットライン制御信号ＤＩＳＣＨ２〜ＤＩＳＣＨ４が全てイネーブルされる。前記ビットライン制御信号ＤＩＳＣＨ１に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第１スイッチＮＭ１がターンオフされる。また、前記ビットライン制御信号ＤＩＳＣＨ２〜ＤＩＳＣＨ４に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第１スイッチＮＭ２〜ＮＭ４がターンオンされ、前記ビットラインバイアス電圧ＶＩＲＰＷＲを前記ビットライン（ＢＬ２〜ＢＬ４、・・・、ＢＬ（Ｋ−１）〜ＢＬＫ）にそれぞれ連続的に供給する。その結果、前記ビットライン（ＢＬ２〜ＢＬ４、・・・、ＢＬ（Ｋ−１）〜ＢＬＫ）が前記ビットラインバイアス電圧ＶＩＲＰＷＲによって前記電圧ＶＣＣレベルになる。
【００２０】
その後、前記ビットライン選択信号ＢＳＬ１が設定の時間Ｔ１の間イネーブルされ、前記ビットライン選択信号ＢＳＬ２〜ＢＳＬ４はディスエーブル状態に維持される。したがって、前記ビットライン選択信号ＢＳＬ１に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第２スイッチＮＭ５がターンオンされ、前記ビットラインＢＬ１、ＢＬ５、ＢＬ９、．．．、ＢＬ（Ｋ−３））をセンシングノードＳ１〜ＳＪにそれぞれ連結する。また、前記ビットライン選択信号ＢＳＬ２〜ＢＳＬ４に応答して、前記第２スイッチＮＭ６〜ＮＭ８が全てターンオフされ、前記ビットラインＢＬ２〜ＢＬ４、．．．、ＢＬ（Ｋ−２）〜ＢＬＫ）を前記センシングノードＳ１〜ＳＪからそれぞれ分離する。
【００２１】
一方、前記ビットライン選択信号ＢＳＬ１がイネーブルされるとき、プリチャージ制御信号ＰＲＥＣＨｂが設定の時間Ｔ２の間ディスエーブルされる。好ましくは、前記設定の時間Ｔ２が前記設定の時間Ｔ１よりさらに長く設定される。前記プリチャージ制御信号ＰＲＣＨｂに応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれのプリチャージ回路ＰＭ１〜ＰＭＪが前記センシングノードＳ１〜ＳＪを前記電圧ＶＣＣレベルでプリチャージする。また、前記設定の時間Ｔ２の以後、前記ビットライン選択信号ＢＳＬ１がさらに設定の時間Ｔ３の間イネーブルされる。その結果、前記ビットライン選択信号ＢＳＬ１に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第２スイッチＮＭ５がさらにターンオンされ、前記ビットライン（ＢＬ１、ＢＬ５、ＢＬ９、・・・、ＢＬ（Ｋ−３））からの読み出しデータＲＤ１〜ＲＤＪが前記センシングノードＳ１〜ＳＪにそれぞれ伝達される。
【００２２】
また、前記ビットライン選択信号ＢＳＬ１が前記設定の時間（Ｔ３）の間イネーブルされるとき、前記ラッチ制御信号ＬＣＨが設定の時間Ｔ４の間イネーブルされる。前記ラッチ制御信号ＬＣＨに応答して、前記ページバッファＰＢ１〜ＰＢＪのセンシング回路ＳＥ１〜ＳＥＪが前記センシングノードＳ１〜ＳＪの前記読み出しデータＲＤ１〜ＲＤＪをそれぞれセンシングし、センシングデータＳＱ１ｂ〜ＳＱＪｂをそれぞれ発生する。前記ページバッファＰＢ１〜ＰＢＪのラッチ回路ＬＡ１〜ＬＡＪは、前記センシングデータＳＱ１ｂ〜ＳＱＪｂをそれぞれラッチし、反転されたデータＳＱ１〜ＳＱＪをそれぞれ出力する。前記設定の時間Ｔ３が経過した後、入出力制御信号ＰＢＤＩＯがイネーブルされ、前記入出力制御信号ＰＢＤＩＯに応答して、前記ページバッファＰＢ１〜ＰＢＪの第２パス回路ＮＭ１０が反転されたデータＳＱ１〜ＳＱＪを前記ＹゲートＧＮ１〜ＧＮＪにそれぞれ出力する。図３に示されてはいないが、その後、ゲート制御信号ＹＳ１〜ＹＳＪが一つずつ順次イネーブルされ、前記ＹゲートＧＮ１〜ＧＮＪが前記反転されたデータＳＱ１〜ＳＱＪを一つずつ順次データ入出力ラインＩＯＬに出力する。
【００２３】
次に、図４を参照して前記ページバッファ回路１００のプログラム動作をさらに詳しく説明する。図４は図２に示したページバッファ回路のプログラム動作と関連した信号のタイミング図である。例えば、前記ページバッファＰＢ１〜ＰＢＪにそれぞれ４本ずつのビットラインが連結され、前記ページバッファＰＢ１〜ＰＢＪが前記４本のビットラインのうち第１ビットライン（すなわち、ＢＬ１、ＢＬ５、ＢＬ９、・・・、ＢＬ（Ｋ−３））にプログラムデータをそれぞれ出力する場合を説明する。図４に示されてはいないが、初期に、前記入出力制御信号ＰＢＤＩＯがイネーブルされ、前記入出力制御信号ＰＢＤＩＯがイネーブルされる間、ゲート制御信号ＹＳ１〜ＹＳＪが一つずつ順次イネーブルされる。その結果、前記ＹゲートＧＮ１〜ＧＮＪが前記データ入出力ラインＩＯＬを介して連続的に入力されるプログラムデータＰＱ１〜ＰＱＪを一つずつそれぞれ順次前記ページバッファＰＢ１〜ＰＢＪの前記第２パス回路ＮＭ１０に出力する。すなわち、前記ＹゲートＧＮ１が前記プログラムデータＰＱ１を前記ページバッファＰＢ１の第２パス回路ＮＭ１０に出力した後、前記ＹゲートＧＮ２が前記プログラムデータＰＱ２を前記ページバッファ回路ＰＢ２の第２パス回路に出力する。これと類似に、前記ＹゲートＧＮ３〜ＧＮＪが順次動作する。また、前記入出力制御信号ＰＢＤＩＯに応答して、前記ページバッファＰＢ１〜ＰＢＪの前記第２パス回路ＮＭ１０が一つずつ連続的に動作し、前記ＹゲートＧＮ１〜ＧＮＪから順次受信される前記プログラムデータＰＱ１〜ＰＱＪを前記ラッチ回路ＬＡ１〜ＬＡＪにそれぞれ出力する。その結果、前記ラッチ回路ＬＡ１〜ＬＡＪが前記プログラムデータＰＱ１〜ＰＱＪをそれぞれラッチする。その後、前記入出力制御信号ＰＢＤＩＯがディスエーブルされる。
【００２４】
一方、前記ビットラインバイアス電圧ＶＩＲＰＷＲが設定の時間Ｄ１の間電圧ＶＣＣレベルになり、前記設定の時間Ｄ１の以後、グラウンド電圧レベルになる。前記ビットライン制御信号ＤＩＳＣＨ２〜ＤＩＳＣＨ４が設定の時間Ｄ２の間に全てイネーブルされる。また、前記ビットライン制御信号ＤＩＳＣＨ２〜ＤＩＳＣＨ４がイネーブルされるとき、前記ビットライン制御信号ＤＩＳＣＨ１が設定の時間Ｄ３の間イネーブルされた後、ディスエーブルされる。好ましくは、前記設定の時間Ｄ１〜Ｄ３は、Ｄ２＞Ｄ１＞Ｄ３の関係を持つ。結果的に、前記ビットライン制御信号ＤＩＳＣＨ１に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第１スイッチＮＭ１が前記設定の時間Ｄ３の間ターンオンされた後、ターンオフされるため、前記設定の時間Ｄ３の間前記第１ビットライン（ＢＬ１、ＢＬ５、ＢＬ９、・・・、ＢＬ（Ｋ−３））に前記ビットラインバイアス電圧ＶＩＲＰＷＲが供給される。また、前記ビットライン制御信号ＤＩＳＣＨ２〜ＤＩＳＣＨ４に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第１スイッチＮＭ２〜ＮＭ４が前記設定の時間Ｄ２の間ターンオンされ、前記ビットラインバイアス電圧ＶＩＲＰＷＲを前記ビットライン（ＢＬ２〜ＢＬ４、・・・、ＢＬ（Ｋ−２）〜ＢＬＫ）にそれぞれ連続的に供給する。その結果、前記ビットラインＢＬ２〜ＢＬ４、・・・、ＢＬ（Ｋ−２）〜ＢＬＫ）が前記ビットラインバイアス電圧ＶＩＲＰＷＲによって前記設定の時間ＤＩの間前記電圧ＶＣＣレベルに維持され、前記設定の時間Ｄ１の以後、前記グラウンド電圧レベルになる。
【００２５】
また、前記設定の時間Ｄ３の以後、前記ビットライン選択信号ＢＳＬ１が設定の時間Ｄ４の間イネーブルされ、前記ビットライン選択信号ＢＳＬ２〜ＢＳＬ４はディスエーブル状態に維持される。好ましくは、前記設定の時間Ｄ４は、前記設定の時間Ｄ１よりさらに短い。前記ビットライン選択信号ＢＳＬ１に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第２スイッチＮＭ５がターンオンされ、前記ビットライン（ＢＬ１、ＢＬ５、ＢＬ９、・・・、ＢＬ（Ｋ−３））はセンシングノードＳ１〜ＳＪにそれぞれ連結する。また、前記ビットライン選択信号ＢＳＬ２〜ＢＳＬ４に応答して、前記第２スイッチＮＭ６〜ＮＭ８が全てターンオフされ、前記ビットライン（ＢＬ２〜ＢＬ４、・・・、ＢＬ（Ｋ−２）〜ＢＬＫ）を前記センシングノードＳ１〜ＳＪからそれぞれ分離する。また、前記ビットライン選択信号ＢＳＬ１がイネーブルされるとき、プログラム制御信号ＰＧＭが前記設定の時間Ｄ４の間イネーブルされる。前記プログラム制御信号ＰＧＭに応答して、前記ページバッファＰＢ１〜ＰＢＪの第１パス回路ＮＭ９が前記ラッチ回路ＬＡ１〜ＬＡＪから受信される前記プログラムデータＰＱ１〜ＰＱＪを前記センシングノードＳ１〜ＳＪにそれぞれ出力する。結局、前記プログラムデータＰＱ１〜ＰＱＪは、前記センシングノードＳ１〜ＳＪにそれぞれ連結された前記ビットライン（ＢＬ１、ＢＬ５、ＢＬ９、・・・、ＢＬ（Ｋ−３））にそれぞれ入力される。また、前記設定の時間Ｄ１の以後、前記ビットライン制御信号ＤＩＳＣＨ１が設定の時間Ｄ５の間イネーブルされる。したがって、前記ビットライン制御信号ＤＩＳＣＨ１に応答して、前記ページバッファＰＢ１〜ＰＢＪそれぞれの前記第１スイッチＮＭ１が前記設定の時間Ｄ５の間ターンオンされ、前記ビットラインバイアス電圧ＶＩＲＰＷＲを前記第１ビットライン（ＢＬ１、ＢＬ５、ＢＬ９、・・・、ＢＬ（Ｋ−３））に供給する。前記設定の時間Ｄ５の間、前記ビットラインバイアス電圧ＶＩＲＰＷＲがグラウンド電圧レベルなので、前記第１ビットライン（ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ（Ｋ−３））がグラウンド電圧でディスチャージされる。
【００２６】
以上、前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００２７】
【図１】従来のフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す図である。
【図２】本発明の一実施例に係るフラッシュメモリ装置のページバッファ回路とＹゲート回路を示す図である。
【図３】図２に示したページバッファ回路の読み出し動作と関連した信号のタイミング図である。
【図４】図２に示したページバッファ回路のプログラム動作と関連した信号のタイミング図である。
【符号の説明】
【００２８】
１００    ページバッファ回路
ＰＢ１〜ＰＢＪ    ページバッファ
ＢＳＣ１〜ＢＳＣＪ    ビットライン選択回路
ＦＳ１〜ＦＳＪ    第１選択回路
ＳＳ１〜ＳＳＪ    第２選択回路
ＲＧＣ１〜ＲＧＣＪ    レジスタ回路
ＳＥ１〜ＳＥＪ    センシング回路
ＬＡ１〜ＬＡＪ    ラッチ回路
ＶＩＲＰＷＲ      ビットラインバイアス電圧（ライン）  
ＮＭ１〜ＮＭ４    第１スイッチ
ＮＭ５〜ＮＭ８    第２スイッチ
Ｓ１〜ＳＪ        センシングノード
ＰＭ１〜ＰＭＪ    プリチャージ回路
ＮＭ９    第１パス回路
ＮＭ１０  第２パス回路
ＧＮ１〜ＧＮＪ  Ｙゲート
【図１】
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【図２】
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【図３】
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【図４】
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