(57)【要約】【課題】  チャネルに生じる歪を制御しやすくする。【解決手段】  第１及び第３のエピタキシャル層であるＳｉＧｅ層１２、１４の間に、それらと格子定数の異なる第２のエピタキシャル層であるＳｉ層１３を設ける。縦型トランジスタ１０において、第１及び第３のエピタキシャル層はソース及びドレインとして機能し、第２のエピタキシャル層はチャネルとして機能する。これらのエピタキシャル層により、それぞれ格子定数の異なるソース領域、ドレイン領域及びチャネル領域を形成するので、チャネルに生じる歪を制御しやすくなる。【選択図】  図１
2006245267.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置において、
半導体基板上に形成された、第１の導電型の第１のエピタキシャル層と、
前記第１のエピタキシャル層上に形成され、前記第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層と、
前記第２のエピタキシャル層上に形成され、前記第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層と、
前記第２のエピタキシャル層の側方に絶縁膜を介して形成された導体層と、
を備えたトランジスタ構造を有することを特徴とする半導体装置。
【請求項２】
前記第３のエピタキシャル層上に形成され、前記第３のエピタキシャル層と異なる格子定数を有する第２の導電型の第４のエピタキシャル層と、
前記第４のエピタキシャル層上に形成され、前記第４のエピタキシャル層と異なる格子定数を有する第１の導電型の第５のエピタキシャル層と、
をさらに備えたトランジスタ構造を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板上に、複数の前記トランジスタ構造を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
複数の前記トランジスタ構造の内で、一のトランジスタ構造は前記半導体基板上に形成され、他のトランジスタ構造は前記半導体基板から絶縁されて形成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体基板と前記第１のエピタキシャル層との間を電気的に絶縁する中間エピタキシャル層をさらに備えたトランジスタ構造を有することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置に関する。
【背景技術】
【０００２】
現在、基板に対して平行方向にチャネルをもつトランジスタ（以下、横型トランジスタ）の微細化が進んでいる。この横型トランジスタにおいて、キャリアの移動度を増加させて駆動電流値を増加させる試みがなされている。具体的には、ソース領域、ドレイン領域及びチャネル領域において、異なる格子定数の材料を接合させてチャネルに歪を生じさせている。
【０００３】
なお、微細化が進んでトランジスタの集積度を向上させるため、ＣＶＤ法(Chemical Vapor Deposition、化学蒸着法)によった基板に対して垂直方向にチャネルをもつトランジスタ（以下、縦型トランジスタ）も存在している（例えば、特許文献１）。
【特許文献１】特開２００１−３２００５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の横型トランジスタでは、微細化が進んでいることから、ソース領域、ドレイン領域及びチャネル領域の形状がばらつき、チャネルに生じる歪の制御は困難である。
【０００５】
本発明は、このような点に鑑みてなされたものであり、チャネルに生じる歪を制御しやすい半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では、上記課題を解決するために、図１に例示するような構成で実現可能な半導体装置が提供される。本発明の半導体装置は、チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置において、半導体基板上に形成された、第１の導電型の第１のエピタキシャル層と、第１のエピタキシャル層上に形成され、第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層と、第２のエピタキシャル層上に形成され、第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層と、第２のエピタキシャル層の側方に絶縁膜を介して形成された導体層と、を備えたトランジスタ構造を有する。
【０００７】
この図１に例示するような縦型トランジスタ１０は、第１及び第３のエピタキシャル層であるＳｉＧｅ層１２、１４の間に、それらと格子定数の異なる第２のエピタキシャル層であるＳｉ層１３が設けられている。縦型トランジスタ１０において、第１及び第３のエピタキシャル層はソース及びドレインとして機能し、第２のエピタキシャル層はチャネルとして機能する。これらのエピタキシャル層により、それぞれ格子定数の異なるソース領域、ドレイン領域及びチャネル領域を形成するので、チャネルに生じる歪を制御しやすくなる。
【発明の効果】
【０００８】
本発明では、第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層を、第１の導電型の第１のエピタキシャル層と、第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層とにより、挟んで基板主表面に直交して形成するようにする。
【０００９】
このようにすると、エピタキシャル層により、それぞれ格子定数の異なるソース領域、ドレイン領域及びチャネル領域を形成するので、チャネルに生じる歪を制御しやすくなる。よって、チャネルの制御が容易になる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面を参照して説明する。図１は、縦型トランジスタの要部断面模式図の例である。
縦型トランジスタ１０は、図１に例示するように、ＳＯＩ１１及びＢＯＸ１１ａを有する基板に対してＳｉＧｅ層１２、Ｓｉ層１３及びＳｉＧｅ層１４を堆積し、ゲート層１７がゲート絶縁膜１５を介してＳｉ層１３に面して形成されている。また、側壁絶縁膜１６、１８によって縦型トランジスタ１０は囲われている。
【００１１】
ここで、ゲート層１７はゲート、ＳｉＧｅ層１２、１４はソースまたはドレイン、Ｓｉ層１３はチャネルである。また、ゲート絶縁膜１５は、ゲートとチャネルとでコンデンサを形成する。また、側壁絶縁膜１６、１８は、各縦型トランジスタ１０を素子分離する。
【００１２】
次に、第１の実施の形態の縦型トランジスタの製造方法について説明する。まず、電極の取り出し工程の前について説明する。図２は第１の実施の形態における第１の製造工程の例を示す図、図３は第１の実施の形態における第２の製造工程の例を示す図、図４は第１の実施の形態における第３の製造工程の例を示す図、図５は第１の実施の形態における第４の製造工程の例を示す図、図６は第１の実施の形態における第５の製造工程の例を示す図、図７は第１の実施の形態における第６の製造工程の例を示す図、図８は第１の実施の形態における第７の製造工程の例を示す図、図９は第１の実施の形態における第８の製造工程の例を示す図、図１０は第１の実施の形態における第９の製造工程の例を示す図である。
【００１３】
まず、図２に例示するように、ＳＯＩ１１及びＢＯＸ１１ａを有する基板に対し、ＭＢＥ（分子線エピタキシャル）法により、ＳｉＧｅ層１２、Ｓｉ層１３及びＳｉＧｅ層１４を堆積する。次いで、図３に例示するように、リソグラフィーにより、縦型トランジスタ１０のゲートを形成するためのレジストパターンを形成し、エッチング法により、ＳｉＧｅ層１２、Ｓｉ層１３及びＳｉＧｅ層１４を研削する。次いで、図４に例示するように、ＴＥＯＳ（テトラエトキシシラン）やＨｉｇｈ−ｋゲート絶縁膜等のゲート絶縁膜１５を形成する。次いで、図５に例示するように、側壁絶縁膜１６を埋め込み、ＣＭＰ法により、表面を平坦化する。次いで、図６に例示するように、選択エッチング法により、側壁絶縁膜１６の一部を研削する。次いで、図７に例示するように、ポリＳｉやポリＳｉＧｅや金属等のゲート層１７を埋め込み、ＣＭＰ法により、表面を平坦化する。次いで、図８に例示するように、選択エッチング法により、ゲート層１７の一部を研削する。次いで、図９に例示するように、側壁絶縁膜１８を埋め込み、ＣＭＰ法により、表面を平坦化する。次いで、図１０に例示するように、リソグラフィーにより、縦型トランジスタ１０を素子分離するためのレジストパターンを形成し、エッチング法により、ＳＯＩ１１、ＳｉＧｅ層１２、Ｓｉ層１３、ＳｉＧｅ層１４、ゲート絶縁膜１５及び側壁絶縁膜１８を研削し、絶縁膜１９を埋め込み、ＣＭＰ法により、表面を平坦化する。
【００１４】
なお、ＰＭＯＳとＮＭＯＳとにおいて、それぞれＰ型とＮ型との不純物を有するゲート層１７を形成できる。
次に、電極の取り出し工程について説明する。図１１は第１の電極の取り出し工程の例を示す図、図１２は第２の電極の取り出し工程の例を示す図である。
【００１５】
まず、図１１に例示するように、エッチング法により、側壁絶縁膜１８を研削して電極１７ａを埋め込み、ゲート電極を形成する。また、エッチング法により、側壁絶縁膜１８及びゲート絶縁膜１５を研削して電極１４ａを埋め込み、ソース電極またはドレイン電極を形成する。また、選択エッチング法により、側壁絶縁膜１８、ゲート絶縁膜１５、ＳｉＧｅ層１４及びＳｉ層１３を研削して絶縁膜１２ａを埋め込む。次いで、エッチング法により、絶縁膜１２ａを研削して電極１２ａａを埋め込み、ソース電極またはドレイン電極を形成する。
【００１６】
また、図１２に例示するように、エッチング法により、側壁絶縁膜１８を研削して電極１７ｂを埋め込み、ゲート電極を形成する。また、エッチング法により、側壁絶縁膜１８及びゲート絶縁膜１５を研削して電極１４ｂを埋め込み、ソース電極またはドレイン電極を形成する。また、選択エッチング法により、側壁絶縁膜１８、ゲート絶縁膜１５、ＳｉＧｅ層１４、Ｓｉ層１３及びＳｉＧｅ層１２を研削して絶縁膜１２ｂを埋め込む。次いで、エッチング法により、絶縁膜１２ｂを研削して電極１２ｂａを埋め込み、ソース電極またはドレイン電極を形成する。なお、ＳＯＩ１１を介して電極１２ｂａを取り出すので、ＳＯＩ１１の電気抵抗値を低くするため、ＳＯＩ１１の不純物濃度を高くする。
【００１７】
このようにすると、エピタキシャル層により、それぞれ格子定数の異なるソース領域、ドレイン領域及びチャネル領域を形成するので、チャネルに生じる歪を制御しやすくなる。よって、チャネルの制御が容易になる。
【００１８】
また、不純物を注入する工程がなくなるので、高温アニール工程が不要になる。よって、製造工程の低温化が実現できるので、チャネルとしてのＳｉ層１３をＧｅで形成することが可能となる。また、ゲート層１７に対するダメージを低減できる。
【００１９】
また、ＳＯＩ１１、ＢＯＸ１１ａ、ＳｉＧｅ層１２、Ｓｉ層１３及びＳｉＧｅ層１４の不純物濃度や材料や膜厚を変更できるので、チャネルに対する歪を制御できる。
また、完全空乏型にできるので、チャネルに存在する不純物のバラツキが無関係になる。
【００２０】
また、ゲートは、一方向からでなく多方向からチャネルに面してもよい。図１３は、マルチゲートの縦型トランジスタの要部断面模式図の例である。図１４は、マルチゲートの縦型トランジスタの要部平面模式図の例である。
【００２１】
縦型トランジスタ５０は、図１３に例示するように、ＳＯＩ５１及びＢＯＸ５１ａを有する基板に対して形成され、ゲート層５５をゲートとし、ＳｉＧｅ層５２をソースまたはドレインとし、ＳｉＧｅ層５４をソースまたはドレインとし、Ｓｉ層５３をチャネルとする。
【００２２】
縦型トランジスタ５０は、図１４（Ａ）に例示するように、２つのゲート層５５ａａ、５５ａｂが、チャネルとしてのＳｉ層５３ａを挟むようにして形成される。また、縦型トランジスタ５０は、図１４（Ｂ）に例示するように、１つのゲート層５５ｂが、チャネルとしてのＳｉ層５３ｂを挟むようにして形成される。また、縦型トランジスタ５０は、図１４（Ｃ）に例示するように、１つのゲート層５５ｃが、チャネルとしてのＳｉ層５３ｃを四角形に囲うようにして形成される。また、縦型トランジスタ５０は、図１４（Ｄ）に例示するように、１つのゲート層５５ｄが、チャネルとしてのＳｉ層５３ｄを円形に囲うようにして形成される。
【００２３】
このようにすると、チャネルに対して多方向からゲート電圧が印加されるので、チャネルの中の電界が安定する。
また、ゲートは、１つでなく複数のチャネルに面してもよい。図１５は、マルチチャネルの縦型トランジスタの要部断面模式図の例である。
【００２４】
縦型トランジスタ６０は、図１５に例示するように、ＳＯＩ６１及びＢＯＸ６１ａを有する基板に対して形成され、ゲート層６５をゲートとし、ＳｉＧｅ層６２をソースまたはドレインとし、ＳｉＧｅ層６４をソースまたはドレインとし、Ｓｉ層６３をチャネルとする。また、縦型トランジスタ６０は、ゲート層６５をゲートとし、ＳｉＧｅ層６４をソースまたはドレインとし、ＳｉＧｅ層６７をソースまたはドレインとし、Ｓｉ層６６をチャネルとする。これらの２つのトランジスタを有する縦型トランジスタ６０はＳｉＧｅ層６４が共通であるが、ＳｉＧｅ層６４の中に絶縁膜を形成すれば、これらの２つのトランジスタを分離できる。
【００２５】
このようにすると、２つのトランジスタを積層できるので、ＬＳＩ(Large Scale Integration)を小型化できる。
また、複数の半導体基板を張り合わせることができる。図１６は、基板を張り合わせる場合の縦型トランジスタの要部断面模式図の例である。
【００２６】
縦型トランジスタ７０は、図１６に例示するように、ＳＯＩ７１及びＢＯＸ７１ａを有する基板に対して形成され、ゲート層７５をゲートとし、ＳｉＧｅ層７２をソースまたはドレインとし、ＳｉＧｅ層７４をソースまたはドレインとし、Ｓｉ層７３をチャネルとする。また、縦型トランジスタ８０は、図１６に例示するように、ＳＯＩ８１及びＢＯＸ８１ａを有する基板に対して形成され、ゲート層８５をゲートとし、ＳｉＧｅ層８２をソースまたはドレインとし、ＳｉＧｅ層８４をソースまたはドレインとし、Ｓｉ層８３をチャネルとする。
【００２７】
このようにすると、面方位が異なる複数の基板を張り合わせるので、１つのＬＳＩに様々な特性をもつ縦型トランジスタ７０、８０を搭載できる。例えば、面方位（１００）の基板に対してＰＭＯＳを形成でき、面方位（１１０）の基板に対してＮＭＯＳを形成できる。
【００２８】
次に、第２の実施の形態の縦型トランジスタについて説明する。ここで、第１の実施の形態の縦型トランジスタと第２の実施の形態の縦型トランジスタとは、構成は同一であり、電極取り出し工程以外の製造方法において、相違点がある。図１７は第２の実施の形態における第１の製造工程の例を示す図、図１８は第２の実施の形態における第２の製造工程の例を示す図、図１９は第２の実施の形態における第３の製造工程の例を示す図、図２０は第２の実施の形態における第４の製造工程の例を示す図、図２１は第２の実施の形態における第５の製造工程の例を示す図、図２２は第２の実施の形態における第６の製造工程の例を示す図、図２３は第２の実施の形態における第７の製造工程の例を示す図、図２４は第２の実施の形態における第８の製造工程の例を示す図である。
【００２９】
まず、図１７に例示するように、ＳＯＩ２１及びＢＯＸ２１ａを有する基板に対し、側壁絶縁膜２２、ゲート層２３及び側壁絶縁膜２４を堆積する。次いで、図１８に例示するように、リソグラフィーにより、縦型トランジスタ２０のゲートを形成するためのレジストパターンを形成し、エッチング法により、側壁絶縁膜２２、ゲート層２３及び側壁絶縁膜２４を研削する。次いで、図１９に例示するように、ＴＥＯＳやＨｉｇｈ−ｋゲート絶縁膜等のゲート絶縁膜２５を形成する。次いで、図２０に例示するように、ゲート絶縁膜２５を選択除去する。次いで、図２１に例示するように、ＭＢＥ法により、ＳｉＧｅ層２６、Ｓｉ層２７及びＳｉＧｅ層２８を堆積する。次いで、図２２に例示するように、ＣＭＰ法により、表面を平坦化する。次いで、図２３に例示するように、側壁絶縁膜２４を堆積し、ＣＭＰ法により、表面を平坦化する。次いで、図２４に例示するように、リソグラフィーにより、縦型トランジスタ２０を素子分離するためのレジストパターンを形成し、エッチング法により、ＳＯＩ２１、ＳｉＧｅ層２６、Ｓｉ層２７、ＳｉＧｅ層２８及び側壁絶縁膜２４を研削し、絶縁膜２９を埋め込み、ＣＭＰ法により、表面を平坦化する。
【００３０】
なお、ＰＭＯＳとＮＭＯＳとにおいて、それぞれＰ型とＮ型との不純物を有するゲート層２３を形成できる。
次に、第３の実施の形態の縦型トランジスタについて説明する。ここで、第１の実施の形態の縦型トランジスタと第３の実施の形態の縦型トランジスタとは、構成は同一であり、電極取り出し工程以外の製造方法において、相違点がある。図２５は第３の実施の形態における第１の製造工程の例を示す図、図２６は第３の実施の形態における第２の製造工程の例を示す図、図２７は第３の実施の形態における第３の製造工程の例を示す図、図２８は第３の実施の形態における第４の製造工程の例を示す図である。
【００３１】
まず、図２５に例示するように、ＳＯＩ３１及びＢＯＸ３１ａを有する基板に対し、絶縁膜３１ｂを堆積する。次いで、図２６に例示するように、リソグラフィーにより、縦型トランジスタ３０のゲートを形成するためのレジストパターンを形成し、エッチング法により、絶縁膜３１ｂを研削する。次いで、図２７に例示するように、ＭＢＥ法により、ＳｉＧｅ層３２、Ｓｉ層３３及びＳｉＧｅ層３４を堆積する。次いで、図２８に例示するように、選択エッチング法により、絶縁膜３１ｂを研削する。この製造工程は、第１の実施の形態における第２の製造工程と同様であり、その後の各製造工程は、第１の実施の形態の各製造工程と同様である。
【００３２】
次に、第４の実施の形態の縦型トランジスタについて説明する。ここで、第１の実施の形態の縦型トランジスタと第４の実施の形態の縦型トランジスタとは、構成は同一であり、電極取り出し工程以外の製造方法において、相違点がある。図２９は第４の実施の形態における第１の製造工程の例を示す図、図３０は第４の実施の形態における第２の製造工程の例を示す図、図３１は第４の実施の形態における第３の製造工程の例を示す図、図３２は第４の実施の形態における第４の製造工程の例を示す図、図３３は第４の実施の形態における第５の製造工程の例を示す図、図３４は第４の実施の形態における第６の製造工程の例を示す図、図３５は第４の実施の形態における第７の製造工程の例を示す図、図３６は第４の実施の形態における第８の製造工程の例を示す図、図３７は第４の実施の形態における第９の製造工程の例を示す図、図３８は第４の実施の形態における第１０の製造工程の例を示す図、図３９は第４の実施の形態における第１１の製造工程の例を示す図である。
【００３３】
まず、図２９に例示するように、ＳＯＩ４１及びＢＯＸ４１ａを有する基板に対し、側壁絶縁膜４２を堆積する。次いで、図３０に例示するように、リソグラフィーにより、縦型トランジスタ４０のゲートを形成するためのレジストパターンを形成し、エッチング法により、側壁絶縁膜４２を研削する。次いで、図３１に例示するように、ＴＥＯＳやＨｉｇｈ−ｋゲート絶縁膜等のゲート絶縁膜４３を形成する。次いで、図３２に例示するように、ゲート絶縁膜４３を選択除去する。次いで、図３３に例示するように、ＭＢＥ法により、ＳｉＧｅ層４４、Ｓｉ層４５及びＳｉＧｅ層４６を堆積する。次いで、図３４に例示するように、ＣＭＰ法により、表面を平坦化する。次いで、図３５に例示するように、選択エッチング法により、側壁絶縁膜４２の一部を研削する。次いで、図３６に例示するように、ゲート層４７を埋め込み、ＣＭＰ法により、表面を平坦化する。次いで、図３７に例示するように、選択エッチング法により、ゲート層４７の一部を研削する。次いで、図３８に例示するように、側壁絶縁膜４８を埋め込み、ＣＭＰ法により、表面を平坦化する。次いで、図３９に例示するように、リソグラフィーにより、縦型トランジスタ４０を素子分離するためのレジストパターンを形成し、エッチング法により、ＳＯＩ４１、ＳｉＧｅ層４４、Ｓｉ層４５、ＳｉＧｅ層４６及び側壁絶縁膜４８を研削し、絶縁膜４９を埋め込み、ＣＭＰ法により、表面を平坦化する。
【００３４】
なお、ＰＭＯＳとＮＭＯＳとにおいて、それぞれＰ型とＮ型との不純物を有するゲート層４７を形成できる。
（付記１）  チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置において、
半導体基板上に形成された、第１の導電型の第１のエピタキシャル層と、
前記第１のエピタキシャル層上に形成され、前記第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層と、
前記第２のエピタキシャル層上に形成され、前記第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層と、
前記第２のエピタキシャル層の側方に絶縁膜を介して形成された導体層と、
を備えたトランジスタ構造を有することを特徴とする半導体装置。
【００３５】
（付記２）  前記第３のエピタキシャル層上に形成され、前記第３のエピタキシャル層と異なる格子定数を有する第２の導電型の第４のエピタキシャル層と、
前記第４のエピタキシャル層上に形成され、前記第４のエピタキシャル層と異なる格子定数を有する第１の導電型の第５のエピタキシャル層と、
をさらに備えたトランジスタ構造を有することを特徴とする付記１記載の半導体装置。
【００３６】
（付記３）  前記絶縁膜は、前記第２のエピタキシャル層の両側に形成され、前記導体層は、前記第２のエピタキシャル層の両側の前記絶縁膜を介して形成されることを特徴とする付記１記載の半導体装置。
【００３７】
（付記４）  前記第２のエピタキシャル層は、平面形状が四角形であることを特徴とする付記１記載の半導体装置。
（付記５）  前記第２のエピタキシャル層は、平面形状が円形であることを特徴とする付記１記載の半導体装置。
【００３８】
（付記６）  前記半導体基板上に、複数の前記トランジスタ構造を有することを特徴とする付記１記載の半導体装置。
（付記７）  複数の前記トランジスタ構造の内で、一のトランジスタ構造は前記半導体基板上に形成され、他のトランジスタ構造は前記半導体基板から絶縁されて形成されることを特徴とする付記６記載の半導体装置。
【００３９】
（付記８）  前記半導体基板と前記第１のエピタキシャル層との間を電気的に絶縁する中間エピタキシャル層をさらに備えたトランジスタ構造を有することを特徴とする付記１記載の半導体装置。
【００４０】
（付記９）  チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置の製造方法において、
半導体基板上に、第１の導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上に、前記第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層を形成する工程と、
前記第２のエピタキシャル層上に、前記第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層形成する工程と、
前記第１のエピタキシャル層と前記第２のエピタキシャル層と前記第３のエピタキシャル層との一部を、除去する工程と、
前記第２のエピタキシャル層の側方に、絶縁膜を形成する工程と、
前記第２のエピタキシャル層の側方に、前記絶縁膜を介して導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４１】
（付記１０）  チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置の製造方法において、
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、導体層を形成する工程と、
前記導体層上に、第２の絶縁膜を形成する工程と、
前記第１の絶縁膜と前記導体層と前記第２の絶縁膜との一部を、除去する工程と、
前記導体層の側方に、第３の絶縁膜を形成する工程と、
半導体基板上に、第１の導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上に、前記第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層を形成する工程と、
前記第２のエピタキシャル層上に、前記第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４２】
（付記１１）  チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置の製造方法において、
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部を、除去する工程と、
半導体基板上に、第１の導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上に、前記第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層を形成する工程と、
前記第２のエピタキシャル層上に、前記第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層形成する工程と、
前記第１の絶縁膜を除去する工程と、
前記第２のエピタキシャル層の側方に、第２の絶縁膜を形成する工程と、
前記第２のエピタキシャル層の側方に、前記第２の絶縁膜を介して導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４３】
（付記１２）  チャネル領域と、ソース領域及びドレイン領域とが基板主表面に直交して形成されたトランジスタ構造を有する半導体装置の製造方法において、
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部を、除去する工程と、
前記第１の絶縁膜の側方に、第２の絶縁膜を形成する工程と、
半導体基板上に、第１の導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上に、前記第１のエピタキシャル層と異なる格子定数を有する第２の導電型の第２のエピタキシャル層を形成する工程と、
前記第２のエピタキシャル層上に、前記第２のエピタキシャル層と異なる格子定数を有する第１の導電型の第３のエピタキシャル層形成する工程と、
前記第１の絶縁膜を除去する工程と、
前記第２のエピタキシャル層の側方に、前記第２の絶縁膜を介して導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００４４】
【図１】縦型トランジスタの要部断面模式図の例である。
【図２】第１の実施の形態における第１の製造工程の例を示す図である。
【図３】第１の実施の形態における第２の製造工程の例を示す図である。
【図４】第１の実施の形態における第３の製造工程の例を示す図である。
【図５】第１の実施の形態における第４の製造工程の例を示す図である。
【図６】第１の実施の形態における第５の製造工程の例を示す図である。
【図７】第１の実施の形態における第６の製造工程の例を示す図である。
【図８】第１の実施の形態における第７の製造工程の例を示す図である。
【図９】第１の実施の形態における第８の製造工程の例を示す図である。
【図１０】第１の実施の形態における第９の製造工程の例を示す図である。
【図１１】第１の電極の取り出し工程の例を示す図である。
【図１２】第２の電極の取り出し工程の例を示す図である。
【図１３】マルチゲートの縦型トランジスタの要部断面模式図の例である。
【図１４】マルチゲートの縦型トランジスタの要部平面模式図の例である。
【図１５】マルチチャネルの縦型トランジスタの要部断面模式図の例である。
【図１６】基板を張り合わせる場合の縦型トランジスタの要部断面模式図の例である。
【図１７】第２の実施の形態における第１の製造工程の例を示す図である。
【図１８】第２の実施の形態における第２の製造工程の例を示す図である。
【図１９】第２の実施の形態における第３の製造工程の例を示す図である。
【図２０】第２の実施の形態における第４の製造工程の例を示す図である。
【図２１】第２の実施の形態における第５の製造工程の例を示す図である。
【図２２】第２の実施の形態における第６の製造工程の例を示す図である。
【図２３】第２の実施の形態における第７の製造工程の例を示す図である。
【図２４】第２の実施の形態における第８の製造工程の例を示す図である。
【図２５】第３の実施の形態における第１の製造工程の例を示す図である。
【図２６】第３の実施の形態における第２の製造工程の例を示す図である。
【図２７】第３の実施の形態における第３の製造工程の例を示す図である。
【図２８】第３の実施の形態における第４の製造工程の例を示す図である。
【図２９】第４の実施の形態における第１の製造工程の例を示す図である。
【図３０】第４の実施の形態における第２の製造工程の例を示す図である。
【図３１】第４の実施の形態における第３の製造工程の例を示す図である。
【図３２】第４の実施の形態における第４の製造工程の例を示す図である。
【図３３】第４の実施の形態における第５の製造工程の例を示す図である。
【図３４】第４の実施の形態における第６の製造工程の例を示す図である。
【図３５】第４の実施の形態における第７の製造工程の例を示す図である。
【図３６】第４の実施の形態における第８の製造工程の例を示す図である。
【図３７】第４の実施の形態における第９の製造工程の例を示す図である。
【図３８】第４の実施の形態における第１０の製造工程の例を示す図である。
【図３９】第４の実施の形態における第１１の製造工程の例を示す図である。
【符号の説明】
【００４５】
１０  縦型トランジスタ
１１  ＳＯＩ
１１ａ  ＢＯＸ
１２、１４  ＳｉＧｅ層
１３  Ｓｉ層
１５  ゲート絶縁膜
１６、１８  側壁絶縁膜
１７  ゲート層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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