(57)【要約】【課題】２軸測定信号の和差値を、コスト負担が少ない小さな回路規模で高速に算出する。【解決手段】２軸分の変位検出器（１０Ａ、１０Ｂ）からの計数パルスを入力し、２軸間の和又は差を出力するための２軸測定信号の和差値出力装置であって、２軸測定信号の和又は差を計数するためのカウンタ３２と、２軸測定信号の状態に応じて、該カウンタの計数モードを制御する和差計数制御回路３０とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
２軸分の変位検出器からの計数パルスを入力し、２軸間の和又は差を出力するための２軸測定信号の和差値出力装置であって、
２軸測定信号の和又は差を計数するためのカウンタと、
２軸測定信号の状態に応じて、該カウンタの計数モードを制御する和差計数制御回路と、
を備えたことを特徴とする２軸測定信号の和差値出力装置。
【請求項２】
前記カウンタの出力側にピーク検出回路が備えられていることを特徴とする請求項１に記載の２軸測定信号の和差値出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２軸分の変位検出器（測定ゲージやエンコーダ）からの計数パルスを入力し、２軸間の和又は差を出力するための２軸測定信号の和差値出力装置に係り、特に、２つの測定ゲージを使用した厚さ測定や段差測定に用いるのに好適な、２軸測定信号の和差値出力装置に関する。
【背景技術】
【０００２】
図１（Ａ）に示すような、ワーク８の板厚／肉厚測定や外径／内径測定、図１（Ｂ）に示すような、ワーク８の段差測定では、２つの測定ゲージ１０Ａ、１０Ｂを使用し、それらの出力の和Ａ＋Ｂ（図１（Ａ））や差Ａ−Ｂ（図１（Ｂ））を求めることが行なわれている。そのため、リニアゲージカウンタ等２軸の測定ゲージや測定ヘッドを接続する装置には、２軸間の和差値を算出する機能を搭載したものが存在する。例えば、出願人は特許文献１で、板厚測定における感度校正方法を提案している。
【０００３】
このような装置においては、従来、図２に示す如く、測定ゲージ１０Ａ、１０Ｂ毎に独立した計数回路２０を設けて、２軸の計数を独立で行ない、２軸の計数値Ａ、Ｂをそれぞれ取得した後、マイコン４０で加算Ａ＋Ｂあるいは減算Ａ−Ｂを行なうことで、和差値の算出や、そのピーク検出を行なう方法を採用している。
【０００４】
図において、１２は、測定ゲージの出力を分割し９０°位相差の２相方形波信号に変換するための分割ＩＣ、２２は、該分割ＩＣ１２の出力を例えば４分割して方向を弁別するための４分割方向弁別回路、２４はバイナリカウンタ、２６はマイコンインタフェース（Ｉ／Ｆ）である。
【０００５】
【特許文献１】特開平１１−７２３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２の方法では、マイコン４０のソフトウェア処理で加減算を行ない、その結果についてピーク検出等を行なうため、処理時間が長くなり、ピーク値の取りこぼしが発生する等の問題点があった。特に、マイコン４０による表示値作成に際しては、ミリ・インチ変換や定数の加算・乗算等も行なわれるため、表示更新の周期は数十ミリ秒オーダとなる。この周期で和差値算出やピーク検出を実行すると、和差値のピーク検出周期も数十ミリ秒と長くなってしまう。
【０００７】
このような問題点を解決するべく、図３に示す如く、和差値算出とピーク検出をハードウェアで処理することも考えられる。図３において、２２Ａ、２２Ｂは、それぞれ測定ゲージ１０Ａ、１０Ｂに対応して設けられた４分割方向弁別回路、２４Ａ、２４Ｂは、同じくバイナリカウンタ、２８は、該バイナリカウンタ２４Ａ、２４Ｂの出力によりピーク検出と和差値演算をハードウェアで行なうピーク検出・和差演算回路である。
【０００８】
しかしながら、加減算回路を使用すると回路規模が大きくなり、又、ハードウェアと言えども演算時間が発生する。更に、一つの計数回路２０が２軸分の回路を含むことになるため、数量の少ない２軸商品にはコストメリットがあるが、２軸測定が不要な１軸商品にそのまま用いると、数量の多い１軸商品に対してコスト負担が過大となるという問題点を有していた。
【０００９】
本発明は、前記従来の問題点を解決するべくなされたもので、コスト負担が少ない小さな回路規模で、和差値を高速で算出できるようにすることを課題とする。
【課題を解決するための手段】
【００１０】
本発明は、２軸分の変位検出器（測定ゲージやエンコーダ）からの計数パルスを入力し、２軸間の和又は差を出力するための２軸測定信号の和差値出力装置であって、２軸測定信号の和又は差を計数するためのカウンタと、２軸測定信号の状態に応じて、該カウンタの計数モードを制御する和差計数制御回路と、を備えることにより、前記課題を解決したものである。
【００１１】
又、前記カウンタの出力側にピーク検出回路を備えて、和差値のピーク検出の高速化も可能としたものである。
【発明の効果】
【００１２】
本発明によれば、２軸分の変位検出器から出力される計数パルスを入力し、２軸間の和差値を１つのカウンタで直接計数するものであるため、計数パルスに応じてリアルタイムで和差値を得ることができ、回路規模が小さく低価格で、且つ、極めて高速な動作が可能となる。又、１つの計数回路は１軸分のカウンタしか含まないため、大半を占める１軸商品に過大なコスト負担をかけることがない。
【００１３】
更に、ピーク検出もハードウェアで実行し易い構成であるため、ピーク検出周期も短くなり、確実なピーク値取得が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下図面を参照して、本発明の実施形態を詳細に説明する。
【００１５】
本発明の第１実施形態は、図４に示す如く、計数回路２０を、各測定軸用の４分割方向弁別回路２２Ａ、２２Ｂと、これらの出力により、カウンタ制御信号を生成する和差計数制御回路３０と、ラッチ回路を含む１進／２進／停止切換式のバイナリカウンタ３２と、ハードウェアのピーク検出回路３４と、マイコンＩ／Ｆ２６とを用いて構成したものである。
【００１６】
図５に和差計数例、図６に和差計数部分のブロック図、図７に該和差計数ブロック内の和差計数制御回路３０の真理値表、図８に同じくバイナリカウンタ３２の真理値表を示す。
【００１７】
図５は、測定ゲージから出力される２軸分（ＣＨ１とＣＨ２）の２相方形波信号φＡ＿１、φＢ＿１、φＡ＿２、φＢ＿２と、バイナリカウンタ３２で行なう和差計数の関係を示している。例えば、和はＣＨ１＋ＣＨ２、差はＣＨ１−ＣＨ２とすると、ＣＨ１がＵＰ計数（Ａ相がＢ相よりも進相）、ＣＨ２がカウント停止（Ａ相とＢ相が同相）の場合、図５（Ａ）に示す和計数においては、カウンタ３２が＋１カウント、図５（Ｂ）に示す差計数においても、カウンタ３２が＋１カウントすることになる。同様に、ＣＨ１がＵＰ計数、ＣＨ２がＵＰ計数の場合、和計数においてはカウンタ３２が＋２カウント、差計数においてはカウント停止（０）となる。ＣＨ１、ＣＨ２共にＵＰ計数、ＤＮ計数（Ｂ相がＡ相より進相）、停止の３つのケースが存在するため、ＣＨ１とＣＨ２の組合せは９通り存在することになり、これらについてもカウンタ３２のカウント数を定義することができる。
【００１８】
図７は、和差計数制御回路３０の真理値表であり、上記９つのケースについて、カウンタ３２でカウント数を制御するための信号を示している。ここで、２カウントイネーブルを示す２ＥＮ、１カウントイネーブルを示す１ＥＮ、アップ／ダウンを示すＵ／ＤＢについては、／の左が和計数時、／の右が差計数時の真理値を示している。又、Ｘはドントケアを意味する。
【００１９】
又、図８は、カウンタ計数の真理値表であり、和差計数制御回路３０からの信号によりカウント数が制御されることを示している。このカウンタ３２は、１進／２進／停止切換式になっており、１進時には０→１→２→３・・・、２進時には０→２→４→６・・・のように計数を行なう。１進／２進／停止は、前記のように和差計数制御回路３０からの信号で切換えられる。
【００２０】
和差計数制御回路３０とカウンタ３２部分の詳細回路は省略するが、上記動作を行なうように構成すれば、細部の回路構成については問わない。又、真理値表の信号名や信号数も、数通りの変形例が考えられるが、動作として等価であればよい。なお、４分割方向弁別回路２２Ａ、２２Ｂについては、従来通りの構成である。
【００２１】
このようにして、加減算等の演算を行なわなくても、直接、和差計数が可能であり、極めて高速（計数パルスに対してリアルタイム）で和差値を得ることができる。
【００２２】
又、カウンタ３２で直接和差値が得られるため、最大値、最小値、振れ等のピーク検出も、ピーク検出回路３４により、ハードウェアで実行することが容易である。図２に示した従来例のようにマイコン４０で和差値を算出する場合、ハードウェアでピーク検出を行なおうとしても、一度、計数値をマイコン４０に渡し、和差値をマイコン４０からハードウェアに戻す必要があったが、本発明の構成においては、カウンタ３２の次段にピーク検出回路３４を設け、ピーク検出値まで算出した後、マイコン４０にデータを送ればよい。
【００２３】
なお、本発明では、１つのカウンタ３２で直接和差値を計数するため、和差値だけでなく、ＣＨ１、ＣＨ２の単独計数値Ａ、Ｂが必要である場合には、図９に示す第２実施形態のように、第１実施形態と同じ計数回路２０をもう１個設けて、そのカウンタ３２で一方の計数値（図９の例ではＢ）を計数すれば良い。但し、和差値とどちらか一方の計数値があれば、他方の計数値を求めることができるため、カウンタ数は計２つでよい。図２に示したように、マイコン４０で和差値を求める場合も、バイナリカウンタ２４の数は２つ必要であるから、本発明によりカウント数が増加することはない。
【００２４】
なお、図１０に示す第３実施形態のように、計数回路２０を３個設けて、ＣＨ１、ＣＨ２の単独計数値Ａ、Ｂ及び和差値Ａ＋Ｂ又はＡ−Ｂが全て直接得られるように構成することも可能である。
【００２５】
又、ピーク検出が不要な時は、ピーク検出回路３４を省略することができる。
【００２６】
前記実施形態においては、本発明が、光電式検出器を使用したリニアゲージのカウンタに適用されていたが、本発明の適用対象は、これに限定されず、図１１に示す如く、４分割方向弁別回路２２の代わりに計数パルス生成部５０を組み合わせて和差計数制御回路に入力する信号（ＥＮ、Ｕ／ＤＢ）を作ることによって、静電容量式センサや電磁誘導式センサにも同様に適用できる。又、リニアゲージ以外の、検出ヘッドを２つ備えたタイプのエンコーダ（リニアエンコーダやロータリエンコーダ）にも、同様に適用できる。
【図面の簡単な説明】
【００２７】
【図１】和差測定の代表的な例を示す概略図
【図２】従来の和差演算の方法を説明するためのブロック図
【図３】和差演算をハードウェアで実行する構成の例を示すブロック図
【図４】本発明の第１実施形態の構成を示すブロック図
【図５】同じく和差計数例を示すタイムチャート
【図６】同じく和差計数部分の動作を説明するためのブロック図
【図７】同じく和差計数制御回路の真理値表を示す図
【図８】同じくカウンタの真理値表を示す図
【図９】本発明の第２実施形態の構成を示すブロック図
【図１０】同じく第３実施形態の構成を示すブロック図
【図１１】同じく変形例の構成を示す要部構成を示すブロック図
【符号の説明】
【００２８】
８…ワーク
１０Ａ、１０Ｂ…測定ゲージ
１２…分割ＩＣ
２０…計数回路
２２Ａ、２２Ｂ…４分割方向弁別回路
２６…マイコンＩ／Ｆ
３０…和差計数制御回路
３２…バイナリカウンタ
３４…ピーク検出回路
４０…マイコン
５０…計数パルス生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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