(57)【要約】【課題】ＣＭＯＳ構造の反転回路で、寄生トランジスタに起因する電流を抑制する。【解決手段】Ｎウェル領域１０２の表面にＰ型ソース１０３、Ｐ型ドレイン領域１０４およびゲート電極１０５からなるＰＭＯＳトランジスタとウェル電位用Ｎ型高濃度不純物領域１０７を形成し、且つ、Ｐ型半導体基板１０１の表面に、Ｎ型ソース領域１０８、Ｎ型ドレイン領域１０９およびゲート電極１１０からなるＮＭＯＳトランジスタと基板電位用Ｐ型高濃度不純物領域１１２とを形成すると、バイポーラトランジスタＱ１，Ｑ２および抵抗Ｒ１〜Ｒ３からなる寄生回路が形成される。この発明では、Ｎウェル領域１１３にＮ型高濃度不純物領域１１４およびＰ型不純物領域１１５，１１６を設けることで、意図的に寄生トランジスタＱ３を形成し、これにより、電源立ち上げ時に各電源電位の関係がＶＣＣ＞ＶＤＤ且つＶＳＳ＜ＶＥＥとなったときの電流発生を抑制する。【選択図】図１
2006269902.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のウェル領域を有する第２導電型の半導体基板と、
前記ウェル領域の表面に形成され且つ第１電源ラインに接続された第２導電型の第１不純物領域と、当該ウェル領域の表面に形成された第２導電型の第２不純物領域と、当該第１、第２不純物領域に挟まれた領域上に絶縁膜を介して形成された第１ゲート電極とを有する第１電界効果トランジスタと、
前記ウェル領域の表面に形成され且つ第２電源ラインに接続された第１導電型のウェル電位用高濃度不純物領域と、
前記半導体基板の第２導電型領域の表面に形成され且つ第３電源ラインに接続された第１導電型の第３不純物領域と、当該第２導電型領域の表面に形成された第１導電型の第４不純物領域と、当該第３、第４不純物領域に挟まれた領域上にゲート絶縁膜を介して形成された第２ゲート電極とを有する第２電界効果トランジスタと、
前記第２導電型領域の表面に形成され且つ第４電源ラインに接続された第２導電型の基板電位用高濃度不純物領域と、
第１導電型のベースと第２導電型のコレクタ、エミッタとを有し、当該ベースおよび当該コレクタが前記ウェル電位用高濃度不純物領域に接続され且つ当該エミッタが前記第１電源ラインに接続されたバイポーラトランジスタと、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記バイポーラトランジスタが、前記半導体基板の表面に形成された１個の第１導電型不純物領域と２個の第２導電型不純物領域とによって寄生的に形成されたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記バイポーラトランジスタの前記コレクタと前記ウェル電位用高濃度不純物領域との間に電位差を発生させるための１段または複数段のダイオードをさらに備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記ダイオードの個数を適当数に設定することにより、前記バイポーラトランジスタが遮断領域に置かれるように、前記バイポーラトランジスタのベース−エミッタ間電圧を調整したことを特徴とする請求項１〜３のいずれかに記載の半導体集積回路。
【請求項５】
前記バイポーラトランジスタの前記コレクタと前記ウェル電位用高濃度不純物領域との間の抵抗を調整するための抵抗をさらに備えることを特徴とする請求項１〜４のいずれかに記載の半導体集積回路。
【請求項６】
第１導電型のウェル領域を有する第２導電型の半導体基板と、
前記ウェル領域の表面に形成され且つ第１電源ラインに接続された第２導電型の第１不純物領域と、当該ウェル領域の表面に形成された第２導電型の第２不純物領域と、当該第１、第２不純物領域に挟まれた領域上に絶縁膜を介して形成された第１ゲート電極とを有する第１電界効果トランジスタと、
前記ウェル領域の表面に形成され且つ第２電源ラインに接続された第１導電型のウェル電位用高濃度不純物領域と、
前記半導体基板の第２導電型領域の表面に形成され且つ第３電源ラインに接続された第１導電型の第３不純物領域と、当該第２導電型領域の表面に形成された第１導電型の第４不純物領域と、当該第３、第４不純物領域に挟まれた領域上にゲート絶縁膜を介して形成された第２ゲート電極とを有する第２電界効果トランジスタと、
前記第２導電型領域の表面に形成され且つ第４電源ラインに接続された第２導電型の基板電位用高濃度不純物領域と、
第２導電型のベースと第１導電型のコレクタ、エミッタとを有し、当該ベースおよび当該コレクタが前記基板電位用高濃度不純物領域に接続され且つ当該エミッタが前記第３電源ラインに接続されたバイポーラトランジスタと、
を備えることを特徴とする半導体集積回路。
【請求項７】
前記バイポーラトランジスタが、前記半導体基板の表面に形成された１個の第２導電型不純物領域と２個の第１導電型不純物領域とによって寄生的に形成されたことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記バイポーラトランジスタの前記コレクタと前記基板電位用高濃度不純物領域との間に電位差を発生させるための１段または複数段のダイオードをさらに備えることを特徴とする請求項６または７に記載の半導体集積回路。
【請求項９】
前記ダイオードの個数を適当数に設定することにより、前記バイポーラトランジスタが遮断領域に置かれるように、前記バイポーラトランジスタのベース−エミッタ間電圧を調整したことを特徴とする請求項６〜８のいずれかに記載の半導体集積回路。
【請求項１０】
前記バイポーラトランジスタの前記コレクタと前記基板電位用高濃度不純物領域との間の抵抗を調整するための抵抗をさらに備えることを特徴とする請求項６〜９のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路の寄生トランジスタに起因する電流を抑制する技術に関する。
【背景技術】
【０００２】
半導体集積回路としては、例えば下記特許文献１に記載されたような回路が知られている。
【０００３】
図１１は、従来の半導体集積回路（ＣＭＯＳ構造の反転回路）の一例を示す断面図である。
【０００４】
図１１において、Ｐ型半導体基板６０１には、Ｎウェル領域６０２が形成されている。このＮウェル領域６０２の表面には、Ｐ型ソース領域６０３、Ｐ型ドレイン領域６０４およびゲート電極６０５によって、ＰＭＯＳトランジスタ６０６が形成されている。さらに、Ｎウェル領域６０２の表面には、このＮウェル領域６０２に電源電位ＶＤＤを供給するためのＮ型不純物領域６０７が形成されている。また、半導体基板６０１のＰ型領域の表面には、Ｎ型ソース領域６０８、Ｎ型ドレイン領域６０９およびゲート電極６１０によって、ＮＭＯＳトランジスタ６１１が形成されている。さらに、半導体基板６０１のＰ型領域には、このＰ型領域に電源電位ＶＥＥを供給するためのＰ型不純物領域６１２が形成されている。
【０００５】
Ｐ型ソース領域６０３には電源電位ＶＣＣ（例えば３ボルト）が印加され、Ｎ型ソース領域には電源電位ＶＳＳ（例えば０ボルト）が印加される。また、Ｎ型不純物領域６０７には電源電位ＶＤＤ（例えば１５ボルト）が印加され、Ｐ型不純物領域６１２には電源電位ＶＥＥ（例えば−１５ボルト）が印加される。これにより、ゲート電極６０５，６１０に印加された入力電位の反転電位を、ドレイン領域６０４，６０９から出力することができる。
【０００６】
ここで、電位ＶＣＣ，ＶＳＳは、外部の電源から直接供給される。一方、電位ＶＤＤは、外部電源から供給された電位ＶＣＣを、半導体チップ内に設けられた電位変換回路（図示せず）で昇圧することによって生成される。また、電位ＶＥＥは、外部電源から供給された電位ＶＳＳを、当該電位変換回路で降圧することによって生成される。
【０００７】
図１１に示したように、半導体基板６０１内には、２個の寄生トランジスタＱ１，Ｑ２が形成される。寄生トランジスタＱ１は、Ｐ型ソース領域６０３、Ｎ型不純物領域６０７およびＰ型不純物領域６１２からなる寄生的なＰＮＰ接合により形成される。また、寄生トランジスタＱ２は、Ｎ型ソース領域６０８、Ｐ型不純物領域６１２およびＮ型不純物領域６０７からなる寄生的なＮＰＮ接合により形成される。さらに、半導体基板６０１内には、不純物領域間の距離に応じた値の、寄生抵抗が形成される。図１１の例では、寄生トランジスタＱ１のベース抵抗Ｒ１の値は領域６０３，６０７間の距離に応じて決定され、寄生トランジスタＱ２のコレクタ抵抗Ｒ２の値は領域６０７，６０８間の距離に応じて決定され、寄生トランジスタＱ１のコレクタ抵抗Ｒ３は領域６０３，６１２間の距離に応じて決定され、且つ、寄生トランジスタＱ２のベース抵抗Ｒ４は領域６０８，６１２間の距離に応じて決定される。
【０００８】
図１２は、図１１に示した寄生トランジスタ回路の等価回路である。このように、寄生トランジスタＱ１，Ｑ２は、下記特許文献２と同様の、サイリスタを構成している。
【０００９】
上述のように、各電位ＶＣＣ，ＶＤＤ，ＶＳＳ，ＶＥＥには、ＶＣＣ＜ＶＤＤおよびＶＳＳ＞ＶＥＥの関係がある。ここで、寄生トランジスタＱ１はＰＮＰ型であるため、ＶＣＣ＜ＶＤＤの場合（すなわちエミッタ電位よりもベース電位が高い場合）、オフする。また、寄生トランジスタＱ２はＮＰＮ型であるため、ＶＳＳ＞ＶＥＥの場合（すなわちエミッタ電位がベース電位よりも高い場合）、オフする。したがって、正常動作時には、寄生トランジスタＱ１，Ｑ２はともにオフしており、半導体集積回路の動作に影響を与えない。
【００１０】
しかしながら、以下のような理由により、電源立ち上げ時には、寄生トランジスタＱ１，Ｑ２がオンして半導体集積回路の動作に悪影響を与える場合がある。
【００１１】
上述のように、電位ＶＣＣ，ＶＳＳは外部電源から直接供給されるのに対して、電位ＶＤＤ，ＶＥＥは当該電位ＶＣＣ，ＶＳＳを電位変換回路で昇圧・降圧することによって生成される。このため、半導体チップの電源立ち上げ時には、電位ＶＤＤ，ＶＥＥの印加開始が、電位ＶＣＣ，ＶＳＳの印加開始よりも遅くなる。したがって、電源立ち上げ時には、電位ＶＤＤ，ＶＥＥが‘不定’状態のまま、電位ＶＣＣ，ＶＳＳだけが印加されることになる。このため、電位ＶＤＤ，ＶＥＥの状態によっては、各電位の関係がＶＣＣ＞ＶＤＤ且つＶＳＳ＜ＶＥＥになる場合がある。このような場合には、寄生トランジスタＱ１，Ｑ２がオンするので、ＶＣＣ電源とＶＳＳ電源との間に電流Ｉ１，Ｉ２が流れる（図１２参照）。
【００１２】
この電流Ｉ１，Ｉ２は、電位ＶＤＤ，ＶＥＥを生成する電位変換回路の電流負荷を上昇させ、このために、電位変換回路が電位ＶＤＤ，ＶＥＥの生成を開始できなくなる場合がある。また、かかる電流Ｉ１，Ｉ２のために、スタンバイ状態における電流が増大してしまう。さらには、電流Ｉ１，Ｉ２のために半導体集積回路全体の電流が過大になって、回路が破壊される場合もある。
【特許文献１】特開平５−３３５５００号公報
【特許文献２】特開平９−８１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
この発明の解決課題は、寄生トランジスタに起因する電流を抑制することができる半導体集積回路を提供する点にある。
【課題を解決するための手段】
【００１４】
（１）第１の発明に係る半導体集積回路は、第１導電型のウェル領域を有する第２導電型の半導体基板と、ウェル領域の表面に形成され且つ第１電源ラインに接続された第２導電型の第１不純物領域と、当該ウェル領域の表面に形成された第２導電型の第２不純物領域と、当該第１、第２不純物領域に挟まれた領域上に絶縁膜を介して形成された第１ゲート電極とを有する第１電界効果トランジスタと、ウェル領域の表面に形成され且つ第２電源ラインに接続された第１導電型のウェル電位用高濃度不純物領域と、半導体基板の第２導電型領域の表面に形成され且つ第３電源ラインに接続された第１導電型の第３不純物領域と、当該第２導電型領域の表面に形成された第１導電型の第４不純物領域と、当該第３、第４不純物領域に挟まれた領域上にゲート絶縁膜を介して形成された第２ゲート電極とを有する第２電界効果トランジスタと、第２導電型領域の表面に形成され且つ第４電源ラインに接続された第２導電型の基板電位用高濃度不純物領域と、第１導電型のベースと第２導電型のコレクタ、エミッタとを有し、当該ベースおよび当該コレクタがウェル電位用高濃度不純物領域に接続され且つ当該エミッタが第１電源ラインに接続されたバイポーラトランジスタとを備える。
【００１５】
（２）第２の発明に係る半導体集積回路は、第１導電型のウェル領域を有する第２導電型の半導体基板と、ウェル領域の表面に形成され且つ第１電源ラインに接続された第２導電型の第１不純物領域と、当該ウェル領域の表面に形成された第２導電型の第２不純物領域と、当該第１、第２不純物領域に挟まれた領域上に絶縁膜を介して形成された第１ゲート電極とを有する第１電界効果トランジスタと、ウェル領域の表面に形成され且つ第２電源ラインに接続された第１導電型のウェル電位用高濃度不純物領域と、半導体基板の第２導電型領域の表面に形成され且つ第３電源ラインに接続された第１導電型の第３不純物領域と、当該第２導電型領域の表面に形成された第１導電型の第４不純物領域と、当該第３、第４不純物領域に挟まれた領域上にゲート絶縁膜を介して形成された第２ゲート電極とを有する第２電界効果トランジスタと、第２導電型領域の表面に形成され且つ第４電源ラインに接続された第２導電型の基板電位用高濃度不純物領域と、第２導電型のベースと第１導電型のコレクタ、エミッタとを有し、当該ベースおよび当該コレクタが基板電位用高濃度不純物領域に接続され且つ当該エミッタが第３電源ラインに接続されたバイポーラトランジスタとを備える。
【発明の効果】
【００１６】
第１、第２の発明によれば、第１、第２電界効果トランジスタ、ウェル電位用高濃度不純物領域および基板電位用高濃度不純物領域によって形成された寄生トランジスタへの電流流入を、意図的に設けたバイポーラトランジスタによって抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１８】
第１の実施形態
まず、この発明に係る半導体集積回路の第１の実施形態について、図１および図２を用いて説明する。
【００１９】
図１は、この実施形態に係る半導体集積回路（ＣＭＯＳ構造の反転回路）の一例を示す断面図である。
【００２０】
図１に示したように、Ｐ型半導体基板１０１には、Ｎウェル領域１０２，１１３が形成されている。
【００２１】
Ｎウェル領域１０２には、Ｐ型ソース領域１０３と、Ｐ型ドレイン領域１０４と、ゲート電極１０５とが形成されている。Ｐ型ソース領域１０３は、Ｎウェル領域１０２の表面に形成され、電源ラインＶＣＣ（例えば３ボルト）に接続されている。Ｐ型ドレイン領域１０４は、Ｎウェル領域１０２の表面に形成され、信号出力ラインＯＵＴに接続されている。ゲート電極１０５は、ソース領域１０３およびドレイン領域１０４に挟まれた領域上に図示しない絶縁膜を介して形成され、信号入力ラインに接続されている。領域１０３，１０４およびゲート電極１０５により、ＰＭＯＳトランジスタ１０６が構成される。
【００２２】
さらに、Ｎウェル領域１０２の表面には、ウェル電位用のＮ型高濃度不純物領域１０７が形成されている。このＮ型高濃度不純物領域１０７は、電源ラインＶＤＤ（例えば１５ボルト）に接続されている。
【００２３】
Ｐ型半導体基板１０１のＰ型領域には、Ｎ型ソース領域１０８と、Ｎ型ドレイン領域１０９と、ゲート電極１１０とが形成されている。Ｎ型ソース領域１０８は、当該Ｐ型領域の表面に形成され、電源ラインＶＳＳ（例えば０ボルト）に接続されている。Ｎ型ドレイン領域１０９は、当該Ｐ型領域の表面に形成され、信号出力ラインＯＵＴに接続されている。ゲート電極１１０は、Ｎ型ソース領域１０８およびＮ型ドレイン領域１０９に挟まれた領域上に図示しない絶縁膜を介して形成され、信号入力ラインに接続されている。領域１０８，１０９およびゲート電極１１０により、ＮＭＯＳトランジスタ１１１が構成される。
【００２４】
さらに、Ｐ型半導体基板１０１のＰ型領域には、表面に、基板電位用のＰ型高濃度不純物領域１１２が形成されている。このＰ型高濃度不純物領域１１２は、電源ラインＶＥＥ（例えば−１５ボルト）に接続されている。
【００２５】
Ｎウェル領域１１３の表面には、１個のＮ型高濃度不純物領域１１４と２個のＰ型不純物領域１１５，１１６とが形成されている。Ｎ型高濃度不純物領域１１４およびＰ型不純物領域１１６は、電源ラインＶＤＤに接続されている。一方、Ｐ型不純物領域１１５は、電源ラインＶＣＣに接続されている。これにより、ベースおよびコレクタがウェル電位用高濃度不純物領域１０７に接続され且つエミッタが電源ラインＶＣＣに接続されたＮＰＮ型バイポーラトランジスタを寄生的に形成することができる（後述）。なお、ゲート１１７は、本来は不要であり、Ｎウェル領域１１３部分をＮウェル領域１０２と全く同一に形成して設計や製造工程の容易化を図るために設けたにすぎない。
【００２６】
図１に示したように、半導体基板１０１内には、３個の寄生トランジスタＱ１，Ｑ２，Ｑ３が形成される。寄生トランジスタＱ１は、Ｐ型ソース領域１０３、Ｎ型高濃度不純物領域１０７およびＰ型高濃度不純物領域１１２からなる寄生的なＰＮＰ接合により形成される。寄生トランジスタＱ２は、Ｎ型ソース領域１０８、Ｐ型高濃度不純物領域１１２およびＮ型高濃度不純物領域１０７からなる寄生的なＮＰＮ接合により形成される。寄生トランジスタＱ３は、Ｎ型高濃度不純物領域１１４、Ｐ型不純物領域１１５およびＰ型不純物領域１１６からなる寄生的なＰＮＰ接合により形成される。また、半導体基板１０１内には、不純物領域間の距離に応じた値の、寄生抵抗が形成される。図１の例では、寄生トランジスタＱ１のベース抵抗Ｒ１の値は領域１０３，１０７間の距離に応じて決定され、寄生トランジスタＱ２のコレクタ抵抗Ｒ２の値は領域１０７，１０８間の距離に応じて決定され、寄生トランジスタＱ１のコレクタ抵抗Ｒ３は領域１０３，１１２間の距離に応じて決定され、且つ、寄生トランジスタＱ２のベース抵抗Ｒ４は領域１０８，１１２間の距離に応じて決定される。
【００２７】
なお、この実施形態では不純物領域１０３〜１０５と不純物領域１１４〜１１６とを別個のＮウェル領域１０２，１１３に形成したが、これらの不純物領域を同じＮウェル領域に形成してもよい。
【００２８】
図２は、図１に示した寄生トランジスタ回路の等価回路である。以下、半導体基板１０１内に寄生的に形成された回路の動作について、図２を用いて説明する。
【００２９】
従来の半導体集積回路（図１２参照）と同様、正常な動作においては、電源電位ＶＣＣ，ＶＤＤ，ＶＣＣ，ＶＥＥの関係は、ＶＣＣ＜ＶＤＤおよびＶＳＳ＞ＶＥＥとなり、したがって、寄生トランジスタＱ１，Ｑ２はオフする。また、寄生トランジスタＱ３も、ＶＣＣ＜ＶＤＤの場合、エミッタ電位よりもベース電位が高くなるので、オフする。このため、これらの寄生トランジスタＱ１，Ｑ２，Ｑ３は、半導体集積回路の動作に影響を与えない。
【００３０】
一方、半導体チップの電源立ち上げ時には、従来の半導体集積回路と同様、電源電位ＶＣＣ，ＶＳＳが印加されたにも拘わらず、電源電位ＶＤＤ，ＶＥＥは不定の場合がある。そして、このような場合には、各電源電位の関係がＶＣＣ＞ＶＤＤ且つＶＳＳ＜ＶＥＥになる場合がある。ＶＣＣ＞ＶＤＤとなることにより、ＰＮＰ型の寄生トランジスタＱ１，Ｑ３は、エミッタ電位がベース電位よりも高くなるので、オンする。また、ＶＳＳ＜ＶＥＥとなることにより、ＮＰＮ型の寄生トランジスタＱ２は、ベース電位がエミッタ電位よりも高くなるので、オンする。これにより、寄生トランジスタＱ１，Ｑ２，Ｑ３には、電流Ｉ１，Ｉ２が流れる。電流Ｉ１が流れると、寄生抵抗Ｒ２の両端に端子間電圧が発生する。ここでは、電圧ＶＳＳは既に印加・固定されており且つ電圧ＶＤＤは不定である。このため、寄生抵抗Ｒ２の両端に端子間電圧が発生したとき、端子Ｔ２（図２参照）の電位は変化せずに端子Ｔ１の電位が当該端子間電圧の分だけ上昇する。したがって、寄生トランジスタＱ１，Ｑ３のベース電位も、当該端子間電圧に応じて上昇する。これにより、寄生トランジスタＱ３のエミッタ−コレクタ間電圧およびエミッタ−ベース間電圧が小さくなるので、電流Ｉ１の値が小さくなる。また、寄生トランジスタＱ１は寄生トランジスタＱ３とペアになって定電流回路を構成しているので、電流Ｉ１の値が小さくなると、電流Ｉ２の値も小さくなる。
【００３１】
このように、この実施形態によれば、寄生バイポーラトランジスタＱ３を意図的に設けたので、寄生トランジスタに起因する電流を抑制することができ、したがって、半導体集積回路の動作開始不良や、消費電流の増大、回路破壊等を防止することができる。
【００３２】
第２の実施形態
次に、この発明に係る半導体集積回路の第２の実施形態について、図３および図４を用いて説明する。
【００３３】
図３は、この実施形態に係る半導体集積回路の一例を示す断面図である。図３において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。
【００３４】
図３に示したように、この実施形態では、Ｐ型半導体基板１０１に、Ｎウェル領域２０１が形成される。そして、このＮウェル領域２０１内には、Ｎ型高濃度不純物領域２０２とＰ型不純物領域２０３とが形成される。Ｎ型高濃度不純物領域２０２は、電源ラインＶＤＤに接続される。また、Ｐ型不純物領域２０３は、Ｎウェル領域１１３内のＮ型高濃度不純物領域１１４およびＰ型不純物領域１１６に、配線パターンを介して接続される。第１の実施形態と異なり、Ｎ型高濃度不純物領域１１４およびＰ型不純物領域１１６は、電源ラインＶＤＤに接続されない。
【００３５】
図３に示したように、Ｎウェル領域２０１内には、ダイオードＤ１が寄生的に形成される。ダイオードＤ１のカソードは、電源ラインＶＤＤと寄生抵抗Ｒ２の一端とに接続される。また、このダイオードＤ１のアノードは、寄生トランジスタＱ３のコレクタに接続され、且つ、寄生抵抗Ｒ１を介して寄生トランジスタＱ１，Ｑ３のベースに接続される。
【００３６】
図４は、図３に示した寄生トランジスタ回路の等価回路である。以下、半導体基板１０１内に寄生的に形成された回路の動作について、図４を用いて説明する。
【００３７】
第１の実施形態に係る半導体集積回路（図１参照）と同様の理由により、正常な動作においては、電源電位ＶＣＣ，ＶＤＤ，ＶＣＣ，ＶＥＥの関係がＶＣＣ＜ＶＤＤ，ＶＳＳ＞ＶＥＥとなり、したがって寄生トランジスタＱ１，Ｑ２，Ｑ３はオフする。このため、これらの寄生トランジスタＱ１，Ｑ２，Ｑ３は、半導体集積回路の動作に影響を与えない。
【００３８】
一方、半導体チップの電源立ち上げ時には、第１の実施形態に係る半導体集積回路と同様の理由により、各電源電位の関係がＶＣＣ＞ＶＤＤ且つＶＳＳ＜ＶＥＥになって寄生トランジスタＱ１，Ｑ２，Ｑ３がオンする場合がある。この場合、寄生トランジスタＱ１，Ｑ２，Ｑ３には、電流Ｉ１，Ｉ２が流れる。
【００３９】
この実施形態では、寄生抵抗Ｒ２と寄生トランジスタＱ１，Ｑ３のベースとの間に寄生ダイオードＤ１が設けられている。このため、当該寄生ダイオードＤ１のエネルギギャップ（約０．５ボルト）の分だけ、寄生トランジスタＱ３のエミッタ−コレクタ間電圧およびエミッタ−ベース間電圧が小さくなる。したがって、電流Ｉ１の値は、第１の実施形態に係る集積回路よりも、さらに小さくなる。これにより、電流Ｉ２の値も、第１の実施形態の場合よりも小さくなる。
【００４０】
このように、この実施形態によれば、寄生ダイオードＤ１を意図的に設けたので、寄生トランジスタに起因する電流を第１の実施形態の場合よりも小さくすることができ、半導体集積回路の動作開始不良や、消費電流の増大、回路破壊等を防止する上で有効である。
【００４１】
第３の実施形態
次に、この発明に係る半導体集積回路の第３の実施形態について、図５および図６を用いて説明する。
【００４２】
図５は、この実施形態に係る半導体集積回路の一例を示す断面図である。図５において、図３と同じ符号を付した構成要素は、それぞれ図３と同じものを示している。
【００４３】
図５に示したように、この実施形態では、Ｐ型半導体基板１０１に、Ｎウェル領域３０１が形成される。Ｎウェル領域３０１内には、Ｎ型高濃度不純物領域３０２とＰ型不純物領域３０３とが形成される。
【００４４】
上述の第２の実施形態と同様、Ｎ型高濃度不純物領域２０２は、電源ラインＶＤＤに接続される。Ｐ型不純物領域２０３は、Ｎ型高濃度不純物領域３０２に、配線パターンを介して接続される。さらに、Ｐ型不純物領域３０３は、Ｎウェル領域１１３内のＮ型高濃度不純物領域１１４およびＰ型不純物領域１１６に、配線パターンを介して接続される。
【００４５】
図５に示したように、Ｎウェル領域２０１，３０１内には、直列接続されたダイオードＤ１，Ｄ２が、寄生的に形成される。ダイオードＤ１のカソードは、電源ラインＶＤＤと寄生抵抗Ｒ２の一端とに接続される。ダイオードＤ１のアノードは、ダイオードＤ２のカソードに接続される。また、ダイオードＤ２のアノードは、寄生トランジスタＱ３のコレクタに接続されるとともに、寄生抵抗Ｒ１を介して、寄生トランジスタＱ１のベースに接続される。
【００４６】
なお、寄生的に形成されるダイオードの個数は、３個以上であってもよい。
【００４７】
図６は、図５に示した寄生トランジスタ回路の等価回路である。以下、半導体基板１０１内に寄生的に形成された回路の動作について、図６を用いて説明する。
【００４８】
第２の実施形態に係る半導体集積回路（図４参照）と同様、電源電位ＶＣＣ，ＶＤＤ，ＶＣＣ，ＶＥＥの関係がＶＣＣ＜ＶＤＤ，ＶＳＳ＞ＶＥＥの場合には、寄生トランジスタＱ１，Ｑ２，Ｑ３はオフする。このため、これらの寄生トランジスタＱ１，Ｑ２，Ｑ３は、半導体集積回路の動作に影響を与えない。
【００４９】
一方、半導体チップの電源立ち上げ時、第１の実施形態に係る半導体集積回路と同様の理由により、寄生トランジスタＱ１，Ｑ２，Ｑ３がオンし、電流Ｉ１，Ｉ２が流れる場合がある。
【００５０】
この実施形態では、寄生抵抗Ｒ２と寄生トランジスタＱ１，Ｑ３のベースとの間に２個の寄生ダイオードＤ１，Ｄ２が直列接続されている。直列接続された寄生ダイオードの数を１個増やす毎に、寄生トランジスタＱ１，Ｑ３のエミッタ−コレクタ間電圧およびエミッタ−ベース間電圧を、約０．５ボルトずつ小さくすることができる。これにより、電流Ｉ１，Ｉ２の値をさらに小さくすることができる。
【００５１】
加えて、寄生トランジスタＱ１，Ｑ３のエミッタ−ベース間電圧を０．５Ｖ以下にまで下げることができれば、当該寄生トランジスタＱ１，Ｑ３は遮断領域に維持されることとなり、これにより、各電源電位の関係がＶＣＣ＞ＶＤＤ且つＶＳＳ＜ＶＥＥとなっても、これらの寄生トランジスタＱ１，Ｑ３はオンしなくなる。したがって、電流Ｉ１，Ｉ２は全く流れなくなる。
【００５２】
このように、この実施形態によれば、寄生トランジスタに起因する電流を第２の実施形態の場合よりもさらに小さくすることができ、或いは、零にすることができる。したがって、この実施形態によれば、半導体集積回路の動作開始不良や、消費電流の増大、回路破壊等を非常に有効に防止することができる。
【００５３】
第４の実施形態
次に、この発明に係る半導体集積回路の第４の実施形態について、図７および図８を用いて説明する。
【００５４】
図７は、この実施形態に係る半導体集積回路の一例を示す断面図である。図７において、図５と同じ符号を付した構成要素は、それぞれ図５と同じものを示している。
【００５５】
図７に示したように、この実施形態では、Ｎ型高濃度不純物領域２０２と電源ラインＶＤＤとの間に、抵抗４０１が設けられる。抵抗４０１としては、例えば配線抵抗を使用することができる。
【００５６】
図８は、図７に示した寄生トランジスタ回路の等価回路である。図８に示したように、この実施形態の半導体集積回路では、寄生ダイオードＤ１のカソードと寄生抵抗素子Ｒ２との間に、抵抗素子Ｒ５が形成される。この抵抗Ｒ５は、図７に示した抵抗４０１に基づいて、形成される。この実施形態では、各電源電位の関係がＶＣＣ＞ＶＤＤ且つＶＳＳ＜ＶＥＥになって寄生トランジスタＱ１，Ｑ２，Ｑ３がオンすると、合成抵抗Ｒ２＋Ｒ５の値に比例して、寄生トランジスタＱ１，Ｑ３のコレクタ−エミッタ間電圧およびエミッタ−ベース間電圧が上昇する。
【００５７】
上述の第３の実施形態では、直列接続された寄生ダイオードの個数のみで、寄生トランジスタＱ１，Ｑ３のエミッタ−ベース間電圧を調整した。このため、当該エミッタ−ベース間電圧は、約０．５ボルト単位でしか調整することができなかった。これに対して、この実施形態では、抵抗素子Ｒ５を設けたので、０．５ボルト以下の電位調整が可能になる。したがって、寄生トランジスタＱ１，Ｑ３に流れる電流Ｉ１，Ｉ２を、第３の実施形態よりもさらに低減させることができる。
【００５８】
このように、この実施形態によれば、抵抗Ｒ５を意図的に形成したので、寄生トランジスタに起因する電流を、第３の実施形態の場合よりも容易に抑制することができる。したがって、この実施形態によれば、半導体集積回路の動作開始不良や、消費電流の増大、回路破壊等を非常に有効に防止することができる。
【００５９】
第５の実施形態
次に、この発明に係る半導体集積回路の第５の実施形態について、図９および図１０を用いて説明する。上述の各実施形態では、寄生バイポーラトランジスタＱ１，Ｑ２に流れる電流を、ＰＮＰ型の寄生バイポーラトランジスタＱ３を意図的に形成することによって抑制したが、この実施形態では、ＮＰＮ型の寄生バイポーラトランジスタを意図的に形成することによって抑制する。
【００６０】
図９は、この実施形態に係る半導体集積回路を示す断面図である。図９において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
【００６１】
図９に示したように、Ｐ型半導体基板１０１の表面には、１個のＰ型高濃度不純物領域５０１と２個のＮ型不純物領域５０２，５０３とが形成されている。
【００６２】
また、Ｐ型半導体基板１０１には、Ｎウェル領域５０４，５０７が形成されている。Ｎウェル領域５０４内には、Ｐ型不純物領域５０５とＮ型高濃度不純物領域５０６とが形成される。Ｎウェル領域５０７内には、Ｐ型不純物領域５０８とＮ型高濃度不純物領域５０９とが形成される。
【００６３】
Ｐ型不純物領域５０５は、電源ラインＶＥＥに接続される。Ｎ型高濃度不純物領域５０６は、Ｐ型不純物領域５０８に、配線パターンを介して接続される。さらに、Ｎ型高濃度不純物領域５０９は、Ｐ型不純物領域５０１およびＮ型不純物領域５０２に、配線パターンを介して接続される。Ｎ型不純物領域５０３は、電源ラインＶＳＳに接続される。
【００６４】
図９に示したように、不純物領域５０１，５０２，５０３は、ＮＰＮ型のバイポーラトランジスタＱ４を、寄生的に形成する。また、Ｎウェル領域５０４内の不純物領域５０５，５０６はダイオードＤ３を、Ｎウェル領域５０７内の不純物領域５０８，５０９はダイオードＤ４を、寄生的に形成する。ダイオードＤ３のアノードは、電源ラインＶＥＥと寄生抵抗Ｒ３の一端とに接続される。ダイオードＤ３のカソードは、ダイオードＤ４のアノードに接続される。また、ダイオードＤ４のカソードは、寄生トランジスタＱ４のコレクタに接続されるとともに、寄生抵抗Ｒ４を介して、寄生トランジスタＱ２，Ｑ４のベースに接続される。
【００６５】
なお、寄生的に形成されるダイオードの個数は、３個以上であってもよい。
【００６６】
図１０は、図９に示した寄生トランジスタ回路の等価回路である。以下、半導体基板１０１内に寄生的に形成された回路の動作について、図１０を用いて説明する。
【００６７】
正常な動作においては、電源電位ＶＣＣ，ＶＤＤ，ＶＣＣ，ＶＥＥの関係は、ＶＣＣ＜ＶＤＤおよびＶＳＳ＞ＶＥＥとなり、したがって、寄生トランジスタＱ１，Ｑ２はオフする。また、寄生トランジスタＱ４も、ＶＳＳ＜ＶＥＥの場合、エミッタ電位よりもベース電位が低くなるので、オフする。このため、これらの寄生トランジスタＱ１，Ｑ２，Ｑ４は、半導体集積回路の動作に影響を与えない。
【００６８】
一方、半導体チップの電源立ち上げ時に、各電源電位の関係がＶＣＣ＞ＶＤＤ且つＶＳＳ＜ＶＥＥになると、ＰＮＰ型の寄生トランジスタＱ１はエミッタ電位がベース電位よりも高くなってオンし、ＮＰＮ型の寄生トランジスタＱ２，Ｑ４はベース電位がエミッタ電位よりも高くなってオンする。これにより、寄生トランジスタＱ１，Ｑ２，Ｑ４には、電流Ｉ３，Ｉ４が流れる。電流Ｉ３が流れると、寄生抵抗Ｒ３の両端に端子間電圧が発生する。ここでは、電圧ＶＣＣは既に印加・固定されており且つ電圧ＶＥＥは不定である。このため、寄生抵抗Ｒ３の両端に端子間電圧が発生したとき、端子Ｔ３（図１０参照）の電位は変化せずに端子Ｔ４の電位が当該端子間電圧の分だけ下降する。したがって、寄生トランジスタＱ２，Ｑ４のベース電位も、当該端子間電圧に応じて下降する。加えて、寄生ダイオードＤ３，Ｄ４が設けられていることにより、寄生トランジスタＱ４のベース電位は、端子Ｔ４の電位よりも約１．０ボルト低くなる。これにより、寄生トランジスタＱ４のエミッタ−コレクタ間電圧およびエミッタ−ベース間電圧が低く抑えられるので、電流Ｉ３の値は小さく抑えられる。また、寄生トランジスタＱ２は寄生トランジスタＱ４とペアになって定電流回路を構成しているので、電流Ｉ３の値が小さくなると、電流Ｉ４の値も小さくなる。
【００６９】
このように、この実施形態によっても、寄生トランジスタに起因する電流を抑制することができ、したがって、半導体集積回路の動作開始不良や、消費電流の増大、回路破壊等を防止することができる。
【００７０】
なお、この実施形態では、上述の第３の実施形態と同様に、２個の寄生ダイオードＤ３，Ｄ４を意図的に形成したが、第２の実施形態と同様に１個の寄生ダイオードのみを形成してもよいし、３個以上の寄生ダイオードを形成してもよい。さらには、第１の実施形態と同様にして、寄生ダイオードを形成しないこととしてもよい。加えて、上述の第４の実施形態と同様にして、寄生トランジスタＱ４のエミッタ−ベース間電圧を微調整するための抵抗を、Ｐ型不純物領域５０５に接続してもよい。
【図面の簡単な説明】
【００７１】
【図１】第１の実施形態に係る半導体集積回路の構成を示す断面図である。
【図２】第１の実施形態に係る半導体集積回路の構成を示す回路図である。
【図３】第２の実施形態に係る半導体集積回路の構成を示す断面図である。
【図４】第２の実施形態に係る半導体集積回路の構成を示す回路図である。
【図５】第３の実施形態に係る半導体集積回路の構成を示す断面図である。
【図６】第３の実施形態に係る半導体集積回路の構成を示す回路図である。
【図７】第４の実施形態に係る半導体集積回路の構成を示す断面図である。
【図８】第４の実施形態に係る半導体集積回路の構成を示す回路図である。
【図９】第５の実施形態に係る半導体集積回路の構成を示す断面図である。
【図１０】第５の実施形態に係る半導体集積回路の構成を示す回路図である。
【図１１】従来の半導体集積回路の構成を示す断面図である。
【図１２】従来の半導体集積回路の構成を示す回路図である。
【符号の説明】
【００７２】
１０１  Ｐ型半導体基板
１０２，１１３，２０１，３０１，５０４，５０７  Ｎウェル領域
１０３  Ｐ型ソース領域
１０４  Ｐ型ドレイン領域
１０５，１１０，１１７  ゲート電極
１０６  ＰＭＯＳトランジスタ
１０７，１１４，２０２，３０２，５０６，５０９  Ｎ型高濃度不純物領域
１０８  Ｎ型ソース領域
１０９  Ｎ型ドレイン領域
１１１  ＮＭＯＳトランジスタ
１１２，５０１  Ｐ型高濃度不純物領域
１１５，１１６，２０３，３０３，５０５，５０８  Ｐ型不純物領域
４０１  抵抗
５０２，５０３  Ｎ型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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