(57)【要約】【課題】製造時、メモリアレイ部を構成するＦＥＴに損傷が発生し難い半導体集積回路の製造方法を提供する。【解決手段】Ｎ型及びＰ型ＦＥＴ１２０Ｂ，１２０Ａから成るロジック部、並びに、Ｎ型及びＰ型ＦＥＴ２０Ｂ，２０Ａから成るメモリアレイ部から構成された半導体集積回路の製造方法は、ロジック部及びメモリアレイ部を構成するＮ型及びＰ型ＦＥＴを形成した後、全面に、引張り応力を有する第１の絶縁膜３１、第２の絶縁膜３２を順次形成し、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第２の絶縁膜３２及び第１の絶縁膜３１を選択的に除去し、次いで、全面に圧縮応力を有する第３の絶縁膜３３を形成した後、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域上の第３の絶縁膜３３、並びに、メモリアレイ部を構成するＮ型及びＰ型ＦＥＴ２０Ｂ，２０Ａの領域上の第３の絶縁膜３３を選択的に除去する工程を具備する。【選択図】  図９
2006237070.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜及び第１の絶縁膜を選択的に除去する工程と、
（Ｄ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｅ）ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする半導体集積回路の製造方法。
【請求項２】
前記工程（Ｅ）に引き続き、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施すことを特徴とする請求項１に記載の半導体集積回路の製造方法。
【請求項３】
第１の絶縁膜及び第３の絶縁膜は窒化シリコン膜から成り、
第２の絶縁膜は酸化シリコン膜から成ることを特徴とする請求項１に記載の半導体集積回路の製造方法。
【請求項４】
Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜及び第１の絶縁膜を選択的に除去する工程と、
（Ｄ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｅ）メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施し、且つ、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする半導体集積回路の製造方法。
【請求項５】
前記工程（Ｂ）と前記工程（Ｄ）の間のいずれかの工程において、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施すことを特徴とする請求項４に記載の半導体集積回路の製造方法。
【請求項６】
第１の絶縁膜及び第３の絶縁膜は窒化シリコン膜から成り、
第２の絶縁膜は酸化シリコン膜から成ることを特徴とする請求項４に記載の半導体集積回路の製造方法。
【請求項７】
Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜を選択的に除去する工程と、
（Ｄ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜を選択的に除去する工程と、
（Ｅ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｆ）ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする半導体集積回路の製造方法。
【請求項８】
前記工程（Ｆ）に引き続き、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施すことを特徴とする請求項７に記載の半導体集積回路の製造方法。
【請求項９】
第１の絶縁膜及び第３の絶縁膜は窒化シリコン膜から成り、
第２の絶縁膜は酸化シリコン膜から成ることを特徴とする請求項７に記載の半導体集積回路の製造方法。
【請求項１０】
Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜を選択的に除去する工程と、
（Ｄ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜を選択的に除去する工程と、
（Ｅ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｆ）メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施し、且つ、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする半導体集積回路の製造方法。
【請求項１１】
前記工程（Ｂ）と前記工程（Ｄ）の間のいずれかの工程において、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施すことを特徴とする請求項１０に記載の半導体集積回路の製造方法。
【請求項１２】
第１の絶縁膜及び第３の絶縁膜は窒化シリコン膜から成り、
第２の絶縁膜は酸化シリコン膜から成ることを特徴とする請求項１０に記載の半導体集積回路の製造方法。
【請求項１３】
Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、圧縮応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第２の絶縁膜及び第１の絶縁膜を選択的に除去する工程と、
（Ｄ）全面に、引張り応力を有する第３の絶縁膜を形成する工程と、
（Ｅ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備し、
前記工程（Ｂ）と前記工程（Ｄ）の間のいずれかの工程において、メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、圧縮応力緩和のためのイオン注入を施すことを特徴とする半導体集積回路の製造方法。
【請求項１４】
引張り応力を有する第３の絶縁膜を形成した後、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、引張り応力緩和のためのイオン注入を施すことを特徴とする請求項１３に記載の半導体集積回路の製造方法。
【請求項１５】
第１の絶縁膜及び第３の絶縁膜は窒化シリコン膜から成り、
第２の絶縁膜は酸化シリコン膜から成ることを特徴とする請求項１３に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化が進むにつれて、電界効果トランジスタの能力向上は、従来のスケーリングだけでは難しくなりつつあり、膜ストレスを用いることによって移動度を増加させて能力向上を図る技術が、９０ｎｍ世代以降の半導体集積回路において注目されている（例えば、Shinya Ito, et al., "Machanical Stress Effect of Etch-Stop Nitride and its Impact on Deep Submicron Transistor Design", 2001 IEDM、あるいは、K. Goto, et al., "High Performance 35 nm Gate CMOSFET's with Vertical Scaling and Total Stress Control for 65 nm Technology", 2003 IEDM 参照）。この技術は、ゲート部、チャネル形成領域及びソース／ドレイン領域を形成した後のＮチャネル型電界効果トランジスタ（以下、Ｎ型ＦＥＴと呼ぶ）及びＰチャネル型電界効果トランジスタ（以下、Ｐ型ＦＥＴと呼ぶ）のそれぞれの領域上に、膜応力の異なる絶縁膜を形成する。具体的には、Ｎ型ＦＥＴの領域上には引張り応力を有する絶縁膜を形成し、Ｐ型ＦＥＴの領域上には圧縮応力を有する絶縁膜を形成する。
【０００３】
半導体集積回路にあっては、Ｎ型ＦＥＴ及びＰ型ＦＥＴから成るロジック部と、Ｎ型ＦＥＴ及びＰ型ＦＥＴから成るメモリアレイ部とは、通常、同じ工程に基づき製造される。以下、従来のＳＲＡＭ（Static Random Access Memory）から構成されたメモリアレイ部の製造方法（便宜上、従来の第１の製造方法と呼ぶ）を、半導体基板等の模式的な一部端面図である図４０の（Ａ）、（Ｂ）、（Ｃ）、図４１の（Ａ）、（Ｂ）、（Ｃ）、図４２の（Ａ）、（Ｂ）、（Ｃ）、及び、図４３の（Ａ）、（Ｂ）を参照して説明する。尚、これらの図面における模式的な一部端面図、あるいは、後述する半導体基板等の模式的な一部端面図である種々の図面における模式的な一部端面図は、図１の（Ｃ）の一点鎖線に沿った模式的な一部端面図である。また、メモリアレイ部の等価回路を図１の（Ｂ）に示し、ゲート部やソース／ドレイン領域等の模式的な配置図を、図１の（Ｃ）及び図１０（Ｂ）に示す。
【０００４】
［工程−１０］
先ず、周知の方法に基づき、半導体基板１０にトレンチ構造を有する素子分離領域１１を形成し、次いで、半導体基板１０上にゲート絶縁膜２１、ゲート電極２２、オフセット膜２３から成るゲート部を形成した後、ゲート部の側面にゲートサイドウオール２４を形成し、更に、半導体基板１０にソース／ドレイン領域２５を形成する。尚、２つのソース／ドレイン領域２５に挟まれた半導体基板１０の領域がチャネル形成領域に相当する。こうして、Ｐ型ＦＥＴ２２０Ａ（図１の（Ｂ）及び（Ｃ）におけるＴＲ1，ＴＲ4参照）、及び、Ｎ型ＦＥＴ２２０Ｂ（図１の（Ｂ）及び（Ｃ）におけるＴＲ2，ＴＲ3，ＴＲ5，ＴＲ6参照）を得ることができる（図４０の（Ａ）参照）。
【０００５】
［工程−１１］
次に、例えば、プラズマＣＶＤ法に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、引張り応力を有する第１の絶縁膜３１を全面に形成し（図４０の（Ｂ）参照）、更に、第１の絶縁膜３１上に、厚さ３０ｎｍの酸化シリコン膜から成る第２の絶縁膜３２を形成する（図４０の（Ｃ）参照）。尚、図面においては、窒化シリコン膜を「ＳｉＮ膜」と記し、酸化シリコン膜を「ＳｉＯ膜」と記する。
【０００６】
［工程−１２］
その後、周知のリソグラフィ技術に基づき、Ｎ型ＦＥＴ２２０Ｂの領域を覆うレジスト層２３６Ａを形成し（図４１の（Ａ）参照）、レジスト層２３６Ａで覆われていないＰ型ＦＥＴ２２０Ａの領域において露出した第２の絶縁膜３２及び第１の絶縁膜３１をドライエッチング法にて除去した後（図４１の（Ｂ）参照）、レジスト層２３６Ａをアッシング処理に基づき除去する（図４１の（Ｃ）参照）。
【０００７】
［工程−１３］
次いで、例えば、プラズマＣＶＤ法に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、圧縮応力を有する第３の絶縁膜３３を全面に形成する（図４２の（Ａ）参照）。その後、周知のリソグラフィ技術に基づき、Ｐ型ＦＥＴ２２０Ａの領域を覆うレジスト層２３６Ｂを形成し（図４２の（Ｂ）参照）、レジスト層２３６Ｂで覆われていないＮ型ＦＥＴ２２０Ｂの領域において露出した第３の絶縁膜３３をドライエッチング法にて除去した後（図４２の（Ｃ）参照）、レジスト層２３６Ｂをアッシング処理に基づき除去する（図４３の（Ａ）参照）。酸化シリコン膜から成る第２の絶縁膜３２がエッチングストッパ層として形成されているので、第３の絶縁膜３３をドライエッチング法にて確実に除去することができる。尚、第３の絶縁膜３３の除去時、第１の絶縁膜３１と第３の絶縁膜３３の境界領域においては、半導体基板１０等が露出しないように、第１の絶縁膜３１、第２の絶縁膜３２、第３の絶縁膜３３の３層構造となるように、第３の絶縁膜３３をドライエッチングする。
【０００８】
［工程−１４］
その後、全面に層間絶縁層３４、レジスト層２３６Ｃを形成し、レジスト層２３６Ｃをエッチング用マスクとして、層間絶縁層３４をドライエッチングして、層間絶縁層３４に、コンタクトホールを形成するための開口部３４Ａ、及び、ローカルインターコネクト３５（図１０の（Ｂ）の模式的な配置図参照）を形成するための開口部３４Ｂを形成した後（図４３の（Ｂ）参照）、レジスト層２３６Ｃを除去する。次いで、開口部３４Ａ，３４Ｂ内を含む層間絶縁層３４上に配線材料層を形成し、層間絶縁層３４上の配線材料層をパターニングすることで、層間絶縁層３４上に配線層を形成することができ、同時に、コンタクトホール及びローカルインターコネクト３５を形成することができる。
【０００９】
あるいは又、従来のメモリアレイ部の別の製造方法（便宜上、従来の第２の製造方法と呼ぶ）を、半導体基板等の模式的な一部端面図である図４４の（Ａ）、（Ｂ）、（Ｃ）、及び、図４５の（Ａ）、（Ｂ）、（Ｃ）を参照して説明する。
【００１０】
［工程−２０］
先ず、周知の方法に基づき、半導体基板１０にトレンチ構造を有する素子分離領域１１を形成し、次いで、半導体基板１０上にゲート絶縁膜２１、ゲート電極２２、オフセット膜２３から成るゲート部を形成した後、ゲート部の側面にゲートサイドウオール２４を形成し、更に、半導体基板１０にソース／ドレイン領域２５を形成する。尚、２つのソース／ドレイン領域２５に挟まれた半導体基板１０の領域がチャネル形成領域に相当する。こうして、Ｐ型ＦＥＴ３２０Ａ（図１の（Ｂ）及び（Ｃ）におけるＴＲ1，ＴＲ4参照）、及び、Ｎ型ＦＥＴ３２０Ｂ（図１の（Ｂ）及び（Ｃ）におけるＴＲ2，ＴＲ3，ＴＲ5，ＴＲ6参照）を得ることができる。
【００１１】
［工程−２１］
次に、例えば、プラズマＣＶＤ法に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、引張り応力を有する第１の絶縁膜３１を全面に形成する。その後、周知のリソグラフィ技術に基づき、Ｎ型ＦＥＴ３２０Ｂの領域を覆うレジスト層３３６Ａを形成し（図４４の（Ａ）参照）、レジスト層３３６Ａで覆われていないＰ型ＦＥＴ３２０Ａの領域において露出した第１の絶縁膜３１をドライエッチング法にて除去した後（図４４の（Ｂ）参照）、レジスト層３３６Ａをアッシング処理に基づき除去する（図４４の（Ｃ）参照）。
【００１２】
［工程−２２］
次いで、例えば、プラズマＣＶＤ法に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、圧縮応力を有する第３の絶縁膜３３を全面に形成する（図４５の（Ａ）参照）。その後、周知のリソグラフィ技術に基づき、Ｐ型ＦＥＴ３２０Ａの領域を覆うレジスト層３３６Ｂを形成し（図４５の（Ｂ）参照）、レジスト層３３６Ｂで覆われていないＮ型ＦＥＴ３２０Ｂの領域において露出した第３の絶縁膜３３に、圧縮応力を緩和するためのイオン注入を行う。イオン種として、例えば、ゲルマニウム（Ｇｅ）を挙げることができる。その後、レジスト層３３６Ｂをアッシング処理に基づき除去する。
【００１３】
［工程−２３］
次に、全面に層間絶縁層３４、レジスト層３３６Ｃを形成し、レジスト層３３６Ｃをエッチング用マスクとして、層間絶縁層３４をドライエッチングして、層間絶縁層３４に、コンタクトホールを形成するための開口部３４Ａ、及び、ローカルインターコネクト３５（図１０の（Ｂ）の模式的な配置図参照）を形成するための開口部３４Ｂを形成した後（図４５の（Ｃ）参照）、レジスト層３３６Ｃを除去する。次いで、開口部３４Ａ，３４Ｂ内を含む層間絶縁層３４上に配線材料層を形成し、層間絶縁層３４上の配線材料層をパターニングすることで、層間絶縁層３４上に配線層を形成することができ、同時に、コンタクトホール及びローカルインターコネクト３５を形成することができる。
【００１４】
【非特許文献１】Shinya Ito, et al., "Machanical Stress Effect of Etch-Stop Nitride and its Impact on Deep Submicron Transistor Design", 2001 IEDM
【非特許文献２】K. Goto, et al,. "High Performance 35 nm Gate CMOSFET's with Vertical Scaling and Total Stress Control for 65 nm Technology", 2003 IEDM
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、従来の第１の製造方法においては、［工程−１２］において、レジスト層２３６Ａで覆われていないＰ型ＦＥＴ２２０Ａの領域において露出した第２の絶縁膜３２及び第１の絶縁膜３１をドライエッチング法にて除去するが（図４１の（Ｂ）参照）、このとき、オーバーエッチングによって、Ｐ型ＦＥＴ２２０Ａを構成するソース／ドレイン領域２５やゲート部に損傷が発生し、メモリー保持特性が劣化するといった問題が生じる虞がある。また、［工程−１４］において、レジスト層２３６Ｃをエッチング用マスクとして、層間絶縁層３４をドライエッチングして、層間絶縁層３４に、コンタクトホールを形成するための開口部３４Ａ、及び、ローカルインターコネクト３５を形成するための開口部３４Ｂを形成するが、このとき、開口部３４Ｂの底部にあっては、半導体基板１０に損傷を与えること無く、第３の絶縁膜３３、第２の絶縁膜３２、第１の絶縁膜３１の３層構造をエッチングしなければならず、エッチング加工が困難である。
【００１６】
また、従来の第２の製造方法にあっては、従来の第１の製造方法における［工程−１４］のような問題は生じないが、［工程−２１］において、やはり、レジスト層３３６Ａで覆われていないＰ型ＦＥＴ３２０Ａの領域において露出した第１の絶縁膜３１をドライエッチング法にて除去するとき（図４４の（Ｂ）参照）、オーバーエッチングによって、Ｐ型ＦＥＴ３２０Ａを構成するソース／ドレイン領域２５やゲート部に損傷が発生し、メモリー保持特性が劣化するといった問題が生じる虞がある。
【００１７】
従って、本発明の目的は、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造時、メモリアレイ部を構成する電界効果トランジスタに損傷が発生し、メモリー保持特性が劣化するといった問題が発生せず、しかも、ローカルインターコネクトを形成するための開口部を層間絶縁層に形成する際の加工の困難さを回避することができる、半導体集積回路の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するための本発明の第１の態様に係る半導体集積回路の製造方法は、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜及び第１の絶縁膜を選択的に除去する工程と、
（Ｄ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｅ）ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする。
【００１９】
本発明の第１の態様に係る半導体集積回路の製造方法にあっては、前記工程（Ｅ）に引き続き、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施す構成とすることができる。
【００２０】
上記の目的を達成するための本発明の第２の態様に係る半導体集積回路の製造方法は、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜及び第１の絶縁膜を選択的に除去する工程と、
（Ｄ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｅ）メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施し、且つ、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする。
【００２１】
本発明の第２の態様に係る半導体集積回路の製造方法にあっては、前記工程（Ｂ）と前記工程（Ｄ）の間のいずれかの工程において（即ち、前記工程（Ｂ）と前記工程（Ｃ）の間、あるいは、前記工程（Ｃ）と前記工程（Ｄ）の間において）、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施す構成とすることができる。尚、前記工程（Ｅ）にあっては、メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施した後、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去してもよいし、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去した後、メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施してもよい。
【００２２】
上記の目的を達成するための本発明の第３の態様に係る半導体集積回路の製造方法は、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜を選択的に除去する工程と、
（Ｄ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜を選択的に除去する工程と、
（Ｅ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｆ）ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする。
【００２３】
本発明の第３の態様に係る半導体集積回路の製造方法にあっては、前記工程（Ｆ）に引き続き、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施す構成とすることができる。
【００２４】
上記の目的を達成するための本発明の第４の態様に係る半導体集積回路の製造方法は、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、引張り応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタの領域上の第２の絶縁膜を選択的に除去する工程と、
（Ｄ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜を選択的に除去する工程と、
（Ｅ）全面に、圧縮応力を有する第３の絶縁膜を形成する工程と、
（Ｆ）メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施し、且つ、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備することを特徴とする。
【００２５】
本発明の第４の態様に係る半導体集積回路の製造方法にあっては、前記工程（Ｂ）と前記工程（Ｄ）の間のいずれかの工程において（即ち、前記工程（Ｂ）と前記工程（Ｃ）の間、あるいは、前記工程（Ｃ）と前記工程（Ｄ）の間において）、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、引張り応力緩和のためのイオン注入を施す構成とすることができる。尚、前記工程（Ｆ）にあっては、メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施した後、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去してもよいし、ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去した後、メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、圧縮応力緩和のためのイオン注入を施してもよい。
【００２６】
上記の目的を達成するための本発明の第５の態様に係る半導体集積回路の製造方法は、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、
（Ａ）ロジック部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮチャネル型電界効果トランジスタ及びＰチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板に形成する工程と、
（Ｂ）全面に、圧縮応力を有する第１の絶縁膜を形成し、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（Ｃ）ロジック部を構成するＮチャネル型電界効果トランジスタの領域上の第２の絶縁膜及び第１の絶縁膜を選択的に除去する工程と、
（Ｄ）全面に、引張り応力を有する第３の絶縁膜を形成する工程と、
（Ｅ）ロジック部を構成するＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜を選択的に除去する工程、
を具備し、
前記工程（Ｂ）と前記工程（Ｄ）の間のいずれかの工程において、メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域上の第１の絶縁膜に、圧縮応力緩和のためのイオン注入を施すことを特徴とする。
【００２７】
本発明の第５の態様に係る半導体集積回路の製造方法にあっては、引張り応力を有する第３の絶縁膜を形成した後、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域上の第３の絶縁膜に、引張り応力緩和のためのイオン注入を施す構成とすることができる。具体的には、工程（Ｄ）に引き続き、あるいは又、工程（Ｅ）に引き続き、引張り応力緩和のためのイオン注入を施せばよい。
【００２８】
本発明の第１の態様〜第５の態様に係る半導体集積回路の製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、第１の絶縁膜及び第３の絶縁膜は窒化シリコン膜（ＳｉＮ膜）から成り、第２の絶縁膜は酸化シリコン膜（ＳｉＯX膜）から成る構成とすることができる。尚、限定するものではないが、第１の絶縁膜及び第３の絶縁膜の膜厚として、５×１０-8ｍ乃至２×１０-7ｍを例示することができる。また、引張り応力及び圧縮応力の値として、１×１０9Ｐａを例示することができる。
【００２９】
本発明において、第１の絶縁膜及び第３の絶縁膜を窒化シリコン膜から構成する場合、例えば、プラズマＣＶＤ法における成膜条件を適宜、選択することで、引張り応力を有する第１の絶縁膜、圧縮応力を有する第３の絶縁膜を形成することができる。
【００３０】
本発明において、応力緩和のためのイオン注入におけるイオン種として、活性化率の低い不純物、例えば、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アルゴン（Ａｒ）といった不純物を例示することができる。
【発明の効果】
【００３１】
本発明において、メモリアレイ部を構成するＰチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタにおいては、Ｐチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタの領域上に、所望の応力を有する絶縁膜を形成するので、メモリアレイ部を構成するＰチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタの能力向上を図ることができる。即ち、メモリアレイ部を構成するＮチャネル型電界効果トランジスタの領域においては、引張り応力を有する絶縁膜を残すことで、Ｎチャネル型電界効果トランジスタの能力向上を図ることができ、ＳＲＡＭ読み出し速度を決定するセル電流の低下が生じることがない。また、メモリアレイ部を構成するＰチャネル型電界効果トランジスタの領域において、例えば、引張り応力を有する絶縁膜にイオン注入を施すことで、引張り応力の緩和を図り、Ｐチャネル型電界効果トランジスタの能力低下を抑えることができるし、閾値電圧Ｖthの制御を行うことができる。
【００３２】
しかも、半導体集積回路の製造過程において、基本的には、メモリアレイ部を構成するＰチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタの領域は、第１の絶縁膜で覆われているので、メモリアレイ部を構成する電界効果トランジスタに損傷が発生し、メモリー保持特性が劣化したり、動作速度を低下させるといった問題が生じないし、ローカルインターコネクトを形成するための開口部を層間絶縁層に形成する際の加工の困難さ、加工マージンの減少、半導体集積回路の製造歩留り低下といった問題の発生を回避することができる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００３４】
実施例１は、本発明の第１の態様に係る半導体集積回路の製造方法に関する。実施例１あるいは後述する実施例２〜実施例５の半導体集積回路の製造方法は、Ｎチャネル型電界効果トランジスタ（具体的には、Ｎチャネル型ＭＯＳトランジスタであり、以下、Ｎ型ＦＥＴ１２０Ｂと呼ぶ）及びＰチャネル型電界効果トランジスタ（具体的には、Ｐチャネル型ＭＯＳトランジスタであり、以下、Ｐ型ＦＥＴ１２０Ａと呼ぶ）から成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ（具体的には、Ｎチャネル型ＭＯＳトランジスタであり、以下、Ｎ型ＦＥＴ２０Ｂと呼ぶ）及びＰチャネル型電界効果トランジスタ（具体的には、Ｐチャネル型ＭＯＳトランジスタであり、以下、Ｐ型ＦＥＴ２０Ａと呼ぶ）から成るメモリアレイ部（より具体的には、ＳＲＡＭから成るメモリアレイ部）から構成された半導体集積回路の製造方法である。以下、半導体基板等の模式的な一部端面図である、図１の（Ａ）、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、図４の（Ａ）、（Ｂ）、図５の（Ａ）、（Ｂ）、図６の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）、図８の（Ａ）、（Ｂ）、図９の（Ａ）、（Ｂ）、及び、図１０の（Ａ）を参照して実施例１の半導体集積回路の製造方法を説明する。尚、これらの図面、あるいは、後述する半導体基板等の模式的な一部端面図である種々の図面における模式的な一部端面図は、図１の（Ｃ）の一点鎖線に沿った模式的な一部端面図である。また、実施例１あるいは後述する実施例２〜実施例８におけるメモリアレイ部の等価回路を図１の（Ｂ）に示し、ゲート部等の模式的な配置図を、図１の（Ｃ）及び図１０（Ｂ）に示す。更には、実施例１あるいは後述する実施例２〜実施例８においては、第１の絶縁膜及び第３の絶縁膜は窒化シリコン膜（ＳｉＮ膜）から成り、第２の絶縁膜は酸化シリコン膜（ＳｉＯX膜）から成る。
【００３５】
［工程−１００］
先ず、周知の方法に基づき、半導体基板１０にトレンチ構造を有する素子分離領域１１を形成し、次いで、半導体基板１０上にゲート絶縁膜２１、ゲート電極２２、オフセット膜２３から成るゲート部を形成した後、ゲート部の側面にゲートサイドウオール２４を形成し、更に、半導体基板１０にソース／ドレイン領域２５を形成する。尚、２つのソース／ドレイン領域２５に挟まれた半導体基板１０の領域がチャネル形成領域に相当する。こうして、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ（図１の（Ｂ）及び（Ｃ）におけるＴＲ1，ＴＲ4参照）、及び、Ｎ型ＦＥＴ２０Ｂ（図１の（Ｂ）及び（Ｃ）におけるＴＲ2，ＴＲ3，ＴＲ5，ＴＲ6参照）を得ることができる（図１の（Ａ）参照）。同時に、ロジック部を構成するＰ型ＦＥＴ１２０Ａ及びＮ型ＦＥＴ１２０Ｂを得ることができる。
【００３６】
［工程−１１０］
次に、例えば、プラズマＣＶＤ法（成膜温度：４００゜Ｃ）に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、引張り応力（１．０×１０9Ｐａ〜２．０×１０9）を有する第１の絶縁膜３１を全面に形成し（図２の（Ａ）参照）、更に、第１の絶縁膜３１上に、大気圧Ｏ3−ＴＥＯＳ−ＣＶＤ法（成膜温度：５００゜Ｃ）に基づき、厚さ３０ｎｍの酸化シリコン膜から成る第２の絶縁膜３２を形成する（図２の（Ｂ）参照）。
【００３７】
［工程−１２０］
その後、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第２の絶縁膜３２及び第１の絶縁膜３１を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域を覆うレジスト層３６Ａを形成し（図３の（Ａ）及び（Ｂ）参照）、レジスト層３６Ａで覆われていないＰ型ＦＥＴ１２０Ａの領域において露出した第２の絶縁膜３２及び第１の絶縁膜３１をドライエッチング法にて除去した後（図４の（Ａ）及び（Ｂ）参照）、レジスト層３６Ａをアッシング処理に基づき除去する（図５の（Ａ）及び（Ｂ）参照）。
【００３８】
［工程−１３０］
次いで、例えば、プラズマＣＶＤ法（成膜温度：４００゜Ｃ）に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、圧縮応力（１．０×１０9Ｐａ〜２．０×１０9）を有する第３の絶縁膜３３を全面に形成する（図６の（Ａ）及び（Ｂ）参照）。
【００３９】
［工程−１４０］
その後、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域上の第３の絶縁膜３３、並びに、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ及びＰ型ＦＥＴ２０Ａの領域上の第３の絶縁膜３３を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、Ｐ型ＦＥＴ１２０Ａの領域を覆うレジスト層３６Ｂを形成し（図７の（Ａ）及び（Ｂ）参照）、レジスト層３６Ｂで覆われていないメモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域において露出した第３の絶縁膜３３をドライエッチング法にて除去した後（図８の（Ａ）及び（Ｂ）参照）、レジスト層３６Ｂをアッシング処理に基づき除去する（図９の（Ａ）及び（Ｂ）参照）。酸化シリコン膜から成る第２の絶縁膜３２がエッチングストッパ層として形成されているので、第３の絶縁膜３３をドライエッチング法にて確実に除去することができる。尚、ロジック部にあっては、第３の絶縁膜３３の除去時、第１の絶縁膜３１と第３の絶縁膜３３の境界領域においては、半導体基板１０等が露出しないように、第１の絶縁膜３１、第２の絶縁膜３２、第３の絶縁膜３３の３層構造となるように、第３の絶縁膜３３をドライエッチングする。メモリアレイ部にあっては、このような構造を形成すると、先に説明したような問題が発生するが、ロジック部にあっては、このような構造を形成しても大きな問題は生じない。
【００４０】
［工程−１５０］
次いで、全面に層間絶縁層３４、レジスト層（図示せず）を形成し、レジスト層をエッチング用マスクとして、層間絶縁層３４をドライエッチングして、層間絶縁層３４に、コンタクトホールを形成するための開口部３４Ａ、及び、ローカルインターコネクト３５（図１０の（Ｂ）の模式的な配置図参照）を形成するための開口部３４Ｂを形成した後、レジスト層を除去する（図１０の（Ａ）参照）。次いで、開口部３４Ａ，３４Ｂ内を含む層間絶縁層３４上に配線材料層を形成し、層間絶縁層３４上の配線材料層をパターニングすることで、層間絶縁層３４上に配線層を形成することができ、同時に、コンタクトホール及びローカルインターコネクト３５を形成することができる。
【００４１】
こうして実施例１にて得られたメモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂにおいては、Ｐ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂの領域上に、引張り応力を有する第１の絶縁膜３１及び第２の絶縁膜３２が形成されている。このような構造を採用することで、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの能力向上を図ることができ、ＳＲＡＭ読み出し速度を決定するセル電流の低下が生じることがない。尚、実施例１にあっては、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上には、圧縮応力を有する第３の絶縁膜３３が形成されていないので、Ｐ型ＦＥＴ２０Ａの能力向上を図ることはできないが、それと引き替えに、ローカルインターコネクトを形成するための開口部を層間絶縁層に形成する際の加工の困難さを回避することができる。また、いずれの工程においても、基本的には、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂの領域は、第１の絶縁膜３１で覆われ続けているので、メモリアレイ部を構成するＭＯＳトランジスタに損傷が発生し、メモリー保持特性が劣化するといった問題は生じない。
【実施例２】
【００４２】
実施例２は、実施例１の半導体集積回路の製造方法の変形である。実施例２にあっては、［工程−１４０］に引き続き、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上の第１の絶縁膜３１に、引張り応力緩和のためのイオン注入を施す。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＰ型ＦＥＴ１２０Ａ及びＮ型ＦＥＴ１２０Ｂの領域を覆うレジスト層３７を形成し、レジスト層３７で覆われていないメモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域において露出した第１の絶縁膜３１にイオン注入を施す（図１１参照）。イオン注入の条件を、以下の表１に例示する。尚、このイオン注入は、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａのソース／ドレイン領域２５に何ら影響を与えない。
【００４３】
［表１］
イオン種：ゲルマニウム（Ｇｅ）
加速電圧：５０ｋｅＶ
ドーズ量：３×１０15／ｃｍ2
【００４４】
これによって、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上に形成された引張り応力を有する第１の絶縁膜３１の引張り応力が緩和されるので、実施例１よりも、Ｐ型ＦＥＴ２０Ａの能力向上を図ることができる。
【００４５】
尚、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上の第１の絶縁膜３１に、引張り応力緩和のためのイオン注入を施す工程は、このように、［工程−１４０］に引き続く工程としてもよいし、第１の絶縁膜３１を形成した後、層間絶縁層３４を形成する前のいずれの工程において実行してもよい。
【実施例３】
【００４６】
実施例３は、本発明の第２の態様に係る半導体集積回路の製造方法に関する。以下、半導体基板等の模式的な一部端面図である、図１２の（Ａ）、（Ｂ）、図１３の（Ａ）、（Ｂ）、及び、図１４の（Ａ）、（Ｂ）を参照して実施例３の半導体集積回路の製造方法を説明する。
【００４７】
［工程−３００］
先ず、実施例１の［工程−１００］〜［工程−１１０］と同様にして、ロジック部を構成するＮ型ＦＥＴ１２０Ｂ及びＰ型ＦＥＴ１２０Ａのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ及びＰ型ＦＥＴ２０Ａのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板１０に形成し、次いで、全面に、引張り応力を有する第１の絶縁膜３１を形成し、この第１の絶縁膜３１上に第２の絶縁膜３２を形成する。その後、実施例１の［工程−１２０］〜［工程−１３０］と同様にして、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第２の絶縁膜３２及び第１の絶縁膜３１を選択的に除去し、全面に、圧縮応力を有する第３の絶縁膜３３を形成する。
【００４８】
［工程−３１０］
次に、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの領域上の第３の絶縁膜３３に、圧縮応力緩和のためのイオン注入を施す。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ、並びに、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域を覆うレジスト層３８Ａを形成し（図１２の（Ａ）参照）、レジスト層３８Ａで覆われていないメモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの領域において露出した第３の絶縁膜３３にイオン注入を施し（図１２の（Ｂ）参照）、併せて、レジスト層３８Ａで覆われていないロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域において露出した第３の絶縁膜３３にイオン注入を施した後、レジスト層３８Ａをアッシング処理に基づき除去する。イオン注入の条件は、表１に例示した条件と同様とすればよい。尚、このイオン注入は、メモリアレイ部及びロジック部を構成するＮ型ＦＥＴ２０Ｂ，１２０Ｂにおける第１の絶縁膜３１の引張り応力に何ら影響を与えない。ここで、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域を覆うレジスト層３８Ａを形成し、Ｎ型ＦＥＴ１２０Ｂの領域における第３の絶縁膜３３にはイオン注入を施さなくともよい。
【００４９】
［工程−３２０］
その後、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域上の第３の絶縁膜３３を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域を覆うレジスト層３８Ｂを形成し（図１３の（Ａ）及び（Ｂ）参照）、レジスト層３８Ｂで覆われていないロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域において露出した第３の絶縁膜３３をドライエッチング法にて除去した後、レジスト層３８Ｂをアッシング処理に基づき除去する（図１４の（Ａ）及び（Ｂ）参照）。酸化シリコン膜から成る第２の絶縁膜３２がエッチングストッパ層として形成されているので、第３の絶縁膜３３をドライエッチング法にて確実に除去することができる。尚、ロジック部にあっては、第３の絶縁膜３３の除去時、第１の絶縁膜３１と第３の絶縁膜３３の境界領域においては、半導体基板１０等が露出しないように、第１の絶縁膜３１、第２の絶縁膜３２、第３の絶縁膜３３の３層構造となるように、第３の絶縁膜３３をドライエッチングする。メモリアレイ部にあっては、このような構造を形成すると、先に説明したような問題が発生するが、ロジック部にあっては、このような構造を形成しても大きな問題は生じない。
【００５０】
［工程−３３０］
次に、実施例１の［工程−１５０］と同様の工程を実行することで、半導体集積回路を得ることができる。
【００５１】
こうして実施例３にて得られたメモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂにおいては、Ｐ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂの領域上に、引張り応力を有する第１の絶縁膜３１、第２の絶縁膜３２、及び、圧縮応力を有する第３の絶縁膜３３が形成されており、Ｎ型ＦＥＴ２０Ｂの領域上に形成された圧縮応力を有する第３の絶縁膜３３にあっては圧縮応力が緩和されている。このような構造を採用することで、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの能力向上を図ることができ、ＳＲＡＭ読み出し速度を決定するセル電流の低下が生じることがない。尚、実施例３にあっては、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上には、圧縮応力を有する第３の絶縁膜３３が形成されているが、その下には引張り応力を有する第１の絶縁膜３１が形成されているので、Ｐ型ＦＥＴ２０Ａの能力向上を図ることはできないが、それと引き替えに、ローカルインターコネクトを形成するための開口部を層間絶縁層に形成する際の加工の困難さを回避することができる。また、いずれの工程においても、基本的には、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂの領域は、第１の絶縁膜３１で覆われ続けているので、メモリアレイ部を構成するＭＯＳトランジスタに損傷が発生し、メモリー保持特性が劣化するといった問題は生じない。
【００５２】
尚、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの領域上の第３の絶縁膜３３に、圧縮応力緩和のためのイオン注入を施す工程は、このように、［工程−３１０］において実行してもよいし、［工程−３２０］の後に実行してもよい。言い換えれば、第３の絶縁膜３３を形成した後、層間絶縁層３４を形成する前のいずれの工程において実行してもよい。
【実施例４】
【００５３】
実施例４は、実施例３の半導体集積回路の製造方法の変形である。実施例４にあっては、実施例３の［工程−３００］において（より具体的には、第１の絶縁膜３１及び第２の絶縁膜３２を形成した後、あるいは又、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第２の絶縁膜３２及び第１の絶縁膜３１を選択的に除去した後）、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上の第１の絶縁膜３１に、引張り応力緩和のためのイオン注入を施す。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域を覆うレジスト層３９を形成し（図１５の（Ａ）参照）、レジスト層３９で覆われていないメモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域において露出した第１の絶縁膜３１にイオン注入を施し（図１５の（Ｂ）参照）、併せて、レジスト層３９で覆われていないロジック部を構成するＰ型ＦＥＴ１２０Ａの領域において露出した第１の絶縁膜３１にイオン注入を施す。イオン注入の条件は、表１に例示した条件と同様とすればよい。尚、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域を覆うレジスト層３９を形成し、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第１の絶縁膜３１に、引張り応力緩和のためのイオン注入を施さなくともよい。
【００５４】
これによって、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上に形成された引張り応力を有する第１の絶縁膜３１の引張り応力が緩和されるので、実施例３よりも、Ｐ型ＦＥＴ２０Ａの能力向上を図ることができる。
【実施例５】
【００５５】
実施例５は、本発明の第３の態様に係る半導体集積回路の製造方法に関する。以下、半導体基板等の模式的な一部端面図である、図１６の（Ａ）、（Ｂ）、図１７の（Ａ）、（Ｂ）、図１８の（Ａ）、（Ｂ）、図１９の（Ａ）、（Ｂ）、図２０の（Ａ）、（Ｂ）、図２１の（Ａ）、（Ｂ）、図２２の（Ａ）、（Ｂ）、及び、図２３の（Ａ）、（Ｂ）を参照して実施例５の半導体集積回路の製造方法を説明する。
【００５６】
［工程−５００］
先ず、実施例１の［工程−１００］〜［工程−１１０］と同様にして、ロジック部を構成するＮ型ＦＥＴ１２０Ｂ及びＰ型ＦＥＴ１２０Ａのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ及びＰ型ＦＥＴ２０Ａのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板１０に形成し、次いで、全面に、引張り応力を有する第１の絶縁膜３１を形成し、この第１の絶縁膜３１上に第２の絶縁膜３２を形成する。
【００５７】
［工程−５１０］
その後、ロジック部を構成するＮ型ＦＥＴ１２０Ｂ及びＰ型ＦＥＴ１２０Ａの領域上の第２の絶縁膜３２を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂの領域を覆うレジスト層（図示せず）を形成し、レジスト層で覆われていないロジック部を構成するＰ型ＦＥＴ１２０Ａ及びＮ型ＦＥＴ１２０Ｂの領域において露出した第２の絶縁膜３２をドライエッチングして除去し、レジスト層をアッシング処理にて除去する（図１６の（Ａ）及び（Ｂ）参照）。
【００５８】
［工程−５２０］
次いで、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第１の絶縁膜３１を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域を覆うレジスト層３６Ａを形成し（図１７の（Ａ）及び（Ｂ）参照）、レジスト層３６Ａで覆われていないロジック部を構成するＰ型ＦＥＴ１２０Ａの領域において露出した第１の絶縁膜３１をドライエッチングして除去し（図１８の（Ａ）及び（Ｂ）参照）、レジスト層３６Ａをアッシング処理にて除去する（図１９の（Ａ）及び（Ｂ）参照）。
【００５９】
［工程−５３０］
その後、実施例１の［工程−１３０］と同様にして、全面に、圧縮応力を有する第３の絶縁膜３３を形成する（図２０の（Ａ）及び（Ｂ）参照）。
【００６０】
［工程−５４０］
次に、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域上の第３の絶縁膜３３、並びに、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ及びＰ型ＦＥＴ２０Ａの領域上の第３の絶縁膜３３を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、Ｐ型ＦＥＴ１２０Ａの領域を覆うレジスト層３６Ｂを形成し（図２１の（Ａ）及び（Ｂ）参照）、レジスト層３６Ｂで覆われていないメモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域において露出した第３の絶縁膜３３をドライエッチング法にて除去した後（図２２の（Ａ）及び（Ｂ）参照）、レジスト層３６Ｂをアッシング処理に基づき除去する（図２３の（Ａ）及び（Ｂ）参照）。
【００６１】
［工程−５５０］
次に、実施例１の［工程−１５０］と同様の工程を実行することで、半導体集積回路を得ることができる。
【００６２】
こうして実施例５にて得られたメモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂにおいては、Ｐ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂの領域上に、引張り応力を有する第１の絶縁膜３１が形成されている。このような構造を採用することで、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの能力向上を図ることができ、ＳＲＡＭ読み出し速度を決定するセル電流の低下が生じることがない。尚、実施例５にあっても、実施例１と同様に、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上には、圧縮応力を有する第３の絶縁膜３３が形成されていないので、Ｐ型ＦＥＴ２０Ａの能力向上を図ることはできない。しかしながら、基本的には、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂの領域は、第１の絶縁膜３１で覆われ続けているので、メモリアレイ部を構成するＭＯＳトランジスタに損傷が発生し、メモリー保持特性が劣化するといった問題は生じない。
【００６３】
尚、実施例５におけるロジック部を構成するＰ型ＦＥＴ１２０Ａ及びＮ型ＦＥＴ１２０Ｂの形成方法、具体的には、第２の絶縁膜３２を除去する工程を含む半導体集積回路の製造方法と、実施例２において説明した半導体集積回路の製造方法とを組み合わせることができる。即ち、実施例２と同様に、［工程−５４０］に引き続き、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上の第１の絶縁膜３１に、引張り応力緩和のためのイオン注入を施してもよい。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＰ型ＦＥＴ１２０Ａ及びＮ型ＦＥＴ１２０Ｂの領域を覆うレジスト層（図示せず）を形成し、レジスト層で覆われていないメモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域において露出した第１の絶縁膜３１にイオン注入を施す。イオン注入の条件は、表１に例示した条件と同様とすればよい。尚、このイオン注入は、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａのソース／ドレイン領域２５に何ら影響を与えない。
【００６４】
これによって、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上に形成された引張り応力を有する第１の絶縁膜３１の引張り応力が緩和されるので、Ｐ型ＦＥＴ２０Ａの能力向上を図ることができる。
【００６５】
尚、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上の第１の絶縁膜３１に、引張り応力緩和のためのイオン注入を施す工程は、このように、［工程−５４０］に引き続く工程としてもよいし、第１の絶縁膜３１を形成した後、層間絶縁層３４を形成する前のいずれの工程において実行してもよい。
【００６６】
更には、実施例５におけるロジック部を構成するＰ型ＦＥＴ１２０Ａ及びＮ型ＦＥＴ１２０Ｂの形成方法、具体的には、第２の絶縁膜３２を除去する工程を含む半導体集積回路の製造方法と、実施例３あるいは実施例４において説明した半導体集積回路の製造方法とを組み合わせることもできる。即ち、本発明の第４の態様に係る半導体集積回路の製造方法とすることもできる。
【００６７】
即ち、この本発明の第４の態様に係る半導体集積回路の製造方法にあっては、実施例５の［工程−５００］、即ち、ロジック部を構成するＮ型ＦＥＴ１２０Ｂ及びＰ型ＦＥＴ１２０Ａのゲート部、チャネル形成領域及びソース／ドレイン領域、並びに、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ及びＰ型ＦＥＴ２０Ａのゲート部、チャネル形成領域及びソース／ドレイン領域を、半導体基板１０に形成する工程、及び、全面に、引張り応力を有する第１の絶縁膜３１を形成し、この第１の絶縁膜３１上に第２の絶縁膜３２を形成する工程、を実行した後、実施例５の［工程−５１０］、即ち、ロジック部を構成するＮ型ＦＥＴ１２０Ｂ及びＰ型ＦＥＴ１２０Ａの領域上の第２の絶縁膜３２を選択的に除去する工程、を実行する。次いで、実施例５の［工程−５２０］、即ち、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第１の絶縁膜３１を選択的に除去する工程、及び、実施例５の［工程−５３０］、即ち、全面に、圧縮応力を有する第３の絶縁膜３３を形成する工程、を実行する。
【００６８】
その後、実施例３の［工程−３１０］と同様の工程、即ち、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの領域上の第３の絶縁膜３３に、圧縮応力緩和のためのイオン注入を施す工程、を実行する。次いで、実施例３の［工程−３２０］と同様の工程、即ち、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域上の第３の絶縁膜３３を選択的に除去する工程、を実行する。その後、実施例１の［工程−１５０］と同様の工程を実行することで、半導体集積回路を得ることができる。
【００６９】
こうして得られたメモリアレイ部を構成するＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂは、実施例３におけるＰ型ＦＥＴ２０Ａ及びＮ型ＦＥＴ２０Ｂと同様の構造を有する。
【００７０】
尚、実施例３と同様に、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの領域上の第３の絶縁膜３３に、圧縮応力緩和のためのイオン注入を施す工程は、第３の絶縁膜３３を形成した後、層間絶縁層３４を形成する前のいずれの工程において実行してもよい。
【００７１】
更には、実施例４と同様に、第１の絶縁膜３１及び第２の絶縁膜３２を形成した後、あるいは又、ロジック部を構成するＰ型ＦＥＴ１２０Ａ及びＮ型ＦＥＴ１２０Ｂの領域上の第２の絶縁膜３２を選択的に除去した後、あるいは又、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第１の絶縁膜３１を選択的に除去した後、メモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域上の第１の絶縁膜３１に、引張り応力緩和のためのイオン注入を施してもよい。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂ、並びに、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域を覆うレジスト層（図示せず）を形成し、レジスト層で覆われていないメモリアレイ部を構成するＰ型ＦＥＴ２０Ａの領域において露出した第１の絶縁膜３１にイオン注入を施し、併せて、レジスト層で覆われていないロジック部を構成するＰ型ＦＥＴ１２０Ａの領域において露出した第１の絶縁膜３１にイオン注入を施す。イオン注入の条件は、表１に例示した条件と同様とすればよい。
【００７２】
尚、メモリアレイ部を構成するＮ型ＦＥＴ２０Ｂの領域上の第３の絶縁膜３３に、圧縮応力緩和のためのイオン注入を施す際、同時に、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域上の第３の絶縁膜３３に、圧縮応力緩和のためのイオン注入を施してもよい。
【実施例６】
【００７３】
実施例６は、本発明の第５の態様に係る半導体集積回路の製造方法に関する。実施例６あるいは後述する実施例７〜実施例８の半導体集積回路の製造方法は、Ｎチャネル型電界効果トランジスタ（具体的には、Ｎチャネル型ＭＯＳトランジスタであり、以下、Ｎ型ＦＥＴ１４０Ｂと呼ぶ）及びＰチャネル型電界効果トランジスタ（具体的には、Ｐチャネル型ＭＯＳトランジスタであり、以下、Ｐ型ＦＥＴ１４０Ａと呼ぶ）から成るロジック部、並びに、Ｎチャネル型電界効果トランジスタ（具体的には、Ｎチャネル型ＭＯＳトランジスタであり、以下、Ｎ型ＦＥＴ４０Ｂと呼ぶ）及びＰチャネル型電界効果トランジスタ（具体的には、Ｐチャネル型ＭＯＳトランジスタであり、以下、Ｐ型ＦＥＴ４０Ａと呼ぶ）から成るメモリアレイ部（より具体的には、ＳＲＡＭから成るメモリアレイ部）から構成された半導体集積回路の製造方法である。以下、半導体基板等の模式的な一部端面図である、図２４の（Ａ）、（Ｂ）、図２５の（Ａ）、（Ｂ）、図２６の（Ａ）、（Ｂ）、図２７の（Ａ）、（Ｂ）、図２８の（Ａ）、（Ｂ）、図２９の（Ａ）、（Ｂ）、図３０の（Ａ）、（Ｂ）、及び、図３１の（Ａ）、（Ｂ）を参照して実施例６の半導体集積回路の製造方法を説明する。
【００７４】
［工程−６００］
先ず、周知の方法に基づき、半導体基板１０にトレンチ構造を有する素子分離領域１１を形成し、次いで、半導体基板１０上にゲート絶縁膜２１、ゲート電極２２、オフセット膜２３から成るゲート部を形成した後、ゲート部の側面にゲートサイドウオール２４を形成し、更に、半導体基板１０にソース／ドレイン領域２５を形成する。尚、２つのソース／ドレイン領域２５に挟まれた半導体基板１０の領域がチャネル形成領域に相当する。こうして、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａ（図１の（Ｂ）及び（Ｃ）におけるＴＲ1，ＴＲ4参照）、及び、Ｎ型ＦＥＴ４０Ｂ（図１の（Ｂ）及び（Ｃ）におけるＴＲ2，ＴＲ3，ＴＲ5，ＴＲ6参照）を得ることができる（図１の（Ａ）参照）。同時に、ロジック部を構成するＰ型ＦＥＴ１４０Ａ及びＮ型ＦＥＴ１４０Ｂを得ることができる。
【００７５】
［工程−６１０］
次に、例えば、実施例１の［工程−１３０］と同様にして、プラズマＣＶＤ法に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、圧縮応力を有する第１の絶縁膜５３を全面に形成し（図２４の（Ａ）参照）、更に、第１の絶縁膜５３上に、実施例１の［工程−１１０］と同様にして、ＣＶＤ法に基づき、厚さ３０ｎｍの酸化シリコン膜から成る第２の絶縁膜５２を形成する（図２４の（Ｂ）参照）。
【００７６】
［工程−６２０］
次いで、メモリアレイ部を構成するＮ型ＦＥＴ４０Ｂの領域上の第１の絶縁膜５３に、圧縮応力緩和のためのイオン注入を施す。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａの領域を覆うレジスト層５６Ａを形成し（図２５の（Ａ）参照）、併せて、ロジック部を構成するＰ型ＦＥＴ１４０Ａ及びＮ型ＦＥＴ１４０Ｂの領域を覆うレジスト層５６Ａを形成し、レジスト層５６Ａで覆われていないメモリアレイ部を構成するＮ型ＦＥＴ４０Ｂの領域において露出した第１の絶縁膜５３にイオン注入を施す（図２５の（Ｂ）参照）。イオン注入の条件は、表１に例示した条件と同様とすればよい。尚、このイオン注入は、メモリアレイ部を構成するＮ型ＦＥＴ４０Ｂにおけるソース／ドレイン領域２５に何ら影響を与えない。
【００７７】
［工程−６３０］
その後、ロジック部を構成するＮ型ＦＥＴ１４０Ｂの領域上の第２の絶縁膜５２及び第１の絶縁膜５３を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａ及びＮ型ＦＥＴ４０Ｂ、並びに、ロジック部を構成するＰ型ＦＥＴ１４０Ａの領域を覆うレジスト層５６Ｂを形成し（図２６の（Ａ）及び（Ｂ）参照）、レジスト層５６Ｂで覆われていないＮ型ＦＥＴ１４０Ｂの領域において露出した第２の絶縁膜５２及び第１の絶縁膜５３をドライエッチング法にて除去した後（図２７の（Ａ）及び（Ｂ）参照）、レジスト層５６Ｂをアッシング処理に基づき除去する（図２８の（Ａ）及び（Ｂ）参照）。
【００７８】
［工程−６４０］
次いで、例えば、実施例１の［工程−１１０］と同様にして、プラズマＣＶＤ法に基づき、厚さ５０ｎｍの窒化シリコン膜から成り、引張り応力を有する第３の絶縁膜５１を全面に形成する（図２８の（Ａ）及び（Ｂ）参照）。
【００７９】
［工程−６５０］
その後、ロジック部を構成するＰ型ＦＥＴ１４０Ａの領域上の第３の絶縁膜５１を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａ及びＮ型ＦＥＴ４０Ｂ、並びに、ロジック部を構成するＮ型ＦＥＴ１４０Ｂの領域を覆うレジスト層５６Ｃを形成し（図３０の（Ａ）及び（Ｂ）参照）、レジスト層５６Ｃで覆われていないロジック部を構成するＰ型ＦＥＴ１４０Ａの領域において露出した第３の絶縁膜５１をドライエッチング法にて除去した後、レジスト層５６Ｃをアッシング処理に基づき除去する（図３１の（Ａ）及び（Ｂ）参照）。酸化シリコン膜から成る第２の絶縁膜５２がエッチングストッパ層として形成されているので、第３の絶縁膜５１をドライエッチング法にて確実に除去することができる。尚、ロジック部にあっては、第３の絶縁膜５１の除去時、第１の絶縁膜５３と第３の絶縁膜５１の境界領域においては、半導体基板１０等が露出しないように、第１の絶縁膜５３、第２の絶縁膜５２、第３の絶縁膜５１の３層構造となるように、第３の絶縁膜５１をドライエッチングする。メモリアレイ部にあっては、このような構造を形成すると、先に説明したような問題が発生するが、ロジック部にあっては、このような構造を形成しても大きな問題は生じない。
【００８０】
［工程−６６０］
次に、実施例１の［工程−１５０］と同様の工程を実行することで、半導体集積回路を得ることができる。
【００８１】
こうして実施例６にて得られたメモリアレイ部を構成するＰ型ＦＥＴ４０Ａ及びＮ型ＦＥＴ４０Ｂにおいては、Ｐ型ＦＥＴ４０Ａ及びＮ型ＦＥＴ４０Ｂの領域上に、圧縮応力を有する第１の絶縁膜５３、第２の絶縁膜３２、及び、引張り応力を有する第３の絶縁膜５１が形成されており、しかも、Ｎ型ＦＥＴ４０Ｂの領域上に形成された圧縮応力を有する第１の絶縁膜５３にあっては圧縮応力が緩和されている。このような構造を採用することで、メモリアレイ部を構成するＮ型ＦＥＴ４０Ｂの能力向上を図ることができ、ＳＲＡＭ読み出し速度を決定するセル電流の低下が生じることがない。尚、実施例６にあっては、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａの領域上には、圧縮応力を有する第１の絶縁膜５３が形成されているが、その上には引張り応力を有する第３の絶縁膜５１が形成されているので、Ｐ型ＦＥＴ４０Ａの能力向上を図ることはできないが、それと引き替えに、ローカルインターコネクトを形成するための開口部を層間絶縁層に形成する際の加工の困難さを回避することができる。また、いずれの工程においても、基本的には、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａ及びＮ型ＦＥＴ４０Ｂの領域は、第１の絶縁膜５３で覆われ続けているので、メモリアレイ部を構成するＭＯＳトランジスタに損傷が発生し、メモリー保持特性が劣化するといった問題は生じない。
【実施例７】
【００８２】
実施例７は、実施例６の半導体集積回路の製造方法の変形である。実施例７にあっては、［工程−６４０］あるいは［工程−６５０］に引き続き、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａの領域上の第３の絶縁膜５１に、引張り応力緩和のためのイオン注入を施す。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＮ型ＦＥＴ４０Ｂ、並びに、ロジック部を構成するＮ型ＦＥＴ１４０Ｂ及びＰ型ＦＥＴ１４０Ａの領域を覆うレジスト層５７を形成し（図３２の（Ａ）参照）、レジスト層５７で覆われていないメモリアレイ部を構成するＰ型ＦＥＴ４０Ａの領域において露出した第３の絶縁膜５１にイオン注入を施す（図３２の（Ｂ）参照）。イオン注入の条件は、表１に例示した条件と同様とすればよい。尚、このイオン注入は、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａにおける第１の絶縁膜５３の圧縮応力に何ら影響を与えない。
【００８３】
これによって、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａの領域上に形成された引張り応力を有する第３の絶縁膜５１の引張り応力が緩和されるので、実施例６よりも、Ｐ型ＦＥＴ４０Ａの能力向上を図ることができる。
【実施例８】
【００８４】
実施例８も、実施例６の変形である。実施例８にあっては、実施例６の［工程−６３０］を実行する前に、ロジック部を構成するＰ型ＦＥＴ１４０Ａ及びＮ型ＦＥＴ１４０Ｂの領域上に形成された第２の絶縁膜５２を、実施例５と同様に、除去する。以下、半導体基板等の模式的な一部端面図である、図３３の（Ａ）、（Ｂ）、図３４の（Ａ）、（Ｂ）、図３５の（Ａ）、（Ｂ）、図３６の（Ａ）、（Ｂ）、図３７の（Ａ）、（Ｂ）、図３８の（Ａ）、（Ｂ）、及び、図３９の（Ａ）、（Ｂ）を参照して実施例８の半導体集積回路の製造方法を説明する。
【００８５】
［工程−８００］
先ず、実施例６の［工程−６００］と同様の工程を実行することで、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａ及びＮ型ＦＥＴ４０Ｂ、並びに、ロジック部を構成するＰ型ＦＥＴ１４０Ａ及びＮ型ＦＥＴ１４０Ｂを得ることができる。その後、実施例６の［工程−６１０］、［工程−６２０］と同様の工程を実行する。
【００８６】
［工程−８１０］
その後、ロジック部を構成するＮ型ＦＥＴ１４０Ｂ及びＰ型ＦＥＴ１４０Ａの領域上の第２の絶縁膜５２を選択的に除去する。具体的には、周知のリソグラフィ技術に基づき、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａ及びＮ型ＦＥＴ４０Ｂの領域を覆うレジスト層（図示せず）を形成し、レジスト層で覆われていないロジック部を構成するＰ型ＦＥＴ１４０Ａ及びＮ型ＦＥＴ１４０Ｂの領域において露出した第２の絶縁膜５２をドライエッチングして除去し、レジスト層をアッシング処理にて除去する（図３３の（Ａ）及び（Ｂ）参照）。
【００８７】
［工程−８２０］
以降、実施例６の［工程−６３０］と同様の工程を実行することで、ロジック部を構成するＮ型ＦＥＴ１４０Ｂの領域上の第２の絶縁膜５２及び第１の絶縁膜５３を選択的に除去する（図３４の（Ａ）、（Ｂ）、図３５の（Ａ）、（Ｂ）、及び、図３６の（Ａ）、（Ｂ）を参照）。
【００８８】
［工程−８３０］
その後、実施例６の［工程−６４０］と同様の工程を実行することで、引張り応力を有する第３の絶縁膜５１を全面に形成する（図３７の（Ａ）及び（Ｂ）参照）。
【００８９】
［工程−８４０］
次いで、実施例６の［工程−６５０］と同様の工程を実行することで、ロジック部を構成するＰ型ＦＥＴ１４０Ａの領域上の第３の絶縁膜５１を選択的に除去する（図３８の（Ａ）及び（Ｂ）、並びに、図３９の（Ａ）及び（Ｂ）参照）。
【００９０】
［工程−８５０］
次に、実施例１の［工程−１５０］と同様の工程を実行することで、半導体集積回路を得ることができる。
【００９１】
尚、実施例８においても、実施例７と同様に、［工程−８３０］あるいは［工程−８４０］に引き続き、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａの領域上の第３の絶縁膜５１に、引張り応力緩和のためのイオン注入を施してもよい。これによって、メモリアレイ部を構成するＰ型ＦＥＴ４０Ａの領域上に形成された引張り応力を有する第３の絶縁膜５１の引張り応力が緩和されるので、Ｐ型ＦＥＴ４０Ａの能力向上を図ることができる。
【００９２】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明したトランジスタの構造、構成は例示であり、適宜、変更することができるし、実施例において説明したトランジスタの製造条件等も例示であり、適宜、変更することができる。実施例においては、半導体基板にトレンチ構造を有する素子分離領域を形成したが、素子分離領域はトレンチ構造に限定されず、ＬＯＣＯＳ構造、トレンチ構造／ＬＯＣＯＳ構造の組合せとすることもできる。更には、ＳＩＭＯＸ法や基板貼合せ法によって得られたＳＯＩ構造を有する基板に半導体集積回路を設けてもよく、この場合には、素子分離領域の形成は不要である。
【図面の簡単な説明】
【００９３】
【図１】図１の（Ａ）は、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図であり、図１の（Ｂ）は、メモリアレイ部の等価回路を示す図であり、図１の（Ｃ）は、図１の（Ａ）に示した実施例１の半導体集積回路の模式的な配置図である。
【図２】図２の（Ａ）及び（Ｂ）は、図１の（Ａ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図４】図４の（Ａ）及び（Ｂ）は、図３の（Ａ）及び（Ｂ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図５】図５の（Ａ）及び（Ｂ）は、図４の（Ａ）及び（Ｂ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図６】図６の（Ａ）及び（Ｂ）は、図５の（Ａ）及び（Ｂ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図７】図７の（Ａ）及び（Ｂ）は、図６の（Ａ）及び（Ｂ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図８】図８の（Ａ）及び（Ｂ）は、図７の（Ａ）及び（Ｂ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図９】図９の（Ａ）及び（Ｂ）は、図８の（Ａ）及び（Ｂ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１０】図１０の（Ａ）は、図９の（Ａ）に引き続き、実施例１の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図であり、図１０の（Ｂ）は、図１０の（Ａ）に示した実施例１の半導体集積回路の模式的な配置図である。
【図１１】図１１は、実施例２の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１２】図１２の（Ａ）及び（Ｂ）は、実施例３の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１３】図１３の（Ａ）及び（Ｂ）は、図１２の（Ｂ）に引き続き、実施例３の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１４】図１４の（Ａ）及び（Ｂ）は、図１３の（Ａ）及び（Ｂ）に引き続き、実施例３の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１５】図５の（Ａ）及び（Ｂ）は、実施例４の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１６】図１６の（Ａ）及び（Ｂ）は、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１７】図１７の（Ａ）及び（Ｂ）は、図１６の（Ａ）及び（Ｂ）に引き続き、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１８】図１８の（Ａ）及び（Ｂ）は、図１７の（Ａ）及び（Ｂ）に引き続き、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図１９】図１９の（Ａ）及び（Ｂ）は、図１８の（Ａ）及び（Ｂ）に引き続き、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２０】図２０の（Ａ）及び（Ｂ）は、図１９の（Ａ）及び（Ｂ）に引き続き、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２１】図２１の（Ａ）及び（Ｂ）は、図２０の（Ａ）及び（Ｂ）に引き続き、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２２】図２２の（Ａ）及び（Ｂ）は、図２１の（Ａ）及び（Ｂ）に引き続き、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２３】図２３の（Ａ）及び（Ｂ）は、図２２の（Ａ）及び（Ｂ）に引き続き、実施例５の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２４】図２４の（Ａ）及び（Ｂ）は、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２５】図２５の（Ａ）及び（Ｂ）は、図２４の（Ｂ）に引き続き、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２６】図２６の（Ａ）及び（Ｂ）は、図２５の（Ａ）及び（Ｂ）に引き続き、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２７】図２７の（Ａ）及び（Ｂ）は、図２６の（Ａ）及び（Ｂ）に引き続き、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２８】図２８の（Ａ）及び（Ｂ）は、図２７の（Ａ）及び（Ｂ）に引き続き、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図２９】図２９の（Ａ）及び（Ｂ）は、図２８の（Ａ）及び（Ｂ）に引き続き、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３０】図３０の（Ａ）及び（Ｂ）は、図２９の（Ａ）及び（Ｂ）に引き続き、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３１】図３１の（Ａ）及び（Ｂ）は、図３０の（Ａ）及び（Ｂ）に引き続き、実施例６の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３２】図３２の（Ａ）及び（Ｂ）は、実施例７の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３３】図３３の（Ａ）及び（Ｂ）は、実施例８の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３４】図３４の（Ａ）及び（Ｂ）は、図３３の（Ｂ）に引き続き、実施例８の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３５】図３５の（Ａ）及び（Ｂ）は、図３４の（Ａ）及び（Ｂ）に引き続き、実施例８の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３６】図３６の（Ａ）及び（Ｂ）は、図３５の（Ａ）及び（Ｂ）に引き続き、実施例８の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３７】図３７の（Ａ）及び（Ｂ）は、図３６の（Ａ）及び（Ｂ）に引き続き、実施例８の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３８】図３８の（Ａ）及び（Ｂ）は、図３７の（Ａ）及び（Ｂ）に引き続き、実施例８の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図３９】図３９の（Ａ）及び（Ｂ）は、図３８の（Ａ）及び（Ｂ）に引き続き、実施例８の半導体集積回路の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図４０】図４０の（Ａ）、（Ｂ）及び（Ｃ）は、従来のメモリアレイ部の製造方法（従来の第１の製造方法）を説明するための、半導体基板等の模式的な一部端面図である。
【図４１】図４１の（Ａ）、（Ｂ）及び（Ｃ）は、図４０の（Ｃ）に引き続き、従来の第１の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図４２】図４２の（Ａ）、（Ｂ）及び（Ｃ）は、図４１の（Ｃ）に引き続き、従来の第１の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図４３】図４３の（Ａ）及び（Ｂ）は、図４２の（Ｃ）に引き続き、従来の第１の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図４４】図４４の（Ａ）、（Ｂ）及び（Ｃ）は、従来のメモリアレイ部の製造方法（従来の第２の製造方法）を説明するための、半導体基板等の模式的な一部端面図である。
【図４５】図４５の（Ａ）、（Ｂ）及び（Ｃ）は、図４４の（Ｃ）に引き続き、従来の第２の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【符号の説明】
【００９４】
１０・・・半導体基板、１１・・・素子分離領域、２０Ａ，４０Ａ・・・メモリアレイ部を構成するＰチャネル型電界効果トランジスタ（Ｐ型ＦＥＴ）、２０Ｂ，４０Ｂ・・・メモリアレイ部を構成するＮチャネル型電界効果トランジスタ（Ｎ型ＦＥＴ）、１２０Ａ，１４０Ａ・・・ロジック部を構成するＰチャネル型電界効果トランジスタ（Ｐ型ＦＥＴ）、１２０Ｂ，１４０Ｂ・・・ロジック部を構成するＮチャネル型電界効果トランジスタ（Ｎ型ＦＥＴ）、２１・・・ゲート絶縁膜、２２・・・ゲート電極、２３・・・オフセット膜、２４・・・ゲートサイドウオール、２５・・・ソース／ドレイン領域、３１・・・第１の絶縁膜（引張り応力を有する）、３２・・・第２の絶縁膜、３３・・・第３の絶縁膜（圧縮応力を有する）、３４・・・層間絶縁層、３４Ａ，３４Ｂ・・・開口部、３５・・・ローカルインターコネクト、３６Ａ，３６Ｂ，３６Ｃ，３７，３８，３９，５６Ａ，５６Ｂ，５６Ｃ，５７・・・レジスト層、５３・・・第１の絶縁膜（圧縮応力を有する）、５２・・・第２の絶縁膜、５１・・・第３の絶縁膜（引張り応力を有する）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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