(57)【要約】【課題】ＣＯＧ端子の接続を効果的に行う。【解決手段】接続配線１０上の平坦化膜１２を除去し、そこに端子下地層２０およびＣＯＧ端子層２２を形成する。ＣＯＧ端子層２２をアルミニウム系材料により形成することで、ＡＣＦ２４との接続をより効果的なものにする。【選択図】図１
2006146040.tif 000002
【特許請求の範囲】
【請求項１】
周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置であって、
表示パネル内部の各画素に接続される内部配線を延長してパネル周辺部に配置された接続配線と、
この接続配線を覆う配線絶縁膜と、
この配線絶縁膜の端子部に該当する箇所に形成された開口部と、
この開口部を覆って形成され、前記接続配線に接続される高融点金属からなる端子下地層と、
この端子下地層を覆って形成され、アルミニウムまたはアルミニウム合金からなる端子部と、
を有することを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、
各画素は、
一端が前記データラインに接続された薄膜トランジスタと、
この薄膜トランジスタを覆う平坦化絶縁膜と、
この平坦化絶縁膜を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、
このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、
この画素電極の、前記液晶と接する面と反対側の面側に設けられた反射膜と、
を含み、
前記配線絶縁膜と、前記平坦化絶縁膜は同一のプロセスで形成されたものであり、
前記端子下地層は、前記コンタクトパッドと同一のプロセスで形成されたものであり、
前記端子部は、前記反射膜と同一のプロセスで形成されたものであることを特徴とする表示装置。
【請求項３】
周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置の製造方法であって、
表示パネル内部の各画素に接続される内部配線を延長してパネル周辺部に接続配線を形成するステップと、
形成された接続配線を配線絶縁膜で覆うステップと、
この配線絶縁膜の端子部に該当する箇所に開口部を形成するステップと、
形成された開口部を覆って、前記接続配線に接続される高融点金属からなる端子下地層を形成するステップと、
形成された端子下地層を覆って、アルミニウムまたはアルミニウム合金からなる端子部を形成するステップと、
を有し、
前記端子部に前記別の半導体集積回路の端子部を接続することを特徴とする表示装置の製造方法。
【請求項４】
請求項３に記載の表示装置の製造方法において、
前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、
各画素は、
一端が前記データラインに接続された薄膜トランジスタと、
この薄膜トランジスタを覆う平坦化絶縁膜と、
この平坦化絶縁膜を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、
このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、
この画素電極の、前記液晶と接する面と反対側の面側に設けられた反射膜と、
を含み、
前記配線絶縁膜と、前記平坦化絶縁膜とを同一のプロセスで形成し、
前記端子下地層と、前記コンタクトパッドとを同一のプロセスで形成し、
前記端子部と、前記反射膜とを同一のプロセスで形成することを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、液晶パネルなどの表示パネルにおいて、各画素に表示制御用の薄膜トランジスタを配置したアクティブマトリクス型のものが広く普及している。
【０００３】
このような表示パネルにおいては、外部からのデータ信号（映像信号）などをパネル内に受け入れ、これを各画素に供給する。このために、垂直方向のデータライン、水平方向の選択（ゲート）ラインを設け、データラインにデータ信号を供給しつつ対応するゲートラインによって該当する画素を選択して、各画素へのデータ信号の供給を制御する。従って、データラインへのデータ供給、ゲートラインの選択を制御しなけれならず、垂直ドライバおよび水平ドライバが必要となる。
【０００４】
これら垂直、水平ドライバを表示パネルに内蔵する場合も多いが、水平ドライバは１水平期間内においてデータ信号を各列のデータラインに供給する動作を制御しなければならず、比較的高速の処理が要求される。そこで、水平ドライバを、別の半導体集積回路（水平ドライバＩＣ）内に設け、その水平ドライバＩＣから各データラインに直接データ信号を供給するという構成をとる場合も多い。この場合、パネルの周辺部まで、各データラインを伸ばしておき、ここに水平ドライバＩＣの端子をＡＣＦ（異方性導電フィルム）を介して接続する、ＣＯＧ（チップ・オン・グラス）構造をとることが好適と考えられる。
【０００５】
このＣＯＧ構造を採った場合の構成例を図１５に示す。データラインＤＬに接続された接続配線１０は、絶縁膜である平坦化膜１２で覆われている。そして、この平坦化膜１２の一部を除去し、コンタクトホールを形成し、このコンタクトホールを含めて透明導電膜１４を形成する。従って、この透明導電膜１４は、除去部において、接続配線１０と接続される。そして、接続配線１０の平坦化膜１２の上に位置する部分がＣＯＧ構造の端子部として利用される。なお、このＣＯＧ構造の端子部は、上述した各画素の薄膜トランジスタ（ＴＦＴ）が形成されるＴＦＴ基板１６上に形成されている。
【０００６】
ここで、平坦化膜１２は、各画素に設けられた薄膜トランジスタを覆う平坦化膜である。また、各画素ではこの平坦化膜の上に透明導電体、例えばＩＺＯからなる画素電極が形成される。そこで、透明導電膜１４はこの画素電極と同一の膜である。
【０００７】
このように、画素エリアにおいて形成される平坦化膜および透明導電膜１４を利用することで、余分なプロセスを追加することなく、ＣＯＧ構造の端子部を形成することができる。また、端子部に透明導電膜を利用することは、特許文献１等に示されている。
【０００８】
【特許文献１】特開平０６−１８０４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、上述のように、透明導電膜、特にＩＺＯをＣＯＧ構造の端子部に利用した場合、ＡＣＦとのコンタクト抵抗がかなり大きくなってしまうという問題がある。
【００１０】
また、平坦化膜が比較的柔らかいために、ＡＣＦに圧力を掛けての接続が十分に行えないという問題もあった。
【課題を解決するための手段】
【００１１】
本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置であって、表示パネル内部の各画素に接続される内部配線を延長してパネル周辺部に配置された接続配線と、この接続配線を覆う配線絶縁膜と、この配線絶縁膜の端子部に該当する箇所に形成された開口部と、この開口部を覆って形成され、前記接続配線に接続される高融点金属からなる端子下地層と、この端子下地層を覆って形成され、アルミニウムまたはアルミニウム合金からなる端子部と、を有することを特徴とする。
【００１２】
また、前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、各画素は、一端が前記データラインに接続された薄膜トランジスタと、この薄膜トランジスタを覆う平坦化絶縁膜と、この平坦化絶縁膜を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、この画素電極の、前記液晶と接する面と反対側の面側に設けられた反射膜と、を含み、前記配線絶縁膜と、前記平坦化絶縁膜は同一のプロセスで形成されたものであり、前記端子下地層は、前記コンタクトパッドと同一のプロセスで形成されたものであり、前記端子部は、前記反射膜と同一のプロセスで形成されたものであることが好適である。
また、本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置の製造方法であって、表示パネル内部の各画素に接続される内部配線を延長してパネル周辺部に接続配線を形成するステップと、形成された接続配線を配線絶縁膜で覆うステップと、この配線絶縁膜の端子部に該当する箇所に開口部を形成するステップと、形成された開口部を覆って、前記接続配線に接続される高融点金属からなる端子下地層を形成するステップと、形成された端子下地層を覆って、アルミニウムまたはアルミニウム合金からなる端子部を形成するステップと、を有し、前記端子部に前記別の半導体集積回路の端子部を接続することを特徴とする。
また、前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、各画素は、一端が前記データラインに接続された薄膜トランジスタと、この薄膜トランジスタを覆う平坦化絶縁膜と、この平坦化絶縁膜を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、この画素電極の、前記液晶と接する面と反対側の面側に設けられた反射膜と、を含み、前記配線絶縁膜と、前記平坦化絶縁膜とを同一のプロセスで形成し、前記端子下地層と、前記コンタクトパッドとを同一のプロセスで形成し、前記端子部と、前記反射膜とを同一のプロセスで形成することが好適である。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、端子部において、アルミニウムまたはアルミニウム系合金（好ましくはＡｌ−Ｎｄ）が用いられる。従って、ＣＯＧ構造を利用した接続において、コンタクト抵抗を小さくすることができる。また、絶縁膜を除去して端子部を形成するため、端子部が十分な剛性を持つことが可能になる。
【００１４】
また、端子部を反射膜と同一プロセス、端子下地層をコンタクトパッドと同一のプロセスで形成することで、その形成が容易となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１６】
図１は、本実施形態のＣＯＧ端子部の断面構造を示す図である。データラインＤＬを延長して形成された接続配線１０は、絶縁膜である平坦化膜１２で覆われている。データラインＤＬは、例えばモリブデン（Ｍｏ）、アルミニウム・ネオジウム（Ａｌ・Ｎｄ）、モリブデン（Ｍｏ）の三層構造であり、接続配線１０も同一である。また、平坦化膜１２は、アクリル樹脂などの有機膜で形成されている。なお、接続配線１０は、ＴＦＴ基板１６の上面に形成されている。
【００１７】
この平坦化膜１２の一部を除去して接続配線１０が露出する除去部１８が形成され、この除去部１８を含めて高融点金属からなる端子下地層２０が形成される。この端子下地層２０は、高融点金属、例えばクロム（Ｃｒ）から構成される。そして、この端子下地層２０に重畳してアルミニウム・ネオジウム（Ａｌ・Ｎｄ）等のアルミニウムまたはアルミニウム合金からなるＣＯＧ端子層２２が形成される。
【００１８】
ここで、除去部１８は比較的大きくしてある。すなわち、この除去部１８内のＣＯＧ端子層２２の底部は、ある程度の面積を有している。そこで、この除去部１８の底部に対応するＣＯＧ端子層２２の底部上にＡＣＦ（異方性導電フィルム）２４をおき、これを水平ドライバＩＣ２６の下面に設けたバンプ２６ａで押圧する。ＡＣＦ２４は、例えば、導電粒子（金属コートしたプラスチックボール等）２４ａを熱硬化樹脂中に混合したものであり、押圧された部分において導電粒子２４ａがバンプ２６ａおよび接続配線１０に直接接触したり、導電性粒子２４ａ同士が接触することで、バンプ２６ａと接続配線１０を接続する。ＡＣＦ２４は、押圧されない部分は導電性がないため、接続を行う部分（水平ドライバＩＣの複数の端子（バンプ）と対応する複数のＣＯＧ端子部）全体を覆って配置すればよく、バンプ２６ａによって押圧される部分のみが導通される。なお、バンプ２６ａにも金などが利用される。また、図においては、ＡＣＦ２４を厚み方向１段だけ利用したが、これを２段以上積み重ねてもよい。この場合には、導電粒子２４ａ同士が接触して、バンプ２４ａと、接続配線１０の電気的接続を達成する。
この例では、接続配線１０をデータラインＤＬを延長したものとしたが、画素部から伸び、別の半導体集積回路にＣＯＧ接続する配線であれば、電源ラインなど他の配線とすることもできる。
また、接続配線１０は、データラインＤＬを延長したものとしたが、途中にデータ信号をオンオフするスイッチが設置されてもよい。
【００１９】
図２は、画素回路の構成を示す図である。データラインＤＬは、液晶パネルのカラム（列：垂直）方向に伸び、１列に１本設けられている。ゲートラインＧＬは、液晶パネルのロー（行：水平）方向に伸び、１行に１本設けられている。さらに、ロー方向には、ＳＣラインが１行に１本設けられている。
【００２０】
データラインＤＬには、ｎチャネルＴＦＴである選択トランジスタＱ１のドレインが接続されている。選択トランジスタＱ１のソースは、画素電極３０および保持容量Ｃの一方の電極に接続されている。また、保持容量Ｃの他方の電極はＳＣラインＳＣに接続されている。そして、画素電極３０に対向して、全画素にまたがる共通電極３２が設けれられ、画素電極３０と共通電極３２の間に液晶ＬＣが配置される。
【００２１】
複数のゲートラインＧＬは、１水平期間ずつ順次選択され、Ｈレベルに設定される。このため、そのゲートラインＧＬにゲートが接続されている該当行の選択トランジスタＱ１がオンする。一方、データラインＤＬには、選択トランジスタＱ１がオンしている行の画素についてのデータ電圧が供給される。従って、選択された行の各画素の保持容量Ｃには、その画素のデータ電圧がそれぞれ充電される。これによって、保持容量Ｃに充電されたデータ電圧がその画素の液晶ＬＣに印加され、表示が行われる。ゲートラインＧＬは、順次選択を変更していくが、１つの画素については次のフレームにおいて、データ書き込みが行われるまで、書き込まれたデータ電圧による表示が継続される。
【００２２】
図３、図４には、画素部分の断面および平面構成を示す。ガラス基板５０上には、ＳｉＯ2／ＳｉＮの２層積層膜からなるバッファ層５２が配置され、その上の所定箇所には半導体層７２が形成されている。この例では、半導体層７２はポリシリコンで形成されている。半導体層７２およびバッファ層５２の上には、ＳｉＮ／ＳｉＯ2の２層積層膜からなるゲート絶縁膜５４が形成される。また、このゲート絶縁膜５４上であって、半導体層７２の中央部分の上方にはゲート電極５６が形成されている。この例は、選択トランジスタＱ１としてシングルゲートタイプのＴＦＴを採用しており、ゲート電極５６が１つ形成されているが、ダブルゲートタイプとして、ゲート電極５６を２つ形成することも好適である。なお、この例において、ゲート電極５６は、ゲートラインＧＬの所定部分を水平方向に突出形成したものである。半導体層７２のゲート電極５６の下方部分は、チャネル領域７２ｃ、その両側がドレイン領域７２ｄ、ソース領域７２ｓになっており、これによって選択トランジスタＱ１が形成される。
【００２３】
ゲート電極５６およびゲート絶縁膜５４上にはＳｉＯ2／ＳｉＮの積層膜からなる層間絶縁膜６０が形成されている。この層間絶縁膜６０上であってドレイン領域（またはソース領域）７２ｄの上方に該当する位置には、ドレイン電極（またはソース電極）７４が形成されている。このドレイン電極７４は、層間絶縁膜６０、ゲート絶縁膜５４を貫通するコンタクトによりドレイン領域７２ｄに直接接続されている。また、ソース領域７２ｓは、コンタクトを介しデータラインＤＬに接続されており、このデータラインＤＬがソース電極として機能している。
【００２４】
また、半導体層７２は、ドレイン領域７２からそのまま水平方向に延長されており、この延長部分には、ＳＣラインＳＣがゲート絶縁膜５４を介して対向配置されている。従って、半導体膜７２の延長部分と、ＳＣラインＳＣと、それらに挟まれたゲート絶縁膜５４によって、保持容量Ｃが形成される。
【００２５】
ドレイン電極７４、層間絶縁膜６０およびデータラインＤＬを覆ってアクリル樹脂などの平坦化膜６２が形成されている。そして、この平坦化膜６２内にコンタクトホールが形成され、ここにクロム（Ｃｒ）などの高融点金属からなるコンタクトパッド６６が設けられている。
【００２６】
そして、このコンタクトパッド６６および平坦化膜６２の上に、ＩＴＯやＩＺＯなどからなる画素電極６４が形成される。なお、この例は半透過型のパネルであり、平坦化膜６２上であって画素電極６４の下側に反射膜６８が設けられている。この反射膜６８が設けられているスペースは、画素の約３分の１程度である。なお、反射型のパネルの場合、反射膜６８は、画素電極６４の下の全面に設けられる。
また、平坦化膜６２の反射膜６８が設けられる部分については、凹凸が形成され、反射膜６８によって反射される光の広角化が図られている。
【００２７】
これがＴＦＴ基板１００の構成であり、このＴＦＴ基板１００に液晶ＬＣを挟んで対向して、対向基板２００が配置されている。
【００２８】
この対向基板２００は、ガラス基板９０を有し、このガラス基板９０上（内側）に、画素の境部分にブラックマトリクスＢＭを有するカラーフィルタ９２とが配置されている。このカラーフィルタ９２は、通常ＲＧＢの３種類で、画素によっていずれかの色のものが採用される。
【００２９】
そして、カラーフィルタ９２上（内側）には、対向電極９４が全画素共通に形成されている。この対向電極９４は、画素電極６４と同様にＩＺＯやＩＴＯで構成される。さらに、反射膜６８に対向する部分は、光路長を合わせるために、液晶ＬＣの厚さが半分になるように、厚み調整層９８が、カラーフィルタ９２と、対向電極９４との間に設けられている。また、厚み調整層９８は、ＶＡ（垂直配向）タイプの液晶の場合、配向制御用突起として使用できるが、この配向制御のために、各画素における対向電極９４上の所定位置に、配向制御用突起を別途形成してもよい。
【００３０】
なお、ガラス基板５０、９０の外側には、偏光板、位相差板が設けられ、画素電極６４および対向電極９４と液晶ＬＣの間には、配向膜が設けられている。
【００３１】
このような構成においては、半導体層７２を含むＴＦＴ（選択トランジスタＱ１）がオンすると、データラインＤＬからのデータ電圧が画素電極６４に印加される。従って、この電圧が画素電極６４と、対向電極９４間の空間に存在する液晶ＬＣ印加され、データ電圧に応じた表示が行われる。
なお、図４に示すように、選択トランジスタＱ１、保持容量Ｃの上方を覆って反射膜６８が形成され、この部分が反射型のＬＣＤとして機能する。従って、画素領域全体を液晶表示部として利用することができる。
【００３２】
次に、製造工程について、図５〜図１４に基づいて説明する。まず、ＴＦＴ形成工程が実施される。
このＴＦＴ形成工程では、ガラス基板上５０上にバッファ層５２が基板全面に形成され（Ｓ１１）、その上にアモルファスシリコン（ａ−Ｓｉ）膜が成膜される（Ｓ１２）。ここで、バッファ層５２は、ＳｉＯ2／ＳｉＮの積層膜で、厚みは１００〜２００ｎｍ、ａ−Ｓｉ膜は、厚み３０〜５０ｎｍ程度とする。また、これら膜は、プラズマＣＶＤで形成される。これによって、ガラス基板５０上には、ａ−Ｓｉ／ＳｉＯ2／ＳｉＮ／ｇｌａｓｓ（ガラス基板）という膜が積層される。
次に、レーザを照射（レーザアニール）して、アモルファスシリコン膜について低温での結晶化が行われる（Ｓ１３）。これによって、アモルファスシリコンが結晶化してポリシリコン層が形成される。次に、得られたポリシリコン層がパターニングされて、所要部分にポリシリコンのアイランド（半導体層７２）が形成される（Ｓ１４）。その後、フォトリソグラフィーによりレジストパターンを形成して、ｎチャネルＴＦＴのソース・ドレイン領域などに不純物（例えばリン）がドープされる（Ｓ１５）。
次に、この半導体層７２を含め基板全面にＳｉＮｘ／ＳｉＯ2の積層膜からなるゲート絶縁膜５４が形成される（Ｓ１６）。
これによって、画素部においては図７（Ａ）に示すように、ＴＦＴや容量を形成する領域などに形成されたポリシリコンからなる半導体７２を覆ってゲート絶縁膜５４が形成される。一方、ＣＯＧ端子部では、図７（Ｂ）に示すように、バッファ層５２上にゲート絶縁膜５４が形成される。
次に、ゲート絶縁膜５４上の、半導体層７２のチャネル領域７２ｃの上方に当たる位置にゲート電極５６がスパッタリングにより形成される（Ｓ１７）。ここで、ゲート電極５６は、上述のようにモリブデンＭｏであり、２００〜３００ｎｍの厚みで成膜される。また、このゲート電極５６は、ゲートラインＧＬの一部として形成される。また、ＳＣラインＳＣもゲートラインＧＬと同一プロセスで形成され、保持容量Ｃは、保持容量用に形成された半導体層７２がゲート絶縁膜５４を介し、ＳＣラインＳＬと対向配置されることで形成される。
【００３３】
ゲートラインＧＬ等の形成の後、周辺回路におけるｐチャネルＴＦＴのソース・ドレイン領域に不純物（例えば、ボロン）がドープされる（Ｓ１８）。これは、フォトリソグラフィーにより、ドープが必要な領域以外に形成したレジストなどをマスクとしたボロンのイオンドープによって行われる。
この処理では、図８（Ａ）、（Ｂ）に示すように、画素部においてゲート電極５６が形成されるが、ＣＯＧ部においては、何ら処理はなされない（不純物ドープもなされない）。
【００３４】
次に、基板全面にＳｉＯ2／ＳｉＮｘからなる層間絶縁膜６０をプラズマＣＶＤによって成膜する（Ｓ１９）。厚みは、例えば４００〜７００ｎｍ程度とする。この層間絶縁膜６０を形成した場合には、熱処理による活性化アニールによって不純物をドープした領域について活性化し、これら領域におけるキャリアの移動度を十分なものにする。
この処理では、図９（Ａ）、（Ｂ）に示すように、画素部およびＣＯＧ部において同様の処理がなされるが、ＣＯＧ部においては不純物ドープがなされていないため、活性化の処理は基本的に何ら意味をなさない。
さらに、層間絶縁膜６０およびゲート絶縁膜５４の半導体層７２のソース領域、ドレイン領域に対し、フォトリソグラフィーおよびウェットエッチングによりコンタクトホールを形成し（Ｓ２１）、データラインＤＬ（ソース電極）、ドレイン電極７４を形成する（Ｓ２２）。ここで、各列のデータラインＤＬは、周辺部にまで延長され、ここが接続配線１０となる。
すなわち、この処理では、図１０（Ａ）、（Ｂ）に示すように、画素部において、ソース（データラインＤＬ）・ドレイン電極が形成され、ＣＯＧ端子部においては、データラインＤＬを延長した接続配線１０が形成される。これは、スパッタリングによるＭｏ／Ａｌ−Ｎｄ／Ｍｏの積層膜（厚み４００〜８００ｎｍ）の成膜の後、フォトリソグラフィーおよびウェットエッチングによって形成される。
【００３５】
なお、データラインＤＬは、表示部分の幅（水平）方向全体に広がっているが、接続配線１０は水平ドライバＩＣに接続されるため、データラインＤＬよりその間隔が狭められている。図６にその一部の状態を模式的に示してある。なお、図１におけるＴＦＴ基板１６は、ガラス基板５０、バッファ層５２、ゲート絶縁膜５４から構成されているが、層間絶縁膜６０を含めてもよい。
【００３６】
次に、アクリル樹脂の平坦化膜６２が基板全面に形成され（Ｓ２３）、フォトリソグラフィーで要部についてコンタクトホールが形成される。各画素においては、画素電極６４とドレイン電極７４を接続するコンタクトホールが形成される。また、周辺部分（ＣＯＧ端子部）では、除去部１８が形成される。すなわち、図１１（Ａ）、（Ｂ）に示すように、素部において、コンタクトホールを形成する際に、接続配線１０上の除去部１８が同一のマスクを用いて形成される。また、コンタクトホール形成の際に、平坦化膜６２の反射膜６８を形成する領域について、不均一な露光を利用して凹凸を形成する。
【００３７】
次に、図１２（Ａ）に示すように、画素部においては、クロムからなるコンタクトパッド６６がスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される（Ｓ２４）。厚みは、５０〜２００ｎｍ程度とする。この際、図１２（Ｂ）に示すように、除去部１８においては、端子下地層２０が形成される。
次に、図１３（Ａ）に示すように、画素部において、Ａｌ−Ｎｄからなる反射膜６８が平坦化膜６２上にスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される（Ｓ２５）。厚みは、５０〜２００ｎｍ程度とする。この際、ＣＯＧ端子部では、図１３（Ｂ）に示すように、ＣＯＧ端子層２２が同一のマスクを利用して形成される。
そして、図１４（Ａ）に示すように、画素部分において、ＩＺＯからなる画素電極６４が形成される（Ｓ２６）。このときＣＯＧ端子部では、図１４（Ｂ）に示すように、前の通りのままを維持する。実際には、ＩＺＯをスパッタリング成膜した後、フォトリソグラフィーおよびウェットエッチングで画素電極６４を形成する。このとき、ＣＯＧ端子部において、表面には反射膜６８と同様にＡｌ−ＮｄからなるＣＯＧ端子層２２が配置されている。従って、ＩＺＯ膜のウェットエッチングは、このＡｌ−Ｎｄ膜が侵されないようなエッチングとする。例えば、エッチャントとしてシュウ酸（（ＣＯＯＨ2）・２Ｈ2Ｏ）を用いる。
【００３８】
このように、本実施形態においては、端子下地層２０が設けられている。この端子下地層２０は、上述のようにＣｒで構成されている。一方、接続配線１０は、アルミニウム系の材料の層を含んでいる。そこで、端子下地層２０を除去すると、このときのエッチング液が接続配線１０のアルミニウム系材料を溶かしてしまい、接続配線１０を適切な状態に維持できない。本実施形態では、端子下地層２０を設けることで、接続配線１０にダメージが加えられないようにしている。
【００３９】
このようにして、図１に示した端子部の構成は、画素部におけるプロセスをそのまま利用して形成される。そして、凹状のＣＯＧ端子層２２の底部に適当数のＡＣＦ２４を配置して、水平ドライバＩＣ２６が接続される。
【００４０】
なお、上述した構成は、水平ドライバＩＣ２６における出力側の端子部２６ａである。水平ドライバＩＣ２６の入力端子側においても、同様のＣＯＧ端子が基板側に設けられ、同様にＣＯＧ構造による接続が行われる。
【００４１】
さらに、このＣＯＧ端子の周辺に、外部からの信号線（ＦＰＣなど）が接続されるＦＰＣ端子部が形成される。このＦＰＣ端子部は、通常通り、画素電極と同一プロセスで形成したＩＺＯや、ＩＴＯが電極の表面材料とされる。
【００４２】
このように、本実施形態によれば、水平ドライバＩＣを接続するＣＯＧ端子層２２において、反射膜６８に用いられる金属（アルミニウム（Ａｌ）またはアルミニウム合金（ＡｌＮｄ）が利用される。従って、ＣＯＧ構造を利用した接続において、コンタクト抵抗を小さくすることができる。また、ＣＯＧ端子部は、平坦化膜を除去して形成されているため、剛性が十分あり、確実な接続が行える。また、除去部１８以外のデータラインＤＬおよび接続配線１０は、平坦化膜が覆っているため、十分な保護が行える。さらに、ＣＯＧ端子層２２は、接続配線１０上に平坦化膜６２を介さずに設けられるため、水平ドライバＩＣをＡＣＦ２４を介し押しつけ固定する際に十分な圧力をＡＣＦ２４に印加して接続が行える。
【００４３】
なお、本実施形態の構成は、全反射型のパネルにも適用することができる。
【図面の簡単な説明】
【００４４】
【図１】実施形態に係る端子部分の構成を示す図である。
【図２】画素回路を示す図である。
【図３】画素部の構成を示す断面図である。
【図４】画素部の構成を示す平面図である。
【図５】プロセスの手順を示す図である。
【図６】データラインと、接続配線の関係を示す図である。
【図７】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図８】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図９】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１０】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１１】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１２】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１３】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１４】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１５】従来の端子部分の構成を示す図である。
【符号の説明】
【００４５】
１０  接続配線、３０  画素電極、３２  共通電極、１２  平坦化膜、１４  透明導電膜、１６  ＴＦＴ基板、１８  除去部、２０  端子下地層、２２  ＣＯＧ端子層、２４  ＡＣＦ、２６  水平ドライバＩＣ、２６ａ  バンプ、５０  ガラス基板、５２  バッファ層、５４  ゲート絶縁膜、５６  ゲート電極、６０  層間絶縁膜、６２  平坦化膜、６４  画素電極、６６  コンタクトパッド、６８  反射膜、７２  半導体層、７２ｓ  ソース領域、７２ｃ  チャネル領域、７２ｄ  ドレイン領域、７４  ドレイン電極、Ｃ  保持容量、ＤＬ  データライン、ＧＬ  ゲートライン、ＬＣ  液晶、Ｑ１  選択トランジスタ、ＳＣ  ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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