(57)【要約】【課題】  通信の信頼性を向上させ、発信器を削減可能でローコストかつ信頼性の高い画像形成装置を提供すること。【解決手段】  複数モジュールを通信手段で個別に接続し、隣接するモジュール間同士を同期通信可能にする同期通信用基準クロックを受け渡す信号ラインを有して、クロック信号線上の信号で、隣接するモジュールを制御可能にする事を特徴とした画像形成装置において、通信エラー時、クロックをとめて通信異常に対してフェールセーフ制御する。又、クロックの状態をみて、各モジュールのクロックの監視を行う。【選択図】  図１
2006245905.tif 000002
【特許請求の範囲】
【請求項１】
複数モジュールを通信手段で個別に接続し、隣接するモジュール間同士をシリアルの同期通信可能にする同期通信用基準クロックを受け渡す信号ラインを有して、クロック信号線上のクロック基準で、隣接するモジュールの内部基本クロックとの同期を順次とりながら通信し、かつ、次段制御用基準クロックを引き渡す事を特徴とした画像形成装置で、少なくとも、モジュール毎にＰＬＬをもち、前記通信用基準クロックでモジュール毎にＰＬＬで同期をとり、その同期クロックで個別モジュールを同期制御するように構成した画像形成装置。
【請求項２】
前記基本クロックをＬＶＤＳで受け渡す事を特徴とした請求項１記載の画像形成装置。
【請求項３】
シリアルデータはパリテイー情報を有して、パリテイーエラー時それ以降のモジュールのクロックを停止することを特徴とした前記請求項１又は２記載の画像形成装置。
【請求項４】
メインモジュールから送信されたデータが、複数モジュールを通じて転送され、メインモジュールに戻ってくるように前記通信は構成され、送信データと受信データが異なるときは、再送信することを特徴とした前記請求項１又は２記載の画像形成装置。
【請求項５】
メインモジュールから送信されたデータが、複数モジュールを通じて転送され、メインモジュールに戻ってくるように前記通信は構成され、送信データと受信データが異なるときは通信異常として、処理されることを特徴とした前記請求項１又は２記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数モジュールで構成する画像形成装置の通信方式に関する。特に、ＰＬＬで内部同期クロックを作り、そのロック信号でフェールセーフ制御する技術に関する。
【背景技術】
【０００２】
新しく独立に機能分散したモジュールで、画像形成装置を構築したものがある。従来は、ＣＰＵを中心として、周辺制御回路を１つのＡＳＩＣで作成して、ＡＳＩＣからモータ等のデバイスへは束線等の線で、信号を送っていた。
【０００３】
従来手法によると、モータの数の増大（１００個以上）等の制御デバイスの増大により、束線のコストアップ、制御ＩＣのＰＩＮ増大によるパッケージコストの急上昇を招き、ノイズ等の信号線間のクロストークも問題になりつつあるのが、現状である。
【０００４】
本特許の解決しようとしている課題は、そのような、中央集中制御から、分散制御へ、制御方式を変えて、上記問題を解消するシステム構成にするとき生じる
制御系の信頼性に対する課題である。特に、通信系に対する信頼性や、結果としてのコストアップは重要な課題である。
【０００５】
すなわち、モジュール内で閉じていれば起こらない通信エラーもモジュールを跨いだとたん外来ノイズ等での誤動作の危険が増大するし、そのモジュール分割数が増えれば増えるほど増大する確率は上がる。
【０００６】
そのために従来からもＬＶＤＳ等による通信方式が提案されているが、通常、各モジュールが独立のクロックをもち、データをＵＡＲＴ等の非同期通信で（ＰＣＩによる通信）そのラインをＬＶＤＳでつなぐような事はされてきている（例えば、特許文献１参照）。
【特許文献１】特開２００１−１５４９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来例によれば、通常は個別モジュール毎にクロックを持たせ、非同期通信するのが常であるが、その場合、クロック異常になっている場合の抽出が非常に困難である。即ちクロックがとまっていても簡単には抽出できない問題点があった。
【課題を解決するための手段】
【０００８】
本発明は、上記問題を解決するため複数モジュールが独立に動作する構造のモジュール間の新しい通信手法を提案している。特にクロックラインにＬＶＤＳを用いて、かつ、遠距離のモジュール間でも通信エラーの起こりにくい通信方式を提案している。
【０００９】
同時に、通信エラー以外の突発的な異常時、例えば、雷によるサージによるノイズの重畳等による通信異常を検出した場合の対応方法も提案している。また、結果としてモジュール毎のクロックの状態を監視できる方法も提案している。
【００１０】
具体的には、複数モジュールを通信手段で個別に接続し、隣接するモジュール間同士をシリアルの同期通信可能にする同期通信用基準クロックを受け渡す信号ラインを有して、クロック信号線上のクロック基準で、隣接するモジュールの内部基本クロックとの同期を順次とりながら通信し、かつ、次段制御用基準クロックを引き渡す事を特徴とした画像形成装置で、モジュール毎にＰＬＬをもち、前記通信用基準クロックでモジュール毎にＰＬＬで同期をとり、その同期クロックで個別モジュールを同期制御するように画像形成装置を構成した。
【００１１】
少なくとも、前記基本クロックをＬＶＤＳで受け渡す様に画像形成装置を構成した。
【００１２】
さらに、シリアルデータはパリテイー情報を有して、パリテイーエラー時それ以降のモジュールのクロックを停止する様に前記画像形成装置を構成した。
【００１３】
また、メインモジュールから送信されたデータが、複数モジュールを通じて転送され、メインモジュールに戻ってくるように前記通信は構成され、送信データと受信データが異なるときは、再送信する様に前記画像形成装置を構成した。
【００１４】
また、必要に応じて、メインモジュールから送信されたデータが、複数モジュールを通じて転送され、メインモジュールに戻ってくるように前記通信は構成され、送信データと受信データが異なるときは通信異常として、処理するように、前記画像形成装置を構成した。
【発明の効果】
【００１５】
本発明によれば、通信の信頼性を向上させ、発信器を削減可能でローコストかつ信頼性の高い画像形成装置を構成できる効果がある。
【００１６】
かつＬＶＤＳによりクロックラインへの外からの輻射の影響を防ぎ、ローコストの信頼性の高い前記画像形成装置を構成できる効果がある。
【００１７】
さらに、シリアルデータはパリテイー情報を有して、パリテイーエラー時それ以降のモジュールのクロックを停止する様に前記画像形成装置を構成したので、特別な異常状態でもシステムが損傷せず信頼性のある画像形成装置を構成できる効果がある。
【００１８】
また、メインモジュールから送信されたデータが、複数モジュールを通じて転送され、メインモジュールに戻ってくるように前記通信は構成され、送信データと受信データが異なるときは、再送信する様に前記画像形成装置を構成したので、通信誤動作時のフェールセーフが可能となる効果がある。
【００１９】
また、必要に応じて、メインモジュールから送信されたデータが、複数モジュールを通じて転送され、メインモジュールに戻ってくるように前記通信は構成され、送信データと受信データが異なるときは通信異常として、処理するように、前記画像形成装置を構成したので、通信誤動作時のフェールセーフが可能となる効果がある。
【発明を実施するための最良の形態】
【００２０】
図１に実施例１を示す。これは、モジュール分割して、プリンタ等画像形成装置を制御する場合のモジュール分割で構成した場合の通信とクロックの制御の一例である。詳細に関して説明する。
【実施例１】
【００２１】
１〜６がサブのモジュールであり、７がメインの制御モジュールである。７は、内蔵発振回路で、基準クロックを発振し、そのクロックが９のクロックラインを通じて１のサブモジュールに伝達される様に構成されている。
【００２２】
１の中で９のクロックラインで通じて入力されるクロックを内部でＰＬＬのレファレンスクロックとして受け取り、同じ周波数のクロックを再生して１１のクロックラインに再出力し、同様の動作を、２，３，４，５，６がそれぞれ実行する。
【００２３】
即ち、２は、１１上のクロックを１と同様な動作で１３上に出力し、３は、１３上のクロックを１と同様な動作で１５上に出力し、４は、１５上のクロックを１と同様な動作で１７上に出力し、５は、１７上のクロックを１と同様な動作で１９上に出力し、６は、１９上のクロックを１と同様な動作で２１上に出力する。
【００２４】
通常、７は９上のクロック同期で８の信号線上にシリアルデータを出力し、７から１のモジュールへ必要なデータを同期通信で伝達する。同様に、１は１１上のクロック同期で１０の信号線上にシリアルデータを出力し、１から２のモジュールへ必要なデータを同期通信で伝達する。同様に、２は１３上のクロック同期で１２の信号線上にシリアルデータを出力し、２から３のモジュールへ必要なデータを同期通信で伝達する。
【００２５】
同様に、３は１５上のクロック同期で１４の信号線上にシリアルデータを出力し、３から４のモジュールへ必要なデータを同期通信で伝達する。
【００２６】
同様に、４は１７上のクロック同期で１６の信号線上にシリアルデータを出力し、４から５のモジュールへ必要なデータを同期通信で伝達する。
【００２７】
同様に、５は１９上のクロック同期で１８の信号線上にシリアルデータを出力し、５から６のモジュールへ必要なデータを同期通信で伝達する。
【００２８】
同様に、６は２１上のクロック同期で２０の信号線上にシリアルデータを出力し、６から７のモジュールへ必要なデータを同期通信で伝達する。
【００２９】
７は、２０の信号線で伝達されたデータと、最初に８の信号線で送信したデータとデータを比較し、一致を確認することで、一回の通信を完了する。ここで、通常、少なくとも９，１１，１３，１５，１７，１９，２１のクロックラインは２線で構成されるＬＶＤＳによるクロック線で、構成されている。
【００３０】
また、必要に応じて、８，１０，１２，１４，１６，１８、２０のデータ信号線も２線で構成されるＬＶＤＳによるデータ線で構成されている。これらは、必要に応じてツイステッドペアーで構成する。
【００３１】
次に、ブロックの詳細を説明する。１〜６は同じブロックを用いた例で説明するので、１と７に関するブロックの詳細に関して、次に説明する。図８に７の詳細図、図９に１〜６のブロックの詳細図を示す。まず、図８に関して説明する。
【００３２】
２−１は、ＣＰＵで、ＰＬＬ、通信ラインの情報を処理する機能を有し、２−２、２―４より構成されるＰＬＬ１のロック信号を検出するために、２−２のロック端子と、２−２５の信号線で接続されている。同時に、２−５０の外部インタフェースを介して、外部システムと通信を介して情報のやり取りをする事ができる。
【００３３】
２−２と２−４で、ＰＬＬ１が構成され、２−２は中にＶＣＯ等のＰＬＬの中枢機能を有して、基準クロック（帰還信号クロック）のｎ逓倍されたクロックが生成される。
【００３４】
その逓倍クロックをｎ分周するのが２−４であり、２−４でｎ分周されたクロックが２−２の帰還信号入力端子に入力されるように接続されている。
【００３５】
２−２のレファレンスクロック入力端子は、２−１７のクロック入力端子が２−５６のＬＶＤＳの入力ドライバの入力端子に接続されてそれが内部信号にレベル変換された２−５６の信号出力端子に接続されている。
【００３６】
２−２の帰還信号入力端子が２−９の受信回路のクロック端子に接続されている。また、２−２のロック信号は２−２５を介して、さらに２−９の制御信号入力端子に接続されている。
【００３７】
２−９の受信回路は２−１８の信号線上の通信データを受信する回路で、一度２−５７のＬＶＤＳの入力ドライバで内部信号に変換された出力信号を送信データと比較可能なデータ形式に変換して２−１１の比較回路の一方の比較信号入力端子に出力するように動作する。具体的には、図４のデータ部分のみ抽出するような回路である。
【００３８】
また、パリテーの演算結果を２−５５上に出力する。２−５５の信号を、２−１のＣＰＵは読み込むことが可能で、２−１がそれを読んで、パリテー異常を判断できる。
【００３９】
２−１９は発振回路（その内容は、一般的な回路で、図７に図示）で、例えば水晶等で発振している回路である。
【００４０】
その発振クロック出力を２−６が２−５１を介して受け、安定したクロックが、２−６のクロック出力端子から、２−５２を通じて２−７、２−１、２−１４、２−１３等のブロックに供給する。
【００４１】
２−１のＣＰＵは、さらに２−１０の信号バスを通じて２−１３の送信データラッチ回路に送信データを設定できるように構成されている。
【００４２】
２−１３のデータ出力端子は２−１１の比較回路の他の一方の入力端子に接続され、同時に２−１４の通信制御回路のデータ入力端子に接続されている。
【００４３】
２−１４の出力は、シリアルデータとして、２−５２のＬＶＤＳの出力ドライバの入力端子に２−５３で接続され、２―５２のＬＶＤＳの２本の出力端子が２−１６のデータラインに出力される。
【００４４】
また２−７の出力端子は２−５０のＬＶＤＳの出力ドライバの入力端子に２−５１で接続され、２―５０のＬＶＤＳの２本の出力端子がクロック出力端子２−１５に接続されている。又２−７は第二のクロック制御回路で、２−１のＣＰＵの２−３５上の信号での指示に従って２−１５上のクロックに変調をかけたり、クロックを停止したり、操作ができるブロックとなっている。
【００４５】
次に図１のモジュール１〜６の内部回路の接続に関して説明する。３−１は、ＣＰＵで、ＰＬＬ、通信ラインの情報を処理する機能を有し、３−２のＰＬＬ１のロック信号を検出するために、３−２のロック信号出力端子が、３−２５の信号線に接続されていて、３−１と３−９の制御信号入力端子に接続されている。３−２は、３−２と３−４で構成される、ＰＬＬの、ＶＣＯを含んだ母体のモジュールで、それぞれのレファレンスクロック入力端子が３−１７のクロック入力端子に接続されている。
【００４６】
３−２がロック状態では、３−１７のクロックがｎ逓倍され、そのクロックは３−４でｎ分周され３−２の帰還信号入力端子に入力されている。
３−９の受信回路は３−１８の信号線上のデータを受信する回路で、受信した結果を変換して３−１０のバスを通して、３−１１の比較回路に出力するように動作する。同時に、３−１のＣＰＵが、３−１０を通じてその受信結果をＣＰＵ内に取り込む事ができる。
【００４７】
また３−９は、パリテーの演算結果を３−５５上に出力する。３−５５の信号を、３−１のＣＰＵは読み込むことが可能で、３−１がそれを読んで、パリテー異常を判断できる。
【００４８】
３−２のＰＬＬのＶＣＯ出力の分周クロックが３−３０を通じて３−６のクロック入力端子に接続され、３−２５のロック信号がＨとなりロックすると、３−１がそれを検出し、３−６をアクテブにして、安定したクロックが、３−６のクロック出力端子３−３１から、３−７、３−１、３−８、３−１４、３−１３等のブロックに供給される。
【００４９】
３−１のＣＰＵは、さらに３−１０の信号バスを通じて３−１３の送信データラッチ回路に送信データを設定できるように３−３２の制御線で制御可能なように構成されている。（必要なときは、ＣＰＵから、また３−９の受信結果からも可能な構成となっている）
３−１３のデータ出力端子は３−１１の比較回路の一方の入力端子に接続され、同時に３−１４の通信制御回路のデータ入力端子に接続されている。又、３−１１の比較結果は３−１のＣＰＵが３−３４の通信線を通じて読める構成となっている。
【００５０】
３−１４の出力信号は、シリアルデータとして、３−５２のＬＶＤＳの出力ドライバの入力端子３−５３で接続され、３―５２のＬＶＤＳの２本の出力端子が３−１６のデータラインに出力される。
【００５１】
また３−７の出力端子は３−５０のＬＶＤＳの出力ドライバの入力端子に３−５１で接続され、３―５０のＬＶＤＳの２本の出力端子がクロック出力端子３−１６のデータラインに接続されている。
【００５２】
３−７は第二のクロック制御回路（図５参照）で、３−１のＣＰＵの３−３５上の信号での指示に従って３−１５上のクロックに変調をかけたり、クロックを停止したり、操作ができるブロックとなっている。
【００５３】
また、３−８は、当該モジュール特有の制御モジュールで、ステッピングモータ制御回路や、定着器制御回路等の制御回路であり、３−１がその制御レジスタを３−３３を通じて設定することで、３−８を動作させる事が可能である。
【００５４】
３−８の１つの出力端子は３−２０のアンドゲートを通じて、３−２３の出力端子に出力され、３−８の他の１つの出力端子は３−２１の双方向バッファを通じて、３−２４の出力端子に出力され、３−８の他のもう１つの出力端子は３−２２のトライステートバッファを通じて、３−２５の出力端子に出力されている。
【００５５】
３−２０のもう一方の入力端子と、３−２１のコントロール端子と、３−２５のコントロール端子は、共に接続され３−１のＣＰＵの制御用出力端子に接続されている。
【００５６】
この場合、例えば３−２３が定着器の温度やや高圧電源の電圧を制御するＰＷＭ信号の出力端子だとすると、Ｈになりっぱなしになると最大出力状態となり、連続した長時間の持続は禁止される物である。
【００５７】
次に動作に関して説明する。まず電源ＯＮされると、図示されていないリセット回路にパワーオンリセット信号が入り、システムリセットがかかる。システムリセットが解除されると、２−１９の発振回路の発振が開始され、十分発振が安定するだけのクロックのカウントが可能な２−６のクロックの制御回路にクロックが入力される。
【００５８】
２−６の中の構造は図４のようになっており、４−１が２０段のバイナリカウンター、４−１がラッチ回路で、例えば２の２０乗のパルスが４−１のカウンターにはいると４−１の２の２０乗クロックがはいると、ＨとなるＱ２０端子がＨとなり４−２のラッチのＱ出力端子をＨにラッチする事で、２−５２に２−５１のクロックが出力されるような構成になっている。
【００５９】
このクロックが２−５２に供給され２−１のＣＰＵが動作可能となると、２−１のＣＰＵは、２−５０を通じて、外部システムから制御データを２−１内に取り込む。そして、まず２−３５にＨをたて２−７の第二のクロック制御回路をアクテブにして、２−５２のクロックを差動信号として２−１５の信号線上に出力する。その場合の回路は、図５のようなラッチとゲートで問題なく構成できる。
【００６０】
２−１５のＬＶＤＳ用信号線は、図１においては９に相当する。これが１のサブモジュールの３−１７のクロック入力端子に接続され、３−５６のＬＶＤＳの受信回路によって内部信号レベルに信号が変換された後、３−５８に伝播され、その伝播されたクロック信号によって３−２と３−４から構成されるＰＬＬ１は、前記クロック信号と同じ周波数そして、位相も同相に合わせるように動作する。
【００６１】
３−２のＬＯＣＫ信号を３−１が見て、Ｈが立ったことを３−１が検知して３−３１に３−３０の信号線上のクロックを出力するように３−１は、３−６のリセット信号線３−６０をＬに制御する。具体的には、図４に類似の図６の回路で問題なく動作する。
【００６２】
３−３５のイニシャル状態で３−７は３−３１の信号が３−５１にスルーするような構成となっている。３−１５が図１の１１の信号線に相当する。
【００６３】
１の９の入力クロックが上記のような動作で１１に出力されると同様な動作を、２，３，４，５，６もそれぞれ、２は１１上の入力信号を１３に出力し、３は１３上の入力信号を１５に出力し、４は１５上の入力信号を１７に出力し、５は１７上の入力信号を１９に出力し、６は１９上の入力信号を２１に出力するように動作する。
【００６４】
７は、２１に出力されたクロックを、２−１７の端子でうけて２−５６のＬＶＤＳの受信回路で内部信号レベルに信号が変換された後、２−５８の信号線上に出力され、それが２−２，２―４からなるＰＬＬ１のレファレンスクロックとして供給される。
【００６５】
ここで、２−２，２−４で、構成されているＰＬＬ１のロックがかかることを、２−１のＣＰＵが２−２５ライン上の信号で確認したうえで、２−１は２−１３に送信データを書き込み、さらに２−１４の通信制御回路の動作スタートすることで、２−１５のクロックと同期したデータを２−５２のＬＶＤＳのドライバの入力端子に送出し、２−１６の２本のＬＶＤＳ伝送線に出力される。
【００６６】
この様に、２−２，２−４で構成されているＰＬＬがロックするロックレンジをこのループで生じるジッタのＭＡＸに合わせておくことにより、このＰＬＬのロックが外れる事で、この通信系のモジュールを構成しているブロックのクロック異常を検知できる。
【００６７】
なお、通信プロトコルに関しては、本特許に関係しないので省略するが、３−２，３−３のＰＬＬの逓倍されたクロックを用いて、非同期通信プロトコルＵＡＲＴを、同期通信にアレンジして用いる事も可能であるし、通常の調歩同期的通信を応用する事も可能である。
【００６８】
ただし、ＵＡＲＴの制御を同期通信に応用する場合は、２−２のＰＬＬ１のＶＣＯの少なくともレファレンスクロックを８逓倍した信号を、２−９に供給してそれをベースクロックとして受信回路を構成する必要がある。
【００６９】
また、通常の調歩同期的通信をする場合には、パケット通信的情報の与え方も可能で、例えば、データ線の通常の信号がＬとすると、２ビット連続Ｈがヘッダとして、それに続く８ビットが全体のビット長を定義し、さらにその定義に従ったデータをその後に付加することで通信が可能となる。（図１０参照）
このようにして１は、８のクロックラインのクロック同期で、９上の同期データを受信できるように回路が構成されている。３−１８のＬＶＤＳ信号線は、３−５７のＬＶＤＳの受信回路によって内部信号レベルに信号が変換された後、３−９に伝播され３−９で受信されたデータは３−１０を通じて３−１３にラッチさるか、またはそのデータを基に３−１が、あらたなデータを作成して３−１３にセットして必要であれば３−１１で受信データと比較し、さらにそれを３−１４に転送し、３−５２のＬＶＤＳドライバで信号変換した後、３−１６のＬＶＤＳ用データ信号線に３−１５のクロック同期信号として送出する。
【００７０】
これと同じ操作を２，３，４，５，６の各モジュールでも実行され、系全体の通信が実行される。同じデータを全モジュールに、転送する場合、６からの通信データを７は２−９の受信回路で受信し、２−１１で送信データと比較し、一致すれば通信完了とする。
【００７１】
一致しない場合、２−１のＣＰＵは、２つの対応が可能である。即ち、１つは、２−５０の外部インタフェースでシステムの本体に異常を知らせ、動作をストップするか、データ通信を再トライするかの選択が可能である。
【００７２】
各モジュールのＣＰＵは、その受信データをもとに、３−８の外部デバイス等の制御回路のレジスタを設定し、外部デバイスの駆動動作をスタートすることが可能である。
【００７３】
レジスタ設定が終了すると、３−２２の信号線をＨとして、制御回路スタートのレジスタをＨに設定して動作を開始する。
【実施例２】
【００７４】
次に、実施例２を図１、図２を用いて説明する。これは、実施例１にたいして、３−５０，３−５２，２−５０，２−５２のＬＶＤＳドライバ及び、３−５６，３−５７，２−５６，２−５７のＬＶＤＳレシーバが除去され、通常の信号線で、１の８〜２１の信号線が構成されている場合である。
【００７５】
この場合は、８〜２１がそれぞれ１本の信号線で構成され、回路は非常にシンプルになるメリットがある。
【００７６】
動作的には、通信データ及び、クロックがＬＶＤＳでの低電圧の差動信号でなく、通常の電圧レベルの単相の信号で行われるだけで、他の動作は実施例１と同じ動作をするので、その説明は省略する。
【実施例３】
【００７７】
次に、通信におけるプロトコルに関して説明する。通常の通信手法や、通信におけるパリテイの説明は、マイクロプロセッサと論理設計（Ｒｏｎａｌｄ  Ｌ．  Ｋｒｕｔｚ著）共立出版  Ｐ２６６〜等で説明されているので省略するが、パリテーエラー抽出される場合、クロックか、データのどちらかに込んだ一方の入力端子が生じてデータを受信されたと考える事ができるため、この場合のデータは、使うことが出来ないので、パリテーエラー情報が、３−５５に出力された場合、このデータは使う事が出来ず、通信系に何か問題が生じていると３−１のＣＰＵが判断し、３−３５をＬとする事で、３−１５上のクロックが停止するように３−３５に０を出力する。
【００７８】
具体的には、本来は、図１０の上段となるべきデータが下段のようにパリテーが異なる場合ある。この図では通信の１の個数が偶数の場合、１ビット長のパリテービットを１に立てるように構成されているものが、受信されたデータの１の個数が偶数なのに、パリテー０になっている例である。
【００７９】
受信回路はこの通信データのＨである個数をカウントして偶数か奇数か判断して、パリテービットと比較すればよい。その結果を３−１のＣＰＵが抽出して３−３５を強制的にＬとする。この結果この段から送出されるクロックが停止するため、次の段にあるサブモジュール１はこのクロックの状態を、ＰＬＬが検出して、そのロック信号をＨからＬに変化させる。
【００８０】
そして、このロック信号が継続的にＬになったことを、次段のモジュールの３−１のＣＰＵが検出すると、３−２２の信号線をＬにして、制御しているデバイスを安全な方向にフェールセーフストップする。この動作は、連続して接続されているすべてのサブモジュールで実行され、最後にメインモジュールまで伝達される。この間、ＣＰＵのクロックを作るＰＬＬはロックがはずれても、ＣＰＵの動作範囲を外れぬ範囲のクロックレンジの変動範囲しか持たないように設計しておく事で、当該モジュールの異常動作は避けられる。
【００８１】
このことは、９，１１，１３，１５，１７，１９，２１の信号線に断線が起こったり、ノイズが継続的に入ったりした場合も同様に対処できる。上記異常を２−１のＣＰＵが受信した場合、２つの対応が可能である。即ち、１つは、２−５０の外部インタフェースでシステムの本体に異常を知らせ、動作をストップするか、データ通信を再トライするかの選択が可能である。
【実施例４】
【００８２】
次に、２−１１の比較回路で、データが不一致な場合を考える。この場合、パリテーチェックが問題なしであれば２ビット誤りであり、システムに根本的な問題があると考えられ、２−１のＣＰＵは、２−５０のデータバスを通じて、システム制御のホストＣＰＵにシステムエラー情報を出す様に動作する。
【００８３】
逆に、２−９でパリテーエラーが生じている場合、最終パス即ち、２０，２１のパスでのみエラーが生じたと判断できるため、２−１は再度同じデータを再送出して結果を見る。
【００８４】
再び、エラーが生じる場合には、エラーでなく何らかのワーニング情報を２−５０を通じて、ホストに送出して原因を調べる事が可能である。
【図面の簡単な説明】
【００８５】
【図１】実施例１の全体図である
【図２】実施例２の第一のモジュール例
【図３】実施例２の第二のモジュール例
【図４】第一のクロック制御回路の回路例
【図５】２−７，３−７の制御回路例
【図６】第二のクロック制御回路の回路例
【図７】水晶発振回路
【図８】実施例１の第一のモジュール例
【図９】実施例１の第二のモジュール例
【図１０】実施例３における通信プロトコル例
【符号の説明】
【００８６】
１〜６  サブモジュール
７  メインモジュール
２−９，３−９  データ受信回路
２−１，３−１  ＣＰＵ
２−２，３−２  ＰＬＬの本体
２−１９  発振回路
２−６，３−６、２―７，３―７  クロック制御回路
２−１３，３−１３  送信データラッチ回路
２−１４，３−１４  通信制御回路
３−８  デバイス制御回路
３−２３，３−２４，３−２５  デバイスインタフェース回路
２−１１，３−１１  比較回路
２−５０，２−５２，３−５０，３−５２  ＬＶＤＳの出力ドライバ
２−５６，２−５７，３−５６，３−５７  ＬＶＤＳの入力ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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