(57)【要約】【課題】  ヒューズを有する半導体チップを製造する際のＴＡＴを短縮するとともに、信頼性の高い半導体チップを提供する。【解決手段】  第二の半導体チップ１００は、第一の論理回路１０２ａおよび第二の論理回路１０４ａを含む。第二の半導体チップ１００は、第一の論理回路１０２ａに電気的に接続された第一の端子１０８と、第二の論理回路１０４ａに電気的に接続された第二の端子１１２と、第一の端子１０８と第二の端子１１２との間に形成された被切断領域１１０とを有するヒューズ１０６と、ヒューズ１０６の第一の端子１０８および第二の端子１１２と同一のパターンを有するとともに、第一の端子１０８および第二の端子１１２に対応するパターン（第一の残存部１２０および第二の残存部１２１）が電気的に接続されていない構成のヒューズ残存部１１８と、を含む。【選択図】  図７
2006237201.tif 000002
【特許請求の範囲】
【請求項１】
第一の論理回路および第二の論理回路が形成された半導体チップであって、
前記第一の論理回路に電気的に接続された第一の端子と、前記第二の論理回路に電気的に接続された第二の端子と、前記第一の端子と前記第二の端子との間に形成された被切断領域とを有するヒューズと、
前記ヒューズの前記第一の端子および前記第二の端子と同一のパターンを有するとともに、前記第一の端子および前記第二の端子に対応するパターン同士が電気的に接続されていない構成のヒューズ残存部と、
を含むことを特徴とする半導体チップ。
【請求項２】
請求項１に記載の半導体チップにおいて、
前記ヒューズ残存部は、前記ヒューズと同一の材料により構成されたことを特徴とする半導体チップ。
【請求項３】
請求項１または２に記載の半導体チップにおいて、
前記ヒューズは、レーザ照射または電流により溶断可能なヒューズ材料により構成されたことを特徴とする半導体チップ。
【請求項４】
請求項１乃至３いずれかに記載の半導体チップにおいて、
ヒューズが切断されているか否かを判定するヒューズ判定回路をさらに含み、
前記ヒューズ残存部は、前記ヒューズ判定回路により切断されたと判定されることを特徴とする半導体チップ。
【請求項５】
請求項１乃至４いずれかに記載の半導体チップにおいて、
前記第一の端子と前記第二の端子とが電気的に接続された第一のヒューズと、前記被切断領域において溶断された箇所を有する第二のヒューズとを含む複数の前記ヒューズを含むことを特徴とする半導体チップ。
【請求項６】
請求項５に記載の半導体チップにおいて、
前記ヒューズおよび前記ヒューズ残存部上に形成された絶縁膜をさらに含み、
前記絶縁膜は、溶断痕を有する前記ヒューズが形成された領域上に不形成箇所を有するとともに、前記ヒューズ残存部が形成された領域上の全面に形成されたことを特徴とする半導体チップ。
【請求項７】
請求項１乃至６いずれかに記載の半導体チップにおいて、
前記ヒューズまたは前記ヒューズ残存部が複数並行に配置されたヒューズブロックを含み、
前記ヒューズブロックにおいて、前記ヒューズまたは前記ヒューズ残存部が、ｎ×ｄの間隔（ｄは所定ピッチ、ｎは１以上の整数）で並置されたことを特徴とする半導体チップ。
【請求項８】
第一の半導体基板上に、複数のヒューズ用パターンが形成された第一のヒューズ形成用マスクを用いて複数のヒューズを形成する工程と、
前記複数のヒューズのうち、切断対象のヒューズを特定する工程と、
特定された前記切断対象のヒューズに対応する前記ヒューズ用パターンを削除した第二のヒューズ形成用マスクを生成する工程と、
第二の半導体基板上に、前記第二のヒューズ形成用マスクを用いて、ヒューズを形成する工程と、
を含むことを特徴とする半導体チップの製造方法。
【請求項９】
請求項８に記載の半導体チップの製造方法において、
前記切断対象のヒューズを特定する工程は、複数の半導体チップに共通して切断対象となるヒューズを選択する工程を含み、当該工程で選択されたヒューズを切断対象のヒューズとして特定することを特徴とする半導体チップの製造方法。
【請求項１０】
請求項８または９に記載の半導体チップの製造方法において、
前記第二のヒューズ形成用マスクを形成する工程において、前記切断対象のヒューズを特定する工程で特定されたヒューズに対応する前記ヒューズ用パターンを削除して、当該ヒューズ用パターンが形成されていた位置に、前記ヒューズ用パターンの一部のみを含むヒューズ残存部用パターンを設けることを特徴とする半導体チップの製造方法。
【請求項１１】
請求項８乃至１０いずれかに記載の半導体チップの製造方法において、
前記第二のヒューズ形成用マスクを用いてヒューズを形成する工程は、
前記半導体基板上にヒューズ材料により構成されたヒューズ膜を形成する工程と、
前記ヒューズ材料の上に、レジスト膜を形成する工程と、
前記第二のヒューズ形成用マスクを用いて前記レジスト膜を所定形状に加工する工程と、
前記レジスト膜を用いて、前記ヒューズ材料をエッチングする工程と、
を含むことを特徴とする半導体チップの製造方法。
【請求項１２】
請求項８乃至１１いずれかに記載の半導体チップの製造方法において、
前記第二のヒューズ形成用マスクを用いてヒューズを形成する工程の後に、切断対象のヒューズを特定する工程と、前記切断対象のヒューズを溶断する工程と、をさらに含むことを特徴とする半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズを有する半導体チップおよびその製造方法に関する。
【背景技術】
【０００２】
半導体装置には、さまざまな用途でヒューズが導入される。
たとえば、ＤＲＡＭ等のメモリでは、不良ビットに代わる冗長ビットを動作させるリダンダンシー置き換え用途のためにヒューズが導入される（非特許文献１）。この場合、ウェハ製造プロセス後に半導体装置の動作を確認し、不良ビットがあれば、その不良ビットを冗長ビットに置き換えるために、不良ビットに接続されたヒューズを溶断する。
【０００３】
また、たとえば、半導体装置内の論理回路間の電圧調整やタイミング調整の用途のために、対象となる複数の論理回路間にヒューズが導入される。この場合、ウェハ製造プロセス後に内部の電圧やタイミングを測定し、所望の電圧や所望のタイミングとなるようにヒューズを溶断する。
【０００４】
さらに、他の例として、複数のヒューズを導入し、ヒューズが切断されているか否かに応じて、「１」または「０」の情報を対応づけることにより、半導体装置を識別することができる。たとえば、半導体チップ毎にヒューズを１２８個導入することにより、１２８ビット分の情報を各半導体チップに記録できることになる。半導体チップ毎にヒューズに異なる情報を保持させることにより、ヒューズを識別子として用いることができ、各半導体チップを識別することができる。
【０００５】
また、特許文献１には、アンチヒューズ方式のＦＰＧＡを用いてそれと同一の論理機能を有するゲートアレイを製造する場合に、ＦＰＧＡのアンチヒューズの形成工程の前後の工程においては、ＦＰＧＡとゲートアレイとで共通の半導体基板に共通のフォトマスクを用いて共通の素子および配線を形成するとともに、ＦＰＧＡのアンチヒューズ部の形成およびそれに対応するゲートアレイの接続孔の形成工程では、それぞれに固有のフォトマスクを用いる技術が開示されている。ゲートアレイに固有のフォトマスクは、ＦＰＧＡのアンチヒューズ部の書き込み情報をゲートアレイ向きに接続孔の情報に変換したパターンデータを用いて作成する。これにより、ＦＰＧＡと全く同じ論理機能および性能を有するゲートアレイを製造することができるので、ＦＰＧＡの製造工程からゲートアレイの製造工程に移行する際に、改めて配置配線工程やタイミングシミュレーション工程を行う必要がなくなる等の効果が得られるとされている。
【特許文献１】再公表特許ＷＯ９８／０９３２７号
【非特許文献１】K. Arndt et al., Reliability of Laser Activated Metal Fuses in DRAMs, 1999 IEEE/CPMT Int'l Electronics Manufacturing Technology Symposium, p.389-394
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の技術は、アンチヒューズ方式のＦＰＧＡを用いてそれと同一の論理機能を有するゲートアレイを製造する場合に、ゲートアレイを効率よく製造することを目的としており、製造されるゲートアレイにはヒューズが形成されなくなるため、ゲートアレイにおいて論理回路をプログラマブルに構成することができなくなってしまう。
【０００７】
ところで、従来、ヒューズが導入された半導体装置において、切断対象のヒューズが特定されると、それらのヒューズは、たとえばレーザ照射や電流を流すことにより溶断される。そのため、切断対象のヒューズの数が多くなると、ヒューズを切断するのに時間がかかり、ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が増加するという課題があった。
【課題を解決するための手段】
【０００８】
本発明によれば、
第一の論理回路および第二の論理回路が形成された半導体チップであって、
前記第一の論理回路に電気的に接続された第一の端子と、前記第二の論理回路に電気的に接続された第二の端子と、前記第一の端子と前記第二の端子との間に形成された被切断領域とを有するヒューズと、
前記ヒューズの前記第一の端子および前記第二の端子と同一のパターンを有するとともに、前記第一の端子および前記第二の端子に対応するパターン同士が電気的に接続されていない構成のヒューズ残存部と、
を含むことを特徴とする半導体チップが提供される。
【０００９】
ここで、ヒューズ残存部は、レーザ照射や電流により溶断された溶断痕を有しない構成とすることができる。ヒューズ残存部においては、このような溶断痕を有しないので、断面形状が、全面にわたってほぼ垂直な形状とされる。ヒューズ残存部の形状は、たとえばヒューズの第一の端子と第二の端子に対応するパターンだけを含むようにすることもでき、第一の端子および第二の端子に加えて、被切断領域の一部に対応するパターンも含むようにすることもできる。被切断領域の一部に対応するパターンを含む場合でも、第一の端子および第二の端子に対応するパターン双方に被切断領域の一部に対応するパターンが接続された形状とすることもでき、いずれか一方にのみ被切断領域の一部に対応するパターンが接続された形状とすることもできる。
【００１０】
なお、ヒューズ残存部は、ヒューズと同一平面に形成される。ここで、ヒューズ残存部およびヒューズの上には、絶縁膜を設けることができる。ヒューズ残存部は、絶縁膜により上部および側面が覆われた構成とすることができる。ヒューズ残存部において、第一の端子および第二の端子に対応するパターン双方に被切断領域の一部に対応するパターンが接続された形状の場合であっても、被切断領域の一部に対応するパターン同士は、絶縁膜により分離された構成とされる。このような構成とすることにより、ヒューズ判定回路により、ヒューズ残存部の切断の有無を判定する際に、ショート等が生じるのを防ぐことができる。
【００１１】
本発明の半導体チップは、予め切断されているヒューズ様のヒューズ残存部と、ヒューズとを含むので、必要に応じてヒューズを溶断することにより、半導体チップの論理回路をプログラマブルに構成することができる。また、ヒューズ残存部は、溶断痕を有しないので、湿気等の侵入やボイドの発生を防ぐことができる。さらに、予め切断対象であることがわかっているヒューズについて、ヒューズ残存部として形成しているので、レーザ照射等によりヒューズを溶断する工程を短縮することができ、効率よく半導体チップを製造することができる。
【００１２】
また、ヒューズ残存部がヒューズの第一の端子と第二の端子と同じパターンを含むので、ヒューズ残存部やヒューズが形成された層の下層に、ヒューズと接続される配線やコンタクトホールが形成されていた場合でも、ヒューズが形成された後に溶断された場合と同様に、これらの配線やコンタクトホールが、ヒューズ残存部と接続されるようにすることができ、半導体チップにおける浸食やボイド等の発生を防ぐことができる。
【００１３】
本発明によれば、
第一の半導体基板上に、複数のヒューズ用パターンが形成された第一のヒューズ形成用マスクを用いて複数のヒューズを形成する工程と、
前記複数のヒューズのうち、切断対象のヒューズを特定する工程と、
特定された前記切断対象のヒューズに対応する前記ヒューズ用パターンを削除した第二のヒューズ形成用マスクを生成する工程と、
第二の半導体基板上に、前記第二のヒューズ形成用マスクを用いて、ヒューズを形成する工程と、
を含むことを特徴とする半導体チップの製造方法が提供される。
【００１４】
このように、切断対象のヒューズを特定した後に、第二のヒューズ形成用マスクを用いてヒューズを形成することにより、一つ一つのヒューズをレーザ照射等により溶断する場合に比べて、ＴＡＴを短縮することができる。
【００１５】
また、ヒューズ形成用マスクのパターンのみを変更し、他のマスクパターンや製造工程を変更しないことにより、製造コストを抑制できるとともに、半導体チップの電気的特性や信頼性も保存される。
【００１６】
本発明の半導体チップの製造方法において、前記切断対象のヒューズを特定する工程は、複数の半導体チップに共通して切断対象となるヒューズを選択する工程を含み、当該工程で選択されたヒューズを切断対象のヒューズとして特定することができる。
【００１７】
たとえば、電圧調整やタイミング調整のために複数のヒューズを準備していても、半導体チップの各種部材の設計変更やプロセス変動等の理由で、その後の製造プロセスでは常に切断対象となるヒューズが生じる場合がある。また、同一の製造ラインで製造された半導体チップについて、同じヒューズが切断対象となることもある。このような場合に、製造ライン毎にその動作マージンや動作速度の変動を調整するために切断対象のヒューズを特定し、それらのヒューズについて、予め切断された構成で形成することにより、異なる製造ラインで製造された半導体チップ間の歩留まりを同様にすることができる。
【００１８】
このように、複数の半導体チップに共通して切断対象となるヒューズについては、半導体チップ毎にレーザ照射等で溶断する処理を行うよりも、マスクのパターン上で削除しておいた方が、ＴＡＴを短縮することができる。
【００１９】
本発明によれば、このように、複数の半導体チップに共通して切断対象となるヒューズを選択的に除去した第二のヒューズ形成用マスクを用いてヒューズが形成されるので、それ以外のヒューズについては、従来通り形成される。そのため、個々の半導体チップについて、後の工程でレーザ照射等により必要に応じてヒューズを溶断することにより、半導体チップの論理回路をプログラマブルに構成することができる。
【００２０】
また、本発明の半導体チップの製造方法は、半導体基板上に論理回路と、各ヒューズが切断されているか否かを判定するヒューズ判定回路とを形成する工程を含むことができる。
【００２１】
ヒューズ判定回路は、第二のヒューズ形成用マスクにおいてヒューズ用パターンが削除された場合であっても、もともとヒューズが形成されていた箇所に対応して設けられてよく、この場合、ヒューズが接続されていないと判定する構成とすることができる。このような構成とすることにより、ヒューズ用パターンが削除された場合であっても、ヒューズが形成された後に溶断された場合と同様の機能を発現するようにすることができる。
【００２２】
本発明によれば、
複数のヒューズ用パターンが形成されたマスクを用いてヒューズを形成する工程を含む半導体チップの製造方法であって、
複数の半導体チップに共通して切断対象となるヒューズを特定する工程と、
特定された前記切断対象となるヒューズに対応する箇所には、ヒューズ用パターンのかわりに、当該ヒューズ用パターンの一部のみを含むヒューズ残存部用パターンを設けたマスクを生成する工程と、
前記ヒューズ残存部用パターンを設けたマスクを用いて、ヒューズを形成する工程と、
を含むことを特徴とする半導体チップの製造方法が提供される。
【００２３】
たとえば、複数のヒューズを導入し、ヒューズが切断されているか否かに応じて、「１」または「０」の情報を対応づけることにより、半導体チップを識別するという用途もある。このような場合、たとえば同一の製造ラインで製造される半導体チップにその製造ラインを示すコード情報を付したり、半導体チップ中のロジック回路のバージョン変更に伴い、同一バージョンの半導体チップにバージョンを示すコード情報を付したりする場合には、複数の半導体チップに共通して切断対象となるヒューズが生じる。
【００２４】
このように、複数の半導体チップに共通して切断対象となるヒューズについては、半導体チップ毎にレーザ照射等で溶断する処理を行うよりも、マスクのパターン上で削除しておいた方が、ＴＡＴを短縮することができる。また、個々の半導体チップについて、後の工程でレーザ照射等により必要に応じてヒューズを溶断することにより、半導体チップの論理回路をプログラマブルに構成することができる。
【発明の効果】
【００２５】
本発明によれば、ヒューズを有する半導体チップを製造する際のＴＡＴを短縮するとともに、信頼性の高い半導体チップを提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２７】
図１は、本発明の実施の形態における半導体チップの製造手順を示すフローチャートである。
本実施の形態における半導体チップの製造方法は、第一の半導体基板上に、複数のヒューズ用パターンが形成された第一のヒューズ形成用マスクを用いて複数のヒューズを形成する工程（Ｓ１０２）と、複数のヒューズのうち、切断対象のヒューズを特定する工程（Ｓ１０４）と、特定された切断対象のヒューズに対応するヒューズ用パターンを削除した第二のヒューズ形成用マスクを生成する工程（Ｓ１１０）と、第二の半導体基板上に、第二のヒューズ形成用マスクを用いて、ヒューズを形成する工程（Ｓ１１２、図２のステップＳ１２２）と、を含む。
【００２８】
以下、各工程を説明する。
まず、第一の半導体基板を準備し、当該第一の半導体基板上に論理回路およびヒューズ判定回路を形成する（Ｓ１００）。つづいて、第一のヒューズ形成用マスクを用いて、第一の半導体基板上に、複数のヒューズを形成する（Ｓ１０２）。次いで、半導体チップのテストプログラム等を用いて、切断対象のヒューズを特定する（Ｓ１０４）。その後、ステップＳ１０４で特定された切断対象のヒューズをレーザ照射等により溶断する（Ｓ１０６）。つづいて、複数の半導体チップに共通する切断対象のヒューズがあるか否かを判断する（Ｓ１０８）。
【００２９】
複数の半導体チップに共通する切断対象のヒューズがある場合（Ｓ１０８のＹＥＳ）、第一のヒューズ形成用マスクに形成された複数のヒューズ用パターンのうち、複数の半導体チップに共通する切断対象のヒューズのヒューズ用パターンを削除して、当該ヒューズ用パターンが形成されていた位置に、ヒューズ用パターンの一部のみを含むヒューズ残存部用パターンを設けた第二のヒューズ形成用マスクを生成する（Ｓ１１０）。
【００３０】
つづいて、第二のヒューズ形成用マスクを用いて半導体チップを製造する（Ｓ１１２）。この手順は後述する。その後、処理を終了する。
【００３１】
ステップＳ１０８で、複数の半導体チップに共通する切断対象ヒューズがない場合（ステップＳ１０８のＮＯ）、処理を終了する。
【００３２】
図２は、図１のＳ１１２の手順を詳細に示すフローチャートである。
新たな第二の半導体基板を準備し、当該第二の半導体基板上に論理回路およびヒューズ判定回路を形成する（Ｓ１２０）。この手順は図１のステップＳ１００と同様である。つづいて、図１のステップＳ１１０で生成した第二のヒューズ形成用マスクを用いて、第二の半導体基板上に、複数のヒューズおよびヒューズ残存部を形成する（Ｓ１２２）。次いで、半導体チップのテストプログラム等を用いて、切断対象のヒューズを特定する（Ｓ１２４）。つづいて、ステップＳ１２４で特定された切断対象のヒューズをレーザ照射等により溶断する（Ｓ１２６）。これにより、半導体チップが製造される。
【００３３】
以上のように、本実施の形態における半導体チップの製造方法によれば、複数の半導体チップに共通して切断対象となるヒューズがある場合、それらのヒューズに対応するパターンとして、ヒューズが予め切断された形状のヒューズ残存部用パターンを設けた第二のヒューズ形成用マスクを準備する。次いで、そのマスクを用いてヒューズおよびヒューズ残存部を形成する。これにより、複数の半導体チップに共通して切断対象となるヒューズを各半導体チップ毎に溶断する処理を削減することができ、ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）を短縮することができる。
【００３４】
また、各半導体チップに固有の切断対象のヒューズについては、ヒューズ形成工程では従来と同様のヒューズを形成しておき、その後にレーザ照射等により溶断することができる。そのため、個々の半導体チップに固有の情報をヒューズを用いてプログラムすることができる。
【００３５】
たとえば、図２のステップＳ１２２までの処理を行った半導体装置を製造しておき、出荷時に、ステップＳ１２４およびステップＳ１２６の処理を行うようにすることもできる。これにより、出荷時の処理時間を大幅に短縮することができる。
【００３６】
（第一の実施の形態）
本実施の形態において、二つの論理回路間の電圧を調整するためのヒューズを例にして説明する。
【００３７】
図３は、図１のステップＳ１０２で用いられる第一のヒューズ形成用マスクの構成を示す上面図である。
第一のヒューズ形成用マスク２２０には、複数のヒューズ用パターン１３２が形成される。各ヒューズ用パターン１３２は、第一端子用パターン１３４、被切断領域用パターン１３６、および第二端子用パターン１３８を含む。ヒューズ用パターン１３２は、ここで示した形状に限られず、種々の形状とすることができる。
【００３８】
図４は、図３に示した第一のヒューズ形成用マスク２２０を用いて形成された第一の半導体チップ２００の構成を示す上面模式図である。
第一の半導体チップ２００は、複数のヒューズ１０６を含む。各ヒューズ１０６は、第一の端子１０８、第二の端子１１２、およびこれらに電気的に接続されるとともにこれらの間に配置された被切断領域１１０を含む。本実施の形態において、切断対象のヒューズ１０６の被切断領域１１０は、レーザ照射により溶断される。ここで、図示していないが、複数のヒューズ１０６上には絶縁膜が形成されている。複数のヒューズ１０６の被切断領域１１０上の絶縁膜には、他の領域よりも膜厚が薄く形成されたヒューズ溶断用凹部１１４が形成されている。
【００３９】
第一の半導体チップ２００において、ヒューズ１０６の第一の端子１０８の近傍には、複数の論理回路１０２が形成される。また、各ヒューズ１０６の第二の端子１１２の近傍には、各ヒューズ１０６に電気的に接続されたヒューズ判定回路１１６を複数含むヒューズ判定回路部１１５が形成される。ヒューズ判定回路部１１５の近傍には複数の論理回路１０４が形成される。
【００４０】
本実施の形態において、複数の論理回路１０２の一の論理回路（第一の論理回路１０２ａ）は、一のヒューズ１０６（ヒューズ１０６ａ）の第一の端子１０８と配線１１７を介して電気的に接続される。また、複数のヒューズ１０６の第一の端子１０８も、配線１１７を介して互いに電気的に接続される。
【００４１】
複数のヒューズ判定回路１１６は、複数のヒューズ１０６それぞれに電気的に接続され、各ヒューズ１０６が切断されたか否かを判定する。また、ヒューズ判定回路部１１５は、配線１１７を介して複数の論理回路１０４の一の論理回路（第二の論理回路１０４ａ）と電気的に接続される。
【００４２】
このように構成された第一の半導体チップ２００を用いて、図１のステップＳ１０４の切断対象のヒューズを特定する処理が行われる。この後、図１のステップＳ１０８の複数の半導体チップに共通する切断対象のヒューズがあるか否かが判断される。複数の半導体チップに共通する切断対象のヒューズがあるか否かは、たとえば以下のようにして判断することができる。
【００４３】
たとえば、ステップＳ１００〜ステップＳ１０６のプロセスにより、半導体チップを製造し、その半導体チップを詳細に評価した結果、あるヒューズを切断することにより、動作マージンや動作速度が向上するということが判明する場合がある。また、たとえば第一の論理回路と第二の論理回路間で、動作マージン、動作速度、動作電圧が適正となる配線経路を形成したい場合に、第一の半導体チップ上に複数のヒューズを並列接続して複数の電流経路を形成しておき、実際にテストして適正な配線経路（ヒューズ）を特定する場合もある。これにより、切断対象のヒューズも特定される。以上のような場合、切断対象のヒューズは、一つの半導体チップだけではなく、その後に製造する複数の半導体チップに共通して切断対象となる。このようなヒューズがある場合、図１のステップＳ１１０の処理が行われる。
【００４４】
ここで、たとえばあるサンプルについてステップＳ１０８で複数の半導体チップに共通の切断対象ヒューズがあると判断された場合でも、すぐにステップＳ１１０に進むのではなく、ステップＳ１００〜ステップＳ１０６の処理をしばらく繰り返して、製品を安定して生産できるかどうかを判断した後に、ステップＳ１１０に進むようにすることができる。
【００４５】
以下、たとえば図４の複数のヒューズ１０６の二つのヒューズ（ヒューズ１０６ａおよびヒューズ１０６ｂ）が、複数の半導体チップに共通して切断対象となるヒューズであると判断された場合の処理を説明する。この場合、図３に示した第一のヒューズ形成用マスク２２０の複数のヒューズ用パターン１３２のうち、ヒューズ１０６ａおよびヒューズ１０６ｂに対応するヒューズ用パターン１３２がヒューズ残存部用パターンに変更される。
【００４６】
図５は、図１のステップＳ１１０で生成された第二のヒューズ形成用マスクの構成を示す上面図である。
第二のヒューズ形成用マスク１３０には、複数のヒューズ残存部用パターン１４０と、複数のヒューズ用パターン１３２とが形成される。各ヒューズ残存部用パターン１４０は、第一のヒューズ残存部用パターン１４１および第二のヒューズ残存部用パターン１４２を含む。ここで、第一のヒューズ残存部用パターン１４１は、ヒューズ用パターン１３２の第一端子用パターン１３４と同じパターンとすることができる。また、第二のヒューズ残存部用パターン１４２は、ヒューズ用パターン１３２の第二端子用パターン１３８と同じパターンとすることができる。つまり、本実施の形態において、ヒューズ残存部用パターン１４０は、被切断領域用パターン１３６を有しない点を除いて、ヒューズ用パターン１３２と同様のパターンを有する。第二のヒューズ形成用マスク１３０は、図２のステップＳ１２２で用いられる。
【００４７】
図６は、図５に示した第二のヒューズ形成用マスク１３０を用いて形成された第二の半導体チップ１００の構成を示す上面模式図である。
【００４８】
第二の半導体チップ１００には、第一の論理回路１０２ａおよび第二の論理回路１０４ａが形成され、第一の論理回路１０２ａに電気的に接続された第一の端子１０８と、第二の論理回路１０４ａに電気的に接続された第二の端子１１２と、第一の端子１０８と第二の端子１１２との間に形成された被切断領域１１０とを有するヒューズ１０６と、ヒューズ１０６の第一の端子１０８および第二の端子１１２と同一のパターン（第一の残存部１２０および第二の残存部１２１）を有するとともに、第一の端子１０８および第二の端子１１２に対応するパターン同士（第一の残存部１２０および第二の残存部１２１）が電気的に接続されていない構成のヒューズ残存部１１８と、を含む。
【００４９】
第二の半導体チップ１００は、図４に示した第一の半導体チップ２００の複数のヒューズ１０６のうち、ヒューズ１０６ａおよびヒューズ１０６ｂにかえてヒューズ残存部１１８（ヒューズ残存部１１８ａおよびヒューズ残存部１１８ｂ）を有する点を除き、第一の半導体チップ２００と同様の構成を有する。
【００５０】
ヒューズ残存部１１８ａおよびヒューズ残存部１１８ｂは、それぞれ、第一の残存部１２０および第二の残存部１２１を有する。ここで、第一の残存部１２０は、ヒューズ１０６の第一の端子１０８と同じパターンとすることができる。また、第二の残存部１２１は、ヒューズ１０６の第二の端子１１２と同じパターンとすることができる。つまり、本実施の形態において、ヒューズ残存部１１８ａおよびヒューズ残存部１１８ｂは、被切断領域１１０を有しない点を除いて、ヒューズ１０６と同様のパターンを有する。なお、ヒューズ残存部１１８ａおよびヒューズ残存部１１８ｂは、それぞれ、もともとヒューズ１０６ａおよびヒューズ１０６ｂが形成されていた位置に形成される。
【００５１】
図７は、図６に示した第二の半導体チップ１００に形成された複数のヒューズ１０６の一部がレーザ照射により溶断された状態を示す上面模式図である。
図２のステップＳ１２４およびステップＳ１２６の処理で、第一の半導体チップ２００のヒューズ１０６うち、切断対象となるヒューズが特定され、溶断される。
【００５２】
図６で形成されていた複数のヒューズ１０６のうち、第一の論理回路１０２ａと第二の論理回路１０４ａとを接続するのに最適な配線経路を構成するヒューズ１０６が判定され、それ以外のヒューズ１０６が切断対象と判定される。切断対象と判定されたヒューズ１０６は、ヒューズ溶断用凹部１１４上からレーザを照射することにより溶断される。これにより、個々の第二の半導体チップ１００に固有の情報をプログラムすることができる。
【００５３】
ここでは、右から三番目のヒューズ１０６と一番右のヒューズ１０６がレーザ照射により溶断されている。これらのヒューズ１０６は、溶断痕（溶断箇所）１２４を有する。
【００５４】
このように構成された第二の半導体チップ１００において、ヒューズ判定回路部１１５のヒューズ判定回路１１６により、左から、「切断」、「切断」、「切断」、「接続」、「切断」と判定される。
【００５５】
図８は、図７のＡ−Ａ断面図である。ここでは、ヒューズ残存部１１８が形成された領域の断面図を示す。
第二の半導体チップ１００は、半導体基板１５０と、下地絶縁膜１５２と、第一の絶縁膜１５４と、第一の残存部１２０および第二の残存部１２１と、第二の絶縁膜１５６と、ポリイミド膜１５８とがこの順で形成された構成を有する。ここで図示を省略しているが、半導体基板１５０上には論理回路１０２、論理回路１０４、ヒューズ判定回路１１６、および配線１１７等が形成されている。第二の絶縁膜１５６は、たとえばＳｉＯＮにより構成することができる。なお、第二の絶縁膜１５６およびポリイミド膜１５８には、ヒューズ溶断用凹部１１４が形成されている。
【００５６】
図９は、図７のＢ−Ｂ断面図である。ここでは、溶断されたヒューズ１０６が形成された領域の断面図を示す。
第一の絶縁膜１５４上に第一の端子１０８、被切断領域１１０、第二の端子１１２が形成されている。被切断領域１１０は、ヒューズ溶断用凹部１１４上から照射されたレーザにより溶断されており、溶断痕１２４を有する。
【００５７】
次に、図８および図９を参照して、第二のヒューズ形成用マスク１３０を用いてヒューズを形成する手順を説明する。
【００５８】
まず、半導体基板１５０上に形成された第一の絶縁膜１５４上にヒューズ材料により構成されたヒューズ膜を形成する。ヒューズ材料としては、レーザ照射で溶断可能なものや、電流により溶断可能な一般的な材料を用いることができる。ヒューズ材料としては、たとえば、ポリシリコン膜、チタン膜、窒化チタン膜等を用いることができる。次いで、ヒューズ膜上にフォトレジストにより構成されたレジスト膜を形成する。
【００５９】
つづいて、第二のヒューズ形成用マスク１３０を用いて、レジスト膜を所定形状に加工する。その後、加工されたレジスト膜をマスクとして、ヒューズ膜をドライエッチング等によりエッチングする。これにより、第一の絶縁膜１５４上にヒューズ残存部１１８ａおよび１１８ｂ、ならびに複数のヒューズ１０６が形成される。
【００６０】
つづいて、第一の絶縁膜１５４上のヒューズ残存部１１８ａおよび１１８ｂ、ならびにヒューズ１０６上に第二の絶縁膜１５６を形成する。次いで、第二の絶縁膜１５６の上にポリイミド膜１５８を形成する。その後、ヒューズ１０６の被切断領域１１０が形成された領域上のポリイミド膜１５８および第二の絶縁膜１５６を選択的に除去しヒューズ溶断用凹部１１４を形成する。このとき、ヒューズ溶断用凹部１１４は、ヒューズ残存部１１８ａおよび１１８ｂが形成された領域上にも設けられる。これは、もともとの設計ではヒューズ残存部１１８ａおよび１１８ｂが形成された領域にはヒューズ１０６ａおよび１１６ｂが形成されており、ヒューズ溶断用凹部１１４を形成するようパターン設計されていたものをそのまま適用するからである。
【００６１】
本実施の形態における第二の半導体チップ１００によれば、複数の半導体チップに共通して切断対象となるヒューズについては、予め、そのヒューズに対応するヒューズ用パターンをヒューズ残存部用パターンにかえた第二のヒューズ形成用マスク１３０を用いて複数のヒューズを形成する。そのため、ヒューズ残存部用パターンにより形成されたヒューズ残存部１１８ａや１１８ｂは、レーザや電流による溶断痕を有しない構成とすることができる。これにより、湿気等の侵入やボイドの発生を防ぐことができ、第二の半導体チップ１００の信頼性を高めることができる。
【００６２】
本実施の形態において、第二の半導体チップ１００は、第二のヒューズ形成用マスク１３０を用いてヒューズを形成する以外、第一の半導体チップ２００と同様のプロセスで製造される。これにより、コストを抑えることができる。第二の半導体チップ１００においてヒューズ残存部１１８ａやヒューズ残存部１１８ｂが形成される箇所は、第一の半導体チップ２００においてヒューズ１０６が形成される箇所に対応する。そのため、ヒューズ１０６、ヒューズ残存部１１８ａや１１８ｂ等が形成される層の下層では、ヒューズ残存部１１８ａや１１８ｂが形成されている箇所にヒューズ１０６が形成されることを想定して、コンタクトホールや配線の形成設計が行われている。本実施の形態において、ヒューズ残存部１１８ａや１１８ｂは、ヒューズ１０６の第一の端子１０８や第二の端子１１２と同じパターンの第一の残存部１２０や第二の残存部１２１を有する。そのため、ヒューズ１０６、ヒューズ残存部１１８ａや１１８ｂ等が形成される層の下層に、ヒューズ１０６と接続される配線やコンタクトホールが形成されていた場合でも、これらの配線やコンタクトホールが、ヒューズ残存部１１８ａや１１８ｂの第一の残存部１２０や第二の残存部１２１と接続されるようにすることができ、第二の半導体チップ１００における浸食やボイド等の発生を防ぐことができる。
【００６３】
図１０は、本実施の形態における第二の半導体チップ１００の機能ブロック構成を示す上面図である。
第二の半導体チップ１００は、機能ブロックＡ１７０、機能ブロックＢ１７２、機能ブロックＣ１７４、ＤＲＡＭ１７６、ＳＲＡＭ１７８、およびＩＤ認証部１８０を含む。第二の半導体チップ１００は、複数のヒューズブロック１８２ａ〜１８２ｅを含む。各ヒューズブロックは、複数のヒューズ１０６またはヒューズ残存部１１８が並行に配置された構成を有する。ここで、各ヒューズブロックにおいて、複数のヒューズ１０６またはヒューズ残存部１１８は、ｎ×ｄの間隔（ｄは所定ピッチ、ｎは１以上の整数）で並置される。たとえば、図６や図７では、複数のヒューズ１０６およびまたはヒューズ残存部１１８が等間隔で並置された構成を示したが、必ずしも等間隔でなくてよく、一部のヒューズ１０６やヒューズ残存部１１８が形成されていない歯抜け状の配置とすることもできる。なお、各ヒューズブロックには、ヒューズ１０６とヒューズ残存部１１８が混在していてもよく、ヒューズ１０６のみを含む構成やヒューズ残存部１１８のみを含む構成とすることもできる。
【００６４】
複数ヒューズブロックは、さまざまな用途で用いることができる。たとえば、機能ブロックＣ１７４に設けられたヒューズブロック１８２ａは、本実施の形態で例示したのと同様、電圧調整用またはタイミング調整用とすることができる。
【００６５】
また、ＤＲＡＭ１７６およびＳＲＡＭ１７８にそれぞれ設けられたヒューズブロック１８２ｂおよびヒューズブロック１８２ｃ、ならびにヒューズブロック１８２ｄは、リダンダンシー置き換え用とすることができる。
【００６６】
また、ＩＤ認証部１８０に設けられたヒューズブロック１８２ｅは、第二の半導体チップ１００の識別用とすることができる。
【００６７】
図１１は、本実施の形態における第二の半導体チップ１００の機能ブロック構成の他の例を示す上面図である。
図１０では、第二の半導体チップ１００上に複数のヒューズブロックが分散配置された構成を示したが、種々の機能を有するヒューズブロックを、一カ所に集中配置することもできる。図１１のヒューズブロック１８２ｆは、図１０を参照して説明したヒューズブロック１８２ａ〜１８２ｅを一カ所に統合したものである。
【００６８】
本実施の形態における半導体チップの製造方法によれば、複数の半導体チップに共通して切断対象となるヒューズについては、ヒューズ形成用マスクのヒューズ用パターンを残存部用パターンにかえてヒューズを形成する。そのため、個々の半導体チップにおいて、ヒューズを形成した後にレーザ照射等によりヒューズを溶断する工程を削減することができ、半導体チップ製造におけるＴＡＴを短縮することができる。
【００６９】
また、ヒューズ形成時には、未切断のヒューズが形成されるので、後の工程で、半導体チップ毎に必要なヒューズを溶断して調整することができる。
【００７０】
さらに、複数の半導体チップに共通して切断対象となるヒューズについても、残存部が形成され、ヒューズ判定回路によりヒューズが切断されているか否かが判定されるので、従来の半導体チップと同様にヒューズの切断状態に基づく半導体チップの管理を行うことができる。
【００７１】
また、残存部が形成されているため、第二のヒューズ形成用マスク１３０を検証する際の回路上の検証が容易となる。さらに、ヒューズ残存部１１８は、ヒューズ１０６の第一の端子１０８および第二の端子１１２に対応する第一の残存部１２０および第二の残存部１２１を有する。そのため、ヒューズ材料により構成されたヒューズ膜を所定のパターンにエッチング除去する際に、ヒューズ１０６、ヒューズ残存部１１８ａや１１８ｂ等が形成される層の下層に形成されたコンタクトホールがエッチングガスにより浸食等されるのを防ぐこともできる。
【００７２】
さらに、複数の半導体チップに共通して切断対象となるヒューズについて、マスクを用いて予め切断された構成のヒューズ残存部が形成されるので、レーザ照射等により切断する場合に比べて、切断された状態のレーザを安定的に形成することができる。
【００７３】
（第二の実施の形態）
本実施の形態においても、第一の実施の形態と同様、二つの論理回路間の電圧を調整するためのヒューズを例にして説明する。本実施の形態において、ヒューズ残存部１１８の形状が第一の実施の形態と異なる。
【００７４】
図１２は、本実施の形態における第二のヒューズ形成用マスク１３０の構成を示す上面図である。
本実施の形態におけるヒューズ残存部用パターン１４０の第一のヒューズ残存部用パターン１４１は、ヒューズ用パターン１３２の第一端子用パターン１３４と同じパターンに加えて、被切断領域用パターン１３６の一部と同じパターンを有する。ヒューズ残存部用パターン１４０の第二のヒューズ残存部用パターン１４２は、ヒューズ用パターン１３２の第二端子用パターン１３８と同じパターンに加えて、被切断領域用パターン１３６の一部を同じパターンを有する。ここで、第一のヒューズ残存部用パターン１４１と第二のヒューズ残存部用パターン１４２とは、接続されない。
【００７５】
図１３は、図１２に示した第二のヒューズ形成用マスク１３０を用いて形成された第二の半導体チップ１００の構成を示す上面模式図である。
第二の半導体チップ１００において、ヒューズ残存部１１８ａおよびヒューズ残存部１１８ｂは、それぞれ、第一の残存部１２０、第二の残存部１２１、第一の残存部１２０に接続された第三の残存部１２２、および第二の残存部１２１に接続された第四の残存部１２３を有する。第三の残存部１２２および第四の残存部１２３は、第一のヒューズ１０６ａや第二のヒューズ１０６ｂの被切断領域１１０の一部が除去されたパターンを有する。
【００７６】
図１４は、図１３に示した第二の半導体チップ１００に形成された複数のヒューズのうち、一部がレーザ照射により溶断された状態を示す上面模式図である。
図１３で形成されていた三つのヒューズ１０６のうち、第一の論理回路１０２ａと第二の論理回路１０４ａとを接続するのに最適な配線経路を構成するヒューズが判定され、それ以外のヒューズ１０６が切断対象と判定される。切断対象と判定されたヒューズ１０６は、ヒューズ溶断用凹部１１４上からレーザを照射することにより溶断される。これにより、個々の第二の半導体チップ１００に固有の情報をプログラムすることができる。
【００７７】
ここでは、右から三番目のヒューズ１０６と、一番右のヒューズ１０６がレーザ照射により溶断されている。これらのヒューズ１０６は、溶断痕１２４を有する。
【００７８】
このように構成された第二の半導体チップ１００において、ヒューズ判定回路部１１５のヒューズ判定回路１１６により、左から、「切断」、「切断」、「切断」、「接続」、「切断」と判定される。
【００７９】
図１５は、図１４のＣ−Ｃ断面図である。
本実施の形態においては、ヒューズ溶断用凹部１１４の下方に第三の残存部１２２および第四の残存部１２３が形成されている。このように、ヒューズ溶断用凹部１１４の下方にヒューズ残存部１１８ａやヒューズ残存部１１８ｂの細長いパターンを設けておくことにより、視認性が向上し、ヒューズの有無を目視により確認することができ、回路上の検証を容易にすることができる。
【００８０】
（第三の実施の形態）
本実施の形態においても、第一および第二の実施の形態と同様、二つの論理回路間の電圧を調整するためのヒューズを例にして説明する。本実施の形態において、ヒューズ１０６が、電流により溶断される構成となっている点で、第一の実施の形態および第二の実施の形態と異なる。
【００８１】
図１６は、切断対象のヒューズ１０６を、レーザ照射ではなく電流により溶断した第二の半導体チップ１００の構成を示す上面模式図である。
【００８２】
本実施の形態において、第二の半導体チップ１００は、電流生成回路１１９をさらに含む。電流生成回路１１９が生成した電流を所望のヒューズ１０６に流すことにより、そのヒューズ１０６を溶断することができる。
【００８３】
図１７は、図１６のＤ−Ｄ断面図である。
本実施の形態においては、第二の絶縁膜１５６およびポリイミド膜１５８にヒューズ溶断用凹部１１４を形成する必要はない。被切断領域１１０は、ボイド等の溶断痕（溶断箇所）１２５により電気的に切断される。
【００８４】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００８５】
以上の実施の形態では、二つの論理回路間の電圧を調整するためのヒューズを例にして説明した。本発明の技術思想はこれに限ることなく、たとえば半導体チップ内の論理回路間のタイミング調整のためのヒューズや、ヒューズが切断されているか否かに基づき、半導体チップを識別するためのヒューズ等にも適用することができる。また、半導体チップがＤＲＡＭ等のメモリにおける不良ビットを冗長ビットに置き換えて動作させるためのヒューズと、上述した他の用途のヒューズとを含む場合にも適用することができる。
【００８６】
たとえば、半導体チップを識別するためにヒューズを用いる場合、実施の形態で図１を参照して説明した工程のステップＳ１００〜ステップＳ１０８は、省略することができる。このような場合は、第一のヒューズ形成用マスクを用いて実際の半導体チップを製造することなく、複数の半導体チップに共通のヒューズを特定することができるためである。
【００８７】
また、ヒューズ判定回路は、複数のヒューズに対して一つ設けた構成とすることもできる。
【００８８】
なお、実施の形態で例示したＤＲＡＭその他の機能ブロックは、半導体チップの目的とする機能に合せて追加削除等の変更ができ、ヒューズを必要とする論理回路に対して本発明が適用できる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態における半導体チップの製造手順を示すフローチャートである。
【図２】図１のＳ１１２の手順を詳細に示すフローチャートである。
【図３】図１のステップＳ１０２で用いられる第一のヒューズ形成用マスクの構成を示す上面図である。
【図４】図３に示した第一のヒューズ形成用マスクを用いて形成された第一の半導体チップの構成を示す上面模式図である。
【図５】図１のステップＳ１１０で生成された第二のヒューズ形成用マスクの構成を示す上面図である。
【図６】図５に示した第二のヒューズ形成用マスクを用いて形成された第二の半導体チップの構成を示す上面模式図である。
【図７】図６に示した第二の半導体チップに形成された複数のヒューズの一部がレーザ照射により溶断された状態を示す上面模式図である。
【図８】図７のＡ−Ａ断面図である。
【図９】図７のＢ−Ｂ断面図である。
【図１０】実施の形態における第二の半導体チップの機能ブロック構成を示す上面図である。
【図１１】実施の形態における第二の半導体チップの機能ブロック構成の他の例を示す上面図である。
【図１２】実施の形態における第二のヒューズ形成用マスクの構成を示す上面図である。
【図１３】図１２に示した第二のヒューズ形成用マスクを用いて形成された第二の半導体チップの構成を示す上面模式図である。
【図１４】図１３に示した第二の半導体チップに形成された複数のヒューズのうち、一部がレーザ照射により溶断された状態を示す上面模式図である。
【図１５】図１４のＣ−Ｃ断面図である。
【図１６】切断対象のヒューズを、レーザ照射ではなく電流により溶断した第二の半導体チップの構成を示す上面模式図である。
【図１７】図１６のＤ−Ｄ断面図である。
【符号の説明】
【００９０】
１００  第二の半導体チップ
１０２  論理回路
１０２ａ  第一の論理回路
１０４  論理回路
１０４ａ  第二の論理回路
１０６、１０６ａ、１０６ｂ  ヒューズ
１０８  第一の端子
１１０  被切断領域
１１２  第二の端子
１１４  ヒューズ溶断用凹部
１１５  ヒューズ判定回路部
１１６  ヒューズ判定回路
１１７  配線
１１８、１１８ａ、１１８ｂ  ヒューズ残存部
１２０  第一の残存部
１２１  第二の残存部
１２２  第三の残存部
１２３  第四の残存部
１２４、１２５  溶断痕
１４０  ヒューズ残存部用パターン
１４１  第一のヒューズ残存部用パターン
１４２  第二のヒューズ残存部用パターン
１５０  半導体基板
１５２  下地絶縁膜
１５４  第一の絶縁膜
１５６  第二の絶縁膜
１５８  ポリイミド膜
１７０  機能ブロックＡ
１７２  機能ブロックＢ
１７４  機能ブロックＣ
１７６  ＤＲＡＭ
１７８  ＳＲＡＭ
１８０  ＩＤ認証部
１８２ａ、１８２ｂ、１８２ｃ、１８２ｄ、１８２ｅ、１８２ｆ  ヒューズブロック
２００  第一の半導体チップ
２２０  第一のヒューズ形成用マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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