(57)【要約】【課題】  ノイズ低減効果に優れた回路基板のノイズ低減構造、その回路基板のノイズ低減構造を備えた記録装置及び電子機器を提供することにある。【解決手段】  グラウンドパターン４２と、絶縁層ＩＮＳと、表層配線パターン４１とが順に積層された主制御基板４０と、主制御基板４０を接地するシールドケース３０とを備え、表層配線パターン４１と別個に形成された表層配線層上の第１のグラウンドパターン４６と、更に別個に形成された表層配線層上の第２のグラウンドパターン４７と、表層配線層上の第１のグラウンドパターン４６とグラウンドパターン４２とを導通するビアホール３９ａと、表層配線層上の第２のグラウンドパターン４７とグラウンドパターン４２とを導通するビアホール３９ｂと、を備え、表層配線層上の第２のグラウンドパターン４７は、シールドケース３０と導通させた。よって、ノイズを効率良く低減できる。【選択図】      図５
2006286894.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、グラウンドパターンが形成されるグラウンド層と、絶縁物で構成される絶縁層と、配線パターンが形成される配線層とが順に積層され、該配線層上に実装される実装部品と、を備える回路基板と、該回路基板を接地する導電性部材と、を備える回路基板のノイズ低減構造において、
前記回路基板の前記配線層上に、前記配線パターンとは別個に形成された第１のグラウンド部と、
前記回路基板の前記配線層上に、前記配線パターン及び第１のグラウンド部とは別個に形成された第２のグラウンド部と、
前記第１のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第１のビアホールと、前記第２のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第２のビアホールと、を備え、
前記第２のグラウンド部は、前記導電性部材と導通していることを特徴とする回路基板のノイズ低減構造。
【請求項２】
前記第２のグラウンド部は、少なくとも、前記回路基板の一辺に接して、形成されることを特徴とする請求項１に記載の回路基板のノイズ低減構造。
【請求項３】
前記第２のグラウンド部は、前記回路基板の角部に形成されることを特徴とする請求項１に記載の回路基板のノイズ低減構造。
【請求項４】
前記導電性部材は、シールドプレートであることを特徴とする請求項１乃至３に記載の回路基板のノイズ低減構造。
【請求項５】
記録媒体に記録する記録装置であって、請求項１乃至４記載の回路基板のノイズ低減構造を備えたことを特徴とする記録装置。
【請求項６】
請求項１乃至４記載の回路基板のノイズ低減構造を備えたことを特徴とする電子機器。
【請求項７】
少なくとも、グラウンドパターンが形成されるグラウンド層と、絶縁物で構成される絶縁層と、配線パターンが形成される配線層とが順に積層され、該配線層上に実装される実装部品と、を備えた回路基板と、該回路基板を接地する導電性部材と、を備え、
前記回路基板の前記配線層上に、前記配線パターンとは別個に第１のグラウンド部を形成し、
前記回路基板の前記配線層上に、前記配線パターン及び第１のグラウンド部とは別個に第２のグラウンド部を形成し、
前記第１のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第１のビアホールを形成し、
前記第２のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第２のビアホールを形成し、
前記第２のグラウンド部及び前記導電性部材を導通させることを特徴とする回路基板のノイズ低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板のノイズ低減構造及び該回路基板のノイズ低減構造におけるノイズ低減方法に関し、特に、回路基板上の集積回路（以下、ＩＣと呼ぶ）周辺のノイズを低減する方法に関する。
【背景技術】
【０００２】
一般に、記録装置等の電子機器に備えられる回路基板は、例えば、電源パターン、配線パターンおよびグラウンドパターンなどの各パターンが、この回路基板の各層に形成されている。この回路基板上に、ＩＣ等の実装部品を実装している。これらの電源パターン、配線パターンおよびグラウンドパターン間には、所定の電位レベルが存在し、その電位レベルは各パターン間のクロストークや反射・共振等を原因とするノイズによって変動する。ここで、各パターンの電位レベルの基準となるグラウンドパターンの電位レベルが変動すると、他のパターンの電位レベルが変動し、回路基板に取り付けられた各実装部品の基準レベルも変動するため、誤動作・誤不動作の原因にもなりやすい。
【０００３】
そこで、例えば、１点接地とすることで、グラウンドパターンのインピーダンスをなくして、ノイズの低減を図る方法がある。この方法は、回路基板上の各実装部品のグラウンド端子及び電源のグラウンド端子とをそれぞれ専用のグラウンドパターンに直接接続する方法で、各グラウンドパターンにはインピーダンスを持たなくなり、各グラウンドパターンの電位が他のグラウンドパターンの影響により変動しなくなる。ところが、１点接地とするためには、実装部品ごとにグラウンドパターンを引き回さなければならず、実装部品の実装密度が高い場合には１点接地にしたくてもできないことが多い。そこで、従来から、電源パターン及び配線パターンが形成されていない領域に、グラウンドパターンのベタパターンを形成し、回路基板上の各実装部品のグラウンド端子及び電源のグラウンド端子を上記のグラウンドパターンに接続している。（例えば、特許文献１参照）。
【０００４】
一方、回路基板の実装部品から発生するノイズには周波数の低い低周波ノイズと周波数の高い高周波ノイズがある。低周波ノイズについては上述したベタパターンにより効率よく低減できることが知られている。ところが、高周波ノイズについては、上記のベタパターンによっても低減できないことが多く、高周波ノイズによる性能の低下や誤動作等が問題視されてきた。そこで、高周波ノイズの低減用に、ノイズフィルタやチップビーズと同様のフェライトビーズをＩＣ周辺回路に挿入する方法もある。フェライトビーズは、変圧器にも使用される磁性体であり、高周波領域で高インピーダンスとなる。この特性により、ＩＣから発生した高周波ノイズを減衰させている（例えば、特許文献２参照）。
【０００５】
【特許文献１】特開平９−０００１２９号公報
【特許文献２】特開２０００−１６４４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した電源パターン及び配線パターンが形成されていない領域に、グラウンドパターンのベタパターンを形成する従来のノイズ低減構造では、高周波ノイズを低減できないといった問題があった。更に、回路基板の高密度実装化が進むにつれて、回路基板自体も縮小され、回路基板上に電源パターン及び配線パターンが形成されていない領域、すなわち、グラウンドパターンを形成する領域が狭くなった。そのため、回路基板上の各実装部品のグラウンド端子及び電源のグラウンド端子をグラウンドパターンに接続しても、実装部品から発生する低周波ノイズの低減効果が充分に得られないといった問題があった。
【０００７】
また、フェライトビーズをＩＣ周辺回路に挿入するノイズ低減構造では、高周波ノイズを低減することができるのの、複数のフェライトビーズを回路基板に実装する必要があるため、回路が複雑になり、実装部品の点数及びコストが増加するといった問題があった。
【０００８】
本発明は、上記のような種々の課題に鑑みなされたものであり、その目的は、ノイズ低減効果に更に優れた回路基板のノイズ低減構造、その回路基板のノイズ低減構造を備えた記録装置及び電子機器を提供することにある。
【０００９】
また、本発明の他の目的は、回路の簡略化、実装部品の点数削減及びコスト削減を実現し得る上にノイズ低減効果に優れた回路基板のノイズ低減構造、その回路基板のノイズ低減構造を備えた記録装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的達成のため、本発明の回路基板のノイズ低減構造では、少なくとも、グラウンドパターンが形成されるグラウンド層と、絶縁物で構成される絶縁層と、配線パターンが形成される配線層とが順に積層され、該配線層上に実装される実装部品と、を備える回路基板と、該回路基板を接地する導電性部材と、を備える回路基板のノイズ低減構造において、前記回路基板の前記配線層上に、前記配線パターンとは別個に形成された第１のグラウンド部と、前記回路基板の前記配線層上に、前記配線パターン及び第１のグラウンド部とは別個に形成された第２のグラウンド部と、前記第１のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第１のビアホールと、前記第２のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第２のビアホールと、を備え、前記第２のグラウンド部は、前記導電性部材と導通していることを特徴としている。
【００１１】
これにより、配線層上に形成された第１のグラウンド部に流れるノイズを、グラウンドパターンに通過させて、第２のグラウンド部から導電性部材に流すことで、上記のノイズを効率良く低減させることができる。よって、ノイズを低減する目的で実装されていた実装部品を削減することもでき、回路の簡略化、実装部品の点数削減及びコスト削減を実現できる。
【００１２】
また、本発明の回路基板のノイズ低減構造では、前記第２のグラウンド部は、少なくとも、前記回路基板の一辺に接して、形成されることを特徴としている。これにより、上記の導電性部材と第２のグラウンド部を容易に導通させることができる。
【００１３】
また、本発明の回路基板のノイズ低減構造では、前記第２のグラウンド部は、前記回路基板の角部に形成されることを特徴としている。これにより、上記の導電性部材と第２のグラウンド部を更に容易に導通させることができる。
【００１４】
また、本発明の回路基板のノイズ低減構造では、前記導電性部材は、シールドプレートであることを特徴としている。これにより、回路基板外から伝播される電磁波から回路基板を保護すると共に、第２のグラウンド部と導通して、第１のグラウンド部に流れるノイズを消費・収束することもできる。
【００１５】
また、本発明の記録装置では、記録媒体に記録する記録装置であって、上記の回路基板のノイズ低減構造を備えたことを特徴としている。これにより、上記各作用効果を奏する記録装置を提供することができる。
【００１６】
また、本発明の電子機器では、上記の回路基板のノイズ低減構造を備えたことを特徴としている。これにより、上記各作用効果を奏する電子機器を提供することができる。
【００１７】
また、本発明の回路基板のノイズ低減方法では、少なくとも、グラウンドパターンが形成されるグラウンド層と、絶縁物で構成される絶縁層と、配線パターンが形成される配線層とが順に積層され、該配線層上に実装される実装部品と、を備えた回路基板と、該回路基板を接地する導電性部材と、を備え、前記回路基板の前記配線層上に、前記配線パターンとは別個に第１のグラウンド部を形成し、前記回路基板の前記配線層上に、前記配線パターン及び第１のグラウンド部とは別個に第２のグラウンド部を形成し、前記第１のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第１のビアホールを形成し、前記第２のグラウンド部と前記グラウンドパターンとを前記絶縁層を介して、導通する第２のビアホールを形成し、前記第２のグラウンド部及び前記導電性部材を導通させることを特徴としている。
【００１８】
これにより、配線層上に形成された第１のグラウンド部に流れるノイズを、グラウンドパターンに通過させて、第２のグラウンド部から導電性部材に流すことで、上記のノイズを効率良く低減させることができる。よって、ノイズを低減する目的で実装されていた実装部品を削減することもでき、回路の簡略化、実装部品の点数削減及びコスト削減を実現できる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る「電子機器」の一例として、記録装置１０を取り上げて、本発明の実施形態について、図１乃至図６を参照しながら説明する。なお、以下に説明する実施形態は特許請求の範囲にかかる発明を限定するものではなく、また、本実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の実施形態に係る記録装置１０の外観を示す正面斜視図である。図１に示す記録装置１０は、上部カバー１２、上部ハウジング１３及び下部ハウジング１４を有し、前面には、開口した挿入口１８が設けられている。この挿入口１８へ被記録物２０が挿入されると、記録装置１０により被記録物２０に記録が行われ、被記録物２０が挿入口１８から排出される。被記録物２０が詰まった場合の処置等のために、上部ハウジング１３は開閉できるようになっている。ここで、被記録物２０は、所定の長さに裁断された単票紙、フィルム、複数枚の用紙が重ね合わされた複写紙、通帳などである。
【００２１】
次に、記録装置１０の主制御基板４０、電源基板５０及び主制御基板４０と電源基板５０に実装された各種実装部品を取り囲むシールドケース３０について、図２及び図３を参照して説明する。
【００２２】
図２は、図１に示す記録装置１０に内蔵されたシールドケース３０とその周辺部を示す斜視図である。図３は、図２から上部シールドプレート３１、前部シールドプレート３２及び右側面シールドプレート３３を取り外した記録装置１０の主制御基板４０、電源基板５０及びその周辺付近を示す斜視図である。
【００２３】
図２に示すシールドケース３０は、上部シールドプレート３１、前部シールドプレート３２、右側面シールドプレート３３、左側面シールドプレート３４（図３参照）、後部シールドプレート３５（図３参照）、下部シールドプレート３６（図３参照）より略構成される。シールドケース３０は、主制御基板４０と電源基板５０に実装された各種実装部品と所定の間隔を有して、記録装置１０に固定される。シールドケース３０は、実装部品から輻射される電磁波や、或いは外部から該実装部品に伝播される電磁波を遮蔽し、記録装置１０の誤作動防止の効果を果たす。シールドケース３０で遮蔽された電磁波は、シールドケース３０を流れるノイズに変換される。更に、上記のノイズはシールドケース３０の抵抗分で消費されるか、又はシールドケース３０上の他のノイズ成分と合成されて収束する。また、発熱を伴う実装部品もシールドケース３０で覆われているので、記録装置１０の燃焼を防止する安全上の効果も果たしている。シールドケース３０は、導電性を有する板材（シールドプレート）によって形成され、本実施形態においてはアルミニウムが用いられている。しかし、電磁波を遮断する性能（電磁波シールド機能）を有すれば、アルミニウム以外の材料であってもよい。
【００２４】
図２に示すように、上部シールドプレート３１は、第１水平部３１ａ、中間部３１ｂ、第２水平部３１ｃより構成される。第１水平部３１ａは、記録装置１０の中央付近から記録装置１０の後部に向かい水平方向に広がる略矩形の平板である。中間部３１ｂは、第１水平部３１ａに連結され、第１水平部３１ａより記録装置１０の前部に向かい斜め下方向に広がる略矩形の平板である。第２水平部３１ｃは、中間部３１ｂに連結され、中間部３１ｂより更に記録装置１０の前部に向かい水平方向に広がる略矩形の平板である。第１水平部３１ａと第２水平部３１ｃは略平行であって、第２水平部３１ｃは第１水平部３１ａより低い位置に配設される。
【００２５】
次に、図３の中央右付近には、図示しないモータードライバ、ヘッドドライバ等のパワー系部品や、図示しないＣＰＵ、ＲＯＭ等のロジック系部品が実装され、記録装置１０の制御部を主に構成する主制御基板４０が水平方向に配設されている。主制御基板４０には、ロジック系部品の一つであるＩＣ２４が実装されている。更に、記録装置１０の背面に配設された外部の端末からデータを受信するインターフェイス部２５と、主制御基板４０は接続されている。主制御基板４０の左隣りには、トランス、コンデンサ等の実装部品が実装され、主に記録装置１０の図示しない電源装置を制御する電源基板５０が水平方向に配設されている。なお、主制御基板４０、電源基板５０には、各種実装部品が実装されているが、図３では、他の実装部品、配線パターン、電源パターン及びグラウンドパターンの記載は省略されている。
【００２６】
次に、本発明の特徴部分である回路基板のノイズ低減構造を説明する前に、従来の回路基板の構造について、図７乃至図９を参照して説明する。
【００２７】
図７は、従来の主制御基板７０の表層配線層のＩＣ２４周辺の拡大平面図である。図７に示す主制御基板７０は、主に表層配線パターン４１が形成される表層配線層、主にグラウンドパターン４２（図８参照）が形成されるグラウンド層、主に電源パターン４３（図８参照）が形成される電源層及び、主に底部配線パターン４４（図８参照）が形成される底部配線層の順に積層されている。上記の各層の間には絶縁層ＩＮＳ（図８参照）が形成されている。
【００２８】
上記の表層配線層には、図７に示すように、実装部品であるＩＣ２４及びチップビーズ２６が実装されている。ＩＣ２４は図示しない他のロジック系部品と共に、主制御基板７０の制御部を構成している。ここで、ＩＣ２４は、高周波成分及び低周波成分が合成されたノイズを発生する。また、チップビーズ２６は、後述するが、ＩＣ２４から発生するノイズの高周波成分を低減するために実装されている。更に、表層配線層には、表層配線パターン４１、従来の表層配線層上のグラウンドパターン７１、ＩＣ用グラウンドパターン４５及び銅箔３８が形成されている。また、図７には、主制御基板７０を貫通する固定穴４８が４箇所形成されている。ここで、主制御基板７０に上述したシールドケース３０（図２参照）を固定するために４箇所の固定穴４８のうちの２箇所を使用し、主制御基板７０を図示しない筐体に固定するために残りの２箇所を使用する。また、固定穴４８は、主制御基板７０の角部と銅箔３８の中央に形成されている。銅箔３８は、従来の表層配線層上のグラウンドパターン７１の一部であり、固定穴４８で固定したシールドケース３０（図２参照）と導通している。銅箔３８は、主制御基板７０の一辺に接して形成されている。これから、シールドケース３０を主制御基板７０に固定し易くなっている。なお、銅箔３８以外の表層配線層は、図示しない絶縁材で覆われている。
【００２９】
また、表層配線パターン４１は、ＩＣ２４と主制御基板７０の図示しない他の実装部品を接続している。一方、ＩＣ用グラウンドパターン４５は、ＩＣ２４のグラウンド端子ＧＮＤ（図９参照）と従来の表層配線層上のグラウンドパターン７１を導通させるために形成されている。ここで、表層配線パターン４１、ＩＣ用グラウンドパターン４５、ＩＣ２４、チップビーズ２６及び図示しない他の実装部品は、主制御基板７０の中央付近に配置されている。一方、従来の表層配線層上のグラウンドパターン７１は、表層配線パターン４１、ＩＣ用グラウンドパターン４５及び図示しない他の表層配線パターンが形成されていない領域、すなわち、主制御基板７０の縁にベタパターンとして形成されている。よって、従来の表層配線層上のグラウンドパターン７１は、主制御基板７０上の実装部品から輻射される電磁波や、或いはシールドケース３０を通過して外部から該実装部品に伝播される電磁波を吸収し、ノイズとしてシールドケース３０に流すと共に、ＩＣ２４等の実装部品から発生するノイズをシールドケース３０に流している。
【００３０】
これから、ＩＣ２４から発生したノイズは、従来の表層配線層上のグラウンドパターン７１を通過して、シールドケース３０に流れるので、ノイズの低周波成分を効率良く低減させることができる。しかし、主制御基板７０の高密度実装化が進むにつれ、主制御基板７０も縮小化の要求が強まり、主制御基板７０も縮小されつつある。そのため、表層配線パターン４１、ＩＣ用グラウンドパターン４５及び図示しない他の表層配線パターンが形成されていない領域を充分に確保できないといった問題があった。すなわち、上記の領域に形成される表層配線層上のグラウンドパターン７１を充分な広さで形成できなかった。これにより、ＩＣ用グラウンドパターン４５を表層配線層上のグラウンドパターン７１に導通させても、ノイズの低周波成分の低減効果を期待できなくなった。
【００３１】
一方、従来の表層配線層上のグラウンドパターン７１では、ＩＣ２４から発生したノイズの高周波成分を低減できない場合が多いことが知られている。そこで、従来、ＩＣ２４の周辺にチップビーズ２６を実装し、ＩＣ２４とチップビーズ２６、並びに、従来の表層配線層上のグラウンドパターン７１とチップビーズ２６をＩＣ用グラウンドパターン４５で導通させている。ここで、チップビーズ２６は高周波領域で高インピーダンスとなる特性を有する。この特性を利用して、ＩＣ２４から発生するノイズの高周波成分を低減させることができる。しかし、ＩＣ２４の周辺にチップビーズ２６を実装するため、主制御基板７０上に形成する回路が複雑になると共に、実装部品の点数が増加し、コストが増加するといった問題もあった。上記の問題と解決するため、後述するが、本実施形態では本発明の特徴部分である回路基板のノイズ低減構造を適用している。
【００３２】
図８は、図７に示す主制御基板７０にシールドケース３０を取り付けた後の矢視ＢＢから見た断面図である。上述したように、主制御基板７０は、表層配線層、グラウンド層、電源層及び、底部配線層の４層構造で形成されている。グラウンド層の全面には、グラウンドパターン４２がベタパターンとして形成されている。また、上述したように、表層配線層には、ＩＣ２４及びチップビーズ２６が実装され、更に、表層配線パターン４１、従来の表層配線層上のグラウンドパターン７１、ＩＣ用グラウンドパターン４５及び銅箔３８（図７参照）が形成されている。
【００３３】
また、図８には、主制御基板７０を貫通する固定穴４８が示されている。固定穴４８を使用して、主制御基板７０とシールドケース３０とをボルト３７で固定し、シールドケース３０と銅箔３８（図７参照）を導通させている。そして、図８に示された矢印は、ＩＣ２４で発生したノイズが、シールドケース３０に到達するまでの経路を示している。具体的には、上記のノイズは、ＩＣ２４のグラウンド端子ＧＮＤ（図９参照）−ＩＣ用グラウンドパターン４５−チップビーズ２６−ＩＣ用グラウンドパターン４５−従来の表層配線層上のグラウンドパターン７１−銅箔３８（図７参照）−シールドケース３０を流れていた。すなわち、上記ノイズは、ベタパターンであるグラウンドパターン４２を通過することなく、シールドケース３０に到達していた。そして、シールドケース３０に到達したノイズは、シールドケース３０の抵抗分で消費されるか、又はシールドケース３０上の他のノイズ成分と合成されて収束されていた。しかし、ＩＣ２４で発生するノイズが多い場合、上記のノイズをシールドケース３０に流しても、上記ノイズの全てを収束又は消費させることができない。残りのノイズは、電磁波となり、シールドケース３０から主制御基板７０及び他の装置に伝播していた。そこで、上述したように、従来の表層配線層上のグラウンドパターン７１にＩＣ２４から発生したノイズを流すことで、上記ノイズの低周波成分を低減させている。一方、チップビーズ２６にノイズを流すことで、上記ノイズの高周波成分を低減させている。しかし、上記のノイズ低減構造には、上述した問題があった。
【００３４】
図９は、図７に示す主制御基板７０の電気回路図である。図９に示すように、チップビーズ２６をＩＣ２４のグラウンド端子ＧＮＤ側に挿入している。これにより、ＩＣ２４で発生するノイズの高周波成分を低減させていた。なお、図９のＩＣ２４の電源端子ＶＣＣとグラウンド端子ＧＮＤ間に、高周波ノイズ低減用のパスコンデンサ６０が挿入されている。これは公知技術であり、本発明に直接関わらないので、詳細説明を省略する。
【００３５】
上述した従来のノイズ低減構造の問題点を解決すべく、本実施形態で適用した回路基板のノイズ低減構造が発案されている。以下に、本発明の特徴部分である回路基板のノイズ低減構造について図４乃至図６を参照して説明する。なお、従来のノイズ低減構造と同様の部分には同じ符号を付している。
【００３６】
図４は、図３に示す主制御基板４０の表層配線層のＩＣ２４周辺の拡大平面図である。図４に示す主制御基板４０は、従来の主制御基板７０と同様に、主に表層配線パターン４１が形成される表層配線層、主にグラウンドパターン４２（図５参照）が形成されるグラウンド層、主に電源パターン４３（図５参照）が形成される電源層及び、主に底部配線パターン４４（図５参照）が形成される底部配線層の順に積層されている。上記の各層の間には絶縁層ＩＮＳ（図５参照）が形成されている。
【００３７】
上記の表層配線層には、図４に示すように、実装部品であるＩＣ２４が実装されている。ＩＣ２４は図示しない他のロジック系部品と共に、主制御基板４０の制御部を構成している。また、ＩＣ２４は、高周波成分及び低周波成分が合成されたノイズを発生する。しかし、従来の主制御基板７０と異なり、チップビーズ２６が実装されていない。後述するが、本実施形態では、ビアホール３９ａ及び３９ｂのインダクタンスＬ及びキャパシターＣにより、ノイズの高周波成分を低減している。更に、表層配線層には、表層配線パターン４１、表層配線層上の第１のグラウンドパターン４６、表層配線層上の第２のグラウンドパターン４７、ＩＣ用グラウンドパターン４５、銅箔３８及びスリット４９が形成されている。また、図４には、主制御基板４０を貫通する１４個のビアホール３９ａ、１０個のビアホール３９ｂが形成されている。また、固定穴４８が４箇所形成されている。ここで、主制御基板４０に上述したシールドケース３０（図２参照）を固定するために４箇所の固定穴４８のうちの２箇所を使用し、主制御基板４０を図示しない筐体に固定するために残りの２箇所を使用する。また、固定穴４８は、主制御基板４０の角部と銅箔３８の中央に形成されている。銅箔３８は、表層配線層上の第２のグラウンドパターン４７の一部であり、固定穴４８で固定したシールドケース３０（図２参照）と導通している。銅箔３８は、主制御基板４０の一辺に接して形成されている。これから、シールドケース３０を主制御基板４０に固定し易くなっている。なお、銅箔３８以外の表層配線層は、図示しない絶縁材で覆われている。
【００３８】
また、表層配線パターン４１は、ＩＣ２４と主制御基板４０の図示しない他の実装部品を接続している。一方、ＩＣ用グラウンドパターン４５は、ＩＣ２４のグラウンド端子ＧＮＤ（図６参照）と表層配線層上の第１のグラウンドパターン４６を導通させるために形成されている。ここで、表層配線パターン４１、ＩＣ用グラウンドパターン４５、ＩＣ２４及び図示しない他の実装部品は、主制御基板４０の中央付近に配置されている。一方、表層配線層上の第１のグラウンドパターン４６は、表層配線パターン４１、ＩＣ用グラウンドパターン４５及び図示しない他の表層配線パターンが形成されていない領域、すなわち、主制御基板４０の縁にベタパターンとして形成されている。よって、表層配線層上の第１のグラウンドパターン４６は、主制御基板４０上の実装部品から輻射される電磁波や、或いはシールドケース３０を通過して外部から該実装部品に伝播される電磁波を吸収し、ノイズとしてシールドケース３０に流すと共に、ＩＣ２４等の実装部品から発生するノイズをシールドケース３０に流している。更に、表層配線層上の第１のグラウンドパターン４６の位置に形成された本発明の特徴部分である１４個のビアホール３９ａを介して、表層配線層上の第１のグラウンドパターン４６はグラウンドパターン４２（図５参照）と導通されている。
【００３９】
一方、銅箔３８の周囲には、表層配線層上の第２のグラウンドパターン４７が形成されている。表層配線層上の第２のグラウンドパターン４７は、銅箔３８を介して、シールドケース３０と導通している。更に、表層配線層上の第２のグラウンドパターン４７の位置に形成された本発明の特徴部分である１０個のビアホール３９ｂを介して、表層配線層上の第２のグラウンドパターン４７はグラウンドパターン４２（図５参照）と導通されている。また、表層配線層上の第２のグラウンドパターン４７の周囲には、スリット４９が形成され、更に、スリット４９を取り囲むように、表層配線層上の第１のグラウンドパターン４６が配置されている。スリット４９により、表層配線層上の第１のグラウンドパターン４６から表層配線層上の第２のグラウンドパターン４７に直接ノイズが流れないような構造になっている。
【００４０】
これから、図４に示したＩＣ２４から発生したノイズは、表層配線層上の第１のグラウンドパターン４６、グラウンドパターン４２（図５参照）及び表層配線層上の第２のグラウンドパターン４７を通過して、シールドケース３０に流れる。よって、主制御基板４０の縮小化に伴い、表層配線層上の第１のグラウンドパターン４６を充分な広さで形成できない場合でも、上記のノイズは表層配線層上の第１のグラウンドパターン４６より広いグラウンドパターン４２（図５参照）を通過するので、ノイズの低周波成分を効率良く低減させることができる。更に、ビアホール３９ａ及びビアホール３９ｂは、所定のインダクタンスＬ及びキャパシターＣを有している。ビアホール３９ａ及び３９ｂの有するインダクタンスＬ及びキャパシターＣは、チップビーズ２６同様、高周波領域で高インピーダンスとなる。そこで、チップビーズ２６の代わりに、ビアホール３９ａ及び３９ｂの上記の特性を利用して、ＩＣ２４から発生するノイズの高周波成分を低減させることができる。すなわち、チップビーズ２６を実装する必要がないので、主制御基板４０上に形成する回路の簡略化、実装部品の点数削減及びコスト削減を実現しつつ、ノイズの高周波成分を低減させることができる。
【００４１】
また、グラウンドパターン４２（図５参照）は、図８に示したように従来の主制御基板７０でも形成されている。一方、表層配線パターン４１を形成する工程で、表層配線層上の第１のグラウンドパターン４６及び表層配線層上の第２のグラウンドパターン４７を形成できる。更に、他のビアホールを形成する工程で、ビアホール３９ａ及び３９ｂを形成できる。これから、主制御基板４０の作業工程に影響を与えることなく、上記の効果を有する回路基板のノイズ低減構造を適用することができる。
【００４２】
図５は、図３に示す主制御基板４０にシールドケース３０を取り付けた後の矢視ＡＡから見た断面図である。上述したように、主制御基板４０は、表層配線層、グラウンド層、電源層及び底部配線層の４層構造で形成されている。
【００４３】
更に、主制御基板４０には、ビアホール３９ａ、３９ｂ及び固定穴４８が形成されている。グラウンド層の全面には、グラウンドパターン４２がベタパターンとして形成されている。一方、表層配線層には、ＩＣ２４が実装され、更に、表層配線パターン４１、表層配線層上の第１のグラウンドパターン４６、表層配線層上の第２のグラウンドパターン４７、ＩＣ用グラウンドパターン４５、銅箔３８（図４参照）及びスリット４９が形成されている。
【００４４】
主制御基板４０の銅箔３８（図４参照）とシールドケース３０とをボルト３７で固定し、シールドケース３０と銅箔３８を導通させている。そして、図５に示された矢印は、ＩＣ２４で発生したノイズが、シールドケース３０に到達するまでの経路を示している。具体的には、上記のノイズは、ＩＣ２４のグラウンド端子ＧＮＤ（図６参照）−ＩＣ用グラウンドパターン４５−表層配線層上の第１のグラウンドパターン４６−ビアホール３９ａ−グラウンドパターン４２−ビアホール３９ｂ−表層配線層上の第２のグラウンドパターン４７−銅箔３８（図４参照）−シールドケース３０を流れる。すなわち、上記ノイズは、ベタパターンであるグラウンドパターン４２を通過して、シールドケース３０に到達するので、上記ノイズの低周波成分を効率良く低減できる。また、ビアホール３９ａ及び３９ｂを通過するので、上記ノイズの高周波成分を効率良く低減できる。
【００４５】
そして、シールドケース３０に到達したノイズは、シールドケース３０の抵抗分で消費されるか、又はシールドケース３０上の他のノイズ成分と合成されて収束する。シールドケース３０に到達したノイズは、グラウンドパターン４２、ビアホール３９ａ及び３９ｂで充分に低減されているので、ノイズは全て消費又は収束される。よって、ノイズが電磁波となり、シールドケース３０から主制御基板４０及び他の装置に伝播することも無くなる。
【００４６】
図６は、図３に示す主制御基板４０の電気回路図である。図６に示す本実施形態の電気回路では、ＩＣ２４のグラウンド端子ＧＮＤ側にビアホール３９ａ及び３９ｂが挿入されている。ビアホール３９ａ及び３９ｂは、上述したように、所定のインダクタンスＬ及びキャパシターＣを有しているので、上記のインダクタンスＬ、キャパシターＣ成分を利用して、ＩＣ２４から発生するノイズの高周波成分を低減させている。なお、従来同様、ＩＣ２４の電源端子ＶＣＣとグラウンド端子ＧＮＤ間に、高周波ノイズ低減用のパスコンデンサ６０が挿入されている。
【００４７】
以上のように、本実施形態に係る回路基板のノイズ低減構造によれば、少なくとも、グラウンドパターン４２が形成されるグラウンド層と、絶縁物で構成される絶縁層ＩＮＳと、表層配線パターン４１が形成される配線層とが順に積層され、配線層上に実装される実装部品であるＩＣ２４と、を備える回路基板である主制御基板４０と、主制御基板４０を接地する導電性部材であるシールドケース３０と、を備えている。更に、主制御基板４０の配線層上に、表層配線パターン４１とは別個に形成された第１のグラウンド部である表層配線層上の第１のグラウンドパターン４６と、主制御基板４０の配線層上に、表層配線パターン４１及び表層配線層上の第１のグラウンドパターン４６とは別個に形成された第２のグラウンド部である表層配線層上の第２のグラウンドパターン４７と、表層配線層上の第１のグラウンドパターン４６とグラウンドパターン４２とを絶縁層ＩＮＳを介して、導通するビアホール３９ａと、表層配線層上の第２のグラウンドパターン４７とグラウンドパターン４２とを絶縁層ＩＮＳを介して、導通するビアホール３９ｂと、を備え、表層配線層上の第２のグラウンドパターン４７は、シールドケース３０と導通している。
【００４８】
これにより、配線層上に形成された表層配線層上の第１のグラウンドパターン４６に流れるノイズを、グラウンドパターン４２に通過させて、表層配線層上の第２のグラウンドパターン４７からシールドケース３０に流すことで、上記のノイズを効率良く低減させることができる。よって、ノイズを低減する目的で実装されていたチップビーズ２６を削減することもでき、回路の簡略化、実装部品の点数削減及びコスト削減を実現できる。
【００４９】
また、本実施形態に係る回路基板のノイズ低減構造によれば、表層配線層上の第２のグラウンドパターン４７は、少なくとも、主制御基板４０の一辺に接して、形成されているので、シールドケース３０の前部シールドプレート３２と表層配線層上の第２のグラウンドパターン４７を容易に導通させることができる。
【００５０】
また、本発明の回路基板のノイズ低減構造では、表層配線層上の第２のグラウンドパターン４７を、主制御基板４０の角部に形成しても良い。この様にすれば、シールドケース３０と表層配線層上の第２のグラウンドパターン４７を更に容易に導通させることができる。
【００５１】
また、本実施形態に係る回路基板のノイズ低減構造によれば、導電性部材は、シールドプレートから構成されるシールドケース３０であるので、主制御基板４０外から伝播される電磁波から主制御基板４０を保護すると共に、表層配線層上の第２のグラウンドパターン４７と導通して、表層配線層上の第１のグラウンドパターン４６に流れるノイズを消費・収束することもできる。
【００５２】
また、本実施形態に係る回路基板のノイズ低減方法によれば、少なくとも、グラウンドパターン４２が形成されるグラウンド層と、絶縁物で構成される絶縁層ＩＮＳと、表層配線パターン４１が形成される配線層とが順に積層され、配線層上に実装されるＩＣ２４と、を備えた主制御基板４０と、主制御基板４０を接地するシールドケース３０と、を備えている。更に、主制御基板４０の配線層上に、表層配線パターン４１とは別個に表層配線層上の第１のグラウンドパターン４６を形成し、主制御基板４０の配線層上に、表層配線パターン４１及び表層配線層上の第１のグラウンドパターン４６とは別個に表層配線層上の第２のグラウンドパターン４７を形成し、表層配線層上の第１のグラウンドパターン４６とグラウンドパターン４２とを絶縁層ＩＮＳを介して、導通するビアホール３９ａを形成し、表層配線層上の第２のグラウンドパターン４７とグラウンドパターン４２とを絶縁層ＩＮＳを介して、導通するビアホール３９ｂを形成し、表層配線層上の第２のグラウンドパターン４７及びシールドケース３０を導通させている。
【００５３】
これにより、配線層上に形成された表層配線層上の第１のグラウンドパターン４６に流れるノイズを、グラウンドパターン４２に通過させて、表層配線層上の第２のグラウンドパターン４７からシールドケース３０に流すことで、上記のノイズを効率良く低減させることができる。よって、ノイズを低減する目的で実装されていたチップビーズ２６を削減することもでき、回路の簡略化、実装部品の点数削減及びコスト削減を実現できる。
【００５４】
なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、本実施形態の回路基板のノイズ低減構造では、導電性部材としてシールドケース３０を配設し、ＩＣ２４で発生したノイズをシールドケース３０に流して、消費・収束させているが、特にこれに限定されるものでなく、ノイズを流して、消費・収束させることができれば、何れの導電性部材でも良い。すなわち、筐体でも適用可能である。
【００５５】
また、本実施形態のシールドケース３０は、アルミニウムで形成されているが、特にこれに限定されるものでなく、電磁波を遮断する性能（電磁波シールド機能）を有する材料であれば、アルミニウム以外の材料であっても良い。
【００５６】
また、本実施形態の回路基板のノイズ低減構造では、ＩＣ２４で発生したノイズを低減させているが、特にこれに限定されるものでなく、他の実装部品、例えば、パルス発生装置等から発生したノイズに対しても適用できることは言うまでも無い。更に、主制御基板４０上の実装部品から輻射される電磁波や、或いはシールドケース３０を通過して外部から実装部品に伝播される電磁波によるノイズに対しても適用可能である。
【００５７】
また、本実施形態の回路基板のノイズ低減構造では、銅箔３８及び表層配線層上の第２のグラウンドパターン４７は、主制御基板４０の一辺に接して形成されているが、特にこれに限定されるものでなく、主制御基板４０の何れに形成されていても良い。しかし主制御基板４０の一辺に接して形成した方が、シールドケース３０と銅箔３８及び表層配線層上の第２のグラウンドパターン４７を容易に導通させることができる。よって、銅箔３８及び表層配線層上の第２のグラウンドパターン４７を角部に形成した方が、更に容易に導通させることができる。
【００５８】
また、本実施形態の回路基板のノイズ低減構造では、１４個のビアホール３９ａ及び１０個のビアホール３９ｂを主制御基板４０に形成しているが、特にこれに限定されるものでなく、ビアホール３９ａ及び３９ｂの数量は何個でも良い。また、ビアホール３９ａ及び３９ｂの径について、本実施形態では言及していないが、ビアホール３９ａ及び３９ｂの径を異ならしても良い。更に、径の大きさも自由に変更できる。
【００５９】
また、本実施形態の回路基板のノイズ低減構造では、スリット４９の幅について、言及していないが、スリット４９の幅を自由に変更できるのは言うまでも無い。
【００６０】
また、本実施形態の回路基板のノイズ低減構造では、ビアホール３９ａ及び３９ｂを銅箔３８の周辺に形成しているが、特にこれに限定されるものでなく、ビアホール３９ａは表層配線層上の第１のグラウンドパターン４６及びグラウンドパターン４２と、又、ビアホール３９ｂは表層配線層上の第２のグラウンドパターン４７及びグラウンドパターン４２と、導通していれば、何れの位置にあっても適用可能である。
【００６１】
また、本実施形態の回路基板のノイズ低減構造では、ＩＣ２４から発生したノイズをシールドケース３０で消費・収束させているが、特にこれに限定されるものでなく、シールドケース３０に電源ケーブルのグラウンド線を接続し、電源カーブルのグラウンド線から上記ノイズを外部に放出しても良い。
【００６２】
また、本実施形態の回路基板のノイズ低減構造では、ビアホール３９ａ及び３９ｂは主制御基板４０を貫通しているが、特にこれに限定されるものでなく、貫通していなくても良い。場合によっては、インナービアホールであっても適用可能である。
【００６３】
また、本実施形態の回路基板のノイズ低減構造では、主制御基板４０に適用しているが、特にこれに限定されるものでなく、他の基板にも適用可能である。
【産業上の利用可能性】
【００６４】
ノイズ対策を必要とする、ＩＣやパルス発生装置などの実装部品を実装する回路基板のノイズ低減構造を有する電子機器であれば、例えばファクシミリ装置、コピー装置等であっても適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態に係る記録装置の外観を示す正面斜視図である。
【図２】図１に示す記録装置に内蔵されたシールドケースとその周辺部を示す斜視図である。
【図３】図２から、上部シールドプレート、前部シールドプレート及び右側面シールドプレートを取り外した記録装置の主制御基板、電源基板及びその周辺付近を示す斜視図である。
【図４】図３に示す主制御基板の表層配線層のＩＣ周辺の拡大平面図である。
【図５】図３に示す主制御基板にシールドケースを取り付けた後の矢視ＡＡから見た断面図である。
【図６】図３に示す主制御基板の電気回路図である。
【図７】従来の主制御基板の表層配線層のＩＣ周辺の拡大平面図である。
【図８】図７に示す主制御基板にシールドケースを取り付けた後の矢視ＢＢから見た断面図である。
【図９】図７に示す主制御基板の電気回路図である。
【符号の説明】
【００６６】
１０  記録装置、１２  上部カバー、１３  上部ハウジング、１４  下部ハウジング、１８  挿入口、２０  被記録物、２４  ＩＣ、２５  インターフェイス部、
２６  チップビーズ、
３０  シールドケース、３１  上部シールドプレート、３１ａ  第１水平部、
３１ｂ  中間部、３１ｃ  第２水平部、３２  前部シールドプレート、
３３  右側面シールドプレート、３４  左側面シールドプレート、
３５  後部シールドプレート、３６  下部シールドプレート、３７  ボルト、
３８  銅箔、３９ａ、３９ｂ  ビアホール、４０  主制御基板、
４１  表層配線パターン、４２  グラウンドパターン、４３  電源パターン、
４４  底部配線パターン、４５  ＩＣ用グラウンドパターン、
４６  表層配線層上の第１のグラウンドパターン、
４７  表層配線層上の第２のグラウンドパターン、４８  固定穴、４９  スリット、
５０  電源基板、６０  パスコンデンサ、
７０  従来の主制御基板、７１  従来の表層配線層上のグラウンドパターン、
ＩＮＳ  絶縁層、ＶＣＣ  電源端子、ＧＮＤ  グラウンド端子
【図１】
2006286894.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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