(57)【要約】【課題】  電源電圧が低下した場合に、内部回路の誤動作を正確に検知して確実にリセット信号を生成することが可能な半導体集積回路を提供する。【解決手段】  モニタ用ラッチ回路４ａ，４ｂ，・・・は、周辺回路に含まれるラッチ回路と同等の構成を有する。瞬停時において、電源電位ＶＣＣが低下してモニタ用ラッチ回路４ａ，４ｂ，・・・のうちのいずれかの保持データが反転すると、誤動作検出回路３からの副リセット信号／ＰＯＲ２が活性化レベルの「Ｌ」レベルにされ、論理回路２からのリセット信号／ＰＯＲ３が活性化レベルの「Ｌ」レベルにされる。したがって、周辺回路の誤動作を正確に検知して確実にリセット信号を生成することが可能となる。【選択図】        図１
2006352304.tif 000002
【特許請求の範囲】
【請求項１】
データを保持するラッチ回路を含む内部回路と、電源投入時および電源電圧が低下した場合に前記内部回路を初期化するためのリセット信号を生成するパワーオンリセット回路とを備えた半導体集積回路であって、
前記パワーオンリセット回路は、
電源が投入されてから電源電圧が予め定められた値に到達するまでの期間、および電源投入後に電源電圧が低下して予め定められた値よりも低くなった場合に、第１の副リセット信号を出力するリセット信号発生回路、
前記内部回路に含まれる前記ラッチ回路と略同じ構成を有し、電源投入時に前記パワーオンリセット回路によって生成される前記リセット信号を受けて初期化されるモニタ用ラッチ回路を含み、電源投入後に電源電圧が低下して前記モニタ用ラッチ回路の保持データが反転した場合に第２の副リセット信号を出力する誤動作検出回路、および
前記第１および第２の副リセット信号のうちの少なくとも一方の副リセット信号を受けた場合に前記リセット信号を出力する論理回路を含む、半導体集積回路。
【請求項２】
前記誤動作検出回路は、前記内部回路に含まれる前記ラッチ回路と略同じ構成を有する複数のモニタ用ラッチ回路を含み、前記複数のモニタ用ラッチ回路のうちの少なくとも１つのモニタ用ラッチ回路の保持データが反転した場合に前記第２の副リセット信号を生成する、請求項１に記載の半導体集積回路。
【請求項３】
前記内部回路は、互いに異なる構成を有する複数のラッチ回路を含み、
前記誤動作検出回路は、それぞれ前記複数のラッチ回路に対応する複数のモニタ用ラッチ回路を含み、前記複数のモニタ用ラッチ回路のうちの少なくとも１つのモニタ用ラッチ回路の保持データが反転した場合に前記第２の副リセット信号を生成する、請求項１に記載の半導体集積回路。
【請求項４】
前記複数のモニタ用ラッチ回路は、半導体チップ上の互いに異なる場所に配置される、請求項２または請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、特に、電源投入時および電源電圧が低下した場合に内部回路を初期化するためのパワーオンリセット回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路装置の周辺回路は、トランジスタによって構成される多数のラッチ回路を含む。電源投入時においては、周辺回路に含まれるラッチ回路の動作状態は不安定である。また、電源供給が瞬間的に停止する瞬停が発生してラッチ回路の保持データが反転すると、周辺回路が誤動作を生じてしまう。このため、電源投入時および電源供給が瞬間的に停止する瞬停時に周辺回路を初期化するためのリセット信号を生成するパワーオンリセット回路が設けられる。
【０００３】
従来のパワーオンリセット回路では、電源が投入されてから電源電圧が予め定められた検知レベルに到達するまでの期間、および瞬停時において電源電圧が低下して予め定められた検知レベルよりも低くなった場合に、リセット信号が生成される。
【０００４】
このパワーオンリセット回路の検知レベルは、製品規格の電源電圧下限値よりも低いレベルに設定されている。しかしながら、周辺回路の構成とパワーオンリセット回路の構成とは異なるため、パワーオンリセット回路の検知レベルを、周辺回路が誤動作を生じるときの電位レベルと厳密に一致させることが難しかった。このため、瞬停時に電源電位が低下して周辺回路の誤動作が発生した場合であっても、瞬停時の電位が検知レベルより高ければリセット信号が生成されなかった。
【０００５】
下記の特許文献１には、電源電圧が瞬間的に遮断し即座に回復する瞬断時においても正確にリセット信号を生成することができるパワーオンリセット回路が開示されている。これによると、電源電圧が上昇する際には、電圧値が充分上昇してからリセット解除信号を生成し、電源電圧が下降する際には電圧の遷移にしたがって出力信号を遷移させる。
【０００６】
また、下記の特許文献２には、電源電圧が一旦下降した後に再び上昇したときに確実にパワーオンリセット信号を発生することができるパワーオンリセット回路が開示されている。これによると、電源投入後に電源電圧ＶＣＣが徐々に上昇したとき所定期間パワーオンリセット信号／ＰＯＲを発生するレベル型機能と、電源投入後に電源電圧ＶＣＣが急激に上昇したとき所定期間パワーオンリセット信号／ＰＯＲは発生するタイマ型機能とを有する。
【特許文献１】特開２０００−３３２５８６号公報
【特許文献２】特開平１１−８６５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、従来のパワーオンリセット回路では、瞬停時に電源電位が低下して周辺回路の誤動作が発生した場合であってもリセット信号が生成されないことがあった。この場合、周辺回路に含まれるラッチ回路は誤データを保持したまま初期化されないため、瞬停後に電源電位ＶＣＣが正常レベルに復帰しても、半導体集積回路は正常に動作することができなかった。
【０００８】
それゆえに、この発明の主たる目的は、電源電圧が低下した場合に、内部回路の誤動作を正確に検知して確実にリセット信号を生成することが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係わる半導体集積回路は、データを保持するラッチ回路を含む内部回路と、電源投入時および電源電圧が低下した場合に内部回路を初期化するためのリセット信号を生成するパワーオンリセット回路とを備えた半導体集積回路であって、パワーオンリセット回路は、電源が投入されてから電源電圧が予め定められた値に到達するまでの期間、および電源投入後に電源電圧が低下して予め定められた値よりも低くなった場合に、第１の副リセット信号を出力するリセット信号発生回路と、内部回路に含まれるラッチ回路と略同じ構成を有し、電源投入時にパワーオンリセット回路によって生成されるリセット信号を受けて初期化されるモニタ用ラッチ回路を含み、電源投入後に電源電圧が低下してモニタ用ラッチ回路の保持データが反転した場合に第２の副リセット信号を出力する誤動作検出回路と、第１および第２の副リセット信号のうちの少なくとも一方の副リセット信号を受けた場合にリセット信号を出力する論理回路とを含む。
【００１０】
好ましくは、誤動作検出回路は、内部回路に含まれるラッチ回路と略同じ構成を有する複数のモニタ用ラッチ回路を含み、複数のモニタ用ラッチ回路のうちの少なくとも１つのモニタ用ラッチ回路の保持データが反転した場合に第２の副リセット信号を生成する。
【００１１】
また好ましくは、内部回路は、互いに異なる構成を有する複数のラッチ回路を含む。誤動作検出回路は、それぞれ複数のラッチ回路に対応する複数のモニタ用ラッチ回路を含み、複数のモニタ用ラッチ回路のうちの少なくとも１つのモニタ用ラッチ回路の保持データが反転した場合に第２の副リセット信号を生成する。
【００１２】
また好ましくは、複数のモニタ用ラッチ回路は、半導体チップ上の互いに異なる場所に配置される。
【発明の効果】
【００１３】
この発明に係わる半導体集積回路では、パワーオンリセット回路は、電源が投入されてから電源電圧が予め定められた値に到達するまでの期間、および電源投入後に電源電圧が低下して予め定められた値よりも低くなった場合に、第１の副リセット信号を出力するリセット信号発生回路と、内部回路に含まれるラッチ回路と略同じ構成を有し、電源投入時にパワーオンリセット回路によって生成されるリセット信号を受けて初期化されるモニタ用ラッチ回路を含み、電源投入後に電源電圧が低下してモニタ用ラッチ回路の保持データが反転した場合に第２の副リセット信号を出力する誤動作検出回路と、第１および第２の副リセット信号のうちの少なくとも一方の副リセット信号を受けた場合にリセット信号を出力する論理回路とを含む。したがって、瞬停時に電源電圧が低下した場合に、周辺回路の誤動作を正確に検知して確実にリセット信号を生成することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１は、この発明の一実施の形態によるパワーオンリセット回路の概略構成を示すブロック図である。図１において、このパワーオンリセット回路は、レベル検知型リセット信号発生回路１と、論理回路２と、誤動作検出回路３とを備える。
【００１５】
論理回路２は、ＮＡＮＤゲート１１と、インバータ１２とを含む。誤動作検出回路３は、複数のモニタ用ラッチ回路４ａ，４ｂ，・・・と、ＮＡＮＤゲート１３と、インバータ１４とを含む。モニタ用ラッチ回路４ａは、ＮＡＮＤゲート１５，１６で構成される。モニタ用ラッチ回４ｂは、ＮＡＮＤゲート１７と、インバータ１８とで構成される。
【００１６】
図２は、図１に示したレベル検知型リセット信号発生回路１の構成を示す図である。図２において、このレベル検知型リセット信号発生回路１は、従来から用いられているリセット信号発生回路であって、抵抗素子２１と、ＮチャネルＭＯＳトランジスタ２２と、インバータ２３とで構成される。
【００１７】
貫通電流を制限するための抵抗素子２１は、電源電位ＶＣＣのラインとノードＮ１１との間に接続される。ＮチャネルＭＯＳトランジスタ２２のゲートおよびドレインはノードＮ１１に接続され、ＮチャネルＭＯＳトランジスタ２２のソースは接地電位ＧＮＤのラインに接続される。インバータ２３は、ノードＮ１１に現れる信号の論理レベルを反転して、副リセット信号／ＰＯＲ１として出力する。
【００１８】
図３は、図２に示したレベル検知型リセット信号発生回路１の電源投入時における動作について説明するためのタイムチャートである。図３において、電源電位ＶＣＣは、時刻ｔ０に電源が投入されてから時刻ｔ３までの期間は時刻ｔに比例して上昇し、時刻ｔ３において電位ＶＣＣＨに到達した後は一定レベルとなる。
【００１９】
ノードＮ１１の電位Ｖ＿Ｎ１１は、時刻ｔ０から時刻ｔ１までの期間は電源電位ＶＣＣに追随して上昇し、時刻ｔ１においてＮチャネルＭＯＳトランジスタ２２のしきい値Ｖｔｈ＿ＴＲに到達した後は一定レベルとなる。インバータ２３の論理しきい値Ｖｔｈ＿ＩＮＶは、時刻ｔ０から時刻ｔ３までの期間は時刻ｔに比例して緩やかに上昇し、時刻ｔ３以降は、電源電位ＶＣＣが所定の電位ＶＣＣＨを維持するため一定レベルとなる。
【００２０】
インバータ２３から出力される副リセット信号／ＰＯＲ１は、時刻ｔ０から時刻ｔ２までの期間においては、ノードＮ１１の電位Ｖ＿Ｎ１１がインバータ２３の論理しきい値Ｖｔｈ＿ＩＮＶよりも高いため、活性化レベルの「Ｌ」レベルにされる。そして、時刻ｔ２において、ノードＮ１１の電位Ｖ＿Ｎ１１がインバータ２３の論理しきい値Ｖｔｈ＿ＩＮＶよりも低くなったことに応じて、非活性化レベルの「Ｈ」レベルにされる。時刻ｔ２におけるノードＮ１１の電位Ｖ＿Ｎ１１を、電位Ｖｄｅｔ（検知レベル）とする。時刻ｔ２以降は電源電位ＶＣＣに追随して上昇し、時刻ｔ３において電位ＶＣＣＨに到達する。
【００２１】
時刻ｔ３以降において、電源供給が瞬間的に停止する瞬停が発生した場合、電源電位ＶＣＣが検知レベルＶｄｅｔよりも低くなると、副リセット信号／ＰＯＲ１は活性化レベルの「Ｌ」レベルにされる。
【００２２】
図４は、瞬停時における電源電位ＶＣＣの変化の様子を示す図である。図４を参照して、電源電位ＶＣＣは、瞬停が発生すると電位ＶＣＣＨから電位ＶＣＣＬまで低下し、その後すぐに電位ＶＣＣＨまで回復する。
【００２３】
図５は、図２に示したレベル検知型リセット信号発生回路１の瞬停時における動作について説明するための図である。図５を参照して、瞬停時の電位ＶＣＣＬが検知レベルＶｄｅｔよりも低くなった場合は、レベル検知型リセット信号発生回路１から出力される副リセット信号／ＰＯＲ１は活性化レベルの「Ｌ」レベルにされる。
【００２４】
トランジスタによって構成される多数のラッチ回路を含む周辺回路は、電源電位ＶＣＣが所定レベルＶｆａｌよりも低くなると、ラッチ回路の保持データが反転して誤動作を生じる。すなわち、電源電位ＶＣＣが電位ＶＣＣＨから所定レベルＶｆａｌまでの範囲においては周辺回路は正常に動作するが、電源電位ＶＣＣが所定レベルＶｆａｌよりも低くなると周辺回路は誤動作を生じる。このような場合に、周辺回路を初期化する必要がある。
【００２５】
しかしながら、瞬停時の電位ＶＣＣＬが、所定レベルＶｆａｌよりも低く、かつ検知レベルＶｄｅｔよりも高い場合は、周辺回路の誤動作が発生するが副リセット信号／ＰＯＲ１が活性化されない。この検知レベルＶｄｅｔは製品規格の電源電圧下限値よりも低いレベルに設定されているが、周辺回路の構成とレベル検知型リセット信号発生回路１の構成とは異なるため、検知レベルＶｄｅｔを周辺回路が誤動作を生じるときの所定レベルＶｆａｌと厳密に一致させることが難しい。そこで、この一実施の形態では、図１に示したように、論理回路２とモニタ用ラッチ回路４ａ，４ｂ，・・・とを設ける。
【００２６】
図１に戻って、論理回路２において、ＮＡＮＤゲート１１は、レベル検知型リセット信号発生回路１からの副リセット信号／ＰＯＲ１と、誤動作検出回路３からの副リセット信号／ＰＯＲ２との論理積を演算し、その演算結果を反転した信号を出力する。インバータ１２は、ＮＡＮＤゲート１１の出力信号を反転したリセット信号／ＰＯＲ１を出力ノードＮ１に与える。そして、出力ノードＮ１から周辺回路へリセット信号／ＰＯＲ１が与えられる。
【００２７】
誤動作検出回路３のモニタ用ラッチ回路４ａにおいて、ＮＡＮＤゲート１６は、ＮＡＮＤゲート１５の出力信号と、電源電位ＶＣＣのラインからの信号との論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート１５は、出力ノードＮ１からの信号と、ＮＡＮＤゲート１６の出力信号との論理積を演算し、その演算結果を反転した信号をＮＡＮＤゲート１３に出力する。
【００２８】
モニタ用ラッチ回路４ｂにおいて、インバータ１８は、ＮＡＮＤゲート１７の出力信号を反転した信号を出力する。ＮＡＮＤゲート１７は、出力ノードＮ１からの信号と、インバータ１８の出力信号との論理積を演算し、その演算結果を反転した信号をＮＡＮＤゲート１３に出力する。
【００２９】
モニタ用ラッチ回路４ａ，４ｂ，・・・の構成は、周辺回路に含まれるラッチ回路と同等の構成とする。周辺回路に含まれる複数種類のラッチ回路に対応して、モニタ用ラッチ回路４ａ，４ｂ，・・・の構成は互いに異なる。
【００３０】
ＮＡＮＤゲート１３は、モニタ用ラッチ回路４ａ，４ｂ，・・・の出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ１４は、ＮＡＮＤゲート１３の出力信号を反転した副リセット信号／ＰＯＲ２を出力する。
【００３１】
図６は、図１に示したパワーオンリセット回路の動作について説明するためのタイムチャートである。図６において、時刻ｔ１０に電源が投入されてから時刻ｔ１１までの期間において、レベル検知型リセット信号発生回路１からの副リセット信号／ＰＯＲ１は活性化レベルの「Ｌ」レベルにされる。これに応じて、論理回路２からのリセット信号／ＰＯＲ３は、活性化レベルの「Ｌ」レベルにされる。モニタ用ラッチ回路４ａ，４ｂ，・・・は、リセット信号／ＰＯＲ３によって初期化される。すなわち、電源投入時において不定状態であったモニタ用ラッチ回路４ａ，４ｂ，・・・の出力信号の論理レベルが「Ｈ」レベルに固定される。これにより、誤動作検出回路３からの副リセット信号／ＰＯＲ２は、非活性化レベルの「Ｈ」レベルに固定される。
【００３２】
電源が投入されてから電源電位ＶＣＣが徐々に上昇して（図示せず）、時刻ｔ１１において、レベル検知型リセット信号発生回路１からの副リセット信号／ＰＯＲ１は非活性化レベルの「Ｈ」レベルにされる。これに応じて、論理回路２からのリセット信号／ＰＯＲ３は、非活性化レベルの「Ｈ」レベルにされる。誤動作検出回路３からの副リセット信号／ＰＯＲ２は非活性化レベルの「Ｈ」レベルを維持する。
【００３３】
次に、時刻ｔ１２から時刻ｔ１３までの期間において予期しない瞬停が発生し、電源電位ＶＣＣが電位ＶＣＣＬまで低下したとする。ただし、図５を参照して、瞬停時の電位ＶＣＣＬが所定レベルＶｆａｌよりも低く、かつ検知レベルＶｄｅｔよりも高いものとする。この場合、瞬停時の電位ＶＣＣＬが検知レベルＶｄｅｔよりも高いため、レベル検知型リセット信号発生回路１からの副リセット信号／ＰＯＲ１は非活性化レベルの「Ｈ」レベルを維持する。しかしながら、モニタ用ラッチ回路４ａ，４ｂ，・・・のうちのいずれかの保持データが反転すると、そのモニタ用ラッチ回路の出力信号が「Ｌ」レベルにされて、誤動作検出回路３からの副リセット信号／ＰＯＲ２は活性化レベルの「Ｌ」レベルにされる。これに応じて、論理回路２からのリセット信号／ＰＯＲ３は活性化レベルの「Ｌ」レベルにされて、周辺回路が初期化される。
【００３４】
また、図示しないが、瞬停時の電位ＶＣＣＬが検知レベルＶｄｅｔよりも低い場合は、レベル検知型リセット信号発生回路１からの副リセット信号／ＰＯＲ１が活性化レベルの「Ｌ」レベルされる。これに応じて、論理回路２からのリセット信号／ＰＯＲ３が活性化レベルの「Ｌ」レベルにされて、周辺回路が初期化される。
【００３５】
図７は、図１に示したパワーオンリセット回路の瞬停時における動作について説明するための図である。図７を参照して、瞬停時の電位ＶＣＣＬが所定レベルＶｆａｌよりも低く、モニタ用ラッチ回路４ａ，４ｂ，・・・のうちの少なくとも１つの保持データが反転すると、論理回路２から出力されるリセット信号／ＰＯＲ３は活性化レベルの「Ｌ」レベルにされる。
【００３６】
トランジスタによって構成される多数のラッチ回路を含む周辺回路は、電源電位ＶＣＣが所定レベルＶｆａｌよりも低くなると誤動作を生じる。モニタ用ラッチ回路４ａ，４ｂ，・・・は周辺回路に含まれるラッチ回路と同等の構成を有するため、電源電位ＶＣＣが所定レベルＶｆａｌよりも低くなると、モニタ用ラッチ回路４ａ，４ｂ，・・・にも誤動作が生じる。これにより、誤動作検出回路３からの副リセット信号／ＰＯＲ２が活性化レベルの「Ｌ」レベルにされ、これに応じて論理回路２からのリセット信号／ＰＯＲ３が活性化レベルの「Ｌ」レベルにされる。
【００３７】
したがって、周辺回路が誤動作を生じる電位０（Ｖ）〜Ｖｆａｌと、リセット信号／ＰＯＲ３が活性化レベルの「Ｌ」レベルにされる電位０（Ｖ）〜Ｖｆａｌとが一致する。これにより、瞬停時に電源電位ＶＣＣが低下した場合に、周辺回路の誤動作を正確に検知して確実にリセット信号を生成することが可能となる。
【００３８】
図８は、図１に示したパワーオンリセット回路を含む半導体集積回路装置のレイアウトを示す図である。図７を参照して、半導体チップ３１上には、行列状に配置された複数のメモリセルを含むメモリアレイ３４，３５が設けられる。メモリアレイ３４，３５の間には、メモリセルを駆動するためのセンスアンプなどを含む周辺回路３６が配置される。メモリアレイ３４，３５の上側および下側には、外部との入出力インターフェースである入出力パッド３２，３３が配置される。
【００３９】
図１に示したレベル検知型リセット信号発生回路１、論理回路２および誤動作検出回路３は、周辺回路３６と入出力パッド３３との間に配置される。このように、パワーオンリセット回路を構成するレベル検知型リセット信号発生回路１、論理回路２および誤動作検出回路３を半導体チップ３１上の一箇所に配置してもよい。
【００４０】
図９は、図８の変更例を示す図である。図９を参照して、誤動作検出回路３ａは周辺回路３６と入出力パッド３３との間に配置され、誤動作検出回路３ｂ，３ｃ，３ｄ，３ｅは半導体チップ３１の四隅に配置される。ここで、誤動作検出回路３ａ，３ｂ，３ｃ，３ｄ，３ｅは、それぞれモニタ用ラッチ回路４ａ，４ｂ，４ｃ，４ｄ，４ｅを含むものとする。ただし、モニタ用ラッチ回路４ａ，４ｂ，４ｃ，４ｄ，４ｅは互いに異なる構成を有するものとしてもよいし、同一の構成を有するものとしてもよい。このように、誤動作検出用の複数のモニタ用ラッチ回路４ａ，４ｂ，４ｃ，４ｄ，４ｅを互いに異なる場所に配置すれば、誤動作検出の精度が向上する。
【００４１】
また、誤動作検出用の複数のモニタ用ラッチ回路を構成するトランジスタのサイズをばらつかせることによって、誤動作検出の精度の向上を図ることも可能である。
【００４２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４３】
【図１】この発明の一実施の形態によるパワーオンリセット回路の概略構成を示すブロック図である。
【図２】図１に示したレベル検知型リセット信号発生回路の構成を示す図である。
【図３】図２に示したレベル検知型リセット信号発生回路の電源投入時における動作について説明するためのタイムチャートである。
【図４】瞬停時における電源電位ＶＣＣの変化の様子を示す図である。
【図５】図２に示したレベル検知型リセット信号発生回路の瞬停時における動作について説明するための図である。
【図６】図１に示したパワーオンリセット回路の動作について説明するためのタイムチャートである。
【図７】図１に示したパワーオンリセット回路の瞬停時における動作について説明するための図である。
【図８】図１に示したパワーオンリセット回路を含む半導体集積回路装置のレイアウトを示す図である。
【図９】図８の変更例を示す図である。
【符号の説明】
【００４４】
１  レベル検知型リセット信号発生回路、２  論理回路、３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ  誤動作検出回路、１１，１３，１５，１６，１７  ＮＡＮＤゲート、１２，１４，１８，２３  インバータ、４ａ，４ｂ，・・・  モニタ用ラッチ回路、２１  抵抗素子、２２  ＮチャネルＭＯＳトランジスタ、３１  半導体チップ、３２，３３  入出力パッド、３４，３５  メモリアレイ、３６  周辺回路。
【図１】
2006352304.tif 000003
【図２】
2006352304.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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