(57)【要約】【課題】  プリント回路基板におけるピン数の増加にともないバウンダリスキャンセルの数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間が増加するのを抑止することができる、バウンダリスキャンテスト回路を提供する。【解決手段】  複数のバウンダリスキャンセル８１〜９２が接続されたバウンダリスキャンチェーン８Ａ〜８Ｃをビットごとに複数並列的に備える。また、多値入力可能なスキャン入力端子３と、スキャン入力端子３から入力されたデータを並列データに変換して複数のバウンダリスキャンチェーン８Ａ〜８Ｃにシフトする第１の変換手段１１と、複数のバウンダリスキャンチェーン８Ａ〜８Ｃからシフトされた並列データを多値データに変換する第２の変換手段１２と、第２の変換手段１２から入力された多値データを出力するスキャン出力端子４と、を備える。【選択図】        図１
2006189305.tif 000002
【特許請求の範囲】
【請求項１】
複数のバウンダリスキャンセルが接続されたバウンダリスキャンチェーンをビットごとに複数並列的に備え、
多値入力可能なスキャン入力端子と、
前記スキャン入力端子から入力されたデータを並列データに変換して前記複数のバウンダリスキャンチェーンにシフトする第１の変換手段と、
前記複数のバウンダリスキャンチェーンからシフトされた前記並列データを多値データに変換する第２の変換手段と、
前記第２の変換手段から入力された前記多値データを出力するスキャン出力端子と、を備えたことを特徴とするバウンダリスキャンテスト回路。
【請求項２】
前記第１の変換手段は、Ａ／Ｄコンバータであって、
前記第２の変換手段は、Ｄ／Ａコンバータであることを特徴とする請求項１に記載のバウンダリスキャンテスト回路。
【請求項３】
前記第１の変換手段は、入力電圧が異なる複数の入力セルとプライオリティエンコーダとであって、
前記第２の変換手段は、デコーダと出力電圧が異なる複数の出力セルとであることを特徴とする請求項１に記載のバウンダリスキャンテスト回路。
【請求項４】
前記第１の変換手段は、オペアンプを用いたコンパレータとプライオリティエンコーダとであって、
前記第２の変換手段は、デコーダと出力電圧が異なる複数の出力セルとであることを特徴とする請求項１に記載のバウンダリスキャンテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＩＣチップの検査をおこなうためにチップ内部に設けられるバウンダリスキャンテスト回路に関するものである。
【背景技術】
【０００２】
近年、部品が実装されたプリント回路基板（ＰＣＢ）の構造上の試験をおこなうために、ＪＴＡＧ（Joint Test Action Group）方式のバウンダリスキャンテスト回路（ＪＴＡＧ回路）が多く用いられている（例えば、特許文献１参照。）。
【０００３】
詳しくは、以下の通りである。
従来は、プリント回路基板の構造上の試験をおこなうために、基板のパターン面にプローブ針を押し当てておこなう「インサーキットテスト」が主流であった。
しかし、近年の電子部品はデバイスが高集積化されていてピン数が増加されるとともに、高密度実装化によりパッケージの小型化も進められているために、インサーキットテストをおこなうことができなくなっている。例えば、表面実装用の１００ピンのＱＦＰ（Quad Flat Package）では、ピン間隔が０．６５ｍｍ程であって、インサーキットテストをおこなう場合にテスト針の直径が０．８ｍｍを下回ってしまう。そのため、パッケージピンではテストをおこなうことができずに、基板パターンを延長した先端でパターン幅を拡大してテスト針を押し当てるスペースを確保する等の対策がとられている。
【０００４】
また、ＢＧＡ（Ball Grid Array）パッケージでは、パッケージの裏側にボール状のリードが並んでいる。そのために、プリント回路基板に表面実装した後では、テスト針を当てることが不可能になっている。
このように、インサーキットテストによるＩＣチップの検査には物理的な限界がある。
【０００５】
このような問題を解決するために考えられたのが、ＪＴＡＧ方式のバウンダリスキャンテスト回路（ＪＴＡＧ回路）である。ＪＴＡＧとは、ＩＣチップの検査方式の１つであるバウンダリスキャンテストの標準方式であって、１９９０年に米国電気電子学会（ＩＥＥＥ）が、IEEE std.1149-1990「Standard Test Access Port and Boundary-Scan Architecture」として標準化したものである。
【０００６】
図８を参照して、バウンダリスキャンテスト回路（ＪＴＡＧ回路）は、複数の信号ピン９と、複数の信号ピン９にそれぞれ対応した複数のバウンダリスキャンセル８１〜９２と、ＪＴＡＧ回路をコントロールする信号を入力する５つのピン３〜７と、で構成される。ＴＭＳ５、ＴＣＫ６、ＴＲＳＴ７は、ＪＴＡＧ回路の心臓部となるＴＡＰコントローラ２１を制御する。ＴＤＩ３、ＴＤＯ４は、ＪＴＡＧ回路のファンクションにしたがって４つの経路への入出力端子となる。そのうちの３つの経路は、ＪＴＡＧ回路に設けられたレジスタであって、バイパスレジスタ２２、オプションレジスタ２３、インストラクションレジスタ２４である。もう１つの経路は、ＴＤＩ３から各信号ピン９に接続されたバウンダリスキャンセル８１〜９２である。バウンダリスキャンセル８１〜９２は、デイジーチェーン（数珠つなぎ）となったシフトレジスタ群に接続されて、最終的にＴＤＯ４へと出力される経路となる。
【０００７】
一方、特許文献１等には、複数のバウンダリスキャンセルにおいて、入力セル群と出力セル群との数が等しくなるようにスキャンチェーンを構成する技術が開示されている。この技術では、複数のバウンダリスキャンセルにおいて、入力セル群用のものと出力セル群用のものとのグループ分けがされることになる。
また、特許文献２等では、アナログデジタル混載のＩＣにおいて、アナログ入力端子からバウンダリスキャンセルにデータを取り込み、アナログ端子のＪＴＡＧテストをおこなうための技術が開示されている。
【０００８】
【特許文献１】特開２００３−２４８０３６号公報
【特許文献２】特開２００２−３２３５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のバウンダリスキャンテスト回路は、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセルの数も増加して、ＬＳＩテスタによるテストパターン数やテスト時間が増加するという不具合があった。
【００１０】
詳しくは、以下の通りである。
バウンダリスキャンテスト回路としてのＪＴＡＧ回路が標準化されたころには、パッケージのピン数は数十から２００ぐらいに想定されていた。しかし、近年のプリント回路基板には、ピン数が２００を超えるものも多く用いられるようになってきた。このようなプリント回路基板であってバウンダリスキャンテスト回路を搭載したものをＬＳＩテスタで検査（良品判定）する場合に、そのテストパターン数は莫大なものとなって、テストコストが増大していた。また、ＬＳＩテスタによっては、テストパターンをパターンメモリに格納できなくなるものもあって、テストパターンの分割を余儀なくされることもあった。
【００１１】
ＪＴＡＧ回路を用いたテストでは、バウンダリスキャンセルを１ビットずつバウンダリスキャンセルの数だけシフトして、最後に期待値をみたり、これに１ビット単位で値を変えたり、「０」と「１」とを交互に入力したり、経路中の端子からシフトしている値を取り出したり、シフトしている値に経路中の端子から値を入力したり、バウンダリスキャンの種々のシフト動作がおこなわれる。したがって、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセルの数が増加すると、そのバウンダリスキャンセルの数の階乗に比例してテストパターン数が増えることとなる。すなわち、ＬＳＩテスタによるテスト時間が増加することになっていた。
【００１２】
一方、上述の特許文献１等の技術は、複数のバウンダリスキャンセルにおいて、入力セル群用のものと出力セル群用のものとのグループ分けがされるために、テストをおこなう際のシフト数が減少して全体的なテストパターン数が減少する効果がある程度期待できる。しかし、グループ分けされて入力セル群と出力セル群とが混在する各スキャンチェーンには、それぞれ、スキャン入力端子とスキャン出力端子とが設けられているために、ピン数の多いバウンダリスキャンテスト回路となっていた。
また、特許文献２等の技術は、アナログ端子のＪＴＡＧテストをおこなうためのものであって、上述の問題を解決するものではない。
【００１３】
この発明は、上述のような課題を解決するためになされたもので、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセルの数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間の増加を軽減できる、バウンダリスキャンテスト回路を提供することにある。
【課題を解決するための手段】
【００１４】
この発明の請求項１記載の発明にかかるバウンダリスキャンテスト回路は、複数のバウンダリスキャンセルが接続されたバウンダリスキャンチェーンをビットごとに複数並列的に備え、多値入力可能なスキャン入力端子と、前記スキャン入力端子から入力されたデータを並列データに変換して前記複数のバウンダリスキャンチェーンにシフトする第１の変換手段と、前記複数のバウンダリスキャンチェーンからシフトされた前記並列データを多値データに変換する第２の変換手段と、前記第２の変換手段から入力された前記多値データを出力するスキャン出力端子と、を備えたものである。
【００１５】
また、請求項２記載の発明にかかるバウンダリスキャンテスト回路は、前記請求項１に記載の発明において、前記第１の変換手段は、Ａ／Ｄコンバータであって、前記第２の変換手段を、Ｄ／Ａコンバータとしたものである。
【００１６】
また、請求項３記載の発明にかかるバウンダリスキャンテスト回路は、前記請求項１に記載の発明において、前記第１の変換手段は、入力電圧が異なる複数の入力セルとプライオリティエンコーダとであって、前記第２の変換手段を、デコーダと出力電圧が異なる複数の出力セルとしたものである。
【００１７】
また、請求項４記載の発明にかかるバウンダリスキャンテスト回路は、前記請求項１に記載の発明において、前記第１の変換手段は、オペアンプを用いたコンパレータとプライオリティエンコーダとであって、前記第２の変換手段を、デコーダと出力電圧が異なる複数の出力セルとしたものである。
【発明の効果】
【００１８】
本発明は、複数のバウンダリスキャンチェーンをビットごとに並列的に設置して、スキャン入力端子から第１の変換手段を介してデータの入力をおこない、第２の変換手段を介してスキャン出力端子からデータの出力をおこなっている。これにより、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセルの数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間の増加が軽減される、バウンダリスキャンテスト回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。
【００２０】
実施の形態１．
図１にて、この発明の実施の形態１について詳細に説明する。
図１は、実施の形態１におけるバウンダリスキャンテスト回路を示す図である。
図１に示すように、プリント回路基板には、ＩＣの内部ロジック１００、信号を入出力するための複数の信号ピン９、バウンダリスキャンテスト回路としてのＪＴＡＧ回路１等が設けれれている。
【００２１】
ＪＴＡＧ回路１は、ＪＴＡＧ回路専用の端子として機能するＪＴＡＧポート２、ＴＡＰコントローラ２１、バイパスレジスタ２２、オプションレジスタ２３、インストラクションレジスタ２４、ビットごとに複数並列的に配設されたバウンダリスキャンチェーン８Ａ〜８Ｃ、第１の変換手段としての第１変換部１１、第２の変換手段としての第２変換部１２、等で構成される。
【００２２】
ＪＴＡＧポート２は、ＴＤＩ３、ＴＤＯ４、ＴＭＳ５、ＴＣＫ６、ＴＲＳＴ７で構成される。ＴＭＳ５、ＴＣＫ６、ＴＲＳＴ７は、ＴＡＰコントローラ２１を制御する。スキャン入力端子としてのＴＤＩ３は、バイパスレジスタ２２、オプションレジスタ２３、インストラクションレジスタ２４に接続されるとともに、第１変換部１１を介して３つのバウンダリスキャンチェーン８Ａ〜８Ｃに接続されている。スキャン出力端子としてのＴＤＯ４は、バイパスレジスタ２２、オプションレジスタ２３、インストラクションレジスタ２４に接続されるとともに、第２変換部１２を介して３つのバウンダリスキャンチェーン８Ａ〜８Ｃに接続されている。
【００２３】
３つのバウンダリスキャンチェーン８Ａ〜８Ｃには、それぞれ、信号ピン９に接続された複数のバウンダリスキャンセルが設けられている。詳しくは、第１のバウンダリスキャンチェーン８Ａには、４つのバウンダリスキャンセル８１、８２、９１、９２が接続されている。第２のバウンダリスキャンチェーン８Ｂには、４つのバウンダリスキャンセル８３、８４、８９、９０が接続されている。第３のバウンダリスキャンチェーン８Ｃには、４つのバウンダリスキャンセル８５〜８８が接続されている。
【００２４】
なお、本実施の形態１では、１つの信号ピン９に対して１つのバウンダリスキャンセルを設けたが、本発明の適用はこの形態に限定されるものではない。例えば、入力端子に対して１つのバウンダリスキャンセルを設けたり、２ステートの出力端子に対して１つのバウンダリスキャンセルを設けたり、３ステートの出力端子に対して出力データ用のバウンダリスキャンセルと出力コントロール用のバウンダリスキャンセルとを設けたり、入出力端子に対して入力データ用バウンダリスキャンセルと出力データ用バウンダリスキャンセルと出力コントロール用バウンダリスキャンセルとを設けたりすることもできる。
【００２５】
このように構成されたＪＴＡＧ回路１において、データ（ＬＳＩテスタから入力されるテストパターンである。）は次のように伝達される。
まず、ＴＤＩ３から入力された多値データは、第１変換部１１によって並列データに変換される。第１変換部１１によって変換された並列データは、ビットごとに各バウンダリスキャンチェーン８Ａ〜８Ｃにシフトされる。そして、変換後の並列データが、３つのバウンダリスキャンチェーン８Ａ〜８Ｃにそれぞれ接続された４つのバウンダリスキャンセルにおいてデータ更新された後にシフトされて、並列データごと３ビットずつ第２変換部１２に送られる。３つのバウンダリスキャンチェーン８Ａ〜８Ｃからシフトされた並列データは、第２変換部１２で多値データに変換される。そして、第２変換部１２によって変換された多値データは、ＴＤＯ４に入力されて、ＴＤＯ４から出力されることになる。
【００２６】
このように構成され動作するＪＴＡＧ回路１は、従来のＪＴＡＧ回路に比べて、ＬＳＩテスタによるテストパターン数やテスト時間を確実に低減することができる。
具体的に、１２個のバウンダリスキャンセルをシフトするために、「１０１０１０１０１０１０ｂ」という多値データを上位ビットからシフトする場合を考える。なお、データ中の「ｂ」は、データが２進数であることを示すものである。
【００２７】
従来のＪＴＡＧ回路では、上述のデータを上位ビットからシフトする場合に、１２サイクルのクロック（ＴＣＫ）が、すなわち１２ステップのテストパターンが必要であった。この１２ステップのテストパターンによって、すべてのバウンダリスキャンセルにデータがセットされる。そして、これらのデータをＴＤＯ４から出力するためには、同様に１２ステップの処理が必要になる。すなわち、従来のＪＴＡＧ回路では、上述のデータを処理するのに、合計で２４ステップが必要になっていた。
【００２８】
これに対して、本実施の形態１のＪＴＡＧ回路１では、第１変換部１１からの並列データをシフトするために、従来のシフト回数をバウンダリスキャンチェーン数で割ったシフト回数で済むことになる。すなわち、本実施の形態１のＪＴＡＧ回路１では、上述のデータを３分割して処理するために、４ステップでバウンダリスキャンチェーンのシフトによるデータ更新をおこない、合計８ステップでの処理が可能になる。
【００２９】
以上説明したように、本実施の形態１では、複数のバウンダリスキャンチェーン８Ａ〜８Ｃをビットごとに並列的に設置して、ＴＤＩ３から第１変換部１１を介してデータの入力をおこない、第２変換部１２を介してＴＤＯ４からデータの出力をおこなっている。これにより、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセル８１〜９２の数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間の増加を抑止することができる。
【００３０】
実施の形態２．
図２にて、この発明の実施の形態２について詳細に説明する。
図２は、実施の形態２におけるバウンダリスキャンテスト回路を示す図である。本実施の形態２のバウンダリスキャンテスト回路は、第１変換部としてＡ／Ｄコンバータ１１が用いられて第２変換部としてＤ／Ａコンバータ１２が用いられている点が、前記実施の形態１のものとは相違する。
【００３１】
図２に示すように、本実施の形態２のＪＴＡＧ回路１（バウンダリスキャンテスト回路）は、ＪＴＡＧポート２、ＴＡＰコントローラ２１、バイパスレジスタ２２、オプションレジスタ２３、インストラクションレジスタ２４、バウンダリスキャンチェーン８Ａ〜８Ｃ、第１の変換手段としてのＡ／Ｄコンバータ１１、第２の変換手段としてのＤ／Ａコンバータ１２、等で構成される。
ここで、Ａ／Ｄコンバータ１１及びＤ／Ａコンバータ１２は、それぞれ、３ビットのコンバータであって、３つのバウンダリスキャンチェーン８Ａ〜８Ｃが並列的に接続されている。
【００３２】
このように構成されたＪＴＡＧ回路１において、まず、ＴＤＩ３から入力されたアナログ信号（多値データ）は、Ａ／Ｄコンバータ１１によって３ビットのデジタルデータ（並列データ）に変換される。Ａ／Ｄコンバータ１１によって変換されたデジタルデータは、それぞれのビットが各バウンダリスキャンチェーン８Ａ〜８Ｃにシフトされる。そして、デジタルデータが４サイクルシフトした後に、Ｄ／Ａコンバータ１２にて３ビットのデジタルデータからアナログ信号に変換される。そして、Ｄ／Ａコンバータ１２によって変換された多値データとしてのアナログ信号は、ＴＤＯ４に入力されて、ＴＤＯ４から出力されることになる。
【００３３】
ここで、「１０１０１０１０１０１０ｂ」というデータを処理する場合を考える。
本実施の形態２のＪＴＡＧ回路１では、まず、ＴＤＩ３から３分割されるための４つのデータがアナログ信号で入力される。具体的には、「１１１ｂ」、「０００ｂ」、「１１１ｂ」、「０００ｂ」の４つのデータが、アナログ信号で入力される。
【００３４】
なお、「１０１０１０１０１０１０ｂ」というデータをシフトさせる場合、上位から１１、１０、９、…、０ビット目と数えて、１１、９、７ビット目が「１１１ｂ」に相当して、１０、８、６ビット目が「０００ｂ」に相当して、５、３、１ビット目が「１１１ｂ」に相当して、４、２、０ビット目が「０００ｂ」に相当することになる。
【００３５】
ここで、Ａ／Ｄコンバータ１１には０〜３．０Ｖの信号が入力され、信号が０〜０．６Ｖのときに「０００」、信号が０．６〜０．９Ｖのときに「００１」、信号が０．９〜１．２Ｖのときに「０１０」、信号が１．２〜１．５Ｖのときに「０１１」、信号が１．５〜１．８Ｖのときに「１００」、信号が１．８〜２．１Ｖのときに「１０１」、信号が２．１〜２．４Ｖのときに「１１０」、信号が２．４〜３．０Ｖのときに「１１１」となるように３ビット分解をおこなう。したがって、Ａ／Ｄコンバータ１１には、２．４〜３．０Ｖ、０．０〜０．６Ｖ、２．４〜３．０Ｖ、０．０〜０．６Ｖの入力がおこなわれる。
【００３６】
そして、Ａ／Ｄコンバータ１１でＡ／Ｄ変換されたデータがすべてのバウンダリスキャンチェーン８Ａ〜８Ｃにセットされるように、４ステップの処理がおこなわれる。セット後のデータは、例えば、第１のバウンダリスキャンチェーン８Ａにおける最後尾のバウンダリスキャンセル９２では「１０１０１０１０１０１０ｂ」となる。そして、さらに４ステップの処理を実行すると、Ｄ／Ａコンバータ１２に「１１１ｂ」、「０００ｂ」、「１１１ｂ」、「０００ｂ」の４つのデータが１ステップごとに転送されて、ＴＤＯ４から最初の入力通りの２．４〜３．０Ｖ、０．０〜０．６Ｖ、２．４〜３．０Ｖ、０．０〜０．６Ｖの出力がおこなわれる。
【００３７】
このように、本実施の形態２のＪＴＡＧ回路１では合計８ステップでの処理が可能になって、従来のＪＴＡＧ回路に比べて１／３のステップ数に低減される。
なお、各信号ピン９からの入出力される信号は、従来のものと同様に、デジタルデータとすることができる。
【００３８】
以上説明したように、本実施の形態２では、複数のバウンダリスキャンチェーン８Ａ〜８Ｃをビットごとに並列的に設置して、ＴＤＩ３からＡ／Ｄコンバータ１１を介してデータの入力をおこない、Ｄ／Ａコンバータ１２を介してＴＤＯ４からデータの出力をおこなっている。これにより、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセル８１〜９２の数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間の増加を抑止することができる。
【００３９】
実施の形態３．
図３〜図６にて、この発明の実施の形態３について詳細に説明する。
図３は実施の形態３におけるバウンダリスキャンテスト回路の第１変換部１１を示す図であって、図４はそのエンコーダ１６の真理値を示す表図である。図５は実施の形態３におけるバウンダリスキャンテスト回路の第２変換部１２を示す図であって、図６はそのデコーダ１７の真理値を示す表図である。本実施の形態３のバウンダリスキャンテスト回路は、第１変換部１１及び第２変換部１２の構成が前記各実施の形態のものとは相違する。
【００４０】
図３に示すように、本実施の形態３におけるＪＴＡＧ回路１（バウンダリスキャンテスト回路）の第１変換部１１は、入力電圧が異なる複数の入力セル１５ａ〜１５ｇ（マルチＶｔｈの入力セルである。）と、プライオリティエンコーダ１６と、で構成される。第１変換部１１のプライオリティエンコーダ１６では、図４に示す真理値表に基いて、各入力セル１５ａ〜１５ｇからの入力と、各バウンダリスキャンチェーン８Ａ〜８Ｃへの出力と、がおこなわれる。なお、ＴＤＩ３から第１変換部１１への多値入力は、前記実施の形態２のフローと同様におこなわれる。
【００４１】
図５に示すように、本実施の形態３におけるＪＴＡＧ回路１の第２変換部１２は、デコーダ１７と、出力電圧が異なる複数の出力セル１８ａ〜１８ｈ（マルチＶｔｈの出力セルである。）と、で構成される。第２変換部１２のデコーダ１７では、図６に示す真理値表に基いて、各バウンダリスキャンチェーン８Ａ〜８Ｃからの入力と、各出力セル１８ａ〜１８ｈへの出力と、がおこなわれる。なお、第２変換部１２からＴＤＯ４への多値出力は、前記実施の形態２のフローと同様におこなわれる。
【００４２】
本実施の形態３におけるマルチＶｔｈのＩ／Ｏセル１５ａ〜１５ｇ、１８ａ〜１８ｈは低消費電力化・高速化されたものであって、１つのＩＣに対して複数のスレッショルド電圧をもつＩ／Ｏセルを搭載することができる。
このように、本実施の形態３では、マルチＶｔｈのＩ／Ｏセル１５ａ〜１５ｇ、１８ａ〜１８ｈが用いられているために、Ａ／Ｄコンバータ及びＤ／Ａコンバータを用いた前記実施の形態２のものよりも回路面積を小さくすることができる。また、本実施の形態３のＪＴＡＧ回路１でも、前記実施の形態２のものと同様のシフトのステップ数で、同じフローのデータ入出力がおこなわれる。
【００４３】
以上説明したように、本実施の形態３では、複数のバウンダリスキャンチェーン８Ａ〜８Ｃをビットごとに並列的に設置して、ＴＤＩ３から第１変換部１１を介してデータの入力をおこない、第２変換部１２を介してＴＤＯ４からデータの出力をおこなっている。これにより、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセル８１〜９２の数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間の増加を抑止することができる。
【００４４】
実施の形態４．
図７にて、この発明の実施の形態４について詳細に説明する。
図７は、実施の形態４におけるバウンダリスキャンテスト回路を示す図である。本実施の形態４のバウンダリスキャンテスト回路は、第１変換部１１の構成が前記実施の形態３のものとは相違する。
【００４５】
図７に示すように、本実施の形態４におけるＪＴＡＧ回路１（バウンダリスキャンテスト回路）の第１変換部１１は、オペアンプを用いたコンパレータ１９ａ〜１９ｇ（コンパレータ手段）と、プライオリティエンコーダ１６と、で構成される。コンパレータ１９ａ〜１９ｇは、フィードバックをおこなわないオペアンプからなるアナログコンパレータである。
本実施の形態４におけるＪＴＡＧ回路１の第２変換部１２は、前記実施の形態３のものと同様に、デコーダ１７と、出力電圧が異なる複数の出力セル１８ａ〜１８ｈ（マルチＶｔｈの出力セルである。）と、で構成される。
【００４６】
図７に示すように、各コンパレータ１９ａ〜１９ｇでは基準電圧がそれぞれ設定されている。そして、複数のコンパレータに異なる基準電位を入力して、ＴＤＩ３からの入力電圧がその基準電圧を超えた場合にコンパレータの出力がデジタルの「１」になって、ＴＤＩ３からの入力電圧がその基準電圧を超えない場合にコンパレータの出力がデジタルの「０」になる。第１変換部１１のプライオリティエンコーダ１６では、図４に示す真理値表に基いて、各コンパレータ１９ａ〜１９ｇからの入力と、各バウンダリスキャンチェーン８Ａ〜８Ｃへの出力と、がおこなわれる。なお、ＴＤＩ３から第１変換部１１への多値入力や、第１変換部１１から各バウンダリスキャンチェーン８Ａ〜８Ｃへの変換後の出力は、前記実施の形態３のフローと同様におこなわれる。
【００４７】
以上説明したように、本実施の形態４では、複数のバウンダリスキャンチェーン８Ａ〜８Ｃをビットごとに並列的に設置して、ＴＤＩ３から第１変換部１１を介してデータの入力をおこない、第２変換部１２を介してＴＤＯ４からデータの出力をおこなっている。これにより、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセル８１〜９２の数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間の増加を抑止することができる。
【００４８】
なお、本発明が前記各実施の形態に限定されず、本発明の技術思想の範囲内において、前記各実施の形態の中で示唆した以外にも、前記各実施の形態は適宜変更され得ることは明らかである。また、前記構成部材の数、位置、形状等は前記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。
特に、前記各実施の形態における、バウンダリスキャンチェーンの数や、そこに接続されるバウンダリスキャンセルの数は、適宜変更することができる。
【図面の簡単な説明】
【００４９】
【図１】この発明の実施の形態１におけるバウンダリスキャンテスト回路を示す図である。
【図２】この発明の実施の形態２におけるバウンダリスキャンテスト回路を示す図である。
【図３】この発明の実施の形態３におけるバウンダリスキャンテスト回路の第１変換部を示す図である。
【図４】図３の第１変換部におけるエンコーダの真理値を示す表図である。
【図５】この発明の実施の形態３におけるバウンダリスキャンテスト回路の第２変換部を示す図である。
【図６】図５の第２変換部におけるデコーダの真理値を示す表図である。
【図７】この発明の実施の形態４におけるバウンダリスキャンテスト回路の第１変換部を示す図である。
【図８】従来のバウンダリスキャンテスト回路の一部を示す図である。
【符号の説明】
【００５０】
１  バウンダリスキャンテスト回路（ＪＴＡＧ回路）、  ２  ＪＴＡＧポート、
３  ＴＤＩ（スキャン入力端子）、  ４  ＴＤＯ（スキャン出力端子）、
５  ＴＭＳ、  ６  ＴＣＫ、  ７  ＴＲＳＴ、
８Ａ、８Ｂ、８Ｃ  バウンダリスキャンチェーン、  ９  信号ピン、
１１  第１変換部（第１の変換手段）、
１２  第２変換部（第２の変換手段）、
１５ａ〜１５ｇ  入力セル、
１６  プライオリティエンコーダ、
１７  デコーダ、
１８ａ〜１８ｈ  出力セル、
１９ａ〜１９ｇ  コンパレータ、
８１〜９２  バウンダリスキャンセル、
１００  内部ロジック。
【図１】
2006189305.tif 000003
【図２】
2006189305.tif 000004
【図３】
2006189305.tif 000005
【図４】
2006189305.tif 000006
【図５】
2006189305.tif 000007
【図６】
2006189305.tif 000008
【図７】
2006189305.tif 000009
【図８】
2006189305.tif 000010