(57)【要約】【課題】  １フレームの中の複数のタイムスロットの間に配置されている複数のトリビュタリを切り替える方法を提供する。【解決手段】  １フレームの中の複数のタイムスロットの間に配置された複数のトリビュタリを切り替える方法である。この方法は、（Ａ）前記フレームをバッファするステップと、（Ｂ）リード・アドレスに応答して前記タイムスロットの間で前記トリビュタリを切り替えるステップと、（Ｃ）接続マップにおける複数のＩＤに応答して前記リード・アドレスを生成するステップと、を含み、前記接続マップは、（ｉ）前記トリビュタリのそれぞれに対する前記ＩＤの高々１つと、（ｉｉ）前記トリビュタリではない他のものを運ぶ前記タイムスロットのそれぞれに対する前記ＩＤの中の１つとを定義する。【選択図】  図１
2006311552.tif 000002
【特許請求の範囲】
【請求項１】
１フレームの中の複数のタイムスロットの間に配置された複数のトリビュタリを切り替える方法であって、
（Ａ）前記フレームをバッファするステップと、
（Ｂ）リード・アドレスに応答して前記タイムスロットの間で前記トリビュタリを切り替えるステップと、
（Ｃ）接続マップにおける複数のＩＤに応答して前記リード・アドレスを生成するステップと、
を含み、前記接続マップは、（ｉ）前記トリビュタリのそれぞれに対する前記ＩＤの高々１つと、（ｉｉ）前記トリビュタリではない他のものを運ぶ前記タイムスロットのそれぞれに対する前記ＩＤの中の１つとを定義することを特徴とする方法。
【請求項２】
請求項１記載の方法において、前記フレームは、同期光ネットワーク・フレームと同期デジタル・ハイアラーキ・フレームとを含むことを特徴とする方法。
【請求項３】
請求項１記載の方法において、前記接続マップは、前記トリビュタリを運ばない前記タイムスロットのそれぞれに対して、前記フレームの中の前記トリビュタリの最大数＋１を超えない数のＩＤを有することを特徴とする方法。
【請求項４】
請求項１記載の方法において、前記接続マップは、前記フレームの中の前記トリビュタリの最大数に、前記フレームのトランスポート・オーバヘッドに対して１を加算し、前記フレームのパス・オーバヘッドに対して１を加算し、前記フレームの少なくとも１つのスタッフ・パターンのそれぞれに対して１を加算した数を超えない数の前記ＩＤを有することを特徴とする方法。
【請求項５】
請求項４記載の方法において、２８を超えない数の前記ＩＤが前記トリビュタリの切り替えに用いられ、前記ＩＤの中の１つが、前記フレームのトランスポート・オーバヘッドと前記フレームのパス・オーバヘッドとから構成されるユニットを切り替えるのに用いられることを特徴とする方法。
【請求項６】
請求項１記載の方法において、
前記トリビュタリの中の特定のトリビュタリの中の第１のタイムスロットを前記特定のトリビュタリの中の第２のタイムスロットに切り替えることを禁止するステップを更に含むことを特徴とする方法。
【請求項７】
請求項１記載の方法において、
前記タイムスロットの中の所定のスロットにおけるスタッフ・パターンの切り替えを禁止するステップを更に含むことを特徴とする方法。
【請求項８】
請求項１記載の方法において、
所定の１つのＩＤを指示する前記リード・アドレスに応答して前記タイムスロットの中の１つにパターンを挿入するステップを更に含むことを特徴とする方法。
【請求項９】
請求項１記載の方法において、前記ＩＤの２８が前記トリビュタリと関連付けられており、前記ＩＤの第１のものは前記フレームのトランスポート・オーバヘッドと前記フレームのパス・オーバヘッドとを運ぶ前記タイムスロットの４つと関連付けられ、前記ＩＤの第２のものはアラーム条件と関連付けられ、前記ＩＤの第３のものは前記タイムスロットの１つが用意できていないことを特定し、前記ＩＤの第４のものは告知目的のために所定の定数と関連付けられていることを特徴とする方法。
【請求項１０】
（ｉ）複数のトリビュタリを運ぶ複数のタイムスロットを含む特定のフレームをバッファし、（ｉｉ）リード信号に応答して前記タイムスロットの間で前記トリビュタリを切り替えるように構成されたスイッチ回路と、
メモリ回路であって、このメモリ回路に記憶されている接続マップの中の複数のＩＤに応答して前記リード信号を生成するように構成されたメモリ回路と、
を備えており、前記接続マップは、（ｉ）前記トリビュタリのそれぞれに対する前記ＩＤの高々１つと、（ｉｉ）前記トリビュタリでない別のものを運ぶ前記タイムスロットのそれぞれに対する前記ＩＤの中の１つとを定義することを特徴とするシステム。
【請求項１１】
請求項１０記載のシステムにおいて、前記特定のフレームは、同期光ネットワーク・フレームと同期デジタル・ハイアラーキ・フレームとの一方を含むことを特徴とするシステム。
【請求項１２】
請求項１１記載のシステムにおいて、Ｐは前記スイッチ回路の入力ポートの数、Ｑは前記スイッチ回路の出力ポートの数、Ｎは前記特定のフレームの中の（ｉ）ＳＯＮＥＴ同期トランスポート信号のレベル１のフレーム数又は（ｉｉ）同期トランスポート・モジュールのレベル０のフレーム数のいずれか一方とすると、前記接続マップは、
【数１】
2006311552.tif 000018
よりも小さなビット数を有することを特徴とするシステム。
【請求項１３】
請求項１２記載のシステムにおいて、前記接続マップは、
【数２】
2006311552.tif 000019
を超えないビット数を有することを特徴とするシステム。
【請求項１４】
請求項１２記載のシステムにおいて、前記接続マップは、
【数３】
2006311552.tif 000020
を超えないビット数を有することを特徴とするシステム。
【請求項１５】
請求項１２記載のシステムにおいて、前記接続マップは、
【数４】
2006311552.tif 000021
を超えないビット数を有することを特徴とするシステム。
【請求項１６】
請求項１０記載のシステムにおいて、前記メモリ回路は、更に、前記トリビュタリのそれぞれを単一のユニットとして切り替える際に用いる（ｉ）同期光ネットワーク・フレームと（ｉｉ）同期デジタル・ハイアラーキ・フレームとの一方として前記フレームを特定するデータをトリビュタリ・モジュールに記憶するように構成されていることを特徴とするシステム。
【請求項１７】
請求項１０記載のシステムにおいて、前記メモリ回路は、更に、前記トリビュタリのそれぞれを単一のユニットとして切り替える際に用いる（ｉ）仮想トリビュタリ構造を有する同期光ネットワーク・フレームと（ｉｉ）仮想コンテナ３構造を有する同期デジタル・ハイアラーキ・フレームと（ｉｉｉ）仮想コンテナ４構造を有する前記同期デジタル・ハイアラーキ・フレームとの１つとして前記フレームを特定するデータを記憶するように構成されていることを特徴とするシステム。
【請求項１８】
請求項１０記載のシステムにおいて、前記メモリ回路は、更に、（Ａ）前記トリビュタリのそれぞれを単一のユニットとして切り替える際に用いる（ｉ）同期光ネットワーク・フレームと（ｉｉ）同期デジタル・ハイアラーキ・フレームとの一方として前記フレームを特定するデータを記憶し、（Ｂ）前記トリビュタリのそれぞれを単一のユニットとして切り替える際に用いる（ｉ）仮想トリビュタリ構造を有する同期光ネットワーク・フレームと（ｉｉ）仮想コンテナ３構造を有する同期デジタル・ハイアラーキ・フレームと（ｉｉｉ）仮想コンテナ４構造を有する前記同期デジタル・ハイアラーキ・フレームとの１つとして前記フレームを特定するデータを記憶するように構成されていることを特徴とするシステム。
【請求項１９】
請求項１０記載のシステムにおいて、
前記リード信号に応答してパターン信号と選択信号とを生成するように構成されたロジック・ブロックと、
前記選択信号に応答して前記パターン信号と前記スイッチ回路の出力信号とを多重化するマルチプレクサと、
を更に備えていることを特徴とするシステム。
【請求項２０】
１フレームの中の複数のタイムスロットの間に配置された複数のトリビュタリをバッファする手段と、
リード・アドレスに応答して前記タイムスロットの間で前記トリビュタリを切り替える手段と、
接続マップにおける複数のＩＤに応答して前記リード・アドレスを生成する手段と、
を備えており、前記接続マップは、（ｉ）前記トリビュタリのそれぞれに対する前記ＩＤの高々１つと、（ｉｉ）前記トリビュタリではない他のものを運ぶ前記タイムスロットのそれぞれに対する前記ＩＤの中の１つとを定義することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは時間−空間スイッチに関し、更に詳しくは、トリビュタリ時間−空間スイッチのための接続メモリに関する。
【背景技術】
【０００２】
同期光ネットワーク（ＳＯＮＥＴ）や同期デジタル・ハイアラーキ（ＳＤＨ）などのトランスポート・ネットワーク標準は、効率的な帯域幅管理のためにリンク性能が時間的に均等に分割されている時分割多重化（ＴＤＭ）ネットワークにおいて用いられる。ＳＯＮＥＴフレームの帯域幅が最低すなわち最も粒度が大きな「次元の高い」スイッチング・ユニットは、同期トランスポート信号のレベル１（ＳＴＳ−１）フレームである。それぞれのＳＴＳ−１フレームは、１２５マイクロ秒（μｓ）で伝送される９ロー×９０カラムを有する。従って、ＳＴＳ−１フレーム・レートは、毎秒５１．８４ミリオン・ビット（Ｍｂｐｓ）である（＝５１８４万ビット）。複数のＳＯＮＥＴのＳＴＳ−１フレームは、相互に多重化されてより高いレートのフレームを形成する。現在は、定義されているＳＯＮＥＴのフレーム・レートは、ＳＴＳ−１、ＳＴＳ−３、ＳＴＳ−１２、ＳＴＳ−４８、ＳＴＳ−１９２及びＳＴＳ−７６８である。ＳＯＮＥＴのフレーム指定の中には、ペイロード結合（concatenation）を意味するｃが加えられているものがある。ＳＴＳ−Ｎ及びＳＴＳ−Ｎｃは、同じフレーム・レートを有する。ここで、Ｎは、１、３、１２、４８、１９２又は７６８である。
【０００３】
ＳＤＨにおいては、同期トランスポート・モジュールのレベル０（ＳＴＭ−０）フレームは、ＳＯＮＥＴのＳＴＳ−１フレームと同じフレーム・レートとロー・カラム構造とを有する。更にレベルの高いＳＤＨフレームは、ＳＴＭ−Ｎフレームとして知られており、ここで、Ｎは、表１に図解されているように、ＳＯＮＥＴのＳＴＳ−３ｃ、ＳＴＳ−１２ｃ、ＳＴＳ−４８ｃ、ＳＴＳ−１９２ｃ及びＳＴＳ−７６８ｃにそれぞれ対応して、１、４、１６、６４及び２５６であり得る。ＳＴＳ−１／ＳＴＭ−０時間−空間スイッチの実装は、ＳＯＮＥＴ／ＳＤＨカラム・スイッチとしても知られているが、ＳＯＮＥＴカラムとＳＤＨカラムとを同様に処理することができる。
【０００４】
【表１】
2006311552.tif 000003
【０００５】
しかし、ＳＴＳ−１／ＳＴＭ−０よりもスイッチングの粒度（グラニュラリティ）のレベルが低い時間−空間スイッチは、ＳＯＮＥＴフレームをＳＤＨフレームから区別するロジックを実装しなければならない可能性がある。それぞれのＳＯＮＥＴのＳＴＳ−１フレームは、同期ペイロード・エンベロープ（ＳＰＥ）においてペイロードを運び、これが、次に、仮想トリビュタリ（ＶＴ）として知られている「次元（オーダー）の低い」スイッチング・ユニットを運ぶ。ＳＤＨでは、この次元の低いスイッチング・ユニットは、トリビュタリ・ユニット（ＴＵ）として知られている。次に示す表２は、仮想トリビュタリに対するフレーム・サイズ及びレートをまとめている。
【０００６】
【表２】
2006311552.tif 000004
【０００７】
既存のトリビュタリ時間−空間スイッチは、次のソリューションを用いる。すなわち、（ｉ）フルブローン（full-blown）カラム・スイッチと、（ｉｉ）限定されたデータ・フォーマットとである。ここで、フルブローン・カラム・スイッチとは、任意のＳＯＮＥＴ／ＳＤＨカラムを任意の他のカラムに切り替えることができることを意味する。フルブローン・カラム・スイッチは、シリコンで実装するのは高価である。限定されたデータ・フォーマットのアプローチは、１フレームの中でスイッチングを提供するのに許容される構成が限定される。従来型のスイッチの中には、北アメリカでの標準（ＳＯＮＥＴ）だけをサポートし、ヨーロッパ及びアジアでの標準（ＳＤＨ）をサポートしないものがある。従来型のスイッチの中には、入来データを、サポートされるフォーマットに予めフォーマットするものがある。また、従来型のスイッチの中には、両方共がＳＯＮＥＴ標準であるにもかかわらず、ＶＴ１．５を処理することができるが、ＶＴ２トラフィックを処理できないものがある。
【発明の開示】
【０００８】
本発明は、１フレームの中の複数のタイムスロットの間に配置されている複数のトリビュタリを切り替える（スイッチングする）方法に関する。この方法は、（Ａ）前記フレームをバッファするステップと、（Ｂ）リード・アドレスに応答して前記タイムスロットの間で前記トリビュタリを切り替えるステップと、（Ｃ）接続マップにおける複数のＩＤに応答して前記リード・アドレスを生成するステップと、を含み、前記接続マップは、（ｉ）前記トリビュタリのそれぞれに対する前記ＩＤの中の高々１つと、（ｉｉ）前記トリビュタリではない他のものを運ぶ（carry）前記タイムスロットのそれぞれに対する前記ＩＤの中の１つとを定義する。
【０００９】
本発明の目的、特徴及び効果は、（ｉ）従来型の接続メモリよりも小さなメモリ空間を消費し、（ｉｉ）ＳＯＮＥＴにおいて定義されたすべてのトリビュタリ標準を処理し、（ｉｉｉ）ＳＤＨにおいて定義されたすべてのトリビュタリ標準を処理し、（ｉｖ）一定量のシリコン面積が与えられたときにトリビュタリ時間−空間スイッチのスイッチング帯域幅を最大化し、（ｖ）特定のフォーマットに予めフォーマットされた入来データなしで動作し、（ｖｉ）従来型のカラム・スイッチと比較して約３分の１の接続メモリのビット数を用い、及び／又は、（ｖｉｉ）カラム・オーバライドをサポートすることができるトリビュタリ時間−空間スイッチのための接続メモリを提供することを含む。
【００１０】
本発明の上述の及びそれ以外の目的、特徴及び効果は、以下の詳細な説明と添付の図面とから明らかである。
【発明を実施するための最良の形態】
【００１１】
図１を参照すると、本発明の好適実施例に従い、同期光ネットワーク（ＳＯＮＥＴ）フレーム１００における例示的な仮想トリビュタリ（ＶＴ）構造の図が示されている。フレーム１００は、ＳＯＮＥＴ同期トランスポート信号のレベル１（ＳＴＳ−１）フレームとして、概要が図解されている。ＳＯＮＥＴフレーム１００は、一般に、複数の（例えば、９０の）カラムを含む（左から右へ、カラム１−９０としてラベリングされている）。カラムは、それぞれが、一般に、複数の（例えば、９の）ローを含む。それぞれのローは、９０バイトのデータを有する。この仮想トリビュタリは、ＶＴ１．５トリビュタリ、ＶＴ２トリビュタリ、ＶＴ３トリビュタリ及びＶＴ６トリビュタリを含む。
【００１２】
９０カラムのＳＴＳ−１フレーム１００は、一般に、トランスポート・オーバヘッド（ＴＯＨ）カラム１０２として定義される。パス・オーバヘッド（ＰＯＨ）カラムは、フレーム１００の同期ペイロード・エンベロープ（ＳＰＥ）の任意の場所にあり得る。ＳＰＥは、一般に、カラム４からカラム９０までのローを含む。ここでの説明のために、ＰＯＨカラムは、カラム４の中に存在すると仮定する。カラム３３及び６２は、固定スタッフ（例えば、Ｓ１及びＳ２）カラムと称され、どの特定のＶＴにも属さない。
【００１３】
それぞれのＳＴＳ−１フレーム１００は、７つのＶＴグループ１０４ａ−１０４ｇを運ぶ（明瞭にする目的のために、グループ１０４ａ−１０４ｄだけが示されている）。ＶＴグループ１０４ａ−１０４ｇは、全体的にかつ個別的に、ＶＴグループ１０４と称することができる。それぞれのＶＴグループ１０４は、１２のカラムを占有し、同じタイプの仮想トリビュタリ（又は、単に短く、「トリビュタリ」と称する）を運ぶ。ＶＴグループ１０４が運ぶ可能性のある組み合わせは、これらに限定されるのではないが、４つのＶＴ１．５トリビュタリ、３つのＶＴ２トリビュタリ、２つのＶＴ３トリビュタリ、又は、１つのＶＴ６トリビュタリを含む。図１は、ＶＴグループ１０４ａ−１０４ｇのフレーム１００へのマッピングの概要を図解している。
【００１４】
それぞれのＶＴグループ１０４は、一般に、１又は複数の個別の仮想トリビュタリ１０６ａ−１０６ｚを含む（明瞭にするために、単にいくつかの個別のＶＴだけが示されている）。ＶＴ１０６ａ−１０６ｚは、全体として及び個別的に、ＶＴ１０６と称することができる。ＶＴ１０６のそれぞれにおけるカラムの数は、上述の表２に提供されている。図１の例では、４つの個別のＶＴ１．５である１０６ａ−１０６ｄが、ＶＴグループ１０４ａの中に配置されうる。３つのＶＴ２である１０６ｘ−１０６ｚが、ＶＴグループ１０４ｃの中に配置されうる。２つのＶＴ３である１０６ｍ−１０６ｎが、ＶＴグループ１０４
ｃの中に配置されうる。１つのＶＴ６である１０６ｐが、ＶＴグループ１０４ｄの中に配置されうる。ＶＴ６及びＶＴグループ１０４のこれ以外の構成が、特定の応用例の基準に合致するように実現されうる。
【００１５】
図２を参照すると、同期デジタル・ハイアラーキ（ＳＤＨ）フレーム１１０における例示的なトリビュタリ・ユニット（ＴＵ）構造の図が示されている。フレーム１１０は、ＳＤＨ同期トランスポート・モジュールのレベル０（ＳＴＭ−０）フレームとして、概要が図解されている。ＳＤＨフレーム１１０は、一般に、複数の（例えば、９０の）カラムを含む（左から右へ、カラム１−９０としてラベリングされている）。カラムは、それぞれが、一般に、複数の（例えば、９の）ローを含む。それぞれのローは、９０バイトのデータを有する。このトリビュタリ・ユニットは、ＴＵ−１１トリビュタリ、ＴＵ１２トリビュタリ及びＴＵ−２トリビュタリを含む。
【００１６】
トリビュタリ・ユニットは、一般に、ＳＯＮＥＴのＶＴのＳＤＨでの対応物である。ＳＤＨの標準によると、ＴＵは、ＶＴと同じようにアドレシングされるが、固定されたスタッフ・カラムがＳＴＭ−０フレームにおいて（ｉ）カラム３３及び６２か（ｉｉ）カラム５及び６かのどちらかを占有する点が異なる。特に、ＳＤＨにおけるトリビュタリ・グループ２（例えば、ＴＵＧ−２）は、ＳＯＮＥＴにおけるＶＴグループ１０４に類似する。以上の考察により、ＳＯＮＥＴのＶＴとＳＤＨのＴＵとの両方を１つのスイッチの中で混合することを可能にしながら、ＶＴ／ＴＵ接続性情報をトリビュタリ時間−空間スイッチの接続マップの中に圧縮することが可能になる。
【００１７】
９０カラムのＳＴＭ−０フレーム１１０の中の最初の３つのカラムは、一般に、トランスポート・オーバヘッド（ＴＯＨ）カラム１０２と定義される。パス・オーバヘッド（ＰＯＨ）カラムは、フレーム１００の同期ペイロード・エンベロープ（ＳＰＥ）の中の任意の場所にあり得る。ＳＰＥは、一般に、カラム４からカラム９０までのローを含む。ここでの説明のために、ＰＯＨカラムは、カラム４の中に存在すると仮定する。カラム３３及び６２又はカラム５及び６は、固定スタッフＳ１及びＳ２カラムと称され、どの特定のＴＵにも属さない。
【００１８】
それぞれのＳＴＭ−０フレーム１１０は、７つのＴＵグループ１１４ａ−１１４ｇ（明瞭にするために、ＴＵグループ１１４ａ−１１４ｃだけが示されている）を運ぶ。ＴＵグループ１１４ａ−１１４ｇは、全体的にかつ個別的に、ＴＵグループ１１４と称される。それぞれのＴＵグループ１１４は、１２のカラムを占有し、同じタイプのトリビュタリ・ユニット（又は、単に短く、「トリビュタリ」と称する）を運ぶ。ＴＵグループ１１４が運ぶ可能性のある組み合わせは、これらに限定されるのではないが、４つのＴＵ−１１トリビュタリ、３つのＴＵ−１２トリビュタリ、又は、１つのＴＵ−２トリビュタリを含む。図２は、ＴＵグループ１１４のフレーム１１０へのマッピングの概要を図解している。
【００１９】
それぞれのＴＵグループ１１４は、一般に、１又は複数の個別のトリビュタリ・ユニット１１６ａ−１１６ｚを含む（明瞭にするために、単にいくつかの個別のＴＵだけが示されている）。ＴＵ１１６ａ−１１６ｚは、全体として及び個別的に、ＴＵ１１６と称することができる。ＴＵ１１６のそれぞれにおけるカラムの数は、上述の表２に提供されている。図２の例では、４つの個別のＴＵ−１１である１１６ａ−１１６ｄが、ＴＵグループ１１４ａの中に配置されうる。３つのＴＵ−１２である１１６ｘ−１１６ｚが、ＴＵグループ１１４ｂの中に配置されうる。１つのＴＵ−２である１１６ｐが、ＴＵグループ１１４ｃの中に配置されうる。ＴＵ１１６及びＴＵグループ１１４のこれ以外の構成が、特定の応用例の基準に合致するように実現されうる。
【００２０】
トリビュタリ・レベルにおいて費用効率よく帯域幅を管理することができることは、一般に、粒度がより低い（less granular）ＳＴＳ−１／ＳＴＭ−０フレーム・レベルにおけるよりも、サービル・プロバイダにとって有益である。例えば、Ｔ１トラフィックは、１つのＶＴ１．５の上にマッピングが可能であり、ＳＴＳ−１ペイロードは、２８までのそのようなトリビュタリ（又は、ストリーム）を運ぶことができる。同様にして、１０ＢａｓｅＴのイーサネット（登録商標）接続（１０Ｍｂｐｓ）は、７つのＶＴ１．５の上にマッピングが可能であり、ＳＴＳ−１は、従って、そのような接続を４つ運ぶ。このよう
にして、トリビュタリ時間−空間スイッチングは、ＳＴＳ−１／ＳＴＭ−０レベルでの帯域幅管理と比較して、帯域幅の利用を増加させる。
【００２１】
システム設計を単純化するために、本発明によるトリビュタリ時間−空間スイッチは、表２にリスト化されているトリビュタリの任意の組み合わせを切り替えることができる。トリビュタリ時間−空間スイッチにおけるそのような能力がなければ、このシステムは、例えば、単にスイッチングの目的のために、１つのトリビュタリ・フォーマットを別のトリビュタリ・フォーマットに変換しなければならない。例えば、このシステムは、ＶＴ１．５をスタッフし、結果的に得られるＶＴ２を、ＶＴ２だけをスイッチング可能なトリビュタリ時間−空間スイッチに送ることにより、ＶＴ１．５をＶＴ２に変換する。同様に、トリビュタリ時間−空間スイッチは、ＳＯＮＥＴ及びＳＤＨトリビュタリをスイッチングすることが可能である。
【００２２】
図３を参照すると、第１のシステム１２０の例示的な実装が示されている。このシステム（又は、回路）１２０は、トリビュタリ時間−空間スイッチ、又は、短くスイッチと称される。スイッチ１２０は、カラム粒度を用いて非制限的でない態様で、ある数（例えば、Ｐ）のＳＴＳ−Ｎストリーム（ここで、Ｎは、１、３、１２、４８、１９２又は７６８）からトラフィックを得るように構成されうる。従って、入力カラムのいくつかは、空間と時間との両方においてスイッチングがなされる。
【００２３】
時間−空間スイッチ１２０は、一般に、スイッチ・コア回路（又は、モジュール）１２２と、メモリ回路（又は、モジュール）１２８と、コントローラ回路（又は、モジュール）１３０とを含む。信号（例えば、ＩＮ）は、入力ポート１３２において、スイッチ・コア回路１２２に受け取られる。信号（例えば、ＯＵＴ）は、スイッチ・コア回路１２２の出力ポート１３４において与えられる。信号（例えば、ＳＣＷＡ）は、コントローラ回路１３０からスイッチ・コア回路１２２に与えられる。信号（例えば、ＣＭＲＡ）は、コントローラ回路１３０からメモリ回路１２８に与えられる。信号（例えば、ＳＣＲＡ）は、メモリ回路１２８からスイッチ・コア回路１２２に与えられる。
【００２４】
信号ＳＣＷＡは、スイッチ・コア・ライト（書き込み）アドレス信号と称される。信号ＳＣＷＡは、信号ＩＮにおいて入来フレーム１００／１１０の個別のカラムをどこに書き込むかを識別するライト・アドレス値をスイッチ・コア回路１２２まで運ぶ。
【００２５】
信号ＳＣＲＡは、スイッチ・コア・リード（読み出し）アソレス信号と称される。信号ＳＣＲＡは、信号ＯＵＴを介して読み出す記憶されているフレーム１００／１１０の個別のカラムの中の特定の１つを識別するリード・アドレス値をスイッチ・コア回路１２２まで運ぶ。
【００２６】
信号ＣＭＲＡは、接続マップ・リード・アドレス信号（又は、カウンタ信号）と称される。信号ＣＭＲＡは、信号ＳＣＲＡにおいてリード・アドレスを生成するのに用いられる特定の接続マップ値を識別するリード・アドレス（又は、カラム・カウンタ）をメモリ回路１２８まで運ぶ。
【００２７】
スイッチ・コア回路１２２は、一般に、バッファ回路（又は、モジュール）１２４とバッファ回路（又は、モジュール）１２６とを含む。バッファ回路１２４及び１２６は、相互に類似している。バッファ回路１２４及び１２６は、それぞれが、ＳＴＳ−ＮデータのＰ個のロー（例えば、９０ＰＮバイト）を記憶することができる。それぞれのバッファ回路１２４及び１２６は、一般に、９０Ｎバイト・サイクルの間でリード・バッファであることとライト・バッファであることとの間で交代する。この場合、一方のバッファがリード・バッファであれば、その間は、他方のバッファはライト・バッファである。時間−空間スイッチング機能を達成するために、現在のローからのデータが信号ＳＣＷＡ当たりシーケンシャルにライト・バッファを充足していくにつれ、前のローからのデータは、信号ＳＣＲＡにおいて特定された順序に従ってリード・バッファから読み出される。
【００２８】
メモリ回路１２８は、トリビュタリ・タイプ・メモリ（ＴＴＭＥＭ）（又は、モジュール）１３６と接続マップ（又は、モジュール）１３８とを記憶するように構成される。ＴＴＭＥＭ１３６と接続マップ１３８とは、一般に、信号ＳＣＲＡにおけるスイッチ・コア・リード・アドレスのための生成器として機能する。スイッチ・コア・リード・アドレス
は、次に、一般に、信号ＣＭＲＡにおいてコントローラ回路１３０によって生成される出力カラム・カウンタ・アドレスによってインデクスが付される。ＴＴＭＥＭ１３６は、一般に、ＶＴ及びＴＵをルーティングするのに用いられるトリビュタリ・タイプ情報を記憶する。接続マップ１３８は、一般に、ＶＴ及びＴＵをルーティングするのにやはり用いられるスイッチング情報を記憶する。
【００２９】
スイッチ・コア回路１２２は、一般に、Ｐ個の入力（ライト）ポート１３２と、Ｑ個の出力（リード）ポート１３４とを有する。Ｐ個の入力ポート１３２は、８Ｐビット幅の単一のライト・ポートとして、論理的に構成される。Ｑ個の出力ポート１３４は、それぞれが８ビット幅であるＱ個のリード・ポートとして論理的に構成される。
【００３０】
物理的実装の問題により、それぞれのスイッチ・コア回路１２２のリード・ポート１３４の数が制限され、Ｑ個のリード・ポート１３４よりも少ない数を有することになる。例えば、それぞれのスイッチ・コア回路１２２は、Ｋ個のリード・ポート１３４を有しうる。従って、Ｋ個のリード・ポートと１つのライト・ポートとを有するスイッチ・コア回路１２２の
【００３１】
【数５】
2006311552.tif 000005
個のコピーを実現して、Ｑ個のリード・ポート１３４を生じさせることができる。関数
【００３２】
【数６】
2006311552.tif 000006
は、一般に、ｘ以上の最小の整数を表す。
【００３３】
図４を参照すると、複数のスイッチ・コア回路１２２ａ−１２２ｍを有する第２のシステム１５０の例示的な実相のブロック図が示されている。このシステム（又は、回路）１５０は、一般に、Ｍ個のスイッチ・コア回路１２２ａ−１２２ｍと、Ｍ個のメモリ回路１２６と、コントローラ回路１３０とを有する。ここで、Ｍは、１よりも大きな整数である。スイッチ・コア回路１２２ａ−１２２ｍは、スイッチ・コア回路１２２と同様であり得るが、Ｋ個のリード・ポートを有する。ここで、Ｋ＜Ｑであり、ＭＫ＝Ｑである。
【００３４】
スイッチ・コア回路１２２ａ−１２２ｍは、バッファ回路１２４及び１２６のそれぞれからの１ページを有するように概要が図解されている。バッファ回路１２４及び１２６の他方のページは、明瞭にするために、示されていない。同じバッファ回路１２４／１２６の２つのページは、それぞれが、一般に、同じＫ個のリード・アドレスとリード・データ・ポートとを共有する。スイッチ・コア回路１２２ａ−１２２ｍのそれぞれのコピーは、一般に、接続マップ１３８によってインデクス付けがなされる（図３を参照）。ＴＴＭＥＭ１３６と接続マップ１３８とは、メモリ回路１２８によって用いられ、Ｋ個の独立なリード・アドレスを生成する。メモリ回路１２８のすべてのＭ個のコピーは、一般に、コントローラ回路１３０からの同じリード・アドレスを共有する。リード・アドレスは、典型的には、現在の出力タイムスロットを指示するカウンタである。通常、それぞれのスイッチ・コア回路は、受け取ったフレーム１００／１１０からの９０×８×２×Ｐ×Ｎ＝１４４０ＰＮビットのデータを記憶する。Ｍ個のスイッチ・コア回路は、受け取ったフレーム１００／１１０からの１４４０ＭＰＮビットのデータを記憶する。例えば、毎秒８００億ビット（８０ビリオン＝Ｇｂｐｓ）のＳＯＮＥＴトリビュタリを提供するには、Ｐ＝３２及びＳＴＳ−４８（Ｎ＝４８）の入力ポートを有する時間−空間スイッチは、Ｍ×２，２１１，８４０ビットを記憶することができる。
【００３５】
図５を参照すると、第２のシステム１５０のための接続マップ１６０が示されている。接続マップ１６０は、一般に、システム１５０のＱ個の出力ポートのそれぞれに１つずつの、複数の（例えば、Ｑ個の）接続メモリ・モジュール１６２ａ−１６２ｑ（モジュール１６２ａのＱ個の例）を有する。接続メモリ・モジュール１６２ａ−１６２ｑは、個別的に、接続メモリ・モジュール１６２とも称される。特定の出力ポートのための接続メモリ・モジュール１６２のリード・アドレスは、一般に、そのポートのための出力タイムスロットに対応する。システム１５０については、それぞれの出力ポートに対して、９０Ｎ個の出力タイムスロットが存在し、コントローラ回路１３０は、１出力タイムスロットあたり１アドレスとして９０Ｎ個のリード・アドレスすべてにわたって循環し、反復的に始点に戻る。ヒットレスの再構成をサポートしてすべてのＳＯＮＥＴ／ＳＤＨフレームが再構
成イベントの前後で完全にスイッチングされるようにするために、接続メモリ・モジュール１６２ａ−１６２ｑは、二重バッファされることがある。従って、ＳＯＮＥＴ／ＳＤＨフレーム１００／１１０の一部をその再構成イベントの前に１つの出力タイムスロットに送りフレーム１００／１１０の残りをそのイベントの後で別の１つの出力タイムスロットに送る再構成スロットは、ヒットレスではない。接続メモリ・モジュール１６２ａ−１６２ｑの半分は、残りの半分がスタンバイ状態にある間はアクティブである。コントローラ回路１３０がアクティブな接続マップを読み出す間に、接続の新たな組が、実質的に同時にそのスタンバイ状態の接続マップに書き込まれる。コントローラ回路１３０は、一般に、ＳＯＮＥＴ／ＳＤＨフレーム境界におけるアクティブなマップとスタンバイ状態のマップとをスワップして、ヒットレスな再構成を達成する。このようにして、従来型の接続メモリ・マップは、１８０Ｎ個のエントリを有する。
【００３６】
上述の接続メモリ・マップ１６０から生成された出力リード・アドレスは、スイッチ・コア回路１２２に対するリード・アドレス値を生成する機能への入力を提供する。上述のシステム１５０に対しては、出力タイムスロットが接続される９０ＰＮ個の入力タイムスロットに対応して、９０ＰＮのアドレスが存在する。従来型の接続メモリ・モジュールの出力データは、従って、少なくとも、
【００３７】
【数７】
2006311552.tif 000007
ビット幅である。Ｑ個の接続メモリ・モジュールを有する従来型の接続マップの全体のビット数は、従って、
【００３８】
【数８】
2006311552.tif 000008
ビットである。
【００３９】
図６を参照すると、ＳＯＮＥＴトリビュタリ・スイッチング・システム１７０の例示的な実装のブロック図が示されている。システム（又は、回路）１７０は、一般に、複数の回路（又は、モジュール）１７２ａ−１７２ｎと１つの回路（又は、モジュール）１７４とを有する。回路１７４は、トリビュタリ・スイッチ・コア回路として動作する。トリビュタリ・スイッチ・コア回路１７４は、スイッチ・コア回路１２２とスイッチ・コア回路１２２ａ−１２２ｍとのいずれかと類似している。
【００４０】
回路１７２ａ−１７２ｎは、カラム・アライナ回路と称することができる。カラム・アライナ回路１７２ａ−１７２ｎは、それぞれのＳＴＳ−１／ＳＴＭ−０フレームの中の同期ペイロード・エンベロープ（ＳＰＥ）を予めアラインした後で、ＳＯＮＥＴ／ＳＤＨフレームをトリビュタリ・スイッチ・コア回路１７４に送るように動作する。ＳＰＥの最初のバイトの厳密な位置はあまり重要ではないのであるが、その理由は、すべてのＳＰＥアラインされたＳＴＳ−１／ＳＴＭ−０フレームの間で同一であるからである。
【００４１】
図７を参照すると、例示的な非アラインＳＴＳ−１フレーム１８０と結果的なアラインＳＴＳ−１フレーム１８２とが示されている。非アラインＳＴＳ−フレーム１８０は、（ｉ）通常通りにアラインされたトランスポート・オーバヘッド（ＴＯＨ）カラム１８４（例えば、フレームの最初の３カラム）と、（ｉｉ）非アライン・フレーム１８０の中のエンベロープ・キャパシティ１９０とアラインされていないＳＰＥ１８８の中のパス・オーバヘッド（ＰＯＨ）カラム１８６及びそれ以外のカラム（例えば、カラム４からカラム９０まで）とを有しうる。カラム・アライナ１７２ａ−１７２ｎは、非アライン・フレーム１８０のエンベロープ・キャパシティの中のカラムを再アラインすることにより、ＳＰＥ１８８の全体がアライン・フレーム１８２のエンベロープ・キャパシティ１９０とアラインするようにできる。このようにして、ＰＯＨカラム１８６は、一般に、アライン・フレーム１８２における第４のカラムを占める。
【００４２】
それぞれのＳＴＳ−１フレームは高々２８のトリビュタリ（例えば、２８のＶＴ１．５）を有するので、トリビュタリを時間においてインターリーブし、１トリビュタリ・ペイロードの中のトリビュタリ・カラムの時間的順序を固定することができる。例えば、トリビュタリ時間−空間スイッチ回路は、一般に、特定のＶＴ２の中で４つのカラムの時間的順序を維持する。従って、コントローラ回路１３０にデータを読み出させる前に、スイッチ・コア回路１２２の１ページの中にＳＯＮＥＴフレームの１つのロー全体を記憶するこ
とは、必要でない可能性がある。従来型のカラム・スイッチ・コア回路は、概念的に単純であるが、ＳＯＮＥＴトリビュタリ時間−空間スイッチが利用しない可能性がある柔軟性、すなわち、任意の入力カラムを任意の出力カラムに切り替える能力を提供する。本発明は、それに代わって、ＳＯＮＥＴトリビュタリ切り替えパターンを用いて接続マップ１３８におけるメモリ利用を低下させる技術を提供する。
【００４３】
本発明は、一般に、トリビュタリ時間−空間スイッチのためのメモリ効率のよい接続マップを提供する。トリビュタリ時間−空間スイッチは、接続指向のスイッチであって複数の入力と複数の出力とを備えており、接続マップに記憶された接続性情報に従って空間及び時間の両者に関してＳＯＮＥＴ／ＳＤＨトリビュタリ・ペイロードを切り替えることができる。本発明のある実施例によると、圧縮されたスイッチング接続性情報を含む複数のメモリ・モジュールを有する接続マップが、一般に、従来型の設計と比較してメモリ使用を減少させる。
【００４４】
図１を再び参照すると、トリビュタリ時間−空間スイッチ１２０／１５０／１７０は、１トリビュタリの中でのカラムの時間的順序を維持することができる（例えば、ＶＴ又はＴＵ）。例えば、このトリビュタリ時間−空間スイッチは、ＳＴＳ−１フレーム１００の中のカラム５（例えば、ＶＴ１０６ａの第１のカラムとＶＴグループ１０４ａの第１のカラムとの中のカラムＡ１）を、同じ又は別のＳＴＳ−１フレームの中のカラム３４（例えば、ＶＴ１０６ａの第２のカラムとＶＴグループ１０４ａの第５のカラムとの中のカラムＡ２）と時間スイッチングことを禁止しうる。この禁止は、一般に、ＶＴグループ１０４がＶＴ１．５ｓ、ＶＴ２ｓ、ＶＴ３ｓ又はＶＴ６ｓだけを搬送するかどうかとは無関係に、特定のトリビュタリに属するコラムの時間的再順序付けを防止する。同様の禁止を、ＳＴＭ−０フレーム１１０に適用することもできる。
【００４５】
トリビュタリ時間−空間スイッチ１２０／１５０／１７０は、切り替えられた（スイッチングされた）コラムの間での時間的な順序付けが変更されずに維持される場合には、特定のグループの中での時間的スイッチングを許容しうる（例えば、矢印１９２）。例えば、トリビュタリ１０６ａの中のカラムＡ１、Ａ２、Ａ３は、それぞれを、同じトリビュタリ１０６ａの中のカラムＢ１、Ｂ２、Ｂ３に切り替えることができる。同様に、許容された時間的スイッチを、ＳＴＭ−フレーム１１０に適用することが可能である。従って、接続マップ１３８は、特定のトリビュタリの中の１つのカラムを切り替えるのに十分なデータを記憶するだけでもあり得る。トリビュタリ時間−空間スイッチは、その１つのカラムに対するデータを同じ特定のトリビュタリの中の他のすべてのカラムに適用して時間的な順序付けを維持することがあり得る。特定のトリビュタリの中の他のカラムをどこにスイッチングするかを特定するのに追加的なメモリを用いることは冗長であり、従って回避することができる。
【００４６】
図２を再び参照すると、トリビュタリ時間−空間スイッチ１２０／１５０／１７０は、切り替えられた（スイッチングされた）コラムの間での時間的な順序付けが変更されずに維持される場合には、カラムの第１のグループ１０４／１１４から第２のグループ１０４／１１４への時間的を許容しうる（例えば、矢印１９３）。例えば、ＴＵグループ１１４ａの中のカラムＡ１、Ａ２、Ａ３は、それぞれを、ＴＵグループ１１４ｂの中のカラムＺ１、Ｘ３（Ｚ１の右側の４つのカラム）とＹ４（Ｘ３の右側の４つのカラム）とに切り替えることができる。同様に、許容された時間的スイッチを、ＳＴＭ−フレーム１００に適用することが可能である。
【００４７】
図８を参照すると、例示的なトリビュタリ・スイッチングＩＤの表３が示されている。ＶＴ／ＴＵをスイッチングする際にＳＴＳ−１／ＳＴＭ−０フレームにおいて９０のカラムのそれぞれを個別にアドレシングするのではなく、本発明は、表３で定義されている高々３４のＶＴ／ＴＵスイッチング・ユニットをアドレシングして、ＳＯＮＥＴ及びＳＤＨ標準で定義されたすべてのＶＴ及びＴＵを完全にアドレシングする。従来のように９０のカラムをアドレシングするのと比較すると、ＳＴＳ−１／ＳＴＭ−０フレームにおいて、３４のＶＴ／ＴＵスイッチング・ユニットをアドレシングすると、一般に、接続マップ１３８のメモリ・ビット使用を
【００４８】
【数９】
2006311552.tif 000009
ビットから
【００４９】
【数１０】
2006311552.tif 000010
ビットまで減らすことができる。Ｔを一意的なＶＴ／ＴＵスイッチング・ユニットＩＤの数とすると、接続マップ１３８のメモリ・ビット使用は、
【００５０】
【数１１】
2006311552.tif 000011
ビットとして与えることができる。しかし、スイッチ・コア・アドレス値は、一般に、ＳＯＮＥＴ及びＳＤＨフレームの間で異なる。このようにして、操作されているＶＴ／ＴＵスイッチング・ユニットのタイプが識別されるはずである。
【００５１】
図９を参照すると、ＴＴＭＥＭにおける第１の例示的なデータ・フィールドの表４が示されている。表４は、一般に、それぞれのＳＴＳ−１／ＳＴＭ−０フレームに対し、そのフレームが（ｉ）ＶＴ構造のＳＯＮＥＴフレームなのか、（ｉｉ）ＶＣ−３構造のＳＤＨフレームなのか、（ｉｉｉ）ＶＣ−４構造のＳＤＨフレームなのかをまとめている。ＳＴＳ−Ｎフレーム又は同等のフレームに対して、それぞれの出力ポートは、一般に、２Ｎバイトを有するＴＴＭＥＭ１３６を含む。２のファクタが、ヒットのない認識に対する二重のバッファリングをサポートする。
【００５２】
図１０を参照すると、ＴＴＭＥＭ１３６の中の第２の例示的なデータ・フィールドの表５が示されている。表５は、表４よりも更に接続マップ情報を圧縮するために用いることができる。固定されたスタッフ・カラムは（ｉ）カラム５及び６か、（ｉｉ）カラム３２及び６２かのいずれかであるから、スタッフ・カラム情報はＴＴＭＥＭ１３６において符号化され、トリビュタリ時間−空間スイッチは固定されたスタッフ・カラムを相互に接続することが禁止される。従って、ＴＴＭＥＭ１３６において特定されているように固定されたスタッフ・カラムに対応する出力タイムスロットは、固定されたスタッフ・カラムを含む入力タイムスロットに接続するだけである。スタッフ・カラムは、一般に、同様な構造を有する入力フレーム及び出力フレームを結果的に生じる。その理由は、入力及び出力スタッフ・カラムは、一般に、ＶＣ−３又はＶＣ−４フレームの中の同一のタイムスロットを占有するからである。接続マップ１３８におけるビット数は、一般に、従来型のアプローチにおける
【００５３】
【数１２】
2006311552.tif 000012
ビットから
【００５４】
【数１３】
2006311552.tif 000013
ビットまで減少する（例えば、Ｔ＝３２である）。
【００５５】
図１１を参照すると、ＶＣ−４構造のＳＴＭ−１フレームの図が示されている。ＳＤＨは、一般に、４つのＴＵ−１１、３つのＴＵ−１２又は１つのＴＵ−２がＴＵＧ−２に多重化され、その中の７つが、（ｉ）（管理ユニットである）ＡＵ−３の中に入るＶＣ−３か、（ｉｉ）その中の３つがＶＣ−４に多重化されＡＵ−４の中に入るＴＵＧ−３か、のいずれかに多重化される。更に、１つのＴＵ−３が１つのＴＵＧ−３の中に入り、ＴＵＧ−３の中の３つがＶＣ−４に多重化され、ＶＣ−４はＡＵ−４の中に入る。３つのＡＵ−３又は１つのＡＵ−４が、（管理ユニット・グループである）ＡＵＧ−１の中に入る。すべての場合に、ＡＵＧ−１がＡＵ−３を含む場合には、スタッフ・カラムは、図１に示されている同等のＳＯＮＥＴのＳＴＳ−１カラムの番号（ナンバリング）を用いてカラム３３及び６２を占有する。そうでない場合には、ＡＵＧ−１はＡＵ−４を含み、この場合には、スタッフ・カラムは、（図１１に示されているように）カラム５及び６を占有する。
【００５６】
図１２を参照すると、ＴＴＭＥＭ１３６における第３の例示的なデータ・フィールドの表６が示されている。表６のデータは、３つのトランスポート・オーバヘッド（ＴＯＨ）カラム１０２を単一のＶＴ／ＴＵスイッチ・ユニットＩＤとして特定することによって、接続マップ１３８を更に圧縮することができる。３つのカラムは、ＳＯＮＥＴ及びＳＤＨ標準において矛盾なく定義（well defined）され、３つのカラムの内部での時間スイッチングは行われない。更なるエンハンスメントにより、接続マップ１３８のビット数は、
【００５７】
【数１４】
2006311552.tif 000014
ビットまで減少させることが可能である（例えば、Ｔ＝３０）。
【００５８】
図１３を参照すると、ＴＴＭＥＭ１３６における第４の例示的なデータ・フィールドの表７が示されている。パス・オーバヘッド（ＰＯＨ）カラムが同一のタイムスロットに予めアラインされている限り、なお、ここでは一般性を失うことなくカラム４であると装丁されるが、ＰＯＨ及びＴＯＨカラムは、単一のＶＴ／ＴＵスイッチ・ユニットＩＤとして一体にグループ化することができる。従って、接続マップ１３８は、更に、
【００５９】
【数１５】
2006311552.tif 000015
ビットまで減少させることができる（例えば、Ｔ＝２９）。
【００６０】
Ｔを３２以下に維持することにより、一般に、接続マップ１３８の幅が余分なビットを成長させることを防止することができる。上述の議論は、ＳＯＮＥＴ及びＳＤＨ標準とほぼ一貫する制約条件を課すことにより、Ｔを２９まで減少させる。一意的なＶＴ／ＴＵスイッチング・ユニットＩＤの全体の数が３２（例えば、５ビット値）に達する前にＴが２９まで減少すると、３つの余分なＶＴ／ＴＵスイッチング・ユニットＩＤが利用可能になる。余分なＶＴ／ＴＵスイッチング・ユニットＩＤは、トリビュタリ時間−空間スイッチのための他の作用が実行されるように告知するのに用いられる。例えば、１又は複数の余分なスイッチング・ユニットＩＤを、オーバライド指示（override indications）として定義することができる。
【００６１】
図１４を参照すると、システム２００におけるカラム・オーバライド機能の例示的な実装の図が示されている。システム（又は、回路）２００は、一般に、スイッチ・コア回路１２２と、メモリ回路１２８と、回路（又は、モジュール）と、マルチプレクサ２０４とを有する。システム２００は、回路２０２が追加されマルチプレクサ２０４が追加されたシステム１２０（図３）に類似している。表５のトリビュタリ・タイプの情報は、メモリ回路１２８に記憶されうる。
【００６２】
回路２０２は、ロジック回路として言及することができる。ロジック回路２０２は、信号ＳＣＲＡに応答して信号（例えば、Ａ）を生成するように動作する。信号Ａは、１カラム幅のビット・パターンを搬送する。ロジック回路２０２は、また、信号ＳＣＲＡに応答して信号（例えば、Ｓ）を生成するように動作する。信号Ｓは、マルチプレクサ２０４を制御するのに用いられる選択信号として言及されうる。
【００６３】
信号ＳＣＲＡの中のＶＴ／ＴＵスイッチング・ユニットＩＤがオーバライドＩＤの中の１つであるときは、ロジック回路２０２は、選択信号Ｓをリンク２０８上に生成し、その際に、リンク２０６上のデータ信号Ｄにおけるスイッチ・コア回路１２２からのデータは２から１のマルチプレクサ２０４によって無視される。その代わり、ロジック回路２０２は、リンク２１０上の信号Ａにおいて関連するオーバライド・バイトを生成する。従って、出力信号ＯＵＴにおけるフレームは、信号ＩＮにおいて受け取られたデータの１又は複数のカラムの代わりに、信号Ａからの１又は複数のオーバライド・パターンを運ぶ。
【００６４】
余分のＩＤは、カラム・オーバライドを生成するのに用いられる。カラム・オーバライドは、アラームを符号化し、情報を信号ＯＵＴの出力ストリームの中に一時化するのに有用である。例えば、カラム・オーバライドのための３つのスイッチング・ユニットＩＤは、（ｉ）アラームと、（ｉｉ）用意されていない指示と、（ｉｉｉ）所定の定数とを定義する。アラーム条件は、第１の所定のパターンによって指示される（例えば、すべて１、１６進ＦＦ）。用意されていない条件は、オーバライドされている特定のカラム（又は、タイムスロット）が用意されていないことを指示するのに用いられる。所定の定数は、ユーザの定義による告知目的のために用いられる。
【００６５】
本発明は、最初に、スイッチング・ユニット（ＳＯＮＥＴ／ＳＤＨフレームの中のカラムの組）をトランスポート・オーバヘッド・カラム（ＴＯＨ）かパス・オーバヘッド・カラム（ＰＯＨ）か固定されたスタッフ・カラムかＶＴ／ＴＵかに分類することによって、ＳＯＮＥＴ／ＳＤＨトリビュタリのアドレシングを実現する。後者の場合には、ＳＴＳ−１フレーム又はＳＴＭ−０フレームの受信が識別される（３以上のＮに対してＳＴＳ−Ｎフレーム又はＳＴＭ−Ｎ／３フレームの最初のカラムから始まるすべてのＮ個のカラムの中からの特定のカラム）。ＶＴグループ／ＴＵＧ−２が、次に識別される。個々のＶＴ／
ＴＵも識別される。フレームとグループとトリビュタリとの情報は、ＳＯＮＥＴ／ＳＤＨフレームにおける個別のカラムではなくスイッチング・ユニット（ＶＴ及びＴＵ）の位置を符号化することにより、
【００６６】
【数１６】
2006311552.tif 000016
ビット以下のサイズを有する圧縮された接続マップの中に符号化される。ただし、ここで、Ｔは、実質的に９０よりも小さい。
【００６７】
それぞれのＳＴＳ−１／ＳＴＭ−０の構造が識別され、圧縮された接続マップのサイズが２Ｎバイトのデコーダ・メモリ（ＴＴＭＥＭとも称される）を用いた復号化を助け、接続マップが、それぞれのトリビュタリの個別のカラムをアドレシングするのではなく、ＳＯＮＥＴ／ＳＤＨフレームにおけるトリビュタリの位置を符号化することを可能にする。固定されたスタッフ・カラムの位置は、ＴＴＭＥＭに記憶された情報で符号化される。このシステムは、固定されたスタッフの相互接続を禁止しうる。入力フレームからの固定されたスタッフ・カラムは、出力フレームと同じ位置にあり得る。従って、入力フレームと出力フレームとの両方が、同様に、構造化されたトリビュタリＳＯＮＥＴ／ＳＤＨフレームであり得る。
【００６８】
エントリを接続マップに追加して、（ｉ）ＳＯＮＥＴ／ＳＤＨパス・アラーム指示信号、（ｉｉ）ＶＴトリビュタリ・アラーム指示信号（ＡＩＳ−Ｖ）、（ｉｉｉ）用意されていないパスなど、特別の告知条件を符号化するカラム・オーバライドをサポートすることができる。接続マップで符号化される追加的な条件が与えられると、接続マップのサイズは、
【００６９】
【数１７】
2006311552.tif 000017
ビットとして与えることができる。ただし、ここで、Ｃは、告知（signaling）条件の数を表す。
【００７０】
トランスポート・オーバヘッド（ＴＯＨ）カラムは、３つの別個のカラムの代わりにカラムの１グループとしてスイッチングが可能である。ＰＯＨカラムは、ＴＯＨカラムから別個にスイッチングすることができる。更に、ＰＯＨカラムとＴＯＨカラムとは、スイッチング目的のための単一のグループとして扱うことができる。
【００７１】
ある実施例では、このシステムは、圧縮された接続情報（例えば、接続マップ１３８）とトリビュタリ・タイプの情報（例えば、ＴＴＭＥＭ１３６）とを記憶するのに別個のメモリ回路を提供することができる。別の実施例では、圧縮された接続マップ・データとトリビュタリ・タイプの情報との両方を、単一のメモリ回路（例えば、１２８）に記憶することができる。ＴＴＭＥＭ情報も、圧縮された接続マップの内部に入れることができる。
【００７２】
本発明の様々な信号は、一般に、「オン」（例えば、デジタル・ハイ又は１）か、「オフ」（例えば、デジタル・ロー又は０）である。しかし、信号のオン（例えば、アサート）及びオフ（例えば、デアサート）状態の特定の極性は、特定の実装の設計基準に合致するように調整することが可能である（例えば、逆転させる）。更に、インバータを追加して、信号の特定の極性を変化させることができる。本発明は、また、この明細書に記載されているように、ＡＳＩＣやＦＰＧＡを準備することによって、又は、従来型のコンポーネント回路（ステートマシンを実装する従来型の回路など）の適当なネットワークを相互に接続することにより実現することができる。しかし、それを修正することは、この技術分野の当業者にとっては明らかである。この明細書では、「同時に（同期して）」という用語は、ある共通の時間周期を共有するイベントを説明するのに用いられているが、この用語が、同一の時点で開始し同一の時点で終了し又は同一の継続時間を有するイベントに限定されることは意図されていない。
【００７３】
以上で本発明をその好適実施例を参照して特に示し説明してきたが、この技術分野の当業者によって理解されるように、本発明の精神及び範囲から逸脱することなく、形式及び詳細において様々な変更をなすことが可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の好適実施例による同期光ネットワーク・フレームにおける例示的な仮想トリビュタリ構造の図である。
【図２】同期デジタル・ハイアラーキ・フレームにおける例示的なトリビュタリ・ユニットの図である。
【図３】第１のシステムの例示的な実装の図である。
【図４】複数のスイッチ・コア回路を有する第２のシステムの例示的な実装のブロック図である。
【図５】第２のシステムのための接続マップのブロック図である。
【図６】ＳＯＮＥＴトリビュタリ・スイッチング・システムの例示的な実装のブロック図である。
【図７】例示的な非アラインＳＴＳ−１フレームと結果的なアラインＳＴＳ−１フレームとの図である。
【図８】例示的なトリビュタリ・スイッチング・ユニットＩＤの表である。
【図９】トリビュタリ・タイプのメモリ回路における第１の例示的なデータ・フィールドの表である。
【図１０】トリビュタリ・タイプのメモリ回路における第２の例示的なデータ・フィールドの表である。
【図１１】ＶＣ−４構造のＳＴＭ−１フレームの図である。
【図１２】トリビュタリ・タイプのメモリ回路における第３の例示的なデータ・フィールドの表である。
【図１３】トリビュタリ・タイプのメモリ回路における第４の例示的なデータ・フィールドの表である。
【図１４】システムにおけるカラム・オーバライドの例示的な実装の図である。
【図１】
2006311552.tif 000022
【図２】
2006311552.tif 000023
【図３】
2006311552.tif 000024
【図４】
2006311552.tif 000025
【図５】
2006311552.tif 000026
【図６】
2006311552.tif 000027
【図７】
2006311552.tif 000028
【図８】
2006311552.tif 000029
【図９】
2006311552.tif 000030
【図１０】
2006311552.tif 000031
【図１１】
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【図１２】
2006311552.tif 000033
【図１３】
2006311552.tif 000034
【図１４】
2006311552.tif 000035
【手続補正書】
【提出日】平成18年5月12日(2006.5.12)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006311552.tif 000036
【図２】
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【図３】
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【図４】
2006311552.tif 000039
【図５】
2006311552.tif 000040
【図６】
2006311552.tif 000041
【図７】
2006311552.tif 000042
【図８】
2006311552.tif 000043
【図９】
2006311552.tif 000044
【図１０】
2006311552.tif 000045
【図１１】
2006311552.tif 000046
【図１２】
2006311552.tif 000047
【図１３】
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【図１４】
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