(57)【要約】 【課題】  実装基板に複数の半導体デバイスを搭載した半導体装置の長期信頼度保証を向上させる。【解決手段】  実装基板に第１の半導体デバイス（３）のデータ入出力端子（１０ｃ）と第２の半導体デバイス（４）のデータ入出力端子（１１ｄ）と接続する接続配線（５０）を有し、途中からテスト端子（１２ｔ）に至る分岐配線（５１）を有する。分岐位置（５２）が出力駆動の大きい方の端子（１１ｄ）寄りとされる。配線の途中に分岐を有すれば、一方のデバイス端子から見た配線のインピーダンスは、経路の分岐による分圧効果によって経路が一つの場合に比べて低減する。デバイス端子から見た当該インピーダンス低減の度合いは分岐に近いほど大きい。分岐位置は出力駆動能力の大きい方であるから、オーバーシュート及びアンダーシュートの緩和度合は駆動能力の大きなデバイス端子から出力される信号の方が大きくなる。【選択図】        図１
2006245393.tif 000002
【特許請求の範囲】
【請求項１】
配線層を有する実装基板に第１の半導体デバイスと第２の半導体デバイスが搭載された半導体装置であって、
前記第１の半導体デバイスは信号を入出力する第１のデバイス端子を有すると共に、前記第１のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値を有し、
前記第２の半導体デバイスは信号を入出力する第２のデバイス端子を有し、前記第２のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第２の電圧値を有し、
前記第１の電圧値は第２の電圧値よりも小さく、
前記配線層は第１のデバイス端子と対応する第２のデバイス端子とを接続する接続配線を有し、
前記配線層は前記接続配線の配線経路上前記第２の半導体デバイス寄りの位置で前記接続配線から分岐する分岐配線を有する半導体装置。
【請求項２】
配線層を有する実装基板に第１の半導体デバイスと第２の半導体デバイスが搭載された半導体装置であって、
前記第１の半導体デバイスは信号を入出力する第１のデバイス端子を有すると共に、前記第１のデバイス端子から見た出力動作時の出力インピーダンスとして第１の出力インピーダンスを有し、
前記第２の半導体デバイスは信号を入出力する第２のデバイス端子を有すると共に、前記第２のデバイス端子から見た出力動作時の出力インピーダンスとして第２の出力インピーダンスを有し、
前記第２の出力インピーダンスは第１の出力インピーダンスよりも小さく、
前記配線層は第１のデバイス端子と対応する第２のデバイス端子とを接続する接続配線を有し、
前記配線層は前記接続配線の配線経路上前記第２の半導体デバイス寄りの位置で前記接続配線から分岐する分岐配線を有する半導体装置。
【請求項３】
前記分岐配線の分岐位置から第１のデバイス端子に至る接続配線の配線経路長と前記分岐配線の配線経路長とはほぼ等しくされている請求項１又は２記載の半導体装置。
【請求項４】
前記実装基板はコア層とその表裏に各々形成されたビルドアップ層とを有し、
前記接続配線は、前記第１の半導体デバイス及び第２の半導体デバイスが搭載される側の第１のビルドアップ層だけに形成され、前記分岐配線へ分岐する基点は前記第１のビルドアップ層に形成される請求項１又は２記載の半導体装置。
【請求項５】
前記分岐配線はコア層を貫通し、前記コア層を挟んで前記第１のビルドアップ層とは反対側のビルドアップ層に接続するテスト端子を有する請求項４記載の半導体装置。
【請求項６】
前記第２の半導体デバイスはクロック信号に同期動作される半導体メモリデバイスであり、
前記第１の半導体デバイスは前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスであり、
前記第１のデバイス端子及び第２のデバイス端子はデータ入出力とデータストローブ信号を入出力する端子である請求項１又は２記載の半導体装置。
【請求項７】
前記半導体メモリデバイスはクロック信号の周波数に対して複数倍の速度でデータの入出力が可能にされるシンクロナスＤＲＡＭである請求項６記載の半導体装置。
【請求項８】
前記半導体メモリデバイスはＪＥＤＥＣ標準の端子配列を有するパッケージにダブルデータレートのシンクロナスＤＲＡＭチップが収納された構造を有し、
前記半導体データ処理デバイスはチップサイズパッケージにマイクロコンピュータチップが収納された構造を有する請求項６記載の半導体装置。
【請求項９】
実装基板の一方の面に複数の半導体デバイスが搭載された半導体装置であって、
前記実装基板は、他方の面に形成された複数の基板端子と配線層とを有し、
前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有し、
前記複数の半導体デバイスとして、クロック信号に同期動作されクロック信号周波数の複数倍の速度でデータの入出力が可能にされる半導体メモリデバイスと、前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有し、
前記基板端子として、前記半導体データ処理デバイスに接続される外部インタフェース端子と、前記半導体メモリデバイスに接続するテスト端子とを有し、
前記配線層は、前記半導体メモリデバイスのデバイス端子と前記半導体データ処理デバイスのデバイス端子とを接続するメモリアクセス用配線と、前記メモリアクセス用配線から分岐して前記テスト端子に接続するテスト配線とを有し、
少なくとも入出力用のデバイス端子に接続するメモリアクセス用配線と前記テスト配線は、半導体メモリデバイス寄りに分岐位置を有する半導体装置。
【請求項１０】
前記入出力用のデバイス端子はデータ及びデータストローブ信号用のデバイス端子である請求項９記載の半導体装置。
【請求項１１】
前記半導体データ処理デバイスは、前記入出力用のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値を有し、
前記半導体メモリデバイスは、前記入出力用のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第２の電圧値を有し、
前記第１の電圧値は第２の電圧値よりも小さい請求項１０記載の半導体装置。
【請求項１２】
前記半導体データ処理デバイスは、前記入出力用のデバイス端子に接続する第１の入出力バッファを有し、
前記半導体メモリデバイスは、前記入出力用のデバイス端子に接続する第２の入出力バッファを有し、
前記第２の入出力バッファの出力動作時における出力インピーダンスは前記第１の入出力バッファの出力動作時における出力インピーダンスよりも小さい請求項１０記載の半導体装置。
【請求項１３】
前記テスト配線の分岐位置から前記半導体データ処理デバイスのデバイス端子に至るメモリアクセス用配線の配線経路長と前記テスト配線の配線経路長はほぼ等しくされている請求項１１又は１２記載の半導体装置。
【請求項１４】
前記基板端子は、複数列を同心状に周回させた周回端子群と、前記周回端子に囲まれた中央端子群とを有し、
前記テスト端子は、前記中央端子群の一部と前記周回端子群の内周部側端子の一部に割り当てられている請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装基板に複数の半導体デバイスが実装されてパッケージングされた半導体装置に関し、例えばＪＥＤＥＣ標準（ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ：ＪＥＳＤ７９）に準拠したダブルデータレート（ＤＤＲ）のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）チップとマイクロコンピュータチップを搭載したマルチチップモジュール若しくはＳＩＰ（System In Package）としての半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＤＲＡＭの複数ビットの外部データ端子はデータ入出力タイミングがクロック信号に同期され、マイクロコンピュータは前記ＳＤＲＡＭから出力される前記クロック信号（データストローブ信号：ＤＱＳ）に同期して前記ＳＤＲＡＭから出力されるデータを取り込む。ＳＤＲＡＭのデータ入出力レートはシングルデータレートと、その倍のダブルデータレートがある。シングルデータレートはデータストローブ信号の周期単位でデータを入出力するのに対し、ダブルデータレートではデータストローブ信号の立ち上がりと立下りの各々に同期してデータを入出力する。したがって、シングルデータレートに対してダブルデータレートではタイミングマージンが減少する。このため、特に、転送レートが倍となるデータ入出力用のデータ端子（ＤＱ）及びデータストローブ信号入出力用のデータストローブ端子（ＤＱＳ）に接続するモジュール内配線に対してシグナルインテグリティー（ＳＩ：signal integrity）の向上を図ることが誤動作防止に必要である。
【０００３】
特許文献1には、ＤＤＲ−ＳＤＲＡＭのようなメモリシステムとコントローラとの間で全てのデータ線及びデータストローブ用信号配線の配線長を等しく形成した半導体装置について記載がある。
【０００４】
特許文献２にはディレイ値をメモリシステムのデータストローブ信号（ＤＱＳ）毎に設定可能とすることにより、ＤＤＲ−ＳＤＲＡＭと制御ＡＳＩＣ間におけるＤＱＳとデータバスの各々の等長配線の制約を緩和することを可能にしたメモリ制御装置について記載がある。
【０００５】
【特許文献１】特開２００３−２８０９８５号公報
【特許文献２】特開２００３−１７３２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者はパッケージサイズが小型化された半導体装置におけるシグナルインテグリティーの向上について検討した。信号品質を高めるには、通常、配線インピーダンスとドライバの出力インピーダンスを合わせることによって反射波を低減し（送端終端）、あるいは、配線インピーダンスに合った抵抗をレシーバ側に接続して反射波を低減（受端終端）する方法を採用することができる。メモリボード又はＣＰＵボードに搭載したＤＤＲ−ＳＤＲＡＭのインタフェースにＳＳＴＬ＿２（EIJA、ED-5513、“Stub Series Terminated for 2.5 Volts(SSTL_2)”）準拠の配線構造を採用する場合には、ドライバ近傍に抵抗（シリーズ抵抗）を付加して送端終端を行うと共に、終端抵抗によるプルアップを行う。ＳＤＲＡＭとマイクロコンピュータをＳＰＩとしてモジュール化した場合には、パッケージサイズが小さいのでＳＤＲＡＭとマイクロコンピュータの配置や配線経路などを工夫することによってデータ系配線を大凡集中定数として見なせる程度まで短くすることが可能になることを本発明者は見出した。これによって反射の影響をある程度緩和することができると考えられる。しかしながら、依然としてインピーダンスの不整合がある程度残ることは否めない。
【０００７】
更に、配線インピーダンスとドライバの出力インピーダンスとの不整合という点に関して、信号波形の立上り／立下りにおいて発生するオーバーシュート／アンダーシュートについても考慮した。一般的に半導体チップ内部のＣＭＯＳ出力バッファの出力インピーダンスは約２０〜３０オーム程度であり、半導体モジュール内のパッケージ基板の配線及び端子の特性インピーダンスは約５０〜９０オーム程度であり、相互のインピーダンス不整合により、信号波形の立上りではオーバーシュートを生じ、立ち下がりではアンダーシュートを生ずる。特に、一般的なＰＣ用途ＤＤＲ−ＳＤＲＡＭはＪＥＤＥＣ標準に準拠しており、この中で出力バッファのドライブ強度（出力駆動能力）もＩ−Ｖ特性として規定されている。加えてオーバーシュートとアンダーシュートに対する入力耐性も信号電圧と時間で規定されている。この規定された出力駆動能力と入力耐性は比較的大きく、出力インピーダンスは小さい。このため、ＤＤＲ−ＳＤＲＡＭから出力されるリードデータの信号波形には比較的大きなアンダーシュート又はオーバーシュートが重畳される。一方、マイクロコンピュータの出力駆動能力においては標準化されておらず、小さいものもある。また、マイクロコンピュータの入力耐性においては標準化されておらず、小さいものもある。したがって、ドライブ強度が相対的に大きな出力バッファを有するＤＤＲ−ＳＤＲＡＭと入力耐性が相対的に小さな入力バッファを有するマイクロコンピュータとが接続されているとき、リードデータを受けるマイクロコンピュータのデータ入力バッファはそのように大きなアンダーシュート又はオーバーシュートによってストレスを受け、ストレスの蓄積によって寿命が短くなることが予想される。これに対してライトデータを受けるＤＤＲ−ＳＤＲＡＭの入力バッファはそのように大きなストレスを受けない。このような事情によりＭＣＭ化された半導体装置の長期信頼度の保証が出来なくなることが懸念される。特に、ＭＣＭ化された半導体装置の場合には前記シリーズ抵抗や終端抵抗を省いてモジュール内配線の短配線化などによって反射の影響を緩和しようとするので、ＳＳＴＬ＿２を採用した配線構造に比べてオーバーシュート及びアンダーシュートに対するマージンが小さくなる。要するに、ＳＳＴＬ＿２不採用のＭＣＭ化された半導体装置ではオーバーシュート及びアンダーシュート耐性が相対的に小さく見える。
【０００８】
本発明の目的は、実装基板に複数の半導体デバイスを搭載した半導体装置における信号品質を向上させることにある。
【０００９】
本発明の別の目的は、実装基板に複数の半導体デバイスを搭載した半導体装置の長期信頼度保証を向上させることにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕本発明の代表的な一つの半導体装置（１）は、配線層を有する実装基板に第１の半導体デバイス（３）と第２の半導体デバイス(４，５)とを有する。前記第１の半導体デバイスは信号を入出力する第１のデバイス端子(１０ｃ)を有すると共に、前記第１のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値を有する。前記第２の半導体デバイスは信号を入出力する第２のデバイス端子(１１ｄ)を有し、前記第２のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第２の電圧値を有する。前記第１の電圧値は第２の電圧値よりも小さい。前記配線層は第１のデバイス端子と対応する第２のデバイス端子とを接続する接続配線(５０)を有し、前記配線層は前記接続配線の配線経路上前記第２の半導体デバイス寄りの位置(５２)で前記接続配線から分岐する分岐配線(５１)を有する。
【００１３】
第１のデバイス端子と第２のデバイス端子とを接続する配線の途中に分岐を有すれば、一方のデバイス端子から見た配線のインピーダンスは、経路の分岐による分圧効果によって、要するに配線のインピーダンス成分の並列化によって、経路が一つの場合に比べて低減する。しかも、デバイス端子から見た当該インピーダンス低減の度合いは分岐に近いほど大きい。即ち、配線を分布定数的に扱う場合にはデバイス端子からその直近の配線部分のインピーダンスが見えるため、デバイス端子にとっては分岐位置に近い程インピーダンス低減効果が大きく見える。上記手段では相対的に分岐に近いデバイス端子の方が入力に対するオーバーシュート及びアンダーシュートの許容幅の電圧値が大きくされている。出力駆動能力の面で述べれば、相対的に分岐に近いデバイス端子の方が出力駆動能力が大きくされている。換言すれば、入出力用のデバイス端子に関するオーバーシュート及びアンダーシュートの許容幅の電圧値が大きいということは、そのデバイス端子に係る出力駆動能力は大きい（出力インピーダンスは小さい）ということである。一般的に半導体デバイスの出力インピーダンスの方がパッケージ基板の配線インピーダンスよりも小さい。従って、駆動能力の大きい方のデバイス端子から見た配線インピーダンスが小さくなるように分岐の位置が定められていることにより、インピーダンス不整合に対する改善効果は、駆動能力の大きい方のデバイス端子側で大きくされる。要するに、インピーダンス不整合によって出力波形に重畳されるオーバーシュート及びアンダーシュートの緩和の度合いは、相対的に駆動能力の大きなデバイス端子から出力される信号の方が大きくなる。従って、オーバーシュート及びアンダーシュートの許容幅電圧値の小さな半導体デバイスの入力はオーバーシュート及びアンダーシュートが小さく抑えられ、その入力バッファが受ける電圧ストレスは緩和され、その結果として、半導体装置の長期信頼度保証に資することができる。
【００１４】
上記より第２の半導体デバイスには、出力駆動能力の大きなＪＥＤＥＣ標準に準拠したＤＤＲ−ＳＤＡＲＭをＳＳＴＬ＿２インタフェース無しでも半導体装置に搭載して使用でき、低価格なＰＣ用途向けＪＥＤＥＣ標準に準拠したＤＤＲ−ＳＤＡＲＭを利用でき、半導体装置のコスト低減に資することができる。
【００１５】
上記オーバーシュート及びアンダーシュートの許容幅に代えて、前記第１のデバイス端子から見た出力動作時の出力インピーダンス（第１の出力インピーダンス）と、前記第２のデバイス端子から見た出力動作時の出力インピーダンス（第２の出力インピーダンス）に着目する。この場合には、前記第２の出力インピーダンスを第１の出力インピーダンスよりも小さくし、第１のデバイス端子と対応する第２のデバイス端子とを接続する接続配線の配線経路上前記第２の半導体デバイス寄りの位置で前記接続配線から分岐配線に分岐させる。上記同様に作用する。
【００１６】
〔２〕本発明の代表的な一つの具体的な形態として、前記分岐配線の分岐位置(５２)から第１のデバイス端子(１０ｃ)に至る接続配線の配線経路長と前記分岐配線(５１)の配線経路長とはほぼ等しくされている。上記等長化配線とすることにより、第２の半導体デバイスから出力されて接続配線の終端で反射された反射波と、分岐配線の終端で反射された反射波がほぼ同時刻に分岐点に達するために、分岐点での多重反射も抑えることができる。
【００１７】
〔３〕本発明の代表的な別の具体的な形態として、前記実装基板はコア層（８）とその表裏に各々形成されたビルドアップ層(９，１６)とを有し、前記接続配線は、前記第１の半導体デバイス及び第２の半導体デバイスが搭載される側の第１のビルドアップ層（９）だけに形成され、前記分岐配線へ分岐する基点は前記第１のビルドアップ層に形成される。接続配線の短線化に寄与する。
【００１８】
更に具体的な形態として、前記分岐配線はコア層を貫通し、前記コア層を挟んで前記第１のビルドアップ層とは反対側のビルドアップ層に接続するテスト端子(１２ｔ)を有する。マザーボードに実装せずに第２の半導体デバイスをテストすることができる。
【００１９】
〔４〕本発明の代表的な更に別の具体的な形態として、前記第２の半導体デバイスはクロック信号に同期動作される半導体メモリデバイスであり、前記第１の半導体デバイスは前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスであり、前記第１のデバイス端子及び第２のデバイス端子はデータ入出力とデータストローブ信号の入出力を行う端子である。例えば前記半導体メモリデバイスはクロック信号の周波数に対して複数倍の速度でデータの入出力が可能にされるシンクロナスＤＲＡＭである。
【００２０】
更に具体的な形態として、前記半導体メモリデバイスはＪＥＤＥＣ標準の端子配列を有するパッケージにダブルデータレートのシンクロナスＤＲＡＭチップが収納された構造を有し、前記半導体データ処理デバイスはチップサイズパッケージにマイクロコンピュータチップが収納された構造を有する。ダブルデータレートのシンクロナスＤＲＡＭチップはシングルデータレートに比べてデータ系のタイミングマージンが厳しいので、信号品質の向上は誤動作防止に必須である。ベアチップではなくＪＥＤＥＣ標準に準拠した端子配列を有するパッケージの半導体メモリデバイスを採用するので、半導体製造メーカによってベアチップの端子配列が異なるような半導体メモリデバイスの何れを採用してもその端子配列の点では実装基板上の配線レイアウト等をその都度修正することを要しない。一般に半導体データ処理デバイスはカスタムメイドであるのに対して半導体メモリデバイスは汎用品であることが多くその供給メーカは多数に及ぶからである。
【００２１】
〔５〕本発明の代表的な別の半導体装置（１）は、実装基板の一方の面に複数の半導体デバイスを有し、前記実装基板は、他方の面に形成された複数の基板端子と配線層とを有する。前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有する。前記複数の半導体デバイスとして、クロック信号に同期動作されクロック信号周波数の複数倍の速度でデータの入出力が可能にされる半導体メモリデバイスと、前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有する。前記基板端子として、前記半導体データ処理デバイスに接続される外部インタフェース端子と、前記半導体メモリデバイスに接続するテスト端子とを有する。前記配線層は、前記半導体メモリデバイスのデバイス端子と前記半導体データ処理デバイスのデバイス端子とを接続するメモリアクセス用配線(５０)と、前記メモリアクセス用配線から分岐して前記テスト端子に接続するテスト配線(５１)とを有する。少なくとも入出力用のデバイス端子に接続するメモリアクセス用配線と前記テスト配線は、半導体メモリデバイス寄りに分岐位置(５２)を有する。
【００２２】
本発明の代表的な一つの具体的な形態として、前記入出力用のデバイス端子はデータ及びデータストローブ信号用のデバイス端子である。
【００２３】
更に具体的な形態として、前記半導体データ処理デバイスは、前記入出力用のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値を有する。前記半導体メモリデバイスは、前記入出力用のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第２の電圧値を有する。このとき、前記第１の電圧値は第２の電圧値よりも小さい。
【００２４】
別の観点によれば、前記半導体データ処理デバイスは、前記入出力用のデバイス端子に接続する第１の入出力バッファを有する。前記半導体メモリデバイスは、前記入出力用のデバイス端子に接続する第２の入出力バッファを有する。前記第２の入出力バッファの出力動作時における出力インピーダンスは前記第１の入出力バッファの出力動作時における出力インピーダンスよりも小さい。
【００２５】
更に具体的な形態として、前記テスト配線の分岐位置から前記半導体データ処理デバイスのデバイス端子に至るメモリアクセス用配線の配線経路長と前記テスト配線の配線経路長はほぼ等しくされている。
【００２６】
更に具体的な形態として、前記基板端子は、複数列を同心状に周回させた周回端子群と、前記周回端子に囲まれた中央端子群とを有する。前記テスト端子は、前記中央端子群の一部と前記周回端子群の内周部側端子の一部に割り当てられている。マザーボード上の配線パターンは半導体装置の基板端子の配列に合わせて形成される。従って、前記周回端子群の内側並びに中央端子群に接続される配線パターンは前記周回端子群の外側に接続される配線パターンを避けて延在させなければならない。これにより、テスト専用端子を前記周回端子群の内側並びに中央端子群に割り当てることにより、マザーボード上の実装用配線の構造を簡素化するのに資することができる。
【発明の効果】
【００２７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２８】
すなわち、実装基板に複数の半導体デバイスを搭載した半導体装置における信号品質を向上させることができる。また、実装基板に複数の半導体デバイスを搭載した半導体装置の長期信頼度保証を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
《半導体装置の縦断面構造》
図２には本発明に係る半導体装置の縦断面図が例示される。半導体装置１は、実装基板２の一面に、半導体データ処理デバイスとして１個のマイクロコンピュータ(ＭＣＵ)３と、複数個の半導体メモリデバイスとして２個のＤＤＲ−ＳＤＲＡＭ４（５）とを有する。マイクロコンピュータ(ＭＣＵ)３とＤＤＲ−ＳＤＲＡＭ４（５）は、基板２との隙間がアンダーフィル樹脂６で充填されている。この半導体装置はシステム・イン・パッケージのマルチチップモジュールとして位置付けられる。
【００３０】
ＭＣＵ３は、パッケージ基板にフェースダウンで実装される。ＤＤＲ−ＳＤＲＡＭ４（５）は、ＪＥＤＥＣ標準（ＪＥＳＤ７９）の端子配列を有するボールグリッドアレイのパッケージにＤＤＲのＳＤＲＡＭチップが封止されて構成される。ベアチップではなくＪＥＤＥＣ標準に準拠した端子配列を有するパッケージのＤＤＲ−ＳＤＲＡＭを採用するので、半導体製造メーカによってベアチップの端子配列が異なるＳＤＲＡＭの何れを採用しても、パッケージの外部端子配列は常にＪＥＤＥＣ標準を満足するから、端子配列の点では実装基板上の配線レイアウト等をその都度修正することを要しない。一般にＭＣＵはカスタムメイドであるのに対してＤＤＲ−ＳＤＲＡＭは汎用品であることが多くその供給メーカは多数に及ぶからである。
【００３１】
実装基板２はコア層８とその表裏に形成されたビルドアップ層９、１６とを有し、多層配線の樹脂基板として構成される。コア層８は例えば０．８ｍｍ程度の厚みを有する。ビルドアップ層９は例えば３０〜４０μｍ程度の厚みを有し、コア層８の側より配線層Ｌ３、Ｌ２、Ｌ１が形成されている。ビルドアップ層１６は例えば３０〜４０μｍ程度の厚みを有し、コア層８の側より配線層Ｌ４、Ｌ５、Ｌ６が形成されている。配線層Ｌ１、Ｌ２は、主にＭＣＵ３のデバイスバンプ電極１０と、ＤＤＲ−ＳＤＲＡＭ４(５)のデバイスバンプ電極１１とを接続するための配線の形成に利用される。配線層Ｌ３は主にグランドプレーンの形成に利用される。配線層Ｌ４は主に電源プレーンの形成に利用される。配線層Ｌ５、Ｌ６は、配線層Ｌ１〜Ｌ４に形成される信号配線、グランドプレーン及び電源プレーンを実装基板の外部接続端子である基板バンプ電極１２に接続するための配線の形成に利用される。デバイスバンプ電極１０、１１は半導体デバイスのデバイス端子の一例であり、基板バンプ電極１２は実装基板２の基板端子の一例である。図において１３は代表的に示されたスルーホールでありコア層８を貫通する。１４はビアであり、ビアホール若しくはスルーホールの内面に導電性メッキを施した導電部を総称し、その上下の配線層若しくは金属パターンを導通させる。
【００３２】
《データ系統用のデバイス端子の配列》
図３には半導体デバイスの平面なレイアウト構成が例示される。図において実装基板２の上方の中央部にＭＣＵ３がフェースダウンで実装され、実装基板２の下方に２個のＤＤＲ−ＳＤＲＡＭ４，５が離間して実装される。図に示されるデバイスバンプ電極１０，１１の位置は例えば上から見たときの透過位置を示すものである。
【００３３】
ＭＣＵ３は、特に図示はしないが、命令をフェッチして実行する中央処理装置（ＣＰＵ）、中央処理装置が実行するプログラムを格納したプログラムメモリ、中央処理装置のワークＲＡＭ、ＤＤＲ−ＳＤＲＡＭに対するインタフェース制御を行うＳＤＲＡＭインタフェースコントローラ、及びクロック発生回路を有する。前記クロック発生回路はＤＬＬ回路を有する。ＤＬＬ回路は配線負荷などにより発生する外部インタフェースの遅延時間を制御し、内部クロックとの同期を調整する。生成されたクロック信号はマイクロコンピュータの内部回路におけるクロック同期動作の基準とされる。前記ＳＤＲＡＭインタフェースコントローラの機能はバスステートコントローラで実現する場合もある。
【００３４】
図４にはＪＥＤＥＣ標準に従うＤＤＲ−ＳＤＲＡＭの外部端子配列が例示される。図に示される端子位置は上から見たときの透過位置を示している。ここでは並列データ入出力ビット数が１６ビット（×１６）の例を示している。ＤＱ０〜ＤＱ１５がデータ入出力端子、ＬＤＱＳはＤＱ０〜ＤＱ７の８ビットデータに対するデータストローブ信号の入力端子（データストローブ端子）、ＵＤＱＳはＤＱ８〜ＤＱ１５の８ビットデータに対するデータストローブ信号の入力端子（データストローブ端子）、Ａ０〜Ａ１３がアドレス入力端子、ＢＡ０，ＢＡ１がバンクアドレス入力端子である。／ＲＡＳ、／ＣＡＳ、／ＷＥはコマンド入力端子、／ＣＳはチップ選択端子、ＣＫ，／ＣＫは差動のクロック入力端子、ＣＫＥはクロックイネーブル端子、ＬＤＭはＤＱ０〜ＤＱ７の８ビットデータに対するデータマスク信号の入力端子（データマスク端子）、ＵＤＭはＤＱ８〜ＤＱ１５の８ビットデータに対するデータマスク信号の入力端子（データマスク端子）である。ＶＤＤ，ＶＤＤＱはメモリ電源端子、ＶＳＳ、ＶＳＳＱはグランド端子である。ＶＤＤＱ、ＶＳＳＱはＤＤＲ−ＳＤＲＡＭのデータ入出力系及びデータストローブの入出力系回路の電源とグランドに専用化される。ＶＤＤ、ＶＳＳはＤＤＲ−ＳＤＲＡＭのその他の回路の電源とグランドの外部端子とされる。ここではＶＤＤＱとＶＤＤの同レベルを供給し、ＶＳＳＱとＶＳＳに同レベルを供給して動作させるものとする。ＶＲＥＦは参照電位の入力端子であり、ＳＳＴＬ（Stub Series Terminated Transceiver Logic）における、ハイ・レベル，ロウ・レベルを検出するための参照電圧の入力に使用され、ＮＣは非接続端子である。
【００３５】
ＤＤＲ−ＳＤＲＡＭの構成は既に公知であるからここでは詳細な説明は省略するが、内部の動作は端子ＣＫ，／ＣＫからの差動クロックに同期される。クロックイネーブル端子ＣＫＥがイネーブルレベルにされることによって入力した差動クロックが有効とされ、入力バッファ及び出力ドライバ回路が動作可能にされる。端子／ＲＡＳ、／ＣＡＳ、／ＷＥからの入力は端子／ＣＳがイネーブルにされるまでマスクされる。リード動作では端子ＬＤＱＳ、ＵＤＱＳからストローブ信号が出力され、ストローブ信号の立ち上がり及び立ち下がりの各クロックエッジに同期してリードデータが端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５から出力される。ライト動作では端子ＬＤＱＳ、ＵＤＱＳはストローブ信号の入力端子とされる。ライト動作ではストローブ信号ＬＤＱＳ、ＵＤＱＳの立ち上がり及び立ち下がりの各エッジ変化に同期してライトデータが確定されるようなタイミングでライトデータ及びストローブ信号が出力される。
【００３６】
図３に示されるＤＤＲ−ＳＤＲＡＭの端子配置は図４と同じである。図３において２０は前記ＤＤＲ−ＳＤＲＡＭ４，５の前記データ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳが配置されている領域である。図３において２１は前記ＤＤＲ−ＳＤＲＡＭ４，５の前記アドレス入力端子Ａ０〜Ａ１３やコマンド入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥなどがほとんど配置されている領域である。２３はＭＣＵ３においてＤＤＲ−ＳＤＲＡＭとのインタフェース用端子（ＳＤＲＡＭコントローラに接続する端子）が配置された領域である。特に、前記領域２３においてデータ入出力端子及びデータストローブ端子は２２の領域に偏って配置されている。図３より明らかなように、前記実装基板２上において前記ＤＤＲ−ＳＤＲＡＭ４，５は、前記データ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳの方が前記アドレス入力端子Ａ０〜Ａ１３やコマンド入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥよりも前記ＭＣＵ３寄りとなるように配置されている。前記データ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳに接続するデータ系統（ＲＴｄｑ／ｄｑｓ）の配線は領域２２から左右に振り分けられて比較的短い距離で配線可能にされている。これに対して、前記アドレス入力端子Ａ０〜Ａ１３やコマンド入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥに接続するアドレス・コマンド系統（ＲＴｃｍｄ／ａｄｄ）の配線は一方のＤＤＲ−ＳＤＲＡＭ５の方向に迂回してから双方のＤＤＲ−ＳＤＲＡＭ４，５を横切るように配線される。
【００３７】
ＤＤＲ−ＳＤＲＡＭはシングルデータレートに比べてデータ系統のタイミングマージンが厳しいので、信号品質の向上は誤動作防止に必須である。この点に対し、上記により、前記ＤＤＲ−ＳＤＲＡＭ４，５のデータ入出力端子ＤＱ０〜ＤＱ１５及び前記データストローブ端子ＬＤＱＳ、ＵＤＱＳをＭＣＵ３の対応デバイス端子に接続する配線を短配線化して信号反射を小さくすることができる。信号反射が小さくなれば、送端終端及び受端終端を行わなくてもデータ系統の配線上での信号の反射が少なくなって、データ系統の信号品質が向上する。要するに、ＳＩＰの小さな半導体装置に送端終端用のシリーズ抵抗を搭載しなくてもよくなる。更に、受端終端用の終端電源を生成する回路も廃止可能になる。更に、アドレス・コマンド系統（ＲＴｃｍｄ／ａｄｄ）の配線は一方のＤＤＲ−ＳＤＲＡＭ５の方向に迂回してから双方のＤＤＲ−ＳＤＲＡＭ４，５を横切るように配線されるから、データ系統（ＲＴｄｑ／ｄｑｓ）の配線とのクロスを少なくできる。したがって、アドレス・コマンド系統（ＲＴｃｍｄ／ａｄｄ）配線とのクロスを少なくしてデータ系統（ＲＴｄｑ）の配線を行うことが容易になる。これにより、データ系統（ＲＴｄｑ／ｄｑｓ）の配線を、インピーダンスが低いグランドプレーンに隣接する配線層Ｌ２に優先的に配線でき、信号品質は更に向上する。
【００３８】
上記より、例えば実装基板上のデータ系統の配線インピーダンスを６０オームから５０オーム以下に低減でき、配線長も２０ｍｍ以下にすることができた。データ系統のデバイス端子から見た出力ドライバのインピーダンスは一般的に２０〜３０オームであり、データ系統の配線インピーダンスが下がって、信号反射によるリンギングを抑制することができた。
【００３９】
《テスト用基板バンプ電極》
図５には実装基板２上のＤＤＲ−ＳＤＲＡＭ４，５とＭＣＵ３の主なデバイスバンプ電極の配置が例示される。図示の内容は図３の配置に対応される。二重丸記号はクロック端子ＣＫ、／ＣＫに対応される。黒丸記号はＤＤＲ−ＳＤＲＡＭ４のＤＱ、ＵＤＱＳ、ＬＤＱＳ、ＵＤＭ、ＬＤＭのデータ系端子に対応される。白丸記号はＤＤＲ−ＳＤＲＡＭ５のＤＱ、ＵＤＱＳ、ＬＤＧＳ、ＵＤＭ、ＬＤＭのデータ系端子に対応される。黒塗り三角記号はＤＤＲ−ＳＤＲＡＭ４、５の左半分に配置されたアドレス・コマンド（Ａ／Ｃ）系端子であるアドレス及びＣＫＥ端子に対応される。白塗り三角記号はＤＤＲ−ＳＤＲＡＭ４、５右半分に配置されたＡ／Ｃ端子である／ＲＡＳなどのコマンド及びアドレス端子に対応される。１１ｃｋｅはＤＤＲ−ＳＤＲＡＭ４，５におけるクロックイネーブル端子、１０ｃｋｅはＭＣＵ３におけるクロックイネーブル信号の出力端子である。
【００４０】
図６には基板バンプ電極１２に対するＤＤＲ−ＳＤＲＡＭのテスト用端子の割り当てが例示される。ここでは実装基板２の基板バンプ電極１２は、複数列（例えば５列）を周回させて配置した外周部の基板バンプ電極群１２Eと、その中央部に配置した中央部の基板バンプ電極群（内周部２列周回）１２Ｃに分離して配置されている。ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５の実動作に必要な基本的な接続形態は図３などに基づいて説明した通りであり、両者のデバイス端子はビルドアップ層９の配線層Ｌ１，Ｌ２を用いて接続される。図６において３０から３５で示される領域の端子がテスト用端子である。ＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５とのデバイス端子を接続する配線層Ｌ２の配線から分岐して前記テスト用端子に至る。この分岐系統の詳細は後述する。二重丸などの記号の意味は図５に対応される。領域３２〜３４に含まれる二重丸記号で示されるＣＫ、／ＣＫ及び三角記号のＣ／Ａ系端子はＤＤＲ−ＳＤＲＡＭ４，５の双方の対応端子に共通接続される。領域３０、３１に含まれる丸記号のデータ系端子はＤＤＲ−ＳＤＲＡＭ４，５の対応端子に個別に接続される。前記領域３０〜３５のテスト用端子は前記基板バンプ電極１２のうち前記中央部基板バンプ電極群１２Ｃの一部の基板バンプ電極と前記外周部基板バンプ電極群１２Ｅの内周側の一部の基板バンプ電極とに割り当てられている。マザーボード上の配線パターンは半導体装置１の基板バンプ電極１２の配列に合わせて形成される。従って、実装基板２の中央部に配置された基板バンプ電極に接続されるマザーボード上の配線パターンは、実装基板２の外周部側に配置された基板バンプ電極に接続されるマザーボード上の配線パターンを避けて延在させなければならない。これにより、テスト専用端子を実装基板２の中央部側に割り当てることにより、半導体装置の基板バンプ電極に接続するマザーボード上の配線構造を簡素化するのに資することができる。
【００４１】
図５に示されるように前記ＤＤＲ−ＳＤＲＡＭ４，５はデバイスバンプ電極１１の一つとして前記クロック入力端子ＣＫ，／ＣＫに入力される信号の有効性を示すためのクロックイネーブル信号の入力端子１１ｃｋｅを有する。前記ＭＣＵ３はデバイスバンプ電極１０の一つとして、前記クロックイネーブル信号を出力するための出力端子１０ｃｋｅを有する。図６に示されるように、前記基板バンプ電極１２の一つとして、前記クロックイネーブル信号の入力端子１１ｃｋｅに接続するテスト端子１２ｃｋｅｉと前記クロックイネーブル信号の出力端子１０ｃｋｅに接続するテスト端子１２ｃｋｅｏとを別々に持つ。これにより、マザーボードに実装する前に半導体装置１をデバイステストするとき、テスト端子１２ｃｋｅにクロックイネーブル信号を供給することによってＭＣＵ３を全く動作させずにＤＤＲ−ＳＤＲＡＭ４，５のデバイステストを行うことができる。テストに際して端子１２ｃｋｅｉへのクロックイネーブル信号をディスエーブルレベルにすることにより、ＤＤＲ−ＳＤＲＡＭ４，５を任意にスタンバイ状態若しくは動作不可能な状態にして、ＭＣＵ３の単独テストが可能になる。ＤＤＲ−ＳＤＲＡＭとＭＣＵ３とを接続するデータ系統等の配線にテスト端子が接続されていても、ＤＤＲ−ＳＤＲＡＭ４，５とＭＣＵ３各々の単独テストには何ら支障はない。前記テスト端子１２ｃｋｅｉと１２ｃｋｅｏとを隣接配置しておくことにより、テスティングのために分離した双方の端子を実動作のためにマザーボード上で接続するのが容易になる。
【００４２】
前記テスト用の基板バンプ電極の配置は当該端子に至る配線が短くなるように、そしてテスト用端子が基板バンプ電極の中央部に集まるように考慮されている。即ち、図５の黒塗り三角記号のＡ／Ｃ系端子は実動作のためにＤＤＲ−ＳＤＲＡＭ４とＤＤＲ−ＳＤＳＲＡＭ５との間で共通接続される端子である。このとき、ＤＤＲ−ＳＤＲＡＭ４側の領域４３の端子を図６の領域３３の基板バンプ電極に接続してテスト専用端子としている。図５と図６を表裏に重ねてみれば明らかなように、領域４３と領域３３は概ね上下に重なる配置を有しているからである。同様に、図５の白塗り三角記号のＡ／Ｃ系端子も実動作のためにＤＤＲ−ＳＤＲＡＭ４とＤＤＲ−ＳＤＳＲＡＭ５との間で共通接続される端子であり、それに対してはＤＤＲ−ＳＤＲＡＭ４側の領域４２の端子を図６の領域３２の基板バンプ電極に接続してテスト専用端子としている。領域４２と領域３２は概ね上下で隣接しているからである。ＤＤＲ−ＳＤＲＡＭ４側の領域４０の端子は図６の領域３０の基板バンプ電極に接続してテスト専用端子としている。ＤＤＲ−ＳＤＲＡＭ５側の領域４１の端子は図６の領域３１の基板バンプ電極に接続してテスト専用端子としている。
【００４３】
このようにしてテスト用の基板バンプ電極に至る配線が短くなる。したがって、配線層間での配線の渡りが減り、かつ各配線グループ間のクロスが減るので、実装基板上におけるテスト端子に至る配線設計が容易になる。
【００４４】
《テスト用配線》
図１にはＤＤＲ−ＳＤＲＡＭのアクセス用データ系統とテスト配線系統との関係が例示される。ここでは入出力を行うデータ及びデータストローブ信号のデータ系統に着目する。１１ｄは代表的に示されたＤＤＲ−ＳＤＲＡＭ４のデータ入出力用デバイスバンプ電極、１０ｃは代表的に示されたＭＣＵ３におけるＤＤＲ−ＳＤＲＡＭコントローラのデータ入出力用デバイスバンプ電極、１２ｔは代表的に示されたアクセステスト用基板バンプ電極である。図においてＰＫＧはデータ入出力バッファから対応バンプ電極に至るパッケージ内配線などに寄生するインピーダンス成分を総称する。ＩＢＵＦｄ及びＯＢＵＦｄはＤＤＲ−ＳＤＲＡＭ４におけるデータ入出力バッファ回路を構成する入力バッファ及び出力バッファである。ＩＢＵＦｃ及びＯＢＵＦｃはＭＣＵ３におけるデータ入出力バッファ回路を構成する入力バッファ及び出力バッファである。
【００４５】
デバイスバンプ電極１１ｄとデバイスバンプ電極１０ｃとを結ぶ配線経路５０には遅延成分ＶＩＡ、ＤＬ２、ＶＩＢ、ＤＬ１が示されている。ＶＩＡはバンプ電極１１ｄから配線層Ｌ１を通って配線層Ｌ２に至るビアを主な経路とする遅延成分、ＤＬ２は配線層Ｌ２における対応配線の遅延成分、ＶＩＢは配線層Ｌ２の前記対応配線から配線層Ｌ１の対応配線に至るビアを主な経路とする遅延成分、ＤＬ１は配線層Ｌ１における対応配線の遅延成分を意味する。
【００４６】
前記データ入出力テスト用基板バンプ電極１２ｔに至るテスト配線経路５１はＭＣＵ３とＤＤＲ−ＳＤＲＡＭ４，５とのデバイス端子を接続する配線経路５０から５２の位置で分岐して形成されている。分岐位置５２からデータ入出力テスト用基板バンプ電極１２ｔに至る配線経路５１には遅延成分ＶＩＣ、ＤＬ５、ＶＩＤが示されている。ＶＩＣは配線層Ｌ２の分岐位置５０から配線層Ｌ３、Ｌ４、Ｌ５に至るビアを主な経路とする遅延成分、ＤＬ５は配線層Ｌ５における対応配線の遅延成分、ＶＩＤは配線層Ｌ５の前記対応配線から配線層Ｌ６と通ってバンプ電極１２ｔに至るビアを主な経路とする遅延成分を意味する。
【００４７】
ここで、ＭＣＵ３は前記デバイスバンプ電極（第１のデバイス端子）１０ｃに入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値Ｖｍａ１を有する。前記ＤＤＲ−ＳＤＲＡＭ４は、前記デバイスバンプ電極１１ｄ（第２のデバイス端子）に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第２の電圧値Ｖｍａ２を有する。前記第１の電圧値Ｖｍａ１は第２の電圧値Ｖｍａ２よりも小さい。このとき、前記分岐位置５２は、相対的に大きい方の許容電圧値Ｖｍａ２を持つＤＤＲ−ＳＤＲＡＭ４のデバイス端子１１ｄ寄りに配置されている。
【００４８】
デバイスバンプ電極１０ｃとデバイスバンプ電極１１ｄとを接続する配線経路５０の途中に分岐５２を有すれば、デバイスバンプ電極１０ｃ、１１ｄの一方のデバイスバンプ電極から見た配線のインピーダンスは、経路の分岐による分圧効果によって、要するに配線のインピーダンス成分の並列化によって、経路が一つの場合（分岐を有しない場合）に比べて低減する。しかも、デバイスバンプ電極から見た当該インピーダンス低減の度合いは分岐位置５２に近いほど大きい。即ち、配線を分布定数的に扱う場合にはデバイスバンプ電極からその直近の配線部分のインピーダンスが見えるため、デバイスバンプ電極にとっては分岐位置５２に近い程インピーダンス低減効果が大きく見える。上述のように相対的に分岐位置５２に近いデバイスバンプ電極１１ｄの方が入力に対するオーバーシュート及びアンダーシュートの許容幅の電圧値が大きくされている（Ｖｍａ２＞Ｖｍａ１））。出力駆動能力の面で述べれば、デバイスバンプ電極１１ｄに入力端子が結合された出力バッファＯＢＵＦｄにとってみればその出力駆動能力は出力バッファＯＢＵＦｃよりも大きくてよいということ、換言すれば、当該出力バッファＯＢＵＦｄの出力インピーダンスは出力バッファＯＢＵＦｃよりも小さいといことになる。一般的半導体デバイスの出力インピーダンスの方がパッケージ基板の配線インピーダンスよりも小さい。従って、駆動能力の大きい方のデバイス端子から見た配線インピーダンスが小さくなるように分岐位置５２が定められていることにより、インピーダンス不整合に対する改善効果は、駆動能力の大きい方のデバイスバンプ電極側で大きくされる。要するに、インピーダンス不整合によって出力波形に重畳されるオーバーシュート及びアンダーシュートの緩和の度合いは、相対的に駆動能力の大きなデバイスバンプ電極から出力される信号の方が大きくなる。従って、オーバーシュート及びアンダーシュートの許容幅電圧値の小さなＭＣＵ３の入力はオーバーシュート及びアンダーシュートが小さく抑えられ、その入力バッファＩＢＵＦｃが受ける電圧ストレスは緩和され、その結果として、半導体装置１の長期信頼度保証に資することができる。
【００４９】
上記よりＤＤＲ−ＳＤＲＡＭ４，５として、出力駆動能力の大きなＪＥＤＥＣ標準に準拠したＤＤＲ−ＳＤＡＲＭをＳＳＴＬ＿２インタフェース無しでも半導体装置１に搭載して使用でき、低価格なＰＣ用途向けＪＥＤＥＣ標準に準拠したＤＤＲ−ＳＤＡＲＭを利用でき、半導体装置１のコスト低減に資することができる。
【００５０】
前記分岐位置５２からデバイスバンプ電極１０ｃに至る配線経路５０の長さと、前記分岐位置５２からテストバンプ１２ｔに至る配線経路５１の長さとはほぼ等しくされている。例えば２ｍｍ程度の等長化誤差が許容されて等長化されている。上記等長化配線とすることにより、ＤＤＲ−ＳＤＲＡＭ４から出力されて配線経路５０の終端で反射された反射波と、配線経路５１の終端で反射された反射波がほぼ同時刻に分岐点に達するために、分岐点での多重反射を抑えることができる。
【００５１】
図７には図１の配線トポロジでのデータ信号のシミュレーション結果波形を示す。配線幅を６０μｍ又は３０μｍとし、分岐位置５２からの配線経路５０の長さと配線経路５１の長さを等長化した条件でシミュレーションを行った。ライト時のピーク値は３．３２Ｖであり、想定するACスペック内に収まった。図８にはＤＬ５を設けずにデバイスバンプ電極１１ｄをテストバンプ電極１２ｔに接続する条件に変更したときのシミュレーション結果波形が示される。図７と図８を比較すると、図７の場合にはオーバーシュートのピーク値が低減されているのを確認することができる。
【００５２】
図９には図１の配線経路５０、５１の具体例が幾つか示される。図９はデバイスバンプ電極から基板バンプ電極に至る各配線層Ｌ１〜Ｌ６の配線が重ねて示される。それら配線経路のうち、配線層Ｌ１の配線部分は図１０に、配線層Ｌ２の配線部分は図１１に、配線層Ｌ３の配線部分は図１２に、配線層Ｌ４の配線部分は図１３に、配線層Ｌ５の配線部分は図１４に、配線層Ｌ６の配線部分は図１５に示される。図９乃至図１５における配線の標記は以下の通りとされる。図９〜図１５に示される参照符号は大文字アルファベット、数字、小文字アルファベットのフォーマットを有する。先頭の大文字アルファベットＡ，Ｂ，Ｃは導通される配線及びバンプ電極群の種類を示す。即ちアルファベットＡ，Ｂ，Ｃが共通であるものは導通された共通の配線及びバンプ電極群であることを示す。ＬＡ，ＬＢ，ＬＣはグループＡ，Ｂ，Ｃの配線であることを意味する。次に付された数字は配線層を示す。１は配線層Ｌ１、２は配線層Ｌ２、１−２は配線層Ｌ１とＬ２に跨ることを意味する。小文字アルファベットのｃはＭＣＵ３のデバイスバンプ電極とこれに接続している配線層Ｌ１，Ｌ２の配線であることを意味する。小文字アルファベットのｄはＤＤＲ−ＳＤＲＡＭ４，５のデバイスバンプ電極とこれに接続している配線層Ｌ１，Ｌ２の配線であることを意味する。
【００５３】
例えば図９において、Ａグループの配線及びバンプ電極群において、ＤＤＲ−ＳＤＲＡＭのデバイスバンプ電極がＡ１ｄ、これに接続する配線層Ｌ１の配線と配線層Ｌ２への接続位置がＡ１ｄ−２ｄ、これに接続する配線層Ｌ３の接続位置がＡ２ｄ−３とされ、この位置Ａ２ｄ−３が分基点とされる。分基点よりテスト用バンプ電極へは、これに接続する配線層Ｌ４の接続位置がＡ３−４、これに接続する配線層Ｌ５の接続位置がＡ４−５、これに接続する配線層Ｌ５の配線がＬＡ５、これに接続する配線層Ｌ６の接続位置がＡ５−６、これに接続する配線層Ｌ６の基板バンプ電極の位置がＡ６とされ、Ａ６の基板バンプ電極がテスト用基板バンプ電極になる。前記分基点Ａ２ｄ−３よりＭＣＵ３のバンプ電極へは、配線層Ｌ２の配線がＬＡ２、これに接続する配線層Ｌ１の接続位置がＡ１ｃ−２ｃ、これに接続する配線層Ｌ１のデバイスバンプ電極の位置がＡ１ｃとされ、Ａ１ｃのデバイスバンプ電極が対応するＭＣＵ３のデバイスバンプ電極になる。
【００５４】
図９において、Ｂグループの配線及びバンプ電極群において、ＤＤＲ−ＳＤＲＡＭのデバイスバンプ電極がＢ１ｄ、これに接続する配線層Ｌ１の配線と配線層Ｌ２への接続位置がＢ１ｄ−２ｄ、これに接続する配線層Ｌ３の接続位置がＢ２ｄ−３とされ、この位置Ｂ２ｄ−３が分基点とされる。分基点よりテスト用バンプ電極へは、これに接続する配線層Ｌ４の接続位置がＢ３−４、これに接続する配線層Ｌ５の接続位置がＢ４−５、これに接続する配線層Ｌ５の配線がＬＢ５、これに接続する配線層Ｌ６の接続位置がＢ５−６、これに接続する配線層Ｌ６の基板バンプ電極の位置がＢ６とされ、Ｂ６の基板バンプ電極がテスト用基板バンプ電極になる。前記分基点Ｂ２ｄ−３よりＭＣＵ３のバンプ電極へは、配線層Ｌ２の配線がＬＢ２、これに接続する配線層Ｌ１の接続位置がＢ１ｃ−２ｃ、これに接続する配線層Ｌ１のデバイスバンプ電極の位置がＢ１ｃとされ、Ｂ１ｃのデバイスバンプ電極が対応するＭＣＵ３のデバイスバンプ電極になる。
【００５５】
図９において、Ｃグループの配線及びバンプ電極群において、ＤＤＲ−ＳＤＲＡＭのデバイスバンプ電極がＣ１ｄ、これに接続する配線層Ｌ１の配線と配線層Ｌ２への接続位置がＣ１ｄ−２ｄ、これに接続する配線層Ｌ３の接続位置がＣ２ｄ−３とされ、この位置Ｃ２ｄ−３が分基点とされる。分基点よりテスト用バンプ電極へは、これに接続する配線層Ｌ４の接続位置がＣ３−４、これに接続する配線層Ｌ５の接続位置がＣ４−５、これに接続する配線層Ｌ５の配線がＬＣ５、これに接続する配線層Ｌ６の接続位置がＣ５−６、これに接続する配線層Ｌ６の基板バンプ電極の位置がＣ６とされ、Ｃ６の基板バンプ電極がテスト用基板バンプ電極になる。前記分基点Ｃ２ｄ−３よりＭＣＵ３のバンプ電極へは、配線層Ｌ２の配線がＬＣ２、これに接続する配線層Ｌ１の接続位置がＣ１ｃ−２ｃ、これに接続する配線層Ｌ１のデバイスバンプ電極の位置がＣ１ｃとされ、Ｃ１ｃのデバイスバンプ電極が対応するＭＣＵ３のデバイスバンプ電極になる。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５７】
例えば、ＤＤＲ−ＳＤＲＡＭの並列データ入出力ビット数は×８、×４であってもよい。ＳＤＲＡＭは更にＤＤＲの倍のクロックスピードでデータ入出力を行う回路形式を備えるものであってもよい。半導体メモリデバイスはＳＤＲＡＭに限定されず、シンクロナスＳＲＡＭであってもよい。半導体データ処理デバイスはマイクロコンピュータに限定されず、グラフィックコントローラ、符号化・複合処理を行なうコントローラなどであってよい。
【００５８】
上記オーバーシュート及びアンダーシュートの許容幅に代えて、前記ＭＣＵ３のデバイスバンプ電極１０ｃから見た出力動作時の出力インピーダンス（第１の出力インピーダンス）と、前記ＤＤＲ−ＳＤＲＡＭ４，５のデバイスバンプ電極１１ｄから見た出力動作時の出力インピーダンス（第２の出力インピーダンス）に着目してもよい。この場合には、前記第２の出力インピーダンスが第１の出力インピーダンスよりも小さくなるようにしてデバイスバンプ電極１０ｃと対応するデバイスバンプ電極１１ｄとを接続する接続配線の配線経路上前記ＤＤＲ−ＳＤＲＡＭ４，５寄りの位置で前記接続配線から分岐配線に分岐させる。換言すれば出力駆動に応力の大きな出力バッファを持つ方の半導体デバイス寄りに分基点を配置する。上記同様の作用効果を得る。また、分岐配線はテスト端子に至る配線であることに限定されない。例えばダミー配線であってもよい。従って、その先に基板端子が形成されていなくてもよい。半導体デバイスはＭＣＵとＤＤＲ−ＳＤＲＡＭの組み合わせに限定されず、適宜変更可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る半導体装置におけるＤＤＲ−ＳＤＲＡＭのアクセス用データ系統とテスト配線系統との関係を例示するブロック図である。
【図２】本発明に係る半導体装置の縦断面構造を例示する断面図である。
【図３】半導体デバイスの平面なレイアウト構成を例示する平面図である。
【図４】ＪＥＤＥＣ標準に従うＤＤＲ−ＳＤＲＡＭの外部端子配列を例示する平面図である。
【図５】実装基板上のＤＤＲ−ＳＤＲＡＭとＭＣＵの主なデバイスバンプ電極の配置を例示する平面図である。
【図６】基板バンプ電極に対するＤＤＲ−ＳＤＲＡＭのテスト用端子の割り当てを例示する平面図である。
【図７】図１の配線トポロジで分岐経路を配線経路に等長化したときのデータ信号のシミュレーション結果を示す波形図である。
【図８】図１の配線トポロジで分岐経路を配線経路に等長化しない分岐経路を設けないときのデータ信号のシミュレーション結果を比較例として示す波形図である。
【図９】アクセス用データ系統とテスト配線系統との具体例としてデバイスバンプ電極から基板バンプ電極に至る各配線層Ｌ１〜Ｌ６の配線を重ねて示した平面図である。
【図１０】図９の配線経路のうち配線層Ｌ１の配線部分を示す平面図である。
【図１１】図９の配線経路のうち配線層Ｌ２の配線部分を示す平面図である。
【図１２】図９の配線経路のうち配線層Ｌ３の配線部分を示す平面図である。
【図１３】図９の配線経路のうち配線層Ｌ４の配線部分を示す平面図である。
【図１４】図９の配線経路のうち配線層Ｌ５の配線部分を示す平面図である。
【図１５】図９の配線経路のうち配線層Ｌ６の配線部分を示す平面図である。
【符号の説明】
【００６０】
１  半導体装置
２  実装基板
３  マイクロコンピュータ（ＭＣＵ）
ＯＢＵＦｃ  出力バッファ
ＩＢＵＦｃ  入力バッファ
４，５  ＤＤＲ−ＳＤＲＡＭ
ＯＢＵＦｄ  出力バッファ
ＩＢＵＦｄ  入力バッファ
６  アンダーフィル樹脂
８  コア層
９、１６  ビルドアップ層
Ｌ１〜Ｌ６  配線層
１０  ＭＣＵのデバイスバンプ電極
１０ｃｋｅ  ＭＣＵのクロックイネーブルデバイスバンプ電極
１０ｃ  ＭＣＵにおけるＤＤＲ−ＳＤＲＡＭコントローラのデータ入出力用デバイスバンプ電極
１１  ＤＤＲ−ＳＤＲＡＭのデバイスバンプ電極
１１ｃｋｅ  ＤＤＲ−ＳＤＲＡＭのクロックイネーブルデバイスバンプ電極
１１ｄ  ＤＤＲ−ＳＤＲＡＭのデータ入出力用デバイスバンプ電極
１２  基板バンプ電極
１２ｃｋｅｉ  クロックイネーブル信号入力用端子
１２ｃｋｅｏ  クロックイネーブル信号出力用端子
１２ｔ  アクセステスト用基板バンプ電極
ＤＱ０〜ＤＱ１５  データ入出力端子
ＬＤＱＳ，ＵＤＱＳ  データストローブ端子
Ａ１０〜Ａ１３，ＢＡ０〜ＢＡ１  アドレス端子
／ＲＡＳ，／ＣＡＳ，／ＷＥ  コマンド端子
ＬＤＭ，ＵＤＭ  データマスク端子
ＲＴｄｑ／ｄｑｓ  データ系統
ＲＴｃｍｄ／ａｄｄ  アドレス・コマンド系統
４０  ＤＤＲ−ＳＤＲＡＭ４のデータ系デバイスバンプ電極
４１  ＤＤＲ−ＳＤＲＡＭ５のデータ系デバイスバンプ電極
４２  ＤＤＲ−ＳＤＲＡＭの右側のコマンド、アドレス系デバイスバンプ電極
４３  ＤＤＲ−ＳＤＲＡＭの左側のコマンド、アドレス系デバイスバンプ電極
５０  ＤＤＲ−ＳＤＲＡＭとＭＣＵとを接続するデータ配線
５１  テスト配線経路
５２  分岐位置
Ａ２ｄ−３、Ｂ２ｄ−３、Ｃ２−３  分岐位置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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