(57)【要約】【課題】  電流駆動型表示素子を用いた表示装置において、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴで作製可能な電源回路を用いて輝度特性を実現する。【解決手段】  トランジスタＱ１のゲート端子にコンデンサＣ１を接続し、そのコンデンサＣ１の他方端子に電位配線Ｕｉを接続する。電圧制御回路で、この電位配線Ｕｉに与える電圧Ｖｒｇｂを電源配線ＰＳの入力端電位Ｖｐと末端電位Ｖｐｅとの電位差を基に制御する。この制御により、電源配線ＳＰの電位ドロップにより電位Ｖｐｅが低くなる程、電源電圧Ｖｐに近づく電圧Ｖｒｇｂを得る。この結果、全面白表示の画像では、電位Ｖｐｅが低くなるので電圧Ｖｒｇｂが高くなり、各画素の輝度が低下する表示装置１が得られる。また、背景が暗い映像で白表示をすれば電位Ｖｐｅが高くなるので、電圧Ｖｒｇｂが低くなり、白画素の輝度が高くなるピーク輝度特性が得られる。【選択図】  図１
2006189552.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置した電気光学素子と、該電気光学素子に駆動電流を供給する駆動用トランジスタとを備え、複数の該駆動用トランジスタに電源電圧を印加する電源配線と各電気光学素子に共通に設けた共通電極との間に上記駆動用トランジスタと上記電気光学素子とを直列に接続した表示装置であって、
上記駆動用トランジスタを流れる電流を制御するための電位が与えられる電位配線と、
上記電源配線における入力端電位と末端電位との差を基に上記電位配線の電位を制御する電位制御手段とを備えていることを特徴とする表示装置。
【請求項２】
上記駆動用トランジスタと上記電気光学素子との間に配置される第１スイッチ用トランジスタと、
上記駆動用トランジスタおよび第１スイッチ用トランジスタの接続点と上記駆動用トランジスタの制御端子との間に配置される第２スイッチ用トランジスタと、
上記駆動用トランジスタの制御端子に接続される一端および上記電位配線に接続される他端を有する第１コンデンサとを各電気光学素子について備えていることを特徴とする請求項１記載の表示装置。
【請求項３】
１フレームにおいて少なくとも１つ設けられる第１期間に、上記第２スイッチ用トランジスタをオン状態とし、上記第１スイッチ用トランジスタをオフ状態とし、上記コンデンサに上記電源配線の上記電位制御手段により制御された電位を与えることにより上記駆動用トランジスタの閾値電位を補償し、１フレームにおける上記第１期間に続く第２期間に、上記第２スイッチ用トランジスタをオフ状態とし、上記コンデンサに所望の電位を与え、上記第１スイッチ用トランジスタをオン状態とすることにより、上記駆動用トランジスタを流れる電流を制御する制御手段を備えていることを特徴とする請求項２記載の表示装置。
【請求項４】
１フレームにおいて少なくとも１つ設けられる第１期間に、上記第２スイッチ用トランジスタをオン状態とし、上記第１スイッチ用トランジスタをオフ状態とし、上記コンデンサに上記電源配線の所望の電位を与えることにより上記駆動用トランジスタの閾値電位を補償し、１フレームにおける上記第１期間に続く第２期間に、上記第２スイッチ用トランジスタをオフ状態とし、上記コンデンサに上記電位制御手段により制御された電位を与え、上記第１スイッチ用トランジスタをオン状態とすることにより、上記駆動用トランジスタを流れる電流を制御する制御手段を備えていることを特徴とする請求項２記載の表示装置。
【請求項５】
上記電位制御手段は、上記電源配線の入力端電位と末端電位との間の電位差が小さくなる程、上記電位制御手段により制御された電位と上記所望の電位との間の電位差が大きくなるように制御することを特徴とする請求項４記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動型表示素子を用いた表示装置に関するものである。
【背景技術】
【０００２】
近年、有機ＥＬディスプレイやＦＥＤ等の自発光素子の研究開発が活発に行われている。特に、有機ＥＬディスプレイは、低消費電力で高速応答可能なディスプレイであるため、テレビジョンなどの動画表示用ディスプレイとして注目されている。
【０００３】
この有機ＥＬをテレビジョンのディスプレイとして用いる場合、明るい映像から暗い映像まで表現できるダイナミックレンジの広さが求められる。ＣＲＴでは、このダイナミックレンジを得るために、背景が暗い映像ほど白色輝度が高くなるピーク輝度特性を持たせている。また、ＣＲＴでは、画面全面が明るい映像を表示するとき、消費電力を抑えるために白色輝度が低くなるように制御している。
【０００４】
そこで、有機ＥＬにもピーク輝度特性を持たせ、画面全面が明るい映像に対して白色輝度を低く抑える手段が特許文献１等に示されている。
図１５は、特許文献１に示された表示部の要部の構成を示している。また、図１６は、特許文献１に示された制御回路の構成を示している。
【０００５】
図１５に示すように、複数の画素１４１〜１４４は表示部を構成している。これらの画素１４１〜１４４はそれぞれ有機ＥＬ１２４を含んでおり、この有機ＥＬ１２４の陰極には陰極電流線１１８が接続されている。各画素は、ｐ型のトランジスタ２３と、ｎ型のトランジスタ１２１と、コンデンサ１２２と、有機ＥＬ１２４とから構成されている。発光電源部１１６からの配線と陰極電流線１１８との間には、トランジスタ１２３と有機ＥＬ１２４とが直列に接続されており、トランジスタ１２３のゲート端子とソース配線２０１との間にはトランジスタ１２１が接続されている。また、トランジスタ１２３のゲート端子とソース端子との間にはコンデンサ１２２が接続され、トランジスタ１２１のゲート端子にはゲート配線１３１が接続されている。
【０００６】
そして、図１６に示す陰極電位制御回路１１７は、有機ＥＬ素子２４の陰極側の電位を変動させる。具体的には、すべての有機ＥＬの陰極電流線１１８を流れる電流の総和を電流測定回路１７１で測定して、表示部の平均輝度情報１７３を得て、その平均輝度情報１７３と基準電圧１７８とに基づいて電圧制御回路１７２を制御することにより、電位変動が実現される。
【０００７】
このように、表示部を構成する有機ＥＬ１２４の総電流を測定し、その電流値が小さいときは陰極電圧を下げ、大きいときは陰極電圧を上げるように制御する。これにより、背景が暗い映像ほど白色輝度が高くなるピーク輝度特性を有機ＥＬ１２４に持たせることができる。
【０００８】
図１５の画素回路構成では、上記のように、陰極電位を制御することで有機ＥＬ１２４を流れる電流を制御している。一方、非特許文献１に開示された図１７に示す回路構成では、電位配線Ｖｓｕｓとデータ配線ｄａｔａ［ｍ］の電位差を制御することで、有機ＥＬ素子ＯＬＥＤを流れる電流を制御することができる。
【０００９】
即ち、図１７に示す画素回路Ａｉｊは、３つのｐ型のＴＦＴ（以降、トランジスタと称する）Ｔ１〜Ｔ３と、２つのｎ型のＴＦＴ（以降、トランジスタと称する）Ｔ４，Ｔ５と、１つのコンデンサＣｓｔと、有機ＥＬ素子ＯＬＥＤとから構成される。
【００１０】
電源配線ＶＤＤと共通陰極（ＧＮＤライン）との間にはトランジスタＴ１，Ｔ４，有機ＥＬ素子ＯＬＥＤとが直列に接続されている。駆動用のトランジスタＴ１のゲート端子とドレイン端子との間にはスイッチ用のトランジスタＴ２が配置されている。トランジスタＴ１のゲート端子とデータ配線ｄａｔａ［ｍ］との間には、コンデンサＣｓｔとスイッチ用のトランジスタＴ３とが直列に配置されている。また、トランジスタＴ３とコンデンサＣｓｔとの接続点と電位配線Ｖｓｕｓとの間には、スイッチ用のトランジスタＴ５が配置されている。トランジスタＴ２〜Ｔ５のゲート端子には、ゲート配線ｓｃａｎ［ｎ］が接続されている。
【００１１】
この画素構成では、ゲート配線ｓｃａｎ［ｎ］の電位がＬｏｗとなる選択期間において、トランジスタＴ２，Ｔ３がＯＮ状態となり、トランジスタＴ４，Ｔ５がＯＦＦ状態となる。
【００１２】
この結果、トランジスタＴ１のゲート電位はソース電位ＶＤＤから閾値電圧Ｖｔｈ（Ｖｔｈ＜０で表す）だけ低い電位ＶＤＤ＋Ｖｔｈとなる。また、コンデンサＣｓｔのトランジスタＴ３側の端子電位はデータ配線ｄａｔａ［ｍ］の電位Ｖｄａとなる。
【００１３】
その後、ゲート配線ｓｃａｎ［ｎ］がＨｉｇｈとなる非選択期間において、トランジスタＴ２，Ｔ３がＯＦＦ状態となり、トランジスタＴ４，Ｔ５がＯＮ状態となる。この結果、コンデンサＣｓｔの上記端子電位はＶｄａからＶｓｕｓに変化し、トランジスタＴ１のゲート電位もそれに応じてＶｓｕｓ−Ｖｄａ＋ＶＤＤ＋Ｖｔｈとなる。
【００１４】
その結果、トランジスタＴ１のゲート・ソース間電圧はＶｓｕｓ−Ｖｄａ＋Ｖｔｈとなり、トランジスタＴ１の閾値電圧Ｖｔｈに依らず、電位配線Ｖｓｕｓとデータ配線ｄａｔａ［ｍ］の電位差によりトランジスタＴ１を流れる電流が決まる。
【００１５】
このように、図１７に示す画素回路を用いれば、電位配線Ｖｓｕｓとデータ配線ｄａｔａ［ｍ］との電位差により有機ＥＬを流れる電流を制御できる。
【特許文献１】特開２００３−３３０４２１号公報（公開日：平成１５年１１月１９日）
【非特許文献１】Sang-Moo Choi, Oh-Kyong Kwon and Ho-Kyun Chung,“An Improved Voltage Programmed Pixel Structure for Large size and High Resolution AM-OLED Displays”, SID 2004 DIGEST pp 260 -263（学会開催日：２００４年５月２５日）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記特許文献１に開示された手段では、陰極電流線１１８の電位を制御し、背景が暗い映像ほど輝度が高くなるピーク輝度特性を持たせている。
【００１７】
しかし、この陰極電流線１１８は、同時に有機ＥＬ２４の発光電流を供給する配線でもある。このため、陰極電流線１１８の電位を変化させるには、有機ＥＬ２４への印加電圧を変化させられるだけの大きな電流容量を持った電源回路が必要になる。
【００１８】
一般に、低温ポリシリコンＴＦＴやＣＧ(Continuous Grain)シリコンＴＦＴは、単結晶シリコンＴＦＴと比べてその移動度が小さいこと、及び（ガラス表面に作られた薄膜トランジスタであるため）発熱容量が小さいことから、大きな電流容量を持った電源回路を作るには不向きである。このため、特許文献１に示された構成を低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いて実現するためには、電源回路としてＩＣ等によって構成される外付け回路が必要である。
【００１９】
また、非特許文献１に示された図１７の回路構成では、電位配線Ｖｓｕｓとデータ配線ｄａｔａ［ｍ］との間の電位差を制御することで、有機ＥＬを流れる電流を制御することができる。しかし、このような画素回路を用いてピーク輝度特性を持たせる手段は開示されていない。
【００２０】
本発明の目的は、有機ＥＬ素子等の電気光学素子にピーク輝度特性を持たせることができる表示装置において、電源回路のための外付けＩＣ等を不要にして低コスト化を可能とすることであり、さらには、図１７のような画素回路を用いてピーク輝度特性を持たせることである。このために、本発明は、後述するように低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴで作製可能な電源回路を用いる。
【課題を解決するための手段】
【００２１】
本発明の表示装置は、マトリックス状に配置した電気光学素子と、該電気光学素子に駆動電流を供給する駆動用トランジスタとを備え、複数の該駆動用トランジスタに電源電圧を印加する電源配線と各電気光学素子に共通に設けた共通電極との間に上記駆動用トランジスタと上記電気光学素子とを直列に接続した表示装置であって、上記の課題を解決するために、上記駆動用トランジスタを流れる電流を制御するための電位が与えられる電位配線と、上記電源配線における入力端電位と末端電位との差を基に上記電位配線の電位を制御する電位制御手段とを備えていることを特徴としている。
【００２２】
上記構成では、駆動用トランジスタに電源配線から電圧を印加することにより、電気光学素子を流れる電流は電源配線から供給される。また、電源配線は、複数の電気光学素子を駆動するために、それらに対応する複数の駆動用トランジスタに電源電圧を印加する。このため、電源配線の電位は、電源回路からの入力端では最高電位であるが、表示画素内での末端（駆動用トランジスタとの接続点）では電源配線の電位ドロップが生じて最低電位となる。従って、電源配線における最高電位と最低電位との差と、電気光学素子を流れる総電流の間には比例関係が存在する。
【００２３】
そこで、駆動用トランジスタを流れる電流を制御するための電位を与える電位配線を設け、その電位を電源配線における最高電位と最低電位との差を基に制御すれば、電気光学素子の所望のピーク輝度特性が得られる。
【００２４】
この電位配線の電位により、駆動用トランジスタを流れる電流を制御するには、電位配線の電位を直接駆動用トランジスタの制御端子（ゲート端子）に与えてもよい。
【００２５】
しかし、駆動用トランジスタの閾値電位のばらつきを考慮すれば、その閾値補正が必要である。そこで、上記の表示装置における画素回路を以下のように構成することが好ましい。
【００２６】
即ち、上記表示装置は、上記駆動用トランジスタと上記電気光学素子との間に配置される第１スイッチ用トランジスタと、上記駆動用トランジスタおよび第１スイッチ用トランジスタの接続点と上記駆動用トランジスタの制御端子との間に配置される第２スイッチ用トランジスタと、上記駆動用トランジスタの制御端子に接続される一端および上記電位配線に接続される他端を有する第１コンデンサとを各電気光学素子について備えている。
【００２７】
上記構成において、第２スイッチ用トランジスタをオン状態とし、第３スイッチ用トランジスタをオフ状態とすることで、駆動用トランジスタの制御端子（ゲート端子）と上記接続点（例えば駆動用トランジスタのドレイン端子）とが短絡されると共に、駆動用トランジスタを流れる電流は行き場を失い、駆動用トランジスタのゲート端子の電位が上昇する。その後、充分時間を置いて、第２スイッチ用トランジスタをＯＦＦ状態とすると、駆動用トランジスタのゲート端子とドレイン端子上記接続点とが開放され、駆動用トランジスタのゲート電位は電源電圧と閾値電位との和の値となり、駆動用トランジスタの閾値補正を行うことができる。
【００２８】
そこで、その閾値補正期間に、電位配線からコンデンサへどのような電位を与えるかによって、駆動用トランジスタに流れる電流の制御が異なる。
【００２９】
（第１の駆動構成）
このために、上記構成の表示装置において、１フレームにおいて少なくとも１つ設けられる第１期間に、上記第２スイッチ用トランジスタをオン状態とし、上記第１スイッチ用トランジスタをオフ状態とし、上記コンデンサに上記電源配線の上記電位制御手段により制御された電位を与えることにより上記駆動用トランジスタの閾値電位を補償し、１フレームにおける上記第１期間に続く第２期間に、上記第２スイッチ用トランジスタをオフ状態とし、上記コンデンサに所望の電位を与え、上記第１スイッチ用トランジスタをオン状態とすることにより、上記駆動用トランジスタを流れる電流を制御する制御手段を備えていることが好ましい。
【００３０】
上記構成では、閾値補正期間である第１期間に、電位配線からコンデンサへ電位制御手段により制御された電位が与えられる。このとき、駆動用トランジスタがｐ型の場合、この電位が低ければ、次の第２期間にコンデンサへ所望の電位（例えばある一定電位）を与えたとき、駆動用トランジスタを流れる電流は相対的に小さくなる。一方、駆動用トランジスタがｎ型の場合、上記電位が低ければ、次の第２期間にコンデンサへ所望の電位を与えたとき、駆動用トランジスタを流れる電流は相対的に大きくなる。
【００３１】
（第２の駆動構成）
あるいは、上記構成の表示装置において、１フレームにて少なくとも１つ設けられる第１期間に、上記第２スイッチ用トランジスタをオン状態とし、上記第１スイッチ用トランジスタをオフ状態とし、上記コンデンサに上記電源配線の所望の電位を与えることにより上記駆動用トランジスタの閾値電位を補償し、１フレームにおける上記第１期間に続く第２期間に、上記第２スイッチ用トランジスタをオフ状態とし、上記コンデンサに上記電位制御手段により制御された電位を与え、上記第１スイッチ用トランジスタをオン状態とすることにより、上記駆動用トランジスタを流れる電流を制御する制御手段を備えていることが好ましい。
【００３２】
上記構成では、閾値補正期間である第１期間に、電位配線から第１コンデンサへ所望の電位（例えばある一定電位）が与えられる。このとき、駆動用トランジスタがｐ型の場合、次の第２期間にコンデンサへ電位制御手段により制御された電位が与えたとき、この電位が低ければ、駆動用トランジスタを流れる電流は相対的に大きくなる。一方、駆動用トランジスタがｎ型のとき、上記電位が低ければ、駆動用トランジスタを流れる電流は相対的に小さくなる。
【００３３】
このように、第１および第２の駆動構成では、電源配線の入力端電位と末端電位との差に対応して、電位を低下または増大させる。さらに、上記の第１および第２の駆動構成の何れかを選択するか決めることで、駆動用トランジスタを流れる電流を増減させることができる。
【００３４】
例えば、ピーク輝度を持たせるのであれば、電源配線の入力端電位と末端電位との差が大きくなったとき、駆動用トランジスタを流れる電流は減少すべきである。この場合、駆動用トランジスタがｐ型で、電源配線の電位ドロップに従って電位配線の電位を低下させるのであれば、第１の駆動構成を用いる必要がある。
【００３５】
しかし、電源配線の電位ドロップが１フレーム期間内で変動すれば、電位制御手段によって制御される電位も変動するので、各画素の第１期間（駆動用トランジスタの閾値補正）の電位配線の電圧も変化する。その結果、どのタイミングで閾値補正を行ったかによって、その後電位配線の電位が駆動用トランジスタに与える影響が異なってくる。その結果、ゲート配線毎に電気光学素子の輝度が変化する。この輝度変化は、１フレーム期間に渡り固定されるので、画面に横縞が見えてしまい好ましくない。
【００３６】
これに対し、第２の駆動構成では、各画素の第１期間（閾値補正期間）で電位配線に与えられる電圧は一定（所望の電圧）である。これにより、電源配線の電位ドロップが変化しても、その影響は総ての画素に平等に与えられ、上記横縞は発生しない。従って、駆動用トランジスタがｐ型の場合、電源配線の電位ドロップに従って、電位制御手段によって電位を増加すべきである。
【００３７】
そこで、第２の駆動構成において、上記電位制御手段は、上記電源配線の入力端電位と末端電位との間の電位差が小さくなる程、上記電位制御手段により制御された電位と上記所望の電位との間の電位差が大きくなるように制御することが好ましい。
【００３８】
このように、電位配線の電位を制御すれば、駆動用トランジスタがｐ型の場合、電源配線の電位ドロップが大きくなるのに従って、上記電位制御手段により制御された電位が上昇する。そして、この電位を第２期間に電位配線へ与えることで、第２の駆動構成の適用が可能になる。そして、第２の駆動構成を用いれば、各閾値補正期間にコンデンサへ与える電位は電源配線の電位ドロップによらずに決められた電位（ある一定電位）となる。これにより、横縞のない画面を表示することができる。
【発明の効果】
【００３９】
本発明に係る表示装置は、以上のように、上記電源配線における入力端電位と末端電位との差を基に、電位配線の電位を制御することにより、電位配線の電位により駆動用トランジスタの制御端子電位（ゲート電位）を制御すれば、所望のピーク輝度特性を得ることができる。また、この電位配線は、電源配線や共通電極とは分離させている。これにより、電位配線の電位を制御するため必要な電流容量は数ｍＡ以下で済む。このため、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いて作製された電源回路を用いても、電位配線の電位を制御することが可能となる。
【００４０】
このように、本発明によれば、外付け電源ＩＣなしにピーク輝度特性を持たせることが可能となり、低コスト化できるという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
本発明の一実施形態について図１ないし図１４に基づいて説明すると、以下の通りである。
【００４２】
本発明に用いられるトランジスタは、低温ポリシリコンＴＦＴやＣＧ（Continuous Grain）シリコンＴＦＴで構成できるが、本実施の形態ではＣＧシリコンＴＦＴを用いることとする。
【００４３】
ここで、ＣＧシリコンＴＦＴの構成は、例えば“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”（SID'00 Digest, pp.924-927, 半導体エネルギー研究所）に発表されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”（AM-LCD 2000, pp.25-28, 半導体エネルギー研究所）に発表されている。即ち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは何れも公知であるため、ここではその詳細な説明は省略する。
【００４４】
また、本実施の形態で用いる電気光学素子である有機ＥＬ素子についても、その構成は、例えば“Polymer Light-Emitting Diodes for use in Flat panel Display”（AM-LCD '01, pp.211-214, 半導体エネルギー研究所）に発表されており公知であるため、ここではその詳細な説明は省略する。
【００４５】
〔実施の形態１〕
本実施の形態１では、本発明の表示装置を実現するための第１例について説明する。
【００４６】
図１は、表示装置１における一部の画素回路Ａｉｊ及びゲートドライバ回路３の一部の構成を示す回路図である。図２は、本実施の形態の表示装置１の全体回路構成のブロックを示す。
【００４７】
表示装置１は、図２に示すように、複数の画素回路Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、ソースドライバ回路２と、ゲートドライバ回路３と、コントロール回路４と、電圧制御回路５とを備えている。表示装置１には、複数の互いに平行に配されたソース配線Ｓｊ（データ線）と、これらに直交する複数の互いに平行に配されたゲート配線Ｇｉとが設けられ、それぞれの交点に画素回路Ａｉｊ（画素）がマトリクス状に配置されている。ソース配線Ｓｊはソースドライバ回路２に接続され、ゲート配線Ｇｉはゲートドライバ回路３に接続されている。
【００４８】
両ドライバ回路２，３は、表示装置全体の小型化および作製コストの低減を図るため、画素回路Ａｉｊと同じ基板上に、多結晶シリコンＴＦＴまたはＣＧシリコンＴＦＴを用いて、全部もしくは一部形成されることが好ましい。
【００４９】
ソースドライバ回路２は、ｍビットのシフトレジスタ２１と、ｍビットのレジスタ２２と、ｍビットのラッチ２３と、ｍ個のアナログスイッチ２４とを有している。
【００５０】
このソースドライバ回路２において、シフトレジスタ２１は、縦続接続されたｍ個のレジスタを有しており、コントロール回路４より先頭のレジスタに入力されるスタートパルスＳＰをクロックＣＬＫに同期して転送し、各出力段（レジスタ）からタイミングパルスＳＳＰとして出力する。レジスタ２２は、複数のフリップフロップから構成されており、シフトレジスタ２１からの対応するタイミングパルスＳＳＰにより、入力された１ビットのデータＤｘを個々の対応するソース配線Ｓｊのフリップフロップに保持する。ラッチ２３は、レジスタ２２に保持された１ライン分（ｍビット）のデータＤｘをラッチパルスＬＰのタイミングで取り込み、アナログスイッチ２４に転送する。
【００５１】
アナログスイッチ２４は、各ソース配線Ｓｊに１つずつ設けられている。このアナログスイッチ２４は、データＤｘが“Ｈｉｇｈ”か“Ｌｏｗ”かにより、画素回路Ａｉｊにおける後述するトランジスタＱ３（図１）をＯＮ状態とする電圧を発生させるか、ＯＦＦ状態とする電圧を発生させるかを切り替える。
【００５２】
コントロール回路４は、前記のスタートパルスＳＰ、クロックＣＬＫ、ラッチパルスＬＰおよびデータＤｘを出力する回路である。また、コントロール回路４は、ゲートドライバ回路３に与えるためのタイミング信号ＯＥ、アドレス信号Ａｄｄ、スタートパルスＹＩ１，ＹＩ２およびクロックＹＣＫを出力する。
【００５３】
ゲートドライバ回路３は、図示しないアドレスデコーダ回路と、論理演算回路と、ｎ個のバッファとを含んでいる。このゲートドライバ回路３において、上記のアドレス信号Ａｄｄをアドレスデコーダ回路によってデコードすることでデコード信号を得て、このデコード信号とタイミング信号ＯＥとの論理演算（論理和等）を論理演算回路で行い、その結果として得られた選択パルスを対応するバッファ（出力段）に与える。なお、タイミング信号ＯＥは、上記デコード信号と論理演算を行うための信号であり、アドレスデコード中の不確定信号がゲート配線Ｇｉに出力されるのを防ぐ。ゲートドライバ回路３は、それらの信号を受けて各出力段からゲート配線Ｇｉにゲート信号（選択電位ＧＨ（Ｈｉｇｈ））を出力する。これにより、各水平走査期間には、選択されたゲート配線Ｇｉが書き込み可能となるように選択される。また、ゲートドライバ回路３は、後述するように、電位配線Ｕｉおよび制御配線Ｐｉに所定の電位レベルを出力する。
【００５４】
また、ゲートドライバ回路３は、図１に示すように、さらに、ラッチ回路３１と、アナログスイッチ３２とを各ゲート配線Ｇｉ毎に有している。
【００５５】
各ラッチ回路３１は、図示しないが、隣接するゲート配線Ｇｉのラッチ回路３１と相互に縦続接続されてシフトレジスタを構成しており、ラッチ３３，３４とバッファ３５とを含んでいる。ラッチ３３は、前段のラッチ回路３１から転送されてきたスタートパルスＹＩ１をクロックＹＣＫのタイミングで取り込み、次段のラッチ回路３１に転送する。ラッチ３４は、前段のラッチ回路３１から転送されてきたスタートパルスＹＩ２をクロックＹＣＫのタイミングで取り込み、次段のラッチ回路３１に転送する。バッファ３５は、前段のラッチ回路３１から転送されてきたラッチ３４に取り込まれる前のスタートパルスＹＩ２を制御配線Ｐｉに出力し、制御配線Ｐｉの電位を制御する。
【００５６】
アナログスイッチ３２は、ｐ型のＴＦＴからなるトランジスタＴｐと、ｎ型とＴＦＴからなるトランジスタＴｎとを含んでいる。トランジスタＴｐのソース端子には電圧Ｖｃが印加され、トランジスタＴｎのソース端子には電圧Ｖｒｂｇ（Ｖｃ＞Ｖｒｂｇ）が印加される。また、トランジスタＴｐ，Ｔｎのゲート端子は、共にラッチ３３の出力端子に接続されている。さらに、トランジスタＴｐおよびトランジスタＴｎのドレイン端子は、共に電位配線Ｕｉに接続されている。
【００５７】
このような構成のアナログスイッチ３２は、ラッチ３３の出力パルスがＬｏｗのときに、トランジスタＴｐがＯＮ状態となって（トランジスタＴｎはＯＦＦ状態）電圧Ｖｃを電位配線Ｕｉに出力する。また、アナログスイッチ３２は、ラッチ３３の出力パルスがＨｉｇｈのときに、トランジスタＴｎがＯＮ状態となって（トランジスタＴｐはＯＦＦ状態）電圧Ｖｒｂｇを電位配線Ｕｉに出力する。
【００５８】
電圧制御回路５は、電位配線Ｕｉに与える電位Ｖｒｇｂを生成するための回路である。この電圧制御回路５については、後に詳しく説明する。
【００５９】
画素回路Ａｉｊは、図１に示すように、ＴＦＴからなるトランジスタＱ１〜Ｑ４と、コンデンサＣ１，Ｃ２と、有機ＥＬ素子ＥＬ１（電気光学素子）とを有している。
【００６０】
この画素回路Ａｉｊは、電源配線ＰＳと共通陰極ＣＯＭ（共通電極）との間に、有機ＥＬ素子ＥＬ１に駆動電流を供給する駆動用のトランジスタＱ１（駆動用トランジスタ）と有機ＥＬ素子ＥＬ１とが直列に配置されている。電源配線ＰＳには電源電圧Ｖｐが印加されており、各有機ＥＬ素子に共通に設けられる共通陰極ＣＯＭには共通の電位Ｖｃｏｍが付与されている。
【００６１】
トランジスタＱ１のゲート端子（制御端子）にはコンデンサＣ１（コンデンサ）の一方の端子が接続され、コンデンサＣ１の他方の端子には電位配線Ｕｉが接続されている。トランジスタＱ１のゲート端子とドレイン端子との間には、スイッチ用のトランジスタＱ２（第２スイッチ用トランジスタ）が配置されている。
【００６２】
トランジスタＱ１のドレイン端子と有機ＥＬ素子ＥＬ１の間には、スイッチ用のトランジスタＱ３（第１スイッチ用トランジスタ）が配置されている。このトランジスタＱ３のゲート端子とソース配線Ｓｊとの間にはスイッチ用のトランジスタＱ４が配置されている。また、トランジスタＱ３のゲート端子と電源配線ＰＳとの間にはコンデンサＣ２が配置されている。
【００６３】
トランジスタＱ２のゲート端子には制御配線Ｐｉが接続され、トランジスタＱ４のゲート端子にはゲート配線Ｇｉが接続されている。
【００６４】
図３は、この画素回路Ａｉｊの動作を示すタイミングチャートである。この画素回路Ａｉｊの動作は、コントロール回路４から供給される前述の各種の信号に基づいて、ソースドライバ２およびゲートドライバ３によって制御される。
【００６５】
図３に示すように、時間８ｔ１〜１２ｔ１がゲート配線Ｇｉに接続される画素Ａｉｊ，Ａｉｊ＋１，…の選択期間であり、最初の時間８ｔ１で制御配線Ｕｉの電位を電圧Ｖｃとする。このとき、アナログスイッチ３２のトランジスタＴｐがＯＮ状態であり、トランジスタＴｎがＯＦＦ状態である。また、このとき、トランジスタＱ１のゲート端子電位Ｖｇが一気にＶｐ＋Ｖｔｈ（Ｖｔｈは閾値電位かつＶｔｈ＜０）に向けて上昇し、時間９ｔ１までその値を維持する。
【００６６】
次に、時間９ｔ１で制御配線Ｐｉの電位をＧＬ（Ｌｏｗ）からＧＨ（Ｈｉｇｈ）に変化させて、トランジスタＱ２をＯＮ状態とする。これにより、トランジスタＱ１のゲート端子とドレイン端子とが短絡される。また、時間９ｔ１でゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）からＧＨ（Ｈｉｇｈ）に変化させて、トランジスタＱ４をＯＮ状態とする。このとき、ソース配線Ｓｊの電位をＶＬ（Ｖｏｎ）とすることで、トランジスタＱ３をＯＮ状態とする。また、このとき、トランジスタＱ１のドレイン端子電位ＶｄがＶｐ＋Ｖｔｈ以下に低下する。
【００６７】
この状態では、トランジスタＱ１のゲート端子の電荷がトランジスタＱ３と有機ＥＬ素子ＥＬ１とを通して共通陰極ＣＯＭへ向けて流れる。この結果、トランジスタＱ１のゲート端子電位Ｖｇも低下し、トランジスタＱ１はＯＮ状態となる。
【００６８】
次に、時間１０ｔ１でソース配線Ｓｊの電位をＶＨ（Ｖｏｆｆ）とし、トランジスタＱ３をＯＦＦ状態とする。また、時間１１ｔ１でゲート配線Ｇｉの電位をＧＨ（Ｈｉｇｈ）からＧＬ（Ｌｏｗ）に変化させることで、トランジスタＱ４をＯＦＦ状態とする。これにより、トランジスタＱ３のゲート電位はコンデンサＣ２に保持される。
【００６９】
この結果、トランジスタＱ１のソース端子からドレイン端子へ流れる電流は行き場を失い、トランジスタＱ１のゲート端子の電位が上昇する。この電位上昇はトランジスタＱ１がＯＦＦ状態となるまで続くので、トランジスタＱ１のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈ（Ｖｔｈ＜０）となって、トランジスタＱ１がＯＦＦ状態となる。このときのトランジスタＱ１のゲート端子電位Ｖｇは、図３に模式的に示すように徐々に上昇していく。
【００７０】
その後、充分時間を置いて、例えば時間２７ｔ１で、制御配線Ｐｉの電位をＧＨ（Ｈｉｇｈ）からＧＬ（Ｌｏｗ）に変化させることで、トランジスタＱ２をＯＦＦ状態とする。これにより、トランジスタＱ１のゲート端子とドレイン端子とが（遮断）開放され、トランジスタＱ１のゲート電位はＶｐ＋Ｖｔｈとなり、トランジスタＱ１の閾値電位がばらつきをなくすように補償される。
【００７１】
その後、例えば時間２８ｔ１で電位配線Ｕｉの電位を電圧Ｖｒｇｂとする。このとき、アナログスイッチ３２のトランジスタＴｎがＯＮ状態であり、トランジスタＴｐがＯＦＦ状態である。
【００７２】
これにより、トランジスタＱ１のゲート端子電位はＶｐ＋Ｖｔｈ−Ｖｃ＋Ｖｒｇｂとなり、ゲート・ドレイン間電圧はＶｔｈ−Ｖｃ＋Ｖｒｇｂとなる。
【００７３】
そこで、トランジスタＱ１をＯＮ状態とするため、
−Ｖｃ＋Ｖｒｇｂ＜０
とする。
【００７４】
この結果、ゲート配線ＧｉをＧＨ（Ｈｉｇｈ）とする時間３３ｔ１〜３５ｔ１に、ソース配線Ｓｊの電位（データＤ０）を仮にＶＬ（Ｖｏｎ）とすれば、トランジスタＱ３はＯＮ状態となって、トランジスタＱ１から有機ＥＬ素子ＥＬ１に向けて駆動電流が流れる。
【００７５】
このとき、有機ＥＬ素子ＥＬ１に流れる電流がトランジスタＱ１のゲート・ソース間電圧Ｖｇｓによって規定されるように、トランジスタＱ３のゲート幅を充分大きくし、トランジスタＱ３のＯＮ電位ＶＬを充分小さくする。
【００７６】
図１の画素回路Ａｉｊにおいて、トランジスタＱ１，３と有機ＥＬ素子ＥＬ１とが直列に接続される。従って、トランジスタＱ１のソース・ドレイン間電圧Ｖｄｓ１と、トランジスタＱ３のソース・ドレイン間電圧Ｖｄｓ３と、有機ＥＬ素子ＥＬ１のアノード・カソード間電圧Ｖｏｌｅｄとの和Ｖｄｓ１＋Ｖｄｓ３＋ＶｏｌｅｄはＶｐ−Ｖｃｏｍと等しくなる。また、上記の画素回路Ａｉｊは、有機ＥＬ素子ＥＬ１に流す電流を一定にしたいので、有機ＥＬ素子ＥＬ１のＶ−Ｉ特性から、Ｖｏｌｅｄが一意に決まる。
【００７７】
そこで、トランジスタＱ３のソース・ドレイン間電圧Ｖｄｓ３が大きくなれば、トランジスタＱ１のソース・ドレイン間電圧Ｖｄｓ１が小さくなる。また、ＴＦＴのゲート・ソース間電圧Ｖｇｓにより、ＴＦＴの出力電流が決まるのはＴＦＴの飽和領域（Ｖｄｓ＞Ｖｇｓ）である。それゆえ、ソース・ドレイン間電圧Ｖｄｓ１が小さくなると、トランジスタＱ１が飽和領域で動作せず、トランジスタＱ１を流れる電流をゲート・ソース間電圧Ｖｇｓで決めることができなくなる。
【００７８】
そこで、トランジスタＱ３のソース・ドレイン間電圧Ｖｄｓ３を小さくするためには、トランジスタＱ３のゲート幅を大きくし、ゲート・ソース間電圧Ｖｇｓを大きくすることが必要になる。
【００７９】
これは、ＴＦＴのＶｄｓ−Ｉｄｓ特性からも判る。この特性では、ゲート・ソース間電圧Ｖｇｓをパラメータとして種々変更すると、ソース・ドレイン間電圧Ｖｄｓが大きな領域ではドレイン電流Ｉｄｓの変化が少なく、ソース・ドレイン間電圧Ｖｄｓが小さな領域ではＩｄｓの変化が大きい。従って、ソース・ドレイン間電圧Ｖｄｓが大きな領域を用いれば、ゲート・ソース間電圧Ｖｇｓでドレイン電流Ｉｄｓを規定することができる。
【００８０】
この結果、電位配線Ｕｉの電位変位Ｖｒｇｂ−Ｖｃを調整することで、有機ＥＬ素子ＥＬ１を流れる電流を変化させ、有機ＥＬ素子ＥＬ１の輝度を調整することができる。
【００８１】
また、図１の画素回路Ａｉｊで階調表示を行うためには、以下の時間分割階調表示駆動法を用いる。時間分割階調表示駆動方法では、１フレーム期間を例えば１：２：４の時間幅のサブフレームに分け、それぞれのサブフレームで“１”か“０”のデータを表示すると、０（１：２：４の各サブフレームで０，０，０を表示）から７（１：２：４の各サブフレームで１，１，１を表示）までの８階調表示が可能である。
【００８２】
これを上記の画素回路Ａｉｊに適用すれば、１フレームに少なくとも１回、上記時間８ｔ１〜２８ｔ１に示されるような閾値補正期間（第１期間）を設け、それに続く残りのフレーム期間（第２期間）で複数回ゲート配線Ｇｉの電位をＧＨとして、ソース配線Ｓｊより所望の電圧を画素回路Ａｉｊに印加し、トランジスタＱ３のＯＮ／ＯＦＦ状態を制御すれば良い。図３において、ゲート配線Ｇｉの電位がＧＨとなる期間を含む時間８ｔ１〜１２ｔ１などが選択期間であり、その期間に、トランジスタＱ３のゲート電圧を設定し、トランジスタＱ３のＯＮ／ＯＦＦを制御することにより階調表示が可能になる。閾値補正期間は、トランジスタＱ１のゲート・ソース間電圧Ｖｇｓを前述のように設定するために設けられる。
【００８３】
前述のように電位配線Ｕｉの電位変位Ｖｒｇｂ−Ｖｃを調整するために、本実施形態では、電源配線ＰＳの２点（入力端および末端）間の電位差を基に、閾値補正期間に電位配線Ｕｉに与える電圧Ｖｒｇｂまたは電圧Ｖｃを制御する。
【００８４】
第１の駆動方法は、電源配線ＰＳの２点間の電位差を基に閾値補正期間に電圧Ｖｃを制御する駆動方法である。
【００８５】
この駆動方法では、図３において電圧Ｖｃが時間８ｔ１〜２８ｔ１と時間２８ｔ１〜４８ｔ１とで変動した場合、ソース配線Ｓｊ方向に隣接する画素Ａｉｊと画素Ａｉ＋１ｊとの間でゲート・ドレイン間電圧Ｖｔｈ−Ｖｃ＋Ｖｒｇｂが変動することになり、ゲート配線Ｇｉ毎に輝度が変化する可能性がある。これは、画面で横縞となって見えるので好ましくない。
【００８６】
そこで、電源配線ＰＳの２点間の電位差を基に閾値補正期間に電圧Ｖｒｇｂを制御する第２の駆動方法を用いる。
【００８７】
この駆動方法では、図３には示さないが電圧Ｖｒｇｂが時間８ｔ１〜２８ｔ１と時間２８ｔ１〜４８ｔ１とで変動しても、ソース配線Ｓｊ方向に隣接する画素Ａｉｊと画素Ａｉ＋１ｊとの間でゲート・ドレイン間電圧Ｖｔｈ−Ｖｃ＋Ｖｒｇｂは同じとなるので、ゲート配線Ｇｉ毎に輝度が変化することはない。その代わり、時間によって画面全体の輝度が変化するが、１フレーム周期より短い周期の輝度変化なのでフリッカとして認識されることもなく、均一な表示が得られる。
【００８８】
ここで、電圧Ｖｃ，Ｖｒｇｂの変化が表示に及ぼす影響は、以下のように説明できる。
【００８９】
表示に合わせて電圧Ｖｃが変化したとき、その影響は閾値補正期間である画素に限定して及ぶ一方、電圧Ｖｒｇｂが変化したとき、その影響は総ての画素に及ぶ。即ち、電圧Ｖｃが変動すると、その影響はゲート配線Ｇｉに対応する画素Ａｉｊ毎に異なるので、その相違が横縞となって現れる。電圧Ｖｒｇｂが変動すると、その影響は総ての画素Ａｉｊに等しく及ぶので、その結果がフリッカとして現れる。
【００９０】
なお、この表示装置１にピーク輝度特性を持たせるためには、電源配線ＰＳの電位ドロップが大きくなるほど、この電位Ｖｒｇｂが電位Ｖｃに近づくよう制御する必要がある。
【００９１】
そこで、電源配線ＰＳの電位ドロップから電位Ｖｒｇｂを得る手法を以下に説明する。
【００９２】
まず、図２に示すように、電源配線ＰＳの入力端における電圧Ｖｐ（最高電位）と、電源配線ＰＳの末端における電圧Ｖｐｅ（最低電位）との差を電源配線ＰＳの電位ドロップとする。そして、この電圧Ｖｐおよび電圧Ｖｐｅに基づいて、電圧制御回路５によって電位配線Ｕｉへ与える電位Ｖｒｇｂを得る。
【００９３】
ここで、電源配線ＰＳの入力端とは、電源配線ＰＳが外部電源に繋がる接続点を意味している。また、電源配線ＰＳの末端とは、画素回路Ａｉｊを通る電源配線ＰＳの末端を相互に接続した接続点を意味している。これは、総ての画素回路Ａｉｊの表示状態を反映させようとするには、それら電源配線ＰＳを総て短絡させた末端の電圧を用いる必要があるからである。
【００９４】
図４は、この電圧制御回路５の構成を示している。
【００９５】
図４に示すように、電圧制御回路５は、反転増幅回路６と、インピーダンス変換回路７と、３つの電圧分圧回路８とを備えて構成されている。
【００９６】
なお、図４において、電圧分圧回路８が３つあるのはＲ，Ｇ，Ｂの３色ドットを表示する表示装置１に対応するためである。トランジスタＱ１から有機ＥＬ素子ＥＬ１へ供給すべき電流値は、Ｒ，Ｇ，Ｂの各色で異なる。このため、電位ＶｒｇｂはＲ，Ｇ，Ｂ各色ドット毎に異ならせる必要がある。また、本実施形態で示す図１や図２の画素回路Ａｉｊは簡単化のため単色表示の構成となっているので、電圧分圧回路８は１つあれば良い。即ち、図４の電位Ｖｒを図１の電位Ｖｒｇｂとすれば良い。
【００９７】
反転増幅回路６は入力される電圧Ｖｐと電圧Ｖｐｅとの差（電位差Ｖｐ−Ｖｐｅ）が大きくなるほど、電位差Ｖｐ−Ｖａが小さくなる電位Ｖａを生成する反転増幅回路である。
【００９８】
図５は、その反転増幅回路６の構成を示している。また、図６は、電圧制御回路５の制御動作を示すタイミングを示している。
【００９９】
図５に示すように、反転増幅回路６は、トランジスタＱ５〜Ｑ１２と、インバータＱ１３と、コンデンサＣ３，Ｃ４と、抵抗Ｒ１とを有している。
【０１００】
この反転増幅回路６においては、トランジスタＱ５のソース端子（ソース端子電位Ｖｓ１）と電源配線ＰＳの入力端ＩＴとの間にトランジスタＱ７が配置され、トランジスタＱ５のソース端子Ｖｓ１と末端ＥＴとの間にトランジスタＱ９が配置されている。また、トランジスタＱ５，Ｑ７は直列に接続されている。
【０１０１】
トランジスタＱ５のゲート端子（ゲート端子電位Ｖｇ１）には、コンデンサＣ３の一方端子が接続されている。コンデンサＣ３の他方端子Ｖｉｎと入力端ＩＴとの間にトランジスタＱ８が配置される一方、上記他方端子Ｖｉｎと末端ＥＴとの間にトランジスタＱ１０が配置される。また、トランジスタＱ５のゲート端子とドレイン端子（ドレイン端子電位Ｖｄ１）との間には、トランジスタＱ６が配置される。
【０１０２】
トランジスタＱ５のドレイン端子とＧＮＤ配線Ｖｎとの間には、トランジスタＱ１１と抵抗Ｒ１とが直列に接続されている。また、トランジスタＱ１１と抵抗Ｒ１との接続端（接続端電位Ｖｒ１）と電圧出力端ＯＴとの間にはトランジスタＱ１２が配置されている。
【０１０３】
これらトランジスタＱ５〜Ｑ１０はｐ型ＴＦＴであり、トランジスタＱ１１〜Ｑ１２はｎ型ＴＦＴである。そして、トランジスタＱ６，Ｑ１２のゲート端子には制御配線ＣＣが接続され、トランジスタＱ８，Ｑ９，Ｑ１１のゲート端子には制御配線ＲＣが接続され、トランジスタＱ７，Ｑ１０のゲート端子にはインバータＱ１３を通して制御配線ＲＣが接続されている。制御配線ＣＣには制御信号Ｃｃが与えられ、制御配線ＲＣには制御信号Ｒｃが与えられている。制御信号Ｃｃ，Ｒｃは、例えば前述のコントロール回路４で生成される。
【０１０４】
図６に示すように、制御信号Ｃｃは、時間４ｔ０〜１６ｔ０などの所定期間（例えば１２ｔ０分の期間）にＧＨ（Ｈｉｇｈ）となり、それに続く時間１６ｔ０〜２８ｔ０などの所定期間にＧＬ（Ｌｏｗ）となり、これらを周期的に繰り返す。また、制御信号Ｒｃは、制御信号Ｃｃから１ｔ０分位相が遅れており、時間５ｔ０〜１７ｔ０などの所定期間（例えば１２ｔ０分の期間）にＧＨ（Ｈｉｇｈ）となり、それに続く時間１７ｔ０〜２９ｔ０などの所定期間にＧＬ（Ｌｏｗ）となり、これらを周期的に繰り返す。
【０１０５】
図７は、反転増幅回路６の動作をシミュレーションした結果を示す。
【０１０６】
このシミュレーション結果では、電位Ｖｐｅを１１．９Ｖとしたとき、反転増幅回路６の出力電圧Ｖａが３．６Ｖとなり、電位Ｖｐｅを１１．７Ｖとしたとき反転増幅回路６の出力電圧Ｖが７．３１Ｖとなることが判る。
【０１０７】
即ち、時間５１０μｓ頃、制御信号ＣｃをＧＬ（Ｌｏｗ）とし、トランジスタＱ６をＯＮ状態とする。このとき、制御信号ＲｃはＧＨ（Ｈｉｇｈ）であるので、トランジスタＱ１１もＯＮ状態となり、トランジスタＱ５のゲート端子とドレイン端子が短絡され、トランジスタＱ５がＯＮ状態となり、トランジスタＱ５から抵抗Ｒ１に向けて電流が流れる。また、トランジスタＱ７もＯＮ状態となっている。これにより、トランジスタＱ５のソース端子へ電位Ｖｐｅが与えられてソース端子電位Ｖｓ１が上昇し、コンデンサＣ３の他方端子Ｖｉｎへ電位Ｖｐが与えられる。
【０１０８】
次に、時間５１７μｓ頃、制御信号ＲｃをＧＬ（Ｌｏｗ）としてトランジスタＱ８，Ｑ９をＯＮ状態とし、トランジスタＱ１１をＯＦＦ状態とする。これにより、トランジスタＱ５のドレイン端子へ流れた電流は行き場を失い、トランジスタＱ５のゲート端子電位Ｖｇ１が上昇する。
【０１０９】
この結果、トランジスタＱ５のゲート・ソース端子間電位Ｖｇｓは閾値電位Ｖｔｈ（Ｖｔｈ＜０）となり、トランジスタＱ５のゲート端子電位Ｖｇ１はＶｐｅ＋Ｖｔｈとなる。
【０１１０】
次に、時間６１３μｓ頃、制御信号ＣｃをＧＨ（Ｈｉｇｈ）として、トランジスタＱ６をＯＦＦ状態とし、トランジスタＱ５のゲート端子とドレイン端子との間の接続を絶つ。また、トランジスタＱ１２もＯＮ状態とする。このとき、制御信号ＲｃをＧＬ（Ｌｏｗ）であり、トランジスタＱ７，Ｑ１０はＯＦＦ状態であり、トランジスタＱ８，Ｑ９はＯＮ状態である。
【０１１１】
その後、時間６１９μｓ頃、制御信号ＲＣをＧＨ（Ｈｉｇｈ）とし、トランジスタＱ８，Ｑ９をＯＦＦ状態とし、トランジスタＱ７，Ｑ１０をＯＮ状態とする。また、トランジスタＱ１１もＯＮ状態とする。
【０１１２】
これにより、トランジスタＱ５のソース端子へ電位Ｖｐが与えられ、コンデンサＣ３の他方端子Ｖｉｎへ電位Ｖｐｅが与えられる。この結果、トランジスタＱ５のゲート・ソース端子間電位ＶｇｓはＶｔｈ＋２（Ｖｐｅ−Ｖｐ）となる。
【０１１３】
従って、トランジスタＱ５はゲート・ソース端子間電位Ｖｔｈ＋２（Ｖｐｅ−Ｖｐ）に対応した電流を流す状態となり、抵抗Ｒ１へその電流が流れる。このとき、電源配線ＰＳの電圧ドロップが大きくなるほど電位Ｖｐｅが小さくなるため、Ｖｐｅ−Ｖｐが小さくなり（Ｖｐｅ−Ｖｐ＜０であるので絶対値は大きくなる）、トランジスタＱ５から供給される電流が大きくなり、反転増幅回路６の出力電圧Ｖａは高くなる。
【０１１４】
そのことが、図７では、電位Ｖｐｅが１１．９Ｖのとき出力電圧Ｖａが３．６Ｖであり、電位Ｖｐｅが１１．７ＶのときＶａが７．３Ｖであることで示されている。
【０１１５】
なお、図５の反転増幅回路６では、トランジスタＱ５のゲート端子と、トランジスタＱ７のゲート端子との間にコンデンサＣ４が配置されている。このコンデンサＣ４は、上記電位Ｖｐｅと電位Ｖａとの関係を調整するために設けられている。即ち、上記シミュレーション結果はコンデンサＣ４の容量が０の場合であり、時間６１９μｓ頃、制御信号ＲＣをＧＨ（Ｈｉｇｈ）とすると、トランジスタＱ７のゲート端子はＧＬ（Ｌｏｗ）となる。このとき、コンデンサＣ４に容量があれば、トランジスタＱ５のゲート端子は更に低い電位となり、より多くの電流を流す。
【０１１６】
このようにしてトランジスタＱ５を流れる電流と抵抗Ｒ１との関係を調整することで、所望の特性を得ることができる。
【０１１７】
このように、反転増幅回路６を用いて電源配線ＰＳの末端ＥＴの電位Ｖｐｅが共通陰極ＣＯＭの電位０に近づくと、出力電位Ｖａが大きくなるように制御することができる。
【０１１８】
この出力電圧Ｖａを基に電圧Ｖｒｇｂを生成するには、出力電圧Ｖａを低インピーダンス化する必要がある。そのための回路がインピーダンス変換回路７である。
【０１１９】
図８は、インピーダンス変換回路７の構成を示している。
【０１２０】
表示装置１は、図２に示すように多数の画素回路Ａｉｊからなる表示部を備えている。それら画素回路Ａｉｊへ必要な電流を供給するためには、その供給元の回路の出力インピーダンスが低くなければならない。なお、出力インピーダンスが低いということは、単に抵抗分割で得る程度より低くということであり、外付け電源ほど低くではない。
【０１２１】
出力インピーダンス（ここではインピーダンスを抵抗と考える）が１０ＭΩ程度あれば、１μＡの電流が必要でも、１０ＭΩ×１μＡ＝１０Ｖの電圧ドロップが生じる。画素回路Ａｉｊの制御に必要な電圧Ｖｒｇｂは０．１Ｖ程度の精度が必要となるため、このような出力インピーダンスが高い電源は適当ではない。従って、最低限、出力インピーダンスが１０ｋΩ位の電源が必要であり、これにより、電圧ドロップを１０ｋΩ×１μＡ＝１０ｍＶに抑えることができる。
【０１２２】
出力インピーダンスを低くすることにより、出力電流容量が増加する。本実施形態では、出力インピーダンスを低くすることでＴＦＴで得られる出力インピーダンスには限度があるため、必要とする電流容量を制限し、そのうえで、その制限された電流容量を満たす低出力インピーダンスの電源回路をＴＦＴを用いて構成している。
【０１２３】
図８に示すように、インピーダンス変換回路７は、トランジスタＱ１４〜Ｑ２３と、インバータＱ２４〜Ｑ２６と、コンデンサＣ５〜Ｃ８とを有している。
【０１２４】
入力電圧端低４には、反転増幅回路６からの出力電圧Ｖａが入力される。電源配線ＰＳとその電圧入力端Ｉとの間に、コンデンサＣ７が配置されている。電源配線ＰＳとＧＮＤ配線Ｖｎとの間に、トランジスタＱ１４，Ｑ１６，Ｑ１７が直列に接続され、トランジスタＱ１４のゲート端子（ゲート端子電位Ｖｇｐ１）とドレイン端子（ドレイン端子電位Ｖｄ２）との間にトランジスタＱ１５が配置されている。
【０１２５】
また、トランジスタＱ１７のゲート端子（ゲート端子電位Ｖｇｎ１）とドレイン端子（ドレイン端子電位Ｖｓ２）との間にトランジスタＱ１８が配置される。トランジスタＱ１４のゲート端子にコンデンサＣ５の一方端子を接続し、コンデンサＣ５の他方端子と電圧入力端Ｉとの間にトランジスタＱ１９が配置されている。
【０１２６】
このコンデンサＣ５の他方端子（電位Ｖｇ２）とトランジスタＱ１７のゲート端子との間には、コンデンサＣ６が配置されている。また、コンデンサＣ５の他方端子とインピーダンス変換回路７の電圧出力端Ｏとの間にはトランジスタＱ２０が配置されている。
【０１２７】
電圧出力端ＯとＧＮＤ配線Ｖｎとの間にトランジスタＱ２３，Ｑ２２，Ｑ２１が直列に接続され、電圧出力端Ｏと電源配線ＰＳとの間にはコンデンサＣ８が配置されている。トランジスタＱ２１のゲート端子（ゲート端子電位Ｖｇ３）には、トランジスタＱ１４のドレイン出力（ドレイン端子電位Ｖｄ２）をインバータＱ２６で反転した電圧が印加される。
【０１２８】
これらのトランジスタＱ１４，１５はｐ型ＴＦＴであり、トランジスタＱ１６〜Ｑ２３はｎ型ＴＦＴである。そして、トランジスタＱ１８のゲート端子には制御配線ＣＣが接続され、トランジスタＱ１９のゲート端子には制御配線ＲＣが接続され、トランジスタＱ２３のゲート端子には制御配線ＷＣが接続されいている。また、トランジスタＱ１６，Ｑ２０のゲート端子にはインバータＱ２４を通して制御配線ＲＣが接続され、トランジスタＱ１５，Ｑ２２のゲート端子にはインバータＱ２５を通して制御配線ＣＣが接続されている。
【０１２９】
制御配線ＷＣには制御信号Ｗｃが与えられている。図６に示すように、制御信号Ｗｃは、制御信号Ｃｃが変化する直前にＧＬ（Ｌｏｗ）となり、制御信号Ｒｃが変化してから充分時間が経ってからＧＨ（Ｈｉｇｈ）となり、これらを周期的に繰り返す。
【０１３０】
図９は、このインピーダンス変換回路７の動作をシミュレーションした結果を示している。
【０１３１】
このインピーダンス変換回路７の電圧入出力端Ｉ，ＯにはそれぞれコンデンサＣ７，Ｃ８が挿入されているので、電圧Ｖａ，Ｖｄが一定となるよう電圧Ｖｐｅを１１．７Ｖに固定している。
【０１３２】
このインピーダンス変換回路７では、時間６．３２５ｍｓ頃、制御信号ＲｃをＧＬ（Ｌｏｗ）としたまま、制御信号ＣｃをＧＨ（Ｈｉｇｈ）とする。これにより、トランジスタＱ１６がＯＮ状態で、トランジスタＱ１４のドレイン端子とトランジスタＱ１７のドレイン端子とが短絡され、トランジスタＱ１４のゲート端子とドレイン端子とが短絡され、トランジスタＱ１７のゲート端子とドレイン端子とが短絡される。この結果、トランジスタＱ１４もトランジスタＱ１７もＯＮ状態となる。
【０１３３】
次に、時間６．３３ｍｓ頃、制御信号ＲｃをＧＨ（Ｈｉｇｈ）とすることで、トランジスタＱ１６，Ｑ２０をＯＦＦ状態とし、トランジスタＱ１９をＯＮ状態とする。これにより、コンデンサＣ５の他方端子に電位Ｖａを与えて、他方端子の電位Ｖｇ２がそれに応じた変化した状態で、トランジスタＱ１４およびトランジスタＱ１７の閾値補正が行われる。
【０１３４】
なお、このとき、制御信号ＣｃがＧＨ（Ｈｉｇｈ）であるので、トランジスタＱ２２がＯＦＦ状態となり、電圧出力端Ｏの電位Ｖｄは保持される。
【０１３５】
その後、時間６．４２〜６．４４ｍｓにかけて制御信号Ｃｃ，ＲｃをＧＬ（Ｌｏｗ）とすることで、トランジスタＱ１５，Ｑ１８，Ｑ１９をＯＦＦ状態とし、トランジスタＱ１６，Ｑ２０をＯＮ状態とする。なお、このとき、トランジスタＱ２２もＯＮ状態である。
【０１３６】
これにより、コンデンサＣ５の他方端子に出力電圧Ｖｄが印加される。そこで、この出力電圧Ｖｄが入力電圧Ｖａより大きければ、トランジスタＱ１４がＯＦＦ状態に近づき、トランジスタＱ１７がＯＮ状態に近づく。その結果、トランジスタＱ１４のドレイン端子電位Ｖｄ２が低下し、トランジスタＱ２１のゲート端子電位Ｖｇ３が上昇する。この結果、トランジスタＱ２１がＯＮ状態となる。
【０１３７】
そして、制御信号ＷｃがＧＨ（Ｈｉｇｈ）となれば、トランジスタＱ２３がＯＮとなり、電圧出力端ＶｄからＧＮＤ配線Ｖｎに向けて電流を流し、その出力端電位Ｖｄを引き下げる。また、逆に、この電圧Ｖｄが入力電圧Ｖａより小さければ、トランジスタＱ１４のドレイン端子電位Ｖｄ２が上昇し、トランジスタＱ２１のゲート端子電位Ｖｇ３が低下する。
【０１３８】
この結果、トランジスタＱ２１がＯＦＦ状態となるので、電圧出力端Ｏから電流は流れ出ない。この電圧出力端Ｏは、次段の電圧分圧回路８の入力端（抵抗３の一端）に繋がっている（図１０参照）。電圧分圧回路８において、上記の入力端と電源配線ＰＳとの間には抵抗Ｒ２，Ｒ３が直列に繋がっているので、電圧出力端Ｏから電流が流れ出ないということは、出力電圧Ｖｄが上昇することを意味する。
【０１３９】
この結果、出力電圧Ｖｄと入力電圧Ｖａをほぼ等しくできる。インピーダンス変換回路７の電圧出力端ＯにはコンデンサＣ８が接続されているので、このコンデンサＣ８によって、入力電圧Ｖａがインピーダンス変換されて出力電圧Ｖｄとなったことになる。従って、この出力電圧Ｖｄと電源電圧Ｖｐとを用いて電圧Ｖｒｇｂを生成すれば、前述の第２駆動方法に必要な電圧Ｖｒｇｂが得られる。
【０１４０】
そこで、図１０に示す電圧分圧回路８のように、この出力電圧Ｖｄと電源電圧Ｖｐとの両入力端間に抵抗Ｒ２，Ｒ３を直列に設け、その接続点の電位をインピーダンス変換して電位Ｖｒｇｂとして出力する。
【０１４１】
図１０は、電圧分圧回路８の構成を示している。
【０１４２】
図１０に示すように、電圧分圧回路８は、トランジスタＱ２７〜Ｑ３７と、インバータＱ３８〜Ｑ４０と、コンデンサＣ９〜Ｃ１１と、抵抗Ｒ２，Ｒ３とを有している。
【０１４３】
電源配線ＰＳとＧＮＤ配線Ｖｎとの間には、トランジスタＱ２７，Ｑ２９，Ｑ３０が直列に接続されている。トランジスタＱ２７のゲート端子（ゲート端子電位Ｖｇｐ２）とドレイン端子（ドレイン端子電位Ｖｄ３）との間に、トランジスタＱ２８が配置されている。
【０１４４】
トランジスタＱ２７のゲート端子（ゲート端子電位Ｖｇｐ２）には、コンデンサＣ９の一方端子を接続し、コンデンサＣ９の他方端子（端子電位Ｖｇ４）と抵抗Ｒ２，Ｒ３の接続点との間には、トランジスタＱ３２，Ｑ３３を直列に接続する。トランジスタＱ３２，Ｑ３３の接続点（接続点電位Ｖｒ２）と電源配線ＰＳとの間には、コンデンサＣ１１が配置されている。
【０１４５】
トランジスタＱ３０のゲート端子（ゲート端子電位Ｖｇｎ２）とドレイン端子（ドレイン端子電位Ｖｓ３）の間には、トランジスタＱ３１が配置されている。コンデンサＣ９の他方端子（端子電位Ｖｇ４）とトランジスタＱ３０のゲート端子との間には、コンデンサＣ１０が配置され、コンデンサＣ９の他方端子と電圧分圧回路８の出力端Ｔ６との間にはトランジスタＱ３４が配置されている。
【０１４６】
出力端Ｔ６とＧＮＤ配線Ｖｎとの間には、トランジスタＱ３７，Ｑ３６，Ｑ３５が直列に接続されている。トランジスタＱ３５のゲート端子には、トランジスタＱ２７のドレイン端子が接続されている。
【０１４７】
これらのトランジスタＱ２７〜Ｑ２９，Ｑ３２〜Ｑ３７はｐ型ＴＦＴであり、トランジスタＱ３０，Ｑ３１はｎ型ＴＦＴである。そして、トランジスタＱ２８，Ｑ３３のゲート端子には制御配線ＣＣが接続され、トランジスタＱ３２のゲート端子には制御配線ＲＣが接続されている。また、トランジスタＱ２９，Ｑ３４のゲート端子にはインバータＱ３８を通して制御配線ＲＣが接続され、トランジスタＱ３１，Ｑ３６のゲート端子にはインバータＱ３９を通して制御配線ＣＣが接続され、トランジスタＱ３７のゲート端子にはインバータＱ４０を通して制御配線ＷＣが接続されている。
【０１４８】
図１１は、電圧分圧回路８の動作をシミュレーションした結果を示している。
【０１４９】
図１１に示すように、抵抗Ｒ２，Ｒ３で分圧した電圧Ｖｒ２と出力電圧Ｖｒｇｂが重なっている（等しくなっている）。この電圧分圧回路８では、時間６．４２ｍｓ頃、制御信号ＲｃがＧＨ（Ｈｉｇｈ）のまま、制御信号ＣｃをＧＬ（Ｌｏｗ）とし、トランジスタＱ２８，Ｑ３１をＯＮ状態とする。
【０１５０】
これにより、トランジスタＱ２８，Ｑ２９，Ｑ３１がＯＮ状態で、トランジスタＱ２７のドレイン端子とトランジスタＱ３０のドレイン端子とが短絡され、トランジスタＱ２７のゲート端子とドレイン端子とが短絡され、トランジスタＱ３０のゲート端子Ｖｇｎ２とドレイン端子Ｖｓ３が短絡される。この結果、トランジスタＱ２７，Ｑ３０がＯＮ状態となる。
【０１５１】
次に、時間６．４３ｍｓ頃、制御信号ＲｃをＧＬ（Ｌｏｗ）とすることで、トランジスタＱ２９，Ｑ３４をＯＦＦ状態とし、トランジスタＱ３２をＯＮ状態とする。このとき、トランジスタＱ３３もＯＮ状態となっている。
【０１５２】
これにより、コンデンサＣ９の他方端子に抵抗Ｒ２，Ｒ３により分圧された電位Ｖｒ２が与えられた状態で、トランジスタＱ２７，Ｑ３０の閾値補正が行われる。
【０１５３】
なお、このとき、制御信号ＣｃがＧＬ（Ｌｏｗ）であるので、トランジスタＱ３６がＯＦＦ状態となり、電圧出力端Ｔ６から出力される電圧Ｖｒｇｂは保持される。
【０１５４】
その後、時間６．５３〜６．５４ｍｓにかけて制御信号Ｃｃ，ＲｃをＧＨ（Ｈｉｇｈ）とすることで、トランジスタＱ２８，Ｑ３１〜Ｑ３３をＯＦＦ状態として、トランジスタＱ２９，Ｑ３４をＯＮ状態とする。これにより、コンデンサＣ９の他方端子の端子電位Ｖｇ４は電圧Ｖｒｇｂとなる。
【０１５５】
そこで、この電圧Ｖｒｇｂが接続点電位Ｖｒ２（入力電圧）より大きければ、トランジスタＱ２７がＯＦＦ状態に近づき、トランジスタＱ３０がＯＮ状態に近づき、トランジスタＱ２７のドレイン端子電位Ｖｄ３が低下する。この結果、トランジスタＱ３５がＯＮ状態となる。なお、このとき、トランジスタＱ３６もＯＮ状態である。そして、制御信号ＷｃがＧＨ（Ｈｉｇｈ）となれば、トランジスタＱ３７がＯＮとなるので、電圧出力端Ｔ６からＧＮＤ配線Ｖｎに向けて電流を流すことにより、その電圧出力端Ｔ６の電位を引き下げる。
【０１５６】
また、逆に、電圧Ｖｒｇｂが入力電圧Ｖｒ２より小さければ、トランジスタＱ２７のドレイン端子電位Ｖｄ３が上昇する。この結果、トランジスタＱ３５がＯＦＦ状態となるので、電圧出力端Ｔ６から電流は流れ出ない。そして、この電圧出力端Ｔ６から出力される電圧Ｖｒｇｂは、アナログスイッチ３２（図１）のトランジスタＴｎに与えられる。
【０１５７】
このアナログスイッチ３２には、別にトランジスタＴｐを通して電圧Ｖｃが与えられる。このため、電圧出力端Ｔ６から電流が流れ出ないということは、電位配線Ｕｉに与えた電圧Ｖｃの電荷が電圧出力端Ｔ６へ入力され、電圧Ｖｒｇｂが上昇することを意味する。
【０１５８】
このような回路構成を用いることで、電源配線ＳＰの電位ドロップにより電位Ｖｐｅが低くなる程、電圧Ｖｃに近づく電圧Ｖｒｇｂを得ることができる。その結果、全面白表示の画像では、電位Ｖｐｅが低くなるのに応じて電圧Ｖｒｇｂが高くなり、各画素の輝度が低下する表示装置１が得られる。
【０１５９】
また、背景が暗い映像で白表示をすれば電位Ｖｐｅが高くなるのに応じて電圧Ｖｒｇｂが低くなり、白画素の輝度が高くなる表示装置が得られる。その結果、ピーク輝度特性が得られるので、映像をメリハリの有る状態で表示することができる。
【０１６０】
また、電位配線Ｕｉは、電源配線ＰＳや共通陰極ＣＯＭと電気的に分離して設けられている。しかも、電圧分圧回路８から得られる電圧Ｖｒｇｂは、画素回路Ａｉｊに配置したコンデンサＣ１（図１）を充放電する程度の電流しか必要としない。さらに、各閾値補正期間では１本のゲート配線Ｇｉに対応した画素回路Ａｉｊしか充放電する必要がない。このため、コンデンサＣ１の容量を１ｐＦ、１本のゲート配線Ｇｉ当たりの画素数を６４０個として、閾値補正期間を２４μｓとし、Ｖｐ−Ｖｒｇｂ＝１０Ｖとしても、必要な電流Ｉａは、
Ｉａ＝Ｑ／ｔ＝ＣＶ／ｔ＝（１ｐＦ×６４０）（Ｖｐ−Ｖｒｇｂ）／２４μｓ
＝６４０ｐＦ×１０Ｖ／２４μｓ≒０．３ｍＡ
というように、僅かで足りる。
【０１６１】
それゆえ、電源回路としての電圧制御回路５を構成するトランジスタをＣＧシリコンＴＦＴで作製しても充分必要な電流が得られる。例えば、ＣＧシリコンＴＦＴやポリシリコンＴＦＴではゲート幅が１００μもあれば１ｍＡの電流を供給できる。
【０１６２】
これにより、電圧制御回路５をパネル内にドライバ回路等と一緒に作り込むことができる。従って、外付け電源ＩＣ等を不要して低コスト化が可能となり、その効果は明らかである。
【０１６３】
〔実施の形態２〕
上記の実施の形態１では、時分割階調表示（デジタル階調表示）を行うための画素を用いた。しかし、本発明は、時分割階調表示を行うための画素へ適用できるだけではなく、アナログ階調表示を行う画素へも適用できる。本実施の形態では、その例を示す。
【０１６４】
なお、本実施の形態では、実施の形態１における構成要素と同等の機能を有する構成要素については同一の符号を付記してその説明を省略する。
【０１６５】
図１２は、本実施の形態の表示装置１１の全体回路構成のブロックを示す。図１３は、表示装置１１における一部の画素回路Ａｉｊの構成を示す回路図である。
【０１６６】
表示装置１１は、図１２に示すように、複数の画素回路Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、ソースドライバ回路９と、ゲートドライバ回路１０と、コントロール回路４と、電圧制御回路５とを備えている。表示装置１１には、表示装置１（図２）と同様に、複数のソース配線Ｓｊと複数のゲート配線Ｇｉとが設けられ、それぞれの交点に画素回路Ａｉｊがマトリクス状に配置されている。
【０１６７】
ソースドライバ回路９は、ｍビットのシフトレジスタ９１と、ｍ個のアナログスイッチ９２とを有している。
【０１６８】
このソースドライバ回路９において、シフトレジスタ９１は、縦続接続されたｍ個のレジスタを有しており、コントロール回路４より先頭のレジスタに入力されるスタートパルスＳＰをクロックＣＬＫに同期して転送し、各出力段（レジスタ）からタイミングパルスＳＳＰとして出力する。
【０１６９】
アナログスイッチ９２は、各ソース配線Ｓｊに１つずつ設けられている。このアナログスイッチ９２は、入力されたアナログ電圧信号ＶｄａをタイミングパルスＳＳＰによるタイミングで対応するソース配線Ｓｊへ出力する。
【０１７０】
コントロール回路４は、前記のスタートパルスＳＰ、クロックＣＬＫおよびアナログ電圧信号Ｖｄａを出力する回路である。また、コントロール回路４は、ゲートドライバ回路１０に与えるためのタイミング信号ＯＥ、スタートパルスＹＩ１及びクロックＹＣＫを出力する。
【０１７１】
ゲートドライバ回路１０は、図示しないシフトレジスタと、論理演算回路と、ｎ個のバッファとを含んでいる。このゲートドライバ回路１０において、入力されたスタートパルスＹＩは、クロックＹＣＫのタイミングでシフトレジスタ内を転送され、対応するバッファへタイミングパルスとして出力され、このタイミングパルスと入力されたタイミング信号ＯＥとの論理演算（論理和等）を論理演算回路で行い、その結果として得られた選択パルスを対応するバッファ（出力段）に与える。なお、タイミング信号ＯＥは、上記タイミングパルスと論理演算を行うための信号である。ゲートドライバ回路１０は、それらの信号を受けて各出力段からゲート配線Ｇｉにゲート信号（選択電位ＧＨ（Ｈｉｇｈ））を出力する。これにより、各水平走査期間には、選択されたゲート配線Ｇｉが書き込み可能となるように選択される。また、ゲートドライバ回路１０は、制御配線Ｐｉに所定の電位レベルを出力する。
【０１７２】
また、ゲートドライバ回路１０は、さらに、ラッチ回路１０１を各ゲート配線Ｇｉ毎に有している。
【０１７３】
各ラッチ回路１０１は、図示しないが、隣接するゲート配線Ｇｉのラッチ回路１０１と相互に縦続接続されてシフトレジスタを構成しており、ラッチ１０３とバッファ１０４とを含んでいる。ラッチ１０３は、前段のラッチ回路１０１から転送されてきたスタートパルスＹＩ１をクロックＹＣＫのタイミングで取り込み、次段のラッチ回路１０１に転送する。バッファ１０４は、前段のラッチ回路１０１から転送されてきたラッチ１０３に取り込まれる前のスタートパルスＹＩ１を制御配線Ｐｉに出力し、制御配線Ｐｉの電位を制御する。
【０１７４】
電位配線Ｕｉには、上記電圧制御回路５から出力される電圧Ｖｒｇｂが印加されている。
【０１７５】
本実施の形態では、従来技術である図１６の画素回路を適用することができるが、ここでは、１つの画素回路に２つの画素を含む構成を例示する。
【０１７６】
図１３は、その画素回路の構成を示している。
【０１７７】
図１３に示すように、画素回路Ａｉｊは、トランジスタＱ４１〜Ｑ４５と、コンデンサＣ１２と、有機ＥＬ素子ＥＬ２（電気光学素子）とを有している。また、画素回路Ａｉ−１ｊは、トランジスタＱ４１〜Ｑ４４，Ｑ４６と、コンデンサＣ１２と、有機ＥＬ素子ＥＬ３（電気光学素子）とを有している。画素回路Ａｉｊ，Ａｉ−１ｊは、共通のデータ線Ｓｊおよび電源配線ＰＳに接続されて、データ線Ｓｊ方向に隣接しており、トランジスタＱ４１〜Ｑ４４およびコンデンサＣ１２を共有している。
【０１７８】
この画素回路Ａｉｊでは、電源配線ＰＳと共通陰極ＣＯＭとの間にトランジスタＱ４１（駆動用トランジスタ）とトランジスタＱ４５と有機ＥＬ素子ＥＬ２とが直列に接続されている。トランジスタＱ４１のゲート端子とドレイン端子との間には、トランジスタＱ４２が配置され、トランジスタＱ４１のゲート端子にコンデンサＣ１２の一方端子が接続され、コンデンサＣ１２の他方端子とソース配線Ｓｊとの間にはトランジスタＱ４４が配置される。
【０１７９】
このように、図１３の画素回路Ａｉｊは、背景技術として示した図１７の画素回路と同様に構成されている。本実施形態では更に、特開２００３−１２２３０６号公報等に開示された、２つの画素を一体で構成し、１画素当たりの素子数を減らす構成も導入する。
【０１８０】
即ち、コンデンサＣ１２の他方端子と電位配線Ｕｉとの間にはトランジスタＱ４３が配置され、トランジスタＱ４１のドレイン端子と共通陰極ＣＯＭの間にはトランジスタＱ４６と有機ＥＬ素子ＥＬ３とが直列に接続されている。
【０１８１】
トランジスタＱ４６のゲート端子には制御配線Ｐｉ−１が接続され、トランジスタＱ４３，Ｑ４４のゲート端子にはゲート配線Ｇｉが接続されている。また、トランジスタＱ４２のゲート端子には制御配線Ｗｉが接続され、トランジスタＱ４５のゲート端子には制御配線Ｐｉが接続される。
【０１８２】
上記のトランジスタＱ４１，Ｑ４３，Ｑ４５，Ｑ４６はｐ型ＴＦＴであり、トランジスタＱ４２，Ｑ４４はｎ型ＴＦＴである。
【０１８３】
図１４は、このように構成される画素回路Ａｉｊの動作を示すタイミングチャートである。続いて、このタイミングチャートを用いて、表示装置１１の動作を説明する。なお、電圧制御回路５の動作については、実施の形態１で前述のように説明した通りであるので、ここではその説明を省略する。
【０１８４】
このタイミングチャートにおいて、制御配線Ｐｉ−１の電位がＧＬ（Ｌｏｗ）であるとき、制御配線Ｐｉの電位はＧＨ（Ｈｉｇｈ）である。
【０１８５】
時間１７ｔ１に、ゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）からＧＨ（Ｈｉｇｈ）に変化させて、トランジスタＱ４４をＯＮ状態にし、コンデンサＣ１２の他方端子へソース配線Ｓｊよりデータ電圧Ｖｄａを与える。また、制御配線Ｗｉの電位をゲート配線Ｇｉの電位変化と同時にＧＨ（Ｈｉｇｈ）に変化させて、トランジスタＱ４２をＯＮ状態にし、トランジスタＱ４１のゲート端子とドレイン端子とを短絡させる。このとき、制御配線Ｐｉ−１の電位がＧＬ（Ｌｏｗ）であるので、トランジスタＱ４６がＯＮ状態であり、トランジスタＱ４１もＯＮ状態とする。
【０１８６】
その後、時間１８ｔ１で制御配線Ｐｉ−１の電位をＧＨ（Ｈｉｇｈ）に変化させて、トランジスタＱ４６をＯＦＦ状態とし、トランジスタＱ４１の閾値補正を行う。このとき、トランジスタＱ４１のゲート端子電位はＶｐ＋Ｖｔｈ（Ｖｔｈ＜０）となる。
【０１８７】
さらに、時間２２ｔ１で制御配線Ｗｉの電位をＧＬ（Ｌｏｗ）に変化させて、トランジスタＱ４２をＯＦＦ状態にし、コンデンサＣ１２の電荷を保持させる。そして、時間２３ｔ１でゲート配線Ｇｉの電位をＧＬ（Ｌｏｗ）に変化させて、トランジスタＱ４４をＯＦＦ状態とし、トランジスタＱ４３をＯＮ状態とし、コンデンサＣ１２の他方端子に電位配線Ｕｉに与えられた電圧Ｖｒｇｂを印加する。
【０１８８】
この結果、トランジスタＱ４１のゲート端子電位はＶｐ＋Ｖｔｈ−Ｖｄａ＋Ｖｒｇｂとなる。
【０１８９】
そして、時間２４ｔ１で制御配線Ｐｉの電位をＧＬ（Ｌｏｗ）に変化させることで、トランジスタＱ４５をＯＮ状態とし、トランジスタＱ４１から有機ＥＬ素子ＥＬ２へ向けて電流を流す。このときに流れる電流は、先のソース配線Ｓｊの電位として与えられるデータ電圧Ｖｄａが変化すれば、それに合わせてアナログ的に変化する。また、電位配線Ｕｉの電位として与えられる電圧Ｖｒｇｂが変化すれば、それに合わせてアナログ的に変化する。
【０１９０】
そこで、この電圧Ｖｒｇｂを上記の電圧制御回路５で制御することにより、ピーク輝度特性を実現することができる。
【０１９１】
なお、図１３の画素回路Ａｉｊ，Ａｉ−１ｊは、図１４のタイミングチャートから判るように、トランジスタＱ４１から有機ＥＬ素子ＥＬ３へ電流を供給している間は、有機ＥＬ素子ＥＬ２の発光を停止し、トランジスタＱ４１から有機ＥＬ素子ＥＬ２へ電流を供給している間は、有機ＥＬ素子ＥＬ３の発光を停止するように動作する。従って、表示は１ライン飛ばしで行われ、インターレース走査が行われることになる。
【０１９２】
上記のように構成される表示装置１１においては、実施の形態１と同様、電圧制御回路５を用いることで、電源配線ＳＰの電位ドロップにより電位Ｖｐｅが低くなる程、電源電圧Ｖｐに近づく電圧Ｖｒｇｂを得ることができる。その結果、全面白表示の画像では、電位Ｖｐｅが低くなるので電圧Ｖｒｇｂが高くなり、各画素の輝度が低下する表示装置１１が得られる。
【０１９３】
また、背景が暗い映像で白表示をすれば電位Ｖｐｅが高くなるので電圧Ｖｒｇｂが低くなり、白画素の輝度が高くなる表示装置が得られる。その結果、ピーク輝度特性が得られるので、映像をメリハリの有る状態で表示することができる。
【０１９４】
また、電圧分圧回路８から得られる電圧Ｖｒｇｂは、画素回路Ａｉｊに配置したコンデンサＣ１（図１）を充放電する程度の電流しか必要とせず、しかも、各閾値補正期間では１本のゲート配線Ｇｉに対応した画素回路Ａｉｊしか充放電する必要がない。このため、必要な電流が小さく抑えられる。従って、電圧制御回路５を構成するトランジスタをＣＧシリコンＴＦＴで作製しても充分必要な電流が得られる。
【０１９５】
これにより、電圧制御回路５をパネル内にドライバ回路等と一緒に作り込むことができる。従って、外付け電源ＩＣ等を不要して低コスト化が可能となり、その効果は明らかである。
【０１９６】
また、本実施の形態の構成を用いたアナログ階調表示では、閾値補正期間に与えられる電圧Ｖｃはデータ信号電圧Ｖｄａに対応した電圧となる。このため、前述の第１駆動方法のように、外部回路を用いてこの電圧Ｖｄａを制御することでピーク輝度を得ることもできる。また、前述の第２駆動方法のように、電圧制御回路５により、電位配線Ｕｉの電位Ｖｒｇｂを制御することでピーク輝度特性を得ることもできる。
【０１９７】
このように、本発明は、アナログ階調表示を行う画素へも適用可能なことは明らかである。
【０１９８】
なお、上記の各実施形態では、電気光学素子（電流駆動型表示素子）として有機ＥＬ素子を用いた構成について説明したが、本発明は、他の電気光学素子を用いた表示装置、例えばＦＥＤにも適用が可能であることは勿論である。
【０１９９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２００】
本発明の表示装置は、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴで作成可能な電源回路を用いることにより、ピーク輝度特性を持つことが可能となるので、大きな電流容量を持った電源回路を不要として低コスト化が可能となり、電流駆動型表示素子を用いた表示装置に好適に利用が可能である。
【図面の簡単な説明】
【０２０１】
【図１】本発明の実施の形態１の表示装置の画素回路を含む要部の構成を示す回路図である。
【図２】上記実施の形態１の表示装置の構成を示すブロック図である。
【図３】上記画素回路の動作を示すタイミングチャートである。
【図４】上記表示装置における電圧制御回路の構成を示すブロック図である。
【図５】上記電圧制御回路における反転増幅回路の構成を示す回路図である。
【図６】上記電圧制御回路で用いられる制御信号を示すタイミングチャートである。
【図７】上記反転増幅回路の動作をシミュレーションした結果を示す図である。
【図８】上記電圧制御回路におけるインピーダンス変換回路の構成を示す回路図である。
【図９】上記インピーダンス変換回路の動作をシミュレーションした結果を示す図である。
【図１０】上記電圧制御回路における電圧分圧回路の構成を示す回路図である。
【図１１】上記電圧分圧回路の動作をシミュレーションした結果を示す図である。
【図１２】本発明の実施の形態２の表示装置の構成を示す回路図である。
【図１３】上記実施の形態２の表示装置の画素回路を含む要部の構成を示す回路図である。
【図１４】図１３の画素回路の動作を示すタイミングチャートである。
【図１５】従来の表示装置における画素回路の構成を示す回路図である。
【図１６】従来の表示装置における陰極電位制御回路の構成を示すブロック図である。
【図１７】従来の表示装置の他の画素回路の構成を示す回路図である。
【符号の説明】
【０２０２】
１，１１    表示装置
２，９      ソースドライバ回路
３，１０    ゲートドライバ回路
４          コントロール回路
５          電圧制御回路
６          反転増幅回路
７          インピーダンス変換回路
３２          アナログスイッチ
１０２        アナログスイッチ
Ａｉｊ          画素回路
Ｃ１，Ｃ１２    コンデンサ
ＣＯＭ          共通陰極（陰極配線）
ＥＬ１〜ＥＬ３  有機ＥＬ素子（電気光学素子）
Ｑ１，Ｑ４１    トランジスタ（駆動用トランジスタ）
Ｑ２，Ｑ４２    トランジスタ（第２スイッチ用トランジスタ）
Ｑ３            トランジスタ（第１スイッチ用トランジスタ）
Ｑ４５，Ｑ４６  トランジスタ（第１スイッチ用トランジスタ）
Ｓｊ            ソース配線
Ｇｉ            ゲート配線
Ｗｉ，Ｐｉ      制御配線
Ｕｉ            電位配線
Ｖｐ            電源配線
【図１】
2006189552.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006189552.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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