(57)【要約】  【課題】Ａ／Ｄ変換装置の分解能を向上する。  【解決手段】差動増幅器４は、Ａ／Ｄ変換処理の対象となるアナログ値がＡ／Ｄコンバータ２によってデジタル値に変換された後、Ｄ／Ａコンバータ３によってＤ／Ａ変換されたアナログ値と、サンプルホールド回路１でサンプルホールドされているアナログ値との差分を所定のゲインＧで増幅する。差動増幅器４の出力は、Ａ／Ｄコンバータ５でデジタル値に変換された後、除算器６において、所定のゲインＧで除算される。加算器７は、Ａ／Ｄコンバータ２の出力と、除算器６の除算結果とを加算して、Ａ／Ｄ変換装置１００のＡ／Ｄ変換処理結果として出力する。  【選択図】図１
2006352743.tif 000002
【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換処理の対象となるアナログ値をサンプルホールドするサンプルホールド手段と、
前記サンプルホールド手段でサンプルホールドされているアナログ値をデジタル値に変換する第１のＡ／Ｄ変換手段と、
前記第１のＡ／Ｄ変換手段から出力されるデジタル値をアナログ値に変換するＤ／Ａ変換手段と、
前記Ｄ／Ａ変換手段から出力されるアナログ値と、前記サンプルホールド手段でサンプルホールドされているアナログ値との差を所定ゲインで増幅する差動増幅手段と、
前記差動増幅手段から出力されるアナログ値をデジタル値に変換する第２のＡ／Ｄ変換手段と、
前記第２のＡ／Ｄ変換手段から出力されるデジタル値を前記所定ゲインで除算する除算手段と、
前記第１のＡ／Ｄ変換手段から出力されるデジタル値と、前記除算手段の除算結果であるデジタル値とを加算し、加算結果をＡ／Ｄ変換処理の結果として出力する加算手段とを備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
Ａ／Ｄ変換処理の対象となるアナログ値をサンプルホールドするサンプルホールド手段と、
前記サンプルホールド手段でサンプルホールドされているアナログ値をデジタル値に変換する第１のＡ／Ｄ変換手段と、
前記第１のＡ／Ｄ変換手段から出力されるデジタル値をアナログ値に変換するＤ／Ａ変換手段と、
前記Ｄ／Ａ変換手段から出力されるアナログ値と、前記サンプルホールド手段でサンプルホールドされているアナログ値との差を２ｍ（ｍは、前記第２のＡ／Ｄ変換手段のビット数）のゲインで増幅する差動増幅手段と、
前記差動増幅手段から出力されるアナログ値をデジタル値に変換する第２のＡ／Ｄ変換手段と、
前記第１のＡ／Ｄ変換手段から出力されるデジタル値を整数部に、前記第２のＡ／Ｄ変換手段から出力されるデジタル値を小数部に配置して得られる結果を、Ａ／Ｄ変換処理の結果として出力するデータ処理手段とを備えることを特徴とするＡ／Ｄ変換装置。
【請求項３】
請求項１または２に記載のＡ／Ｄ変換装置において、
前記第１のＡ／Ｄ変換手段および前記第２のＡ／Ｄ変換手段は、１つのＡ／Ｄ変換手段で構成されており、
前記Ａ／Ｄ変換手段に入力するアナログ値を切り替える入力値切換手段と、
前記第１のＡ／Ｄ変換手段および前記第２のＡ／Ｄ変換手段がそれぞれ行っていたＡ／Ｄ変換処理が前記１つのＡ／Ｄ変換手段によって異なるタイミングで行われるように、前記入力値切換手段による入力値切換処理を制御する切換タイミング制御手段とをさらに備えることを特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデータをデジタルデータに変換するＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
従来、電動機に流れる電流を電流センサで検出し、検出された電流をデジタル信号に変換するＡ／Ｄ変換装置が知られている（特許文献１参照）。
【０００３】
【特許文献１】特開２００３−２５５００６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＡ／Ｄ変換装置では、分解能を高くしようとすると、使用するＡ／Ｄコンバータの性能を向上させる必要があるが、高精度の分解能を有するＡ／Ｄコンバータは価格が高いという問題がある。
【課題を解決するための手段】
【０００５】
（１）本発明によるＡ／Ｄ変換装置は、Ａ／Ｄ変換処理の対象となるアナログ値をサンプルホールドするサンプルホールド手段と、サンプルホールドされているアナログ値をデジタル値に変換する第１のＡ／Ｄ変換手段と、第１のＡ／Ｄ変換手段から出力されるデジタル値をアナログ値に変換するＤ／Ａ変換手段と、Ｄ／Ａ変換手段から出力されるアナログ値と、サンプルホールド手段でサンプルホールドされているアナログ値との差を所定ゲインで増幅する差動増幅手段と、差動増幅手段から出力されるアナログ値をデジタル値に変換する第２のＡ／Ｄ変換手段と、第２のＡ／Ｄ変換手段から出力されるデジタル値を所定ゲインで除算する除算手段と、第１のＡ／Ｄ変換手段から出力されるデジタル値と、除算手段の除算結果であるデジタル値とを加算し、加算結果をＡ／Ｄ変換処理の結果として出力する加算手段とを備えることを特徴とする。
（２）本発明によるＡ／Ｄ変換装置は、Ａ／Ｄ変換処理の対象となるアナログ値をサンプルホールドするサンプルホールド手段と、サンプルホールドされているアナログ値をデジタル値に変換する第１のＡ／Ｄ変換手段と、第１のＡ／Ｄ変換手段から出力されるデジタル値をアナログ値に変換するＤ／Ａ変換手段と、Ｄ／Ａ変換手段から出力されるアナログ値と、前記サンプルホールド手段でサンプルホールドされているアナログ値との差を２ｍ（ｍは自然数）のゲインで増幅する差動増幅手段と、差動増幅手段から出力されるアナログ値をデジタル値に変換する第２のＡ／Ｄ変換手段と、第１のＡ／Ｄ変換手段から出力されるデジタル値を整数部に、第２のＡ／Ｄ変換手段から出力されるデジタル値を小数部に配置して得られる結果を、Ａ／Ｄ変換処理の結果として出力するデータ処理手段とを備えることを特徴とする。
【発明の効果】
【０００６】
本発明によるＡ／Ｄ変換装置によれば、Ａ／Ｄ変換手段の分解能より高い分解能を実現することができる。
【発明を実施するための最良の形態】
【０００７】
−第１の実施の形態−
図１は、第１の実施の形態におけるＡ／Ｄ変換装置１００のブロック構成を示す図である。第１の実施の形態におけるＡ／Ｄ変換装置は、サンプルホールド回路１と、第１のＡ／Ｄコンバータ２と、Ｄ／Ａコンバータ３と、差動増幅器４と、第２のＡ／Ｄコンバータ５と、除算器６と、加算器７と、制御信号発生器８とを備える。
【０００８】
電圧センサ１０で検出された電圧値は、Ａ／Ｄコンバータ２の最大入力電圧に応じて、１／Ｋ倍されて、Ａ／Ｄ変換装置１００のサンプルホールド回路１に入力される。例えば、電圧センサ１０で測定される電圧の最大値が８００Ｖ、Ａ／Ｄコンバータ２の最大入力電圧が５Ｖの場合には、Ｋ＝８００／５となる。
【０００９】
サンプルホールド回路１は、制御信号発生器８から入力される制御信号に基づいて、入力された電圧値をサンプルホールドする。Ａ／Ｄコンバータ２は、８ビットのＡ／Ｄコンバータであり、最大入力電圧は５Ｖである。Ａ／Ｄコンバータ２は、サンプルホールド回路１でサンプルホールドされた電圧値（アナログ値）をデジタル値に変換する。Ｄ／Ａコンバータ３は、８ビットのＤ／Ａコンバータであり、Ａ／Ｄコンバータ２から出力されるデジタル値をアナログ値に変換する。
【００１０】
差動増幅器４は、サンプルホールド回路１でサンプルホールドされている電圧値（アナログ値）と、Ｄ／Ａコンバータ３から出力されるアナログ値との差をゲインＧで増幅して出力する。ここでは、Ｇ＝２００とする。第２のＡ／Ｄコンバータ５は、第１のＡ／Ｄコンバータ２と同一の性能を有している８ビットＡ／Ｄコンバータであり、最大入力電圧は５Ｖである。Ａ／Ｄコンバータ５は、差動増幅器４から出力されるアナログ値をデジタル値に変換する。
【００１１】
除算器６は、Ａ／Ｄコンバータ５から出力されるデジタル値をゲインＧで除算する。加算器７は、Ａ／Ｄコンバータ２の出力値と、除算器６の出力値とを加算する。加算器７の加算結果は、Ａ／Ｄ変換装置１００の出力値として出力され、マイクロコンピュータ等でＫ倍されて、電圧の読み値となる。
【００１２】
図２は、制御信号発生器８から出力される各制御信号のタイミングチャートを示す図である。サンプルホールド回路１は、タイミングｔ１において、制御信号線８１を介して入力される信号に基づいて、入力電圧をサンプルホールドする。Ａ／Ｄコンバータ２は、タイミングｔ２において、制御信号線８２を介して入力される信号に基づいて、サンプルホールド回路１から出力される電圧値をデジタル値に変換する。
【００１３】
Ｄ／Ａコンバータ３は、タイミングｔ３において、制御信号線８３を介して入力される信号に基づいて、Ａ／Ｄコンバータ２で変換されたデジタル値をアナログ値に変換する。Ａ／Ｄコンバータ５は、タイミングｔ４において、制御信号線８４を介して入力される信号に基づいて、差動増幅器４から出力されるアナログ値をデジタル値に変換する。以後、上述したようなタイミングで、各処理が繰り返し行われる。
【００１４】
Ａ／Ｄ変換装置１００の分解能について、図３および図４を用いて説明する。図３は、Ａ／Ｄコンバータ２に入力される電圧Ｖinと、Ａ／Ｄコンバータ２の出力電圧Ｖoutとの関係を示す図である。Ａ／Ｄコンバータ２の入力電圧をＶa、Ａ／Ｄ変換後の出力電圧をＶbとすると、Ａ／Ｄ変換処理による量子化誤差Ｖcは、次式（１）にて表される。
Ｖc＝Ｖa−Ｖb                  （１）
ただし、量子化誤差Ｖcは、０以上であり、かつ、Ａ／Ｄコンバータ２の分解能ΔＶ１より小さい値である。
【００１５】
差動増幅器４は、Ａ／Ｄコンバータ２に入力された電圧Ｖaと、Ａ／Ｄコンバータ２の出力電圧（デジタル値）がアナログ値に変換された電圧Ｖbとの差分をゲインＧで増幅した値、すなわち、Ｇ・（Ｖa−Ｖb）＝Ｇ・Ｖcを出力する。従って、Ａ／Ｄコンバータ５の入力電圧は、Ｇ・Ｖcとなる。
【００１６】
図４は、Ａ／Ｄコンバータ５に入力される電圧Ｖinと、Ａ／Ｄコンバータ５の出力電圧Ｖoutとの関係を示す図である。図４に示すように、Ａ／Ｄコンバータ５の入力電圧がＧ・Ｖcの場合の出力電圧をＶdとすると、Ａ／Ｄ変換処理による量子化誤差Ｖeは、次式（２）にて表される。
Ｖe＝Ｇ・Ｖc−Ｖd                  （２）
ただし、量子化誤差Ｖeは、０以上であり、かつ、Ａ／Ｄコンバータ５の分解能ΔＶ２（＝ΔＶ１）より小さい値である。
【００１７】
式（２）をＶcについて解くと、次式（３）が導かれる。
Ｖc＝Ｖd／Ｇ＋Ｖe／Ｇ                （３）
【００１８】
Ａ／Ｄコンバータ５の出力電圧Ｖdは、除算器６において、ゲインＧで除算される。すなわち、除算器６の出力電圧は、Ｖd／Ｇとなる。加算器７は、Ａ／Ｄコンバータ２の出力電圧Ｖbと、除算器６の出力電圧Ｖd／Ｇとを加算した値（Ｖb＋Ｖd／Ｇ）を出力する。ここで、式（１）より、Ａ／Ｄ変換装置１００の入力電圧Ｖaは、次式（４）にて表されるので、Ａ／Ｄ変換装置１００によるＡ／Ｄ変換処理の量子化誤差は、次式（５）にて表される。
Ｖa＝Ｖb＋Ｖc                        （４）
量子化誤差＝Ｖa−（Ｖb＋Ｖd／Ｇ）＝（Ｖb＋Ｖc）−（Ｖb＋Ｖd／Ｇ）
＝Ｖc−Ｖd／Ｇ＝（Ｖd／Ｇ＋Ｖe／Ｇ）−Ｖd／Ｇ
＝Ｖe／Ｇ                                    （５）
【００１９】
上述したように、０≦Ｖe＜ΔＶ１の関係が成り立つので、Ａ／Ｄ変換装置１００のＡ／Ｄ変換処理における量子化誤差Ｖe／Ｇの大きさは、次式（６）にて規定される。
０≦Ｖe／Ｇ＜ΔＶ１／Ｇ                  （６）
【００２０】
すなわち、Ａ／Ｄ変換装置１００によるＡ／Ｄ変換処理の量子化誤差は、最大でΔＶ１／Ｇであり、この量子化誤差の最大値ΔＶ１／ＧがＡ／Ｄ変換装置１００の分解能となる。ここで、Ａ／Ｄコンバータを１つだけ設けた場合の量子化誤差の最大値、すなわち、分解能は、ΔＶ１であるので、第１の実施の形態におけるＡ／Ｄ変換装置１００によれば、分解能を１／Ｇにすることができる。
【００２１】
ここで、具体的な数値を用いて、分解能を算出しておく。最大入力電圧が５Ｖの８ビットＡ／Ｄコンバータ２の分解能は、５／２８（Ｖ）であり、８００Ｖに換算すると、
５／２８×Ｋ＝８００／２５６＝３．１２５（Ｖ）
となる。これは、Ａ／Ｄコンバータを１つだけ備えている従来のＡ／Ｄ変換装置の分解能（８００Ｖ換算）となる。
【００２２】
一方、第１の実施の形態におけるＡ／Ｄ変換装置１００の分解能は、Ａ／Ｄコンバータ２，５の分解能の１／Ｇであるから、
３．１２５／２００＝１５．６（ｍＶ）
となる。
【００２３】
ここで、Ａ／Ｄコンバータを１つだけ備えている従来のＡ／Ｄ変換装置において、１６ビットＡ／Ｄコンバータを用いた場合の分解能（８００Ｖ換算）は、
５／２１６×Ｋ＝８００／２１６＝１２．２（ｍＶ）
となる。すなわち、第１の実施の形態におけるＡ／Ｄ変換装置によれば、８ビットＡ／Ｄコンバータを使用したＡ／Ｄ変換装置において、高価な１６ビットコンバータを使用したＡ／Ｄ変換装置と同等の分解能を得ることができる。
【００２４】
なお、ゲインＧは、第１のＡ／Ｄコンバータ２の分解能と、第２のＡ／Ｄコンバータ５の最大入力電圧とに基づいて、決定しておく。上述したように、Ａ／Ｄコンバータ２の分解能は、５／２８（Ｖ）であるから、Ａ／Ｄコンバータ５に入力される電圧は、５／２８×Ｇ（Ｖ）よりは小さい値となる。ゲインＧは、Ａ／Ｄコンバータ５の入力電圧が最大入力電圧である５Ｖより小さくなるように設定する必要があり、ここでは、ゲインＧを２８以下の値に設定する必要がある。上述したように、第１の実施の形態におけるＡ／Ｄ変換装置１００によれば、１つのＡ／Ｄコンバータを用いたＡ／Ｄ変換装置の分解能に対して、分解能を１／Ｇにすることができるので、ゲインＧは、２８以下の値で、できるだけ大きい値に設定しておくことが好ましい。
【００２５】
第１の実施の形態におけるＡ／Ｄ変換装置によれば、以下の手順により、Ａ／Ｄ変換処理を行う。サンプルホールド回路１によって、Ａ／Ｄ変換処理の対象となるアナログ値がサンプルホールドされ、サンプルホールドされたアナログ値がＡ／Ｄコンバータ２によってデジタル値に変換される。Ａ／Ｄ変換されたデジタル値は、Ｄ／Ａコンバータ３によってアナログ値に変換される。差動増幅器４は、サンプルホールド回路１によってサンプルホールドされているアナログ値と、Ｄ／Ａコンバータ３によってＤ／Ａ変換されたアナログ値との差分を所定のゲインＧで増幅する。差動増幅器４の出力値は、Ａ／Ｄコンバータ５によってデジタル値に変換された後、除算器６において、所定のゲインＧで除算される。加算器７は、Ａ／Ｄコンバータ２の出力値と、除算器６の出力値とを加算し、Ａ／Ｄ変換装置１００の出力値として出力する。これにより、高精度なＡ／Ｄコンバータを使用しなくとも、高精度なＡ／Ｄコンバータを使用した場合と同等の分解能を得ることができる。上述した実施の形態では、８ビットコンバータを用いて、１６ビットコンバータを使用した場合と同等の分解能を得ることができた。すなわち、高精度のＡ／Ｄコンバータを使用せずに、広いダイナミックレンジと高精度の分解能とを備えたＡ／Ｄ変換装置を提供することができる。
【００２６】
−第２の実施の形態−
図５は、第２の実施の形態におけるＡ／Ｄ変換装置２００のブロック構成を示す図である。図１に示す第１の実施の形態におけるＡ／Ｄ変換装置１００の構成と異なるのは、除算器６および加算器７の代わりに、データ加算器２０を備えている点と、差動増幅器４のゲインＧの値である。
【００２７】
サンプルホールド回路１、Ａ／Ｄコンバータ２、Ｄ／Ａコンバータ３、差動増幅器４、および、Ａ／Ｄコンバータ５がそれぞれ行う処理は、第１の実施の形態におけるＡ／Ｄ変換装置１００の場合と同様である。ただし、差動増幅器４のゲインＧの値は、Ａ／Ｄコンバータ５がｍビットコンバータであるとすると、２ｍとする。例えば、Ａ／Ｄコンバータ５が８ビットコンバータであれば、ゲインＧの値は２８とする。
【００２８】
第１の実施の形態におけるＡ／Ｄ変換装置では、Ａ／Ｄ変換装置１００の出力値、すなわち、加算器７の出力値は、Ａ／Ｄコンバータ２の出力値をＶb、Ａ／Ｄコンバータ５の出力値をＶdとすると、Ｖb＋Ｖd／Ｇであった。ゲインＧの値が２ｍであれば、Ａ／Ｄ変換装置の出力は、Ｖb＋Ｖd／２ｍとなる。
【００２９】
第２の実施の形態におけるＡ／Ｄ変換装置では、データ加算器２０によって、Ａ／Ｄコンバータ２の出力値（デジタル値）Ｖbに対して、小数点以下の位置に、Ａ／Ｄコンバータ５の出力値（デジタル値）Ｖdを結合して、出力する。Ａ／Ｄコンバータ２の出力値に対して、小数点以下の位置に、Ａ／Ｄコンバータ５の出力値を結合した値が（Ｖb＋Ｖd／２ｍ）と同値になる理由を以下で説明する。
【００３０】
２進法では、デジタル値Ｖdを２ｍで除算することは、デジタル値Ｖdに対して、小数点の位置がｍビットだけ左に移動したことと等価となる。例えば、Ａ／Ｄコンバータ５から出力されるｍビットのデジタル値Ｖd（２）が次式（７）で表される値であるとする。
Ｖd（２）＝ａｍ−１ａｍ−２…ａ２ａ１ａ０                （７）
ただし、ａｍ−１〜ａ０はそれぞれ、０か１の値である。
【００３１】
２進法で表されたデジタル値Ｖd（２）を１０進法で表すと、次式（８）のようになる。
Ｖd（１０）＝ａｍ−１×２ｍ−１＋ａｍ−２×２ｍ−２＋…＋ａ２×２２＋ａ１×２１＋ａ０×２０  （８）
従って、１０進法で表されたＶd（１０）を２ｍで除算すると、次式（９）となる。
Ｖd（１０）／２ｍ
＝ａｍ−１×２−１＋ａｍ−２×２−２＋…＋ａ２×２２−ｍ＋ａ１×２１−ｍ＋ａ０×２−ｍ      （９）
式（９）で表された値を２進法で表すと、小数点以下の数字がａｍ−１ａｍ−２…ａ２ａ１ａ０となる。すなわち、デジタル値Ｖdを２ｍで除算して得られるデジタル値は、デジタル値Ｖdに対して、小数点の位置がｍビットだけ左に移動した値となる。
【００３２】
以上より、Ａ／Ｄコンバータ２の出力値Ｖbを整数部に、Ａ／Ｄコンバータ５の出力値Ｖdを小数部に配置して得られる値は、（Ｖb＋Ｖd／２ｍ）と同値になる。すなわち、第２の実施の形態におけるＡ／Ｄ変換装置によれば、図１に示す第１の実施の形態におけるＡ／Ｄ変換装置の構成から除算器を省くことができる。なお、図５では、Ａ／Ｄコンバータ２がｎビットコンバータであり、Ａ／Ｄコンバータ５がｍビットコンバータであるものとして、データ加算器２０における加算方法を示している。
【００３３】
第２の実施の形態におけるＡ／Ｄ変換装置によれば、以下の手順により、Ａ／Ｄ変換処理を行う。サンプルホールド回路１によって、Ａ／Ｄ変換処理の対象となるアナログ値がサンプルホールドされ、サンプルホールドされたアナログ値がＡ／Ｄコンバータ２によってデジタル値に変換される。Ａ／Ｄ変換されたデジタル値は、Ｄ／Ａコンバータ３によってアナログ値に変換される。差動増幅器４は、サンプルホールド回路１によってサンプルホールドされているアナログ値と、Ｄ／Ａコンバータ３によってＤ／Ａ変換されたアナログ値との差分をゲイン２ｍで増幅する。差動増幅器４の出力値は、Ａ／Ｄコンバータ５によってデジタル値に変換され、データ加算器２０において、Ａ／Ｄコンバータ２の出力値を整数部に、Ａ／Ｄコンバータ５の出力値を小数部に配置して、Ａ／Ｄ変換装置２００のＡ／Ｄ変換処理の結果として出力する。これにより、第１の実施の形態におけるＡ／Ｄ変換装置と同様に、高精度なＡ／Ｄコンバータ２，５を使用しなくとも、高精度なＡ／Ｄコンバータを使用した場合と同等の分解能を得ることができる。また、除算演算を行わないので、演算を高速化することができる。
【００３４】
本発明は、上述した各実施の形態に限定されることはない。例えば、図２を用いて説明したように、Ａ／Ｄコンバータ２および５は、異なるタイミングでＡ／Ｄ変換処理を行うため、Ａ／Ｄコンバータを１つだけ設けて、Ａ／Ｄコンバータ２および５がそれぞれ行っていたＡ／Ｄ変換処理を１つのＡ／Ｄコンバータで行うようにすることもできる。この場合、１つのＡ／Ｄコンバータに入力するアナログ値を切り替えるためのマルチプレクサを設けて、図２の時刻ｔ２およびｔ４のタイミングで、Ａ／Ｄコンバータ２および５がそれぞれ行っていたＡ／Ｄ変換処理が行われるように、マルチプレクサの切換処理を制御すればよい。この方法によれば、Ａ／Ｄコンバータは１つだけでよいので、装置全体のコストを低減することができる。
【００３５】
Ａ／Ｄ変換処理の対象となるアナログ値の一例として、電圧値を挙げたが、Ａ／Ｄ変換処理の対象となるアナログ値は、電圧値に限られない。
【００３６】
特許請求の範囲の構成要素と第１および第２の実施の形態の構成要素との対応関係は次の通りである。すなわち、サンプルホールド回路１がサンプルホールド手段を、Ａ／Ｄコンバータ２が第１のＡ／Ｄ変換手段を、Ｄ／Ａコンバータ３がＤ／Ａ変換手段を、差動増幅器４が差動増幅手段を、Ａ／Ｄコンバータ５が第２のＡ／Ｄ変換手段を、除算器６が除算手段を、加算器７が加算手段を、データ加算器２０がデータ処理手段をそれぞれ構成する。なお、以上の説明はあくまで一例であり、発明を解釈する上で、上記の実施形態の構成要素と本発明の構成要素との対応関係に何ら限定されるものではない。
【図面の簡単な説明】
【００３７】
【図１】第１の実施の形態におけるＡ／Ｄ変換装置のブロック構成を示す図
【図２】制御信号発生器から出力される各制御信号のタイミングチャートを示す図
【図３】第１のＡ／Ｄコンバータに入力される電圧と、第１のＡ／Ｄコンバータの出力電圧との関係を示す図
【図４】第２のＡ／Ｄコンバータに入力される電圧と、第２のＡ／Ｄコンバータの出力電圧との関係を示す図
【図５】第２の実施の形態におけるＡ／Ｄ変換装置のブロック構成を示す図
【符号の説明】
【００３８】
１…サンプルホールド回路、２…第１のＡ／Ｄコンバータ、３…Ｄ／Ａコンバータ、４…差動増幅器、５…第２のＡ／Ｄコンバータ、６…除算器、７…加算器、８…制御信号発生器、２０…データ加算器、１００，２００…Ａ／Ｄ変換装置
【図１】
2006352743.tif 000003
【図２】
2006352743.tif 000004
【図３】
2006352743.tif 000005
【図４】
2006352743.tif 000006
【図５】
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