(57)【要約】【課題】超微細な線幅のデザインルールが適用される素子から所望の動作速度と光感知特性とを得ることができ、画素領域のセンシングノードである浮遊拡散領域の漏れ電流の発生を抑制することができるＣＭＯＳイメージセンサ、その画素及びその製造方法を提供すること。【解決手段】ＣＭＯＳイメージセンサは、埋込型フォトダイオード（ＢＰＤ）及び浮遊拡散領域（４２４Ａ）を有し、単位画素を構成する素子が形成された画素領域と、前記単位画素から出力されるデータを処理するＣＭＯＳ素子が形成されたロジック領域とを備え、前記画素領域の上部表面全体にサリサイドブロッキング層（４５０）が形成され、前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域（４２６Ａ，４２６Ｂ）の上部表面にサリサイド層（４７０）が形成されている。【選択図】図４
2006245540.tif 000002
【特許請求の範囲】
【請求項１】
埋込型フォトダイオード及び浮遊拡散領域を有し、単位画素を構成する素子が形成された画素領域と、
前記単位画素から出力されるデータを処理するＣＭＯＳ素子が形成されたロジック領域とを備え、
前記画素領域の上部表面全体にサリサイドブロッキング層が形成され、
前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域の上部表面にサリサイド層が形成されていることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
埋込型フォトダイオード及び浮遊拡散領域を有し、単位画素を構成する素子が形成された画素領域と、
前記単位画素から出力されるデータを処理するＣＭＯＳ素子が形成されたロジック領域とを備え、
少なくとも前記画素領域の前記埋込型フォトダイオード及び前記浮遊拡散領域の上部表面にサリサイドブロッキング層が形成され、
前記サリサイドブロッキング層が形成された領域を除く、前記単位画素を構成する素子の上部表面と、前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域の上部表面とにサリサイド層が形成されていることを特徴とするＣＭＯＳイメージセンサ。
【請求項３】
前記サリサイドブロッキング層が、光透過性の酸化膜であることを特徴とする請求項１または請求項２に記載のＣＭＯＳイメージセンサ。
【請求項４】
ＣＭＯＳイメージセンサの単位画素であり、
第１導電型の半導体層と、
前記半導体層内に形成された埋込型フォトダイオードと、
前記半導体層の表面下部の一部に形成された、低濃度不純物拡散領域を有さず高濃度不純物拡散領域からなる第２導電型の浮遊拡散領域と、
前記浮遊拡散領域及び前記埋込型フォトダイオードの間の前記半導体層の上部表面に形成されたトランスファトランジスタのゲートと、
前記半導体層の表面下部の一部に形成された、低濃度不純物拡散領域を有さず高濃度不純物拡散領域からなる第２導電型のドレイン接合領域と、
前記浮遊拡散領域及び前記ドレイン接合領域の間の前記半導体層の上部表面に形成されたリセットトランジスタのゲートと、
前記埋込型フォトダイオード、前記トランスファトランジスタのゲート、前記浮遊拡散領域、及び前記リセットトランジスタのゲートが形成されない前記半導体層内の領域の一部に形成された第１導電型のウェル領域と、
前記ウェル領域の上部表面に形成されて、ソース／ドレイン拡散領域である高濃度不純物拡散領域と低濃度不純物拡散領域とを有するドライブトランジスタ及びセレクトトランジスタとを備え、
少なくとも前記埋込型フォトダイオード、前記トランスファトランジスタのゲート、及び前記浮遊拡散領域にサリサイドブロッキング層が形成され、
前記ドライブトランジスタ及び前記セレクトトランジスタの各ゲートと、前記ドレイン接合領域と、前記ウェル領域の前記高濃度不純物拡散領域及び前記低濃度不純物拡散領域とにサリサイド層が形成さていることを特徴とするＣＭＯＳイメージセンサの単位画素。
【請求項５】
前記サリサイドブロッキング層が、前記リセットトランジスタのゲートの一部分の上まで拡張されて形成されていることを特徴とする請求項４に記載のＣＭＯＳイメージセンサの単位画素。
【請求項６】
前記サリサイドブロッキング層が、光透過性の酸化膜であることを特徴とする請求項４または請求項５に記載のＣＭＯＳイメージセンサの単位画素。
【請求項７】
半導体層の画素領域に単位画素を構成する素子を形成し、前記半導体層のロジック領域に前記単位画素から出力されるデータを処理するＣＭＯＳ素子を形成するステップと、
前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域の上部表面では開口し、前記単位画素を構成する素子のゲート及び拡散領域を覆うサリサイドブロッキング層を形成するステップと、
前記サリサイドブロッキング層が形成された前記画素領域及び前記ロジック領域に遷移金属層を蒸着によって形成するステップと、
前記遷移金属層を熱処理してサリサイド層を形成するステップと、
前記サリサイドブロッキング層上に形成された未反応の前記遷移金属層を除去するステップとを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項８】
半導体層の画素領域に埋込型フォトダイオード及び浮遊拡散領域と共に、単位画素を構成する素子を形成し、前記半導体層のロジック領域に前記単位画素から出力されるデータを処理するＣＭＯＳ素子を形成するステップと、
少なくとも前記画素領域の前記埋込型フォトダイオード及び前記浮遊拡散領域の上部表面にサリサイドブロッキング層を形成するステップと、
前記サリサイドブロッキング層が形成された前記画素領域及び前記ロジック領域に遷移金属層を蒸着によって形成するステップと、
前記遷移金属層を熱処理して、前記サリサイドブロッキング層が形成された領域を除く前記画素領域及び前記ロジック領域にサリサイド層を形成するステップと、
前記サリサイドブロッキング層上に形成された未反応の前記遷移金属層を除去するステップとを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記サリサイドブロッキング層が、光透過性の酸化膜であることを特徴とする請求項７または請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記熱処理を、約７００〜約７５０℃で行うことを特徴とする請求項７または請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサ及びその製造方法に関し、より詳細には、線幅が約０．２５μｍ以下の超微細化技術を適用した素子における工程再現性を改善し、画素領域の光学的特性とロジック領域の電気的特性とを満足するＣＭＯＳイメージセンサ、その単位画素及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＣＭＯＳイメージセンサは、ＣＭＯＳ技術を用いた、光学イメージを電気信号に変換する装置である。ＣＭＯＳイメージセンサは、画素数と同じ数だけ形成されたＭＯＳトランジスタを用いて、これをスイッチとして用いて順に出力を検出する。近年イメージセンサとして広く用いられているＣＣＤイメージセンサに比べ、ＣＭＯＳイメージセンサはいくつかの良く知られた利点を備える。ＣＭＯＳ技術によると、駆動方法が簡単で様々な走査方式を実現できる。また、信号処理回路を単一のチップに集積することができるため、製品の小型化が可能であり、互換性のあるＣＭＯＳ技術の使用により製造コストを下げることができる。さらに、ＣＭＯＳイメージセンサは、低消費電力であるという大きな利点があることは周知である。
【０００３】
図１は、従来技術に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【０００４】
図１に示すように、ＣＭＯＳイメージセンサの単位画素は、１つの埋込型フォトダイオードＢＰＤ（ｂｕｒｉｅｄ  ｐｈｏｔｏｄｉｏｄｅ）と４つのＮＭＯＳトランジスタとを備えている。
【０００５】
４つのＮＭＯＳトランジスタは、埋込型フォトダイオードＢＰＤから光電変換により生成された光電荷をセンシングノード（ｓｅｎｓｉｎｇ  ｎｏｄｅ）である浮遊拡散領域へ転送するトランスファトランジスタＴｘと、次の信号を検出するために浮遊拡散領域に蓄積されている光電荷を放電するリセットトランジスタＲｘと、ソースフォロア（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ）バッファアンプの役割をするドライブトランジスタＤｘと、生成された光電荷量に対応する電位を選択的に出力するスイッチとして機能するアドレッシング用のセレクトトランジスタＳｘとである。
【０００６】
ここで、トランスファトランジスタＴｘとリセットトランジスタＲｘとは、正のしきい値電圧による電圧レベルの急激な降下により電荷（電子）が損失されて、電荷転送効率が低下する現象を防止するために、非常に低いしきい値電圧を有するネイティブ（Ｎａｔｉｖｅ）ＮＭＯＳトランジスタとして形成される。
【０００７】
図２は、従来のＣＭＯＳイメージセンサの単位画素の構成を示す断面図である。特に、画素領域のトランジスタと、画素からデータを読み取るロジック領域のトランジスタとを示している。
【０００８】
図２に示すように、埋込型フォトダイオードＢＰＤは、Ｐ型エピタキシャル層２０２と、Ｎ−不純物拡散領域２０８と、Ｐ０不純物拡散領域２０７とが積層されたＰＮＰ接合の構造をなしている。トランスファトランジスタＴｘのゲート電極（以下、単にゲートとも記す）下部でチャネルとして機能するＰ型エピタキシャル層２０２の一部２０２Ａに、トランジスタの特性調節（しきい値電圧の調節及びパンチスルー特性の調節）のためのイオン注入が適用される代わりに、トランスファトランジスタＴｘは、非常に低いしきい値電圧を有するネイティブＮＭＯＳトランジスタとして形成され、それにより電荷転送効率が極大化される。また、トランスファトランジスタＴｘとリセットトランジスタＲｘとの間のＰ型エピタキシャル層２０２の表面下部に形成されたＮ＋不純物拡散領域２０９Ａは、センシングノードである浮遊拡散領域であり、低濃度不純物拡散領域ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）を有しておらず、高濃度Ｎ＋不純物拡散領域のみからなる。Ｎ＋不純物拡散領域２０９Ａのこの特有の構造により、転送された電荷量に応じて生じる浮遊拡散領域の電位の変化量を増幅することができる。
【０００９】
一方、このような従来のＣＭＯＳイメージセンサは、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）方式で、光電荷に対応する電気信号を検出してデータを読み出す。電気信号を高速に安定して検出するために、高速動作に適合するＣＭＯＳイメージセンサが要求されている。従って、従来のＣＭＯＳイメージセンサにおいてトランジスタの動作速度を向上させるために、ゲート電極２０６は、ポリシリコン膜２０６Ａとタングステンシリサイド膜２０６Ｂとが積層されたポリサイド構造に形成されている。このポリサイド構造は、画素領域及びロジック領域のトランジスタのゲート電極に共通に適用されている。
【００１０】
一方、通常の半導体装置においてゲート電極だけではなくソース／ドレイン拡散領域上にもシリサイド膜が形成されるように、自己整列シリサイド（サリサイド）を適用することが好ましい。しかし、従来のＣＭＯＳイメージセンサにおいて通常のサリサイドが適用されると、埋込型フォトダイオードＢＰＤのＰ０不純物拡散領域２０７上にもサリサイド層が形成されて、このサリサイド層が埋込型フォトダイオードＢＰＤへの光の入射を遮断するという問題点がある。
【００１１】
この致命的な短所のために、図２に示すように、ロジック領域の各トランジスタのゲート電極にのみサリサイド層を形成するポリサイドゲート構造が適用されている。しかしながら、線幅が約０．２５μｍ以下のＣＭＯＳイメージセンサでは、ポリサイドゲート構造を適用しても所望の動作速度を実現することができない。すなわち、線幅が約０．５μｍ〜０．３５μｍのＣＭＯＳイメージセンサでは、図２に示すポリサイドゲート構造は動作速度の点から大きな問題ではないが、線幅が約０．２５μｍ以下、特に約０．１８μｍ以下のＣＭＯＳイメージセンサでは、所望の動作速度を得ることが困難である。
【００１２】
これを改善するための技術として大韓民国特許第２９１１７９号において、フォトダイオード領域をマスキングし、単位画素を構成する残りのトランジスタ部分のゲート及びソース／ドレイン拡散領域全てにシリサイド膜を適用する構造及びその製造方法が開示されている。
【００１３】
図３は、大韓民国特許第２９１１７９号明細書に開示された、従来技術に係る改善されたＣＭＯＳイメージセンサの単位画素の構造を示す断面図である。
【００１４】
図３に示すように、従来技術に係る改善されたＣＭＯＳイメージセンサの画素は、シリコン基板１１上にエピタキシャル成長させたＰ型エピタキシャル層（Ｐ−ｅｐｉ）１２と、Ｐ型エピタキシャル層１２内に形成されて外部からの光を感知して光電荷を生成する埋込型フォトダイオードＢＰＤと、Ｐ型エピタキシャル層１２の表面下部に形成されて埋込型フォトダイオードＢＰＤで生成された光電荷を蓄積するＮ＋浮遊拡散領域２４Ａと、Ｎ＋浮遊拡散領域２４Ａと埋込型フォトダイオードＢＰＤとの間のＰ型エピタキシャル層１２の上部表面に形成されるトランスファトランジスタＴｘのゲートと、Ｐ型エピタキシャル層１２の表面下部に形成されるＮ＋ドレイン接合領域２４Ｂと、Ｎ＋浮遊拡散領域２４ＡとＮ＋ドレイン接合領域２４Ｂとの間のＰ型エピタキシャル層１２の上部表面に形成されるリセットトランジスタＲｘのゲートと、Ｐウェル領域（Ｐ−ｗｅｌｌ）１３と、Ｐウェル領域１３の表面下部に形成されたソース／ドレイン領域であるＮ＋不純物拡散領域２４Ｃ及びＮ＋浮遊拡散領域２４Ａに電気的に接続された（図示せず）ゲートを有するドライブトランジスタＤｘと、Ｐウェル領域１３に形成されたソース／ドレインＮ＋不純物拡散領域２４Ｃ’を有するセレクトトランジスタＳｘとを備える。埋込型フォトダイオードＢＰＤを除いて、トランスファトランジスタＴｘのゲートと、リセットトランジスタＲｘのゲートと、Ｎ＋浮遊拡散領域２４Ａと、Ｎ＋ドレイン接合領域２４Ｂと、ドライブトランジスタＤｘのゲートと、セレクトトランジスタＳｘのゲートと、ソース／ドレインＮ＋不純物拡散領域２４Ｃとには、全てシリサイド膜２５が形成されている。
【００１５】
また、埋込型フォトダイオードＢＰＤ上には、サリサイド層の形成を防止するための保護膜としてＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜パターン２１Ａが形成されている。この酸化膜パターン２１Ａは、各トランジスタのゲート側壁に形成されるスぺーサ２１Ｂと共に形成され、酸化膜パターン２１Ａとスペーサ２１Ｂとは同じ物質で形成されている。
【特許文献１】大韓民国特許第２９１１７９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このように、上記改善された従来の技術では、フォトダイオード領域のみをマスキングし、画素領域のトランジスタ及びロジック領域のトランジスタにサリサイド層２５が形成されている。しかしながら、この改善された従来の技術では、Ｎ＋浮遊拡散領域２４Ａの上部表面にもシリサイド層２５が形成されている。それにより、Ｎ＋浮遊拡散領域２４Ａから発生する漏れ電流が増大するという問題がある。
【００１７】
ＣＭＯＳイメージセンサは、画素領域のＮ＋浮遊拡散領域２４Ａでの電位の変化量を検出してデータとして用いるため、Ｎ＋浮遊拡散領域２４Ａでの漏れ電流の発生は、電気信号の検出に致命的な誤りをもたらす。特に、漏れ電量はダーク特性に致命的な劣化を発生させ、このような劣化現象は、ダーク状態で画面が白っぽく表示される不具合を発生させる。
【００１８】
従って、このような理由で、漏れ電流に弱いシリサイド層をセンシングノードである浮遊拡散領域の上部表面に形成することは、上記の不良発生の可能性を非常に高くする。
【００１９】
また、改善された従来の技術では、図３に示すように、酸化膜パターン２１ＡによりトランスファトランジスタＴｘのゲートの一方の端部でサリサイド層の形成が防止されているが、線幅が約０．１８μｍのトランジスタでは、酸化膜パターン２１Ａのサイズが小さすぎ、良好な工程再現性を実現することができないという問題がある。さらに、ゲートの一方の端部でサリサイド層の形成が防止されれば、ゲートに均一にサリサイド層を形成することが困難である。
【００２０】
本発明は、上記した従来の問題を解決するためになされたものであり、その目的は、超微細な線幅のデザインルールが適用される素子から所望の高速動作と光感知特性とを得ることができ、画素領域のセンシングノードである浮遊拡散領域の漏れ電流の発生を抑制することができるＣＭＯＳイメージセンサ、その単位画素及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的の達成のために本発明のＣＭＯＳイメージセンサは、埋込型フォトダイオード及び浮遊拡散領域を有し、単位画素を構成する素子が形成された画素領域と、前記単位画素から出力されるデータを処理するＣＭＯＳ素子が形成されたロジック領域とを備え、前記画素領域の上部表面全体にサリサイドブロッキング層が形成され、前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域の上部表面にサリサイド層が形成されていることを特徴とする。
【００２２】
また、本発明の別のＣＭＯＳイメージセンサは、埋込型フォトダイオード及び浮遊拡散領域を有し、単位画素を構成する素子が形成された画素領域と、前記単位画素から出力されるデータを処理するＣＭＯＳ素子が形成されたロジック領域とを備え、少なくとも前記画素領域の前記埋込型フォトダイオード及び前記浮遊拡散領域の上部表面にサリサイドブロッキング層が形成され、前記サリサイドブロッキング層が形成された領域を除く、前記単位画素を構成する素子の上部表面と、前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域の上部表面とにサリサイド層が形成されていることを特徴とする。
【００２３】
ここで、前記サリサイドブロッキング層は、光透過性の酸化膜である。
【００２４】
また、本発明のＣＭＯＳイメージセンサの単位画素は、ＣＭＯＳイメージセンサの単位画素であり、第１導電型の半導体層と、前記半導体層内に形成された埋込型フォトダイオードと、前記半導体層の表面下部の一部に形成された、低濃度不純物拡散領域を有さず高濃度不純物拡散領域からなる第２導電型の浮遊拡散領域と、前記浮遊拡散領域及び前記埋込型フォトダイオードの間の前記半導体層の上部表面に形成されたトランスファトランジスタのゲートと、前記半導体層の表面下部の一部に形成された、低濃度不純物拡散領域を有さず高濃度不純物拡散領域からなる第２導電型のドレイン接合領域と、前記浮遊拡散領域及び前記ドレイン接合領域の間の前記半導体層の上部表面に形成されたリセットトランジスタのゲートと、前記埋込型フォトダイオード、前記トランスファトランジスタのゲート、前記浮遊拡散領域、及び前記リセットトランジスタのゲートが形成されない前記半導体層内の領域の一部に形成された第１導電型のウェル領域と、前記ウェル領域の上部表面に形成されて、ソース／ドレイン拡散領域である高濃度不純物拡散領域と低濃度不純物拡散領域とを有するドライブトランジスタ及びセレクトトランジスタとを備え、少なくとも前記埋込型フォトダイオード、前記トランスファトランジスタのゲート、及び前記浮遊拡散領域にサリサイドブロッキング層が形成され、前記ドライブトランジスタ及び前記セレクトトランジスタの各ゲートと、前記ドレイン接合領域と、前記ウェル領域の前記高濃度不純物拡散領域及び前記低濃度不純物拡散領域とにサリサイド層が形成さていることを特徴とする。
【００２５】
ここで、前記サリサイドブロッキング層は、前記リセットトランジスタのゲートの一部分の上まで拡張されて形成されている。
【００２６】
ここで、前記サリサイドブロッキング層は、光透過性の酸化膜である。
【００２７】
また、本発明のＣＭＯＳイメージセンサの製造方法は、半導体層の画素領域に単位画素を構成する素子を形成し、前記半導体層のロジック領域に前記単位画素から出力されるデータを処理するＣＭＯＳ素子を形成するステップと、前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域の上部表面では開口し、前記単位画素を構成する素子のゲート及び拡散領域を覆うサリサイドブロッキング層を形成するステップと、前記サリサイドブロッキング層が形成された前記画素領域及び前記ロジック領域に遷移金属層を蒸着によって形成するステップと、前記遷移金属層を熱処理してサリサイド層を形成するステップと、前記サリサイドブロッキング層上に形成された未反応の前記遷移金属層を除去するステップとを含むことを特徴とする。
【００２８】
また、本発明の別のＣＭＯＳイメージセンサの製造方法は、半導体層の画素領域に埋込型フォトダイオード及び浮遊拡散領域と共に、単位画素を構成する素子を形成し、前記半導体層のロジック領域に前記単位画素から出力されるデータを処理するＣＭＯＳ素子を形成するステップと、少なくとも前記画素領域の前記埋込型フォトダイオード及び前記浮遊拡散領域の上部表面にサリサイドブロッキング層を形成するステップと、前記サリサイドブロッキング層が形成された前記画素領域及び前記ロジック領域に遷移金属層を蒸着によって形成するステップと、前記遷移金属層を熱処理して、前記サリサイドブロッキング層が形成された領域を除く前記画素領域及び前記ロジック領域にサリサイド層を形成するステップと、前記サリサイドブロッキング層上に形成された未反応の前記遷移金属層を除去するステップとを含むことを特徴とする。
【００２９】
ここで、前記サリサイドブロッキング層は、光透過性の酸化膜である。
【００３０】
ここで、前記熱処理を、約７００〜約７５０℃で行うことができる。
【発明の効果】
【００３１】
本発明によると、埋込型フォトダイオードＢＰＤの光感知能力を低下させずに、ＣＭＯＳイメージセンサの動作速度を改善することができる。
【００３２】
また、センシングノードである浮遊拡散領域の表面にシリサイド層が形成されないため、漏れ電流の発生を抑制することができる。
【００３３】
また、約０．１８μｍの超微細な線幅のデザインルールが適用される素子製造工程の工程再現性を改善することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好ましい実施の形態を、添付した図面を参照して詳細に説明する。
【００３５】
（第１の実施の形態）
図４は、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの構造を示す断面図である。
【００３６】
図４に示すように、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサでは、埋込型フォトダイオードＢＰＤと、センシングノードであるＮ＋浮遊拡散領域４２４Ａと、単位画素を構成する他の素子とを含む画素領域全体の表面にサリサイドブロッキング層４５０が形成されている。即ち、画素領域以外のロジック領域では、ＣＭＯＳ素子の各ゲート表面とソース／ドレイン領域である高濃度Ｎ＋不純物拡散領域４２６Ａ及び高濃度Ｐ＋不純物拡散領域４２６Ｂの表面とに、サリサイド層４７０が形成されている。
【００３７】
以下に、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの構造を詳細に説明する。
【００３８】
上記したように、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサは画素領域とロジック領域とを備えている。
【００３９】
単位画素（画素領域）は、シリコン基板（Ｐ＋ＳＵＢ）４０１上にエピタキシャル成長させたＰ型エピタキシャル層（Ｐ−ｅｐｉ）４１２と、Ｐ型エピタキシャル層４１２内に形成されて外部からの光を感知して光電荷を生成する埋込型フォトダイオードＢＰＤと、Ｐ型エピタキシャル層４１２の表面下部に形成されて埋込型フォトダイオードＢＰＤで生成された光電荷を蓄積し、低濃度不純物拡散領域ＬＤＤを有さない、高濃度Ｎ＋不純物拡散領域のみからなるＮ＋浮遊拡散領域４２４Ａと、Ｎ＋浮遊拡散領域４２４Ａ及び埋込型フォトダイオードＢＰＤとの間のＰ型エピタキシャル層４１２の上部表面に形成されるトランスファトランジスタＴｘのゲートと、Ｐ型エピタキシャル層４１２の表面下部に形成されるＮ＋ドレイン接合領域４２４Ｂと、Ｎ＋浮遊拡散領域４２４Ａ及びＮ＋ドレイン接合領域４２４Ｂの間のＰ型エピタキシャル層４１２の上部表面に形成されるリセットトランジスタＲｘのゲートと、Ｐウェル領域（Ｐ−ｗｅｌｌ）４１３と、Ｐウェル領域４１３の表面下部に形成されたソース／ドレイン領域であるＮ＋不純物拡散領域４２４Ｃと、Ｎ＋浮遊拡散領域４２４Ａに電気的に接続されたゲートを有するドライブトランジスタＤｘと、Ｐウェル領域４１３に形成されたソース／ドレインＮ＋不純物拡散領域４２４Ｃ’を有するセレクトトランジスタＳｘとを備える。
【００４０】
そして、画素領域の上部表面全体には、サリサイドブロッキング層４５０が形成されている。埋込型フォトダイオードＢＰＤは光を受けなければならないため、サリサイドブロッキング層４５０は光透過性の酸化膜で形成され、画素領域でのサリサイド層４７０の形成を防止する。後述するように、このサリサイドブロッキング層４５０は、ロジック領域でのサリサイド層４７０の形成後に除去されても残留されても良い。
【００４１】
ロジック領域には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるＣＭＯＳ素子が形成されている。これらのＣＭＯＳ素子は、単位画素から出力されたデータを処理する素子である。サリサイド層４７０は、ロジック領域のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート上部表面と、ソース／ドレイン領域である高濃度Ｎ＋不純物拡散領域４２６Ａ及び高濃度Ｐ＋不純物拡散領域４２６Ｂの上部表面とにサリサイド層が形成されている。
【００４２】
このように埋込型フォトダイオードＢＰＤ及び浮遊拡散領域４２４Ａを含む画素領域を除くロジック領域のソース／ドレイン領域にもサリサイド膜４７０が形成されると、相関二重サンプリング（ＣＤＳ）方式で光電荷に対応する電気信号を検出するＣＭＯＳイメージセンサの動作速度を大きく改善することができる。
【００４３】
また、従来のＣＭＯＳイメージセンサと異なり、センシングノードである浮遊拡散領域４２４Ａの上部表面にサリサイド層が形成されないため、漏れ電流の発生を抑制することができる。
【００４４】
さらに、従来のＣＭＯＳイメージセンサと異なり、画素領域の全体がサリサイド化から防護されているため、約０．１８μｍの超微細な線幅のデザインルールが適用される半導体素子製造工程の工程再現性を改善することができる。
【００４５】
以下に、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの製造方法を詳細に説明する。
【００４６】
まず、単位画素を構成する上記した構成要素を画素領域に、単位画素から出力されたデータを処理するためのＣＭＯＳ素子をロジック領域に形成する。
【００４７】
次いで、ロジック領域のＣＭＯＳ素子のゲート上部表面と、Ｎ＋不純物拡散領域４２６Ａ及びＰ＋不純物拡散領域４２６Ｂの上部表面とで開口し、画素領域の単位画素を構成するトランスファトランジスタＴｘのゲートと、リセットトランジスタＲｘのゲートと、ドライブトランジスタＤｘのゲートと、セレクトトランジスタＳｘのゲートと、Ｎ＋浮遊拡散領域４２４Ａと、Ｎ＋ドレイン接合領域４２４Ｂと、Ｎ＋不純物拡散領域４２４Ｃとを覆うサリサイドブロッキング層４５０を形成する。
【００４８】
次いで、サリサイドブロッキング層４５０が形成された状態の基板の上部表面全体に遷移金属層（図示せず）を蒸着によって形成し、遷移金属層を熱処理してサリサイド層４７０を形成する。熱処理の間、遷移金属層に含まれる遷移金属が、ロジック領域のＣＭＯＳ素子の各ゲートとＮ＋不純物拡散領域４２６Ａ及びＰ＋不純物拡散領域４２６Ｂとに含まれるシリコン成分と反応して、サリサイド層４７０を形成する。もちろん、シリコン成分を含まないサリサイドブロッキング層４５０と遷移金属層とは反応しないため、サリサイド層４７０は画素領域には形成されない。
【００４９】
その後、サリサイドブロッキング層４５０上に形成された、未反応の遷移金属層を除去する。
【００５０】
サリサイド工程をより詳細に例示すると、まず、サリサイドブロッキング層４５０が形成された状態の基板の上部表面全体に、約３００〜５００Åの厚さにチタニウム（Ｔｉ）膜を蒸着によって形成し、チタニウム膜に約７００〜７５０℃の温度で第１の急速熱処理を実施する。この第１の急速熱処理により、ポリシリコン膜で形成されたゲートとＮ＋不純物拡散領域４２６Ａ及びＰ＋不純物拡散領域４２６Ｂとに含まれるシリコン成分とチタニウムとが反応し、サリサイド層４７０が形成される。次に、サリサイドブロッキング層４５０の上部表面に配置された未反応のチタニウム膜を、水酸化アンモニウム（ＮＨ４ＯＨ）を含む化学溶液で除去する。その後、約８２０〜８７０℃の温度で第２の急速熱処理を実施し、露出したゲートとＮ＋不純物拡散領域４２６Ａ及びＰ＋不純物拡散領域４２６Ｂとにだけチタニウムシリサイド膜を形成する。ここで、チタニウム以外に、コバルト（Ｃｏ）等の他の遷移金属を用いることができる。
【００５１】
以後、後続の工程が層間絶縁の工程であるため、サリサイドブロッキング層４５０はそのまま残留されても構わない。
【００５２】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの構造を示す断面図である。
【００５３】
図５に示すように、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサでは、埋込型フォトダイオードＢＰＤと、トランスファトランジスタＴｘのゲートと、Ｎ＋浮遊拡散領域５２４Ａと、リセットトランジスタＲｘのゲートの一部との上部表面にサリサイドブロッキング層５５０が形成されており、単位画素を構成する残りのトランジスタ及びロジック領域のＣＭＯＳトランジスタの上部表面にサリサイド層５７０が形成されている。すなわち、ドライブトランジスタＤｘのゲートと、セレクトトランジスタＳｘのゲートと、ロジック領域のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートと、Ｎ＋ドレイン接合領域５２４Ｂと、Ｎ＋不純物拡散領域５２４Ｃと、Ｎ＋不純物拡散領域５２６Ａ及びＰ＋不純物拡散領域５２６Ｂとの上部表面にサリサイド層５７０が形成されている。
【００５４】
第２の実施の形態に係るＣＭＯＳイメージセンサの製造方法は、サリサイドブロッキング層５５０が形成される場所を除いて、第１の実施の形態に係るＣＭＯＳイメージセンサの製造方法と同じである。従って、第２の実施の形態に係るＣＭＯＳイメージセンサの製造方法の詳細な説明を省略する。
【００５５】
図５に示すＣＭＯＳイメージセンサの構造は、第１の実施の形態と同様の長所を持つのに加えて、数十万〜数百万画素内に配置されて信号を感知するドライブトランジスタＤｘの各ゲートの接触抵抗を減少させることにより、正確な感度を維持することができるという長所がある。また、セレクトトランジスタＳｘに関するタイミングディレイの発生を抑制して、高品質の画像と高速な動作を具現できるという長所がある。
【００５６】
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５７】
【図１】従来技術に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図２】従来技術に係るＣＭＯＳイメージセンサの単位画素の構造を示す断面図である。
【図３】従来技術に係る改善されたＣＭＯＳイメージセンサの単位画素の構造を示す断面図である。
【図４】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの構造を示す断面図である。
【図５】本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの構造を示す断面図である。
【符号の説明】
【００５８】
４０１、５０１      シリコン基板
４１２、５１２      Ｐ型エピタキシャル層
４１３、５１３      Ｐウェル領域
４２４Ａ、５２４Ａ    Ｎ＋浮遊拡散領域
４２４Ｂ、５２４Ｂ    Ｎ＋ドレイン接合領域
４２４Ｃ、５２４Ｃ    Ｎ＋不純物拡散領域
４２６Ａ、５２６Ａ    高濃度Ｎ＋不純物拡散領域
４２６Ｂ、５２６Ｂ    高濃度Ｐ＋不純物拡散領域
４５０、５５０      サリサイドブロッキング層
４７０、５７０      サリサイド層
【図１】
2006245540.tif 000003
【図２】
2006245540.tif 000004
【図３】
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【図４】
2006245540.tif 000006
【図５】
2006245540.tif 000007