(57)【要約】【課題】  ヒューズ切断の良否を容易に判断することができ、ペレットの増大を招かない半導体記憶回路およびその半導体記憶装置のテスト回路を提供することを目的とする。【解決手段】  本発明にかかる半導体記憶装置テスト回路は、メモリセルの各信号線に対して切断信号Ｅｎを保持するヒューズ制御回路３００と、切断結果信号Ｆｎを出力するヒューズラッチ回路６と、複数のメモリセルの信号線に渡って切断信号Ｅｎと当該切断信号Ｅｎに対する切断結果信号Ｆｎとを比較演算して各アドレス信号線の切断判定信号を生成し、複数に渡る切断判定信号の値が実質的に同一であれば、複数のメモリセルに設けられた各ヒューズが期待通りに処理されたことを表す期待値信号ＦＯＵＴを出力し、切断判定信号の値が少なくとも一つでも異なる場合は期待値信号の反転信号を出力する判定回路４０３とを有するものである。【選択図】  図８
2006012236.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリからなる正規メモリセル部と、
前記正規メモリセル部内の不良メモリセルの代わりに使用される冗長メモリセル部と、
メモリセルのアドレスを表す複数本からなるアドレス信号線の各々に対応して設けられ、切断することによって前記不良メモリセルから前記冗長メモリセルへの切換動作を行うヒューズと、
前記冗長メモリセルに置き換える前記正規メモリセルのアドレスを表す前記アドレス信号線に対して、ヒューズ切断信号を保持するヒューズ制御回路と、
前記アドレス信号線に対応して設けられ、前記ヒューズの切断結果信号を出力するヒューズラッチ回路と、
前記アドレス信号線の各々の前記ヒューズ切断信号と前記切断結果信号を比較演算して、各アドレス信号線に対応した複数のヒューズ切断判定信号を生成する、ヒューズ切断判定信号生成手段と、
前記ヒューズ切断判定信号が複数に渡る前記アドレス信号線で実質的に同一となる場合に、前記複数に渡るアドレス信号線の各ヒューズが期待通りに処理されたことを判定し、期待値信号を生成する判定回路とを有する半導体記憶装置。
【請求項２】
前記ヒューズ切断判定信号を生成するための前記比較演算は、排他的論理和演算であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記判定回路は、前記アドレス信号線の各々に対応する複数の前記ヒューズ切断判定信号の論理和信号を、前記期待値信号として出力することを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記判定回路は、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を前記アドレス信号線の複数に渡って行い、前記期待値信号として出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を行うことによって前記期待値信号を出力する請求項４記載の処理において、前段の前記アドレス信号線の存在しない始段の前記アドレス信号線のヒューズ切断判定信号は、固定電位との論理和演算を行うことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記ヒューズ切断判定信号は、前記ヒューズ切断信号と、当該ヒューズ切断信号に対するヒューズ切断結果信号とを論理積演算することによって生成され、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を前記アドレス信号線の複数に渡って行い、前記期待値信号として出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記ヒューズ切断結果信号はその反転信号を論理積演算に入力することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を行うことによって前記期待値信号を出力する請求項６記載の処理において、前段の前記アドレス信号線の存在しないヒューズ切断判定信号は、固定電位との論理和演算を行うことを特徴とする請求項６または請求項７に記載された半導体記憶装置。
【請求項９】
前記固定電位はアース接地されていることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記ヒューズ切断判定信号は、前記ヒューズ切断信号と、当該ヒューズ切断信号に対するヒューズ切断結果信号とを論理和演算することによって生成され、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理積演算を前記アドレス信号線の複数に渡って行い、前記期待値信号として出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
前記論理積演算される前記ヒューズ切断信号と、当該ヒューズ切断信号に対するヒューズ切断結果信号とのうち、前記ヒューズ切断信号はその反転信号を論理和演算に入力することを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理積演算を行うことによって前記期待値信号を出力する請求項１０記載の処理において、前段の前記アドレス信号線の存在しないヒューズ切断判定信号は、固定電位との論理和演算を行うことを特徴とする請求項１０または請求項１１に記載された半導体記憶装置。
【請求項１３】
前記固定電位は電源電位であることを特徴とする請求項１２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は冗長メモリセルを備えた半導体記憶回路とそのテスト方法に関する。
【背景技術】
【０００２】
半導体記憶装置の製造工程において、不良が発生したメモリセルを冗長メモリセルに置換する技術が必須となってきている。置換する方法としては、ヒューズを切断することにより置換を行うのが一般的である。ヒューズには、ヒューズには外部よりレーザービームを照射して配線を切断するレーザービーム溶断型ヒューズや、高電圧を印加して配線の切断もしくは絶縁膜の破壊を行う電圧印加型ヒューズがある。また、プロセスの微細化及び半導体記憶装置の大容量化に伴い、このような技術は重要性を増している。従来の半導体記憶装置およびそのテスト方法は例えば特許文献１に開示されている。
【０００３】
従来の電圧印加型ヒューズを備えた半導体記憶装置のテスト回路１００の例を図１に示す。メモリセルのアドレスを現すｎ個（ｎは１以上の整数、以後、各アドレス信号線と表す）のアドレス信号Ａ１〜Ａｎに対応してｎ個のヒューズラッチ回路６と、ｎ個のＥｘ−ＯＲ回路５及び、ＮＭＯＳ４を有している。また、アドレス信号Ａ１〜Ａｎそれぞれに対応するＦ／Ｆ回路９を有するヒューズ制御Ｆ／Ｆ３００及び、セレクタ７とＦ／Ｆ回路８により構成されたヒューズ結果出力Ｆ／Ｆ２００を有している。選択信号はＰＭＯＳ１に入力され、前記ＮＭＯＳ４及びＰＭＯＳ２、インバータ回路３が接点Ａにて接続されている。ヒューズ結果出力Ｆ／Ｆ２００には、ヒューズラッチ回路６の出力及び隣接するＦ／Ｆ回路８が接続されており、ＳＥＬ信号によるセレクタ回路７によって選択され、ＳＣＬＫ信号によりクロック制御されている。インバータ回路３の出力信号は、正規メモリセルと冗長メモリセルの切替を行う出力信号である。ヒューズ結果出力Ｆ／Ｆ２００の出力は、所望のヒューズが切れているかどうかの確認をするための出力信号である。
【０００４】
次に、このような半導体記憶装置のテスト回路においてヒューズを切断する動作を簡単に説明する。ヒューズ制御Ｆ／Ｆ３００の入力にＥＣＬＫ同期のヒューズ切断データＥｉｎを入力する。ＥＣＬＫを動かすことにより、Ｆ／Ｆ回路９にデータを保持させる。例えば切断したいアドレス信号線に対応するＦ／Ｆ回路９に“Ｈ”レベル、切断したくないアドレス信号線に対応するＦ／Ｆ回路に“Ｌ”レベルを保持させる。更にヒューズラッチ回路６のＭＯＤＥ信号を“Ｈ”レベルにし、ＳＶに高電圧を印加する。これらの信号及び電圧をヒューズラッチ回路６内で処理することによりＥ１〜Ｅｎが“Ｈ”レベルの時のみヒューズが切れる。
【０００５】
更に、上記のようなテスト回路の例においてヒューズ切断の結果をテストする動作を説明する。ヒューズ結果出力Ｆ／Ｆ２００において、通常動作時にはＳＥＬ信号によるセレクタ７の操作によって、ヒューズラッチ回路６とＦ／Ｆ回路８とが接続されている。それに伴いＦ／Ｆ回路８にはヒューズラッチ回路６からのヒューズ切断結果信号Ｆｎとして、ヒューズ切断時には“Ｈ”レベル、ヒューズ未切断時には“Ｌ”レベルの情報が保持されている。次にヒューズの切断の結果を判定するときにはＳＥＬ信号を切り替え、隣接するＦ／Ｆ回路８が直列状態に接続される状態にする。そして、ＳＣＬＫのクロック動作を行うことにより、各Ｆ／Ｆ回路８の情報を順番にヒューズ切断判定出力ＦＯＵＴに出力する。従って、ヒューズラッチ回路６のヒューズが切れているかどうかは、ヒューズ切断判定出力ＦＯＵＴをモニターすることによりわかる構成となっている。図３はそのときの動作波形を示す。図２の例ではＦ２のヒューズが切れていた場合を示し、Ｆ２の“Ｈ”レベルの情報がＳＣＬＫに同期して順番に伝播され、ヒューズ切断判定出力ＦＯＵＴに出力されている。
【０００６】
説明したヒューズ切断データＥｉｎ及びヒューズ切断判定出力ＦＯＵＴを用いることにより、ヒューズが適正に切断されているかどうかの良否判断を行う。図３は半導体記憶回路をテストするテスター２０の概念図を表している。図３によると、テスターはアドレス、書き込みデータ、制御信号を半導体記憶回路に対して印加し、半導体記憶回路をテストする。また、テスターは、ヒューズ切断の際にはヒューズ切断データＥｉｎを印加する。このヒューズ切断データＥｉｎとヒューズ切断判定出力ＦＯＵＴを同期比較することによって、ヒューズが適正に切断されているかどうかの良否判断を行うことができる。
【０００７】
図４はヒューズ切断データＥｉｎおよびヒューズ切断判定出力ＦＯＵＴの動作波形の一例を示している。図４のヒューズ切断データＥｉｎによればヒューズを切断しようとしたのはタイミング３およびタイミング６であるが、ヒューズ切断判定出力ＦＯＵＴを見るとヒューズの切断はタイミング３でしか行われていないことがわかり、タイミング６ではヒューズが適正に切断されていないことがわかる。この時、ヒューズ切断データＥｉｎとヒューズ切断判定出力ＦＯＵＴの排他的論理和をとることによって、タイミング６に“Ｈ”レベルが表れ、ヒューズが適正に切断されていないことを示している。
【特許文献１】特開２００２−３４３０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体記憶回路のヒューズの本数はセルアレイの規模によって異なるが、数１０〜数１００本である。従来の半導体記憶装置ではアドレス信号線毎にヒューズ結果出力Ｆ／Ｆ回路を設けており、回路の面積増大につながり、今日のペレットサイズ縮小化の傾向にそぐわない。また、図５に示したようにヒューズ切断データＥｉｎとヒューズ切断判定出力ＦＯＵＴを同期させてテストを行う必要があり、そのようなテストプログラムを作成することは非常に困難であった。
【０００９】
半導体記憶回路のペレットサイズは縮小化のもう一つの作用としてレーザービーム溶断型の隣り合うヒューズの間隔は狭まってきている。その結果、所望のヒューズを切断しようとした際に切断不良が生じることが多くなっている。例えば、隣接するヒューズを誤って切断したり、切断したヒューズの小片が近接するヒューズに付着してヒューズ間でショートを引き起こしたりする事によるものである。また、電圧印加型ヒューズの場合には、半導体記憶回路製造中のばらつきにより配線の太さや膜圧が異なり、配線を切断できる電圧や、絶縁膜を破壊できる電圧にばらつきが生じ、ヒューズ切断不良が発生する。
【００１０】
上記のようなヒューズ切断不良が発生すると、冗長メモリセルへの置換が行われずに不良品となり、歩留まりの低下となる。従って、ヒューズ切断に失敗した場合には、再びヒューズ切断を行う必要がある。しかしながら、ペレットの不良に対して、その原因がヒューズの切断不良に起因するのか、他の原因（例えば不純物の拡散不良）に起因するのかを判別しなければならず、容易ではなかった。
【００１１】
本発明はこのような問題を解決するためになされたものであり、同期プログラム等を用いずヒューズ切断の良否を容易に判断することができ、ペレット面積の増大を招かない半導体記憶回路およびその半導体記憶装置のテスト回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体記憶装置のテスト回路は、複数のメモリからなる正規メモリセル部と、前記正規メモリセル部内の不良メモリセルの代わりに使用される冗長メモリセル部と、メモリセルのアドレスを表す複数本からなるアドレス信号線の各々に対応して設けられ、切断することによって前記不良メモリセルから前記冗長メモリセルへの切換動作を行うヒューズと、前記冗長メモリセルに置き換える前記正規メモリセルのアドレスを表す前記アドレス信号線に対して、ヒューズ切断信号を保持するヒューズ制御回路と、前記アドレス信号線に対応して設けられ、前記ヒューズの切断結果信号を出力するヒューズラッチ回路と、前記アドレス信号線の各々の前記ヒューズ切断信号と前記切断結果信号を比較演算して、各アドレス信号線に対応した複数のヒューズ切断判定信号を生成する、ヒューズ切断判定信号生成手段と、前記ヒューズ切断判定信号が複数に渡る前記アドレス信号線で実質的に同一となる場合に、前記複数に渡るアドレス信号線の各ヒューズが期待通りに処理されたことを判定し期待値信号を生成する判定回路とを有するものである。このような構成により、ヒューズ切断の良否を容易に判断することができ、ペレットの増大を招かない半導体記憶装置を提供することができる。
【００１３】
ここで、前記ヒューズ切断判定信号を生成するための前記比較演算は、排他的論理和演算であることが好ましい。これにより、更に容易にヒューズ切断の良否を判断することができる。
【００１４】
また、前記判定回路は、前記アドレス信号線の各々に対応する複数の前記ヒューズ切断判定信号の論理和信号を、前記期待値信号として出力してもよい。これにより、更にペレットサイズを縮小することができる。
【００１５】
もしくは、前記判定回路は、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を前記信号線の複数に渡って行い、前記期待値信号として出力してもよい。
【００１６】
前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を行うことによって前記期待値信号を出力する処理において、前段の前記アドレス信号線の存在しない始段の前記アドレス信号線のヒューズ切断判定信号は、固定電位との論理和演算を行うことが好ましい。
【００１７】
また、前記ヒューズ切断判定信号は、前記ヒューズ切断信号と、当該ヒューズ切断信号に対するヒューズ切断結果信号とを論理積演算することによって生成され、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を前記アドレス信号線の複数に渡って行い、前記期待値信号として出力してもよい。
【００１８】
ここで、前記論理和演算される前記ヒューズ切断信号と、当該ヒューズ切断信号に対するヒューズ切断結果信号とのうち、前記ヒューズ切断結果信号はその反転信号を論理積演算に入力することが好ましい。
【００１９】
また、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理和演算を行うことによって前記期待値信号を出力する処理において、前段の前記アドレス信号線の存在しないヒューズ切断判定信号は、固定電位との論理和演算を行うことが好ましい。
【００２０】
更にまた、前記固定電位はアース接地されていることが好ましい。
【００２１】
他方、前記ヒューズ切断判定信号は、前記ヒューズ切断信号と、当該ヒューズ切断信号に対するヒューズ切断結果信号とを論理和演算することによって生成され、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理積演算を前記アドレス信号線の複数に渡って行い、前記期待値信号として出力してもよい。
【００２２】
ここで、前記ヒューズ切断信号はその反転信号を論理和演算に入力することが好ましい。
【００２３】
また、前記ヒューズ切断判定信号とその次段の前記アドレス信号線のヒューズ切断判定信号との論理積演算を行うことによって前記期待値信号を出力する処理において、前段の前記アドレス信号線の存在しないヒューズ切断判定信号は、固定電位との論理和演算を行うことが好ましい。
【００２４】
更にまた、前記固定電位は電源電位であることが好ましい。
【発明の効果】
【００２５】
本発明により、ヒューズ切断の良否を容易に判断することができ、ペレットの増大を招かない半導体記憶回路およびその半導体記憶装置のテスト回路を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。また、説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
【００２７】
実施の形態１
図５は本実施の形態にかかる半導体記憶装置テスト回路１０１の例を表している。従来技術と同様の記号を付したものについては同様の機能を持つものとし、説明を省略する。本実施の形態にかかる半導体記憶装置テスト回路１０１は従来の半導体記憶装置テスト回路１００が備えていたヒューズ結果出力Ｆ／Ｆ２００の代わりに判定回路４０１を有している。判定回路４０１は、各アドレス信号線に対応して設けられたＡＮＤ回路１０とＯＲ回路１１から構成されている。
【００２８】
ＡＮＤ回路１０はヒューズラッチ回路６の出力であるヒューズ切断結果信号Ｆｎの反転信号と、ヒューズ制御Ｆ／Ｆ３００の出力であるヒューズ切断信号Ｅｎとを論理積演算して出力する。ＯＲ回路１１は、ＡＮＤ回路１０の出力と前段のアドレス信号線に対応するＯＲ回路１１の出力を論理和演算して出力する。すなわちＯＲ回路１１の出力は隣接するＯＲ回路１１の入力となり、判定回路４０1内でＯＲ回路１１が直列に接続される構成となる。また前段のアドレス信号線の存在しない始段のアドレス信号線に対応するＯＲ回路１１には、前述の前段のアドレス信号線に対応するＯＲ回路１１の出力の代わりに接地された電位を入力する。
【００２９】
次に本実施の形態にかかる半導体記憶装置テスト回路１０１の各動作について説明する。まずヒューズの切断動作について説明する。図６はヒューズラッチ回路６の内部構成の一例を示す図である。図６において６１はＡＮＤ回路、６６、６７はインバータ回路、６４，６５はＰＭＯＳトランジスタ、６２はＮＭＯＳトランジスタ、６３はヒューズ素子を示す。
【００３０】
ＡＮＤ回路６１ではヒューズ切断信号ＥｎとＭＯＤＥ信号を論理積演算して出力し、ＮＭＯＳトランジスタ６２のゲート電極に入力する。ＮＭＯＳトランジスタ６２のソース電極は設置されており、ドレイン電極は接点Ｂに接続されている。ヒューズ素子６３の一端は接点Ｂに接続され、他端はＳＶ端子に接続される。ＰＭＯＳトランジスタ６４のゲート電極にはＩＮＩＴ端子が接続され、ソース電極は電源電位に、ドレイン電極は接点Ｂに接続される。ＰＭＯＳトランジスタ６５のソース電極は電源電位に、ドレイン電極は接点Ｂにそれぞれ接続され、ゲート電極は図に示すようにインバータ回路６６及びインバータ回路６７の間に接続される。
【００３１】
ＳＶ端子には通常時は“Ｌ”レベルの電圧を印加し、ヒューズ切断時には“Ｈ”レベルを印加する。同様にＭＯＤＥ端子には通常時は“Ｌ”レベルの電圧を印加し、ヒューズ切断時には“Ｈ”レベルを印加する。ＩＮＩＴ端子は、電源投入時のみ“Ｌ”レベルが印加される。Ｅｎ端子（ｎは１以上の整数）には、前述したように切断したいアドレス信号線には“Ｈ”レベルが、切断したくないアドレス信号線には“Ｌ”レベルが印加される。従って切断したいアドレス信号線においてＡＮＤ回路６１の出力は“Ｈ”レベルとなり、ＮＭＯＳ６２が導通状態となる。この時ＳＶ端子から接地へ電流が流れ、ヒューズ素子６３を切断することができる。
【００３２】
ヒューズ素子６３を切断しないアドレス信号線のＥｎは“Ｌ”レベルであるため、ＮＭＯＳ６２は非導通状態であり、電流は流れないのでヒューズ素子６３は切断されない。また、前述の通りＩＮＩＴ端子には電源投入時に“Ｌ”レベルが印加されるため、ＰＭＯＳ６４が導通状態となる。従って接点Ｂは“Ｈ”レベルであるので、ヒューズ素子６３が切断された場合、ヒューズ切断結果信号Ｆｎは“Ｈ”レベルとなり、ヒューズ素子６３が切断されていない場合は接点ＢからＳＶ端子へ電流が流れるので、ヒューズ切断結果信号Ｆｎは“Ｌ”レベルとなる。
【００３３】
次に半導体記憶装置の不良メモリセルを冗長メモリセルに置換する置換動作について説明する。図５において、デコーダ選択信号は半導体記憶回路がスタンバイ状態以外は“Ｌ”レベルとなっている。従ってＰＭＯＳ１は導通状態であり、接点Ａは“Ｈ”レベルとなる。ここで、アドレス信号Ａｎがヒューズ切断結果信号Ｆｎ一致した場合を考える。ヒューズ切断結果信号Ｆｎはヒューズ切断信号Ｅｎによるヒューズ切断命令の結果であり、ヒューズ切断信号Ｅｎはヒューズ切断データＥｉｎをヒューズ制御Ｆ／Ｆ３００でラッチした信号である。従って、アドレス信号Ａｎとヒューズ切断結果信号Ｆｎとが一致するということは、アドレス信号Ａｎが指定しているメモリセルアドレスが、不良メモリセルアドレスである事を示している。
【００３４】
この場合、ＥＸ−ＯＲ回路５の出力は“Ｌ”レベルとなり、ＮＭＯＳ４は非導通状態となるので、接点Ａは“Ｈ”レベルを保持している。従って切替信号は“Ｌ”レベルとなる。他方不良のメモリセル番地以外のときはＥＸ−ＯＲ回路５の出力は“Ｈ”となるので、ＮＭＯＳ４は導通状態となり、接点Ａは“Ｌ”レベルとなり、切替信号が“Ｈ”レベルになる。切替信号が“Ｌ”レベルのときに冗長メモリセルを選択し、切替信号が“Ｈ”レベルのときに正規メモリセルを選択することによって、不良のメモリセルの置換動作を行う。
【００３５】
次にヒューズ切断の結果をテストする動作を説明する。前述の通り、図５においてヒューズ切断信号Ｅｎはヒューズを切る場合には“Ｈ”レベル、切らない場合には“Ｌ”レベルが印加され、ヒューズ切断結果信号Ｆｎはヒューズが切れた場合には“Ｈ”レベル、ヒューズが切れていない場合には“Ｌ”レベルとなっている。このヒューズ切断信号Ｅｎと対応するアドレス信号線のヒューズ切断結果信号Ｆｎとを判定回路４０１において比較することにより、ヒューズが適正に切断されているか否かを判断する。
【００３６】
第１のケースとして、ヒューズを切断しようとして、適正に切断できた場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｈ”レベルであるので、ＡＮＤ回路１０の出力は“Ｌ”レベルとなる。それに伴い、始段のアドレス信号線の場合ＯＲ回路１１の出力も“Ｌ”レベルとなる。
【００３７】
第２のケースとして、ヒューズを切断しようとして、切断できなかった場合は、ヒューズ切断信号Ｅｎが“Ｈ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｌ”レベルなので、ＡＮＤ回路１０の出力は“Ｈ”レベルとなる。それに伴い、ＯＲ回路１１の出力も“Ｈ”レベルとなる。
【００３８】
第３のケースとして、ヒューズを切断しようとせず、切断されなかった場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｌ”レベルであるので、ＡＮＤ回路１０の出力は“Ｌ”レベルとなる。それに伴い、始段のアドレス信号線の場合ＯＲ回路１１の出力も“Ｌ”レベルとなる。
【００３９】
第４のケースとして、ヒューズを切断しようとせず、切れてしまった場合は、ヒューズ切断信号Ｅｎが“Ｌ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｈ”レベルなので、ＡＮＤ回路１０の出力は“Ｌ”レベルとなる。それに伴い、ＯＲ回路１１の出力も“Ｈ”レベルとなる。
【００４０】
以上４つのケースにおいてヒューズ切断動作が適正に行われているのは第１及び第３のケースであり、その場合ＡＮＤ回路１０の出力は“Ｌ”レベルとなることがわかる。逆に第２のケースであるヒューズを切断しようとして切断できなかった場合は、ＡＮＤ回路１０の出力は“Ｈ”レベルとなることがわかる。ここで、ＯＲ回路１１はＡＮＤ回路１０の出力と接地電位又は前段のアドレス信号線に対応するＯＲ回路１１の出力との論理和をとるものなので、動作が適正に行われていれば“Ｌ”レベルを出力し、前段までのアドレス信号線及び対応するアドレス信号線に一つでも“Ｈ”レベルの出力があれば以後のＯＲ回路１１では“Ｈ”レベルを出力することになる。
【００４１】
ここで第４のケースであるヒューズを切断しようとせずに、切れてしまった場合は“Ｌ”レベルを出力してしまうことになり、不正として検出されない。しかし、本実施の形態ではレーザービーム溶断型ではなく電圧印加型のヒューズを例として使用しており、電圧印加型の場合には隣接するヒューズを誤って切断してしまうということがないので、第４のケースを考える必要は無い。従って、全アドレス信号線のヒューズ切断動作がすべて適正に行われればヒューズ切断判定出力ＦＯＵＴには“Ｌ”レベルが出力され、全アドレス信号線中１箇所でも不適正な動作があれば“Ｈ”レベルが出力される。従って、ヒューズ切断判定出力ＦＯＵＴを見ることにより、ヒューズ切断が適正に行われたかどうかを確認することができる。
【００４２】
図１に示す従来の半導体記憶装置テスト回路１００では、ヒューズ切断の良否判断部として、ヒューズ結果出力Ｆ／Ｆ２００を用いているのに対し、本実施の形態では判定回路４０１を用いている。Ｆ／Ｆ回路８とセレクタ７を用いるヒューズ結果出力Ｆ／Ｆ２００に対して、判定回路４０１ではＡＮＤ回路１０とＯＲ回路１１だけの簡単な回路で構成されている。これらの構成部品は通常数十から数百なので、ヒューズ切断の良否判断部をＦ／Ｆ回路８とセレクタ７ではなくＡＮＤ回路１０とＯＲ回路１１のみで構成することはペレット面積を縮小する上で非常に有効である。
【００４３】
また図３及び図４に示すように、従来の半導体記憶装置テスト回路１００ではヒューズ切断判定出力ＦＯＵＴとヒューズ切断信号データＥｉｎとを同期させてテストする必要があるため、テストプラグラムの作成が困難であった。しかし、本実施の形態にかかる半導体記憶装置テスト回路１０１ではヒューズ切断判定出力ＦＯＵＴの出力が“Ｈ”レベルか“Ｌ”レベルかのみで判断できるので、同期させる必要がなくテストプログラムの作成が容易となる。
【００４４】
以上説明したように、本発明の実施の形態１にかかる半導体記憶装置テスト回路１０１では、ヒューズ切断の良否を容易に判断することができ、ペレットの増大を招かない半導体記憶回路およびその半導体記憶装置のテスト回路を提供することができる。
【００４５】
実施の形態２
次に本発明の実施の形態２にかかる半導体記憶装置テスト回路１０２について図７を用いて説明する。従来技術及び実施の形態１と同様の記号を付したものについては同様の機能を持つものとし、説明を省略する。本実施の形態にかかる半導体記憶装置テスト回路１０２は従来の半導体記憶装置テスト回路１００が備えていたヒューズ結果出力Ｆ／Ｆ２００の代わりに判定回路４０２を有している。判定回路４０１は、各アドレス信号線に対応して設けられたＯＲ回路１２とＡＮＤ回路１３から構成されている。
【００４６】
ＯＲ回路１２はヒューズラッチ回路６の出力であるヒューズ切断結果信号Ｆｎと、ヒューズ制御Ｆ／Ｆ３００の出力であるヒューズ切断信号Ｅｎの反転信号とを論理和演算して出力する。ＡＮＤ回路１３は、ＯＲ回路１２の出力と前段のアドレス信号線に対応するＡＮＤ回路１３の出力を論理積演算して出力する。すなわちＡＮＤ回路１３の出力は隣接するＡＮＤ回路１３の入力となり、判定回路４０２内でＡＮＤ回路１３が直列に接続される構成となる。また前段のアドレス信号線の存在しない始段のアドレス信号線に対応するＡＮＤ回路１３には、前述の前段のアドレス信号線に対応するＡＮＤ回路１３の出力の代わりに電源電位を入力する。
【００４７】
ヒューズの切断動作及び不良メモリセルと冗長メモリセルの置換動作については、実施の形態１と同様につき省略する。本実施の形態におけるヒューズ切断の結果をテストする動作について説明する。実施の形態１と同様に、図７においてヒューズ切断信号Ｅｎはヒューズを切る場合には“Ｈ”レベル、切らない場合には“Ｌ”レベルが印加され、ヒューズ切断結果信号Ｆｎはヒューズが切れた場合には“Ｈ”レベル、ヒューズが切れていない場合には“Ｌ”レベルとなっている。このヒューズ切断信号Ｅｎと対応するアドレス信号線のヒューズ切断結果信号Ｆｎとを判定回路４０２において比較することにより、ヒューズが適正に切断されているか否かを判断する。
【００４８】
第１のケースとして、ヒューズを切断しようとして、適正に切断できた場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｈ”レベルであるので、ＯＲ回路１２の出力は“Ｈ”レベルとなる。それに伴い、始段のアドレス信号線の場合ＡＮＤ回路１３の出力は“Ｈ”レベルとなる。
【００４９】
第２のケースとして、ヒューズを切断しようとして、切断できなかった場合は、ヒューズ切断信号Ｅｎが“Ｈ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｌ”レベルなので、ＯＲ回路１２の出力は“Ｌ”レベルとなる。それに伴い、ＡＮＤ回路１３の出力も“Ｌ”レベルとなる。
【００５０】
第３のケースとして、ヒューズを切断しようとせず、切断されなかった場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｌ”レベルであるので、ＯＲ回路１２の出力は“Ｈ”レベルとなる。それに伴い、始段のアドレス信号線の場合ＡＮＤ回路１３の出力も“Ｈ”レベルとなる。
【００５１】
第４のケースとして、ヒューズを切断しようとせず、切れてしまった場合は、ヒューズ切断信号Ｅｎが“Ｌ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｈ”レベルなので、ＯＲ回路１２の出力は“Ｈ”レベルとなる。それに伴い、ＡＮＤ回路１３の出力も“Ｈ”レベルとなる。
【００５２】
以上４つのケースにおいてヒューズ切断動作が適正に行われているのは第１及び第３のケースであり、その場合ＯＲ回路１２の出力は“Ｈ”レベルとなることがわかる。逆に第２のケースであるヒューズを切断しようとして切断できなかった場合は、ＯＲ回路１２の出力は“Ｌ”レベルとなることがわかる。ここで、ＡＮＤ回路１３はＯＲ回路１２の出力と電源電位又は前段のアドレス信号線に対応するＡＮＤ回路１３の出力との論理積をとるものなので、動作が適正に行われていれば“Ｈ”レベルを出力し、前段までのアドレス信号線及び対応するアドレス信号線に一つでも“Ｌ”レベルの出力があれば以後のＡＮＤ回路１３では“Ｌ”レベルを出力することになる。
【００５３】
ここで第４のケースであるヒューズを切断しようとせずに、切れてしまった場合は“Ｈ”レベルを出力してしまうことになり、不正として検出されない。しかし、本実施の形態ではレーザービーム溶断型ではなく電圧印加型のヒューズを例として使用しており、電圧印加型の場合には隣接するヒューズを誤って切断してしまうということがないので、第４のケースを考える必要は無い。従って、全アドレス信号線のヒューズ切断動作がすべて適正に行われればヒューズ切断判定出力ＦＯＵＴには“Ｈ”レベルが出力され、全信号船中１箇所でも不適正な動作があれば“Ｌ”レベルが出力される。従って、ヒューズ切断判定出力ＦＯＵＴを見ることにより、ヒューズ切断が適正に行われたかどうかを確認することができる。
【００５４】
図１に示す従来の半導体記憶装置テスト回路１００では、ヒューズ切断の良否判断部として、ヒューズ結果出力Ｆ／Ｆ２００を用いているのに対し、本実施の形態では判定回路４０２を用いている。Ｆ／Ｆ回路８とセレクタ７を用いるヒューズ結果出力Ｆ／Ｆ２００に対して、判定回路４０２ではＯＲ回路１２とＡＮＤ回路１３だけの簡単な回路で構成されている。これらの構成部品は通常数十から数百なので、ヒューズ切断の良否判断部をＦ／Ｆ回路８とセレクタ７ではなくＯＲ回路１２とＡＮＤ回路１３のみで構成することはペレット面積を縮小する上で非常に有効である。
【００５５】
また図３及び図４に示すように、従来の半導体記憶装置テスト回路１００ではヒューズ切断判定出力ＦＯＵＴとヒューズ切断信号データＥｉｎとを同期させてテストする必要があるため、テストプラグラムの作成が困難であった。しかし、本実施の形態にかかる半導体記憶装置テスト回路１０１ではヒューズ切断判定出力ＦＯＵＴの出力が“Ｈ”レベルか“Ｌ”レベルかのみで判断できるので、同期させる必要がなくテストプログラムの作成が容易となる。
【００５６】
以上説明したように、本発明の実施の形態１にかかる半導体記憶装置テスト回路１０１では、ヒューズ切断の良否を容易に判断することができ、ペレットの増大を招かない半導体記憶回路およびその半導体記憶装置のテスト回路を提供することができる。
【００５７】
実施の形態３
次に本発明の実施の形態３にかかる半導体記憶装置テスト回路１０３について図８を用いて説明する。従来技術及び実施の形態１及び２と同様の記号を付したものについては同様の機能を持つものとし、説明を省略する。本実施の形態にかかる半導体記憶装置テスト回路１０３は従来の半導体記憶装置テスト回路１００が備えていたヒューズ結果出力Ｆ／Ｆ２００の代わりに判定回路４０３を有している。判定回路４０３は、各アドレス信号線に対応して設けられたＥＸ−ＯＲ回路１４とＯＲ回路１５から構成されている。
【００５８】
Ｅｘ−ＯＲ回路１４はヒューズラッチ回路６の出力であるヒューズ切断結果信号Ｆｎと、ヒューズ制御Ｆ／Ｆ３００の出力であるヒューズ切断信号Ｅｎとを排他的論理和演算して出力する。ＯＲ回路１５は、Ｅｘ−ＯＲ回路１４の出力と前段のアドレス信号線に対応するＯＲ回路１５の出力を論理和演算して出力する。すなわちＯＲ回路１５の出力は隣接するＯＲ回路１５の入力となり、判定回路４０３内でＯＲ回路１５が直列に接続される構成となる。また前段のアドレス信号線の存在しない始段のアドレス信号線に対応するＯＲ回路１５には、前述の前段のアドレス信号線に対応するＯＲ回路１５の出力の代わりに電源電位を入力する。
【００５９】
ヒューズの切断動作及び不良メモリセルと冗長メモリセルの置換動作については、実施の形態１及び２と同様につき省略する。本実施の形態におけるヒューズ切断の結果をテストする動作について説明する。実施の形態１及び２と同様に、図８においてヒューズ切断信号Ｅｎはヒューズを切る場合には“Ｈ”レベル、切らない場合には“Ｌ”レベルが印加され、ヒューズ切断結果信号Ｆｎはヒューズが切れた場合には“Ｈ”レベル、ヒューズが切れていない場合には“Ｌ”レベルとなっている。このヒューズ切断信号Ｅｎと対応するアドレス信号線のヒューズ切断結果信号Ｆｎとを判定回路４０３において比較することにより、ヒューズが適正に切断されているか否かを判断する。
【００６０】
第１のケースとして、ヒューズを切断しようとして、適正に切断できた場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｈ”レベルであるので、Ｅｘ−ＯＲ回路１４の出力は“Ｌ”レベルとなる。それに伴い、始段アドレス信号線の場合ＯＲ回路１５の出力は“Ｌ”レベルとなる。
【００６１】
第２のケースとして、ヒューズを切断しようとして、切断できなかった場合は、ヒューズ切断信号Ｅｎが“Ｈ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｌ”レベルなので、Ｅｘ−ＯＲ回路１４の出力は“Ｈ”レベルとなる。それに伴い、ＯＲ回路１５の出力も“Ｈ”レベルとなる。
【００６２】
第３のケースとして、ヒューズを切断しようとせず、切断されなかった場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｌ”レベルであるので、Ｅｘ−ＯＲ回路１４の出力は“Ｌ”レベルとなる。それに伴い、始段アドレス信号線の場合ＯＲ回路１５の出力も“Ｌ”レベルとなる。
【００６３】
第４のケースとして、ヒューズを切断しようとせず、切れてしまった場合は、ヒューズ切断信号Ｅｎが“Ｌ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｈ”レベルなので、Ｅｘ−ＯＲ回路１４の出力は“Ｌ”レベルとなる。それに伴い、ＯＲ回路１５の出力も“Ｈ”レベルとなる。図９に第１から第４のケースそれぞれの場合の動作波形を示す。図９（ａ）が第１のケース、（ｂ）が第２のケース、（ｃ）が第３のケース、（ｅ）が第４のケースを表しており、（ｂ）、（ｅ）においては、ヒューズ切断結果信号Ｆｍに対応するアドレス信号線に不適正な動作があり、それ以降の信号が変化している場合の波形を表している。
【００６４】
以上４つのケースにおいてヒューズ切断動作が適正に行われた場合（第１及び第３のケース）、Ｅｘ−ＯＲ回路１４の出力は“Ｌ”レベルとなり、逆に動作が適正に行われなった場合（第２及び第４のケース）、Ｅｘ−ＯＲ回路１４の出力は“Ｈ”レベルとなることがわかる。ここで、ＯＲ回路１５はＥｘ−ＯＲ回路１４の出力と接地電位又は前段のアドレス信号線に対応するＯＲ回路１５の出力との論理和をとるものなので、動作が適正に行われていれば“L”レベルを出力し、前段までのアドレス信号線及び対応するアドレス信号線に一つでも“H”レベルの出力、すなわち動作が適正に行われなかった場合があれば以後のＯＲ回路１５では“Ｈ”レベルを出力することになる。従って、全アドレス信号線のヒューズ切断動作がすべて適正に行われればヒューズ切断判定出力ＦＯＵＴには“L”レベルが出力され、全信号船中１箇所でも不適正な動作があれば“H”レベルが出力される。従って、ヒューズ切断判定出力ＦＯＵＴを見ることにより、ヒューズ切断が適正に行われたかどうかを確認することができる。
【００６５】
図１に示す従来の半導体記憶装置テスト回路１００では、ヒューズ切断の良否判断部として、ヒューズ結果出力Ｆ／Ｆ２００を用いているのに対し、本実施の形態では判定回路４０３を用いている。Ｆ／Ｆ回路８とセレクタ７を用いるヒューズ結果出力Ｆ／Ｆ２００に対して、判定回路４０３ではＥｘ−ＯＲ回路１４とＯＲ回路１５だけの簡単な回路で構成されている。これらの構成部品は通常数十から数百なので、ヒューズ切断の良否判断部をＦ／Ｆ回路８とセレクタ７ではなくＥｘ−ＯＲ回路１４とＯＲ回路１５のみで構成することはペレット面積を縮小する上で非常に有効である。
【００６６】
また図３及び図４に示すように、従来の半導体記憶装置テスト回路１００ではヒューズ切断判定出力ＦＯＵＴとヒューズ切断信号データＥｉｎとを同期させてテストする必要があるため、テストプラグラムの作成が困難であった。しかし、本実施の形態にかかる半導体記憶装置テスト回路１０１ではヒューズ切断判定出力ＦＯＵＴの出力が“Ｈ”レベルか“Ｌ”レベルかのみで判断できるので、同期させる必要がなくテストプログラムの作成が容易となる。更に、本実施の形態にかかる半導体記憶装置テスト回路を用いれば、電圧印加型のヒューズに限定されず、レーザービーム溶断型のヒューズを用いることもできる。
【００６７】
以上説明したように、本発明の実施の形態１にかかる半導体記憶装置テスト回路１０１では、ヒューズ切断の良否を容易に判断することができ、ペレットの増大を招かない半導体記憶回路およびその半導体記憶装置のテスト回路を提供することができる。
【００６８】
次に本発明の実施の形態４にかかる半導体記憶装置テスト回路１０４について図８を用いて説明する。従来技術及び実施の形態１から３と同様の記号を付したものについては同様の機能を持つものとし、説明を省略する。本実施の形態にかかる半導体記憶装置テスト回路１０４は従来の半導体記憶装置テスト回路１００が備えていたヒューズ結果出力Ｆ／Ｆ２００の代わりに判定回路４０４を有している。判定回路４０４は、各アドレス信号線に対応して設けられたＥＸ−ＯＲ回路１６と少なくとも一つのＯＲ回路１７から構成されている。
【００６９】
Ｅｘ−ＯＲ回路１６はヒューズラッチ回路６の出力であるヒューズ切断結果信号Ｆｎと、ヒューズ制御Ｆ／Ｆ３００の出力であるヒューズ切断信号Ｅｎとを排他的論理和演算して出力する。ＯＲ回路１７は、複数に渡るアドレス信号線に対応するＥｘ−ＯＲ回路１６の出力を論理和演算して出力するものであり、全アドレス信号線に渡ってのＥｘ−ＯＲ回路１６の出力を入力してもよい。すなわち各アドレス信号線に対応するＥｘ−ＯＲ回路１６の出力はＯＲ回路１７に集約されることになる。
【００７０】
ヒューズの切断動作及び不良メモリセルと冗長メモリセルの置換動作については、実施の形態１から３と同様につき省略する。本実施の形態におけるヒューズ切断の結果をテストする動作について説明する。実施の形態１から３と同様に、図１０においてヒューズ切断信号Ｅｎはヒューズを切る場合には“Ｈ”レベル、切らない場合には“Ｌ”レベルが印加され、ヒューズ切断結果信号Ｆｎはヒューズが切れた場合には“Ｈ”レベル、ヒューズが切れていない場合には“Ｌ”レベルとなっている。このヒューズ切断信号Ｅｎと対応するアドレス信号線のヒューズ切断結果信号Ｆｎとを判定回路４０４において比較することにより、ヒューズが適正に切断されているか否かを判断する。
【００７１】
第１のケースとして、ヒューズを切断しようとして、適正に切断できた場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｈ”レベルであるので、Ｅｘ−ＯＲ回路１６の出力は“Ｌ”レベルとなる。第２のケースとして、ヒューズを切断しようとして、切断できなかった場合は、ヒューズ切断信号Ｅｎが“Ｈ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｌ”レベルなので、Ｅｘ−ＯＲ回路１６の出力は“Ｈ”レベルとなる。第３のケースとして、ヒューズを切断しようとせず、切断されなかった場合は、ヒューズ切断信号Ｅｎと、ヒューズ切断結果信号Ｆｎとが、共に“Ｌ”レベルであるので、Ｅｘ−ＯＲ回路１６の出力は“Ｌ”レベルとなる。第４のケースとして、ヒューズを切断しようとせず、切れてしまった場合は、ヒューズ切断信号Ｅｎが“Ｌ”レベルであり、ヒューズ切断結果信号Ｆｎが“Ｈ”レベルなので、Ｅｘ−ＯＲ回路１６の出力は“Ｌ”レベルとなる。
【００７２】
以上４つのケースにおいてヒューズ切断動作が適正に行われた場合（第１及び第３のケース）、Ｅｘ−ＯＲ回路１６の出力は“Ｌ”レベルとなり、逆に動作が適正に行われなった場合（第２及び第４のケース）、Ｅｘ−ＯＲ回路１６の出力は“Ｈ”レベルとなることがわかる。ここで、ＯＲ回路１７は複数に渡るアドレス信号線に対応するＥｘ−ＯＲ回路１６の出力を論理和演算して出力するものであるので、ＯＲ回路１７に入力される信号に一つでも“Ｈ”レベルがあれば、ＯＲ回路１７の出力は“Ｈ”レベルとなる。すべてのアドレス信号線に渡るＥｘ−ＯＲ回路１６の出力をＯＲ回路１７に集約させた場合は、ＯＲ回路１７の出力がそのままヒューズ切断判定出力ＦＯＵＴに出力さる。従って、ヒューズ切断判定出力ＦＯＵＴを見ることにより、ヒューズ切断が適正に行われたかどうかを確認することができる。
【００７３】
ここで、ＯＲ回路１７には必ずしも全アドレス信号線に渡るＥｘ−ＯＲ回路１６の出力を集約させる必要は無い。アドレス信号線をいくつかのグループに分けてそれぞれを論理和演算し、その出力を更にまとめて論理和演算することによって上記と同様の効果が得られる。また、グループに分けてそれぞれ論理和演算した出力を実施の形態３のように直列につないでもよい。本実施の形態ではＥｘ−ＯＲ回路１６の出力を複数まとめて論理和演算することにより、更に素子数を低減しペレットの縮小を図ることができる。
【００７４】
以上説明したように、本発明の実施の形態１にかかる半導体記憶装置テスト回路１０１では、ヒューズ切断の良否を容易に判断することができ、ペレットの増大を招かない半導体記憶回路およびその半導体記憶装置のテスト回路を提供することができる。
【００７５】
その他の実施の形態
実施の形態４で示した、それぞれのアドレス信号線に対応するヒューズ切断信号Ｅｎとヒューズ切断結果Ｆｎを比較した出力をまとめて論理和演算する方法は、実施の形態１及び２にも転用することができる。また、実施の形態１から４以外にも、判定回路として他の論理回路にて構成することも容易に可能であることは言うまでも無い。
【図面の簡単な説明】
【００７６】
【図１】従来技術にかかる半導体記憶装置の冗長メモリセル選択テスト回路図である。
【図２】従来技術にかかるヒューズ出力結果Ｆ／Ｆ回路の動作波形例を表す図である。
【図３】従来技術にかかる半導体記憶装置をテストするテスターの概念図である。
【図４】従来技術にかかるヒューズ切断判定動作の動作波形例を表す図である。
【図５】本発明の実施の形態１にかかる半導体記憶装置の冗長メモリセル選択テスト回路図である。
【図６】本発明の実施の形態にかかるヒューズラッチ回路の一例を表す回路図である。
【図７】本発明の実施の形態２にかかる半導体記憶装置の冗長メモリセル選択テスト回路図である。
【図８】本発明の実施の形態３にかかる半導体記憶装置の冗長メモリセル選択テスト回路図である。
【図９】本発明の実施の形態３にかかるヒューズ出力結果Ｆ／Ｆ回路の動作波形例を表す図である。
【図１０】本発明の実施の形態４にかかる半導体記憶装置の冗長メモリセル選択テスト回路図である。
【符号の説明】
【００７７】
１  ＰＭＯＳ、２  ＰＭＯＳ、３  インバータ回路、４  ＮＭＯＳ、５  Ｅｘ−ＯＲ回路
６  ヒューズラッチ回路、７  セレクタ、８  Ｆ／Ｆ回路、９  Ｆ／Ｆ回路、
１０  ＡＮＤ回路、１１  ＯＲ回路、１２  ＯＲ回路、１３  ＡＮＤ回路、
１４  Ｅｘ−ＯＲ回路、１５  ＯＲ回路、１６  Ｅｘ−ＯＲ回路１７  ＯＲ回路、
６１  ＡＮＤ回路、６２  ＮＭＯＳ、６３  ヒューズ素子、６４  ＰＭＯＳ、
６５  ＰＭＯＳ、６６  インバータ回路、６７  インバータ回路、
１００、１０１、１０２、１０３、１０４  半導体記憶装置テスト回路、
４０１、４０1、４０１、４０２、４０３、４０４  判定回路、
Ａ  接点、Ｂ  接点、Ａｎ  アドレス信号、Ｅｉｎ  ヒューズ切断データ、
Ｅｎ  ヒューズ切断信号、Ｆｎ  ヒューズ切断結果信号、
ＦＯＵＴ  ヒューズ切断判定出力、
【図１】
2006012236.tif 000003
【図２】
2006012236.tif 000004
【図３】
2006012236.tif 000005
【図４】
2006012236.tif 000006
【図５】
2006012236.tif 000007
【図６】
2006012236.tif 000008
【図７】
2006012236.tif 000009
【図８】
2006012236.tif 000010
【図９】
2006012236.tif 000011
【図１０】
2006012236.tif 000012