(57)【要約】【課題】  フィンＦＥＴにおけるフィン部分の寄生抵抗を低減するとともに、フィンＦＥＴのソース・チャネル間及びドレイン・チャネル間の抵抗のばらつきを低減することができる半導体装置を提供する。【解決手段】  シリコン基板１０１の埋め込み絶縁膜１０２上に並置された複数のフィン１０３と、フィン１０３の中央部の両側面にゲート絶縁膜を介して設けられたゲート電極１０４と、このゲート電極１０４の両側に位置するフィン１０３部分の上面及び側面に結晶成長され、且つ隣接するフィン１０３部分間を相互接続する半導体層１０６を備える。そして、このゲート電極１０４の両側のフィン１０３部分及び半導体層１０６は、不純物が導入され、ソース／ドレイン層１０７を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に並置された複数のフィンと、
前記フィンと直交して前記フィンの中央部の両側面にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に前記フィン部分の上面及び側面を結晶成長させ、前記隣接するフィン部分間を相互接続したソース／ドレイン層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ソース／ドレイン層は、前記ゲート電極の側面直近に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース／ドレイン層のフィン間は中空であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記フィン部分の上面及び側面には、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウム、多結晶シリコン、多結晶ゲルマニウム又は多結晶シリコンゲルマニウムが結晶成長されることを特徴とする請求項１乃至請求項３に記載の半導体装置。
【請求項５】
半導体基板上に絶縁層を堆積させる工程と、
前記絶縁層をマスク材にして複数のフィンを形成する工程と、
前記フィンと直交して前記フィンの中央部の両側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記隣接するフィン部分を相互接続するように前記フィン部分間およびフィン部分上に半導体層を結晶成長させる工程と、
前記ゲート電極の両側の前記フィン部分及び前記半導体層に導電型不純物を導入し、ソース／ドレイン層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体層は、選択エピタキシャル成長によって形成されてなることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置、例えば、論理回路、記憶装置においては、回路機能を構成する機能素子の微細化による高性能化が著しい。これは、機能素子として用いられる電界効果型トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）において、いわゆるスケーリング則に基づいて、ゲート長が縮小化され、ゲート絶縁膜が薄膜化されることによって達成されてなる。
【０００３】
ゲート長が例えば３０ｎｍ以下の短チャネルのＭＩＳＦＥＴでは、短チャネル効果を解決することが重要な課題である。その解決方法の１つとして、シリコン基板を短冊状に細く加工して突起した領域（以下、フィンと呼ぶ）を形成して、３次元構造のＭＩＳＦＥＴを形成したフィンＦＥＴがある。この例は、１枚のフィンに逆Ｕ字型のゲート電極を形成した、ダブルゲート型フィンＦＥＴと呼ばれるものである。ダブルゲート型フィンＦＥＴは、フィンの両側に形成したゲート電極に等しい電位を与えて、フィンの両側から空乏化されたチャネル領域をフィンの側面に形成する。
【０００４】
しかし、１枚のフィンの両側面に２つのゲート電極を形成した、いわゆるシングルフィン構造では、フィンの高さでチャネル幅が決まってしまうためにフィンの高さが低いと実効的なチャネル幅が狭く、すなわち、大きな電流を駆動する半導体装置には適さないという問題がある。その一方でフィンの高さを大きくするのは加工技術の観点から上限が存在する。
【０００５】
そこで、実効的なチャネル幅を大きくするために、複数のフィンを有するダブルゲート型マルチフィンＦＥＴが提案されている（例えば、非特許文献１参照。）。このダブルゲート型マルチフィンＦＥＴは、複数のフィンを近接して平行に配置し、その複数のフィンをそれぞれソース／ドレイン拡散層領域に接続し、そして、ソース／ドレイン拡散層間のフィン部に対して垂直方向に細長い電気的に互いに接続されたゲート電極を形成し、所定の電位を与えるようにしている。
【０００６】
その一方で、このマルチフィンＦＥＴ構造では、極めて狭く近接したフィンにソース／ドレイン拡散層領域及びチャネル領域を形成するために、如何に寄生抵抗及び寄生容量を小さくして電流駆動力を大きくして特性を改善するかが重要な課題となっている。そこで、寄生抵抗を小さくするために、各フィンに独立的にゲルマニウム層を選択成長させる方法が示されている。しかし、この方法でもまだ十分に寄生抵抗を低減できない。
【０００７】
また、従来、フィンＦＥＴの形成工程は、まず、リソグラフィ技術を用いてフィン部とソース／ドレイン拡散層領域の形成を行い、その後に、リソグラフィ技術を用いてフィン部上にゲート電極の形成を行っている。そのため、ソース／ドレイン拡散層間のフィン部上にゲート電極を形成するときに、ゲート電極を形成する位置に合わせずれが生じることがある。従って、フィン部上のゲート電極の位置は、ソース・ドレイン間の中央部からずれてばらついてしまうために、ソース・チャネル間やドレイン・チャネル間の抵抗が各フィンＦＥＴで大きく変動してしまう。これは、特に、ソース・チャネル間での抵抗ばらつきがデバイス特性ばらつきに強い影響を与えていて、ＬＳＩの動作特性を劣化させる原因となってしまう。
【非特許文献１】Yang-Kyu Choi, Nich Lindert, Peiqi Xuan, Stephen Tang, Daewon Ha, Erick Anderson, Tsu-Jae King, Jeffrey Bokor, and Chenming Hu: “Sub-20nm CMOS FinFET Technologies”, IEDM Tech. Dig., pp. 421-424, 2001
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、フィンＦＥＴにおけるフィン部分の寄生抵抗を低減するとともに、フィンＦＥＴのソース・チャネル間及びドレイン・チャネル間の抵抗のばらつきを低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、半導体基板上に並置された複数のフィンと、前記フィンと直交して前記フィンの中央部の両側面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に位置する前記フィン部分の上面及び側面に結晶成長され、且つ前記隣接するフィン部分間を相互接続する半導体層と、を備え、前記ゲート電極の両側に位置する前記フィン部分と前記半導体層によってソース／ドレイン層を形成していることを特徴としている。
【００１０】
また、本発明の別の態様の半導体装置の製造方法は、半導体基板上に絶縁膜を堆積させる工程と、前記絶縁膜をマスク材にして複数のフィンを形成する工程と、前記フィンと直交して前記フィンの中央部の両側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記隣接するフィン部分を相互接続するように前記フィン部分間およびフィン部分上に半導体層を結晶成長させる工程と、前記ゲート電極の両側の前記フィン部分及び前記半導体層に導電型不純物を導入し、ソース／ドレイン層を形成する工程とを備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、フィンＦＥＴにおけるフィン部分の寄生抵抗を低減することができるとともに、フィンＦＥＴのソース・チャネル間やドレイン・チャネル間の抵抗のばらつきを低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係る半導体装置のダブルゲート型マルチフィンＦＥＴの構造を示す平面図であり、図２（ａ）は、図1のＡ−Ａ’線に沿った断面図であり、図２（ｂ）は、図1のＢ−Ｂ’線に沿った断面図であり、図２（ｃ）は、図1のＣ−Ｃ’線に沿ったフィン上の断面図であり、図２（ｄ）は、図1のＤ−Ｄ’線に沿った断面図である。
【００１４】
本実施例のダブルゲート型マルチフィンＦＥＴは、ＳＯＩ（Silicon On Insulator）基板１００を用いて構成されている。ＳＯＩ基板は、シリコン基板１０１上に形成された埋め込み絶縁膜１０２を介して単結晶ＳＯＩ層１０３′を形成した半導体基板である。
【００１５】
図1及び図２に示すように、シリコン基板１０１の埋め込み絶縁層１０２上の単結晶ＳＯＩ層に複数のフィン１０３′が形成され、複数のフィン１０３の中央部の上面及び側面にゲート絶縁膜（図示せず）を介してゲート電極１０４が形成されている。また、ゲート電極１０４が形成されている中央部を除いたフィン１０３部分の上面及び側面には、結晶成長された半導体層として、例えば単結晶シリコン層１０６が形成され、このフィン１０３部分と単結晶シリコン層１０６でソース／ドレイン拡散層１０７を形成している。
【００１６】
複数のフィン１０３は、図１の点線と図２（ａ）に示すように、平面ロ字型の短冊状構造に形成されて埋め込み絶縁膜層１０２上に等間隔に並置され、フィン１０３の下部側面には絶縁膜からなる側壁１０５が形成されている。また、フィン１０３の上面及び側面には、例えば単結晶シリコン層１０６が放物線状に結晶成長され、フィン１０３と単結晶シリコン層１０６は不純物イオンが注入されてソース／ドレイン拡散層１０７を形成している。この複数のフィン１０３は、単結晶シリコン１０６の結晶成長によって、相互に接続されている。単結晶シリコン層１０６は、フィン１０３の上部側面に形成され、図２（ａ）に示すように、フィン１０３の下部側面には形成されず、フィン１０３間の下部は中空となっている。
【００１７】
ここで、フィン１０３は、例えば、幅１０〜１５ｎｍ、間隔５０〜５５ｎｍに形成される。また、フィン１０３の上面及び側面に結晶成長させた単結晶シリコン層１０６の膜厚は、フィン１０３同士を相互に接続するのに必要な膜厚、３０〜３５ｎｍ以上に形成される。また、本実施例では、フィン１０３は、平面ロ字型の短冊状構造に形成されているが、ロ字型構造に限定されず、平面矩形型の短冊状構造のフィンを等間隔に配列してもかまわない。また、フィン１０３間の下部は、必ずしも中空になっている必要はなく、単結晶シリコン１０６により埋められても構わない。
【００１８】
ゲート電極１０４は、図１に示すように、複数のフィン１０３に直交するように形成され、図２（ｂ）に示すように、フィン１０３の上面及び側面を覆うように形成され、ゲート電極１０４によって挟まれたフィン１０３部分がチャネル領域を形成する。また、フィン１０３上及びフィン１０３間のゲート電極１０４の側面には、図２（ｃ）及び図２（ｄ）に示すように、絶縁膜からなる側壁１０５が形成されている。これにより、ゲート電極１０４は、直接、単結晶シリコン層１０６と接続しておらず、ソース／ドレイン拡散層１０７間はフィン１０３のみで電気的に接続している。
【００１９】
以上より構成されるダブルゲート型マルチフィンＦＥＴは、ゲート電極１０４に電圧を印加することにより、フィン１０３のゲート電極１０４に挟まれた領域の両側面にチャネルが形成され、ゲート電極１０４の電圧を制御することにより、ソース／ドレイン拡散層１０７間の電流を制御することができる。
【００２０】
以上に説明のダブルゲート型マルチフィンＦＥＴでは、ゲート電極１０４の両側に位置する複数のフィン１０３部分の上面及び側面に単結晶シリコン層１０６が結晶成長され、複数のフィン１０３部分が相互に接続されてフィン１０３部分の断面積が大幅に増加されている。従って、フィン１０３部分の寄生抵抗を低減することができ、電流駆動力を大きくすることができる。また、フィン１０３部分同士が単結晶シリコン層１０６により接続されていることにより、ゲート電極１０４の直近にソース／ドレイン拡散層１０７が形成され、ソース・ドレイン間方向のフィンの長さを短くすることができるので、さらに寄生抵抗を低減することができ、ソース・チャネル間やドレイン・チャネル間の抵抗のばらつきを低減することができる。
【００２１】
次に、上記構造のダブルゲート型マルチフィンＦＥＴの製造方法を図３乃至図１２を参照して説明する。
【００２２】
まず、図３及び図４に示すように、フィン１０３を形成するためのダミーパターンとなるアモルファスシリコン領域１０８を形成する。図３は、そのダミーパターンの形成工程を示す平面図である。図４（ａ）は、図３のＡ−Ａ’線に沿った断面図であり、図４（ｂ）は、図３のＢ−Ｂ’線に沿った断面図であり、図４（ｃ）は、図３のＣ−Ｃ’線に沿った断面図であり、図４（ｄ）は、図３のＤ−Ｄ’線に沿った断面図である。
【００２３】
まず、ＳＯＩ基板の単結晶ＳＯＩ層１０３′上に、犠牲酸化膜を形成した後（図示せず）、例えば、周知のＣＶＤ（Chemical Vapor Deposition）技術を用いて、アモルファスシリコン膜１０８を堆積させる。もちろんドーピングしていないので電気抵抗は高く、実効的に絶縁膜と見なせる。他の絶縁膜、例えばシリコン酸化膜などを堆積しても良い。
【００２４】
次に、アモルファスシリコン膜１０８上に複数のダミーパターン形成のためにレジストを堆積させ、周知のリソグラフィ技術ならびに異方性エッチング技術を用いて、細長い平面矩形状のダミーパターンとなるアモルファスシリコン領域１０８を形成する。
【００２５】
次に、図５及び図６に示すように、フィン１０３を形成するためのマスクとなるシリコン窒化膜１０９を堆積する。図５は、そのシリコン窒化膜の形成工程を示す平面図であり、図６（ａ）は、図５のＡ−Ａ’線に沿った断面図であり、図６（ｂ）は、図５のＢ−Ｂ’線に沿った断面図であり、図６（ｃ）は、図５のＣ−Ｃ’線に沿った断面図であり、図６（ｄ）は、図５のＤ−Ｄ’線に沿った断面図である。
【００２６】
まず、単結晶ＳＯＩ層１０３’上に、フィンの幅に応じた膜厚、例えば、本実施例では、フィンの幅が、１０〜１５ｎｍであるので、フィンを形成するためのマスク材となるシリコン窒化膜１０９を膜厚１０〜１５ｎｍ堆積させる。このとき、単結晶ＳＯＩ層１０３’上のアモルファスシリコン領域１０８の側面にもシリコン窒化膜１０９が堆積される。ここで、アモルファスシリコン領域１０８は細長い平面矩形状をしているため、アモルファスシリコン領域１０８の側面に堆積されるシリコン窒化膜１０９は、そのアモルファスシリコン領域１０８をすべて覆うように堆積される。その後、アモルファスシリコン領域１０８の側面にシリコン窒化膜１０９を残し、アモルファスシリコン領域１０８の側面以外のシリコン窒化膜１０９を周知のＣＭＰ（Chemical Mechanical Polishing）技術や異方性エッチング技術などを用いて除去する。
【００２７】
次に、図７及び図８に示すように、複数のフィン１０３を形成する。図７は、そのフィンの形成工程を示す平面図であり、図８（ａ）は、図７のＡ−Ａ’線に沿った断面図であり、図８（ｂ）は、図７のＢ−Ｂ’線に沿った断面図であり、また、図８（ｃ）は、図７のＣ−Ｃ’線に沿った断面図であり、図８（ｄ）は、図７のＤ−Ｄ’線に沿った断面図である。
【００２８】
まず、図５及び図６で形成し、ダミーパターンとなっていたアモルファスシリコン領域１０８の剥離を行い、フィン１０３を形成するためのマスク材となる平面ロ字型のシリコン窒化膜１０９のみを単結晶ＳＯＩ層１０３’上に残す。次に、シリコン窒化膜１０９をマスクとして、異方性エッチングを行い、単結晶ＳＯＩ層１０３’のエッチングを行う。その後、エッチングされた単結晶ＳＯＩ層１０３’上のシリコン窒化膜１０９を、例えば熱燐酸を用いてエッチング除去する。以上により、埋め込み絶縁膜層１０２上に等間隔に並置された複数の平面ロ字型の短冊状構造のフィン１０３を形成することができる。
【００２９】
ここで、フィン１０３の形成において、アモルファスシリコン領域１０８の側面にシリコン窒化膜１０９を堆積させ、このシリコン窒化膜１０９をマスクとして、単結晶ＳＯＩ層１０３’のエッチングを行い、フィン１０３の形成を行っていたが、従来のリソグラフィやエッチングにより加工して、シリコン窒化膜１０９でフィン１０３形成用のマスク領域を形成し、そのマスク材を用いて単結晶ＳＯＩ層１０３’を異方性エッチングすることにより、複数のフィン１０３を形成してもかまわない。またマスク材のシリコン窒化膜１０９は後でソース・ドレインに繋がる領域上の部分を剥離すればフィン上に残しておいても構わない。
【００３０】
次に、図９及び図１０に示すように、ゲート電極１０４を形成するとともに、ゲート電極側面及び各フィン１０３下部側面に側壁１０５を形成する。図９は、そのゲート電極及び側壁の形成工程を示す平面図である。図１０（ａ）は、図９のＡ−Ａ’線に沿った断面図であり、図１０（ｂ）は、図９のＢ−Ｂ’線に沿った断面図であり、また、図１０（ｃ）は、図９のＣ−Ｃ’線に沿った断面図であり、図１０（ｄ）は、図９のＤ−Ｄ’線に沿った断面図である。
【００３１】
まず、埋め込み絶縁膜１０２上及びフィン１０３上にゲート絶縁膜（図示せず）となるシリコン酸化膜を形成する。ここで、ゲート絶縁膜として、シリコン酸化膜以外にもシリコン酸窒化膜（ＳｉＯＮ）や、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）などの高誘電率絶縁膜を堆積させて用いてもよい。次に、シリコン酸化膜上にゲート電極となる多結晶シリコンを堆積させる。その後、リソグラフィ及びエッチングにより多結晶シリコン、シリコン酸化膜を加工して、フィン１０３の中央部にフィン１０３の長手方向と直交するようにゲート電極１０４を形成する。このとき、ゲート絶縁膜及びゲート電極１０４は、フィン１０３の中央部の上面及び両側面を覆うように形成されている。
【００３２】
ここでゲート電極材料は多結晶シリコンに限定されるものではなく、単体金属、金属化合物やシリサイドを材料とするもの、もしくはこれらと多結晶シリコンとの組み合わせによるものでも構わない。
【００３３】
次に、ゲート電極１０４の両側面及びソース／ドレイン拡散層１０７となるフィン１０３部分の側面部に、絶縁膜からなる側壁１０５の形成を行う。この側壁１０５の形成は、埋め込み絶縁膜層１０２上及びフィン１０３部分上に絶縁膜１０５の堆積を行い、異方性エッチングによって、ゲート電極１０４の両側面及びフィン１０３部分の両側面下部に絶縁膜１０５が残るようにエッチングを行い、側壁１０５を形成する。
【００３４】
次に、図１１及び図１２に示すように、各フィン１０３に多結晶シリコン層１０６を結晶成長させ、ソース／ドレイン拡散層１０７の形成を行う。図１１は、そのソース／ドレイン拡散層の形成工程を示す平面図である。図１２（ａ）は、図１１のＡ−Ａ’線に沿った断面図であり、図１２（ｂ）は、図１１のＢ−Ｂ’線に沿った断面図であり、また、図１２（ｃ）は、図１１のＣ−Ｃ’線に沿った断面図であり、図１２（ｄ）は、図１１のＤ−Ｄ’線に沿った断面図である。
【００３５】
まず、ゲート電極１０４の両側に位置するフィン１０３部分の上面及び側面に周知の選択エピタキシャル成長技術を用いて、単結晶シリコン層１０６の結晶成長を行う。このとき、単結晶シリコン層１０６の結晶成長は、隣接するフィン１０３部分同士がこの単結晶シリコン層１０６によって互い接続するまで行う。つまり、本実施例では、フィン１０３間の間隔を５０〜５５ｎｍにしているので、フィン１０３部分同士を接続するには、３０ｎｍ以上結晶成長させる必要がある。また、選択エピタキシャル成長技術により、単結晶シリコン層１０６はフィン１０３部分の上面及び側面を放物線状に結晶成長するので、図中に示すように、フィン１０３部分間の下部にスペースができる。
【００３６】
ここで、フィン上面及び側面を結晶成長させる半導体層として、単結晶シリコンを用いていたが、単結晶ゲルマニウム、単結晶シリコンゲルマニウムなどを用いてもかまわない。また、成膜条件によって、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコンゲルマニウムなどが堆積されることもある。
【００３７】
次に、ゲート電極１０４の両側のフィン１０３部分及び単結晶シリコン層１０６に周知のイオン注入技術により不純物イオンの注入を行い、フィン１０３部分及び単結晶シリコン層１０６からなるソース／ドレイン拡散層１０７の形成を行う。ここで、フィン１０３部分間の下部に中空を形成しているが、必ずしも中空は必要ではなく、そのフィン１０３部分間の下部は単結晶シリコンで埋まっていても良い。
【００３８】
その後、ゲート電極１０４やソース／ドレイン拡散層１０７にコンタクトホールや電極を形成、接続することにより上記構造のダブルゲート型マルチフィンＦＥＴを形成することができる。
【００３９】
以上に説明したダブルゲート型マルチフィンＦＥＴの製造方法によれば、ゲート電極１０４の両側の各フィン１０３部分の上面及び側面に選択エピタキシャル成長技術を用いて単結晶シリコン層１０６を結晶成長させることにより、隣接するフィン１０３部分間を相互接続している。従って、フィン１０３部分の配線断面積が増加して、ソース・ドレイン間の寄生抵抗を低減することができ、ソース・ドレイン間の電流駆動力を上げることができるダブルゲート型マルチフィンＦＥＴを製造することができる。
【００４０】
また、ゲート電極１０４の両側のフィン１０３部分の上面及び側面に単結晶シリコン層１０６を結晶成長させて、隣接するフィン１０３部分間を相互接続した後に、イオン注入技術により不純物イオンをフィン１０３及び単結晶シリコン層１０６に注入し、ソース／ドレイン拡散層１０７を形成する。この方法によって、ソース／ドレイン拡散層１０７の形成を自己整合的に形成することができる。従って、ゲート電極１０４の直近までソース／ドレイン拡散層１０７を形成できるので、フィン上のゲートとコンタクト領域間の距離を実効的に短くすることができ、寄生抵抗を低減することができる。また、ゲート電極のミスアラインメントによるフィンＦＥＴのソース・チャネル間及びドレイン・チャネル間の位置のばらつきがあったとしても、この構造を取ることでそれぞれの抵抗の変動を低減することができる。
【００４１】
また、自己整合的にソース／ドレイン拡散層１０７を形成できることから、ソース／ドレイン拡散層１０７を形成するためのリソグラフィ工程やエッチング工程が不要となり、製造プロセスも簡略することも可能である。
【００４２】
また上記の製造方法はＳＯＩ基板を用いた例であるが、通常のバルク基板を用いたフィンＦＥＴに関しても同様な選択エピタキシャル技術をソース・ドレイン領域上に適用することが可能であることは言うまでもない。
【００４３】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例に係る半導体装置のダブルゲート型マルチフィンＦＥＴの構造を示す平面図。
【図２】図１のダブルゲート型マルチフィンＦＥＴのＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線に沿った断面図。
【図３】本発明の実施例に係る半導体装置のダブルゲート型マルチフィンＦＥＴの製造方法におけるダミーゲートのレジストパターン形成工程を示す平面図。
【図４】図３のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線に沿った断面図。
【図５】本発明の実施例に係るダブルゲート型マルチフィンＦＥＴの製造方法におけるフィン形成用マスクとしてのシリコン窒素化膜の形成工程を示す平面図。
【図６】図５のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線に沿った断面図。
【図７】本発明の実施例に係るダブルゲート型マルチフィンＦＥＴの製造方法におけるフィン形成工程を示す平面図。
【図８】図７のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線に沿った断面図。
【図９】本発明の実施例に係るダブルゲート型マルチフィンＦＥＴの製造方法におけるゲート電極及び側壁の形成工程を示す平面図。
【図１０】図９のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線に沿った断面図。
【図１１】本発明の実施例に係るダブルゲート型マルチフィンＦＥＴの製造方法における多結晶シリコンの結晶成長及びソース／ドレイン拡散層の形成工程を示す平面図。
【図１２】図１１のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線に沿った断面図。
【符号の説明】
【００４５】
１０１  シリコン基板
１０２  埋め込み絶縁膜層
１０３  フィン
１０３’  単結晶ＳＯＩ層
１０４  ゲート電極
１０５  側壁（絶縁膜）
１０６  単結晶シリコン層（半導体層）
１０７  ソース／ドレイン拡散層領域
１０８  アモルファスシリコン領域（ダミーパターン）
１０９  シリコン窒化膜
【図１】
2006269975.tif 000003
【図２】
2006269975.tif 000004
【図３】
2006269975.tif 000005
【図４】
2006269975.tif 000006
【図５】
2006269975.tif 000007
【図６】
2006269975.tif 000008
【図７】
2006269975.tif 000009
【図８】
2006269975.tif 000010
【図９】
2006269975.tif 000011
【図１０】
2006269975.tif 000012
【図１１】
2006269975.tif 000013
【図１２】
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