(57)【要約】【課題】 コア面積が低減された半導体メモリ装置を提供する。【解決手段】 ｎ(自然数)本のグローバルワードラインを備えるメモリセルブロック、グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードライン、ワードライン駆動回路、及び制御回路を備える半導体メモリ装置である。ワードライン駆動回路は、グローバルワードラインの論理レベルと入力されるアドレス信号とに応答して、メモリセルブロック内部の対応するサブワードラインの電圧レベルを制御する。制御回路は、グローバルワードラインの論理レベルに応答してアドレス信号を対応するワードライン駆動回路に伝送するか又は遮断する。ワードライン駆動回路は、対応するサブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタと、対応するサブワードラインの電圧レベルを第１電圧レベルまたは第２電圧レベルに維持する第２トランジスタとを備える。【選択図】 図３
2006269057.tif 000002
【特許請求の範囲】
【請求項１】
ｎ(自然数)本のグローバルワードラインを備えるメモリセルブロックと、
前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードラインと、
前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答して、前記メモリセルブロック内部の対応するサブワードラインの電圧レベルを制御するワードライン駆動回路と、
前記グローバルワードラインの論理レベルに応答して前記アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する制御回路と、を備え、
前記ワードライン駆動回路は、
対応する前記サブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタと、対応する前記サブワードラインの電圧レベルを前記第１電圧レベルまたは第２電圧レベルに維持する第２トランジスタとを備えることを特徴とする半導体メモリ装置。
【請求項２】
前記アドレス信号は、
ワードライン駆動回路を制御するｊ(自然数)ビットの第１アドレス信号とサブワードラインの電圧レベルを制御するｋ(自然数)ビットの第２アドレス信号とを含み、ｊ×ｋ＝ｍであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ワードライン駆動回路は、
前記グローバルワードラインの論理レベルが第１レベルである場合、対応するサブワードラインの電圧レベルを前記第１電圧レベルに維持し、
前記グローバルワードラインの論理レベルが第２レベルであり、かつ前記第１アドレス信号の論理レベルが第１レベルである場合、前記第２アドレス信号の論理レベルによって対応するサブワードラインの電圧レベルを前記第１電圧レベルまたは前記第２電圧レベルに維持することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記制御回路は、
第１端が対応するワードライン駆動回路の前記第１トランジスタ及び前記第２トランジスタのゲートに接続され、第２端が接地に接続され、ゲートが対応するグローバルワードラインに接続された第１制御トランジスタと、
第１端が前記第１制御トランジスタの第１端に接続され、第２端が対応する前記第１アドレス信号を受信し、ゲートが対応する前記グローバルワードラインに接続された第２制御トランジスタと、を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第１トランジスタは、
第１端が前記第１電圧レベルを有する第１電圧源に接続され、ゲートが対応する前記第１制御トランジスタの第１端に接続され、第２端が対応するサブワードラインに接続され、
前記第２トランジスタは、
第１端が前記対応するサブワードラインに接続され、ゲートが前記第１トランジスタのゲートに接続され、第２端が対応する前記第２アドレス信号を受信することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
入力される前記第２アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第１インバータをさらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
入力される前記第２アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第２インバータをさらに備え、
同じ第２アドレス信号を受信する前記第１及び第２インバータの出力端が互いに接続されていることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記メモリセルブロックと前記メモリセルブロックにカラム方向において隣接したメモリセルブロックとをそれぞれ駆動するワードライン駆動部をさらに備え、
前記ワードライン駆動回路は、前記ワードライン駆動部に含まれ、
前記第１及び第２インバータの出力端は、前記ワードライン駆動回路に接続されていることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１電圧レベルは、
電源電圧レベルまたは電源電圧をクランピングした電圧レベルであって、前記第２電圧レベルより高いレベルであり、
前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記メモリセルブロックは、
前記サブワードラインにそれぞれ接続されたメモリセルを備え、
前記それぞれのメモリセルは、
相変化メモリであり、
対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
ｎ(自然数)本のグローバルワードラインを備えるメモリセルブロックと、
前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応し、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、ｊ(自然数)ビットの第１アドレス信号、及びｋ(自然数)ビットの第２アドレス信号に応答して選択されるサブワードラインと、
前記メモリセルブロックに対応し、前記サブワードラインを駆動するワードライン駆動部と、を備え、
前記ワードライン駆動部は、選択されないサブワードラインを第１電圧レベルに維持し、選択されたサブワードラインを第２電圧レベルに維持するｎ×ｍ本のワードライン駆動回路を備えることを特徴とする半導体メモリ装置。
【請求項１２】
前記ワードライン駆動回路は、
前記グローバルワードラインの論理レベルが第１レベルである場合、対応するサブワードラインの電圧レベルを前記第１電圧レベルに維持し、
前記グローバルワードラインの論理レベルが第２レベルであり、かつ前記第１アドレス信号の論理レベルが第１レベルである場合、前記第２アドレス信号の論理レベルによって、対応するサブワードラインの電圧レベルを前記第１電圧レベルまたは前記第２電圧レベルに維持することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記ワードライン駆動回路は、
対応する前記サブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタと、対応する前記サブワードラインの電圧レベルを前記第１電圧レベルまたは第２電圧レベルに維持する第２トランジスタとを備え、
前記第１トランジスタは、
第１端が前記第１電圧レベルを有する第１電圧源に接続され、第２端が対応するサブワードラインに接続され、
前記第２トランジスタは、
第１端が前記対応するサブワードラインに接続され、第２端が対応する前記第２アドレス信号を受信することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記ワードライン駆動部は、
前記グローバルワードラインの論理レベルに応答して前記第１アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する制御回路をさらに備え、
前記制御回路は、
第１端が対応するワードライン駆動回路の前記第１トランジスタ及び前記第２トランジスタのゲートに接続され、第２端が接地に接続され、ゲートが対応する前記グローバルワードラインに接続された第１制御トランジスタと、
第１端が前記第１制御トランジスタの第１端に接続され、第２端が対応する前記第１アドレス信号を受信し、ゲートが対応する前記グローバルワードラインに接続された第２制御トランジスタと、を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
入力される前記第２アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第１インバータをさらに備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
入力される前記第２アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第２インバータをさらに備え、
同じ第２アドレス信号を受信する前記第１及び第２インバータの出力端が互いに接続されていることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記メモリセルブロックと前記メモリセルブロックにカラム方向において隣接したメモリセルブロックとをそれぞれ駆動するワードライン駆動部をさらに備え、
前記ワードライン駆動回路は、前記ワードライン駆動部に含まれ、
前記第１及び第２インバータの出力端は、前記ワードライン駆動回路に接続されていることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記第１電圧レベルは、
電源電圧レベルまたは電源電圧をクランピングした電圧レベルであって、前記第２電圧レベルより高いレベルであり、
前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１９】
前記メモリセルブロックは、
前記サブワードラインにそれぞれ接続されたメモリセルを備え、
前記それぞれのメモリセルは、
相変化メモリであり、
対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項２０】
ｎ(自然数)本のグローバルワードラインと前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードラインとをそれぞれ備える複数個のメモリセルブロックと、
前記それぞれのメモリセルブロックに対応し、それぞれのメモリセルブロック内部の前記サブワードラインを駆動する複数個のワードライン駆動部と、
ｊ(自然数)ビットの第１アドレス信号及びｋ(自然数)ビットの第２アドレス信号をデコーディングして、前記ワードライン駆動部に印加する第１デコーディング部と、を備え、
前記サブワードラインは、前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応し、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、ｊ(自然数)ビットの第１アドレス信号、及びｋ(自然数)ビットの第２アドレス信号に応答して選択され、
前記ワードライン駆動部は、選択されないサブワードラインを第１電圧レベルに維持し、選択されたサブワードラインを第２電圧レベルに維持するｎ×ｍ本のワードライン駆動回路を備え、ｊ×ｋ＝ｍであることを特徴とする半導体メモリ装置。
【請求項２１】
前記ワードライン駆動回路は、
前記グローバルワードラインの論理レベルが第１レベルである場合、対応するサブワードラインの電圧レベルを前記第１電圧レベルに維持し、
前記グローバルワードラインの論理レベルが第２レベルであり、かつ前記第１アドレス信号の論理レベルが第１レベルである場合、前記第２アドレス信号の論理レベルによって、対応するサブワードラインの電圧レベルを前記第１電圧レベルまたは前記第２電圧レベルに維持することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記ワードライン駆動回路は、
対応する前記サブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタと、対応する前記サブワードラインの電圧レベルを前記第１電圧レベルまたは第２電圧レベルに維持する第２トランジスタとを備え、
前記第１トランジスタは、
第１端が前記第１電圧レベルを有する第１電圧源に接続され、第２端が対応するサブワードラインに接続され、
前記第２トランジスタは、
第１端が前記対応するサブワードラインに接続され、第２端が対応する前記第２アドレス信号を受信することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記ワードライン駆動部は、
前記グローバルワードラインの論理レベルに応答して前記第１アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する制御回路をさらに備え、
前記制御回路は、
第１端が対応するワードライン駆動回路の前記第１トランジスタ及び前記第２トランジスタのゲートに接続され、第２端が接地に接続され、ゲートが対応する前記グローバルワードラインに接続された第１制御トランジスタと、
第１端が前記第１制御トランジスタの第１端に接続され、第２端が対応する前記第１アドレス信号を受信し、ゲートが対応する前記グローバルワードラインに接続された第２制御トランジスタと、を備えることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記第１デコーディング部は、
入力される前記第２アドレス信号を反転し、出力端が前記それぞれのワードライン駆動部の対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第１インバータを備えることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２５】
第２デコーディング部をさらに備え、
前記第２デコーディング部は、入力される前記第２アドレス信号を反転し、出力端が前記それぞれのワードライン駆動部の対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第２インバータをさらに備え、
同じ第２アドレス信号を受信する前記第１及び第２インバータの出力端が互いに接続されていることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記第１電圧レベルは、
電源電圧レベルまたは電源電圧をクランピングした電圧レベルであって、前記第２電圧レベルより高いレベルであり、
前記第２電圧レベルは、接地電圧レベルであることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２７】
前記メモリセルブロックは、
前記サブワードラインにそれぞれ接続されたメモリセルを備え、
前記それぞれのメモリセルは、
相変化メモリであり、
対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、コア面積が半導体メモリ装置に関する。
【背景技術】
【０００２】
ＰＲＡＭ(Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、加熱された後に冷却されると、２状態のうち一つの状態に維持され、加熱及び冷却によって再度状態が変化することができるカルコゲニド合金などの相変化物質で構成される。
【０００３】
ここで、２状態とは、結晶状態と非晶質状態とを意味する。ＰＲＡＭについては、特許文献１及び特許文献２に開示されている。
【０００４】
ＰＲＡＭの相変化物質は、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態は、リセットまたは論理１に対応する。
【０００５】
ＰＲＡＭの相変化物質が非晶質状態になるためには、抵抗熱によって相変化物質の融点以上に加熱される。そして、速い速度で冷却される。相変化物質を結晶状態にするためには、相変化物質は、一定時間の間、融点以下の温度に加熱される。
【０００６】
相変化メモリ、すなわちＰＲＡＭに適した材料はは、カルコゲニドのような相変化物質である。相変化物質は、一般的にＧＳＴ合金と呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態(リセットまたは１)と結晶状態(セットまたは０)との間を速く変化できる性質を有するので、メモリ装置に有用に使われうる。
【０００７】
メモリセルにデータを書き込む動作は、カルコゲニドを融点以上に加熱した後、迅速に冷却して非晶質状態にするか、または融点以下の温度に加熱した後、一定時間の間その温度を維持した後に冷却して結晶状態とする。
【０００８】
図１は、一般的な相変化メモリセルＣを示す図面である。
【０００９】
メモリセルＣは、ビットラインＢＬに接続された相変化抵抗素子ＧＳＴ、及び相変化抵抗素子ＧＳＴとワードラインＷＬとの間に接続されたダイオードＤを備える。
【００１０】
図１に示したように、ダイオード型ＰＲＡＭで選択されたメモリセルは、ワードラインＷＬがビットラインＢＬより低い電圧レベルを有さなければならない。したがって、ダイオード型ＰＲＡＭのワードラインドライバは、選択されたワードラインＷＬは接地電圧レベルに放電し、選択されないワードラインＷＬは一定の電圧レベルに維持する機能を持つ。
【００１１】
図２は、一般的な相変化メモリ装置のコア構造を示す図面である。
【００１２】
図２を参照すれば、相変化メモリ装置２００は、メモリセルブロックＣＢＬＫ、ワードライン駆動部２１０、カラム選択回路２２０、及び書き込みドライバ２３０を備える。メモリセルブロックＣＢＬＫは、複数個の相変化メモリセルを備える。
【００１３】
カラム選択回路２２０は、カラム選択信号Ｙ０〜Ｙｋに応答してビットラインＢＬ０〜ＢＬｋのうち一本を選択する。ワードライン駆動部２１０は、メモリセルブロックＣＢＬＫのワードラインＷＬ０〜ＷＬ２を駆動する。
【００１４】
ワードライン駆動部２１０は、アドレス信号ＡＤＤと活性化信号ＥＮとをコーディングするための複数のワードライン駆動回路を備える。図２には、一つのワードライン駆動回路ＷＤＣのみを代表的に示す。ワードライン駆動回路ＷＤＣは、反転論理和手段Ｎ１とインバータＩ１とを備える。
【００１５】
カラム選択回路２２０によって一本のビットラインが選択されると、書き込みドライバ２３０は、選択されたビットラインに書き込み電流を印加する。ここでは、ｋ本目のビットラインＢＬｋが選択されたと仮定する。
【００１６】
そして、ワードライン駆動回路ＷＤＣは、アドレス信号ＡＤＤと活性化信号ＥＮとに応答して一本のワードラインＷＬ０を選択する。ここで、ワードラインを選択するということは、ワードラインの電圧レベルを接地電圧ＶＳＳレベルに維持することを意味する。
【００１７】
例えば、活性化信号ＥＮとアドレス信号ＡＤＤとがいずれもローレベルである場合、反転論理和手段Ｎ１の出力は、ハイレベルで発生し、インバータＩ１のＮＭＯＳトランジスタがターンオンされて、対応するワードラインＷＬ０の電圧レベルが接地電圧ＶＳＳレベルになる。
【００１８】
それにより、ビットラインＢＬｋを通じて印加された書き込み電流は、メモリセル、選択されたワードラインＷＬ０、及びワードライン駆動回路ＷＤＣのＮＭＯＳトランジスタを通じて接地に流れる。
【００１９】
ところが、ワードラインごとに接続されたワードライン駆動回路が、図２のように、反転論理和手段やインバータのような論理ゲート回路を備えると、ワードライン駆動回路のレイアウト面積が大きくなって、半導体メモリ装置の高集積化が困難であるという問題がある。
【特許文献１】米国特許第６，４８７，１１３号明細書
【特許文献２】米国特許第６，４８０，４３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明が解決しようと技術的課題は、コアの面積が低減された半導体メモリ装置を提供することである。
【課題を解決するための手段】
【００２１】
前記技術的課題を達成するための本発明の好適な実施の形態に係る半導体メモリ装置は、ｎ(自然数)本のグローバルワードラインを備えるメモリセルブロック、前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードライン、ワードライン駆動回路、及び制御回路を備える。
【００２２】
ワードライン駆動回路は、前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答して、前記メモリセルブロック内部の対応するサブワードラインの電圧レベルを制御する。
【００２３】
制御回路は、前記グローバルワードラインの論理レベルに応答して、前記アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する。前記ワードライン駆動回路は、対応する前記サブワードラインの電圧レベルを第１電圧レベルに維持する第１トランジスタと、対応する前記サブワードラインの電圧レベルを前記第１電圧レベルまたは第２電圧レベルに維持する第２トランジスタとを備える。
【００２４】
前記アドレス信号は、対応するワードライン駆動回路を制御するｊ(自然数)ビットの第１アドレス信号と対応するサブワードラインの電圧レベルを制御するｋ(自然数)ビットの第２アドレス信号を含み、ｊ×ｋ＝ｍである。
【００２５】
前記ワードライン駆動回路は、前記グローバルワードラインの論理レベルが第１レベルである場合、対応するサブワードラインの電圧レベルを前記第１電圧レベルに維持し、前記グローバルワードラインの論理レベルが第２レベルであり、かつ前記第１アドレス信号の論理レベルが第１レベルである場合、前記第２アドレス信号の論理レベルによって、対応するサブワードラインの電圧レベルを前記第１電圧レベルまたは前記第２電圧レベルに維持する。
【００２６】
前記制御回路は、第１制御トランジスタ及び第２制御トランジスタを備える。第１制御トランジスタは、第１端が対応するワードライン駆動回路の前記第１トランジスタ及び前記第２トランジスタのゲートに接続され、第２端が接地に接続され、ゲートが対応する前記グローバルワードラインに接続されている。
【００２７】
第２制御トランジスタは、第１端が前記第１制御トランジスタの第１端に接続され、第２端が対応する前記第１アドレス信号に接続され、ゲートが対応する前記グローバルワードラインに接続されている。
【００２８】
前記第１トランジスタは、第１端が前記第１電圧レベルを有する第１電圧源に接続され、ゲートが対応する前記第１制御トランジスタの第１端に接続され、第２端が対応するサブワードラインに接続されている。
【００２９】
前記第２トランジスタは、第１端が前記対応するサブワードラインに接続され、ゲートが前記第１トランジスタのゲートに接続され、第２端が対応する前記第２アドレス信号に接続されている。
【００３０】
半導体メモリ装置は、入力される前記第２アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第１インバータをさらに備える。
【００３１】
半導体メモリ装置は、入力される前記第２アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第２インバータをさらに備え、同じ第２アドレス信号を受信する前記第１及び第２インバータの出力端が互いに接続されている。
【００３２】
前記第１及び第２インバータの出力端は、前記メモリセルブロックにカラム方向において隣接したメモリセルブロックを駆動するワードライン駆動部のワードライン駆動回路に接続されている。
【００３３】
前記第１電圧レベルは、電源電圧レベルまたは電源電圧をクランピングした所定の電圧レベルであって、前記第２電圧レベルより高いレベルであり、前記第２電圧レベルは、接地電圧レベルである。
【００３４】
前記サブワードラインにそれぞれ接続されたメモリセルをさらに備え、前記それぞれのメモリセルは、ＰＲＡＭであり、対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備える。
【００３５】
前記技術的課題を達成するための本発明の好適な他の実施形態に係る半導体メモリ装置は、ｎ(自然数)本のグローバルワードラインを備えるメモリセルブロック、前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードライン、及び前記メモリセルブロックに対応し、前記メモリセルブロックのサブワードラインを駆動するワードライン駆動部を備える。
【００３６】
前記ワードライン駆動部は、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、ｊ(自然数)ビットの第１アドレス信号、及びｋ(自然数)ビットの第２アドレス信号に応答して、選択されないサブワードラインは、第１電圧レベルに維持し、選択されたサブワードラインを第２電圧レベルに維持するｎ×ｍ本のワードライン駆動回路を備え、ｊ×ｋ＝ｍである。
【００３７】
前記技術的課題を達成するための本発明のさらに好適な他の実施の形態に係る半導体メモリ装置は、ｎ(自然数)本のグローバルワードラインと前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードラインとをそれぞれ備える複数個のメモリセルブロック、前記それぞれのメモリセルブロックに対応し、それぞれのメモリセルブロック内部の前記サブワードラインを駆動する複数個のワードライン駆動部、及びｊ(自然数)ビットの第１アドレス信号及びｋ(自然数)ビットの第２アドレス信号をデコーディングして、前記ワードライン駆動部に印加する第１デコーディング部を備える。
【００３８】
前記それぞれのワードライン駆動部は、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、前記第１アドレス信号、及び前記第２アドレス信号に応答して、選択されないサブワードラインは、第１電圧レベルに維持して選択されたサブワードラインを第２電圧レベルに維持するｎ×ｍ本のワードライン駆動回路を備え、ｊ×ｋ＝ｍである。
【発明の効果】
【００３９】
本発明によれば、半導体メモリ装置は、ワードライン駆動回路が二つのトランジスタを利用した簡単な構造を有し、アドレス信号を伝送するメタルラインの数を減少させることができるので、コアの面積を減らしつつ、安定した電流センシング動作が可能である。
【発明を実施するための最良の形態】
【００４０】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００４１】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００４２】
図３は、本発明の好適な実施の形態に係る半導体メモリ装置を示す図面である。
【００４３】
図３を参照すれば、本発明の好適な実施の形態に係る半導体メモリ装置３００は、ｎ(自然数)本のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を備えるメモリセルブロックＣＢＬＫ、グローバルワードラインＧＷＬ０〜ＧＷＬｎ−１のそれぞれにｍ(自然数)本ずつ対応するｎ×ｍ本のサブワードラインＳＷＬ０〜ＳＷＬ(ｎ×ｍ−１)、ｎ×ｍ本のワードライン駆動回路ＷＤＣ０〜ＷＤＣ(ｎ×ｍ−１)、及びｎ本の制御回路ＣＣ０_０〜ＣＣｎ−１_１を備える。
【００４４】
説明の便宜上、図３の半導体メモリ装置３００は、２５６本のグローバルワードラインＧＷＬ０〜ＧＷＬ２５５を備えると仮定する。すなわち、ｎは２５６である。ここで、ｎは自然数であり、グローバルワードラインの数は、半導体メモリ装置の容量によって多様に決定され、制限されないという点を当業者ならば、理解できるであろう。
【００４５】
また、本発明の好適な実施の形態に係る半導体メモリ装置３００は、一本のグローバルワードラインにｍ本のサブワードラインが接続されている。図３の半導体メモリ装置３００は、一本のグローバルワードラインに４本のサブワードラインが接続されると仮定する。すなわち、ｍは４である。
【００４６】
したがって、半導体メモリ装置３００は、合計１０２４本のサブワードラインＳＷＬ０〜ＳＷＬ１０２３を備える。ここで、ｍは自然数であり、サブワードラインの数は半導体メモリ装置の容量によって多様に決定され、制限されないという点を当業者ならば、理解できるであろう。
【００４７】
図３は、説明の便宜上、メモリセルブロックＣＢＬＫのビットライン(図示せず)を選択するカラム選択回路ＹＰＡＳＳをさらに開示する。また、ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３及び制御回路ＣＣ０_０〜ＣＣ２５５_１は、ワードライン駆動部ＷＤＵを構成する。
【００４８】
ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３は、グローバルワードラインＧＷＬ０〜ＧＷＬ２５５の論理レベルと入力されるアドレス信号Ｘ０_０〜Ｘ１_１とに応答して、メモリセルブロックＣＢＬＫ内部の対応するサブワードラインＳＷＬ０〜ＳＷＬ１０２３の電圧レベルを制御する。
【００４９】
制御回路ＣＣ０_０〜ＣＣ２５５_１は、グローバルワードラインＧＷＬ０〜ＧＷＬ２５５の論理レベルに応答して、アドレス信号Ｘ０_０〜Ｘ１_１を対応するワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３に伝送するか又は遮断する。制御回路ＣＣ０_０〜ＣＣ２５５_１は、それぞれ第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２を備える。
【００５０】
ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３は、それぞれ対応するサブワードラインＳＷＬ０〜ＳＷＬ１０２３の電圧レベルを第１電圧レベルに維持する第１トランジスタＴＲ１と、対応するサブワードラインＳＷＬ０〜ＳＷＬ１０２３の電圧レベルを第１電圧レベルまたは第２電圧レベルに維持する第２トランジスタＴＲ２とを備える。
【００５１】
アドレス信号Ｘ０_０、Ｘ０_１、Ｘ１_０、Ｘ１_１は、対応するワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３を制御するｊ(自然数)ビットの第１アドレス信号Ｘ０_０、Ｘ０_１と、対応するサブワードラインＳＷＬ０〜ＳＷＬ１０２３の電圧レベルを制御するｋ(自然数)ビットの第２アドレス信号Ｘ１_０、Ｘ１_１とを備え、ｊ×ｋ＝ｍである。
【００５２】
図３において、第１アドレス信号Ｘ０_０、Ｘ０_１は２つであるので、ｊは２であり、第２アドレス信号Ｘ１_０、Ｘ１_１も２つであるので、ｋも２である。しかし、ｊとｋは、多様に決定され、制限されないという点を当業者ならば、理解できるであろう。
【００５３】
本発明の好適な実施の形態に係る半導体メモリ装置３００は、ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３が二つのトランジスタＴＲ１、ＴＲ２だけを備えることによって、ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３を備えるワードライン駆動部ＷＤＵのレイアウト面積を減らすことができる。したがって、半導体メモリ装置３００のコアの面積を減らし、チップの集積度を向上させることができる。
【００５４】
また、本発明の好適な実施の形態に係る半導体メモリ装置３００は、従来の半導体メモリ装置２００に比べてアドレス信号をワードライン駆動部ＷＤＵに印加するメタルラインＳＬ００〜ＳＬ１１の数が減少して、グローバルワードラインに接続されるサブワードラインの数を拡張し易く、かつグローバルワードラインに接続されるサブワードラインの数を拡張しなくてもメタルラインの数の減少による面積減少の効果がある。
【００５５】
ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３及び制御回路ＣＣ０_０〜ＣＣ２５５_１の構造をさらに説明する。ワードライン駆動回路ＷＤＣ０〜ＷＤＣ１０２３の構造は、同様なので第１ワードライン駆動回路ＷＤＣ０と第１制御回路ＣＣ０_０とを利用して説明する。
【００５６】
第１制御回路ＣＣ０_０の第１制御トランジスタＣＴＲ１は、第１端が対応するワードライン駆動回路ＷＤＣ０の第１トランジスタＴＲ１及び第２トランジスタＴＲ２のゲートに接続され、第２端が接地電圧ＶＳＳを持つ接地に接続され、ゲートが対応するグローバルワードラインＧＷＬ０に接続されている。
【００５７】
第２制御トランジスタＣＴＲ２は、第１端が第１制御トランジスタＣＴＲ１の第１端に接続され、第２端が対応する第１アドレス信号Ｘ０_０に接続され、ゲートが対応するグローバルワードラインＧＷＬ０に接続されている。
【００５８】
第１ワードライン駆動回路ＷＤＣ０の第１トランジスタＴＲ１は、第１端が第１電圧レベルを有する第１電圧源ＶＤＤに接続され、ゲートが対応する第１制御トランジスタＣＴＲ１の第１端に接続され、第２端が対応するサブワードラインＳＷＬ０に接続されている。
【００５９】
第２トランジスタＴＲ２は、第１端が対応するサブワードラインＳＷＬ０に接続され、ゲートが第１トランジスタＴＲ１のゲートに接続され、第２端が対応する第２アドレス信号Ｘ１_０に接続されている。
【００６０】
ここで、第１電圧レベルは、電源電圧レベルまたは電源電圧をクランピングした所定の電圧レベルであって、第２電圧レベルより高いレベルである。すなわち、第１電圧源ＶＤＤが、図３にはＶＤＤ(電源電圧)として示されているが、ＶＤＤに限定されるものではなく、第２電圧レベルより高い一定レベルの電圧レベルでありうる。そして、第２電圧レベルは、接地電圧レベルである。
【００６１】
半導体メモリ装置３００は、入力される第２アドレス信号Ｘ１_０、Ｘ１_１を反転し、出力端が対応するワードライン駆動回路の第２トランジスタの第２端に接続されたｋ個の第１インバータＩ１０、Ｉ１１をさらに備える。ｋ個の第１インバータＩ１０、Ｉ１１は、第１デコーディング部ＸＰＤＥＣ１を構成する。
【００６２】
ワードライン駆動回路ＷＤＣ０は、グローバルワードラインＧＷＬ０の論理レベルが第１レベルである場合、対応するサブワードラインＳＷＬ０の電圧レベルを第１電圧レベルに維持し、グローバルワードラインＧＷＬ０の論理レベルが第２レベルであり、かつ第１アドレス信号Ｘ０_０の論理レベルが第１レベルである場合、第２アドレス信号Ｘ１_０の論理レベルによって、対応するサブワードラインＳＷＬ０の電圧レベルを第１電圧レベルまたは前記第２電圧レベルに維持する。
【００６３】
図３を参照して半導体メモリ装置３００の動作を説明する。
【００６４】
グローバルワードラインＧＷＬ０の論理レベルが第１レベル、すなわち、ハイレベルであると仮定する。それにより、制御回路ＣＣ０_０の第１制御トランジスタＣＴＲ１は、ターンオンされ、第２制御トランジスタＣＴＲ２は、ターンオフになる。
【００６５】
ターンオンされた第１制御トランジスタＣＴＲ１は、第１ワードライン駆動回路ＷＤＣ０の第１及び第２トランジスタＴＲ１、ＴＲ２のゲートに接地電圧レベルの信号を印加する。これにより、第２トランジスタＴＲ２は、ターンオフにされ、第１トランジスタＴＲ１は、ターンオンされて第１サブワードラインＳＷＬ０を第１電圧源ＶＤＤの電圧レベル、すなわち、第１電圧レベルにする。
【００６６】
同じ原理によって、グローバルワードラインＧＷＬ０の論理レベルが第１レベルである場合、グローバルワードラインＧＷＬ０に対応する第１ないし第４サブワードラインＳＷＬ０〜ＳＷＬ３は、何れも第１電圧レベルになる。
【００６７】
グローバルワードラインＧＷＬ０の論理レベルが第２レベル、すなわち、ローレベルであると仮定する。それにより、制御回路ＣＣ０_０の第１制御トランジスタＣＴＲ１は、ターンオフされ、第２制御トランジスタＣＴＲ２は、ターンオンされる。
【００６８】
ターンオンされた第２制御トランジスタＣＴＲ２は、第１ワードライン駆動回路ＷＤＣ０の第１及び第２トランジスタＴＲ１、ＴＲ２のゲートに第１アドレス信号Ｘ０_０を印加する。
【００６９】
第１デコーディング部ＸＰＤＥＣ１に入力される第１アドレス信号Ｘ０_０、Ｘ０_１のうち、Ｘ０_０はハイレベルであり、Ｘ０_１はローレベルであり、第２アドレス信号Ｘ１_０、Ｘ１_１のうち、Ｘ１_０はハイレベルであり、Ｘ１_１はローレベルであると仮定する。
【００７０】
ハイレベルの第１アドレス信号Ｘ０_０は、第２トランジスタＴＲ２をターンオンし、第１トランジスタＴＲ１をターンオフする。ハイレベルの第２アドレス信号Ｘ１_０は、第１インバータＩ１０のＮＭＯＳトランジスタ(図示せず)をターンオンするので、結局第２トランジスタＴＲ２と、第１インバータＩ１０のＮＭＯＳトランジスタ(図示せず)が接続された接地(図示せず)との間に電流経路が生じる。
【００７１】
したがって、サブワードラインＳＷＬ０の電圧レベルも接地電圧レベルになり、サブワードラインＳＷＬ０に接続されたメモリセル(図示せず)に保存された電流が放電される。
【００７２】
ハイレベルの第１アドレス信号Ｘ０_０によって、第３サブワードラインＳＷＬ２に接続された第２トランジスタＴＲ２もターンオンされる。しかし、第１インバータＩ１１がローレベルの第２アドレス信号Ｘ１_１を反転して、ハイレベルの信号を第２トランジスタＴＲ２の第２端に印加するので、第３サブワードラインＳＷＬ２は、ハイレベルにプリチャージされる。
【００７３】
ローレベルの第１アドレス信号Ｘ０_１によって、第２及び第４サブワードラインＳＷＬ１、ＳＷＬ３に対応するワードライン駆動回路の第１トランジスタＴＲ１がターンオンされるので、第２及び第４サブワードラインＳＷＬ１、ＳＷＬ３は、第１電圧レベルを維持する。
【００７４】
グローバルワードラインの電圧レベルと、入力される第１及び第２アドレス信号Ｘ０_０、Ｘ０_１、Ｘ１_０、Ｘ１_１の電圧レベルとにより選択されたサブワードラインは、接続されたメモリセル(図示せず)に保存された電流を放電する。そして、選択されない残りのサブワードラインは、第１電圧レベルでプリチャージされて漏れ電流の発生が防止される。
【００７５】
半導体メモリ装置３００は、サブワードラインＳＷＬ０〜ＳＷＬ１０２３にそれぞれ接続されたメモリセル(図示せず)をさらに備える。メモリセルは、ＰＲＡＭである。
【００７６】
メモリセルは、対応するビットライン(図示せず)に接続された相変化抵抗素子及び相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備える。
【００７７】
このように、図３の半導体メモリ装置３００は、ワードライン駆動回路が二つのトランジスタだけを備える簡単な構造を有し、アドレス信号Ｘ０_０、Ｘ０_１、Ｘ１_０、Ｘ１_１を伝送するメタルラインＳＬ００〜ＳＬ１１の数も減少して、メモリコアの面積を減らし、かつ安定した電流センシング動作が可能になる。
【００７８】
図４は、本発明の好適な他の実施の形態に係る半導体メモリ装置を示す図面である。
【００７９】
図４の半導体メモリ装置４００は、第２デコーディング部ＸＰＤＥＣ２を除外すれば、図３の半導体メモリ装置３００と同じ構造を有する。
【００８０】
半導体メモリ装置４００は、入力される第２アドレス信号Ｘ１_０、Ｘ１_１を反転し、出力端が対応するワードライン駆動回路の前記第２トランジスタの第２端に接続されたｋ個の第２インバータＩ２０、Ｉ２１をさらに備える。
【００８１】
同じ第２アドレス信号Ｘ１_０、Ｘ１_１を受信する第１及び第２インバータＩ１０、Ｉ１１、Ｉ２０、Ｉ２１の出力端は、互いに接続されている。第２インバータＩ２０〜Ｉ２１は、第２デコーディング部ＸＰＤＥＣ２を構成する。
【００８２】
図４の半導体メモリ装置４００は、ワードライン駆動回路の第２トランジスタの第２端に接続されたインバータを上下両側に配置し、サブワードラインの電圧レベルが両側で制御される。
【００８３】
この場合、サブワードラインの自体抵抗は、図３の半導体メモリ装置３００のサブワードラインの自体抵抗の半分になる。したがって、第２トランジスタの第２端に接続されたメタルラインの間隔を減らすことができる。
【００８４】
図５は、本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
【００８５】
図５は、メモリセルブロックＣＢＬＫ１を駆動するワードライン駆動部ＷＤＵ１と、ワードライン駆動回路ＷＤＣ１を制御する第１及び第２デコーディング部ＸＰＤＥＣ１、ＸＰＤＥＣ２とを簡略に図示する。
【００８６】
図５は、第１及び第２デコーディング部ＸＰＤＥＣ１、ＸＰＤＥＣ２が備える第１及び第２インバータをそれぞれＩ１及びＩ２と表示する。第１及び第２インバータＩ１、Ｉ２の出力端は、メモリセルブロックＣＢＬＫ１にカラム方向において隣接したメモリセルブロックＣＢＬＫ２、ＣＢＬＫ３を駆動するワードライン駆動部ＷＤＵ２、ＷＤＵ３のワードライン駆動回路ＷＤＣ２、ＷＤＣ３に接続されている。
【００８７】
すなわち、図５の半導体メモリ装置５００は、図４の第１デコーディング部ＸＰＤＥＣ１と第２デコーディング部ＸＰＤＥＣ２とを上下メモリセルブロックＣＢＬＫ２、ＣＢＬＫ３が共有して使用する構造を有する。これにより、コアの面積をさらに減少させることができる。
【００８８】
図６は、本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
【００８９】
図６の半導体メモリ装置６００は、図３の半導体メモリ装置３００で一本のグローバルワードラインに接続されたサブワードラインの数を拡張したものである。図６においてｎ、すなわちグローバルワードラインの数は１２８本であり、一本のグローバルワードラインに接続されたサブワードラインの数ｍは、８である。
【００９０】
図６の半導体メモリ装置６００は、図３の半導体メモリ装置３００に比べてグローバルワードラインに接続されたサブワードラインの数を２倍に増やしたものである。従来の半導体メモリ装置２００と同様に、グローバルワードラインに接続されたサブワードラインが一つのアドレス信号によって選択される場合、グローバルワードラインに接続されたサブワードラインの数が４本から８本に増加すれば、アドレス信号を伝送するメタルラインもやはり４本から８本に比例して増加せねばならない。
【００９１】
ところが、本発明の好適な実施の形態に係る半導体メモリ装置では、グローバルワードラインに接続されたサブワードラインの数が４本から８本に２倍増加しても、アドレス信号を伝送するメタルラインの数は２本だけ追加するだけで済む。したがって、本発明の好適な実施の形態に係るメモリ装置の構造は、メモリアレイが大きくなるほどさらに効果的である。
【００９２】
すなわち、従来の半導体メモリ装置構造に比べて一本のグローバルワードライン当たりさらに多くのサブワードラインが割り当てられる。また、グローバルワードライン当たり接続されたサブワードラインの数を増やさなくても、アドレス信号を伝送するメタルラインの減少によるレイアウト面積が減少するというメリットもある。
【００９３】
図７は、本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
【００９４】
図７を参照すれば、本発明の好適な他の実施形態に係る半導体メモリ装置７００は、ｎ(自然数)本のグローバルワードラインと、前記グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードラインとをそれぞれ備える複数個のメモリセルブロックＣＢＬＫ１〜ＣＢＬＫq、前記それぞれのメモリセルブロックＣＢＬＫ１〜ＣＢＬＫqに対応し、それぞれのメモリセルブロック内部の前記サブワードラインを駆動する複数個のワードライン駆動部ＷＤＵ１〜ＷＤＵq、及びｊ(自然数)ビットの第１アドレス信号及びｋ(自然数)ビットの第２アドレス信号をデコーディングして、前記ワードライン駆動部に印加する第１デコーディング部ＸＰＤＥＣ１を備える。
【００９５】
それぞれのメモリセルブロック及びそれぞれのワードライン駆動部の構造は、図３に開示された構造と同様である。ワードライン駆動部ＷＤＵ１〜ＷＤＵq内部のワードライン駆動回路がＷＤＣ１〜ＷＤＣqとして簡単に示される。
【００９６】
図７の半導体メモリ装置７００は、図４の半導体メモリ装置４００のように、第２デコーディング部ＸＰＤＥＣ２をさらに備え得る。そして、あらゆるメモリセルブロックＣＢＬＫ１〜ＣＢＬＫqを駆動するあらゆるワードライン駆動部ＷＤＵ１〜ＷＤＵqが第１デコーディング部ＸＰＤＥＣ１と第２デコーディング部ＸＰＤＥＣ２とを共有して使用する構造を有する。これにより、コアの面積をさらに減少させることができる。
【００９７】
ワードライン駆動部や第１及び第２デコーディング部ＸＰＤＥＣ１、ＸＰＤＥＣ２の動作は、前述されたので、その詳細な説明を省略する。
【００９８】
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決定されねばならない。
【産業上の利用可能性】
【００９９】
本発明は、半導体メモリ装置の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【０１００】
【図１】一般的な相変化メモリセルを示す図面である。
【図２】一般的な相変化メモリ装置のコア構造を示す図面である。
【図３】本発明の好適な実施の形態に係る半導体メモリ装置を示す図面である。
【図４】本発明の好適な他の実施の形態に係る半導体メモリ装置を示す図面である。
【図５】本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
【図６】本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
【図７】本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
【符号の説明】
【０１０１】
２００、３００、４００、５００、６００、７００  半導体メモリ装置
ＣＢＬＫ  メモリセルブロック
ＣＣ０_０〜ＣＣｎ−１_１  制御回路
ＣＴＲ１、ＣＴＲ２  第１及び第２制御トランジスタ
Ｉ１０、Ｉ１１  第１インバータ
Ｉ２０、Ｉ２１  第２インバータ
ＧＷＬ０〜ＧＷＬｎ−１  グローバルワードライン
ＳＬ００〜ＳＬ１１  メタルライン
ＳＷＬ０〜ＳＷＬ(ｎ×ｍ−１)   サブワードライン
ＴＲ１、ＴＲ２   第１及び第２トランジスタ
ＶＤＤ  電源電圧
ＶＳＳ  接地電圧
ＷＤＣ０〜ＷＤＣ(ｎ×ｍ−１)   ワードライン駆動回路
ＷＤＵ  ワードライン駆動部
Ｘ０_０〜Ｘ１_１  アドレス信号
ＸＰＤＥＣ１、ＸＰＤＥＣ２  第１及び第２デコーディング部
ＹＰＡＳＳ  カラム選択回路
【図１】
2006269057.tif 000003
【図２】
2006269057.tif 000004
【図３】
2006269057.tif 000005
【図４】
2006269057.tif 000006
【図５】
2006269057.tif 000007
【図６】
2006269057.tif 000008
【図７】
2006269057.tif 000009