(57)【要約】      （修正有）【課題】熱履歴が少なく、半導体素子を低荷重で回路基板に押し付けるだけで済み、回路基板と半導体素子の間に熱膨張係数の差があってもせん断歪みによって生じていた導通不良を低減できる実装方法を提供する。【解決手段】半導体素子１に形成された凸状の第１電極２に対応して、配線基板３に凹部が形成された第２電極４とこの第２電極４の外側に配置された未硬化の絶縁膜層１１を形成し、第２電極４の凹部に第１電極２を挿入した状態で配線基板３の絶縁膜層１１を収縮させて第１電極２の外周側に第２電極４を押し付けた状態で硬化させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子に形成された第１電極と配線基板に形成された第２電極とが導通状態となるように前記半導体素子を前記配線基板に実装するに際し、
前記配線基板における前記半導体素子の実装位置に、前記半導体素子に形成された凸状の前記第１電極に対応して凹部が形成された前記第２電極とこの第２電極の外側に配置された未硬化の絶縁膜層を形成し、
前記第２電極の凹部に前記第１電極を挿入した状態で前記配線基板の前記絶縁膜層を収縮させて前記第１電極の外周側に前記第２電極を押し付けた状態で硬化させる
半導体素子の実装方法。
【請求項２】
半導体素子に形成された第１電極と配線基板に形成された第２電極とが導通状態となるように前記半導体素子を前記配線基板に実装するに際し、
前記配線基板の実装位置に形成された凸状の前記第２電極に対応して、前記半導体素子には凹部が形成された前記第１電極とこの第１電極の外側に配置された未硬化の絶縁膜層を形成し、前記第１電極の凹部に前記第２電極を挿入した状態で前記半導体素子の前記絶縁膜層を収縮させて前記第２電極の外周側に前記第１電極を押し付けた状態で硬化させる
半導体素子の実装方法。
【請求項３】
凹部が形成された第２電極の内周面の少なくとも一部の表面粗さを、半導体素子に形成された第１電極の表面粗さよりも粗くする
請求項１記載の半導体素子の実装方法。
【請求項４】
第１電極の先端を基端部よりも細くする
請求項１記載の半導体素子の実装方法。
【請求項５】
第２電極の凹部の形状を、奥端よりも開口部を広くする
請求項１記載の半導体素子の実装方法。
【請求項６】
前記第２電極の凹部に前記第１電極を挿入する前に、前記第２電極の凹部に接着材または導電性材料またはクリーム半田などの材料を入れる
請求項１記載の半導体素子の実装方法。
【請求項７】
第１電極が凸状の形成された半導体素子と、
配線基板における前記半導体素子の実装位置に前記第１電極に対応して凹部が形成された前記第２電極とこの第２電極の外側に配置された絶縁膜層が形成された配線基板と
を有し、未硬化の前記絶縁膜層に形成された凹部の内側に導電材料を蒸着して形成された前記第２電極の凹部に、前記第１電極を挿入した状態で前記配線基板の前記絶縁膜層を収縮させて硬化し前記第１電極の外周側に前記第２電極を押し付けて導通状態に実装した
実装体。
【請求項８】
凹状の形成された第１電極とこの第１電極の外側に配置された絶縁膜層が形成された半導体素子と、
前記半導体素子の実装位置に前記第１電極に対応して凸状の第２電極が形成された配線基板と
を有し、未硬化の前記絶縁膜層に形成された凹部の内側に導電材料を蒸着して形成された前記第１電極の凹部に、前記第２電極を挿入した状態で半導体素子の前記絶縁膜層を収縮させて硬化し前記第２電極の外周側に前記第１電極を押し付けて導通状態に実装した
実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子を配線基板に実装する方法に関する。
【背景技術】
【０００２】
（特許文献１）の図１には、回路基板と半導体素子の間に熱膨張係数の差があっても、突起電極と接続電極との係合によってせん断歪みによって生じていた導通不良を低減することを目的として、回路基板に形成された接続電極に凹部を形成し、実装すべき半導体素子には全部または一部が前記凹部に埋め込まれる突起電極が形成され、回路基板と半導体素子の間に封止樹脂を充填して実装する技術が示されている。
【０００３】
また、（特許文献２）の図３には、実装のし易さと強固な実装状態ならびに容易な取り外しを目的として、回路基板の実装位置にバンプ装着凹部を形成し、半導体素子には加熱により体積が収縮する形状記憶合金で形成されたバンプを形成し、加熱して体積を収縮させた状態で前記バンプをバンプ装着凹部に係合させ、次に冷却することによって前記収縮状態から膨張した前記バンプがバンプ装着凹部に接続固定する技術が示されている。電気接続はバンプ装着凹部の底部と前記バンプの先端との導通である。
【特許文献１】特開２００２−１７０８５２公報  図１
【特許文献２】特開２００２−２０８６０７公報  図３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら上記（特許文献１）の構成では、突起電極と接続電極との係合だけでなく回路基板と半導体素子の間に充填された封止樹脂とによって実装状態が維持されており、安定した実装状態を得るためには、突起電極と接続電極との係合の隙間を小さくするとともに、封止樹脂が硬化するまでは半導体素子を回路基板に押し付けていないといけない問題がある。厚みの薄いパッケージの半導体素子の場合には封止樹脂が硬化するまでの期間の押圧力が適当でなければ半導体素子の破壊が生じる。
【０００５】
また、（特許文献２）ではパンプが収縮するように加熱することが必要であって、熱履歴が大きくなる問題がある他、十分に冷まされてバンプが膨張するまでの期間にわたって半導体素子を回路基板に押し付けていないといけない問題がある。厚みの薄いパッケージの半導体素子の場合には半導体素子の破壊が生じる。
【０００６】
本発明は、従来に比べて熱履歴が少なく、従来のように実装作業中に半導体素子を低荷重で回路基板に押し付けるだけでも極めて良好な実装状態が得られ、回路基板と半導体素子の間に熱膨張係数の差があってもせん断歪みによって生じていた導通不良を低減できる半導体素子の実装方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１記載の半導体素子の実装方法は、半導体素子に形成された第１電極と配線基板に形成された第２電極とが導通状態となるように前記半導体素子を前記配線基板に実装するに際し、前記配線基板における前記半導体素子の実装位置に、前記半導体素子に形成された凸状の前記第１電極に対応して凹部が形成された前記第２電極とこの第２電極の外側に配置された未硬化の絶縁膜層を形成し、前記第２電極の凹部に前記第１電極を挿入した状態で前記配線基板の前記絶縁膜層を収縮させて前記第１電極の外周側に前記第２電極を押し付けた状態で硬化させることを特徴とする。
【０００８】
また、本発明の請求項２記載の半導体素子の実装方法は、半導体素子に形成された第１電極と配線基板に形成された第２電極とが導通状態となるように前記半導体素子を前記配線基板に実装するに際し、前記配線基板の実装位置に形成された凸状の前記第２電極に対応して、前記半導体素子には凹部が形成された前記第１電極とこの第１電極の外側に配置された未硬化の絶縁膜層を形成し、前記第１電極の凹部に前記第２電極を挿入した状態で前記半導体素子の前記絶縁膜層を収縮させて前記第２電極の外周側に前記第１電極を押し付けた状態で硬化させることを特徴とする。
【０００９】
また、本発明の請求項３記載の半導体素子の実装方法は、請求項１において、凹部が形成された第２電極の内周面の少なくとも一部の表面粗さを、半導体素子に形成された第１電極の表面粗さよりも粗くすることを特徴とする。
【００１０】
また、本発明の請求項４記載の半導体素子の実装方法は、請求項１において、第１電極の先端を基端部よりも細くすることを特徴とする。
また、本発明の請求項５記載の半導体素子の実装方法は、請求項１において、第２電極の凹部の形状を、奥端よりも開口部を広くすることを特徴とする。
【００１１】
また、本発明の請求項６記載の半導体素子の実装方法は、請求項１において、前記第２電極の凹部に前記第１電極を挿入する前に、前記第２電極の凹部に前記第１電極を挿入する前に、前記第２電極の凹部に接着材または導電性材料またはクリーム半田などの材料を入れることを特徴とする。
【００１２】
また、本発明の請求項７記載の実装体は、第１電極が凸状の形成された半導体素子と、配線基板における前記半導体素子の実装位置に前記第１電極に対応して凹部が形成された前記第２電極とこの第２電極の外側に配置された絶縁膜層が形成された配線基板とを有し、未硬化の前記絶縁膜層に形成された凹部の内側に導電材料を蒸着して形成された前記第２電極の凹部に、前記第１電極を挿入した状態で前記配線基板の前記絶縁膜層を収縮させて硬化し前記第１電極の外周側に前記第２電極を押し付けて導通状態に実装したことを特徴とする。
【００１３】
また、本発明の請求項８記載の実装体は、凹状の形成された第１電極とこの第１電極の外側に配置された絶縁膜層が形成された半導体素子と、前記半導体素子の実装位置に前記第１電極に対応して凸状の第２電極が形成された配線基板とを有し、未硬化の前記絶縁膜層に形成された凹部の内側に導電材料を蒸着して形成された前記第１電極の凹部に、前記第２電極を挿入した状態で半導体素子の前記絶縁膜層を収縮させて硬化し前記第２電極の外周側に前記第１電極を押し付けて導通状態に実装したことを特徴とする。
【発明の効果】
【００１４】
本発明の請求項１または請求項２に記載の半導体素子の実装方法によると、半導体素子と配線基板のうちの一方に設けられた凸状の電極の先端を他方に設けられた凹部が形成された電極に挿入し、前記凹部が形成された電極の外側に配置された未硬化の絶縁膜層を収縮硬化させて、変形した前記凹部が形成された電極が前記凸状の電極の外周側に押し付けられた良好な実装状態が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の半導体素子の実装方法を具体的な各実施の形態に基づいて説明する。
（実施の形態１）
図１〜図３と図１２（ａ）は本発明の（実施の形態１）を示す。
【００１６】
図１は半導体素子１に形成された第１電極２と配線基板３に形成された第２電極４とが導通状態となるように実装する本発明の実装方法の工程を示す。
先ず、図１（ａ）に示す半導体素子１には、図２に示す工程で第１電極２が形成されている。
【００１７】
図２（ａ）（ｂ）に示すように、半導体素子１の端子電極５が形成されている側に端子電極５を覆うように形成したレジスト６を、マスク７を介して選択的に紫外光（ＵＶ）によって露光する。マスク７は、ここではそれぞれ端子電極５の上方位置に透過窓８が形成されている。露光の完了したレジスト６を現像して未硬化の部分を除去して図２（ｃ）のように端子電極５に達する孔９が形成される。
【００１８】
次に、図２（ｄ）に示すように孔９の内側にかけてＡｕをスパッタリングしてＡｕ膜２ｂを形成する。さらにＡｕ膜２ｂにＡｕを電解メッキして孔９の内側をＡｕで満たし、レジスト６の上のＡｕ膜２ｂを除去して、図２（ｅ）の状態から図２（ｆ）に示すようにレジスト６を除去して図１（ａ）に示した凸状の第１電極２を有した半導体素子１を形成する。ここではそれぞれの第１電極２は円柱形である。
【００１９】
また、図１（ａ）に示す配線基板３には、図３に示す工程で第２電極４が形成されている。
図３（ａ）（ｂ）に示すように、配線基板３の接続電極１０が形成されている側に接続電極１０を覆うように未硬化の絶縁膜層１１を形成し、その上に図３（ｃ）に示すように形成したレジスト１２を、マスク１３を介して選択的に紫外光（ＵＶ）によって露光する。マスク１３は、ここではそれぞれ接続電極１０の上方位置に透過窓１４が形成されている。露光の完了したレジスト１２を現像して未硬化の部分を除去して図３（ｄ）のように除去した後に絶縁膜層１１を選択的にエッチングして図３（ｅ）に示すように接続電極１０に達する孔１５が形成される。
【００２０】
次に、図３（ｆ）に示すように孔１５の内側にかけてＡｕを蒸着してＡｕ膜１６を形成する。さらに、レジスト１２を図３（ｇ）に示すように除去して図１（ａ）に示した、凹部が形成された第２電極４とこの第２電極４の外側に配置された未硬化の絶縁膜層１１を形成した配線基板３を形成する。ここでは絶縁膜層１１としてエポキシ系樹脂を使用し、第２電極４の厚みは１．０μｍであった。第２電極４の厚みの範囲は０．１μｍ〜５．０μｍならよい。図１２（ａ）に平面図を示す。
【００２１】
このようにして製作した半導体素子１の第１電極２を、図１（ｂ）に示すように配線基板３の第２電極４に挿入し、例えば配線基板３を加熱して未硬化の絶縁膜層１１を硬化させる。硬化が始まると絶縁膜層１１は収縮して第２電極４が収縮した絶縁膜層１１によって内側に向かって圧縮される。
【００２２】
この圧縮によって第２電極４は変形して第１電極２の外周側に押し付けられて確実な導通状態が得られる。この状態では配線基板３と半導体素子１の間に熱膨張係数の差があってもせん断歪みによる導通不良は従来に比べて低減できた。
【００２３】
（実施の形態２）
図４は本発明の（実施の形態２）を示す。
図１では第２電極４は開口部４ａから奥端にかけて同一径であったが、この図４（ａ）では、第２電極４の開口部４ａが奥端４ｂよりも僅かに広がっている。
【００２４】
このように構成した場合には、第１電極２の先端を第２電極４に挿入しやすく、作業性が良好である。図４（ｂ）はこの場合の実装完了状態を示している。
（実施の形態３）
図５は本発明の（実施の形態３）を示す。
【００２５】
図１では第１電極２は先端から基端にかけて同一径であったが、この図５（ａ）では、第１電極２の先端２ａが僅かに細く形成されている。例えば第１電極２の先端の角部の面取りが行われている。
【００２６】
このように構成した場合には、第１電極２の先端を第２電極４に挿入しやすく、作業性が良好である。図５（ｂ）はこの場合の実装完了状態を示している。
（実施の形態４）
図６は本発明の（実施の形態４）を示す。
【００２７】
図１では第１電極２は先端から基端にかけて同一径、第２電極４は凹部の開口部４ａから奥端４ｂにかけて同一径であったが、この図６（ａ）では、第１電極２の先端が僅かに細く形成され、かつ第２電極４の開口部４ａが奥端４ｂよりも僅かに広がっている。
【００２８】
このように構成した場合には、第１電極２の先端を第２電極４にさらに挿入しやすく、作業性が良好である。図６（ｂ）はこの場合の実装完了状態を示している。
（実施の形態５）
図７は本発明の（実施の形態５）を示す。
【００２９】
図１では第２電極４の内周面は第１電極２の外周面と同じく滑らかであったが、この図７（ａ）では、第２電極４の内周面は第１電極２の外周面の表面粗さよりも粗く形成されている。図７（ｂ）はこの場合の実装完了状態を示しており、第２電極４の内周面がより確実に第１電極２に接触して接触抵抗の低減に効果的である。
【００３０】
なお、（実施の形態２）〜（実施の形態４）においても同様に実施できる。
（実施の形態６）
図８は本発明の（実施の形態６）を示す。
【００３１】
ここでは図８（ａ）に示したように、第２電極４の内周面は、開口部４ａから第１電極２の外周面と同じく滑らかで、続いて奥端４ｂにかけて第２電極４の内周面は第１電極２の外周面の表面粗さよりも粗く形成されている。図８（ｂ）はこの場合の実装完了状態を示しており、第１電極２の先端を第２電極４に挿入しやすく、より良好な電気接続が得られた。
【００３２】
なお、（実施の形態２）〜（実施の形態４）においても同様に実施できる。
（実施の形態７）
図９と図１２（ｂ）は本発明の（実施の形態７）を示す。
【００３３】
図１では配線基板３に形成された各第２電極４は図１２（ａ）に示すように、それぞれ独立した凹部に形成されていたが、この実施の形態では図９（ａ）と図１２（ｂ）に示すように、各第２電極４で共通の凹部１７の内側に、スパッタリングと蒸着によって形成したＡｕの第２電極４が形成されている。この第２電極４は端子電極１０の上面に密着した水平部４ｈとこの水平部４ｈから垂直に形成された側面部４ｖとで構成されている。第２電極４の外側には未硬化の絶縁膜層１１が形成されている。
【００３４】
図２に示したように製作した半導体素子１の第１電極２の先端を、このように製作した配線基板３に図９（ｂ）に示すように挿入し、例えば配線基板３を加熱して未硬化の絶縁膜層１１を硬化させる。硬化が始まると絶縁膜層１１は収縮して第２電極４が収縮した絶縁膜層１１によって内側に向かって圧縮される。
【００３５】
この圧縮によって第２電極４の側面部４ｖが変形して第１電極２の外周側に押し付けられて確実な導通状態が得られる。図９（ｃ）はこの場合の実装完了状態を示しており、この状態では配線基板３と半導体素子１の間に熱膨張係数の差があっても、せん断歪みによる導通不良は従来に比べて低減できた。
【００３６】
なお、（実施の形態２）〜（実施の形態７）においても同様に実施できる。
（実施の形態８）
図１０は本発明の（実施の形態８）を示す。
【００３７】
図１では半導体素子１の第１電極２を配線基板３の第２電極４に挿入する際には、第２電極４の凹部には何も入れられていなかったが、この実施の形態では図１０（ａ）に示すように、第２電極４の凹部に第１電極２を挿入する前に、第２電極４の凹部に適量の接着材または導電性材料またはクリーム半田などの材料１８を入れることによって、図１０（ｂ）に示す実装完了状態では凹部に適量の材料１１を入れることによってより良好な導通状態安定して維持できる。
【００３８】
なお、（実施の形態２）〜（実施の形態７）においても同様に実施できる。
上記の各実施の形態において第１電極２は円柱形であったが、三角柱または四角柱またはそれ以上の多角柱などであっても同様に実施できる。
【００３９】
（実施の形態９）
図１１は本発明の（実施の形態９）を示す。
図１では半導体素子１に凸状の第１電極２を形成し、配線基板３に凹部を有する第２電極４を設けたが、配線基板３の接続電極１０に凸状の第２電極４０を設け、半導体素子１に凹部を有する第１電極２０を設けても同様に実施できる。具体的には、図１１（ａ）に示すように配線基板３の実装位置に形成された凸状の第２電極４０に対応して、半導体素子１には凹部が形成された第１電極２０と、この第１電極２０の外側に配置された未硬化の絶縁膜層１１を形成し、図１１（ｂ）に示すように第１電極２０の凹部に第２電極４０を挿入した状態で、例えば半導体素子１を加熱して未硬化の絶縁膜層１１を硬化させる。硬化が始まると絶縁膜層１１は収縮して第１電極２０が収縮した絶縁膜層１１によって内側に向かって圧縮される。
【００４０】
この圧縮によって第１電極２０は変形して第２電極４０の外周側に押し付けられて確実な導通状態が得られる。図１１（ｃ）はこの場合の実装完了状態を示しており、この状態では配線基板３と半導体素子１の間に熱膨張係数の差があってもせん断歪みによる導通不良は従来に比べて低減できた。
【００４１】
なお、この（実施の形態９）の凸状の電極と凹部を有する電極においても同様に（実施の形態２）〜（実施の形態８）を実施することができる。
【産業上の利用可能性】
【００４２】
本発明はフリップチップ実装などに使用して特に有効である。
【図面の簡単な説明】
【００４３】
【図１】本発明の半導体素子の実装方法の（実施の形態１）の工程図
【図２】同実施の形態の第１電極の形成工程図
【図３】同実施の形態の第２電極の形成工程図
【図４】本発明の半導体素子の実装方法の（実施の形態２）の要部工程図
【図５】本発明の半導体素子の実装方法の（実施の形態３）の要部工程図
【図６】本発明の半導体素子の実装方法の（実施の形態４）の要部工程図
【図７】本発明の半導体素子の実装方法の（実施の形態５）の要部工程図
【図８】本発明の半導体素子の実装方法の（実施の形態６）の要部工程図
【図９】本発明の半導体素子の実装方法の（実施の形態７）の要部工程図
【図１０】本発明の半導体素子の実装方法の（実施の形態８）の要部工程図
【図１１】本発明の半導体素子の実装方法の（実施の形態９）の要部工程図
【図１２】本発明の半導体素子の実装方法の（実施の形態１）と（実施の形態７）の平面図
【符号の説明】
【００４４】
１    半導体素子
２    凸状の第１電極
２ａ    第１電極２の先端
２ｂ    Ａｕ膜
３    配線基板
４    凹部を有する第２電極
４ａ    第２電極４の開口部
４ｂ    第２電極４の奥端
４ｈ    第２電極４の水平部
４ｖ    第２電極４の側面部
５    端子電極
６    レジスト
７    マスク
８    透過窓
９    孔
１０    接続電極
１１    未硬化の絶縁膜層
１２    レジスト
１３    マスク
１４    透過窓
１５    孔
１６    Ａｕ膜
１７    第２電極４で共通の凹部
１８    接着材または導電性材料またはクリーム半田などの材料
２０    凹部を有する第１電極
４０    凸状の第２電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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