(57)【要約】【課題】  入力オフセット電圧が小さく、かつ大振幅の入力電圧に対する線形性に優れた電圧電流変換回路を提供する。【解決手段】  反転入力端子と接地された非反転入力端子、これらの各入力端子への入力信号の差電圧を増幅して出力する出力端子を有し、この出力端子が接続経路１ａによって反転入力端子に接続された演算増幅部１と、この演算増幅部１の出力端子から接続経路１ａに出力される出力電流Ｉに比例する電流を外部に出力するαＩ回路２と、入力抵抗Ｒ３と、キャパシタＣ３とから積分器が構成される。入力端子３は、入力抵抗Ｒ３を介して演算増幅部１の反転入力端子に接続される。αＩ回路２は接続経路１ａに流れる出力電流Ｉのα倍の電流ｉを積分器の出力端子４に出力する。演算増幅部１とαＩ回路２は、一体の半導体集積回路として構成され、キャパシタＣ３を外付けするための外部端子５が１つだけ設けられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１、第２の入力端子、および前記各入力端子への入力信号の差電圧を増幅して出力する出力端子を有する演算増幅部と、
前記第１の入力端子と前記出力端子を接続する接続経路と、
前記出力端子から前記接続経路に出力される出力電流に比例した電流を外部に出力する比例電流出力部と、
を備えたことを特徴とする演算増幅回路。
【請求項２】
前記演算増幅部は、
前記入力信号の差電圧を増幅する差動増幅段と、
直列接続された第１および第２の出力トランジスタからなる出力段と、
を備え、
前記比例電流出力部は、
前記第１および第２の出力トランジスタに対してそれぞれ所定のミラー比で電流を出力する第３および第４の出力トランジスタを備え、
前記第３および第４の出力トランジスタを直列に接続して、これら第３および第４の出力トランジスタの接続点を外部端子とすることを特徴とする請求項１記載の演算増幅回路。
【請求項３】
少なくとも前記差動増幅段、前記第１ないし第４の出力トランジスタを一体の半導体集積回路として構成したことを特徴とする請求項２記載の演算増幅回路。
【請求項４】
前記接続経路が結線であることを特徴とする請求項１ないし３のいずれかに記載の演算増幅回路。
【請求項５】
第１、第２の入力端子、および前記各入力端子への入力信号の差電圧を増幅して出力する出力端子を有する演算増幅部と、
前記第１の入力端子と前記出力端子を接続する接続経路と、
前記出力端子から前記接続経路に出力される出力電流に比例した電流を外部に出力する比例電流出力部と、
前記演算増幅部の第１の入力端子に一端が接続され、他端から入力信号が供給される第１のインピーダンス素子と、
前記比例電流出力部の電流出力端子に一端が接続され、他端が接地された第２のインピーダンス素子と、
を備えたことを特徴とする積分器。
【請求項６】
前記第１のインピーダンス素子は抵抗回路であって、前記第２のインピーダンス素子はキャパシタ回路であることを特徴とする請求項５記載の積分器。
【請求項７】
前記第１のインピーダンス素子は抵抗回路であって、前記第２のインピーダンス素子はキャパシタと抵抗の直列回路であることを特徴とする請求項５記載の積分器。
【請求項８】
前記接続経路が結線であることを特徴とする請求項５ないし７のいずれかに記載の積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１、第２の入力端子、および入力端子に入力する各信号の差電圧を電流に変換して出力する出力端子を有する演算増幅回路およびこれを用いた積分器に関し、とくにキャパシタ用の外部端子を１端子だけ設けて構成される積分器に関する。
【背景技術】
【０００２】
図７は、一般的なオペアンプを用いて構成された積分器の一例を示す回路図である。
この積分器において、オペアンプ１０の反転入力端子に接続された抵抗Ｒ１は、入力信号ＩＮの電圧Ｖｉｎに比例する電流ｉ（＝Ｖｉｎ／Ｒ１）を生成するために用いられる入力抵抗であって、キャパシタＣ１には電流ｉが流れ込むことになる。特許文献１には、演算増幅器（オペアンプ）を用いたこの種の積分器回路についての記載がある。
【０００３】
ここでは、出力電圧Ｖｏｕｔは入力信号ＩＮの電圧値Ｖｉｎにより決まる電流ｉの時間積分に比例する。すなわち、この積分器回路の伝達関数Ｔ１（ｓ）は下記（１）式のようになる。
【０００４】
Ｔ１（ｓ）＝Ｖｏｕｔ／Ｖｉｎ
＝−１／（ｓＣ１・Ｒ１）…（１）
ところで、この積分器を半導体集積回路によって実現する場合、キャパシタＣ１を外付けするためには２つの外部端子が必要である。キャパシタＣ１を半導体集積回路に内蔵することができれば外付け用の外部端子は不要になるが、積分器の時定数は抵抗Ｒ１とキャパシタＣ１の積で決まり、半導体集積回路内に実現可能な抵抗Ｒ１の大きさにも限度があることから、ある程度大きい時定数の積分器を構成しようとすれば、キャパシタＣ１を半導体集積回路に内蔵することができなくなる。
【０００５】
特許文献１に示されている積分器回路は、スペクトラム拡散受信機の相関器に用いられるものであって、高い周波数成分の入力に対しても正確な積分動作を行うことが必要になる。そこで、良好な線形性をもち、高出力抵抗の信号源に対して安定に動作し、しかも十分な直流利得を得るために、オペアンプにかえてＣＭＯＳ構成のトランスコンダクタンスアンプが用いられることがあった。
【０００６】
図８は、トランスコンダクタンスアンプを用いて構成されたＧｍ−Ｃ型積分器の一例を示す回路図である。
このＧｍ−Ｃ型積分器では、キャパシタＣ２がその出力端子と接地間に設けられている。ここで、トランスコンダクタンスアンプのトランスコンダクタンス（相互コンダクタンス）をｇｍとすると、トランスコンダクタンスアンプの出力端子から電流ｉ（＝−ｇｍ・Ｖｉｎ）が流れ出るとき、Ｇｍ−Ｃ型積分器の伝達関数Ｔ２（ｓ）は下記（２）式のようになる。
【０００７】
Ｔ２（ｓ）＝Ｖｏｕｔ／Ｖｉｎ
＝−ｇｍ／（ｓＣ２）…（２）
図８に示すように、Ｇｍ−Ｃ型積分器では、キャパシタＣ２を外付けするための外部端子が１つで済む。また、半導体集積回路で実現可能な相互コンダクタンスｇｍの値には受動抵抗よりも自由度があり、より大きな時定数を有する積分器をキャパシタ内蔵で実現することも可能である。
【０００８】
図９は、従来のＣＭＯＳオペアンプの一例を示す回路構成図である。
図９のＣＭＯＳオペアンプは、Ｐチャネル型のＭＯＳＦＥＴ（以下ではＰＭＯＳトランジスタという。）Ｍ２１〜Ｍ２５と、Ｎチャネル型のＭＯＳＦＥＴ（以下ではＮＭＯＳトランジスタという。）Ｍ２６〜Ｍ２８と、定電流源Ｉｂとから構成され、これらは２つの電源端子ＶＤＤとＶＳＳとの間に配置されている。そして、ＰＭＯＳトランジスタＭ２４のゲート端子には反転入力信号ＩＮ（−）が、ＰＭＯＳトランジスタＭ２５のゲート端子には非反転入力信号ＩＮ（＋）がそれぞれ供給され、ＰＭＯＳトランジスタＭ２３とＮＭＯＳトランジスタＭ２８のドレイン端子が共通に接続され、それが出力端子ＯＵＴとなって出力信号が取り出される。
【０００９】
図１０は、トランスコンダクタンスアンプの一例を示す回路構成図である。このトランスコンダクタンスアンプは、ＰＭＯＳトランジスタＭ１〜Ｍ７と、ＮＭＯＳトランジスタＭ８〜Ｍ１１と、定電流源Ｉｂと、ソース抵抗Ｒ０とから構成され、これらは２つの電源端子ＶＤＤとＶＳＳとの間に配置されている。
【００１０】
図１１は、トランスコンダクタンスアンプの別の例を示す回路構成図である。このトランスコンダクタンスアンプでは、図１０のトランスコンダクタンスアンプに対しＰＭＯＳトランジスタＭ３２、ＮＭＯＳトランジスタＭ３９，Ｍ４１，Ｍ４４などを追加することにより、トランスコンダクタンスアンプの入力電圧に対する出力電流の線形性が改善されている。
【００１１】
図１１のような回路構造を採用したトランスコンダクタンスアンプについては、非特許文献１に記載がある。この非特許文献１に記載されたトランスコンダクタンスアンプでは、トランスコンダクタンスアンプの回路構造が複雑化するために入力オフセット電圧の点で好ましくない。
【特許文献１】特開平１−１９３９８１号公報（第４−５頁、第３図）
【非特許文献１】木村克治監修，「携帯無線端末のＣＭＯＳ化のためのアナログ回路設計技術」，株式会社トリケップス，１９９９年１２月１６日，ｐｐ．１１４−１１５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、一般にトランスコンダクタンスアンプはオペアンプと比べると、製造プロセスで生じる素子のばらつきによって入力オフセット電圧が大きくなり易いという問題があった。
【００１３】
以下では、図９に示すＣＭＯＳオペアンプと、図１０に示すＣＭＯＳ構成のトランスコンダクタンスアンプとを比較しながら、この問題点について説明する。
図１０に示すトランスコンダクタンスアンプのトランスコンダクタンスの値ｇｍは、入力回路を構成するＰＭＯＳトランジスタＭ６、Ｍ７の特性と抵抗Ｒ０の大きさによって決まる。また、オペアンプ、トランスコンダクタンスアンプのいずれの回路構造であっても、入力回路を構成するＰＭＯＳトランジスタＭ２４，Ｍ２５やＭ６、Ｍ７の特性が入力オフセット電圧に大きく影響する。
【００１４】
しかし、図９に示すＣＭＯＳオペアンプでは、ＰＭＯＳトランジスタＭ２４，Ｍ２５以外のＭＯＳトランジスタのばらつきによる影響は小さい。ＰＭＯＳトランジスタＭ２２とＭ２３、ＮＭＯＳトランジスタＭ２７とＭ２８は、それぞれカレントミラーを構成しており、それらのミラー比のミスマッチにより生じる出力オフセット電圧は、通常、オペアンプの利得が十分に高いために無視できる。また、ＮＭＯＳトランジスタＭ２６とＭ２７のミスマッチに関しても、ＰＭＯＳトランジスタＭ２４とＭ２５の小信号トランスコンダタンスが十分に大きければ、その影響は小さいものとなる。
【００１５】
一方、図１０に示すトランスコンダクタンスアンプでは、ＰＭＯＳトランジスタＭ２とＭ５、Ｍ３とＭ４、およびＮＭＯＳトランジスタＭ８とＭ９、Ｍ１０とＭ１１の４組のカレントミラー回路におけるミスマッチが、入力オフセット電圧（見方を変えれば、出力オフセット電流）に影響する。ただし、ＰＭＯＳトランジスタＭ６とＭ７のドレイン電流の差を直接１組のカレントミラー回路で取り出すような構造であれば、入力オフセット電圧に影響のある素子数は少なくなるが、そうした場合には出力電圧範囲は同相入力電圧に依存し、極度に制限される。
【００１６】
カレントミラー回路のミスマッチにより、非反転入力信号ＩＮ（＋）と反転入力信号ＩＮ（−）の差動電圧ＶｉｎｐとＶｉｎｍが等しい状態で出力オフセット電流Ｉｏｆｆが出力されているとき、これを０にするために必要な入力端子に加える差動電圧は、相互コンダクタンスｇｍを用いて（−Ｉｏｆｆ／ｇｍ）で与えられる。通常、相互コンダクタンスｇｍは入力回路のＭＯＳトランジスタの小信号トランスコンダクタンスよりもかなり小さな値であり、オペアンプの場合と比べて、カレントミラー回路のミスマッチの影響は大きい。各素子の特性のばらつきが同程度であっても、バイアス電流を減らせばオフセット電流Ｉｏｆｆを小さくすることは可能であるが、出力可能な電流値や使用可能な周波数帯域の面で限界があった。
【００１７】
また、トランスコンダクタンスアンプでは、トランスコンダクタンスｇｍが入力回路を構成するＰＭＯＳトランジスタＭ６，Ｍ７の特性に依存するため、大振幅の入力信号に対する線形性は良くない（非線形特性が現れる。）。とくに、入力オフセット電圧を抑えるためにバイアス電流を小さくした場合には、ＰＭＯＳトランジスタＭ６とＭ７の小信号トランスコンダクタンスが小さくなるため、上記非線形特性のトランスコンダクタンスアンプのトランスコンダクタンスｇｍに対する影響はより大きくなる。
【００１８】
本発明はこのような点に鑑みてなされたものであり、入力オフセット電圧が小さく、かつ大振幅の入力電圧に対する線形性に優れた電圧電流変換機能を備えた演算増幅回路を提供することを目的とする。
【００１９】
また、本発明の別の目的は、１つの外部端子にキャパシタだけが外付けされた積分器を提供することである。
【課題を解決するための手段】
【００２０】
本発明では、上記問題を解決するために、第１、第２の入力端子、および前記各入力端子への入力信号の差電圧を増幅して出力する出力端子を有する演算増幅部と、前記第１の入力端子と前記出力端子を接続する接続経路と、前記出力端子から前記接続経路に出力される出力電流に比例した電流を外部に出力する比例電流出力部とを備えたことを特徴とする演算増幅回路が提供される。
【００２１】
また、本発明の積分器は、第１、第２の入力端子、および前記各入力端子への入力信号の差電圧を増幅して出力する出力端子を有する演算増幅部と、前記第１の入力端子と前記出力端子を接続する接続経路と、前記出力端子から前記接続経路に出力される出力電流に比例した電流を外部に出力する比例電流出力部と、前記演算増幅部の第１の入力端子に一端が接続され、他端から入力信号が供給される第１のインピーダンス素子と、前記比例電流出力部の電流出力端子に一端が接続され、他端が接地された第２のインピーダンス素子とを備えたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、入力オフセット電圧が比較的小さく、大振幅の入力電圧に対する線形性に優れ、１つの外部端子だけでキャパシタを外付け可能な演算増幅回路および積分器が提供できる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照してこの発明の実施の形態について説明する。図１は、本発明の積分器を示す回路図である。
この積分器は、反転入力端子（第１の入力端子）と接地された非反転入力端子（第２の入力端子）、これらの各入力端子への入力信号の差電圧を増幅して出力する出力端子を有し、この出力端子が接続経路１ａによって反転入力端子に接続された演算増幅部（オペアンプ）１と、この演算増幅部１の出力端子から接続経路１ａに出力される出力電流Ｉに比例する電流を外部に出力する比例電流出力回路（以下、αＩ回路という。）２と、入力抵抗Ｒ３と、キャパシタＣ３とから構成されている。この積分器の入力端子３は、入力抵抗Ｒ３を介して演算増幅部１の反転入力端子に接続されている。また、αＩ回路２は一端が接地され、他端が積分器の出力端子４に接続されていて、接続経路１ａに流れる演算増幅部１の出力電流Ｉのα倍の電流ｉ（＝αＩ）を積分器の出力端子４に出力する。このαＩ回路２は、後述するように、実際にはカレントミラー接続されたトランジスタによって構成されている。
【００２４】
ここでは、演算増幅部１とαＩ回路２が一体の半導体集積回路として構成されており、キャパシタＣ３を外付けするための外部端子５が１つだけ設けられている。したがって、演算増幅部１に対して、その接続経路１ａに出力される出力電流に比例した電流を出力するαＩ回路２を付加し、さらに演算増幅部１に入力抵抗Ｒ３を接続するとともにαＩ回路２の出力と接地間にキャパシタＣ３を接続することにより積分器を構成できるから、キャパシタＣ３の外付けに必要な端子が１つで済むという利点がある。
【００２５】
この積分器回路の伝達関数Ｔ３（ｓ）は、αＩ回路２のミラー比をαとするとき下記（３）式のようになる。
Ｔ３（ｓ）＝Ｖｏｕｔ／Ｖｉｎ
＝−α／（ｓＣ３・Ｒ３）…（３）
すなわち、この比例定数αの値を小さく設定しておくことによって、図７に示す従来の積分器では外付けされていたキャパシタＣ１に替えて、容量値がそれ程に大きくないキャパシタＣ３を用いたとしても、大きな時定数を有する積分器が実現できる。したがって、この積分器を構成する半導体集積回路がキャパシタＣ３を簡単に内蔵できるようになり、従来の積分器を構成する半導体集積回路に比べて有利である。また、図１に示す演算増幅部１の伝達関数Ｔ３（ｓ）は入力抵抗Ｒ３のような受動素子だけで決めることができるため、図７に示す通常のオペアンプを用いた従来の積分器と同様に、大振幅の入力信号に対する線形性も優れている。
【００２６】
図２は、本発明の実施形態に係る演算増幅回路を示す回路構成図である。なお、図１の接続経路１ａに相当する結線は、ここには図示されていない。
この回路は、図９に示すＣＭＯＳオペアンプと同等に構成された演算増幅部に、コンデンサＣｃと抵抗Ｒｃの直列回路からなる位相補償回路が付加され、さらに演算増幅部の出力側に、ＰＭＯＳトランジスタＭ４９とＮＭＯＳトランジスタＭ５０からなるＣＭＯＳ構成の出力段を接続し、ＰＭＯＳトランジスタＭ４９とＮＭＯＳトランジスタＭ５０の共通接続されたドレイン端子を第２の出力端子ＯＵＴ２とし、第１の出力端子ＯＵＴ１から出力される電流値に比例する電流を第２の出力端子ＯＵＴ２から出力するようにしたものである。
【００２７】
ここで、ＰＭＯＳトランジスタＭ４９のソース端子は電源端子ＶＤＤに接続され、そのゲート端子は演算増幅部の出力段を構成するＰＭＯＳトランジスタＭ２３のゲート端子に接続されている。また、ＮＭＯＳトランジスタＭ５０のソース端子は電源端子ＶＳＳに接続され、そのゲート端子は演算増幅部の出力段を構成する他方のＮＭＯＳトランジスタＭ２８のゲート端子に接続されている。
【００２８】
ＰＭＯＳトランジスタＭ２１〜Ｍ２５とＮＭＯＳトランジスタＭ２６〜Ｍ２８は、図９に示すＣＭＯＳオペアンプに相当する演算増幅部を構成している。また、ＰＭＯＳトランジスタＭ４９とＮＭＯＳトランジスタＭ５０はそれぞれＰＭＯＳトランジスタＭ２３とＮＭＯＳトランジスタＭ２８に対して所定のミラー比αで電流を出力する２組のカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ４９とＮＭＯＳトランジスタＭ５０は、演算増幅回路の比例電流出力部を構成していて、第１の出力端子ＯＵＴ１から出力される出力電流値に比例する大きさに、第２の出力端子ＯＵＴ２からの出力電流値を決定するようにしている。
【００２９】
この演算増幅回路では、第１の出力端子ＯＵＴ１は図１の演算増幅部１の出力端子であり、第２の出力端子ＯＵＴ２はαＩ回路２の出力端子であって、これら二つの出力端子からの出力電流は比例する。また、第１の出力端子ＯＵＴ１は、仮想接地される反転入力信号ＩＮ（−）の入力端子との間で、図示しない結線（接続経路１ａ）によって接続されているため、演算増幅部１の位相補償回路をなすコンデンサＣｃと抵抗Ｒｃの伝達関数Ｔ（ｓ）への影響を無視することができる。実際には、ＭＯＳトランジスタの小信号出力インピーダンスが十分に高くないから、十分な直流利得を有する積分器を構成するためには、図２の演算増幅回路のＭＯＳトランジスタをカスコード化して、αＩ回路２の出力インピーダンスを上げてもよい。
【００３０】
αＩ回路２を実際のＭＯＳトランジスタで構成する際には、特性のばらつきがあるために演算増幅部１の出力電流が０になってもαＩ回路２の出力電流が厳密に０とはならない。αＩ回路２の出力電流が０となるときの演算増幅部１の出力電流をＩｏとすると、図１の積分器の入力端子３からは、演算増幅部１自体の入力オフセット電圧にＲ１・Ｉｏの電圧を加えた入力オフセット電圧が存在するように見える。しかし、αＩ回路２は正負の電流を出力するのに最小限である２組のカレントミラー回路によって構成されているため、図１０や図１１に示したトランスコンダクタンスアンプを構成する場合に比べると、入力オフセット電圧の値を小さくすることは容易である。
【００３１】
上述の出力電流Ｉｏの値は、演算増幅部１の定電流源Ｉｂによるバイアス電流に依存しており、このバイアス電流値を小さくすることにより入力オフセット電圧を低減することができる。
【００３２】
図３は、一般的なオペアンプを用いて構成された積分器を示す回路図であり、図４は、本発明の演算増幅回路を用いて構成された積分器を示す回路図である。
図３に示す回路は、図７に示す回路に対しその抵抗Ｒ１をインピーダンス素子Ｚ１に置き換え、外付けされたキャパシタＣ１をインピーダンス素子Ｚ２に置き換えたものである。
【００３３】
上述したαＩ回路２が付加された演算増幅部１の用途は、図１に示す形式の積分器だけに限定されるものではない。図３に示す積分器のように、一般に、オペアンプとインピーダンス素子Ｚ１，Ｚ２で構成されたものと同等の伝達関数を、図４に示す回路構造で実現することができる。
【００３４】
図４の積分器では、インピーダンス素子Ｚ２に相当する素子（インピーダンス素子Ｚ４）を１つの外部端子に外付けすることで、同等の回路機能が実現できる。図４のインピーダンス素子Ｚ３，Ｚ４は、図３のインピーダンス素子Ｚ１とＺ２のインピーダンス値に対して、Ｚ３＝ｎＺ１、Ｚ４＝ｍＺ２、ｎ／ｍ＝αという制約条件のもとで自由度が与えられることになる。
【００３５】
図５は、本発明の実施形態に係る積分器を示す回路構成図である。この積分器は、ＰＭＯＳトランジスタＭ６０，Ｍ６１，Ｍ６５，Ｍ６６，Ｍ７０、ＮＭＯＳトランジスタＭ７１，Ｍ７４，Ｍ７９、および定電流源Ｉｂからなるバイアス回路、ＰＭＯＳトランジスタＭ６２，Ｍ６７，Ｍ７２，Ｍ７３，Ｍ６３，Ｍ６８、およびＮＭＯＳトランジスタＭ７５，Ｍ７６，Ｍ８０，Ｍ８１，Ｍ７７，Ｍ８２からなる演算増幅部（オペアンプ）、ＰＭＯＳトランジスタＭ６４，Ｍ６９、およびＮＭＯＳトランジスタＭ７８，Ｍ８３からなるαＩ回路、並びにコンデンサＣｃと抵抗Ｒｃからなる位相補償回路によって構成されている。なお、ＲｘとＣｘは積分器を構成する抵抗とキャパシタである。
【００３６】
図６は、図５の積分器を構成する各素子のパラメータ値を示す図である。ここには、時定数ＲＣ＝５０μｓの積分器を構成するためのパラメータ値を示してある。この例では、ミラー比αの値は０．２であって、キャパシタＣｘを半導体集積回路に内蔵し易いように、そのミラー比αが小さく設定されている。
【図面の簡単な説明】
【００３７】
【図１】本発明の積分器を示す回路図である。
【図２】本発明の実施形態に係る演算増幅回路を示す回路構成図である。
【図３】一般的なオペアンプを用いて構成された積分器を示す回路図である。
【図４】本発明の演算増幅回路を用いて構成された積分器を示す回路図である。
【図５】本発明の実施形態に係る積分器を示す回路構成図である。
【図６】図５の積分器を構成する各素子のパラメータ値を示す図である。
【図７】一般的なオペアンプを用いて構成された積分器の一例を示す回路図である。
【図８】トランスコンダクタンスアンプを用いて構成されたＧｍ−Ｃ型積分器の一例を示す回路図である。
【図９】従来のＣＭＯＳオペアンプの一例を示す回路構成図である。
【図１０】トランスコンダクタンスアンプの一例を示す回路構成図である。
【図１１】トランスコンダクタンスアンプの別の例を示す回路構成図である。
【符号の説明】
【００３８】
１  演算増幅部（オペアンプ）
１ａ  接続経路
２  αＩ回路（比例電流出力回路）
３  入力端子
４  出力端子
５  外部端子
Ｃ３  キャパシタ
Ｒ３  入力抵抗
【図１】
2006166076.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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