(57)【要約】【課題】１次側直流電圧を降圧して２次側電圧として出力するＤＣ−ＤＣコンバータにおいて、損失を低減すること。【解決手段】１次側電圧が供給され得る第１のドレイン端子と、第１の制御電圧が供給され得る第１のゲート端子と、第１のドレイン端子に流れ込む電流を出力する第１のソース端子とを有する第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴの第１のソース端子に接続されかつ２次側出力ノードとなる第２のドレイン端子と、第２の制御電圧が供給され得る第２のゲート端子と、第２のドレイン端子に流れ込む電流を１次側電圧の負側に帰還させ得る第２のソース端子とを有する第２のＭＯＳＦＥＴと、第２のＭＯＳＦＥＴの第２のドレイン端子と第２のソース端子との間に接続された、インダクタと第２のドレイン側がカソードであるショットキーダイオードとの直列接続素子部とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１次側電圧が供給され得る第１のドレイン端子と、第１の制御電圧が供給され得る第１のゲート端子と、前記第１のドレイン端子に流れ込む電流を出力する第１のソース端子とを有する第１のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴの前記第１のソース端子に接続されかつ２次側出力ノードとなる第２のドレイン端子と、第２の制御電圧が供給され得る第２のゲート端子と、前記第２のドレイン端子に流れ込む電流を前記１次側電圧の負側に帰還させ得る第２のソース端子とを有する第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴの前記第２のドレイン端子と前記第２のソース端子との間に接続された、インダクタと前記第２のドレイン側がカソードであるショットキーダイオードとの直列接続素子部と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記第１のＭＯＳＦＥＴの前記第１のソース端子および前記第２のＭＯＳＦＥＴの前記第２のドレイン端子に一端が接続された第２のインダクタと、該第２のインダクタの他端に一端が接続されたコンデンサとからなり、該第２のインダクタの他端が２次側電圧出力ノードとなるローパスフィルタをさらに具備することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記直列接続素子部の前記インダクタが、前記第２のＭＯＳＦＥＴの前記第２のソース端子と前記ショットキーダイオードのアノードとを電気的に接続するボンディングワイヤで構成されることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記直列接続素子部の前記インダクタが、前記第２のＭＯＳＦＥＴの前記第２のドレイン端子と前記ショットキーダイオードの前記カソードとを電気的に接続する配線板パターンにより構成されることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記直列接続素子部の前記インダクタが、インダクタンス値として０．５ｎＨないし５ｎＨであることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１次側直流電圧を降圧して２次側電圧として出力するＤＣ−ＤＣコンバータに係り、特に、ソース・ドレイン間を直列接続された２つのＭＯＳＦＥＴの中間ノードを出力ノードとするＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、大電流、低電圧のスイッチング電源市場が拡大している、その中でも、例えば、ソース・ドレイン間を直列接続された２つのＭＯＳＦＥＴの中間ノードを出力ノードとする、いわゆる非絶縁型ＤＣ−ＤＣコンバータが、ＣＰＵなどの電源などに多く用いられている。これらのコンバータは、電力損失の低減のため、変換効率の向上が求められている。
【０００３】
このようなコンバータにおける電力損失の原因のひとつとして、次のようなリカバリ電流による損失がある。リカバリ電流とは、ロー側、ハイ側のＭＯＳＦＥＴがともにオフとなっている状態（デッドタイム）からハイ側のＭＯＳＦＥＴがオン状態になったときに、ロー側のＭＯＳＦＥＴのソース・ドレイン間に並列する寄生ダイオードが安定した逆バイアス状態になるまでの間、ハイ側のＭＯＳＦＥＴからロー側のＭＯＳＦＥＴを貫通して流れる電流である。この電流はＤＣ−ＤＣコンバータとしての出力にはならず損失になる。
【０００４】
このようなリカバリ電流による損失を低減する技術開示ではないが、関連する従来技術には例えば下記特許文献１、２に記載のものがある。
【特許文献１】特開２００２−２３８２６７号公報
【特許文献２】特開２００２−３４５２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、１次側直流電圧を降圧して２次側電圧として出力するＤＣ−ＤＣコンバータにおいて、損失を低減することが可能なＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＤＣ−ＤＣコンバータは、１次側電圧が供給され得る第１のドレイン端子と、第１の制御電圧が供給され得る第１のゲート端子と、前記第１のドレイン端子に流れ込む電流を出力する第１のソース端子とを有する第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴの前記第１のソース端子に接続されかつ２次側出力ノードとなる第２のドレイン端子と、第２の制御電圧が供給され得る第２のゲート端子と、前記第２のドレイン端子に流れ込む電流を前記１次側電圧の負側に帰還させ得る第２のソース端子とを有する第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴの前記第２のドレイン端子と前記第２のソース端子との間に接続された、インダクタと前記第２のドレイン側がカソードであるショットキーダイオードとの直列接続素子部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、１次側直流電圧を降圧して２次側電圧として出力するＤＣ−ＤＣコンバータにおいて、損失を低減することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の一態様に係るＤＣ−ＤＣコンバータによれば、第２のＭＯＳＦＥＴ（すなわちロー側のＭＯＳＦＥＴ）のドレイン端子とソース端子との間に、インダクタと第２のＭＯＳＦＥＴのドレイン側がカソードであるショットキーダイオードとの直列接続素子部が接続される。このような構成によれば、デッドタイム時にこのショットキーダイオードがオンすることにより出力される２次側の電流が、ハイ側のＭＯＳＦＥＴがオンになったときに、一部、ロー側のＭＯＳＦＥＴのソース・ドレイン間に並列する寄生ダイオードが安定した逆バイアス状態になるまでの間の電流としてロー側のＭＯＳＦＥＴに供給される。したがって、ハイ側のＭＯＳＦＥＴからロー側のＭＯＳＦＥＴを貫通して流れる電流が減少し、損失を低減することができる。
【０００９】
本発明の実施態様として、前記第１のＭＯＳＦＥＴの前記第１のソース端子および前記第２のＭＯＳＦＥＴの前記第２のドレイン端子に一端が接続された第２のインダクタと、該第２のインダクタの他端に一端が接続されたコンデンサとからなり、該第２のインダクタの他端が２次側電圧出力ノードとなるローパスフィルタをさらに具備するようにしてもよい。出力電圧を平滑するローパスフィルタをあらかじめ具備するように構成したＤＣ−ＤＣコンバータである。
【００１０】
また、実施態様として、前記直列接続素子部の前記インダクタは、前記第２のＭＯＳＦＥＴの前記第２のソース端子と前記ショットキーダイオードのアノードとを電気的に接続するボンディングワイヤで構成される、とすることができる。第２のＭＯＳＦＥＴおよびショットキーダイオードの実際的な構成（形態）を考慮してインダクタを挿入し、ＤＣ−ＤＣコンバータを構成するものである。
【００１１】
また、実施態様として、前記直列接続素子部の前記インダクタは、前記第２のＭＯＳＦＥＴの前記第２のドレイン端子と前記ショットキーダイオードの前記カソードとを電気的に接続する配線板パターンにより構成される、とすることもできる。これも、第２のＭＯＳＦＥＴおよびショットキーダイオードの実際的な構成（形態）を考慮してインダクタを挿入し、ＤＣ−ＤＣコンバータを構成するものである。
【００１２】
また、実施態様として、前記直列接続素子部の前記インダクタは、インダクタンス値として０．５ｎＨないし５ｎＨである、とすることができる。第１、第２のＭＯＳＦＥＴの実際的なスイッチング周波数と、１次側、２次側の電圧、および出力電流等とを考慮して、損失が低減できるインダクタンス値の範囲を規定したものである。
【００１３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るＤＣ−ＤＣコンバータの構成を示す等価回路図である。ＭＯＳＦＥＴ１１のドレインＤ・ソースＳ間、ＭＯＳＦＥＴ１２のドレインＤ・ソースＳ間が直列接続され、それらの中間ノードが出力ノードである。ＭＯＳＦＥＴ１１のドレインには１次側の入力電圧（例えば１７Ｖ）が供給され、ＭＯＳＦＥＴ１２のソースはグラウンドに接続される。
【００１４】
ＭＯＳＦＥＴ１１、１２の中間ノードはインダクタ１５およびコンデンサ１６からなるローパスフィルタを介して出力端子１７（例えば１．５Ｖを出力）に接続される。ＭＯＳＦＥＴ１１、１２の中間ノードはさらにショットキーダイオード１３とインダクタ１４とからなる直列接続素子に接続され、その他端はＭＯＳＦＥＴ１２のソースと同様、グラウンドに接続される。ショットキーダイオード１３はＭＯＳＦＥＴ１２のドレイン側（＝中間ノード側）がカソードである。なお、ショットキーダイオード１３とインダクタ１４とからなる直列接続素子は、それらの接続が逆であってもよい。その場合でもショットキーダイオード１３は、ＭＯＳＦＥＴ１２のドレイン側（＝中間ノード側）がカソードである。
【００１５】
ＭＯＳＦＥＴ１１、１２の各ゲートＧには、ドライバ２０による制御電圧が供給される。各制御電圧は、ｐＭＯＳＦＥＴ２１とｎＭＯＳＦＥＴ２２とからなるインバータ、またはｐＭＯＳＦＥＴ２３とｎＭＯＳＦＥＴ２４とからなるインバータの出力電圧として発生される。ｐＭＯＳＦＥＴ２１とｎＭＯＳＦＥＴ２２とからなるインバータの入力端子ｃ１、およびｐＭＯＳＦＥＴ２３とｎＭＯＳＦＥＴ２４とからなるインバータの入力端子ｃ２には、それぞれ、同時にはローとならないようなスイッチング制御信号が不図示の信号発生部から供給されている。同時にローであるとそれらのインバート出力が同時にハイとなり、これによりＭＯＳＦＥＴ１１およびＭＯＳＦＥＴ１２が同時にオンとなって１次側電圧をショートさせるからである。スイッチング制御信号の周波数は例えば１ＭＨｚである。
【００１６】
なお、ＭＯＳＦＥＴ１１、１２のドレイン・ソース間にそれぞれ破線で示されたように接続のダイオード１１ａ、１２ａは、ＭＯＳＦＥＴ１１、１２の構造上寄生的に形成されるダイオード（ＰＮ接合ダイオード）である。
【００１７】
概略的な動作を述べると、ハイ側のＭＯＳＦＥＴ１１がオンのときロー側のＭＯＳＦＥＴ１２がオフとされ、電流は１次側電源からＭＯＳＦＥＴ１１のドレイン・ソースを通過しさらにインダクタ１５を通って出力端子１７から負荷に流れる。ハイ側のＭＯＳＦＥＴ１１がオフのときはロー側のＭＯＳＦＥＴ１２がオンとなるが、インダクタ１５による誘導でその電流の向きは変わらず出力端子１７から負荷に向かって電流が流れる。負荷に流れた電流はグラウンドを介して帰還し、オンとなっているＭＯＳＦＥＴ１２のソース・ドレインを通過する。
【００１８】
ＭＯＳＦＥＴ１１、１２のオンオフ切り替えの過渡期は、上記で述べた理由により、ドライバ２０からの制御電圧でＭＯＳＦＥＴ１１、１２がともにオフ状態にされる（デッドタイム）。このときも出力端子１７から負荷に向かって電流が流れるように、ショットキーダイオード１３が図示の所定の方向で挿入・接続されている。ここでショットキーダイオード１３と直列にインダクタ１４が接続されているのは、ＭＯＳＦＥＴ１２のリカバリ電流をこの直列接続素子を流れている電流で一部まかなうためである。
【００１９】
ＭＯＳＦＥＴ１２のリカバリ電流は、ＭＯＳＦＥＴ１２がオフしデッドタイムになった状態でショットキーダイオード１３に電流が流れており、次にハイ側のＭＯＳＦＥＴ１１がオンになったときに流れる。すなわち、そのときロー側のＭＯＳＦＥＴ１２のソース・ドレイン間に並列する寄生ダイオード１２ａが安定した逆バイアス状態になるまでの間の電流としてロー側のＭＯＳＦＥＴ１２に流れ込むものである。このリカバリ電流は、この実施形態では、一部、ショットキーダイオード１３を流れていた電流でまかなわれる。これは、ハイ側のＭＯＳＦＥＴ１１がオンとなっても、ショットキーダイオード１３に直列のインダクタ１４の誘導によりそのままの向きでショットキーダイオード１３の電流がしばらく流れようとするためである。
【００２０】
リカバリ電流がショットキーダイオード１３を流れていた電流でまかなわれると、その分、ハイ側のＭＯＳＦＥＴ１１からのロー側のＭＯＳＦＥＴ１２に貫通する電流が減少し、結局ＤＣ−ＤＣコンバータとしての効率が向上する。ハイ側のＭＯＳＦＥＴ１１からロー側のＭＯＳＦＥＴ１２に貫通する電流は、出力電流とはならない電流であり単に１次側の電源の正側、負側をショートする電流だからである。
【００２１】
図２は、図１中に示したＭＯＳＦＥＴ１２の例示的な構造を模式的に示す断面図である。なおＭＯＳＦＥＴ１１も同様な構造のものでよい。図２に示すように、このＭＯＳＦＥＴ１２は、図示するように、図示左右方向に一定の繰り返しパターンとなる断面構造である（図示範囲の左右も同様）。ゲート電極層１はいわゆるトレンチ型のものであり、その最外はゲート絶縁膜４に覆われている。全体縦方向には、下からドレイン電極層９、半導体基板８、Ｎ型半導体層７、ベース層６の各層を有し、さらにベース層６の上には選択的にソース層２かベースコンタクト層３が形成されている。半導体基板８はＮ型であり、Ｎ型半導体層７より不純物濃度が高い。Ｎ型半導体層７は、例えば半導体基板８上にエピタキシャル成長により形成できる。ベース層６はＰ型半導体層である。
【００２２】
トレンチ型のゲート電極層１は、Ｎ型半導体層７中に達するまでの深さを有し、この深さ形成により対向するベース層６領域がチャネル領域となる。ベース層６の上側に形成されているソース層２はゲート電極層１にゲート絶縁膜４を介して隣接する。ソース層２上およびベースコンタクト層３上にはトップメタル（不図示）を介してソース電極層５が設けられる。ソース電極層５とドレイン電極層９とは半導体基板８を介して対向配置され、これによりＭＯＳＦＥＴ１２はいわゆる縦型のＭＯＳＦＥＴとなっている。構造上現れる寄生ダイオード１２ａは、ベース層６とＮ型半導体層７とのＰＮ接合による。
【００２３】
図３は、図１中に示したＭＯＳＦＥＴ１２、ショットキーダイオード１３、インダクタ１４の例示的な実装状態を示す断面図である。この実装では、配線基板３０上に、ドレイン側を下に向けたＭＯＳＦＥＴ１２、およびカソード側を下に向けたショットキーダイオード１３を配置している。ＭＯＳＦＥＴ１２は図２に示したような縦型のＭＯＳＦＥＴである。ショットキーダイオード１３も、半導体基板を介してアノードおよびカソードが対向配置された構造を有している。
【００２４】
ＭＯＳＦＥＴ１２上面のソースとショットキーダイオード１３上面のアノードとは、インダクタ１４として機能するボンディングワイヤ３１で接続されている。インダクタ１４のインダクタンス値としては、ＤＣ−ＤＣコンバータとしての仕様によるが、このようにボンディングワイヤ３１で形成される程度で十分な場合がある。
【００２５】
図４は、本発明の別の実施形態に係るＤＣ−ＤＣコンバータの構成を示す等価回路図である。図４において、すでに説明した構成要素には同一符号を付しその説明を省略する。この実施形態では、ＭＯＳＦＥＴ１２Ａがショットキーダイオード１３Ａを内蔵した構造を有している。ショットキーダイオード１３ＡのアノードとＭＯＳＦＥＴ１２Ａのソースとは同一チップ上で電気的に接続されている。ＭＯＳＦＥＴ１２Ａのドレインとショットキーダイオード１３Ａのカソードとはチップ上で電気的に分離されている。この分離された間にインダクタ１４を例えば配線板パターンにより挿入・接続するものである。
【００２６】
図５は、図４中に示したＭＯＳＦＥＴ１２Ａ、ショットキーダイオード１３Ａ、インダクタ１４の例示的な実装状態を示す断面図である。この実装では、配線基板３０Ａ上に、ドレイン側を下に向けたＭＯＳＦＥＴ１２Ａ（および同一チップ上に形成された、カソード側を下に向けたショットキーダイオード１３Ａ）を配置している。ＭＯＳＦＥＴ１２Ａは縦型のＭＯＳＦＥＴである。ショットキーダイオード１３Ａも、半導体基板を介してアノードおよびカソードが対向配置された構造を有している。
【００２７】
ＭＯＳＦＥＴ１２Ａ上面のソースとショットキーダイオード１３Ａ上面のアノードとは、同一チップ内での配線などの導電手段により電気的に接続されている。ＭＯＳＦＥＴ１２Ａの下面のドレインとショットキーダイオード１３Ａの下面のカソードとは、インダクタ１４として機能する配線板パターン５１で接続されている。インダクタ１４のインダクタンス値としては、ＤＣ−ＤＣコンバータとしての仕様によるが、このように配線板パターン５１で形成される程度で十分な場合がある。
【００２８】
図６は、本発明の各実施形態におけるロー側のＭＯＳＦＥＴ１２のリカバリ電流を、参照例と比較して説明する波形図である。図６（ａ）は、インダクタ１４が挿入・接続されない場合を参照例として示し、図６（ｂ）は、インダクタ１４（インダクタンス値１ｎＨ）が挿入・接続された場合の一例を示す。
【００２９】
図６（ａ）に示すように、ＭＯＳＦＥＴ１２のドレイン電流（＋ショットキーダイオード１３の電流）は、ＭＯＳＦＥＴ１２がオン状態のとき当初流れ続ける。ショットキーダイオード１３の電流の立ち上がりは、ＭＯＳＦＥＴ１２がオフ状態に制御された時点である。ＭＯＳＦＥＴ１２のドレイン電流＋ショットキーダイオード１３の電流の立ち下がりは、ハイ側のＭＯＳＦＥＴ１１がオン状態に制御された時点である。このときＭＯＳＦＥＴ１２のドレイン電流は、正値から負値に極性反転して一時的に流れる。これがＭＯＳＦＥＴ１２のリカバリ電流であり、この電流はハイ側のＭＯＳＦＥＴ１１から供給される。なお、参考までに図では寄生ダイオード１２ａに流れる電流も示している。
【００３０】
図６（ａ）に対し図６（ｂ）は、ドレイン電流＋ショットキーダイオード１３の電流の、リカバリ電流としての落ち込みが図６（ａ）に示すものより小さい。これは、すでに説明したようにリカバリ電流がショットキーダイオード１３を流れる電流で補填されたためである。このようにリカバリ電流としての落ち込みが小さい分、ＤＣ−ＤＣコンバータとしての効率が向上している。
【００３１】
図７は、本発明の各実施形態のＤＣ−ＤＣコンバータにおける効率を計算で求めた結果を示すグラフである。図７（ａ）は、一次側電圧Ｖｉｎ＝１７Ｖ、出力電圧Ｖｏｕｔ＝１．５Ｖ、出力電流Ｉｏｕｔ＝５Ａの場合である。インダクタ１４のインダクタンス値として、０．５ｎＨで効率の向上が得られ、これよりインダクタンス値が大きくなるにつれ徐々に効率が減少する。
【００３２】
図７（ｂ）は、一次側電圧および出力電圧は図７（ａ）の場合と同じで、出力電流をＩｏｕｔ＝１６Ａに増加させた場合である。この場合は、インダクタ１４のインダクタンス値として、０．５ｎＨで効率の向上が得られ、これよりインダクタンス値が大きくなるにつれ徐々に効率が減少するが、その減少の程度が図７（ａ）に示す場合より大きい。図７（ａ）、図７（ｂ）より、出力電流により、インダクタ１４を挿入する場合の効果が発現する範囲が異なることが分かるが、実際的な出力電流の値を考慮すると、これらの場合インダクタ１４のインダクタンス値は０．５ｎＨないし５ｎＨ程度に収めるのが好ましいと考えられる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係るＤＣ−ＤＣコンバータの構成を示す等価回路図。
【図２】図１中に示したＭＯＳＦＥＴ１２の例示的な構造を模式的に示す断面図。
【図３】図１中に示したＭＯＳＦＥＴ１２、ショットキーダイオード１３、インダクタ１４の例示的な実装状態を示す断面図。
【図４】本発明の別の実施形態に係るＤＣ−ＤＣコンバータの構成を示す等価回路図。
【図５】図４中に示したＭＯＳＦＥＴ１２Ａ、ショットキーダイオード１３Ａ、インダクタ１４の例示的な実装状態を示す断面図。
【図６】本発明の各実施形態におけるロー側のＭＯＳＦＥＴのリカバリ電流を、参照例と比較して説明する波形図。
【図７】本発明の各実施形態のＤＣ−ＤＣコンバータにおける効率を計算で求めた結果を示すグラフ。
【符号の説明】
【００３４】
１…ゲート電極層、２…ソース層、３…ベースコンタクト層、４…ゲート絶縁膜、５…ソース電極層、６…ベース層、７…Ｎ型半導体層、８…半導体基板、９…ドレイン電極層、１１…ＭＯＳＦＥＴ、１１ａ…寄生ダイオード、１２…ＭＯＳＦＥＴ、１２Ａ…ショットキーダイオード内蔵ＭＯＳＦＥＴ、１２ａ…寄生ダイオード、１３…ショットキーダイオード、１３Ａ…内蔵ショットキーダイオード、１４…インダクタ、１５…インダクタ、１６…コンデンサ、１７…出力端子、２０…ドライバ、２１…ｐＭＯＳＦＥＴ、２２…ｎＭＯＳＦＥＴ、２３…ｐＭＯＳＦＥＴ、２４…ｎＭＯＳＦＥＴ、３０…配線基板、３０Ａ…配線基板、３１…ボンディングワイヤ（インダクタ）、５１…配線板パターン（インダクタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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