(57)【要約】    【課題】ＬＣＤ駆動用ＩＣ内のデコーダの異常の有無を、アナログ電圧測定ではなく、デジタルロジック測定によってテストすることができるテスト装置を提供すること。    【解決手段】相互に異なる複数のアナログ信号を出力するガンマレファレンス部（３４２）と、相互に異なる複数のデジタル信号を出力するレジスタ部（５００）と、印加されるデジタルコード信号によって制御され、ガンマレファレンス部（３４２）あるいはレジスタ部（５００）から出力される複数の信号のうち、いずれか１つを選択して出力するデコーダ（３４４ａ）と、とレジスタ部（５００）からテストモード信号が入力されたか否かに応じて、デコーダ（３４４ａ）及びレジスタ部（５００）を断続するスイッチング部（６００）とを備える。【選択図】図６
2006047315.tif 000002
【特許請求の範囲】
【請求項１】
相互に異なる複数のアナログ信号を出力するガンマレファレンス部と、
相互に異なる複数のデジタル信号を出力するレジスタ部と、
印加されるデジタルコード信号によって制御され、前記ガンマレファレンス部あるいは前記レジスタ部から出力される複数の信号のうち、いずれか１つを選択して出力するデコーダと、
前記レジスタ部からテストモード信号が入力されたか否かに応じて、前記デコーダ及びレジスタ部を断続するスイッチング部と
を備えることを特徴とするＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置。
【請求項２】
前記レジスタ部が、シフトレジスタであることを特徴とする請求項１に記載のＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置。
【請求項３】
前記レジスタ部が、通常のレジスタであることを特徴とする請求項１に記載のＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置。
【請求項４】
前記レジスタ部が、ラッチであることを特徴とする請求項１に記載のＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置。
【請求項５】
前記レジスタ部が、ＳＲＡＭであることを特徴とする請求項１に記載のＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置。
【請求項６】
前記ガンマレファレンス部が、複数の抵抗が直列接続された抵抗列であることを特徴とする請求項２〜請求項５のいずれか一項に記載のＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイパネル（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｐａｎｅｌ、以下ＬＣＤとも記す）を駆動するためのＩＣであるＬＣＤ駆動用ＩＣ（ＬＣＤ Ｄｒｉｖｅｒ ＩＣ、以下「ＬＤＩ」と記す）に関し、さらに詳細には、ＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ、以下「ＤＡＣ」とも記す）の不良の有無をテストする技術に関する。
【背景技術】
【０００２】
ＬＤＩ内のＤＡＣは、デジタル信号が入力されると、そのデジタル信号に対応するアナログ電圧を出力する装置である。
【０００３】
図１は、通常のＴＦＴ−ＬＣＤの構成を示すブロック図である。
【０００４】
図１に示されているように、ＴＦＴ−ＬＣＤは、タイミング制御部１００と、タイミング制御部１００により駆動され、液晶ディスプレイパネル４００のゲートラインを順に駆動させる複数のゲートドライバ２００と、タイミング制御部１００により駆動され、液晶ディスプレイパネル４００のソースラインを駆動させる複数のソースドライバ３００とを備えており、この構成によって液晶ディスプレイパネル４００がデータに応じた映像を表示する。
【０００５】
液晶ディスプレイパネル４００は、液晶キャパシタＣ１及びスイッチング薄膜トランジスタＴ１から構成された単位画素がマトリックス状に配列され、薄膜トランジスタＴ１のソースは、ソースドライバ３００により駆動されるソースラインに接続され、各薄膜トランジスタＴ１のゲートはゲートドライバ２００により駆動されるゲートラインに接続されている。
【０００６】
ＴＦＴ−ＬＣＤは、タイミング制御部１００により、ゲートドライバ２００が、割り当てられた各ゲートラインを順に駆動させ、ソースドライバ３００が、タイミング制御部１００から供給されるデータを受信し、アナログ信号をソースラインに出力することによって、データに応じた映像を表示する。
【０００７】
図２は、従来のＴＦＴ−ＬＣＤにおいけるソースドライバの構成を示すブロック図である。
【０００８】
図２に示されているように、従来のソースドライバは、デジタル制御部３１０と、デジタル制御部３１０から供給されるデジタルデータを一時的に格納するレジスタ部３２０と、レジスタ部３２０から出力される信号をレベル変換するレベルシフタ部３３０と、レベルシフタ部３３０を通過したデジタル信号をアナログ信号に変換するデジタル／アナログ変換部３４０と、アナログバイアス部３５０と、アナログバイアス部３５０から供給されるバイアスにより、デジタル／アナログ変換部３４０の出力をバッファリングし、液晶ディスプレイパネル４００（図１参照）のソースラインに供給するためのバッファリング部３６０とを備えている。
【０００９】
デジタル制御部３１０は、図１のタイミング制御部１００からソースドライバスタートパルス（ＳＳＰ）、データクロック及びデジタルデータを受信し、レジスタ部３２０にデジタルデータを伝達し、レジスタ部３２０を制御する。
【００１０】
レジスタ部３２０は、シフトレジスタ部３２１、サンプリングレジスタ部３２２及びホールディングレジスタ部３２３から構成され、シフトレジスタ部３２１を介して、各々デジタルデータがサンプリングレジスタ部３２２に格納され、サンプリングレジスタ部３２２に格納されたデジタルデータは、タイミング制御部１００（図１参照）から供給される制御信号ＬＯＡＤにより、ホールディングレジスタ部３２３及びレベルシフタ部３３０を介してデジタル／アナログ変換部３４０に伝達される。
【００１１】
レジスタ部３２０は、例えば３．３Ｖの低電圧で駆動するブロックであり、デジタル／アナログ変換部３４０及びバッファリング部３６０は、例えば、６〜１２Ｖの高電圧で駆動するブロックである。そのため、レベルシフタ部３３０はデジタルデータ信号をレベル変換し、デジタル／アナログ変換部３４０に供給する。
【００１２】
デジタル／アナログ変換部３４０は、光の明るさの変化を線形的に再現するために、入力電圧を非線形に変換するためのガンマレファレンス部３４２と、レベルシフタ部３３０を通過したデジタル信号を選択信号として利用し、ガンマレファレンス部３４２の複数のアナログ信号であるガンマレファレンス出力のうち、１つのガンマレファレンス出力を出力するデコーディング部３４４とから構成される。
【００１３】
図３は、ガンマレファレンス部３４２の内部構成の一例を示す回路図であり、図４は、１チャネルに該当するデコーディング部３４４の内部構成の一例を示す回路図である。
【００１４】
ガンマレファレンス部３４２は、ガンマレファレンス入力１〜Ｎと、複数の抵抗を直列に接続した抵抗列とによって、複数のガンマレファレンス出力１〜Ｎを生成し、レベルシフタ部３３０から出力されるデジタルコード信号に応じて、ガンマレファレンス部３４２内の抵抗列の複数のノードの中のいずれかの電圧値を選択し、即ち、ガンマレファレンス出力１〜Ｎのうちのいずれかの値をバッファリング部３６０に伝達する。
【００１５】
このように動作するようにＬＤＩを製造する過程のうち、ＬＤＩ内のデコーダの異常の有無をテストするために、従来の技術では、デコーダに全ての種類のデジタルコード信号を入力し、出力されるアナログ値を測定している。ところが、テスト装置において、アナログ出力値を測定するためのチャネル構造がデジタル出力値を測定するためのチャネル構造よりも複雑であるため、アナログ出力値を測定するためのチャネル数がデジタル出力値を測定するためのチャネル数に比べて少ない。したがって、従来は、数百のＬＤＩアナログ出力をテストするために、アナログ測定チャネルをデコーダ出力端子に接続し、デジタルコード信号をデコーダに入力して測定する工程を、数回繰り返して実施しなければならなかった。これにより、従来のテスト方式では、長い時間と高い費用とが必要となるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上述した従来技術の問題を解決するためになされたものであって、その目的は、アナログ電圧測定ではなく、デジタルロジック測定によって、ＬＤＩ内のデコーダの異常の有無をテストすることができるＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記した目的を達成するために、本発明に係るＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置は、相互に異なる複数のアナログ信号を出力するガンマレファレンス部と、相互に異なる複数のデジタル信号を出力するレジスタ部と、印加されるデジタルコード信号によって制御され、前記ガンマレファレンス部あるいは前記レジスタ部から出力される複数の信号のうち、いずれか１つを選択して出力するデコーダと、前記レジスタ部からテストモード信号が入力されたか否かに応じて、前記デコーダ及び前記レジスタ部を断続するスイッチング部とを備える。
【００１８】
好ましくは、前記レジスタ部は、シフトレジスタ、あるいは通常のレジスタ、あるいはラッチ、あるいはＳＲＡＭである。
【００１９】
好ましくは、前記ガンマレファレンス部は、複数の抵抗が直列接続された抵抗列である。
【００２０】
ＬＤＩテスト工程では、ＬＤＩに特殊な命令を与え、正常動作でないテストモードでＬＤＩが動作する。テストモードでは、デコーダ（３４４ａ）とガンマレファレンス部（３４２）の抵抗列との接続を遮断する代わりに、デジタル値を出力できるシフトレジスタ（５００）を接続する。そして、デコーダ（３４４ａ）に、外部からデジタルコード信号を印加すると、デジタルコード信号に対応してデコーダから出力される出力電圧値は、アナログ電圧値でないデジタル電圧値となる。
【発明の効果】
【００２１】
上記の構成によって、本発明に係るＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置は、ＬＤＩのテスト時間を減少させることができ、テスト費用を節減することができる有利な効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明のもっとも好ましい実施の形態を、添付図面を参照して説明する。
【００２３】
図５は、本発明の実施の形態に係るＬＣＤ駆動用ＩＣ内のデジタル／アナログ変換器のテスト装置の主要部の構成（以下、ＤＡＣテスト装置の主要部と記す）を示すブロック図である。
【００２４】
本発明に係るＤＡＣテスト装置の主要部は、ガンマレファレンス部３４２と、デコーダ３４４ａと、ガンマレファレンス部３４２の代わりに、テスト用のデジタル信号を供給するためのシフトレジスタ５００と、デコーダ３４４ａ及びシフトレジスタ５００の間に配置され、デコーダ３４４ａ及びシフトレジスタ５００を断続するスイッチング部６００とを備えて構成されている。このような構成によって、ＬＤＩの正常動作時には、スイッチング部６００が開放状態に設定されてシフトレジスタ５００とデコーダ３４４ａとが相互に遮断され、ガンマレファレンス部３４２は、デコーダ３４４ａにアナログ電圧を供給する。この時、デコーダ３４４ａは、レベルシフタ部３３０から入力されるデジタルコード信号によって、抵抗列であるガンマレファレンス部３４２から供給される複数のアナログ信号のいずれかを選択し、バッファリング部３６０のアナログ増幅器に出力する。
【００２５】
図６は、図５に示したＤＡＣテスト装置のテストモードにおける主要部の接続状態を示すブロック図であって、ガンマレファレンス部３４２とデコーダ３４４ａが遮断された状態を示す。そして、スイッチング部６００が閉状態となり、シフトレジスタ５００及びデコーダ３４４ａが接続されている。この時、デコータ３４４ａは、レベルシフタ部３３０から入力されるデジタルコード信号によって、シフトレジスタ５００から出力される複数のデジタル信号のいずれかを選択し、バッファリング部３６０のアナログ増幅器に出力する。このとき、外部のテスト装置で、アナログ増幅器の出力値が、例えば、０Ｖであるか５Ｖであるかを測定することによって、デコーダ３４４ａの不良を検出することができる。
【００２６】
ここで、デコーダ３４４ａが不良であるということは、例えば、デコーダ３４４ａ内のスイッチング素子が短絡され、正常に動作することができないことを意味する。仮に、スイッチング素子が短絡されていると、アナログ増幅器の出力値は、０Ｖあるいは５Ｖではなく、これら２つの電位の間の値ではあるが、スイッチング素子の短絡状態に依存する、一定に決まらない値になる。
【００２７】
そして、テスト時間を短縮するためには、チャネル毎に備えられたデコーダ３４４ａの不良を判定するテストを、全チャネルに対して同時並行で行うことが好ましい。
【００２８】
一方、本発明の実施の形態によれば、シフトレジスタ５００にクロックＣＬＫを印加し、１つの「Ｈ」信号（ハイレベルの信号）をシフトさせながら、デコーダ３４４ａをテストすることができる。別の実施の形態として、シフトレジスタ５００の代わりに、通常のレジスタを用いることができ、その場合、クロックＣＬＫの代わりに外部入力端子から直接各々異なる論理値Ｄｉｎを印加することによって、デコーダ３４４ａをテストすることができる。さらに別の実施の形態として、ラッチあるいはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のストレージ回路を用いることができ、これによって、クロックＣＬＫの代わりに外部の入力端子から直接各々異なる論理値Ｄｉｎを印加することによって、デコーダ３４４ａをテストすることができる。
【００２９】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３０】
【図１】通常のＴＦＴ−ＬＣＤの構成を示すブロック図である。
【図２】従来のＴＦＴ−ＬＣＤにおけるソースドライバの構成を示すブロック図である。
【図３】図２のガンマレファレンス部の内部構成の一例を示す回路図である。
【図４】図２のガンマレファレンス部の１チャネルに該当するデコーディング部の内部構成の一例を示す回路図である。
【図５】本発明の実施の形態に係るＤＡＣテスト装置の主要部の構成を示すブロック図である。
【図６】図５に示したＤＡＣテスト装置のテストモードにおける主要部の接続状態を示すブロック図である。
【符号の説明】
【００３１】
３４２      ガンマレファレンス部
３４４ａ    デコーダ
５００      レジスタ
６００      スイッチング部
【図１】
2006047315.tif 000003
【図２】
2006047315.tif 000004
【図３】
2006047315.tif 000005
【図４】
2006047315.tif 000006
【図５】
2006047315.tif 000007
【図６】
2006047315.tif 000008