(57)【要約】【課題】  情報の保持時間を確保できる半導体メモリを提供する。【解決手段】  半導体メモリは、第１面を有する半導体基板１を有する。第１絶縁膜４ａは、第１面上に設けられ、第１面と離れた位置に第１面内の第１方向に広がりを持つ溝１１を有する。第２絶縁膜４ｂは、溝の開口を塞ぐように第１絶縁膜上に形成される。複数の微粒子１２が、溝内に設けられる。ゲート電極Ｇ１は、溝の上方において第２絶縁膜上に設けられる。チャネル領域は、溝の下方の半導体基板の表面に設けられ、溝の第１方向における長さより短い第１方向における長さを有する。１対のソース／ドレイン領域Ｓ／Ｄが、チャネル領域を挟むように半導体基板の表面に設けられる。【選択図】      図１
2006269749.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有する半導体基板と、
前記第１面上に設けられ、前記第１面と離れた位置に前記第１面内の第１方向に広がりを持つ溝を有する第１絶縁膜と、
前記溝の開口を塞ぐように前記第１絶縁膜上に形成された第２絶縁膜と、
前記溝内に設けられた複数の微粒子と、
前記溝の上方において前記第２絶縁膜上に設けられたゲート電極と、
前記溝の下方の前記半導体基板の表面に設けられ、前記溝の前記第１方向における長さより短い第１方向における長さを有する、チャネル領域と、
前記チャネル領域を挟むように前記半導体基板の表面に設けられた１対のソース／ドレイン領域と、
を具備することを特徴とする半導体メモリ。
【請求項２】
前記ゲート電極は、
前記空洞の上方に位置する第１部分と、
前記空洞の前記第１方向における外側の上方に位置し、下端と前記空洞の上端との間の距離が、前記第１部分の下端と前記空洞の上端との間の距離より長い第２部分と、
を含むことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記微粒子の大きさは、０．１μｍ以下であることを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
第１面を有する半導体基板と、
前記第１面上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられ、前記第１ゲート絶縁膜と接する第１部分と、前記第１部分と接し且つ前記第１部分より大きな誘電率を有する第２部分とを有する第１ゲート電極と、
前記第１ゲート電極上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第１部分の下方の前記半導体基板の表面に設けられたチャネル領域と、
前記チャネル領域を挟むように前記半導体基板の表面に設けられた１対のソース／ドレイン領域と、
を具備することを特徴とする半導体メモリ。
【請求項５】
第１面を有する半導体基板と、
前記第１面上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられ、磁化方向が可変の磁化自由層と、
前記第１ゲート絶縁膜上に設けられ、前記磁化自由層と接する非磁性層と、
前記第１ゲート絶縁膜上に設けられ、前記非磁性層と前記磁化自由層と反対側において接し、磁化方向が固着された磁化固着層と、
前記磁化固着層、前記非磁性層、前記磁化固着層の上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられたゲート電極と、
前記磁化自由層下方の前記半導体基板の表面に設けられたチャネル領域と、
前記チャネル領域を挟むように前記半導体基板の表面に設けられた１対のソース／ドレイン領域と、
を具備することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、例えばフローティングゲート型セルトランジスタを有する半導体メモリに関する。
【背景技術】
【０００２】
不揮発性の半導体メモリセルトランジスタとして、フローティングゲート型のセルトランジスタが知られている。フローティングゲート型セルトランジスタは、半導体基板上に順次積層された第１ゲート絶縁膜、フローティングゲート電極、第２ゲート絶縁膜、コントロールゲート電極、第１ゲート絶縁膜下方のチャネル領域を挟むソース／ドレイン領域を有する。そして、コントロールゲート電極に印加される電圧を制御することにより、自由電子をフローティングゲート電極に注入したり、フローティングゲート電極から引抜いたりする制御が行われる。メモリセルは、フローティングゲート電極に自由電子が注入されているか否かに応じて、情報を記憶する。
【０００３】
フラッシュメモリの微細化にしたがって、各膜は非常に薄くなっている。特に第１ゲート絶縁膜が薄くなるに連れて、以前は、あまり問題とならなかった技術的課題が発生しつつある。すなわち、フローティングゲート電極に注入された自由電子が、第１ゲート絶縁膜を抜け、基板へと移動し易くなる。このため、時間の経過とともに、フローティングゲート電極内に蓄積された自由電子の数が減少する。このことは、メモリセルの情報の保持時間の短縮化を意味する。
【０００４】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開2002-311461号公報
【特許文献２】特開2001-318629号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、フローティングゲート電極と基板との間の絶縁膜を薄膜化しても情報の保持時間を確保できる半導体メモリを提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体メモリは、第１面を有する半導体基板と、前記第１面上に設けられ、前記第１面と離れた位置に前記第１面内の第１方向に広がりを持つ溝を有する第１絶縁膜と、前記溝の開口を塞ぐように前記第１絶縁膜上に形成された第２絶縁膜と、前記溝内に設けられた複数の微粒子と、前記溝の上方において前記第２絶縁膜上に設けられたゲート電極と、前記溝の下方の前記半導体基板の表面に設けられ、前記溝の前記第１方向における長さより短い第１方向における長さを有する、チャネル領域と、前記チャネル領域を挟むように前記半導体基板の表面に設けられた１対のソース／ドレイン領域と、を具備することを特徴とする。
【０００７】
本発明の第２の視点による半導体メモリは、第１面を有する半導体基板と、前記第１面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられ、前記第１ゲート絶縁膜と接する第１部分と、前記第１部分と接し且つ前記第１部分より大きな誘電率を有する第２部分とを有する第１ゲート電極と、前記第１ゲート電極上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、前記第１部分の下方の前記半導体基板の表面に設けられたチャネル領域と、前記チャネル領域を挟むように前記半導体基板の表面に設けられた１対のソース／ドレイン領域と、を具備することを特徴とする。
【０００８】
本発明の第３の視点による半導体メモリは、第１面を有する半導体基板と、前記第１面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられ、磁化方向が可変の磁化自由層と、前記第１ゲート絶縁膜上に設けられ、前記磁化自由層と接する非磁性層と、前記第１ゲート絶縁膜上に設けられ、前記非磁性層と前記磁化自由層と反対側において接し、磁化方向が固着された磁化固着層と、前記磁化固着層、前記非磁性層、前記磁化固着層の上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられたゲート電極と、前記磁化自由層下方の前記半導体基板の表面に設けられたチャネル領域と、前記チャネル領域を挟むように前記半導体基板の表面に設けられた１対のソース／ドレイン領域と、を具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、情報の保持時間の長い半導体メモリを提供できる。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１実施形態）  
［１−１］構造
図１乃至図１８を参照して、本発明の第１実施形態について説明する。図１は、本発明の第１実施形態に係る半導体メモリの主要部を概略的に示す斜視図である。図１に示すように、例えばシリコンからなる基板１の主面（第１面）上に、絶縁膜４が設けられる。絶縁膜４は、例えばシリコン酸化膜から構成される。絶縁膜４は、第１部分４ａ（第１絶縁膜）と、第２部分４ｂ（第２絶縁膜）とからなる。第１部分４ａの上部には、溝が形成されている。そして、第２部分４ｂは、この溝の上方を覆うように形成されている。この結果、絶縁膜４は、基板１と距離を有する空洞１１をその内部に含んだ形となっている。
【００１２】
空洞１１は、少なくとも基板１の主面の第１方向に広がりを持っている。しかしながら、第１方向に完全に平行である必要は無い。第１方向は、図１において左右方向に対応する。空洞１１の第１方向における長さは、例えば４０ｎｍである。
【００１３】
空洞１１内には、複数の微粒子１２が配置されている。微粒子は、少なくとも自由電子により帯電可能なものであれば、その種類は問われない。例えば、Ａｕ等の金属、ポリスチレン等の分子であっても構わない。
【００１４】
空洞１１の高さは、微粒子１２が空洞１１内を移動可能な値に設定されており、例えば１０ｎｍである。微粒子１２および空洞１１は、フローティングゲート型のメモリセルトランジスタのフローティングゲートと同様の役割を有する。空洞１１は、説明の便宜上、図１の手前において開口しているが、実際は閉じており、その周囲は絶縁膜４により覆われている。なお、微粒子１２は、図１に示すように上下方向に一列のみではなく、複数の列に亘って設けられていてもよい。
【００１５】
絶縁膜４の第２部分４ａ上には、コントロールゲート電極Ｇ１が設けられる。コントロールゲート電極Ｇ１は、少なくとも空洞１１の上方を覆い、空洞１１とコントロールゲート電極Ｇ１との間には、絶縁膜４が介在する。コントロールゲート電極Ｇ１は、第１部分Ｇ１ａと第２部分Ｇ２ａとを含んでいる。第１部分Ｇ１ａは、空洞１１の上方に位置する。第２部分Ｇ１ｂは、空洞１１の第１方向における外側の上方の２か所に位置する。また、第２部分Ｇ１ｂの下端と空洞１１との間の距離（第２部分Ｇ１ｂの下端と空洞１１との間の高さの差）は、第１部分Ｇ１ａの下端の空洞１１との間の距離（第１部分Ｇ１ａの下端と空洞１１との間の高さの差）より短い。
【００１６】
絶縁膜４の下方の基板１の表面には、１対のソース／ドレイン領域Ｓ／Ｄが形成される。ソース／ドレイン領域Ｓ／Ｄの間にチャネル領域が形成される。チャネル領域の第１方向における長さは、空洞１１の第１方向における長さより短い。そして、チャネル領域は、少なくともその一部が、空洞１１の下方に位置する。典型的には、チャネル領域は、図１に示すように、空洞の１１の第１方向における中心部の下方に位置する。チャネル領域は、例えば、チャネル領域形成予定領域にボロン、リン等のイオンを注入することにより、所望の形状とすることができる。
【００１７】
［１−２］動作  
次に、図２、図３を参照して、図１に示す半導体メモリの動作について説明する。図２は図１の半導体メモリの書き込み時の状態を示す断面図であり、図３は図１の半導体メモリの消去時の１つの状態を示す断面図である。
【００１８】
書き込み時において、コントロールゲート電極Ｇ１に正の電位が印加される。この結果、コントロールゲート電極Ｇ１が正の電位に帯電する。そして、図２に示すように、正の電位のコントロールゲート電極Ｇ１からの引力によって、チャネル領域から自由電子が空洞１１内に注入される。空洞１１内に注入された自由電子は、微粒子１２に引き込まれる。この結果、自由電子を取り込んだ微粒子１２は、負の電位に帯電する。
【００１９】
負の電位に帯電した微粒子１２が空洞１１内に存在することにより、従来のフローティングゲート型メモリセルのフローティングゲートに自由電子が注入された状態と同じになる。すなわち、図２のメモリセルトランジスタは、情報が書き込まれた状態に対応する。
【００２０】
次に、負の電位に帯電した微粒子１２は、クーロン力の相互作用によって相互に反発し合うことにより、空洞１１内でチャネル領域の上方から離れる方向に移動する。典型的には、第１方向における空洞１１の端部に向かう方向に移動する。このとき、ゲート電圧が正であるため、微粒子１２はよりチャネル領域の上方から離れやすくなる。さらに、この微粒子１２の移動は、ゲート電極Ｇ１の第２部分Ｇ１ｂからの引力によっても促される。この結果、微粒子は、チャネル領域の上方にわずかに存在するか、全く存在しない。このため、情報が書き込まれた後に時間が経過したとしても、微粒子１２からチャネル領域に自由電子がリークし、これにより情報が失われることが回避される。
【００２１】
消去時は、コントロールゲート電極Ｇ１に負の電位が印加される。この結果、コントロールゲート電極Ｇ１が負の電位に帯電する。そして、図３に示すように、負の電位のコントロールゲート電極Ｇ１の第２部分Ｇ１ｂからの斥力によって、微粒子１２はチャネル領域の上方へと移動する。
【００２２】
次に、チャネル領域の上方において、負の電位のコントロールゲート電極Ｇ１からの斥力によって、微粒子１２内の自由電子は、微粒子１２の外に押し出された後、チャネル領域へと注入される。負の電位に帯電した微粒子１２が空洞１１内で不在であることにより、従来のフローティングゲート型メモリセルのフローティングゲートから自由電子が引抜かれた状態と同じになる。すなわち、図３のメモリセルトランジスタは、情報が消去された状態に対応する。
【００２３】
次に、微粒子１２の大きさについて説明する。書き込みの際の微粒子１２の移動は、微粒子１２間のクーロン力による反発エネルギーによって生じている。これは、いわゆるクーロンブロッケイド効果が効く領域で顕著である。微粒子のサイズをｒとすると、この微粒子の持つキャパシタンスＣは大体Ｃ≒εＳ／ｒとなる（εは誘電率、Ｓは面積）。ここで「微粒子の大きさ」もしくは「サイズ」とは、微粒子を立方体の箱に入れたと仮定したとき、その立方体の箱の一辺の長さを言う。
【００２４】
簡単に大きさ０．１μｍのＳｉ微粒子について見積もる。まず、誘電率ε≒１２×８．８５４１８７８×１０-12［Ｆ／ｍ］であるから、キャパシタンスＣ≒１．０６２５×１０-17［Ｆ］である。従って、この微粒子の荷電エネルギーはｅ2／Ｃ≒０．０１５［ｅＶ］となる。これは温度に換算するとＴ≒１７４［Ｋ］である。これは液体窒素温度よりも高く、実験的に観測可能である。すなわち、観測可能な領域で微粒子が移動するのに、微粒子の大きさが、最大で０．１μｍであればよい。
【００２５】
さらに微粒子のサイズを小さくし、１０ｎｍの微粒子を考えると、荷電エネルギーは室温での動作が可能となる。以上より、複数の微粒子１２のうち１つでも大きさを０．１ミクロン以下にすれば、確実に動作が可能となる。しかしながら、これより大きいサイズでも例えば静電気力の大きさを考えれば、動作が可能となる。
【００２６】
従来のフローティングゲート型のメモリセルトランジスタにおいて、チャネル領域を介してソース／ドレイン領域間を流れる電流は、ゲート構造の実効キャパシタンスに依存する。ここで実効的なキャパシタンスは、基板上の絶縁膜の中に埋め込まれた、電気的には浮いた領域から構成される。従来のフローティングゲート型のメモリセルトランジスタでは、この絶縁膜の中に埋め込まれた領域がポリシリコンなどの導電材料で構成される。よって、従来は、チャネル領域を流れる電流は１つの材料からなるフローティング電極内の電荷分布により一意的に決定される。
【００２７】
これに対して、第１実施形態によれば、電子を注入された微粒子１２が、従来のフローティングゲートに相当する領域内を移動できることにより、電荷の分布が、再配置されることが可能となる。
【００２８】
次に、第１実施形態に係るメモリセルトランジスタの、微粒子１２がチャネル領域上方に存在する場合、しない場合のチャネル領域のコンダクタンスの変化について説明する。チャネル領域のコンダクタンスｇは、一般的に、
【数１】
2006269749.tif 000003
【００２９】
ただし、
Ｗ：ゲート幅
Ｌ：ゲート長
μ：微粒子の移動度
Ｃ0：ゲートキャパシタンス
ＶG：コントロールゲート電圧
ＶTH：閾値電圧
である。ここで、ゲートキャパシタンスとは、絶縁膜４およびコントロールゲート電極Ｇ１からなる構造（ゲート構造）全体のキャパシタンスである。なお、微粒子１２がチャネル領域の上方に存在している場合、チャネル領域を流れる電流に影響を与えるゲートキャパシタンスは、絶縁膜（基板１・空洞１１間の絶縁膜４）／微粒子１２／絶縁膜（空洞１１・コントロールゲート電極Ｇ１間の絶縁膜４）により構成される。一方、チャネル領域上に微粒子１２が存在していない場合、絶縁膜（基板１・空洞１１間の絶縁膜４）／空間／絶縁膜（空洞１１・コントロールゲート電極Ｇ１間の絶縁膜４）により構成される。
【００３０】
次に、微粒子１２の移動によるコンダクタンスの変化率（Δｇ／ｇ）は、Δｇを微粒子１２の移動後のチャネル領域のコンダクタンス、ΔＣ0を微粒子１２の移動後のゲートキャパシタンスとすると、
Δｇ／ｇ＝ΔＣ0／Ｃ0
となり、微粒子１２の移動によって変化するゲートキャパシタンスの変化率により表される。
【００３１】
さらに、ゲートキャパシタンスの変化（ΔＣ0／Ｃ0）は、
【数２】
2006269749.tif 000004
【００３２】
ただし、
Ｃi：基板１・空洞１１間の絶縁膜４のキャパシタンスと、空洞１１・コントロールゲート電極Ｇ１間の絶縁膜４のキャパシタンスの和
Ｃf：空洞１１部分のキャパシタンス
ΔＣf：微粒子１２の移動後の空洞１１部分のキャパシタンス
ε：空洞１１部分の誘電率
Δε：ゲート構造全体の誘電率
となる。
【００３３】
よって、コンダクタンスの変化率（Δｇ／ｇ）は、
【数３】
2006269749.tif 000005
【００３４】
となり、空洞１１部分の誘電率の変化率に比例する。例えば、微粒子１２の比誘電率を２５０とし、微粒子１２のない場合の空洞１１の比誘電率を真空とみなして１とし、Ｃi＝５Ｃfとすれば、コンダクタンスの変化率（Δｇ／ｇ）は、約２００となる。
【００３５】
また、ゲートキャパシタンスは、メモリセルトランジスタの閾値電圧にも影響を与える。閾値電圧は、以下の式で与えられる。
【００３６】
【数４】
2006269749.tif 000006
【００３７】
ただし、
ＶFB：フラットバンド電圧
φFp：フェルミ準位との差
Ｋs：絶縁膜の比誘電率
ε0：真空中の誘電率
ｑ：素電荷
ＮA：アクセプタ濃度
である。
【００３８】
よって、微粒子１２の移動による閾値電圧の変化ΔＶTHは、
【数５】
2006269749.tif 000007
【００３９】
となる。本実施形態に係るメモリセルトランジスタの、微粒子１２の移動後のチャネル領域のゲートキャパシタンスΔＣ0は、フローティングゲート電極が導電材料により構成される従来の構成の場合より大きい。このため、微粒子１２の移動によって、閾値電圧の変化ΔＶTHが大きくなる。大きな閾値電圧を実現できることにより、ゲートリーク電流が抑制されることが、この式からも説明される。
【００４０】
［１−３］構造の変形例  
次に、第１実施形態に係る半導体メモリの変形例について説明する。
【００４１】
［１−３−１］第１変形例
図４は、第１実施形態の第１変形例に係る半導体メモリの主要部を概略的に示す斜視図である。上記のように、チャネル領域は、第１方向における長さが空洞１１の第１方向における長さより短く、その一部が空洞１１の下方に位置していればよい。このため、図４に示すように、チャネル領域が、空洞１１の第１方向におけるほぼ中間点の下方から、紙面の左右にずれていても構わない。図４は、左にずれている場合を例示している。このような構成によっても、図１と同様の作用を奏することができる。この場合、負の電位に帯電した微粒子は、空洞１１内を紙面の右方向に移動することにより、チャネル領域の上方から離れていく。よって、例えば、コントロールゲート電極Ｇ１の第２部分Ｇ１ｂを、紙面右側のみに設けることにより、微粒子１２を紙面の右側に、より効率よく引き寄せることができる。
【００４２】
［１−３−２］第２変形例  
また、コントロールゲート電極Ｇ１の第２部分Ｇ２ｂが設けられていなくともよい。図５は、第１実施形態の第２変形例に係る半導体メモリの主要部を概略的に示す斜視図である。図５に示すように、コントロールゲート電極Ｇ１は、第１部分Ｇ２ａのみからなる。このような構成によっても、図１と同様の作用を奏することができる。ただし、図１の構造の方が、図５の構造より、微粒子１２をチャネル領域の上方から移動させる力は大きい。
【００４３】
［１−３−３］第３変形例  
また、微粒子１２の移動の方向が、チャネル領域上方からソース／ドレイン領域Ｓ／Ｄの上方に向かうようにすることも可能である。図６は、第１実施形態の第３変形例に係る半導体メモリの主要部を概略的に示す断面図である。図６に示すように、ソース／ドレイン領域Ｓ／Ｄは、第１方向（空洞１１が広がりを持つ方向）に沿ってチャネル領域を挟むように形成される。そして、チャネル領域は、ソース／ドレイン領域Ｓ／Ｄの間に位置する。空洞１１は、チャネル領域上方を亘り、その両端が１対のソース／ドレイン領域Ｓ／Ｄの上方に達する。図６の場合でも、チャネル領域の第１方向における長さは、空洞１１の第１方向における長さより短い。
【００４４】
次に、図６の半導体メモリの書き込み、消去時の動作について図６乃至図９を参照して簡単に説明する。動作は、図１に示す構造の場合とほぼ同じである。図７は、図６の半導体メモリの書き込み時の１つの状態を示す断面図である。図８、図９は、それぞれ、図６の半導体メモリの消去時の１つの状態を示す断面図である。書き込み時、コントロールゲート電極Ｇ１に正の電位が印加される。この結果、図６に示すように、空洞１１内の微粒子１２に、チャネル領域から自由電子が注入される。
【００４５】
負の電位に帯電した微粒子１２同士は、クーロン力により相互に反発することにより、図７に示すようにソース／ドレイン領域Ｓ／Ｄの上方に向かって移動する。この結果、チャネル領域上方の空洞１１内に、微粒子は、ほとんど存在しないか、全く存在しない。よって、時間の経過とともに、微粒子１２内の自由電子がチャネル領域へと戻ることが回避される。
【００４６】
一方、消去時、コントロールゲート電極Ｇ１に負の電位が印加される。コントロールゲート電極Ｇ１からの負の電位によって、図８に示すように、負の電位に帯電した微粒子１２はチャネル領域の上方へと移動する。
【００４７】
次に、図９に示すように、チャネル領域の上方に移動した微粒子１２内の自由電子は、コントロールゲート電極Ｇ１からの斥力によって、微粒子１２外に押し出された後、チャネル領域へと注入される。
【００４８】
［１−３−４］第４変形例  
なお、図６の構造の場合でも、チャネル領域は、第１方向における長さが空洞１１の第１方向における長さより短く、その一部が空洞１１の下方に位置していればよい。図２５は、第１実施形態の第４変形例に係る半導体メモリの主要部を概略的に示す断面図である。図２５に示すように、空洞１１は、絶縁膜４および図２５内で右側のソース／ドレイン領域Ｓ／Ｄの上方を覆い、左側のソース／ドレイン領域Ｓ／Ｄには達しない。もちろん、チャネル領域は、図２５と逆に、右側のソース／ドレイン領域上方にのみ達していてもよい。
【００４９】
［１−３−５］第５変形例  
図１乃至図９において、微粒子が２つの場合について説明したが、複数個設けられていても構わない。図１０乃至図１３は、第１実施形態の第５変形例に係る半導体メモリの動作を順に示す断面図である。なお、図１０乃至図１３は、説明の簡略化のために、空洞１１、微粒子１２、チャネル領域ＣＨのみが図示されている。また、以下の説明は、微粒子の移動の方向が、チャネル内で電流が流れる方向と異なる場合（図１等に対応）にも、同じ方向（図６等に対応）にも当てはまる。
【００５０】
まず、上記した説明における書き込み時の動作と同様に、図示せぬコントロールゲート電極に、負の電位が印加される。この結果、図１０に示すように、コントロールゲート電極からの引力によって、チャネル領域ＣＨからチャネル領域上方に位置する微粒子１２に自由電子が注入される。
【００５１】
次に、図１１に示すように、チャネル領域ＣＨ上方で、負の電位に帯電した微粒子１２同士がクーロン力により反発し合うことにより、それぞれが、お互い離れる方向（図１１において左右方向）に移動する。そして、負に帯電した微粒子１２は、他の微粒子１２に到達し、この微粒子１２に自由電子を渡す。
【００５２】
次に、図１２に示すように、自由電子を渡し、電気的に中性になった微粒子１２に、チャネル領域ＣＨから自由電子が再び注入される。そして、このチャネル領域ＣＨの微粒子１２からのクーロン力により、先に微粒子１２から自由電子を受け取った微粒子１２は、空洞１１の端部に向かって移動し、さらに別の微粒子１２に自由電子を渡す。
【００５３】
次に、図１３に示すように、電気的に中性となった微粒子１２に、チャネル領域ＣＨ上方の、負の電位に帯電した微粒子１２が、自由電子を渡す。このように、チャネル領域ＣＨ上方で、微粒子１２は、自由電子を注入され、次いでチャネル領域ＣＨから離れる方向に移動し、他の微粒子１２に自由電子を渡す。この動作が繰り返されることにより、チャネル領域ＣＨ上方の自由電子は、チャネル領域ＣＨの上方に留まらない。よって、図１乃至図９において、自由電子を注入された微粒子１２そのものが、チャネル領域の上方から、移動するのと同様の作用を奏する。
【００５４】
［１−４］製造方法  
次に、第１実施形態に係る半導体メモリの製造方法について、図１４乃至図１８を参照して説明する。図１４乃至図１８は、第１実施形態に係る半導体メモリの製造工程を順に示す図である。図１４乃至図１６、図１８は、断面図であり、図１７は斜視図である。まず、図１４に示すように、基板１内に、素子領域を区画するための素子分離絶縁膜（図示せぬ）、および絶縁膜４の第１部分４ａとなる材料膜が、例えば熱酸化法、ＣＶＤ（chemical vapor deposition）、スパッタ法等により形成される。
【００５５】
次に、絶縁膜４の材料膜上に、空洞１１の上方に開口を有するマスク材が形成される。次に、リソグラフィー工程、およびＲＩＥ（reactive ion etching）等の異方性エッチングにより、マスク材をマスクとして、材料膜の上部がエッチングされる。この結果、空洞１１となる溝が形成される。この溝は、その一部が後に埋め込まれるので、空洞１１の所望の大きさより大きめに形成される。
【００５６】
次に、絶縁膜４の第１部分４ａ上の全面に、微粒子１２を含んだ溶液が塗布される。次に、溶液が乾燥され、絶縁膜４の第１部分４ａ上に、例えばレジスト膜が塗布される。この結果、微粒子１２は、溶液およびレジスト膜２１により覆われる。
【００５７】
次に、図１５に示すように、溶液およびレジスト膜２１が、例えばＣＭＰ（chemical mechanical polishing）法を用いて、第１部分４ａの上端の高さまで平坦化される。
【００５８】
次に、図１６に示すように、第１部分４ａと、溝内の溶液およびレジスト膜２１との上に、絶縁膜４の第２部分４ｂの一部が形成される。
【００５９】
次に、図１７に示すように、絶縁膜４ａ上の全面に、空洞１１の一部の上方に開口を有するマスク材（図示せぬ）が形成される。次に、このマスク材をマスクとして、リソグラフィー工程、およびＲＩＥ等のエッチングにより、絶縁膜４の一部に開口２２が形成される。次に、ここまでで得られた構造が熱処理される。この結果、空洞１１内に充填されていた溶液およびレジスト２１が、蒸発することにより除去される。
【００６０】
次に、図１８に示すように、絶縁膜４上の全面に、絶縁膜４の材料膜が再度、例えばＣＶＤ法等により堆積されることにより、開口２２が埋め込まれる。この結果、微粒子１２は、空洞１１内に閉じ込められる。この後、上記した、種々のソース／ドレイン領域Ｓ／Ｄの配置に応じた位置にイオンが注入されることにより、ソース／ドレイン領域Ｓ／Ｄが形成される。さらに、絶縁膜４上にコントロールゲート電極Ｇ１が、例えばＣＶＤ法等により形成される。図１に示す構成のようにコントロールゲート電極Ｇ１が、第２部分Ｇ２ｂを有する場合、絶縁膜４の上部の端部がエッチングにより除去された後に、ＣＶＤ法が実施される。
【００６１】
［１−６］効果  
本発明の第１実施形態に係る半導体メモリによれば、基板１上に、内部に空洞１１を有する絶縁膜４が設けられる。そして、空洞１１内には、移動可能な複数の微粒子１２が設けられる。このような構造によって、微粒子１２に自由電子が注入されているか否かに応じて、フローティングゲート型のメモリセルトランジスタと同じ原理によって情報が記憶される。
【００６２】
また、自由電子を注入された微粒子１２はチャネル領域の上方から空洞１１の端部に向かって移動するため、チャネル領域の上方に自由電子を含んだ微粒子は、ほとんどまたは全く存在しない。よって、空洞１１に取り込まれた自由電子が基板１に戻ることが回避される。すなわち、情報の保持時間の長い半導体メモリを得られる。この効果は、半導体メモリの微細化に応じて、基板１と空洞１１間の絶縁膜４（従来のフローティングゲート電極下の絶縁膜に相当）が薄くなった場合でも、実現される。
【００６３】
（第２実施形態）  
次に、図１９乃至図２１を参照して、本発明の第２実施形態について説明する。第２実施形態では、フローティングゲート電極に複数の材料が用いられることにより、フローティングゲート電極内での電荷の分布の再配置が行われる。
【００６４】
図１９は、本発明の第２実施形態に係る半導体メモリの主要部を概略的に示す斜視図である。図１９に示すように、基板１の上に絶縁膜４が設けられる。絶縁膜４は、内部に、基板１の主面の広がる方向に広がりを持つフローティングゲート電極Ｇ２を含んでいる。絶縁膜４は、フローティングゲート電極Ｇ２の下面から、基板１までの第１部分４ａ（第１絶縁膜）と、それ以外の第２部分４ｂ（第２絶縁膜）とから構成される。ソース／ドレイン領域Ｓ／Ｄは、第１実施形態の図１と同じように構成される。
【００６５】
フローティングゲート電極Ｇ２は、その中心部を含む第１部分Ｇ２ａと、第１方向（図１９において左右方向）における両端部に位置する第２部分Ｇ２ｂとから構成される。第１部分Ｇ２ａの第１方向における長さは、チャネル領域の第１方向における長さと同じか、それよりも長い。
【００６６】
第１部分Ｇ２ａと第２部分Ｇ２ｂとは、相互に異なる材料により構成される。第２部分Ｇ２ｂの材料は、第１部分Ｇ２ａの材料より高い誘電率を有する。より具体的には、第１部分Ｇ２ａは、例えばポリシリコン、アモルファスシリコン等から構成される。第２部分Ｇ２ｂは、例えばＡｌ、Ｆｅ、Ｃｏ、Ｎｉ、Ｗ等から構成される。製造方法は、まず、基板１上に形成された絶縁膜４の第１部分４ａ上に、フローティングゲート電極Ｇ２の第１部分Ｇ１ａが、例えばＣＶＤ法等により形成される。次に、第２部分Ｇ２ｂが、第１部分Ｇ１ａの両端に蒸着されることにより形成される。上記した以外の構成は、第１実施形  態と同じである。
【００６７】
なお、コントロールゲート電極Ｇ１が、図１のように第２部分Ｇ１ａを有しているか、図７のように有していないかによって、本実施形態による作用効果に違いは無い。図１９では、第２部分Ｇ１ｂが設けられていない場合が例示されている。
【００６８】
また、第２部分Ｇ２ｂは、第１部分Ｇ２ａの一方の側のみに設けられていてもよい。また、第２部分Ｇ２ｂの誘電率が第１部分Ｇ２ａより大きという条件を満たせば、２つの第２部分Ｇ２ｂの材料が異なっていても構わない。
【００６９】
また、図２０のようにフローティングゲート電極Ｇ２が、上下方向に分割していても構わない。この場合、下側に第１部分Ｇ２ａが位置し、上側に第２部分Ｇ２ｂが位置する。さらに、図１９と図２０が組み合わされていてもよい。
【００７０】
また、第１実施形態の図６乃至図９と同様に、チャネル領域内での電流の流れる方向が、第１方向と平行であってもよい。図２１は、第２実施形態の他の例に係る半導体メモリの主要部を概略的に示す断面図である。図２１に示すように、ソース／ドレインＳ／Ｄ領域が、第１方向に沿ってチャネル領域を挟むように形成される。また、チャネル領域の位置が、図６、図２５のように偏っていてもよい。
【００７１】
肝要なのは、フローティングゲート電極Ｇ２のチャネル領域の真上の部分に誘電率の低い材料が用いられ、その他の部分に、より高い誘電率を有する材料が用いられることである。
【００７２】
次に、動作について説明する。本実施形態に係る半導体メモリに、書き込みの際に、コントロールゲート電極Ｇ１に正の電位が印加されると、チャネル領域から、フローティングゲート電極Ｇ２の第１部分Ｇ２ａに自由電子が注入される。この後、この自由電子は、フローティングゲート電極Ｇ２内を移動し、誘電率の高い第２部分Ｇ２ｂ内へと到達する。これは、自由電子は、誘電率の高い材料からなる膜内に蓄積されやすいからである。同じ理由により、自由電子は、誘電率のより低い材からなる膜内へは移動しにくいので、コントロールゲート電極Ｇ１への電位の印加が終了しても、自由電子は、第２部分Ｇ２ｂ内に留まる。よって、自由電子がチャネル領域へリークすることが回避される。
【００７３】
本発明の第２実施形態に係る半導体メモリによれば、フローティングゲート電極Ｇ２は、チャネル領域の上方の第１部分Ｇ２ａと、これ以外の部分を占め、第１部分Ｇ２ａより高い誘電率を有する第２部分Ｇ２ｂとから構成される。よって、フローティングゲート電極Ｇ２に注入された電子は、チャネル領域から離れた第２部分Ｇ２ｂ内に留まる。よって、自由電子がチャネル領域へリークすることが防止されることにより、情報の保持時間の長い半導体メモリを実現できる。
【００７４】
（第３実施形態）  
次に、図２２乃至図２４を参照して、本発明の第３実施形態について説明する。第３実施形態では、磁気抵抗効果を用いることにより、フローティングゲート電極内での電荷の分布の再配置が行われる。
【００７５】
図２２は、本発明の第３実施形態に係る半導体メモリの主要部を概略的に示す斜視図である。図２２に示すように、フローティングゲート電極Ｇ２は、強磁性材料からなる磁化自由層Ｇ２ｃと、非磁性材料からなる非磁性層Ｇ２ｅと、強磁性材料からなる磁化固着層Ｇ２ｅとから構成される。磁化自由層Ｇ２ｃの第１方向における両端は、それぞれ非磁性層Ｇ２ｄを介して磁化固着層Ｇ２ｅと接合されている。
【００７６】
磁化自由層Ｇ２ｃは、その磁化方向が可変であり、例えばＣｏＦｅ等により構成される。非磁性層Ｇ２ｄは、Ｃｕ、ＡｌＯ等により構成される。磁化固着層Ｇ２ｅは、例えば反強磁性材料が接合される等により、その磁化方向が固着されており、例えばＲｕ等により構成される。２つの磁化固着層Ｇ２ｅは、同じ方向に磁化が固着されている。本発明は、ＭＲＡＭ（magnetic random access memory）に使われている材料をすべて利用できる。
【００７７】
なお、第２実施形態と同様に、コントロールゲート電極Ｇ１の第２部分Ｇ１ａの有無は、本実施形態による作用効果に影響を与えない。図２２では、第２部分Ｇ１ｂが設けられていない場合が例示されている。
【００７８】
また、非磁性層Ｇ２ｄおよび磁化固着層Ｇ２ｅは、磁化自由層Ｇ２ｃの一方の側のみに設けられていてもよい。また、図２３のようにフローティングゲート電極Ｇ２が、非磁性層Ｇ２ｄを挟んで図２２の上下方向において対向していても構わない。この場合、下側に磁化自由層Ｇ２ｃが位置し、上側に磁化固着層Ｇ２ｅが位置する。さらに、図２２と図２３が組み合わされていてもよい。
【００７９】
また、第１実施形態の図６乃至図９と同様に、チャネル領域内での電流の流れる方向が、第１方向と平行であってもよい。図２４は、第３実施形態の他の例に係る半導体メモリの主要部を概略的に示す断面図である。図２４に示すように、ソース／ドレインＳ／Ｄ領域が、第１方向に沿ってチャネル領域を挟むように形成される。また、チャネル領域の位置が、図６、図２５のように偏っていてもよい。
【００８０】
肝要なのは、フローティングゲート電極Ｇ２のチャネル領域の真上の部分に磁化自由層Ｇ２ｃが設けられ、その他の部分に、非磁性層Ｇ２ｄを介して磁化固着層Ｇ２ｅが設けられることである。
【００８１】
次に、動作について説明する。本実施形態では、上記のように磁気抵抗効果を利用する。磁気抵抗効果とは、非磁性層を介して接する磁化自由層と磁化固着層とのそれぞれの磁化方向が反平行のとき、磁化自由層と磁化固着層との間の抵抗が平行の時より高くなる現象である。書き込みの際、まず、コントロールゲート電極Ｇ１に、磁化自由層Ｇ２ｃの磁化方向を磁化固着層Ｇ２ｅの磁化方向に揃えるような磁界を発生する方向に流れる電流が供給される。図２１の場合、紙面の奥から手前に向かって流れる電流が供給される。この結果、磁化自由層Ｇ２ｃと磁化固着層Ｇ２ｅとの間の抵抗値が小さくなる。よって、チャネル領域からフローティングゲート電極Ｇ２に注入された自由電子は、磁化自由層Ｇ２ｃから磁化固着層Ｇ２ｅへと進入することが可能となる。
【００８２】
次に、先に流れた電流と逆向きの電流をコントロールゲート電極Ｇ１に流すことにより、磁化自由層Ｇ２ｃの磁化方向と磁化固着層Ｇ２ｅの磁化方向とを反平行にする。この結果、磁化固着層Ｇ２ｅと磁化自由層Ｇ２ｃとの間の抵抗が大きくなり、磁化固着層Ｇ２ｅ内の自由電子は、この中に閉じ込められる。よって、自由電子がチャネル領域へリークすることが回避される。
【００８３】
本発明の第３実施形態に係る半導体メモリによれば、フローティングゲート電極Ｇ２は、非磁性層Ｇ２ｄを介して接する磁化自由層Ｇ２ｃと磁化固着層Ｇ２ｅとを有する。そして、磁化自由層Ｇ２ｃと磁化固着層Ｇ２ｅとの磁化方向を相互に平行にした状態でフローティングゲート電極Ｇ２に電子が注入され、この後、磁化自由層Ｇ２ｃと磁化固着層Ｇ２ｅとの磁化方向は反平行へと制御される。よって、磁化固着層Ｇ２ｅ内の電子は、この中に閉じ込められる。よって、チャネル領域へリークする自由電子の数を減少させることにより、情報の保持時間の長い半導体メモリを実現できる。
【００８４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施形態に係る半導体メモリの主要部を示す斜視図。
【図２】図１の半導体メモリの書き込み時の１つの状態を示す斜視図。
【図３】図１の半導体メモリの消去時の１つの状態を示す斜視図。
【図４】第１実施形態の第１変形例に係る半導体メモリの主要部を示す斜視図。
【図５】第１実施形態の第２変形例に係る半導体メモリの主要部を示す斜視図。
【図６】第１実施形態の第３変形例に係る半導体メモリの主要部を示す断面図。
【図７】図６の半導体メモリの書き込み時の１つの状態を示す断面図。
【図８】図６の半導体メモリの消去時の１つの状態を示す断面図。
【図９】図６の半導体メモリの消去時の１つの状態を示す断面図。
【図１０】第１実施形態の第５変形例に係る半導体メモリの動作を示す断面図。
【図１１】図１０に続く状態を示す断面図。
【図１２】図１１に続く状態を示す断面図。
【図１３】図１２に続く状態を示す断面図。
【図１４】第１実施形態に係る半導体メモリの製造工程の一部を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す斜視図。
【図１８】図１７に続く工程を示す断面図。
【図１９】本発明の第２実施形態に係る半導体メモリの主要部を概略的に示す斜視図。
【図２０】第２実施形態の他の例に係る半導体メモリの主要部を概略的に示す斜視図。
【図２１】第２実施形態の他の例に係る半導体メモリの主要部を概略的に示す断面図。
【図２２】本発明の第３実施形態に係る半導体メモリの主要部を概略的に示す斜視図。
【図２３】第３実施形態の他の例に係る半導体メモリの主要部を概略的に示す斜視図。
【図２４】第３実施形態の他の例に係る半導体メモリの主要部を概略的に示す断面図。
【図２５】第１実施形態の第４変形例に係る半導体メモリの主要部を示す断面図。
【符号の説明】
【００８６】
１…基板、４…絶縁膜、４ａ…絶縁膜の第１部分、４ｂ…絶縁膜の第２部分、１１…空洞、１２…微粒子、２１…溶液およびレジスト膜、２２…開口、Ｇ１…コントロールゲート電極、Ｇ１ａ…コントロールゲート電極の第１部分、Ｇ１ｂ…コントロールゲート電極の第２部分、Ｇ２…フローティングゲート電極、Ｇ２ａ…フローティングゲート電極の第１部分、Ｇ２ｂ…フローティングゲート電極の第２部分、Ｇ２ｃ…磁化自由層、Ｇ２ｄ…非磁性層、Ｇ２ｅ…磁化固着層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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