(57)【要約】【課題】  ＳＯＩ構造を有する半導体装置において、イオン注入時にイオンが分離酸化膜を突き抜けて、分離酸化膜下層に混入するのを抑えることができるようにする。【解決手段】  ＳＯＩ基板のシリコン層を複数の活性領域に分離する分離絶縁膜を形成して、ゲート絶縁膜を介して、ゲート電極を形成する。そして、分離絶縁膜の表面が露呈する部分を、所定の膜厚分エッチングする。その後、少なくともゲート電極の膜厚よりも厚く、かつ、ゲート電極の膜厚と分離絶縁膜のエッチング膜厚とを合計した膜厚よりも薄いシリコン酸化膜を形成し、このシリコン酸化膜上に、エッチングストッパ膜を形成する。その後、ゲート電極表面が露呈するまで平坦化を行う。平坦化後、シリコン酸化膜上に残ったエッチングストッパ膜をマスクとして、シリコン酸化膜のエッチングを行い、このシリコン酸化膜、及び、ゲート電極をマスクとして、シリコン層にイオン注入を行う。【選択図】      図１
2006245407.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたシリコン層とを備えるＳＯＩ基板のシリコン層を、複数の活性領域に分離する分離絶縁膜を形成する分離絶縁膜形成工程と、
少なくとも前記複数の活性領域のうち１の活性領域上に、ゲート絶縁膜を介して、ゲート電極を形成するゲート形成工程と、
前記分離絶縁膜の表面が露呈する部分を、所定の膜厚分、エッチングする分離絶縁膜エッチング工程と、
前記ゲート電極を埋め込んで、少なくとも前記ゲート電極の膜厚よりも厚い、かつ、前記ゲート電極の膜厚と前記分離絶縁膜のエッチング膜厚とを合計した膜厚よりも薄いシリコン酸化膜を形成するシリコン酸化膜形成工程と、
前記シリコン酸化膜上に、エッチングストッパ膜を形成するエッチングストッパ膜形成工程と、
前記ゲート電極表面またはゲート電極表面より高い位置であり、かつ、少なくともゲート電極上部のエッチングストッパ膜は除去される位置まで平坦化を行う平坦化工程と、
前記エッチングストッパ膜をマスクとして、前記シリコン酸化膜のエッチングを行うシリコン酸化膜エッチング工程と、
前記シリコン酸化膜並びに前記エッチングストッパ膜、及び、前記ゲート電極をマスクとして、前記シリコン層にイオン注入を行うイオン注入工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングストッパ膜は、シリコン窒化膜又は多結晶シリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極形成の後、前記分離領域エッチング工程前に、
前記ゲート電極をマスクとして、前記シリコン層に不純物を注入しエクステンションを形成するエクステンション形成工程と、
前記ゲート電極側面に、少なくとも表面がシリコン窒化膜からなるサイドウォールを形成するサイドウォール形成工程と、
を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記平坦化工程は、前記平坦化により残るエッチングストッパ膜の一端が、前記エクステンションの一端の直上にあるか、または前記エクステンションの上部において前記エクステンションと重なる位置にある条件で行うことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
支持基板と、
前記支持基板上の埋め込み絶縁膜と、
前記埋め込み絶縁膜上のシリコン層と
前記シリコン層を、複数の活性領域に分離する分離絶縁膜と、
前記複数の活性領域のうち、少なくとも１の活性領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を埋め込むように形成されたシリコン酸化膜と、
前記分離領域上に形成されたシリコン酸化膜上に形成されたエッチングストッパ膜と、
を備えることを特徴とする半導体装置。
【請求項６】
前記エッチングストッパ膜の上面の高さが、前記ゲート電極の上面の高さ以上であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記エッチングストッパ膜は、シリコン窒化膜あるいは多結晶シリコン膜であることを特徴とする請求項５又は６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体装置の製造方法及び半導体装置に関する。更に具体的には、ＳＯＩ構造を有する半導体装置の製造方法及びその方法により製造された半導体装置に関するものである。
【背景技術】
【０００２】
従来の、ＳＯＩ（Silicon On Insulator）構造を有するトランジスタについて説明する。ＳＯＩ構造において用いるＳＯＩ基板は、シリコン支持基板に、埋め込み酸化膜が形成され、更に、ＳＯＩ層が形成されたものである。このＳＯＩ基板上にトランジスタを形成する場合には、ゲート絶縁膜を介してゲート電極が形成される。また、ＳＯＩ層は、分離酸化膜により各活性領域に分離される。この分離酸化膜は、ＳＯＩ層を完全に貫通せずにＳＯＩ層中途部分にまで形成されたトレンチ内に、酸化膜等の絶縁膜を埋め込むことにより形成される。そして、分離酸化膜下部に残されたＳＯＩ層は、必要に応じて、ウェルとして機能する。
【０００３】
ＳＯＩ層の、ゲート電極の下の部分は、チャネル領域である。このチャネル領域両側には、不純物拡散層（エクステンション、ソース/ドレイン）が形成される。一方、分離酸化膜を挟んで、チャネル領域とは反対側に、ボディ領域が形成される。チャネル領域と、ボディ領域とは、分離酸化膜下部のＳＯＩ層であるウェルを介して、電気的に接続されている。
【０００４】
ところで、ゲート電極とボディ領域との間は、分離酸化膜により分離され、ボディ領域とゲート電極両側の不純物拡散層とには、それぞれ、逆の型のイオンが注入される。従って、ソース/ドレイン注入時には、ボディ領域はレジストによりマスクされた状態であり、一方、ボディ領域にイオン注入を行う際には、不純物拡散層側は、レジストによりマスクされた状態となる。しかし、イオン注入を行う場合、一般に、分離酸化膜上には、レジストマスクを形成しない場合が多い。従って、イオン注入の際には、分離酸化膜中にもイオンが注入される。
【０００５】
しかし、一般に、ＳＯＩ構造の半導体装置において、分離酸化膜は非常に薄いものである。従って、分離酸化膜上にマスクなしにイオンが注入された場合、イオンが分離酸化膜を突き抜けて、その下層のウェルにまで注入されることが考えられる。ウェル領域に、イオンが注入された場合、ボディ領域からチャネル領域に至るウェルの抵抗が高くなり、分離特性の劣化を引き起こすことが考えられるため、問題である。
【０００６】
この対策として、例えば、ソース/ドレイン注入時には、レジストマスクを、ボディ領域上だけでなく、ゲート電極とボディ領域間の分離酸化膜上まで覆うように形成して、このレジストマスクをマスクとしてイオン注入することにより、分離酸化膜下層のウェルに、不要な不純物が注入されないようにする方法が提案されている（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開２００２−２０８７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特に、不純物拡散層（エクステンション、ソース/ドレイン）用のイオン注入時においては、ゲート電極両側の所定の位置に、確実にイオンを注入する必要がある。従って、上述のように、分離酸化膜上にもレジストマスクを形成する場合、ゲート電極とレジストマスクとの精密な位置合わせが必要となる。しかし、レジストを用いての正確な位置合わせは困難である。そして、レジストマスクを正確に形成できず、例えば、不要にゲート電極とレジストマスクが重なってしまうような場合、必要な位置に、十分にイオンを注入できない場合も考えられる。
【０００９】
従って、この発明は、分離酸化膜の膜厚が薄い場合であっても、イオンの突き抜けを抑えつつ、より確実に、必要な領域にイオン注入を行うことができるように改良した半導体装置の製造方法及び半導体装置を提供するものである。
【課題を解決するための手段】
【００１０】
この発明の半導体装置の製造方法は、
支持基板と、前記支持基板に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたシリコン層とを備えるＳＯＩ基板のシリコン層を、複数の活性領域に分離する分離絶縁膜を形成する分離絶縁膜形成工程と、
前記複数の活性領域のうち少なくとも１の活性領域上に、ゲート絶縁膜を介して、ゲート電極を形成するゲート形成工程と、
前記分離絶縁膜の表面が露呈する部分を、所定の膜厚分、エッチングする分離絶縁膜エッチング工程と、
前記ゲート電極を埋め込んで、少なくとも前記ゲート電極の膜厚よりも厚い、かつ、前記ゲート電極の膜厚と前記分離絶縁膜のエッチング膜厚とを合計した膜厚よりも薄いシリコン酸化膜を形成するシリコン酸化膜形成工程と、
前記シリコン酸化膜上に、エッチングストッパ膜を形成するエッチングストッパ膜形成工程と、
前記ゲート電極表面またはゲート電極表面より高い位置であり、かつ、少なくともゲート電極上部のエッチングストッパ膜は除去される位置まで平坦化を行う平坦化工程と、
前記エッチングストッパ膜をマスクとして、シリコン酸化膜のエッチングを行うシリコン酸化膜エッチング工程と、
前記シリコン酸化膜並びに前記エッチングストッパ膜、及び、前記ゲート電極をマスクとして、前記シリコン層にイオン注入を行うイオン注入工程と、を備えるものである。
【００１１】
また、この発明の半導体装置は、
支持基板と、
前記支持基板上の埋め込み絶縁膜と、
前記埋め込み絶縁膜上のシリコン層と前記シリコン層を、複数の活性領域に分離する分離絶縁膜と、
前記複数の活性領域のうち、少なくとも１の活性領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を埋め込むように形成されたシリコン酸化膜と、
前記分離領域上に形成されたシリコン酸化膜上に形成されたエッチングストッパ膜と、
を備えるものである。
【発明の効果】
【００１２】
この発明においては、ゲート電極形成後に、分離絶縁膜を一部エッチングして所定の膜厚分薄くする。そして、ゲート電極の膜厚より厚い、かつ、ゲート電極の膜厚と分離絶縁膜をエッチングした膜厚との合計よりも薄い膜厚で、シリコン酸化膜を形成する。更に、その上にシリコン窒化膜を形成して、ゲート電極の高さにまで平坦化を行う。このようにすることにより、分離絶縁膜のエッチングを行った部分の上において、シリコン酸化膜上にシリコン窒化膜が残る。このシリコン窒化膜及びゲート電極をマスクとして、シリコン酸化膜のエッチングを行った後、イオン注入を行う。このイオン注入においては、分離絶縁膜上には、シリコン窒化膜とシリコン酸化膜との積層膜が形成された状態となっており、これが、イオン注入におけるマスクとなる。従って、分離絶縁膜を突き抜けて、イオンが、分離絶縁膜下方のシリコン層にまで注入されるのを抑えることができる。従って、分離特性の劣化等を抑えることができ、半導体装置の製造における歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
【００１４】
実施の形態１．
図１は、この発明の実施の形態１においては半導体装置を説明するための断面模式図であり、図１（Ａ）は、上面を表し、図１（Ｂ）は、図１（Ａ）におけるＡ−Ａ´断面を表す。但し、図１（Ａ）においては、説明のため、一部の絶縁膜及びスペーサ等を表していない。
【００１５】
図１に示すように、半導体装置において、基板は、シリコン支持基板２と、埋め込み酸化膜４と、ＳＯＩ（Silicon On Insulation）層６とが積層された構造のＳＯＩ基板となっている。なお、この明細書において、「ＳＯＩ層」とは、ＳＯＩ基板の最上のシリコン層を称するものとする。
ＳＯＩ層６には、分離酸化膜８が形成され、各活性領域に分割されている。分離酸化膜８は、ＳＯＩ層６を下層にある程度残した深さに形成されている。
【００１６】
また、ＳＯＩ層６には、不純物拡散層であるエクステンション１０及びソース/ドレイン１２が形成されている。また、エクステンション１０及びソース/ドレイン１２とは分離領域により分離された領域に、エクステンション１０及びソース/ドレイン１２とは逆の導電型の不純物が注入されたボディ領域１４が形成されている。
【００１７】
不純物拡散層（１０、１２）に挟まれた領域において、ＳＯＩ層６上には、ゲート絶縁膜１６を介して、ゲート電極１８が形成されている。また、分離酸化膜８上にも必要に応じてゲート電極１８が形成されている。ゲート電極１８の表面と、ソースドレイン１２の表面と、ボディ領域１４の表面には、金属シリサイド層１９が形成されている。また、ゲート電極１８の側面には、シリコン酸化膜からなるスペーサ２０が形成されている。また、スペーサ２０の両側には、シリコン酸化膜２２及びシリコン窒化膜２４からなるサイドウォールが形成されている。
【００１８】
また、分離酸化膜８の一部は、エッチングにより膜厚が薄くなっている。薄くなった部分のＳＯＩ層６表面から、分離酸化膜８表面までの膜厚ｘが、エッチングされた膜厚である。この膜厚が薄くなっている部分上には、膜厚ｚのシリコン酸化膜３０が形成されている。更に、シリコン酸化膜３０の表面には、シリコン窒化膜３２が形成されている。シリコン窒化膜３２の表面の高さは、ゲート電極１８の高さと一致している。そして、ＳＯＩ層６上全体には、ゲート電極１８やシリコン酸化膜３０及びシリコン窒化膜３２等を埋め込んで、シリコン酸化膜３４が形成されている。なお、図１（Ａ）においては、シリコン酸化膜３４は表示していない。
【００１９】
ここで、ゲート電極１８及びゲート絶縁膜１６の合計の膜厚（以下、簡略化のため、「ゲートの膜厚」と称することとする）をｙとすると、シリコン酸化膜３０の膜厚Zは、次式（１）の関係を満たす。
y ≦ z ＜ x+y        ・・・・（１）
即ち、分離酸化膜８のエッチングされた部分上に形成するシリコン酸化膜３０の膜厚zは、ゲートの膜厚ｙより厚く、かつ、ゲートの膜厚yと分離酸化膜８のエッチング量xとの合計よりも薄く形成する。このようにすることで、シリコン酸化膜３０上に、膜厚がx+y-zの、シリコン窒化膜３２が形成される。
【００２０】
また、シリコン酸化膜３４を貫通して、ソース/ドレイン１２あるいはボディ領域１４表面の金属シリサイド層１９に至るコンタクト３６が形成されている。また、コンタクト３６の上部には、金属配線３８が形成されている。
【００２１】
図２は、この発明の実施の形態における半導体装置の製造方法について説明するためのフロー図である。また、図３〜図１１は、この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。尚、図３〜図１１の各図において、（Ａ）は、上面を表し、（Ｂ）は、図１（Ｂ）に対応する位置の断面を表す。図３〜図１１の各（Ａ）図においても、簡略化のため、一部、スペーサ等を表していない。
以下、図２〜図１１を参照して、この発明の実施の形態における半導体装置の製造方法について具体的に説明する。
【００２２】
まず、シリコン支持基板２、埋め込み酸化膜４及び膜厚３０〜２００nm程度のＳＯＩ層６が形成されたＳＯＩ基板上に、シリコン酸化膜４０、シリコン窒化膜４２を形成する（ステップＳ２、Ｓ４）。その後、図３に示すように、写真製版技術（フォトリソグラフィ）により、トレンチ形成用のレジストパターン４４を形成する（ステップＳ６）。レジストパターン４４は、ＳＯＩ層６の、分離酸化膜８を形成する部分上に開口を有する。
【００２３】
次に、レジストパターン４４をマスクとして、シリコン窒化膜４２及びシリコン酸化膜４０のエッチングを行い、ＳＯＩ層６に所定の深さのトレンチを形成する（ステップＳ８）。このトレンチ形成においては、ＳＯＩ層６は完全にエッチングせず、ある程度、トレンチ下部にＳＯＩ層６が残るようにする。その後、レジストパターン４４を剥離し（ステップＳ１０）、必要な場合には、熱酸化を行う（ステップＳ１２）。これにより、図４に示すように、トレンチ内壁のＳＯＩ層６が露出していた部分に、シリコン酸化膜８ａが形成される。
【００２４】
次に、少なくともトレンチ内部に、シリコン酸化膜８ｂを埋め込んで（ステップＳ１４）、必要な場合には、アニールによる焼きしめを行う。次に、全面にレジスト膜を塗布して、エッチング用のレジストパターンを形成して、エッチングを行った後、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行う。その後、残ったシリコン窒化膜４２及びシリコン酸化膜４０を除去する。これにより、図５に示すように、トレンチ内部がシリコン酸化膜８ａ、８ｂにより埋め込まれた、分離酸化膜８が形成される（ステップＳ１６）。
【００２５】
次に、熱酸化によりゲート絶縁膜１６を形成し（ステップＳ１８）、ゲート電極１８を形成する（ステップＳ２０）。ゲート電極１８の形成においては、まず、ゲート電極１８形成用のポリシリコン膜を形成した後、ポリシリコン膜のパターニングを行う。そして、写真製版技術によりレジストパターンを形成した後、これをマスクとしてポリシリコン膜のエッチングを行う。これにより、図６に示すように、所望の位置に、ゲート電極１８が形成される。なお、図６における断面部分においては、チャネル領域上と、分離酸化膜８上にそれぞれ、ゲート電極１８が形成されている。
【００２６】
次に、酸化膜を堆積したのち、ドライエッチングを行うことにより、スペーサ２０を形成する（ステップＳ２２）。あるいは、スペーサ２０は、ゲート電極１８の側面を酸化することにより、形成してもよい。
【００２７】
次に、図６に示すように、イオン注入を行う（ステップＳ２４）。このイオン注入においては、まず、必要な個所、例えば、逆の型のトランジスタを形成する領域（図示せず）や、ボディ領域１４となる部分にレジストマスク４６を形成し、必要な領域に、エクステンション１０形成用のイオン注入を行う。即ち、ｎＭＯＳを形成する場合には、ｎ型のイオンを注入し、ｐＭＯＳを形成する場合には、ｐ型のイオンを注入する。このイオン注入においては、レジストマスク４６及びゲート電極１８及びスペーサ２０がマスクとなり、ゲート電極１８の周辺のＳＯＩ層６及び、他のＳＯＩ層６が露呈する部分に不純物が注入され、ゲート電極１８の両側にはエクステンション１０が形成される。なお、イオン注入においては、ゲート電極１８側面は、スペーサ２０で保護されているため、イオン注入により、ゲート電極１８がダメージを受けるのを抑えることができる。
【００２８】
その後、レジストマスク４６を除去して、逆の型のイオン注入を行う。ここでは、エクステンション１０形成用のイオン注入とは逆のイオン注入を必要とする領域、例えば、ボディ領域１４や逆の型のトランジスタを形成する領域（図示せず）において開口するレジストマスクを形成して、同様に、イオン注入を行う。その後、レジストマスクを除去する。
【００２９】
次に、図７に示すように、サイドウォールを形成する（ステップＳ２６）。具体的に、まず、シリコン酸化膜２２、シリコン窒化膜２４を、順に積層する。その後、エッチバックにより、ゲート電極１８のスペーサ２０外側にのみシリコン酸化膜２２及びシリコン窒化膜２４を残す。これにより、サイドウォールが形成される。
【００３０】
次に、図８に示すように、分離酸化膜８のエッチングを行う（ステップＳ２８）。ここでは、異方性エッチングにより、選択的に、シリコン酸化膜のみをエッチングする。従って、シリコン酸化膜が露出している部分、即ち、図８に示す部分においては、分離酸化膜８の、上部にゲート電極１８等が形成されていない部分のみがエッチングされる。ここで、エッチングする分離酸化膜の膜厚xは、エッチング条件等を考慮してエッチング時間等により厳密に制御する。
【００３１】
次に、図９に示すように、シリコン酸化膜３０を堆積する（ステップＳ３０）。ここで、堆積するシリコン酸化膜３０の膜厚zは、上述した式（１）を満たすようにする。この式（１）を満たす状態で、シリコン酸化膜３０を堆積する場合、分離酸化膜８がエッチングされた部分上においては、シリコン酸化膜３０の表面が、ゲート電極１８の表面よりも低くなる。
【００３２】
その後、シリコン酸化膜３０上にシリコン窒化膜３２を形成する（ステップＳ３２）。シリコン窒化膜３２の膜厚は、１nm〜１０nm程度でよいが、膜厚xよりも厚いことが好ましい。
【００３３】
次に、図１０に示すように、ゲート電極１８の表面付近まで、ＣＭＰを行う（ステップＳ３４）。ここでは、ゲート電極１８表面上のシリコン酸化膜３０まで除去して、ゲート電極１８表面でＣＭＰを停止する。但し、ゲート電極１８上のシリコン窒化膜３２が除去されればよく、ゲート電極１８上にシリコン酸化膜３０がある程度残った状態で、ＣＭＰを停止してもよい。このとき、上面から透視した場合に、残ったシリコン窒化膜３２の一端が、エクステンションの端部の直上と一致するか、あるいは、エクステンション１０の端部よりもゲート電極１８側に入り込み、一部においてエクステンション１０と重なっている状態となるように、ＣＭＰを制御する。これにより、分離酸化膜８のエッチングを行った部分上のシリコン酸化膜３０上付近に、シリコン窒化膜３２が残る。
【００３４】
次に、図１１に示すように、シリコン酸化膜３０のエッチングを行う（ステップＳ３６）。このエッチングにおいては、ゲート電極１８のポリシリコンや、シリコン窒化膜３２及びシリコン窒化膜２４（サイドウォール）とのエッチング選択比を、十分に大きく取れる条件で、シリコン酸化膜３０の異方性エッチングを行う。これにより、シリコン窒化膜３２及びサイドウォールがマスクとなり、分離酸化膜８上にのみ、厚いシリコン酸化膜３０が残される。また、ここでシリコン酸化膜３０に形成される開口の端部は、エクステンション１０の端部と一致するか（図１１）、あるいは、エクステンション１０と重なるようになっている。即ち、シリコン窒化膜３２が、エクステンション１０の端部と一致するか、エクステンション１０に重なる位置に残されることにより、分離酸化膜８端部には、シリコン窒化膜３２がマスクとして存在するようになっている。従って、このエッチングにおいて、分離酸化膜８がエッチングされるのを抑えることができる。
【００３５】
次に、イオン注入を行う（ステップＳ３８）。このイオン注入においては、まず、ソース/ドレイン１２の形成のため、逆の型のイオンを注入する領域、例えば、ボディ領域１４等には、レジストマスク４８を形成する。そして、シリコン窒化膜３２及びその下方のシリコン酸化膜３０と、ゲート電極１８及びサイドウォール等、及びレジストマスク４８をマスクとして、イオン注入を行う。これにより、ゲート電極１８周辺等に露出するＳＯＩ層６に、エクステンション１０よりも深くイオン注入が行われる。ここで、分離酸化膜８上のゲート電極１８が形成されていない部分においては、シリコン酸化膜３０及びシリコン窒化膜３２が形成されている。また、ステップＳ３４、３６の方法により、残ったシリコン酸化膜３０一端は、エクステンション１０の端部と一致するか、あるいはエクステンション１０に重なるように形成されている。従って、分離酸化膜８上では、シリコン酸化膜３０及びシリコン窒化膜３２、あるいは、ゲート電極１８及びサイドウォールが、分厚いマスクとして機能するため、分離酸化膜８中に、イオンが注入するのを確実に抑えることができる。
【００３６】
その後、レジストマスク４８を除去し、ソース/ドレイン１２等のイオン注入を行った領域にレジストマスクを形成して、ボディ領域１４等に逆の型のイオン注入を行う。その後、レジストマスクは除去する。
【００３７】
次に、ソース/ドレイン１２等に注入した不純物活性化のための熱処理を行う（ステップＳ４０）。その後、図１２に示すように、金属シリサイド層１９の形成を行う（ステップＳ４１）。金属シリサイド層１９の形成においては、まず、Ｎｉ等の金属膜を形成した後、熱処理を施す。これにより、Ｓｉが露出する部分と金属膜とが反応して、金属シリサイド層１９が形成される。
【００３８】
次に、シリコン酸化膜３４を全面に堆積し（ステップＳ４２）、任意の膜厚までＣＭＰを用いて研磨し,平坦化を行う（ステップＳ４４）。なお、このＣＭＰにおいて、分離酸化膜８上には、予め、ゲート電極１８と同じ高さにまで、シリコン酸化膜３０及びシリコン窒化膜３２が形成されている。従って、シリコン酸化膜３４においては、平坦性高く、ＣＭＰを行うことができる。
【００３９】
その後、必要な個所に、コンタクト３６を形成し（ステップＳ４６）、更に、コンタクト３６に接続する金属配線３８を形成する（ステップＳ４８）。これにより、図１に示すような半導体装置が形成される。
【００４０】
以上説明したように、この実施の形態においては、まず分離酸化膜８を膜厚ｘ分エッチングすることにより、ＳＯＩ層６表面にくぼみを形成しておく。これにより、その後、形成されるシリコン酸化膜３０の表面には、このくぼみを反映した凹部が形成される。そこに、シリコン窒化膜３２を形成して、ゲート電極１８の高さにまでシリコン窒化膜３２及びシリコン酸化膜３０を平坦化することにより、この凹部にのみシリコン窒化膜３２を残すことができる。その後のエッチングにおいては、シリコン窒化膜３２がマスクとなり、分離酸化膜８上にのみ、シリコン窒化膜３２及びシリコン酸化膜３０からなる分厚いマスクを形成することができる。そして、シリコン窒化膜３２及びシリコン酸化膜３０からなるマスクは、ソース/ドレイン１２形成の際のイオン注入においてマスクとして用いることができる。従って、ソース/ドレイン１２へのイオン注入時においても、分離酸化膜８中にイオンが注入されるのを、容易に抑えることができる。これにより、ＳＯＩ層６の高抵抗化などの分離特性劣化を防ぎ、デバイス特性の良好な半導体装置を得ることができる。
【００４１】
なお、実施の形態においては、簡略化のため、ＳＯＩ層６上に、１のトランジスタのみを図示して説明した。しかし、この発明はこれに限るものではなく、ＣＭＯＳのように、ＳＯＩ層６上に、導電型の異なる２以上のトランジスタを形成するものに適用することができる。この場合には、上述したように、イオン注入の際に、別の型の注入を行う個所にレジストマスクを形成して、選択的にイオン注入を行えばよい。このようにイオン注入を行っても、分離酸化膜８上には、ゲート電極１８あるいはシリコン酸化膜３０及びシリコン窒化膜３２からなる分厚い膜が形成されているため、これらがマスクとなり、イオン注入時における分離酸化膜８へのイオン注入をおさえることができる。
【００４２】
また、実施の形態においては、分離酸化膜８上に、シリコン酸化膜３０及びシリコン窒化膜３２を形成して、マスクとする場合について説明した。しかし、この発明は必ずしもこれらの膜に限るものではない。マスクとして形成する膜の選択は、上部の膜と下部の膜とのエッチング選択比、並びに、サイドウォールとのエッチング選択比、及び、層間絶縁膜（実施の形態においては、シリコン酸化膜３４）中にそのまま残して用いる場合には、その誘電率等を考慮すれば、他の絶縁膜であってもよい。但し、この発明は、分離酸化膜８上に形成したマスク（３２、３０）を、そのまま層間絶縁膜中に残す場合に限るものではない。
【００４３】
また、実施の形態においては、層間絶縁膜として、シリコン酸化膜３４を用いる場合について説明した。しかし、層間絶縁膜はシリコン酸化膜３４に限るものではなく、他の絶縁膜であってもよい。また、一層に限るものでもなく、２層以上の積層の構造としてもよい。積層する絶縁膜としては、例えば、シリコン酸化膜とシリコン窒化膜等が考えられる。
【００４４】
[実施の形態１の他の例]
図１３は、実施の形態１の半導体装置の他の例を示す断面模式図である。
上記実施の形態１の図１においては、ステップＳ３４のＣＭＰにおいて、ゲート電極１８表面上でＣＭＰを停止した場合の半導体装置について例示して説明した。しかし、上述したように、ＣＭＰは、必ずしも、ゲート電極１８表面上で停止する必要はなく、ゲート電極１８表面上で、シリコン窒化膜３２が除去されていれば、シリコン酸化膜３０がゲート電極上に残っていてもよい。図１３に示す半導体装置の他の例は、シリコン酸化膜３０をゲート電極上に残してＣＭＰを停止した場合の半導体装置である。したがって、図１の半導体装置と異なり、ゲート電極１８上には、シリコン酸化膜３０が残った状態となっている。
【００４５】
更に、図１３の半導体装置は、シリコン酸化膜３０の開口は、エクステンション１０及びソース/ドレイン１２からなる拡散層よりも、多少小さく開口されている。即ち、シリコン酸化膜３４中に残るシリコン窒化膜３２の一端は、エクステンション１０の一端の直上にあるか、またはエクステンションの上部において前記エクステンションと重なる位置にある。その他の部分は、図１に示す半導体と同様である。
【００４６】
なお、例えば、実施の形態において、シリコン支持基板２、埋め込み酸化膜４、ＳＯＩ層６、分離酸化膜８は、それぞれ、この発明の「支持基板」、「埋め込み絶縁膜」、「シリコン層」、「分離絶縁膜」に該当し、シリコン酸化膜３０、シリコン窒化膜３２は、それぞれ、この発明の、「シリコン酸化膜」、「エッチングストッパ膜」に該当する。
【００４７】
また、例えば、実施の形態において、ステップＳ２〜Ｓ１６を実行することにより、この発明の「分離絶縁膜形成工程」が実行され、ステップＳ１８〜Ｓ２０を実行することにより「ゲート形成工程」が実行され、ステップＳ２８、ステップＳ３０、ステップＳ３２、ステップＳ３４、ステップＳ３６、ステップＳ３８を実行することにより、それぞれ、「分離絶縁膜エッチング工程」、「シリコン酸化膜形成工程」、「シリコン窒化膜形成工程」、「平坦化工程」、「シリコン酸化膜エッチング工程」、「イオン注入工程」が実行される。また、例えば、ステップＳ２４、ステップＳ２６を実行することにより、それぞれ、「エクステンション形成工程」、「サイドウォール形成工程」が実行される。
【図面の簡単な説明】
【００４８】
【図１】この発明の実施の形態１における半導体装置を説明するための模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図１１】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図１２】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。
【図１３】この発明の実施の形態１における半導体装置の他の例を説明するための模式図である。
【符号の説明】
【００４９】
２  シリコン支持基板
４  埋め込み酸化膜
６  ＳＯＩ層
８  分離酸化膜
８ａ、８ｂ  シリコン酸化膜
１２  エクステンション
１４  ソース/ドレイン
１６  ゲート絶縁膜
１８  ゲート電極
１９  金属シリサイド層
２０  スペーサ
２２  シリコン酸化膜（サイドウォール）
２４  シリコン窒化膜（サイドウォール）
３０  シリコン酸化膜
３２  シリコン窒化膜
３４  シリコン酸化膜
３６  コンタクト
３８  金属配線
４０  シリコン酸化膜
４２  シリコン窒化膜
４４〜４８  レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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