(57)【要約】【課題】  閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いＭＯＳトランジスタを備えた半導体装置を提供する。【解決手段】  素子領域を画定する素子分離領域（１２）が設けられた半導体基板（１１）と、前記半導体基板の前記素子領域に離間して設けられたソース／ドレイン領域（２５）と、前記半導体基板の前記素子領域上に設けられたゲート絶縁膜（１３，１４）と、前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極（１５）とを具備する半導体装置である。前記ゲート絶縁膜は、金属および酸素を含有する第１の絶縁膜（１３）と、この第１の絶縁膜上に形成され、シリコンおよび酸素を含有する第２の絶縁膜（１４）とを含み、前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が６．６ａｔｏｍｉｃ．％未満であることを特徴とする。【選択図】      図１２
2006012900.tif 000002
【特許請求の範囲】
【請求項１】
素子領域を画定する素子分離領域が設けられた半導体基板と、
前記半導体基板の前記素子領域に離間して設けられたソース／ドレイン領域と、
前記半導体基板の前記素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極とを具備し、
前記ゲート絶縁膜は、金属および酸素を含有する第１の絶縁膜と、この第１の絶縁膜上に形成され、シリコンおよび酸素を含有する第２の絶縁膜とを含み、前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が６．６ａｔｏｍｉｃ．％未満であることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が５ａｔｏｍｉｃ．％以下であることを特徴とする半導体装置。
【請求項３】
前記金属は、Ｈｆ、Ｚｒ、およびランタノイド系元素からなる群から選択される少なくとも１種であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
素子領域を画定する素子分離領域が設けられた半導体基板上に、金属および酸素を含有する第１の絶縁膜を形成する工程、
前記第１の絶縁膜上に、Ｓｉを含有し、金属濃度が１９．８ａｔ．％未満の界面膜を形成する工程、
前記界面膜を酸化して、表面の前記金属濃度が６．６ａｔ．％未満の第２の絶縁膜を前記第１の絶縁膜上に形成し、積層構造のゲート絶縁膜を得る工程、
前記ゲート絶縁膜上に、半導体を含むゲート電極を形成する工程、および
前記ゲート絶縁膜および前記ゲート電極をマスクとして用いて、前記半導体基板の前記素子領域に不純物を導入して、ソース／ドレイン領域を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記界面膜は、Ｓｉ膜であり、前記酸化は６００℃以上の熱処理により行なうことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記界面膜は、金属をさらに含有し、前記酸化は室温以上で行なうことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびの製造方法にかかり、特に誘電体膜をゲート絶縁膜に用いたＣＭＯＳ  ＬＳＩ素子およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタにおいては、キャリアの膜中での直接トンネリング現象に起因して、ゲート／基板間のリーク電流が増加することが問題とされている。こうしたトンネリング現象を回避すべく、ＳｉＯ2よりも比誘電率が飛躍的に大きい材料を用いてゲート絶縁膜を形成することが提案されている。具体的には、ＺｒＯ2やＨｆＯ2といった高誘電率金属の酸化物、あるいはそれとＳｉＯ2との化合物いわゆるシリケート等をはじめとする高誘電率の金属酸化膜である。さらに窒素を含有するシリケートは、１０００℃でもアモルファス状態を維持することができ、比誘電率は２０程度と高い。しかも、ホウ素などの不純物の膜中拡散が小さいことなどから、耐熱性を要求するＣＭＯＳ工程への応用が期待されている。
【０００３】
しかしながら、多結晶Ｓｉゲート材料とＨｆやＺｒ，Ａｌのような金属酸化物ゲート絶縁膜とを組み合わせた場合には、閾値が変動してしまう。この変動は非常に大きく、通常行なわれるような基板部の不純物濃度の調整により合わせこむことは困難である。こうした現象は、ＳｉやＧｅといった純粋な半導体ゲート電極の場合のみならず、金属シリサイドあるいは金属ジャーマナイドでも起こりうる現象であることが確認されている。
【０００４】
そこで、高誘電体膜を堆積した後、膜中の不純物を除去し、膜中の酸素濃度を増加するための溶液処理を行なった後、Ｓｉを堆積して低温（典型的には５００℃以下）プラズマ酸化によりＳｉＯ2を形成した後にＳｉゲート電極を形成するという方法が提案されている。（例えば、特許文献１参照。）しかしながら、溶液処理により、最終的に高誘電体膜上に処理層、あるいはクリーンルームの空気から微量の有機物が付着して、膜の長時間電気ストレスに対する信頼性が低下する。しかも、工程自体に時間を要して、全体とした工程コストが増大する。また、５００℃程度のプラズマ酸化を行なったところで、閾値の大きな変動要因は完全には取り除くことは困難である。特に、有機物の蓄積が多い場合には、界面や高誘電体膜中への酸素導入は大きく阻害される結果、閾値シフトを改善することができない。
【特許文献１】米国特許第６６９６３２７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いＭＯＳトランジスタを備えた半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様にかかる半導体装置は、素子領域を画定する素子分離領域が設けられた半導体基板と、
前記半導体基板の前記素子領域に離間して設けられたソース／ドレイン領域と、
前記半導体基板の前記素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極とを具備し、
前記ゲート絶縁膜は、金属および酸素を含有する第１の絶縁膜と、この第１の絶縁膜上に形成され、シリコンおよび酸素を含有する第２の絶縁膜とを含み、前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が６．６ａｔｏｍｉｃ．％未満であることを特徴とする。
【０００７】
本発明の一態様にかかる半導体装置の製造方法は、素子領域を画定する素子分離領域が設けられた半導体基板上に、金属および酸素を含有する第１の絶縁膜を形成する工程、
前記第１の絶縁膜上に、Ｓｉを含有し、金属濃度が１９．８ａｔ．％未満の界面膜を形成する工程、
前記界面膜を酸化して、表面の前記金属濃度が６．６ａｔ．％未満の第２の絶縁膜を前記第１の絶縁膜上に形成し、積層構造のゲート絶縁膜を得る工程、
前記ゲート絶縁膜上に、半導体を含むゲート電極を形成する工程、および
前記ゲート絶縁膜および前記ゲート電極をマスクとして用いて、前記半導体基板の前記素子領域に不純物を導入して、ソース／ドレイン領域を形成する工程
を具備することを特徴とする。
【発明の効果】
【０００８】
本発明の態様によれば、閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いＭＯＳトランジスタを備えた半導体装置、およびその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。  
図１は、本発明の一実施形態にかかる半導体装置を示す断面図である。図示するように、半導体装置１０においては、素子分離領域１２が形成された半導体基板１１上に、第１の絶縁膜１３および第２の絶縁膜１２が順次堆積されて、積層構造のゲート絶縁膜が形成され、さらに、半導体ゲート電極１５が設けられている。第１の絶縁膜１１に含有される金属は、Ｈｆ、Ｚｒ、あるいはＬａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂおよびＬｕといったランタノイド系の高誘電体金属を含むことが好ましく、第１の絶縁膜１１は高誘電体絶縁膜であることが望まれる。この上に設けられる第２の絶縁膜１２は、ゲート電極１５との界面における金属濃度が６．６ａｔ．％未満に規定される。
【００１０】
本実施形態にかかる半導体装置は、例えば以下のような手法により製造することができる。図２に示すように、半導体基板１１に素子分離構造１２を形成して、閾値あわせ用のイオン注入を行なった後、第１の絶縁膜１３を形成する。第１の絶縁膜１３上には、溶液処理を施さず、好ましくは連続して真空中にてＳｉを含有する界面膜を堆積する。
【００１１】
界面膜は、Ｓｉのみから構成される必要はなく、酸化膜、窒化膜、または酸窒化膜を用いることもできる。また、低濃度であれば、金属が含有されていてもよい。この場合、酸化後の界面膜表面における金属濃度が６．６．ａｔ％未満とならなければならず、界面膜中の金属濃度は１９．８ａｔ．％未満に規定されることが、計算により求められる。
【００１２】
その後、界面膜が全て酸化あるいは酸窒化されるように、酸素あるいは窒素含有雰囲気中で熱処理を施すことによって、界面膜中のシリコンは酸化してシリコン酸化物を含む第２の絶縁膜となる。こうして生じる酸化物によって、第１の絶縁膜中の金属が、ゲート電極を構成する半導体と新たに反応することは防止される。堆積により金属シリサイド（金属ジャーマナイド）が界面にすでに形成されていても、酸化雰囲気で熱処理を施すことによって、金属シリサイド（金属ジャーマナイド）は酸化される。こうして、金属酸化物とＳｉ酸化物との混合態に変換する。
【００１３】
第２の絶縁膜１４の上には、半導体ゲート電極１５となる層を形成して加工する。ここでは、半導体、シリケート、あるいはジャーマナイドなどを堆積すればよい。その後は通常のＭＯＳ形成工程、すなわち、第２の絶縁膜１４および第１の絶縁膜１３をゲート電極１５や素子分離領域１２に対して選択的に除去し、半導体基板１１にソース／ドレイン（図示せず）を形成して、本実施形態にかかる半導体装置が完成する。
【００１４】
第２の絶縁膜１４の上下における界面、すなわち基板側界面１７およびゲート電極側界面１６には、望ましくない有機物の蓄積はない。しかも、高温の酸素雰囲気に曝すことによって酸化が行なわれる。こうして得られる半導体装置においては、ゲートスタックのいずれの部分にも金属シリサイド（ジャーマナイド）が含まれず、界面のダイポールが誘起されることはないことから、ＭＯＳ  Ｔｒの大きな閾値シフトの問題を解決することが可能となった。
【００１５】
図３には、従来の半導体装置の断面図を示す。図示する半導体装置２０においては、高誘電体ゲート絶縁膜３２上に、半導体ゲート電極１５が直接形成されている。こうした構造の半導体装置では、Ｐ−ＭＯＳトランジスタの閾値理想値に対して−０．９Ｖもの大きな変動があり、回路中トランジスタとしては使用不可であった。  
これに対して、図１に示した本実施形態にかかる半導体装置では、変動は−０．３Ｖに抑制することが可能になり、チャネル濃度などその他の部位構造の合わせ込みによりトランジスタとして十分に使用可能なものとなる。
【００１６】
図４には、ゲート絶縁膜の電極側界面における金属濃度と閾値変化との関係を示す。ここでは、高誘電体金属としてハフニウムを用いて、Ｐ−ＭＯＳトランジスタを形成した。ゲート絶縁膜表面における金属濃度は、ＥＤＸ（Ｅｌｅｃｔｒｏｎ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ）により測定した。１０ａｔ．％以上と高濃度でハフニウムがゲート絶縁膜の表面に含有される場合には、約−０．７Ｖという大きなシフトが見られる。これに対して、ハフニウム濃度が６．６ａｔ．％未満の場合には、シフト量は−０．４Ｖ以下に低減されている。この程度のシフト量であれば、実質的に影響を及ぼさないので許容される。こうした結果に基づいて、ゲート絶縁膜の電極側界面における金属濃度を６．６ａｔ．％未満に規定した。より好ましくは、ゲート絶縁膜の電極側界面における金属濃度は、５ａｔ．％以下である。
【００１７】
比誘電率を高めてリーク電流を低減するためには、ゲート絶縁膜の電極側界面に金属が存在することが好ましい。この場合、Ｓｉを含有する界面膜は金属含有膜とすることができ、こうした膜は酸化されやすいという性質を有する。したがって、室温以上であれば酸化は進行し、プラズマ酸化を用いることもできる。一方、ゲート絶縁膜の電極側界面に金属が存在しない場合（金属濃度が０ａｔ．％）には、閾値変化をよりいっそう低減することができる。電極側界面の金属濃度を０ａｔ．％に低減するためには、金属を含有しない膜、好ましくはＳｉ膜が界面膜として形成され、酸化は６００℃以上の高温で行なわれる。
【００１８】
上述したように、本発明の実施形態においては、金属を含有する第１の絶縁膜と、シリコンを含有する第２の絶縁膜との積層膜によりゲート絶縁膜が構成される。しかも、第２の絶縁膜のゲート電極側界面における金属濃度は、６．６ａｔ．％未満に規定される。ゲート絶縁膜中に高誘電体金属が含有されることによって、比誘電率を高めてリーク電流を低減することができ、金属濃度を６．６ａｔ．％未満と規定したことにより、閾値変動が抑制される。その結果、正常動作が可能なＭＯＳトランジスタを備えた半導体装置が得られる。
【００１９】
以下、Ｎ型のＭＯＳトランジスタを例に挙げて本発明の具体例を示して、さらに詳細に説明する。
【００２０】
（実施形態１）
図５乃至図１３に、本実施形態にかかる半導体装置の製造方法を表わす断面図を示す。
【００２１】
まず、図５に示すように、半導体基板１１に素子分離領域１２を設ける。ここでは、半導体基板としてはｐ型Ｓｉ基板を用い、常法により素子分離領域１２を形成した。すなわち、まず、基板１１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）用の溝（深さ：約０．４μｍ）を設けて、ＣＶＤ法によりシリコン酸化膜を全面に堆積した。続いて、ＣＭＰ（Ｃｈｅｍｏ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）を行なって溝内にシリコン酸化膜を埋め込んで、図５に示すように素子分離領域１２を得た。
【００２２】
素子を形成する領域に閾値調整のためのＢイオン注入を行なった後、図６に示すように第１の絶縁膜１３としてのＨｆＳｉＯxＮyをスパッタリング法により成膜した。ＨｆターゲットとＳｉターゲットとの２つのターゲットを用い、印加するパワー比を制御して膜中のＨｆとＳｉとの比率（Ｈｆ／（Ｈｆ＋Ｓｉ））を制御した。本実施形態では、この比率は０．６としたが、０．５〜１．０の範囲内で任意の値とすることができる。
【００２３】
雰囲気に混入させる窒素および酸素の量を制御することによって、膜中におけるこれら元素の量を制御することができる。ここでは、ｘ＝１．５５、ｙ＝０．４５の酸窒化膜を成膜した。成膜時の基板温度は任意に設定することが可能であるが、本実施例では室温で行なった。
【００２４】
第１の絶縁膜１３の膜厚は、２〜５ｎｍの範囲内で適宜決定することができ、ここでは、３ｎｍとした。第１の絶縁膜１３の組成は、必ずしも膜厚方向において均一である必要はなく、分布を有していてもよい。
【００２５】
所定の膜厚で第１の絶縁膜１３が形成された後、Ｈｆターゲットへのパワーを停止して、図７に示すように、スパッタリング法によりＳｉを含有する界面膜１８を堆積した。界面膜１８の膜厚は、０．３〜０．７ｎｍの範囲内で適宜決定することができるが、ここでは０．５ｎｍとした。界面膜１８の成膜は、Ａｒ等の不活性のガス雰囲気中で行なわれ、この成膜前における第１の絶縁膜の表面は極力清浄であることが求められる。したがって、溶液処理は行なわず、クリーンルームの雰囲気にさらす時間も３０分以下程度に限定した。第１の絶縁膜１３を堆積後、同一真空中で界面膜１８を堆積することが最も好ましい。
【００２６】
続いて、熱処理を施して界面膜１８を酸化する。この際の熱処理は、界面膜１８と第１の絶縁膜１３との界面まで酸化剤が達し、そこで十分反応が進行するような条件で行なうことが望まれる。例えば、８００℃にて酸素を含有する雰囲気中であれば界面膜１８は十分に酸化される。その結果、図８に示すように第２の絶縁膜１４となり、積層構造のゲート絶縁膜が形成される。
【００２７】
ゲート絶縁膜上には、半導体ゲート電極１５となる多結晶シリコン膜を、Ｓｉ2Ｈ6あるいはＳｉＨ4を含む雰囲気によるＣＶＤ法によって、図９に示すようにウエハ全面に堆積した。堆積前には、第２の絶縁膜１４の表面を清浄に保つため、溶液処理は行なわず、クリーンルームの雰囲気にさらす時間も３０分以下程度に限定することが望まれる。
【００２８】
次に、ＣＦxガスを用いた反応性イオンエッチングを用いて、多結晶シリコン膜を異方性エッチングすることによって、図１０に示すようにゲート電極１５を形成した。第１の絶縁膜１３および第２の絶縁膜１４をフッ化水素酸水溶液によりエッチングして、図１１に示すように加工した後、常法により図１２に示す構造を作製した。すなわち、露出した基板１１の素子領域にＡｓをイオン注入して、浅い不純物領域を形成した。この際の注入条件は、２００ｅＶ  １×１０15ｃｍ-2程度とした。次に、ＳｉＯ2またはＳｉＮをＣＶＤ法等により全面に堆積し、全面エッチングを繰り返すことによって、ゲート電極１５側面に１０ｎｍの膜厚でゲート側壁２３を残置した。
【００２９】
ゲート側壁２３およびゲート電極１５をマスクとして用いて、基板１１にＡｓを例えば１０ｋｅＶ  １×１０15ｃｍ-2によりの条件でイオン注入して、深い不純物領域を形成した。次いで、６００℃以上で熱処理して不純物を活性化し、エクステンション層２４およびソース／ドレイン領域２５を形成した。不純物の活性化するためには、１０００℃程度で１０秒程度の短時間高温処理を施すことが好ましい。
【００３０】
全面にＮｉ膜を形成して４００℃程度の熱処理を行なった後、硫酸と過酸化水素水との混合液体により未反応のＮｉをエッチングにより除去した。こうして、ソース／ドレイン領域２５上にＮｉＳｉ層２６を形成し、図１３に示すように、全面にシリコン酸化膜２７をＣＶＤ法により堆積して、層間絶縁膜を形成する。
【００３１】
図示していないが、その後は、常法により加工することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜にコンタクトホールを開口し、バリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積する。全面ＣＭＰによりコンタクトホール内にＴｉＮおよびＷを埋め込んだ後、配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィにより加工することによって、第一層配線までのＭＯＳ構造が得られる。
【００３２】
（実施形態２）
図１４および図１５を参照して、本実施形態を説明する。前述の実施形態１と同様の手法により、図１３に示した構造を作製しておく。
【００３３】
図１４に示すように全面にＮｉ膜２８を堆積し、４００℃程度で熱処理を施して、多結晶シリコンとＮｉとを全て反応させてＮｉシリサイドを形成する。４００℃程度の低温であるため、チャネル中のプロファイルやソース／ドレイン領域のプロファイルが変化することはない。多結晶シリコン中には、Ｐ、ＡｓやＳｂ，あるいはＢを予め導入しておいてもよい。  
反応後、硫酸と過酸化水素水との混合液を用いて未反応のＮｉを除去することによって、図１５に示すようにＮｉＳｉゲート電極２９が得られる。
【００３４】
図示していないが、その後は、常法により加工することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜にコンタクトホールを開口し、バリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積する。全面ＣＭＰによりコンタクトホール内にＴｉＮおよびＷを埋め込んだ後、配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィにより加工することによって、第一層配線までのＭＯＳ構造が得られる。
【００３５】
上述した実施形態１，２は種々の変更が可能である。例えば、ソース／ドレイン領域２５の上に形成されるシリサイド層としては、ＣｏＳｉ2またはＴｉＳｉ2を用いることもでき、ＳｉＧｅをゲート電極として用いてもよい。ＳｉＧｅは、例えばＳｉＨ4またはＳｉ2Ｈ6のガスに、Ｇｅ2Ｈ6などのＧｅを含有するガスを混入して形成することができる。ゲート電極として、シリサイドおよび／またはジャーマナイドを用いてもよい。シリサイドとしてはＷＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＰｔＳｉ，およびＭｏＳｉ2などが挙げられる。ジャーマナイドとしては、ＷＧｉ2，ＮｉＧｅ，ＮｉＧｅ2，ＣｏＧｅ2，ＰｔＧｅ，およびＭｏＧｅ2などが挙げられる。あるいは、ランタノイド系金属のシリサイド、ジャーマナイドを用いてゲート電極を形成してもよい。
【００３６】
第１の絶縁膜１３としては、ＨｆＯ2、あるいはそれとアルミニウムの酸化物を用いることもでき、ＺｒＯ2あるいはそれとシリコンの酸化物の混合膜、Ａｌ2Ｏ3との混合物でもよい。ＴｉＯ2あるいはそれとシリコンの酸化物の混合膜、Ａｌ2Ｏ3との混合物でもよい。Ｌａ2Ｏ3に代表されるランタノイド系金属の酸化物、あるいはそれとＳｉＯ2との混合物でもよい。ランタノイド系金属の酸化物、あるいはそれとＡｌ2Ｏ3との混合物でもよい。
【００３７】
第１の絶縁膜１３および第２の絶縁膜１４の成膜には、ＭＯＣＶＤあるいはハライド系のＣＶＤ、アトミック層堆積法を用いてもよい。電極の活性化等の熱処理により膜の相分離や結晶化を生じて、リーク電流の増加を招いてしまうことから、こうした絶縁膜を窒化することが望ましく、例えば、ＮＨ3を含有する雰囲気でのＣＶＤによって窒化することができる。あるいは、Ｎを含有する雰囲気、例えばＨｆの場合にはＨｆ（Ｎ（Ｃ2Ｈ5）2）4を用いたＣＶＤで行なうこともできる。
【００３８】
金属酸化物中の金属を変更する場合には、その金属を含有するプリカーサとして窒素を含有したものを選択すればよい。また、プラズマにより活性化された窒素を雰囲気に含有させることもできる。あるいは、成膜後にＮプラズマに曝してもよい。界面膜１８は、純粋なＳｉ膜である必要は必ずしもなく、ＳｉＮ、ＳｉＯxＮy、ＳｉＯxでもよい。あるいは金属、例えばＨｆを低濃度（１９．８ａｔ．％未満）で含む膜を用いることもできる。
【００３９】
界面膜１８の堆積には、ＣＶＤ法、あるいは蒸着法、あるいはゾルゲル法を用いることができる。この界面膜１８は、ＮＯあるいはＮ2Ｏ雰囲気で酸化してもよい。この際の温度は、好ましくは７００℃以上１１００℃以下である。チャネル部分の不純物のプロファイルを保全するために、９００℃以上の高温では、短時間熱処理いわゆるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）が望ましい。１２００乃至１３００℃のＦＬＡ（Ｆｌａｓｈ  Ｌａｍｐ  Ａｎｎｅａｌｉｎｇ）を用いることもできる。
【００４０】
ソース／ドレイン領域２５は、不純物ドープされたＳｉを堆積し、そこからの拡散により形成することも可能である。あるいは不純物ドープされたゲート側壁のＳｉＯ２やＳｉＯＮからの拡散を用いてもよい。また、第２の絶縁膜１４中における金属濃度は、一様である必要はない。例えば、第１の絶縁膜１３中の金属濃度から減少してゲート電極界面で６．６ａｔ％以下になる勾配をもたせることも、本発明の範疇内である。
【００４１】
（実施形態３）
図１６は、本実施形態にかかる半導体装置の概略構成を示す断面図である。
【００４２】
図示する半導体装置においては、第１の絶縁膜３２、第２の絶縁膜３３、および半導体ゲート電極３４が、半導体基板３１上に順次形成されている。第１の絶縁膜３２は、絶縁性金属酸化物、金属シリケート、金属アルミネート、あるいは金属複合酸化物により構成することができる。
【００４３】
以下に、組成の異なる２種類の窒素添加Ｈｆシリケート膜（ＨｆＳｉＯＮ膜）を、スパッタリング法により成膜して、第１の絶縁膜３２および第２の絶縁膜３３を含むゲート絶縁膜を形成する方法を説明する。
【００４４】
半導体基板としてはｐ型Ｓｉ（１００）基板を用い、通常のＳＣ2（ＨＣｌ／Ｈ2Ｏ2／Ｈ2Ｏ）洗浄、およびＨＦ処理を施した。これを純水により流水洗浄し、乾燥させた後、オフアクシススパッタリング装置内に載置した。ターゲットとしては、ＨｆターゲットおよびＳｉターゲットの二つを、スパッタリング装置内に設置しておいた。Ａｒ，Ｏ2、Ｎ2雰囲気中で、ＨｆおよびＳｉをスパッタリングして下部ＨｆＳｉＯＮ膜を成膜した。
【００４５】
下部ＨｆＳｉＯＮ膜中におけるＨｆ／（Ｈｆ＋Ｓｉ）比は、８０％程度であり、窒素の濃度は２０原子％程度であることが、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）測定により確認された。
【００４６】
次いで、ターゲットに印加するパワーを変更する以外は同様の条件で、下部ＨｆＳｉＯＮ膜上に上部ＨｆＳｉＯＮ膜を成膜した。具体的には、Ｈｆターゲットに印加する電力を低減し、Ｓｉターゲットに印加するパワーは高めて、形成される絶縁膜中のＨｆの含有量を少なくするようにした。ＲＢＳ測定によりＨｆ／（Ｈｆ＋Ｓｉ）比および窒素の濃度を測定した結果、Ｈｆ／（Ｈｆ＋Ｓｉ）比は０〜６０％程度であり、窒素の濃度は１５原子％程度であった。同一の真空中で連続して、組成の異なる２種類のＨｆＳｉＯＮ膜を堆積するので、これらの境界に有機物が侵入することはない。その結果、良好な界面を得つつ、上部ＨｆＳｉＯＮ膜表面の酸化がなされることになる。
【００４７】
上部ＨｆＳｉＯＮ膜の上には、減圧ＣＶＤ法により多結晶シリコン膜を３００ｎｍ程度の膜厚で堆積し、所定の導電型とするために不純物をイオン注入した。不純物としてリンをイオン注入した場合は、ｎ＋型多結晶シリコン膜となり、ボロンをイオン注入した場合は、ｐ＋型多結晶シリコン膜となる。多結晶シリコン膜中の不純物は、１０００℃程度で３０秒間程度の熱処理を行なって活性化させた。
【００４８】
最後に、マスクパターンを用いて、多結晶シリコン膜、上部ＨｆＳｉＯＮ膜、下部ＨｆＳｉＯＮ膜をドライエッチングにより加工して、図１６に示すような半導体装置を得た。
【００４９】
第１の絶縁膜３２および第２の絶縁膜３３を含むゲート絶縁膜は、ＨｆＯ2膜、Ｈｆアルミネート膜、ＨｆＹＯ膜などを用いて、同様の手法により形成することもできる。また、ＨｆをＺｒあるいはランタノイド系元素に置き換えてもよい。
【００５０】
第１の絶縁膜３２および第２の絶縁膜３３の成膜には、ＣＶＤ法、蒸着法、ＭＢＥ法、あるいはレーザーアブレーション法といった手法を用いてもよい。すでに説明したような理由から、こうした絶縁膜を窒化することが好ましく、同様の手法を採用することができる。
【００５１】
本実施形態においても、ゲート電極３４は、すでに実施形態１，２で説明したような材料に変更することができる。その他、実施形態１，２で可能な変更は、この実施形態３にも適用される。
【００５２】
以上の実施形態１乃至３では、Ｓｉ基板の上に直接形成したＣＭＯＳ  ＬＳＩを例に挙げて本発明を説明したが、こうした構造に限定されるものではない。ＳＯＩ（Ｓｉｌｉｃｏｎ  ＯＮ  Ｉｎｓｕｌａｔｏｒ）構造、基板に垂直方向に電流を間ガス縦型ＭＯＳのＣＭＯＳ  ＬＳＩや、Ｓｉ柱の側面に電流を流す縦型ＭＯＳのＣＭＯＳ  ＬＳＩに適用することもできる。
【００５３】
さらに、ＧｅあるいはＳｉＧｅ、ひずみＳｉ、あるいはひずみＧｅを基板として用いた場合も、上述した方法により本発明の実施形態にかかる半導体装置を製造することができ、同様の効果が得られる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態にかかる半導体装置を表わす断面図。
【図２】本発明の一実施形態にかかる半導体装置の層構成の詳細を表わす断面図。
【図３】従来の半導体装置を表わす断面図。
【図４】Ｐ−ＭＯＳの閾値の界面部Ｈｆ濃度依存性を示す図。
【図５】実施形態１にかかる半導体装置の製造方法における工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】実施形態２にかかる半導体装置の製造方法における工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】実施形態３にかかる半導体装置の製造方法における工程を示す断面図。
【符号の説明】
【００５５】
１０，２０，３０…半導体装置；  １１，３１…半導体基板；  １２…素子分離領域
１３，３２…第１の絶縁膜；  １４，３３…第２の絶縁膜
１５，３４…半導体ゲート電極；  １６…ゲート電極側界面
１７…基板側界面；  １８…界面膜；  ２１…高誘電体ゲート絶縁膜
２３…ゲート側壁；  ２４…エクステンション層；  ２５…ソース／ドレイン領域
２６…ＮｉＳｉ膜；  ２７…シリコン酸化膜；  ２８…Ｎｉ膜
２９…ＮｉＳｉゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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