(57)【要約】      （修正有）【課題】対向するデバイスの入出力インタフェース仕様の変更が生じても適応的にインタフェースを取る。【解決手段】出力トランジスタ回路２３は、対向するデバイスに対し２値化出力信号を出力する。出力インピーダンス調整回路２７は、２値化出力信号を識別するための、デバイスにおける入力参照電圧を入力し、入力参照電圧に基づいて２値化出力信号の信号レベルを調整すると共に、２値化出力信号の駆動電源電圧および入力参照電圧のいずれか一方を選択する選択回路を含み、選択回路で選択された電圧に基づいて２値化出力信号の駆動レベルを調整する。入力回路２１ａは、デバイスから２値化入力信号を入力し、２値化入力信号を識別するため入力参照電圧を入力すると共に、デバイスにおける２値化入力信号の駆動電源電圧とのいずれか一方を選択する選択回路をさらに備え、選択回路で選択された電圧に基づいて２値化入力信号を識別する。【選択図】図２
2006311236.tif 000002
【特許請求の範囲】
【請求項１】
他の半導体集積回路装置と接続される半導体集積回路装置であって、
前記他の半導体集積回路装置に対し、２値化出力信号を出力する出力回路と、
前記２値化出力信号を識別するための、前記他の半導体集積回路装置における第１の入力参照電圧を入力し、前記第１の入力参照電圧に基づいて前記２値化出力信号の駆動レベルを調整するように前記出力回路を制御する出力調整回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記出力調整回路は、前記２値化出力信号の駆動レベルを調整するための参照となる第１の基準電源電圧および前記第１の入力参照電圧のいずれか一方を選択する第１の選択回路を含み、
前記第１の入力参照電圧の代わりに、前記第１の選択回路で選択された電圧に基づいて前記２値化出力信号の駆動レベルを調整することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の選択回路は、前記第１の入力参照電圧が第２の基準電源電圧以上である場合には前記第１の基準電源電圧を選択し、未満である場合には前記第１の入力参照電圧を選択することを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記他の半導体集積回路装置から２値化入力信号を入力し、前記２値化入力信号を識別するために、前記他の半導体集積回路装置における前記２値化入力信号の駆動電源電圧に基づいて生成される第２の入力参照電圧を入力する入力回路をさらに備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第２の入力参照電圧と、第３の入力参照電圧とのいずれか一方を選択する第２の選択回路をさらに備え、
前記入力回路は、前記第２の入力参照電圧の代わりに、前記第２の選択回路で選択された電圧で前記２値化入力信号を識別することを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記第２の選択回路は、前記第３の入力参照電圧が前記第２の基準電源電圧以上である場合には前記第２の入力参照電圧を選択し、未満である場合には前記第３の入力参照電圧を選択することを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
他の半導体集積回路装置と接続される半導体集積回路装置であって、
前記他の半導体集積回路装置に対し２値化出力信号を出力する出力回路を備え、
前記他の半導体集積回路装置における、前記２値化出力信号を識別するための入力参照電圧を入力し、該入力参照電圧に基づいて前記２値化出力信号の駆動レベルを調整する動作モードと、前記２値化出力信号の信号レベルを調整するための参照となる基準電源電圧に応じて前記２値化出力信号の駆動レベルを設定する動作モードとの２つの動作モードを持ち、
半導体集積回路装置の使用時に前記２つの動作モードのいずれかを選択するように構成することを特徴とする半導体集積回路装置。
【請求項８】
他の半導体集積回路装置と接続される半導体集積回路装置であって、
前記他の半導体集積回路装置から２値化入力信号を入力する入力回路を備え、
前記２値化入力信号を識別するための入力参照電圧を、半導体集積回路装置に供給される参照電圧に応じて設定する動作モードと、該入力参照電圧を前記他の半導体集積回路装置側の入出力電源電圧にあわせて設定する動作モードとの２つの動作モードを持ち、
半導体集積回路装置の使用時に前記２つの動作モードのいずれかを選択するように構成することを特徴とする半導体集積回路装置。
【請求項９】
第１および第２の半導体集積回路装置間のインタフェース方法であって、
前記第１の半導体集積回路装置に対し２値化出力信号を出力する際に、前記２値化出力信号を識別するための、前記第１の半導体集積回路装置における第１の入力参照電圧を入力し、前記第１の入力参照電圧に基づいて前記２値化出力信号の駆動レベルを調整する前記第２の半導体集積回路装置と、前記第１の半導体集積回路装置とを接続することを特徴とする半導体集積回路装置のインタフェース方法。
【請求項１０】
前記第２の半導体集積回路装置は、前記第１の半導体集積回路装置から２値化入力信号を入力し、前記２値化入力信号を識別するために、前記第１の半導体集積回路装置における前記２値化入力信号の駆動電源電圧に基づいて生成される第２の入力参照電圧を入力することを特徴とする請求項９記載の半導体集積回路装置のインタフェース方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびそのインタフェース方法に係り、特に他のデバイスとのインタフェース回路を備える半導体集積回路装置およびそのインタフェース方法に係る。
【背景技術】
【０００２】
半導体集積回路装置は、年々高速動作が要求されている。高速動作のためには集積回路装置内部の高速化技術と共に集積回路装置間の信号のやり取りを高速化するためのインタフェース技術が重要になってくる。高速化のためのインタフェース技術としては、信号の送信・受信の方法を詳細に規格化し、同じ規格を持った集積回路装置同士を接続して信号の送受信を行うことが知られている。規格化されたインタフェース方式の例としては、ＧＴＬ（Ｇｕｎｎｉｎｇ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ）、ＨＳＴＬ（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ）、ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）などが知られているが、ＨＳＴＬのように信号入力にリファレンス電圧を用いる方式が主流である。例えば高速同期式ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように高速インタフェースを必要とするデバイスにおいては、入出力インタフェースにＨＳＴＬのような小振幅インタフェースを使用しているデバイスが多い。
【０００３】
図８は、従来のインタフェース方法による半導体集積回路装置１０１（高速同期式ＳＲＡＭ等）と、半導体集積回路装置１０１に通常、対向してインタフェースされる対向デバイス１０２（ＳＲＡＭコントローラ等の他の半導体集積回路装置）とを接続する例を示すブロック図である。図８において、半導体集積回路装置１０１と対向デバイス１０２とはそれぞれ、入出力端子Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３と、通常の電源ＶＤＤが供給される端子Ｖｄｄと、接地電位が与えられる端子ＧＮＤと、入出力端子用の電源ＶＤＤＱが供給される端子ＶｄｄＱと、リファレンス電源ＶＲＥＦが供給される端子Ｖｒｅｆと、抵抗ＲＱを介して接地されるインピーダンス調整用端子である端子ＺＱとを備える。
【０００４】
入出力端子Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３は、半導体集積回路装置１０１と対向デバイス１０２とでそれぞれが互いに接続され、入力側では、ＶＲＥＦを基準にしてＶＲＥＦより高い電圧が与えられたときにハイレベル入力、ＶＲＥＦより低い電圧が与えられたときにローレベル入力と認識する。また、入出力端子Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３は、端子ＺＱを抵抗ＲＱを通して接地することで、抵抗ＲＱの抵抗値に応じてあらかじめ決められている出力インピーダンスに設定される。なお、図８では、入出力端子の数を３としているが、その数は限定されるものではない。
【０００５】
図９は、入出力端子Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３の１つについて、端子に接続される内部の構成を示すブロック図である。入出力端子Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３のそれぞれに接続される内部回路は、同一であるので、以下、入出力端子Ｉ／Ｏ１について説明する。入力回路２０１は、入出力端子Ｉ／Ｏ１に入力される電圧と端子Ｖｒｅｆに入力される電圧とを差動増幅し、入力レジスタ回路２０２に増幅した値を伝える。入力レジスタ回路２０２から出力されるデータ信号は、メモリセルアレイ等の内部回路２００に入力される。また、内部回路２００から出力されるデータ信号は、出力レジスタ回路２０６を介して出力トランジスタ回路２０３に出力される。出力トランジスタ回路２０３は、プルアップ側トランジスタ回路２０４とプルダウン側トランジスタ回路２０５とから構成され、それぞれ複数のトランジスタが並列に接続される構成であって、出力レジスタ回路２０６から伝達される出力データを増幅して入出力端子Ｉ／Ｏ１から出力する。
【０００６】
出力インピーダンス調整回路２０７は、端子ＺＱに外部で接続される抵抗ＲＱの値に応じて、並列に接続されているプルアップ側トランジスタ回路２０４とプルダウン側トランジスタ回路２０５とのそれぞれの複数の出力トランジスタのうち、動作させるトランジスタを選択する。図９に示される出力インピーダンス調整回路２０７の場合、抵抗ＲＱの値が小さいと選択された出力トランジスタによる入出力端子Ｉ／Ｏ１の駆動能力は大きくなり、低い出力インピーダンスに調節される。反対に抵抗ＲＱの値が大きいと選択される出力トランジスタによる入出力端子Ｉ／Ｏ１の駆動能力は小さくなり、高い出力インピーダンスに調節される。
【０００７】
図１０は、図９における出力インピーダンス調整回路２０７の内部構成について示した回路図である。出力インピーダンス調整回路２０７は、端子ＺＱに接続された抵抗ＲＱの値に応じて、プルアップ側トランジスタ回路２０４の選択信号群３０１とプルダウン側トランジスタ回路２０５側の選択信号群３０２とを出力する機能を有する。出力インピーダンス調整回路２０７において、端子ＺＱの電位は、Ｐチャンネルトランジスタ３０３と抵抗ＲＱとの抵抗値の比で決まる。コンパレータ３０４は、入力端子（−）に入力される端子ＺＱの電位と入力端子（＋）に入力されるＶＤＤＱ／２の電位とを比較し、カウンタ３０５に出力する。ここでＶＤＤＱ／２の電位は、外部から供給されるＶＤＤＱに応じて半導体集積回路装置１０１の内部で生成されるものである。
【０００８】
カウンタ３０５は、クロックＣＬＫによって動作し、コンパレータ３０４の出力がハイレベル（以下、Ｈで示す）であればアップカウント、コンパレータ３０４の出力がローレベル（以下、Ｌで示す）であればダウンカウントを行う。カウンタ３０５のカウント出力は、ｋビット（図１０の例ではｋ＝３）を表すｋ本の選択信号群３０１として出力される。この動作のためＰチャンネルトランジスタ３０３は、ｋ＋１個用意される。Ｐチャンネルトランジスタ３０３のうち１個は、常時オンになっているが、他のｋ個は、カウンタ３０５の出力に応じてオンまたはオフのいずれかの状態をとり、これらのオン抵抗とＲＱの抵抗との比で決まる電位がコンパレータ３０４の入力にフィードバックされる。カウンタ３０５の出力がｋビットであれば、２のｋ乗の組み合わせが可能となるので、出力インピーダンスを２のｋ乗の段階で設定することができる。
【０００９】
また、ｋ本からなる選択信号群３０１はそれぞれ、またＰチャンネルトランジスタ３０６のうちのｋ個のゲート電極に接続されている。Ｐチャンネルトランジスタ３０６は、Ｐチャンネルトランジスタ３０３と対称に配置されており、それぞれのドレイン電極は、全て節点３０７に接続されている。節点３０７は、コンパレータ３０８の入力に接続されている。コンパレータ３０８は、入力端子（＋）に入力される節点３０７の電位と入力端子（−）に入力されるＶＤＤＱ／２の電位とを比較してカウンタ３０９に出力する。
【００１０】
カウンタ３０９は、クロックＣＬＫによって動作し、コンパレータ３０８の出力がＨであればアップカウント、コンパレータ３０８の出力がＬであればダウンカウントを行う。カウンタ３０９のカウント出力は、ｋビットのプルダウン側出力トランジスタの選択信号群３０２として出力される。ｋ本からなる選択信号群３０２はそれぞれ、またＮチャンネルトランジスタ３１０のうちのｋ個のゲート電極に接続されており、残る１個のＮチャンネルトランジスタ３１０は、常時オンになるように接続される。Ｎチャンネルトランジスタ３１０のドレイン側は、全て節点３０７に接続されている。
【００１１】
以上のような回路構成によりＰチャンネルトランジスタ３０６とＮチャンネルトランジスタ３１０とのオン抵抗の比で節点３０７の電位が決まることになり、節点３０７の電位は、コンパレータ３０８を介してカウンタ３０９にフィードバックされる。Ｐチャンネルトランジスタ３０３及び３０６、Ｎチャンネルトランジスタ３１０の個数、サイズは、プルアップ側トランジスタ回路２０４あるいはプルダウン側トランジスタ回路２０５中のトランジスタと同じにするかあるいはサイズだけ数分の１の相似になるよう構成される。サイズをｍ分の１にした場合、トランジスタのオン抵抗は、ｍ倍になるため、ＺＱ端子に接続する抵抗ＲＱも設定するインピーダンスのｍ倍になるよう設定する。
【００１２】
図１１は、出力バッファ回路２０３の内部構成を示す回路図である。出力バッファ回路２０３は、ｋ個のＰｃｈトランジスタ４０１を含むプルアップ側出力トランジスタ回路２０４と、ｋ個のＮｃｈトランジスタ４０２を含むプルダウン側出力トランジスタ回路２０５とで構成され、出力レジスタ回路２０６から伝達される出力データを増幅して入出力端子Ｉ／Ｏ１から出力する。出力バッファ回路２０３には出力インピーダンス調整回路２０７から出力トランジスタ選択信号群３０１及び３０２が入力され、プルアップ側出力トランジスタの選択信号群３０１によりプルアップ側出力トランジスタ回路２０４が制御され、プルダウン側出力トランジスタの選択信号３０２によりプルダウン側出力トランジスタ回路２０５が制御され、データ出力時に出力インピーダンス設定に応じたトランジスタがそれぞれ選択される。これらの結果として、入力端子（＋）に入力されるＶＤＤＱ／２の電位が出力端子に伝えられ、対向デバイスへの出力電圧として用いられることにより、適切なインターフェイスが図られている。
【００１３】
なお、関連する技術として、特許文献１には、チップ間のインタフェースを行うための基準電圧を発生させる基準電圧発生回路が開示されている。この基準電圧発生回路は、外部のコード（外部からの２進信号による命令）を受けてプログラマブルに基準電圧を発生させるものである。
【００１４】
【特許文献１】特開２００３−３２０９４号公報  （図３）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来技術で説明したような高速インタフェースをもつ半導体集積回路装置においては、通常の電源ＶＤＤ、接地の他に、入出力電源ＶＤＤＱとレファレンス電源ＶＲＥＦのような電源が必要である。これら電源に対しデバイスにより定められた仕様を合わせてデバイス同士を接続してインタフェースをとらなければならない。通常、入出力電源ＶＤＤＱとレファレンス電源ＶＲＥＦとは、同じ値の仕様をもつデバイス同士の組み合わせになるようデバイスを選定し、システムの設計を行う。しかし、デバイスの低電圧化によって、入出力電源ＶＤＤＱとレファレンス電源ＶＲＥＦとには、さまざまな仕様が存在するようになってきている。したがって、同じ値の仕様をもつデバイス同士の組み合わせになるようにデバイスを選定することが年々難しくなってきている。例えば、従来ＨＳＴＬのようなインタフェースにおけるＶＤＤＱは、ほとんどのデバイスが１．５Ｖの仕様を持っており、レファレンス電源ＶＲＥＦの電圧をその半分の０．７５Ｖの設定とすることでほとんどのデバイス同士を接続させることができた。
【００１６】
ところが最近では、ＶＤＤＱの仕様は、１．５Ｖに加え、１．８Ｖ、１．２Ｖ、１．０Ｖ等のインタフェースをもつデバイスが登場している。それぞれのＶＤＤＱに対し、ＶＲＥＦの仕様も違ってくるが、従来技術で説明したように従来のインタフェース方式による半導体集積回路装置の出力電圧は、ＶＤＤＱ／２に最適化されている。したがって、ＶＤＤＱの仕様が組み合わせるデバイス同士で一致しなかった場合にはインタフェース上に不都合を生じる。従来技術の出力バッファ回路は、ＣＭＯＳのバッファであり、仮にＶＤＤＱの仕様が多少違うデバイス同士を接続しても動作させること自体は可能である。しかし、対向するデバイスの入力電圧と合っていなければ、出力バッファがプルアップしたときとプルダウンしたときの伝達速度に偏りが生じ、本来の目的である高速でのインタフェースによる信号の伝達が実現できなくなるという不都合を生ずることになる。
【００１７】
また、システムの設計段階において、同じ仕様同士のデバイスを選択したつもりであっても、デバイスの入手状況、仕様の変更等が生じて柔軟に対応することができないことが起こり得る。一度仕様を決めて設計を完了した後にデバイスの仕様変更に対応するためには、多くの設計変更を必要とし、開発期間、費用の面からも問題となってくる。
【課題を解決するための手段】
【００１８】
前記課題を解決するために、本発明の半導体集積回路装置は、一つのアスペクトによれば、他の半導体集積回路装置と接続される半導体集積回路装置であって、他の半導体集積回路装置に対し、２値化出力信号を出力する出力回路と、２値化出力信号を識別するための、他の半導体集積回路装置における第１の入力参照電圧を入力し、第１の入力参照電圧に基づいて２値化出力信号の駆動レベルを調整するように出力回路を制御する出力調整回路と、を備える。
【００１９】
本発明の半導体集積回路装置は、他のアスペクトによれば、他の半導体集積回路装置と接続される半導体集積回路装置であって、他の半導体集積回路装置に対し２値化出力信号を出力する出力回路を備え、他の半導体集積回路装置における、２値化出力信号を識別するための入力参照電圧を入力し、該入力参照電圧に基づいて２値化出力信号の駆動レベルを調整する動作モードと、２値化出力信号の信号レベルを調整するための参照となる基準電源電圧に応じて２値化出力信号の駆動レベルを設定する動作モードとの２つの動作モードを持ち、半導体集積回路装置の使用時に２つの動作モードのいずれかを選択するように構成する。
【００２０】
本発明の半導体集積回路装置は、さらに他のアスペクトによれば、他の半導体集積回路装置と接続される半導体集積回路装置であって、他の半導体集積回路装置から２値化入力信号を入力する入力回路を備え、２値化入力信号を識別するための入力参照電圧を、半導体集積回路装置に供給される参照電圧に応じて設定する動作モードと、該入力参照電圧を他の半導体集積回路装置側の入出力電源電圧にあわせて設定する動作モードとの２つの動作モードを持ち、半導体集積回路装置の使用時に２つの動作モードのいずれかを選択するように構成する。
【００２１】
本発明の半導体集積回路装置のインタフェース方法は、一つのアスペクトによれば、第１および第２の半導体集積回路装置間のインタフェース方法であって、第１の半導体集積回路装置に対し２値化出力信号を出力する際に、２値化出力信号を識別するための、第１の半導体集積回路装置における第１の入力参照電圧を入力し、第１の入力参照電圧に基づいて２値化出力信号の駆動レベルを調整する第２の半導体集積回路装置と、第１の半導体集積回路装置とを接続する。
【発明の効果】
【００２２】
本発明によれば、他のデバイスのインタフェース条件に合せて２値化信号のレベルを調整して入出力するので、他のデバイスの仕様の変更等が生じても柔軟に対応して適切なインタフェースを取ることができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態に係る半導体集積回路装置は、他の半導体集積回路装置に対し２値化出力信号を出力する出力回路と、２値化出力信号の駆動レベルを調整する出力調整回路とを備える。出力調整回路は、他の半導体集積回路装置における、２値化出力信号を識別するための入力参照電圧を入力し、この入力参照電圧に基づいて２値化出力信号の駆動レベルを調整する動作モードと、半導体集積回路装置に供給される２値化出力信号の駆動電源電圧あるいは半導体集積回路装置の電源電圧など基準となる電源電圧に応じて２値化出力信号の駆動レベルを設定する動作モードの２つの動作モードを持つ。半導体集積回路装置の使用時に出力調整回路によって動作モードを選択して２値化出力信号の駆動レベルを変更する。
【００２４】
また、半導体集積回路装置は、他の半導体集積回路装置から２値化入力信号を入力する入力回路と、２値化入力信号を識別するため切替回路とを備える。切替回路は、２値化入力信号を識別するための入力参照電圧を、半導体集積回路装置に供給される参照電圧に応じて設定する動作モードと、入力参照電圧を対向デバイス側の入出力電源電圧にあわせて設定する動作モードの２つの動作モードを持つ。半導体集積回路装置の使用時に切替回路によって動作モードを選択して２値化入力信号の識別レベルを変更する。
【００２５】
半導体集積回路装置は、以上のように構成され、他の半導体集積回路装置側の入力電圧にあわせて半導体集積回路装置側において出力信号の駆動レベルを変更する。これによりシステム設計において他の半導体集積回路装置側の入力電圧の仕様が変更になった場合であっても、半導体集積回路装置の入出力電源端子部分を設計変更することなしに対応することができる。
【００２６】
また、他の半導体集積回路装置が微細化などにより低電圧化が進み、将来的に入力参照電圧が変更する可能性がある場合や、供給の都合により他の半導体集積回路装置の入力電圧仕様が複数存在する場合などは、本発明の半導体集積回路装置を使用することにより設計変更部分を少なくすることができる。
【００２７】
さらに、他の半導体集積回路装置に供給される入力参照電圧が設計者の都合により、例えば入出力電源電圧の半分からずれた値に設定するような場合であっても、本発明の半導体集積回路装置であれば、出力電圧を他の半導体集積回路装置の入力参照電圧にあわせて出力するので、半導体集積回路装置の入出力電源端子部分の設定を変更する必要がない。
【００２８】
また、本発明の半導体集積回路装置の一つの実施形態によれば、他の半導体集積回路装置に設定される入出力電源電圧及び参照電圧に対し、半導体集積回路装置の入力参照電圧及び出力電圧が自動的に設定される。このため、半導体集積回路装置の設定を全く変更することなく、他の半導体集積回路装置の入出力電源電圧及び参照電圧の仕様が変更された場合であっても、他の半導体集積回路装置の設定変更のみで対応することができる。
【実施例１】
【００２９】
図１は、本発明の第１の実施例に係る半導体集積回路装置の接続構成を示す図である。図１において、半導体集積回路装置１１ａは、図８に示した半導体集積回路装置１０１と同様に、端子Ｖｄｄ、端子ＧＮＤ、入出力端子Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３、端子Ｖｒｅｆ、端子ＺＱ、端子ＶｄｄＱを備える。これら以外に対向デバイス１２側の入力リファレンス電圧ＶＲＥＦａを入力する端子ＶｒｅｆＯを有する点が図８と異なる。以下、図８の半導体集積回路装置１０１と異なる点を中心に説明する。
【００３０】
図２は、半導体集積回路装置１１ａの入出力端子の１つについて内部の構成を示したものである。半導体集積回路装置１１ａに含まれる、内部回路２０、入力回路２１ａ、入力レジスタ回路２２、出力トランジスタ回路２３、プルアップ側トランジスタ回路２４、プルダウン側トランジスタ回路２５、出力レジスタ回路２６は、それぞれ図９における内部回路２００、入力回路２０１、入力レジスタ回路２０２、出力トランジスタ回路２０３、プルアップ側トランジスタ回路２０４、プルダウン側トランジスタ回路２０５、出力レジスタ回路２０６と同等の回路であるので、その説明を省略する。出力インピーダンス調整回路２７は、図９の出力インピーダンス調整回路２０７に相当するが、さらに出力回路用のリファレンス電源ＶＲＥＦａが供給される端子ＶｒｅｆＯの電圧をも加味して、プルアップ側トランジスタ回路２４とプルダウン側トランジスタ回路２５とを制御する点が図９と異なる。
【００３１】
図３は、出力インピーダンス調整回路２７の構成を示す回路図である。図３に示す出力インピーダンス調整回路２７において、切り替え回路３１、コンパレータ３２が追加されている点が図１０に示すインピーダンス調整回路２０７と異なる。また、コンパレータ３４、３９は、図１０におけるコンパレータ３０４、３０８にそれぞれ相当するが、コンパレータ３４の入力端子（＋）およびコンパレータ３９の入力端子（−）が切替回路３１の出力３３に接続される点が図１０と異なる。なお、図３において、図１０と同一の符号は、同一物を表し、その説明を省略する。
【００３２】
切り替え回路３１は、トランスファゲート３７、３８を含む。トランスファゲート３７、３８の一端は共通とされ、切り替え回路３１の出力３３に接続される。また、トランスファゲート３７の他端は、端子ＶｒｅｆＯに接続され、トランスファゲート３８の他端には、端子ＶｄｄＱの電圧の半分のＶＤＤＱ／２の電圧が与えられる。端子ＶｒｅｆＯの電圧（特許請求の範囲における第１の入力参照電圧に相当）が端子ＶｄｄＱまたは端子Ｖｄｄの電圧（特許請求の範囲における第２の基準電源電圧に相当）よりも高い場合には、コンパレータ３２の出力３６は、ハイレベル（Ｈ）となり、トランスファゲート３８がオンし、電圧ＶＤＤＱ／２の電圧（特許請求の範囲における第１の基準電源電圧に相当）が出力３３に現れる。ここで出力３３に伝達されるＶＤＤＱ／２の電位は、外部から供給されるＶＤＤＱに応じて半導体集積回路装置１１ａの内部で生成されたものである。
【００３３】
また、端子ＶｒｅｆＯの電圧が端子ＶｄｄＱまたは端子Ｖｄｄの電圧よりも低い場合には、コンパレータ３２の出力３６は、ローレベル（Ｌ）となり、トランスファゲート３７がオンし、端子ＶｒｅｆＯの電圧ＶＲＥＦａが出力３３に現れる。なお、コンパレータ３２の非反転入力端子（＋）と反転入力端子（−）の電圧が同じである場合には、コンパレータ３２の出力３６は、ハイレベルとなるように、コンパレータ３２の入力端子（＋）（−）間には、オフセット電圧が設定されている。
【００３４】
端子ＶｒｅｆＯの電圧が端子ＶｄｄＱまたは端子Ｖｄｄの電圧より低い場合には、インピーダンス調整回路２７は、出力トランジスタ回路２３のインピーダンスをＶＤＤＱ／２の電圧ではなく、リファレンス電源ＶＲＥＦａが供給される端子ＶｒｅｆＯの電圧を基準に設定している。さらに、従来のインタフェース方式のデバイスとしても使用可能にするために切り替え回路３１が設けられている。すなわち、端子ＶｒｅｆＯの電圧が端子ＶｄｄＱまたは端子Ｖｄｄの電圧より低い場合には、本発明によるインタフェース方法が用いられ、端子ＶｒｅｆＯの電圧が端子ＶｄｄＱまたは端子Ｖｄｄの電圧以上の場合には、従来のインタフェース方法を使用するように、即ち、ＶＤＤＱ／２の電圧が出力３３に現れるようにコンパレータ３２により判定される。
【００３５】
次に、本実施例における動作について説明する。図１において、半導体集積回路装置１１ａ（以下、本デバイスともいう）は、その端子Ｖｒｅｆに、対向デバイスのＶＤＤＱの１／２の電圧に相当するＶＲＥＦが加えられ、対向デバイスからの出力信号を受ける。つまり入力時には、加えられたＶＲＥＦにより従来通り問題なく動作する。
【００３６】
一方、本デバイスのＶＤＤＱが、対向デバイスのＶＤＤＱと異なる場合を想定しているので、本デバイスから対向デバイスへ出力する場合が問題であるが、以下のような動作を行うことで、この問題は解決される。
【００３７】
本デバイスの出力回路用のリファレンス電源用の端子ＶｒｅｆＯと対向デバイス１２の入力リファレンス用の端子Ｖｒｅｆとが接続され、同じ電圧ＶＲＥＦａが与えられている。（ここで、電圧ＶＲＥＦａの値は、後述するように対抗デバイスのＶＲＥＦとは限らず、所定の条件幅の中から選択できる値である。）ＶｒｅｆＯは、出力インピーダンス調整回路２７内部で切り替え回路３１とコンパレータ３２の両方に接続されている。端子ＶｒｅｆＯが対向デバイス１２の端子Ｖｒｅｆと接続されている。その電位は、通常は電圧ＶＤＤＱに比べ十分低いので、コンパレータ３２は、出力３６に対してＬを出力する。その結果、トランスファゲート３７はオン、トランスファゲート３８はオフとなり、出力３３には端子ＶｒｅｆＯの電位が伝達される。
【００３８】
また、対向デバイス１２からの端子ＶｒｅｆＯへの入力を使わず、従来のインタフェース方式のデバイスとして動作させる場合には、端子ＶｒｅｆＯを端子ＶｄｄＱあるいは端子Ｖｄｄ等の基準電源に接続するようにする。その結果コンパレータ３２は、出力３６に対してＨを出力する。この場合、トランスファゲート３７はオフ、トランスファゲート３８はオンとなり、出力３３にＶＤＤＱ／２の電位が伝達される。ここで出力３３に伝達されるＶＤＤＱ／２の電位は、外部から供給されるＶＤＤＱに応じて半導体集積回路装置１１ａの内部で生成されたものである。なお、基準電圧に端子Ｖｄｄの電圧ＶＤＤを適用する場合、ＶＤＤはＶＤＤＱ／２に対して充分高い電位であることが必要である。
【００３９】
なお、出力３３にＶＤＤＱ／２の電位が伝達された場合の構成および動作は、従来例と実質的に同じになる。出力インピーダンス調整回路２７において端子ＺＱの電位は、Ｐチャンネルトランジスタ３０３と抵抗ＲＱの抵抗値の比で決まり、コンパレータ３４は、端子ＺＱの電位と出力３３の電位とを比較し、カウンタ３０５に出力する。カウンタ３０５は、クロックによって動作し、コンパレータ３４の出力がＨであればアップカウント、コンパレータ３４の出力がＬであればダウンカウントを行う。カウント出力は、ｋビットのプルアップ側出力トランジスタの選択信号３０１として出力される。Ｐチャンネルトランジスタ３０３のうち１個は、常時オンになっているが、他のｋ個は、カウンタ３０５の出力に応じてオンまたはオフいずれかの状態をとり、これらのオン抵抗とＲＱの抵抗の比で決まる電位がコンパレータ３４の入力にフィードバックされる。
【００４０】
Ｐチャンネルトランジスタ３０６は、Ｐチャンネルトランジスタ３０３と対称に配置され、トランジスタ３０３とトランジスタ３０６とは、常に同じ位置にあるトランジスタがオンしている。節点３０７の電位は、オンしているトランジスタ３０６とトランジスタ３１０とのオン抵抗の比で決まる。節点３０７の電位は、コンパレータ３９で出力３３の電位と比較されて、カウンタ３０９の値が設定される。
【００４１】
以上のように出力インピーダンス調整回路２７は、出力信号の駆動レベル、つまり出力電圧を調整するものともいえ、この観点から、出力調整回路ともいうべきものである。
【００４２】
ここで、出力３３の電位として外部からの端子ＶｒｅｆＯの入力電位が選択されている場合には、カウンタ３０９は、端子ＶｒｅｆＯの電位と節点３０７の電位が同じになるまでアップカウントまたはダウンカウントを行う。その結果、節点３０７の電位が端子ＶｒｅｆＯの電位と同じになるようカウンタ３０５、３０９からそれぞれ出力される選択信号群３０１、３０２のアクティブな本数が決まる。なお、カウンタ出力から出力バッファ回路への動作については、図１１において説明した内容と同じであり、途中の説明を省略する。
【００４３】
結果として、出力端子に端子ＶｒｅｆＯの電位、即ち、ＶＲＥＦａが伝わり、この電位で対向デバイスに出力する。これにより、対向デバイスから見れば、Ｖｒｅｆ端子で同じ電位であるＶＲＥＦａを受けているので、適切なインタフェースが図られることになる。
【００４４】
一例として、対向デバイス１２のＶＤＤＱが、１．０Ｖ、本デバイスのＶＤＤＱが、１．５Ｖの場合に具体的に数字を上げて説明する。ＶＲＥＦａは前述のようにある幅をもった値から選択される。この場合、好ましくは、対向デバイスのＶｒｅｆ、つまり、０．５Ｖから、本デバイスのＶｒｅｆ、つまり０．７５Ｖの幅のなかから選択するのが、好ましい。例えば、ＶＲＥＦａを０．６Ｖとすると、この値が、本デバイスの端子ＶｒｅｆＯに加えられる。ＶｒｅｆＯの電圧（０．６Ｖ）の方がＶＤＤＱ（１．５Ｖ）より低いので、０．６Ｖが出力３３に伝えられ、この０．６Ｖで対向デバイスへ出力される。対向デバイスも、本デバイスからの入力は、０．６ＶがＶＲＥＦとされているので、適切なインタフェースが図られる。
【００４５】
以上のように第１の実施例によるインタフェース方法によれば、外部端子から対向デバイス側の入力リファレンス電圧をモニタし、その電圧に応じて出力バッファ回路の能力をプルアップ側、プルダウン側それぞれ調整することで、デバイス間同士のＶＤＤＱ、ＶＲＥＦの仕様が異なっていても接続して信号のやり取りを行うことができる。
【００４６】
図４（ａ）は、従来のインタフェース方式による半導体集積回路装置の出力波形である。図４（ａ）では、出力電圧として調整される電位、すなわちＨ→Ｌになる波形とＬ→Ｈになる波形とが交差する電位と、対向デバイスのＶＲＥＦとが一致しており、最も効率よく信号を伝達することができる。図４（ｂ）は、本デバイスのＶＲＥＦと対向デバイスのＶＲＥＦとが一致していない場合である。対向デバイスは、入力信号をそのＶＲＥＦを基準にしており、ＶＲＥＦよりわずかでも上であればＨ、下であればＬと判定するため、Ｈ→Ｌになる波形とＬ→Ｈになる波形とでは時間のずれが生ずる。多ビットの信号を同時に伝達する場合、この時間のずれは、スキュー幅となって、有効データ幅を小さくし、システム全体の動作マージンを少なくすることになる。例えば、対向デバイスのＶＲＥＦが、０．５Ｖで本デバイスのＶＲＥＦが０．７５Ｖの場合、従来の方法でインターフェイスをとるとこういう不具合が生じる。
【００４７】
図４（ｃ）は、本実施例によるインタフェース方法による半導体集積回路装置の出力波形である。図４（ｃ）に示すように対向デバイスのＶＲＥＦが本デバイスのＶＤＤＱ／２に比べ低くなっている場合、出力インピーダンス調整回路によりプルダウン側の能力を大きめに、プルアップ側の能力を小さめに設定する。これによりＨ→Ｌになる波形とＬ→Ｈになる波形とのずれがなくなり、効率よく信号を伝達することができる。これは、先に数字を上げて説明した事例に相当する。また、対向デバイスのＶＲＥＦが本デバイスのＶＤＤＱ／２に比べ高くなっている場合には上記と逆の設定を行う。なお、本実施例によるインタフェース方法は、従来のインタフェース方法に比べ追加の端子を必要とするため従来のインタフェース方式との互換も考える必要がある。この場合、端子ＶｒｅｆＯを電源ＶＤＤＱあるいは電源ＶＤＤに接続することで、図３における切り替え回路３１の作用により従来のインタフェース方法と全く同じ方法で使用することができる。
【実施例２】
【００４８】
図５は、本発明の第２の実施例に係る半導体集積回路装置の接続を示す図である。図５において、半導体集積回路装置１１ｂは、図１に示す半導体集積回路装置１１ａに対し、対向デバイス１２側の入出力電源の電圧ＶＤＤＱａをモニタする端子ＶｄｄＱ＿ＩＮをさらに備える。図５において、図１と同一の符号は、同一物を表し、その説明を省略する。
【００４９】
図６は、半導体集積回路装置１１ｂの入出力端子の１つについての内部の構成を示すブロック図である。図６において、図２に示す構成に対し、切り替え回路２８が追加されている点が図２と異なる。端子ＶｄｄＱ＿ＩＮと端子Ｖｒｅｆ端子は、切り替え回路２８に入力される。切り替え回路２８は、端子ＶｄｄＱ＿ＩＮと端子Ｖｒｅｆとのいずれかの電圧を選択して入力回路２１ｂに出力する。
【００５０】
図７は、切り替え回路２８の構成を示す回路図である。コンパレータ４１は、端子Ｖｒｅｆの電圧（特許請求の範囲における第３の入力参照電圧に相当）と端子ＶｄｄＱまたは端子Ｖｄｄの電位（特許請求の範囲における第２の基準電源電圧に相当）を比較する。端子ＶｄｄＱ＿ＩＮの電位は、抵抗Ｒ１、Ｒ２（Ｒ１とＲ２の抵抗値は同じ値）によって分割され、端子ＶｄｄＱ＿ＩＮに入力された電位の１／２（特許請求の範囲における第２の入力参照電圧に相当）が節点４２に出力される。トランスファゲート４３、４４は、コンパレータ４１の出力に応じて、いずれか一方がオンに他方がオフになる。なお、コンパレータ４１の非反転入力端子（＋）と反転入力端子（−）の電圧が同じ場合には、コンパレータ４１の出力は、ハイレベルとなるように、コンパレータ４１の入力端子（＋）（−）間には、オフセット電圧が設定されている。
【００５１】
次に本発明の第２の実施例に係る半導体集積回路装置の動作について説明する。図５の半導体集積回路装置１１ｂにおいて、端子ＶｄｄＱ＿ＩＮは、対向デバイス１２の端子ＶｄｄＱと接続され、同じ電圧ＶＤＤＱａになっている。また端子Ｖｒｅｆは、切り替え回路２８の内部でトランスファゲート４３とコンパレータ４１の両方に接続されている。端子Ｖｒｅｆの電圧に対し外部から入力リファレンス電圧が直接供給される場合、その電位は、通常、電圧ＶＤＤＱに比べ十分低いのでコンパレータ４１はＬを出力する。その結果、トランスファゲート４３はオン、トランスファゲート４４はオフとなり、入力回路２１ｂには端子Ｖｒｅｆの電位が伝達される。
【００５２】
また、外部からの端子Ｖｒｅｆへの入力を使わず、端子ＶｄｄＱ＿ＩＮを使用して動作させる場合には、端子Ｖｒｅｆを端子ＶｄｄＱまたは端子Ｖｄｄに接続する。この場合、コンパレータ４１はＨを出力する。その結果、トランスファゲート４３はオフ、トランスファゲート４４はオンとなり、入力回路２１ｂには端子ＶｄｄＱ＿ＩＮに入力された電位の１／２の電位が伝達される。他の構成要素の動作については、本発明の第１の実施例で説明した内容と同じになるので省略する。
【００５３】
第１の実施例においては、従来例と同様に本デバイス１１ａのＶｒｅｆ端子には、対向デバイス１２の出力電圧ＶＤＤＱの１／２の電圧をリファレンス電圧として設定しておかねばならなかった。しかし、これでは対向デバイスの仕様が急に変更になる場合に対応できない。そこで、あらかじめ対向デバイス側のＶＤＤＱを第２の実施例のようにモニタすることで前記の問題が解決される。
【００５４】
つまり、第２の実施例の半導体集積回路装置によれば、対向デバイス１２に設定されるＶＤＤＱに対し、半導体集積回路装置１１ｂの入力リファレンス電圧が自動的に設定される。このため、対向デバイス１２の設定変更にあわせて本発明の半導体集積回路装置１１ｂの設定変更をする必要がないという格別の効果を生じる。
【００５５】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００５６】
例えば、実施例などで対向デバイスと記載しているが、これは、物理的に対向配置されているということに限定されないのは勿論であり、本デバイスの入出力端子と対向デバイスの入出力端子とが電気的に接続されておればよいのは言うまでもないことである。また、実施例では、従来例同様に高速同期式ＳＲＡＭ等の半導体集積回路装置を本デバイスとし、ＳＲＡＭコントローラ等の半導体集積回路装置を他のデバイスとしたが、これらは、相互に変わりうるものであり、ＳＲＡＭコントローラ等を本デバイス、高速同期式ＳＲＡＭ等を他のデバイスとしても良いことは勿論である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施例に係る半導体集積回路装置の接続を示す図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置の入出力端子の１つについての内部の構成を示すブロック図である。
【図３】本発明におけるインピーダンス調整回路の回路図である。
【図４】本発明と従来例とにおける出力バッファから出力される波形について比較した図である。
【図５】本発明の第２の実施例に係る半導体集積回路装置の接続を示す図である。
【図６】本発明の第２の実施例に係る半導体集積回路装置の入出力端子の１つについての内部の構成を示すブロック図である。
【図７】切り替え回路の回路図である。
【図８】従来の半導体集積回路装置の接続を示す図である。
【図９】従来の半導体集積回路装置の入出力端子の１つについての内部の構成を示すブロック図である。
【図１０】従来例のインピーダンス調整回路の回路図である。
【図１１】従来例の出力バッファ回路の回路図である。
【符号の説明】
【００５８】
１１ａ、１１ｂ  半導体集積回路装置
１２  対向デバイス
２０  内部回路
２１ａ、２１ｂ  入力回路
２２  入力レジスタ回路
２３  出力トランジスタ回路
２４  プルアップ側トランジスタ回路
２５  プルダウン側トランジスタ回路
２６  出力レジスタ回路
２７  出力インピーダンス調整回路
２８、３１  切替回路
３２、３４、３９、４１  コンパレータ
３３、３６  出力
３７、３８、４３、４４  トランスファゲート
３０１、３０２  選択信号
３０３、３０６  Ｐチャンネルトランジスタ
３０５、３０９  カウンタ
３０７、４２  節点
３１０  Ｎチャンネルトランジスタ
Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３、Ｉ／Ｏｎ  入出力端子
ＲＱ、Ｒ１、Ｒ２  抵抗
Ｖｄｄ、ＧＮＤ、Ｖｒｅｆ、ＺＱ、ＶｄｄＱ、ＶｒｅｆＯ、ＶｄｄＱ＿ＩＮ  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006311236.tif 000009
【図８】
2006311236.tif 000010
【図９】
2006311236.tif 000011
【図１０】
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【図１１】
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