(57)【要約】【課題】読み出し時の信号量を大きくし、かつ書き込み時間を短縮することができる強誘電体記憶装置を提供する。【解決手段】読み出し時のプレート線ＰＬの電圧を一度ハイレベルＶｈｉｇｈにし、読み出し時の信号量を大きくし、書き込み時のプレート線ＰＬの電圧をハイレベルの１／２程度の中間電圧Ｖ１／２にし、書き込みを行うビット線電圧をプレート電圧を挟んで高い電圧および低い電圧に設定することにより、“０”書き込みと“１”書き込みを同時に行い、書き込み時間を短縮することができる。【選択図】図３
2006344289.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタおよびトランジスタスイッチを有するセルブロックと、
前記セルブロックに接続され、前記強誘電体キャパシタの一方の電極に電圧を印加するためのビット線と、
前記セルブロックに接続され、前記強誘電体キャパシタの他方の電極に電圧を印加するためのプレート線と、
前記セルブロックの前記トランジスタスイッチのゲート電極に接続されたワード線と、
前記ビット線に接続された差動増幅器とを備え、
前記強誘電体キャパシタは異なる方向に分極され、その前記分極の方向により２値のデータを記憶する強誘電体記憶装置であって、
データの読み出し時には、
前記プレート線に第一の電圧を印加し、
前記ワード線に所定電圧を印加して前記トランジスタスイッチを所定期間だけ導通させ、
前記トランジスタスイッチを導通させた時の前記ビット線の電圧変化量を前記差動増幅器で検出することによりデータの読み出しを行い、
データの書き込み時には、
前記プレート線に前記第一の電圧と異なる第二の電圧を印加し、
前記ワード線に所定電圧を印加して前記トランジスタスイッチを所定期間だけ導通させ、
前記ビット線に前記第二の電圧を挟んで高いかあるいは低い電圧を印加して前記強誘電体キャパシタにデータの書き込みを行うことを特徴とする強誘電体記憶装置。
【請求項２】
前記セルブロックは、第一のトランジスタスイッチと第一の強誘電体キャパシタとを直列に接続したセル１組によって１ビットが構成される１Ｔ１Ｃ型構造か、または前記第一のトランジスタスイッチと前記第一の強誘電体キャパシタとを直列に接続した第一のセルと第二の強誘電体キャパシタと第二のトランジスタスイッチとを直列に接続した第二のセルの２組によって１ビットが構成される２Ｔ２Ｃ型構造を備え、
前記１Ｔ１Ｃ型構造においては、
前記第一の強誘電体キャパシタの一方の電極は前記第一のトランジスタスイッチを介して第一のビット線に接続され、
前記第一の強誘電体キャパシタの他方の電極は第一のプレート線に接続され、
前記第一のトランジスタスイッチのゲート電極は前記ワード線に接続され、
前記２Ｔ２Ｃ型構造においては、
前記第一および前記第二の強誘電体キャパシタの一方の電極はそれぞれ前記第一および前記第二のトランジスタスイッチを介してそれぞれ前記第一および第二のビット線に接続され、
前記第一および前記第二の強誘電体キャパシタの他方の電極はそれぞれ前記第一および第二のプレート線に接続され、
前記第一および前記第二のトランジスタスイッチのゲート電極は前記ワード線に接続されることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】
前記セルブロックは、前記強誘電体キャパシタと前記トランジスタスイッチが並列に接続された構造を１セルとし、複数のセルが直列に接続されたチェーン構造を有し、
前記チェーン構造の１つのセルによって１ビットが構成される１Ｔ１Ｃ型チェーン構造か、または前記強誘電体キャパシタと前記トランジスタスイッチが並列に接続された構造を１セルとし、複数のセルが直列に接続された第一および第二のチェーンを有し、前記ワード線を共有する第一および第二のチェーン構造のセルの組み合わせ１組によって１ビットが構成される２Ｔ２Ｃ型のチェーン構造を備え
前記１Ｔ１Ｃ型チェーン構造においては、
前記第一のチェーン構造の一端が第一の選択トランジスタを介して第一のビット線に接続され、
前記第一のチェーン構造の他端が第一のプレート線に接続され、
前記２Ｔ２Ｃ型チェーン構造においては、
前記第一および第二のチェーン構造の一端がそれぞれ前記第一および前記第二の選択トランジスタを介してそれぞれ前記第一および前記第二のビット線に接続され、
前記第一および第二のチェーン構造の他端がそれぞれ前記第一および前記第二のプレート線に接続されることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項４】
前記第一の電圧を１．０Ｖ以上にし、前記第二の電圧を０．３Ｖ以上１．０Ｖ未満の範囲にすることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項５】
前記２Ｔ２Ｃ型構造または前記２Ｔ２Ｃ型のチェーン構造において、書き込み時に前記第一および第二のプレート線に前記第二の電圧を印加し、
前記第一および第二のビット線に前記第二の電圧を挟んで低い電圧および高い電圧をそれぞれ印加し、１ビットを構成する二つのセルを異なる方向に分極させることを特徴とする請求項２および３記載の強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体の分極反転を利用した強誘電体記憶装置に関する。
【背景技術】
【０００２】
強誘電体記憶装置は、外部電界をゼロにしても分極が残る特性によって、不揮発性メモリとして機能する。また、強誘電体記憶装置は、既存の書き換え可能な不揮発性メモリに比較して、消費電力が少なく、書き換え速度が速いなどの優れた特性を有している。このため、強誘電体記憶装置は、次世代のメモリ装置として期待が高まっている。
【０００３】
強誘電体記憶装置はデータの破壊読み出しであるため、読み出し後にはセルには再度書き込みが必要である。具体的には、“０”を読み出した後には“０”を再書き込みし、“１”を読み出した後には“１”を再書き込みする。この“０”書き込みと“１”書き込みは個別に行われるため、データの読み出しから“０”と“１”の書き込みまでの一連の動作に必要なサイクル時間は比較的長くなる。
【０００４】
一方、読み出しおよび書き込み動作時に、プレート線の電圧をハイレベルとローレベルの中間の値に固定し、“０”書き込みと“１”書き込みを同時に行う方法が提案されている（例えば特許文献１参照。）。しかし、この方法では書き込み時間は短縮できるものの、同時に読み出し時の信号量が１／２程度に弱くなり、信頼性が劣化するという問題があった。
【０００５】
このことから、読み出し時の信号量を大きくし、かつ書き込み時間を短縮する方法が望まれている。
【特許文献１】特開平８−２１２７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、読み出し時の信号量を減らすことなく、かつ書き込み時間を短縮することが可能な強誘電体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様は、強誘電体キャパシタおよびトランジスタスイッチを有するセルブロックと、前記セルブロックに接続され、前記強誘電体キャパシタの一方の電極に電圧を印加するためのビット線と、前記セルブロックに接続され、前記強誘電体キャパシタの他方の電極に電圧を印加するためのプレート線と、前記セルブロックの前記トランジスタスイッチのゲート電極に接続されたワード線と、前記ビット線に接続された差動増幅器とを備え、前記強誘電体キャパシタは異なる方向に分極され、その前記分極の方向により２値のデータを記憶する強誘電体記憶装置であって、データの読み出し時には、前記プレート線に第一の電圧を印加し、前記ワード線に所定電圧を印加して前記トランジスタスイッチを所定期間だけ導通させ、前記トランジスタスイッチを導通させた時の前記ビット線の電圧変化量を前記差動増幅器で検出することによりデータの読み出しを行い、データの書き込み時には、前記プレート線に前記第一の電圧と異なる第二の電圧を印加し、前記ワード線に所定電圧を印加して前記トランジスタスイッチを所定期間だけ導通させ、前記ビット線に前記第二の電圧を挟んで高いかあるいは低い電圧を印加して前記強誘電体キャパシタにデータの書き込みを行うことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、読み出し時の信号量を減らすことなく、かつ書き込み時間を短縮することができる強誘電体記憶装置を提供する。
【発明を実施するための最良の形態】
【０００９】
以下に本発明による実施例を説明する。
【実施例１】
【００１０】
図１ないし図４を用いて本発明による実施例１の強誘電体記憶装置について説明する。
【００１１】
図１は本発明による各実施例の強誘電体記憶装置の構成の概要を示している。図１に示すように、本発明の各実施例における強誘電体記憶装置では、セルブロック１０の一端はビット線ＢＬを介して差動増幅器２０に接続され、セルブロック１０の他端はプレート線ＰＬに接続されている。セルブロック１０は強誘電体膜を容量絶縁膜とする強誘電体キャパシタとトランジスタスイッチを備え、トランジスタスイッチのゲート電極はワード線ＷＬに接続されている。
【００１２】
図２は、本発明による実施例１の強誘電体記憶装置として、図１におけるセルブロック１０に２Ｔ２Ｃ（２−Ｔｒａｎｓｉｓｔｏｒ  ２−Ｃａｐａｃｉｔｏｒ）型構造を用いた例を示す。図２に示すように、セルブロック１０ａは、ＭＯＳトランジスタからなる第一のトランジスタスイッチＴｒ１と強誘電体膜を容量絶縁膜とする第一の強誘電体キャパシタＣｆ１から構成される第一のセル３０と、第一のセル３０と同様に第二のトランジスタＴｒ２と第二の強誘電体キャパシタＣｆ２から構成される第二のセル４０を組み合わせて強誘電体記憶装置の基本的な１ビットを構成している。
【００１３】
強誘電体キャパシタＣｆ１、Ｃｆ２としては、プレーナ構造、プラグ上スタック構造、立体スタック構造などセルキャパシタ構造があり、使用に当たっては、集積度やデザインルールによって選択されるが、ここではセルキャパシタ構造には限定されない。
【００１４】
また同様に、強誘電体キャパシタＣｆ１、Ｃｆ２に用いられる強誘電体膜にはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ、Ｌａ）４Ｔｉ３Ｏ１２）や、さらにこれらに不純物を添加した材料などがあるが、これら強誘電体膜の材料には限定されない。
【００１５】
第一のセル３０および第二のセル４０は、それぞれ第一および第二のトランジスタスイッチＴｒ１、Ｔｒ２のゲート電極が共通のワード線ＷＬに接続され、第一および第二のトランジスタスイッチＴｒ１、Ｔｒ２の一方の電極がそれぞれ第一および第二のビット線ＢＬ１、ＢＬ２に接続され、第一および第二のビット線ＢＬ１、ＢＬ２がそれぞれ差動増幅器２０に接続され、第一および第二のトランジスタスイッチＴｒ１、Ｔｒ２の他方の電極がそれぞれ第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２の一方の電極に接続されている。第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２の他方の電極（プレート電極）はそれぞれプレート線ＰＬ１、ＰＬ２に接続されている。なお、プレート線ＰＬ１、ＰＬ２は共通のプレート線ＰＬに接続する構成にもできる。
【００１６】
さらに第一および第二のセル３０、４０はそれぞれ差動増幅器２０を介して図示しない書き込みおよび読み出しを駆動する回路に接続され、ワード線ＷＬおよびプレート線ＰＬは図示しない行デコーダに接続される。
【００１７】
第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２は、強誘電体膜に印加する電位の極性を利用して異なる分極方向を用いて二つの状態を書き込むことが可能であり、この２Ｔ２Ｃ構造では、第一のセル３０と第二のセル４０には常に逆の状態を書き込む。すなわち第一のセル３０に“０”を書き込む場合には第二のセル４０には“１”を書き込み、逆に第一のセル３０に“１”を書き込む場合には第二のセル４０に“０”を書き込む。読み出し時には二つのセル３０、４０のビット線に転送された電荷量の差を読み出し信号として取り出す。
【００１８】
次に、このような構成を有する実施例１の２Ｔ２Ｃ型の強誘電体記憶装置におけるデータの書き込み、読み出しおよび再書き込み動作について、図３および図４を参照しながら説明する。
【００１９】
図３は、第一および第二のセル３０、４０における読み出しおよび書き込み動作時における各端子に印加される電位のタイミングチャートであり、プレート線ＰＬ、“０”を書き込む第一のセル３０の第一のビット線ＢＬ１“０”、および“１”を書きこむ第二のセル４０の第二のビット線ＢＬ２“１”のそれぞれ動作タイミングを示している。
【００２０】
図４は強誘電体キャパシタＣｆ１、Ｃ  ｆ２の分極状態を説明するためのヒステリシス曲線を示している。図４において、横軸はビット線電圧ＶＢＬとプレート線電圧ＶＰＬの電圧差ＶＢＬ−ＶＰＬに相当する。縦軸は、強誘電体キャパシタに蓄積された電荷量Ｑに相当する。いま、Ｑが正の状態を、データ“１”と定義し、Ｑが負の状態を、データ“０”と定義する。
【００２１】
まず、図３中の書き込み、読み出し、および再書き込み動作のいずれも行わないスタンバイ状態では、プレート線ＰＬ、“０”を書き込む第一のビット線ＢＬ１および“１”を書き込む第二のビット線ＢＬ２とも電圧はローレベルＶｌｏｗとする。ローレベルＶｌｏｗは、接地グランドレベルに近い電圧（約０Ｖ）が望ましい。
【００２２】
次に、実施例１における２Ｔ２Ｃ型強誘電体記憶装置の書き込み動作について説明する。
【００２３】
図３中の書き込み状態に示すように、ワード線ＷＬに電圧を印加して第一のセル３０および第二のセル４０の第一および第二のトランジスタスイッチＴｒ１、Ｔｒ２をオンにする。続いてプレート線ＰＬの電圧をハイレベルＶｈｉｇｈ（第一の電圧）の約１／２の中間電圧Ｖ１／２（第二の電圧）にラッチする。このとき、例えば“０”を書き込む第一のセル３０の第一のビット線ＢＬ１の電圧をスタンバイ状態と同じローレベルＶｌｏｗにラッチし、“１”を書き込む第二のセル４０の第二のビット線ＢＬ２の電圧をハイレベルＶｈｉｇｈにラッチする。
【００２４】
これにより、第一の強誘電体キャパシタＣｆ１の一方の電極（ビット線側電極）にローレベルＶｌｏｗが印加され、第二の強誘電体キャパシタＣｆ２のビット線側電極にハイレベルＶｈｉｇｈが印加される。その結果、第一の強誘電体キャパシタＣｆ１においては、プレート電極側からビット線ＢＬ１側方向に向かう分極状態となり、第二の強誘電体キャパシタＣｆ２においては、ビット線ＢＬ２側からプレート電極ＰＬ側方向に向かう分極状態となる。すなわち、第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２がそれぞれ反対方向に分極し、“０”が書き込まれた第一のセル３０の第一の強誘電体キャパシタＣｆ１の分極状態は、図４のヒステリシス曲線のｆの位置になり、“１”が書き込まれた第二のセル４０の第二の強誘電体キャパシタＣｆ２の分極状態はｂの位置になる。そして、書き込み後に第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２にかかる電界をゼロにした場合の残留分極は、“０”のビットはヒステリシス曲線のｃの位置となり、“１”のビットはヒステリシス曲線のａの位置となる。
【００２５】
なお、ワード線ＷＬに電圧を印加した後、プレート線ＰＬに電圧を印加したが、逆にプレート線ＰＬに電圧を印加した後にワード線ＷＬに電圧を印加するように順序を入れ替えてもよい。
【００２６】
また、ハイレベルＶｈｉｇｈおよび中間電圧Ｖ１／２の具体的な電圧値は、微細化、大容量化とともに低電圧化が進む傾向にあり、強誘電体記憶装置の世代によっても異なるが、例えばハイレベルＶｈｉｇｈに約１．８Ｖを用いる場合には、中間電圧Ｖ１／２は０．９Ｖ程度が好ましく、ハイレベルＶｈｉｇｈに約０．６Ｖを用いる場合には、中間電圧Ｖ１／２は０．３Ｖ程度が好ましい。
【００２７】
次に、読み出し動作について説明する。
【００２８】
本実施例１の強誘電体記憶装置ではプレート線ＰＬの電圧が第一および第二のビット線ＢＬ１、ＢＬ２電圧よりも高い状態、すなわちデータ“０”を書き込むのと同等の動作によって行われるため、読み出し後にはすべてのデータが“０”状態になる。このために破壊読出しと呼ばれる。
【００２９】
まず、図３中の読み出し状態に示すように、第一および第二のビット線ＢＬ１、ＢＬ２にローレベルＶｌｏｗ電圧を印加し、その後オープンとする。その後、第一のセル３０および第二のセル４０の共通のワード線ＷＬに電圧を印加し、第一および第二のセル３０、４０の第一および第二のトランジスタスイッチＴｒ１、Ｔｒ２をオンにする。さらに第一のセル３０および第二のセル４０の共通のプレート線ＰＬの電圧をハイレベルＶｈｉｇｈにラッチする。
【００３０】
これにより、“０”が書き込まれている第一のセル３０の第一の強誘電体キャパシタＣｆ１の分極状態は、図４のヒステリシス曲線のｃの位置からＤの位置に移動し、第一のビット線ＢＬ１には電荷量ＱｃＤが放出される。また、“１”を書き込まれた第二のセル４０の第二の強誘電体キャパシタＣｆ２分極状態は、図４のヒステリシス曲線のａの位置からＤの位置に移動し、第二のビット線ＢＬ２には電荷量ＱａＤが放出される。
【００３１】
このとき、第一のビット線ＢＬ１から放出される第一のセル３０の電荷量ＱｃＤと第二のビット線ＢＬ２から放出される第二のセル４０の電荷量ＱａＤの差分ΔＱ＝ＱｃＤ−ＱａＤに対応した微小電圧変化を差動増幅器２０で増幅して検出し、第一のセル３０が“０”であり、第二のセル４０が“１”であると読み出される。
【００３２】
この方法で読み出す場合、読み出し時のプレート線ＰＬの印加電圧が大きいほど読み出しの信号量を十分に大きくする効果があり好ましい。従来の読み出し時のプレート電圧を書き込み時のプレート電圧Ｖ１／２よりも高いハイレベルＶｈｉｇｈにすることにより“０”と“１”のビット線に発生する微小電圧変化量を大きくし、読み出しの信頼性を上げることができる。
【００３３】
次に、再書き込み動作について説明する。再書き込みの動作は書き込みと同様に以下のように行われる。
【００３４】
再書き込みする第一および第二のセル３０、４０の共通のワード線ＷＬの電圧は電圧を印加した状態のままにしておく。つまり、第一および第二のトランジスタスイッチＴｒ１、Ｔｒ２はオンの状態に保持されている。ここでプレート線ＰＬの電圧をハイレベルＶｈｉｇｈの約１／２の中間電圧Ｖ１／２にラッチする。このとき“０”を再書き込みする第一のビット線ＢＬ１の電圧をプレート線ＰＬの電圧よりも低く、“１”を再書き込みする第二のビット線ＢＬ２の電圧をプレート線ＰＬの電圧よりも高い値に設定する。具体的には、例えば、“０”を再書き込みする第一のセル３０のビット線ＢＬ１の電圧をスタンバイ時と同じ接地電圧にほぼ等しいローレベルＶｌｏｗにラッチし、“１”を再書き込みする第二のセル４０の第二のビット線ＢＬ２の電圧をハイレベルＶｈｉｇｈにラッチする。
【００３５】
これにより、第一の強誘電体キャパシタＣｆ１のビット線側電極にローレベルＶｌｏｗが印加され、第二の強誘電体キャパシタＣｆ２のビット線側電極にハイレベルＶｈｉｇｈが印加される。その結果、第一の強誘電体キャパシタＣｆ１においては、プレート電極側からビット線側方向に向かう分極状態となり、第二の強誘電体キャパシタＣｆ２においては、ビット線側からプレート電極側方向に向かう分極状態となる。すなわち、第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２がそれぞれ反対方向に分極し、“０”が再書き込みされた第一のセル３０の第一の強誘電体キャパシタＣｆ１の分極状態は、図４のヒステリシス曲線のｄの位置になり、“１”が再書き込みされた第二のセル４０の第二の強誘電体キャパシタＣｆ２の分極状態は、ｂの位置になる。そして、再書き込み後に第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２にかかる電界をゼロにした場合の残留分極は、“０”のビットはヒステリシス曲線のＣの位置となり、“１”のビットはヒステリシス曲線のａの位置となる。
【００３６】
このように、再書き込み時にプレート線ＰＬの電圧を中間電圧Ｖ１／２にラッチし、第一と第二のビット線ＢＬ１、ＢＬ２にプレート線ＰＬの電圧を挟んでプレート線ＰＬの電圧よりも高い電圧と低い電圧をラッチすることにより、第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２に対して“０”と“１”の再書き込みを同時に処理することが可能となり、再書き込み時間を短縮することができる。
【００３７】
以上のように、実施例１による方法を用いることにより、読み出し時には“０”のビットと“１”のビットの差によるビット線信号量が十分に大きく、読み出しの信頼性が向上し、さらに第一および第二の強誘電体キャパシタＣｆ１、Ｃｆ２に対して“０”と“１”の再書き込みを同時に行うため、サイクルタイムが短縮されるという効果がある。
【００３８】
なお、実施例１では２Ｔ２Ｃ型の強誘電体記憶装置に適用した場合について説明したが、実施例１の変形例として図５に示すような１ビットが１つのセルから構成される１Ｔ１Ｃ（１−Ｔｒａｎｓｉｓｔｏｒ  １−Ｃａｐａｃｉｔｏｒ）型構造の強誘電体記憶装置に同様の方法を適用してもよい。１Ｔ１Ｃ型のセル構造の場合には、第一のセル３０の第一の強誘電体キャパシタＣｆ１による電荷の変化量ΔＱに相当する微小電圧変化量は、ダミーセルセル５０で生成される参照電圧Ｖｒｅｆと比較されることによりその分極状態の読み出しを行う。１Ｔ１Ｃ構造を用いることによりメモリ容量を２Ｔ２Ｃ構造の場合の２倍にし、さらに２Ｔ２Ｃ構造を用いた場合と同様の効果が得られる。
【実施例２】
【００３９】
図６を用いて本発明による実施例２の強誘電体記憶装置の構成について説明する。
【００４０】
図６は、図１の強誘電体記憶装置におけるセルブロック１０に２Ｔ２Ｃ型チェーン構造を採用した強誘電体記憶装置の基本的な構成を示している。図６に示すように、セルブロック１０ｂは、チェーン構造を有する第一および第二のチェーン６０、７０と各チェーン６０、７０を選択するか否かを決定する第一および第二の選択トランジスタＳＴ１、ＳＴ２を備え、第一および第二のチェーン６０、７０は、それぞれ並列に接続されたトランジスタスイッチＴｒとキャパシタＣｆからなるセル６１ａ〜６１ｄ、７１ａ〜７１ｄを複数個直列に接続した構成からなる。また、第一および第二のチェーン６０、７０では、隣り合うセル６１ａ〜６１ｄ、７１ａ〜７１ｄ同士でドレイン電極を共有する。ここでは、第一および第二のチェーン６０、７０は、接続されるセル６１ａ〜６１ｄ、７１ａ〜７１ｄの数を４個示しているが、第一および第二のチェーン６０、７０には、例えば８個のセルを直列に接続することが可能であり、８個でなくても１６個でも３２個でもそれ以上でもよい。このチェーン構造を用いることにより、微細化が可能となり大容量化に適している。
【００４１】
第一および第二のチェーン６０、７０の一端は、それぞれ第一および第二の選択トランジスタＳＴ１、ＳＴ２を介して第一および第二のビット線ＢＬ１、ＢＬ２と接続している。第一および第二のビット線ＢＬ１、ＢＬ２は、差動増幅器２０に接続される。第一および第二のチェーン６０、７０の反対端はそれぞれ第一および第二のプレート線ＰＬ１、ＰＬ２に接続され、さらに第一および第二のチェーン６０、７０の各セル６１ａ〜６１ｄ、７１ａ〜７１ｄは紙面に垂直な方向にゲート電極を介して共有されるワード線ＷＬ１〜ＷＬ４に接続されたマトリクス構造になっている。なお、第一および第二のプレート線ＰＬ１、ＰＬ２は共有のプレート線ＰＬの構成とすることもできる。
【００４２】
このチェーン構造のセルブロック１０ｂにおいては、２本の第一および第二のビット線ＢＬ１、ＢＬ２が差動増幅器２０で接続され、共通のワード線ＷＬ１〜ＷＬ４に接続される第一のチェーン６０のセル６１ａ〜６１ｄと第二のチェーン７０のセル７１ａ〜７１ｄの２つのセルで１ビットが構成される。
【００４３】
このような２Ｔ２Ｃ型チェーン構造において、トランジスタスイッチＴｒのオン・オフによって書き込みを行うセル６１ａ〜６１ｄ、７１ａ〜７１ｄを選択する。具体的には、選択するセル６１ｂ、７１ｂのワード線ＷＬ２の電圧を接地電圧としてトランジスタスイッチＴｒをオフ状態にし、選択するセル以外の非選択のセル６１ａ、６１ｃ〜６１ｄ、７１ａ、７１ｃ〜７１ｄのワード線ＷＬ１、ＷＬ３〜ＷＬ４に電圧を印加してトランジスタスイッチＴｒをオン状態にする。選択するセル６１ｂ、７１ｂは、第一および第二のビット線ＢＬ１、ＢＬ２と第一および第二のプレート線ＰＬ１，ＰＬ２によって強誘電体キャパシタＣｆに印加される強誘電体膜の分極状態を用いて書き込み、読み出しを行う。
【００４４】
２Ｔ２Ｃ型チェーン構造では、共通のワード線ＷＬ１〜ＷＬ４に接続された第一のチェーン６０の選択セルおよび第二のチェーン７０の選択セルには、常に逆の状態を書き込む。すなわち、第一のチェーン６０の選択セルに“０”を書き込む場合には第二のチェーン７０の選択セルには“１”を書き込み、逆に第一のチェーン６０の選択セルに“１”を書き込む場合には第二のチェーン７０の選択セルには“０”を書き込む。これにより二つのセルの閾値の差を信号として取り出し、読み出し信号量を上げることにより、１つのセルの信号による読み出しと比較して信頼性を向上できる。
【００４５】
以下に、実施例２の２Ｔ２Ｃチェーン構造の強誘電体記憶装置における書き込み、読み出しおよび再書き込み動作について説明する。
【００４６】
実施例２において、書き込み、読み出しおよび再書き込み電圧および動作タイミングは、実施例１と同様であり、図３を用いて説明する。また、強誘電体キャパシタＣｆのヒステリシス曲線も実施例１と同様であり、図４を用いて説明する。
【００４７】
図３は、プレート線ＰＬ、“０”を書き込まれる選択セルの第一のビット線ＢＬ１および“１”を書きこまれる選択セルの第二のビット線ＢＬ２の動作タイミングを示している。
【００４８】
まず、図３中の書き込み、読み出し、および再書き込み動作のいずれも行わないスタンバイ状態では、第一および第二の選択トランジスタＳＴ１、ＳＴ２をオフにして直列接続された各セルをビット線ＢＬ１，ＢＬ２から切断された状態にする。
【００４９】
次に、書き込み動作について説明する。ここでは、ワード線ＷＬ２に接続された第一のチェーン６０の選択セル６１ｂに“０”を書き込み、第二のチェーン７０の選択セル７１ｂに“１”を書き込む場合を例に説明する。
【００５０】
図３中の書き込み状態に示すように、第一および第二のチェーン６０、７０の選択セル６１ｂ、７１ｂのワード線ＷＬ２の電圧をローレベルＶｌｏｗにしてトランジスタスイッチＴｒをオフにし、選択セル６１ｂ、７１ｂ以外の非選択セル６１ａ、６１ｃ、６１ｄ、７１ａ、７１ｃ、７１ｄのワード線ＷＬ１，ＷＬ３，ＷＬ４に電圧を印加して非選択セル６１ａ、６１ｃ、６１ｄ、７１ａ、７１ｃ、７１ｄのトランジスタスイッチＴｒをオンにする。
【００５１】
続いてプレート線ＰＬ１およびＰＬ２の電圧をハイレベルＶｈｉｇｈの約１／２の中間電圧Ｖ１／２にラッチする。このとき“０”を書き込む第一のチェーン６０の第一のビット線ＢＬ１の電圧をプレート電圧ＰＬ１、ＰＬ２よりも低く、“１”を書き込む第二のチェーン７０の第二のビット線ＢＬ２の電圧をプレート電圧ＰＬ１、ＰＬ２よりも高くラッチする。具体的には、“０”を書き込む第一のビット線電圧ＢＬ１をスタンバイ状態と同じローレベルＶｌｏｗにラッチし、“１”を書き込む第二のビット線ＢＬ２をハイレベルＶｈｉｇｈにラッチする。
【００５２】
これにより、第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆのビット線側電極にローレベルＶｌｏｗが印加され、第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆのビット線側電極にハイレベルＶｈｉｇｈが印加される。その結果、第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆにおいては、プレート電極側からビット線側方向に向かう分極状態となり、第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆにおいては、ビット線側からプレート電極側方向に向かう分極状態となる。すなわち、第一および第二のチェーン６０、７０の強誘電体キャパシタＣｆがそれぞれ反対方向に分極し、“０”が書き込まれた第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆの分極状態は、図４のヒステリシス曲線のｆの位置になり、“１”が書き込まれた第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆの分極状態はｂの位置になる。そして、書き込み後に選択セル６１ｂ、７１ｂの強誘電体キャパシタＣｆにかかる電界をゼロにした場合の残留分極は、“０”のビットはヒステリシス曲線のｃの位置となり、“１”のビットはヒステリシス曲線のａの位置となる。
【００５３】
次に、読み出し動作について説明する。図３中の読み出し状態に示すように、第一および第二のビット線ＢＬ１、ＢＬ２にローレベルＶｌｏｗ電圧を印加し、その後オープンとする。さらに、第一および第二のチェーン６０、７０の第一および第二の選択トランジスタＳＴ１、ＳＴ２のゲート電極にハイレベルＶｈｉｇｈ電圧を印加して第一および第二の選択トランジスタＳＴ１、ＳＴ２をオンさせる。
【００５４】
その後、読み出される選択セル６１ｂ、７１以外の非選択セル６１ａ、６１ｃ、６１ｄ、７１ａ、７１ｃ、７１ｄのワード線ＷＬ１、ＷＬ３，ＷＬ４に電圧を印加して非選択セル６１ａ、６１ｃ、６１ｄ、７１ａ、７１ｃ、７１ｄのトランジスタスイッチＴｒをオンにする。さらに、第一および第二のプレート線ＰＬ１、ＰＬ２の電圧をハイレベルＶｈｉｇｈにラッチする。
【００５５】
これにより“０”が書き込まれている第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆの分極状態は、図４のヒステリシス曲線のｃの位置からＤの位置に移動し、電荷量ＱｃＤが第一のビット線ＢＬ１に伝達される。“１”が読み出される第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆの分極状態は、図４のヒステリシス曲線のａからＤの位置に移動し、第二のビット線ＢＬ１には電荷量ＱａＤが放出される。
【００５６】
このとき、第一のビット線ＢＬ１から放出される第一のチェーン６０の選択セル６１ｂの電荷量ＱｃＤと第二のビット線ＢＬ２から放出される第二のチェーン７０の選択セル７１ｂの電荷量ＱａＤの差分ΔＱ＝ＱｃＤ−ＱａＤに対応した微小電荷変化ΔＱに相当する微小電圧変化量を差動増幅器２０で増幅して検出することによって、第一のチェーン６０の選択セル６１ｂが“０”と読み出され、第二のチェーン７０の選択セル７１ｂが“１”と読み出される。
【００５７】
この方法で読み出された強誘電体キャパシタは、保持していたデータが“０”、“１”に関係なくデータ読み出し後はすべて“０”の状態になる。このため、読み出し後に再書き込みが行われる。この再書き込みの動作は次のように行われる。
【００５８】
以下に再書き込み動作について説明する。
【００５９】
再書き込み動作は読み出し動作に引き続いて行われ、非選択セル６１ａ、６１ｃ、６１ｄ、７１ａ、７１ｃ、７１ｄのトランジスタスイッチＴｒはオンの状態で行われる。ここで再書き込み時にはプレート線ＰＬ１、ＰＬ２の電圧をハイレベルの約１／２の中間電圧Ｖ１／２にラッチする。このとき“０”を再書き込みする第一のチェーン６０の選択セル６１ｂの第一のビット線ＢＬ１の電圧をプレート電圧ＰＬ１、ＰＬ２よりも低く、“１”を再書き込みする第二のチェーン７０の選択セル７１ｂの第二のビット線ＢＬ２の電圧をプレート電圧ＰＬ１、ＰＬ２よりも高くラッチする。具体的には、例えば“０”を再書き込む第一のチェーン６０の第一のビット線ＢＬ１の電圧をスタンバイ時と同じローレベルＶｌｏｗにラッチし、“１”を再書き込む第二のチェーン７０の選択セル７１ｂの第二のビット線ＢＬ２の電圧をハイレベルＶｈｉｇｈにラッチする。
【００６０】
これにより、第一のチェーン６０の選択セル６１の強誘電体キャパシタＣｆのビット線側電極にローレベルＶｌｏｗが印加され、第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆのビット線側電極にハイレベルＶｈｉｇｈが印加される。その結果、第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆにおいては、プレート電極側からビット線側方向に向かう分極状態となり、第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆにおいては、ビット線側からプレート電極側方向に向かう分極状態となる。すなわち、第一および第二の強誘電体キャパシタＣｆがそれぞれ反対方向に分極し、“０”が再書き込みされた第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆの分極状態は、図４のヒステリシス曲線のｄの位置になり、“１”が書き込まれた第二のチェーン７０の選択セル７１ｂの分極状態は、図４のヒステリシス曲線のｂの位置になる。そして、再書き込み後に第一および第二のチェーン６０、７０の強誘電体キャパシタＣｆにかかる電圧をゼロにしたスタンバイ状態における残留分極は、“０”のビットはヒステリシス曲線のＣの位置となり、“１”のビットはヒステリシス曲線のａの位置となる。
【００６１】
このように、再書き込みを行う際のプレート線ＰＬ１、ＰＬ２の電圧を中間電圧Ｖ１／２に設定し、第一および第二のビット線ＢＬ１，ＢＬ２の電圧をプレート線ＰＬ１、ＰＬ２の電圧を挟んで高低の値にラッチすることにより、“０”と“１”の再書き込みを同時に処理することが可能となり、サイクルタイムを短縮することができる。
【００６２】
実施例２では、セルブロックに２Ｔ２Ｃ型チェーン構造を用いた強誘電体記憶装置について説明したが、変形例として図７に示すように差動増幅器２０に接続されたビット線がすべて独立し、１つのセルで１ビットを構成する１Ｔ１Ｃ型チェーン構造に適用することもできる。この１Ｔ１Ｃ型チェーン構造では、２Ｔ２Ｃ型チェーン構造と比較して２Ｔ２Ｃ型チェーン構造と同様の効果に加え、メモリ容量を２倍にできる効果がある。
【実施例３】
【００６３】
図８と図９を用いて本発明による実施例３の強誘電体記憶装置について説明する。
【００６４】
実施例３の強誘電体記憶装置は、図６に示すような実施例２の２Ｔ２Ｃ型チェーン構造の強誘電体記憶装置、または図７に示す上記実施例２の変形例の１Ｔ１Ｃ型チェーン構造の強誘電体記憶装置と同様の構成になっている。
【００６５】
実施例３が、実施例１および実施例２と異なるのは、図８および図９に示すように、スタンバイ状態におけるプレート線ＰＬの電圧である。実施例１および実施例２では、スタンバイ時のプレート線ＰＬの電圧は０Ｖ程度のローレベルＶｌｏｗであるが、実施例３におけるスタンバイ時のプレート線ＰＬの電圧は、図８に示すようにハイレベルＶｈｉｇｈとローレベルＶｌｏｗの間の任意の値にラッチするか、あるいは図９に示すようにハイレベルＶｈｉｇｈに保持する。それ以外の読み出しおよび再書き込み時のプレート電圧および読み出しおよび再書き込み動作は、上記実施例２と同様である。
【００６６】
実施例３においても、実施例１および実施例２と同様の効果が得られる。さらに、実施例３ではプレート線ＰＬのスタンバイ電圧がローレベルと比較して高いため、プレート線電位の変化量が実施例２と比較して小さい。これにより、読み出しおよび書き込み時の消費電力を削減できる効果がある。さらに、実施例２と比較して、プレート線電圧の昇圧に必要なプレート線ＰＬを駆動するためのＰＬドライバ回路を小さくできる効果がある。
【００６７】
また、実施例３の変形例として、スタンバイ状態のプレート電圧は一定の固定する方法に限らず、ハイレベルＶｈｉｇｈとローレベルＶｌｏｗの間の任意の電圧であれば変化させることもできる。
【実施例４】
【００６８】
図１０および図１２を用いて本発明による実施例４の強誘電体記憶装置について説明する。
【００６９】
実施例４の強誘電体記憶装置は、図６に示すような実施例２の２Ｔ２Ｃ型のチェーン構造を有する強誘電体記憶装置および図７に示すような実施例２の変形例の１Ｔ１Ｃ型チェーン構造を有する強誘電体記憶装置と同様の構成になっている。
【００７０】
図１０および図１１は、実施例４におけるプレート線ＰＬ、“０”書き込みをする第一のビット線ＢＬ１および“１”書き込みをする第二のビット線ＢＬ２の動作タイミングを示しており、図１２はそのときの強誘電体キャパシタＣｆのヒステリシス曲線を示している。
【００７１】
実施例４が実施例１ないし実施例３と異なる点は、図１０または図１１に示すように、読み出し動作時に第一および第二のビット線ＢＬ１，ＢＬ２の電圧よりも低いプレート線ＰＬの電圧を用い、“１”状態を用いて読み出している点である。実施例１ないし実施例３では、読み出し時のプレート線ＰＬの電圧は、ハイレベルＶｈｉｇｈにラッチし、第一および第二のビット線ＢＬ１、ＢＬ２の電圧はローレベルＶｌｏｗに近い電圧を用いるが、実施例４では読み出し時のプレート線ＰＬの電圧をローレベルＶｌｏｗにラッチし、第一および第二のビット線ＢＬ１、ＢＬ２の電圧をハイレベルＶｈｉｇｈに近い電圧にラッチする。また、図１０ではスタンバイ状態におけるプレート線ＰＬの電圧は、ハイレベルであるＶｈｉｇｈとしているが、スタンバイ状態におけるプレート線ＰＬの電圧は図１１に示すようにローレベルＶｌｏｗにラッチしてもよく、また、ローレベルＶｌｏｗとハイレベルＶｈｉｇｈの間の電圧にしてもよい。またスタンバイ状態のプレート線ＰＬの電圧を一定にしなくともよい。
【００７２】
実施例１ないし実施例３では、読み出し時にすべてのビットに“０”を書き込む動作を行って破壊読出しを行ったが、実施例４では読み出し時にすべてのビットに“１”を書き込む動作を行って破壊読出しを行う点で異なっている。
【００７３】
図６に示す２Ｔ２Ｃ型チェーン構造を有する強誘電体記憶装置を用いた場合の、実施例４に係る読み出しおよび再書き込み動作について説明する。ここでは、ワード線ＷＬ２に接続された第一のチェーン６０の選択セル６１ｂの“０”および第二のチェーン７０の選択セル７１ｂの“１”の読み出し、再書き込みを行う場合を例に説明する。
【００７４】
図１０または図１１中の読み出し状態に示すように、第一および第二のビット線ＢＬ１、ＢＬ２にハイレベルＶｈｉｇｈ電圧を印加し、その後オープンとする。さらに、第一および第二のチェーン６０、７０の第一および第二の選択トランジスタＳＴ１、ＳＴ２のゲート電極に電圧を印加して第一および第二の選択トランジスタＳＴ１、ＳＴ２をオンさせる。
【００７５】
その後、読み出される選択セル６１ｂ、７１ｂ以外の非選択セル６１ａ、６１ｃ、６１ｄ、７１ａ、７１ｃ、７１ｄのワード線ＷＬ１、ＷＬ３、ＷＬ４の電圧を印加してトランジスタスイッチＴｒをオンにする。さらに、第一および第二のプレート線ＰＬ１、ＰＬ２の電圧をローレベルＶｌｏｗにラッチする。
【００７６】
これにより、“０”が書き込まれている第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆの分極状態は、図１２のヒステリシス曲線のｃの位置からＢの位置に移動する。このとき第一のビット線ＢＬ１に放出される電荷の変化量はＱｃＢである。また、”１”が書き込まれている第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆの分極状態は、図１２のヒステリシス曲線のＡからＢの位置に移動する。このとき第二のビット線ＢＬ２から放出される電荷の変化量はＱＡＢである。
【００７７】
このとき、第一のビット線ＢＬ１から放出される第一のチェーン６０の選択セル６１ｂの電荷量ＱｃＢと第二のビット線ＢＬ２から放出される第二のチェーン７０の選択セル７１ｂの電荷量ＱＡＢの差分ΔＱ＝ＱｃＢ−ＱＡＢに対応した微小電荷変化量ΔＱに相当する微小電圧変化を差動増幅器２０で増幅し、第一のチェーン６０の選択セル６１ｂが“０”と読み出され、第二の第二のチェーン７０の選択セル７１ｂが“１”と読み出される。  実施例４の場合、第一および第二のチェーン６０、７０の選択セル６１ｂ、７１ｂの強誘電体キャパシタＣｆは、保持していたデータが“０”、または“１”に関係なくデータ読み出し後はすべて“１”になっている。このため、読み出し後に再書き込みが行われる。この再書き込みの動作は書き込みと同様に以下のように行われる。
【００７８】
再書き込み動作は読み出し動作に引き続いて行われ、選択セル６１ｂ、７１ｂ以外の非選択セル６１ａ、６１ｃ、６１ｄ、７１ａ、７１ｃ、７１ｄのトランジスタスイッチＴｒがオン状態で行われる。ここで再書き込み時にはプレート線ＰＬ１、ＰＬ２の電圧を中間電圧Ｖ１／２にする。このとき“０”を再書き込む第一のチェーン６０の選択セル６１ｂの第一のビット線ＢＬ１の電圧をスタンバイ状態と同じローレベルＶｌｏｗにラッチし、“１”を書き込む第二のチェーン７０の選択セル７１ｂの第二のビット線ＢＬ２をハイレベルＶｈｉｇｈにラッチする。
【００７９】
これにより、第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆのビット線側電極にローレベルＶｌｏｗが印加され、第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆのビット線側電極にハイレベルＶｈｉｇｈが印加される。その結果、第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆにおいては、プレート電極側からビット線側方向に向かう分極状態となり、第二のチェーン７０の選択セル７１ｂの強誘電体キャパシタＣｆにおいては、ビット線側からプレート電極側方向に向かう分極状態となる。すなわち、第一および第二のチェーン６０、７０の強誘電体キャパシタＣｆがそれぞれ反対方向に分極し、“０”が再書き込みされた第一のチェーン６０の選択セル６１ｂの強誘電体キャパシタＣｆの分極状態は、図１２のヒステリシス曲線のｆから電界ゼロのときにはｃの位置になり、“１”が書き込みされた第二のチェーン７０の選択セル７１ｂの分極状態は、図１２のヒステリシス曲線のＢから電界ゼロではＡの位置になる。
【００８０】
このハイレベルＶｈｉｇｈおよび中間電圧Ｖ１／２の具体的な電圧値は、微細化、大容量化とともに低電圧化が進む傾向にあり、強誘電体記憶装置の世代によっても異なるが、例えばハイレベルＶｈｉｇｈに約１．８Ｖを用いる場合には、中間電圧Ｖ１／２は０．９Ｖ程度が好ましく、ハイレベルＶｈｉｇｈに約０．６Ｖを用いる場合には、中間電圧Ｖ１／２は０．３Ｖ程度が好ましい。
【００８１】
上記実施例４においても、実施例３と同様の効果が得られる。
【００８２】
なお、本発明は、上記実施例の構成に限定されるものではなく、発明の要旨を逸脱しない範囲で種々の変形が可能である。例えば、読み出し時に“０”状態が読み出されたビットには再書き込みを行わない、あるいは逆に読み出し時に“１”状態が読み出されたビットには再書き込みを行わないといった選択を行うことが可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施例１に係る強誘電体記憶装置の構成を示す図。
【図２】本発明の実施例１に係る２Ｔ２Ｃ型の強誘電体記憶装置の構成を示す図。
【図３】本発明の実施例１に係る２Ｔ２Ｃ型の強誘電体記憶装置の動作タイミングチャートを示す図。
【図４】本発明の実施例１に係る強誘電体キャパシタのヒステリシス曲線を示す図。
【図５】本発明の実施例１の変形例に係る１Ｔ１Ｃ型の強誘電体記憶装置の構成を示す図。
【図６】本発明の実施例２に係る２Ｔ２Ｃ型チェーン構造の強誘電体記憶装置の構成を示す図。
【図７】本発明の実施例２の変形例に係る１Ｔ１Ｃ型チェーン構造の強誘電体記憶装置の構成を示す図。
【図８】本発明の実施例３に係る強誘電体記憶装置の動作タイミングチャートを示す図。
【図９】本発明の実施例３の変形例に係る強誘電体記憶装置の動作タイミングチャートを示す図。
【図１０】本発明の実施例４に係る強誘電体記憶装置の動作タイミングチャートを示す図。
【図１１】本発明の実施例４の変形例に係る強誘電体記憶装置の動作タイミングチャートを示す図。
【図１２】本発明の実施例４に係る強誘電体キャパシタのヒステリシスを示す図。
【符号の説明】
【００８４】
１０、１０ａ、１０ｂ、１０ｃ  セルブロック
２０  差動増幅器
３０  第一のセル
４０  第二のセル
５０  ダミーセル
６０  第一のチェーン
６１ａ，６１ｂ，６１ｃ，６１ｄ、７１ａ、７１ｂ、７１ｃ、７１ｄ  セル
７０  第二のチェーンＢＬ、／ＢＬ，ＢＬ１，ＢＬ２  ビット線
Ｃｆ、Ｃｆ１，Ｃｆ２  強誘電体キャパシタ
Ｔｒ、Ｔｒ１、Ｔｒ２  トランジスタスイッチ
ＷＬ、ＷＬＤ、ＷＬ１〜ＷＬ４  ワード線
ＰＬ、ＰＬＤ  プレート線
Ａ〜Ｄ、ａ〜ｆ  ヒステリシス曲線における状態
ΔＱａＤ、ΔＱｃＤ、ΔＱＡＢ，ΔＱｃＢ  電荷量
ΔＱ  電荷変化量
Ｖｒｅｆ  参照電圧
Ｖｌｏｗ  ローレベル電圧
Ｖｈｉｇｈ  ハイレベル電圧
Ｖ１／２  中間電圧
ＳＴ１、ＳＴ２  選択トランジスタ
【図１】
2006344289.tif 000003
【図２】
2006344289.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006344289.tif 000011
【図１０】
2006344289.tif 000012
【図１１】
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【図１２】
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