(57)【要約】  【課題】  共通の信号発生源からのアナログ信号が複数のマイクロコンピュータに入力される場合に、信号ラインにインピーダンス変換素子やノイズ吸収用のコンデンサを設けなくとも、正確に信号を入力できる信号処理装置を提供する。  【解決手段】  共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置であって、前記マイクロコンピュータの少なくとも一つに、他のマイクロコンピュータからの入力許容信号を受けて前記Ａ／Ｄ変換処理部を駆動する受動入力制御を実行する信号入力制御部と、他のマイクロコンピュータに対して前記Ａ／Ｄ変換処理部の駆動を許容する入力許容信号を出力する信号出力制御部を設ける。【選択図】  図２
2006244070.tif 000002
【特許請求の範囲】
【請求項１】
共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置であって、
前記マイクロコンピュータの少なくとも一つに、他のマイクロコンピュータからの入力許容信号を受けて前記Ａ／Ｄ変換処理部を駆動する受動入力制御を実行する信号入力制御部を設けてある信号処理装置。
【請求項２】
共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置であって、
前記マイクロコンピュータの少なくとも一つに、他のマイクロコンピュータに対して前記Ａ／Ｄ変換処理部の駆動を許容する入力許容信号を出力する信号出力制御部を設けてある信号処理装置。
【請求項３】
共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置であって、
前記マイクロコンピュータの少なくとも一つに、他のマイクロコンピュータからの入力許容信号を受けて前記Ａ／Ｄ変換処理部を駆動する受動入力制御を実行する信号入力制御部と、他のマイクロコンピュータに対して前記Ａ／Ｄ変換処理部の駆動を許容する入力許容信号を出力する信号出力制御部を設けてある信号処理装置。
【請求項４】
前記信号入力制御部で判断される入力許容信号が、当該マイクロコンピュータの入力ポート、割込みポート、または、シリアル通信ポートの何れかから入力される請求項１または３記載の信号処理装置。
【請求項５】
前記信号出力制御部で生成される入力許容信号が、当該マイクロコンピュータの出力ポート、または、シリアル通信ポートの何れかから出力される請求項２または３記載の信号処理装置。
【請求項６】
前記入力許容信号が所定の監視時間に入力されないとき、前記信号入力制御部は、予め設定されたタイミングで前記Ａ／Ｄ変換処理部を駆動する能動入力制御を実行する請求項１、３または４の何れかに記載の信号処理装置。
【請求項７】
前記信号入力制御部が前記受動入力制御と前記能動入力制御の何れの制御状態であるかを外部に出力する制御状態出力部を設けてある請求項６記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、車両に搭載された複数のＥＣＵ（電子制御ユニット）が協同して走行等制御を行なう制御システムにおいて、アクセルペダルの操作量やクルーズスイッチの操作量さらにはバッテリー電圧等のアナログ信号を複数のＥＣＵが夫々入力して所定の処理を実行する信号処理装置に関し、詳しくは、共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置に関する。
【背景技術】
【０００２】
上述の信号処理装置では、従来、図１６に示すように、複数のマイクロコンピュータが共通の信号発生源からのアナログ信号を入力する際に、他のマイクロコンピュータの入力処理タイミングにかかわらず夫々のマイクロコンピュータが自己の制御タイミングで繰り返しＡ／Ｄ変換処理部を駆動することにより信号発生源からのアナログ信号を入力するように構成されていた。
特許文献１には、主半導体集積回路装置から、複数の外部デバイスのいずれかを選択してアクセスするものにおいて、複数の外部デバイスを選択するためのｎビットのデジタルデータを主半導体集積回路装置側でＤ／Ａ変換し、変換されたアナログ信号を複数の外部デバイス側でＡ／Ｄ変換して、出力されるｎビットのデジタルデータに応じて、複数の外部デバイスが選択的に起動されるように構成したものが記載されている。これは、デジタルデータのままで通信を行うと、デバイス選択に伴いデジタルデータの２つのビットが同時に反転したとき、通信線に大きな電流が流れ、ノイズが発生するため、これを防止するために、デジタルデータをアナログ信号に変換して通信するようにしたものである。特許文献１によれば、通信線においてはアナログ信号のレベルが変化するのみであるため、デジタルデータのスイッチングによる、過激な電流の変化がなくノイズの発生を抑えることが出来る。しかしながら、複数の外部機器側ではＡ／Ｄ変換器が非同期的にＡ／Ｄ変換を行っており、１つのＡ／Ｄ変換によるサンプリングホールド動作に伴う電圧降下が、信号線を通じて他のＡ／Ｄ変換器の変換結果に影響を与えてしまうという問題は、解決されていない。
【特許文献１】特開２００３−４５９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、Ａ／Ｄ変換処理部では信号発生源からのアナログ信号をサンプルホールドするタイミングで電圧降下が生じるために正確な電圧値を入力できないという問題があり、この対策として前回入力された値と今回入力された値の差分に基づいて今回入力された値を補正する所謂なまし制御という補正処理が行なわれている。
【０００４】
しかし、上述の従来技術によれば、同時に複数のＡ／Ｄ変換処理部が駆動される場合があり、そのような場合には電圧降下の程度が大きくなり、補正処理によっても正確な値が得られないという問題があった。
【０００５】
そのために信号発生源からのアナログ信号ラインにオペアンプ等のインピーダンス変換素子を設け、或いは、フィルタコンデンサを設ける必要が生じ、これにより部品点数及び部品コストの増大を招くという問題があった。
【０００６】
本発明は、上述の従来欠点に鑑み、共通の信号発生源からのアナログ信号が複数のマイクロコンピュータに入力される場合に、信号ラインにインピーダンス変換素子やノイズ吸収用のコンデンサを設けることなく、ほぼ正確に信号を入力できる信号処理装置を提供する点にある。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明による信号処理装置の第一の特徴構成は、共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置であって、前記マイクロコンピュータの少なくとも一つに、他のマイクロコンピュータからの入力許容信号を受けて前記Ａ／Ｄ変換処理部を駆動する受動入力制御を実行する信号入力制御部を設けてある点にある。
【０００８】
上述の構成によれば、マイクロコンピュータは、他のマイクロコンピュータにおける共通の信号発生源からのアナログ信号に基づくＡ／Ｄ変換処理の実行状態を把握することが
可能となるのである。つまり、当該マイクロコンピュータは、前記共通の信号発生源からのアナログ信号に基づくＡ／Ｄ変換処理について、前記他のマイクロコンピュータがＡ／Ｄ変換処理を実行していないときを選択し、実行することができるため、確実に想定外の電圧降下の発生を防止することができるのである。よって、信号ラインにインピーダンス変換素子やノイズ吸収用のコンデンサを設けることなく、ほぼ正確に信号を入力できる信号処理装置を提供することができるのである。
【０００９】
同第二の特徴構成は、共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置であって、前記マイクロコンピュータの少なくとも一つに、他のマイクロコンピュータに対して前記Ａ／Ｄ変換処理部の駆動を許容する入力許容信号を出力する信号出力制御部を設けてある点にある。
【００１０】
上述の構成によれば、マイクロコンピュータは、他のマイクロコンピュータに共通の信号発生源からのアナログ信号に基づく当該マイクロコンピュータのＡ／Ｄ変換処理の実行状態を把握させることが可能となるのである。つまり、前記他のマイクロコンピュータは、前記共通の信号発生源からのアナログ信号に基づくＡ／Ｄ変換処理について、当該マイクロコンピュータがＡ／Ｄ変換処理を実行していないときを選択し、実行することができるため、確実に想定外の電圧降下の発生を防止することができるのである。よって、信号ラインにインピーダンス変換素子やノイズ吸収用のコンデンサを設けることなく、ほぼ正確に信号を入力できる信号処理装置を提供することができるのである。
【００１１】
同第三の特徴構成は、共通の信号発生源からのアナログ信号をデジタル信号に変換するＡ／Ｄ変換処理部を有し、前記Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行するマイクロコンピュータが前記共通の信号発生源に対して複数設けられる信号処理装置であって、前記マイクロコンピュータの少なくとも一つに、他のマイクロコンピュータからの入力許容信号を受けて前記Ａ／Ｄ変換処理部を駆動する受動入力制御を実行する信号入力制御部と、他のマイクロコンピュータに対して前記Ａ／Ｄ変換処理部の駆動を許容する入力許容信号を出力する信号出力制御部を設けてある点にある。
【００１２】
上述の構成によれば、マイクロコンピュータは、他のマイクロコンピュータにおける共通の信号発生源からのアナログ信号に基づくＡ／Ｄ変換処理の実行状態を把握することが可能となるのである。また、マイクロコンピュータは、他のマイクロコンピュータに共通の信号発生源からのアナログ信号に基づく当該マイクロコンピュータのＡ／Ｄ変換処理の実行状態を把握させることが可能となるのである。つまり、複数の各マイクロコンピュータは、前記共通の信号発生源からのアナログ信号に基づくＡ／Ｄ変換処理について、他の複数のマイクロコンピュータがＡ／Ｄ変換処理を実行していないときを選択し、実行することができるため、確実に想定外の電圧降下の発生を防止することができるのである。よって、信号ラインにインピーダンス変換素子やノイズ吸収用のコンデンサを設けることなく、ほぼ正確に信号を入力できる信号処理装置を提供することができるのである。
【００１３】
同第四の特徴構成は、上述の第一または第三特徴構成に加えて、前記信号入力制御部で判断される入力許容信号が、当該マイクロコンピュータの入力ポート、割込みポート、または、シリアル通信ポートの何れかから入力される点にある。
【００１４】
同第五の特徴構成は、上述の第二または第三特徴構成に加えて、前記信号出力制御部で生成される入力許容信号が、当該マイクロコンピュータの出力ポート、または、シリアル通信ポートの何れかから出力される点にある。
【００１５】
同第六の特徴構成は、上述の第一、第三または第四特徴構成に加えて、前記入力許容信号が所定の監視時間に入力されないとき、前記信号入力制御部は、予め設定された設定されたタイミングで前記Ａ／Ｄ変換処理部を駆動する能動入力制御を実行する点にある。
【００１６】
上述の構成によれば、他のマイクロコンピュータからの入力許容信号が途絶えた場合にも、予め設定されたタイミングでＡ／Ｄ変換処理が実行されるため、Ａ／Ｄ変換処理されたデジタル信号を用いて確実に所定の処理を実行することが可能となるのである。
【００１７】
同第七の特徴構成は、上述の第六特徴構成に加えて、前記信号入力制御部が前記受動入力制御と前記能動入力制御の何れの制御状態であるかを外部に出力する制御状態出力部を設けてある点にある。
【００１８】
上述の構成によれば、制御状態を確実に他の外部機器に出力することが可能となるのである。
【発明の効果】
【００１９】
以上説明した通り、本発明によれば、共通の信号発生源からのアナログ信号が複数のマイクロコンピュータに入力される場合に、信号ラインにインピーダンス変換素子やノイズ吸収用のコンデンサを設けることなく、ほぼ正確に信号を入力できる信号処理装置を提供することができるようになった。
【発明を実施するための最良の形態】
【００２０】
以下に本発明による信号処理装置を、車両に搭載された複数のＥＣＵ（電子制御ユニット）が協同して走行等制御を行なう制御システムに適用した第一の実施形態について説明する。図１に示すように、車両の走行制御システムは複数のＥＣＵ（電子制御ユニット）がＣＡＮ（コントローラエリアネットワーク）バス１０を介してネットワーク接続されることにより構成されている。各ＥＣＵは、例えば、エンジン制御用ＥＣＵ２０、自動変速機（ＡＴ）制御用ＥＣＵ３０、ＡＢＳ制御用ＥＣＵ４０等で構成される。
【００２１】
前記複数のＥＣＵは夫々にＣＰＵ等を備えた演算処理装置が設けられ、予め設定された周期で繰り返し実行される制御プログラムに基づいて所定の機能が実現されるように構成されている。例えば、エンジン制御用ＥＣＵ２０であれば、吸気圧センサ２３やＡ／Ｆセンサ２２、アクセルペダルの操作量センサ２４、バッテリー電圧センサ２５等の各センサからの入力信号や関連する他のＥＣＵ、例えば自動変速機制御用ＥＣＵ３０等からの通信データに基づいて、所定のエンジン機能を実現するように、各アクチュエータ、例えば、燃料噴射弁２１等を駆動制御し、自らの制御状態を他のＥＣＵにデータ送信する。
【００２２】
また、他のＥＣＵ、例えば、自動変速機制御用ＥＣＵ３０やＡＢＳ制御用ＥＣＵ４０等では、前記エンジン制御用ＥＣＵへも入力されていた前記アクセルペダルの操作量センサ２４やバッテリー電圧センサ２５、その他夫々独自に使用されるセンサ３２、３３、４２、４３等からの入力信号と前記通信データ等に基づいて夫々の制御対象である各アクチュエータ３１、４１を駆動制御することで、各ＥＣＵは協同してシステムとしての車両走行制御等が実現可能な構成となっている。
【００２３】
前述したアクセルペダルの操作量センサ２４やバッテリー電圧センサ２５等といった共通の信号発生源から、複数のＥＣＵ、例えば、三つのＥＣＵにアナログ信号を入力するための機能ブロック構成は、図２のように共通の信号発生源であるセンサ８０から優先的な入力タイミングでアナログ信号を入力する第一ＥＣＵ５０と前記第一ＥＣＵ５０の次に優先的に前記アナログ信号を入力する第二ＥＣＵ６０と前記第二ＥＣＵ６０の次に優先的に前記アナログ信号を入力する第三ＥＣＵ７０とが、夫々１つの信号発生源に付き１つ対応
して備えている信号制御部のうち、前記センサ８０からのアナログ信号を入力制御する信号制御部が、前記アナログ信号の入力優先順位に基づいて接続された信号処理装置０１として構成されている。
【００２４】
尚、前記第一ＥＣＵ５０は、前記センサ８０からのアナログ信号を入力制御するマイクロコンピュータとしての第一信号制御部５１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第一主処理部５６とからなる。
【００２５】
前記第二ＥＣＵ６０は、前記センサ８０からのアナログ信号を入力制御するマイクロコンピュータとしての第二信号制御部６１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第二主処理部６６とからなる。
【００２６】
前記第三ＥＣＵ７０は、前記センサ８０からのアナログ信号を入力制御するマイクロコンピュータとしての第二信号制御部７１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第三主処理部６６とからなる。
【００２７】
前記第一信号制御部５１は、前記センサ８０から入力されるアナログ信号をデジタル信号に第一の所定タイミングで変換する第一Ａ／Ｄ変換処理部５４と、前記第一の所定タイミングで前記アナログ信号からデジタル信号に変換（以下、「第一Ａ／Ｄ変換処理」と記載する）する第一タイミング信号を生成する第一タイミング生成部５７と、前記第一Ａ／Ｄ変換処理されたデジタル信号を取得し前記第一主処理部５６に入力する第一信号取得部５２と、前記第一Ａ／Ｄ変換処理部５４の状態に応じて前記第二信号制御部６１の作動を許容する第一入力許容信号を出力する第一信号出力制御部５３とを備えて構成されている。
【００２８】
前記第二信号制御部６１は、前記センサ８０から入力されるアナログ信号をデジタル信号に第二の所定タイミングで変換する第二Ａ／Ｄ変換処理部６４と、前記第二の所定タイミングでアナログ信号からデジタル信号に変換（以下、「第二Ａ／Ｄ変換処理」と記載する）する第二タイミング信号を生成する第二タイミング生成部６７と、前記第一信号出力制御部６３から出力された第一入力許容信号に基づいて前記第二タイミング信号を制御する第一信号入力制御部６５と、前記第二Ａ／Ｄ変換処理されたデジタル信号を取得し前記第二主処理部６６に入力する第二信号取得部６２と、前記第一Ａ／Ｄ変換処理部５４と前記第二Ａ／Ｄ変換処理部６４の状態に応じて前記第三信号制御部７１の作動を許容する第二入力許容信号を出力する第二信号出力制御部６３とを備えて構成されている。
【００２９】
前記第三信号制御部７１は、前記センサ８０から入力されるアナログ信号をデジタル信号に第三の所定タイミングで変換する第三Ａ／Ｄ変換処理部７４と、前記アナログ信号からデジタル信号に変換（以下、「第三Ａ／Ｄ変換処理」と記載する）する第三タイミング信号を生成する第三タイミング生成部６７と、前記第二信号出力制御部７３から出力された第二入力許容信号に基づいて前記第三の所定タイミングを制御する第二信号入力制御部６５と、前記第三Ａ／Ｄ変換処理されたデジタル信号を取得し前記第三主処理部７６に入力する第三信号取得部７２とを備えて構成されている。
【００３０】
尚、前記第一Ａ／Ｄ変換処理、前記第二Ａ／Ｄ変換処理、前記第三Ａ／Ｄ変換処理の夫
々において、前回入力された値と今回入力された値の差分に基づいて今回入力された値を補正する所謂なまし制御という補正処理を行なう構成となっている。
【００３１】
前記第一入力許容信号は、前記第一Ａ／Ｄ変換処理の実行されていないタイミングで、前記センサ８０からのアナログ信号を入力制御する他の信号制御部、例えば、前記第二信号制御部６１及び前記第三信号制御部７１でＡ／Ｄ変換処理を許容するために出力される信号である。前記第一信号入力制御部６５は、前記第一入力許容信号に基づいて、前記第二タイミング生成部６７で生成される第二タイミング信号を制御する受動入力制御を行うことで、前記第一Ａ／Ｄ変換処理が実行されていないときに、前記第二Ａ／Ｄ変換処理が実行されるように構成されている。
【００３２】
前記第二入力許容信号は、前記第一Ａ／Ｄ変換処理、及び、前記第二Ａ／Ｄ変換処理が共に実行されていないタイミングで、前記センサ８０からのアナログ信号を入力制御する他の信号制御部、例えば、前記第三信号制御部７１でＡ／Ｄ変換処理が行なわれないために出力される信号である。前記第二信号入力制御部７５は、前記第二入力許容信号に基づいて、前記第二タイミング生成部６７で生成される第三タイミング信号を制御する受動入力制御を行うことで、記第一Ａ／Ｄ変換処理、及び、前記第二Ａ／Ｄ変換処理が共に実行されていないときに、前記第三Ａ／Ｄ変換処理が実行されるように構成されている。
【００３３】
例えば、図３のように、前記第一タイミング信号が周期Ｔａで生成され、これに基づき前記第一Ａ／Ｄ変換処理が実行されると、これに同期して、周期Ｔａの第一入力許容信号が生成される。前記第一入力許容信号は、前記第一Ａ／Ｄ変換処理の実行中に、例えばハイレベルを出力し、未実行中にローレベルを出力する。また、前記第二タイミング信号は、本来周期Ｔｂで生成される構成となっているが、前記第一入力許容信号がハイレバルのときには、前記第一入力許容信号がローレベルになるのを待ってから、再び周期Ｔｂの第二タイミング信号を生成する。
【００３４】
前記第二タイミング信号に基づき前記第二Ａ／Ｄ変換処理が実行されると、前記第一Ａ／Ｄ変換処理と、前記第二Ａ／Ｄ変換処理とに基づいた第二入力許容信号が生成される。前記第二入力許容信号は、前記第一Ａ／Ｄ変換処理または前記第二Ａ／Ｄ変換処理の実行中に、例えばハイレベルを出力し、未実行中にローレベルを出力する。また、前記第三タイミング信号は、本来周期Ｔｃで生成される構成となっているが、前記第二入力許容信号がハイレバルのときには、前記第二入力許容信号がローレベルになるのを待ってから、再び周期Ｔｃの第三タイミング信号を生成し、前記第三タイミング信号に基づき前記第三Ａ／Ｄ変換処理が実行される。
【００３５】
以下に上述した構成における信号処理装置０１の動作について、図４、図５、図６のフローチャートに基づいて説明する。前記第一Ａ／Ｄ変換処理部５４は、前記第一タイミング生成部５７により生成された第一タイミング信号に基づいて、前記第一Ａ／Ｄ変換処理を開始する（ＳＡ１、ＳＡ２）。また同時に、前記第一信号取得部５２は、前記第一入力許容信号をハイレベルに切替えて、前記第一信号出力制御部５３から前記第二信号制御部６１へ出力する（ＳＡ３）。
【００３６】
前記第一Ａ／Ｄ変換処理が終了すると（ＳＡ４）、前記第一信号取得部５２は、デジタル信号を取得し前記第一主処理部５６に出力する（ＳＡ５）。また同時に、前記第一入力許容信号をローレベルに切替えて、前記第一信号出力制御部５３から前記第二信号制御部６１へ出力する（ＳＡ６）。
【００３７】
前記第二信号取得部６２は、前記第一信号入力制御部６５から前記第一入力許容信号のハイレベルが入力されると、前記第二入力許容信号をハイレベルに切り替えて、前記第二
信号出力制御部６３から前記第三信号制御部７１へ出力する（ＳＢ１、ＳＢ２）。また、前記第一入力許容信号がローレベルになるのを待って、前記第二入力許容信号をローレベルに切り替えて、前記第二信号出力制御部６３から前記第三信号制御部７１へ出力する（ＳＢ３、ＳＢ４）。
【００３８】
前記第二タイミング生成部６７は、前記第一信号入力部６５から入力される前記第一入力許容信号がローレベルのときに、前記第二Ａ／Ｄ変換処理が行なわれるように、前述した第二タイミング信号を生成する（ＳＢ５）。
【００３９】
前記第二信号取得部６２は、前記第二タイミング生成部６７により生成された第二タイミング信号に基づいて、前記第二Ａ／Ｄ変換処理部６４に前記第二Ａ／Ｄ変換処理を開始させる（ＳＢ６）。また同時に、前記第二入力許容信号をハイレベルに切替えて、前記第二信号出力制御部６３から前記第二信号制御部７１へ出力する（ＳＢ７）。
【００４０】
前記第二Ａ／Ｄ変換処理が終了すると（ＳＢ８）、前記第二信号取得部６２は、デジタル信号を取得し前記第二主処理部６６に出力する（ＳＢ９）。また同時に、前記第二入力許容信号をローレベルに切替えて、前記第二信号出力制御部６３から前記第三信号制御部７１へ出力する（ＳＢ１０）。
【００４１】
前記第三タイミング生成部７７は、前記第二信号入力部７５から入力される前記第二入力許容信号がローレベルのときに、前記第三Ａ／Ｄ変換処理が行なわれるように、前述した第三タイミング信号を生成する（ＳＣ１、ＳＣ２）。
【００４２】
前記第三信号取得部７２は、前記第三タイミング生成部７７により生成された第三タイミング信号に基づいて、前記第三Ａ／Ｄ変換処理部７４に前記第三Ａ／Ｄ変換処理を開始させる（ＳＣ３）。前記第三Ａ／Ｄ変換処理が終了すると（ＳＣ４）、前記第三信号取得部７２は、デジタル信号を取得し前記第三主処理部７６に出力する（ＳＣ５）。
【００４３】
尚、前記第一入力許容信号と、前記第二入力許容信号とにおいて、ハイレベルとローレベルとを入れ替えた信号に基づいて入力制御を行う構成としても良い。
【００４４】
上述した、第一の実施形態においては、共通の信号発生源から３つのＥＣＵが信号を入力した場合について説明したが、ＥＣＵを２つとしてもよい。この場合、前記第二ＥＣＵ６０が備える第二信号制御部６１を省き、前記第一信号出力制御部５３が出力する第一入力許容信号を前記第二信号入力制御部７５に入力する構成とすればよい。
【００４５】
また、ＥＣＵを４つ以上としてもよい。この場合、追加される各ＥＣＵに、前記第二信号制御部６１と同等の信号制御部を備え、何れかの入力許容信号を入力し、新たな入力許容信号を他の信号制御部に出力する構成とすればよい。
【００４６】
以下別の実施形態について説明する。上述した第一の実施形態では、各ＥＣＵは、共通信号源からアナログ信号を入力する他のＥＣＵがＡ／Ｄ変換処理を行なっているときに事実上割り込み処理が行なわれることで、当該各ＥＣＵがＡ／Ｄ変換処理を行なえなくなる場合について説明したが、各ＥＣＵは、共通信号源からアナログ信号を入力する他のＥＣＵがＡ／Ｄ変換処理を終了したタイミング信号を入力することでＡ／Ｄ変換処理を開始する第二の実施形態について説明する。
【００４７】
共通の信号発生源から、複数のＥＣＵ、例えば、三つのＥＣＵにアナログ信号を入力するための機能ブロック構成は、図７のように共通の信号発生源であるセンサ１８０から優先的な入力タイミングでアナログ信号を入力する第一ＥＣＵ１５０と前記第一ＥＣＵ１５
０の次に優先的に前記アナログ信号を入力する第二ＥＣＵ１６０と前記第二ＥＣＵ１６０の次に優先的に前記アナログ信号を入力する第三ＥＣＵ１７０とが、夫々１つの信号発生源に付き１つ対応して備えている信号制御部のうち、前記センサ１８０からのアナログ信号を入力制御する信号制御部が、前記アナログ信号の入力優先順位に基づいて接続された信号処理装置０２として構成されている。
【００４８】
尚、前記第一ＥＣＵ１５０は、前記センサ１８０からのアナログ信号を入力制御するマイクロコンピュータとしての第一信号制御部１５１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第一主処理部１５６とからなる。
【００４９】
前記第二ＥＣＵ１６０は、前記センサ１８０からのアナログ信号を入力制御するマイクロコンピュータとしての第二信号制御部１６１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第二主処理部１６６とからなる。
【００５０】
前記第三ＥＣＵ１７０は、前記センサ１８０からのアナログ信号を入力制御するマイクロコンピュータとしての第二信号制御部１７１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第三主処理部１６６とからなる。
【００５１】
前記第一信号制御部１５１は、前記センサ１８０から入力されるアナログ信号をデジタル信号に第一の所定タイミングで変換する第一Ａ／Ｄ変換処理部１５４と、前記第一の所定タイミングで前記アナログ信号からデジタル信号に変換（以下、「第一Ａ／Ｄ変換処理」と記載する）する第一タイミング信号を生成するタイミング生成部１５７と、前記第一Ａ／Ｄ変換処理されたデジタル信号を取得し前記第一主処理部１５６に入力する第一信号取得部１５２と、前記第一Ａ／Ｄ変換処理部１５４の状態に応じて前記第二信号制御部１６１の作動を許容する第一入力許容信号を出力する第一信号出力制御部１５３とを備えて構成されている。
【００５２】
前記第二信号制御部１６１は、前記センサ１８０から入力されるアナログ信号をデジタル信号に変換（以下、「第二Ａ／Ｄ変換処理」と記載する）する第二Ａ／Ｄ変換処理部１６４と、前記第一信号出力制御部１５３から出力された第一入力許容信号に基づいて前記第二Ａ／Ｄ変換処理部１６４を制御する第一信号入力制御部１６５と、前記第二Ａ／Ｄ変換処理されたデジタル信号を取得し前記第二主処理部１６６に入力する第二信号取得部１６２と、前記第二Ａ／Ｄ変換処理部１６４の状態に応じて前記第三信号制御部１７１の作動を許容する第二入力許容信号を出力する第二信号出力制御部１６３とを備えて構成されている。
【００５３】
前記第三信号制御部１７１は、前記センサ１８０から入力されるアナログ信号をデジタル信号に変換（以下、「第三Ａ／Ｄ変換処理」と記載する）する第三Ａ／Ｄ変換処理部１７４と、前記第二信号出力制御部１７３から出力された第二入力許容信号に基づいて前記第三Ａ／Ｄ変換処理部１７４を制御する第二信号入力制御部１７５と、前記第三Ａ／Ｄ変換処理されたデジタル信号を取得し前記第三主処理部１７６に入力する第三信号取得部１７２とを備えて構成されている。
【００５４】
尚、前記第一Ａ／Ｄ変換処理、前記第二Ａ／Ｄ変換処理、前記第三Ａ／Ｄ変換処理の夫
々において、前回入力された値と今回入力された値の差分に基づいて今回入力された値を補正する所謂なまし制御という補正処理を行なう構成となっている。
【００５５】
前記第一入力許容信号は、図８に示すように前記第一Ａ／Ｄ変換処理が実行された後に、前記センサ１８０からのアナログ信号を入力制御する他の信号制御部、例えば、前記第二信号制御部１６１でＡ／Ｄ変換処理が行なわれるように出力される信号である。前記第一信号入力制御部１６５は、前記第一入力許容信号に基づいて前記第二Ａ／Ｄ変換処理を行なう受動入力制御を行うことで、第一Ａ／Ｄ変換処理が実行されていないときに、前記第二Ａ／Ｄ変換処理が実行されるように構成されている。
【００５６】
前記第二入力許容信号は、同じく図８に示すように前記第二Ａ／Ｄ変換処理部１６４において前記第二Ａ／Ｄ変換処理が実行された後に、前記センサ１８０からのアナログ信号を入力制御する他の信号制御部、例えば、前記第三信号制御部１７１でＡ／Ｄ変換処理が行なわれるように出力される信号である。前記第二信号入力制御部１７５は、前記第二入力許容信号に基づいて前記第三Ａ／Ｄ変換処理を行なう受動入力制御を行うことで、前記第二Ａ／Ｄ変換処理が実行されていないときに、前記第三Ａ／Ｄ変換処理が実行されるように構成されている。
【００５７】
尚、図８に示すように必ずしも第一Ａ／Ｄ変換処理直後に第一入力許容信号を出力する必要は無く、図９に示すように第一Ａ／Ｄ変換処理終了の後、所定時間Ｔ１経過してから第一入力許容信号を出力する構成としてもよい。同様に必ずしも第二Ａ／Ｄ変換処理直後に第二入力許容信号を出力する必要は無く、同じく図９に示すように第二Ａ／Ｄ変換処理終了の後、所定時間Ｔ２経過してから、第二入力許容信号を出力する構成としてもよい。
【００５８】
また、図８に示すように必ずしも第一入力許容信号入力直後に第二Ａ／Ｄ変換処理を開始する必要は無く、図１０に示すように第一入力許容信号入力の後、所定時間Ｔ３経過してから第二Ａ／Ｄ変換処理を開始する構成としてもよい。同様に必ずしも第二入力許容信号入力直後に第三Ａ／Ｄ変換処理を開始する必要は無く、同じく図１０に示すように第二入力許容信号入力の後、所定時間Ｔ４経過してから第三Ａ／Ｄ変換処理を開始する構成としてもよい。
【００５９】
以下に上述した構成における信号処理装置０２の動作について、図１１のフローチャートに基づいて説明する。前記第一Ａ／Ｄ変換処理部１５４は、前記第一タイミング生成部１５７により生成された第一タイミング信号に基づいて、前記第一Ａ／Ｄ変換処理を開始する（ＳＤ１、ＳＤ２）。前記第一Ａ／Ｄ変換処理が終了すると（ＳＤ３）、前記第一信号取得部１５２は、デジタル信号を取得し前記第一主処理部１５６に出力する（ＳＤ４）。また同時に、信号出力制御部１５３は、前記第一入力許容信号の出力をする（ＳＤ５）。
【００６０】
前記第二Ａ／Ｄ変換処理部１６４は、前記第二信号入力制御部１６５に入力された第一入力許容信号に基づいて、前記第二Ａ／Ｄ変換処理を開始する（ＳＥ１、ＳＥ２）。前記第二Ａ／Ｄ変換処理が終了すると（ＳＥ３）、前記第二信号取得部１６２は、デジタル信号を取得し前記第二主処理部１６６に出力する（ＳＥ４）。また同時に、信号出力制御部１６３は、前記第二入力許容信号の出力をする（ＳＥ５）。
【００６１】
前記第三Ａ／Ｄ変換処理部１７４は、前記第三信号入力制御部１７５に入力された第二入力許容信号に基づいて、前記第三Ａ／Ｄ変換処理を開始する（ＳＦ１、ＳＦ２）。前記第三Ａ／Ｄ変換処理が終了すると（ＳＦ３）、前記第三信号取得部１７２は、デジタル信号を取得し前記第二主処理部１７６に出力する（ＳＦ４）。
【００６２】
上述した、第二の実施形態においては、共通の信号発生源から３つのＥＣＵが信号を入力した場合について説明したが、ＥＣＵを２つとしてもよい。この場合、前記第二ＥＣＵ１６０が備える第二信号制御部１６１を省き、前記第一信号出力制御部１５３が出力する第一入力許容信号を前記第二信号入力制御部１７５に入力する構成とすればよい。
【００６３】
また、ＥＣＵを４つ以上としてもよい。この場合、追加される各ＥＣＵに、前記第二信号制御部１６１と同等の信号制御部を備え、何れかの入力許容信号を入力し、新たな入力許容信号を他の信号制御部に出力する構成とすればよい。
【００６４】
上述した第二の実施形態において、前記第一許容信号或いは第二許容信号が何らかの原因において、入出力が行なうことができなかった場合に、予め設定されたタイミングでＡ／Ｄ変換処理部を駆動する能動入力制御を実行する第三の実施形態について説明する。
【００６５】
共通の信号発生源から、複数のＥＣＵ、例えば、３つのＥＣＵにアナログ信号を入力するための機能ブロック構成は、図１２のように共通の信号発生源であるセンサ１８０から優先的な入力タイミングでアナログ信号を入力する第一ＥＣＵ２５０と前記第一ＥＣＵ２５０の次に優先的に前記アナログ信号を入力する第二ＥＣＵ２６０と前記第二ＥＣＵ２６０の次に優先的に前記アナログ信号を入力する第三ＥＣＵ２７０とが、夫々１つの信号発生源に付き１つ対応して備えている信号制御部のうち、前記センサ２８０からのアナログ信号を入力制御する信号制御部が、前記アナログ信号の入力優先順位に基づいて接続された信号処理装置０３として構成されている。
【００６６】
尚、前記第一ＥＣＵ２５０は、前記センサ２８０からのアナログ信号を入力制御するマイクロコンピュータとしての第一信号制御部２５１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第一主処理部２５６とからなる。
【００６７】
前記第二ＥＣＵ２６０は、前記センサ２８０からのアナログ信号を入力制御するマイクロコンピュータとしての第二信号制御部２６１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第二主処理部２６６とからなる。
【００６８】
前記第三ＥＣＵ２７０は、前記センサ２８０からのアナログ信号を入力制御するマイクロコンピュータとしての第二信号制御部２７１と、他のセンサからのアナログ信号を入力制御する他の信号制御部（不図示）と、各信号制御部でアナログ信号から変換されたデジタル信号と他のＥＣＵからの通信データに基づき所定の処理を行ない各アクチュエータにデジタル信号を出力する第三主処理部２６６とからなる。
【００６９】
前記第一信号制御部２５１は、前記センサ２８０から入力されるアナログ信号をデジタル信号に第一の所定タイミングで変換する第一Ａ／Ｄ変換処理部２５４と、前記第一の所定タイミングで前記アナログ信号からデジタル信号に変換（以下、「第一Ａ／Ｄ変換処理」と記載する）するタイミング信号を生成するタイミング生成部２５７と、前記第一Ａ／Ｄ変換処理されたデジタル信号を取得し前記第一主処理部２５６に入力する第一信号取得部２５２と、前記第一Ａ／Ｄ変換処理部２５４の状態に応じて前記第二信号制御部２６１の作動を許容する第一入力許容信号を出力する第一信号出力制御部２５３とを備えて構成されている。
【００７０】
前記第二信号制御部２６１は、前記センサ２８０から入力されるアナログ信号をデジタ
ル信号に変換（以下、「第二Ａ／Ｄ変換処理」と記載する）する第二Ａ／Ｄ変換処理部２６４と、前記第一信号出力制御部２５３から出力された第一入力許容信号に基づいて前記第二Ａ／Ｄ変換処理部２６４を制御する第一信号入力制御部２６５と、前記第二Ａ／Ｄ変換処理されたデジタル信号を取得し前記第二主処理部２６６に入力する第二信号取得部２６２と、前記第二Ａ／Ｄ変換処理部２６４の状態に応じて前記第三信号制御部２７１の作動を許容する第二入力許容信号を出力する第二信号出力制御部２６３と、前記第一入力許容信号の入力時間間隔Ｔｉ１が所定時間Ｔｔｈ１よりも長くなったときに前記第二Ａ／Ｄ変換処理を行なうための第一補助信号を生成し出力する第一補助信号生成部２６８と、前記第一入力許容信号の通信状態を記憶する第一通信状態記憶部２６９とを備えて構成されている。
【００７１】
前記第一通信状態記憶部２６９は、常時、前記第一入力許容信号の通信状態を記憶し、また、前記第二信号取得部２６２がデジタル信号を取得したときのタイミングをも記憶することで、前記デジタル信号を取得したときの前記第一入力許容信号の通信状態を確認することが可能な構成となっている。
【００７２】
前記第三信号制御部２７１は、前記センサ２８０から入力されるアナログ信号をデジタル信号に変換（以下、「第三Ａ／Ｄ変換処理」と記載する）する第三Ａ／Ｄ変換処理部２７４と、前記第二信号出力制御部２７３から出力された第二入力許容信号に基づいて前記第三Ａ／Ｄ変換処理部２７４を制御する第二信号入力制御部２７５と、前記第三Ａ／Ｄ変換処理されたデジタル信号を取得し前記第三主処理部２７６に入力する第三信号取得部２７２と、前記第二入力許容信号の入力時間間隔Ｔｉ２が所定時間Ｔｔｈ２よりも長くなったときに前記第三Ａ／Ｄ変換処理を行なうための第二補助信号を生成し出力する第二補助信号生成部２７８と、前記第二入力許容信号の通信状態を記憶する第二通信状態記憶部２７９とを備えて構成されている。
【００７３】
前記第二通信状態記憶部２７９は、常時、前記第二入力許容信号の通信状態を記憶し、また、前記第三信号取得部２７２がデジタル信号を取得したときのタイミングをも記憶することで、前記デジタル信号を取得したときの前記第二入力許容信号の通信状態を確認することが可能な構成となっている。
【００７４】
尚、前記第一Ａ／Ｄ変換処理、前記第二Ａ／Ｄ変換処理、前記第三Ａ／Ｄ変換処理の夫々において、前回入力された値と今回入力された値の差分に基づいて今回入力された値を補正する所謂なまし制御という補正処理を行なう構成となっている。
【００７５】
前記第一入力許容信号は、前記第一Ａ／Ｄ変換処理が実行された後に、前記センサ２８０からの信号を用いて制御する他の信号制御部、例えば、前記第二信号制御部２６１でＡ／Ｄ変換処理が実行されるように出力される信号である。前記第一信号入力制御部２６５は、前記第一入力許容信号に基づいて前記第二Ａ／Ｄ変換処理を行なう受動入力制御を行うことで、第一Ａ／Ｄ変換処理が実行されていないときに、前記第二Ａ／Ｄ変換処理が実行されるように構成されている。
【００７６】
前記第一補助信号生成部２６８は、前記第一入力許容信号の入力時間間隔Ｔｉ１が監視時間Ｔｔｈ１よりも長くなったときに前記第二Ａ／Ｄ変換処理を行なうための第一補助信号を生成し出力するもので、前記第二信号取得部２６２がデジタル信号を取得した時点で内部カウンタをリセットし、計測を開始することで、前記入力時間間隔Ｔｉ１を計測するように構成されている。
【００７７】
前記第二入力許容信号は、前記第二Ａ／Ｄ変換処理が実行された後に、前記センサ２８０からの信号を用いて制御する他の信号制御部、例えば、前記第三信号制御部２７１でＡ
／Ｄ変換処理が実行されるように出力される信号である。前記第二信号入力制御部２７５は、前記第二入力許容信号に基づいて前記第三Ａ／Ｄ変換処理を行なう受動入力制御を行うことで、第二Ａ／Ｄ変換処理が実行されていないときに、前記第三Ａ／Ｄ変換処理が実行されるように構成されている。
【００７８】
前記第二補助信号生成部２６８は、前記第二入力許容信号の入力時間間隔Ｔｉ２が監視時間Ｔｔｈ２よりも長くなったときに前記第三Ａ／Ｄ変換処理を行なうための第二補助信号を生成し出力するもので、前記第三信号取得部２７２がデジタル信号を取得した時点で内部カウンタをリセットし、計測を開始することで、前記入力時間間隔Ｔｉ２を計測するように構成されている。
【００７９】
以下に上述した構成における信号処理装置０３の動作について、図１３、図１４、図１５のフローチャートに基づいて説明する。前記第一Ａ／Ｄ変換処理部２５４は、前記第一タイミング生成部２５７により生成された第一タイミング信号に基づいて、前記第一Ａ／Ｄ変換処理を開始する（ＳＧ１、ＳＧ２）。前記第一Ａ／Ｄ変換処理が終了すると（ＳＧ３）、前記第一信号取得部２５２は、デジタル信号を取得し前記第一主処理部２５６に出力する（ＳＧ４）。また同時に、前記第一信号出力制御部２５３は、前記第一入力許容信号の出力をする（ＳＧ５）。
【００８０】
前記第一入力許容信号が前記第一信号入力制御部２６５に入力されると、前記第二Ａ／Ｄ変換処理部２６４は、前記第二Ａ／Ｄ変換処理を開始する（ＳＨ１、ＳＨ２）。前記第二Ａ／Ｄ変換処理が終了すると（ＳＨ３）、前記第二信号取得部２６２は、デジタル信号を取得し前記第二主処理部２６６に出力すると共に、前記第一通信状態記憶部２６９にその取得タイミングを記憶させる（ＳＨ４、ＳＨ５）。また同時に、前記第一補助信号生成部２６８は、内部カウンタをリセットし（ＳＨ６）、前記第二信号出力制御部２６３は、前記第二入力許容信号の出力をする（ＳＨ７）。
【００８１】
一方、前記第一入力許容信号が前記第一信号入力制御部２６５に入力されていない間、前記第一補助信号生成部２６８は、内部カウンタをカウントアップし（ＳＩ１）、前記第一入力許容信号の入力間隔Ｔｉ１が監視時間Ｔｔｈ１よりも長くなると前記第一補助信号を生成し出力する（ＳＩ２、ＳＩ３）。前記第二Ａ／Ｄ変換処理部２６４は、前記第一補助信号を受けて第二Ａ／Ｄ変換処理を開始する（ＳＩ４）。前記第二Ａ／Ｄ変換処理が終了すると（ＳＩ５）、前記第二信号取得部２６２は、デジタル信号を取得し前記第二主処理部２６６に出力すると共に、前記第一通信状態記憶部２６９にその取得タイミングを記憶させる（ＳＩ６、ＳＩ７）。また同時に、前記第一補助信号生成部２６８は、内部カウンタをリセットし（ＳＩ８）、信号出力制御部２６３は、前記第二入力許容信号の出力をする（ＳＩ９）。
【００８２】
前記第二入力許容信号が前記第二信号入力制御部２７５に入力されると、前記第三Ａ／Ｄ変換処理部２７４は、前記第三Ａ／Ｄ変換処理を開始する（ＳＪ１、ＳＪ２）。前記第三Ａ／Ｄ変換処理が終了すると（ＳＪ３）、前記第三信号取得部２７２は、デジタル信号を取得し前記第三主処理部２７６に出力すると共に、前記第二通信状態記憶部２７９にその取得タイミングを記憶させる（ＳＪ４、ＳＪ５）。また同時に、前記第二補助信号生成部２７８は、内部カウンタをリセットする（ＳＪ６）。
【００８３】
一方、前記第二入力許容信号が前記第二信号入力制御部２７５に入力されていない間、前記第二補助信号生成部２７８は、内部カウンタをカウントアップし（ＳＫ１）、前記第二入力許容信号の入力間隔Ｔｉ２が監視時間Ｔｔｈ２よりも長くなると前記第二補助信号を生成し出力する（ＳＫ２、ＳＫ３）。前記第三Ａ／Ｄ変換処理部２７４は、前記第二補助信号を受けて第三Ａ／Ｄ変換処理を開始する（ＳＫ４）。前記第三Ａ／Ｄ変換処理が終
了すると（ＳＫ５）、前記第三信号取得部２７２は、デジタル信号を取得し前記第三主処理部２７６に出力すると共に、前記第二通信状態記憶部２７９にその取得タイミングを記憶させる（ＳＫ６、ＳＫ７）。また同時に、前記第二補助信号生成部２７８は、内部カウンタをリセットする（ＳＫ８）。
【００８４】
尚、ステップＳＧ５を省く構成としてもよい。前記第一入力許容信号が出力されない場合には、前記第一補助信号生成部２７８により、前記第二信号制御部２６１における制御が補償される構成となっている。
【００８５】
また、ステップＳＩ９を省く構成としてもよい。前記第二入力許容信号が出力されない場合には、前記第二補助信号生成部２７８により、前記第三信号制御部２７１における制御が補償される構成となっている。
【００８６】
即ち、入力許容信号が所定の監視時間に入力されないとき、信号入力制御部は、予め設定されたタイミングでＡ／Ｄ変換処理部を駆動する能動入力制御を実行する構成となっている。
【００８７】
上述した第三の実施形態において、前記信号入力処理部が前記受動入力制御と前記能動入力制御の何れの制御状態であるかを外部に出力する制御状態出力部を設ける構成としてもよい。つまり、前記通信制御記憶部２５９、２６９、２７９に記憶されている通信状態或いは記憶される通信状態を前記制御状態出力部によって外部に、例えば、ＣＡＮバスを介して他のマイクロコンピュータ側でモニタが可能なように出力してもよい。
【００８８】
上述した、第三の実施形態においては、共通の信号発生源から３つのＥＣＵが信号を入力した場合について説明したが、ＥＣＵを２つとしてもよい。この場合、前記第二ＥＣＵ２６０が備える第二信号制御部２６１を省き、前記第一信号出力制御部２５３が出力する第一入力許容信号を前記第二信号入力制御部２７５に入力する構成とすればよい。
【００８９】
また、ＥＣＵを４つ以上としてもよい。この場合、追加される各ＥＣＵに、前記第二信号制御部２６１と同等の信号制御部を備え、何れかの入力許容信号を入力し、新たな入力許容信号を他の信号制御部に出力する構成とすればよい。
【００９０】
上述した第一から第三の実施形態における種々の入力許容信号は、夫々に対応する前記信号出力制御部の出力ポートから出力し、前記信号入力制御部の入力ポート或いは割込みポートから入力する構成としてもよいし、ＣＡＮバスのデータとして入出力する構成としてもよい。
【００９１】
上述した実施形態は、車両に搭載された複数のＥＣＵ（電子制御ユニット）が協同して走行等制御を行なう制御システムに適用した場合を説明するものであるが、本発明による信号処理装置は、車両の制御システムに限定されるものではなく、共通の信号発生源からのアナログ信号を夫々デジタル信号に変換する複数のＡ／Ｄ変換処理部と、各Ａ／Ｄ変換処理部で変換処理されたデジタル信号を入力して所定の処理を実行する複数のマイクロコンピュータとから構成される信号処理装置全般に適用できるものである。
【００９２】
更に、マイクロコンピュータのみならず、ＤＳＰ（デジタル・シグナル・プロセッサ）等の信号処理部（ＩＣ）に適用してもよい。
【００９３】
上述した実施形態は、本発明の一例に過ぎず、本発明の作用効果を奏する範囲において各ブロックの具体的構成等を適宜変更設計できることは言うまでもない。
【図面の簡単な説明】
【００９４】
【図１】車両走行制御システムのネットワーク構成の説明図
【図２】第一の実施形態における信号処理装置の機能ブロック構成の説明図
【図３】第一の実施形態におけるＡ／Ｄ変換処理タイミングの説明図
【図４】第一の実施形態における信号処理装置において第一信号制御部の動作を説明するフローチャート
【図５】第一の実施形態における信号処理装置において第二信号制御部の動作を説明するフローチャート
【図６】第一の実施形態における信号処理装置において第三信号制御部の動作を説明するフローチャート
【図７】第二の実施形態における信号処理装置の機能ブロック構成の説明図
【図８】第二の実施形態におけるＡ／Ｄ変換処理タイミングの説明図
【図９】第二の実施形態におけるＡ／Ｄ変換処理タイミングの説明図
【図１０】第二の実施形態におけるＡ／Ｄ変換処理タイミングの説明図
【図１１】第二の実施形態における信号処理装置の動作を説明するフローチャート
【図１２】第三の実施形態における信号処理装置の機能ブロック構成の説明図
【図１３】第三の実施形態における信号処理装置の動作を説明するフローチャート
【図１４】第三の実施形態における信号処理装置の動作を説明するフローチャート
【図１５】第三の実施形態における信号処理装置の動作を説明するフローチャート
【図１６】従来における信号処理装置の説明図
【符号の説明】
【００９５】
０１：信号処理装置
１０：ＣＡＮバス
５０：第一ＥＣＵ
５１：第一信号制御部
５２：第一信号取得部
５３：第一信号出力制御部
５４：第一Ａ／Ｄ変換処理部
５６：第一主処理部
５７：第一タイミング生成部
６０：第二ＥＣＵ
６１：第二信号制御部
６２：第二信号取得部
６３：第二信号出力制御部
６４：第二Ａ／Ｄ変換処理部
６５：第一信号入力制御部
６６：第二主処理部
６７：第二タイミング生成部
７０：第三ＥＣＵ
７１：第三信号制御部
７２：第三信号取得部
７４：第三Ａ／Ｄ変換処理部
７５：第二信号入力制御部
７６：第三主処理部
７７：第三タイミング生成部
【図１】
2006244070.tif 000003
【図２】
2006244070.tif 000004
【図３】
2006244070.tif 000005
【図４】
2006244070.tif 000006
【図５】
2006244070.tif 000007
【図６】
2006244070.tif 000008
【図７】
2006244070.tif 000009
【図８】
2006244070.tif 000010
【図９】
2006244070.tif 000011
【図１０】
2006244070.tif 000012
【図１１】
2006244070.tif 000013
【図１２】
2006244070.tif 000014
【図１３】
2006244070.tif 000015
【図１４】
2006244070.tif 000016
【図１５】
2006244070.tif 000017
【図１６】
2006244070.tif 000018