(57)【要約】【課題】  ｎ型ＩｎＰクラッド層またはｎ型ＩｎＰコンタクト層と、ｎ型ＩｎＰブロック層との間でｎ−ｎ接続が起こるのを防いで、リーク電流を低減することのできる半導体レーザの製造方法を提供する。【解決手段】  ｐ型ＩｎＰ基板１の上に形成された、ｐ型ＩｎＰバッファ層２、活性層３およびｎ型ＩｎＰクラッド層４を第１のドライエッチングにより加工して、リッジ部６を形成する。次に、リッジ部６の両側に、ｐ型ＩｎＰブロック層７およびｎ型ＩｎＰブロック層８を形成した後、ｐ型ＩｎＰブロック層７の（１１１）Ｂ面の上に形成されたｎ型ＩｎＰブロック層８を第２のドライエッチングによって除去する。第２のドライエッチングはＨＣｌガスを用いて行うことができる。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第１導電型のＩｎＰ基板の上に第１導電型のＩｎＰバッファ層を形成する工程と、
前記ＩｎＰバッファ層の上に活性層を形成する工程と、
前記活性層の上に第２導電型のＩｎＰクラッド層を形成する工程と、
前記ＩｎＰクラッド層の上にＳｉＯ２膜を形成する工程と、
フォトリソグラフィー法により前記ＳｉＯ２膜を所定のパターンに加工する工程と、
前記加工後のＳｉＯ２膜をマスクとした第１のドライエッチングによって、前記ＩｎＰクラッド層、前記活性層および前記ＩｎＰバッファ層をリッジ形状に加工する工程と、
前記リッジ形状の部分の両側に第１導電型の第１のＩｎＰブロック層を形成する工程と、
前記第１のＩｎＰブロック層の上に第２導電型の第２のＩｎＰブロック層を形成する工程と、
前記第１のＩｎＰブロック層の（１１１）Ｂ面の上に形成された前記第２のＩｎＰブロック層を第２のドライエッチングによって除去する工程と、
前記第２のドライエッチングを終えた後で、前記第１のＩｎＰブロック層および前記第２のＩｎＰブロック層の上に、第１導電型の第３のＩｎＰブロック層を形成する工程と、
前記ＳｉＯ２膜を除去する工程と、
前記ＳｉＯ２膜の除去により露出した前記ＩｎＰクラッド層と、前記第３のＩｎＰブロック層との上に、第２導電型のＩｎＰコンタクト層を形成する工程とを有することを特徴とする半導体レーザの製造方法。
【請求項２】
前記第２のドライエッチングはＨＣｌガスを用いて行う請求項１に記載の半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザの製造方法に関し、より詳細には、ＩｎＰ系の半導体レーザの製造方法に関する。
【背景技術】
【０００２】
図８〜図１２を用いて、従来法によるＩｎＰ系半導体レーザの製造方法について説明する。
【０００３】
まず、ｐ型ＩｎＰ基板１１の上に、ｐ型ＩｎＰバッファ層１２、多重量子井戸活性層１３およびｎ型ＩｎＰクラッド層１４をこの順に積層する（図８）。
【０００４】
次に、ｎ型ＩｎＰクラッド層１４の上に、ＳｉＯ２膜１５をスパッタ法などによって形成した後、フォトリソグラフィー法によって、幅１μｍ程度のライン状にＳｉＯ２膜１５をパターニングする（図９）。
【０００５】
次いで、ＳｉＯ２膜１５をマスクとしたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、ｎ型ＩｎＰクラッド層１４および多重量子井戸活性層１３を順にドライエッチングした後、さらに、ｐ型ＩｎＰバッファ層１２を所定の膜厚までドライエッチングする。これにより、図１０に示すように、ｐ型ＩｎＰバッファ層１２、多重量子井戸活性層１３およびｎ型ＩｎＰクラッド層１４からなるリッジ形状の部分（以下、リッジ部と称す。）１６が形成される。
【０００６】
次に、ＩｎＰブロック層の成長を行う。この場合、ＳｉＯ２膜１５の上にはＩｎＰ層は成長しないので、リッジ部１６の周囲にのみＩｎＰ層を選択成長させることができる。
【０００７】
具体的には、電流ブロック効果を得るために、ｐ型ＩｎＰブロック層１７、ｎ型ＩｎＰブロック層１８およびｐ型ＩｎＰブロック層１９の順で形成する（図１１）。このとき、ｐ型Ｉｎｐブロック層１７は、ＳｉＯ２膜１５とリッジ部１６との界面から（１１１）Ｂ面を形成しながら成長していく。そして、これに続いて、ｎ型ＩｎＰブロック層１８およびｐ型ＩｎＰブロック層１９が成長する。
【０００８】
しかしながら、上記のＩｎＰブロック層の成長工程では次のような問題があった。
【０００９】
上述したように、ｐ型ＩｎＰブロック層は（１１１）Ｂ面を形成しながら成長していく性質を有している。ここで、（１１１）Ｂ面上でのｎ型ＩｎＰブロック層の成長は非常に遅いので、（１１１）Ｂ面は、ｎ型ＩｎＰブロック層に対して成長停止面となる。
【００１０】
しかし、ドライエッチングによって逆メサ方位にリッジ部１６を形成した場合、リッジ部１６の幅方向でのうねりや、ＳｉＯ２膜１５の側から拡散したＩｎなどの影響によって、（１１１）Ｂ面が平坦に形成されず、成長停止面としての役割を十分に果たすことができない。このため、ＳｉＯ２膜１５の近傍でｎ型ＩｎＰブロック層１８の成長速度が速くなり、（１１１）Ｂ面の上に僅かながらｎ型ＩｎＰブロック層１８が形成される。
【００１１】
これにより、図１１に示すように、ｎ型ＩｎＰクラッド層１４とｎ型ＩｎＰブロック層１８とが電気的に接続してしまうという問題があった。また、ｐ型ＩｎＰブロック層１９を形成した後は、ＳｉＯ２膜１５を除去してからｎ型ＩｎＰコンタクト層２０を形成するが（図１２）、ｎ型ＩｎＰコンタクト層２０についてもｎ型ＩｎＰブロック層１８と電気的に接続してしまうという問題があった。
【００１２】
こうした電気的な接続（ｎ−ｎ接続）が生じると、半導体レーザに電流を注入する際にリーク電流が発生するために、十分な電流ブロック効果を得ることができなくなる。したがって、所望とするレーザ特性を実現することができない。
【００１３】
この問題に対しては、成長表面が（１３３）面になるまでｐ型ＩｎＰブロック層を成長させた後に、ｎ型ＩｎＰブロック層を成長させることによって、ｎ型ＩｎＰブロック層でｐ型ＩｎＰブロック層を囲んでリーク電流を低減する技術が開示されている（例えば、特許文献１参照。）。
【００１４】
【特許文献１】特開平６−１２５１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記の技術においては、（１１１）Ｂ面の形成と同様に、（１３３）面の上にも僅かながらｎ型ＩｎＰブロック層が形成されると考えられる。したがってこの方法では、上述した問題を十分に解決するには至らない。
【００１６】
本発明は、このような問題点に鑑みてなされたものである。すなわち、本発明の目的は、ｎ型ＩｎＰクラッド層またはｎ型ＩｎＰコンタクト層と、ｎ型ＩｎＰブロック層との間でｎ−ｎ接続が起こるのを防いで、リーク電流を低減することのできる半導体レーザの製造方法を提供することにある。
【００１７】
本発明の他の目的および利点は以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１８】
本発明は、第１導電型のＩｎＰ基板の上に第１導電型のＩｎＰバッファ層を形成する工程と、このＩｎＰバッファ層の上に活性層を形成する工程と、この活性層の上に第２導電型のＩｎＰクラッド層を形成する工程と、このＩｎＰクラッド層の上にＳｉＯ２膜を形成する工程と、フォトリソグラフィー法によりＳｉＯ２膜を所定のパターンに加工する工程と、加工後のＳｉＯ２膜をマスクとした第１のドライエッチングによって、ＩｎＰクラッド層、活性層およびＩｎＰバッファ層をリッジ形状に加工する工程と、このリッジ形状の部分の両側に第１導電型の第１のＩｎＰブロック層を形成する工程と、この第１のＩｎＰブロック層の上に第２導電型の第２のＩｎＰブロック層を形成する工程と、第１のＩｎＰブロック層の（１１１）Ｂ面の上に形成された第２のＩｎＰブロック層を第２のドライエッチングによって除去する工程と、第２のドライエッチングを終えた後で、第１のＩｎＰブロック層および第２のＩｎＰブロック層の上に、第１導電型の第３のＩｎＰブロック層を形成する工程と、ＳｉＯ２膜を除去する工程と、ＳｉＯ２膜の除去により露出したＩｎＰクラッド層と、第３のＩｎＰブロック層との上に、第２導電型のＩｎＰコンタクト層を形成する工程とを有することを特徴とする半導体レーザの製造方法に関する。
【発明の効果】
【００１９】
本発明によれば、（１１１）Ｂ面の上に成長した第２のＩｎＰブロック層を第２のドライエッチングによって除去するので、第１および第３のＩｎＰブロック層によって第２のＩｎＰブロック層を取り囲むことができる。したがって、ＩｎＰクラッド層またはＩｎＰコンタクト層と、第２のＩｎＰブロック層との間でｎ−ｎ接続が起こるのを防いで、リーク電流を低減できる半導体レーザを提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
図１〜図７を用いて、本実施の形態における半導体レーザの製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示してる。
【００２１】
まず、ｐ型ＩｎＰ基板１の上に、ｐ型ＩｎＰバッファ層２、多重量子井戸活性層３およびｎ型ＩｎＰクラッド層４をこの順に積層する（図１）。
【００２２】
次に、ｎ型ＩｎＰクラッド層４の上に、ＳｉＯ２膜５をスパッタ法などによって形成した後、フォトリソグラフィー法によって、幅１μｍ程度のライン状にＳｉＯ２膜５をパターニングする（図２）。
【００２３】
次いで、ＳｉＯ２膜５をマスクとしたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、ｎ型ＩｎＰクラッド層４および多重量子井戸活性層３を順にドライエッチングした後、さらに、ｐ型ＩｎＰバッファ層２を所定の膜厚までドライエッチングする（第１のドライエッチング）。これにより、図３に示すように、ｐ型ＩｎＰバッファ層２、多重量子井戸活性層３およびｎ型ＩｎＰクラッド層４からなるリッジ形状の部分（以下、リッジ部と称す。）６が形成される。尚、本実施の形態においては、ｐ型ＩｎＰ基板１が完全に露出するまで、ｐ型ＩｎＰバッファ層２をドライエッチングしてもよい。
【００２４】
次に、ＩｎＰブロック層の成長を行う。
【００２５】
まず、第１のＩｎＰブロック層としてのｐ型ＩｎＰブロック層７を形成し、続いて、この上に、第２のＩｎＰブロック層としてのｎ型ＩｎＰブロック層８を形成する。このとき、図４に示すように、ｐ型ＩｎＰブロック層７の（１１１）Ｂ面の上に、ｎ型ＩｎＰブロック層８が僅かながら成長する。
【００２６】
本発明においては、ｎ型ＩｎＰブロック層８を形成した後に、この表面をドライエッチングして（第２のドライエッチング）、（１１１）Ｂ面の上に成長したｎ型ＩｎＰブロック層８を除去することを特徴としている（図５）。（１１１）Ｂ面の上に成長したｎ型ＩｎＰブロック層８は、（１１１）方向のエッチングレートを有しているので、ＨＣｌガスなどのエッチングガスによって除去することが可能である。
【００２７】
例えば、ｐ型ＩｎＰブロック層７およびｎ型ＩｎＰブロック層８を形成した後に、同じ反応チャンバ内にＨＣｌガスを導入して第２のドライエッチングを行うことができる。
【００２８】
第２のドライエッチングを終えた後は、ｐ型ＩｎＰブロック層７とｎ型ＩｎＰブロック層８の上に、第３のＩｎＰ層としてのｐ型ＩｎＰブロック層９を形成する（図６）。これにより、ｎ型ＩｎＰブロック層８を、ｐ型ＩｎＰブロック層７とｐ型ＩｎＰブロック層９によって完全に取り囲むことができる。したがって、ｎ型ＩｎＰクラッド層４とｎ型ＩｎＰブロック層８とが電気的に接続するのを防ぐことができる。
【００２９】
次に、不要となったＳｉＯ２膜５を除去した後、リッジ部６およびｐ型ＩｎＰブロック層９の上に、ｎ型ＩｎＰコンタクト層１０を形成する（図７）。本実施の形態によれば、ｎ型ＩｎＰブロック層８は、ｐ型ＩｎＰブロック層７とｐ型ＩｎＰブロック層９によって完全に取り囲まれているので、ｎ型ＩｎＰコンタクト層１０とｎ型ＩｎＰブロック層８とが電気的に接続することはない。
【００３０】
以上述べたように、本発明によれば、（１１１）Ｂ面の上に成長したｎ型ＩｎＰブロック層をドライエッチングによって除去するので、ｐ型ＩｎＰブロック層によってｎ型ＩｎＰブロック層を完全に取り囲むことができる。これにより、ｎ−ｎ接続が生じるのを防いで、十分な電流ブロック効果を得ることができる。したがって、リーク電流を低減して、所望のレーザ特性を実現することが可能となる。
【００３１】
尚、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【００３２】
例えば、成長表面が（１３３）面になるまでｐ型ＩｎＰ層を成長させた後に、連続してｎ型ＩｎＰ層を成長させる場合にも本発明を適用することが可能である。すなわち、ｐ型ＩｎＰ層の（１３３）面の上に成長したｎ型ＩｎＰブロック層をドライエッチングにより除去してから、この上にｐ型ＩｎＰ層を形成することができる。このようにすることによって、ｎ型ＩｎＰ層をｐ型ＩｎＰ層で完全に取り囲むことができるので、リーク電流を一層低減して優れたレーザ特性を得ることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本実施の形態における半導体レーザの製造方法の説明図である。
【図２】本実施の形態における半導体レーザの製造方法の説明図である。
【図３】本実施の形態における半導体レーザの製造方法の説明図である。
【図４】本実施の形態における半導体レーザの製造方法の説明図である。
【図５】本実施の形態における半導体レーザの製造方法の説明図である。
【図６】本実施の形態における半導体レーザの製造方法の説明図である。
【図７】本実施の形態における半導体レーザの製造方法の説明図である。
【図８】従来法による半導体レーザの製造方法の説明図である。
【図９】従来法による半導体レーザの製造方法の説明図である。
【図１０】従来法による半導体レーザの製造方法の説明図である。
【図１１】従来法による半導体レーザの製造方法の説明図である。
【図１２】従来法による半導体レーザの製造方法の説明図である。
【符号の説明】
【００３４】
１，１１  ｐ型ＩｎＰ基板
２，１２  ｐ型ＩｎＰバッファ層
３，１３  多重量子井戸活性層
４，１４  ｎ型ＩｎＰクラッド層
５，１５  ＳｉＯ２膜
６，１６  リッジ部
７，１７  ｐ型ＩｎＰブロック層
８，１８  ｎ型ＩｎＰブロック層
９，１９  ｐ型ＩｎＰブロック層
１０，２０  ｎ型ＩｎＰコンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006245342.tif 000009
【図８】
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【図９】
2006245342.tif 000011
【図１０】
2006245342.tif 000012
【図１１】
2006245342.tif 000013
【図１２】
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