(57)【要約】【課題】  メタル配線の抵抗成分をさらに低減し、システム電源デバイスの高出力・高効率化を実現できるとともにさらなる素子面積の縮小を図ることができるＭＯＳトランジスタを提供する。【解決手段】  ソース領域とドレイン領域とが格子状に形成されたゲートを挟んで互いに隣接するように形成されたＭＯＳトランジスタにおいて、ＭＯＳトランジスタを半導体チップ上の角部に配置し、半導体チップ上の１つの角部の第１のチップエッジに隣接する領域に、ソース領域に接続されたソース側メタル配線が接続される第１のソースボンディングパッドとドレイン領域に接続されたドレイン側メタル配線が接続される第１のドレインボンディングパッドとを設け、角部の第２のチップエッジに隣接する領域に、ソース側メタル配線が接続される第２のソースボンディングパッドとドレイン側メタル配線が接続される第２のドレインボンディングパッドとを設ける。【選択図】  図１
2006245040.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とが格子状に形成されたゲートを挟んで互いに隣接するように形成されたＭＯＳトランジスタにおいて、
前記ＭＯＳトランジスタは半導体チップ上の角部に配置され、
前記半導体チップ上の１つの角部の第１のチップエッジに隣接する領域に、前記ソース領域に接続されたソース側メタル配線が接続される第１のソースボンディングパッドと前記ドレイン領域に接続されたドレイン側メタル配線が接続される第１のドレインボンディングパッドとが設けられ、
前記角部の第２のチップエッジに隣接する領域に、前記ソース側メタル配線が接続される第２のソースボンディングパッドと前記ドレイン側メタル配線が接続される第２のドレインボンディングパッドとが設けられた
ことを特徴とするＭＯＳトランジスタ。
【請求項２】
ソース領域とドレイン領域とが格子状に形成されたゲートを挟んで互いに隣接するように形成された４辺形のＭＯＳトランジスタにおいて、
前記ＭＯＳトランジスタは、半導体チップ上の所望の位置に配置され、
前記ＭＯＳトランジスタの周囲４辺に隣接する４つの領域の少なくとも２つの領域にそれぞれ、前記ソース領域に接続されたソース側メタル配線が接続される少なくとも１つのソースボンディングパッドが設けられ、
前記ＭＯＳトランジスタの周囲４辺に隣接する４つの領域の少なくとも２つの領域にそれぞれ、前記ドレイン領域に接続されたドレイン側メタル配線が接続される少なくとも１つのドレインボンディングパッドが設けられた
ことを特徴とするＭＯＳトランジスタ。
【請求項３】
前記４つの領域のすべてに、前記ソースボンディングパッド又は前記ドレインボンディングパッドのいずれかが設けられていることを特徴とする請求項２に記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタに関し、より詳しくは、オン抵抗を低減できる格子状ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
近年、パソコン、携帯電話、家電等の電子機器においては、その高性能化に伴い、多数のＣＰＵを一つのセット基板上に配置するケースが増加している。また、一つのＣＰＵに対する高速演算処理の要求が増加しているため、従来に比べてＣＰＵの消費電流が増加する傾向にある。このため、ＣＰＵへ電源を供給するシステム電源デバイスの高出力化が求められている。特に携帯電話などの携帯機器では、バッテリを電源とするＣＰＵを長時間駆動する必要があるため、システム電源デバイスの高効率化の要望が高まっている。
【０００３】
システム電源デバイスの高出力・高効率化を図る技術としては、当技術分野では周知のＤＣ−ＤＣコンバータやＬＤＯ（低ドロップアウトレギュレータ）を用いる方法がある。しかしその場合、高出力化のためには出力段のＭＯＳトランジスタの素子面積を大きくする必要がある。
【０００４】
図７〜図１０を用いて、従来例のＭＯＳトランジスタを説明する。図７は、従来例のＭＯＳトランジスタの要部拡大断面図（後述する図７のＡ−Ａ’断面図）である。図７において、Ｐ基板７１の表面上にはバックゲート拡散層７２が形成されている。バックゲート拡散層７２の表層部にはソース領域７３及びドレイン領域７４が形成されている。ソース領域７３とドレイン領域７４との間のチャンネル領域上には、ゲート酸化膜７５を介してポリシリコンゲート７６が形成されている。ソース領域７３には、第１層メタル配線７７が接続されている。ドレイン領域７４には、第１層メタル配線７７を通過して第２層メタル配線７８が接続されている。
【０００５】
図８は、第１層メタル配線７７及び第２層メタル配線７８を取り除いたときの従来例のＭＯＳトランジスタの平面概略図を示している。ソース領域７３とドレイン領域７４とは、図８に示すように、格子状に形成されたポリシリコンゲート７６を挟んでソース（Ｓと表示する）とドレイン（Ｄと表示する）とが市松格子状に互いに隣接するように形成されている。（以下、簡略化のため、ソース領域とドレイン領域とが、上記のようなパターンで配置されるＭＯＳトランジスタを格子状ＭＯＳトランジスタという。）
【０００６】
従来例の格子状ＭＯＳトランジスタは、上記のように構成されることにより、半導体チップ上で横方向と縦方向に電流を流せるので、単位面積あたりの電流能力を高くすることができる。
しかし、従来例の格子状ＭＯＳトランジスタにおいても、数百ミリアンペアの電流能力を確保するためには、数百マイクロ平方メートル以上の素子面積を必要とする。そのために素子面積を大きくすると、メタル配線の寄生抵抗が増加する。このメタル配線の寄生抵抗は、ＭＯＳトランジスタの出力抵抗に付加されるものであるので、設計時点に比べて電力効率の損失が増加することになる。以下にメタル配線の寄生抵抗について説明する。
【０００７】
図９及び図１０は、従来例の格子状ＭＯＳトランジスタを半導体チップ上に配置した一般的な例である。図９及び図１０に示す従来例の格子状ＭＯＳトランジスタは、ソース領域とドレイン領域とがメタル配線でそれぞれに対応するボンディングパッドに接続される出力段のＭＯＳトランジスタである。図９は、従来例の格子状ＭＯＳトランジスタを半導体チップ上に配置したときの第１層メタル配線を示す平面図である。図１０は、第２層メタル配線を示す平面図である。（尚、半導体チップ上のＭＯＳトランジスタを配置していない部分は図示を省略している。）
【０００８】
図９に示すように、格子状ＭＯＳトランジスタの９１は、バックゲート９５の内部領域に、図８に示すようなパターンでソース領域、ドレイン領域及びポリシリコンゲートを配置したものである。格子状ＭＯＳトランジスタ９１の第１層メタル配線は、ソース領域と接続されたソース側メタル配線９２、ドレイン領域と接続されたドレイン側メタル配線９３及びポリシリコンゲートと接続されたゲート電極メタル配線９４から形成されている。チップエッジ９８に隣接するチップエッジ領域９８Ａには、ドレインボンディングパッド９６ａ、９６ｂ及びソースボンディングパッド９７ａ、９７ｂが配置されている。ソース側メタル配線９２は、ソースボンディングパッド９７ａ及び９７ｂと接続されている。
【０００９】
図１０に示すように、格子状ＭＯＳトランジスタ９１の第２層メタル配線は、ドレイン領域と接続されたドレイン側メタル配線９３から形成されている。ドレイン側メタル配線９３は、ドレインボンディングパッド９６ａ及び９６ｂと接続されている。
【００１０】
上記のように構成される従来例の格子状ＭＯＳトランジスタにおいて、格子状ＭＯＳトランジスタ９１の中心点からソースボンディングパッド９７ａ、９７ｂの中心点までのソース側メタル配線９２の寄生抵抗Ｒｓは、その距離Ｌｓに比例する。また、ソース側ボンディングパッド９７ａ、９７ｂへのソース側メタル配線９２の平均配線幅に反比例する。平均配線幅とはソースボンディングパッド９７ａ、９７ｂの配線幅Ｗｓに比例するものであるので、ソース側メタル配線９２の寄生抵抗Ｒｓは、Ｒｓ∝Ｌｓ／Ｗｓと表される。同様にして、格子状ＭＯＳトランジスタ９１の中心点からドレインボンディングパッド９６ａ、９６ｂの中心点までのドレイン側メタル配線９３の寄生抵抗Ｒｄは、Ｒｄ∝Ｌｄ／Ｗｄと表される。
従って、従来例の格子状ＭＯＳトランジスタの素子面積を大きくすると、Ｌｓ及びＬｄが共に増加するので、メタル配線の寄生抵抗Ｒｓ及びＲｄが増加することになる。      
【００１１】
一方、くし型のＭＯＳトランジスタにおいて、メタル配線の寄生抵抗を小さくする技術が特開２００３-２８２６２５号公報（特許文献１）に記載されている。特許文献１の発明は、ＣＳＰ（チップ・サイズ・パッケージ）技術により半導体チップ内部にボンディングパッドを配置できることを利用して、くし型のＭＯＳトランジスタの中心点からボンディングパッドまでのメタル配線の距離を短くし、メタル配線の寄生抵抗を小さくしたものである。
【特許文献１】特開２００３-２８２６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１の発明では、くし型のＭＯＳトランジスタを利用しているため、電流の流れが一方向に制限され、メタル配線幅がＭＯＳトランジスタの一辺の長さに制限される。つまり、単位面積あたりの電流能力が低く、電流能力を高くするために素子面積を大きくすると、メタル配線の寄生抵抗の増大が大きかった。
【００１３】
また、システム電源デバイスの多機能化に伴い、大規模なデジタル制御回路をデバイスに内蔵するケースが増えており、チップ面積の縮小が重要な課題となっている。
前記課題の解決方法として、多層配線を特徴とする微細化プロセスを用いることが有効とされている。しかし、配線層を多くすればするほど、メタル配線の膜厚を薄くしなければならず、メタル配線のシート抵抗が増加する傾向にあった。このシート抵抗値は１００ｍΩ／□程度になることも稀ではなくなってきている。このため、多層配線技術においては、素子面積の縮小に伴うメタル配線の抵抗成分の増加を無視できなくなってきており、これを低減することが重要な課題になってきている。
【００１４】
本発明は、メタル配線の抵抗成分をさらに低減し、システム電源デバイスの高出力・高効率化を実現できるＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために本発明の一つの観点によるＭＯＳトランジスタは、ソース領域とドレイン領域とが格子状に形成されたゲートを挟んで互いに隣接するように形成されたＭＯＳトランジスタにおいて、前記ＭＯＳトランジスタは半導体チップ上の角部に配置され、前記半導体チップ上の１つの角部の第１のチップエッジに隣接する領域に、前記ソース領域に接続されたソース側メタル配線が接続される第１のソースボンディングパッドと前記ドレイン領域に接続されたドレイン側メタル配線が接続される第１のドレインボンディングパッドとが設けられ、前記角部の第２のチップエッジに隣接する領域に、前記ソース側メタル配線が接続される第２のソースボンディングパッドと前記ドレイン側メタル配線が接続される第２のドレインボンディングパッドとが設けられたことを特徴とする。
【００１６】
本発明の別の観点によるＭＯＳトランジスタは、ソース領域と複数のドレイン領域とが格子状に形成されたゲートを挟んで互いに隣接するように形成された４辺形のＭＯＳトランジスタにおいて、前記ＭＯＳトランジスタは、半導体チップ上の所望の位置に配置され、前記ＭＯＳトランジスタの周囲４辺に隣接する４つの領域の少なくとも２つの領域にそれぞれ、前記ソース領域に接続されたソース側メタル配線が接続される少なくとも１つのソースボンディングパッドが設けられ、前記ＭＯＳトランジスタの周囲４辺に隣接する４つの領域の少なくとも２つの領域にそれぞれ、前記ドレイン領域に接続されたドレイン側メタル配線が接続される少なくとも１つのドレインボンディングパッドが設けられたことを特徴とする。
【００１７】
本発明の更に別の観点によるＭＯＳトランジスタは、前記別の観点による発明のＭＯＳトランジスタにおいて、前記４つの領域のすべてに、前記ソースボンディングパッド又は前記ドレインボンディングパッドのいずれかが設けられていることを特徴とする。
【００１８】
本発明によれば、メタル配線の抵抗成分をさらに低減し、システム電源デバイスの高出力・高効率化を実現できるＭＯＳトランジスタを提供することができる。
【発明の効果】
【００１９】
本発明によれば、格子状ＭＯＳトランジスタの少なくとも周囲２辺に隣接する領域に、少なくとも１つのソースボンディングパッド及びドレインボンディングパッドを設けることにより、電流の流れる経路を増やし、かつメタル配線の配線幅を広げることができる。これにより、メタル配線の抵抗成分をさらに低減することができるので、システム電源デバイスの高出力・高効率化を実現できるＭＯＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の最良の実施の形態について、図面を参照して説明する。
【００２１】
《実施の形態１》
図１及び図２を用いて、本発明の実施の形態１のＭＯＳトランジスタについて説明する。実施の形態１のＭＯＳトランジスタは、２層配線構造を有する出力段の格子状ＭＯＳトランジスタである。図１は実施の形態１のＭＯＳトランジスタを半導体チップ上に配置したときの第１層メタル配線の平面図、図２は第２層メタル配線の平面図である。尚、半導体チップ上のＭＯＳトランジスタを配置していない部分は図示を省略している。また、実施の形態１のＭＯＳトランジスタの断面図は、図７に示す従来例のＭＯＳトランジスタの断面図と同様であるので、図及び重複する説明を省略する。
【００２２】
図１に示すように、格子状ＭＯＳトランジスタ１は、半導体チップ上の角部に配置されている。格子状ＭＯＳトランジスタ１の第１層メタル配線（Ｐ基板に近い側の配線層）は、ソース領域と接続されたソース側メタル配線２、ドレイン領域と接続されたドレイン側メタル配線３及びポリシリコンゲートと接続されたゲート電極メタル配線４から形成されている。半導体チップ上の角部の横方向のチップエッジ５に隣接するチップエッジ領域５Ａには、ドレインボンディングパッド７ａ、７ｂ及びソースボンディングパッド８ａ、８ｂが配置されている。半導体チップ上の角部の縦方向のチップエッジ６に隣接するチップエッジ領域６Ａには、ソースボンディングパッド９ａ、９ｂ及びドレインボンディングパッド１０ａ、１０ｂが配置されている。ソース側メタル配線２は、ドレイン側メタル配線３を第２層メタル配線に上げるためのスルーホール１１を除いて格子状ＭＯＳトランジスタ１及びソースボンディングパッド８ａ、８ｂ、９ａ、９ｂの全体を覆うように擬似プレーンな配線パターンで、ソースボンディングパッド８ａ、８ｂ、９ａ、９ｂと接続されている。
【００２３】
図２に示すように、格子状ＭＯＳトランジスタ１の第２層メタル配線は、ドレイン領域と接続されたドレイン側メタル配線３から形成されている。ドレイン側メタル配線３は、ドレインボンディングパッド７ａ、７ｂ、１０ａ、１０ｂの全体を覆うようにプレーンな配線パターンで、ドレインボンディングパッド７ａ、７ｂ、１０ａ、１０ｂと接続されている。
【００２４】
次に、実施の形態１のＭＯＳトランジスタのメタル配線の寄生抵抗について説明する。
格子状ＭＯＳトランジスタ１の中心点からソース側ボンディングパッド８ａ、８ｂの中心点までのソース側メタル配線２の寄生抵抗Ｒｓ１は、その距離Ｌｓ１に比例し、ソースボンディングパッド８ａ、８ｂのソース側メタル配線２の配線幅Ｗｓ１に反比例する。従って、ソース側メタル配線２の寄生抵抗Ｒｓ１は、Ｒｓ１∝Ｌｓ１／Ｗｓ１と表される。格子状ＭＯＳトランジスタ１の中心点からソースボンディングパッド９ａ、９ｂの中心点までのソース側メタル配線２の寄生抵抗Ｒｓ２は、その距離Ｌｓ２に比例し、ソースボンディングパッド９ａ、９ｂのソース側メタル配線２の配線幅Ｗｓ２に反比例する。従って、ソース側メタル配線３の寄生抵抗Ｒｓ２は、Ｒｓ２∝Ｌｓ２／Ｗｓ２と表される。同様にして、格子状ＭＯＳトランジスタ１の中心点からドレイン側ボンディングパッド７ａ、７ｂの中心点までのドレイン側メタル配線３の寄生抵抗Ｒｄ１は、Ｒｄ１∝Ｌｄ１／Ｗｄ１と表される。格子状ＭＯＳトランジスタ１の中心点からドレイン側ボンディングパッド１０ａ、１０ｂの中心点までのドレイン側メタル配線２の寄生抵抗Ｒｄ２は、Ｒｄ２∝Ｌｄ２／Ｗｄ２と表される。ここで説明を簡単にするため、配線幅Ｗｓ１と配線幅Ｗｓ２とを前述した配線幅Ｗｓ（図９）と等しく、距離Ｌｓ１と距離Ｌｓ２とを前述した距離Ｌｓ（図９）とそれぞれ等しいものとする。
【００２５】
上記のように構成される格子状ＭＯＳトランジスタ１において、ソース電流は格子状ＭＯＳトランジスタ１の中心点からソース側ボンディングパッド８ａ、８ｂ及び９ａ、９ｂの２方向に流れるので、ソース側メタル配線２の寄生抵抗Ｒｓ１とＲｓ２とは並列関係になる。従って、ソース側メタル配線２の合成抵抗Ｒｓ１２は、Ｒｓ１２∝１／２×（Ｌｓ／Ｗｄ）と表される。これにより、ソース側メタル配線２の寄生抵抗は、従来例のＭＯＳトランジスタのソース側メタル配線の寄生抵抗の半分になるものと予測される。同様に、配線幅Ｗｄ１と配線幅Ｗｄ２とを前述した配線幅Ｗｄ（図１０）と等しく、距離Ｌｄ１と距離Ｌｄ２とを前述した距離Ｌｄ（図１０）とそれぞれ等しいものとする。このとき、ドレイン側メタル配線３の寄生抵抗Ｒｄ１２は、Ｒｄ１２∝１／２×（Ｌｄ／Ｗｄ）と表され、従来例の格子状ＭＯＳトランジスタのドレイン側メタル配線の寄生抵抗の半分になるものと予測される。
【００２６】
図３は、従来例及び実施の形態１の格子状ＭＯＳトランジスタの出力抵抗を測定するために等価的に示した回路図である。ＭＯＳトランジスタ３１は、格子状ＭＯＳトランジスタ９１（図９、１０）、格子状ＭＯＳトランジスタ１（図１、２）に対応するものである。抵抗３２は、ソース側メタル配線９２の寄生抵抗Ｒｓ、ソース側メタル配線２の合成抵抗Ｒｓ１２に対応するものである。抵抗３３は、ドレイン側メタル配線９３の寄生抵抗Ｒｄ、ドレイン側メタル配線３の合成抵抗Ｒｄ１２に対応するものである。ソース側基準端子３６、３７は、それぞれソースボンディングパッド９７ａ、９７ｂ、ソースボンディングパッド８ａ、８ｂに対応するものである。ドレイン側出力端子３８、３９は、それぞれドレインボンディングパッド９６ａ、９６ｂ、ドレインボンディングパッド７ａ、７ｂに対応するものである。
【００２７】
従来例及び実施の形態１の格子状ＭＯＳトランジスタの出力抵抗の測定方法について説明する。まず、ソース側基準端子３７とドレイン側出力端子３８との間に接続された電流源３５から所定の電流を流す。これにより発生したソース側基準端子３６とドレイン側出力端子３９との間の差電圧を電圧計３４で測定する。測定した差電圧を前記所定の電流で除算する。これにより、抵抗３２、３３及びＭＯＳトランジスタ３１のオン抵抗の合成抵抗が測定できる。つまり、従来例及び実施の形態１の格子状ＭＯＳトランジスタの、メタル配線の抵抗成分を含めた出力抵抗を測定できる。
【００２８】
上記の測定方法を用いて、従来例の格子状ＭＯＳトランジスタの出力抵抗Ｒｏｕｔを測定した結果、出力抵抗Ｒｏｕｔは、０．４２（Ω）であった。尚、格子状ＭＯＳトランジスタ自体のオン抵抗Ｒｏｎのシミュレーション値は０．１７（Ω）であった。Ｒｏｕｔは、オン抵抗Ｒｏｎとソース側メタル配線９２の寄生抵抗Ｒｓとドレイン側メタル配線９３の寄生抵抗Ｒｄの合成抵抗から、Ｒｏｕｔ＝Ｒｏｎ＋Ｒｓ＋Ｒｄと表される。従って、合成抵抗（Ｒｓ＋Ｒｄ）は０．２５（Ω）と算出される。
【００２９】
同様に、従来例の格子状ＭＯＳトランジスタと同じサイズの実施の形態１の格子状ＭＯＳトランジスタを用いて出力抵抗Ｒｏｕｔ１を測定した結果、出力抵抗Ｒｏｕｔ１は０．３０（Ω）であった。従って、ソース側メタル配線２の寄生抵抗Ｒｓ１とドレイン側メタル配線３の寄生抵抗Ｒｄ１との合成抵抗（Ｒｓ１＋Ｒｄ１）は、０．１３（Ω）と算出される。
以上の測定結果より、実施の形態１の格子状ＭＯＳトランジスタが、従来例の格子状ＭＯＳトランジスタに比べてメタル配線の抵抗成分を約５０％低減していることが確認された。
【００３０】
実施の形態１の格子状ＭＯＳトランジスタは、半導体チップの角部に配置し、ボンディングパッドを周囲２辺に隣接するように配置することによって、電流を２方向に流すことができる。これにより、メタル配線の抵抗成分を従来例のＭＯＳトランジスタの半分にまで低減することができる。従って、システム電源デバイスの高出力・高効率化を実現できる。
【００３１】
尚、実施の形態１では、ソースボンディングパッド及びドレインボンディングパッドを、チップエッジ領域５Ａ及び６Ａにそれぞれ２つ設けたが、それぞれ１つ以上設ければよい。
また、ドレイン側メタル配線３の配線パターンは、プレーン配線が好ましいが、ソース側メタル配線２のようにスルーホールを設けたり、スリット等を設けたりした擬似プレーン配線でも構わない。
また、メタル配線層は、２層以上の配線構造とする。ソース側メタル配線、ドレイン側メタル配線をそれぞれ１つのメタル配線層で構成する場合は、メタル配線のシート抵抗の増加を抑制する観点から２層配線構造とすることが好ましい。
また、各チップエッジ領域に配置されるソースボンディングパッド及びドレインボンディングパッドの配置順序は、入れ替わっても構わない。
また、前述した格子状ＭＯＳトランジスタとは、図８に例示したものに限定されない。例えば、図４に示すようなものも考えられる。本発明の格子状ＭＯＳトランジスタとは、縦方向と横方向の２方向に電流を流すことが可能なものをいう。
また、ＭＯＳトランジスタの種類としては、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタの特定はない。
また、上記の説明中のソースとドレインは、入れ替えても構わない。
【００３２】
《実施の形態２》
図５及び図６を用いて、本発明の実施の形態２のＭＯＳトランジスタを説明する。実施の形態２のＭＯＳトランジスタは、ＣＳＰ技術を用いて半導体チップ上に格子状ＭＯＳトランジスタを配置し、その周囲にボンディングパッドを配置したものである。図５は、実施の形態２のＭＯＳトランジスタを半導体チップ上に配置したときの第１層メタル配線の平面図、図６は、第２層メタル配線の平面図である。尚、半導体チップ上のＭＯＳトランジスタを配置していない部分は図示を省略している。また、実施の形態１のＭＯＳトランジスタの断面図は、図７に示す従来例のＭＯＳトランジスタの断面図と同様であるので、図及び重複する説明を省略する。
【００３３】
図５に示すように、格子状ＭＯＳトランジスタ２１は、半導体チップ上の所望の位置に配置されている。格子状ＭＯＳトランジスタ２１の第１層メタル配線は、ソース領域と接続されたソース側メタル配線２２、ドレイン領域と接続されたドレイン側メタル配線２３及びポリシリコンゲートと接続されたゲート電極メタル配線２４ａ〜２４ｄから形成されている。格子状ＭＯＳトランジスタ２１の第１の辺２５に隣接する領域２５Ａには、ソースボンディングパッド２５ａ〜２５ｄが設けられている。格子状ＭＯＳトランジスタ２１の第２の辺２６に隣接する領域２６Ａには、ドレインボンディングパッド２６ａ〜２６ｄが設けられている。格子状ＭＯＳトランジスタ２１の第３の辺２７に隣接する領域２７Ａには、ソースボンディングパッド２７ａ〜２７ｄが設けられている。格子状ＭＯＳトランジスタ２１の第４の辺２８に隣接する領域２８Ａには、ドレインボンディングパッド２８ａ〜２８ｄが設けられている。
【００３４】
ソース側メタル配線２２は、ドレイン側メタル配線２３を第２層メタル配線に上げるためのスルーホール２９を除いて、格子状ＭＯＳトランジスタ２１とソースボンディングパッド２５ａ〜２５ｄ及び２７ａ〜１２ｄの全体を覆うように擬似プレーンな配線パターンで、ソースボンディングパッド２５ａ〜２５ｄ及び２７ａ〜１２ｄと接続されている。
【００３５】
図６に示すように、格子状ＭＯＳトランジスタ２１の第２層メタル配線は、ドレイン領域と接続されたドレイン側メタル配線２３から形成されている。ドレイン側メタル配線２３は、ドレインボンディングパッド２６ａ〜２６ｄ及び２８ａ〜２８ｄの全体を覆うようにプレーンな配線パターンで、ドレインボンディングパッド２６ａ〜２６ｄ及び２８ａ〜２８ｄと接続されている。
【００３６】
図５及び図６を用いて、実施の形態２のＭＯＳトランジスタのメタル配線の寄生抵抗について説明する。まず、以下のように設定する。
格子状ＭＯＳトランジスタ２１の中心点からソースボンディングパッド２５ａ〜２５ｄの中心点までの距離及び格子状ＭＯＳトランジスタ２１の中心点からソースボンディングパッド２７ａ〜２７ｄの中心点までの距離をＬｓ３と表す。ソースボンディングパッド２５ａ〜２５ｄ及び２７ａ〜２７ｄのソース側メタル配線２２の配線幅をＷｓ３と表す。格子状ＭＯＳトランジスタ２１の中心点からドレインボンディングパッド２６ａ〜２６ｄまでの距離及び格子状ＭＯＳトランジスタ２１の中心点からドレインボンディングパッド２８ａ〜２８ｄまでの距離をＬｄ３と表す。ドレインボンディングパッド２６ａ〜２６ｄ及び２８ａ〜２８ｄのドレイン側メタル配線２３の配線幅をＷｄ３と表す。ここでは説明を簡単にするため、格子状ＭＯＳトランジスタ２１の中心点から各ボンディングパッドの中心点までの距離Ｌｓ３及びＬｄ３、各メタル配線の配線幅Ｗｓ３及びＷｄ３をすべて同じものとする。  
【００３７】
上記のように構成される格子状ＭＯＳトランジスタ２１において、ソース電流はＭＯＳトランジスタ２１の中心点からソースボンディングパッド２５ａ〜２５ｄ及び２７ａ、２８ａの２方向に流れるので、ソース側メタル配線抵抗Ｒｓ３は、Ｒｓ３∝１／２×Ｌｓ３／Ｗｓ３と表される。同様にして、ドレイン側メタル配線抵抗Ｒｄ３は、Ｒｄ３∝１／２×Ｌｄ３／Ｗｄ３と表される。
【００３８】
ここで簡単のため、配線幅Ｗｓ３が図１に示す配線幅（Ｗｓ１＋Ｗｓ２）と等しく、距離Ｌｓ３がＬｓ１及びＬｓ２と等しいものとする。前述の関係式Ｗｓ１＝Ｗｓ２＝Ｗｓ及びＬｓ１＝Ｌｓ２＝Ｌｓを用いて、Ｒｓ３は、Ｒｓ３∝１／４×Ｌｓ／Ｗｓと表される。同様に、配線幅Ｗｄ３が、図１に示す配線幅（Ｗｄ１＋Ｗｄ２）と等しく、距離Ｌｄ３がＬｄ１及びＬｄ２と等しいものとする。前述の関係式Ｗｄ１＝Ｗｄ２＝Ｗｄ及びＬｄ１＝Ｌｄ２＝ＬｄからＲｄ３は、Ｒｄ３∝１／４×Ｌｄ／Ｗｄと表される。つまり、実施の形態１の格子状ＭＯＳトランジスタと比べてメタル配線の抵抗成分を約１／２、従来例の格子状ＭＯＳトランジスタと比べてメタル配線の抵抗成分を約１／４にできることがわかる。
【００３９】
実施の形態２の格子状ＭＯＳトランジスタは、ＣＳＰ技術によって半導体チップ上に配置され、ボンディングパッドを周囲４辺に隣接するように配置されることによって、メタル配線の配線幅を実施の形態１より約２倍に広げることができる。これにより、メタル配線の抵抗成分を実施の形態１の約１／２、従来例の格子状ＭＯＳトランジスタの約１／４にまで低減することができる。従って、システム電源デバイスの高出力・高効率化を実現できる。
【００４０】
尚、実施の形態２では、ソースボンディングパッド及びドレインボンディングパッドを、領域２５Ａ〜２８Ａにそれぞれ４つ設けたが、それぞれ１つ以上設ければよい。
また、ドレイン側メタル配線３の配線パターンは、プレーン配線が好ましいが、ソース側メタル配線２のようにスルーホールを設けたり、スリット等を設けたりした擬似プレーン配線でも構わない。
また、メタル配線層は、２層以上の配線構造とする。ソース側メタル配線、ドレイン側メタル配線をそれぞれ１つのメタル配線で構成する場合は、メタル配線のシート抵抗の増加を抑制する観点から２層配線構造とすることが好ましい。
また、各チップエッジ領域に配置されるソースボンディングパッド及びドレインボンディングパッドの配置順序は、入れ替わっても構わない。
また、前述した格子状ＭＯＳトランジスタとは、図８に例示したものに限定されない。例えば、図４に示すようなものも考えられる。本発明の格子状ＭＯＳトランジスタとは、縦方向と横方向の２方向に電流を流すことが可能なものをいう。
また、ＭＯＳトランジスタの種類としては、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタの特定はない。
また、上記の説明中のソースとドレインは、入れ替えても構わない。
また、ポリシリコンゲートに接続するゲート電極メタル配線は、実施の形態２では４つ設けたが、１つ以上あればよい。  
【産業上の利用可能性】
【００４１】
本発明は、ＤＣ−ＤＣコンバータやＬＤＯに用いるＭＯＳトランジスタ、特に携帯機器の電源用ＤＣ−ＤＣコンバータや電源用ＬＤＯに用いるＭＯＳトランジスタに有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１のＭＯＳトランジスタの第１層メタル配線の平面図
【図２】本発明の実施の形態１のＭＯＳトランジスタの第２層メタル配線の平面図
【図３】ＭＯＳトランジスタの出力抵抗を測定するための回路図
【図４】格子状ＭＯＳトランジスタの別の配置パターンを示す図
【図５】本発明の実施の形態２のＭＯＳトランジスタの第１層メタル配線の平面図
【図６】本発明の実施の形態２のＭＯＳトランジスタの第２層メタル配線の平面図
【図７】従来例のＭＯＳトランジスタの要部拡大断面図
【図８】図７の第１層メタル配線及び第２層メタル配線を取り除いた平面概略図
【図９】従来例のＭＯＳトランジスタの第１層メタル配線の平面図
【図１０】従来例のＭＯＳトランジスタの第２層メタル配線の平面図
【符号の説明】
【００４３】
１、２１、３１、９１    格子状ＭＯＳトランジスタ
２、２２、９２    ソース側メタル配線
３、２３、９３    ドレイン側メタル配線
４、２４ａ〜２４ｄ、９４    ゲート電極メタル配線
５、６、９８    チップエッジ
５Ａ、６Ａ、９８Ａ    チップエッジ領域
７ａ、７ｂ、１０ａ、１０ｂ、２５ａ〜２５ｄ、２７ａ〜２７ｄ、９６ａ、９６ｂ
ドレインボンディングパッド
８ａ、８ｂ、９ａ、９ｂ、２６ａ〜２６ｄ、２８ａ〜２８ｄ、９７ａ、９７ｂ
ソースボンディングパッド
１１  スルーホール
２５〜２８  辺
２５Ａ〜２８Ａ  領域
３２、３３、抵抗
３４  電圧計
３５  電流源
３６、３７  基準端子
３８、３９  出力端子
７１  Ｐ基板
７２  バックゲート拡散層
７３  ソース領域
７４  ドレイン領域
７５  ゲート酸化膜
７６  ポリシリコンゲート
７７  第１層メタル配線
７８  第２層メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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