(57)【要約】【課題】  走査期間の異なる２つの状態に対応して適切な表示を行う。【解決手段】  所定期間を規定するタイミング信号、及び前記変調信号の長さを規定するためにカウントされるクロック信号、を出力する制御回路を有する構成において、前記タイミング信号としての第１のタイミング信号、及び前記クロック信号としての第１のクロック信号、を出力している第１の状態と、前記タイミング信号としての第２のタイミング信号、及び前記クロック信号としての第２のクロック信号、を出力している第２の状態と、を切り替え可能なものであり、前記第１のタイミング信号によって規定される前記所定期間である第１の所定期間よりも前記第２のタイミング信号によって規定される前記所定期間である第２の所定期間は長く、かつ、前記第１のクロック信号の周波数は前記第２のクロック信号の周波数よりも高い構成とする。【選択図】  図１
2006047995.tif 000002
【特許請求の範囲】
【請求項１】
表示装置であって、
複数の走査配線と複数の変調配線によって表示素子をマトリクス接続した表示パネルと、
各走査配線に走査信号を所定期間印加しながら複数の走査配線を走査する走査回路と、
前記所定期間に同期して前記複数の変調配線に変調された時間幅を有する変調信号を印加する変調回路と、
前記所定期間を規定するタイミング信号、及び前記変調信号の長さを規定するためにカウントされるクロック信号、を出力する制御回路と、を有しており、
前記制御回路は、
前記タイミング信号としての第１のタイミング信号、及び
前記クロック信号としての第１のクロック信号、
を出力している第１の状態と、
前記タイミング信号としての第２のタイミング信号、及び
前記クロック信号としての第２のクロック信号、
を出力している第２の状態と、
を切り替え可能なものであり、
前記第１のタイミング信号によって規定される前記所定期間である第１の所定期間よりも前記第２のタイミング信号によって規定される前記所定期間である第２の所定期間は長く、かつ、
前記第１のクロック信号の周波数は前記第２のクロック信号の周波数よりも高いことを特徴とする表示装置。
【請求項２】
前記制御回路は、前記所定期間が開始してから前記変調信号を印加するまでの期間である変調信号非印加期間を規定する制御値を出力するものであり、
前記制御回路は、
前記第１の状態に対応して、前記制御値として第１の制御値を出力し、
前記第２の状態に対応して、前記制御値として第２の制御値を出力するものであり、
該第２の制御値によって規定される前記変調信号非印加期間である第２の非印加期間と、前記第１の制御値によって規定される前記変調信号非印加期間である第１の非印加期間と、前記第１の所定期間と、前記第２の所定期間が、
第１の非印加期間／第１の所定期間＞第２の非印加期間／第２の所定期間の関係を満たす請求項１に記載の表示装置。
【請求項３】
前記第１の非印加期間は、前記第１のクロック信号を前記第１の制御値に応じたカウント数までカウントすることによって決まる期間であり、
前記第２の非印加期間は、前記第２のクロック信号を前記第２の制御値に応じたカウント数までカウントすることによって決まる期間である請求項２に記載の表示装置。
【請求項４】
前記制御回路は、
この画像表示装置に第１のフレームレートの画像信号が入力されているときに、前記第１のタイミング信号、及び前記第１のクロック信号を出力するものであり、
この画像表示装置に前記第１のフレームレートよりも低い第２のフレームレートの画像信号が入力されているときに、前記第２のタイミング信号、及び前記第２のクロック信号を出力するものである請求項１乃至３のいずれかに記載の表示装置。
【請求項５】
テレビジョン装置であって、
テレビジョン放送信号用チューナーと、
該チューナーが出力する信号に基づいて画像表示を行う請求項１乃至４のいずれかに記載の画像表示装置。
【請求項６】
複数の走査配線と複数の変調配線によって表示素子をマトリクス接続した表示パネルを有する表示装置の駆動方法であって、
各走査配線に走査信号を所定期間印加しながら複数の走査配線を走査する走査工程と、
前記所定期間に同期して前記複数の変調配線に変調された時間幅を有する変調信号を印加する変調工程と、
第１の状態であって、
前記所定期間を規定するタイミング信号としての第１のタイミング信号、
前記変調信号の長さを規定するためにカウントされるクロック信号としての第１のクロック信号、及び
前記所定期間が開始してから前記変調信号を印加するまでの間の期間である変調信号非印加期間を規定する制御値としての第１の制御値、
を出力している状態と、
第２の状態であって、
前記所定期間を規定するタイミング信号としての第２のタイミング信号、
前記変調信号の長さを規定するためにカウントされるクロック信号としての第２のクロック信号、及び
前記所定期間が開始してから前記変調信号を印加するまでの間の期間である変調信号非印加期間を規定する制御値としての第２の制御値、
を出力している状態と、
を切り替える工程と、を有しており、
前記第１のタイミング信号によって規定される前記所定期間である第１の所定期間よりも前記第２のタイミング信号によって規定される前記所定期間である第２の所定期間は長く、
前記第１の状態における前記変調信号非印加期間は前記第１のクロック信号を前記第１の制御値に応じたカウント数までカウントすることで決まる期間であり、前記第２の状態における前記変調信号非印加期間は前記第２のクロック信号を前記第２の制御値に応じたカウント数までカウントすることで決まる期間であり、
前記第２の状態から前記第１の状態への切り換えが行われるときに、前記変調工程を停止した状態で、前記制御値を前記第２の制御値から前記第１の制御値に切り替えることを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置、及びその駆動方法に関する。
【背景技術】
【０００２】
特許文献１には、ＴＦＴ−ＬＣＤに対し、入力された映像信号の種類に応じて、ゲートドライバ、ソースドライバへの制御信号を切り替える構成について記載されている。とくに映像信号の種類として同公報では、ＮＴＳＣ，ＰＡＬ、ＨＤＴＶが記載されており、映像信号のフレームレートが異なる例に対しても記載されている。
【特許文献１】特開２０００−３３８９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
表示素子を有する表示装置において、好適に画像を表示することを目的とする。
【課題を解決するための手段】
【０００４】
本願に係わる一つの発明は、以下のように構成される。
【０００５】
表示装置であって、
複数の走査配線と複数の変調配線によって表示素子をマトリクス接続した表示パネルと、
各走査配線に走査信号を所定期間印加しながら複数の走査配線を走査する走査回路と、
前記所定期間に同期して前記複数の変調配線に変調された時間幅を有する変調信号を印加する変調回路と、
前記所定期間を規定するタイミング信号、及び前記変調信号の長さを規定するためにカウントされるクロック信号、を出力する制御回路と、を有しており、
前記制御回路は、
前記タイミング信号としての第１のタイミング信号、及び
前記クロック信号としての第１のクロック信号、
を出力している第１の状態と、
前記タイミング信号としての第２のタイミング信号、及び
前記クロック信号としての第２のクロック信号、
を出力している第２の状態と、
を切り替え可能なものであり、
前記第１のタイミング信号によって規定される前記所定期間である第１の所定期間よりも前記第２のタイミング信号によって規定される前記所定期間である第２の所定期間は長く、かつ、
前記第１のクロック信号の周波数は前記第２のクロック信号の周波数よりも高いことを特徴とする表示装置。
【０００６】
なおここで変調信号が変調された時間幅を有する構成としては、いわゆるパルス幅変調を行う構成を採用できる。なお、変調信号が変調された時間幅を有する構成としては、単純なパルス幅変調を行う構成に限るものではない。例えば、米国特許出願公開ＵＳ−２００２−０１９５９６６に開示されているように、一つの変調信号の波形が、互いに異なる波高値を有しており、かつ、少なくとも一つの波高値の部分の時間幅が変調される構成にも本願発明は適用可能である。
【０００７】
また、第１のクロック信号として周波数が一定のクロック信号を用いることができ、また第２のクロック信号としても周波数が一定（第１のクロック信号の周波数とは異なる）のクロック信号を用いることもできる。ただしそれに限るものではなく、第１のクロック信号として周波数が所定の条件に従って変動するクロック信号を用いることができ、また第２のクロック信号としても周波数が所定の条件に従って変動するクロック信号を用いることができる。その場合は、本願発明でいうクロック信号の周波数としては変動する周波数の平均値のことを指す。
【０００８】
またこの発明において、前記制御回路は、前記所定期間が開始してから前記変調信号を印加するまでの期間である変調信号非印加期間を規定する制御値を出力するものであり、
前記制御回路は、
前記第１の状態に対応して、前記制御値として第１の制御値を出力し、
前記第２の状態に対応して、前記制御値として第２の制御値を出力するものであり、
該第２の制御値によって規定される前記変調信号非印加期間である第２の非印加期間と、前記第１の制御値によって規定される前記変調信号非印加期間である第１の非印加期間と、前記第１の所定期間と、前記第２の所定期間が、
第１の非印加期間／第１の所定期間＞第２の非印加期間／第２の所定期間の関係を満たす構成を好適に採用できる。
【０００９】
なお制御回路は、集積回路の形態で実現することができる。ただし、前記タイミング信号、クロック信号、制御値の全てを一つの集積回路から出力するように構成する必要はない。前記タイミング信号、クロック信号、制御値を別々の回路から出力するように構成することもできる。この場合、該別々の回路全体でここでいう制御回路を構成することになる。
【００１０】
なお前記第１の非印加期間は、前記第１のクロック信号を前記第１の制御値に応じたカウント数までカウントすることによって決まる期間であり、
前記第２の非印加期間は、前記第２のクロック信号を前記第２の制御値に応じたカウント数までカウントすることによって決まる期間である構成を好適に採用できる。
【００１１】
なおクロック信号を制御値に応じたカウント数までカウントする構成としては、クロックをカウントした値を制御値と比較する構成を特に好適に採用できる。または最初に制御値をセットし、クロック信号に同期したダウンカウントを行なう構成も採用できる。
【００１２】
また前記制御回路は、
この画像表示装置に第１のフレームレートの画像信号が入力されているときに、前記第１のタイミング信号、及び前記第１のクロック信号を出力するものであり、
この画像表示装置に前記第１のフレームレートよりも低い第２のフレームレートの画像信号が入力されているときに、前記第２のタイミング信号、及び前記第２のクロック信号を出力するものである構成を好適に採用できる。
【００１３】
また本願は以下の発明を含んでいる。
【００１４】
複数の走査配線と複数の変調配線によって表示素子をマトリクス接続した表示パネルを有する画像表示装置の駆動方法であって、
各走査配線に走査信号を所定期間印加しながら複数の走査配線を走査する走査工程と、
前記所定期間に同期して前記複数の変調配線に変調された時間幅を有する変調信号を印加する変調工程と、
第１の状態であって、
前記所定期間を規定するタイミング信号としての第１のタイミング信号、
前記変調信号の長さを規定するためにカウントされるクロック信号としての第１のクロック信号、及び
前記所定期間が開始してから前記変調信号を印加するまでの間の期間である変調信号非印加期間を規定する制御値としての第１の制御値、
を出力している状態と、
第２の状態であって、
前記所定期間を規定するタイミング信号としての第２のタイミング信号、
前記変調信号の長さを規定するためにカウントされるクロック信号としての第２のクロック信号、及び
前記所定期間が開始してから前記変調信号を印加するまでの間の期間である変調信号非印加期間を規定する制御値としての第２の制御値、
を出力している状態と、
を切り替える工程と、を有しており、
前記第１のタイミング信号によって規定される前記所定期間である第１の所定期間よりも前記第２のタイミング信号によって規定される前記所定期間である第２の所定期間は長く、
前記第１の状態における前記変調信号非印加期間は前記第１のクロック信号を前記第１の制御値に応じたカウント数までカウントすることで決まる期間であり、前記第２の状態における前記変調信号非印加期間は前記第２のクロック信号を前記第２の制御値に応じたカウント数までカウントすることで決まる期間であり、
前記第２の状態から前記第１の状態への切り換えが行われるときに、前記変調工程を停止した状態で、前記制御値を前記第２の制御値から前記第１の制御値に切り替えることを特徴とする駆動方法である。
【発明の効果】
【００１５】
本願発明によって好適な画像表示が実現できる。具体的な効果の例としては、階調制御を好適に実現できることを挙げることができる。また変調信号を印加しない期間を適切に設定できることも具体的な効果の例としてあげることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施するにあたっての好適な形態として、以下を挙げることができる。
【００１７】
複数の走査配線と複数の変調配線によって表示素子をマトリクス結線した表示パネルと、各走査配線に走査信号を所定期間印加しながら複数の走査配線を走査する走査回路と、前記所定期間に前記複数の変調配線に変調信号を印加する変調回路と、前記所定期間を規定するタイミング信号、前記変調信号の長さを規定するためにカウントされるクロック信号、及び前記所定期間が開始してから前記変調信号を印加するまでの間の変調信号印加禁止期間（印加禁止期間は非印加期間に相当する）を規定する制御値、を発生する制御回路と、を有しており、
前記制御回路は、第１のフレームレートの画像信号が入力されており、前記タイミング信号としての第１のタイミング信号、前記クロック信号としての第１のクロック信号、及び前記制御値としての第１の制御値、を出力している状態と、前記第１のフレームレートよりも低い第２のフレームレートの画像信号が入力されており、前記タイミング信号としての第２のタイミング信号、前記クロック信号としての第２のクロック信号、及び前記制御値としての第２の制御値、を出力している状態を切り替え可能なものであり、前記第１のタイミング信号によって規定される前記所定期間である第１の所定期間よりも前記第２のタイミング信号によって規定される前記所定期間である第２の所定期間は長く、かつ、前記第２のクロック信号の平均周波数は前記第１のクロック信号の平均周波数よりも低く、かつ、
前記第２の制御値が、該第２の制御値によって規定される前記変調信号印加禁止期間である第２の禁止期間と、前記第１の制御値によって規定される前記変調信号印加禁止期間である第１の禁止期間と、前記第１の所定期間と、前記第２の所定期間が、第１の禁止期間／第１の所定期間＞第２の禁止期間／第２の所定期間の関係を満たす値である、構成である。
【００１８】
また複数の走査配線と複数の変調配線によって表示素子をマトリクス結線した表示パネルと、各走査配線に走査信号を所定期間印加しながら複数の走査配線を走査する走査工程と、前記所定期間に前記複数の変調配線に変調信号を印加する変調工程と、前記所定期間を規定するタイミング信号、前記変調信号の長さを規定するためにカウントされるクロック信号、及び前記所定期間が開始してから前記変調信号を印加するまでの間の変調信号印加禁止期間を規定する制御値、を発生する制御工程と、を有しており、
前記制御工程は、第１のフレームレートの画像信号が入力されており、前記タイミング信号としての第１のタイミング信号、前記クロック信号としての第１のクロック信号、及び前記制御値としての第１の制御値、を出力している状態と、前記第１のフレームレートよりも低い第２のフレームレートの画像信号が入力されており、前記タイミング信号としての第２のタイミング信号、前記クロック信号としての第２のクロック信号、及び前記制御値としての第２の制御値、を出力している状態を切り替え可能なものであり、前記第１のタイミング信号によって規定される前記所定期間である第１の所定期間よりも前記第２のタイミング信号によって規定される前記所定期間である第２の所定期間は長く、かつ、前記第２のクロック信号の平均周波数は前記第１のクロック信号の平均周波数よりも低く、かつ、
前記第２の制御値が、該第２の制御値によって規定される前記変調信号印加禁止期間である第２の禁止期間と、前記第１の制御値によって規定される前記変調信号印加禁止期間である第１の禁止期間と、前記第１の所定期間と、前記第２の所定期間が、第１の禁止期間／第１の所定期間＞第２の禁止期間／第２の所定期間の関係を満たす値である、形態を好適に採用できる。
【００１９】
また、複数の走査配線と複数の変調配線によって表示素子をマトリクス結線した表示パネルと、各走査配線に走査信号を所定期間印加しながら複数の走査配線を走査する走査工程と、前記所定期間に前記複数の変調配線に変調信号を印加する変調工程と、前記所定期間を規定するタイミング信号、前記変調信号の長さを規定するためにカウントされるクロック信号、及び前記所定期間が開始してから前記変調信号を印加するまでの間の変調信号印加禁止期間を規定する制御値、を発生する制御工程と、を有しており、
前記制御工程は、第１のフレームレートの画像信号が入力されており、前記タイミング信号としての第１のタイミング信号、前記クロック信号としての第１のクロック信号、及び前記制御値としての第１の制御値、を出力している状態と、前記第１のフレームレートよりも低い第２のフレームレートの画像信号が入力されており、前記タイミング信号としての第２のタイミング信号、前記クロック信号としての第２のクロック信号、及び前記制御値としての第２の制御値、を出力している状態を切り替え可能なものであり、
前記フレームレートが切り替わった際には、変調信号の印加を停止するステップと、前記クロック信号の周波数を変更するステップと、前記制御値を変更するステップと、変調信号の印加を開始するステップとを行う形態を好適に採用できる。
【００２０】
以下に示す実施形態では、マトリクス状に表示素子を配置した表示パネルを有する表示装置及びその駆動方法を具体的に説明する。
【００２１】
本発明の実施形態について、まず表示素子として表面伝導型放出素子を用いた構成を例にあげ、図１を用いて以下に具体的に説明する。
【００２２】
図１において１は走査配線、変調配線によってマトリクス状に表示素子を配置した表示パネルであって、たとえば表示素子としては、冷陰極素子、ＥＬ、ＬＥＤなどがあり、これらは変調信号の印加する時間の長さにより変調ができる点や、発光における時間応答性が速い点などで好ましい。
【００２３】
また、図１においては、入力される画像信号として、ＰＡＬや、ＮＴＳＣ，ＨＤＴＶなどのＴＶ画像信号などを記載したがこれにこだわることはなく、たとえばＶＥＳＡ規格などで定められるコンピュータの画像信号であっても良い。
【００２４】
とくにパーソナルコンピュータの画像信号においては多くのフレームレートの画像信号があり、これらに対しても本発明は好適に適用できる。
【００２５】
以下、図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００２６】
（第１の実施形態）
図１において、表示パネル１は、電子放出素子（冷陰極素子）である表面伝導型素子の基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するもので、表面伝導型素子をマトリクス状に配線したマルチ電子ビーム源とその電子ビーム照射を受け発光する蛍光面から構成されている。表示パネル１は、不図示の高圧電源部により高圧電圧バイアスを蛍光面に印加し、素子から放出された電子ビームを加速する。
【００２７】
表示パネル１の具体的な構成について説明すると、リアプレート、側壁及びフェースプレートを備え、表示パネル１の内部を真空に維持する気密容器を形成している。
【００２８】
リアプレートには、基板が固定されているが、該基板上には表面伝導型素子がＮ×Ｍ個形成されている（Ｎ，Ｍは２以上の正の整数であり、目的とする表示画素数に応じて適宜設定される。例えば、高品位テレビジョンの表示を目的とした表示装置においては、Ｎ＝３０００，Ｍ＝１０００以上の数を設定することが望ましい。）。前記Ｎ×Ｍ個の表面伝導型素子は、Ｍ本の行方向配線（走査配線）とＮ本の列方向配線（変調配線）により単純マトリクス配線されている。このような、基板、表面伝導型素子、行方向配線及び列方向配線によって構成される部分をマルチ電子ビーム源と呼ぶ。
【００２９】
また、フェースプレートの下面には、蛍光面を形成する蛍光膜が形成されている。本実施の形態ではカラー表示を可能とするため、蛍光膜の部分にはＣＲＴの分野で用いられる赤、緑、青の３原色の蛍光体が塗り分けられている。各色の蛍光体は、ストライプ状に塗り分けられ、蛍光体のストライプの間には黒色の導電体が設けてある。黒色の導電体を設ける目的は、電子ビームの照射位置に多少のずれがあっても表示色にずれが生じないようにする事や、外光の反射を防止して表示コントラストの低下を防ぐ事、電子ビームによる蛍光膜のチャージアップを防止する事などである。黒色の導電体には、黒鉛を主成分として用いたが、上記の目的に適するものであればこれ以外の材料を用いても良い。
【００３０】
また、蛍光膜のリアプレート側の面には、ＣＲＴの分野では公知のメタルバックを設けてある。メタルバックを設けた目的は、蛍光膜が発する光の一部を鏡面反射して光利用率を向上させる事や、負イオンの衝突から蛍光膜を保護する事や、電子ビーム加速電圧を印加するための電極として作用させる事や、蛍光膜を励起した電子の導電路として作用させる事などである。メタルバックは、蛍光膜をフェースプレート基板上に形成した後、蛍光膜表面を平滑化処理し、その上にＡｌを真空蒸着する方法により形成した。なお、蛍光膜に低電圧用の蛍光体材料を用いた場合にはメタルバックは用いない。
【００３１】
また、本実施の形態では用いなかったが、加速電圧の印加用や蛍光膜の導電性向上を目的として、フェースプレート基板と蛍光膜との間に、たとえばＩＴＯを材料とする透明電極を設けてもよい。
【００３２】
上記の表示パネルの製法については特開平１１−１８５５９９号公報にて詳細に記述されているので、その説明は本実施の形態では省略する。
【００３３】
特開平１１−１８５５９９号公報にて記述されているように、表面伝導型素子を用いた表示パネル１の発光輝度階調制御方法はいくつか考えられる。本実施例では、変調回路である変調手段８は入力される変調データ（図ではＤ１〜ＤＮ）に応したパルス幅を有する電圧パルスを列配線ＸＤ１〜ＸＤＮに印加する。走査回路２は発光させるラインには選択電圧パルスを印加し、非選択ラインには非選択電圧を印加する。順次選択する行を切り替えることにより、走査を行なう。これにより、画像表示を行う。選択された走査配線に接続された複数の表面伝導型放出素子に変調回路が出力する変調信号が印加される。すなわち、選択された走査配線に接続された表面伝導型放出素子には走査信号と変調信号が印加される。これによって表面伝導型放出素子は駆動される。すなわち、本実施形態では、線順次駆動方式を採用しており、またパルス幅変調方式を採用している。
【００３４】
入力部３はデコード手段、Ａ／Ｄ変換手段、同期分離回路などを含んでおり、コンポジット画像信号から、コンポーネント画像信号Ｙ，Ｕ，Ｖと水平同期ＨＤ、垂直同期ＶＤが出力される。
【００３５】
画像フォーマット検出部は、入力部３からの同期信号ＨＤ，ＶＤをうけ、入力した信号のフォーマット情報と、フレームレート情報ＦＲを出力する。この際、いずれのフォーマットであるかは、同期信号をカウントして判別すればよく、たとえば特開２０００−３３８９２５号公報（特許文献１）に記載の方法であってもよい。
【００３６】
タイミング発生回路はフレームレート情報ＦＲを参照し、フレームレートに応じて、表示パネルを駆動する際に基準となる同期信号ＨＳ，ＶＳとドットクロックＤＣＬＫを生成する。
【００３７】
画像信号処理部４は、画像信号Ｙ，Ｕ，Ｖを入力として、タイミング発生回路からの同期信号ＨＳ，ＶＳ、及びドットクロックＤＣＬＫに従い、フレームレートを維持しつつ、表示パネル１の画素に１対１に対応したＲＧＢの画像信号へと変換する手段であって、解像度変換、カラーマトリクスなどを施し、３原色の画像データＲ，Ｇ，Ｂとして出力する。
【００３８】
生成された画像データＲ，Ｇ，Ｂは、逆γ処理部でいわゆるガンマ補正の逆変換が施され、各画素の輝度要求データ値に比例したデータＲａ，Ｇａ，Ｂａへと変換される。
【００３９】
配列変換部でＲ，Ｇ，Ｂのシリアルな画像データＤｏｕｔに並び替えられ、表示する行配線の選択走査に同期して表示できるように１行分の画像データが１ライン走査期間内にシフトレジスタ５に送られる。
【００４０】
シフトレジスタ５は表示パネル１の列配線の本数分直列に備えられたメモリ手段であり、タイミング発生回路からのドットクロックＤＣＬＫや、データイネーブル信号Ｘｓｆｔ＿ｅｎを受け、データ配列変換部からの画像データを順次シフトして蓄える。
【００４１】
シフトレジスタ５に読み込んだ１走査ライン分の画像データは、次ラインの画像データ出力を受ける前に、タイミング発生回路からのロードパルスＸｌｏａｄを受け、ラッチ回路６にロードされ、１ライン分の画像データ（変調データ）をラッチする。
【００４２】
変調手段８はラッチ回路から受けた変調データＤ１〜ＤＮの大きさに基づいて、列配線ＤＸ１〜ＤＸＮに対し、変調信号（ＸＤ１〜ＸＤＮ）を出力する回路である。
【００４３】
本実施例の変調手段の詳細については、図３（ａ）を用いて説明する。変調手段８は、カウンタとコンパレータ、スイッチ、ＯＲゲートなどから構成される。カウンタは、駆動タイミング発生回路から受けたＰｗｍＳｔａｒｔ信号に従い、カウンタをリセットする。該リセットの後カウンタは駆動タイミング発生回路から受けたＰｗｍｃｌｋ信号（変調信号の長さを規定するためにカウントされるクロック信号）を計数する。変調回路には、各々の列ごとにコンパレータがあり、カウンタの値と各列ごとの変調データ（Ｄ１〜ＤＮのいずれか）を比較する。コンパレータの出力は、ＰｗｍＳｔａｒｔ信号に従ってＬｏｗにリセットされ、画像データとカウンタ値が一致するとＨｉｇｈとなる。すなわち変調信号の長さであるパルス幅は、画像データの値になるまでＰｗｍｃｌｋ信号をカウントすることによって決定される。コンパレータの出力をＯＲゲートは、変調データに関わりなく変調信号の出力を止めたいときのために設けられている回路である。
【００４４】
したがって駆動タイミング発生回路の出力する出力イネーブル信号ＸＯＥが”Ｈｉｇｈ”のときは、変調手段の出力は変調データに関わりなくＯＦＦされる。
【００４５】
逆にＸＯＥが”Ｌｏｗ”の場合、各変調配線ごとに設けられたスイッチは、各列配線に対し、コンパレータの出力信号がＬｏｗの期間は電圧Ｖｐｗｍ、Ｈｉｇｈの間はＧＮＤ電位に短絡する。これらの回路の動作によって、各々の列配線には、ＰｗｍＳｔａｒｔの立ち上がりに同期して立ち上がり、画像データの大きさに比例したパルス幅の変調信号が供給される。
【００４６】
図３（ｂ）はこのパルス幅変調信号の例であり、入力画像データを８ｂｉｔとしたとき、画像データが１２８ｄと２５５ｄのときのパルス幅の様子をあらわした図である。
【００４７】
なお変調回路へは駆動タイミング発生回路１２からクロック信号が供給される。つぎに走査回路について説明する。走査回路２は例えば図２に示すような構成で実現される。パネル行配線の本数と同数のスイッチ手段と、行走査信号発生のための行配線数と同数のフリップフロップ手段を有するＹシフトレジスタを備えている。
【００４８】
Ｙシフトレジスタは、駆動タイミング発生回路から受けたＹｄａｔａをシフトデータ入力、Ｙｓｆｔをクロックとしてデータをシフトする回路である。
【００４９】
スイッチ手段はシフトレジスタからの選択／非選択を示す走査信号を受け、選択時は選択電圧Ｖｓを、非選択時は非選択電圧Ｖｕｓを表示パネル１の行配線に印加する。
【００５０】
つぎに本発明の特徴である駆動タイミング発生回路１２について説明する。
【００５１】
駆動タイミング発生回路は、前述のように、変調回路８や走査回路２にタイミングのための制御信号を出力する回路である。駆動タイミング発生回路は画像フォーマット検出部からのフレームレート情報ＦＲを参照し、フレームレートに応じて駆動タイミング発生信号を生成する。
【００５２】
図４は駆動タイミング発生回路を説明するための図である。同図において、４０はオシレータ（ＯＳＣ）、４１はコントローラ、４２はカウンタ、４３はＰＬＬ回路、４４は制御値を出力するＰｗｍＳｔａｒｔレジスタ、４５はＹＣＬＫレジスタ、４６、４７はコンパレータである。
【００５３】
まず、ＰＬＬはコントローラから設定される逓倍比、分周比に基づいてオシレータＯＳＣが発生するＣＬＫをＰＬＬし、Ｐｗｍｃｌｋを生成する回路である。本実施例ではＰＬＬはＯＳＣが発生する基準クロックにしている入力される画像データの水平同期信号から作成してもかまわない。
【００５４】
コントローラ４１はフレーム情報ＦＲを参照してＰＬＬ４３の逓倍比、分周比、ＰｗｍＳｔａｒｔレジスタ、ＹＣＬＫレジスタへの設定値を変更する。また、カウンタ４２は水平同期信号ＨＳの立ち下りでカウンタクリアされ、ＰＬＬ４３の出力である回路であるＰｗｍｃｌｋをカウントする回路である。
【００５５】
コンパレータ４６はカウンタ値がＰｗｍＳｔａｒｔレジスタと一致すると”Ｈｉｇｈ”を出力し、それ以外は”Ｌｏｗ”を出力する回路である。同様にコンパレータ４７は、ＹＣＬＫレジスタとカウンタ値が一致したときのみ”Ｈｉｇｈ”を出力する回路である。コンパレータ４７の出力が走査における所定期間を規定するタイミング信号となる。
【００５６】
図５は本発明の駆動タイミング発生回路の制御について詳細に説明を行うための図である。図５は第一のフレームレートとして６０Ｈｚが入力され、第二のフレームレートとして５０Ｈｚが入力された場合の駆動タイミング信号、及び、走査手段、変調手段の出力の様子を比較しやすいように、並べて書いた図である。同図において変調手段出力は変調データが最大値であった時の変調信号（変調パルス）を表している。
【００５７】
異なるフレームレートの画像信号が入力されたときに駆動タイミング発生回路は、下記のように各部の設定を行ったところ好ましかった。
【００５８】
まず、第一として６０Ｈｚのフレームレートで駆動した時に対し、５０Ｈｚのフレームレートで駆動した時の輝度が低下しないように、６０Ｈｚの場合よりも、５０ＨｚのときのＰＬＬの発振周波数を低下させた。このときにＰＬＬの発振周波数は、簡単には６０Ｈｚと５０Ｈｚの比率に応じて発振周波数を変更することが考えられるが、本発明ではあえて以下のように設定することで非常に好ましい効果を得た。フレームレートの変更に伴って、ひとつの走査配線に連続して走査信号が印加される所定期間が変更される。先に述べたように変調回路ではクロック信号（ｐｗｍｃｌｋ）をカウントして変調信号のパルス幅を決定する。ここで、所定期間が第１の期間である第１の場合と、所定期間が第１の時間よりも長い第２の時間である第２の場合を考える。第１の場合と第２の場合で同じクロック信号をカウントする構成とすると実現できる最大階調数が大きく異なってしまう。そこで本実施形態では、第１の場合のクロック信号（第１のクロック信号）の周波数よりも第２の場合のクロック信号（第２のクロック信号）の周波数が小さくなるように設定している。
【００５９】
ところで、走査信号が印加されてから変調信号が印加されるまでの間にある程度の期間（変調信号印加禁止期間）を設けるのが好適である。この変調信号印加禁止期間を設けることによって、たとえば素子に印加されるリンギング電圧の最大値を抑制する効果が得られる。本実施例ではこの変調信号印加禁止期間を設定するために、パルス幅変調の際のカウントの対象となるクロック信号（ｐｗｍｃｌｋ）を所定数カウントする構成を採用している。すなわちクロック信号を所定数カウントするまでの間は変調信号を印加しないように構成している。ところが、上述のように第１の場合と第２の場合では異なる周波数のクロック信号を用いるので、第１の場合と第２の場合で変調信号印加禁止期間が大きく異なってしまうことになる。たとえば、第１の場合において、第１のクロック信号を所定の制御値に応じてカウントすることで、リンギングが所定の電圧以下になるための最適な変調信号印加禁止期間が実現できるように設定した場合を考える。ここで第２の場合において、同じ制御値に応じて第２のクロック信号をカウントして変調信号印加禁止期間を設定すると、第２のクロック信号の周期は第１のクロック信号の周期よりも大きいので、第２の場合の変調信号印加期間は第１の場合の変調信号印加期間よりも大きくなり、これにより、変調信号の印加に利用できる期間が短くなってしまう。そこで本実施形態では、変調信号印加禁止期間を設定するためのカウント数を示す制御値を、第１の場合と第２の場合とで異ならせることで、第１の場合と第２の場合の変調信号印加禁止期間の差を抑制するようにしている。特に本実施形態では第１の場合と第２の場合とで変調信号印加禁止期間が同じになるように制御値を設定している。すなわち第１の場合と第２の場合とで異なる制御値がＰｗｍＳｔａｒｔレジスタ４４から出力され、カウンタ４２がクロック信号を計数した値がＰｗｍＳｔａｒｔレジスタ４４が出力する制御値と同じになるまでの期間が変調信号印加禁止期間となるように構成されている。
【００６０】
すなわち選択電圧の印加から変調電圧の印加までの時間（図ではＴａと記載）を駆動禁止期間（変調信号印加禁止期間）としてフレームレートが変わっても一定に保つことを考慮している。これにより特定の階調特性が乱れたり、走査信号波形のリンギングの影響で表示素子に過電圧がかかるなどの弊害が回避するとともに、変調信号が印加可能な期間が狭くなることによる明るさの低下を抑制している。
【００６１】
具体的には、走査回路が選択電圧を印加している時間からＴａを引いた時間を変調時間として割り当て、その時間のなかのｐｗｍｃｌｋ数が同じになるように設定した。
【００６２】
また本実施形態ではさらに、変調データが最大のときに変調パルスが終了した時刻から走査回路の出力が選択電圧から非選択電圧に切り替わるまでの時間（図ではＴｂと記載）に対しても同様に駆動禁止期間として、一定に保つよう考慮した。
【００６３】
すなわち、走査回路が選択電圧を印加する時間をＴｓとすると、変調に用いる最大クロック数（最大階調数に相当）をＮｐｃｌｋとすると
ｆｐｗｍｃｌｋ＝Ｎｐｃｌｋ／（Ｔｓ−Ｔａ−Ｔｂ）
として表すことが出来る。ｆｐｗｍｃｌｋはパルス幅変調のためのクロック信号の周波数である。
（Ｎｐｃｌｋは８ｂｉｔＰＷＭならば２５５ｄ、１０ｂｉｔＰＷＭならば１０２３ｄに相当する。）
すなわち、本実施形態では第１の場合と第２の場合とで最大階調数、Ｔａ、Ｔｂを同じにするのであれば、第１の場合と第２の場合とではＴｓが異なるので、第１の場合のクロック信号の周波数と第２の場合のクロック信号の周波数とは異なることになる。
【００６４】
またその一方で、上記の周波数は最適な周波数であるが、ＰＬＬは逓倍比や分周比などの制約で上記の周波数を正確に合わせることが難しい。一方、上記の周波数よりも低い周波数になると、変調信号の印加時間が長くなり、時間Ｔａや、時間Ｔｂが短くなることになるため好ましくない。
【００６５】
したがって現実的には、上記の周波数よりも高い周波数を選択することが好ましかった。
【００６６】
すなわち、ｆｐｗｍｃｌｋ≧Ｎｐｃｌｋ／（Ｔｓ−Ｔａ−Ｔｂ）
となるようなＰＬＬの逓倍比、分周比を設定したところ好ましかった。
【００６７】
また駆動タイミング発生回路においては、先に述べたとおりＴａやＴｂを一定に保つようにＰｗｍｓｔａｒｔレジスタやＹｃｌｋレジスタに記載されているレジスタ値を変更した。
【００６８】
この際コントローラは、レジスタに記載されている値を変更しても良いし、あらかじめ複数のフレームレートに対して計算されている値を切り替えても良い。
【００６９】
駆動タイミング発生回路はこのようにして、駆動禁止期間を一定に保つよう、Ｐｗｍｓｔａｒｔレジスタや、Ｙｃｌｋレジスタの制御値、及び変調信号の時間的な長さを決定するためのクロック周波数を変更した。
【００７０】
結果として、駆動タイミング発生回路は以下のように制御を行っている。
【００７１】
第一のフレームレートＦ１と、それよりも低い第二のフレームレートＦ２に対し、第一のフレームレートに対するｐｗｍｃｌｋの周波数をｆ１、第二のフレームレートに対するｐｗｍｃｌｋの周波数をｆ２とすれば、
ｆ１＞ｆ２
となるように制御する。
【００７２】
さらにｆ１とＦ１、ｆ２とＦ２の間には、
ｆ１／Ｆ１＞ｆ２／Ｆ２
である。
【００７３】
また、第一のフレームレートにおいて、走査手段が、選択電圧を印加する期間（図５ではＴｓに対応）をＨ１、前述の駆動禁止期間をＢ１（図５ではＴａ、もしくはＴａ＋Ｔｂに対応）とし、同様に第二のフレームレートに対する各々をＨ２，Ｂ２とすると、
Ｂ１／Ｈ１＞Ｂ２／Ｈ２
となるように制御を行ったところ、非常に好ましかった。
【００７４】
駆動タイミング発生回路は、第一のフレームレートから、第二のフレームレートへ動的に切り替わる際（画像を表示した状態で切り替わる）の駆動タイミング発生回路のシーケンスは図６のように動作させた。
【００７５】
図６は、画像フォーマット検出回路において、フレームレートが変化したことが検出された際の、コントローラの行う処理を説明するための図である。コントローラは、変調手段へ供給する出力イネーブル信号ＸＯＥをディスエーブルし、変調手段の出力をＯＦＦを行う。さらに上記の設定を行うために、ＰＬＬの逓倍、分周比の設定を行い、ｐｗｍｓｔａｒｔレジスタ、Ｙｃｌｋレジスタを変更し、出力イネーブルをイネーブルへと変化させた。
【００７６】
なお、図６では変調手段への出力イネーブルのみを制御した例について記載したが走査手段に対してもさらに出力制御を行ってもかまわない。
【００７７】
またさらにＰＬＬの設定を変更したあと、ＰＬＬが安定化するための時間を確保することが好ましい。ＰＬＬが安定化したかどうかは、安定化に十分な期間待つことにより達成しても良いし、決まった期間内のＰＬＬの出力のクロック数を計数し、それが所望の値になったことを持って判断してもかまわない。
【００７８】
このように本発明の表示装置は、入力画像があるフレームレートから、別のフレームレートへと動的に切り替わり時にも、入力画像が乱れたり、駆動のタイミングが乱れることによる表示が乱れることを防止することができ、非常に好ましかった。
【００７９】
このように本実施形態の表示装置は、上述してきたように駆動タイミング制御を行うことで、走査手段の出力する選択電圧パルスを印加するタイミングと、変調手段の出力する変調電圧パルスを印加する際のタイミングの時間差を保つことで安定に駆動を行うことが出来ること、さらに同一の階調数を保持することができること、また変調信号の印加時間を出来うる限り長くすることができ、それに伴う輝度の低下を最小限にすることができるなど、優れた効果があった。
【００８０】
また動的に入力画像のフレームレートが変化した場合にも、表示画面が乱れることなく、好適に画像表示を行うことができるなど、非常に好ましい効果があった。
【００８１】
なお図８は図１に記載の画像表示装置を用いたテレビジョン装置８０４の構成を示す図である。図８のテレビジョン装置８０４はテレビジョン放送信号用のチューナ８０２と図１に示した画像表示装置８０３とを有している。チューナ８０２にはテレビジョン放送信号８０１が入力される。チューナ８０２は入力された信号から所望の信号を取り出し、画像表示装置８０３に出力する。画像表示装置８０３はチューナ８０２からの信号に基づいてテレビジョン番組を表示する。
【００８２】
（第２の実施形態）
第１の実施形態では、変調手段としてパルス幅変調を用いた例について説明した。
【００８３】
本発明の変調手段は特にこれに限定するものではなく、変調データに基づいてパルスの長さが変調されるものであれば、たとえば、特開２００３−１７３１５９や、特開２００３−３１６３１２などのような構成であっても好適に適用できる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態の表示装置を説明するための図
【図２】本発明の実施形態の走査手段を説明するための図
【図３】本発明の実施形態の変調手段を説明するための図
【図４】本発明の実施形態の駆動タイミング発生回路を説明するための図
【図５】本発明の実施形態の駆動タイミングを説明するための図
【図６】本発明の実施形態の駆動タイミング発生回路の動作シーケンスを説明するための図
【図７】背景技術を説明するための図
【図８】本発明の実施形態のテレビジョン装置の構成を説明する図
【符号の説明】
【００８５】
１  表示パネル
２  走査手段（走査回路）
３  入力部
４  画像信号処理部
５  シフトレジスタ
６  ラッチ
７  逆γ処理部
８  変調手段
９  データ配列変換部
１０  画像フォーマット検出部
１１  タイミング発生回路
１２  駆動タイミング発生回路
２３  ＮＴＳＣノーマル４：３  ＬＣＤドライバコントロール回路
２４  ＮＴＳＣノーマル１６：９  ＬＣＤドライバコントロール回路
２５  ＮＴＳＣノーマル拡大４：３  ＬＣＤドライバコントロール回路
２６  ＮＴＳＣノーマル拡大１６：９  ＬＣＤドライバコントロール回路
２７  ＰＡＬノーマル４：３  ＬＣＤドライバコントロール回路
２８  ＰＡＬノーマル１６：９  ＬＣＤドライバコントロール回路
２９  ＨＤＴＶ１０８０  ＬＣＤドライバコントロール回路
３０  ＨＤＴＶ１０３５  ＬＣＤドライバコントロール回路
３１  切り替え回路
４０  基準クロック発生用オシレータ
４１  コントローラ
４２  カウンタ
４３  ＰＬＬ
４４  ＰｗｍＳｔａｒｔレジスタ
４５  ＹＣＬＫレジスタ
４６  コンパレータ
４７  コンパレータ
【図１】
2006047995.tif 000003
【図２】
2006047995.tif 000004
【図３】
2006047995.tif 000005
【図４】
2006047995.tif 000006
【図５】
2006047995.tif 000007
【図６】
2006047995.tif 000008
【図７】
2006047995.tif 000009
【図８】
2006047995.tif 000010