(57)【要約】【課題】  第１層配線と、拡散層あるいはゲート電極との層間容量を抑えつつ、拡散層あるいはゲート電極に確実に接続するコンタクトプラグを形成する。【解決手段】  基板上方に形成されたゲート電極と、ゲート電極の両側に形成された拡散層とを有する半導体装置において、一端において、ゲート電極の上面に接し、かつ、他端が、ゲート電極上面よりも、基板に近い位置に伸びる導電体膜を形成する。そして、基板上に、ゲート電極と、導電体膜とを埋め込む層間絶縁膜を形成し、この層間絶縁膜を貫通し、導電体膜の、ゲート電極上面よりも基板に近い位置において、導電体膜に接続する第プラグを形成する。【選択図】      図１
2006012981.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記基板の、前記ゲート電極の両側に形成された拡散層と、
一端において、前記ゲート電極の上面に接し、かつ、他端が、前記ゲート電極上面よりも、前記基板に近い位置に伸びる導電体膜と、
前記基板上に形成され、かつ、前記ゲート電極と、前記導電体膜とを埋め込む層間絶縁膜と、
前記層間絶縁膜を貫通し、前記拡散層に接続する第１のプラグと、
前記層間絶縁膜を貫通し、前記導電体膜に接続する第２のプラグと、
を備えることを特徴とする半導体装置。
【請求項２】
前記導電体膜は、前記他端において、前記基板の一部に接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、更に、前記ゲート電極の両側面に形成されたサイドウォールを備え、
前記導電体膜は、前記他端において、前記サイドウォールに接し、
前記第２のプラグは、前記導電体膜の前記サイドウォールに接する部分に接続することを特徴とする請求項１に記載の半導体装置。
【請求項４】
基板上に形成されたゲート電極と、
前記基板の、前記ゲート電極の両側に形成された拡散層と、
前記ゲート電極と、前記拡散層とに接続する導電体膜と、
前記基板上に形成され、かつ、前記ゲート電極と、前記導電体膜とを埋め込む層間絶縁膜と、
前記層間絶縁膜を貫通し、前記導電体膜に接続するプラグと、
を備えることを特徴とする半導体装置。
【請求項５】
前記半導体装置は、更に、前記ゲート電極の両側面に形成されたサイドウォールを備え、
前記導電体膜は、前記サイドウォールに接し、
前記プラグは、前記導電体膜の、前記サイドウォール上に接する部分において接続することを特徴とする請求項４に記載の半導体装置。
【請求項６】
基板上に、ゲート電極を形成するゲート電極形成工程と、
前記基板の、前記ゲート電極の両側に、拡散層を形成する拡散層形成工程と、
少なくとも前記ゲート電極の上面の一部に接する導電体膜を形成する導電体膜形成工程と、
前記基板上に、前記ゲート電極及び前記導電体膜を埋め込む層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜を貫通し、前記導電体膜に接続する、少なくとも１のプラグを形成するプラグ形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記導電体膜は、前記ゲート電極の上面と、前記基板の、拡散層が形成されていない部分とに接し、
前記プラグ形成工程は、
前記層間絶縁膜を貫通し、前記拡散層に接続する第１のプラグと、
前記層間絶縁膜を貫通し、前記導電体膜の、前記基板に接する部分に接続する第２のプラグと、
を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極形成工程の後、前記ゲート電極の両側面に、サイドウォールを形成するサイドウォール形成工程を備え、
前記導電体膜は、前記ゲート電極の上面と、前記サイドウォール上とに接するように形成し、
前記プラグ形成工程は、
前記層間絶縁膜を貫通し、前記拡散層に接続する第１プラグと、
前記導電体膜の、前記サイドウォール上に接する部分に接続する第２のプラグと、
を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記導電体膜は、前記ゲート電極の上面と、前記拡散層とに接するように形成し、
前記プラグは、前記導電体膜の、前記拡散層と接する部分に接続するように形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極形成工程の後、前記ゲート電極側面に、サイドウォールを形成するサイドウォール形成工程を備え、
前記導電体膜は、前記ゲート電極の上面と、前記サイドウォール上と、前記拡散層上とに接するように形成し、
前記プラグは、前記導電体膜の、前記サイドウォールと接する部分に接続するように形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体装置の製造方法に関するものである。更に、具体的には、基板上に形成されたトランジスタと、このトランジスタのゲート電極及び拡散層に接するプラグとを有する半導体装置及びその製造方法として好適なものである。
【背景技術】
【０００２】
一般に、半導体装置において、ゲート電極と、層間絶縁膜上に形成された第１層の配線、あるいは、拡散層とこの第１層の配線を接続するコンタクトプラグを形成する場合、まず、層間絶縁膜の、必要な接続箇所に、コンタクトホールを形成する。そして、このコンタクトホールに、Ｔｉ/ＴｉＮ等をスパッタした後、Ｗ等の導電部材を埋め込む。これにより、所望のコンタクトプラグが形成される（例えば、特許文献１参照）。
【０００３】
また、ここで、コンタクトホールの形成の際には、リソグラフィ技術を用いて、層間絶縁膜上の所望の箇所に開口するレジストマスクを形成した後、このレジストマスクをマスクとして、層間絶縁膜のエッチングを行う。
【０００４】
例えば、１の層間絶縁膜に複数のコンタクトプラグを形成する場合、各コンタクトプラグ形成用のコンタクトホールを開口するためのエッチングは、同時に行われる。しかし、拡散層と、ゲート電極上との両方に、それぞれ、コンタクトホールを形成する必要がある場合、エッチングする膜厚が、ゲート電極上と拡散層上とで、ゲートの高さ分、異なることになる。例えば、ゲートの高さが、約２５０nmあるとすれば、ゲート電極上のコンタクトホール形成の時、層間絶縁膜のエッチング膜厚は、拡散層上のエッチング膜厚に比べて、約２５０nm少ないことになる。従って、エッチングにおいて、ゲート上のコンタクトホールは、拡散層上のコンタクトホールが底部まで開口するより早く、ゲート電極上に開口することになる。
【０００５】
従って、コンタクトホール形成のエッチングの際には、ゲート電極上を突き抜けないように、選択性良くエッチングをストップさせる必要がある。その一方で、拡散層上へのコンタクトのホールの径が、拡散層上で急激に小さくなったりしないように、十分なコンタクトを取れるようにコンタクトホールを開口する必要がある。
【０００６】
このため、層間絶縁膜とのエッチング選択性の高い膜を、層間絶縁膜の下層に形成して、この膜をエッチングストッパ膜として用いて、エッチングをストップさせる手段が考えられている。エッチング時には、ゲート部のエッチングが、エッチングストッパ膜上でストップしている間に、拡散層上の層間絶縁膜のエッチングを進ませて、拡散層上のエッチングストッパ膜で、エッチングを終了する。
【０００７】
【特許文献１】特開２００１−５３１５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、第１層の配線と、ゲート電極あるいは拡散層との層間容量を小さくするため、層間絶縁膜としては、誘電率の低い材料を用いる必要がある。このため、層間絶縁膜としては、ＳｉＯ２膜を用いるのが一般的である。また、上述のエッチングストッパ膜は、ＳｉＯ２膜とのエッチング選択性を大きく取る必要があるため、一般に、ＳｉＮが用いられる。
【０００９】
しかし、ＳｉＮ膜は、ＳｉＯ２膜に比較して、比誘電率が高い。このため、ＳｉＮ膜をエッチングストッパ膜として形成することにより、第１層配線と、ゲート電極あるいは拡散層との層間容量が増加してしまう。
【００１０】
特に、層間絶縁膜の膜厚に対して、ゲート電極の高さの閉める割合が大きい場合、コンタクトホール開口に必要なエッチング膜厚が、ゲート電極と拡散層上とで、大きく異なることとなる。このため、ゲート電極上で確実にエッチングをストップさせるため、ＳｉＮ等のエッチングストッパ膜の膜厚を、ある程度厚くする必要がある。従って、層間容量は、更に大きくなり、問題となる。
【００１１】
従って、この発明は、以上の問題を解決し、ゲート電極あるいは拡散層に接続するプラグを形成する場合にも、層間容量の増加を抑えつつ、プラグが、ゲート電極あるいは拡散層に確実に接続するように改良した半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
この発明の半導体装置は、基板上に形成されたゲート電極と、
前記基板の、前記ゲート電極の両側に形成された拡散層と、
一端において、前記ゲート電極の上面に接し、かつ、他端が、前記ゲート電極上面よりも、前記基板に近い位置に伸びる導電体膜と、
前記基板上に形成され、かつ、前記ゲート電極と、前記導電体膜とを埋め込む層間絶縁膜と、
前記層間絶縁膜を貫通し、前記拡散層に接続する第１のプラグと、
前記層間絶縁膜を貫通し、前記導電体膜に接続する第２のプラグと、を備えるものである。
【００１３】
あるいは、この発明の半導体装置は、基板上に形成されたゲート電極と、
前記基板の、前記ゲート電極の両側に形成された拡散層と、
前記ゲート電極と、前記拡散層とに接続する導電体膜と、
前記基板上に形成され、かつ、前記ゲート電極と、前記導電体膜とを埋め込む層間絶縁膜と、
前記層間絶縁膜を貫通し、前記導電体膜に接続するプラグと、を備えるものである。
【００１４】
また、この発明の半導体装置の製造方法は、基板上に、ゲート電極を形成するゲート電極形成工程と、
前記基板の、前記ゲート電極の両側に、拡散層を形成する拡散層形成工程と、
少なくとも前記ゲート電極の上面の一部に接する導電体膜を形成する導電体膜形成工程と、
前記基板上に、前記ゲート電極及び前記導電体膜を埋め込む層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜を貫通し、前記導電体膜に接続する、少なくとも１のプラグを形成するプラグ形成工程と、を備えるものである。
【発明の効果】
【００１５】
この発明によれば、ゲート電極に接し、かつ、ゲート電極よりも基板側に伸びる導電体膜を形成する。そして、例えば、拡散層と、ゲート電極上のそれぞれに接続するプラグを形成する必要がある場合に、プラグ形成用のホールは、拡散層上と、この導電体膜上とに形成する。従って、例えば、ゲート電極の高さが高く、層間絶縁膜に占める割合が大きい場合であっても、ホールの開口は、拡散層上と、ゲート電極より基板に近い導電体膜上とに開口すればよい。従って、ゲート電極に接続するプラグ用のホール形成のためのエッチングの膜厚は、拡散層上のプラグと同じ、あるいは、近いものとすることができる。従って、エッチングストッパ膜を薄く、あるいは、なくすることができ、層間容量の低い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１７】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を説明するための断面模式図である。但し、図１においては、実施の形態１における特徴的な２つのトランジスタ１１０、１２０のある面における断面を例示的に示すものである。従って、この発明における半導体装置は、必ずしも、この断面を有するトランジスタや、２つのトランジスタのみを有するものに限定されないことは言うまでもない。
【００１８】
半導体装置１００において、Ｓｉ基板２上には、分離領域４が形成されている。図１に示す断面において、分離領域４は、トランジスタ１１０、１２０を形成する領域を分離する位置と、更に、トランジスタ１１０のゲート下方とに形成されている。
【００１９】
分離領域４により分離された領域に、拡散層６が形成されている。また、トランジスタ１２０における拡散層６は、比較的低濃度で、接合深さの浅いエクステンション８と、その外側に形成され、比較的高濃度で、接合深さの深いソース/ドレイン１０とで構成されている。また、トランジスタ１１０における拡散層６の表面と、トランジスタ１２０におけるソース/ドレイン１０の表面には、ＮｉＳｉ層１２が形成されている。
【００２０】
また、トランジスタ１２０においては、Ｓｉ基板２のエクステンション８に挟まれた部分上に、ゲート絶縁膜１６が形成されている。また、ゲート絶縁膜１６上には、ゲート電極が形成されている。
一方、トランジスタ１１０の拡散層６に挟まれた分離領域４上には、ゲート電極１８が形成されている。ゲート電極１８の高さは、約１６０nm程度である。
【００２１】
各トランジスタのゲート電極１８の表面は、シリサイド化され、ＮｉＳｉ層２０が形成されている。また、各ゲート電極１８の両側面には、それぞれ、絶縁膜からなるサイドウォール２２が形成されている。
【００２２】
トランジスタ１１０においては、一端において、ゲート電極１８上面に接する導電体膜２４が形成されている。導電体膜２４は、更に、ゲート電極１８上面から、サイドウォール２２上に沿って、Ｓｉ基板２上に延び、他端において、拡散層６に挟まれた分離領域４上に接するように形成されている。導電体膜２４は、ＴｉあるいはＴｉＮ等の単層、あるいは積層で構成された、膜厚約１０nm〜２０nm程度の薄膜である。
【００２３】
ゲート電極１８、サイドウォール２２、導電体膜２４等を埋め込んで、Ｓｉ基板２上には、層間絶縁膜２６が形成されている。層間絶縁膜２６は、ＳｉＯ２膜であり、Ｓｉ基板２表面からの膜厚は、約４５０nm程度である。
【００２４】
層間絶縁膜２６には、各拡散層６上の、ＮｉＳｉ層１２に接続するコンタクトプラグ２８及び、導電体膜２４上に接続するコンタクトプラグ３０が形成されている。また、コンタクトプラグ２８、３０上には、それぞれ、第１層配線３２が形成されている。
【００２５】
図２は、この発明の実施の形態１における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図７は、半導体装置１００の各製造過程における状態を説明するための断面模式図である。なお、図３〜図７における断面は、図１における断面と同じ面における断面を表している。
以下、図２〜図７を参照して、この発明の実施の形態１における半導体装置の製造方法について、具体的に説明する。
【００２６】
まず、図３を参照して、Ｓｉ基板２上の必要な位置に、分離領域４を形成する（ステップＳ２）。分離領域４は、Ｓｉ基板２上に浅く形成した溝に、ＳｉＯ２膜を埋め込むことにより形成する。
【００２７】
その後、ゲート絶縁膜１６の材料膜として、熱酸化膜を形成し（ステップＳ４）、基板上に、ゲート電極材料膜として、ポリシリコン膜を形成する（ステップＳ６）。その後、ポリシリコン膜と熱酸化膜とをゲート形状に加工する（ステップＳ８）。ここでは、レジストマスクを形成した後、これをマスクとして、ポリシリコン膜と、熱酸化膜とのエッチングを行う。その後、レジストマスクを除去することにより、所望の形状のゲート電極１８及びゲート絶縁膜１６が、それぞれ、必要な箇所に形成される。
【００２８】
次に、ゲート電極１８をマスクとして、Ｓｉ基板２に不純物を注入する（ステップＳ１０）。これにより、Ｓｉ基板２の拡散層６を形成する箇所に、それぞれ、比較的接合深さの浅い拡散層６ａが形成される。
【００２９】
次に、図４を参照して、サイドウォール２２を形成する（ステップＳ１２）。ここでは、ゲート電極１８を埋め込んでＳｉＮまたはＳｉＯ２等の絶縁膜を形成した後、異方性エッチングを行う。これにより、ゲート電極１８側面にのみ、絶縁膜が残り、サイドウォール２２が形成される。
【００３０】
次に、ゲート電極１８及びサイドウォール２２をマスクとして、再び、不純物の注入を行う（ステップＳ１４）。これにより、拡散層６が形成される。具体的に、図４に図示する断面においては、トランジスタ１１０は、分離領域４上に形成されている部分であり、拡散層６は、接合深さが深く不純物濃度の高い層１層となっている。一方、トランジスタ１２０は、チャネル領域上に、ゲート絶縁膜１６を介してゲート電極１８が形成されている部分であり、拡散層６は、比較的接合深さの浅いエクステンション８と、その外側の比較的接合深さが深く不純物濃度の高いソース/ドレイン１０とにより構成される。
【００３１】
次に、ＮｉＳｉ層１２を形成する（ステップＳ１６）。ここでは、基板全面に、Ｎｉ膜を形成した後、熱処理を加えることにより、Ｓｉ基板２の表面が露出している部分において、ＮｉとＳｉとを反応させる。これにより、拡散層６表面と、ゲート電極１８表面とに、ＮｉＳｉ層１２、２０が形成される。
【００３２】
次に、図５を参照して、基板全面に、導電体膜２４ａを形成する（ステップＳ１８）。ここでは、導電体膜２４ａとして、Ｔｉ膜またはＴｉＮ膜の単層あるいは積層の膜を用いる。また、導電体膜２４ａは、スパッタ法により、膜厚約１０nm〜２０nmとなるように形成する。
【００３３】
次に、図６を参照して、導電体膜２４ａのエッチングを行う（ステップＳ２０）。ここでは、ゲート電極１８表面のＮｉＳｉ層２０から、サイドウォール２２に沿って、分離領域４の一部に至る部分にのみ、導電体膜２４を残すようにエッチングを行う。即ち、導電体膜２４を残す部分に、リソグラフィ技術によりレジストマスクを形成し、これをマスクとして、他の部分の導電体膜２４ａをエッチングすることにより、導電体膜２４が形成される。
【００３４】
次に、図７を参照して、導電体膜２４及び、サイドウォール２２、及びゲート電極１８を埋め込むようにして、層間絶縁膜２６を形成する（ステップＳ２２）。ここでは、ＣＶＤ（Chemical Vapor Deposition）法により、膜厚約４５０nmになるように、ＳｉＯ２膜を形成する。
【００３５】
次に、層間絶縁膜２６の所定の位置に、コンタクトホールを形成する（ステップＳ２４）。即ち、ここでは、各拡散層６上のＮｉＳｉ層１２上と、導電体膜２４の、分離領域４と接する部分上に、それぞれ、コンタクトホール３４、３６を形成する。ここでは、まず、フォトリソグラフィ法により、レジストマスクを形成した後、これをマスクとして、エッチングを行う。ここで、エッチングを行う膜厚は、拡散層６上のコンタクトホール３４と、導電体膜２４上のコンタクトホール３６とで、導電体膜２４の膜厚分、僅かに異なっている。しかし、導電体膜２４の膜厚は、１０〜２０nm程度と、薄く形成されている。従って、エッチング膜厚の差は、全層間絶縁膜２６の膜厚に比して、僅かなものであり、エッチングストッパ膜を形成しなくても、エッチングを確実に止めることができる。
【００３６】
その後、コンタクトホール３４、３６内に、Ｔｉ/ＴｉＮ膜を形成した後、Ｗ等を埋め込む（ステップＳ２６）。その後、少なくとも、層間絶縁膜２６の表面が露出するまで、ＣＭＰを行う（ステップＳ２８）。これにより、図１に示すようなコンタクトプラグ２８、３０を形成することができる。その後、コンタクトプラグ２８、３０上に、必要に応じて、第１層の配線３２を形成する（ステップＳ２８）。
以上のようにして、図１に示すような半導体装置が形成される。
【００３７】
以上説明したように、この実施の形態１においては、ゲート電極１８表面のＮｉＳｉ層２０から、Ｓｉ基板２の分離領域４に至るように導電体膜２４を形成する。そして、コンタクトプラグ２８、３０は、それぞれ、Ｓｉ基板２表面の拡散層６上と、分離領域４上の導電体膜２４に接続するように形成する。従って、コンタクトプラグ２８と３０用のコンタクトホール３４と３６の開口のために必要なエッチングの膜厚は、両者がほぼ等しくなる。従って、ＳｉＮ膜等のエッチングストッパ膜を形成しなくても、確実にエッチングを終了することができる。従って、層間容量を小さく抑えつつ、ゲート電極への突き抜けや、拡散層上でのコンタクトホールの開口不足を起こすことなく、確実にコンタクトホールの開口を行うことができる。
【００３８】
なお、実施の形態１においては、エッチングストッパ膜を形成しない場合について説明した。しかし、この発明は、これに限るものではなく、エッチングストッパ膜を形成してもよい。エッチングストッパ膜の形成により、より確実にエッチングをストップさせることができる。上述したように、コンタクトホール３４、３６の開口におけるエッチング膜厚の差は、薄い導電体膜２４分の僅かなものであるため、エッチングストッパ膜を用いる場合にも、エッチングストッパ膜は、極薄いものでよい。従って、層間容量の増加を抑えることができる。
【００３９】
また、実施の形態１においては、ゲート電極１８と、拡散層６とに、それぞれ接続するコンタクトプラグ２８、３０を形成する場合について説明した。しかし、この発明は、この場合に限るものではなく、コンタクトプラグ、あるいはビアプラグを形成する場合に、そのホール開口の際に、下層の配線等の膜厚差から、エッチング膜厚に差が生じるような全ての場合に適用し、同様の効果を得ることができる。
【００４０】
また、実施の形態１において説明した各膜の膜種や膜厚、その形成方法等は、この発明を限定するものではない。これらは、この発明の範囲内において、適宜選択し得るものである。
【００４１】
実施の形態２．
図８は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図である。
図８に示すように、半導体装置２００においては、実施の形態１のトランジスタ１１０と類似する構造のトランジスタが形成されている。
【００４２】
具体的に、図８に示す半導体装置２００の断面において、分離領域４上には、ゲート電極４０が形成されている。ゲート電極４０は、実施の形態１におけるトランジスタ１１０のゲート長より、ゲート長が短くなっている。また、ゲート電極４０と、拡散層６との間の距離も短くなっている。
【００４３】
半導体装置２００において、導電体膜４２は、実施の形態１の導電体膜２４と同様に、ゲート電極４０表面のＮｉＳｉ層２０から、サイドウォール２２に沿って、Ｓｉ基板２上の分離領域４に至るように形成されている。但し、ゲート電極４０自体の幅、及びゲート電極４０と拡散層６との幅が小さいため、導電体膜４２の全体の断面における長さは、短くなっている。
【００４４】
また、コンタクトプラグ４４は、Ｓｉ基板２の分離領域４上に接する部分の導電体膜４０だけでなく、サイドウォール２２と接している部分にも形成されている。拡散層６上のコンタクトプラグ２８は、実施の形態１と同様である。
その他の構造や、製造方法については、実施の形態１において説明したものと同様であり、説明を省略する。
【００４５】
以上説明したように、半導体装置２００においては、ゲート電極４０の表面から、サイドウォール２２上に沿って、分離領域４に至る導電体膜４２を形成する。そして、コンタクトプラグ４４は、分離領域４上に接する部分だけでなく、サイドウォール２２上の導電体膜４２にも接続するようにして形成する。これにより、ゲート電極４０のゲート長が小さい場合にも、コンタクトプラグとの接続箇所において、ゲート電極４０形状の一部を広げることなく、確実に、コンタクトプラグ４４とゲート電極４０との電気的な接続を得ることができる。
【００４６】
また、導電体膜４２は、ゲート電極４０よりＳｉ基板２の高さ、即ち、拡散層６の高さに近い位置に形成されている。従って、コンタクトプラグ４４と、２８との間で、各コンタクトホール形成における必要なエッチング膜厚の差を、小さくすることができる。従って、エッチングストッパ膜を形成することなく、あるいは、エッチングストッパ膜を薄くしてエッチングすることができ、層間容量を小さく抑えた半導体装置を得ることができる。
【００４７】
但し、実施の形態２においては、導電体膜４２のサイドウォール２２に接する部分にも、コンタクトプラグ４４が接続する構造としている。従って、拡散層６上に形成するコンタクトプラグ２８と、コンタクトプラグ４４とでは、コンタクトホール形成におけるエッチングの膜厚には、実施の形態１の場合よりも大きな差が生じる。従って、必要な場合には、層間絶縁膜とのエッチング選択比の大きなＳｉＮ等のエッチングストッパ膜を形成することが好ましい。この場合にも、コンタクトプラグ４４は、導電膜４２に接続するものであればよいため、ゲート電極４０上にコンタクトホールを直接開口する場合に比して、十分にエッチングストッパ膜を小さくすることができる。
その他は、実施の形態１と同様であるから説明を省略する。
【００４８】
実施の形態３．
図９は、この発明の実施の形態３における半導体装置３００について説明するための断面模式図である。
半導体装置３００は、図９に示す断面において、実施の形態１におけるトランジスタ１２０と類似する構造を有する。
【００４９】
具体的に、半導体装置３００において、エクステンション８及びソース/ドレイン１０からなる拡散層６に挟まれたチャネル領域上に、ゲート絶縁膜１６を介して、ゲート電極１８が形成されている。また、ゲート電極１８側面にはサイドウォール２２が形成されている。
【００５０】
また、ゲート電極１８表面のＮｉＳｉ層２０から、サイドウォール２２の表面に接し、更に、拡散層６上のＮｉＳｉ層１２に接するように、導電体膜５０が形成されている。即ち、半導体装置３００におけるトランジスタは、実施の形態１のトランジスタ１２０に、この導電体膜層５０を追加した構造となっている。
【００５１】
また、半導体装置３００においては、コンタクトプラグ２８、５２が形成されている。コンタクトプラグ２８は、実施の形態１と同様に、拡散層６の一方（ソース又はドレイン）に接続する。一方、コンタクトプラグ５２は、拡散層６上に形成された導電体膜５０上に接続する。この構造により、ゲート電極１８と、拡散層６のソース（又はドレイン）とが、ともに、導電体膜５０により、コンタクトプラグ５２に接続し、コンタクトプラグ５２を介して、同一の第１層配線３２に接続するようになっている。
【００５２】
実施の形態３における半導体装置３００の製造方法は、実施の形態１において説明したものと同様である。但し、導電体膜５０の形成されている位置、また、コンタクトプラグ５２の形成位置が、実施の形態１とは異なるため、適切なマスクを使用する必要がある。
その他の構造及び製造方法は、実施の形態１又は２において説明したものと同様であるから、説明を省略する。
【００５３】
以上説明したように、実施の形態３においては、導電体膜５０を、ゲート電極１８上及び拡散層６のうちソース又はドレインに接続するように形成し、この導電体膜５０上に、コンタクトプラグ５２を形成する。従って、２つの領域に接続する、１のコンタクトプラグ５２を形成することができる。
【００５４】
また、ここで、コンタクトプラグ５２は、導電体膜５０の、拡散層６に接する部分上に形成する。従って、このコンタクトプラグ５２と、他の拡散層６上に形成するコンタクトプラグ２８との形成において必要なエッチングの膜厚の差を僅かにすることができる。従って、エッチングストッパ膜を不要、あるいは、薄膜化することができ、層間容量の小さな半導体装置を得ることができる。
その他は、実施の形態１又は２と同様であるから説明を省略する。
【００５５】
実施の形態４．
図１０は、この発明の実施の形態４における半導体装置４００を説明するための断面模式図である。
図１０に示すように、半導体装置４００は、半導体装置３００と類似するものである。但し、半導体装置４００においては、半導体装置３００のコンタクトプラグ５２に代えて、コンタクトプラグ６０が形成されている。半導体装置３００のコンタクトプラグ５２が、導電体膜５０の拡散層６と接する部分に接続するのに対して、半導体装置４００のコンタクトプラグ６０は、導電体膜５０の、サイドウォール２２と接する部分上に形成されている。
その他の部分の構造及び製造方法は、実施の形態１〜３に説明したものと同様であるから説明を省略する。
【００５６】
以上説明したように、実施の形態４における半導体装置４００においても、拡散層６とゲート電極１８とを接続する導電体膜５０上に、１のコンタクトプラグ６０を設けることにより、ゲート電極１８と拡散層６との接続を１のコンタクトプラグ６０で実現することができる。
【００５７】
また、ここでは、ゲート電極１８表面よりＳｉ基板２側の導電体膜５０上に、コンタクトプラグ６０を形成する。従って、他の拡散層６上に形成するコンタクトプラグ２８用のコンタクトホールと、コンタクトプラグ６０用のコンタクトホールとの間で、ホール開口時に必要なエッチング膜厚の差を小さくすることができる。従って、エッチングストッパ膜を不要、あるいは、薄膜化することができる。従って、エッチングストッパ膜に起因する層間容量の増加を抑え、デバイス特性の良好な半導体装置を得ることができる。
その他は、実施の形態１〜３と同様であるから説明を省略する。
【００５８】
なお、例えば、実施の形態１、２において、コンタクトプラグ２８は、この発明の第１のプラグに該当する。また、実施の形態１、２において、コンタクトプラグ３０、４４は、この発明の第２のプラグに該当する。また、例えば、実施の形態３、４において、コンタクトプラグ５２、６０は、この発明のプラグに該当する。
【００５９】
また、例えば、実施の形態１〜４において、ステップＳ６〜Ｓ８を実行することにより、この発明のゲート電極形成工程が実行され、ステップＳ１０及びＳ１２を実行することにより、この発明の拡散層形成工程が実行され、ステップＳ１８及びＳ２０を実行することにより、導電膜形成工程が実行され、ステップＳ２２を実行することにより、創刊絶縁膜形成工程が実行され、ステップＳ２４〜Ｓ２８を実行することによりプラグ形成工程が実行される。
【図面の簡単な説明】
【００６０】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図９】この発明の実施の形態３における半導体装置を説明するための模式図である。
【図１０】この発明の実施の形態４における半導体装置を説明するための断面模式図である。
【符号の説明】
【００６１】
１００、２００、３００、４００  半導体装置
１１０、１２０  トランジスタ
２  Ｓｉ基板
４  分離領域
６  拡散層
８  エクステンション
１０  ソース/ドレイン
１２  ＮｉＳｉ層
１６  ゲート絶縁膜
１８  ゲート電極
２０  ＮｉＳｉ層
２２  サイドウォール
２４、２４ａ  導電体膜
２６  層間絶縁膜
２８、３０  コンタクトプラグ
３２  第１層配線
３４、２６  コンタクトホール
４０  ゲート電極
４２  導電体膜
４４  コンタクトプラグ
５０  導電体膜
５２、６０  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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