(57)【要約】【課題】  ブレークダウン電圧を大きなトレンチ型ＭＯＳＦＥＴを実現する。【解決手段】  本発明トレンチ型ＭＯＳＦＥＴは、基板１、エピタキシャル層２、ボディ部３、及び高ドープソース部７を、この順に隣接して備えている半導体基板に、その底部がエピタキシャル層２に到達するトレンチ部１６が形成さており、当該トレンチ部１６底面及び側壁面にはゲート絶縁体５が設けられており、当該トレンチ部１６の内部にゲート電極６が設けられており、ゲート絶縁体５は、ゲート電極６とボディ部３との間に設けられているゲート絶縁体５の厚みよりも厚みが大きい電界緩和部１０を有しているから、トレンチ部１６の底部付近における耐圧性が向上し、ブレークダウン電圧を大きくすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成されている半導体基板に、当該半導体基板のソース部側の表面から延び底部が前記低ドープドレイン部に到達しているトレンチ部が形成され、当該トレンチ部の底面及び側壁面には絶縁層が設けられており、当該トレンチ部の内部にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって、
前記絶縁層は、前記トレンチの側壁面であって前記低ドープドレイン部と前記ゲート電極との間に、前記ゲート電極と前記チャネルボディ部との間における当該絶縁層の厚さよりも厚い領域である電界緩和部を有していることを特徴とするトレンチ型ＭＯＳＦＥＴ。
【請求項２】
前記半導体基板がシリコンであることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項３】
前記電界緩和部の厚みは、前記ゲート電極と前記チャネルボディ部との間に設けられている前記絶縁層の厚みの１．２倍以上〜３倍以下であることを特徴とする請求項１又は２に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項４】
前記トレンチ部の底面に形成されている前記絶縁層の厚みが、前記電界緩和部の厚みと等しいことを特徴とする請求項１、２又は３に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項５】
前記電界緩和部は、前記低ドープドレイン部と前記ゲート電極との間にのみ形成されており、前記ゲート電極と前記チャネルボディ部との間には形成されていないことを特徴とする請求項１〜４の何れか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項６】
前記絶縁層は、前記ゲート電極と前記チャネルボディ部との間の厚みＴoxから前記電界緩和部の厚みＴsoxへ、厚みが連続的に変化しており、下記の関係を満たしていることを特徴とする請求項１〜５の何れか１項に記載のトレンチ型ＭＯＳＦＥＴ。
０．６＜（Ｔsox−Ｔox）／△ｙ＜１．２
（△ｙは、絶縁層の厚みがＴoxからＴsoxに遷移する領域の長さである。）
【請求項７】
請求項１〜６の何れか１項に記載されているトレンチ型ＭＯＳＦＥＴの製造方法であって、
トレンチ部の側壁面及び底面とＳｉＯ２層が接触するようにＳｉＯ２層／ＳｉＮ層を形成するステップと、
トレンチ部底面に形成されたＳｉＯ２層／ＳｉＮ層をエッチングにより取り除くステップと、
当該ＳｉＯ２層／ＳｉＮ層が取り除かれたトレンチ部底面の半導体基板をエッチングするステップと、
前記ＳｉＯ２層／ＳｉＮ層を半導体基板の酸化防止マスクとして、前記エッチングにより露出された半導体基板を熱酸化するステップとを備えていることを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【請求項８】
前記ＳｉＯ２層／ＳｉＮ層は、ＳｉＯ２層の厚みが前記電界緩和部の厚みの０．２倍以上０．６倍以下であり、ＳｉＮ層の厚みが前記電界緩和部の厚みの０．２倍以上１倍以下であることを特徴とする請求項７に記載のトレンチ型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造及びその製造方法に関し、特に電源装置への応用に有用なブレークダウン電圧が高いトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、垂直型のトレンチ型ＭＯＳＦＥＴ（以下、適宜「トレンチＭＯＳ」という）は、その構造的な効率が良く、ＯＮ抵抗が低いという利点があるため、電源制御用の電子装置として広く用いられている。
【０００３】
図６（ａ）〜（ｆ）は、従来の典型的なＮ−チャネル・トレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である（例えば、非特許文献１参照）。図６の（ａ）はＥｐｉ（ｎ−ｅｐｉ）層とボディ部（拡散部、ｐ−ｂａｓｅ）が作製された段階を示し、（ｂ）はＳｉＯ２の開口構造が作製された段階を示し、（ｃ）は（ｂ）の開口構造によりエッチング部が規定されたトレンチ構造が作製された段階を示し、（ｄ）はトレンチ構造部にポリシリコンを堆積した後エッチバックされた段階を示し、（ｅ）は酸化物をエッチングしＮ＋（ソース部）とＰ＋（ボディ部）とを打ち込んだ段階を示し、（ｆ）は層間の絶縁体を堆積し（Interlevel dielectric deposition）メタライゼーションを行った段階を示している。
【０００４】
トレンチ型ＭＯＳＦＥＴにおける２つの重要なパラメータ（key parameter）としては、（ａ）ブレークダウン電圧（以下、適宜「ＢＶdss」という。）、及び（ｂ）ＯＮ抵抗（以下、適宜「ＲＯＮ」という。）が挙げられる。
【０００５】
トレンチ型ＭＯＳＦＥＴを構成する各部分の物理的な配置、及びＯＮ抵抗に対する各部分の抵抗を図７（ａ）に示す。同図において、Ｒsはソース部における拡散及び接触抵抗の抵抗値を、Ｒchは誘起された状態のＭＯＳＦＥＴ（induced MOSFET）チャネル部の抵抗値を、Ｒaccはゲートとドレインとのオーバーラップ（accumulation)の抵抗値を、Ｒdriftは低ドープドレイン部の抵抗値を、Ｒsubは高ドープドレイン部（基板）の抵抗値を、それぞれ示している。トレンチ型ＭＯＳＦＥＴのＯＮ抵抗（ＲＯＮ）と図７（ａ）に示した各部分の抵抗との間には、下記の式で示される関係が成り立っている。
ＲＯＮ＝Ｒs＋Ｒch＋Ｒacc＋Ｒdrift＋Ｒsub
図７（ｂ）は、図７（ａ）に示したｙ軸（ゲート側の上端面を０とし、矢印の方向を正とする。）に沿った電界（Electric Field）を示すグラフである。同図に示すように、図７（ａ）にＡで示したトレンチ部の底付近において電解の強度が最大になるから、この付近において、ブレークダウンが生じ易くなっている。
【０００６】
また、トレンチ型ＭＯＳＦＥＴにおいて、高いブレークダウン電圧（ＢＶdss）を得るためには、一般に、ドリフト部にドープする不純物の濃度を低くする必要がある。しかし、ドリフト部にドープする不純物の濃度を低くすれば、低ドープドレイン部の抵抗値（Ｒdrift）が高くなるから、トレンチ型ＭＯＳＦＥＴ全体としてのＯＮ抵抗（ＲＯＮ）が増加する。このように、ＲＯＮとＢＶdssとの間には、二律背反（トレードオフ）の関係がある。
【０００７】
従来のトレンチ型ＭＯＳＦＥＴにおいて用いられているＯＮ抵抗を小さくする技術は、図８に示すように、セルピッチを小さくすることによるものである。一方、ブレークダウン電圧を増大させる技術としては、トレンチの深さ及び形状を、図９に示すように最適化することが挙げられる（例えば、特許文献１参照）。また、トレンチ部の角（コーナー）部におけるブレークダウン電圧の低下を抑制するためのＭＯＳＦＥＴ構造及びドーピングプロファイルとしては、例えば図１０に示した構成が挙げられる（例えば、特許文献２参照）。
【０００８】
上記特許文献１及び２に記載されている従来技術は、図７（ｂ）にＡで示したトレンチ部の底の角における最大電界強度を小さくすることを目的としたものである。
【特許文献１】米国特許第５，１６８，３３１号明細書（１９９２年１２月１日公開）
【特許文献２】米国特許第４，８９３，１６０号明細書（１９９０年１月９日公開）
【非特許文献１】Krishna Shenai著,「Optimized Trench MOSFET Technologies for Power Devices」,IEEE Transactions on Electron Devices, vol. 39, no. 6, p1435-1443, June 1992年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、トレンチ型ＭＯＳＦＥＴについての上記従来技術には、以下に記す（ａ）（ｂ）の問題点がある。
（ａ）ＯＮ抵抗を低下させるための主な手段であるセルピッチの微細化はフォトリソグラフィー／エッチング工程により制限される。
（ｂ）ブレークダウン電圧の増大には、特別なトレンチ形状及び／又は追加的な製造工程を必要とするから、製造工程の複雑化、製造コストの増大、及び生産性の低下を招来する。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、上記問題を招くことなく、ブレークダウン電圧を増大させたトレンチ型ＭＯＳＦＥＴを実現することである。
【課題を解決するための手段】
【００１１】
トレンチ型（縦型）ＭＯＳＦＥＴは、基板側がドレインであり、基板と反対側がソースであり、ゲート電極がトレンチ部に埋め込まれた構造となっている。このため、トレンチ型ＭＯＳＦＥＴは、トレンチ部のゲート電極の端部（ドレイン側）が、ドレインの高濃度不純物領域と接することになり、チャネル部とドレイン部とにおける耐圧が問題となる。そこで、従来のトレンチ型ＭＯＳＦＥＴでは、低濃度（中濃度）のドリフト部が設けられている。
【００１２】
しかしながら、上記のようにドリフト部を設ける事により、ＯＮ抵抗の増加という新たな問題点が生じる。上述した従来の技術は、このような問題点を考慮しながら、耐圧とＯＮ抵抗とのドレート゛オフを考慮しつつ、種々の調整により条件設定を行うものであった。
【００１３】
これに対して、本発明のトレンチ型ＭＯＳＦＥＴは、埋め込みゲート端部の電界緩和により耐圧性能を向上させるものである。そして、耐圧性能の向上によりドリフト部を小さくすることができるので、ＯＮ抵抗を低下させる効果がある。この結果として、トレンチ型ＭＯＳＦＥＴのサイズ低減効果（縦方向及び横方向）が得られる。特に、横方向におけるサイズ低減には、トレンチ型ＭＯＳＦＥＴの高密度化に結びつくという利点がある。
【００１４】
本発明のトレンチ型ＭＯＳＦＥＴは、上記の課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成されている半導体基板に、当該半導体基板のソース部側の表面から延び底部が前記低ドープドレイン部に到達しているトレンチ部が形成され、当該トレンチ部の底面及び側壁面には絶縁層が設けられており、当該トレンチ部の内部にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって、前記絶縁層は、前記トレンチの側壁面であって前記低ドープドレイン部と前記ゲート電極との間に、前記ゲート電極と前記チャネルボディ部との間における当該絶縁層の厚さよりも厚い領域である電界緩和部を有していることを特徴としている。
本発明のトレンチ型ＭＯＳＦＥＴにおける前記半導体基板はシリコンにより構成することができる。
【００１５】
上記の構成により、従来よりもブレークダウン電圧が増大したトレンチ型ＭＯＳＦＥＴを実現することができる。すなわち、本発明のトレンチ型ＭＯＳトランジスタは、前記低ドープドレイン部と前記ゲート電極との間に、その他の領域よりも厚い絶縁層(電界緩和部)を有しているから、トレンチ部の底付近における耐圧性を向上させることができる。
【００１６】
このように、トレンチ部の底部付近においてゲート電極の端（底）部を覆う側壁面の絶縁膜の厚さを、チャネルボディ部との間の絶縁膜の厚さよりも大きくする事により、トレンチ部の底付近の低ドープドレイン部の耐圧性が向上するから、ドリフト領域である低ドープドレイン部を小さくすることができる。これによって、ブレーク電圧の増大とともに、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を抑制すること及びそのサイズを小さくすることが可能となる。
【００１７】
前記電界緩和部の厚みは、前記ゲート電極と前記チャネルボディ部との間に設けられている前記絶縁層の厚みの１．２倍以上〜３倍以下であることが好ましい。この関係を満たす電界緩和部を備え絶縁層をトレンチ部に形成することが、トレンチ型ＭＯＳＦＥＴの耐圧性を向上させるために好適である。
【００１８】
前記トレンチ部の底面に形成されている前記絶縁層の厚みは、前記電界緩和部の厚みと等しいことが好ましい。これにより、トレンチ部の底部付近において、側壁面方向に加えて、底面方向の耐圧性をも向上させることができる。
【００１９】
前記電界緩和部は、前記低ドープドレイン部と前記ゲート電極との間にのみ形成されており、前記ゲート電極と前記チャネルボディ部との間には形成されていない構成とすることが好ましい。この構成によれば、トレンチ部の底周辺を電界緩和することができるから、トレンチ型ＭＯＳＦＥＴの耐圧性の向上を実現することができる。
【００２０】
前記絶縁層は、前記ゲート電極と前記チャネルボディ部との間の厚みＴoxから前記電界緩和部の厚みＴsoxへ、厚みが連続的に変化しており、
０．６＜（Ｔsox−Ｔox）／△ｙ＜１．２（△ｙは、絶縁層の厚みがＴoxからＴsoxに遷移する領域の長さである。）の関係を満たしているものであることが好ましい。
【００２１】
上記の構成により、絶縁層に角が形成されることがなくなるから、角において電界密度が高くなることを防止できる。また、絶縁層の厚みのＴoxからＴsoxへの遷移において、その程度が上記式の関係を満足するものであれば、当該厚みの遷移の程度に起因して遷移領域の電界密度が高くなることを防止できる。
【００２２】
上述した本発明のトレンチ型ＭＯＳＦＥＴは、トレンチ部の側壁面及び底面とＳｉＯ２層が接触するようにＳｉＯ２層／ＳｉＮ層を形成するステップと、トレンチ部底面に形成されたＳｉＯ２層／ＳｉＮ層をエッチングにより取り除くステップと、当該ＳｉＯ２層／ＳｉＮ層が取り除かれたトレンチ部底面の半導体基板をエッチングするステップと、前記ＳｉＯ２層／ＳｉＮ層を半導体基板の酸化防止マスクとして、前記エッチングにより露出された半導体基板を熱酸化するステップと、備えた製造方法により製造できる。
【００２３】
上記の製造方法によれば、ＳｉＯ２層／ＳｉＮ層が取り除かれたトレンチ部の底面の半導体基板をエッチングして、後に形成される電界緩和部のトレンチ部の深さ方向の長さと「実質的に等しい深さ」までエッチングすることにより、電界緩和部が形成される領域を規定することができる。そして、当該エッチングにより露出された領域を熱酸化することにより、トレンチ部の底面及びその付近の側壁面に電界緩和部を形成することができる。このように、上記の製造方法によれば、容易かつ簡単に、本発明のトレンチ型ＭＯＳＦＥＴを製造することができる。
【００２４】
また、上記製造方法においては、前記ＳｉＯ２層／ＳｉＮ層は、ＳｉＯ２層の厚みが前記電界緩和部の厚みの０．２倍以上０．６倍以下であり、ＳｉＮ層の厚みが前記電界緩和部の厚みの０．２倍以上１倍以下であるように形成することが好ましい。
【発明の効果】
【００２５】
以上のように、本発明のトレンチ型ＭＯＳＦＥＴは、前記低ドープドレイン部と前記ゲート電極との間に電界緩和部を有しているから、トレンチ部の底部における電界強度を小さくし、ブレーク電圧の大きなトレンチ型ＭＯＳＦＥＴを実現することができる。
【発明を実施するための最良の形態】
【００２６】
本発明のトレンチＭＯＳＦＥＴの一実施形態について、図１ないし図５に基づいて説明すると以下の通りである。
【００２７】
〔トレンチ型ＭＯＳＦＥＴの構造〕
図１は、本実施形態のトレンチ型ＭＯＳＦＥＴの基本的な構造を示す概略断面図である。同図に示すように、本実施形態のトレンチ型ＭＯＳＦＥＴは、半導体基板（後述する基板１、エピタキシャル層２、ボディ部３及びソース拡散部７が積層されてなるものをいい、以下、適宜「半導体ウエハ」ともいう。）にトレンチ部１６が形成されたトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であって、半導体ウエハのドレイン９側の面に形成されている第１の導電タイプ（本実施形態ではＰ型）である基板１と、当該基板１と接している第１の導電タイプである低ドープドレイン部（ドリフト領域）２と、半導体ウエハのソース側の上部金属層８とエピタキシャル層２との間に形成されている、第２の導電タイプ（本実施形態ではＮ型）であるボディ部（チャネルボディ部）３と、半導体ウエハのソース側（最上層）において、上部金属層８とボディ部３とに接触するように、これらの間に形成されている高ドープソース部（ソース部）７とを備えている。
【００２８】
そして、半導体ウエハに設けられているトレンチ部１６の側壁面には、ゲート絶縁体（絶縁層、ゲート誘起チャネル）５が形成されており、当該トレンチ部１６は、半導体ウエハの高ドープソース部７側の表面から高ドープソース部７を遮るように延び、ボディ部３を貫いて、その底部がエピタキシャル層２に到達し、当該エピタキシャル層２内に位置している。このため、本実施形態のトレンチ型ＭＯＳＦＥＴのチャネル長は、ボディ部３の高ドープソース部７側の表面からの深さと、高ドープソース部７におけるソース部との接合の高ドープソース部７側の表面からの深さとの差に基づいて決定されている。
【００２９】
ゲート絶縁体５は、トレンチ部１６の側壁面（垂直壁）と底面とに堆積又は成長させられている。また、ゲート電極６は、トレンチ部１６内に配置されており、ゲート絶縁体５によって、半導体ウエハから隔離されている。そして、ゲート絶縁体５は、厚みの異なる実質的に２つの領域を備えており、エピタキシャル層２とゲート電極６との間（重なり）に形成された領域において、ボディ部３とゲート電極６との間（重なり）に形成された領域よりも厚みが大きい電界緩和部１０を備えている。
【００３０】
そして、トレンチ部１６は半導体ウエハに凹設され、その側壁面において半導体ウエハと接しており、この側壁面は、高ドープソース部７のソース部側の面に対して略垂直になるように形成されている。
【００３１】
上述したとおり、本実施の形態のトレンチ型ＭＯＳＦＥＴは、基板１に隣接してエピタキシャル層２が形成されている。トレンチ型ＭＯＳＦＥＴのボディ部３はエピタキシャル層（ドリフト領域）２に対して反対の極性を備えたものである。ゲート電極６とゲート絶縁体５とは、トレンチ型ＭＯＳＦＥＴの誘導を制御するものである。高ドープソース部７は上部金属層８と接触しており、ドレイン９はメタライゼーション（金属化）により形成されている。
【００３２】
トレンチ部１６の側壁面及び底面には、特にその底部付近における電界強度を減少させるために、エピタキシャル層２とオーバーラップしている領域に、ボディ部３とオーバーラップしている領域よりも厚みの大きい電界緩和部１０を備えたゲート絶縁体５が形成されている。この電界緩和部１０をゲート絶縁体５に形成することにより、ブレークダウン電圧の増大とＯＮ抵抗との関係を最適化している。
【００３３】
本実施形態においてはＰ型ＭＯＳＦＥＴについて説明するが、Ｎ型ＭＯＳＦＥＴにも同様に本発明を適用できることは、本発明の属する技術分野の当業者にとって明らかである。
【００３４】
〔トレンチ型ＭＯＳＦＥＴの製造工程〕
図２（ａ）〜（ｇ）は、本実施形態のトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明するための、各段階におけるトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。まず、最初のシリコンよりなる基板１としては、典型的には、その抵抗率が０．０１Ω．ｃｍ以上０．００５Ω．ｃｍ以下となるようにＰ型ドープされた、５００μｍ〜６５０μｍの厚みのものが用いられる。ただし、トレンチ型ＭＯＳＦＥＴが作製された後に、バックラッピング（back lapping）により、基板１の厚みは約１００μｍ〜１５０μｍにまで減少させられる。
【００３５】
Ｐ＋基板である基板１上に、当該基板１よりも低くドープされたＰ層をエピタキシャル成長させることにより、エピタキシャル層（Ｅpi layer）２を形成する。このようにして形成されるエピタキシャル層２の厚みＸepi及び抵抗値ρepiは、製造されるトレンチ型ＭＯＳＦＥＴに求められる最終的な電気的特性によって設定すればよい。トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下させるためには、一般にエピタキシャル層２の抵抗を低くするべきであるが、エピタキシャル層２の低抵抗化とブレークダウン電圧との間には二律背反（トレードオフ）の関係がある。Ｐ＋型の高ドープソース部７、Ｎ型のボディ部３、Ｐ型のエピタキシャル層２、Ｐ＋型の基板１よりなる半導体ウエハの典型的なドーピング特性を図３に示した。
【００３６】
本実施の形態のトレンチ型ＭＯＳＦＥＴのボディ部３は、Ｎ型半導体であり、シリコン表面において５×１０１６〜７×１０１７〔ａｔｏｍｓ／ｃｍ３〕の範囲のドーピング濃度となるように、リン原子を打ち込む（implant）ことにより作製される。Ｎ型のボディ部３は、トレンチ型ＭＯＳＦＥＴの電気的特性によって異なるが、２μｍ以上５μｍ以下の深さＸｎにおいて、エピタキシャル層２との間のＰＮ接合が実現されるように設計される。例えば、４０Ｖで作動するトレンチ型ＭＯＳＦＥＴであれば、エピタキシャル層２は、典型的にはＸｎが２μｍ以上３μｍ以下で、その厚みが約７μｍに設計される。
【００３７】
図２（ａ）に示すように、ボディ部３の上側（半導体ウエハのソース側）には、ＳｉＯ２層２１とＣＶＤ酸化物層２２とが堆積されている。これらＳｉＯ２層２１及びＣＶＤ酸化物層２２は、トレンチ部１６を規定するため、公知のフォトエッチング技術を用いてパターニングされる。このように、ＳｉＯ２層２１とＣＶＤ酸化物層２２の積み重ねをマスクとしてエッチングすることにより、トレンチ部１６が形成される。
【００３８】
図２（ａ）に示すように、エッチングによりトレンチ部１６を形成した後に、表面酸化物（ＳｉＯ２）を熱により成長させて５ｎｍ〜１０ｎｍとした後、当該表面酸化物を取り除く。これにより、トレンチ部１６を形成するエッチング工程により半導体の垂直方向の表面に生じたダメージを取り除くことができる。
【００３９】
図１に示すように傾斜面と連続した電界緩和部１０をゲート電極６の底部付近に形成する工程について以下に説明する。図２（ｂ）に示すように、トレンチ部１６の側壁面及び底面を覆うＳｉＯ２層２４／ＳｉＮ層２５を形成する。このＳｉＯ２層２４／ＳｉＮ層２５は、典型的には、ＳｉＯ２層２４が１０ｎｍ〜３０ｎｍ程度、ＳｉＮ層２５が２０ｎｍ〜６０ｎｍ程度の厚みに形成される。このＳｉＯ２層２４／ＳｉＮ層２５をマスクとして、異方性ドライエッチング（anisotropic dry etching）を用いて、トレンチ部１６の底面に形成されているＳｉＯ２層２４／ＳｉＮ層２５を取り除き、更に、エピタキシャル層２のＳｉを約５０ｎｍ〜２００ｎｍの深さまで取り除いて、図２（ｃ）に示すように、トレンチ部１６の側壁面及び底面に、ＳｉＮ層２５により覆われていないＳｉ領域２６を形成する。
【００４０】
上述したように、底面がエピタキシャル層２に到達しているトレンチ部１６の側壁面及び底面に、ＳｉＯ２層２４／ＳｉＮ層２５を形成した後、ＳｉＯ２層２４／ＳｉＮ層２５を取り除いてＳｉ領域２６を形成する。これにより、図２（ｃ）に示すように、トレンチ部１６の側壁面のうち、ボディ部３及びボディ部３側のエピタキシャル層２の一部をＳｉＮ層２５で覆い、トレンチ部１６の底面、及び側壁面のうち、底面と連続したエピタキシャル層２側の一部に、ＳｉＮ層２５により覆われていないＳｉ領域２６が形成される。
【００４１】
上述したように、トレンチ部１６の底面をエッチングして形成されたＳｉ領域２６を熱的に酸化することにより、図２（ｄ）に示すように、ゲート絶縁体５の電界緩和部１０（図１参照）の厚みに応じて、酸化物２７を形成することができる。なお、電界緩和部１０の厚みは、製造されるトレンチ型ＭＯＳＦＥＴの所望のブレークダウン電圧に基づいて設計される。この酸化工程の後に、ＳｉＮ層２５及びＳｉＯ２層２４が取り除かれる。この際、トレンチ部１６の底部付近に形成された酸化層２７からも、当該ＳｉＯ２層２４と同程度の厚みが取り除かれる。
【００４２】
続いて、トレンチ部１６の側壁面及び底面にゲート絶縁体５を熱的に成長させた後、トレンチ部１６をゲートポリシリコンにより満たしゲート電極６を形成する。本実施形態においては、リンとともにＰＯＣｌ３ドーピング源が、ポリシリコンをドープするために用いられる。このドーピングの後、半導体ウエハの表面からポリシリコンが取り除かれて、トレンチ部１６内部にのみポリシリコンが残り、図２（ｅ）に示した構造となる。
【００４３】
酸化マスクとしてＣＶＤ酸化物層２２／ＳｉＯ２層２１を用いて、半導体ウエハを熱的に酸化する。このの結果、孤立酸化物層２９（oxide isolation layer）が、トレンチ部１６のゲート電極６の表面に形成されて、図２（ｆ）に示した構造となる。
【００４４】
図４は、チャネルボディ拡散部２０の配置を説明するための、本実施形態のトレンチ型ＭＯＳＦＥＴの概略斜視図である。ソース拡散部７とチャネルボディ拡散部２０とは、よく知られた公知のフォトレジストマスキング及びイオン打ち込み（ion implantation）を用いて形成することができる。Ｐ＋型であるソース拡散部７は、０．２μｍ〜０．５μｍの間の深さにおいてＰＮ接合が形成されるように、約１×１０１５〜３×１０１５の濃度（dose）となるようにＰ型のドーパント（１１Ｂ＋、又はＢＦ２＋）を打ち込んで形成される。同様にして、チャネルボディ拡散部２０は、０．２μｍ〜０．５μｍの間の深さにおいて接合が形成されるように、約１×１０１５〜３×１０１５の濃度となるようＮ型のドーパント（３１Ｐ＋、又は７５Ａｓ＋）を打ち込んで形成される。
上記の工程の代わりに、Ｐ型のソース拡散部７、及びＮ型のチャネルボディ拡散部２０には、サリサイド工程（silicidation process）を用いることができる。
最後に、層間の絶縁体層（inter-level dielectric layer）、コンタクト（contacts）１１、及び上部金属層８（図１参照）が、従来公知の典型的なＩＣ装置の製造方法により形成される。
【００４５】
バックラッピングにより、半導体ウエハを１００μｍ〜１５０μｍの厚みにまで薄くした後に、メタライゼーション堆積（stack）が、ウエハ裏面（基板１）になされ、４３０℃のフォーミングガス（forming gas）中での１０分間の処理により合金化（alloy）される。
上記のようにして、図２（ｇ）に示した本実施形態のトレンチ型ＭＯＳＦＥＴのデバイス構造が作製される。
【００４６】
例えば、最高使用電圧Ｖmax＝５０ＶのＰチャネルトレンチ型ＭＯＳＦＥＴでは、ゲート絶縁体５の厚みが約８０ｎｍとされる。また、スレッショルド電圧Ｖth＝−２Ｖを得るために、チャネル領域としてのボディ部３は、ドーピング濃度が６×１０１６〜２×１０１７〔ｉｏｎｓ／ｃｍ３〕となるように、リンでドープされる。
【００４７】
上述した本発明のトレンチ型ＭＯＳＦＥＴの構造を用いる場合、トレンチ部１６の底部の側壁面に形成された電界緩和部１０（図１参照）の厚みＴsoxに関し、更に下記の設計パラメータを用いることができる。図５（ａ）は、トレンチ部１６の側壁面に形成されたゲート絶縁体５の厚みを説明する断面図である。同図に示すように、ゲート電極６とボディ部３との間の領域におけるゲート絶縁体５の厚みをＴoxとし、ゲート電極６とエピタキシャル層２との間の領域におけるゲート絶縁体５の厚みをＴsoxとする。ここで、Ｔox及びＴsoxはそれぞれ、ゲート絶縁体５が略等しい厚さに形成されている領域の厚みをいい、Ｔox及びＴsoxの評価においては、両者の間の厚みが変化している領域を含めない。
【００４８】
ドリフト領域であるエピタキシャル層２のドーピングイオン濃度を３×１０１６〔ｉｏｎｓ／ｃｍ３〕とし、ブレークダウン電圧ＢＶdss＝５０Ｖが得られるように設計されたデバイスにおける、Ｔsoxによるブレークダウン電圧への影響を図５（ｂ）に示す。同図に示すように、ＴsoxをＴox（８０ｎｍ）よりも大きくすると、最大電界強度（Ｅmax、図中に○で示す）が小さくなり、ブレークダウン電圧（ＢＶdss、図中に＋を付した□で示す）が増大する。また、ブレークダウン電圧の増加は、Ｔsox＞１６０ｎｍとなると飽和する。
【００４９】
トレンチ部１６の側壁面に形成されている電界緩和部１０を備えたゲート絶縁体５は、ＴoxからＴsoxへの厚みの変化が、徐々にかつ滑らかな（gradual and smooth）ものであることが好ましい。この構成によれば、ゲート絶縁体５において角が形成されることを防ぎ、当該角において電界密度が高くなることを防止できる。ＴoxからＴsoxへの厚みの傾斜度（slope）は、以下の式により定義される。
傾斜度＝（Ｔsox−Ｔox）／△ｙ
上記の式において、△ｙは、図５（ａ）に示すように、ゲート絶縁体５の厚みがＴoxからＴsoxへと移行する領域の長さを示している。
【００５０】
また、上記の式により定義される傾斜度が０．６＜傾斜度＜１．２の関係を満足する形状が好ましいことが、実験的に分かっている。この傾斜度は、トレンチ型ＭＯＳＦＥＴの製造工程において、ＳｉＯ２層２４／ＳｉＮ層２５（図２（ｂ）〜（ｄ）参照）の、最終的に形成される電界緩和部１０の厚みＴsoxに対する相対厚みを調整することにより調整できる。従来から知られているように、ＳｉＮ層２５の剛性（rigidity）は厚みに依存するから、ＳｉＮ層２５の剛性を制御することによりゲート絶縁体５の傾斜度を制御することができる。
【００５１】
また、トレンチ部１６の底面におけるゲート絶縁体５の厚みＴbox（図５（ａ）参照）は、トレンチ部１６の底部の側壁面に形成された電界緩和部１０の厚みＴsoxと等しいことが好ましい。これにより、トレンチ部の底部付近において、側壁面方向に加えて、底面方向の耐圧性をも向上させることができる。
【００５２】
上述した本発明のトレンチ型ＭＯＳＦＥＴには、以下のような効果がある。（ａ）トレンチ型ＭＯＳＦＥＴのブレークダウン電圧を増大させることができる。（ｂ）従来より薄いゲート絶縁体により高いブレークダウン電圧が達成されるので、この結果、より高いＯＮ電流を得ることができ、ＯＮ抵抗の低下が実現される。（ｃ）これらの総合的な効果として、トレンチ型ＭＯＳＦＥＴにおいて、より小さいチップサイズとコスト低減とを達成することができる。
【００５３】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００５４】
本発明のトレンチ型ＭＯＳＦＥＴは、スイッチング等の用途に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態であるトレンチ型ＭＯＳＦＥＴの基本的な構造を示す概略断面図である。
【図２】（ａ）〜（ｇ）は、本実施形態のトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明するための、各段階におけるトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。
【図３】本実施形態のトレンチ型ＭＯＳＦＥＴにおける半導体ウエハの典型的なドーピング特性を示すグラフである。
【図４】本実施形態のトレンチ型ＭＯＳＦＥＴにおいて、チャネルボディ拡散部の配置を説明する概略斜視図である。
【図５】（ａ）はトレンチ部の側壁面に形成されたゲート絶縁体の厚みを説明するための、本実施形態のトレンチ型ＭＯＳＦＥＴの断面図である。（ｂ）はブレークダウン電圧への厚み部の厚みＴsoxの影響を示すグラフである。
【図６】従来のトレンチ型ＭＯＳＦＥＴの製造工程を示す概略断面図であり、（ａ）はＥｐｉ（ｎ−ｅｐｉ）層とボディ部（拡散部、ｐ−ｂａｓｅ）が作製された段階、（ｂ）はＳｉＯ２の開口構造が作製された段階を示し、（ｃ）は（ｂ）の開口構造によりエッチング部が規定されたトレンチ構造が作製された段階を示し、（ｄ）はトレンチ構造部にポリシリコンを堆積した後エッチバックされた段階を示し、（ｅ）は酸化物をエッチングしＮ＋（ソース部）とＰ＋（ボディ部）とを打ち込んだ段階を示し、（ｆ）は層間の絶縁体を堆積し（Interlevel dielectric deposition）メタライゼーションを行った段階を示している。
【図７】（ａ）は従来のＰチャネルトレンチ型ＭＯＳＦＥＴについて、各部分の物理的な配置、及びＯＮ抵抗に対する各部分の抵抗を示す断面図であり、（ｂ）は（ａ）のｙ軸に沿って電界を示すグラフである。
【図８】従来のＰチャネルトレンチ型ＭＯＳＦＥＴについて、周期的な構造及びセルピッチを示す断面図である。
【図９】トレンチの深さ及び形状を最適化することにより、ブレークダウン電圧を増大させる従来のＰチャネルトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【図１０】トレンチのコーナー部におけるブレークダウン電圧が低下することを抑制するための、従来のＭＯＳＦＥＴ構造及びドーピングプロファイルの構成を示す断面図である。
【符号の説明】
【００５６】
１    基板（高ドープドレイン部）
２    エピタキシャル層（低ドープドレイン部）
３    ボディ部（チャネルボディ部）
５    ゲート絶縁体（絶縁層）
６    ゲート電極
７    高ドープソース部（ソース部）
１０    電界緩和部
１６    トレンチ部
２４    ＳｉＯ２層
２５    ＳｉＮ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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