(57)【要約】【課題】  ショットキー型電界効果トランジスターに於いて、殊にソース領域近傍のチャネル領域に対するゲート電極の制御性を高めて、素子の電流駆動能力の向上を図る。【解決手段】  ゲート絶縁膜を異なる誘電率を持つ膜の積層とすることで、誘電率の高い材料のみで形成した場合と比べてゲート絶縁膜の幾何学的な意味の厚さを薄く形成することを可能とし、ゲート電極から出た電気力線のゲート絶縁膜の側面から外への漏れに起因する、殊にソース領域近傍のチャネル領域の電位に対するゲート電極の制御性の低下を抑制する事が可能となる。また、誘電率の高い材料よりなるゲート側壁絶縁膜１２を設ける事に依り、異なる誘電率を持つ物質の界面に於ける電気力線の屈折に依って、ゲート電極から出た電気力線をソース領域近傍のチャネル領域に集める事が可能となり、ソース領域とチャネル領域との間に形成されるショットキー障壁を薄くし、その抵抗を低減する。【選択図】  図１４
2006237512.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有する半導体基板と、前記半導体層上に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成され且つ前記第一の絶縁膜とは誘電率が異なる第二の絶縁膜と、前記第二の絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟む様に前記半導体基板の表面部に形成された金属ないし金属珪化物よりなるソース領域およびドレイン領域と、を含む事を特徴とする半導体装置。
【請求項２】
前記第二の絶縁膜の誘電率が前記第一の絶縁膜の誘電率より高い事を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の側壁に、前記第一の絶縁膜の誘電率と前記第二の絶縁膜の誘電率との低い方以上の誘電率を有するゲート側壁絶縁膜を備えた請求項１ないし２いずれかに記載の半導体装置。
【請求項４】
前記ゲート電極の側壁に、前記第一の絶縁膜の誘電率と前記第二の絶縁膜の誘電率とのいずれよりも高い誘電率を有するゲート側壁絶縁膜を備えた請求項１ないし２のいずれかに記載の半導体装置。
【請求項５】
前記ゲート側壁は、前記第一の絶縁膜と前記第二の絶縁膜とのいずれの側面とも接している事を特徴とする請求項３ないし４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート側壁絶縁膜の少なくとも一部は、前記ソース領域と前記ドレイン領域との間の領域上に存在する事を特徴とする請求項３ないし５のいずれかに記載の半導体装置。
【請求項７】
前記第一の絶縁膜と前記第二の絶縁膜との少なくとも一方が金属若しくは酸素を含む事を特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキー型電界効果トランジスターに関する。
【背景技術】
【０００２】
図２５は従来のショットキー型電界効果トランジスターの断面図である。ここではNチャネル電界効果トランジスターを例に取って示す。図２５に示すように、従来の電界効果トランジスターは、半導体基板１上にトレンチ素子分離法に依り素子分離領域２が形成されている。半導体基板１内には、B(硼素)イオン注入に依りNチャネル領域３が形成されている。Nチャネル領域３上には酸化シリコンより高い誘電率を有する金属酸化物等の絶縁膜によりゲート絶縁膜４が形成されており、ゲート絶縁膜４上には、スパッタ法に依り厚さ100 nmの高融点金属が堆積されゲート電極５が形成されている。また、ゲート電極５を挟む様にシリサイド層の形成に依りソース・ドレイン領域６が形成されている。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【０００３】
上記ショットキー型電界効果トランジスターの基本構成に対する具体例としては、例えば、ゲート絶縁膜４の箇所にHfO2膜を、ゲート電極５にTaN／HfN積層膜を適用した半導体装置が以下非特許文献１のFig.2に示されている。ちなみにTaN／HfN積層膜はゲート絶縁膜の近傍をHfNで形成する事に依るしきい値電圧の調節と、その上にTaN層を設ける事に依るゲートの抵抗の低減とを目的としており、本願とは手段及び目的が異なる。
【非特許文献１】S.Zhu et al.Solid-State Electronics 48(2004)p.1987-p.1992
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来の電界効果トランジスターに於いては素子の動作速度を速める事を目的として、ゲート電極は抵抗を減らす為に高融点金属で形成されており、ゲート絶縁膜は電流駆動力を増す為ないしチャネル領域の電位に対するゲート電極の制御性を向上させる為と、厚く形成する事に依りゲート電流を抑制する為に、金属酸化物等の酸化シリコンより誘電率の高い材料すなわち高誘電体材料で形成されている。チャネル領域とゲート電極との間の容量結合の強さは絶縁膜の幾何学的な意味での膜厚と酸化シリコンの誘電率(3.9)との積をその膜の誘電率で割った「酸化膜換算膜厚」で決まるので、絶縁膜を高誘電体材料で形成すると、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲート絶縁膜を厚く形成する事が可能となる。
【０００５】
ところが、ゲート電圧に対するドレイン電流の依存性のシミュレーション結果を図２６に示す様に、ゲート絶縁膜の酸化膜換算膜厚を一定に保ってゲート絶縁膜の誘電率を高める事は電流値の減少を引き起こしてしまい、高電流駆動力化の妨げとなっている。なお、このシミュレーションはチャネル長35 nm、ゲート絶縁膜の酸化膜換算膜厚1 nm、の素子のドレイン電圧(VD) = 1 Vに於けるドレイン電流の単位幅(１ミクロン)あたりの値である。ゲート絶縁膜の誘電率を3.9、10、20と増大させるのに伴ってドレイン電流が減少している事が判る。
【０００６】
ゲート絶縁膜の誘電率を増大させる事に伴うドレイン電流の減少は次の二つの理由に依る。一つは、ゲート絶縁膜の酸化膜換算膜厚を一定に保って誘電率を高めた事に依りゲート絶縁膜の幾何学的な意味での膜厚が厚くなり、その結果としてゲート電極から出た電気力線がゲート絶縁膜の側面から外へと漏れてしまい、チャネル領域に届く電気力線が減少する事である。なおここではn型の電界効果トランジスターを例に取って説明したので電気力線が「ゲート電極から出る」と言う言い回しを用いたが、p型の電界効果トランジスターの場合等の様にゲート電極の電位がチャネル領域より低い場合には電気力線は「ゲート電極に向かう」事になる。しかしこの場合をも含めて「ゲート電極から出た電気力線」と言う言い回しを本明細書中では使う事にする。もう一つは、ゲート絶縁膜を貫く電気力線に依るソース領域とチャネル領域との間の容量結合が、ゲート絶縁膜の誘電率を高める事に伴って強まり、この事に依って、ソース領域近傍のチャネル領域の電位がソース領域の電位に近づけられる為にソース領域とチャネル領域との間に形成されるショットキー障壁が厚くなり、その結果としてショットキー障壁の抵抗が増す事である。これらの現象はいずれも通常のpn接合のソース・ドレイン領域を持つ電界効果トランジスターに於いても存在するが、ショットキー型電界効果トランジスターに於いてはソース領域とチャネル領域との間に形成されるショットキー障壁の抵抗が電流の決定に重要である為に、これらの現象の影響が殊に顕著に現れる。これらの事に依り、ゲート絶縁膜の誘電率を高める事は高駆動力化の障害となっていた。
【０００７】
また、図２５に示した従来の電界効果トランジスター及び非特許文献のFig.2に於いてはゲート電極に側壁が形成されていない。その為、ソース・ドレイン領域を形成する為のシリサイド化を行う際に、ソース・ドレイン領域とゲート電極とが短絡してしまういわゆるブリッジングを引き起こしてしまうと言う問題も存在していた。ブリッジングが起これば素子の正常な動作は不可能となるのでこれは致命的な問題である。
【０００８】
この問題の一つの解決策としてゲート電極に側壁を設ける事が考えられるが、その様にすると側壁の無い場合と比較してソース・ドレイン領域は、側壁の幅の分だけチャネル中央より離れた位置に形成されるので、ゲート電極とソース・ドレイン領域との重なりが無くなり、オフセットが形成されてしまう。オフセットが形成されると、ゲート電圧に対するドレイン電流の依存性のシミュレーション結果を図２７に示す様に電流値が減少し、この事もまた高電流駆動力化の妨げとなってしまう。なお、このシミュレーションはチャネル長35 nm、ゲート絶縁膜は厚さ1 nmの酸化シリコン(誘電率 = 3.9)、の素子のドレイン電圧(VD) = 1 Vに於けるドレイン電流の単位幅(１ミクロン)あたりの値である。ソース・ドレイン領域とゲート電極との重なり長が0 nmの場合と2 nmの場合とは殆ど相違が無いが、2 nmのオフセットがある場合にはドレイン電流値が大幅に減少している事が判る。このドレイン電流の減少は次の理由に依る。オフセットが生ずると殊にソース・ドレイン領域近傍のチャネル領域の電位に対するゲート電極の制御性が低くなる為にソース領域とチャネル領域との間に形成されるショットキー障壁が厚くなり、その結果としてショットキー障壁の抵抗が増してしまう。この現象は通常のpn接合のソース・ドレイン領域を持つ電界効果トランジスターに於いても存在するが、ショットキー型電界効果トランジスターに於いてはソース領域とチャネル領域との間に形成されるショットキー障壁の抵抗が電流の決定に重要である為に、この現象の影響が殊に顕著に現れる。ソース・ドレイン領域とゲート電極との間のブリッジングを防ぐ為にはゲート側壁絶縁膜を設ける事以外に、ゲート絶縁膜に高誘電体材料を用いてゲート絶縁膜の幾何学的な意味での厚さを厚く形成し、ソース・ドレイン領域とゲート電極とを遠ざける事に依っても可能である。しかし、ゲート絶縁膜に高誘電体材料を用いて厚く形成する事には図２６に関して上に述べた様な問題点が在る。これらの現象が、素子の高速動作を実現する事の障害となっていた。
【０００９】
本発明は、上記問題点を解決するために成されたもので、その目的はチャネル領域の電位に対するゲート電極の制御性を高めると共にソース・ドレイン領域とゲート電極との間のブリッジングを防止し、十分な高速動作の可能な高性能の微細半導体装置を提供する事にある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、半導体層を有する半導体基板と、前記半導体層上に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成され且つ前記第一の絶縁膜とは誘電率が異なる第二の絶縁膜と、前記第二の絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟む様に前記半導体基板の表面部に形成された金属ないし金属珪化物よりなるソース領域およびドレイン領域と、を含む事を特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、ショットキー型電界効果トランジスターであり、ゲート絶縁膜は異なる誘電率を持つ膜の積層である。その結果としてゲート絶縁膜を従来の酸化シリコンのみで形成した場合と比べるとゲート絶縁膜の幾何学的な意味の厚さを厚く形成する事が可能になる為に、チャネル領域の電位に対するゲート電極の制御性を高く保ちつつゲート絶縁膜を貫いて流れる電流を抑制する事が可能となる一方で、ゲート絶縁膜を誘電率の高い材料のみで形成した場合と比べるとゲート絶縁膜の幾何学的な意味の厚さを薄く形成する事が可能になる為に、ゲート電極から出た電気力線がゲート絶縁膜の側面から外へ漏れる事に起因する、殊にソース領域近傍のチャネル領域の電位に対するゲート電極の制御性の低下を抑制する事が可能となる。このゲート絶縁膜側面からの電気力線の漏れの問題は、ショットキー型電界効果トランジスターに於いては、ソース領域とチャネル領域との間に形成されるショットキー障壁が厚くなる事に起因する抵抗の増大を引き起こし、高電流駆動力実現の大きな妨げとなる。本発明の半導体装置に於いてはこの問題が抑制される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を図示の実施形態に沿って説明する。
【００１３】
上記目的を達成する為に本発明は、ショットキー型電界効果トランジスターでゲート絶縁膜が異なる誘電率を持つ膜の積層よりなる素子と、その様な素子であり且つ積層をなすゲート絶縁膜の内で誘電率の低い方以上の誘電率のゲート側壁絶縁膜を持つ素子とを提供する。
【００１４】
本発明の電界効果トランジスターに於いては、ゲート絶縁膜が誘電率の高い材料と低い材料との積層になっているので、ゲート絶縁膜全体を従来通りに酸化シリコンで形成した場合と比べると幾何学的な意味の膜厚を厚く形成する事が可能となり、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲートリーク電流を抑制する事が可能となる。また、ゲート絶縁膜全体を高誘電体材料で形成した場合と比べると幾何学的な意味の膜厚を薄く形成する事が可能となるので、上述した様なゲート電極から出た電気力線がゲート絶縁膜の側面から横へ漏れる効果は抑制される。従って高い電流駆動力が得られる。更に積層であるゲート絶縁膜の内で基板に近い方の膜の誘電率を基板から遠い方の膜の誘電率より低く設定すると、ゲート絶縁膜を横に貫く電気力線に依るソース領域とチャネル領域との容量結合は弱められるので、この容量結合が従来の酸化シリコンでゲート絶縁膜が形成されている場合と比べて大きい事に起因した、ソース領域とチャネル領域との間に形成されるショットキー障壁が厚くなる事に依る抵抗の増大及びその結果としての電流駆動力の減少が抑制される。ゲート絶縁膜が誘電率3.9の膜(例えば酸化シリコン)と誘電率20の膜(例えば二酸化ハフニウム膜)との積層であるとして、ゲート絶縁膜の全酸化膜換算膜厚を一定値1 nmに保って、各々の膜の厚さを変えた場合のドレイン電流のゲート絶縁膜の幾何学的な厚さに対する依存性のシミュレーション結果を図１に示す。このシミュレーション結果はチャネル長35 nm、ゲート絶縁膜の全酸化膜換算膜厚 = 1 nm、ゲート電極とソース・ドレイン領域との重なり長 = 2 nmの素子のドレイン電圧(VD) = ゲート電圧(VG) = 1 Vに於けるドレイン電流の単位幅(1ミクロン)あたりの値である。そして図中のCase1はゲート絶縁膜の基板に近い方の膜の誘電率が低く基板から遠い方の膜の誘電率が高い場合、Case２はゲート絶縁膜の基板に近い方の膜の誘電率が高く基板から遠い方の膜の誘電率が低い場合、Case３はゲート絶縁膜が誘電率 = 3.9の膜の単層である場合、Case４はゲート絶縁膜が誘電率 = 20の膜の単層である場合、の結果である。また、この図の横軸はゲート絶縁膜全体の幾何学的な意味での膜厚である。このシミュレーションに於いてはゲート絶縁膜の全酸化膜換算膜厚を一定に保って積層を成す各々の膜の厚さを変えているので、ゲート絶縁膜の幾何学的な意味の膜厚は様々な値となる。この図を見ると、ゲート絶縁膜を高誘電率材料膜の単層から積層膜にして幾何学的な意味の膜厚を薄くする事は電流駆動力の向上に効果的である事や、積層ゲート絶縁膜を成す膜の内で基板に近い方の膜を誘電率の低い材料で形成し、基板から遠い方の膜を誘電率の高い材料で形成する事は電流駆動力の向上に更に効果的である事が判る。
【００１５】
次に、この様な積層ゲート絶縁膜構造に加えて高誘電体材料よりなるゲート側壁絶縁膜を設けた場合を考える。ゲート側壁絶縁膜を持つ二層の積層ゲート絶縁膜素子の、ドレイン電流値のシミュレーション結果を図２に示す。このシミュレーション結果はチャネル長35 nm、ゲート絶縁膜の全酸化膜換算膜厚 = 1 nm、ゲート側壁絶縁膜の厚さ = 10 nm、の素子のドレイン電圧(VD) = ゲート電圧(VG) = 1 Vに於けるドレイン電流の単位幅(1ミクロン)あたりの値であり、ゲート側壁絶縁膜を設けているのでゲート電極とソース・ドレイン領域との間には2 nmのオフセットがあるとしている。そして図中のCase５は積層ゲート絶縁膜の基板に近い方の膜の誘電率が3.9で基板から遠い方の膜の誘電率が20である場合、Case６は積層ゲート絶縁膜の基板に近い方の膜の誘電率が20で基板から遠い方の膜の誘電率が3.9である場合であって、ゲート側壁絶縁膜の誘電率 = 3.9の場合、ゲート側壁絶縁膜の誘電率 = 20の場合、についての条件は各々図中に記載された通りである。また、この図の横軸はゲート絶縁膜全体の幾何学的な意味での膜厚である。このシミュレーションに於いてはゲート絶縁膜の全酸化膜換算膜厚を一定に保って積層を成す各々の膜の厚さを変えているので、ゲート絶縁膜の幾何学的な意味の膜厚は様々な値となる。この図を見ると、ゲート絶縁膜の幾何学的な厚さが4 nm程度より薄い場合にはゲート側壁絶縁膜の誘電率を高める事で、基板に近い方のゲート絶縁膜の誘電率が基板から遠い方のゲート絶縁膜の誘電率より低い素子に於いては電流駆動力が高まる事、ゲート絶縁膜の幾何学的な厚さが3 nmないし3.5 nm程度より薄い場合にはゲート側壁絶縁膜の誘電率を高める事で、積層ゲート絶縁膜を成す各層の誘電率の大小に依らずに電流駆動力が高まる事、が判る。それ故、ゲート側壁絶縁膜の誘電率を高める事は電流駆動力の向上に効果的である事が判る。この事の理由は以下に記す様に、異なる誘電率を持つ物質の界面に於ける電気力線の屈折である。異なる誘電率を持つ物質の界面の極めて近傍に於ける電気力線の様子を図３に模式的に示す。静電気学で良く知られている様に、異なる誘電率を持つ物質の界面に於ける、電気力線(図中に矢印で示す)と界面(図中に実線で示す)の法線(図中に点線で示す)との為す角、より正確にはその点に於ける電気力線の接線と界面の法線との為す角、の正接(タンジェント)の比は両物質の誘電率の比に等しくなる。それ故、電気力線は、両物質の内で誘電率の低い方に於いては界面に垂直に近く、誘電率の高い方に於いては界面に平行に近く、界面と交わる事が判る。この事が本質である。
【００１６】
先ず積層ゲート絶縁膜の内で基板から遠い方の膜の誘電率が基板に近い方の膜の誘電率より低い場合を考える。ソース領域近傍の拡大図を模式的に図４に示す。上下のゲート絶縁膜の界面(図中に界面Ａと記す)及び基板から遠い方のゲート絶縁膜とゲート側壁絶縁膜との界面(図中に界面Ｂと記す)とに於ける電気力線の屈折に依り、ゲート電極から出た電気力線はソース領域とチャネル領域との境界の近傍に集まる。この事はその領域とゲート電極との間に形成される容量結合が強まる事、すなわちソース近傍のチャネル領域の電位に対するゲート電極の制御性が高まる事を意味する。この事に依り、ソース領域とチャネル領域との間に形成されるショットキー障壁の厚さが薄くなる事で抵抗が下がり、その結果として電流駆動力が高まる。なお、ここでは基板に近い方のゲート絶縁膜の誘電率とゲート側壁絶縁膜の誘電率とはほぼ等しいとしてそれらの界面(図中に界面Ｃと記す)に於いては電気力線の屈折は無い様に描いたがこの事は本質ではない。両者の誘電率が異なっていてこの界面に於いても屈折が生じたとしても同様の効果が得られる。
【００１７】
次に積層ゲート絶縁膜の内で基板に近い方の膜の誘電率が基板から遠い方の膜の誘電率より低い場合を考える。ソース領域近傍の拡大図を模式的に図５に示す。上下のゲート絶縁膜の界面(図中に界面Ａと記す)及び基板に近い方のゲート絶縁膜とゲート側壁絶縁膜との界面(図中に界面Ｂと記す)とに於ける電気力線の屈折に依り、ゲート電極から出た電気力線はソース領域とチャネル領域との境界の近傍に集まる。この事はその領域とゲート電極との間に形成される容量結合が強まる事、すなわちソース近傍のチャネル領域の電位に対するゲート電極の制御性が高まる事を意味する。この事に依り、ソース領域とチャネル領域との間に形成されるショットキー障壁の厚さが薄くなる事で抵抗が下がり、その結果として電流駆動力が高まる。なお、ここでは基板から遠い方のゲート絶縁膜の誘電率とゲート側壁絶縁膜の誘電率とはほぼ等しいとしてそれらの界面(図中に界面Ｃと記す)に於いては電気力線の屈折は無い様に描いたがこの事は本質ではない。両者の誘電率が異なっていてこの界面に於いても屈折が生じたとしても同様の効果が得られる。
【００１８】
これらの二つの場合に、ゲート側壁絶縁膜の誘電率を、積層ゲート絶縁膜をなすいずれの膜の誘電率よりも高く設定しておくと図４ないし図５の界面Ｃと記した界面に於いても電気力線はゲート側壁絶縁膜に入ると下向きに屈折し、また界面Ｂと記した界面に於ける屈折は著しくなるので、ゲート電極から出た電気力線は、ソース領域近傍のチャネル領域に更に有効に集められる事になる。従ってゲート側壁絶縁膜の誘電率を、積層ゲート絶縁膜をなすいずれの膜の誘電率よりも高く設定する事は好ましい。
【００１９】
図２を見ると、ゲート絶縁膜の幾何学的な意味の膜厚が厚くなるとゲート側壁絶縁膜の誘電率が高い場合の方が電流は小さくなっている。この事の理由は次の事である。      図２に結果を示したシミュレーションに於いてはゲート絶縁膜の全酸化膜換算膜厚は一定としているので、ゲート絶縁膜の幾何学的な膜厚が厚いと言う事は、積層ゲート絶縁膜の内で誘電率の低い方の膜の厚さが極めて薄い事を意味する。図４ないし図５に於いては積層ゲート絶縁膜の二つの膜はほぼ同じ厚さに描いてあるが、両者の内の一方が極めて薄い場合には、電気力線の形に着目する限り、その薄い方の膜は存在しないのと同じ事になる。すなわちゲート絶縁膜が誘電率の高い方の膜のみよりなる単層ゲート絶縁膜の場合と同じになる。この場合には上に述べた電気力線が屈折に依りソース領域とチャネル領域との近傍に集められる効果は極めて弱くなる。その一方で、ゲート側壁絶縁膜の誘電率を高めると、ゲート側壁絶縁膜を貫く電気力線に依りソース領域とその近傍のチャネル領域との間に形成される容量結合(図６に模式的に示す)は強まる。この事は上に述べたゲート絶縁膜の誘電率を高める事の問題点と同様に、ソース領域近傍のチャネル領域の電位をソース領域の電位に近づける事を意味するので、それに依ってソース領域とチャネル領域との間に形成されるショットキー障壁を厚くし、その結果として電流駆動力を低下させる事になる。この事と上に述べた電気力線の絞られる効果が低減する事との結果として、ゲート絶縁膜の幾何学的な意味での膜厚が厚い場合にはゲート側壁絶縁膜の誘電率を高める事に依り電流駆動力が低下する。この様に積層ゲート絶縁膜の内で誘電率の低い方の膜が極端に薄い場合には、ゲート側壁絶縁膜の誘電率を高める事に依り電流駆動力は低下するが、それ以外の場合にはゲート側壁絶縁膜の誘電率を高くする事は電流駆動力の向上に繋がるので好ましい。
【００２０】
また、図２を見るとゲート側壁絶縁膜に高誘電体材料を用いた場合に、積層ゲート絶縁膜の内で基板に近い方の膜の誘電率が基板から遠い方の膜の誘電率より低い場合の方が、逆の場合より電流が大きい事が判る。この事の理由は次の通りである。積層ゲート絶縁膜の内で基板に近い方の膜の誘電率が基板から遠い方の膜の誘電率より低い場合(ソース領域の近傍に於ける電気力線を模式的に図５に示す)と誘電率の大小が逆の場合(ソース領域の近傍に於ける電気力線を模式的に図４に示す)とを比べると、ゲート端から少し離れたゲート電極下面から出た電気力線の形が異なっている。殊に積層ゲート絶縁膜中の上の膜に於ける電気力線を見ると、上に述べた電気力線の屈折に伴って、積層ゲート絶縁膜の内で基板に近い方の膜の誘電率が基板から遠い方の膜の誘電率より低い場合(図５)の方が、誘電率の大小が逆の場合(図４)より広い範囲の電気力線が収束しているのが分かる。この事に依り、積層ゲート絶縁膜の内で基板に近い方の膜の誘電率が基板から遠い方の膜の誘電率より低い場合(図５)の方が、誘電率の大小が逆の場合(図４)より、ソース領域近傍のチャネル領域に多くの電気力線が集まる事になる。それに依ってソース領域とチャネル領域との間に形成されるショットキー障壁は薄くなり、その結果として電流駆動力が向上される。以上に述べた様にゲート側壁絶縁膜の有無や誘電率に関わらず積層ゲート絶縁膜は、基板から遠い方の膜の誘電率が基板に近い方の膜の誘電率より高い事が好ましい。
【００２１】
なお、以上に述べた電気力線の屈折の議論に依り、電気力線がソース端近傍のチャネル領域上に集められる為には、ソース・ドレイン領域とチャネル領域との境界は、ゲート絶縁膜端よりチャネル中央から離れた位置に在る事が大切である。すなわち、ゲート側壁絶縁膜の一部はソース領域とドレイン領域との間の領域の上に存在する事が好ましい。また、ゲート絶縁膜とゲート側壁絶縁膜との界面（図４と図５との界面Ｂ）に於ける電気力線の屈折もまた、ソース近傍のチャネル領域への電気力線の収束に本質であるので、図７に模式的に構造を示す様にゲート絶縁膜はゲート電極の下に収まっていて、ゲート側壁絶縁膜はゲート絶縁膜の側面と接している方が、図８に模式的に構造を示す様にゲート絶縁膜がゲート側壁絶縁膜の下にも存在していて、ゲート側壁絶縁膜はゲート絶縁膜の上面と接しているより好ましい。但し図８に模式的に構造を示した様にゲート絶縁膜がゲート側壁絶縁膜の下にも存在している構造であっても、ゲート絶縁膜を積層にしておけば、全体を高誘電体材料で形成した場合と比較して幾何学的な意味のゲート絶縁膜厚を薄くする事ができるので、ゲート絶縁膜側面から電気力線の漏れる事は抑制され、電流駆動力の向上に繋がる。またこの場合も、ゲート絶縁膜を貫く電気力線に依るソース領域とチャネル領域との間に形成される容量結合の抑制に鑑みると、積層ゲート絶縁膜の内で基板から遠い方の膜の誘電率が、基板に近い方の膜の誘電率より高い事が好ましい。また、この様にゲート絶縁膜がゲート側壁絶縁膜の下にも存在している構造の場合には上に述べた電気力線がソース端近傍のチャネル領域に集められる効果は弱まるので、ソース・ドレイン領域とゲート電極との間にオフセットが存在する事は好ましくなく、両者の間に重なりが存在する方が好ましい。
【００２２】
以上説明した様に、本発明のショットキー型電界効果トランジスターに於いては、ゲート絶縁膜を誘電率の高い材料よりなる膜と、誘電率の低い材料よりなる膜との積層とする事に依りゲート絶縁膜が高誘電体材料の単層である場合と比べてゲート絶縁膜の幾何学的な厚さを薄くし、ゲート絶縁膜の側面からの電気力線の漏れを抑制する事、積層ゲート絶縁膜の内の基板に近い方の膜の誘電率を低く設定する事でソース領域とチャネル領域との間に形成される容量結合を抑制する事、誘電率の高いゲート側壁絶縁膜を設ける事で電気力線の屈折に依りソース領域近傍のチャネル領域上に、ゲート電極から出た電気力線を集めてその領域の電位に対するゲート電極の制御性を高める事、に依りソース領域とチャネル領域との間に形成されるショットキー障壁を薄くして抵抗を減らし、その結果として高い電流駆動能力が実現される。従って高速動作の可能な高性能の微細な素子が提供される。
【００２３】
以下図面を用いて本発明の実施形態を詳細に説明する。尚、本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【００２４】
（実施形態１）
図９は本発明の電界効果トランジスターの断面図である。本実施形態ではNチャネル電界効果トランジスターを例に取って示す。不純物の導電型を逆にすればPャネル電界効果トランジスターの場合にもまったく同様であり、また光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を注入する等の方法を用いれば相補型電界効果トランジスターの場合も全く同様の効果が得られる。
【００２５】
この電界効果トランジスターは、ショットキー型電界効果トランジスターであり、ゲート絶縁膜９が酸化シリコンよりなる膜７と金属酸化物等の高誘電体材料よりなる膜８との積層である事に特徴が有る。ここでは金属酸化物等の高誘電体材料よりなる膜８としてHfO2(二酸化ハフニウム)膜を用いたが、Hf(ハフニウム)の異なる価数の酸化物ないしは、Zr(ジルコニウム)、Ti(チタン)、Sc(スカンジウム)、Y(イットリウム)、Ta(タンタル)、Al(アルミニウム)、La(ランタン)、Ce(セリウム)、Pr(プラセオジム)、ないしはランタノイド系列の元素等の他の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜ないしはそれらの積層等の他の絶縁膜を用いてもよい。絶縁膜中に窒素が存在すると、特定の元素のみが結晶化して析出する事が抑制されるので好ましい。また、絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する半導体を用いる場合に不純物が基板中に拡散する事を抑制すると言う別の利点もあるので好ましい。
【００２６】
この様にするとゲート絶縁膜を全て従来の酸化シリコンで形成した場合と比較して、同一の酸化膜換算膜厚の下でゲート絶縁膜の幾何学的な意味の膜厚を厚く形成する事が可能となる為にゲート絶縁膜を貫いて流れる電流が抑制される。また、この様にするとゲート絶縁膜を全て金属酸化物等の高誘電体材料で形成した場合と比較して、同一の酸化膜換算膜厚の下でゲート絶縁膜の幾何学的な意味の膜厚を薄く形成する事が可能となる為にゲート電極から出た電気力線がゲート絶縁膜の側面より外へ漏れ出して、チャネル領域の電位に対するゲート電極の制御性が低下する事が抑制される。また、この様にすると基板近傍のゲート絶縁膜は誘電率の低い材料で形成されているので、ソース領域とその近傍のチャネル領域との間に形成される容量結合を弱め、この容量結合に起因してソース領域とチャネル領域との間に形成されるショットキー障壁が厚くなる事が抑制され、その結果として抵抗が低減されて高い電流駆動力が実現される。
【００２７】
またこの電界効果トランジスターは、半導体基板１上に例えばトレンチ素子分離法に依り素子分離領域２が形成されている。半導体基板１内には、例えばBイオン注入に依りNチャネル領域３が形成されている。Nチャネル領域３上には例えば酸化シリコン膜７と例えば二酸化ハフニウム膜８とに依り積層ゲート絶縁膜９が形成されており、積層ゲート絶縁膜９上には、例えば厚さ100 nmの例えば多結晶シリコンが堆積されゲート電極５が形成されている。また、ゲート電極５を挟む様に例えばシリサイド層の形成に依りソース・ドレイン領域６が形成されている。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【００２８】
次にこの電界効果トランジスターの製造方法について以下に説明する。
【００２９】
先ず図１０に示す様に半導体基板１に例えばトレンチ素子分離法に依り素子分離領域２を形成する。続いてPウエル形成領域に例えばBイオンを100 keV、2.0×1012 cm-2で注入し、その後に例えば1050℃、30秒の熱工程を施す。続いてPウエル領域中に、所望のしきい値電圧を得る為に例えばBイオンを30 keV、1.0×1012 cm-2で注入し、Nチャネル３表面の濃度を調節する。
【００３０】
次に図１１に示す様に、例えば昇温状態の酸化雰囲気に半導体基板１を曝す事に依り、例えば厚さ1 nmの酸化シリコン膜１０を形成する。
【００３１】
次に図１２に示す様に、例えばCVD法(化学的気相成長法)等の方法を用いる事に依り、酸化シリコン膜１０の上に例えば厚さ5 nmのHfO2(二酸化ハフニウム)膜１１を形成する。
【００３２】
次に図１３に示す様に、HfO2膜１１の上に例えばCVD法に依り例えば厚さ100 nmの例えばP(リン)を含む多結晶シリコン膜を堆積し、例えばRIE法(反応性イオンエッチング法)等の異方性エッチングを施す事に依り多結晶シリコン膜を加工してゲート電極５を形成する。続いて例えばRIE法等の異方性エッチングを施す事に依りHfO2膜１１及び酸化シリコン膜１０を加工して積層ゲート絶縁膜９を形成する。
【００３３】
次に、例えばスパッタ法等の方法に依り例えばEr(エルビウム)を半導体基板１全面に堆積し、熱工程を加える事に依り半導体基板１の表面にエルビウム・シリサイドよりなるソース・ドレイン領域６を形成する。続いて例えば薬液に半導体基板１を浸漬する等の方法に依り未反応のエルビウムを除去する。以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て図９に示す本発明の電界効果トランジスターを形成する。
【００３４】
本実施形態に於いてはN型電界効果トランジスターを例に取って示したが、不純物の導電型を逆にすればP型電界効果トランジスターの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型電界効果トランジスターに対しても同様である。また、それらを一部として含む半導体装置にも用いる事ができる。
【００３５】
また、電界効果トランジスターの他に、バイポーラー型トランジスターや単一電子トランジスター等の他の能動素子、ないしは抵抗体やダイオードやインダクターやキャパシター等の受動素子、ないしは例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として電界効果トランジスターを形成する場合にも用いる事ができる。OEIC(オプト・エレクトリカル・インテグレーテッド・サーキット)やMEMS(マイクロ・エレクトロ・メカニカル・システム)の一部として電界効果トランジスターを形成する場合もまた同様である。また、FIN型素子ないしパイゲート素子ないしトライゲート素子ないしゲート・オール・アラウンド素子ないし柱状構造の素子等にも同様に用いられ、同様の効果が得られる。
【００３６】
また、本実施形態では通常の半導体基板上に形成されたいわゆるバルク素子を例に取って説明したが、SOI型素子、更にはチャネル領域の両側にゲート電極を持つダブル・ゲートSOI型素子等にも同様に用いられ、同様の効果が得られる。
【００３７】
また、本実施形態では、N型半導体層を形成する為の不純物としてはPを、P型半導体層を形成する為の不純物としてはBを用いたが、N型ないしP型半導体層を形成する為の不純物として他のV族ないしIII族不純物を用いてもよい。また、不純物の導入はそれらを含む化合物の形で行ってもよい。
【００３８】
また、本実施形態では、チャネル領域への不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。またゲート電極には不純物を含有する半導体を堆積する方法を用いたが、不純物の導入は例えばイオン注入や固相拡散や気相拡散等の方法を用いて行ってもよい。不純物を含有する半導体を堆積すれば、不純物を高濃度に導入する事が可能になりその結果として抵抗が低減されると言う利点がある。またイオン注入の方法を用いればN型素子とP型素子とを持つ相補型素子を形成する場合に工程が簡略になると言う利点がある。
【００３９】
また、本実施形態では、ソース・ドレイン領域を形成する為のシリサイド層の形成にはErを用いたが他の金属を用いてもよい。但し、N型電界効果トランジスターのソース・ドレイン領域のフェルミレベルは基板に用いる半導体の伝導帯下端に近い値である事が好ましく、この観点に鑑みるとシリコン基板を用いる場合にはErを用いるのが好ましい。また、P型電界効果トランジスターのソース・ドレイン領域のフェルミレベルは基板に用いる半導体の価電子帯上端に近い値である事が好ましく、この観点に鑑みるとシリコン基板を用いる場合にはPt(白金)を用いるのが好ましい。但し、N型とP型との双方の素子を含む相補型素子を形成する場合には、フェルミレベルが基板に用いる半導体の禁制帯中央近傍に在る材料をN型とP型との双方の用いると工程が簡略になると言う利点がある。この観点に鑑みると基板にシリコンを用いた相補型素子を形成する場合にはNi(ニッケル)ないしCo(コバルト)が好ましい。また、ソース・ドレイン領域はシリサイドではなく金属を用いて形成してもよい。その場合にはソース・ドレイン領域の抵抗が更に低減されると言う利点がある。但し、本実施形態に示した様にソース・ドレイン領域をシリサイドで形成すればソース・ドレイン領域をゲート電極ないし素子分離領域に対して自己整合的に形成する事が可能であるので工程が簡略になると言う利点がある。
【００４０】
また、本実施形態では、ソース・ドレイン形成領域への不純物導入には言及していないが、ソース・ドレイン形成領域に不純物を導入してもよい。殊に、ソース・ドレイン形成領域にチャネル領域とは逆の導電型の不純物を高濃度に導入する事は、ソース・ドレイン領域とチャネル領域との間に形成されるショットキー障壁を薄くする事に依り抵抗を低下させるので好ましい。
【００４１】
また、本実施形態では、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。但し、本実施形態の様にソース・ドレイン領域をシリサイド層で形成する場合には、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行うとソース・ドレイン領域をゲート電極ないし素子分離領域に対して自己整合的に形成する事が可能であるので工程が簡略になると言う利点がある。
【００４２】
また、SOI素子を形成する場合のチャネル領域の不純物濃度は完全空乏型素子となる様に設定しても部分空乏型素子となる様に設定しても良い。完全空乏型素子となる様に設定するとチャネル領域の不純物濃度が低く抑えられるのでモビリティーが向上し、電流駆動能力が更に向上すると言う利点が得られるし、寄生バイポーラー効果が抑制されると言う別の利点も得られるので好ましい。
【００４３】
また、本実施形態では、ゲート電極は多結晶シリコンを用いたが、単結晶シリコンや非晶質シリコン等の半導体、高融点金属ないしは必ずしも高融点とは限らない金属、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。金属ないし金属を含む化合物でゲート電極を形成するとゲート抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属でゲートを形成すると酸化反応が進みにくいので、ゲート絶縁膜とゲート電極との界面の制御性が良いと言う利点も有る。また、ゲート電極の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。
【００４４】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。殊にゲート電極が金属を含む材料で形成されている場合等、製造工程の途中でゲート電極を保護する必要が在る場合等はゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は大切である。
【００４５】
また、本実施形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いてゲート電極を形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。
【００４６】
また、本実施形態では、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部を測った長さの方が下部を測った長さより長いアルファベットの「T」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
【００４７】
また、本実施形態では、ゲート電極の上面は基板表面に平行な平面としたが、この事に必然性はなく、ゲート電極の上面が基板表面に対して傾斜している、ないしは上面が曲面である、ないしは上面が角を持つとしても同様の効果が得られる。
また、本実施形態では、積層ゲート絶縁膜の内で基板に近い方の膜は酸化シリコンとしたが、この事に必然性はなく、窒化シリコンないし酸化窒化シリコン等としても良い。但し、この膜を酸化シリコンで形成するとキャリアのモビリティーが向上するので電流駆動能力が更に向上すると言う利点がある。また、絶縁膜中や半導体基板との界面に存在する電荷や準位等が少ない事が望ましいので、この事に鑑みると半導体基板と接する膜には酸化シリコンを用いる事が好ましい。一方、ゲート電極に不純物を含有する半導体を用いた場合に於いてゲート電極中の不純物がチャネル領域に拡散する事を防ぐと言う観点から考えると、窒素の存在に依り不純物の拡散が抑制される事が知られているので窒化シリコンないし酸化窒化シリコンを用いる事が好ましい。またこれらの膜の形成方法は例えば昇温状態の酸素気体に曝すないしは堆積等の方法を用いる事に依り可能であるし、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り絶縁膜中に窒素を導入してもよい。この場合に於いて昇温を伴わない励起状態の窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
【００４８】
また、絶縁膜の形成方法はCVD法に限るものではなく、蒸着法ないしスパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。なお、本発明の方法はゲート絶縁膜を誘電率の高い材料と低い材料との積層にする事で、誘電率の高い材料のみでゲート絶縁膜を形成した場合に比べてゲート絶縁膜の幾何学的な意味の膜厚を薄くする事に依り、ゲートから出た電気力線がゲート絶縁膜の側面から外へ漏れる事の防止を図っている。それ故、誘電率の高い膜は従来の素子のゲート絶縁膜に用いられていた酸化シリコンと比較して十分に誘電率の高い例えば金属酸化物等の材料を用いる場合に特にその効果が著しい。
【００４９】
また、本実施形態では積層ゲート絶縁膜の内で半導体基板から遠い方の膜の誘電率が、半導体基板に近い方の膜の誘電率より高いとしたが、この大小関係は逆でもよい。但し、ゲート絶縁膜を貫く電気力線に依ってソース領域とチャネル領域との間に形成される容量結合を弱めると言う観点に鑑みると本実施形態の様に半導体基板から遠い方の膜の誘電率の方が高い事が好ましい。
【００５０】
また、本実施形態ではゲート絶縁膜は二層の積層としたが、三層以上の積層となる様に形成してもよい。
【００５１】
また、ゲート絶縁膜を形成する絶縁膜等の厚さは本実施形態の値に限るものではない。更に、ゲート絶縁膜は一様な厚さを持つとしたが、この事は本質的ではない。
【００５２】
また、本実施形態では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【００５３】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜等の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず例えば薬液処理ないしは反応性の気体に曝す等の方法でゲート電極下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依りゲート電極下端角部の電場が緩和されるので好ましい。
【００５４】
また、本実施形態では、層間絶縁膜には言及していないが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００５５】
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【００５６】
また、本実施形態では、配線の為の金属層の形成には言及していないが、例えばCu(銅)等の金属を用いる事ができる。殊にCuは低効率が低いので好ましい。
【００５７】
なお、本実施形態ないし変形例に於いては単一のトランジスターのみの構造を示したが、ここに示した実施形態は単一のトランジスターの場合に限定されるものではなく、かつ同様の効果が得られる事は無論である。
【００５８】
（実施形態２）
次に本発明の半導体装置の他の実施形態を説明する。
【００５９】
本実施形態の半導体装置を図１４に示す。この電界効果トランジスターは、ショットキー型電界効果トランジスターであり、ゲート絶縁膜９が酸化シリコンよりなる膜７と金属酸化物等の高誘電率材料よりなる膜８との積層であり、金属酸化物等の高誘電率材料よりなるゲート側壁絶縁膜１２を有する事に特徴が有る。この様にするとソース・ドレイン領域を形成する為のシリサイド化反応時にソース・ドレイン領域とゲート電極とが短絡するいわゆるブリッジングが防止されると言う利点がある。また、上に述べた様に電気力線の屈折に依ってゲート電極から出た電気力線がソース領域近傍のチャネル領域に集められ、その領域の電位に対するゲート電極の制御性が向上し、その為にソース領域とチャネル領域との間に形成されるショットキー障壁が薄くなって抵抗が減少し、その結果として高い電流駆動力が得られると言う利点がある。
【００６０】
またこの電界効果トランジスターは、半導体基板１上に例えばトレンチ素子分離法に依り素子分離領域２が形成されている。半導体基板１内には、例えばBイオン注入に依りNチャネル領域３が形成されている。Nチャネル領域３上には例えば酸化シリコン膜７と例えば二酸化ハフニウム膜８とに依り積膜ゲート絶縁膜９が形成されており、積層ゲート絶縁膜９上には、例えば厚さ100 nmの例えばW(タングステン)等の高融点金属が堆積されゲート電極５が形成されている。また、ゲート電極５を挟む様に例えば二酸化ハフニウムのゲート側壁絶縁膜１２が形成され、ゲート側壁絶縁膜１２を挟む様にシリサイド層の形成に依りソース・ドレイン領域６が形成されている。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【００６１】
次にこの電界効果トランジスターの製造方法について以下に説明する。
【００６２】
実施形態１の図１２に示す工程に引き続いて図１５に示す様に、HfO2膜１１の上に例えばCVD法に依り例えば厚さ100 nmの例えばW(タングステン)膜１４を堆積し、続いてW膜１４の上に例えばCVD法等の方法に依り例えば厚さ10 nmの例えば窒化シリコン膜１３を堆積する。
【００６３】
次に図１６に示す様に、例えばRIE法等の異方性エッチングを施す事に依り窒化シリコン膜１３とW膜１４とを加工してゲート電極５を形成する。続いて例えばRIE法等の異方性エッチングを施す事に依りHfO2膜１１及び酸化シリコン膜１０を加工して積層ゲート絶縁膜９を形成する。
【００６４】
次に図１７に示す様に、例えばCVD法等の方法に依り例えば厚さ10 nmの例えばHfO2膜を堆積する。そして例えばRIE法等の異方性エッチングを施す事に依りHfO2膜を加工してゲート側壁絶縁膜１２を形成する。
【００６５】
次に、例えばスパッタ法等の方法に依り例えばErを半導体基板１全面に堆積し、熱工程を加える事に依り半導体基板１の表面にエルビウム・シリサイドよりなるソース・ドレイン領域６を形成する。続いて例えば薬液に半導体基板１を浸漬する等の方法に依り未反応のエルビウムを除去する。以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て図１４に示す本発明の電界効果トランジスターを形成する。
【００６６】
本実施形態に於いてはゲート側壁絶縁膜は、積層ゲート絶縁膜の内の誘電率の高い方の膜を形成する材料と同一の材料を用いて形成したが、この事は本質では無く異なる材料を用いてもよい。ただし、上に述べた電気力線の屈折の議論に鑑みると側壁を形成する材料の誘電率は、積層ゲート絶縁膜を形成する最も基板に近い膜と次に基板に近い膜との内で誘電率の低い方の材料の誘電率以上である必要があり、更に上に述べた様にそれら二層のいずれの誘電率よりも高い事が好ましい。またゲート側壁絶縁膜の厚さ等の具体的な値は本実施形態の値に限るものではない。
【００６７】
また、本実施形態に於いては積層ゲート絶縁膜の内で半導体基板から遠い方の膜の誘電率が、半導体基板に近い方の膜の誘電率より高いとしたが、この大小関係は逆でもよい。但し、上にも述べた様に電気力線の屈折に依り、ゲート電極から出た電気力線がソース領域近傍のチャネル領域に有効に集められると言う観点に鑑みると本実施形態の様に半導体基板から遠い方の膜の誘電率の方が高い事が好ましい。
【００６８】
本実施形態に於いては、ソース・ドレイン領域形成の為のシリサイド工程時にゲート電極を保護する為にゲート電極上に形成する絶縁膜として窒化シリコンを用いたが、この材料は窒化シリコンに限るものでは無く他の材料を用いても良い。但し、シリサイド工程の前には基板に例えば希弗化水素酸処理等の処理を施して表面に形成されている自然酸化シリコン膜を除去する事が好ましい。この事に鑑みるとゲート電極の上に形成する膜には弗化水素酸との反応性の弱い例えば窒化シリコン等の材料を用いる事が好ましい。
【００６９】
本実施形態に於いても実施形態１に記した様な種々の変形が可能であり、同様の効果が得られる。
【００７０】
（実施形態３）
次に本発明の半導体装置の更に他の実施形態を説明する。
【００７１】
本実施形態の半導体装置を図１８に示す。この電界効果トランジスターは、ショットキー型電界効果トランジスターであり、ゲート絶縁膜９が酸化シリコンよりなる膜７と金属酸化物等の高誘電率材料よりなる膜８との積層であり、金属酸化物等の高誘電率材料よりなるゲート側壁絶縁膜１２を有し、且つ積層ゲート絶縁膜の内で酸化シリコンよりなる膜７のゲート端部分に空隙１５を有する事に特徴が有る。この様にするとソース・ドレイン領域を形成する為のシリサイド化反応時にソース・ドレイン領域とゲート電極とが短絡するいわゆるブリッジングが防止されると言う利点がある。また、上に述べた様に電気力線の屈折に依ってゲート電極から出た電気力線がソース領域近傍のチャネル領域に集められる際に、空隙は誘電率が極めて低いので更に有効に集められ、その領域の電位に対するゲート電極の制御性が更に向上し、その為にソース領域とチャネル領域との間に形成されるショットキー障壁が更に薄くなって抵抗が更に減少し、その結果として更に高い電流駆動力が得られると言う利点がある。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【００７２】
次にこの電界効果トランジスターの製造方法について以下に説明する。
【００７３】
実施形態２の図１６に示す工程に引き続いて図１９に示す様に、例えば薬液に浸漬する等の方法に依り、ゲート端近傍のみ前記酸化シリコン膜１０を除去する。
【００７４】
以後は実施形態２の図１７以降に示す工程と同様である。
【００７５】
本実施形態に於いては積層ゲート絶縁膜の内で半導体基板から遠い方の膜の誘電率が、半導体基板に近い方の膜の誘電率より高いとしたが、この大小関係は逆でもよく、その場合には図２０に示す様に積層ゲート絶縁膜の内で半導体基板から遠い方の膜のゲート端近傍に空隙１５が形成される。いずれであっても積層ゲート絶縁膜の内の半導体基板に最も近い膜と次に近い膜との内で誘電率の低い方の膜のゲート端近傍に空隙を設けると、上にも述べた様に、電気力線の屈折に依ってゲート電極から出た電気力線がソース領域近傍のチャネル領域に集められる際に、空隙は誘電率が極めて低いので更に有効に集められ、その領域の電位に対するゲート電極の制御性が更に向上し、その為にソース領域とチャネル領域との間に形成されるショットキー障壁が更に薄くなって抵抗が更に減少し、その結果として更に高い電流駆動力が得られると言う利点がある。
【００７６】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００７７】
（実施形態４）
次に本発明の半導体装置の更に他の実施形態を説明する。
【００７８】
本実施形態の半導体装置を図２１に示す。この電界効果トランジスターは、ショットキー型電界効果トランジスターであり、ゲート絶縁膜９が酸化シリコンよりなる膜７と金属酸化物等の高誘電率材料よりなる膜８との積層であり、金属酸化物等の高誘電率材料よりなるゲート側壁絶縁膜１２を有し、且つ積層ゲート絶縁膜の内で酸化シリコンよりなる膜７はゲート側壁絶縁膜１２の下まで延在している事に特徴が有る。この様にするとソース・ドレイン領域を形成する為のシリサイド化反応時にソース・ドレイン領域とゲート電極とが短絡するいわゆるブリッジングが防止されると言う利点がある。また、ゲート側壁絶縁膜を貫く電気力線に依りソース領域とチャネル領域との間に形成される容量結合が弱められる為に、ソース領域とチャネル領域との間に形成されるショットキー障壁が薄くなって抵抗が減少し、その結果として高い電流駆動力が得られると言う利点がある。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【００７９】
次にこの電界効果トランジスターの製造方法について以下に説明する。
【００８０】
実施形態２の図１５に示す工程に引き続いて図２２に示す様に、例えば例えばRIE法等の異方性エッチングを施す事に依り窒化シリコン膜１３とW膜１４とを加工してゲート電極５を形成する。続いて例えばRIE法等の異方性エッチングを施す事に依りHfO2膜１１を加工する。
【００８１】
次に図２３に示す様に、例えばCVD法等の方法に依り例えば厚さ10 nmの例えばHfO2膜を堆積する。そして例えばRIE法等の異方性エッチングを施す事に依りHfO2膜を加工してゲート側壁絶縁膜１２を形成する。
【００８２】
次に図２４に示す様に、例えばRIE法等の異方性エッチングを施す事に依り酸化シリコン膜１０を加工して積層ゲート絶縁膜９を形成する。
【００８３】
次に、例えばスパッタ法等の方法に依り例えばErを半導体基板１全面に堆積し、熱工程を加える事に依り半導体基板１の表面にエルビウム・シリサイドよりなるソース・ドレイン領域６を形成する。続いて例えば薬液に半導体基板１を浸漬する等の方法に依り未反応のエルビウムを除去する。以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て図２１に示す本発明の電界効果トランジスターを形成する。
【００８４】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【００８５】
【図１】本発明の半導体装置を説明する為の特性図
【図２】本発明の半導体装置を説明する為の特性図
【図３】本発明の半導体装置を説明する為の模式図
【図４】本発明の半導体装置を説明する為の模式図
【図５】本発明の半導体装置を説明する為の模式図
【図６】本発明の半導体装置を説明する為の模式図
【図７】本発明の半導体装置を説明する為の模式図
【図８】本発明の半導体装置を説明する為の模式図
【図９】本発明の実施形態１にかかる電界効果トランジスターの構造を説明する為の断面図
【図１０】本発明の実施形態１にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図１１】本発明の実施形態１にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図１２】本発明の実施形態１にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図１３】本発明の実施形態１にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図１４】本発明の実施形態２にかかる電界効果トランジスターの構造を説明する為の断面図
【図１５】本発明の実施形態２にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図１６】本発明の実施形態２にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図１７】本発明の実施形態２にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図１８】本発明の実施形態３にかかる半導体装置を説明する為の断面図
【図１９】本発明の実施形態３にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図２０】本発明の実施形態３にかかる半導体装置の変形例を説明する為の断面図
【図２１】本発明の実施形態４にかかる電界効果トランジスターの構造を説明する為の断面図
【図２２】本発明の実施形態４にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図２３】本発明の実施形態４にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図２４】本発明の実施形態４にかかる電界効果トランジスターの製造工程を説明する為の断面図
【図２５】従来の電界効果トランジスターの断面図
【図２６】従来の電界効果トランジスターの問題点を説明する為の特性図
【図２７】従来の電界効果トランジスターの問題点を説明する為の特性図
【符号の説明】
【００８６】
１…半導体基板
２…素子分離領域
３…チャネル領域
４…金属酸化物よりなるゲート絶縁膜
５…ゲート電極
６…ソース・ドレイン領域
７…酸化シリコン膜
８…金属酸化物膜
９…積層ゲート絶縁膜
１０…酸化シリコン膜
１１…二酸化ハフニウム膜
１２…ゲート側壁絶縁膜
１３…窒化シリコン膜
１４…タングステン膜
１５…空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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