(57)【要約】【課題】  チャネル領域のダメージを抑制しつつ、半導体層の側壁にチャンネルを持たせるとともに、チャンネルが形成される半導体層の膜厚制御を安定して行えるようにする。【解決手段】  絶縁膜１５、第１半導体層１４および下地半導体層１３をパターニングすることにより、第１半導体層１４および下地半導体層１３の側壁を露出させ、第２半導体層１６を選択エピタキシャル成長させることにより、第１半導体層１４および下地半導体層１３の側壁に第２半導体層１６を選択的に成膜し、第１半導体層１４をエッチング除去した後、第２半導体層１６の側壁を介して第２半導体層１６上に跨るように配置されたゲート電極１８を絶縁層１２上に形成する。【選択図】      図７
2006245039.tif 000002
【特許請求の範囲】
【請求項１】
エピタキシャル成長にて成膜された側壁に成膜面を有する半導体層と、
前記半導体層の側壁に配置されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記半導体層は絶縁層上に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層は歪半導体層であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電極は、前記半導体層上に跨るようにして前記半導体層の両側の側壁に形成されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記半導体層は凸状、フィン状、枡状または網目状であることを特徴とする請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
絶縁体上に形成された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、
前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、
前記第２半導体層を前記絶縁体上に残したまま、前記第１半導体層を前記絶縁体から除去する工程と、
前記第２半導体層の成膜面上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第２半導体層を前記第１半導体層の側壁に成膜する前に、前記絶縁体上に形成された第１半導体層の熱処理を行うことにより、前記第１半導体層をリラックスさせる工程をさらに備えることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
絶縁体上に形成された下地半導体層上に第１半導体層をエピタキシャル成長にて成膜する工程と、
前記下地半導体層および前記第１半導体層をパターニングすることにより、前記下地半導体層および前記第１半導体層の側壁を露出させる工程と、
前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、
前記第２半導体層を前記絶縁体上に残したまま、前記第１半導体層を前記絶縁体から除去する工程と、
前記第２半導体層の成膜面上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第１半導体層を除去した後、前記下地半導体層を熱酸化する工程をさらに備えることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と、
前記半導体基板上に成膜された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、
前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、
前記第２半導体層を前記絶縁体上に残したまま、前記第１半導体層を前記半導体基板から除去する工程と、
前記第２半導体層の成膜面上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層に段差を形成することにより、前記第１半導体層の側壁を露出させる工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を、前記第１半導体層の側壁にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空隙を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空隙内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層の成膜面上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層上の一部の領域に配置された第２半導体層を選択エピタキシャル成長にて成膜する工程と、
前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな第３半導体層を、前記第２半導体層の側壁にエピタキシャル成長にて成膜する工程と、
前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな材料で構成され、前記第３半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層または前記第２半導体層の一部を露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層および前記第２半導体層を選択的にエッチングすることにより、前記第１半導体層および前記第２半導体層が除去された空隙を前記半導体基板と前記第３半導体層との間に形成する工程と、
前記空隙内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第３半導体層の成膜面上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第３半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２半導体層に食い込むように前記ソース層または前記ドレイン層に接続された配線層を形成する工程をさらに備えることを特徴とする請求項６から１２のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、半導体層の側壁にチャネルを持つ電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、Ｓｉ基板上にＳｉのフィン構造を形成し、フィンの側壁に沿ってゲート電極を配することにより、電流駆動能力を確保しつつ、トランジスタの集積度を向上させる方法が開示されている（非特許文献１）。
【非特許文献１】Ｅｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔ  ｏｆ  ｔｈｅ  ２００３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，２００３，ｐｐ．２８０−２８１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のフィン型トランジスタでは、レジストパターンをマスクとしたドライエッチングにて、チャネル領域となるフィン構造が形成されていた。このため、ドライエッチング時のダメージによってチャネル領域に欠陥が発生し、界面準位の増加やモビリティーの劣化を招くことから、電界効果型トランジスタの電気的特性が劣化するという問題があった。また、チャネル領域となるフィン構造はフォトエッチングにて形成されるため、フィンの厚さにばらつきが発生し易い上に、チャネル領域となるフィンの厚さがフォトリソグラフィー時の露光波長によって制限されるため、フィンの薄膜化に限界があるという問題があった。
【０００４】
そこで、本発明の目的は、チャネル領域のダメージを抑制しつつ、半導体層の側壁にチャンネルを持たせるとともに、チャンネルが形成される半導体層の膜厚制御を安定して行うことが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、エピタキシャル成長にて成膜された側壁に成膜面を有する半導体層と、前記半導体層の側壁に配置されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００６】
これにより、半導体層の側壁にチャンネルを持たせた上で、エピタキシャル成長にて成膜された成膜面上にチャンネルを配置することが可能となる。このため、半導体層の側壁にチャンネルを持たせた場合においても、ドライエッチングによるダメージがチャンネルに及ばないようにすることができ、チャネル領域に欠陥が発生することを防止することが可能となることから、チャネル領域における界面準位の増加やモビリティーの劣化を抑制することができる。この結果、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
【０００７】
また、半導体層の側壁にチャンネルを持たせた場合においても、チャンネルが形成される半導体層の膜厚をエピタキシャル成長にて制御することができ、半導体層の膜厚を薄膜化することを可能としつつ、半導体層の膜厚制御を安定して行うことができる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層は絶縁層上に配置されていることを特徴とする。
【０００８】
これにより、ラッチアップを防止しつつ、ソース／ドレイン接合容量を低減することが可能となり、低消費電力化および高速化を図ることが可能となるとともに、低電圧駆動を容易に実現することができる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層は歪半導体層であることを特徴とする。
【０００９】
これにより、半導体層に歪を持たせた上で、半導体層の側壁に設けられた成膜面にチャンネルを持たせることが可能となり、製造工程の煩雑化を抑制しつつ、トランジスタのモビリティーを向上させることができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、前記半導体層上に跨るようにして前記半導体層の両側の側壁に形成されていることを特徴とする。
【００１０】
これにより、半導体層の側壁に設けられた成膜面にチャンネルを持たせることを可能としつつ、半導体層の両側からトランジスタを駆動することが可能となり、トランジスタの集積度を向上させることを可能としつつ、電流駆動能力を上昇させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層は凸状、フィン状、枡状または網目状であることを特徴とする。
【００１１】
これにより、半導体層に跨るようにゲート電極を配置することで、半導体層の側壁に設けられた成膜面にチャンネルを持たせることを可能としつつ、半導体層の両側からトランジスタを駆動することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電流駆動能力を上昇させることが可能となるとともに、トランジスタの集積度を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、前記第２半導体層を前記絶縁体上に残したまま、前記第１半導体層を前記絶縁体から除去する工程と、前記第２半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１３】
これにより、第１半導体層の側壁に第２半導体層をエピタキシャル成長させることが可能となるとともに、第１半導体層の側壁に成膜された第２半導体層の成膜面上にチャンネルを持たせることが可能となる。このため、第２半導体層の側壁にチャンネルを持たせた場合においても、ドライエッチングによるダメージがチャンネルに及ばないようにすることが可能となるとともに、チャンネルが形成される第２半導体層の膜厚をエピタキシャル成長にて制御することができる。この結果、チャネル領域に欠陥が発生することを防止することが可能となるとともに、第２半導体層の側壁にチャンネルを持たせた場合においても、第２半導体層の膜厚を薄膜化することを可能としつつ、第２半導体層の膜厚制御を安定して行うことができ、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層を前記第１半導体層の側壁に成膜する前に、前記絶縁体上に形成された第１半導体層の熱処理を行うことにより、前記第１半導体層をリラックスさせる工程をさらに備えることを特徴とする。
これにより、第１半導体層上に第２半導体層を成膜することで、第２半導体層に歪を持たせることが可能となり、製造工程の煩雑化を抑制しつつ、トランジスタのモビリティーを向上させることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された下地半導体層上に第１半導体層をエピタキシャル成長にて成膜する工程と、前記下地半導体層および前記第１半導体層をパターニングすることにより、前記下地半導体層および前記第１半導体層の側壁を露出させる工程と、前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、前記第２半導体層を前記絶縁体上に残したまま、前記第１半導体層を前記絶縁体から除去する工程と、前記第２半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、下地半導体層にて第２半導体層を絶縁体上に支持させることができ、第２半導体層を側壁に成膜させるための土台となった第１半導体層が除去された場合においても、第２半導体層が倒れることを防止することができる。このため、第２半導体層を薄膜化することが可能となるとともに、第２半導体層の側壁にチャンネルを持たせることが可能となり、電流駆動能力を確保しつつ、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層を除去した後、前記下地半導体層を熱酸化する工程をさらに備えることを特徴とする。
これにより、第１半導体層が除去された後に残存する下地半導体層を絶縁化することが可能となる。このため、下地半導体層上にゲート電極が延伸された場合においても、下地半導体層にチャネルが形成されることを防止することが可能となり、安定かつ優れた電気的特性をトランジスタに持たせることができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と、前記半導体基板上に成膜された第１半導体層をパターニングすることにより、前記第１半導体層の側壁を露出させる工程と、前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と、前記第２半導体層を前記絶縁体上に残したまま、前記第１半導体層を前記半導体基板から除去する工程と、前記第２半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１９】
これにより、第１半導体層の下地層として半導体基板を用いた場合においても、第１半導体層の側壁に第２半導体層をエピタキシャル成長させることが可能となるとともに、第１半導体層の側壁に成膜された第２半導体層の成膜面上にチャンネルを持たせることが可能となる。このため、第２半導体層の側壁にチャンネルを持たせた場合においても、ＳＯＩ基板を用いることなく、ドライエッチングによるダメージがチャンネルに及ばないようにすることが可能となるとともに、チャンネルが形成される第２半導体層の膜厚をエピタキシャル成長にて制御することができる。この結果、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、コストアップを抑制しつつ、安定かつ優れた電気的特性をトランジスタに持たせることができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層に段差を形成することにより、前記第１半導体層の側壁を露出させる工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を、前記第１半導体層の側壁にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空隙を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空隙内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２１】
これにより、第１半導体層の側壁に第２半導体層をエピタキシャル成長させることが可能となり、エピタキシャル成長にて成膜面が形成された側壁にチャンネルを持たせることが可能となるとともに、第２半導体層と第１半導体層との間のエッチング時の選択比を確保することができる。このため、第１半導体層の側壁に成膜された第２半導体層がエッチングされることを抑制しつつ、第１半導体層を選択的にエッチングすることができ、第１半導体層の側壁に成膜された第２半導体層下に空洞部を形成することが可能となる。さらに、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第１半導体層の側壁に成膜された第２半導体層が半導体基板上に脱落することを防止することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第１半導体層の側壁に成膜された第２半導体層を絶縁膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、チャンネル領域を半導体基板に対して垂直方向に延伸させることが可能となる。この結果、電流駆動能力を確保した上で、ＳＯＩトランジスタの集積度を向上させることが可能となるとともに、ＳＯＩ基板を用いることなく、フィン型トランジスタを絶縁体上に形成することができ、コストダウンを図りつつ、安定かつ優れた電気的特性をトランジスタに持たせることができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層上の一部の領域に配置された第２半導体層を選択エピタキシャル成長にて成膜する工程と、前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな第３半導体層を、前記第２半導体層の側壁にエピタキシャル成長にて成膜する工程と、前記第１半導体層および前記第２半導体層よりもエッチングレートが小さな材料で構成され、前記第３半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層または前記第２半導体層の一部を露出させる露出部を形成する工程と、前記露出部を介して第１半導体層および前記第２半導体層を選択的にエッチングすることにより、前記第１半導体層および前記第２半導体層が除去された空隙を前記半導体基板と前記第３半導体層との間に形成する工程と、前記空隙内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第３半導体層の成膜面上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第３半導体層に形成する工程とを備えることを特徴とする。
【００２３】
これにより、第２半導体層の側壁に第３半導体層をエピタキシャル成長させることが可能となり、エピタキシャル成長にて成膜面が形成された側壁にチャンネルを持たせることが可能となるとともに、第１半導体層および第２半導体層と第３半導体層との間のエッチング時の選択比を確保することができる。このため、第２半導体層の側壁に成膜された第３半導体層がエッチングされることを抑制しつつ、第１半導体層および第２半導体層を選択的にエッチングすることができ、第２半導体層の側壁に成膜された第３半導体層下に空洞部を形成することが可能となる。さらに、第３半導体層を半導体基板上で支持する支持体を設けることにより、第３半導体層下に空洞部が形成された場合においても、第２半導体層の側壁に成膜された第３半導体層が半導体基板上に脱落することを防止することが可能となる。このため、第３半導体層の欠陥の発生を低減させつつ、第２半導体層の側壁に成膜された第３半導体層を絶縁膜上に配置することが可能となり、第３半導体層の品質を損なうことなく、第３半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、チャンネル領域を半導体基板に対して垂直方向に延伸させることが可能となる。この結果、電流駆動能力を確保した上で、ＳＯＩトランジスタの集積度を向上させることが可能となるとともに、ＳＯＩ基板を用いることなく、フィン型トランジスタを絶縁体上に形成することができ、コストダウンを図りつつ、安定かつ優れた電気的特性をトランジスタに持たせることができる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層に食い込むように前記ソース層または前記ドレイン層に接続された配線層を形成する工程をさらに備えることを特徴とする。
これにより、第２半導体層上に配線層を形成した場合においても、第２半導体層の側壁にてコンタクトをとることができる。このため、第２半導体層が薄膜化された場合においても、製造工程の煩雑化を抑制しつつ、コンタクト面積を増加させることが可能となり、トランジスタの集積度を劣化させることなく、安定かつ優れた電気的特性をトランジスタに持たせることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板１上には絶縁層２が形成され、絶縁層２上には半導体層３がエピタキシャル成長にて形成されている。ここで、半導体層３は側壁に成膜面を有するようにエピタキシャル成長され、半導体層３は絶縁層２上に切り立つように配置されている。なお、絶縁層２上に半導体層３を配置する方法としては、例えば、凸状、フィン状、枡状または網目状とすることができる。また、半導体基板１および半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。また、絶縁層２の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、絶縁層２として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。また、半導体層３には、歪を持たせるようにしてもよい。
【００２６】
そして、半導体層３の側壁には、ゲート絶縁膜４を介してゲート電極５が配置されている。さらに、半導体層３には、ゲート電極５の側方にそれぞれ配置されたソース／ドレイン層６ａ、６ｂが形成されている。
これにより、半導体層３の側壁にチャンネルを持たせた上で、エピタキシャル成長にて成膜された成膜面上にチャンネルを配置することが可能となる。このため、半導体層３の側壁にチャンネルを持たせた場合においても、ドライエッチングによるダメージがチャンネルに及ばないようにすることができ、チャネル領域に欠陥が発生することを防止することが可能となることから、チャネル領域における界面準位の増加やモビリティーの劣化を抑制することができる。この結果、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。また、半導体層３の側壁にチャンネルを持たせた場合においても、チャンネルが形成される半導体層３の膜厚をエピタキシャル成長にて制御することができ、半導体層３の膜厚を薄膜化することを可能としつつ、半導体層３の膜厚制御を安定して行うことができる。
【００２７】
ここで、半導体層３の側壁にゲート電極５を配置する場合、半導体層３上に跨るようにして半導体層３の両側の側壁にゲート電極５を形成することができる。これにより、半導体層３の側壁に設けられた成膜面にチャンネルを持たせることを可能としつつ、半導体層３の両側からトランジスタを駆動することが可能となり、トランジスタの集積度を向上させることを可能としつつ、電流駆動能力を上昇させることが可能となる。
【００２８】
図２（ａ）〜図９（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図、図２（ｂ）〜図９（ｂ）は、図２（ａ）〜図９（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図２（ｃ）〜図９（ｃ）は、図２（ａ）〜図９（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
図２において、半導体基板１１上には絶縁層１２が形成され、絶縁層１２上には下地半導体層１３が形成されている。そして、エピタキシャル成長を行うことにより、下地半導体層１３上に第１半導体層１４を形成する。そして、ＣＶＤなどの方法により、第１半導体層１４上に絶縁膜１５を形成する。なお、半導体基板１１、下地半導体層１３および第１半導体層１４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。また、絶縁層１２および絶縁膜１５の材質としては、例えば、シリコン酸化膜などを用いることができる。
【００２９】
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜１５、第１半導体層１４および下地半導体層１３をパターニングすることにより、第１半導体層１４および下地半導体層１３の側壁を露出させる。
次に、図４に示すように、絶縁膜１５をマスクとして、第２半導体層１６を選択エピタキシャル成長させることにより、第１半導体層１４および下地半導体層１３の側壁に第２半導体層１６を選択的に成膜する。ここで、第２半導体層１６の選択エピタキシャル成長では、絶縁層１２および絶縁膜１５上には第２半導体層１６は成膜されないので、第１半導体層１４および下地半導体層１３の側壁にのみ第２半導体層１６を形成することができる。なお、第２半導体層１６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。特に、第２半導体層１６がＳｉの場合、第１半導体層１４としてＳｉＧｅ、下地半導体層１３としてＳｉを用いることが好ましい。これにより、第１半導体層１４と第２半導体層１６との間の格子整合をとることを可能としつつ、第１半導体層１４と第２半導体層１６との間の選択比を確保することができ、結晶品質の良い第２半導体層１６を第１半導体層１４の側壁に形成することができる。
【００３０】
また、絶縁層１２上に下地半導体層１３を設けることにより、下地半導体層１３にて第２半導体層１６を絶縁体１２上に支持させることができる。このため、第２半導体層１６を側壁に成膜させるための土台となった第１半導体層１４が除去された場合においても、第２半導体層１６が倒れることを防止することができる。
次に、図５に示すように、第１半導体層１４上の絶縁膜１５を除去した後、エッチングガスまたはエッチング液を第１半導体層１４に接触させることにより、第１半導体層１４をエッチング除去する。なお、下地半導体層１３および第２半導体層１６がＳｉ、第１半導体層１４がＳｉＧｅの場合、第１半導体層１４のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、下地半導体層１３および第２半導体層１６のオーバーエッチングを抑制しつつ、第１半導体層１４を除去することが可能となる。また、第１半導体層１４のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３１】
また、第１半導体層１４を除去した時に、第２半導体層１６が絶縁体１２上に枡状または網目状に残るように第１半導体層１４をパターンニングすることにより、第２半導体層１６を薄膜化した場合においても、第２半導体層１６が倒れることを防止することができる。
次に、図６に示すように、下地半導体層１３の異方性エッチングを行うことにより、下地半導体層１３を除去する。なお、異方性エッチングによるダメージから第２半導体層１６を保護するために、第２半導体層１６の表面の熱酸化を行ってから、下地半導体層１３の異方性エッチングを行うようにしてもよい。また、下地半導体層１３を除去する方法としては、下地半導体層１３の熱酸化を行うことにより、下地半導体層１３を絶縁化するようにしてもよい。なお、絶縁体１２上の下地半導体層１３を除去することなく、下地半導体層１３をそのまま残すようにしてもよい。
【００３２】
次に、図７に示すように、第２半導体層１６の表面の熱酸化を行うことにより、第２半導体層１６の表面にゲート絶縁膜１７を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１７が形成された第２半導体層１６上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１６の側壁を介して第２半導体層１６上に跨るように配置されたゲート電極１８を絶縁層１２上に形成する。
【００３３】
次に、図８に示すように、ゲート電極１８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１６内にイオン注入することにより、ゲート電極１８の側方にそれぞれ配置されたソース／ドレイン層１９ａ、１９ｂを第２半導体層１６に形成する。
これにより、第１半導体層１４の側壁に第２半導体層１６をエピタキシャル成長させることが可能となるとともに、第１半導体層１４の側壁に成膜された第２半導体層１６の成膜面上にチャンネルを持たせることが可能となる。このため、第２半導体層１６の側壁にチャンネルを持たせた場合においても、ドライエッチングによるダメージがチャンネルに及ばないようにすることが可能となるとともに、チャンネルが形成される第２半導体層１６の膜厚をエピタキシャル成長にて制御することができる。この結果、チャネル領域に欠陥が発生することを防止することが可能となるとともに、第２半導体層１６の側壁にチャンネルを持たせた場合においても、第２半導体層１６の膜厚を薄膜化することを可能としつつ、第２半導体層１６の膜厚制御を安定して行うことができ、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、安定かつ優れた電気的特性を得ることができる。
【００３４】
次に、図９に示すように、プラズマＣＶＤなどの方法により、層間絶縁膜２０を第２半導体層１６上に形成する。そして、例えば、ＣＭＰを用いて、層間絶縁膜２０の表面を研磨することにより、層間絶縁膜２０の表面を平坦化する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜２０をパターニングすることにより、ソース／ドレイン層１９ａ、１９ｂおよびゲート電極１８を露出させる開口部を層間絶縁膜２０に形成する。ここで、ソース／ドレイン層１９ａ、１９ｂを露出させる開口部を層間絶縁膜２０に形成する場合、開口部が第２半導体層１６の膜厚方向にはみ出すように開口部のサイズを設定することができる。そして、層間絶縁膜２０に開口部を形成するためのエッチングを行う場合、第２半導体層１６の側壁に接している部分の層間絶縁膜２０が掘り下げられるように層間絶縁膜２０をオーバーエッチングすることができる。
【００３５】
そして、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを順次成膜することにより、開口部が設けられた層間絶縁膜２０の表面にバリアメタル膜を形成する。そして、例えば、ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ系ガスを用いたＣＶＤを行うことにより、バリアメタル膜上にタングステン膜を形成し、ＣＭＰを用いてバリアメタル膜およびタングステン膜の研磨を行うことにより、バリアメタル膜２１ａ〜２１ｃをそれぞれ介してソース／ドレイン層１９ａ、１９ｂおよびゲート電極１８にそれぞれ接続されたタングステンプラグ２２ａ〜２２ｃを層間絶縁膜２０に埋め込む。そして、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを層間絶縁膜２０上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、タングステンプラグ２２ａ〜２２ｃにそれぞれ接続された配線層２３ａ〜２３ｃを層間絶縁膜２０上に形成する。
【００３６】
これにより、第２半導体層１６上に配線層２３ａ〜２３ｃを形成した場合においても、第２半導体層１６の側壁にてコンタクトをとることができる。このため、第２半導体層１６が薄膜化された場合においても、製造工程の煩雑化を抑制しつつ、コンタクト面積を増加させることが可能となり、トランジスタの集積度を劣化させることなく、安定かつ優れた電気的特性をトランジスタに持たせることができる。
【００３７】
なお、上述した実施形態では、絶縁層１２上に形成された下地半導体層１３上に第１半導体層１４を形成する方法について説明したが、半導体基板１１上に絶縁層１２、絶縁層１２上に第１半導体層１４が予め形成された半導体基板１１を用いるようにしてもよい。この場合、下地半導体層１３はなくてもよい。
また、第２半導体層１６を第１半導体層１４の側壁に成膜する前に、絶縁体１２上に形成された第１半導体層１４の熱処理を行うことにより、第１半導体層１４をリラックスさせるようにしてもよい。これにより、第１半導体層１４上に第２半導体層１６を成膜することで、第２半導体層１６に歪を持たせることが可能となり、製造工程の煩雑化を抑制しつつ、トランジスタのモビリティーを向上させることができる。
【００３８】
また、上述した実施形態では、第２半導体層１６にＳＯＩトランジスタを形成する方法を例にとって説明したが、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成する方法に適用してもよい。
図１０（ａ）〜図２１（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図、図１０（ｂ）〜図２１（ｂ）は、図１０（ａ）〜図２１（ａ）のＡ１１−Ａ１１´〜Ａ２１−Ａ２１´線でそれぞれ切断した断面図、図１０（ｃ）〜図２１（ｃ）は、図１０（ａ）〜図２１（ａ）のＢ１１−Ｂ１１´〜Ｂ２１−Ｂ２１´線でそれぞれ切断した断面図である。
【００３９】
図１０において、エピタキシャル成長にて第１半導体層３２を半導体基板３１上に成膜する。そして、ＣＶＤなどの方法により、第１半導体層３２上に絶縁膜３４を形成する。
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜３４および第１半導体層３２をパターニングすることにより、第１半導体層３２の側壁を露出させる凸部３３を第１半導体層３２に形成する。ここで、第１半導体層３２の側壁を露出させる凸部３３を第１半導体層３２上に形成する場合、第１半導体層３２のエッチングを途中の深さで停止させ、第１半導体層３２が凸部３３の周囲の半導体基板３１上に残るようにする。
【００４０】
次に、図１２に示すように、例えば、スパッタなどの異方性のある成膜方法を用いることにより、凸部３３の側壁に絶縁膜３５が付着しないようにしながら、凸部３３の周囲の第１半導体層３２上に絶縁膜３５を成膜する。なお、凸部３３の周囲の第１半導体層３２上に絶縁膜３５を成膜する時に、凸部３３の側壁に絶縁膜３５が付着した場合、ウェットエッチングなどの等方性エッチングを行うことにより、第１半導体層３２上に絶縁膜３５を残したまま、凸部３３の側壁に付着した絶縁膜３５を除去するようにしてもよい。あるいは、CVD法により全面にナイトライド膜を形成後、全面異方性エッチングを行い、第2の半導体層３３の側面のみにナイトライド膜を残した後、熱酸化処理を行う。この後、該側壁ナイトライド膜を除去すれば、図１２に示すように、第2の半導体装層３３の側壁以外には、全面酸化絶縁膜が形成される。
【００４１】
次に、図１３に示すように、第１半導体層３２に設けられた凸部３３の側壁に第２半導体層３６を選択エピタキシャル成長にて成膜する。ここで、第２半導体層３６の選択エピタキシャル成長では、絶縁膜３４、３５上には第２半導体層３６は成膜されないので、第１半導体層３２に設けられた凸部３３の側壁にのみ第２半導体層３６を形成することができる。
【００４２】
なお、第１半導体層３２は、半導体基板３１および第２半導体層３６よりもエッチングレートが大きな材質を用いることができ、半導体基板３１、第１半導体層３２および第２半導体層３６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板３１がＳｉの場合、第１半導体層３２としてＳｉＧｅ、第２半導体層３６としてＳｉを用いることが好ましい。これにより、第１半導体層３２と第２半導体層３６との間の格子整合をとることを可能としつつ、第１半導体層３２と第２半導体層３６との間の選択比を確保することができる。なお、第１半導体層３２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。
【００４３】
次に、図１４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜３５および第１半導体層３２をパターニングすることにより、第１半導体層３２の側壁を露出させる露出面３７を形成する。なお、第１半導体層３２をパターニングする場合、第２半導体層３６を保護するために、第２半導体層３６の熱酸化またはＣＶＤなどの方法により第２半導体層３６の表面に酸化膜を形成するようにしてもよい。また、第１半導体層３２の側壁を露出させる露出面３７を形成する場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。
【００４４】
次に、図１５に示すように、ＣＶＤなどの方法により、露出面３７が覆われるように配置された支持体３８を半導体基板３１上の全面に成膜する。なお、支持体３８の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体３８の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
【００４５】
次に、図１６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体３８および第１半導体層３２をパターニングすることにより、第１半導体層３２の一部を露出させる露出面３９を形成する。なお、第１半導体層３２の一部を露出させる場合、第１半導体層３２の表面でエッチングを止めるようにしてもよいし、第１半導体層３２をオーバーエッチングして第１半導体層３２に凹部を形成するようにしてもよい。あるいは、第１半導体層３２を貫通させて半導体基板３１の表面を露出させるようにしてもよい。ここで、第１半導体層３２のエッチングを途中で止めることにより、半導体基板３１の表面が露出されることを防止することができる。このため、第１半導体層３２をエッチング除去する際に、半導体基板３１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板３１のオーバーエッチングを抑制することができる。
【００４６】
次に、図１７に示すように、露出面３９を介してエッチングガスまたはエッチング液を第１半導体層３２に接触させることにより、第１半導体層３２をエッチング除去し、半導体基板３１と第２半導体層３６との間に空隙４０を形成する。
ここで、第１半導体層３２の側壁を露出させる凸部３３を第１半導体層３２に形成することにより、第１半導体層３２の側壁に第２半導体層３６をエピタキシャル成長させることが可能となり、第２半導体層３６の側壁に成膜面を持たせた上で、第２半導体層３６と第１半導体層３２との間のエッチング時の選択比を確保しすることが可能となる。このため、第１半導体層３２の側壁に成膜された第２半導体層３６がエッチングされることを抑制しつつ、第１半導体層３２を選択的にエッチングすることができ、成膜面を側壁に持つ第２半導体層３６下に空隙４０を形成することが可能となる。
【００４７】
また、第２半導体層３６を半導体基板３１上で支持する支持体３８を設けることにより、第２半導体層３６下に空隙４０が形成された場合においても、第１半導体層３２の側壁に成膜された第２半導体層３６が脱落することを防止することが可能となる。このため、第２半導体層３６の欠陥の発生を低減させつつ、第１半導体層３２の側壁に成膜された第２半導体層３６を絶縁膜上に配置することが可能となり、第２半導体層３６の品質を損なうことなく、第２半導体層３６と半導体基板３１との間の絶縁を図ることが可能となるとともに、チップサイズを増大させることなく、絶縁膜上に形成可能な第２半導体層３６の表面積を拡大することができ、結晶品質の良い第２半導体層３６を絶縁膜上に安価に形成することが可能となる。
【００４８】
さらに、露出面３７とは別に露出面３９を設けることにより、第２半導体層３６を半導体基板３１上で支持する支持体３８を形成した場合においても、第２半導体層３６下の第１半導体層３２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３６の品質を損なうことなく、第１半導体層３２の側壁に成膜された第２半導体層３６と半導体基板３１との間の絶縁を図ることが可能となる。
【００４９】
なお、半導体基板３１および第２半導体層３６がＳｉ、第１半導体層３２がＳｉＧｅの場合、第１半導体層３２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および第２半導体層３６のオーバーエッチングを抑制しつつ、第１半導体層３２を除去することが可能となる。
【００５０】
また、第１半導体層３２をエッチング除去する前に、陽極酸化などの方法により第１半導体層３２を多孔質化するようにしてもよいし、第１半導体層３２にイオン注入を行うことにより、第１半導体層３２をアモルファス化するようにしてもよい。これにより、第１半導体層３２のエッチングレートを増大させることが可能となり、第１半導体層３２のエッチング面積を拡大することができる。
【００５１】
次に、図１８に示すように、ＣＶＤなどの方法により、第２半導体層３６下の空隙４０が埋め込まれるようにして半導体基板３１の全面に絶縁膜４１を堆積させる。
これにより、第１半導体層３２の側壁に成膜された第２半導体層３６下に絶縁膜４１を形成することが可能となり、エピタキシャル成長による成膜面を側壁に持つ第２半導体層３６を絶縁膜４１上に配置することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層３６を薄膜化することを可能とした上で、第２半導体層３６を絶縁膜４１上に立てて配列することが可能となり、第２半導体層３６の表面積を容易に拡大することを可能としつつ、結晶品質の良い第２半導体層３６を絶縁膜４１上に安価に形成することが可能となる。
【００５２】
なお、絶縁膜４１としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、絶縁膜４１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００５３】
ここで、ＣＶＤ法にて半導体基板３１と第２半導体層３６との間の空隙４０に絶縁膜４１を埋め込むことにより、第２半導体層３６の膜減りを防止しつつ、半導体基板３１と第２半導体層３６との間の空隙４０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３６の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３６の裏面側の寄生容量を低減させることができる。
【００５４】
また、半導体基板３１の全面に絶縁膜４１を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、絶縁膜４１をリフローさせることが可能となり、絶縁膜４１のストレスを緩和させることが可能となるとともに、第２半導体層３６との境界における界面準位を減らすことができる。また、絶縁膜４１は空隙４０を全て埋めるように形成しても良いし、空隙４０が一部残るように形成しても良い。また、半導体基板３１と第２半導体層３６との間の空隙４０に絶縁膜４１を埋め込む場合、半導体基板３１および第２半導体層３６の熱酸化を行うようにしてもよい。
【００５５】
次に、図１９に示すように、絶縁膜４１のエッチバックまたはＣＭＰ（化学的機械的研磨）などの方法にて絶縁膜４１を薄膜化するとともに、絶縁膜３４、３５をエッチングすることにより、半導体基板３１上に絶縁膜４１を残したまま、第２半導体層３６の表面を露出させる。
次に、図２０に示すように、第２半導体層３６の表面の熱酸化を行うことにより、第２半導体層３６の表面にゲート絶縁膜４２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４２が形成された第２半導体層３６上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３６の側壁を介して第２半導体層３６上に跨るように配置されたゲート電極４３を絶縁層４１上に形成する。
【００５６】
次に、図２１に示すように、ゲート電極４３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３６内にイオン注入することにより、ゲート電極４３の側方にそれぞれ配置されたソース／ドレイン層４４ａ、４４ｂを第２半導体層３６に形成する。
これにより、ＳＯＩ基板を用いることなく、エピタキシャル成長による成膜面を側壁に持つ第２半導体層３６を絶縁層４１上に配置することが可能となるとともに、ドライエッチングによるダメージのない第２半導体層３６の成膜面上にチャンネルを持たせることができる。このため、電流駆動能力を確保した上で、ＳＯＩトランジスタの集積度を向上させることが可能となるとともに、ＳＯＩトランジスタのコストダウンを図りつつ、安定かつ優れた電気的特性を得ることができる。
【００５７】
なお、上述した実施形態では、半導体基板３１上に形成された第１半導体層３２の側壁に第２半導体層３６を成膜するために、第１半導体層３２の側壁を露出させる凸部３３を第１半導体層３２に形成する方法について説明したが、第１半導体層上の一部の領域に第２半導体層を選択エピタキシャル成長させ、この第２半導体層上に第３半導体層をエピタキシャル成長させることにより、第２半導体層の側壁に第３半導体層を形成するようにしてもよい。この場合、第１半導体層および第２半導体層よりも第３半導体層のエッチングレートが小さければ、第１半導体層および第２半導体層の組成は同じであっても異なっていてもよい。
【００５８】
図２２（ａ）〜図２８（ａ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す斜視図、図２２（ｂ）〜図２８（ｂ）は、図２２（ａ）〜図２８（ａ）のＡ３１−Ａ３７´〜Ａ３１−Ａ３７´線でそれぞれ切断した断面図、図２２（ｃ）〜図２８（ｃ）は、図２２（ａ）〜図２８（ａ）のＢ３１−Ｂ３７´〜Ｂ３１−Ｂ３７´線でそれぞれ切断した断面図である。
【００５９】
図２２において、エピタキシャル成長にて第１半導体層５２を半導体基板５１上に成膜する。そして、ＣＶＤなどの方法により、第１半導体層５２上に絶縁膜５３を形成する。
次に、図２３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜５３および第１半導体層５２をパターニングすることにより、第１半導体層５２の側壁を露出させる凸部を半導体基板５１上に形成する。ここで、第１半導体層５２の側壁を露出させる凸部を半導体基板５１上に形成する場合、第１半導体層５２の凸部の周囲の半導体基板５１が露出するようにする。
【００６０】
次に、図２４に示すように、選択エピタキシャル成長を用いることにより、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５を成膜する。ここで、第１半導体層５２の凸部の周囲の半導体基板５１は露出されているので、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５が成膜される時に、半導体基板５１の表面にも第２半導体層５４が成膜される。また、第２半導体層５４、５５の選択エピタキシャル成長では、絶縁膜５３上には第２半導体層５４、５５は成膜されないので、第１半導体層５２に設けられた凸部の側壁および半導体基板５１の表面にのみ第２半導体層５４、５５を形成することができる。
【００６１】
なお、第１半導体層５２は、半導体基板５１および第２半導体層５４、５５よりもエッチングレートが大きな材質を用いることができ、半導体基板５１、第１半導体層５２および第２半導体層５４、５５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板５１がＳｉの場合、第１半導体層５２としてＳｉＧｅ、第２半導体層５４、５５としてＳｉを用いることが好ましい。
【００６２】
次に、図２５に示すように、第１半導体層５２上の絶縁膜５３を除去した後、エッチングガスまたはエッチング液を第１半導体層５２に接触させることにより、第１半導体層５２をエッチング除去する。なお、第２半導体層５４、５５がＳｉ、第１半導体層５２がＳｉＧｅの場合、第１半導体層５２のエッチング液としてフッ硝酸を用いることが好ましい。
【００６３】
次に、図２６に示すように、例えば、スパッタなどの異方性のある成膜方法を用いることにより、第２半導体層５５の側壁に絶縁膜５６が付着しないようにしながら、半導体基板５１上および第２半導体層５５上に絶縁膜５６を成膜する。なお、導体基板５１上および第２半導体層５５上に絶縁膜５６を成膜する時に、第２半導体層５５の側壁に絶縁膜５６が付着した場合、ウェットエッチングなどの等方性エッチングを行うことにより、半導体基板５１上および第２半導体層５５上に絶縁膜５６を残したまま、第２半導体層５５の側壁に絶縁膜５６が付着した絶縁膜５６を除去するようにしてもよい。
【００６４】
次に、図２７に示すように、第２半導体層５５の表面の熱酸化を行うことにより、第２半導体層５５の表面にゲート絶縁膜５７を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜５７が形成された第２半導体層５５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層５５の側壁を介して第２半導体層５５上に跨るように配置されたゲート電極５８を絶縁層５６上に形成する。
【００６５】
次に、図２８に示すように、ゲート電極５８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層５５内にイオン注入することにより、ゲート電極５８の側方にそれぞれ配置されたソース／ドレイン層５９ａ、５９ｂを第２半導体層１６に形成する。
これにより、第１半導体層５２の下地層として半導体基板５１を用いた場合においても、第１半導体層５２の側壁に第２半導体層５５をエピタキシャル成長させることが可能となるとともに、第１半導体層５２の側壁に成膜された第２半導体層５５の成膜面上にチャンネルを持たせることが可能となる。このため、第２半導体層５５の側壁にチャンネルを持たせた場合においても、ＳＯＩ基板を用いることなく、ドライエッチングによるダメージがチャンネルに及ばないようにすることが可能となるとともに、チャンネルが形成される第２半導体層５５の膜厚をエピタキシャル成長にて制御することができる。この結果、電流駆動能力を確保した上で、トランジスタの集積度を向上させることが可能となるとともに、コストアップを抑制しつつ、安定かつ優れた電気的特性をトランジスタに持たせることができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２２】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２３】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２４】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２５】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２６】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２７】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２８】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００６７】
１、１１、３１、５１  半導体基板、２、１２、５６  絶縁層、３  半導体層、４、１７、４２、５７  ゲート絶縁膜、５、１８、４３、５８  ゲート電極、６ａ、６ｂ、１９ａ、１９ｂ、４４ａ、４４ｂ、５９ａ、５９ｂ  ソース／ドレイン層、１３  下地半導体層、１４、３２、５２  第１半導体層、１５、３４、３５、４１、５３  絶縁膜、１６、３６、５４、５５  第２半導体層、２０  層間絶縁膜、２１ａ〜２１ｃ  バリアメタル膜、２２ａ〜２２ｃ  プラグ、２３ａ、２３ｂ  配線層、３３  凸部、３７、３９  露出面、３８  支持体、４０  空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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