(57)【要約】【課題】  表示品質の悪化や製造効率の低下を防止することが可能なアクティブマトリクス装置を提供する。【解決手段】  複数の画素部がマトリクス状に配置されたアクティブマトリクス装置であって、少なくとも一つの画素部は、不良箇所を有する第１の回路部と、第１の回路部上に積層され、第１の回路部の少なくとも不良箇所を置き換える第２の回路部と、第１の回路部と第２の回路部との間に設けられた接着層１２６とを備える。【選択図】      図１４
2006047362.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素部がマトリクス状に配置されたアクティブマトリクス装置であって、
少なくとも一つの画素部は、
不良箇所を有する第１の回路部と、
前記第１の回路部上に積層され、前記第１の回路部の少なくとも前記不良箇所を置き換える第２の回路部と、
前記第１の回路部と前記第２の回路部との間に設けられた接着層と、
を備えることを特徴とするアクティブマトリクス装置。
【請求項２】
前記第１の回路部は、第１の補助容量部を含み、
前記第２の回路部は、前記第１の補助容量部を置き換える第２の補助容量部を含み、
前記第２の補助容量部は、前記第１の補助容量部とほぼ同じ位置に配置されている
ことを特徴とする請求項１に記載のアクティブマトリクス装置。
【請求項３】
前記第１の回路部及び第２の回路部を覆い、カラーフィルタとして用いる絶縁層と、
前記絶縁層上に形成された画素電極と、
をさらに備えたことを特徴とする請求項１に記載のアクティブマトリクス装置。
【請求項４】
前記接着層は前記絶縁層と同色である
ことを特徴とする請求項３に記載のアクティブマトリクス装置。
【請求項５】
複数の画素部がマトリクス状に配置されたアクティブマトリクス装置の製造方法であって、
複数の画素部に対応する複数の第１の回路部のなかから不良箇所を有する第１の回路部を抽出する工程と、
前記第１の回路部の前記不良箇所を電気的に切り離す工程と、
前記不良箇所を有する第１の回路部上に接着層を介して第２の回路部を積層する工程と、
前記第１の回路部上に前記第２の回路部を積層した後、前記第１の回路部の前記電気的に切り離された不良箇所を前記第２の回路部に置き換えるための配線を形成する工程と、
を備えたことを特徴とするアクティブマトリクス装置の製造方法。
【請求項６】
前記配線は、前記接着層の端部に沿って形成される
ことを特徴とする請求項５に記載のアクティブマトリクス装置の製造方法。
【請求項７】
前記配線は、前記接着層を貫通して形成される
ことを特徴とする請求項５に記載のアクティブマトリクス装置の製造方法。
【請求項８】
前記第１の回路部上に前記第２の回路部を積層する前に、前記第２の回路部の接着面側に前記接着層を形成する工程をさらに備えた
ことを特徴とする請求項５に記載のアクティブマトリクス装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス装置及びその製造方法に関する。
【背景技術】
【０００２】
各画素にアクティブ素子を配置したアクティブマトリクス型表示装置は、高画質の平面型ディスプレイを実現することが可能である。代表的なアクティブマトリクス型表示装置には、液晶表示装置、有機ＥＬ表示装置、電気泳動表示装置などがあげられる。このようなアクティブマトリクス型表示装置では、高品質の表示を行うことができる反面、アクティブ素子や画素電極などのパターンに不良が発生し、点欠陥が生じやすいといった問題がある。
【０００３】
このような点欠陥を修復するために、特許文献１には、各画素にリペア用素子を配置し、不良が発生した場合には、不良素子をリペア用素子に置き換えるという提案がなされている。しかしながら、リペア用素子を配置するための領域が必要であるため、開口率が大幅に低下し、表示品質が悪化するという問題がある。
【０００４】
また、特許文献２には、不良画素に含まれる画素回路をエッチングで除去し、リペア用回路に置き換えるという提案がなされている。しかしながら、不良画素に含まれる画素回路全体をエッチングして除去するため、画素回路を除去するための工程が面倒であり、製造効率が低下するという問題がある。
【特許文献１】特開平６−３６９４号公報
【特許文献２】特開平９−１４６１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、従来は、開口率が大幅に低下して表示品質が悪化するといった問題や、製造効率が低下するといった問題があった。
【０００６】
本発明は、上記従来の課題に対してなされたものであり、表示品質の悪化や製造効率の低下を防止することが可能なアクティブマトリクス装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一視点に係るアクティブマトリクス装置は、複数の画素部がマトリクス状に配置されたアクティブマトリクス装置であって、少なくとも一つの画素部は、不良箇所を有する第１の回路部と、前記第１の回路部上に積層され、前記第１の回路部の少なくとも前記不良箇所を置き換える第２の回路部と、前記第１の回路部と前記第２の回路部との間に設けられた接着層と、を備えることを特徴とする。
【０００８】
本発明の一視点に係るアクティブマトリクス装置の製造方法は、複数の画素部がマトリクス状に配置されたアクティブマトリクス装置の製造方法であって、複数の画素部に対応する複数の第１の回路部のなかから不良箇所を有する第１の回路部を抽出する工程と、前記第１の回路部の前記不良箇所を電気的に切り離す工程と、前記不良箇所を有する第１の回路部上に接着層を介して第２の回路部を積層する工程と、前記第１の回路部上に前記第２の回路部を積層した後、前記第１の回路部の前記電気的に切り離された不良箇所を前記第２の回路部に置き換えるための配線を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１の回路部上に第２の回路部を積層するため、不良画素の開口率や製造効率を大幅に低下させることなく不良画素の修復を行うことが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
（実施形態１）
本実施形態は、液晶表示装置に用いるアクティブマトリクス装置（アクティブマトリクス基板）に関するものである。以下、図面を参照して本実施形態におけるアクティブマトリクス装置の製造方法を説明する。
【００１２】
まず、図１及び図２を参照して、アクティブマトリクス装置のアレイ基板の製造方法を説明する。なお、図１は平面図、図２は断面図であり、図２は図１のＡ−Ａ’に沿った断面に概ね対応する。
【００１３】
まず、図１及び図２に示すように、ガラス基板１０１上に薄膜トランジスタ１０２及び補助容量（蓄積容量）１０３を形成する。基本的には従来の製造方法と同様の製造方法を用いることができる。具体的には、以下の通りである。
【００１４】
まず、ガラス基板１０１上に、アンダーコート層１０４を形成し、アンダーコート層１０４上にアモルファスシリコン層（厚さ５０〜１００ｎｍ程度）をＣＶＤ法によって形成する。続いて、エキシマレーザー等を照射してアモルファスシリコン層を溶融結晶化させ、多結晶シリコン層１０５を形成する。多結晶シリコン層１０５をパターニングした後、ゲート絶縁膜１０６（厚さ５０〜１５０ｎｍ程度）を形成する。
【００１５】
次に、ＭｏＷなどの金属膜を厚さ２００〜５００ｎｍ程度形成し、この金属膜をパターニングして、ゲート電極１０７、補助容量１０３の電極１０８、ゲート線（走査線）２０１及び補助容量線２０２などを形成する。続いて、ゲート電極１０７をマスクとして、リンやボロンなどの不純物をイオンドーピングなどの方法でドーピングすることで、薄膜トランジスタのソース・ドレイン領域が形成される。なお、チャネル領域とソース領域との間及びチャネル領域とドレイン領域との間に、不純物濃度の低いＬＤＤ領域を形成してもよい。
【００１６】
次に、全面に層間絶縁膜１０９として厚さ１００〜５００ｎｍ程度のシリコン酸化膜を形成し、この層間絶縁膜１０９にスルーホールを形成する。続いて、全面にＭｏ／Ａｌ／Ｍｏ構造の金属膜（厚さ２００〜６００ｎｍ程度）をスパッタリング法などで形成する。この金属膜をパターニングして、薄膜トランジスタのソース・ドレイン電極１１０、補助容量１０３の電極１１１、信号線２０３などを形成する。補助容量１０３の誘電体部には、補助容量電極１１１と補助容量電極１０８との間の層間絶縁膜１０９の他、多結晶シリコン層１０５と補助容量電極１０８との間のゲート絶縁膜１０６が用いられる。
【００１７】
以上のようにして、図１及び図２に示すような画素回路部（第１の回路部）を作製した後、各画素の良否を判定する。具体的には、信号線２０３に電位を与えるとともに、ゲート線２０１に所定のパルスを印加して、補助容量１０３に電荷を蓄積する。一定期間薄膜トランジスタ１０２をオフ状態した後、薄膜トランジスタ１０２をオン状態にし、信号線２０３を介して補助容量１０３から電荷を読み出す。このようにして補助容量１０３に適当な電荷が保持されていたか否かを判定することで、トランジスタの不良や補助容量のリークなどを把握することができる。これにより、画素電極等を形成する前の段階で、点欠陥等の不良を検出することができ、各画素の良否を判定することができる。なお、補助容量１０３に電子線を照射して２次電子を検出することで、補助容量に蓄積されている電荷量を把握し、各画素の良否を判定するようにしてもよい。
【００１８】
点欠陥は、トランジスタの不良、補助容量の不良、配線などのパターン乱れ、などにより発生する。パターン乱れの場合には、不良部分をレーザで除去する。補助容量やトランジスタの不良の場合には、不良部分を電気的に切り離す。例えば、ＹＡＧレーザなどで配線を切断すればよい。本実施形態では、図１に示すように、信号線２０３と薄膜トランジスタ１０２の間の箇所２０４ａと、薄膜トランジスタ１０２と補助容量１０３との間の箇所２０４ｂで、多結晶シリコン層１０５を切断している。すなわち、薄膜トランジスタ１０２のソースを信号線１０２から切り離すとともに、薄膜トランジスタ１０２のドレインを補助容量１０３の電極から切り離している。これにより、薄膜トランジスタ１０２及び補助容量１０３は、他の部分から電気的に切り離された状態となる。
【００１９】
不良が検出された画素では、図３に示すように、所定の位置に接着層１２６を形成する。この接着層１２６は、上述したアレイ基板と後述するリペア用基板とを接着するために用いるものである。本例では、透明の感光性アクリル樹脂を用いて、２００ｎｍ〜２μｍ程度の厚さの接着層１２６を形成する。この接着層１２６は、スクリーン印刷、インクジェット印刷、熱転写、フォトリソグラフィによる加工、或いは感光性樹脂による露光現像等の方法によって形成することができる。また、接着層１２６には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、アリル樹脂などであって、光硬化、熱硬化、熱可塑、２液混合型などによって接着力を発現するものを用いるとよい。
【００２０】
次に、図４に示した平面図並びに図５及び図６に示した断面図を参照して、リペア用基板の製造方法を説明する。
【００２１】
まず、図４及び図５に示すように、基板１１５上に、リペア用回路と基板１１５とを分離するための分離層１１６を形成する。基板１１５には、ガラス基板、プラスチック基板、金属基板などを用いることができる。ここでは基板１１５としてガラス基板を用いており、分離層１１６には、耐フッ酸性のＴａＯx などの金属酸化膜や窒化膜などを用いている。続いて、アンダーコート層１１７を、厚さ１００〜１０００ｎｍ程度形成する。アンダーコート層１１７には、ＳｉＯx 膜やＳｉＮx 膜、或いはこれらの積層膜などを用いることができる。
【００２２】
次に、アンダーコート層１１７上に、リペア用の薄膜トランジスタ１１８や補助容量（蓄積容量）１１９などを形成する。具体的には、上述したアレイ基板と同様にして、多結晶シリコン層１２０、ゲート絶縁膜１２１、ゲート電極１２２、層間絶縁膜１２３及び電極（ソース・ドレイン用の電極、補助容量用の電極）１２４などを形成する。また、電極１２４と同時に補助配線２０５（図４参照）を形成する。
【００２３】
リペア用基板の各層の厚さはアレイ基板の対応する層の厚さと同等でもよいが、薄くすることも可能である。例えば、電極や配線については、他の画素領域まで延伸させるわけではないので、抵抗が多少高くても問題はなく、アレイ基板の対応する電極や配線の厚さの２／３から１／５程度にすることができる。また、層間絶縁膜１２３を２／３から１／５程度と薄くすることにより、補助容量１１９の占有面積を小さくしても必要な容量値を確保することが可能であり、レイアウトマージンを増大させることができる。ゲート絶縁膜１２１については、膜厚を変えてもよいが、信頼性や耐圧の観点からは、アレイ基板のゲート絶縁膜と同等の膜厚であることが好ましい。また、チャネルとなる多結晶シリコン層１２０についても、膜厚を変えてもよいが、本例ではアレイ基板の多結晶シリコン層と同等の膜厚にしている。
【００２４】
薄膜トランジスタ１１８や蓄積容量１１９などを形成した後、レジストなどを用いて保護層１２５を厚さ１〜１０μｍ程度形成する。さらに、層間絶縁膜１２１、アンダーコート層１１７などを島状に加工する。
【００２５】
次に、図６に示すように、支持基板１２７上に仮着層１２８を形成する。支持基板１２７には、ガラス基板、セラミック基板、プラスチック基板などを用いることができる。続いて、仮着層１２８によって保護層１２５と支持基板１２７とを仮着する。続いて、分離層１１６をストッパーとして基板１１５をエッチング除去することにより、図６に示すように、支持基板１２７上にリペア用回路部（第２の回路部）が形成されたリペア用基板が得られる。なお、基板１１５をエッチングする代わりに、機械研磨などによって基板１１５を除去するようにしてもよい。また、レーザなどの光照射によってアブレーションを起こして剥離するような膜（例えば、アモルファスシリコン膜）を分離層１１６に用いて、基板１１５を剥離するようにしてもよい。
【００２６】
リペア用回路部では、図４に示すように、薄膜トランジスタ１１８と補助容量１１９が形成されている他、薄膜トランジスタ１１８のソースに接続された接続部２０８、ゲート電極に接続された接続部２０７、補助容量１１９の一方の電極に接続された接続部２０６、後述する画素電極に接続される接続部などを有している。これらの接続部よって所定の接続を行うことで、アレイ基板に設けられた画素回路部全体を、リペア用回路部に置き換えることができる。また、リペア用回路部には、補助配線２０５が設けてある。この補助配線２０５は、アレイ基板において信号線２０３と補助容量線２０２との交差部でショート（クロスショート）が発生した場合に用いられるものである。信号線２０３を交差部の両端で切断し、切断された箇所を補助配線２０５によって接続することで、クロスショート欠陥を修復することができる。
【００２７】
次に、図７に示すように、リペア用基板とアレイ基板とを接着層１２６を介して貼り合せて固定する。
【００２８】
続いて、図８に示すように、仮着層１２８が形成された支持基板１２７を切り離す。仮着層１２８には、加熱やＵＶ光照射などによって接着力が低下する接着材料を用いるとよい。さらに、保護層１２５を溶剤や酸素プラズマなどによって除去する。なお、これらの詳細については、特開２００１−７３４０号公報や特開２００３−２８９１３６号公報に記載されている。
【００２９】
図９は、図８の断面図に概ね対応した平面図を示したものである。なお、図８では便宜上、アレイ基板については図９のＡ−Ａ’断面が、リペア用基板については図９のＢ−Ｂ’断面が概ね対応している。
【００３０】
図８及び図９に示すように、リペア用基板とアレイ基板とを重ね合わせる際には、リペア用基板に形成された補助容量部１１９とアレイ基板に形成された補助容量部１０３とがほぼ同じ位置に配置されるようにする。図からもわかるように、補助容量部は薄膜トランジスタ等に比べて占有面積が大きい。したがって、リペア用基板及びアレイ基板の補助容量部を上記のように配置することで、開口率の低下が抑えられ、リペア用回路を設けた画素と他の正常画素（リペア用回路を設けていない画素）との間で表示品質に差が生じることを防止することが可能である。なお、点欠陥のように面積が小さい領域では、輝度が周囲の領域に対して数％〜１０％程度変化したとしても、輝度変化はほとんど視認されることはない。したがって、薄膜トランジスタのように占有面積が小さい素子については、リペア用基板とアレイ基板とで互いに異なった位置に配置したとしても、表示品質上大きな問題は生じない。
【００３１】
次に、アレイ基板に形成された画素回路部とリペア用基板に形成されたリペア用回路部との電気的な切り換えについて説明する。
【００３２】
図８及び図９に示されるように、アレイ基板では、ゲート線２０１や補助容量線２０２は層間絶縁膜１０９の下に形成されている。そこで、Ｍｏ／Ａｌ／Ｍｏ構造の金属膜で薄膜トランジスタのソース・ドレイン電極１１０や信号線２０３など（図１及び図２参照）を形成する際に同時に、金属パッド２１０（上層電極パッド１２９及び下層電極パッド）、２１１（上層パッド及び下層パッド）を形成しておく。そして、不良画素では、図１０及び図１１に示すように、金属補助パッドが形成された箇所（図９の黒丸の箇所）にＹＡＧレーザなどを照射することで、層間絶縁膜１０９を破るとともに金属パッドを溶融させ、金属パッドを下層側のゲート線２０１や補助容量線２０２に接続する。層間接続のレーザ照射後に、レーザＣＶＤで金属膜を接続穴部に形成して補強してもよい。なお、上層の金属補助パッドを設けずに、後述のレーザＣＶＤなどで局所的に接続配線を形成した後、レーザ照射によって層間接続を行うようにしてもよい。
【００３３】
続いて、アレイ基板の画素回路とリペア用基板のリペア用回路とを接続するために、レーザＣＶＤによって局所的に金属膜を形成する方法を用いて、図１０に示した接続配線１３０（図１１では接続配線２１２）を形成する。具体的には、図１１に示すように、接続配線２１２により、アレイ基板に形成された信号線２０３、ゲート線２０１及び補助容量線２０２をそれぞれ、リペア用基板に形成された補助配線、ゲート電極及び補助容量電極に接続する。これらの接続配線２１２（図１０では接続配線１３０）は、図１０に示すように積層構造の端部に沿って形成される。上記レーザＣＶＤでは、Ｗを含むガス雰囲気でのレーザ照射によってＷ膜が形成されるが、気相成長であるため段差部においても良好な金属膜（Ｗ膜）を形成することが可能である。また、積層構造の端部に３０〜８０度程度のテーパーを形成することで、良好な金属膜（接続配線１３０）を形成することが可能である。
【００３４】
以上のようにして、不良画素に対するリペア工程が終了する。以後の工程については、正常画素と不良画素とで共通の工程を用いることが可能である。以後の工程について、図１２及び図１３（正常画素）、図１４及び図１５（不良画素）を参照して説明する。
【００３５】
まず、シリコン窒化膜からなるパシべーション膜１１２を、厚さ１００〜４００ｎｍ程度、プラズマＣＶＤ法などによって形成する。パシベーション膜１１２をパターニングした後、樹脂絶縁層１１３を厚さ１〜５μｍ程度形成する。樹脂絶縁層１１３には、感光性樹脂を用いる。具体的には、感光性樹脂を塗布し、８０℃程度でプリベークを行った後、ＵＶ光を照射して露光を行い、さらに現像してパターンを形成する。さらに、安定性を向上させるため、２００〜３００℃でポストベークを行う。なお、シリコン窒化膜などのパシべーション膜は、用途によっては省略することも可能である。
【００３６】
不良画素部では、リペア用回路部が積層されるため、正常画素部に比べて平坦性が悪化するおそれがあるが、樹脂絶縁層１１３を形成することで、十分な平坦性を確保することが可能である。その結果、液晶表示パネルのセルギャップの変動を抑えることが可能となる。例えば、接着層を含めたリペア用基板の高さを０．５〜２μｍ程度とし、樹脂絶縁層の厚さを３〜５μｍ程度とすればよい。なお、セルギャップ変化による影響が大きい場合や、より平坦性が必要な場合には、樹脂絶縁層１１３を研磨などによって平坦化するようにしてもよい。
【００３７】
また、樹脂絶縁層１１３は、透明であってもよいが、色素や顔料などを加えてカラーフィルタ（Ｒ、Ｇ、Ｂカラーフィルター）とすることが望ましい。この場合、接着層１２６を、樹脂絶縁層１１３と同色にすることが望ましい。すなわち、赤（Ｒ）色の樹脂絶縁層１１３を形成する画素では赤色の接着層１２６を形成し、緑（Ｇ）色の樹脂絶縁層１１３を形成する画素では緑色の接着層１２６を形成し、青（Ｂ）色の樹脂絶縁層１１３を形成する画素では青色の接着層１２６を形成する。このように樹脂絶縁層１１３と接着層１２６を同色にすることで、各画素の光学濃度を最適化することが可能であり、表示品質に優れたカラー表示を行うことができる。
【００３８】
樹脂絶縁層１１３を形成した後、ＩＴＯなどからなる透明電極膜をスパッタリングによって厚さ５０〜２００ｎｍ程度形成し、さらに透明電極膜をパターニングすることで画素電極１１４が形成される。画素電極１１４は、信号線２０３及び補助容量線２０２とオーバーラップするように形成することが好ましい。このように形成することで、隣接する画素電極１１４間が遮光され、ブラックマトリクスを形成することが可能である。
【００３９】
以上のようにして、図２８に示すように、正常画素部１０及び不良画素部２０を含む複数の画素部がマトリクス状に配置されたアクティブマトリクス基板（アクティブマトリクス装置）が形成される。その後、配向膜の形成、ラビング、アクティブマトリクス基板と対向基板との貼り合わせ、アクティブマトリクス基板と対向基板との空隙への液晶の注入等の工程を経ることで、アクティブマトリクス型のカラー液晶表示装置が完成する。
【００４０】
このようにして得られたカラー液晶表示装置の表示特性を評価した結果、リペア用回路が形成された画素においてもフリッカの発生はなく、輝度や色調に数％の変動は見られたが、目視では正常画素と全く同様に動作することが確認できた。また、画像信号に対して正しい光学応答となるため、表示画像によって欠陥が見えるというような問題も発生しなかった。２００ｐｐｉといった高精細なディスプレイにも適用でき、高開口率で明るい欠陥のない画面を歩留り良く形成することができた。
【００４１】
以上のように、本実施形態によれば、アレイ基板に形成された画素回路部上に画素回路部の不良箇所を置き換えるリペア用回路部を積層するため、不良画素の開口率を大きく低下させることなく不良画素の修復が可能である。また、不良画素に含まれる画素回路部全体を除去するわけではないので、製造効率を大幅に低下させることなく不良画素の修復が可能である。
【００４２】
また、本実施形態では、画素回路部に形成された補助容量部とリペア用回路部に形成された補助容量部とがほぼ同じ位置に配置されている。補助容量部は薄膜トランジスタ等に比べて占有面積が大きいため、両補助容量部をほぼ同じ位置に配置することにより、開口率の低下が抑えられ、不良画素での表示品質の低下を抑えることが可能となる。
【００４３】
また、本実施形態では、カラーフィルタとして用いる樹脂絶縁層によってリペア用回路部等を覆うことにより、リペア用回路部が積層された不良画素部においても十分な平坦性を確保することができ、不良画素での表示品質の低下を抑えることが可能となる。また、接着層を樹脂絶縁層と同色にすることで、各画素の光学濃度を最適化することが可能となり、表示品質の向上をはかることが可能となる。
【００４４】
（実施形態２）
次に、図１６〜図１９を参照して、本発明の第２の実施形態を説明する。なお、基本的な構成は第１の実施形態と同様であり、第１の実施形態の構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００４５】
図１６及び図１７はそれぞれ、本実施形態のアクティブマトリクス装置（アクティブマトリクス基板）の構成を示した平面図及び断面図である、なお、図１７では便宜上、アレイ基板については図１６のＡ−Ａ’断面が、リペア用基板については図１６のＢ−Ｂ’断面が概ね対応している。図１８は、アレイ基板の構成を示した平面図であり、第１の実施形態の図１に対応している。図１９は、リペア用基板の構成を示した平面図であり、第１の実施形態の図４に対応している。
【００４６】
本実施形態では、第１の実施形態に対し、アレイ基板に形成された画素回路部とリペア用基板に形成されたリペア用回路部との接続の仕方が異なっている。
【００４７】
アレイ基板とリペア用基板とを積層するまでの基本的な工程は、第１の実施形態と同様である。本実施形態では、アレイ基板とリペア用基板とを積層した後、金属パッドが形成された箇所にレーザ照射を行うことで、接着層、アンダーコート層及び層間絶縁膜などの絶縁層を破るとともに、Ａｌを含む金属による金属補助パッド２３２、２３３及び金属部２３４、２３５を溶融させ、貫通配線２３１を形成している。図に示した例では、接着層を含んだ領域を貫通する貫通配線２３１によって、アレイ基板に形成された補助容量線とリペア用基板に形成された補助容量電極とを接続している。レーザ照射を多段階で行ったり、照射エネルギーを最適化することで、良好な接続を行うことが可能である。
【００４８】
なお、本例では、金属補助パッド２３２及び２３３を用いているが、金属補助パッド２３３を省略することも可能である。また、貫通配線２３１を形成した後に、レーザＣＶＤによって接続箇所にタングステンなどの金属膜を形成することで、より確実な接続を行うことが可能である。
【００４９】
第１の実施形態では、アレイ基板に形成された画素回路部とリペア用基板に形成されたリペア用回路部との接続を積層構造の端部で行うようにしていたが、本実施形態では、積層構造の内部に貫通配線２３１を設けているため、接続箇所の配置位置の制約が緩和される。したがって、パターン配置の自由度が増し、開口率の向上につながる。また、接着層１２６を構成する樹脂によりレーザ吸収が容易となり、アブレーションによる貫通穴が開きやすくなり、接続の成功率が向上する。
【００５０】
（実施形態３）
次に、図２０〜図２２を参照して、本発明の第３の実施形態を説明する。なお、基本的な構成は第１の実施形態と同様であり、第１の実施形態の構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００５１】
本実施形態では、図２０に示すように、アレイ基板とリペア用基板とを積層する前に、
アレイ基板の表面にパシベーション膜１４１を形成し、リペア用基板の表面にパシベーション膜１４２を形成している。このようにして予めパシベーション膜１４１及び１４２を形成した後、図２２に示すように、アレイ基板とリペア用基板とを積層している。
【００５２】
本実施形態では、アレイ基板とリペア用基板とが予めパシベーション膜１４１及び１４２によって覆われているため、接着層１２６の形成工程やリペア工程での汚染を防止することが可能であり、信頼性を向上させることができる。
【００５３】
（実施形態４）
次に、図２３〜図２５を参照して、本発明の第４の実施形態を説明する。なお、基本的な構成は第１の実施形態と同様であり、第１の実施形態の構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００５４】
第１の実施形態では、リペア用回路部の形成領域が矩形であったが、本実施形態では、リペア用回路部の形成領域をＬ字形としている。アレイ基板に形成された画素回路部とリペア用基板に形成されたリペア用回路部との接続箇所を変えることにより、リペア用回路部の形成領域の形状をＬ字形形状等、任意の形状にすることが可能である。このように、リペア用回路部の形成領域の形状を変えることで、開口率の向上をはかることが可能である。
【００５５】
（実施形態５）
次に、図２６を参照して、本発明の第５の実施形態を説明する。なお、基本的な構成は第１の実施形態と同様であり、第１の実施形態の構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００５６】
本実施形態では、アレイ基板とリペア用基板とを積層する前に、アレイ基板に形成された不要な電極や配線等を除去している。具体的には、第１の実施形態の図２の工程の後、ソース・ドレイン電極１１０及び補助容量電極１１１をエッチングやレーザ照射によって選択的に除去し、その後でアレイ基板とリペア用基板とを積層することで、図２６に示すような構成を得ている。
【００５７】
このように、アレイ基板に形成された不要な電極や配線等を除去することにより、アレイ基板とリペア用基板との積層構造全体の高さを抑えることができる。したがって、段差の低減をはかることができ、画素電極形成時の平坦性を向上させることが可能となる。
【００５８】
（実施形態６）
次に、図２７を参照して、本発明の第５の実施形態を説明する。なお、基本的な構成は第１の実施形態と同様であり、第１の実施形態の構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００５９】
第１の実施形態では、図３に示すように、接着層１２６をアレイ基板上に形成していたが、本実施形態では、図２７に示すように、接着層１２６をリペア用基板上に形成している。このリペア用基板上に形成された接着層１２６によって、アレイ基板とリペア用基板とが接着される。
【００６０】
接着層１２６をアレイ基板上に形成した場合には、接着層１２６を不良画素の部分にのみ局所的に形成する必要があるが、本実施形態では、接着層１２６をリペア用基板上に形成するため、そのような局所的な接着層１２６の形成を行う必要がない。したがって、製造工程の簡単化をはかることが可能である。
【００６１】
なお、上述した各実施形態では、液晶表示装置を例に説明したが、液晶表示装置の他にも、有機ＥＬ表示装置や電気泳動表示装置など、アクティブマトリクス型の表示装置に対しては、上述した手法と同様の手法を適用することが可能である。
【００６２】
また、上述した実施形態では、不良画素の画素回路全体をリペア用回路に置き換えるようにしたが、不良画素の画素回路に含まれる不良箇所のみをリペア用回路に置き換えるようにしてもよい。例えば、薄膜トランジスタ等のアクティブ素子が不良である場合にはアクティブ素子のみを置き換え、補助容量が不良である場合には補助容量のみを置き換えるようにしてもよい。
【００６３】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した平面図である。
【図２】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した平面図である。
【図５】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した平面図である。
【図１０】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図１１】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した平面図である。
【図１２】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図１３】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した平面図である。
【図１４】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した断面図である。
【図１５】本発明の第１の実施形態に係るアクティブマトリクス装置の製造工程の一部を模式的に示した平面図である。
【図１６】本発明の第２の実施形態に係るアクティブマトリクス装置の構成例を模式的に示した平面図である。
【図１７】本発明の第２の実施形態に係るアクティブマトリクス装置の構成例を模式的に示した断面図である。
【図１８】本発明の第２の実施形態に係るアクティブマトリクス装置の構成の一部を模式的に示した平面図である。
【図１９】本発明の第２の実施形態に係るアクティブマトリクス装置の構成の一部を模式的に示した平面図である。
【図２０】本発明の第３の実施形態に係るアクティブマトリクス装置の構成の一部を模式的に示した断面図である。
【図２１】本発明の第３の実施形態に係るアクティブマトリクス装置の構成の一部を模式的に示した断面図である。
【図２２】本発明の第３の実施形態に係るアクティブマトリクス装置の構成例を模式的に示した断面図である。
【図２３】本発明の第４の実施形態に係るアクティブマトリクス装置の構成の一部を模式的に示した平面図である。
【図２４】本発明の第４の実施形態に係るアクティブマトリクス装置の構成の一部を模式的に示した平面図である。
【図２５】本発明の第４の実施形態に係るアクティブマトリクス装置の構成例を模式的に示した平面図である。
【図２６】本発明の第５の実施形態に係るアクティブマトリクス装置の構成例を模式的に示した断面図である。
【図２７】本発明の第６の実施形態に係るアクティブマトリクス装置の構成の一部を模式的に示した断面図である。
【図２８】本発明の実施形態に係るアクティブマトリクス装置の画素配置を模式的に示した図である。
【符号の説明】
【００６５】
１０…正常画素部      ２０…不良画素部
１０１…ガラス基板      １０２…薄膜トランジスタ
１０３…補助容量部      １０４…アンダーコート層
１０５…多結晶シリコン層      １０６…ゲート絶縁膜
１０７…ゲート電極      １０８…補助容量電極
１０９…層間絶縁膜      １１０…ソース・ドレイン電極
１１１…補助容量電極      １１２…パシべーション膜
１１３…樹脂絶縁層      １１４…画素電極
１１５…基板      １１６…分離層      １１７…アンダーコート層
１１８…リペア用の薄膜トランジスタ      １１９…リペア用の補助容量
１２０…多結晶シリコン層      １２１…ゲート絶縁膜
１２２…ゲート電極      １２３…層間絶縁膜
１２４…電極      １２５…保護層
１２６…接着層      １２７…支持基板
１２８…仮着層      １２９…金属パッド      １３０…接続配線
１４１、１４２…パシべーション膜
２０１…ゲート線      ２０２…補助容量線
２０３…信号線      ２０４ａ、２０４ｂ…切断箇所
２０５…補助配線      ２０６、２０７、２０８…接続部
２１０、２１１…金属パッド      ２１２…接続配線
２３１…貫通配線      ２３２、２３３…金属補助パッド
２３４、２３５…金属部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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