(57)【要約】  【課題】  表示デバイスを駆動するためにＭＰＵから入力される画像データを一時的に記憶するＳＲＡＭを内蔵した半導体集積回路において、チップ面積を低減する。  【解決手段】  この半導体集積回路は、Ｘ方向に長手方向を有するＰ型半導体基板と、半導体基板内に形成され、Ｙ方向に長手方向を有するＮ型ウエルと、Ｎ型ウエル内に形成されたソース・ドレインを有するＰチャネルトランジスタＱＰ１〜ＱＰ２、及び、Ｐ型半導体基板内に形成されたソース・ドレインを有するＮチャネルトランジスタＱＮ１〜ＱＮ４によって構成されるメモリセルＭＣ００〜ＭＣ１１と、メモリセルに接続され、Ｙ方向に延在するビットラインＢＬ０、ＢＬ０バー、ＢＬ１、ＢＬ１バーと、メモリセルに接続され、Ｘ方向に延在するワードラインＷＬ０、ＷＬ１とを具備する。【選択図】  図５
2006237028.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に２次元マトリクス状に配置された２行２列の４個のメモリセルを１つの単位領域として、複数の単位領域について同一のレイアウトが施されている半導体集積回路であって、
前記４個のメモリセルの内の第１の方向に沿って隣接する一対のメモリセルの一対の入力端が互いに電気的に接続されるとともに、前記４個のメモリセルの内の前記第１の方向に沿って隣接する他の一対のメモリセルの一対の入力端が互いに電気的に接続されており、
前記一対のメモリセルの一対の入力端にそれぞれ電気的に接続され、前記第１の方向又は前記第１の方向と反対の第２の方向に向かってそれぞれ延在する第１及び第２の配線と、
前記他の一対のメモリセルの一対の入力端にそれぞれ電気的に接続され、前記第２又は第１の方向に向かってそれぞれ延在する第３及び第４の配線と、
前記第１及び第２の配線にそれぞれ電気的に接続され、前記第１の方向と交差する第３の方向に沿ってそれぞれ延在する第１及び第２のビットラインと、
前記第３及び第４の配線にそれぞれ電気的に接続され、前記第３の方向に沿ってそれぞれ延在する第３及び第４のビットラインと、
前記一対のメモリセルの制御入力端に電気的に接続され、前記第１の方向に沿って延在する第１のワードラインと、
前記他の一対のメモリセルの制御入力端に電気的に接続され、前記第１の方向に沿って延在する第２のワードラインと、
を具備する半導体集積回路。
【請求項２】
前記第１及び第２の配線がほぼ並行となるように配置されているとともに、前記第３及び第４の配線がほぼ並行となるように配置されている、請求項１記載の半導体集積回路。
【請求項３】
前記第１及び第２のビットラインが、前記４個のメモリセルの内の前記第３の方向に沿って隣接する２つのメモリセル上を通過するようにそれぞれ配置されており、前記第３及び第４のビットラインが、前記４個のメモリセルの内の前記第３の方向に沿って隣接する他の２つのメモリセル上を通過するようにそれぞれ配置されている、請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１のワードラインが、前記一対のメモリセル上を通過するように配置されており、前記第２のワードラインが、前記他の一対のメモリセル上を通過するように配置されている、請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第３の方向が、前記第１又は第２の方向と直交する、請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記ワードラインが、前記ビットラインと直交する、請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
表示デバイスの一辺に設けられた複数の信号電極に表示信号をパラレルに供給するために、複数の出力端子が前記第１の方向に並んで設けられた半導体集積回路であって、
前記半導体基板が、前記第１の方向に長手方向を有する第１の導電型の基板であり、
前記第３の方向に長手方向を有する第２の導電型のウエルが前記半導体基板内に形成されており、
前記メモリセルが、前記第２の導電型のウエル内に形成されたソース・ドレインを有する第１群のトランジスタ、及び、前記半導体基板又は前記半導体基板内に形成された第１の導電型のウエル内に形成されたソース・ドレインを有する第２群のトランジスタによって構成されている、請求項１〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記メモリセルが、ＳＲＡＭのメモリセルであって、
前記第１群のトランジスタの内の１つと前記第２群のトランジスタの内の１つとを含み、第１のストアノードに出力が接続され、第２のストアノードに入力が接続された第１のインバータと、
前記第１群のトランジスタの内の別の１つと前記第２群のトランジスタの内の別の１つとを含み、前記第２のストアノードに出力が接続され、前記第１のストアノードに入力が接続された第２のインバータと、
前記第１又は第２のワードラインに印加される信号に従って前記第１のストアノードを前記第１又は第３のビットラインに接続するための第１のトランジスタと、
前記第１又は第２のワードラインに印加される信号に従って前記第２のストアノードを前記第２又は第４のビットラインに接続するための第２のトランジスタと、
を含む、請求項１〜７のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：スタティックランダムアクセスメモリ）を内蔵した半導体集積回路に関し、特に、ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ：液晶表示パネル）等の表示デバイスを駆動するための半導体集積回路（ドライバＩＣ）に関する。
【背景技術】
【０００２】
ＬＣＤ等の表示デバイスを駆動するためのドライバＩＣにおいては、ＭＰＵ（ｍｉｃｒｏ ｐｒｏｃｅｓｓｏｒ ｕｎｉｔ：マイクロプロセッサユニット）から入力される画像データを一時的に記憶するために、ＳＲＡＭを内蔵したタイプのものが存在する。従来のドライバＩＣにおいて用いられているＳＲＡＭのメモリセルについて、図６〜図９を参照しながら説明する。
【０００３】
図６は、従来のドライバＩＣにおいて用いられているＳＲＡＭのメモリセルの回路構成を示す回路図である。図６に示すように、このメモリセルは、リング状に接続された第１のインバータＩＮＶ１と第２のインバータＩＮＶ２とを含んでいる。これらのインバータは、電源電位ＶＤＤと電源電位ＶＳＳとが供給されて動作する。第１のインバータＩＮＶ１は、ストアノードＮ２のレベルを反転してストアノードＮ１に出力し、第２のインバータＩＮＶ２は、ストアノードＮ１のレベルを反転してストアノードＮ２に出力する。
【０００４】
第１のインバータＩＮＶ１は、ＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成される。また、第２のインバータＩＮＶ２は、ＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成される。
【０００５】
さらに、メモリセルは、スイッチング用のＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４を含んでいる。トランジスタＱＮ３及びＱＮ４のゲートは、ワードラインＷＬに接続されている。トランジスタＱＮ３は、第１のストアノードＮ１とビットラインＢＬとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第１のストアノードＮ１をビットラインＢＬに接続する。トランジスタＱＮ４は、第２のストアノードＮ２とビットラインＢＬバーとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第２のストアノードＮ２をビットラインＢＬバーに接続する。
【０００６】
以上において、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２は、半導体基板内に形成されたＮウエルに形成され、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４は、Ｐ型の半導体基板又は半導体基板内に形成されたＰウエルに形成される。
【０００７】
図７は、図６に示すメモリセル４個分のレイアウトを示す図である。図７に示すように、４個のメモリセルＭＣ００、ＭＣ１０、ＭＣ０１、ＭＣ１１が、２次元マトリクス状に配置されている。
【０００８】
メモリセルＭＣ００は、ビットラインＢＬ０及びＢＬ０バーと、ワードラインＷＬ０とに接続され、メモリセルＭＣ１０は、ビットラインＢＬ１及びＢＬ１バーと、ワードラインＷＬ０とに接続されている。また、メモリセルＭＣ０１は、ビットラインＢＬ０及びＢＬ０バーと、ワードラインＷＬ１とに接続され、メモリセルＭＣ１１は、ビットラインＢＬ１及びＢＬ１バーと、ワードラインＷＬ１とに接続されている。
【０００９】
ここで、メモリセルＭＣ００及びＭＣ１０とメモリセルＭＣ０１及びＭＣ１１とは、左右対称となるようにレイアウトされている。図７に示すように、半導体基板において、複数のＰチャネルトランジスタが形成されるＰチャネルトランジスタ形成領域（Ｎウエル）と、複数のＮチャネルトランジスタが形成されるＮチャネルトランジスタ形成領域が、Ｙ方向に連続して設けられている。
【００１０】
図８は、図７に示すメモリセルの不純物拡散領域〜第１配線層のレイアウトを示す図であり、図９は、図７に示すメモリセルの第１配線層〜第３配線層のレイアウトを示す図である。なお、図８及び図９は、下記の特許文献１の図４及び図５とほぼ同様のものである。
【００１１】
図８及び図９において、メモリセルＭＣ００及びＭＣ０１とビットラインＢＬ０及びＢＬ０バーとを電気的に接続するために、第１配線層の配線１、２と、第２配線層の配線３、４が配置されている。そして、配線１、２と配線３、４とをそれぞれ電気的に接続するために、ビアホール７、８が形成されている。
【００１２】
【特許文献１】特開２００５−５５２３号公報 （第７〜８頁、図４及び図５）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図８及び図９に示す従来のメモリセルにおいては、第２配線層の配線３、４がほぼ同一線上に配置されている。そのため、第１配線層の配線２をＬ字状の形状とする必要があり、デザインルール（特に、第１配線層）を厳しくしなければならないという問題があった。また、ビアホール７、８をコンタクトホール５、６とは別の位置に形成する必要があるため、メモリセルのサイズが図８及び図９中のＸ方向に大きくなってしまうという問題があった。
【００１４】
そこで、上記の点に鑑み、本発明は、ＳＲＡＭを内蔵した半導体集積回路において、デザインルールを厳しくすることなく、また、メモリセルのサイズを小さくすることを目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するため、本発明に係る半導体集積回路は、半導体基板に２次元マトリクス状に配置された２行２列の４個のメモリセルを１つの単位領域として、複数の単位領域について同一のレイアウトが施されている半導体集積回路であって、４個のメモリセルの内の第１の方向に沿って隣接する一対のメモリセルの一対の入力端が互いに電気的に接続されるとともに、４個のメモリセルの内の第１の方向に沿って隣接する他の一対のメモリセルの一対の入力端が互いに電気的に接続されており、一対のメモリセルの一対の入力端にそれぞれ電気的に接続され、第１の方向又は第１の方向と反対の第２の方向に向かってそれぞれ延在する第１及び第２の配線と、他の一対のメモリセルの一対の入力端にそれぞれ電気的に接続され、第２又は第１の方向に向かってそれぞれ延在する第３及び第４の配線と、第１及び第２の配線にそれぞれ電気的に接続され、第１の方向と交差する第３の方向に沿ってそれぞれ延在する第１及び第２のビットラインと、第３及び第４の配線にそれぞれ電気的に接続され、第３の方向に沿ってそれぞれ延在する第３及び第４のビットラインと、一対のメモリセルの制御入力端に電気的に接続され、第１の方向に沿って延在する第１のワードラインと、他の一対のメモリセルの制御入力端に電気的に接続され、第１の方向に沿って延在する第２のワードラインとを具備する。
【００１６】
ここで、第１及び第２の配線がほぼ並行となるように配置されているとともに、第３及び第４の配線がほぼ並行となるように配置されているようにしても良い。また、第１及び第２のビットラインが、４個のメモリセルの内の第３の方向に沿って隣接する２つのメモリセル上を通過するようにそれぞれ配置されており、第３及び第４のビットラインが、４個のメモリセルの内の第３の方向に沿って隣接する他の２つのメモリセル上を通過するようにそれぞれ配置されているようにしても良い。
【００１７】
また、第１のワードラインが、一対のメモリセル上を通過するように配置されており、第２のワードラインが、他の一対のメモリセル上を通過するように配置されているようにしても良い。また、第３の方向が、第１又は第２の方向と直交するようにしても良いし、ワードラインが、ビットラインと直交するようにしても良い。
【００１８】
また、表示デバイスの一辺に設けられた複数の信号電極に表示信号をパラレルに供給するために、複数の出力端子が第１の方向に並んで設けられた半導体集積回路であって、半導体基板が、第１の方向に長手方向を有する第１の導電型の基板であり、第３の方向に長手方向を有する第２の導電型のウエルが半導体基板内に形成されており、メモリセルが、第２の導電型のウエル内に形成されたソース・ドレインを有する第１群のトランジスタ、及び、半導体基板又は半導体基板内に形成された第１の導電型のウエル内に形成されたソース・ドレインを有する第２群のトランジスタによって構成されているようにしても良い。
【００１９】
また、メモリセルが、ＳＲＡＭのメモリセルであって、第１群のトランジスタの内の１つと第２群のトランジスタの内の１つとを含み、第１のストアノードに出力が接続され、第２のストアノードに入力が接続された第１のインバータと、第１群のトランジスタの内の別の１つと第２群のトランジスタの内の別の１つとを含み、第２のストアノードに出力が接続され、第１のストアノードに入力が接続された第２のインバータと、第１又は第２のワードラインに印加される信号に従って第１のストアノードを第１又は第３のビットラインに接続するための第１のトランジスタと、第１又は第２のワードラインに印加される信号に従って第２のストアノードを第２又は第４のビットラインに接続するための第２のトランジスタとを含むようにしても良い。
【発明を実施するための最良の形態】
【００２０】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路を用いたＬＣＤモジュールを示す図である。図１に示すように、このＬＣＤモジュールは、ドライバＩＣ１０と、上部パネル２０と、ガラス基板３０とを含んでいる。ＬＣＤパネルは、ガラス基板３０と上部パネル２０との間に、液晶材料を挟み込んで構成される。
【００２１】
ＬＣＤパネルは、セグメント方向において複数のセグメント領域Ｓ１、Ｓ２、・・・を有し、コモン方向においても複数のコモン領域Ｃ１、Ｃ２、・・・を有している。ここで、１つのセグメント領域と１つのコモン領域を特定することにより、１つの画素（ドット）が特定される。一例としては、ＬＣＤパネルが、１３２個のセグメント領域と６４個のコモン領域を有する。この場合には、ＬＣＤパネルは、１３２×６４個の画素を有することになる。
【００２２】
ガラス基板３０上には、透明なセグメント配線ＬＳ１〜ＬＳ１３２とコモン配線ＬＣ１〜ＬＣ６４とが形成されている。セグメント配線ＬＳ１〜ＬＳ１３２の一端は、ＬＣＤパネルのセグメント領域Ｓ１〜Ｓ１３２に接続され、セグメント配線ＬＳ１〜ＬＳ１３２の他端は、ドライバＩＣ１０のセグメント信号出力パッドＰＳ１〜ＰＳ１３２を接続するための電極（信号電極）を構成している。同様に、コモン配線ＬＣ１〜ＬＣ６４の一端は、ＬＣＤパネルのコモン領域Ｃ１〜Ｃ６４に接続され、コモン配線ＬＣ１〜ＬＣ６４の他端は、ドライバＩＣ１０のコモン信号出力パッドＰＣ１〜ＰＣ６４を接続するための電極（走査電極）を構成している。
【００２３】
図１に示すドライバＩＣについて、図２を参照しながら説明する。図２は、本発明の一実施形態に係る半導体集積回路（ドライバＩＣ）を示す図である。なお、図１及び図２においては、ドライバＩＣの表面が示されている。
【００２４】
図２に示すように、ドライバＩＣ１０を構成するシリコン基板１７の長手方向の一辺（図中上側の長辺）に沿って、セグメント信号出力部１１が配置されている。また、シリコン基板１７の長手方向と直交する二辺（図中左右の短辺）に沿って、コモン信号出力部１２及び１３が配置されている。さらに、シリコン基板１７の長手方向の他辺（図中下側の長辺）に沿って、電源部１４、制御部１５、ＳＲＡＭ１６が配置されている。
【００２５】
電源部１４は、入出力パッドから電源電圧を供給されてレギュレーションを行い、セグメント信号出力部１１、コモン信号出力部１２及び１３、制御部１５、ＳＲＡＭ１６に電源を供給する。ＳＲＡＭ１６は、外部から供給される画像データを一時的に記憶する。制御部１５は、入出力パッドから制御信号を受けて、セグメント信号出力部１１、コモン信号出力部１２及び１３、ＳＲＡＭ１６の制御を行う。
【００２６】
セグメント信号出力部１１、コモン信号出力部１２及び１３、電源部１４、制御部１５、ＳＲＡＭ１６は、相互に接続されている。また、セグメント信号出力部１１は、シリコン基板１７の図中上側の長辺に沿って設けられているセグメント信号出力パッドＰＳ１〜ＰＳ１３２に接続されており、セグメント信号出力パッドからセグメント信号（表示信号）を出力する。
【００２７】
一方、コモン信号出力部１２は、シリコン基板１１の図中左側の短辺に沿って設けられているコモン信号出力パッドＰＣ１〜ＰＣ３２に接続されており、これらのコモン信号出力パッドからコモン信号（走査信号）を出力する。同様に、コモン信号出力部１３は、シリコン基板１７の図中右側の短辺に沿って設けられているコモン信号出力パッドＰＣ３３〜ＰＣ６４に接続されており、これらのコモン信号出力パッドからコモン信号を出力する。
【００２８】
シリコン基板１７の図中下側の長辺に沿って、入出力パッドＰＴ１〜ＰＴｎが設けられている。これらの入出力パッドを用いて、電源電圧や画像データが入力されたり、制御信号が入出力される。
【００２９】
次に、図２に示すＳＲＡＭについて説明する。ＳＲＡＭ１６に含まれているメモリセルの回路構成は、図６に示すものと同様である。図６に示すように、このメモリセルは、リング状に接続された第１のインバータＩＮＶ１と第２のインバータＩＮＶ２とを含んでいる。これらのインバータは、電源電位ＶＤＤと電源電位ＶＳＳ（本実施形態においては、接地電位とする）とが供給されて動作する。第１のインバータＩＮＶ１は、ストアノードＮ２のレベルを反転してストアノードＮ１に出力し、第２のインバータＩＮＶ２は、ストアノードＮ１のレベルを反転してストアノードＮ２に出力する。
【００３０】
第１のインバータＩＮＶ１は、ＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成される。また、第２のインバータＩＮＶ２は、ＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成される。
【００３１】
さらに、メモリセルは、スイッチング用のＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４を含んでいる。トランジスタＱＮ３及びＱＮ４のゲートは、ワードラインＷＬに接続されている。トランジスタＱＮ３は、第１のストアノードＮ１とビットラインＢＬとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第１のストアノードＮ１をビットラインＢＬに接続する。トランジスタＱＮ４は、第２のストアノードＮ２とビットラインＢＬバーとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第２のストアノードＮ２をビットラインＢＬバーに接続する。
【００３２】
以上において、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２は、半導体基板内に形成されたＮウエルに形成され、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４は、Ｐ型の半導体基板又は半導体基板内に形成されたＰウエルに形成される。
【００３３】
図３は、図２に示すＳＲＡＭのメモリセル４個分のレイアウトを示す図である。図３に示すように、４個のメモリセルＭＣ００、ＭＣ１０、ＭＣ０１、ＭＣ１１が、２次元マトリクス状に配置されている。
【００３４】
メモリセルＭＣ００は、ビットラインＢＬ０及びＢＬ０バーと、ワードラインＷＬ０とに接続され、メモリセルＭＣ１０は、ビットラインＢＬ１及びＢＬ１バーと、ワードラインＷＬ０とに接続されている。また、メモリセルＭＣ０１は、ビットラインＢＬ０及びＢＬ０バーと、ワードラインＷＬ１とに接続され、メモリセルＭＣ１１は、ビットラインＢＬ１及びＢＬ１バーと、ワードラインＷＬ１とに接続されている。
【００３５】
ここで、メモリセルＭＣ００及びＭＣ１０とメモリセルＭＣ０１及びＭＣ１１とは、左右対称となるようにレイアウトされている。図３に示すように、半導体基板において、複数のＰチャネルトランジスタが形成されるＰチャネルトランジスタ形成領域（Ｎウエル）と、複数のＮチャネルトランジスタが形成されるＮチャネルトランジスタ形成領域が、Ｙ方向に連続して設けられている。
【００３６】
図４及び図５は、図３に示す４個のメモリセルの詳細なレイアウトを示す図である。図４は、不純物拡散領域とポリシリコンと第１配線層のレイアウトを示す図であり、図５は、第１配線層〜第４配線層のレイアウトを示す図である。
【００３７】
図４に示すように、Ｐ型の半導体基板内に、Ｙ方向が長手方向となるようにＮウエルが形成される。Ｎウエル内には、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２のソース又はドレインとなるＰ型の不純物拡散領域と、Ｎウエルに電源電位ＶＤＤを供給するためのＮ＋タップが形成される。また、Ｐ型の半導体基板内には、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４のソース又はドレインとなるＮ型の不純物拡散領域と、Ｐ型の半導体基板に電源電位ＶＳＳを供給するためのＰ＋タップが形成される。なお、半導体基板内にＰウエルを形成し、Ｎ型の不純物拡散領域とＰ＋タップをＰウエル内に形成するようにしても良い。
【００３８】
半導体基板上には、ゲート絶縁膜を介して、ゲート電極となるポリシリコンが形成される。このようにして、４個のメモリセルの各々において、図６に示すＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２とＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４が形成される。
【００３９】
さらにその上に、第１の層間絶縁膜を介して第１層配線が形成される。第１の層間絶縁膜の所定の位置には、コンタクトホール（×印）が設けられており、第１層配線が、コンタクトホールを通して不純物拡散領域に接続される。また、第１の層間絶縁膜の所定の位置にはビアホール（○印）が設けられており、第１層配線が、ビアホールを通してポリシリコンに接続される。
【００４０】
図５に示すように、第１層配線上に、第２の層間絶縁膜を介して第２層配線が形成され、その上に、第３の層間絶縁膜を介して第３層配線が形成され、さらにその上に、第４の層間絶縁膜を介して第４層配線が形成される。第２の層間絶縁膜の所定の位置にはビアホール（×印）が設けられており、第２層配線がビアホールを通して、第１層配線に接続される。また、第３の層間絶縁膜の所定の位置にはビアホール（○印）が設けられており、第３層配線が、ビアホールを通して第２層配線に接続される。さらに、第４の層間絶縁膜の所定の位置にはビアホール（△印）が設けられており、第４層配線が、ビアホールを通して第３層配線に接続される。
【００４１】
また、２次元マトリクス状に配置された２行２列の４個のメモリセルを１つの単位領域として、複数の単位領域について同一のレイアウトが施される。本実施形態においては、第３の配線層にビットラインＢＬ０／ＢＬ０バー及びＢＬ１／ＢＬ１バーが配置され、第４の配線層にワードラインＷＬ０及びＷＬ１が配置されている。あるいは、これらのワードライン及び／又はビットラインを、他の配線層に配置するようにしても良い。
【００４２】
各単位領域において隣接する２列のメモリセルのトランジスタＱＮ３及びＱＮ４のゲートと２本のワードラインＷＬ０及びＷＬ１とをそれぞれ電気的に接続するために、それぞれの単位領域におけるＹ方向に関する中央部分において、第１の層間絶縁膜に２個の開口Ｈ３１及びＨ３２が形成される。また、第２の層間絶縁膜に２個の開口Ｈ４１及びＨ４２が形成され、第３の層間絶縁膜に２個の開口Ｈ５１及びＨ５２が形成され、第４の層間絶縁膜に２個の開口Ｈ６１及びＨ６２が形成される。
【００４３】
さらに、図４に示すように、各単位領域においてＹ方向に関して中央部分の外側に位置する２つの周辺部分において、Ｐ型の半導体基板に基準電位（本実施形態においては接地電位）を供給するためのＰ＋タップが形成される。また、各単位領域においてＸ方向に関して中央部分の外側に位置する２つの周辺部分において、Ｎウエルに基準電位（本実施形態においては電源電位ＶＤＤ）を供給するためのＮ＋タップが形成される。これにより、従来のドライバＩＣにおいてはメモリセル領域と別個に設けていた基準電位の接続領域が不要となり、小さいサイズの半導体基板を用いながら半導体基板やウエルに基準電位を供給することができる。
【００４４】
ここで、図４及び図５と図８及び図９とを比較する。図９においては、ビットラインＢＬ０に接続される第２配線層の配線３とビットラインＢＬ０バーに接続される第２配線層の配線４が、ほぼ同一線上に配置されている。そのため、第１配線層の配線２をＬ字状の形状とする必要があった。一方、図５においては、ビットラインＢＬ０に接続される第２配線層の配線４３とビットラインＢＬ０バーに接続される第２配線層の配線４４が、ほぼ並行に配置されている。また、ビットラインＢＬ１に接続される第２配線層の配線５３とビットラインＢＬ１バーに接続される第２配線層の配線５４も、ほぼ並行に配置されている。そのため、第１配線層の配線４１、４２、５１、５２をＬ字状にする必要がない。従って、従来よりデザインルール（特に、第１配線層）を厳しくしなくてもよいこととなる。
【００４５】
また、図９において、配線３と配線１を接続するためのビアホール７及び配線４と配線２を接続するためのビアホール８を、コンタクトホール５、６（図８参照）とは別の位置にそれぞれ形成する必要があった。一方、図５においては、配線４３と配線４１を接続するためのビアホール４７及び配線４４と配線４２を接続するためのビアホール４８を、配線４１と不純物拡散領域を接続するためのコンタクトホール４５及び配線４１と不純物拡散領域を接続するためのコンタクトホール４６（図４参照）上に重ねてそれぞれ形成することができる。同様に、配線５３と配線５１を接続するためのビアホール５７及び配線５４と配線５２を接続するためのビアホール５８を、配線５１と不純物拡散領域を接続するためのコンタクトホール５５及び配線５１と不純物拡散領域を接続するためのコンタクトホール５６（図４参照）上に重ねてそれぞれ形成することができる。従って、メモリセルのサイズ（特に、図中Ｘ方向のサイズ）を従来より小さくすることができる。これにより、チップ面積を低減することが可能である。
【産業上の利用可能性】
【００４６】
本発明は、ＳＲＡＭを内蔵した半導体集積回路において利用可能である。特に、ＬＣＤ等の表示デバイスを駆動するための半導体集積回路（ドライバＩＣ）において利用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態におけるＬＣＤモジュールを示す図。
【図２】本発明の一実施形態に係る半導体集積回路を示す図。
【図３】図２に示すＳＲＡＭのメモリセル４個分のレイアウトを示す図。
【図４】メモリセルの不純物拡散領域〜第１配線層のレイアウトを示す図。
【図５】メモリセルの第１配線層〜第４配線層のレイアウトを示す図。
【図６】従来のドライバＩＣにおけるＳＲＡＭのメモリセルの回路を示す図。
【図７】図６に示すメモリセル４個分のレイアウトを示す図。
【図８】メモリセルの不純物拡散領域〜第１配線層のレイアウトを示す図。
【図９】メモリセルの第１配線層〜第３配線層のレイアウトを示す図。
【符号の説明】
【００４８】
１０  ドライバＩＣ、  １１  セグメント信号出力部、  １２、１３  コモン信号出力部、  １４ 電源部、  １５ 制御部、  １６  ＳＲＡＭ、  １７  シリコン基板、  ２０  上部パネル、  ３０  ガラス基板、  ４１〜４４、５１〜５４  配線、  ４５、４６、５５、５６  コンタクトホール、  ４７、４８、５７、５８  ビアホール、  Ｓ１、Ｓ２、・・・セグメント領域、  Ｃ１、Ｃ２、・・・  コモン領域、  ＬＳ１〜ＬＳ１３２セグメント配線、  ＬＣ１〜ＬＣ６４ コモン配線、  ＰＳ１〜ＰＳ１３２  セグメント信号出力パッド、  ＰＣ１〜ＰＣ３２  コモン信号出力パッド、  ＰＴ１〜ＰＴｎ  入出力パッド、  ＭＣ００〜ＭＣ１１  メモリセル、  ＢＬ０、ＢＬ０バー、ＢＬ１、ＢＬ１バー  ビットライン、  ＷＬ０、ＷＬ１  ワードライン、  ＩＮＶ１、ＩＮＶ２  インバータ、  ＱＰ１〜ＱＰ２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ４  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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