(57)【要約】【課題】ＡＤ変換時間がカウント期間によって決定されており、特に２回目のカウント期間に依存し、２回目のカウント期間がＡＤ変換期間の大勢を占めているために、ＡＤ変換期間の短縮が難しい。【解決手段】列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０において、２回目のＡＤ変換を行う前に、ＡＤ変換範囲内の複数の判定電圧を用いて列信号線２２−１〜２２−ｍの信号電圧Ｖｘのレベル判定を行い、その判定結果を基に複数の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎの中から列信号線２２−１〜２２−ｍの信号電圧Ｖｘに適した参照電圧ＲＡＭＰを選択してＡＤ変換を行うことで、２回目のＡＤ変換時間を短縮する。【選択図】図１
2006352597.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいて前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段とを備え、
前記アナログ−デジタル変換手段は、
前記列信号線上の信号電圧をＡＤ変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する
ことを特徴とする固体撮像装置。
【請求項２】
前記傾斜状の参照信号として、複数の参照信号を発生する信号発生手段を有し、
前記アナログ−デジタル変換手段は、前記判定結果を基に、前記複数の参照信号の中から前記列信号線上の信号電圧に適した参照信号を選択して設定する
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記判定電圧は複数であり、それぞれの電圧値が前記複数の参照信号の初期値である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記判定電圧は複数であり、それぞれの電圧値が前記複数の参照信号の初期値と異なる
ことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記アナログ−デジタル変換手段は、前記傾斜状の参照信号として、１つの傾斜状信号を基に複数の参照信号を生成し、前記判定結果を基に、前記複数の参照信号の中から前記列信号線上の信号電圧に適した参照信号を選択して設定する
ことを特徴とする請求項１記載の固体撮像装置。
【請求項６】
光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段とを具備する固体撮像装置におけるＡＤ変換方法であって、
前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいて前記アナログ信号をデジタル信号に変換するに当たり、
前記列信号線上の信号電圧をＡＤ変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する
ことを特徴とする固体撮像装置におけるＡＤ変換方法。
【請求項７】
固体撮像装置と、
被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学系とを具備する撮像装置であって、
前記固体撮像装置は、
光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいて前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段とを備え、
前記アナログ−デジタル変換手段は、
前記列信号線上の信号電圧をＡＤ変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置におけるＡＤ変換方法および撮像装置に関し、特に単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換（ＡＤ変換）して読み出す構成の固体撮像装置、この固体撮像装置におけるＡＤ変換方法および当該固体撮像装置を撮像デバイスとして用いた撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置として、近年、単位画素の行列状（マトリックス状）の配列に対して列毎にアナログ−デジタル変換装置（以下、ＡＤＣ(Analog-Digital Converter)と略す）を配置してなる列並列ＡＤＣ搭載のＣＭＯＳイメージセンサが報告されている（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】W.Yang et.al,“An Integrated 800x600 CMOS Image System” ISSCC Digest of Technical Papers，pp.304-305，Feb.1999
【０００４】
図８は、従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００の構成を示すブロック図である。
【０００５】
図８において、単位画素１０１は、フォトダイオードおよび画素内アンプを有し、行列状に２次元配置されることによって画素アレイ部１０２を構成している。この画素アレイ部１０２の行列状の画素配置に対して、行毎に行制御線１０３（１０３−１，１０３−２，…）が配線され、列毎に列信号線１０４（１０４−１，１０４−２，…）が配線されている。画素アレイ部１０２の行アドレスや行走査の制御は、行走査回路１０５により行制御線１０３−１，１０３−２，…を介して行われる。
【０００６】
列信号線１０４−１，１０４−２，…の一端側には、これら列信号線１０４−１，１０４−２，…毎にＡＤＣ１０６が配置されてカラム処理部（列並列ＡＤＣブロック）１０７を構成している。また、ＡＤＣ１０６の各々に対して、ランプ（ＲＡＭＰ）波形の参照電圧ＲＡＭＰを生成するデジタル−アナログ変換装置（以下、ＤＡＣ(Digital-Analog Converter)と略す）１０８と、所定周期のクロックＣＫに同期してカウント動作を行うことにより、後述する比較器１１０で比較動作が行われる時間を計測するカウンタ１０９とが設けられている。
【０００７】
ＡＤＣ１０６は、行制御線１０３−１，１０３−２，…毎に、選択行の単位画素１０１から列信号線１０４−１，１０４−２，…を経由して得られるアナログ信号を、ＤＡＣ１０８で生成される参照電圧ＲＡＭＰと比較する比較器１１０と、この比較器１１０の比較出力に応答してカウンタ１０９のカウント値を保持するメモリ装置１１１とからなり、単位画素１０１から与えられるアナログ信号をＮビットのデジタル信号に変換する機能を有している。
【０００８】
カラム処理部１０７のＡＤＣ１０６の各々に対する列アドレスや列走査の制御は、列走査回路１１２によって行われる。すなわち、ＡＤＣ１０６の各々でＡＤ変換されたＮビットのデジタル信号は、列走査回路１１２による列走査によって順に２Ｎビット幅の水平出力線１１３に読み出され、当該水平出力線１１３によって信号処理回路１１４まで伝送される。信号処理回路１１４は、２Ｎビット幅の水平出力線１１３に対応した２Ｎ個のセンス回路、減算回路および出力回路などによって構成されている。
【０００９】
タイミング制御回路１１５は、マスタークロックＭＣＫに基づいて行走査回路１０５、ＡＤＣ１０６、ＤＡＣ１０８、カウンタ１０９および列走査回路１１２などの各動作に必要なクロック信号やタイミング信号を生成し、これらクロック信号やタイミング信号を該当する回路部分に供給する。
【００１０】
次に、上記構成の従来例に係るＣＭＯＳイメージセンサ１００の動作を、図９のタイミングチャートを用いて説明する。
【００１１】
ある選択行の単位画素１０１からの列信号線１０４−１，１０４−２，…への１回目の読み出し動作が安定した後、ＤＡＣ１０８からランプ波形の参照電圧ＲＡＭＰを比較器１１０に与えることで、当該比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる。この比較動作において、参照電圧ＲＡＭＰと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力Ｖｃｏの極性が反転する。この比較器１１０の反転出力を受けて、メモリ装置１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ１が保持される。
【００１２】
この１回目の読み出し動作では、単位画素１０１のリセット成分ΔＶの読み出しが行われる。このリセット成分ΔＶ内には、単位画素１０１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、１回目の読み出し時の列信号線１４の信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、ランプ波形の参照電圧ＲＡＭＰを調整することにより、比較器１１０での比較期間を短くすることが可能である。本従来例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。
【００１３】
２回目の読み出しでは、リセット成分ΔＶに加え単位画素１０１毎の入射光量に応じた信号成分の読み出しが、１回目の読み出しと同様の動作によって行われる。すなわち、ある選択行の単位画素１０１から列信号線１０４−１，１０４−２，…への２回目の読み出し動作が安定した後、ＤＡＣ１０８からランプ波形の参照電圧ＲＡＭＰを比較器１１０に与えることで、当該比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる。
【００１４】
参照電圧ＲＡＭＰが比較器１１０に与えられると同時に、カウンタ１０９で２回目のカウントがなされる。そして、２回目の比較動作において、参照電圧ＲＡＭＰと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力Ｖｃｏの極性が反転する。この比較器１１０の反転出力を受けて、メモリ装置１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ２が保持される。このとき、１回目のカウント値Ｎ１と２回目のカウント値Ｎ２とは、メモリ装置１１１内の異なった場所に保持される。
【００１５】
上述した一連のＡＤ変換動作の終了後、列走査回路１１２による列走査により、メモリ装置１１１に保持された１回目と２回目のそれぞれＮビットのデジタル信号が２Ｎ本の水平出力線１１３を経て信号処理回路１１４に供給され、当該信号処理回路１１４内の減算回路（図示せず）において（２回目の信号）−（１回目の信号）の減算処理がなされた後に外部へ出力される。その後、順次行毎に同様の動作が繰り返されることによって２次元画像が生成される。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述した従来例に係るＣＭＯＳイメージセンサ１００では、ＡＤ変換時間がカウンタ１０９のカウント期間によって決定されており、特に２回目のカウント期間に依存する。すなわち、１回目のカウント期間が７ビット分（１２８クロック）であるのに対して、２回目のカウント期間が１０ビット分（１０２４クロック）であり、２回目のカウント期間がＡＤ変換期間の大勢を占めているために、ＡＤ変換期間の短縮化、即ちＡＤ変換動作の高速化の妨げとなっている。
【００１７】
そこで、本発明は、ＡＤ変換動作の高速化を可能とした固体撮像装置、この固体撮像装置におけるＡＤ変換方法および当該固体撮像装置を撮像デバイスとして用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明は、光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段とを具備する固体撮像装置において、前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいてデジタル信号に変換するに当たり、前記列信号線上の信号電圧をＡＤ変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する構成を採っている。
【００１９】
上記構成の固体撮像装置において、ＡＤ変換範囲内の判定電圧による判定結果を基に、参照信号の設定を行うことで、列信号線上の信号電圧に適した参照信号の設定が可能になる。そして、ＡＤ変換を行う際の参照信号が列信号線上の信号電圧にて適したものであることで、列信号線上の信号電圧に関係なく一定に設定された参照信号を用いてＡＤ変換を行う場合よりも、ＡＤ変換に要する時間を短縮できる。
【発明の効果】
【００２０】
本発明によれば、ＡＤ変換時間を短縮できることで、ＡＤ変換動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
図１は、本発明の一実施形態に係る固体撮像装置、例えば列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。
【００２３】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２に加えて、行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８を有する構成となっている。
【００２４】
このシステム構成において、タイミング制御回路１８は、マスタークロックＭＣＫに基づいて、行走査回路１３、カラム処理部１４、参照電圧供給部１５および列走査回路１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路１３、カラム処理部１４、参照電圧供給部１５および列走査回路１６などに対して与える。
【００２５】
また、画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８などの周辺回路は、画素アレイ部１２と同一のチップ（半導体基板）１９上に集積される。
【００２６】
単位画素１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
【００２７】
画素アレイ部１２には、単位画素１１がｍ列ｎ行分だけ２次元配置されるとともに、このｍ列ｎ行の画素配列に対して行毎に行制御線２１（２１−１〜２１−ｎ）が配線され、列毎に列信号線２２（２２−１〜２２−ｍ）が配線されている。行制御線２１−１〜２１−ｎの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。行走査回路１３は、シフトレジスタあるいはデコーダなどによって構成され、行制御線２１−１〜２１−ｎを介して画素アレイ部１２の行アドレスや行走査の制御を行う。
【００２８】
カラム処理部１４は、例えば、画素アレイ部１２の画素列毎、即ち列信号線２２−１〜２２−ｍ毎に設けられたＡＤＣ（アナログ−デジタル変換回路）２３−１〜２３−ｍを有し、画素アレイ部１２の各単位画素１１から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。本発明は、これらＡＤＣ２３−１〜２３−ｍにおけるＡＤ変換動作および参照電圧供給部１５の構成を特徴としている。
【００２９】
参照電圧供給部１５は、時間が経過するにつれてレベルが階段状に変化（本例では、下降）する波形、いわゆるランプ（ＲＡＭＰ）波形の参照電圧ＲＡＭＰを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）を用い、またｎ個のＤＡＣ１５１−１〜１５１−ｎを有することを特徴としている。なお、ランプ波形の参照電圧ＲＡＭＰを生成する手段としてはＤＡＣに限られるものではない。
【００３０】
ｎ個のＤＡＣ１５１−１〜１５１−ｎは、タイミング制御回路１８から与えられる制御信号ＣＳ１による制御の下に、当該タイミング制御回路１８から与えられるクロックＣＫに基づいて、それぞれレベルが異なるｎ個の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎを生成してカラム処理部１５のＡＤＣ２３−１〜２３−ｍに供給する。
【００３１】
ここで、本発明が特徴の一つとするＡＤＣ２３−１〜２３−ｍの構成の詳細について具体的に説明する。
【００３２】
なお、ＡＤＣ２３−１〜２３−ｍの各々は、単位画素１１全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、単位画素１１の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。
【００３３】
通常フレームレートモードと高速フレームレートモードのモード切り替えは、タイミング制御回路１８から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、タイミング制御回路１８に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
【００３４】
ＡＤＣ２３−１〜２３−ｍは全て同じ構成となっており、ここでは、ＡＤＣ２３−ｍを例に挙げて説明するものとする。ＡＤＣ２３−ｍは、選択回路（図中、ＳＥＬ）３１、比較器３２、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴ）３３、転送スイッチ３４およびメモリ装置３５を有する構成となっている。
【００３５】
選択回路３１は、ＤＡＣ１５１−１〜１５１−ｎで生成されたｎ個の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎを入力とするとともに、列信号線２２−ｍの信号電圧Ｖｘのレベル判定を行い、その判定結果に基づいて参照電圧ＲＡＭＰ１〜ＲＡＭＰｎの中から信号電圧Ｖｘに適した参照電圧ＲＡＭＰを１つ選択して比較器３２にその比較基準電圧として与える。この選択回路３１の具体的な構成および動作の詳細については後述する。
【００３６】
比較器３２は、画素アレイ部１２のｎ列目の各単位画素１１から出力される信号に応じた列信号線２２−ｍの信号電圧Ｖｘと、選択回路３１で選択された参照電圧ＲＡＭＰ１〜ＲＡＭＰｎのいずれか１つの参照電圧ＲＡＭＰとを比較して、例えば、階段状の下降する波形の参照電圧ＲＡＭＰが信号電圧Ｖｘよりも大なるときに比較出力Ｖｃｏがアクティブ状態（“Ｈ”レベル）になり、参照電圧ＲＡＭＰが信号電圧Ｖｘ以下のときに比較出力Ｖｃｏが非アクティブ状態（“Ｌ”レベル）になる。
【００３７】
アップ／ダウンカウンタ３３は非同期カウンタであり、タイミング制御回路１８から与えられる制御信号ＣＳ２による制御の下に、タイミング制御回路１８からクロックＣＫがＤＡＣ１５１−１〜１５１−ｎと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３２での比較動作の開始から比較動作の終了までの比較時間を計測する。
【００３８】
具体的には、通常フレームレートモードでは、１つの単位画素１１からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
【００３９】
一方、高速フレームレートモードでは、ある行の単位画素１１についてのカウント結果をそのまま保持しておき、引き続き、次の行の単位画素１１について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
【００４０】
転送スイッチ３４は、タイミング制御回路１８から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３３のカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３３のカウント結果をメモリ装置３５に転送する。
【００４１】
一方、例えばＮ＝２の高速フレームレートでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３３のカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行の単位画素１１についてのアップ／ダウンカウンタ３３のカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３３の垂直２画素分についてのカウント結果をメモリ装置３５に転送する。
【００４２】
このようにして、画素アレイ部１２の各単位画素１１から列信号線２２−１〜２２−ｍを経由して列毎に供給されるアナログ信号が、ＡＤＣ２３（２３−１〜２３−ｍ）における比較器３２およびアップ／ダウンカウンタ３３の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３５（３５−１〜３５−ｍ）に格納される。
【００４３】
列走査回路１６は、シフトレジスタなどによって構成され、カラム処理部１４におけるＡＤＣ２３−１〜２３−ｍの列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、ＡＤＣ２３−１〜２３−ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。
【００４４】
上記構成の本実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０では、アップ／ダウンカウンタ３３のカウント結果を、転送スイッチ３４を介して選択的にメモリ装置３５に転送することができるため、アップ／ダウンカウンタ３３のカウント動作と、当該アップ／ダウンカウンタ３３のカウント結果の水平出力線１７への読み出し動作とを独立して制御することが可能である。
【００４５】
次に、上記構成のＣＭＯＳイメージセンサ１０の動作について、図２のタイミングチャートを用いて説明する。
【００４６】
ここでは、単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１ではリセット動作と転送動作とが行われ、リセット動作では所定の電位にリセットされたときのＦＤ部の電位がリセット成分として単位画素１１から列信号線２２−１〜２２−ｍに出力され、転送動作では光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分として単位画素１１から列信号線２２−１〜２２−ｍに出力される。
【００４７】
行走査回路１３による行走査によってある行ｉが選択され、その選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの１回目の読み出し動作が安定した後、ＤＡＣ１５１−１〜１５１−ｎの少なくとも１つ、例えばＤＡＣ１５１−１からランプ波形の参照電圧ＲＡＭＰ１が出力される。この参照電圧ＲＡＭＰ１は、ＡＤＣ２３−１〜２３−ｍの各々において各選択回路３１によって選択されて各比較器３２に与えられる。これにより、比較器３２の各々において、列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照電圧ＲＡＭＰ１との比較が行われる。
【００４８】
＜リセットカウント期間＞
このとき、アップ／ダウンカウンタ３３はダウンカウント状態にあり、単位画素１１のリセット成分ΔＶを検出するリセットカウント期間に入る。このリセットカウント期間では、タイミング制御回路１８からクロックＣＫが与えられることで、アップ／ダウンカウンタ３３は、１回目の読み出し動作時の比較器３２での比較時間をダウンカウント動作によって計測する。
【００４９】
そして、階段状に下降する波形の参照電圧ＲＡＭＰ１が信号電圧Ｖｘと等しくなったときに、比較器３２の比較出力がＶｃｏは“Ｈ”レベルから“Ｌ”レベルへ極性反転する。この比較器３２の極性反転を受けて、アップ／ダウンカウンタ３３はダウンカウント動作を停止し、比較器３２での1回目の比較時間に応じたカウント値を保持する。このとき、アップ／ダウンカウンタ３３の初期値としては、ＡＤ変換の階調の任意の値、例えば中間値を設定する。
【００５０】
この１回目の読み出し動作期間であるリセットカウント期間では、単位画素１１のリセット成分ΔＶが読み出される。このリセット成分ΔＶ内には、単位画素１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線２２−１〜２２−ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１日目のリセット成分ΔＶの読み出し時には、参照電圧ＲＡＭＰ１〜ＲＡＭＰｎを調整することによって比較時間を短くすることが可能である。本実施形態では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。
【００５１】
＜プリカウント期間＞
その後、入射光量に応じて列信号線２２−１〜２２−ｍの信号電圧Ｖｘが安定した後、プリカウント期間に入る。プリカウント期間では、選択回路３１は、例えばＤＡＣ１５１−１から参照電圧ＲＡＭＰ１に代えてＡＤ変換範囲内の任意の判定電圧、例えば３値の判定電圧ＶＲ２，ＶＲ３，ＶＲ４（ＶＲ２＞ＶＲ３＞ＶＲ４）が供給されることで、これら判定電圧ＶＲ２，ＶＲ３，ＶＲ４を比較器３２にその比較基準電圧として順に与える。
【００５２】
ここで、参照電圧ＲＡＭＰと判定電圧ＶＲの関係について説明する。本例では、参照電圧ＲＡＭＰとして、同じ傾斜の４個の参照電圧ＲＡＭＰ１〜ＲＡＭＰ４が選択回路３１に供給され、この４個の参照電圧ＲＡＭＰ１〜ＲＡＭＰ４に対して３値の判定電圧ＶＲ２，ＶＲ３，ＶＲ４が用意されるものとする。
【００５３】
このとき、参照電圧ＲＡＭＰ１はＡＤ変換範囲内の最大電圧（ＶＲ１）から判定電圧ＶＲ２に向けて階段状に下降し、参照電圧ＲＡＭＰ２は判定電圧ＶＲ２から判定電圧ＶＲ３に向けて階段状に下降し、参照電圧ＲＡＭＰ３は判定電圧ＶＲ３から判定電圧ＶＲ４に向けて階段状に下降し、参照電圧ＲＡＭＰ４は判定電圧ＶＲ４からＡＤ変換範囲内の最小電圧に向けて階段状に下降する波形となる。
【００５４】
すなわち、判定電圧ＶＲ２の電圧値は参照電圧ＲＡＭＰ２の初期値となり、判定電圧ＶＲ３の電圧値は参照電圧ＲＡＭＰ３の初期値となり、判定電圧ＶＲ４の電圧値は参照電圧ＲＡＭＰ４の初期値となる。このように、判定電圧ＶＲ２，ＶＲ３，ＶＲ４の各電圧値を参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４の初期値に設定することで、判定電圧として特別な電圧値を用意する必要がないという利点がある。
【００５５】
ただし、判定電圧ＶＲ２，ＶＲ３，ＶＲ４の各電圧値が必ずしも参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４の初期値である必要はなく、判定電圧ＶＲ２，ＶＲ３，ＶＲ４の各電圧値を参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４の初期値と異なる電圧値に設定することも可能である。
【００５６】
具体的には、判定電圧ＶＲ２，ＶＲ３，ＶＲ４の各電圧値を例えば参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４の初期値よりも低く設定する、換言すれば、参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４の初期値を判定電圧ＶＲ２，ＶＲ３，ＶＲ４の各電圧値よりも少し上げることで、次のような作用効果を得ることができる。
【００５７】
参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４を伝送する信号線の配線抵抗Ｒおよび寄生容量Ｃに起因してスタート時に遅延（参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４の鈍り）が生じるために、データカウント期間に入り、スタートと同時に判定が行われてしまうことで、ＡＤ精度が落ちることが懸念される。このことは、アップ／ダウンカウンタ３３のクロックＣＫが高速になった場合に特に問題になってくると考えられる。
【００５８】
これに対して、参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４の初期値を判定電圧ＶＲ２，ＶＲ３，ＶＲ４の各電圧値よりも少し上げてスタートさせることで、スタート時に参照電圧ＲＡＭＰ２，ＲＡＭＰ３，ＲＡＭＰ４に遅延があったとしても、スタートと同時に判定が行われることはないために、ＡＤ精度を維持できることになる。
【００５９】
比較器３２は、判定電圧ＶＲ２，ＶＲ３，ＶＲ４が与えられると、これら判定電圧ＶＲ２，ＶＲ３，ＶＲ４に対する列信号線２２−１〜２２−ｍの信号電圧Ｖｘの大小判定を順に行う。このとき、判定電圧ＶＲ２，ＶＲ３，ＶＲ４の各々の判定期間に同期してタイミング制御回路１８から選択回路３１へクロック信号ＳＥＬＣＫが供給される。すると、選択回路３１は、このクロック信号ＳＥＬＣＫに同期して、比較器３２の判定結果に応じて内部の保持回路（図示せず）をコントロールする。
【００６０】
例えば、列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲ２と判定電圧ＶＲ３の間の信号電圧Ｖｘ２である場合、判定電圧ＶＲ２と比較するときは、信号電圧Ｖｘ２が判定電圧ＶＲ２よりも低いのでクロック信号ＳＥＬＣＫが有効となるが、判定電圧ＶＲ３，ＶＲ４と比較するときは、信号電圧Ｖｘ２が判定電圧ＶＲ３，ＶＲ４よりも高く、クロック信号ＳＥＬＣＫが無効となるために、選択回路３１は信号電圧Ｖｘ２に対する比較基準電圧として参照電圧ＲＡＭＰ２を選択する。
【００６１】
また、列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲ３と判定電圧ＶＲ４の間の信号電圧Ｖｘ３である場合、判定電圧ＶＲ２，ＶＲ３と比較するときは、信号電圧Ｖｘ３が判定電圧ＶＲ２，ＶＲ３よりも低いのでクロック信号ＳＥＬＣＫが有効となるが、判定電圧ＶＲ４と比較するときは、信号電圧Ｖｘ２が判定電圧ＶＲ４よりも高く、クロック信号ＳＥＬＣＫが無効となるために、選択回路３１は信号電圧Ｖｘ３に対する比較基準電圧として参照電圧ＲＡＭＰ３を選択する。
【００６２】
このように、比較器３２の比較出力Ｖｃｏを基に、選択回路３１の作用により、複数の参照電圧ＲＡＭＰ１〜ＲＡＭＰ４の中から列信号線２２−１〜２２−ｍの信号電圧Ｖｘに適した参照電圧ＲＡＭＰを選択し、比較器３２にその比較基準電圧ＲＥＦとして与えて、２回目のＡＤ変換を行うことで、１つの参照電圧ＲＡＭＰを用いてＡＤ変換を行う場合よりも、２回目のＡＤ変換時間を大幅に短縮できることになる。
【００６３】
＜データカウント期間＞
２回目の読み出し動作期間であるデータカウント期間では、電圧ＶＲｎから階段状に下降する波形の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎがＤＡＣ１５１−１〜１５１−ｎから出力され、選択回路３１に供給される。選択回路３１は、列信号線２２−１〜２２−ｍの信号電圧Ｖｘに応じて参照電圧ＲＡＭＰ１〜ＲＡＭＰｎのいずれかを選択し、比較器３２にその比較基準電圧として与える。これにより、比較器３２において列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較が行われる同時に、アップ／ダウンカウンタ３３において比較器３２での２回目の比較時間がアップカウント動作によって計測される。
【００６４】
このように、アップ／ダウンカウンタ３３のカウント動作を１回目の読み出し動作のリセットカウント期間でダウンカウント動作とし、２回目の読み出し動作のデータカウント期間でアップカウント動作とすることにより、アップ／ダウンカウンタ３３内で自動的に（２回目の比較時間）−（１回目の比較時間）の減算処理が行われる。
【００６５】
そして、階段状に下降する波形の参照電圧ＲＡＭＰが列信号線２２−１〜２２−ｍの信号電圧Ｖｘと等しくなったときに比較器３２の比較出力Ｖｃｏが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３３のカウント動作が停止する。その結果、アップ／ダウンカウンタ３３には、（２回目の比較時間）−（１回目の比較時間）の減算処理の結果に応じたカウント値が保持される。
【００６６】
（２回目の比較時間）−（１回目の比較時間）＝（信号成分Ｖsig ＋リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分Ｖoffset）−（リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分Ｖoffset）＝（信号成分Ｖsig ）であり、以上２回の読み出し動作とアップ／ダウンカウンタ３３での減算処理により、単位画素１１毎のばらつきを含んだリセット成分ΔＶに加えて、ＡＤＣ２３（２３−１〜２３−ｍ）毎のオフセット成分Ｖoffsetも除去されるために、単位画素１１毎の入射光量に応じた信号成分Ｖsig のみを取り出すことができる。単位画素１１毎のばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理である。
【００６７】
データカウント期間での読み出し時には、入射光量に応じた信号成分Ｖsig が読み出されるので、光量の大小を広い範囲で判定するために参照電圧ＲＡＭＰを大きく変化させる必要がある。そこで、本実施形態に係るＣＭＯＳイメージセンサ１０においては、信号成分Ｖsig の読み出しを８ビット分のカウント期間（２５６クロック）で比較を行うようにしている。
【００６８】
この場合、リセットカウント期間とデータカウント期間との比較ビット数が異なるが、参照電圧ＲＡＭＰの波形の傾きをリセットカウント期間とデータカウント期間とで同じにすることにより、ＡＤ変換の精度を等しくできるため、アップ／ダウンカウンタ３３による（２回目の比較時間）−（１回目の比較時間）の減算処理の結果として正しい減算結果が得られる。
【００６９】
上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ３３にはＮビットのデジタル値が保持される。そして、カラム処理部１４の各ＡＤＣ２３−１〜２３−ｍでＡＤ変換されたＮビットのデジタル値（デジタル信号）は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次外部へ出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。
【００７０】
また、本実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０では、ＡＤＣ２３−１〜２３−ｍの各々がメモリ装置３５を持っているため、ｉ行目の単位画素１１についてＡＤ変換後のデジタル値を転送スイッチ３４によってメモリ装置３５に転送し、水平出力線１７から外部へ出力しながら、ｉ＋１行目の単位画素１１について読み出し動作とアップ／ダウンカウント動作を並行して実行することができる。
【００７１】
上述したように、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０において、２回目のＡＤ変換を行う前に、ＡＤ変換範囲内の複数の判定電圧を用いて列信号線２２−１〜２２−ｍの信号電圧Ｖｘのレベル判定を行い、その判定結果を基に複数の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎの中から列信号線２２−１〜２２−ｍの信号電圧Ｖｘに適した参照電圧ＲＡＭＰを選択してＡＤ変換を行うことで、２回目のＡＤ変換時間を大幅に短縮できることになるために、トータルのＡＤ変換時間の短縮化、即ちＡＤ変換動作の高速化を図ることができる。また、ＡＤ変換の動作期間が短いことで、回路全体、ひいてはイメージセンサの消費電力の低減に寄与できる。
【００７２】
なお、上記実施形態では、プリカウント期間における列信号線２２−１〜２２−ｍの信号電圧Ｖｘのレベル判定の動作を、ＡＤ変換範囲内の任意の電圧、例えば３値の判定電圧ＶＲ２，ＶＲ３，ＶＲ４のうち、一番高い判定電圧ＶＲ２から開始するとしたが、図３のタイミングチャートに示すように、一番低い判定電圧ＶＲ４から開始するようにしても良い。
【００７３】
［選択回路の構成］
続いて、選択回路３１の具体的な回路例について説明する。
【００７４】
（回路例１）
図４は、選択回路３１の第１回路例を示す回路図である。ここでは、例えば４個の参照電圧ＲＡＭＰ１〜ＲＡＭＰ４を入力とし、これら参照電圧ＲＡＭＰ１〜ＲＡＭＰ４のいずれか１つを選択して図１の比較器３２にその比較基準電圧として与えるものとする。
【００７５】
また、本回路例に係る選択回路３１Ａには、図１のタイミング制御回路１８からセット信号ＳＥＴおよびクロック信号ＳＥＬＣＫが供給されるとともに、図１の比較器３２から比較出力Ｖｃｏが列信号線２２−１〜２２−ｍの信号電圧Ｖｘのレベル判定を行った際の判定結果として与えられる。
【００７６】
図４において、出力ラインと第１の電源との間にＮ型のＭＯＳトランジスタＮ１が接続されている。このトランジスタＮ１は、ゲートに定電圧ＢＩＡＳが与えられることで、
一定の電流を流す定電流源として作用する。
【００７７】
４個の参照電圧ＲＡＭＰ１〜ＲＡＭＰ４に対応して４個のセレクトスイッチ４２〜４５が設けられている。これらセレクトスイッチ４２〜４５は、第２の電源と出力ライン４１との間に直列に接続されたトランジスタ対（Ｎ２とＮ３，Ｎ４とＮ５，Ｎ６とＮ７，Ｎ８とＮ９）により構成され、参照電圧ＲＡＭＰ１〜ＲＡＭＰ４をトランジスタＮ２，Ｎ４，Ｎ６，Ｎ８の各ゲート入力としている。
【００７８】
一方、クロック信号ＳＥＬＣＫは、ＡＮＤ回路４６の一方の入力となる。比較器３２の比較出力Ｖｃｏは、ＡＮＤ回路４６の他方の入力となる。ＡＮＤ回路４６の出力は、４段のシフトレジスタ４７にそのクロックとして与えられる。
【００７９】
シフトレジスタ４７は、４個の参照電圧ＲＡＭＰ１〜ＲＡＭＰ４に対応した４段のシフト（ＳＲ）段によって構成され、入力されるセット信号ＳＥＴをＡＮＤ回路４６の出力に同期して順にシフトし、各シフト段の出力に応じてセレクトスイッチ４２〜４５のいずれか１つをオンさせることで、参照電圧ＲＡＭＰ１〜ＲＡＭＰ４のうちのいずれか１つを選択する。
【００８０】
シフトレジスタ４７の各シフト段の出力は、参照電圧ＲＡＭＰ１〜ＲＡＭＰ４の各々のオフセット値Ｖｏｆｆｓｅｔとして、出力選択回路４８を経て出力バスライン４９に出力される。
【００８１】
ここで、ＡＤ変換の階調を１０ビット（１０２４階調）としたとき、オフセット値Ｖｏｆｆｓｅｔは、ＲＡＭＰ１＝０、ＲＡＭＰ２＝２５６、ＲＡＭＰ３＝５１２、ＲＡＭＰ４＝７６８となる。この参照電圧ＲＡＭＰ１〜ＲＡＭＰ４に対応したオフセット値Ｖｏｆｆｓｅｔを、アップ／ダウンカウンタ３３のカウント値に加算することで、最終的に、列信号線２２−１〜２２−ｍの信号電圧Ｖｘに対応したＡＤ変換値を得ることができる。
【００８２】
［選択回路の動作］
上記構成の回路例に係る選択回路３１Ａは、プリカウント期間において、例えば参照電圧ＲＡＭＰ１に代えて判定電圧ＶＲ２，ＶＲ３，ＶＲ４が順に与えられると、これら判定電圧ＶＲ２，ＶＲ３，ＶＲ４に基づいて列信号線２２−１〜２２−ｍの信号電圧Ｖｘのレベル判定を行い、当該信号電圧Ｖｘに適した参照電圧ＲＡＭＰを参照電圧ＲＡＭＰ１〜ＲＡＭＰ４の中から１つ選択して比較器３２にその比較基準電圧ＲＥＦとして与える。
【００８３】
リセットカウント期間（ダウンカウント期間）では、セット信号ＳＥＴがシフトレジスタ４７の初段のシフト段に保持され、その出力によってセレクトスイッチ４２がオン状態にあるため、参照電圧ＲＡＭＰ１が選択されている。
【００８４】
リセットカウント期間からプリカウント期間に入り、参照電圧ＲＡＭＰ１に代えて判定電圧ＶＲ２，ＶＲ３，ＶＲ４が順に与えられる。そして、先ず、判定電圧ＶＲ２を比較器３２にその比較基準電圧ＲＥＦとして与えることで、判定電圧ＶＲ２に対する列信号線２２−１〜２２−ｍの信号電圧Ｖｘの大小が判定される。
【００８５】
列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲ２と判定電圧ＶＲ３の間の信号電圧Ｖｘ２であれば、判定電圧ＶＲ２と比較するときは、信号電圧Ｖｘ２が判定電圧ＶＲ２よりも低いために、比較器３２の比較出力（判定出力）Ｖｃｏが“Ｈ”レベルになる。これにより、クロック信号ＳＥＬＣＫが有効になる、即ちＡＮＤ回路４６を通過してシフトレジスタ４７にクロックとして与えられるために、シフトレジスタ４７は１段シフト動作を行う。
【００８６】
このとき、信号電圧Ｖｘ２と判定電圧ＶＲ３，ＶＲ４の比較では、信号電圧Ｖｘ２が電圧ＶＲ２よりも高く、クロック信号ＳＥＬＣＫが無効となるために、シフトレジスタ４７はシフト動作を行わない。その結果、２段目のシフト段の出力によってセレクトスイッチ４３がオン状態になるために、信号電圧Ｖｘ２に対する比較基準電圧ＲＥＦとして参照電圧ＲＡＭＰ２が選択される。
【００８７】
また、列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲ３と判定電圧ＶＲ４の間の信号電圧Ｖｘ３であれば、判定電圧ＶＲ２，ＶＲ３と比較するときは、信号電圧Ｖｘ３が電圧ＶＲ２，ＶＲ３よりも低いために、比較器３２の比較出力Ｖｃｏが“Ｈ”レベルになる。これにより、クロック信号ＳＥＬＣＫが有効となるために、シフトレジスタ４７はさらに１段シフト動作を行う。
【００８８】
このとき、信号電圧Ｖｘ３と判定電圧ＶＲ４の比較では、信号電圧Ｖｘ２が電圧ＶＲ４よりも高く、クロック信号ＳＥＬＣＫが無効となるために、シフトレジスタ４７はシフト動作を行わない。その結果、３段目のシフト段の出力によってセレクトスイッチ４４がオン状態になるために、信号電圧Ｖｘ３に対する比較基準電圧ＲＥＦとして参照電圧ＲＡＭＰ３が選択される。
【００８９】
列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲ４よりも低い信号電圧Ｖｘ４のときも、基本的に、信号電圧Ｖｘ２，Ｖｘ３の場合と同様の回路動作により、信号電圧Ｖｘ４に対する比較基準電圧ＲＥＦとして参照電圧ＲＡＭＰ４が選択される。
【００９０】
なお、列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲ２よりも低い信号電圧Ｖｘ１のときは、プリカウント期間に入っても、クロック信号ＳＥＬＣＫが有効にならないために、シフトレジスタ４７はシフト動作を行わず、したがって参照電圧ＲＡＭＰ１が選択されたままとなる。
【００９１】
（回路例２）
図５は、選択回路３１の第２回路例を示す回路図である。回路例１に係る選択回路３１Ａは、参照電圧供給部１５側で複数のＤＡＣ１５１−１〜１５１−ｎを用いて複数の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎを生成する場合に対応した構成となっているのに対して、本回路例に係る選択回路３１Ｂは、参照電圧供給部１５側で１つのＤＡＣ１５１を用いて１つの参照電圧ＲＡＭＰを生成する場合において、この１つの参照電圧ＲＡＭＰに基づいて複数の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎを生成する回路構成を採っている。
【００９２】
ただし、プリカウント期間では、ＤＡＣ１５１から参照電圧ＲＡＭＰに代えて例えば４個の参照電圧ＲＡＭＰ１〜ＲＡＭＰ４に対応した３つの判定電圧ＶＲ２，ＶＲ３，ＶＲ４が本選択回路３１Ｂに入力されるものとする。本選択回路３１Ｂにはさらに、図１のタイミング制御回路１８からセット信号ＳＥＴ、クロック信号ＳＥＬＣＫおよびプリ判定信号ｘＰＲＥＣＮＴが供給されるとともに、図１の比較器３２から比較出力Ｖｃｏが判定結果として与えられる。
【００９３】
図５において、ＡＮＤ回路５１は、クロック信号ＳＥＬＣＫおよび比較器３２の比較出力Ｖｃｏを２入力としている。レジスタ５２は、ＡＮＤ回路５１の出力に同期してセット信号ＳＥＴをラッチする。
【００９４】
トランスファスイッチ５３は、互いに並列接続されたＮ型のＭＯＳトランジスタＮ１１とＰ型のＭＯＳトランジスタＰ１１からなり、トランジスタＮ１１がレジスタ５２の出力に応答して、トランジスタＰ１１がレジスタ５２の出力に基づくインバータＩＮＶ１の反転出力に応答してそれぞれオン状態になることで、プリカウント期間に参照電圧ＲＡＭＰとして入力される判定電圧ＶＲ２，ＶＲ３，ＶＲ４を取り込んでキャパシタＣ１にホールドする。
【００９５】
トランスファスイッチ５３は、互いに並列接続されたＮ型のＭＯＳトランジスタＮ１２とＰ型のＭＯＳトランジスタＰ１２からなり、トランジスタＮ１２がプリ判定信号ｘＰＲＥＣＮＴに応答して、トランジスタＰ１２がプリ判定信号ｘＰＲＥＣＮＴに基づくインバータＩＮＶ２の反転出力に応答してそれぞれオン状態になることで、データカウント期間に入力される例えば階段状に下降する波形の参照電圧ＲＡＭＰを取り込んでキャパシタＣ２にホールドする。
【００９６】
キャパシタＣ１，Ｃ２の各出力端が共通接続されていることから、その出力端にはキャパシタＣ２に参照電圧ＲＡＭＰがホールドされることで、キャパシタＣ１のホールド電圧に対応した参照電圧ＲＡＭＰ、即ち判定電圧ＶＲ２から判定電圧ＶＲ３に向けて下降する参照電圧ＲＡＭＰ２、判定電圧ＶＲ３から判定電圧ＶＲ４に向けて下降する参照電圧ＲＡＭＰ３、または判定電圧ＶＲ４からＡＤ変換範囲内の最低電位に向けて下降する参照電圧ＲＡＭＰ４が得られる。
【００９７】
このように、１つの参照電圧ＲＡＭＰに基づいて複数の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎを生成する回路構成を採ることで、参照電圧供給部１５側では１つのＤＡＣ１５１を用いて１つの参照電圧ＲＡＭＰを生成するだけで良いために、参照電圧供給部１５側の回路構成を簡略化できる利点がある。
【００９８】
［実施例］
ここで、参照電圧ＲＡＭＰの数ｎをｎ＝２としたときの回路動作について、図６のタイミングチャートを用いて説明する。
【００９９】
この実施例に係るＣＭＯＳイメージセンサでは、図１のシステム構成において、参照電圧供給部１５は、２つのＤＡＣ１５１−１，１５１−２を用いて２つの参照電圧ＲＡＭＰ１，ＲＡＭＰ２を生成することになる。
【０１００】
ただし、本実施例に係るＣＭＯＳイメージセンサの場合には、２つの参照電圧ＲＡＭＰ１，ＲＡＭＰ２のうち、一方の参照電圧ＲＡＭＰ１は第一のスロープ波形（例えば、階段状の上昇する波形）、他方の参照電圧ＲＡＭＰ２は第二のスロープ波形（例えば、階段状の下降する波形）となっている。
【０１０１】
この実施例の構成を採る場合は、選択回路３１としては、図４の４段構成を２構成に変更するだけで良い。
【０１０２】
行走査回路１３による行走査によってある行ｉが選択され、その選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの１回目の読み出し動作が安定した後、例えばＤＡＣ１５１−２から階段状に下降する波形の参照電圧ＲＡＭＰ２が出力される。この参照電圧ＲＡＭＰ２は、ＡＤＣ２３−１〜２３−ｍの各々において各選択回路３１によって選択されて各比較器３２に与えられる。これにより、比較器３２の各々において、列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照電圧ＲＡＭＰ２との比較が行われる。
【０１０３】
＜リセットカウント期間＞
このとき、アップ／ダウンカウンタ３３はダウンカウント状態にあり、単位画素１１のリセット成分ΔＶを検出するリセットカウント期間に入る。このリセットカウント期間では、タイミング制御回路１８からクロックＣＫが与えられることで、アップ／ダウンカウンタ３３は、１回目の読み出し動作時の比較器３２での比較時間をダウンカウント動作によって計測する。
【０１０４】
そして、階段状に下降する波形の参照電圧ＲＡＭＰ２が信号電圧Ｖｘと等しくなったときに、比較器３２の比較出力がＶｃｏは“Ｈ”レベルから“Ｌ”レベルへ極性反転する。この比較器３２の極性反転を受けて、アップ／ダウンカウンタ３３はダウンカウント動作を停止し、比較器３２での1回目の比較時間に応じたカウント値を保持する。このとき、アップ／ダウンカウンタ３３の初期値としては、ＡＤ変換の階調の任意の値、例えば中間値を設定する。
【０１０５】
この１回目の読み出し動作期間であるリセットカウント期間では、単位画素１１のリセット成分ΔＶが読み出される。このリセット成分ΔＶ内には、単位画素１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線２２−１〜２２−ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１日目のリセット成分ΔＶの読み出し時には、参照電圧ＲＡＭＰ１，２を調整することによって比較時間を短くすることが可能である。本実施例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。
【０１０６】
＜プリカウント期間＞
その後、入射光量に応じて列信号線２２−１〜２２−ｍの信号電圧Ｖｘが安定した後、プリカウント期間に入る。プリカウント期間では、選択回路３１は、例えばＤＡＣ１５１−２から参照電圧ＲＡＭＰ２に代えてＡＤ変換範囲内の任意の判定電圧、例えば中間の判定電圧ＶＲが供給されることで、この判定電圧ＶＲを比較器３２にその比較基準電圧として与える。
【０１０７】
比較器３２は、判定電圧ＶＲが与えられると、当該判定電圧に対する列信号線２２−１〜２２−ｍの信号電圧Ｖｘの大小判定を順に行う。このとき、判定電圧ＶＲに基づく判定期間に同期してタイミング制御回路１８から選択回路３１へクロック信号ＳＥＬＣＫが供給される。すると、選択回路３１は、このクロック信号ＳＥＬＣＫに同期して、比較器３２の判定結果を保持するとともに、その判定結果を基に参照電圧ＲＡＭＰ１，ＲＡＭＰ２のいずれか一方を選択する。
【０１０８】
例えば、列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲよりも高い信号電圧Ｖｘ１のときは、選択回路３１はデータカウント期間の参照電圧ＲＡＭＰとして参照電圧ＲＡＭＰ１を選択する。列信号線２２−１〜２２−ｍの信号電圧Ｖｘが判定電圧ＶＲよりも低い信号電圧Ｖｘ２のときは、選択回路３１はデータカウント期間の参照電圧ＲＡＭＰとして参照電圧ＲＡＭＰ２を選択する。なお、プリカウント期間の参照電圧ＲＡＭＰ１，ＲＡＭＰ２のレベルは、判定電圧ＶＲのレベルに揃えられている。
【０１０９】
＜データカウント期間＞
２回目の読み出し動作期間であるデータカウント期間では、アップ／ダウンカウンタ３３はアップカウントになる。参照電圧ＲＡＭＰ１は階段状の上昇する波形となり、参照電圧ＲＡＭＰ２は階段状の下降する波形となり、比較器３２にその比較基準電圧として与えられる。これにより、比較器３２において列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較が行われる同時に、アップ／ダウンカウンタ３３において比較器３２での２回目の比較時間がアップカウント動作によって計測される。
【０１１０】
このように、アップ／ダウンカウンタ３３のカウント動作を１回目の読み出し動作のリセットカウント期間でダウンカウント動作とし、２回目の読み出し動作のデータカウント期間でアップカウント動作とすることにより、アップ／ダウンカウンタ３３内で自動的に（２回目の比較時間）−（１回目の比較時間）の減算処理が行われる。なお、データカウント期間では、参照電圧ＲＡＭＰ１を選択時はダウンカウント、参照電圧ＲＡＭＰ２を選択時はアップカウントとなる。
【０１１１】
そして、参照電圧ＲＡＭＰ１または参照電圧ＲＡＭＰ２が列信号線２２−１〜２２−ｍの信号電圧Ｖｘと等しくなったときに比較器３２の比較出力Ｖｃｏが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３３のカウント動作が停止する。その結果、アップ／ダウンカウンタ３３には、（２回目の比較時間）−（１回目の比較時間）の減算処理の結果に応じたカウント値が保持される。
【０１１２】
（２回目の比較時間）−（１回目の比較時間）＝（信号成分Ｖsig ＋リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分Ｖoffset）−（リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分Ｖoffset）＝（信号成分Ｖsig ）であり、以上２回の読み出し動作とアップ／ダウンカウンタ３３での減算処理により、単位画素１１毎の入射光量に応じた信号成分Ｖsig のみを取り出すことができる。
【０１１３】
上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ３３にはＮビットのデジタル値が保持される。そして、カラム処理部１４の各ＡＤＣ２３−１〜２３−ｍでＡＤ変換されたＮビットのデジタル値（デジタル信号）は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次外部へ出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。
【０１１４】
上述したように、２回目のＡＤ変換を行う前に、ＡＤ変換範囲内の複数の判定電圧を用いて列信号線２２−１〜２２−ｍの信号電圧Ｖｘのレベル判定を行い、その判定結果を基に第一のスロープ波形の参照電圧ＲＡＭＰ１、または第二のスロープ波形の参照電圧ＲＡＭＰ２のいずれかを選択してＡＤ変換を行うことで、２回目のＡＤ変換時間を大幅に短縮できることになるために、トータルのＡＤ変換時間の短縮化、即ちＡＤ変換動作の高速化を図ることができる。
【０１１５】
［適用例］
以上説明した実施形態またはその実施例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサは、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。
【０１１６】
図７は、本発明に係る撮像装置の構成の一例を示すブロック図である。図７に示すように、本例に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。
【０１１７】
レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、先述した実施形態またはその実施例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサが用いられる。
【０１１８】
カメラ信号処理部６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理部６３に対する制御を行う。特に、撮像デバイス６２の列並列ＡＤＣが、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
【０１１９】
上述したように、ビデオカメラや電子スチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像デバイス６２として先述した実施形態またはその実施例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサを用いることで、当該ＣＭＯＳイメージセンサではＡＤ変換時間の短縮化、即ちＡＤ変換動作の高速化を図ることができるために高速撮像が可能となり、またＡＤ変換の動作期間が短いことで、イメージセンサの消費電力の低減を図ることができる利点がある。
【図面の簡単な説明】
【０１２０】
【図１】本発明の一実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。
【図２】本実施形態に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。
【図３】他の回路動作の説明に供するタイミングチャートである。
【図４】回路例１に係る選択回路の構成を示す回路図である。
【図５】回路例２に係る選択回路の構成を示す回路図である。
【図６】参照電圧ＲＡＭＰの数を２としたときの回路動作の説明に供するタイミングチャートである。
【図７】本発明に係る撮像装置の構成の一例を示すブロック図である。
【図８】従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。
【図９】従来例に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。
【符号の説明】
【０１２１】
１１…単位画素、１２…画素アレイ部、１３…行走査回路、１４…カラム処理部、１５…参照電圧供給部、１６…列走査回路、１７…水平出力線、１８…タイミング制御回路、２１−１〜２１−ｎ…行制御線、２２−１〜２２−ｍ…列信号線、２３−１〜２３−ｍ…ＡＤＣ（アナログ−デジタル変換回路）、３１，３１Ａ，３１Ｂ…選択回路、３２…比較器、３３…アップ／ダウンカウンタ、３４…転送スイッチ、３５…メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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