(57)【要約】      （修正有）【課題】複数の半導体集積回路を、複数のインターポーザーに搭載し、更に半導体集積回路が搭載されたインターポーザーを３次元的に積み上げてなる半導体装置において、その半導体集積回路のバイパスコンデンサをマザーボードに配置するための方法を提供する。【解決手段】複数の半導体集積回路４、５を複数のインターポーザー１、２に搭載し、複数のインターポーザーを３次元的に積み上げてなる半導体装置において、マザーボード１０との接続点を持つ最下段より上のインターポーザー２に搭載される半導体集積回路の電源ピン８及びグラウンドピン９は、複数のインターポーザーの全てにおいて各２個以上が隣接、且つ略同一座標に配置され、複数の半導体集積回路のバイパスコンデンサ６は、マザーボード上に搭載されている。【選択図】図１
2006344787.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体集積回路を複数のインターポーザーに搭載し、該複数のインターポーザーを３次元的に積み上げてなる半導体装置において、マザーボードとの接続点を持つ最下段より上のインターポーザーに搭載される半導体集積回路の電源ピン及びグラウンドピンは、該複数のインターポーザーの全てにおいて各２個以上が隣接、且つ略同一座標に配置され、該複数の半導体集積回路のバイパスコンデンサは、マザーボード上に搭載されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記電源ピン及びグラウンドピンは、それぞれが対角となるように配置され、前記複数の半導体集積回路が搭載されるインターポーザーより下段のインターポーザーの電源及びグラウンド配線は、インターポーザー内の最下配線層からグラウンドビアを略中心として電源ビアがスパイラル状に回転しつつ最上配線層に配線接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記電源ピン及びグラウンドピンは、２個以上の電源ピンが隣接し、且つ２個以上のグラウンドピンが隣接し、且つ電源ピン及びグラウンドピンが隣接して配置されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体集積回路を、複数のインターポーザーに搭載し、更に半導体集積回路が搭載されたインターポーザーを３次元的に積み上げてなる半導体装置に関し、特にその半導体集積回路のためのバイパスコンデンサを配置するための方法に関する。
【背景技術】
【０００２】
近年、電子機器の高速化のために、半導体装置の動作速度は高速化してきており、それに伴って、電源電圧変動を抑え動作を安定にするため、半導体装置のバイパスコンデンサの重要性が増してきている。半導体装置が高速で動作することで、半導体装置の電源及びグラウンドは、半導体装置の動作周波数に追従して変動し、その電源及びグラウンドの変動を抑制するための部品であるバイパスコンデンサの半導体装置との位置関係やその容量の値の不具合は、動作不良を引き起こす原因となることがある。更には電源及びグラウンドの変動が、不要輻射ノイズとして、その半導体装置を搭載している電子機器以外の電子機器へ悪影響を及ぼすといった問題へと発展しかねない。
【０００３】
また、携帯型の電子機器代表されるような、小型化と高機能化を必要とされる電子機器においては、半導体装置が、全く異なる機能を持った複数の半導体集積回路を、複数のインターポーザーに搭載し、更に半導体集積回路が搭載されたインターポーザーを３次元的に積み上げてなる構成が一般化しつつあり、こういった構成の半導体装置をＳｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ（以下、「ＳｉＰ」と略す）としている。
【０００４】
ＳｉＰといった構成の半導体装置において、複数の半導体集積回路には、各半導体集積回路が搭載されるインターポーザーに、半導体装置の電源ピン及びグラウンドピンとバイパスコンデンサとが最短配線距離で接続できるように、インターポーザー上にバイパスコンデンサが配置され、電源及びグラウンドの安定化を行っている。
【０００５】
図６は、従来の半導体装置の斜視図である。
【０００６】
図６において、１は第一インターポーザー、２は第二インターポーザー、４は第二半導体集積回路、５は第三半導体集積回路、６はバイパスコンデンサ、６１はインターポーザー上のバイパスコンデンサ、７は信号用半田ボール、１０はマザーボードである。
【０００７】
図６に示すような半導体装置は、ＳｉＰと呼ばれるタイプの半導体装置であり、第一インターポーザー１には、第一半導体集積回路３が搭載されている。第一半導体集積回路３は、このＳｉＰが搭載されるマザーボード１０を有する電子機器としての主要な機能を有し、主要演算機能やメモリインターフェース部、外部インターフェース部といった多数の機能を有する場合が多い。その中でもメモリインターフェース部で、第一半導体装置３とのやり取りのみの機能であった場合、電子機器の小型化（特に投影面積の縮小）のためにも、３次元的に積み上げてなる方式が提案されてきている。
【０００８】
そこで、第一半導体集積回路３が搭載された第一インターポーザー１が信号用半田ボール７を介してマザーボード１０に搭載され、電気的な接続がとられる。信号用半田ボール７は、主に第一半導体集積回路３のための信号が接続され、更に電源及びグラウンドも多数存在している。第一半導体集積回路３は、メモリインターフェース部を有し、これらは、第二インターポーザー２に搭載されている第二半導体集積回路４及び第三半導体集積回路５と信号のやり取りを行ことで、マザーボード１０への信号を削減することが出来、結果、半導体装置のピン数を削減、小型化が可能となる。第一インターポーザー１と第二インターポーザー２の間には、信号用半田ボール７による接続が取られ、第一インターポーザー１に搭載されている第一半導体集積回路と第二半導体集積回路４及び第三半導体集積回路５との信号のやり取りが可能となる。ここで、例えば、第二半導体集積回路４はＲＡＭであり、第三半導体集積回路５はＲＯＭである。第二半導体集積回路４及び第三半導体集積回路５の電源及びグラウンドは、マザーボード１０から供給する必要があり、その高周波的な電源変動を抑制する働きをするのがバイパスコンデンサ６である。更に第二半導体集積回路４及び第三半導体集積回路５の電源及びグラウンドは、第一インターポーザー１を介して第二インターポーザー２まで供給する必要がある。そして、第二インターポーザー２まで供給されてきた電源及びグラウンドが、第二半導体集積回路４及び第三半導体集積回路５のそれぞれの電源及びグラウンドピンに供給される仕組みである。このとき、第二半導体集積回路４及び第三半導体集積回路５の電源及びグラウンドは、第一インターポーザー１を介するため、電源のインピーダンスが高くなってしまうことから、バイパスコンデンサ６の効果が小さくなってしまうため、第二半導体集積回路４及び第三半導体集積回路５の極近傍で高周波的な電源変動を抑制するため、インターポーザー上のバイパスコンデンサ６１が配置されている。このとき、第一インターポーザー１より第二インターポーザー２のほうが、バイパスコンデンサを搭載する面積が必要なことから、大きくなりがちである。
【０００９】
このような構成により、第二インターポーザー２に搭載されている第二半導体集積回路４及び第三半導体集積回路５での電源変動が抑制され、ＳｉＰとしてなる半導体装置が搭載されるマザーボード１０の電源変動が抑制出来る。
【００１０】
図７は、従来の第一インターポーザーの第一配線層の部品面視図である。
【００１１】
図７において、３は第一半導体集積回路、１１は第一インターポーザーの第一配線層、７２は信号用パッド、８２は電源用パッド、９２はグラウンド用パッドである。
【００１２】
図７に示すように、電源及びグラウンドは、第二インターポーザー２の全体に、安定して電源及びグラウンドを供給出来るよう、全体的にちりばめられている。
【００１３】
次に、他のバイパスコンデンサの配置方法としては、特開平６−３１８６７２号公報に示すような方法も提案されている。
【００１４】
図８は、従来の他の半導体装置の断面図である。
【００１５】
図８において、８は電源用半田ボール、９はグラウンド用半田ボール、１２は第一インターポーザーの第二配線層、１３は第一インターポーザーの第三配線層、１４は第一インターポーザーの第四配線層、１５は第二インターポーザーの第一配線層、１６は第二インターポーザーの第二配線層、１７は第二インターポーザーの第三配線層、１８は第二インターポーザーの第四配線層、１９はマザーボードの第一配線層、２１は薄膜非導電性物質、８１１は電源貫通ビア、８１２は電源ブラインドビア、９１はグラウンドビアである。なお、第一インターポーザー１及び第二インターポーザー２の厚さは、説明の便宜上、厚く記載している。
【００１６】
図８に示すような構成の半導体装置においては、第二半導体集積回路４及び第三半導体集積回路５の電源は、マザーボード１０からバイパスコンデンサ６を経て、電源用パッド８２から電源用半田ボール８へ接続され、そして、第一インターポーザーの第四配線層１４にある電源用パッド８２から電源ブラインドビア８１１を介し第一インターポーザーの第三配線層１３に接続され、更に電源貫通ビア８１１を介し第一インターポーザーの第二配線層１２に接続され、更に電源ブラインドビア８１２を介し第一インターポーザーの第一配線層１１にある電源用パッド８２から電源用半田ボール８を介して、第二インターポーザー２に接続され供給される。
【００１７】
第二半導体集積回路４及び第三半導体集積回路５のグラウンドは、マザーボード１０からバイパスコンデンサ６を経て、グラウンド用パッド９２からグラウンド用半田ボール９へ、そして、第一インターポーザーの第四配線層１４にあるグラウンド用パッド９２からグラウンドビア９１を介し第一インターポーザーの第一配線層１１にあるグラウンド用パッド９２を経て、グラウンド用半田ボール９を介して、第二インターポーザー２に供給される。ここで、第一インターポーザー１は２層のコアに両面１層ずつを積み上げるタイプの４層のビルドアップ基板としている。第二インターポーザー２は、通常の４層基板としている。
【００１８】
第二インターポーザー２に搭載されている第二半導体集積回路４及び第三半導体集積回路５のバイパスコンデンサは、グラウンド層として構成する第二インターポーザーの第二配線層１６と、電源層として構成する第二インターポーザーの第三配線層１７との間に、薄膜非導電性物質２１を介在させることで、薄膜コンデンサを形成し、第二半導体集積回路４及び第三半導体集積回路５のバイパスコンデンサとしている。これによって、第二インターポーザー上にバイパスコンデンサを搭載する必要がなくなり、半導体装置を小型化することが可能となる。
【００１９】
又、従来例としては、例えば特許文献１をあげることが出来る。
【特許文献１】特開平６−３１８６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、近年の半導体装置の小型化及び高集積化の要求によって、複数の半導体集積回路を、複数のインターポーザーに搭載し、３次元的に積み上げてなるＳｉＰの構成においては、バイパスコンデンサを各半導体集積回路近傍に配置するためにインターポーザー上に配置しているが、インターポーザー上にバイパスコンデンサを配置する場合、バイパスコンデンサの数が増大することによって、インターポーザーが大きくなり、結果として、小型化のための３次元的に積み上げてなる構成をとったにもかかわらず、小型化出来ないといった問題点がある。更には、バイパスコンデンサの容量が不足した場合には、バイパスコンデンサの形状を大きくする必要があり、更にインターポーザーを大きくする必要があり、小型化に対して問題となる。
【００２１】
更には、背景技術の他の技術に記載したようなバイパスコンデンサの配置方法では、バイパスコンデンサをインターポーザー内に形成することから、特殊な基板材料によるコストアップといった問題がある。更には、電源とグラウンドの対向面積と介在する薄膜非導電性物質の誘電率と厚さで決まるコンデンサの容量値が小さいことが挙げられ、必要とするバイパスコンデンサとしての容量値を得られないといった問題点がある。
【課題を解決するための手段】
【００２２】
本発明は、背景技術の有するこのような問題点に留意してなされたものであり、その目的とするところは、インターポーザー上にバイパスコンデンサを搭載することなくマザーボード上に搭載することで、最適なバイパスコンデンサとしての容量値を確保しつつ半導体装置の小型化を可能とし、更には、インターポーザー内にバイパスコンデンサを形成するために、特殊な基板材料を用いることなくバイパスコンデンサを配置することができることから、低コスト化も可能となる。
【００２３】
上記目的を達成するために、本発明においては、複数の半導体集積回路を複数のインターポーザーに搭載し、複数のインターポーザーを３次元的に積み上げてなる半導体装置において、マザーボードとの接続点を持つ最下段より上のインターポーザーに搭載される半導体集積回路の電源ピン及びグラウンドピンは、複数のインターポーザーの全てにおいて各２個以上が隣接、且つ略同一座標に配置され、複数の半導体集積回路のバイパスコンデンサは、マザーボード上に搭載されていることを特徴とする。
【００２４】
また、電源ピン及びグラウンドピンは、それぞれが対角となるように配置され、複数の半導体集積回路が搭載されるインターポーザーより下段のインターポーザーの電源及びグラウンド配線は、インターポーザー内の最下配線層からグラウンドビアを略中心として電源ビアがスパイラル状に回転しつつ最上配線層に配線接続されていることを特徴とする。
【００２５】
また、電源ピン及びグラウンドピンは、２個以上の電源ピンが隣接し、且つ２個以上のグラウンドピンが隣接し、且つ電源ピン及びグラウンドピンが隣接して配置されていることを特徴とする。
【発明の効果】
【００２６】
本発明は、以上説明したように構成されているため、次に記載する効果がある。
【００２７】
インターポーザー上にバイパスコンデンサを搭載することなくマザーボード上に搭載することで、最適なバイパスコンデンサとしての容量値を確保しつつ半導体装置の小型化を可能とし、更には、インターポーザー内にバイパスコンデンサを形成するために、特殊な基板材料を用いることなくバイパスコンデンサを配置することができることから、低コスト化も可能となる。
【発明を実施するための最良の形態】
【００２８】
複数の半導体集積回路を複数のインターポーザーに搭載し、該複数のインターポーザーを３次元的に積み上げてなる半導体装置において、マザーボードとの接続点を持つ最下段より上のインターポーザーに搭載される半導体集積回路の電源ピン及びグラウンドピンは、複数のインターポーザーの全てにおいて各２個以上が隣接、且つ略同一座標に配置され、複数の半導体集積回路のバイパスコンデンサは、マザーボード上に搭載されている。
【００２９】
電源ピン及びグラウンドピンは、それぞれが対角となるように配置され、複数の半導体集積回路が搭載されるインターポーザーより下段のインターポーザーの電源及びグラウンド配線は、インターポーザー内の最下配線層からグラウンドビアを略中心として電源ビアがスパイラル状に回転しつつ最上配線層に配線接続されている。
【実施例１】
【００３０】
以下に本発明の実施例１を、図面を参照して説明する。
【００３１】
図１は、本発明の実施例１にかかる半導体装置の斜視図である。
【００３２】
なお、前記背景技術として記載した図６及び図７及び図８と、同一または相当する部分には同一符号を付し、以下においては前記背景技術との相違点を主に説明する。
【００３３】
図２は、本発明の実施例１にかかる半導体装置の断面図である。
【００３４】
図３、図９〜図１２は、本発明の実施例１にかかる配線図である。
【００３５】
図３は、第一インターポーザーの第一配線層の部品面視図である。
【００３６】
図９は、第一インターポーザーの第二配線層の部品面透視図である。
【００３７】
図１０は、第一インターポーザーの第三配線層の部品面透視図である。
【００３８】
図１１は、第一インターポーザーの第四配線層の部品面透視図である。
【００３９】
図１２は、マザーボードの第一配線層の部品面視図である。
【００４０】
図３、図９〜図１２において、２０は電源・グラウンドエリア、７１は信号ビア、７３は信号配線、８３は電源配線、９３はグラウンド配線である。
【００４１】
説明の便宜上、図３、図９〜図１２から図面を参照して説明する。
【００４２】
図１１の第一インターポーザーの第四配線層の部品面透視図において、第二インターポーザー６に搭載されている第二半導体集積回路４及び第三半導体集積回路５の電源及びグラウンドは、電源・グラウンドエリア２０に電源用パッド８２の２個及びグラウンド用パッド９２の２個がそれぞれ対角となるように配置されている。ここで、信号用パッド７２及び電源用パッド８２及びグラウンド用パッド９２は、それぞれ、信号用半田ボール７及び電源用半田ボール８及びグラウンド用半田ボール９を介して、マザーボード１０に搭載され、電気的な接続が行えるようになっている。信号用パッド７２は、信号配線７３及び信号ビア７１を介して主に第一半導体集積回路３に接続される。第一半導体集積回路３の電源及びグラウンドのピンは、信号用パッド７２に含めて記載しており、特に区別していない。
【００４３】
２個のグラウンド用パッド９２からグラウンド配線９３が引き出され、お互いが接続されている。グラウンド配線９３にはグラウンドビア９１が略中央に配置され、第一インターポーザー１の他の配線層へと接続される。グラウンドビア９１は、ここでは貫通ビアとして、内部がメッキ処理され、第一インターポーザー１の全ての配線層に接続可能としている。
【００４４】
２個の電源用パッド８２からは、それぞれ電源配線８３が引き出されている。電源配線８３には電源ブラインドビア８１２が配置され、第一インターポーザー１の第三配線層と接続される。電源ブラインドビア８１２は、電源のインピーダンスを下げるため、一つの電源用パッド８２に対して２個用いている。電源・グラウンドエリア２０の右上及び左下では、電源配線８３を、グラウンドビア９１を略中心として反時計回りに引き出している。電源・グラウンドエリア２０の右下及び左上では、電源配線８３を、グラウンドビア９１を略中心として時計回りに引き出している。
【００４５】
次に、図１０の第一インターポーザーの第三配線層の部品面透視図において、電源・グラウンドエリア２０の右上及び左下では、グラウンドビア９１を略中心として、２個の電源ブラインドビア８１２から電源配線８３を反時計回りに引き出し、電源貫通ビア８１１に接続されている。電源・グラウンドエリア２０の右下及び左上では、グラウンドビア９１を略中心として、２個の電源ブラインドビア８１２から電源配線８３を時計回りに引き出し、電源貫通ビア８１１に接続されている。貫通ビアは、ブラインドビアに比べ、通常、直径が大きい。
【００４６】
次に、図９の第一インターポーザーの第二配線層の部品面透視図において、電源・グラウンドエリア２０の右上及び左下では、グラウンドビア９１を略中心として、電源貫通ビア８１１から電源配線８３を反時計回りに引き出し、２個の電源ブラインドビア８１２に接続されている。電源・グラウンドエリア２０の右下及び左上では、グラウンドビア９１を略中心として、電源貫通ビア８１１から電源配線８３を時計回りに引き出し、２個の電源ブラインドビア８１２に接続されている。
【００４７】
次に、図３の第一インターポーザーの第一配線層の部品面視図において、電源・グラウンドエリア２０の右上及び左下では、グラウンドビア９１を略中心として、２個の電源ブラインドビア８１２から電源配線８３を反時計回りに引き出し、電源用パッド８２に接続されている。電源・グラウンドエリア２０の右下及び左上では、グラウンドビア９１を略中心として、２個の電源ブラインドビア８１２から電源配線８３を時計回りに引き出し、電源用パッド８２に接続されている。
【００４８】
なお、図３において、信号の配線は、第一半導体集積回路１からの信号であり、マザーボード１０への接続と第二インターポーザー２への接続とがあるため非常に複雑なため、省略している。
【００４９】
次に、図１２のマザーボードマザーボードの第一配線層の部品面視図において、信号配線７３及び信号用パッド７２、信号用ビア７１の引き出しについては、一例として記しており、これに限定されるものではない。それぞれの電源用パッド８２からは、電源配線８３が引き出され、バイパスコンデンサ６に接続され、更にそれが電源貫通ビア８１１を介してマザーボード上の基幹電源へと接続される。ここでは、電源貫通ビア８１１は１個で示している。更に、グラウンド用パッド９２からは、グラウンド配線９３が引き出され、バイパスコンデンサ６の電源とは他方に接続され、更にそれがグラウンドビア９１を介してマザーボード上のグラウンドへと接続される。
【００５０】
次に、図２の本発明の実施例１にかかる半導体装置の断面図において、マザーボード１０と第一インターポーザー１については、以上に記載してきている。第二インターポーザー２については、第一インターポーザーの第一配線層１１にある電源用パッド８２及びグラウンド用パッド９２から、電源用半田ボール８及びグラウンド用半田ボール９を介して、第二インターポーザーの第四配線層１８の電源用パッド８２とグラウンド用パッド９２にそれぞれ接続される。電源用パッド８２からは、電源配線を介して電源貫通ビア８１１に接続され、更に、ここでは電源層としている第二インターポーザーの第三配線層１７に接続され、第二半導体集積回路４及び第三半導体集積回路５へと、電源が供給される。グラウンドについても同様に、グラウンド用パッド９２からは、グラウンド配線を介してグラウンドビア９１に接続され、更に、ここではグラウンド層としている第二インターポーザーの第二配線層１６に接続され、第二半導体集積回路４及び第三半導体集積回路５へと、グラウンドが供給される。
【００５１】
以上述べてきたような構成によれば、図１の本発明の実施例１にかかる半導体装置の斜視図に示すように、第二インターポーザー２の上にバイパスコンデンサ６１を配置することなく、マザーボード１０上にバイパスコンデンサ６を搭載することが出来る。それは、第一インターポーザー１において、グラウンドビア９１を略中心として電源貫通ビア８１１と電源ブラインドビア８１２とがスパイラル状に回転していることから、電源のインピーダンスを相互インダクタンスにより下げることが可能となる。この様な状態において、第二インターポーザー２に搭載される第二半導体集積回路４及び第三半導体集積回路５の電源及びグラウンドは、第一インターポーザー１を電源のインピーダンスが低い状態で供給することが出来る。更には、バイパスコンデンサ６の容量値を必要な値とすることで、高周波的な電源変動を抑制することが出来、面積の小さい半導体装置上にバイパスコンデンサを搭載することが不要となる。
【００５２】
ここでは、第二インターポーザー２に搭載される第二半導体集積回路４及び第三半導体集積回路５の電源及びグラウンドを共通としたが、別々でも特に問題はなく、更に、その個数についても、必要に応じて増減することが出来る。また、バイパスコンデンサ６を電源の数だけ設けているが、特にこれに限定されるものではなく、高周波的な電源変動を抑制出来る範囲で削除することは可能である。また、ここでは、バイパスコンデンサ６をマザーボード１０に搭載される半導体装置と同一の部品面に配置しているが、マザーボード１０に搭載される半導体装置と反対の半田面に搭載しても特に問題はない。
【００５３】
この様に、種々の実施形態を持てる本発明は、上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で変更することが出来るのは明らかである。
【実施例２】
【００５４】
以下に本発明の実施例２を、図面を参照して説明する。
【００５５】
図４は、本発明の実施例２にかかる半導体装置の断面図である。
【００５６】
図４において、２２は第四半導体集積回路、２３は第三インターポーザー、１１１は第三インターポーザーの第一配線層、１２１は第三インターポーザーの第二配線層、１３１は第三インターポーザーの第三配線層、１４１は第三インターポーザーの第四配線層である。
【００５７】
実施例２においては、４個の半導体集積回路を、３枚のインターポーザーに搭載し、それを３次元的に積み上げた構成としている。第一インターポーザー１及び第三インターポーザー２３は、実施例１に記載したように、グラウンドビア９１を略中心として電源貫通ビア８１１と電源ブラインドビア８１２とがスパイラル状に回転している。第三インターポーザー２３は、その上下のインターポーザーへの信号が必要なことから、配線密度が高いことが必要であることから、ビルドアップ基板としている。
【００５８】
この様な構成によって、第二インターポーザー２に搭載されている第二半導体集積回路４及び第三半導体集積回路５へは、第一インターポーザー１及び第三インターポーザー２３を経由するにもかかわらず、マザーボード１０から、電源のインピーダンスを低い状態で供給することが出来、バイパスコンデンサ６をマザーボード１０上に搭載しても、十分な効果を発揮させることが可能となる。
【００５９】
更に、第三インターポーザー２３に搭載されている第四半導体集積回路２２へも、同様である。
【実施例３】
【００６０】
以下に本発明の実施例３を、図面を参照して説明する。
【００６１】
図５、図１３、図１４は、本発明の実施例３にかかる配線図である。
【００６２】
図５は、第一インターポーザーの第一配線層の部品面視図である。
【００６３】
図１３は、第一インターポーザーの第四配線層の部品面透視図である。
【００６４】
図１４は、マザーボードの第第一配線層の部品面視図である。
【００６５】
図５、図１３、図１４において、電源用パッド８２及びグラウンド用パッド９２は、それぞれ２個ずつ隣接して配置されている。図５において、第二インターポーザー２からの接続点である電源用パッド８２は、２個を電源配線８３で接続され、更に２個の電源貫通ビア８１１に電源配線８３で接続される。更に、第二インターポーザー２からの接続点であるグラウンド用パッド９２は、２個のグラウンド配線９３で接続され、更に２個のグラウンドビア９１にグラウンド配線９３で接続される。電源貫通ビア８１１及びグラウンドビア９１は、共に第一インターポーザーの第二配線層１２と第一インターポーザーの第三配線層１３を経由し、図１３に示す第一インターポーザーの第四配線層１４に接続される。第一インターポーザーの第四配線層１４においては、２個の電源貫通ビア８１１から電源配線８３で２個の電源用パッド８２に接続される。電源用パッド８２は、電源用半田ボール８を介してマザーボードに接続される。更に、２個のグラウンドビア９１からグラウンド配線９３で２個のグラウンド用パッド９２に接続される。グラウンド用パッド９２は、グラウンド用半田ボール９を介してマザーボードに接続される。
【００６６】
次に、図１４において、２個の電源用パッド８２は、電源配線８３を介して、バイパスコンデンサ６に接続され、更に電源配線８３を介して電源貫通ビア８１１に接続され、マザーボード上の基幹電源へと接続される。更に、２個のグラウンド用パッド９２は、グラウンド配線９３を介して、バイパスコンデンサ６のもう一方の端子に接続され、更にグラウンド配線９３を介してグラウンドビア９１に接続され、マザーボード上のグラウンドに接続される。
【００６７】
以上述べてきた構成によって、第二インターポーザー２上の第二半導体集積回路４及び第三半導体集積回路５の電源及びグラウンドは、インピーダンスが低い状態で供給することが出来ることから、バイパスコンデンサ６をマザーボード１０上に搭載しても、十分な効果を発揮させることが可能となる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例１にかかる半導体装置の斜視図
【図２】本発明の実施例１にかかる半導体装置の断面図
【図３】第一インターポーザーの第一配線層の部品面視図
【図４】本発明の実施例２にかかる半導体装置の断面図
【図５】第一インターポーザーの第一配線層の部品面視図
【図６】従来の半導体装置の斜視図
【図７】従来の第一インターポーザーの第一配線層の部品面視図
【図８】従来の他の半導体装置の断面図
【図９】第一インターポーザーの第二配線層の部品面透視図
【図１０】第一インターポーザーの第三配線層の部品面透視図
【図１１】第一インターポーザーの第四配線層の部品面透視図
【図１２】マザーボードの第一配線層の部品面視図
【図１３】第一インターポーザーの第四配線層の部品面透視図
【図１４】マザーボードの第一配線層の部品面視図
【符号の説明】
【００６９】
１  第一インターポーザー
２  第二インターポーザー
３  第一半導体集積回路
４  第二半導体集積回路
５  第三半導体集積回路
６  バイパスコンデンサ
６１  インターポーザー上のバイパスコンデンサ
７  信号用半田ボール
７１  信号ビア
７２  信号用パッド
７３  信号配線
８  電源用半田ボール
８１１  電源貫通ビア
８１２  電源ブラインドビア
８２  電源用パッド
８３  電源配線
９  グラウンド用半田ボール
９１  グラウンドビア
９２  グラウンド用パッド
９３  グラウンド配線
１０  マザーボード
１１  第一インターポーザーの第一配線層
１２  第一インターポーザーの第二配線層
１３  第一インターポーザーの第三配線層
１４  第一インターポーザーの第四配線層
１５  第二インターポーザーの第一配線層
１６  第二インターポーザーの第二配線層
１７  第二インターポーザーの第三配線層
１８  第二インターポーザーの第四配線層
１９  マザーボードの第一配線層
１１１  第三インターポーザーの第一配線層
１２１  第三インターポーザーの第二配線層
１３１  第三インターポーザーの第三配線層
１４１  第三インターポーザーの第四配線層
２０  電源・グラウンドエリア
２１  薄膜非導電性物質
２２  第四半導体集積回路
２３  第三インターポーザー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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