(57)【要約】【課題】  トランジスタの高耐圧化に対応しつつ、昇圧時の変換効率を向上させる。【解決手段】  チャージポンプ回路を構成するＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８がチャネル方向に曲げられるように支持基板上に搭載する。【選択図】      図１
2006269473.tif 000002
【特許請求の範囲】
【請求項１】
チャージポンプ回路を構成する電界効果型トランジスタと、
前記電界効果型トランジスタが配置され、前記電界効果型トランジスタがチャネル方向に曲げられるように前記電界効果型トランジスタを支持する支持基板とを備えることを特徴とする半導体装置。
【請求項２】
前記電界効果型トランジスタは、
前記支持基板上に形成された半導体層と、
前記半導体層に形成されたウェルと、
前記ウェル上に配置されたゲート電極と、
前記ゲート電極の一方の側に配置され、前記ウェルに形成されたソース層と、
前記ゲート電極の他方の側に配置され、前記ウェルに形成されたドレイン層と、
前記ウェル上に配置され、前記ウェルを前記ソース層に接続するバックゲートコンタクトとを備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１のパルスがゲートに入力される第１のＮチャンネル電界効果型トランジスタと、
前記第１のＮチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル電界効果型トランジスタと、
前記第１のＮチャンネル電界効果型トランジスタのドレインにゲートが接続された第２のＮチャンネル電界効果型トランジスタと、
前記第２のＮチャンネル電界効果型トランジスタに直列接続された第２のＰチャンネル電界効果型トランジスタと、
前記第１のパルスと逆相の第２のパルスがゲートに入力され、前記第２のＮチャンネル電界効果型トランジスタのドレインのソースが接続された第３のＮチャンネル電界効果型トランジスタと、
前記第３のＮチャンネル電界効果型トランジスタに直列接続されるとともに、前記第２のＮチャンネル電界効果型トランジスタのソースのソースが接続され、前記第２のパルスがゲートに入力される第３のＰチャンネル電界効果型トランジスタと、
前記第３のＮチャンネル電界効果型トランジスタのドレインにゲートが接続されるとともに、前記第２のＮチャンネル電界効果型トランジスタのソースのソースが接続された第４のＮチャンネル電界効果型トランジスタと、
前記第４のＮチャンネル電界効果型トランジスタに直列接続されるとともに、前記第３のＰチャンネル電界効果型トランジスタのドレインにゲートが接続され、前記第３のＰチャンネル電界効果型トランジスタのソースにソースが接続され、前記第１のＰチャンネル電界効果型トランジスタのソースにドレインが接続された第４のＰチャンネル電界効果型トランジスタと、
前記第２のＮチャンネル電界効果型トランジスタのドレインに接続され、前記第１のパルスが入力される第１のコンデンサと、
前記第４のＮチャンネル電界効果型トランジスタのドレインに接続され、前記第２のパルスが入力される第２のコンデンサと、
前記第１から第４のＮチャンネル電界効果型トランジスタ、前記第１から第４のＰチャンネル電界効果型トランジスタおよび前記第１および第２のコンデンサが配置され、前記第１から第４のＮチャンネル電界効果型トランジスタおよび前記第１から第４のＰチャンネル電界効果型トランジスタがチャネル方向にそれぞれ曲げられるように前記第１から第４のＮチャンネル電界効果型トランジスタおよび前記第１から第４のＰチャンネル電界効果型トランジスタを支持する支持基板とを備えることを特徴とする昇圧回路。
【請求項４】
前記第１から第４のＮチャンネル電界効果型トランジスタは、
前記支持基板上に形成された半導体層と、
前記半導体層に形成されたＰウェルと、
前記Ｐウェル上に配置された第１ゲート電極と、
前記第１ゲート電極の一方の側に配置され、前記Ｐウェルに形成されたＮ型ソース層と、
前記第１ゲート電極の他方の側に配置され、前記Ｐウェルに形成されたＮ型ドレイン層と、
前記Ｐウェル上に配置され、前記Ｐウェルを前記Ｎ型ソース層に接続する第１バックゲートコンタクトとをそれぞれ備え、
前記第１から第４のＰチャンネル電界効果型トランジスタは、
前記支持基板上に形成された前記半導体層と、
前記半導体層に形成されたＮウェルと、
前記Ｎウェル上に配置された第２ゲート電極と、
前記第２ゲート電極の一方の側に配置され、前記Ｎウェルに形成されたＰ型ソース層と、
前記第２ゲート電極の他方の側に配置され、前記Ｎウェルに形成されたＰ型ドレイン層と、
前記Ｎウェル上に配置され、前記Ｎウェルを前記Ｐ型ソース層に接続する第２バックゲートコンタクトとをそれぞれ備えることを特徴とする請求項３記載の昇圧回路。
【請求項５】
前記第１から第４のＰチャンネル電界効果型トランジスタのソース／ドレインを構成するＰ型不純物拡散層にて前記第１および前記第２のコンデンサの下部電極が構成され、第１から第４のＰチャンネル電界効果型トランジスタのゲートを構成する多結晶シリコン層にて前記第１および前記第２のコンデンサの上部電極が構成されていることを特徴とする請求項３または４記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および昇圧回路に関し、特に、チャージポンプ回路に用いられるトランジスタの移動度を向上させる方法に適用して好適なものである。
【背景技術】
【０００２】
近年の半導体製造プロセスの進展に伴い、半導体集積回路の高密度集積化および多機能化が進み、半導体集積回路内部の電源電圧は低電圧化の傾向にある。また、半導体集積回路の多機能化に伴い、高電圧電源も含めて各種電源の内蔵化も進んでいる。例えば、フラッシュメモリ、ＥＥＰＲＯＭなどの不揮発性メモリや液晶などの表示素子用ドライバＩＣにおいては、１０Ｖ以上の高電圧を必要である。このため、このような高電圧を発生させる昇圧回路として、コイルなどを用いたスイッチングレギュレータ方式に代わって、半導体集積回路への内蔵化が容易なチャージポンプ方式が採用されている。このチャージポンプ方式としては、特許文献１に開示されているように、Ｄｉｃｋｓｏｎ型チャージポンプ回路が一般的に用いられている。
【特許文献１】特開２００４−３２８９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のチャージポンプ回路では、ラッチアップ対策から、トランジスタの基板端子を接地する必要がある。このため、チャージポンプ回路を構成するトランジスタを高耐圧化する必要があり、チャージポンプ回路の内部インピーダンスが高くなることから、変換効率が劣化するという問題があった。
そこで、本発明の目的は、トランジスタの高耐圧化に対応しつつ、昇圧時の変換効率を向上させることが可能な半導体装置および昇圧回路を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、チャージポンプ回路を構成する電界効果型トランジスタと、前記電界効果型トランジスタが配置され、前記電界効果型トランジスタがチャネル方向に曲げられるように前記電界効果型トランジスタを支持する支持基板とを備えることを特徴とする。
これにより、電界効果型トランジスタのチャネル領域に応力を与えることができ、電界効果型トランジスタのチャネル領域に歪を持たせることができる。このため、電界効果型トランジスタの移動度を向上させることができ、電界効果型トランジスタのトランスコンダクタンスを上昇させることが可能となることから、ラッチアップを防止するために、高耐圧トランジスタを用いた場合においても、チャージポンプ回路の内部インピーダンスを低減させることが可能となる。この結果、昇圧時の変換効率を向上させることが可能となり、半導体集積回路内部の電源電圧の低電圧化に対応しつつ、高電圧電源も含めた各種電源を半導体集積回路に内蔵化することができる。
【０００５】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタは、前記支持基板上に形成された半導体層と、前記半導体層に形成されたウェルと、前記ウェル上に配置されたゲート電極と、前記ゲート電極の一方の側に配置され、前記ウェルに形成されたソース層と、前記ゲート電極の他方の側に配置され、前記ウェルに形成されたドレイン層と、前記ウェル上に配置され、前記ウェルを前記ソース層に接続するバックゲートコンタクトとを備えることを特徴とする。
【０００６】
これにより、ウェル電位をソース電位に一致させることが可能となり、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとが同一基板に混在している場合においても、ラッチアップ対策を有効に施すことができる。
また、本発明の一態様に係る昇圧回路によれば、第１のパルスがゲートに入力される第１のＮチャンネル電界効果型トランジスタと、前記第１のＮチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル電界効果型トランジスタと、前記第１のＮチャンネル電界効果型トランジスタのドレインにゲートが接続された第２のＮチャンネル電界効果型トランジスタと、前記第２のＮチャンネル電界効果型トランジスタに直列接続された第２のＰチャンネル電界効果型トランジスタと、前記第１のパルスと逆相の第２のパルスがゲートに入力され、前記第２のＮチャンネル電界効果型トランジスタのドレインのソースが接続された第３のＮチャンネル電界効果型トランジスタと、前記第３のＮチャンネル電界効果型トランジスタに直列接続されるとともに、前記第２のＮチャンネル電界効果型トランジスタのソースのソースが接続され、前記第２のパルスがゲートに入力される第３のＰチャンネル電界効果型トランジスタと、前記第３のＮチャンネル電界効果型トランジスタのドレインにゲートが接続されるとともに、前記第２のＮチャンネル電界効果型トランジスタのソースのソースが接続された第４のＮチャンネル電界効果型トランジスタと、前記第４のＮチャンネル電界効果型トランジスタに直列接続されるとともに、前記第３のＰチャンネル電界効果型トランジスタのドレインにゲートが接続され、前記第３のＰチャンネル電界効果型トランジスタのソースにソースが接続され、前記第１のＰチャンネル電界効果型トランジスタのソースにドレインが接続された第４のＰチャンネル電界効果型トランジスタと、前記第２のＮチャンネル電界効果型トランジスタのドレインに接続され、前記第１のパルスが入力される第１のコンデンサと、前記第４のＮチャンネル電界効果型トランジスタのドレインに接続され、前記第２のパルスが入力される第２のコンデンサと、前記第１から第４のＮチャンネル電界効果型トランジスタ、前記第１から第４のＰチャンネル電界効果型トランジスタおよび前記第１および第２のコンデンサが配置され、前記第１から第４のＮチャンネル電界効果型トランジスタおよび前記第１から第４のＰチャンネル電界効果型トランジスタがチャネル方向にそれぞれ曲げられるように前記第１から第４のＮチャンネル電界効果型トランジスタおよび前記第１から第４のＰチャンネル電界効果型トランジスタを支持する支持基板とを備えることを特徴とする。
【０００７】
これにより、チャージポンプ回路に用いられる電界効果型トランジスタのチャネル領域に歪を持たせることができ、電界効果型トランジスタの移動度を向上させることができる。このため、電界効果型トランジスタのトランスコンダクタンスを上昇させることが可能となり、ラッチアップを防止するために、高耐圧トランジスタを用いた場合においても、チャージポンプ回路の内部インピーダンスを低減させることを可能として、チャージポンプ回路の変換効率を向上させることが可能となる。
【０００８】
また、本発明の一態様に係る昇圧回路によれば、前記第１から第４のＮチャンネル電界効果型トランジスタは、前記支持基板上に形成された半導体層と、前記半導体層に形成されたＰウェルと、前記Ｐウェル上に配置された第１ゲート電極と、前記第１ゲート電極の一方の側に配置され、前記Ｐウェルに形成されたＮ型ソース層と、前記第１ゲート電極の他方の側に配置され、前記Ｐウェルに形成されたＮ型ドレイン層と、前記Ｐウェル上に配置され、前記Ｐウェルを前記Ｎ型ソース層に接続する第１バックゲートコンタクトとをそれぞれ備え、前記第１から第４のＰチャンネル電界効果型トランジスタは、前記支持基板上に形成された前記半導体層と、前記半導体層に形成されたＮウェルと、前記Ｎウェル上に配置された第２ゲート電極と、前記第２ゲート電極の一方の側に配置され、前記Ｎウェルに形成されたＰ型ソース層と、前記第２ゲート電極の他方の側に配置され、前記Ｎウェルに形成されたＰ型ドレイン層と、前記Ｎウェル上に配置され、前記Ｎウェルを前記Ｐ型ソース層に接続する第２バックゲートコンタクトとをそれぞれ備えることを特徴とする。
【０００９】
これにより、ウェル電位をソース電位に一致させることが可能となり、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとが同一基板に混在している場合においても、ラッチアップ対策を有効に施すことができる。
また、本発明の一態様に係る昇圧回路によれば、前記第１から第４のＰチャンネル電界効果型トランジスタのソース／ドレインを構成するＰ型不純物拡散層にて前記第１および前記第２のコンデンサの下部電極が構成され、第１から第４のＰチャンネル電界効果型トランジスタのゲートを構成する多結晶シリコン層にて前記第１および前記第２のコンデンサの上部電極が構成されていることを特徴とする。
【００１０】
これにより、第１から第４のＰチャンネル電界効果型トランジスタを形成する時に、第１および第２のコンデンサを一括形成することができ、製造工程の複雑化を抑制しつつ、チャージポンプ回路を構成することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態に係る半導体装置および昇圧回路について図面を参照しながら説明する。
図１は、本発明が適用される昇圧回路の構成例を示す回路図である。
図１において、Ｎチャンネル電界効果型トランジスタＭ１のソースはＬＤＶＶ端子に接続されるとともに、Ｐチャンネル電界効果型トランジスタＭ２のソースはＶＤＤＯＲＰ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のドレインおよびＰチャンネル電界効果型トランジスタＭ２のドレインはＰＨＩＡ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のゲートおよびＰチャンネル電界効果型トランジスタＭ２のゲートはＰＨＩ端子に接続されている。ここで、Ｎチャンネル電界効果型トランジスタＭ１の基板電位は、Ｎチャンネル電界効果型トランジスタＭ１のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ２の基板電位は、Ｐチャンネル電界効果型トランジスタＭ２のソースに接続されている。
【００１２】
また、Ｎチャンネル電界効果型トランジスタＭ５のソースはＬＤＶＶ端子に接続されるとともに、Ｐチャンネル電界効果型トランジスタＭ６のソースはＶＤＤＯ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ５のドレインおよびＰチャンネル電界効果型トランジスタＭ６のドレインはＰＨＩＡＲＰ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ５のゲートおよびＰチャンネル電界効果型トランジスタＭ６のゲートはＰＨＩＲＰ端子に接続されている。ここで、Ｎチャンネル電界効果型トランジスタＭ５の基板電位は、Ｎチャンネル電界効果型トランジスタＭ５のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ６の基板電位は、Ｐチャンネル電界効果型トランジスタＭ６のソースに接続されている。
【００１３】
さらに、Ｎチャンネル電界効果型トランジスタＭ３、Ｍ４のソースはＬＤＶＶ端子に接続され、Ｐチャンネル電界効果型トランジスタＭ７、Ｍ８のソースはＨＶＤＤ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ３のドレインおよびＰチャンネル電界効果型トランジスタＭ７のドレインはＶＤＤＯ端子に接続され、Ｎチャンネル電界効果型トランジスタＭ４のドレインおよびＰチャンネル電界効果型トランジスタＭ８のドレインはＶＤＤＯＲＰ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ３のゲートはＰＨＩＡ端子に接続され、Ｎチャンネル電界効果型トランジスタＭ４のゲートはＰＨＩＡＲＰ端子に接続され、Ｐチャンネル電界効果型トランジスタＭ７のゲートはＶＤＤＯＲＰ端子に接続され、Ｐチャンネル電界効果型トランジスタＭ８のゲートはＶＤＤＯ端子に接続されている。
【００１４】
ここで、Ｎチャンネル電界効果型トランジスタＭ３の基板電位は、Ｎチャンネル電界効果型トランジスタＭ３のソースに接続され、Ｎチャンネル電界効果型トランジスタＭ４の基板電位は、Ｎチャンネル電界効果型トランジスタＭ４のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ７の基板電位は、Ｐチャンネル電界効果型トランジスタＭ７のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ８の基板電位は、Ｐチャンネル電界効果型トランジスタＭ８のソースに接続されている。
【００１５】
また、Ｎチャンネル電界効果型トランジスタＭ３のドレインには、コンデンサＣ１を介してＰＨＩ端子が接続され、Ｎチャンネル電界効果型トランジスタＭ４のドレインには、コンデンサＣ２を介してＰＨＩＲＰ端子が接続されている。
図２は、図１の昇圧回路のレイアウトパターンを示す平面図である。
図２において、半導体基板には、ＮウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２およびＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５が設けられている。そして、図１のＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５がＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５にそれぞれ形成され、図１のＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８がＰウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８にそれぞれ形成され、図１のコンデンサＣ１、Ｃ２がＮウェルＮＷ１１、ＮＷ１２にそれぞれ形成されている。
【００１６】
すなわち、ＰウェルＰＷ１上には、ゲート電極Ｇ１が配置されるとともに、ＰウェルＰＷ１には、ゲート電極Ｇ１を挟み込むように配置されたＮ型不純物拡散層Ｎ１、Ｎ１´が形成されている。また、ＰウェルＰＷ３上には、ゲート電極Ｇ３が配置されるとともに、ＰウェルＰＷ３には、ゲート電極Ｇ３を挟み込むように配置されたＮ型不純物拡散層Ｎ３、Ｎ３´が形成されている。また、ＰウェルＰＷ４上には、ゲート電極Ｇ４が配置されるとともに、ＰウェルＰＷ４には、ゲート電極Ｇ４を挟み込むように配置されたＮ型不純物拡散層Ｎ４、Ｎ４´が形成されている。また、ＰウェルＰＷ５上には、ゲート電極Ｇ５が配置されるとともに、ＰウェルＰＷ５には、ゲート電極Ｇ５を挟み込むように配置されたＮ型不純物拡散層Ｎ５、Ｎ５´が形成されている。
【００１７】
また、ＮウェルＰＷ２上には、ゲート電極Ｇ２が配置されるとともに、ＰウェルＰＷ２には、ゲート電極Ｇ２を挟み込むように配置されたＰ型不純物拡散層Ｐ２、Ｐ２´が形成されている。また、ＮウェルＰＷ６上には、ゲート電極Ｇ６が配置されるとともに、ＰウェルＰＷ６には、ゲート電極Ｇ６を挟み込むように配置されたＰ型不純物拡散層Ｐ６、Ｐ６´が形成されている。また、ＮウェルＰＷ７上には、ゲート電極Ｇ７が配置されるとともに、ＰウェルＰＷ７には、ゲート電極Ｇ７を挟み込むように配置されたＰ型不純物拡散層Ｐ７、Ｐ７´が形成されている。また、ＮウェルＰＷ８上には、ゲート電極Ｇ８が配置されるとともに、ＰウェルＰＷ８には、ゲート電極Ｇ８を挟み込むように配置されたＰ型不純物拡散層Ｐ８、Ｐ８´が形成されている。
【００１８】
さらに、ＮウェルＰＷ１１上には、上部電極Ｕ１が配置されるとともに、ＮウェルＮＷ１１には、上部電極Ｕ１と対抗するように配置されたＰ型不純物拡散層Ｌ１が形成されている。また、ＮウェルＮＷ１２上には、上部電極Ｕ２が配置されるとともに、ＮウェルＮＷ１２には、上部電極Ｕ２と対抗するように配置されたＰ型不純物拡散層Ｌ２が形成されている。
【００１９】
また、ＮウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２には、ＮウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２の周辺にそれぞれ配置されたＮ型不純物拡散層Ｂ２、Ｂ６、Ｂ７、Ｂ８、Ｂ１１、Ｂ１２がそれぞれ形成されている。また、ＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５には、ＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５の周辺にそれぞれ配置されたＰ型不純物拡散層Ｂ１、Ｂ３、Ｂ４、Ｂ５がそれぞれ形成されている。
【００２０】
そして、Ｎ型不純物拡散層Ｎ１、Ｐ型不純物拡散層Ｐ２´およびゲート電極Ｇ３は下層配線層Ｈ１を介して接続されている。また、ゲート電極Ｇ１、Ｇ２、Ｐ型不純物拡散層Ｌ１およびＰＨＩ端子は下層配線層Ｈ２を介して接続されるとともに、Ｎ型不純物拡散層Ｂ１１はバックゲートコンタクトＫ１１を介して下層配線層Ｈ２に接続されている。また、Ｎ型不純物拡散層Ｎ５、Ｐ型不純物拡散層Ｐ６´およびゲート電極Ｇ４は下層配線層Ｈ３を介して接続されている。また、Ｎ型不純物拡散層Ｎ５、Ｐ型不純物拡散層Ｐ６´およびゲート電極Ｇ４は下層配線層Ｈ３を介して接続されるとともに、Ｎ型不純物拡散層Ｂ２はバックゲートコンタクトＫ２を介して下層配線層Ｈ３に接続されている。また、Ｎ型不純物拡散層Ｎ３´、Ｐ型不純物拡散層Ｐ７、ゲート電極Ｇ８および上部電極Ｕ１は下層配線層Ｈ４を介して接続されている。また、ゲート電極Ｇ５、Ｇ６、Ｐ型不純物拡散層Ｌ２およびＰＨＩＲＰ端子は下層配線層Ｈ５を介して接続されるとともに、Ｎ型不純物拡散層Ｂ１２はバックゲートコンタクトＫ１２を介して下層配線層Ｈ５に接続されている。また、Ｐ型不純物拡散層Ｐ６は下層配線層Ｈ６に接続されるとともに、Ｎ型不純物拡散層Ｂ６はバックゲートコンタクトＫ６を介して下層配線層Ｈ６に接続されている。また、Ｎ型不純物拡散層Ｎ１´は下層配線層Ｈ７に接続されるとともに、Ｐ型不純物拡散層Ｂ１はバックゲートコンタクトＫ１を介して下層配線層Ｈ７に接続されている。また、Ｎ型不純物拡散層Ｎ５´は下層配線層Ｈ８に接続されるとともに、Ｐ型不純物拡散層Ｂ５はバックゲートコンタクトＫ５を介して下層配線層Ｈ８に接続されている。また、ＬＶＤＤ端子は下層配線層Ｈ９に接続されている。また、Ｎ型不純物拡散層Ｎ４は下層配線層Ｈ１０に接続されるとともに、Ｐ型不純物拡散層Ｂ４はバックゲートコンタクトＫ４を介して下層配線層Ｈ１０に接続されている。また、Ｎ型不純物拡散層Ｎ４´、Ｐ型不純物拡散層Ｐ８、ゲート電極Ｇ７および上部電極Ｕ２は下層配線層Ｈ１１を介して接続されている。また、Ｐ型不純物拡散層Ｐ７´、Ｐ８´は下層配線層Ｈ１２を介して接続されるとともに、Ｎ型不純物拡散層Ｂ７、Ｂ８はバックゲートコンタクトＫ７、Ｋ８をそれぞれ介して下層配線層Ｈ１２に接続されている。また、Ｎ型不純物拡散層Ｎ３は下層配線層Ｈ１３を介して接続されるとともに、Ｐ型不純物拡散層Ｂ３はバックゲートコンタクトＫ３を介して下層配線層Ｈ１３に接続されている。
【００２１】
また、下層配線層Ｈ４、Ｈ６は上層配線層Ｈ２１を介して接続されている。また、下層配線層Ｈ３、Ｈ６、Ｈ１１は上層配線層Ｈ２２を介して接続されている。また、下層配線層Ｈ７、Ｈ８、Ｈ９、Ｈ１０、Ｈ１３は上層配線層Ｈ２３を介して接続されている。また、下層配線層Ｈ１２およびＨＶＤＤ端子は上層配線層Ｈ２４を介して接続されている。
ここで、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８は、これらのＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８がチャネル方向に曲げられるように支持基板上に搭載することができる。
【００２２】
これにより、電界効果型トランジスタのチャネル領域に応力を与えることができ、電界効果型トランジスタのチャネル領域に歪を持たせることができる。このため、電界効果型トランジスタの移動度を向上させることができ、電界効果型トランジスタのトランスコンダクタンスを上昇させることが可能となることから、ラッチアップを防止するために、高耐圧トランジスタを用いた場合においても、チャージポンプ回路の内部インピーダンスを低減させることが可能となる。この結果、昇圧時の変換効率を向上させることが可能となり、半導体集積回路内部の電源電圧の低電圧化に対応しつつ、高電圧電源も含めた各種電源を半導体集積回路に内蔵化することができる。
【００２３】
また、バックゲートコンタクトＫ２、Ｋ６、Ｋ７、Ｋ８をそれぞれ介してＮ型不純物拡散層Ｂ２、Ｂ６、Ｂ７、Ｂ８をＰ型不純物拡散層Ｐ２、Ｐ６、Ｐ７´、Ｐ８´にそれぞれ接続するとともに、バックゲートコンタクトＫ１、Ｋ３、Ｋ４、Ｋ５をそれぞれ介してＰ型不純物拡散層Ｂ１、Ｂ３、Ｂ４、Ｂ５をＮ型不純物拡散層Ｎ１´、Ｎ３、Ｎ４、Ｎ５´にそれぞれ接続することにより、ウェル電位をソース電位に一致させることが可能となる。このため、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８が同一基板に混在している場合においても、ラッチアップ対策を有効に施すことができる。
【００２４】
なお、下層配線層Ｈ１〜Ｈ１３および上層配線層Ｈ２１〜Ｈ２４はＡｌ配線を用いることができる。また、ゲート電極Ｇ１〜Ｇ８および上部電極Ｕ１、Ｕ２は多結晶シリコン層にて構成することができ、Ｐ型不純物拡散層Ｌ１、Ｌ２はコンデンサＣ１、Ｃ２の下部電極として用いることができる。
これにより、Ｐチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８を形成する時に、コンデンサＣ１、Ｃ２を一括形成することができ、製造工程の複雑化を抑制しつつ、チャージポンプ回路を構成することができる。
【００２５】
図３は、バックゲート端子付き電界効果型トランジスタの構成例を示す断面図である。なお、図３のでは、図２のＮチャンネル電界効果型トランジスタＭ１を例にとって説明する。
図３において、半導体基板２１上にはＰウェルＰＷ１が形成されている。なお、半導体基板２１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。そして、ＰウェルＰＷ１上には、ゲート絶縁膜２２を介してゲート電極Ｇ１が形成され、ゲート電極Ｇ１の側壁にはサイドウォールが形成されている。また、ＰウェルＰＷ１には、ゲート電極Ｇ１の両側にそれぞれ配置されたＮ型不純物拡散層Ｎ１、Ｎ１´がＬＤＤ層を介して形成されている。また、ＰウェルＰＷ１には、ＰウェルＰＷ１の周辺に配置されたＰ型不純物拡散層Ｂ１が形成されている。そして、ゲート電極Ｇ１上には層間絶縁膜２４が形成され、層間絶縁膜２４上には、Ｎ型不純物拡散層Ｎ１に接続された下層配線層Ｈ１が形成されるとともに、Ｎ型不純物拡散層Ｎ１´とＰ型不純物拡散層Ｂ１を接続する下層配線層Ｈ７が形成されている。
【００２６】
図４は、図１の昇圧回路の出力波形を示す波形図である。
図４において、ＰＨＩ端子には、例えば、デューティ比が０．５、振幅が３Ｖのパルス信号が入力され、ＰＨＩＲＰ端子には、ＰＨＩ端子に入力される信号と逆相の信号が入力されるものとする。また、ＰＨＩＡ端子には、例えば、デューティ比が０．５、振幅が３Ｖのパルス信号が入力され、ＰＨＩＡＲＰ端子には、ＰＨＩ端子に入力される信号と逆相の信号が入力されるものとする。また、例えば、ＬＶＤＤ端子は３Ｖ、ＨＶＤＤ端子は６Ｖであるものとする。さらに、コンデンサＣ２には３Ｖ分の電荷が蓄積されるとともに、コンデンサＣ１には電荷が蓄積されていないものとする。
【００２７】
そして、ＰＨＩ端子が０Ｖになると、Ｎチャンネル電界効果型トランジスタＭ１がオフするとともに、Ｐチャンネル電界効果型トランジスタＭ２がオンする。また、ＰＨＩ端子が０Ｖになると、ＰＨＩＲＰ端子は３Ｖになるので、コンデンサＣ２の電位は３Ｖ分だけ持ち上げられ、ＶＤＤＯＲＰ端子は６Ｖになる。そして、ＶＤＤＯＲＰ端子は６Ｖになると、Ｐチャンネル電界効果型トランジスタＭ２がオンしているので、ＰＨＩＡ端子は６Ｖになり、Ｎチャンネル電界効果型トランジスタＭ３がオンする。そして、Ｎチャンネル電界効果型トランジスタＭ３がオンすると、ＬＶＤＤ端子は３Ｖ、ＰＨＩ端子は０Ｖとなっているので、ＶＤＤＯ端子は３Ｖになるとともに、コンデンサＣ１には３Ｖの電圧がかかり、３Ｖ分の電荷が蓄積される。そして、ＶＤＤＯ端子が３Ｖになると、Ｐチャンネル電界効果型トランジスタＭ８がオンし、ＨＶＤＤ端子には６Ｖとなる。
【００２８】
次に、ＰＨＩ端子が３Ｖになると、ＰＨＩＲＰ端子が０Ｖになるため、Ｎチャンネル電界効果型トランジスタＭ５がオフするとともに、Ｐチャンネル電界効果型トランジスタＭ６がオンする。また、ＰＨＩＲＰ端子が０Ｖになると、ＰＨＩ端子は３Ｖになるので、コンデンサＣ１の電位は３Ｖ分だけ持ち上げられ、ＶＤＤＯ端子は６Ｖになる。そして、ＶＤＤＯ端子は６Ｖになると、Ｐチャンネル電界効果型トランジスタＭ６がオンしているので、ＰＨＩＡＲＰ端子は６Ｖになり、Ｎチャンネル電界効果型トランジスタＭ４がオンする。そして、Ｎチャンネル電界効果型トランジスタＭ４がオンすると、ＬＶＤＤ端子は３Ｖ、ＰＨＩＲＰ端子は０Ｖとなっているので、ＶＤＤＯＲＰ端子は３Ｖになるとともに、コンデンサＣ２には３Ｖの電圧がかかり、３Ｖ分の電荷が蓄積される。そして、ＶＤＤＯＲＰ端子が３Ｖになると、Ｐチャンネル電界効果型トランジスタＭ７がオンし、ＨＶＤＤ端子には６Ｖとなる。
【００２９】
この結果、振幅が３Ｖのパルス信号を図１の昇圧回路に入力することで、６Ｖの電圧を得ることができる。そして、図１の昇圧回路をＮ段接続することで、入力電圧をＮ倍に昇圧することができる。ここで、チャージポンプ回路の変換効率は通常６０〜７０％程度であるが、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８として電界効果型トランジスタをそれぞれ用いることで、８０％の変換効率を得ることができ、変換効率を向上させることができる。このため、低電圧で動作するロジック回路と昇圧回路とを１チップ化することができ、１０Ｖ以上の高電圧が必要なＥＥＰＲＯＭなどの不揮発性メモリや液晶などの表示素子用ドライバＩＣにロジック回路を組み込むことができ、半導体集積回路の高密度集積化および多機能化を促進することができる。
【００３０】
図５は、本発明の一実施形態に係る電界効果型トランジスタを曲げる方法を示す図である。
図５において、電界効果型トランジスタＴには、ゲート電極Ｇが設けられるとともに、ゲート電極Ｇを挟み込むようにしてソース層Ｓおよびドレイン層Ｄが配置されている。そして、ソース層Ｓおよびドレイン層Ｄには、ソースコンタクトＣ１およびドレインコンタクトＣ２がそれぞれ形成されている。そして、電界効果型トランジスタＴのチャネル方向とフィルム基板Ｆの曲げ方向とが一致するようにして、電界効果型トランジスタＴがフィルム基板Ｆ上に搭載されている。
【００３１】
そして、フィルム基板Ｆを曲げることにより、電界効果型トランジスタＴのチャネル領域に歪を持たせることができ、電界効果型トランジスタＴの移動度を向上させることができる。このため、電界効果型トランジスタＴのトランスコンダクタンスを上昇させることが可能となり、ラッチアップを防止するために、電界効果型トランジスタＴとして高耐圧トランジスタを用いた場合においても、チャージポンプ回路の内部インピーダンスを低減させることが可能となり、昇圧時の変換効率を向上させることが可能となる。
【００３２】
なお、例えば、電界効果型トランジスタＴが搭載されたフィルム基板Ｆをワインボトルなどのラベルとして使用することにより、フィルム基板Ｆが曲げられた状態を保つことができ、電界効果型トランジスタＴのトランスコンダクタンスを上昇させたまま、電界効果型トランジスタＴを動作させることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明が適用される昇圧回路の１段分の構成例を示す回路図。
【図２】図１の昇圧回路のレイアウトパターンを示す平面図。
【図３】バックゲート端子付き電界効果型トランジスタの構成例を示す断面図。
【図４】図１の昇圧回路の出力波形を示す波形図。
【図５】本発明の一実施形態の電界効果型トランジスタを曲げる方法を示す図。
【符号の説明】
【００３４】
Ｍ１、Ｍ３〜Ｍ５  Ｎチャンネル電界効果型トランジスタ、Ｍ２、Ｍ６〜Ｍ８  Ｐチャンネル電界効果型トランジスタ、Ｃ１、Ｃ２  コンデンサ、Ｇ１〜Ｇ８、Ｇ  ゲート電極、ＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２  Ｎウェル、ＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５  Ｐウェル、Ｎ１、Ｎ１´、Ｎ３、Ｎ３´、Ｎ４、Ｎ４´、Ｎ５、Ｎ５´、Ｂ２、Ｂ６、Ｂ７、Ｂ８、Ｂ１１、Ｂ１２  Ｎ型不純物拡散層、Ｐ２、Ｐ２´、Ｐ６、Ｐ６´、Ｐ７、Ｐ７´、Ｐ８、Ｐ８´、Ｌ１、Ｌ２、Ｂ１、Ｂ３、Ｂ４、Ｂ５  Ｐ型不純物拡散層、Ｕ１、Ｕ２  上部電極、Ｈ１〜Ｈ１３  下層配線層、Ｈ２１〜Ｈ２４  上層配線層、Ｋ１〜Ｋ８、Ｋ１１、Ｋ１２  バックゲートコンタクト、２１  半導体基板、２２  ゲート絶縁膜、２３  サイドウォール、２４  層間絶縁膜、Ｆ  フィルム基板、Ｔ  電界効果型トランジスタ、Ｓ  ソース層、Ｄ  ドレイン層、Ｃ１  ソースコンタクト、Ｃ２  ドレインコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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