(57)【要約】【課題】  ＣＭＰ処理で発生するスクラッチと研磨量ばらつきを低減した半導体装置の製造方法を提供する。【解決手段】  基板上に設けられた構造物を覆う第１の絶縁膜を基板上に形成する工程と、第１の絶縁膜上に第２の絶縁膜を形成する工程と、少なくとも第２の絶縁膜を研磨する研磨工程と、研磨した第２の絶縁膜上に第３の絶縁膜を形成する工程と、第２の絶縁膜および第３の絶縁膜の露出面が基板の表面と平行になるように、第２の絶縁膜および第３の絶縁膜の少なくともいずれかを含む残膜に対してエッチングするエッチング工程とを有する。【選択図】  図１
2006245385.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた構造物を覆う第１の絶縁膜を該基板上に形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜を研磨する研磨工程と、
研磨した前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第２の絶縁膜および第３の絶縁膜の露出面が前記基板の表面と平行になるように、該第２の絶縁膜および第３の絶縁膜の少なくともいずれかを含む残膜に対してエッチングするエッチング工程と、
を有する半導体装置の製造方法。
【請求項２】
前記エッチング工程は前記研磨工程の研磨量に対応して該研磨量の少ない部位ほどエッチング量が多い、請求項１記載の半導体装置の製造方法。
【請求項３】
前記構造物が前記基板上に予め複数設けられ、
前記エッチング工程は前記構造物上の前記残膜の膜厚が厚い部位ほどエッチング量が多い、請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜が前記第３の絶縁膜と膜質が同等である請求項１から３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜と同等の材料で前記第２の絶縁膜を形成する請求項１から３のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線およびゲート電極等の構造物を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、複数の配線層が積層された多層配線構造が設けられているものが多い。多層配線構造では配線の下層の絶縁膜がより平坦であることが望ましく、絶縁膜の平坦化にＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理が用いられている。
【０００３】
従来の半導体装置の製造方法について説明する。図４は従来の半導体装置の製造過程を示す断面模式図である。
【０００４】
シリコン基板上にトランジスタおよびキャパシタ等の半導体素子（不図示）を形成した後、半導体素子同士の電気的絶縁性を確保するために下地絶縁層２５を形成する。以下では、シリコン基板に限らず、シリコン基板上に半導体素子や配線などが形成された製造過程のものを含めて「基板」と称する。
【０００５】
続いて、下地絶縁層２５上に膜厚６００ｎｍのタングステンを堆積させた後、リソグラフィ工程およびエッチング工程により高さ６００ｎｍの配線２４を形成する。その後、埋め込み性のよいＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜２３を配線２４を覆うようにして膜厚３００ｎｍ形成する。続いて、ＬＰ−ＴＥＯＳ酸化膜２３の上にプラズマ酸化膜２２を膜厚７００ｎｍ形成する（図４（ａ））。
【０００６】
図４（ａ）に示す断面図は基板の中心を通る線で切った断面を示す模式図であるため、図に示す断面の両端が基板の端となり、断面の中央部が基板の中心（センタ）付近となっている。説明を簡単にするために、この模式図では、半導体装置の形成領域を周辺の２箇所と中心の１箇所だけを示し、各形成領域に３本の配線の断面を表示している。そして、半導体装置の形成領域が１つのチップの大きさにほぼ相当する。
【０００７】
この模式図からわかるように、チップ内のように配線形成密度の高いところでは配線間もＬＰ−ＴＥＯＳ膜２３が埋め込まれているため、その上に形成されるプラズマ酸化膜２２の表面が平坦になっている。一方、チップ間では配線形成密度が小さいので、下地絶縁層２５の上面に沿ってＬＰ−ＴＥＯＳ膜２３が形成されている。そのため、チップ周辺付近で配線２４の高さに相当する段差が生じている。そして、ＬＰ−ＴＥＯＳ膜２３上に形成されたプラズマ酸化膜２２の表面に、その段差形状が現れている。
【０００８】
図４（ａ）に示すように、プラズマ酸化膜２２の表面に配線２４の高さ分に相当する急峻な段差が形成されている。このままプラズマ酸化膜２２上に配線を形成すると、配線材料を除去する領域の段差側壁に配線材料がスペーサの形状で残ってしまうという不具合が発生する。そのため、図４（ｂ）に示すように、ＣＭＰ処理によりプラズマ酸化膜２２の段差がなくなるまでシリコン酸化膜を研磨する。
【０００９】
ＣＭＰ処理では、所定の時間処理を行うことで研磨量が面内平均で５００ｎｍ程度になるように処理条件を設定している。この研磨量は、配線などのパターンが形成されていないシリコン基板上にプラズマ酸化膜が形成された膜厚モニタ用ウェハ（以下、モニタウェハと称する）に換算した値である。
【００１０】
ＣＭＰ処理を行うと、被研磨膜の表面に微小な傷のスクラッチ２６が生じてしまうという問題がある。幅、長さおよび深さ等の大きさが２００ｎｍよりも微小なスクラッチは、そのままでは製品に与える影響は軽微であり、製品歩留り等生産には影響ないことも多い。反対に２００ｎｍよりも大きいスクラッチについては、無視することはできない。大きいスクラッチの対策として、ＣＭＰ処理後に絶縁膜を形成し、続いて、この絶縁膜を均一にエッチングするエッチバックを行って、スクラッチ内に絶縁膜を埋め込むことが開示されている（例えば、特許文献１）。
【特許文献１】特開２００２−２７０５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のＣＭＰ処理では、ＣＭＰプロセスに内在する面内不均一性のため、研磨量は基板の中心で最も少なく、周辺で最も多くなる。研磨量を５００ｎｍに設定して処理した場合、実際の研磨量はモニタウェハに換算して基板の中心で４５０ｎｍ程度となり、周辺で５５０ｎｍ程度となる。そのため、基板面内で±１０％のばらつきが研磨量に生じることになる。そのため、上記公報に開示された方法を実施しても、スクラッチ内に絶縁膜が埋め込まれるが、ＣＭＰ処理による研磨量のばらつきが配線を覆うシリコン酸化膜に転写されたままになってしまう。また、エッチバックのエッチング量が中心よりも周辺で大きければ、平坦性はさらに悪化することになる。平坦性が悪化すると、その後に配線を形成する際、リソグラフィ工程のレジスト寸法の基板面内ばらつきが大きくなり、エッチング工程のエッチングの基板面内ばらつきが大きくなる。その結果、基板面内の配線の寸法ばらつきが大きくなり、歩留りが低下するおそれがある。
【００１２】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、ＣＭＰ処理で発生するスクラッチと研磨量ばらつきを低減した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の半導体装置の製造方法は、
基板上に設けられた構造物を覆う第１の絶縁膜を該基板上に形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜を研磨する研磨工程と、
研磨した前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第２の絶縁膜および第３の絶縁膜の露出面が前記基板の表面と平行になるように、該第２の絶縁膜および第３の絶縁膜の少なくともいずれかを含む残膜に対してエッチングするエッチング工程と、
を有するものである。
【００１４】
本発明では、研磨工程でスクラッチが発生しても第３の絶縁膜で埋め込まれるとともに、研磨工程で研磨量が基板面内でばらついても、そのばらつきが抑制される。
【発明の効果】
【００１５】
本発明では、ＣＭＰ処理によるスクラッチが絶縁膜で埋め込まれるとともに、ＣＭＰ処理による研磨量の基板面内ばらつきが大きくても、そのばらつきが低減し、絶縁膜表面の平坦性が向上する。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置の製造方法は、ＣＭＰ処理後に絶縁膜を形成し、さらに、絶縁膜の表面が平坦になるようにエッチングするものである。
【実施例１】
【００１７】
本実施例の半導体装置は、半導体素子と、その半導体素子の端子を他の端子に接続するための配線とを有する構成である。半導体装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭでは、複数のメモリ素子と、任意のメモリ素子を選択するための周辺回路とを有する。そして、メモリ素子と周辺回路とを接続するための配線が設けられている。
【００１８】
本実施例の半導体装置の製造方法について説明する。図１は本実施例の半導体装置の製造過程を示す断面模式図である。なお、図１は、図４で示した模式図と同様、説明を簡単にするために、基板の周辺２箇所のチップと中心１箇所のチップの断面を模式的に示している。
【００１９】
シリコン基板上に半導体素子（不図示）を形成した後、半導体素子同士の電気的絶縁性を確保するための下地絶縁層４を形成する。続いて、下地絶縁層４上に膜厚６００ｎｍのタングステンを堆積させた後、リソグラフィ工程およびエッチング工程により高さ６００ｎｍの配線３を形成する。その後、配線３を覆うように下地絶縁層４上にＬＰ−ＴＥＯＳ酸化膜２を膜厚３００ｎｍ形成し、続いて、ＬＰ−ＴＥＯＳ酸化膜２の上に第１のプラズマ酸化膜１を膜厚７００ｎｍ形成する（図１（ａ））。ここでは、配線３の配線材料をタングステンとしたが、配線３の配線材料はタングステンに限らず、アルミニウムおよび銅等の他の金属でもよく、複数の金属の合金でもよい。また、配線材料は、導電性不純物を導入したポリシリコン膜であってもよい。
【００２０】
図１（ｂ）に示すように、ＣＭＰ処理により第１のプラズマ酸化膜１の段差がなくなるまでシリコン酸化膜を研磨する。ＣＭＰ処理の条件については従来と同様である。研磨量が面内平均で５００ｎｍになるように設定して処理を行った。実際の研磨量はモニタウェハに換算して基板の中心で４５０ｎｍ程度であり、周辺では５５０ｎｍ程度であった。
【００２１】
続いて、図１（ｃ）に示すように、第２のプラズマ酸化膜６を膜厚１５０ｎｍ成膜する。これにより、ＣＭＰ処理で発生した、大きさ３００ｎｍ程度までの微小なスクラッチ５に第２のプラズマ酸化膜６が埋め込まれる。
【００２２】
その後、研磨量の面内ばらつきに対してシリコン酸化膜表面の平坦化を図るために、第１のプラズマ酸化膜１および第２のプラズマ酸化膜６の少なくともいずれかを含む残膜に対して基板の周辺側よりも中心側のエッチング速度（エッチングレート）が速いエッチングを行う。このように基板表面の任意の部位に対して所望のエッチングレートでエッチングすることを局所エッチングと称する。
【００２３】
局所エッチングの処理には、スピードファム社のエッチング装置を用いた。この局所エッチングのシリコン酸化膜に対するエッチング量は、基板の中心付近で１２０ｎｍ削れるとき、周辺付近で２０ｎｍ削れるというものであった。露出したシリコン酸化膜の表面が平均よりも高い部位を多くエッチングし、平均よりも低い部位を少なくエッチングすることで、ＣＭＰ処理の研磨量ばらつきを低減する。その結果、図１（ｄ）に示すように、シリコン酸化膜の表面が平坦かつ均一な状態に加工される。また、スクラッチは、局所エッチングで消失するか、第２のプラズマ酸化膜６で埋め込まれる。
【００２４】
次に、局所エッチングについて簡単に説明する。局所エッチングは、特開２０００−１２４１８９号、特開２０００−１２４１９３号および特開２００２−２５２２１０号の公報に開示されているため、ここではその詳細な説明を省略する。
【００２５】
図２は局所エッチングに用いられるエッチング装置の一構成例を示す断面模式図である。
【００２６】
図２に示すように、エッチング装置は、エッチングガスを供給するためのガス供給管７と、エッチングガスをラジカルにするためのプラズマ発生部８と、ラジカル化したガスを基板表面に噴出するためのノズル１０と、エッチングの処理室となるチャンバ１２と、基板１１を載せるためのステージ１３と、ステージ駆動機構１４と、各部を制御するコンピュータ（不図示）とを有する。
【００２７】
コンピュータは、プラズマ発生部８およびステージ駆動機構１４のそれぞれと、各部のセンサによる情報を取得するための信号線、および各部に制御信号を送るための制御線が接続されている。ガス供給管７にはガス流量制御部（不図示）が設けられ、ガス流量制御部はコンピュータと信号線および制御線で接続されている。チャンバ１２には排気管９を介して大型排気ポンプ（不図示）がつなげられている。大型排気ポンプは、チャンバ１２内を所定の圧力に減圧するために排気管９を介してチャンバ１２内の気体を排気する。大型排気ポンプはコンピュータと信号線および制御線で接続されている。また、チャンバ１２の天井には排気管９が接続され、排気管９の先には小型排気ポンプ（不図示）が設けられている。小型排気ポンプは、エッチングに利用されなかった未反応ガスを排気管９を介して排気する。
【００２８】
また、チャンバ１２には蓋部（不図示）と、蓋部を介して基板をステージ１３上に載せたり、基板をステージ１３から搬出したりするハンドリングロボット（不図示）が設けられている。蓋部およびハンドリングロボットは、信号線および制御線でコンピュータに接続されている。
【００２９】
ステージ１３は予め所定の面積の部位で分割され、分割された部位の全てについてのＸ−Ｙ座標が予めコンピュータに登録されている。コンピュータは、ステージ動作を制御するプログラムを実行すると、登録されたＸ−Ｙ座標を参照し、ステージ１３上に載せられた基板表面の各部位がノズル１０から噴出されるラジカル化したガスに曝されるように、ステージ駆動機構１４をラスタースキャニングさせる。
【００３０】
操作者がコンピュータを操作して、分割された部位毎にステージ動作の速度を上記プログラムに設定することが可能である。ここでは、ＣＭＰ処理で研磨量の多かった部位ではステージ１３の移動速度が大きくなるように設定され、研磨量の少なかった部位ではステージ１３の移動速度が小さくなるように設定されている。
【００３１】
次に、図２に示したエッチング装置の動作について簡単に説明する。エッチングガスにＳＦ6を用いるものとする。また、上述したプログラムがコンピュータに格納されているものとする。
【００３２】
操作者が基板を収納したカセットをエッチング装置にセットし、処理を開始する指示を入力すると、コンピュータは制御信号により蓋部を開き、ハンドリングロボットに基板をカセットから取り出させてステージ１３の上に移載させる。続いて、蓋部を閉め、大型ポンプを動作させてチャンバ１２内圧力が予め設定した値になるまで排気させる。チャンバ１２内が設定した圧力になると、ステージ駆動機構１４を動作させてエッチング処理の開始位置にステージ１３を移動させる。
【００３３】
その後、コンピュータは所定流量で供給できるようにガス流量制御部を制御してＳＦ6ガスをガス供給管７を介してプラズマ発生部８に導入させる。そして、プラズマ発生部８ではＳＦ6ガスからフッ素ラジカルを発生させてノズル１０から基板表面に噴出させる。フッ素ラジカルの噴出が始まると、コンピュータは予め設定されたようにステージ１３を動作させる。その際、ＣＭＰ処理時に研磨量の少なかった部位では、エッチング量が大きくなるようにステージ１３の移動速度を小さくし、フッ素ラジカルに曝される時間を長くする。反対に、ＣＭＰ処理時に研磨量の多かった部位では、エッチング量が小さくなるようにステージ１３の移動速度を大きくし、フッ素ラジカルに曝される時間を短くする。
【００３４】
このようにして基板表面の各部位に対してフッ素ラジカルに曝す時間を制御することで、ＣＭＰ処理による研磨量のばらつきに対応して研磨量の少ない部位ほどエッチング量が多くなる。
【００３５】
なお、上述の場合とは反対にＣＭＰ処理の研磨量が基板の中心で多く、周辺で少ない場合には、局所エッチングのエッチング量が基板の中心で少なく、周辺で多くなるようにエッチング装置を設定すればよい。
【００３６】
次に、第２のプラズマ酸化膜を形成する理由について説明する。ＣＭＰ処理後に第２のプラズマ酸化膜を形成しないで、そのまま局所エッチングを行って平坦化することも考え得るが、以下の問題が発生する可能性がある。
【００３７】
問題とは、スクラッチの大きさが拡大することである。基板の中心付近では、上述したように局所エッチングのエッチング量は１２０ｎｍ程度に設定される。そのため、ＣＭＰ処理後の状態で、例えば、幅が２００ｎｍ程度のスクラッチでも、両側方向にエッチングされると幅は最大４４０ｎｍ（＝２００+１２０+１２０）程度になる。この後に配線を形成すると、スクラッチ内に配線材料が残ってしまうおそれがある。スクラッチ内にその形状に沿って配線材料が残っていると、この配線材料が、スクラッチをまたいで形成される複数の配線を電気的に接続させてしまうことになる。したがって、上記大きさのスクラッチは生産上無視できない存在となる。
【００３８】
上述したように、本発明の半導体装置の製造方法では、ＣＭＰ処理後、第２のプラズマ酸化膜６を形成し、続いて、ＣＭＰ処理の研磨量に対応して研磨量の少ない部位ほどエッチング量の多いエッチングを行っている。そのため、ＣＭＰ処理で発生したスクラッチが第２のプラズマ酸化膜６で埋め込まれる。また、ＣＭＰ処理による研磨量の基板面内ばらつきが低減され、配線３を覆うシリコン酸化膜の表面の平坦性が向上し、シリコン酸化膜の表面が基板表面と平行になる。その結果、その後に配線を形成する際、リソグラフィ工程のレジスト寸法の基板面内ばらつきが低減し、エッチング工程のエッチングの基板面内ばらつきが低減する。そのため、配線寸法の基板面内ばらつきがより小さくなり、従来よりも歩留りが向上する。
【００３９】
また、第２のプラズマ酸化膜６を成膜する成膜工程で基板面ないの膜厚ばらつきが大きくなる場合でも、ＣＭＰ処理による研磨量ばらつきと合わせて最終的にシリコン酸化膜の露出面が基板表面と平行になるように局所エッチングのエッチングを制御することが可能である。この場合、第２のプラズマ酸化膜６の成膜工程による膜厚ばらつきとＣＭＰ処理による研磨量ばらつきの両方による平坦性の悪化が抑制される。なお、第２のプラズマ酸化膜６の成膜工程による膜厚ばらつきとＣＭＰ処理による研磨量ばらつきの分布形状が逆になり、ＣＭＰ処理により膜厚ばらつきが低減する場合には、さらに局所エッチングを行うことでよりシリコン酸化膜の露出面の平坦性が向上する。
【００４０】
また、図１（ｃ）に示したように、配線３上の残膜の膜厚が基板の周辺よりも中心の方で厚くなってしまっても、残膜の厚い部位ほどエッチング量を多くする局所エッチングを行うことで、基板面内における配線３上の残膜の膜厚をほぼ同等にして平坦化できる。この場合、その後の工程で配線３上にビアホールを形成する際、レジストパターンの開口寸法ばらつきがより低減し、その結果、残膜に形成されるビアホールの開口寸法が基板面内でより均一になる。
【００４１】
また、局所エッチングの被エッチング膜が複数であっても、膜質が同じであるため、局所エッチング後の表面に段差が形成されない。以下に、その理由を説明する。
【００４２】
図１（ａ）に示した過程では、チップ間に比べてチップ上の第１のプラズマ酸化膜１の上面が高い位置にある。そのため、ＣＭＰ処理においては、チップ間に比べてチップ上のシリコン酸化膜がより選択的に研磨される。その結果、図１（ｂ）に示すように、基板の周辺側では配線の上にＬＰ−ＴＥＯＳ酸化膜２だけが残った状態となり、中心付近のチップ間の上にはＬＰ−ＴＥＯＳ酸化膜２だけでなく第１のプラズマ酸化膜１も残った状態になる。この状態で局所エッチングを行ってしまうと、ＬＰ−ＴＥＯＳ酸化膜２と第１のプラズマ酸化膜１との膜質の違いからエッチングレートに差が生じる。そして、エッチングレートの違いによる段差が生じることになる。本実施例では、局所エッチングの被エッチング膜が膜質の同等な第１のプラズマ酸化膜１と第２のプラズマ酸化膜６であるため、局所エッチング後の表面に段差が形成されない。
【実施例２】
【００４３】
ＣＭＰ処理前に配線の上に形成されるシリコン酸化膜が、実施例１ではＬＰ−ＴＥＯＳ酸化膜とプラズマ酸化膜の積層膜であったが、本実施例では、膜質が異なるものの材料が同等な単一種膜としている。
【００４４】
図３は本実施例の半導体装置の製造過程を示す断面模式図である。なお、図１に示す構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００４５】
図３（ａ）に示すように、実施例１と同様にして、下地絶縁層４上に高さ６００ｎｍの配線１８を形成する。その上に絶縁膜として、膜厚１０００ｎｍのＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を形成する。このＨＤＰ酸化膜は、第１のＨＤＰ酸化膜１７および第２のＨＤＰ酸化膜１６が積層された構成である。
【００４６】
ここで、ＨＤＰ酸化膜の形成方法について説明する。ＨＤＰ酸化膜の成膜処理では、スパッタリング作用を強くするとＨＤＰ酸化膜の埋め込み性が向上するが、成膜レートが低下するという性質がある。第１のＨＤＰ酸化膜１７は配線３を直接覆う膜であるため、埋め込み性のよい膜である方が望ましい。そこで、埋め込み性が必要な第１のＨＤＰ酸化膜１７をスパッタリング作用が大きい条件で成膜する。また、その後に形成される第２のＨＤＰ酸化膜１６はＣＭＰ処理で直接研磨される膜となるため、膜厚が第１のＨＤＰ酸化膜１７よりも厚い方が望ましい。そこで、スパッタリング作用の小さい、成膜レートの大きい条件で第２のＨＤＰ酸化膜１６を成膜する。その結果、第１のＨＤＰ酸化膜１７は膜組成の密度が大きい緻密なＨＤＰ酸化膜となり、第２のＨＤＰ酸化膜１６は膜組成の密度が小さい粗なＨＤＰ酸化膜となる。また、成膜処理のスループットの低下を抑制するために、第１のＨＤＰ酸化膜１７および第２のＨＤＰ酸化膜１６を同一チャンバ内で連続処理で形成している。
【００４７】
続いて、実施例１と同様にして、ＣＭＰ処理により第２のＨＤＰ酸化膜１６の段差がなくなるまでシリコン酸化膜を研磨する（図３（ｂ））。研磨量が面内平均で５００ｎｍになるように設定して処理を行った。実際の研磨量はモニタウェハに換算して基板の中心で４５０ｎｍ程度であり、周辺では５５０ｎｍ程度であった。
【００４８】
さらに、図３（ｃ）に示すように、プラズマ酸化膜２１を膜厚１５０ｎｍ成膜する。これにより、ＣＭＰ処理で発生した、大きさ３００ｎｍ程度までの微小なスクラッチ２０にプラズマ酸化膜２１が埋め込まれる。
【００４９】
その後、実施例１と同様にして、基板の周辺側よりも中心側のエッチングレートが速い局所エッチングを行う。この局所エッチングのシリコン酸化膜に対するエッチング量は、基板の中心付近で１２０ｎｍ削れるとき、周辺付近で２０ｎｍ削れるというものであった。露出したシリコン酸化膜の表面が平均よりも高い部位を多くエッチングし、平均よりも低い部位を少なくエッチングすることで、ＣＭＰ処理の研磨量ばらつきを低減する。その結果、図３（ｄ）に示すように、シリコン酸化膜の表面が平坦かつ均一な状態に加工される。また、スクラッチは、局所エッチングで消失するか、プラズマ酸化膜２１で埋め込まれる。
【００５０】
なお、本実施例の場合では、プラズマ酸化膜２１とＨＤＰ酸化膜は膜質が異なるため、局所エッチングを行う際、ＨＤＰ酸化膜の表面が露出したときにエッチング処理を停止することが望ましい。この場合、シリコン酸化膜の表面に段差が形成されない。
【００５１】
上述したように、本実施例の半導体装置の製造方法では、第２のＨＤＰ酸化膜１６を第１のＨＤＰ酸化膜１７と同等な材料で、かつ第１のＨＤＰ酸化膜１７よりも成膜レートの大きい条件で形成している。ＣＭＰ処理前で配線上に形成する膜が単一種膜となるため、同一チャンバ内での連続処理が可能となり、半導体装置の製造のスループットが向上する。また、実施例１と同様に、ＣＭＰ処理後、プラズマ酸化膜２１を形成し、続いて、ＣＭＰ処理の研磨量に対応して研磨量の少ない部位ほどエッチング量の多いエッチングを行っているため、ＣＭＰ処理で発生したスクラッチがプラズマ酸化膜２１で埋め込まれる。これによりスクラッチの問題を解決できる。
【００５２】
上記実施例１ではおよび実施例２では、配線を覆う絶縁膜が多層膜または実質的に多層膜に近い例で説明したが、単層膜の場合に本発明を適用してもよい。この場合でも、スクラッチ低減の効果を得ることができる。また、配線を覆う絶縁膜はシリコン酸化膜だけでなく、シリコン窒化膜でもよく、他の絶縁性材料を用いた膜であってもよい。配線に印加される電圧の大きさによっては絶縁性を有するポリシリコン膜であってもよい。
【００５３】
また、配線が絶縁膜で覆われた半導体装置の場合で説明したが、配線およびゲート電極等の構造物のうち少なくともいずれかが絶縁膜に覆われた半導体装置に本発明を適用することが可能である。
【図面の簡単な説明】
【００５４】
【図１】実施例１の半導体装置の製造過程を示す断面模式図である。
【図２】本発明で用いるエッチング装置の一構成例を示す断面模式図である。
【図３】実施例２の半導体装置の製造過程を示す断面模式図である。
【図４】従来の半導体装置の製造過程を示す断面模式図である。
【符号の説明】
【００５５】
１    第１のプラズマ酸化膜
２    ＬＰ−ＴＥＯＳ酸化膜
３    配線
４    下地絶縁層
５、２０、２６    スクラッチ
６    第２のプラズマ酸化膜
７    ガス供給管
８    プラズマ発生器
９    排気管
１０    ノズル
１１    基板
１２    チャンバ
１３    ステージ
１４    ステージ駆動機構
１５    真空排気管
１６    第２のＨＤＰ酸化膜
１７    第１のＨＤＰ酸化膜
【図１】
2006245385.tif 000003
【図２】
2006245385.tif 000004
【図３】
2006245385.tif 000005
【図４】
2006245385.tif 000006