(57)【要約】    【課題】ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、デバイス面積の増加が少なく、かつ容易に参照電位が得ることを可能とする技術を提供すること。    【解決手段】対をなす第１及び第２のビット線(BL1A,BL1B)と、第１及び第２のビット線の間に介在するセンスアンプ(SA1)と、第１のビット線上と第２のビット線上にそれぞれ接続されるスイッチング素子(SW1A,SW1B)と、第１又は第２のビット線にそれぞれ接続される複数のメモリセル(MC)と、第１のビット線のスイッチング素子よりもセンスアンプに近い側及び第２のビット線のスイッチング素子よりもセンスアンプに近い側にそれぞれ接続され、参照電位の発生に用いられる参照用セル(DM1A,DM1B)と、を含み、一方のビット線側のメモリセルを読み出す際に当該一方のビット線側のスイッチング素子を導通させ、他方のビット線側のスイッチング素子を遮断する、強誘電体記憶装置である。【選択図】    図２
2006004534.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との各交点に強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、
対をなす第１及び第２のビット線と、
前記第１及び第２のビット線の間に介在するセンスアンプと、
前記第１のビット線上と前記第２のビット線上にそれぞれ接続されるスイッチング素子と、
前記第１又は第２のビット線にそれぞれ接続される複数のメモリセルと、
前記第１のビット線の前記スイッチング素子よりも前記センスアンプに近い側及び前記第２のビット線の前記スイッチング素子よりも前記センスアンプに近い側にそれぞれ接続され、参照電位の発生に用いられる参照用セルと、
を含み、
前記第１のビット線に接続された何れかの前記メモリセルの読み出しを行うときに当該第１のビット線上の前記スイッチング素子を導通状態とし、かつ前記第２のビット線上の前記スイッチング素子を遮断状態として当該第２のビット線に接続された前記参照用セルを用いて参照電位を発生させる、強誘電体記憶装置。
【請求項２】
前記メモリセルと前記参照用セルとを実質的に同一構成とする、請求項１に記載の強誘電体記憶装置。
【請求項３】
前記スイッチング素子は、前記第１のビット線上及び前記第２のビット線上にそれぞれ複数設けられる、請求項１に記載の強誘電体記憶装置。
【請求項４】
前記参照用セルに記憶させるデータを“０”とする、請求項１に記載の強誘電体記憶装置。
【請求項５】
前記第１及び第２のビット線と前記センスアンプとがオープンビット線方式で接続される、請求項１に記載の強誘電体記憶装置。
【請求項６】
前記参照用セルを前記メモリセルの何れよりも前記センスアンプに近い側に接続する、請求項１に記載の強誘電体記憶装置。
【請求項７】
請求項１乃至６のいずれかに記載の強誘電体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）及びこれを備える電子機器に関し、特にデータ判定に用いる参照電位を発生する技術の改良に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ）は、不揮発性を有し、かつ従来のＤＲＡＭ等と同等の動作が可能であるという特徴を有するために近年注目されている。強誘電体記憶装置のメモリセルとして、強誘電体キャパシタとトランジスタを各１つずつ組み合わせた１Ｔ１Ｃ型のものを採用する場合には、メモリセルに記憶されたデータを読み出してデータ内容（“０”又は“１”）を判定する際にその判定基準とする参照電位が必要となる。この参照電位を発生する方法としては、定電位発生回路を用いる方法や、参照用セル（ダミーセル）を用いる方法などが知られている。
【０００３】
ダミーセルを用いて参照電位を発生する技術の従来例は、例えば、特開平１０−１２５０７６号公報（特許文献１）に開示されている。当該文献に開示される強誘電体メモリでは、読み出し動作時に、選択された強誘電体メモリセルが接続される非反転ビット線に対して所定の容量値を有するダミー容量を接続し、その容量値を対応するダミーセルが接続される反転ビット線の約２倍とすることにより、ダミーセルによって得られる参照電位（電圧レベル）を最適化している。
【０００４】
しかし、上述した従来技術においては、非反転ビット線に対してダミー容量を所望のタイミングで接続するためのダミー容量回路を追加する必要があり、デバイス面積の増加を招きやすいという不都合があった。
【０００５】
【特許文献１】特開平１０−１２５０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、デバイス面積の増加が少なく、かつ容易に参照電位が得ることを可能とする技術の提供を目的とする。
【課題を解決するための手段】
【０００７】
第１の態様の本発明は、複数のワード線と複数のビット線との各交点に強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、対をなす第１及び第２のビット線と、上記第１及び第２のビット線の間に介在するセンスアンプと、上記第１のビット線上と上記第２のビット線上にそれぞれ接続されるスイッチング素子と、上記第１又は第２のビット線にそれぞれ接続される複数のメモリセルと、上記第１のビット線の上記スイッチング素子よりも上記センスアンプに近い側及び上記第２のビット線の上記スイッチング素子よりも上記センスアンプに近い側にそれぞれ接続され、参照電位の発生に用いられる参照用セルと、を含む。そして、いずれか一方のビット線側（例えば第１のビット線側）のメモリセルを読み出すときに当該一方のビット線側のスイッチング素子を導通させ、他方のビット線側（例えば第２のビット線側）のスイッチング素子を遮断するように動作することを特徴とするものである。
【０００８】
かかる構成によれば、読み出し対象となるメモリセルが接続された一方のビット線（例えば第１のビット線）についてはその配線のほぼ全体がビット線容量の発生に寄与するが、参照用セル（ダミーセル）が接続された他方のビット線（例えば第２のビット線）についてはスイッチング素子の接続点よりもセンスアンプに近い側の配線だけがビット線容量の発生に寄与することになる。すなわち、各スイッチング素子の導通／遮断を制御することにより、ビット線容量の発生に寄与するビット線の長さ（配線長）を調節し、ダミーセルから発生させる参照電位を所定の電位に設定（調整）している。したがって、ダミーセルを用いて参照電位を発生する場合において、容易に参照電位を得ることが可能となる。また、各ビット線あたり最小限で１つのスイッチング素子を備えればよいため、デバイス面積の増加を少なく抑えることが可能となる。
【０００９】
好ましくは、上記メモリセルと上記参照用セルとを実質的に同一構成とする。ここで「実質的に同一構成」とは、電気的特性の観点で実質的に同一とみなせることをいい、回路構成として同一であること、及び／又はデバイス構造の観点から同一であることを含む。
【００１０】
これにより、製造プロセスにおけるバラツキの影響を回避することが容易となり、好適な参照用セルが得られる。
【００１１】
また、上記スイッチング素子は、上記第１のビット線及び上記第２のビット線上にそれぞれ複数設けられることも好ましい。
【００１２】
このように、各ビット線上にそれぞれ複数のスイッチング素子を設けることにより、ダミーセル側となるビット線のビット線容量をより細かく設定することが可能となる。
【００１３】
好ましくは、上記参照用セルに記憶させるデータを“０”とする。
【００１４】
これにより、ダミーセルの書き換え回数が比較的に多くなって疲労劣化を生じる不都合を極力回避することが可能となる。
【００１５】
また、上記第１及び上記第２のビット線と上記センスアンプとの相互の接続方式としては種々のものを採用し得るが、特にオープンビット線方式を採用することが好ましい。
【００１６】
これにより、スイッチング素子を設けたことによる面積増加を最小限に抑えることができる。
【００１７】
好ましくは、上記参照用セルを上記メモリセルの何れよりも上記センスアンプに近い側に接続する。
【００１８】
これにより、スイッチング素子並びにワード線ドライバ及びプレート線ドライバの配置が容易となるため、強誘電体記憶装置の面積増加を抑えることができる。
【００１９】
第２の形態の本発明は、上述した強誘電体記憶装置を備えた電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２１】
図１は、本発明を適用した強誘電体記憶装置の一例を示す回路図である。図１では、強誘電体記憶装置の主要部の構成が示されており、一部の構成（例えばプレート線等）については図示が省略されている。
【００２２】
図１に示す強誘電体記憶装置１００は、行方向に複数の第１のビット線ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａ、…、ＢＬｍＡ及び複数の第２のビット線ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬ３Ｂ、…、ＢＬｍＢが配置され、列方向には各第１のビット線と直交配置される複数の第１のワード線ＷＬ１Ａ、ＷＬ２Ａ、ＷＬ３Ａ、…、ＷＬｎＡ及び各第２のビット線と直交配置される複数の第２のワード線ＷＬ１Ｂ、ＷＬ２Ｂ、ＷＬ３Ｂ、…、ＷＬｎＢが配置されている。各第１のビット線と各第２のビット線とは相互に一対一に対応しており、各センスアンプＳＡ１、ＳＡ２、ＳＡ３、…、ＳＡｍを介在させて別々のアレイに配置されている。すなわち、本実施形態ではオープンビット線方式を採用している。各第１のビット線と各第１のワード線の各交点及び各第２のビット線と各第２のワード線の各交点には、それぞれメモリセルが接続される。
【００２３】
図２は、一対の第１及び第２のビット線に着目し、その構成をより詳細に示した回路図である。図２では、センスアンプＳＡ１を挟んで配置される一対の第１のビット線ＢＬ１Ａ及び第２のビット線ＢＬ１Ｂについて示すが、他の第１及び第２のビット線も同様の構成となっている。まず、回路構成について図２（Ａ）を用いて説明することとし、図２（Ｂ）の内容については後述する。
【００２４】
図２（Ａ）に示すように、第１のビット線ＢＬ１Ａの延在方向の所定位置にはスイッチング素子ＳＷ１Ａが接続され、第２のビット線ＢＬ１Ｂの延在方向の所定位置にはスイッチング素子ＳＷ１Ｂが接続されている。各スイッチング素子としては、第１又は第２のビット線を当該スイッチング素子の接続点よりもセンスアンプに近い側と遠い側とで電気的に隔離し、又は接続する機能を実現し得る限りいかなるものを採用してもよく、例えばトランジスタが好適に用いられる。本実施形態では、各スイッチング素子ＳＷ１Ａ、ＳＷ１Ｂとして、それぞれＮＭＯＳトランジスタを用いる。
【００２５】
第１のビット線ＢＬ１Ａには、図示のように複数のメモリセルＭＣが接続されているとともに、スイッチング素子ＳＷ１ＡよりもセンスアンプＳＡ１に近い側に参照電位の発生に用いられる参照用セル（ダミーセル）ＤＭ１Ａが接続されている。同様に、第２のビット線ＢＬ１Ｂには、図示のように複数のメモリセルＭＣが接続されているとともに、スイッチング素子ＳＷ１ＢよりもセンスアンプＳＡ１に近い側に参照電位の発生に用いられるダミーセル（参照用セル）ＤＭ１Ｂが接続されている。
【００２６】
図３は、各メモリセル又はダミーセルの構成例を示す回路図である。本実施形態では、各メモリセル又はダミーセルとして、１つのトランジスタＴｒと１つの強誘電体キャパシタＣｆとを組み合わせてなる１Ｔ１Ｃ型のメモリセルを採用している。強誘電体キャパシタＣｆの一端はプレート線ＰＬに接続され、他端はトランジスタＴｒの一方のソース／ドレインに接続されている。また、トランジスタＴｒの他方のソース／ドレインはビット線ＢＬに接続されており、トランジスタＴｒのゲートはワード線ＷＬと接続されている。このように本例では、メモリセルとダミーセルとを実質的に同一構成としている。ここで「実質的に同一構成」とは、電気的特性の観点で実質的に同一とみなせることをいい、回路構成として同一であること、及び／又はデバイス構造の観点から同一であることを含む。
【００２７】
ここで、図２（Ｂ）を用いて、第１のビット線ＢＬ１Ａに接続された何れかのメモリセルＭＣの読み出しを行うときの動作状態を説明する。例えば、図示のように第１のビット線ＢＬ１Ａに接続された何れかのメモリセルＭＣがデータ読み出しの対象として選択されたときには、第２のビット線ＢＬ１Ｂがリファレンス（参照用）ビット線となる。すなわち、第２のビット線ＢＬ１Ｂに接続されたダミーセルＤＭ１Ｂを使用して参照電位が発生され、当該参照電位を用いてセンスアンプＳＡ１により、選択されたメモリセルＭＣに記憶されたデータが“０”と“１”のいずれかであるかが判定される。このとき、本実施形態の強誘電体記憶装置１００は、第１のビット線ＢＬ１Ａ上のスイッチング素子ＳＷ１Ａが導通状態となり、かつ第２のビット線ＢＬ１Ｂ上のスイッチング素子ＳＷ１Ｂが遮断状態となるように各スイッチング素子を制御して、参照電位を発生させる。これにより図示のように、第１のビット線ＢＬ１Ａについては、その配線のほぼ全体がビット線容量ＣＢＬの発生に寄与するが、第２のビット線ＢＬ１Ｂについては、スイッチング素子ＳＷ１Ｂの接続点よりもセンスアンプＳＡに近い側の配線だけがビット線容量ＣＤＢＬの発生に寄与することになる。すなわち、本実施形態では、各スイッチング素子の導通／遮断を制御することにより、ビット線容量の発生に寄与するビット線の長さ（配線長）を調節し、これによりダミーセルから発生させる参照電位を所定の電位に設定（調整）している。
【００２８】
図４は、上述したデータ読み出し動作の原理をより詳細に説明するための図（グラフ）である。図中、横軸が強誘電体キャパシタに印加される電圧Ｖに対応し、縦軸が強誘電体キャパシタに蓄積される電荷Ｑに対応している。強誘電体キャパシタＣｆから取り出される電荷量によるビット線電位の上昇度合いは、ビット線の配線容量や当該ビット線につながるトランジスタのジャンクション容量などからなるビット線容量に依存する。よって、本例では上述したようにしてビット線の長さを調節することにより、選択されたメモリセル側である第１のビット線ＢＬ１Ａのビット線容量ＣＢＬよりも、ダミーセル側である第２のビット線ＢＬ１Ｂのビット線容量ＣＤＢＬを小さくする。また、ダミーセルには“０”データ（本実施形態では「＋Ｐｒ」に対応）を記憶させておく。これにより、図４に示すように、ダミーセルを用いて発生される参照電位ＶＤＢＬのレベルを、“１”データに対応して得られるビット線電位ＶＢＬ1と“０”データに対応して得られるビット線電位ＶＢＬ0との間に設定することができる。すなわち、ＶＢＬ0＜ＶＤＢＬ＜ＶＢＬ1の関係を満たす参照電位を発生させて、データの判定を行うことが可能となる
【００２９】
なお、本例のような構成ではダミーセルの書き換え回数が比較的に多くなるため疲労劣化を生じる可能性もあるが、ダミーセルに記憶させるデータを“０”とすることにより、分極反転を伴わない非破壊読み出しになる為、当該不都合を極力回避することができる。
【００３０】
図５は、回路構成の他の例を説明する回路図である。上述した図２と同様に、センスアンプＳＡ１を挟んで配置される一対の第１のビット線ＢＬ１Ａ及び第２のビット線ＢＬ１Ｂについて示すものである。図５（Ａ）又は図５（Ｂ）に示す構成例では、第１のビット線ＢＬ１Ｂ上、第２のビット線ＢＬ１Ｂ上に、それぞれ複数（本例では２つ）のスイッチング素子が設けられている。このように、各ビット線上にそれぞれ複数のスイッチング素子を設けることにより、ダミーセル側となるビット線のビット線容量をより細かく設定することができるようになる。例えば、ビット線容量をより小さくしたい場合には、図５（Ａ）に示すように、よりセンスアンプＳＡ１に近い側のスイッチング素子ＳＷ１１Ｂを遮断状態とすることにより、当該ビット線の長さを短くしてビット線容量を小さく設定することができる。このとき、他のスイッチング素子ＳＷ１２Ｂは、例えば、常に導通状態としておくように、図示しない外部回路によって制御するとよいが、その都度、導通／遮断を制御してもよい。同様に、ビット線容量をより大きくしたい場合には、図５（Ｂ）に示すように、センスアンプＳＡ１に近い側のスイッチング素子ＳＷ１１Ｂは導通させ、センスアンプＳＡ１から遠い側のスイッチング素子ＳＷ１２Ｂを遮断状態とすることにより、当該ビット線の長さを長くしてビット線容量をより大きく設定することができる。このとき、他のスイッチング素子ＳＷ１１Ｂは、例えば、常に導通状態としておくように、図示しない外部回路によって制御するとよいが、その都度、導通／遮断を制御してもよい。この構成を用いると、チップ製造後のプリテストにて、スイッチング素子の位置を変化させ、最適なビット線容量にチューニングすることで、歩留まりを向上させることができる。
【００３１】
図６は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図６において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００３２】
このように、本実施形態の強誘電体記憶装置１００では、各スイッチング素子の導通／遮断を制御することによりビット線容量の発生に寄与するビット線の長さ（配線長）を調節し、ダミーセルから発生させる参照電位を所定の電位に設定（調整）している。したがって、ダミーセルを用いて参照電位を発生する場合において、容易に参照電位を得ることが可能となる。また、各ビット線あたり最小限で１つのスイッチング素子を備えればよいため、デバイス面積の増加を少なく抑えることが可能となる。
【００３３】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の趣旨の範囲内において種々の変形実施が可能である。
【００３４】
例えば、上述した実施形態では、第１及び第２のビット線とセンスアンプとがオープンビット線方式で接続される場合について説明していたが、これ以外の方式、例えば折り返しビット線方式やワード線共通方式などに対しても本発明を適用することが可能である。
【００３５】
また、上述した実施形態では、スイッチング素子の一例としてＮＭＯＳトランジスタを採用していたが、これ以外にも、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせたトランスファゲート等を採用してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明を適用した強誘電体記憶装置の一例を示す回路図である。
【図２】一対の第１及び第２のビット線に着目し、その構成をより詳細に示した回路図である。
【図３】各メモリセル又はダミーセルの構成例を示す回路図である。
【図４】データ読み出し動作の原理をより詳細に説明するための図である。
【図５】回路構成の他の例を説明する回路図である。
【図６】強誘電体記憶装置を備えた電子機器の一例を示す斜視図である。
【符号の説明】
【００３７】
１００…強誘電体記憶装置、  ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａ、ＢＬｍＡ…第１のビット線、  ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬ３Ｂ、ＢＬｍＢ…第２のビット線、  ＳＡ１、ＳＡ２、ＳＡ３、ＳＡｍ…センスアンプ、  ＷＬ１Ａ、ＷＬ２Ａ、ＷＬ３Ａ、ＷＬｎＡ…第１のワード線、  ＷＬ１Ｂ、ＷＬ２Ｂ、ＷＬ３Ｂ、ＷＬｎＢ…第２のワード線、  ＳＷ１Ａ、ＳＷ１Ｂ…スイッチング素子、  ＭＣ…メモリセル、  ＤＭ…ダミーセル（参照用メモリセル）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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