(57)【要約】【課題】  露出した上部電極の表面の清浄化を行う場合に、上部電極と、その上に形成する導電膜との接触抵抗の増大を防止することができる半導体装置を提供する。【解決手段】  基板上に、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタが形成されている。上部電極は導電性酸化物で形成され、上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ。層間絶縁膜が強誘電体キャパシタを覆う。ビアホールが、層間絶縁膜を貫通し、上部電極の上面よりも深い位置まで達する。このビアホールは、上部電極の酸素濃度が最大になる位置よりも浅い位置で止まる。ビアホールの底面において、導電部材が上部電極に接する。【選択図】  図６
2006344684.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタであって、該上部電極は導電性酸化物で形成され、該上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ強誘電体キャパシタと、
前記強誘電体キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記上部電極の上面よりも深い位置まで達するビアホールであって、該上部電極の酸素濃度が最大になる位置よりも浅い位置で止まるビアホールと、
前記ビアホールの底面において前記上部電極に接する導電部材と
を有する半導体装置。
【請求項２】
前記導電部材は、酸化されることによって抵抗率が増大する導電材料で形成されている請求項１に記載の半導体装置。
【請求項３】
前記上部電極のうち前記導電部材が接する位置における酸素濃度が、酸素濃度が最大になる位置における酸素濃度の０．８倍以下である請求項１または２に記載の半導体装置。
【請求項４】
前記上部電極が、相対的に酸素濃度の高い下層部分と、相対的に酸素濃度の低い上層部分との２層を含み、前記導電部材が、該上層部分に接している請求項１または２に記載の半導体装置。
【請求項５】
前記上層部分の酸素濃度が、前記下層部分の酸素濃度の０．８倍以下である請求項４に記載の半導体装置。
【請求項６】
基板上に、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタであって、該上部電極は導電性酸化物で形成され、該上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを層間絶縁膜で覆う工程と、
前記層間絶縁膜を貫通し、前記上部電極の一部を露出させるビアホールを形成する工程と、
前記ビアホールの底面に露出した前記上部電極を、該上部電極の酸素濃度が最大になる位置よりも浅い位置までエッチングすることにより、該上部電極の表面を清浄化する工程と、
前記ビアホールの底面に露出した前記上部電極の表面に接する導電部材を形成する工程と
を有する半導体装置の製造方法。
【請求項７】
前記導電部材が、酸化されることによって抵抗率が増大する導電材料で形成されている請求項６に記載の半導体装置の製造方法。
【請求項８】
前記清浄化する工程において、基板表面をアルゴンプラズマに晒すことにより、前記ビアホールの底面に露出した前記上部電極をエッチングする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記清浄化する工程において、前記上部電極の酸素濃度が最大になる位置における酸素濃度の０．８倍以下の深さで、該上部電極のエッチングを停止させる請求項６〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体キャパシタの上部電極を形成する工程が、相対的に酸素濃度の高い下層部分を形成する工程と、相対的に酸素濃度の低い上層部分を形成する工程とを含み、
前記清浄化する工程において、該上部電極の下層部分に到達する前に該上部電極のエッチングを停止させる請求項６〜８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に上部電極を酸化物導電体で形成した強誘電体キャパシタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電源を切っても記憶された情報が保持される不揮発性メモリとして、キャパシタ誘電体膜を強誘電体で形成した強誘電体キャパシタとＭＯＳトランジスタとを組み合わせた強誘電体メモリが注目されている。強誘電体メモリにおいては、強誘電体膜中の自発分極の向きにより情報が記憶される。
【０００３】
図８を参照して、下記の特許文献１に開示されている強誘電体キャパシタの製造方法について説明する。
【０００４】
図８（Ａ）に示すように、表面に層間絶縁膜が形成された基板１００の上に、下部電極１０１、キャパシタ強誘電体膜１０２、及び上部電極１０３からなる強誘電体キャパシタを形成する。下部電極１０１は、Ｔｉ膜とＰｔ膜とがこの順番に積層された２層構造を有する。キャパシタ強誘電体膜１０２は、（Ｐｂ，Ｚｒ）ＴｉＯ３（以下、「ＰＺＴ」と表記する。）、（Ｐｂ，Ｚｒ）（Ｔｉ，Ｌａ）Ｏ３（以下、「ＰＬＺＴ」と表記する。）等の強誘電体材料で形成されている。上部電極１０３は、酸化イリジウムで形成されており、その下層部分１０３Ａの酸素濃度が、上層部分１０３Ｂの酸素濃度よりも高い。
【０００５】
２層構造の上部電極１０３は、例えば酸素とアルゴンとの混合ガスのプラズマでＩｒ金属ターゲットをスパッタリングすることにより形成することができる。プラズマ生成のためのＤＣパワーを１ｋＷとすることにより、相対的に酸素濃度の高い下層部分１０３Ａが形成され、ＤＣパワーを２ｋＷに高めることにより、相対的に酸素濃度の低い上層部分１０３Ｂが形成される。上層部分１０３Ｂの酸素濃度を低くすることにより、巨大結晶粒の異常成長を防止することができる。
【０００６】
この強誘電体キャパシタを覆うように、基板１の上に、酸化シリコンからなる層間絶縁膜１０５を形成する。
【０００７】
図８（Ｂ）に示すように、層間絶縁膜１０５をドライエッチングすることにより、ビアホール１１０及び１１１を形成する。ビアホール１１０の底面には上部電極１０３の一部が露出し、もう一方のビアホール１１１の底面には、下部電極１０１の一部が露出する。ドライエッチング時に、キャパシタ誘電体膜１０２に導入された欠陥を解消するために、ビアホール１１０及び１１１を形成した後に、酸素雰囲気中で５５０℃、６０分間の熱処理を行う。
【０００８】
図８（Ｃ）に示すように、ビアホール１１０及び１１１の内面、及び層間絶縁膜１０５の表面を覆うＴｉＮ膜１１５を形成する。ＴｉＮ膜１１５をパターニングすることにより、ローカル配線パターンを形成する。
【０００９】
【特許文献１】特開２００１−１２７２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図８（Ｃ）に示した上部電極１０３とＴｉＮ膜１１５との界面、及び下部電極１０１とＴｉＮ膜１１５との界面での良好な電気的接触を確保するために、ビアホール１１０及び１１１の底面に露出した上部電極１０３の表面及び下部電極１０１の表面の清浄化を行うことが好ましい。この清浄化は、例えば、基板表面をアルゴンプラズマに晒すことにより行われる。
【００１１】
本願発明者は、基板表面の清浄化を行うと、上部電極１０３とＴｉＮ膜１１５との接触抵抗が却って高くなってしまうことがあることを見出した。
【００１２】
本発明の目的は、露出した上部電極の表面の清浄化を行う場合に、上部電極と、その上に形成する導電膜との接触抵抗の増大を防止することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一観点によると、基板上に形成され、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタであって、該上部電極は導電性酸化物で形成され、該上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ強誘電体キャパシタと、前記強誘電体キャパシタを覆う層間絶縁膜と、前記層間絶縁膜を貫通し、前記上部電極の上面よりも深い位置まで達するビアホールであって、該上部電極の酸素濃度が最大になる位置よりも浅い位置で止まるビアホールと、前記ビアホールの底面において前記上部電極に接する導電部材とを有する半導体装置が提供される。
【００１４】
本発明の他の観点によると、基板上に、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタであって、該上部電極は導電性酸化物で形成され、該上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを層間絶縁膜で覆う工程と、前記層間絶縁膜を貫通し、前記上部電極の一部を露出させるビアホールを形成する工程と、前記ビアホールの底面に露出した前記上部電極を、該上部電極の酸素濃度が最大になる位置よりも浅い位置までエッチングすることにより、該上部電極の表面を清浄化する工程と、前記ビアホールの底面に露出した前記上部電極の表面に接する導電部材を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
導電部材が、酸素濃度の相対的に低い位置で上部電極に接するため、上部電極中の酸素によって導電部材が酸化されることを抑制できる。これにより、導電部材が酸化されることによる接触抵抗の増大を防止することができる。
【発明を実施するための最良の形態】
【００１６】
図１に、本発明の実施例及び参考例による半導体装置の断面図を示す。シリコンからなる半導体基板１の表面の一部に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜２が形成されている。素子分離絶縁膜２により画定された活性領域内に、ＭＯＳトランジスタ９が形成されている。ＭＯＳトランジスタ９は、ゲート絶縁膜５、ゲート電極６、ソース及びドレイン拡散層３、サイドウォールスペーサ８を含んで構成される。ソース及びドレイン拡散層３の表面にコバルトシリサイド（ＣｏＳｉ２）膜４が形成され、ゲート電極６の上面にコバルトシリサイドからなるキャップ膜７が形成されている。
【００１７】
ＭＯＳトランジスタ９を覆うように、基板上に、酸窒化シリコン膜１０が形成されている。酸窒化シリコン膜１０の上に、酸化シリコンからなる層間絶縁膜１１が形成されている。層間絶縁膜１１の表面は、化学機械研磨（ＣＭＰ）等により平坦化されている。酸窒化シリコン膜１０は、層間絶縁膜１１を形成するときに、水分によるゲート絶縁膜５の劣化を防止する。
【００１８】
層間絶縁膜１１及び酸窒化シリコン膜１０を貫通するビアホール１２が形成されている。ビアホール１２の底面に、シリサイド膜４の一部が露出する。ビアホール１２の内面を、ＴｉＮ等からなる下地層１３Ａが覆い、ビアホール１２内に、タングステン（Ｗ）等のプラグ１３Ｂが充填されている。
【００１９】
層間絶縁膜１１の上に、窒化シリコンからなる酸化防止膜１４が形成され、その上に、酸化シリコンからなる配向性向上絶縁膜１５が形成されている。配向性向上絶縁膜１５の一部の領域上に、強誘電体キャパシタ２０が形成されている。強誘電体キャパシタ２０は、基板側から順番に、下部電極２１、キャパシタ強誘電体膜２２、及び上部電極２３が積層された積層構造を有する。
【００２０】
下部電極２１は、チタン（Ｔｉ）膜と白金（Ｐｔ）膜とがこの順番に積層された２層構造を有する。キャパシタ強誘電体膜２２は、ＰＺＴ、ＰＬＺＴ等の酸化物強誘電体材料で形成されている。上部電極は２３は酸化イリジウムで形成されている。強誘電体キャパシタ２０を覆うように、配向性向上絶縁膜１５の上に酸化シリコンからなる２層目の層間絶縁膜２８が形成されている。層間絶縁膜２８の表面は、ＣＭＰ等により平坦化されている。
【００２１】
層間絶縁膜２８を貫通するビアホール３１、３２、及び３３が形成されている。ビアホール３１は、配向性向上絶縁膜１５及び酸化防止膜１４をも貫通し、プラグ１３Ｂの上面まで達する。ビアホール３２は上部電極２３まで達し、ビアホール３３は、上部電極２３及びキャパシタ強誘電体膜２２の脇を通過して下部電極２１まで達する。
【００２２】
ビアホール３１〜３３の内面を、それぞれＴｉＮからなる下地層２５Ａ、２６Ａ、及び２７Ａが覆い、ビアホール３１〜３３内に、それぞれＷからなるプラグ２５Ｂ、２６Ｂ、及び２７Ｂが充填されている。層間絶縁膜２８の上に、配線４１及び４２が形成されている。プラグ１３Ｂ、２５Ｂ、配線４２、及びプラグ２６Ｂが、ＭＯＳトランジスタ９のソース拡散層３と強誘電体キャパシタ２０の上部電極２３とを接続する。配線４２は、プラグ２７Ｂを介して下部電極２１に接続される。
【００２３】
配線４１及び４２の上に、層間絶縁膜と配線とを含む多層配線層、及びポリイミドからなる保護膜等を含む上部構造５０が形成されている。
【００２４】
次に、実施例及び参考例による半導体装置の製造方法について説明する。半導体基板１の表層部に、必要に応じてｐ型ウェル、ｎ型ウェルを形成する。ＳＴＩにより、素子分離絶縁膜２を形成する。素子分離絶縁膜２で囲まれた活性領域内に、周知の成膜、フォトリソグラフィ、エッチング、イオン注入等の技術を用いてＭＯＳトランジスタ９を形成する。
【００２５】
ＭＯＳトランジスタ９を覆うように、基板全面の上に厚さ２００ｎｍの酸窒化シリコン膜１０を、化学気相成長（ＣＶＤ）により形成する。その上に、厚さ約１０００ｎｍの酸化シリコン膜をＣＶＤにより形成して、その表面をＣＭＰにより平坦化する。ゲート電極６の上方に堆積している窒化シリコン膜１０が研磨時のストッパとして作用する。これにより、表面が平坦化された１層目の層間絶縁膜１１が得られる。
【００２６】
層間絶縁膜１１及び窒化シリコン膜１０を貫通するビアホール１２を形成する。ビアホール１２の内面、及び層間絶縁膜１１の上面を覆うように、Ｔｉ層及びＴｉＮ層を順番に形成する。このＴｉＮ層の上にＷ層を堆積させ、ビアホール１２内をＷ層で充填する。余分なＷ層、ＴｉＮ層、及びＴｉ層をＣＭＰにより除去し、ビアホール１２内に、Ｔｉ層とＴｉＮ層との２層からなる下地層１３Ａ、及びＷからなるプラグ１３Ｂを残す。
【００２７】
層間絶縁膜１１の上に、窒化シリコンからなる厚さ１００ｎｍの酸化防止膜１４をＣＶＤにより形成する。さらに酸化防止膜１４の上に、酸化シリコンからなる厚さ１３０ｎｍの配向性向上絶縁膜１５をＣＶＤにより形成する。
【００２８】
強誘電体キャパシタ２０からプラグ２５Ｂ、２６Ｂ、及び２７Ｂの形成方法について、図２（Ａ）〜図２（Ｆ）を参照して説明する。
【００２９】
図２（Ａ）に示すように、配向性向上絶縁膜１４の上に、下部電極２１になる厚さ２０ｎｍのＴｉ膜と厚さ１７５ｎｍのＰｔ膜との２層をスパッタリングにより形成する。配向性向上絶縁膜１５は、Ｔｉ膜及びＰｔ膜の配向性を向上させる作用を奏する。Ｐｔ膜の上に、キャパシタ強誘電体膜２２になるＰＺＴまたはＰＬＺＴ等の厚さ２００ｎｍの酸化物強誘電体膜を、スパッタリングにより形成する。酸化物強誘電体膜を形成した後、酸素雰囲気中において、７２５℃で２０秒間の急速熱処理を行う。この熱処理により、ＰＺＴまたはＰＬＺＴ等が結晶化し、酸素欠損が補償される。
【００３０】
酸化物強誘電体膜の上に、上部電極２３となる酸化イリジウム膜を形成する。以下、酸化イリジウム膜の形成方法について説明する。チャンバ内圧力を０．８Ｐａ、酸素流量を１００ｓｃｃｍ、アルゴン流量を１００ｓｃｃｍ、ＤＣパワーを１ｋＷ、基板温度を室温とした条件で、Ｉｒ金属ターゲットをスパッタリングすることにより、厚さ７５ｎｍの酸化イリジウム膜を形成する。その後、ＤＣパワーを２ｋＷに高めて、厚さ１２５ｎｍの酸化イリジウム膜を形成する。
【００３１】
ＤＣパワーを１ｋＷにして形成した酸化イリジウム膜のＩｒとＯとの組成比は、約１：２になる。ＤＣパワーを２ｋＷに高めて形成した酸化イリジウム膜のＩｒとＯとの組成比は約１：１．４になる。上部電極２３は、相対的に酸素濃度の高い酸化イリジウム膜と、相対的に酸素濃度の低い酸化イリジウム膜との２層構造になる。
【００３２】
このように、成膜途中でＤＣパワーを高めることにより、上層部分の酸素濃度が、下層部分の酸素濃度よりも低い酸化イリジウム膜が形成される。成膜途中で酸素濃度を低くすることにより、巨大結晶粒が異常成長することを防止できる。
【００３３】
酸化イリジウム膜、酸化物強誘電体膜、Ｐｔ膜、及びＴｉ膜をパターニングすることにより、上部電極２３、キャパシタ強誘電体膜２２、及び下部電極２１からなる強誘電体キャパシタ２０が得られる。
【００３４】
図２（Ｂ）に示すように、配向性向上絶縁膜１４の上に酸化シリコンからなる層間絶縁膜２８を形成し、強誘電体キャパシタ２０を覆う。層間絶縁膜２８は、例えばテトラエチルオルソシリケート（ＴＥＯＳ）とオゾン（Ｏ３）とを用いた常圧化学気相成長（常圧ＣＶＤ）により形成することができる。
【００３５】
図２（Ｃ）に示すように、層間絶縁膜２８の上にレジスト膜２９を形成し、このレジスト膜を露光、現像することにより、ビアホール３２及び３３に対応する開口を形成する。レジスト膜２９をエッチングマスクとして層間絶縁膜２８をエッチングし、上部電極２３の表面まで達するビアホール３２、及び下部電極２１の表面まで達するビアホール３３を形成する。図１に示したもう一つのビアホール３１も、同時に形成される。層間絶縁膜２８のエッチング法として、例えばフッ素系のガスを用いたドライエッチングを採用することができる。
【００３６】
図２（Ｄ）に示すように、レジスト膜２９を除去した後、基板表面をアルゴンプラズマに晒し、ビアホール３２の底面に露出した上部電極２３の表面、及びビアホール３３の底面に露出した下部電極２１の表面の清浄化を行う。この清浄化は、例えばアルゴンガス流量を１８ｓｃｃｍ、ＲＦパワーを３００Ｗ、チャンバ内圧力を５９ｍＰａ（０．４４ｍＴｏｒｒ）、基板温度を室温とした条件で行う。この清浄化処理により、ビアホール３２の底面に露出していた上部電極２３の一部がエッチングされ、層間絶縁膜２８で覆われている領域と、ビアホール３２の底面に露出していた領域との間に段差が形成される。同様に、下部電極２１の上面にも段差が形成される。
【００３７】
図２（Ｅ）に示すように、ビアホール３２及び３３の内面及び層間絶縁膜２８の上面を覆うＴｉＮ膜３４を、ロングスロースパッタリングにより形成する。さらに、ビアホール３２及び３３内が完全に埋め尽くされるように、基板全面にＷ膜３５を、ＣＶＤにより形成する。
【００３８】
図２（Ｆ）に示すように、ＣＭＰを行ってＴｉＮ膜３４及びＷ膜３５の余分な部分を除去する。これにより、ビアホール３２の内面を覆うＴｉＮからなる下地層２６Ａ、及びビアホール３２内に充填されたＷプラグ２６Ｂが残る。同様に、ビアホール３３内に、下地層２７Ａ及びＷプラグ２７Ｂが残る。
【００３９】
図１に戻って説明を続ける。層間絶縁膜２８の上に、配線４１及び４２を形成する。配線４１及び４２の上に、層間絶縁膜の形成と、配線の形成とを交互に繰り返すことにより、多層配線層を形成する。多層配線層を形成した後、トランジスタ特性安定化のための熱処理を行う。この熱処理は、例えば、窒素と水素との混合ガス（水素濃度３％）中で、４００℃、３０分間の条件で行う。多層配線層の上に、ポリイミドからなる保護膜を形成する。ポリイミドのキュアのための熱処理を、例えば大気中で３８０℃、６０分間の条件で行う。
【００４０】
図２（Ｄ）に示したビアホール３２及び３３を形成した後に行うアルゴンプラズマを用いた清浄化の処理時間を変えて複数の試料を作製し、上部電極２３とＷプラグ２６Ｂとの間の電気抵抗、及び強誘電体キャパシタ２０のスイッチングチャージ量（Ｑｓｗ）を測定した。
【００４１】
図３に、電気抵抗の測定結果を示す。図３の横軸は、上部電極２３とＷプラグ２６Ｂとの間の電気抵抗を任意目盛で表し、縦軸は、累積確率を単位「％」で表す。図３中の丸記号、四角記号、及び菱形記号は、それぞれ、アルゴンプラズマに晒す時間を、熱酸化シリコン膜が５ｎｍ、１０ｎｍ、及び１５ｎｍだけエッチングされる時間と同一にして作製した試料の累積確率を示す。以下、これらの清浄化条件を、それぞれ換算エッチング量が５ｎｍの条件、１０ｎｍの条件、及び１５ｎｍの条件と呼ぶこととする。
【００４２】
換算エッチング量が１０ｎｍの条件、及び１５ｎｍの条件で作製した試料においては、２０〜３０％の数のビアホールにおける電気抵抗が、残りのビアホールにおける電気抵抗にくらべて著しく高くなっていることがわかる。これに対し、換算エッチング量が５ｎｍの条件で作製した試料においては、電気抵抗のばらつきが小さく、電気抵抗が著しく高いものは観測されなかった。
【００４３】
図４に、強誘電体キャパシタ２０のＱｓｗを測定した結果を示す。横軸はＱｓｗを任意目盛で表し、縦軸は累積確率を単位「％」で表す。換算エッチング量が深くなるに従って、Ｑｓｗが小さくなっていることがわかる。
【００４４】
図５に、換算エッチング量を５ｎｍ、１０ｎｍ、及び１５ｎｍとした３種類の試料の、不揮発性メモリとしての良品率を示す。換算エッチング量が深くなるに従って、良品率が低下することがわかる。
【００４５】
図３〜図５に示した結果から、換算エッチグ量を、１０〜１５ｎｍよりも５ｎｍ程度にする方が好ましいことがわかる。
【００４６】
以下、換算エッチングを深くしたときに、上部電極２３とＷプラグ２６Ｂとの間の電気抵抗が増大してしまった理由について考察する。
【００４７】
図６（Ａ）に、強誘電体キャパシタ２０の上部電極２３と、Ｗプラグ２６Ｂとの接続部分を拡大した断面図を示す。上部電極２３は、相対的に酸素濃度の高い下層部分２３Ａと、相対的に酸素濃度の低い上層部分２３Ｂとに区分することができる。換算エッチング量を深くすると、ビアホール３２の底面が下層部分２３Ａまで到達する。このため、ＴｉＮからなる下地層２６Ａが、下層部分２３Ａに直接接することになる。下層部分２３Ａは、酸素濃度が相対的に高いため、トランジスタ特性回復のための熱処理工程や、ポリイミドをキュアするための熱処理工程において、下地層２６Ａと下層部分２３Ａとの界面で酸化反応が生じ、両者の接触抵抗が高くなると考えられる。
【００４８】
換算エッチング量が５ｎｍ程度の場合には、図６（Ｂ）に示すように、ビアホール３２の底面が上部電極２３の上層部分２３Ｂで止まり、下層部分２３Ａまで到達しない。上層部分２３Ｂは、酸素濃度が相対的に低いため、下地層２６Ａと上層部分２３Ｂとの界面で酸化反応が生じにくい。このため、後の熱処理工程を経た後も、両者の接触抵抗を低く維持できると考えられる。
【００４９】
このように、上部電極２３が、相対的に酸素濃度の高い下層部分２３Ａと、相対的に酸素濃度の低い上層部分２３Ｂとの２層を含む場合、ビアホール３２内の下地層２６Ａが、上層部分２３Ｂに接する構成とすることが好ましい。上層部分２３Ｂの酸素濃度が、下層部分２３Ａの酸素濃度の０．８倍以下である場合に、特に大きな効果が期待できるであろう。
【００５０】
次に、換算エッチング量を深くするに従って、ＱＳＷが小さくなる理由について考察する。換算エッチング量を深くすると、ビアホール３２の底面とキャパシタ強誘電体膜２２の上面との間隔が狭くなる。このため、ビアホール３２を形成する時にキャパシタ強誘電体膜２２が劣化する度合いが大きくなり、ＱＳＷが低下したと考えられる。ビアホール３２の形成時に、上部電極２３の上層部分２３Ｂでエッチングを停止させることは、キャパシタ強誘電体膜２２の劣化を抑制する効果も併せ持つ。
【００５１】
上記実施例では、上部電極２３が、下層部分２３Ａと上層部分２３Ｂとに明確に区分されている場合を示したが、両者の区分が明確でない場合もあり得る。
【００５２】
図７に、上部電極２３内の深さ方向に関する酸素濃度の分布の一例を示す。上部電極２３の深さ方向をｘ軸とし、上部電極２３の上面のｘ座標を０とする。ｘ＝０の位置における酸素濃度が約１．０であり、深くなるに従って、酸素濃度が連続的に高くなっている。上部電極２３とキャパシタ強誘電体膜２２との界面近傍の深さｘｐの位置において、酸素濃度が最大値２．０をとる。このような酸素濃度の分布は、酸化イリジウム膜を成膜するときに、プラズマ生成のためのＤＣパワーを１ｋＷから徐々に増加させることにより得ることができる。
【００５３】
ビアホール３２が、酸素濃度が最大になる深さｘｐよりも浅い位置ｘｂまで達している。深さｘｂの位置で、下地層２６Ａが上部電極２３に接する。このように、上部電極２３の酸素濃度が、その下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなる分布を持つ場合に、ビアホール３２を、上部電極２３の酸素濃度が最大になる位置ｘｐよりも浅い位置ｘｂでとどめることにより、下地層２６Ａと上部電極２３との接触抵抗の増大を防止することができる。接触抵抗増大防止の大きな効果を得るために、深さｘｂの位置における酸素濃度が、深さｘｐの位置における酸素濃度の０．８倍以下になるような構成とすることが好ましい。
【００５４】
上記実施例では、上部電極２３を酸化イリジウムで形成したが、その他の酸化物導電体材料で形成してもよい。例えば、イリジウム、ストロンチウム、ルテニウム、またはランタンを含む酸化物導電体材料で形成することが可能である。
【００５５】
また、上記実施例では、上部電極２３に接触する下地層２６ＡをＴｉＮで形成したが、酸化されることによって抵抗率が増大するその他の導電材料で形成する場合にも、上部電極と下地層との接触抵抗の増加を抑制する効果が期待できる。また、酸化されることによって抵抗率が増大する材料に限らず、その他の一般的な導電材料を使用する場合であっても、キャパシタ強誘電体膜２２の劣化を抑制する効果が得られる。
【００５６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５７】
上記実施例から、以下の付記に示された発明が導出される。
【００５８】
（付記１）
基板上に形成され、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタであって、該上部電極は導電性酸化物で形成され、該上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ強誘電体キャパシタと、
前記強誘電体キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記上部電極の上面よりも深い位置まで達するビアホールであって、該上部電極の酸素濃度が最大になる位置よりも浅い位置で止まるビアホールと、
前記ビアホールの底面において前記上部電極に接する導電部材と
を有する半導体装置。
【００５９】
（付記２）
前記導電部材は、酸化されることによって抵抗率が増大する導電材料で形成されている付記１に記載の半導体装置。
【００６０】
（付記３）
前記上部電極のうち前記導電部材が接する位置における酸素濃度が、酸素濃度が最大になる位置における酸素濃度の０．８倍以下である付記１または２に記載の半導体装置。
【００６１】
（付記４）
前記上部電極が、相対的に酸素濃度の高い下層部分と、相対的に酸素濃度の低い上層部分との２層を含み、前記導電部材が、該上層部分に接している付記１または２に記載の半導体装置。
【００６２】
（付記５）
前記上層部分の酸素濃度が、前記下層部分の酸素濃度の０．８倍以下である付記４に記載の半導体装置。
【００６３】
（付記６）
前記上部電極が、イリジウム、ストロンチウム、ルテニウム、及びランタンからなる群より選択された一つの元素を含む付記１〜５のいずれかに記載の半導体装置。
【００６４】
（付記７）
前記導電部材が、窒化チタンで形成されている付記１〜６のいずれかに記載の半導体装置。
【００６５】
（付記８）
基板上に、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタであって、該上部電極は導電性酸化物で形成され、該上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを層間絶縁膜で覆う工程と、
前記層間絶縁膜を貫通し、前記上部電極の一部を露出させるビアホールを形成する工程と、
前記ビアホールの底面に露出した前記上部電極を、該上部電極の酸素濃度が最大になる位置よりも浅い位置までエッチングすることにより、該上部電極の表面を清浄化する工程と、
前記ビアホールの底面に露出した前記上部電極の表面に接する導電部材を形成する工程と
を有する半導体装置の製造方法。
【００６６】
（付記９）
前記導電部材が、酸化されることによって抵抗率が増大する導電材料で形成されている付記８に記載の半導体装置の製造方法。
【００６７】
（付記１０）
前記清浄化する工程において、基板表面をアルゴンプラズマに晒すことにより、前記ビアホールの底面に露出した前記上部電極をエッチングする付記８または９に記載の半導体装置の製造方法。
【００６８】
（付記１１）
前記清浄化する工程において、前記上部電極の酸素濃度が最大になる位置における酸素濃度の０．８倍以下の深さで、該上部電極のエッチングを停止させる付記８〜１０のいずれかに記載の半導体装置の製造方法。
【００６９】
（付記１２）
前記強誘電体キャパシタの上部電極を形成する工程が、相対的に酸素濃度の高い下層部分を形成する工程と、相対的に酸素濃度の低い上層部分を形成する工程とを含み、
前記清浄化する工程において、該上部電極の下層部分に到達する前に該上部電極のエッチングを停止させる付記８〜１０のいずれかに記載の半導体装置の製造方法。
【００７０】
（付記１３）
前記上部電極の上層部分の酸素濃度が、前記下層部分の酸素濃度の０．８倍以下である付記１２に記載の半導体装置の製造方法。
【００７１】
（付記１４）
前記上部電極を、イリジウム、ストロンチウム、ルテニウム、及びランタンからなる群より選択された一つの元素を含む導電性酸化物で形成する付記８〜１３のいずれかに記載の半導体装置の製造方法。
【００７２】
（付記１５）
前記導電部材を窒化チタンで形成する付記８〜１４のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７３】
【図１】実施例及び参考例による半導体装置の断面図である。
【図２】実施例及び参考例による半導体装置の強誘電体キャパシタ、及びそれに接続されるプラグの製造工程を説明するための断面図である。
【図３】実施例及び参考例による半導体装置の強誘電体キャパシタの上部電極と、それに接続されるプラグとの間の電気抵抗のばらつきを示すグラフである。
【図４】実施例及び参考例による半導体装置の強誘電体キャパシタのスイッチングチャージ量のばらつきを示すグラフである。
【図５】換算エッチング量が５ｎｍ、１０ｎｍ、及び１５ｎｍになる条件で作製した強誘電体メモリの良品率を示すグラフである。
【図６】（Ａ）は、参考例による強誘電体キャパシタとプラグとの断面図であり、（Ｂ）は、実施例による強誘電体キャパシタとプラグとの断面図である。
【図７】上部電極の深さ方向に関する酸素濃度の分布の一例を示すグラフ、及び上部電極とプラグの概略断面図である。
【図８】従来の半導体装置の製造方法を説明するための製造途中における装置の断面図である。
【符号の説明】
【００７４】
１  半導体基板
２  素子分離絶縁膜
３  ソース及びドレイン拡散層
４  シリサイド膜
５  ゲート絶縁膜
６  ゲート電極
７  キャップ膜
８  サイドウォールスペーサ
９  ＭＯＳトランジスタ
１０  酸窒化シリコン膜
１１、２８  層間絶縁膜
１２、３１、３２、３３  ビアホール
１３Ａ、２５Ａ、２６Ａ、２７Ａ  下地層
１３Ｂ、２５Ｂ、２６Ｂ、２７Ｂ  プラグ
１４  酸化防止膜
１５  配向性向上絶縁膜
２０  強誘電体キャパシタ
２１  下部電極
２２  キャパシタ強誘電体膜
２３  上部電極
２９  レジスト膜
３４  ＴｉＮ膜
３５  Ｗ膜
４１、４２  配線
５０  上部構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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