(57)【要約】【課題】  工数や手間の増大を招くことなく、半導体基板の汚染を防止できる貫通電極の形成方法を提供すること。【解決手段】  シリコン基板１に非貫通孔を形成し、この非貫通孔の底面からシリコン基板１に不純物を添加して、不純物添加部２を形成する。非貫通孔の側面および底面に表面側絶縁膜３を形成し、表面側絶縁膜３の内側に埋め込み電極４を形成する。シリコン基板１の裏面部分を除去して、不純物添加部２を裏面に露出させる。シリコンに対してエッチングレートが高いエッチングによって、不純物添加部２を、埋め込み電極４に対してセルフアライメントした状態で除去できる。【選択図】図１Ｅ
2006012953.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、表面から裏面側に向かう非貫通穴を形成する工程と、
上記非貫通穴の底から、上記半導体基板に不純物を添加する工程と、
上記非貫通穴の内側面に、絶縁膜を形成する工程と、
上記絶縁膜の内側に、第１の導電体を配置する工程と、
上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去する工程と、
上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する除去工程と
を備えることを特徴とする貫通電極の形成方法。
【請求項２】
請求項１に記載の貫通電極の形成方法において、
上記不純物は、この不純物が添加された上記半導体基板の部分を、上記半導体基板の上記不純物の非添加部分よりも、上記エッチングのエッチングレートを高くする不純物であり、
上記除去工程は、上記不純物が添加された添加部分を、上記不純物の非添加部分よりも多く除去する工程であることを特徴とする貫通電極の形成方法。
【請求項３】
請求項２に記載の貫通電極の形成方法において、
上記除去工程によって上記半導体基板の裏面に露出した上記絶縁膜の部分を除去する絶縁膜除去工程と、
上記絶縁膜除去工程によって上記半導体基板の裏面に露出した上記第１の導電体に、第２の導電体を接続する接続工程と
を備えることを特徴とする貫通電極の形成方法。
【請求項４】
請求項２に記載の貫通電極の形成方法において、
上記不純物は、フッ素を含むことを特徴とする貫通電極の形成方法。
【請求項５】
半導体基板の表面と裏面とを接続する貫通孔と、
上記半導体基板の表面近傍から裏面側に向かって延在すると共に、上記貫通孔の内側面の一部を覆う第１の絶縁膜と、
上記貫通孔の内側面の上記一部以外の部分を覆う第２の絶縁膜と、
上記第１の絶縁膜の内側に形成された第１の導電体と、
上記第２の絶縁膜の内側に形成されていると共に、上記第１の導電体に接触する第２の導電体と
を備えることを特徴とする貫通電極。
【請求項６】
請求項５に記載の貫通電極を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を貫通する電極の形成方法、貫通電極および半導体装置に関する。
【背景技術】
【０００２】
近年、コンピュータや通信端末等の電子機器には、多数のトランジスタや抵抗等で形成した電気回路を、１つの半導体基板上に集約してなる大規模集積回路（以下、チップという）が多用されている。上記電子機器の性能は、上記チップ単体の性能と大きく結び付いている。
【０００３】
また、複数の上記チップを互いに接続することにより、電子機器の更なる性能向上を図ったいわゆるマルチチップ半導体装置が提案されている。このようなマルチチップ半導体装置に関して、複数の半導体基板を厚み方向に積層する三次元積層技術が提案され、開発が進んでいる。上記三次元積層技術によるマルチチップ半導体装置は、構造が簡単であり、かつ、効果的に小型化が行えるという利点を有する。
【０００４】
この種の三次元積層技術を採用したマルチチップ半導体装置としては、図７に示すようなものがある（例えば、特許文献１：特開平１０−２２３８３３号公報参照）。このマルチチップ半導体装置は、表面に素子が集積形成された半導体基板８１と、この半導体基板８１の表面に形成された層間絶縁膜８８とを有して寸法が互いに略同じチップを、厚み方向に複数個積層している。上記複数個のチップは貫通電極を備え、この貫通電極は、上記半導体基板８１を貫通する貫通孔と、この貫通孔の内側面に形成された側壁絶縁膜８３と、上記半導体基板８１の裏面に形成された裏面絶縁膜８６と、この裏面絶縁膜８６に形成された貫通孔と、上記側壁絶縁膜の内側および上記裏面絶縁膜８６の貫通孔の内側に形成された埋め込み金属８４とを有する。この貫通電極を介して、上記複数個のチップを互いに電気的に接続している。
【０００５】
図８Ａ〜Ｄは、上記チップが備える貫通電極の形成方法を示す工程である。従来の貫通電極の形成方法では、まず、図８Ａに示すように、表面に素子が集積形成されていると共に層間絶縁膜８８が形成された半導体基板８１に、非貫通孔８５を形成する。この非貫通孔８５は、上記層間絶縁膜８８を貫通している。続いて、上記非貫通孔８５の内側面および底面に、この非貫通孔８５を埋めない程度の厚みを有する絶縁膜８３を形成する（図８Ｂ）。続いて、上記絶縁膜８３の内側に金属を充填して、埋め込み金属８４を形成する（図８Ｃ）。この後、上記半導体基板８１の裏面部分を除去すると共に、上記非貫通孔８５の底に位置する絶縁膜８３の部分（以下、絶縁膜８３の底部という）を除去する。これにより、上記埋め込み金属８４を半導体基板８１の裏面側に露出させる（図８Ｄ）。こうして半導体基板８１の表面と裏面とに露出させた埋め込み金属８４により、この半導体基板８１の表面側と裏面側との間の電気的接続を得る。
【０００６】
しかしながら、上記従来の貫通電極の形成方法では、上記半導体基板８１に形成する非貫通孔８５の深さおよび上記絶縁膜８３の底部の厚みにバラツキが生じるため、以下のような問題が生じる。
【０００７】
すなわち、図９Ａのように埋め込み金属８４を形成した半導体基板８１について、上記埋め込み金属８４を半導体基板８１の裏面に露出させる際、まず、最も深い貫通孔に形成された埋め込み金属８４が露出するまで、上記半導体基板８１の裏面部分のみを除去する。この後、図９Ｂに示すように全ての貫通孔の埋め込み金属８４を露出させるために、浅い貫通孔に形成されてまだ露出していない埋め込み金属８４を露出させるために、上記半導体基板８１の裏面部分と共に、上記最も深い貫通孔の埋め込み金属８４の露出部分も除去する必要がある。この最も深い貫通孔の埋め込み金属８４の除去された部分が、上記半導体基板８１の裏面に付着して、汚染が生じるという問題がある。
【０００８】
このような問題を解決する方法として、以下のような製造方法が考えられる。すなわち、図１０Ａに示すような非貫通孔内に絶縁膜８３および埋め込み金属８４を形成した半導体基板８１の裏面部分を、最も深い貫通孔の埋め込み金属８４が裏面に露出しない程度に除去する。つまり、上記半導体基板８１の裏面と絶縁膜８３の底部との間に、上記半導体基板８１の部分を残した状態にする。そして、この半導体基板８１の裏面と上記絶縁膜８３の底部との間の半導体基板８１の部分を、図１０Ｃに示すように、選択的にＲＩＥ（反応性イオンエッチング）等で除去する方法が考えられる。
【０００９】
しかしながら、この方法では、上記半導体基板８１の部分をＲＩＥ等で除去するために、図１０Ｂに示すように、上記半導体基板８１の裏面にレジストマスク８９を形成する必要がある。しかも、このレジストマスク８９は、裏面に露出していない上記埋め込み金属８４に対して位置合わせを行う必要があり、この位置合わせの際に、比較的高いアライメント精度が要求される。したがって、工数の増加に加えて、アライメント精度を確保するための手間がかかるという問題がある。
【００１０】
ところで、従来、半導体基板に形成した複数のトレンチ内に膜を形成し、この膜の所定深さまで不純物を添加して、この不純物が添加された膜のエッチング速度を、上記不純物が添加されていない膜のエッチング速度よりも速くすることにより、上記複数のトレンチ内に高精度に同じ深さの非貫通孔を形成する非貫通孔の形成方法が知られている（例えば特開２０００−１２５１９号公報）。
【００１１】
しかしながら、上記従来の非貫通孔の形成方法は、上記半導体基板に一旦トレンチを形成し、このトレンチを上記膜で埋め戻してから、再度エッチングで非貫通孔を形成するので、非貫通孔の形成工数が大きくて、手間がかかるという問題がある。また、上記非貫通孔の底を、上記半導体基板の裏面に接続して貫通孔にすることは、全く想定されていない。
【特許文献１】特開平１０−２２３８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の課題は、工数や手間の増大を招くことなく、半導体基板の汚染を防止できる貫通電極の形成方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を達成するため、本発明の貫通電極の形成方法は、
半導体基板に、表面から裏面側に向かう非貫通穴を形成する工程と、
上記非貫通穴の底から、上記半導体基板に不純物を添加する工程と、
上記非貫通穴の内側面に、絶縁膜を形成する工程と、
上記絶縁膜の内側に、第１の導電体を配置する工程と、
上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去する工程と、
上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する除去工程と
を備えることを特徴としている。
【００１４】
上記構成によれば、上記半導体基板に、表面から裏面側に向かう非貫通穴を形成し、この非貫通穴の底から、上記半導体基板に不純物を添加する。上記非貫通穴の内側面に、絶縁膜を形成し、この絶縁膜の内側に、第１の導電体を配置する。そして、上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去する。この後、上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する。これにより、上記半導体基板の裏面に、上記第１の導電体が配置された位置に対応して、セルフアライメントにより、非貫通孔または突起部が形成される。この非貫通孔を介して上記絶縁膜を除去することにより、または、上記突起部を除去することにより、上記第１の導電体を半導体基板の裏側面に電気的に接続される。
【００１５】
上記不純物が添加された部分は、上記第１の導電体が配置された上記非貫通孔の位置に対応した位置に形成される。したがって、従来におけるようなレジストマスクは不要であり、また、上記レジストマスクのパターンを第１の導電体が配置された位置に位置合わせする必要も無い。したがって、従来のレジストマスクの形成による工数の増大を防止でき、また、アライメント精度を確保するための手間を削除できる。
【００１６】
このように、上記貫通電極の形成方法によれば、上記半導体基板の裏面において、横方向に隣接する上記不純物の添加部分と非添加部分との間のエッチングレートの差を利用することにより、所定の位置に高精度に、しかも、少ない工程で、貫通電極を形成することができる。
【００１７】
一実施形態の貫通電極の形成方法は、上記不純物は、この不純物が添加された上記半導体基板の部分を、上記半導体基板の上記不純物の非添加部分よりも、上記エッチングのエッチングレートを高くする不純物であり、
上記除去工程は、上記不純物が添加された添加部分を、上記不純物の非添加部分よりも多く除去する工程である。
【００１８】
上記実施形態によれば、上記半導体基板の上記不純物が添加された添加部分を、上記除去工程により、上記第１の導電体にセルフアライメントする状態で、簡易かつ確実に除去することができる。
【００１９】
一実施形態の貫通電極の形成方法は、上記除去工程によって上記半導体基板の裏面に露出した上記絶縁膜の部分を除去する絶縁膜除去工程と、
上記絶縁膜除去工程によって上記半導体基板の裏面に露出した上記第１の導電体に、第２の導電体を接続する接続工程とを備える。
【００２０】
上記実施形態によれば、上記除去工程によって上記半導体基板の裏面に露出した上記絶縁膜の部分を、上記絶縁膜除去工程によって除去する。これにより、上記第１の導電体が、上記半導体基板の裏面に露出する。この半導体基板の裏面に露出した上記第１の導電体に、上記接続工程によって、第２の導電体を接続する。こうして、上記半導体基板の表面と裏面との間を、上記第１の導電体と第２の導電体とで電気的に接続する貫通電極が形成される。
【００２１】
一実施形態の貫通電極の形成方法は、上記不純物は、フッ素を含む。
【００２２】
上記実施形態によれば、上記半導体基板をシリコンで形成した場合、効果的に高いエッチングレートを得ることができる。
【００２３】
本発明の貫通電極は、
半導体基板の表面と裏面とを接続する貫通孔と、
上記半導体基板の表面近傍から裏面側に向かって延在すると共に、上記貫通孔の内側面の一部を覆う第１の絶縁膜と、
上記貫通孔の内側面の上記一部以外の部分を覆う第２の絶縁膜と、
上記第１の絶縁膜の内側に形成された第１の導電体と、
上記第２の絶縁膜の内側に形成されていると共に、上記第１の導電体に接触する第２の導電体と
を備えることを特徴としている。
【００２４】
上記構成によれば、上記貫通孔内の上記第１の絶縁膜および第１の導電体を、上記半導体基板の表面から形成し、上記貫通孔内の上記第２の絶縁膜および第２の導電体を、上記半導体基板の裏面から形成することにより、上記半導体基板への汚染が生じない貫通電極が得られる。
【００２５】
本発明の半導体装置は、上記貫通電極を備える。
【００２６】
上記構成によれば、上記貫通電極は、この半導体装置が備える半導体基板への汚染を生じることなく製造されるので、汚染に起因するリーク等の無い良好な特性の半導体装置が得られる。
【発明の効果】
【００２７】
以上より明らかなように、本発明の貫通電極の形成方法によれば、半導体基板に、表面から裏面側に向かう非貫通穴を形成し、この非貫通穴の底から、上記半導体基板に不純物を添加し、上記非貫通穴の内側面に絶縁膜を形成し、この絶縁膜の内側に、第１の導電体を配置し、上記半導体基板の上記不純物が添加された部分が露出するように、上記半導体基板の裏面側の部分を除去し、上記半導体基板の裏面に露出した上記不純物が添加された添加部分、または、上記半導体基板の裏面側の上記不純物の非添加部分のいずれか一方を、上記添加部分および非添加部分のエッチングレートの差を利用して、他方よりも多くエッチングで除去する。上記半導体基板の裏側面を除去する際に、レジストマスクの形成および上記レジストマスクのパターンの上記第１の導電体に対する位置合わせが不要であるので、貫通電極の製造方法の工数と手間を削減できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。
【００２９】
（第１実施形態）
図１Ａ〜Ｉは、本発明の第１実施形態としての貫通電極の製造方法を示す断面図である。図２は、上記貫通電極の製造方法を示すフロー図である。
【００３０】
本実施形態では、半導体基板としてのシリコン基板１に貫通電極を形成する工程を説明する。上記シリコン基板１には、表面に素子が形成されていると共に、この素子形成面上にＳｉＯ２膜等からなる層間絶縁膜８が形成されている。
【００３１】
まず、図１Ａに示すように、上記シリコン基板上にレジストマスク１４を形成した後、エッチングガスとしてフッ素系ガスを用いたＲＩＥ（反応性イオンエッチング）法によって、上記シリコン基板１をエッチングする。これにより、シリコン基板１の所定位置に、所定深さの非貫通孔５を形成する（ステップＳ１）。
【００３２】
上記シリコン基板１に形成する非貫通孔５は、例えば、厚みが５０μｍの半導体装置を形成する場合、深さのバラツキの幅を５μｍ程度として、４０〜４５μｍの深さに形成する。また、上記非貫通孔５の直径は５μｍとする。この非貫通孔５は、最終的に貫通孔となる。
【００３３】
また、非貫通孔５を形成する加工技術はＲＩＥに限定されるものではなく、光エッチング、ウェットエッチング、超音波加工、放電加工を用いることもできる。さらに、上記加工技術を適宜組み合わせても良い。
【００３４】
次に、図１Ｂに示すように、非貫通孔５を介して、この非貫通孔５の底に対応する半導体基板の部分（以下、非貫通孔５の底部という）に、不純物を添加する（ステップＳ２）。上記不純物の添加は、例えば、既知のイオン注入技術を用いることができる。
【００３５】
上記イオン注入技術では、イオン注入装置によって、イオン化した材料を電圧で加速して注入したい部分に衝突させる。一般的なイオン注入装置では、ウェハ全面にイオンを衝突させるが、その場合には、注入したい部分以外をマスクすることで選択的なイオン注入を行う。一方、本実施形態では、非貫通孔５の底部にイオン注入を行うので、上記非貫通孔５を形成する際に使用したレジストマスク１４を、そのままイオン注入用のマスクとして用いることができ、しかも、イオン注入のための新たな位置合わせも不要である。したがって、半導体装置の製造に要する工数と手間を効果的に削減できる。
【００３６】
図１Ｂにおいて、上記不純物が添加された部分２（以下、不純物添加部という）の厚み、すなわち、上記非貫通孔５の底から不純物が添加される深さは、上記非貫通孔５の深さにおいて生じるバラツキの幅以上の値とする。ここで、イオン注入における加速電圧を制御することにより、不純物添加部２の厚みと、この不純物添加部２の不純物濃度を制御することができる。この不純物は、シリコン基板１に対する反応性が高く、不純物が添加されたシリコン基板の部分のエッチングレートが、不純物が添加されていないシリコン基板の部分のエッチングレートよりも高くなるものが好ましく、特に、フッ素イオンであるのが好ましい。
【００３７】
次に、図１Ｃに示すように、ＣＶＤ（化学気相成長）法を用いて、ＳｉＯ２膜、Ｓｉ３Ｎ４膜等を単層もしくは複数層堆積して、上記非貫通孔５の側面および底面に、表面側絶縁膜３を形成する（ステップＳ３）。なお、非貫通孔５内部に絶縁材料を印刷等により充填、硬化させることにより、表面側絶縁膜３を形成してもよい。
【００３８】
次に、図１Ｄに示すように、金属材料を上記非貫通孔５の内側に埋め込んで、埋め込み電極４を形成する（ステップＳ４）。上記埋め込み電極４の形成方法としては、例えば、ＣＶＤ法、めっき法等が挙げられる。また、図３Ａに示すように、非貫通孔５内に金属ボール１０を配置した後、図３Ｂに示すように、熱処理で上記金属ボール１０を溶融させることにより、上記非貫通孔５内に埋め込み電極４を形成してもよい。また、他の埋め込み電極４の形成方法としては、印刷法でＡｇやＣｕ等を含む導電ペーストを充填し、その後に上記導電ペーストを硬化させてもよい。
【００３９】
上記非貫通孔５内に埋め込み電極４を形成することにより、上記不純物添加部２の上方に、表面側絶縁膜３および埋め込み電極４が配置された構造が得られる。
【００４０】
次に、図１Ｅに示すように、上記非貫通孔５内の表面側絶縁膜３が露出しないように、シリコン基板１の裏面（第２の面）から、シリコン基板１の部分を除去する（ステップＳ５）。これにより、上記シリコン基板１の裏面が後退して、このシリコン基板１の裏面側に、上記不純物添加部２が露出する。
【００４１】
ここで、シリコン基板１の裏面の部分の除去は、機械研磨を用いるのが、効率の点で好ましい。また、後の工程におけるエッチングレートによっては、シリコン基板１の裏面部分の除去工程は省略してもよい。
【００４２】
次に、図１Ｆに示すように、上記シリコン基板１の裏面エッチングを行って、上記シリコン基板１の裏面側に露出した不純物添加部２を除去する（ステップＳ６）。これにより、上記非貫通孔５の底に位置する表面側絶縁膜３の部分が、上記シリコン基板１の裏面側に露出する。上記裏面エッチングとしては、例えば、ＲＩＥ、プラズマエッチング等のドライエッチング、または、フッ酸および硝酸等を用いたウェットエッチング等を用いる。
【００４３】
この図１Ｆに示す工程において、上記シリコン基板１に関して、上記不純物添加部２の有無によるエッチングレートの差を利用することにより、上記非貫通孔５の底と、シリコン基板１の裏面との間の部分を選択的に除去できる。つまり、上記裏面エッチングによって、不純物添加部２が選択的にエッチングされるため、上記非貫通孔５内の埋め込み電極４に対するセルフアライメント効果が得られる。さらに、図１Ｆに示すように、非貫通孔５の深さにバラツキがある場合においても、各非貫通孔５内に形成された表面側絶縁膜３の底部を露出させることができる。その結果、上記シリコン基板１の裏面に、選択的に凹部２１を形成できる。この選択的に形成された凹部２１と、上記非貫通孔５とで、上記シリコン基板１に貫通孔が形成されることになる。
【００４４】
ここにおいて、上記不純物添加部２を形成する不純物として、フッ素を用いた場合のエッチングの反応は、下記の式（１）に示すようになる。式（１）において、Ｆ*はエッチングにおけるラジカル状態のフッ素を示す。
Ｓｉ＋ｘＦ＋（４−ｘ）Ｆ*→ＳｉＦ４↑・・・（１）
次に、図１Ｇに示すように、ＣＶＤ法を用いて、上記シリコン基板１の裏面全面にＳｉＯ２膜等の裏面側絶縁膜７を形成する（ステップＳ７）。なお、低温プロセスが要求される場合には、ＳｉＯ２膜の代わりに、ＳＯＧ膜等の塗布膜を用いることができる。また、上記シリコン基板１が受ける応力を小さくしたい場合には、ＳｉＯ２膜の代わりに、ポリイミド膜等の有機膜を用いることができる。
【００４５】
次に、図１Ｈに示すように、埋め込み電極４の下側、つまり、シリコン基板１の裏面側に位置する上記表面側絶縁膜３および裏面側絶縁膜７の部分を、選択的に除去する（ステップＳ８）。この除去すべき部分は、上記表面側絶縁膜３および裏面側絶縁膜７が上記貫通孔の内側に位置する部分であって、上記表面側絶縁膜３と裏面側絶縁膜７とが互いに接触する部分である。
【００４６】
まず、フォトレジスト等を、上記凹部２１の内側を含む上記シリコン基板１の裏面全面に塗布し、既知のフォトリソグラフィー技術によって、上記フォトレジストの上記凹部２１の底に対応する部分を現像する。この凹部２１の底に対応する部分は、上記埋め込み電極４の下側（シリコン基板１の裏面側）に位置する。上記フォトレジストを現像する場合、上記凹部２１の底に対応する部分は、上記埋め込み電極４の形成深さのバラツキによって、上記シリコン基板１の裏面からの距離に差が生じている。この距離の差は、上記埋め込み電極４の形成深さのバラツキと略同じであり、大略５μｍである。上記距離の差によって、上記フォトレジストの現像で形成されるパターンの寸法に、各凹部２１の間で差が生じる。しかしながら、５μｍ程度の寸法を有する上記貫通孔内の上記裏面側絶縁膜７および表面側絶縁膜３の接触部分に開口を形成すればよいので、上記パターンの寸法の差による不都合は実質的に無い。上記フォトレジストの開口を通して、上記裏面側絶縁膜７および表面側絶縁膜３のエッチングを行って、約２．５μｍの寸法の開口を形成する。これにより、上記埋め込み電極４の底部が、上記シリコン基板１の裏面側に露出する。
【００４７】
次に、図１Ｉに示すように、上記シリコン基板１の裏面側に、上記裏面側絶縁膜７および上記埋め込み電極４の露出部分を覆うように、金属膜を形成する。これにより、上記埋め込み電極４に電気的に接続された裏面配線９が形成される（ステップＳ９）。
【００４８】
こうして、シリコン基板１の表面と裏面とを接続する貫通孔と、上記シリコン基板１の表面近傍から裏面側に向かって延在すると共に、上記貫通孔の内側面の一部を覆う第１の絶縁膜としての表面側絶縁膜３と、上記貫通孔の内側面の上記一部以外の部分を覆う第２の絶縁膜としての裏面側絶縁膜７と、上記表面側絶縁膜３の内側に形成された第１の導電体としての埋め込み電極４と、上記裏面側絶縁膜７の内側に形成されていると共に、上記埋め込み電極４に接触する第２の導電体としての裏面配線９とを有する貫通電極が形成される。
【００４９】
上記貫通電極は、シリコン基板１の表面および裏面から非貫通孔を各々形成して貫通孔を形成するので、上記シリコン基板１が比較的厚い場合でも、比較的容易に上記貫通孔を形成できて、貫通電極を容易に形成することができる。また、上記表面から形成した非貫通孔５の底部に位置する不純物添加部２を利用したセルフアライメント効果により、上記シリコン基板１の裏面から上記非貫通孔に接続する孔を選択的に形成するので、上記非貫通孔５の深さにバラツキが生じた場合においても、従来におけるような埋め込み電極の除去部分によるシリコン基板１の汚染を防止することができる。
【００５０】
さらに、上記シリコン基板の裏面から、上記埋め込み電極４に対応する位置に非貫通孔を形成する際に、従来におけるような表面の埋め込み電極に対する裏面のマスクパターンの位置合わせが必要なフォトリソグラフィーを行わないので、貫通電極を形成するプロセスを簡易にでき、また、工数を少なくできる。
【００５１】
（第２実施形態）
図４Ａ〜Ｉは、本発明の第２実施形態としての貫通電極の製造方法を示す断面図である。本実施形態の貫通電極の製造方法は、シリコン基板１の不純物添加部について、上記シリコン基板１の上記不純物添加部以外の部分に対するエッチングレートが小さい点が、第１実施形態の貫通電極の製造方法と異なる。
【００５２】
本実施形態では、第１実施形態と同一の部分には同一の参照番号を付して、詳細な説明を省略する。
【００５３】
本実施形態の貫通電極の製造方法は、第１実施形態と同様に、図４Ａ〜Ｄに示すように、シリコン基板１に非貫通孔５、表面側絶縁膜３、埋め込み電極４および不純部添加部２２２を形成する。本実施形態では、上記不純物添加部２２に添加する不純物は、所定のエッチャントについて、上記不純物が添加されたシリコンの部分が、添加されていないシリコンの部分よりもエッチングレートが低くなるものを用いる。
【００５４】
次に、図４Ｅに示すように、非貫通孔５内の表面側絶縁膜３が露出しないように、シリコン基板１の裏面部分を除去して、このシリコン基板１の裏面を後退させる。このシリコン基板１の裏面部分の除去は、機械研磨で行うことにより、作業効率を向上できる。
【００５５】
次に、図４Ｆに示すように、シリコン基板１の裏面エッチングを行って、このシリコン基板１の厚みを、上記非貫通孔５内の埋め込み電極４の厚みよりも小さくする。上記裏面エッチングは、例えばＲＩＥ、プラズマエッチング等のドライエッチング、または、フッ酸および硝酸によるウェットエッチング等を用いる。
【００５６】
この図４Ｆの工程において、不純物添加物部２２と、この不純部添加部２２以外のシリコン基板１の部分との間のエッチングレートの差を利用して、上記シリコン基板１の裏面部分を選択的に除去する。すなわち、上記不純物添加部２２は、上記シリコン基板１の上記不純物添加部２２以外の部分よりもエッチングレートが低いので、上記エッチングによって、上記シリコン基板１の上記不純物添加部２２以外の部分のみが選択的に除去される。これにより、上記埋め込み電極４の底部および不純物添加部２２が、上記一部が選択的に除去されてなるシリコン基板１の裏面よりも突出する。
【００５７】
次に、図４Ｇに示すように、ＣＶＤ法を用いて、上記シリコン基板１の裏面全面に、ＳｉＯ２膜等による裏面絶縁膜７を形成する。この裏面絶縁膜７は、上記シリコン基板１の裏面よりも突出した部分であって、上記不純物添加部２を含む部分の表面および側面にも形成される。
【００５８】
次に、図４Ｈに示すように、上記シリコン基板１の裏面よりも突出した部分を除去することにより、埋め込み電極４を露出させる。この突出部分の除去は、機械研磨を用いることにより、良好な効率で行うことができる。ここで、上記シリコン基板１の裏面全面に裏面絶縁膜７を形成しているので、上記突出部分を除去する際に、埋め込み電極４の金属屑がシリコン基板１の裏面に付着して、従来のように汚染が生じることが無い。
【００５９】
次に、図４Ｉに示すように、シリコン基板１の裏面側に、上記埋め込み電極３に対して電気的接続を行うための裏面配線７を形成する。
【００６０】
こうして、上記シリコン基板１に、このシリコン基板１の表面側と裏面側とを電気的に接続する貫通電極が完成する。
【００６１】
本実施形態によれば、上記シリコン基板１の厚みが比較的大きい場合においても、このシリコン基板１に貫通孔を一度に形成する必要がないので、貫通電極を容易に形成することができる。また、上記シリコン基板１の裏面に裏面側絶縁膜７を形成するので、このシリコン基板１の裏面から突出する部分を除去する際に、上記埋め込み電極４の除去された部分によりシリコン基板１に金属汚染が生じることを、効果的に防止することができる。
【００６２】
（第３実施形態）
図５は、本発明の第３実施形態の半導体装置を示す断面図である。本実施形態の半導体装置は、第１実施形態の貫通電極の製造方法により形成された貫通電極を有する半導体チップを複数個接続してマルチチップ半導体装置を構成している。
【００６３】
図５に示すように、第１，第２および第３の半導体チップ３１，３２，３３は、シリコン基板１ａ，１ｂ，１ｃの内側に形成された埋め込み電極４ａ，４ｂ，４ｃと、この埋め込み電極４ａ，４ｂ，４ｃに接続する裏面配線９ａ，９ｂ，９ｃとで、各シリコン基板１ａ，１ｂ，１ｃの表面と裏面とを電気的に接続している。
【００６４】
第１の半導体チップ３１の裏面配線９ａは、上記埋め込み電極４ａの下方に位置するバンプ１１ａを介して、第２の半導体チップ３１の埋め込み電極４ｂに電気的に接続されている。上記第１の半導体チップ３１の埋め込み電極４ａと、上記第２の半導体チップ３１の埋め込み電極４ｂは、平面において、略同一の位置に配置されている。
【００６５】
上記第２の半導体チップ３２の裏面配線９ｂは、シリコン基板１ｂの裏面であって、埋め込み電極４ｂの下方とずれた位置のバンプ１１ｂを介して、第３の半導体チップ３３の埋め込み電極４ｃに接続されている。上記第２の半導体チップ３２の埋め込み電極４ｂと、上記第３の半導体チップ３３の埋め込み電極４ｃは、平面において、異なる位置に配置されている。
【００６６】
なお、本実施形態において、第２実施形態の貫通電極の製造方法を用いて各半導体チップ３１，３２，３３に貫通電極を形成してもよい。
【００６７】
図５において、上記バンプ１１ａ，１１ｂは、裏面配線９ａ，９ｂに接続するように形成したが、図６Ｂに示すように、バンプ１１を、裏面配線９を介さずに埋め込み電極４に直接接続するように形成してもよい。
【００６８】
第１実施形態の貫通電極の製造方法において、図１Ｅ以降の工程で、シリコン基板１の裏面部分をサポートガラスおよび保護テープで支持する場合がある。図６Ａは、シリコン基板１の表面（図６Ａ，Ｂにおいて、表面は下側に、裏面は上側に位置している）を、サポートガラス１２および保護テープ１３で支持して、図１Ｈの工程を行った様子を示す図である。ここにおいて、上記保護テープ１３に導電ペーストを埋め込み、この保護テープ１３を給電層として、電気めっきを行うことによって、図６Ｂに示すようなバンプ１１をシリコン基板１の裏面に形成することができる。なお、上記バンプ１１は無電解めっきにより形成してもよい。
【図面の簡単な説明】
【００６９】
【図１Ａ】第１実施形態の貫通電極の製造方法を示す断面図である。
【図１Ｂ】図１Ａに続く工程を示す断面図である。
【図１Ｃ】図１Ｂに続く工程を示す断面図である。
【図１Ｄ】図１Ｃに続く工程を示す断面図である。
【図１Ｅ】図１Ｄに続く工程を示す断面図である。
【図１Ｆ】図１Ｅに続く工程を示す断面図である。
【図１Ｇ】図１Ｆに続く工程を示す断面図である。
【図１Ｈ】図１Ｇに続く工程を示す断面図である。
【図１Ｉ】図１Ｈに続く工程を示す断面図である。
【図２】第１実施形態の貫通電極の製造方法を示すフロー図である。
【図３Ａ】埋め込み電極を形成する他の方法を示す図である。
【図３Ｂ】図３Ａに続く工程を示す断面図である。
【図４Ａ】第２実施形態の貫通電極の製造方法を示す断面図である。
【図４Ｂ】図４Ａに続く工程を示す断面図である。
【図４Ｃ】図４Ｂに続く工程を示す断面図である。
【図４Ｄ】図４Ｃに続く工程を示す断面図である。
【図４Ｅ】図４Ｄに続く工程を示す断面図である。
【図４Ｆ】図４Ｅに続く工程を示す断面図である。
【図４Ｇ】図４Ｆに続く工程を示す断面図である。
【図４Ｈ】図４Ｇに続く工程を示す断面図である。
【図４Ｉ】図４Ｈに続く工程を示す断面図である。
【図５】第３実施形態の半導体装置としてのマルチチップ半導体装置を示す断面図である。
【図６Ａ】シリコン基板の裏面部分をサポートガラスおよび保護テープで支持する様子を示す断面図である。
【図６Ｂ】図６Ａに続く工程であって、バンプをシリコン基板の裏面に形成する工程を示す断面図である。
【図７】従来のマルチチップ半導体装置を示す図である。
【図８Ａ】従来の貫通電極の製造方法を示す断面図である。
【図８Ｂ】図８Ａに続く工程を示す断面図である。
【図８Ｃ】図８Ｂに続く工程を示す断面図である。
【図８Ｄ】図８Ｃに続く工程を示す断面図である。
【図９Ａ】従来の貫通電極の製造方法を示す断面図である。
【図９Ｂ】図９Ａに続く工程を示す断面図である。
【図１０Ａ】従来の他の貫通電極の製造方法を示す断面図である。
【図１０Ｂ】図１０Ｂに続く工程を示す断面図である。
【図１０Ｃ】図１０Ｃに続く工程を示す断面図である。
【符号の説明】
【００７０】
１  シリコン基板
２  不純物添加部
３  表面側絶縁膜
４  埋め込み電極
５  非貫通孔
８  層間絶縁膜
【図１Ａ】
2006012953.tif 000003
【図１Ｂ】
2006012953.tif 000004
【図１Ｃ】
2006012953.tif 000005
【図１Ｄ】
2006012953.tif 000006
【図１Ｅ】
2006012953.tif 000007
【図１Ｆ】
2006012953.tif 000008
【図１Ｇ】
2006012953.tif 000009
【図１Ｈ】
2006012953.tif 000010
【図１Ｉ】
2006012953.tif 000011
【図２】
2006012953.tif 000012
【図３Ａ】
2006012953.tif 000013
【図３Ｂ】
2006012953.tif 000014
【図４Ａ】
2006012953.tif 000015
【図４Ｂ】
2006012953.tif 000016
【図４Ｃ】
2006012953.tif 000017
【図４Ｄ】
2006012953.tif 000018
【図４Ｅ】
2006012953.tif 000019
【図４Ｆ】
2006012953.tif 000020
【図４Ｇ】
2006012953.tif 000021
【図４Ｈ】
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【図４Ｉ】
2006012953.tif 000023
【図５】
2006012953.tif 000024
【図６Ａ】
2006012953.tif 000025
【図６Ｂ】
2006012953.tif 000026
【図７】
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【図８Ａ】
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【図８Ｂ】
2006012953.tif 000029
【図８Ｃ】
2006012953.tif 000030
【図８Ｄ】
2006012953.tif 000031
【図９Ａ】
2006012953.tif 000032
【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
2006012953.tif 000035
【図１０Ｃ】
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