(57)【要約】  【課題】  ＳＲＡＭセルを内蔵した半導体集積回路において、ＳＲＡＭセルの行間を狭くすることができ、チップ面積を低減することができる。  【解決手段】  この半導体集積回路は、第１群及び第２群のメモリセルをそれぞれ含む第１及び第２の行を１つの単位領域としてレイアウトが施されており、第１群のメモリセル又は第２群のメモリセルが、列方向において第２群のメモリセル又は第１群のメモリセルと所定量ずれるように、それぞれ配置されている。【選択図】  図１
2006245083.tif 000002
【特許請求の範囲】
【請求項１】
第１群及び第２群のメモリセルをそれぞれ含む第１及び第２の行を１つの単位領域としてレイアウトが施されている半導体集積回路であって、
前記第１群のメモリセル又は前記第２群のメモリセルが、列方向において前記第２群のメモリセル又は前記第１群のメモリセルと所定量ずれるようにそれぞれ配置されている、半導体集積回路。
【請求項２】
前記第１群及び第２群のメモリセルの各々が、第１導電型の第１駆動トランジスタ、第１導電型の第２駆動トランジスタ、第２導電型の第１負荷トランジスタ、第２導電型の第２負荷トランジスタ、第１導電型の第１転送トランジスタ、及び、第１導電型の第２転送トランジスタを含み、
前記第１群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第２の行の方向を向くようにそれぞれ配置されているとともに、前記第２群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第１の行の方向を向くようにそれぞれ配置されている、請求項１記載の半導体集積回路。
【請求項３】
前記第１群及び第２群のメモリセルの前記第１及び第２の負荷トランジスタのゲート電極の端部に面取りがそれぞれ施されている、請求項１又は２記載の半導体集積回路。
【請求項４】
第１群〜第４群のメモリセルをそれぞれ含む第１〜第４の行を１つの単位領域としてレイアウトが施されている半導体集積回路であって、
前記第２群のメモリセルが、列方向において前記第１群のメモリセルと所定量ずれるようにそれぞれ配置されており、
前記第３群のメモリセルが、列方向において前記第２群のメモリセルと揃うようにそれぞれ配置されており、
前記第４群のメモリセルが、列方向において前記第１群のメモリセルと揃うようにそれぞれ配置されている、半導体集積回路。
【請求項５】
前記第１〜第４群のメモリセルの各々が、第１導電型の第１駆動トランジスタ、第１導電型の第２駆動トランジスタ、第２導電型の第１負荷トランジスタ、第２導電型の第２負荷トランジスタ、第１導電型の第１転送トランジスタ、及び、第１導電型の第２転送トランジスタを含み、
前記第１群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第２の行の方向を向くようにそれぞれ配置され、
前記第２群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第１の行の方向を向くようにそれぞれ配置され、
前記第３群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第４の行の方向を向くようにそれぞれ配置され、
前記第４群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第３の行の方向を向くようにそれぞれ配置されている、請求項４記載の半導体集積回路。
【請求項６】
前記第１群〜第４群のメモリセルの前記第１及び第２の負荷トランジスタのゲート電極の端部に面取りがそれぞれ施されている、請求項４又は５記載の半導体集積回路。
【請求項７】
第１群及び第２群のメモリセルをそれぞれ含む第１及び第２の行を１つの単位領域としてレイアウトが施されている半導体集積回路であって、
前記第１群及び第２群のメモリセルの各々が、第１導電型の第１駆動トランジスタ、第１導電型の第２駆動トランジスタ、第２導電型の第１負荷トランジスタ、第２導電型の第２負荷トランジスタ、第１導電型の第１転送トランジスタ、及び、第１導電型の第２転送トランジスタを含み、前記第１及び第２負荷トランジスタのゲート電極と前記第１及び第２駆動トランジスタのゲート電極とがその延在方向においてそれぞれずれるように形成されており、
前記第１群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第２の行の方向を向くようにそれぞれ配置されているとともに、前記第２群のメモリセルが、前記第１及び第２の負荷トランジスタのゲート電極の端部が前記第１の行の方向を向くようにそれぞれ配置されており、
前記第１及び第２群のメモリセルが、前記第１及び第２の転送トランジスタのソース及び／又はドレインが列方向において揃うように配置されている、半導体集積回路。
【請求項８】
前記第１群及び第２群のメモリセルの前記第１及び第２の負荷トランジスタのゲート電極の端部に面取りがそれぞれ施されている、請求項７記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：スタティックランダムアクセスメモリ）を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
従来のＳＲＡＭのメモリセルについて、図７〜図１０を参照しながら説明する。
図７は、従来のＳＲＡＭのメモリセルの回路構成を示す回路図である。図７に示すように、このメモリセルは、リング状に接続された第１のインバータＩＮＶ１と第２のインバータＩＮＶ２とを含んでいる。これらのインバータは、電源電位ＶＤＤと電源電位ＶＳＳとが供給されて動作する。第１のインバータＩＮＶ１は、ストアノードＮ２のレベルを反転してストアノードＮ１に出力し、第２のインバータＩＮＶ２は、ストアノードＮ１のレベルを反転してストアノードＮ２に出力する。
【０００３】
第１のインバータＩＮＶ１は、ＰチャネルＭＯＳトランジスタＱＰ１（負荷トランジスタ）及びＮチャネルＭＯＳトランジスタＱＮ１（駆動トランジスタ）によって構成される。また、第２のインバータＩＮＶ２は、ＰチャネルＭＯＳトランジスタＱＰ２（負荷トランジスタ）及びＮチャネルＭＯＳトランジスタＱＮ２（駆動トランジスタ）によって構成される。
【０００４】
さらに、メモリセルは、スイッチング用のＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４（転送トランジスタ）を含んでいる。トランジスタＱＮ３及びＱＮ４のゲートは、ワードラインＷＬに接続されている。トランジスタＱＮ３は、第１のストアノードＮ１とビットラインＢＬとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第１のストアノードＮ１をビットラインＢＬに接続する。トランジスタＱＮ４は、第２のストアノードＮ２とビットラインＢＬバーとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第２のストアノードＮ２をビットラインＢＬバーに接続する。
【０００５】
図８は、図７に示すメモリセル４個分のレイアウトの概要を示す図である。図８に示すように、４個のメモリセルＭＣ００、ＭＣ１０、ＭＣ０１、ＭＣ１１が、マトリクス状に配置されている。
【０００６】
メモリセルＭＣ００は、ビットラインＢＬ０及びＢＬ０バーと、ワードラインＷＬ０とに接続され、メモリセルＭＣ１０は、ビットラインＢＬ１及びＢＬ１バーと、ワードラインＷＬ０とに接続されている。また、メモリセルＭＣ０１は、ビットラインＢＬ０及びＢＬ０バーと、ワードラインＷＬ１とに接続され、メモリセルＭＣ１１は、ビットラインＢＬ１及びＢＬ１バーと、ワードラインＷＬ１とに接続されている。
【０００７】
図９は、図８に示すメモリセルの不純物拡散領域〜第２配線層のレイアウトを示す図であり、図１０は、図８に示すメモリセルの第２配線層〜第３配線層のレイアウトを示す図である。なお、図９と同様のレイアウトが、下記の特許文献１の図１０に示されている。
【０００８】
図９において、各メモリセルのトランジスタＱＰ１とトランジスタＱＮ１のゲート電極は、図中のＹ方向に沿って直線状に形成されている。同様に、各メモリセルのトランジスタＱＰ２とトランジスタＱＮ２のゲート電極も、図中のＹ方向に沿って直線状に形成されている。メモリセルＭＣ００及びＭＣ０１は、トランジスタＱＰ１及びＱＰ２がメモリセルＭＣ１０及びＭＣ１１の方向（図中のＹ方向）を向くように、それぞれ配置されている。また、メモリセルＭＣ１０及びＭＣ１１は、トランジスタＱＰ１及びＱＰ２がメモリセルＭＣ００及びＭＣ０１の方向（図中のＹ方向と反対の方向）を向くように、それぞれ配置されている。
【０００９】
図９及び図１０に示すように、メモリセルＭＣ００のトランジスタＱＮ３のソース又はドレインとメモリセルＭＣ１０のトランジスタＱＮ４のソース又はドレインには、ビットラインＢＬ０が、メモリセルＭＣ００のトランジスタＱＮ４のソース又はドレインとメモリセルＭＣ１０のトランジスタＱＮ３のソース又はドレインには、ビットラインＢＬ０バーが、それぞれ電気的に接続されている。同様に、メモリセルＭＣ０１のトランジスタＱＮ３のソース又はドレインとメモリセルＭＣ１１のトランジスタＱＮ４のソース又はドレインには、ビットラインＢＬ１バーが、メモリセルＭＣ０１のトランジスタＱＮ４のソース又はドレインとメモリセルＭＣ１１のトランジスタＱＮ３のソース又はドレインには、ビットラインＢＬ１が、それぞれ電気的に接続されている。ビットラインＢＬ０、ＢＬ０バー、ＢＬ１、及び、ＢＬ１バーは、列方向（図中のＹ方向）に沿って直線状にそれぞれ延在している。
【００１０】
【特許文献１】特開平７−９９２５５号公報 （第７〜８頁、図１０）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図９に示すメモリセルが正常に動作するためには、トランジスタＱＰ１及びＱＰ２のゲート電極が、不純物拡散領域より所定量（ここでは、Ｄ１とする）長く延在している必要がある。さらに、列方向において向かい合うトランジスタＱＰ１及びＱＰ２のゲート電極間が、所定量（ここでは、Ｄ２とする）離れている必要がある。そのため、列方向（図中のＹ方向）のチップサイズが大きくなってしまっていた。
【００１２】
そこで、上記の点に鑑み、本発明は、ＳＲＡＭセルを具備する半導体集積回路において、チップサイズを小さくすることを目的とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１群及び第２群のメモリセルをそれぞれ含む第１及び第２の行を１つの単位領域としてレイアウトが施されている半導体集積回路であって、第１群のメモリセル又は第２群のメモリセルが、列方向において第２群のメモリセル又は第１群のメモリセルと所定量ずれるようにそれぞれ配置されていることを特徴とする。
【００１４】
ここで、第１群及び第２群のメモリセルの各々が、第１導電型の第１駆動トランジスタ、第１導電型の第２駆動トランジスタ、第２導電型の第１負荷トランジスタ、第２導電型の第２負荷トランジスタ、第１導電型の第１転送トランジスタ、及び、第１導電型の第２転送トランジスタを含み、第１群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第２の行の方向を向くようにそれぞれ配置されているとともに、第２群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第１の行の方向を向くようにそれぞれ配置されているようにしても良い。また、第１群及び第２群のメモリセルの第１及び第２の負荷トランジスタのゲート電極の端部に面取りがそれぞれ施されているようにしても良い。
【００１５】
また、本発明の第２の観点に係る半導体集積回路は、第１群〜第４群のメモリセルをそれぞれ含む第１〜第４の行を１つの単位領域としてレイアウトが施されている半導体集積回路であって、第２群のメモリセルが、列方向において第１群のメモリセルと所定量ずれるようにそれぞれ配置されており、第３群のメモリセルが、列方向において第２群のメモリセルと揃うようにそれぞれ配置されており、第４群のメモリセルが、列方向において第１群のメモリセルと揃うようにそれぞれ配置されていることを特徴とする。
【００１６】
ここで、第１〜第４群のメモリセルの各々が、第１導電型の第１駆動トランジスタ、第１導電型の第２駆動トランジスタ、第２導電型の第１負荷トランジスタ、第２導電型の第２負荷トランジスタ、第１導電型の第１転送トランジスタ、及び、第１導電型の第２転送トランジスタを含み、第１群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第２の行の方向を向くようにそれぞれ配置され、第２群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第１の行の方向を向くようにそれぞれ配置され、第３群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第４の行の方向を向くようにそれぞれ配置され、第４群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第３の行の方向を向くようにそれぞれ配置されているようにしても良い。また、第１群〜第４群のメモリセルの第１及び第２の負荷トランジスタのゲート電極の端部に面取りがそれぞれ施されているようにしても良い。
【００１７】
また、本発明の第３の観点に係る半導体集積回路は、第１群及び第２群のメモリセルをそれぞれ含む第１及び第２の行を１つの単位領域としてレイアウトが施されている半導体集積回路であって、第１群及び第２群のメモリセルの各々が、第１導電型の第１駆動トランジスタ、第１導電型の第２駆動トランジスタ、第２導電型の第１負荷トランジスタ、第２導電型の第２負荷トランジスタ、第１導電型の第１転送トランジスタ、及び、第１導電型の第２転送トランジスタを含み、第１及び第２負荷トランジスタのゲート電極と第１及び第２駆動トランジスタのゲート電極とがその延在方向においてそれぞれずれるように形成されており、第１群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第２の行の方向を向くようにそれぞれ配置されているとともに、第２群のメモリセルが、第１及び第２の負荷トランジスタのゲート電極の端部が第１の行の方向を向くようにそれぞれ配置されており、第１及び第２群のメモリセルが、第１及び第２の転送トランジスタのソース及び／又はドレインが列方向において揃うように配置されていることを特徴とする。
【００１８】
ここで、第１群及び第２群のメモリセルの第１及び第２の負荷トランジスタのゲート電極の端部に面取りがそれぞれ施されているようにしても良い。
【発明を実施するための最良の形態】
【００１９】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の不純物拡散領域とポリシリコンと第１配線層と第２配線層のレイアウトを示す図であり、図２は、本発明の第１の実施形態に係る半導体集積回路の第２配線層〜第３配線層のレイアウトを示す図である。図１及び図２においては、４個のメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１のレイアウトが示されている。これら４個のメモリセルのおおよその配置は、図８とほぼ同様である。
【００２０】
各メモリセルの回路構成は、図７に示すものと同様である。図７に示すように、このメモリセルは、リング状に接続された第１のインバータＩＮＶ１と第２のインバータＩＮＶ２とを含んでいる。これらのインバータは、電源電位ＶＤＤと電源電位ＶＳＳ（本実施形態においては、接地電位とする）とが供給されて動作する。第１のインバータＩＮＶ１は、ストアノードＮ２のレベルを反転してストアノードＮ１に出力し、第２のインバータＩＮＶ２は、ストアノードＮ１のレベルを反転してストアノードＮ２に出力する。
【００２１】
第１のインバータＩＮＶ１は、ＰチャネルＭＯＳトランジスタＱＰ１（負荷トランジスタ）及びＮチャネルＭＯＳトランジスタＱＮ１（駆動トランジスタ）によって構成される。また、第２のインバータＩＮＶ２は、ＰチャネルＭＯＳトランジスタＱＰ２（負荷トランジスタ）及びＮチャネルＭＯＳトランジスタＱＮ２（駆動トランジスタ）によって構成される。
【００２２】
さらに、メモリセルは、スイッチング用のＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４（転送トランジスタ）を含んでいる。トランジスタＱＮ３及びＱＮ４のゲートは、ワードラインＷＬに接続されている。トランジスタＱＮ３は、第１のストアノードＮ１とビットラインＢＬとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第１のストアノードＮ１をビットラインＢＬに接続する。トランジスタＱＮ４は、第２のストアノードＮ２とビットラインＢＬバーとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第２のストアノードＮ２をビットラインＢＬバーに接続する。
【００２３】
以上において、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２は、半導体基板内に形成されたＮウエルに形成され、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４は、Ｐ型の半導体基板又は半導体基板内に形成されたＰウエルに形成される。
【００２４】
半導体基板上には、ゲート絶縁膜を介して、ゲート電極となるポリシリコンが形成される。このようにして、４個のメモリセルの各々において、図７に示すＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２とＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４が形成される。
【００２５】
さらにその上に、第１の層間絶縁膜を介して第１層配線が形成される。層間絶縁膜の所定の位置には、コンタクトホール及びビアホール（□印）が設けられており、第１層配線が、コンタクトホールを通して不純物拡散領域に接続される。また、第１層配線が、ビアホールを通してポリシリコンに接続される。
【００２６】
図２に示すように、第１層配線上に、第２の層間絶縁膜を介して第２層配線が形成され、その上に、第３の層間絶縁膜を介して第３層配線が形成される。第２層配線がビアホールを通して、第１層配線に接続される。また、第３層配線が、ビアホールを通して第２層配線に接続される。
【００２７】
また、図１に示すように、メモリセルＭＣ００及びＭＣ０１は、トランジスタＱＰ１、ＱＰ２のゲート電極の端部がメモリセルＭＣ１０及びＭＣ１１の方向（図中のＹ方向）を向くようにそれぞれ配置されている。また、メモリセルＭＣ１０及びＭＣ１１は、トランジスタＱＰ１、ＱＰ２のゲート電極の端部がメモリセルＭＣ００及びＭＣ０１の方向（図中のＹ方向の反対方向）を向くようにそれぞれ配置されている。
【００２８】
各メモリセルのトランジスタＱＰ１及びトランジスタＱＮ１のゲート電極は、ほぼ直線上に形成されている。また、各メモリセルのトランジスタＱＰ１、ＱＰ２のゲート電極は、不純物拡散領域より所定量（ここでは、Ｄ１とする）長く延在している。
【００２９】
本実施形態においては、複数のメモリセルをそれぞれ含む２つの行を１つの単位領域として、複数の単位領域について同一のレイアウトが施されている。そして、図１に示すように、メモリセルＭＣ００、ＭＣ０１は、列方向（図中のＸ方向）においてメモリセルＭＣ１０、ＭＣ１１と所定量ずれるようにそれぞれ配置されている。これにより、メモリセルＭＣ００、ＭＣ０１のトランジスタＱＰ１、ＱＰ２のゲート電極とメモリセルＭＣ１０、ＭＣ１１のトランジスタＱＰ１、ＱＰ２のゲート電極とが列方向（図中のＸ方向）においてずれることとなる。従って、メモリセルＭＣ００、ＭＣ０１のトランジスタＱＰ１及びＱＰ２のゲート電極とメモリセルＭＣ１０、ＭＣ１１のトランジスタＱＰ１及びＱＰ２のゲート電極間の距離を所定量（ここでは、Ｄ２とする）確保しながら、メモリセルＭＣ００、ＭＣ０１とメモリセルＭＣ１０、ＭＣ１１との間の図中のＹ方向の距離を従来の半導体集積回路（図９参照）よりも縮めることができ、チップの図中のＹ方向のサイズを小さくすることができる。
【００３０】
さらに、図１に示すように、各メモリセルのトランジスタＱＰ１、ＱＰ２のゲート電極の端部に面取りをそれぞれ施しておくこととすれば、メモリセルＭＣ００、ＭＣ０１のトランジスタＱＰ１及びＱＰ２のゲート電極とメモリセルＭＣ１０、ＭＣ１１のトランジスタＱＰ１及びＱＰ２のゲート電極間の距離を所定量（ここでは、Ｄ２）に保ちながら、メモリセルＭＣ００、ＭＣ０１とメモリセルＭＣ１０、ＭＣ１１との間の図中のＹ方向の距離をより縮めることができる。これにより、チップの図中のＹ方向のサイズをより小さくすることが可能となる。
【００３１】
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態に係る半導体集積回路のポリシリコンのレイアウトを示す図であり、図４は、本発明の第２の実施形態に係る半導体集積回路の第２配線層〜第３配線層のレイアウトを示す図である。図３及び図４においては、４行２列の８個のメモリセルのレイアウトが示されており、これら８個のメモリセルは、先に説明した第１の実施形態において示したメモリセルと同様のものである。なお、図３においては、便宜のため、メモリセルのポリシリコンのみを示し、不純物拡散領域及び第１、第２配線層の図示を省略している。
【００３２】
先に説明した第１の実施形態においては、複数のメモリセルをそれぞれ含む２つの行を１つの単位領域として、複数の単位領域について同一のレイアウトが施されている。そして、図１に示すように、メモリセルＭＣ００及びＭＣ０１は、列方向（図中のＸ方向）においてメモリセルＭＣ１０及びＭＣ１１と所定量ずれるようにそれぞれ配置されている。そのため、メモリセルＭＣ００及びＭＣ０１のトランジスタＱＮ３及びＱＮ４のソース及び／又はドレインとメモリセルＭＣ１０及びＭＣ１１のトランジスタＱＮ３及びＱＮ４のソース及び／又はドレインとが、列方向（図中のＸ方向）においてずれており、ビットライン及び電源配線が折れ線状となっている（図２参照）。そして、ビットライン及び電源配線の図１中の上端と下端の列方向（図中のＸ方向）の位置がずれている。
【００３３】
一方、本実施形態においては、第１群〜第４群のメモリセルをそれぞれ含む第１〜第４の行を１つの単位領域として、複数の単位領域について同一のレイアウトが施されている。そして、第２の行に含まれる第２群のメモリセルが、列方向（図中のＸ方向）において第１の行に含まれる第１群のメモリセルと所定量ずれるようにそれぞれ配置されている。また、第３の行に含まれる第３群のメモリセルが、列方向（図中のＸ方向）において第２群のメモリセルと揃うようにそれぞれ配置されており、第４の行に含まれる第４群のメモリセルが、列方向（図中のＸ方向）において第１群のメモリセルと揃うようにそれぞれ配置されている。
【００３４】
そのため、図４に示すように、ビットライン及び電源配線が、図中のＸ方向に向かって折れた後、図中のＸ方向と反対方向に向かって再び折れることとなる。これにより、ビットライン及び電源配線の図４中の上端と下端の列方向（図中のＸ方向）の位置を揃えることが可能となる。
【００３５】
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態に係る半導体集積回路の不純物拡散領域とポリシリコンと第１配線層と第２配線層のレイアウトを示す図であり、図６は、本発明の第３の実施形態に係る半導体集積回路の第２配線層〜第３配線層のレイアウトを示す図である。図５及び図６においては、４個のメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１のレイアウトが示されている。これら４個のメモリセルのおおよその配置は、図８とほぼ同様である。
【００３６】
本実施形態のメモリセルの回路構成は、先に説明した第１の実施形態のメモリセルと同様であるが、レイアウトは、先に説明した第１の実施形態のメモリセルと異なっている。すなわち、第１の実施形態のメモリセルにおいては、図１に示すように、トランジスタＱＰ１及びトランジスタＱＮ１のゲート電極がほぼ直線上に形成されていたのに対し、本実施形態のメモリセルにおいては、図５に示すように、トランジスタＱＰ１のゲート電極とトランジスタＱＮ１のゲート電極が図中のＸ方向においてずれるように形成されている。なお、各メモリセルのトランジスタＱＰ１、ＱＰ２のゲート電極は、不純物拡散領域より所定量（ここでは、Ｄ１とする）長く延在している。
【００３７】
メモリセルＭＣ００及びＭＣ０１は、トランジスタＱＰ１、ＱＰ２のゲート電極の端部がメモリセルＭＣ１０及びＭＣ１１の方向（図中のＹ方向）を向くようにそれぞれ配置されている。また、メモリセルＭＣ１０及びＭＣ１１は、トランジスタＱＰ１、ＱＰ２のゲート電極の端部がメモリセルＭＣ００及びＭＣ０１の方向（図中のＹ方向の反対方向）を向くようにそれぞれ配置されている。
【００３８】
本実施形態においては、複数のメモリセルをそれぞれ含む２つの行を１つの単位領域として、複数の単位領域について同一のレイアウトが施されている。そして、図５に示すように、メモリセルＭＣ００及びＭＣ１０は、トランジスタＱＮ３、ＱＮ４のソース及び／又はドレインが列方向（図中のＸ方向）において揃うように配置されており、メモリセルＭＣ０１及びＭＣ１１も、トランジスタＱＮ３、ＱＮ４のソース及び／又はドレインが列方向（図中のＸ方向）において揃うように配置されている。
【００３９】
ここで、各メモリセル内のトランジスタＱＰ１のゲート電極とトランジスタＱＮ１のゲート電極が列方向（図中のＸ方向）においてずれるように形成されているため、メモリセルＭＣ００及びＭＣ１０のトランジスタＱＰ１、ＱＰ２が列方向（図中のＸ方向）においてずれることとなり、メモリセルＭＣ０１及びＭＣ１１のトランジスタＱＰ１、ＱＰ２も列方向（図中のＸ方向）においてずれることとなる。従って、メモリセルＭＣ００、ＭＣ０１のトランジスタＱＰ１及びＱＰ２のゲート電極とメモリセルＭＣ１０、ＭＣ１１のトランジスタＱＰ１及びＱＰ２のゲート電極間の距離を所定量（ここでは、Ｄ２とする）確保しながら、メモリセルＭＣ００、ＭＣ０１とメモリセルＭＣ１０、ＭＣ１１との間の図中のＹ方向の距離を従来の半導体集積回路（図９参照）よりも縮めることができ、チップの図中のＹ方向のサイズを小さくすることができる。
【００４０】
さらに、図５に示すように、各メモリセルのトランジスタＱＰ１、ＱＰ２のゲート電極の端部に面取りをそれぞれ施しておくこととすれば、メモリセルＭＣ００、ＭＣ０１のトランジスタＱＰ１及びＱＰ２のゲート電極とメモリセルＭＣ１０、ＭＣ１１のトランジスタＱＰ１及びＱＰ２のゲート電極間の距離を所定量（ここでは、Ｄ２）に保ちながら、メモリセルＭＣ００、ＭＣ０１とメモリセルＭＣ１０、ＭＣ１１との間の図中のＹ方向の距離をより縮めることができる。これにより、チップの図中のＹ方向のサイズをより小さくすることが可能となる。
【００４１】
また、本実施形態においては、メモリセルＭＣ００、ＭＣ１０のトランジスタＱＮ３、ＱＮ４のソース及び／又はドレイン並びにメモリセルＭＣ０１、ＭＣ１１のトランジスタＱＮ３、ＱＮ４のソース及び／又はドレインが列方向（図中のＸ方向）において揃うように配置されているため、図６に示すように、ビットライン及び電源配線を直線状とすることが可能となる。
【産業上の利用可能性】
【００４２】
本発明は、ＳＲＡＭを内蔵した半導体集積回路において利用可能である。この半導体集積回路は、ＬＣＤ等の表示デバイスを駆動するためのドライバＩＣ等において利用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す図。
【図２】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す図。
【図３】本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す図。
【図４】本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す図。
【図５】本発明の第３の実施形態に係る半導体集積回路のレイアウトを示す図。
【図６】本発明の第３の実施形態に係る半導体集積回路のレイアウトを示す図。
【図７】ＳＲＡＭのメモリセルの回路を示す図。
【図８】図７に示すメモリセル４個分のレイアウトを示す図。
【図９】従来の半導体集積回路のレイアウトを示す図。
【図１０】従来の半導体集積回路のレイアウトを示す図。
【符号の説明】
【００４４】
ＭＣ００〜ＭＣ１１  メモリセル、  ＢＬ０、ＢＬ０バー、ＢＬ１、ＢＬ１バー  ビットライン、  ＩＮＶ１、ＩＮＶ２  インバータ、  ＱＰ１〜ＱＰ２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ４  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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