(57)【要約】      （修正有）【課題】超多画素のＣＣＤセンサーを複数の撮像領域に分割し、各撮像領域に対応してサブＣＰＵを設け、メインＣＰＵが各サブＣＰＵを制御するようにし、所定の動作レートで画像処理が可能な撮像装置におけるデータ通信調停方式及びそのデータ通信調停回路を提供する。【解決手段】メインＣＰＵ１に対しサブＣＰＵ３が少なくとも二つ備えられ、メインＣＰＵ１からサブＣＰＵ３の何れかにデータを送信する際、メインＣＰＵ１が選択したサブＣＰＵ３の受信状態を示すサブステータス信号によりデータの送信が確実な行われたか否かを検出し、かつサブＣＰＵ３からメインＣＰＵ１に処理済み画像のデータを送信する際は、サブＣＰＵ３の送信要求信号を調停回路４で受けて調停回路４から主送信要求信号をメインＣＰＵ１に送信し、サブＣＰＵ３から優先順位に従ってメインＣＰＵ１に処理済み画像のデータを送信するようにしたデータ通信調停方式である。【選択図】図１
2006101193.tif 000002
【特許請求の範囲】
【請求項１】
撮像領域を複数に分割し、各分割撮像領域に対応するサブＣＰＵを設け、各分割撮像領域からの分割画像データを画像処理した結果を該サブＣＰＵが得て、メインＣＰＵが該サブＣＰＵからの処理済み画像のデータを統合するようにした撮像装置におけるデータ通信調停方式であって、
前記サブＣＰＵが前記メインＣＰＵに対し少なくとも二つ備えられ、該メインＣＰＵから該サブＣＰＵの何れかにデータを送信する際、該ＣＰＵの受信状態を示すサブステータス信号により該データ受信の確認を行い、かつ該サブＣＰＵから該メインＣＰＵに処理済み画像のデータを送信する際は、該サブＣＰＵからの全ての送信要求信号を調停回路で受けて該調停回路から主送信要求信号を該メインＣＰＵに送信し、優先度の高い該サブＣＰＵから順次該メインＣＰＵに処理済み画像のデータを送信するようにしたことを特徴とする撮像装置におけるデータ通信調停方式。
【請求項２】
請求項１に記載の撮像装置におけるデータ通信調停方式において、
優先度が下位の前記サブＣＰＵは、送信要求信号に対して優先応答信号を受信するまで、前記メインＣＰＵに送信要求信号の送信を継続することを特徴とする撮像装置のデータ通信調停方式。
【請求項３】
請求項１に記載の撮像装置におけるデータ通信調停方式において、
前記サブＣＰＵは、前記メインＣＰＵが処理済み画像のデータの受信開始したことを、該メインＣＰＵからのメインステータス信号により判断することを特徴とする撮像装置におけるデータ通信調停方式。
【請求項４】
撮像領域を複数に分割し、各分割撮像領域に対応するサブＣＰＵを設け、各分割撮像領域からの分割画像データを画像処理した結果を該サブＣＰＵが得て、メインＣＰＵが該サブＣＰＵからの処理済み画像のデータを統合するようにした撮像装置におけるデータ通信調停回路であって、
前記メインＣＰＵに対し前記サブＣＰＵが少なくとも二つ備えられ、該サブＣＰＵから該メインＣＰＵに処理済み画像のデータを送信する際、該サブＣＰＵの全ての送信要求信号を受けて主送信要求信号を該メインＣＰＵに送信し、優先度の高い該サブＣＰＵから順次処理済み画像のデータを該メインＣＰＵに送信する調停回路を備えたことを特徴とする撮像装置におけるデータ通信調停回路。
【請求項５】
前記調停回路が、前記サブＣＰＵの送信要求信号を保持する保持回路と、
該保持回路の出力の論理和を出力するオア回路と、
前記送信要求信号の解除信号を作成する解除信号作成回路と、
前記オア回路の出力と該解除信号作成回路の解除信号とにより主送信要求信号を作成するメインリクエスト信号作成回路と、
前記保持回路の出力を受け、優先度に応じてフラグ信号を作成し前記サブＣＰＵに送出するフラグ作成回路と、
該フラグ作成回路のフラグ信号と前記メインＣＰＵからの応答求信号とから優先応答信号を作成するメイン・アンサー作成回路と、
前記サブＣＰＵの処理済み画像のデータの論理和を出力するデータオア回路とから構成されたことを特徴とする請求項４に記載の撮像装置のデータ通信調停回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビカメラ等の撮像装置におけるデータ通信調停方式及びそのデータ通信調停回路に関し、詳しくは超多画素ＣＣＤ（Charge Coupled Device）センサーを使用し、分割した各撮像領域の画像情報をマルチＣＰＵにより高速処理する際のデータ通信調停方式及びそのデータ通信調停回路に関するものである。
【背景技術】
【０００２】
近年、テレビカメラでは、超多画素のＣＣＤセンサーが使用されるようになり、ＣＣＤセンサーからの映像出力信号に混入する雑音の抑圧、直線性歪みの補正、画素補間等の画像処理を行って、良好な画像品質の映像を得るようにしており、画像出力信号の補正或いは修正に処理時間を要するようになっており、超多画素のＣＣＤセンサーからの画像出力を画像処理するのに一個のＣＰＵ（プロセッサ）では、出力映像信号を所定転送速度で出力することができない。（例えば、特許文献１，２を参照）
【０００３】
【特許文献１】特願２００３−１１５８９７号（明細書全文，図面全図）
【特許文献２】特願２００３−２７２１８３号（明細書全文，図面全図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
放送局のスタジオカメラ等の超多画素カメラでは、レンズからの入射光をプリズムにより４色（Ｒ，Ｇ１，Ｇ２，Ｂ）に分解してそれぞれをＣＣＤセンサーで受光し、各ＣＣＤセンサーからの出力信号をＲ，Ｇ１，Ｇ２，Ｂの各チャンネル毎に画像処理し、最終的に統合することにより高解像度の画像を得ている。従って、これらの全チャンネルを一つのＣＰＵでは処理速度或いは情報蓄積容量に対応するのは困難であり、殊に、近年、高品位テレビに対応したスタジオカメラ等では、走査線数も多く、横長のサイズになっており、データ処理量が膨大なものとなっている。
【０００５】
従来は、各チャンネルにサブＣＰＵを設け、サブＣＰＵがそれぞれのチャンネルの信号処理を、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向け集積回路）やＦＰＧＡ（Field Programmable Gate Array：機能設定用の集積回路）により処理するように制御している。メインＣＰＵは、各サブＣＰＵとデータのやりとりを行い、各チャンネルのサブＣＰＵを制御し、これらの集積回路を操作してテレビカメラ全体の制御を行っているが、全チャンネルをメインＣＰＵとサブＣＰＵとで処理したとしても処理速度或いは情報蓄積容量に対応するのは困難であった。
【０００６】
本発明は、上記のような課題に鑑みなされたものであって、超多画素のＣＣＤセンサーを複数の撮像領域に分割し、各撮像領域に対応してサブＣＰＵを設け、メインＣＰＵが各サブＣＰＵを制御するようにし、所定の動作レートで画像処理が可能な撮像装置におけるデータ通信調停方式及びそのデータ通信調停回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明は、上述した課題を解決したものであり、請求項１の発明は、撮像領域を複数に分割し、各分割撮像領域に対応するサブＣＰＵを設け、各分割撮像領域からの分割画像データを画像処理した結果を該サブＣＰＵが得て、メインＣＰＵが該サブＣＰＵからの処理済み画像のデータを統合するようにした撮像装置におけるデータ通信調停方式であって、前記サブＣＰＵが前記メインＣＰＵに対し少なくとも二つ備えられ、該メインＣＰＵから該サブＣＰＵの何れかにデータを送信する際、該サブＣＰＵの受信状態を示すサブステータス信号により該データ受信の確認を行い、かつ該サブＣＰＵから該メインＣＰＵに処理済み画像のデータを送信する際は、該サブＣＰＵからの全ての送信要求信号を調停回路で受けて該調停回路から主送信要求信号を該メインＣＰＵに送信し、優先度の高い該サブＣＰＵから順次該メインＣＰＵに処理済み画像のデータを送信するようにしたことを特徴とする撮像装置におけるデータ通信調停方式である。なお、撮像領域とは、ＣＣＤセンサー（固体撮像素子）の感光面上に結像した光学像が光電変換されて電気信号として出力されるが、その感光面に対応し、上記各分割撮像領域とは、例えば、感光面を左右に２分割したとすれば各分割感光面に対応する。また、撮像装置とはテレビカメラが挙げられる。
【０００８】
また、請求項２の発明は、請求項１に記載の撮像装置におけるデータ通信調停方式において、優先度が下位の前記サブＣＰＵは、送信要求信号に対して優先応答信号を受信するまで、前記メインＣＰＵに送信要求信号の送信を継続することを特徴とする撮像装置のデータ通信調停方式である。
【０００９】
また、請求項３の発明は、請求項１に記載の撮像装置におけるデータ通信調停方式において、前記サブＣＰＵは、前記メインＣＰＵが処理済み画像のデータの受信開始したことを、該メインＣＰＵからのメインステータス信号により判断することを特徴とする撮像装置におけるデータ通信調停方式である。
【００１０】
また、請求項４の発明は、撮像領域を複数に分割し、該分割撮像領域に対応するサブＣＰＵを設け、各分割撮像領域からの分割画像データを画像処理した結果を該サブＣＰＵが得て、メインＣＰＵが該サブＣＰＵからの処理済み画像のデータを統合するようにした撮像装置におけるデータ通信調停回路であって、前記メインＣＰＵに対し前記サブＣＰＵが少なくとも二つ備えられ、該サブＣＰＵから該メインＣＰＵに処理済み画像のデータを送信する際、該サブＣＰＵの全ての送信要求信号を受けて主送信要求信号を該メインＣＰＵに送信し、優先度の高い該サブＣＰＵから順次処理済み画像のデータを該メインＣＰＵに送信する調停回路を備えたことを特徴とする撮像装置におけるデータ通信調停回路である。
【００１１】
また、請求項５の発明は、前記調停回路が、前記サブＣＰＵの送信要求信号を保持する保持回路と、
前記保持回路の出力の論理和を出力するオア回路と、
前記送信要求信号の解除信号を作成する解除信号作成回路と、
前記オア回路の出力と前記解除信号作成回路の解除信号とにより主送信要求信号を作成するメインリクエスト信号作成回路と、
前記保持回路の出力を受け、前記優先度に応じてフラグ信号を作成し前記サブＣＰＵに送出するフラグ作成回路と、
前記フラグ作成回路のフラグ信号と前記メインＣＰＵからの応答信号とから優先応答信号を作成するメイン・アンサー作成回路と、
前記サブＣＰＵの処理済み画像のデータの論理和を出力するデータオア回路とから構成されたことを特徴とする請求項４に記載の撮像装置のデータ通信調停回路である。
【発明の効果】
【００１２】
本発明は以下のような効果を有する。請求項１の発明では、撮像領域を複数に分割し、各分割撮像領域に対応してサブＣＰＵを設け、各分割撮像領域からの分割画像データを画像処理した結果を該サブＣＰＵが得て、メインＣＰＵが該サブＣＰＵからの処理済み画像のデータを統合するようにした撮像装置におけるデータ通信調停方式であって、前記サブＣＰＵが前記メインＣＰＵに対し少なくとも二つ備えられ、該メインＣＰＵから該サブＣＰＵの何れかにデータを送信する際、該サブＣＰＵの受信状態を示すサブステータス信号により該データ受信の確認を行い、かつ該サブＣＰＵから該メインＣＰＵに処理済み画像のデータを送信する際は、該サブＣＰＵからの全ての送信要求信号を調停回路で受けて該調停回路から主送信要求信号を該メインＣＰＵに送信し、優先度の高い該サブＣＰＵから順次該メインＣＰＵに処理済み画像のデータを送信するようにしたことを特徴とする撮像装置におけるデータ通信調停方式であるので、１フレーム（フィールド）の画像データを分割した分割画像データを処理した結果をサブＣＰＵが得て、サブＣＰＵが処理した処理済み画像のデータをメインＣＰＵに送信する際、送信要求信号を調停回路に送り、全てのサブＣＰＵからの送信要求信号を調停回路が受けて主送信要求信号をメインＣＰＵに送信し、優先順位に従って、処理済み画像のデータがメインＣＰＵに送信することが可能であり、メインＣＰＵにより１フレームの画像のデータを容易に統合し得る利点がある。
【００１３】
また、請求項２の発明では、請求項１に記載の撮像装置におけるデータ通信調停方式において、優先度が下位の前記サブＣＰＵは、送信要求信号に対する優先応答信号を受信するまで、前記メインＣＰＵに送信要求信号の送信を継続することを特徴とする撮像装置のデータ通信調停方式であるので、処理済み画像のデータの送信タイミングの遅延や送信誤りが発生することがない利点がある。
【００１４】
また、請求項３の発明では、請求項１に記載の撮像装置におけるデータ通信調停方式において、前記サブＣＰＵは、前記メインＣＰＵが処理済み画像のデータの受信開始したことを、該メインＣＰＵからのメインステータス信号により判断することを特徴とする撮像装置におけるデータ通信調停方式であるので、処理済み画像のデータの送信誤りが発生することがない利点がある。
【００１５】
また、請求項４の発明では、撮像領域を複数に分割し、該分割撮像領域毎にサブＣＰＵを設け、各分割撮像領域からの分割画像データを画像処理した結果を該サブＣＰＵが得て、メインＣＰＵが該サブＣＰＵからの処理済み画像データを統合するようにした撮像装置におけるデータ通信調停回路であって、前記メインＣＰＵに対し前記サブＣＰＵが少なくとも二つ備えられ、該サブＣＰＵから該メインＣＰＵに処理済み画像のデータを送信する際、該サブＣＰＵの全ての送信要求信号を受けて主送信要求信号を該メインＣＰＵに送信し、優先度の高い該サブＣＰＵから順次処理済み画像のデータを該メインＣＰＵに送信する調停回路を備えたことを特徴とする撮像装置におけるデータ通信調停回路であるので、調停回路は、全てのサブＣＰＵからの送信要求信号を受けた後、主送信要求信号をメインＣＰＵに送信するようにし、メインＣＰＵは応答信号を調停回路に対して送信し、調停回路がサブＣＰＵに対して優先順位に従って優先応答信号を各サブＣＰＵに送信するようにし、優先順位に従って処理済み画像のデータが各サブＣＰＵからメインＣＰＵに送信されて１フレームの画像データが統合されており、かつ調停回路がロジック回路で構成され、画像データの処理順が前後することがないし、データのタイミングのずれが発生することがなく、１フレームの画像データを容易に統合できる利点がある。
【００１６】
また、請求項５の発明では、前記調停回路が、前記サブＣＰＵの送信要求信号を保持する保持回路と、
該保持回路の出力の論理和を出力するオア回路と、
前記送信要求信号の解除信号を作成する解除信号作成回路と、
前記オア回路の出力と前記解除信号作成回路の解除信号とにより主送信要求信号を作成するメインリクエスト信号作成回路と、
前記保持回路の出力を受け、前記優先度に応じてフラグ信号を作成し前記サブＣＰＵに送出するフラグ作成回路と、
前記フラグ作成回路のフラグ信号と前記メインＣＰＵからの応答信号とから優先応答信号を作成するメイン・アンサー作成回路と、
前記サブＣＰＵの処理済み画像のデータの論理和を出力するデータオア回路とから構成されたことを特徴とする請求項４に記載の撮像装置のデータ通信調停回路であるので、これらの回路がロジック回路で構成され、ＣＰＵの処理速度に対応して動作し処理速度が遅延することがない利点があるし、プログラムによるデータ処理と比較し、処理速度が速く、誤動作するおそれがないし、各サブＣＰＵによるデータの処理時間を充分になし得る利点がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の撮像装置におけるデータ通信調停方式及びそのデータ通信調停回路に係る最良の実施の形態について図面を参照して説明する。なお、撮像装置の代表的なものとしてはテレビカメラである。
【００１８】
図１は、本発明の実施形態を示すブロック図である。
本実施形態のデータ通信調停回路は、メインＣＰＵ１とバッファー回路２とサブＣＰＵ３と調停回路４とから構成されている。メインＣＰＵ１は、データ毎にバファー回路２を介してメインデータ（MAIN_DAT（1,2,3,…,ｎ））として、サブＣＰＵ３（３１ 〜３ｎ）に送信する。分割画像データが雑音除去処理或いは歪み補正等の信号処理が行われた後に処理結果をサブＣＰＵ３（３１ 〜３ｎ）が受け、処理済み画像のデータ（SUB_DAT1,2,3,…,ｎ)として、所定の優先順位に従い、所定のタイミングで調停回路４を経由し、メインＣＰＵ１に送信される。メインＣＰＵ１に送信された各処理済み画像のデータは、メインＣＰＵ１にて統合される。
【００１９】
なお、サブＣＰＵ３では、ＣＣＤセンサーの分割撮像領域の個数に対応した個数が設けられ、１フレームの画像データの各分割撮像領域からの画像処理結果のデータを各サブＣＰＵ３１ 〜３ｎが分担して転送し、メインＣＰＵ１に送信する。
【００２０】
調停回路４は、メインＣＰＵ１に対して複数のサブＣＰＵ３１ 〜３ｎを設けてＦＰＧＡ（機能設定型ＩＣ），ＡＳＩＣ（特定用途向けＩＣ）等で画像処理する際に、メインＣＰＵ１とサブＣＰＵ３１ 〜３ｎとの間をデータが高速に送受信し得るように機能するとともに、各分割画像処理結果のデータが、１画像フレームに対応して順次送信するように、サブＣＰＵ３１ 〜３ｎによる優先順位に従って処理済み画像のデータをメインＣＰＵ１に送信できる機能を有する。
【００２１】
続いて、本実施形態のデータ通信調停方式の概略について、図２を参照し簡単に説明する。メインＣＰＵ１は、サブＣＰＵ３１ 〜３ｎに送信し、サブＣＰＵ３１ 〜３ｎにて画像処理された処理済み画像のデータを受信し、統合する機能を有する。先ず、メインＣＰＵ１からサブＣＰＵ３１〜３ｎ へデータを送信する場合、メインＣＰＵ１は、メインＣＰＵ１がビジー状態（BUSY）であるかどうかを確認した後、データを全サブＣＰＵ１〜ｎ（３１〜３ｎ）に対して送信する。各サブＣＰＵ１〜ｎ（３１〜３ｎ）はメインＣＰＵ１からのデータが自分のデータかどうかをヘッダを見て確認する。サブＣＰＵ１〜ｎ（３１〜３ｎ）の何れかが、自分のデータであれると判定すれば、受信中としてサブステータス信号（対応する何れかのSUB_STATUS1,2,3,…,ｎ）をメインＣＰＵ１へ出力する。受信終了後、サブステータス信号の出力を停止する。
【００２２】
サブＣＰＵ３１ 〜３ｎからメインＣＰＵ１に処理済み画像のデータを送信する場合は、サブＣＰＵ３１ 〜３ｎからの送信要求信号（REQUEST1,2,3,…,ｎ）に優先度を設けて優先度の高いサブＣＰＵから順次処理済み画像のデータ送信を行う。その際、調停回路４では、サブＣＰＵ３１ 〜３ｎからメインＣＰＵ１に対して送信要求信号（REQUEST1,2,3,…,ｎ）を送出し、全てのサブＣＰＵ３１ 〜３ｎのからの送信要求に基づいて、主送信要求信号（MAIN_REQUEST）をメインＣＰＵ１に対して送出し、メインＣＰＵ１は調停回路４を経由して優先順位（サブＣＰＵ３１ が最上位であり、３２ 〜３ｎは以下順次下位に位置する）の高いサブＣＰＵ３に対して優先応答信号１〜ｎ（ANSWER1,2,3,…,ｎ）を優先順位に従って送出し、処理済み画像のデータ（SUB_STATUS1,2,3,…,ｎ）が調停回路４を経由してメインＣＰＵ１に順次送信され、送信が確実に完了したことを確認する。
【００２３】
次に、本実施形態の調停回路４について、図３を参照して説明する。調停回路４は、サブＣＰＵ３１ 〜３ｎの送信要求信号（REQUEST1,2,3,…,ｎ）を保持する保持回路４１ と、保持回路４１ の出力を論理和を出力するオア回路４２ と、送信要求信号（REQUEST1,2,3,…,ｎ）の解除信号を作成する解除信号作成回路４３ と、オア回路４２ の出力（MAIN_REQUEST）と解除信号作成回路４３ の解除信号とによりメインリクエスト信号を作成するメインリクエスト信号作成回路４４ と、サブＣＰＵ３１ 〜３ｎに対応して保持回路４１ の出力に優先度を設け、優先度に応じてフラグ信号を送出するフラグ作成回路４５ と、フラグ作成回路４５ の出力とメインＣＰＵ１からの主応答信号（MAIN_ANSWER）とよりサブＣＰＵ３１ 〜３ｎに優先応答信号（ANSWER1,2,3,…,ｎ）を作成するメイン・アンサー作成回路４６ と、サブＣＰＵ３１ 〜３ｎのデータ信号（処理済み画像データ）の論理和を出力するデータオア回路４７ とから構成されている。
【実施例】
【００２４】
本発明における図１及び図３の実施例について、図４，５のフローチャートを参照して説明する。先ず、メインＣＰＵ１が、データ（MAIN_DATA1,2,3,…,ｎ）をサブＣＰＵ３にデータ転送する際の動作について、図４を参照して説明する。ステップＭ１にて、メインＣＰＵ１がデータ送信を開始し、ステップＭ２，３に進み、メインＣＰＵ１自身が「ビジー状態：BUSY」でないならば、「ビジー状態：BUSY」に設定し、ステップＭ５にて、データ（SUB_DAT)をサブＣＰＵ３に送信する。ステップＭ６〜９にて、メインＣＰＵ１は、サブＣＰＵ３がデータ・ヘッドに書き込んだ開始フラグとデバイス・コードとを検出し、サブＣＰＵ３のサブステータス（SUB_STATUS）が「Ｌ」から「Ｈ」となったことを検出し、データ（SUB_DAT)の送信が完了したことを検出する。なお、サブステータス（SUB_STATUS）が「Ｌ」であれば、「Ｈ」となるまでデータ送信を繰り返す。ステップＭ１１にて、メインＣＰＵ１自身の「ビジー状態：BUSY」を解除する。同様な制御によって、データ（MAIN_DATA1,2,3,…,ｎ）をサブＣＰＵ３１ 〜３ｎに送信し、サブルーチンからメインルーチン（Ｉｄｌｅ状態）に戻る。
【００２５】
一方、サブＣＰＵ３では、ステップＳ１４にて、メインＣＰＵ１からのデータ（MAIN_DATA1,2,3,…,ｎ）に書き込まれた開始フラグを検出し、ステップＳ１５にて、デバイスコードを検出し、ステップＳ１６にて、サブＣＰＵ３のサブステータス（SUB_STATUS1,2,3,…,ｎ）を「Ｈ」から「Ｌ」とし、ステップＳ１７にて、メインデータ終了フラグを検出し、メインデータ終了フラグが検出できない場合は受信エラー（Ｎｏ）とし、ステップＳ１４に戻り、受信完了（Ｙｅｓ）であれば、ステップＳ１８に進み、ステップＳ１８にてサブステータス（SUB_STATUS1,2,3,…,ｎ）を「Ｌ」から「Ｈ」とし、ステップＳ１９にてデータの受信を終了する。
【００２６】
続いて、図５を参照し、データをサブＣＰＵ３からメインＣＰＵ１に送信する際の処理工程について説明する。ステップＳ１に進み、サブＣＰＵ３によるデータ（SUB_DATA1,2,3,…,ｎ）の送信を開始する。先ず、ステップＳ２，３にて、メインＣＰＵ１が「ビジー状態：BUSY」でないことを検出し、ステップＳ４に進み、調停回路４に送信要求信号（REQUEST）「１」を出力する。
【００２７】
調停回路４はサブＣＰＵ３１ 〜３ｎからの送信要求信号（REQUEST1,2,3,…,ｎ）「１」を保持回路（フリップ・フロップ回路）４１ で受けて保持し、それらの出力を論理和するオア回路４４ に入力し、何れかのサブＣＰＵ３１ 〜３ｎが「１」となったとき、メインリクエスト信号作成回路（スイッチ回路）４４ を介してメインＣＰＵ１に主送信要求信号（MAIN_REQUEST）「１」を送信する。主送信要求信号「１」を受けたメインＣＰＵ１は、主応答信号「１」を調停回路４のメイン・アンサー作成回路（スイッチ回路）４６ を介して優先順位の高い順に優先応答信号（ANSWER1,2,3,…,ｎ）をサブＣＰＵ３１ 〜３ｎに送信する。
【００２８】
ステップＳ５において、サブＣＰＵ３１ 〜３ｎは優先応答信号（ANSWER）「１」を検出して、ステップＳ６にてサブＣＰＵ３１ 〜３ｎはデータ（SUB_DATA1,2,3,…,ｎ）を論理和するデータオア回路４７ を通して優先順位に従ってメインＣＰＵ１に送信する。サブＣＰＵ３１ 〜３ｎは、メインＣＰＵ１がデータを受信し、メインステータス（MAIN_STATUS）を「Ｌ」から「Ｈ」としたことを確認し、ステップＳ６〜１１にて確認し、かつステップＳ１２にて、サブＣＰＵ３１ 〜３ｎの送信要求信号（REQUEST）「０」であることを確認し、ステップＳ１３にて、データ（SUB_DATA1,2,3,…,ｎ）の送信処理を終了する。
【００２９】
一方、データを受信するメインＣＰＵ１は、ステップＭ１３にて調停回路４から主送信要求信号（MAIN_REQUEST）を受けてステップＭ１４にてメインＣＰＵ１自身を「ビジー状態：BUSY」とし、ステップＭ１５に進む。ステップＭ１５にて、調停回路４に応答信号（ANSWER）「１」を送出し、ステップＭ１７にてサブＣＰＵ３１ 〜３ｎからのデータ（SUB_DATA1,2,3,…,ｎ）に書き込まれた開始フラグを検出し、ステップＭ１９にてメインＣＰＵ１は、メインステータス（MAIN_STATUS）を「Ｈ」から「Ｌ」として、ステップＭ２０にて、データ（SUB_DATA1,2,3,…,ｎ）の送信処理を終了すると、ステップＭ２３にて、メインステータス（MAIN_STATUS）を「Ｌ」から「Ｈ」とし、調停回路４から主送信要求信号（MAIN_REQUEST）が「１」でないことを確認し、調停回路４のメイン・アンサー作成回路（スイッチ回路）４６ から優先応答信号（ANSWER1,2,3,…,ｎ）「０」をサブＣＰＵ３１ 〜３ｎに送信し、メインＣＰＵの自身の「ビジー状態：BUSY」を解除してデータの受信を終了する。
【００３０】
次に、本実施例における調停回路４の動作について、図３を参照して説明する。複数のサブＣＰＵ３１ 〜３ｎから送信要求信号（REQUEST1,2,3,…,ｎ）を受けて保持回路４１ により保持状態とし、保持回路４１ からの出力がオア回路４２ に入力される何れかの入力が「１」であれば、メインリクエスト信号作成回路４４ を介して主送信要求信号（MAIN_REQUEST）をメインＣＰＵ１に送信する。サブＣＰＵ３１ 〜３ｎからの送信要求信号（REQUEST1,2,3,…,ｎ）の立ち下がりを解除信号作成回路４３ にて検出し、通信終了を示す送信要求解除信号を作成し、メインリクエスト信号作成回路４４ を送信要求解除信号をトリガーとし、メインリクエスト信号作成回路４４ からの主送信要求信号（MAIN_REQUEST）を一旦解除する。次にサブＣＰＵ３１ 〜３ｎの優先順位に従って送信される送信要求信号（REQUEST）の立ち上がりのタイミングで、再度、主送信要求信号（MAIN_REQUEST）をメインＣＰＵ１に出力する。このような動作によって、サブＣＰＵ３１ 〜３ｎからの送信要求信号に対応して主送信要求信号がメインＣＰＵ１に入力される。メインＣＰＵ１は、全てのサブＣＰＵ３１ 〜３ｎからの送信要求信号の送信が終了したことを確認することができる。なお、サブＣＰＵ３１ 〜３ｎの優先順位はメインＣＰＵ１により設定されている。
【００３１】
続いて、調停回路４は、サブＣＰＵ３１ 〜３ｎの優先順位に従って送信される主応答信号（MAIN_ANSWER）がメインアンサー作成回路４６ に入力されることにより、メインアンサー回路４６ の各スイッチ回路Ｓａ〜Ｓｄが順次切り替え動作を行って、メインアンサー回路４６ の各スイッチ回路Ｓａ〜Ｓｄの入力端子にフラグ作成回路４５ から入力されるフラグ信号「１」に基づく優先応答信号（ANSWER1,2,3,…,ｎ）が、サブＣＰＵ３１ 〜３ｎの優先順位に従って出力される。サブＣＰＵ３１ 〜３ｎは、送信許可を得た優先順位に従って、処理済み画像のデータ（SUB_DATA1,2,3,…,ｎ）が調停回路４のデータオア回路４７ を介してメインＣＰＵ１に送信される。
【００３２】
なお、調停回路４のフラグ作成回路４５ は、アンド回路Ｇａ〜ＧｃとインバータＩａ〜Ｉｃから構成され、サブＣＰＵ３の個数に対応した保持回路４１ の各出力端子の内、最も優先度の低いものがアンド回路Ｇａの入力端子に接続され、他の出力端子がインバータＩａ〜Ｉｃを介してアンド回路Ｇａの入力端子に接続されている。また、保持回路４１ の内、二番目に優先度が低い出力端子はアンド回路Ｇｂの入力端子に接続され、他の出力端子がインバータＩｂ，Ｉｃを介してアンド回路Ｇｂの入力端子に接続されている。三番目に優先度が低い出力端子は、アンド回路Ｇｃの入力端子に接続され、他の出力端子がインバータＩｃを介してアンド回路Ｇｃの入力端子に接続され、優先度が最も上位の出力端子はスイッチ回路Ｓｄの入力端子に接続されている。このようにフラグ作成回路４５ が構成され、優先順位に従い優先応答信号（ANSWERｎ,ｎ＋１,…）がサブＣＰＵ３１ 〜３ｎに入力される。
【産業上の利用可能性】
【００３３】
本発明の活用例としては、テレビカメラのマルチＣＰＵを有する画像データの伝送制御に利用することができ、超高解像度テレビカメラの画像データの伝送制御方式に採用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態を示すブロック図である。
【図２】本実施形態の動作を簡単に動作フローを示す図である。
【図３】本実施形態の調停回路を示す回路図である。
【図４】本実施形態におけるメインＣＰＵからの制御フローを示す図である。
【図５】本実施形態におけるサブＣＰＵからの制御フローを示す図である。
【符号の説明】
【００３５】
１  メインＣＰＵ
２  バッファー回路
３（３１ 〜３ｎ）  サブＣＰＵ
４  調停回路
４１   保持回路
４２   オア回路
４３   解除信号作成回路
４４   メインリクエスト作成回路
４５   フラグ作成回路
４６   メイン・アンサー作成回路
４７   データ・オア回路
Ｉａ〜Ｉｃ  インバータ
Ｇａ〜Ｇｃ  アンド回路
Ｓａ〜Ｓｄ  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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