(57)【要約】【課題】セクタ単位でアクセスされる外部記憶手段をもつ情報処理装置において、複雑な制御回路を用いずにアクセスの高速化を図ること。【解決手段】ＣＰＵ１０１の２次キャッシュに外部記憶部１０４の単位セクタと同じ容量をもつＳＲＡＭ１０３を配す。ＣＰＵ１０１の要求データがＳＲＡＭ１０３内にある場合は、ＳＲＡＭ１０３からＣＰＵ１０１へ直接データを送り、ない場合は、外部記憶部１０４へリードアクセスし、読み取ったデータでＳＲＡＭ１０３を上書き・更新し、ＣＰＵ１０１へ要求データを送る。以上のような動作により使用頻度の高いデータをＳＲＡＭ１０３内に格納し外部記憶部１０４へのアクセス回数を減らしアクセスの高速化を実現する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
データにもとづき制御処理をおこなう制御手段と、
前記制御手段からのデータ要求に対しセクタ単位でアクセスがおこなわれる外部記憶手段と、
前記外部記憶手段の単位セクタと同じ容量のデータを記憶する内部記憶手段と、
前記制御手段の要求するデータが前記内部記憶手段に存在する場合、前記内部記憶手段から前記制御手段に直接データ供給し、前記制御手段の要求するデータが前記外部記憶手段に存在する場合、前記外部記憶手段から前記制御手段へデータ供給するとともに、同じデータを前記内部記憶手段に格納するアクセス仲介手段と、
を備えたことを特徴とする情報処理装置。
【請求項２】
前記内部記憶手段を複数備え、前記アクセス仲介手段は、前記制御手段が制御処理をおこなうための命令コードと前記命令コードの対象データを前記内部記憶手段にそれぞれ格納することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記アクセス仲介手段は、複数の前記内部記憶手段のうち記憶されている内容の古い前記内部記憶手段から順にデータを上書き・更新することを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記アクセス仲介手段は、複数の前記内部記憶手段を先読み専用部と、汎用部とにグループ分けをおこない、前記制御手段の要求する命令コードが格納されているセクタを前記外部記憶手段から読み出し、当該読み出し時に前記命令コードのセクタと、この命令コードのセクタに連続するセクタを、つぎに供給すべき命令コードとして前記先読み専用部に格納することを特徴とする請求項２または３に記載の情報処理装置。
【請求項５】
外部記憶手段から読み出したデータを内部記憶手段に格納し、制御手段によって制御処理をおこなう情報処理方法において、
データにもとづき制御処理をおこなう制御工程と、
前記制御工程が要求するデータを前記外部記憶手段からセクタ単位で取得する外部記憶取得工程と、
前記外部記憶取得工程が取得したデータを前記内部記憶手段にセクタ単位で保持する内部記憶工程と、
前記制御工程によって要求されたデータが前記内部記憶手段に保持されている場合、前記内部記憶手段にセクタ単位で保持されているデータを前記制御手段に供給し、前記制御手段によって要求されたデータが前記内部記憶手段に保持されていない場合、前記外部記憶取得工程によって前記外部記憶手段からデータを取得し、前記制御工程にデータを供給するアクセス仲介工程と、
を含むことを特徴とする情報処理方法。
【請求項６】
前記アクセス仲介工程は、命令コードと前記命令コードの対象データを前記内部記憶手段の異なるセクタにそれぞれ格納することを特徴とする請求項５に記載の情報処理方法。
【請求項７】
前記アクセス仲介工程は、前記内部記憶手段に記憶されたデータを、内容の古い順に上書き・更新することを特徴とする請求項６に記載の情報処理方法。
【請求項８】
前記アクセス仲介工程は、前記内部記憶手段のセクタを先読み専用部と、汎用部とにグループ分けをおこない、前記制御工程によって要求された命令コードが格納されているセクタを前記外部記憶手段から読み出し、当該読み出し時に前記命令コードのセクタと、この命令コードのセクタに連続するセクタを、つぎに供給すべき命令コードとして前記先読み専用部に格納することを特徴とする請求項６または７に記載の情報処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データへのアクセス速度を高速化し、情報処理回路の処理効率を向上させるための情報処理装置及び情報処理方法に関する。
【背景技術】
【０００２】
従来、情報処理回路の動作において、制御部から外部記憶手段へのアクセス速度は、制御部のクロック速度に比べかなり遅い。しかも、制御部からのリード要求が発生した場合、逐一対象の外部記憶手段にリードアクセスをおこなうようになっている。このため、両者の速度の違いから制御部に非効率的な待ち時間が生じている。
【０００３】
この問題の対策として、制御部の外部に高速にアクセス可能な２次キャッシュを配し、外部記憶手段内のデータのうち、使用頻度の高いデータを２次キャッシュに格納することで、アクセス時間を短縮し制御部の処理効率を上げる試みが広くおこなわれている。
【０００４】
実際の情報処理回路においては、大容量の２次キャッシュを実装することは困難であり、外部記憶手段に比べて２次キャッシュの容量は遥かに少ない。そのため、外部記憶手段のなかの特定領域データに限り、上記の方法が用いられている。制御部からの要求データが２次キャッシュに存在する場合、２次キャッシュから制御部にデータを供給する。存在しない場合は、外部記憶手段にリードアクセスをおこない、そのデータを２次キャッシュに格納するとともに制御部へ供給する。このようにして、データへのアクセスの高速化をおこなう情報処理回路が提案されている（例えば、下記特許文献１参照。）。
【０００５】
【特許文献１】特開２０００−１０８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、セクタ単位でアクセスをおこなう外部記憶手段の場合、セクタ内の不要なデータも併せて読み取りをおこなうことになる。また、命令プログラムと対象のデータが異なるセクタに格納されている場合、一つの命令を実行するためにはそれぞれのセクタにリードアクセスをおこなう必要がある。このように外部記憶手段へのアクセスが何度も生じ、読み取り動作に多大な時間を要するという問題があった。
【０００７】
また、特許文献１に記載の技術では、アクセスの高速化が特定領域に限られていた。さらに、その領域のデータを２次キャッシュに格納し、調整し、保存する必要がある。そのためには、２次キャッシュ内のデータのアドレス及びサイズ管理をおこなう機能、読み取った特定領域のデータに対しての上書き命令が発生した際に上書きを防ぐ機能及びこれらの機能を制御する回路が必要となる。また、２次キャッシュとしてＤＲＡＭを用いているため、記憶保持のためのリフレッシュ電流の定期的な供給が必要となる。
【０００８】
この発明は、外部記憶手段へセクタ単位でアクセスをおこない、制御部に対する２次キャッシュを装備した情報処理装置において、上述した従来技術による問題点を解消するため、簡易な制御回路のみでおこなえる、特定領域に限定されないアクセスの高速化を実現することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、請求項１にかかる情報処理装置は、データにもとづき制御処理をおこなう制御手段と、前記制御手段からのデータ要求に対しセクタ単位でアクセスがおこなわれる外部記憶手段と、前記外部記憶手段の単位セクタと同じ容量のデータを記憶する内部記憶手段と、前記制御手段の要求するデータが前記内部記憶手段に存在する場合、前記内部記憶手段から前記制御手段に直接データ供給し、前記制御手段の要求するデータが前記外部記憶手段に存在する場合、前記外部記憶手段から前記制御手段へデータ供給するとともに、同じデータを前記内部記憶手段に格納するアクセス仲介手段と、を備えたことを特徴とする。
【００１０】
この請求項１に記載の発明によれば、同一セクタへのアクセス時に、非効率的で時間のかかるセクタリードアクセスが逐一発生することを防ぐことができる。
【００１１】
また、請求項２にかかる情報処理装置は、請求項１に記載の発明において、前記内部記憶手段を複数備え、前記アクセス仲介手段は、前記制御手段が制御処理をおこなうための命令コードと前記命令コードの対象データを前記内部記憶手段にそれぞれ格納することを特徴とする。
【００１２】
この請求項２に記載の発明によれば、命令読み出しの際には前記内部記憶手段に格納されている対象となるデータの上書きを防ぎ、対象データ読み出しの際には前記内部記憶手段に格納されている命令への上書きを防ぐことができる。
【００１３】
また、請求項３にかかる情報処理装置は、請求項２に記載の発明において、前記アクセス仲介手段は、複数の前記内部記憶手段のうち記憶されている内容の古い前記内部記憶手段から順にデータを上書き・更新することを特徴とする。
【００１４】
この請求項３に記載の発明によれば、複数の内部記憶手段のうち、記憶されている内容の古いものから順番に上書き・更新がおこなわれるので、頻繁にアクセスがおこなわれる内部記憶手段は上書きされる可能性が低くなる。
【００１５】
また、請求項４にかかる情報処理装置は、請求項２または３に記載の発明において、前記アクセス仲介手段は、複数の前記内部記憶手段を先読み専用部と、汎用部とにグループ分けをおこない、前記制御手段の要求する命令コードが格納されているセクタを前記外部記憶手段から読み出し、当該読み出し時に前記命令コードのセクタと、この命令コードのセクタに連続するセクタを、つぎに供給すべき命令コードとして前記先読み専用部に格納することを特徴とする。
【００１６】
この請求項４に記載の発明によれば、前記制御手段が命令領域の命令を順次実行していく特性を生かし、前記制御手段の待ち時間を利用してセクタの先読みをおこなえる。
【００１７】
また、請求項５にかかる情報処理方法は、外部記憶手段から読み出したデータを内部記憶手段に格納し、制御手段によって制御処理をおこなう情報処理方法において、データにもとづき制御処理をおこなう制御工程と、前記制御工程が要求するデータを前記外部記憶手段からセクタ単位で取得する外部記憶取得工程と、前記外部記憶取得工程が取得したデータを前記内部記憶手段にセクタ単位で保持する内部記憶工程と、前記制御工程によって要求されたデータが前記内部記憶手段に保持されている場合、前記内部記憶手段にセクタ単位で保持されているデータを前記制御手段に供給し、前記制御手段によって要求されたデータが前記内部記憶手段に保持されていない場合、前記外部記憶取得工程によって前記外部記憶手段からデータを取得し、前記制御工程にデータを供給するアクセス仲介工程と、を含むことを特徴とする。
【００１８】
この請求項５に記載の発明によれば、同一セクタへのアクセス時に、非効率的で時間のかかるセクタリードアクセスが逐一発生することを防ぐことができる。
【００１９】
また、請求項６にかかる情報処理方法は、請求項５に記載の発明において、前記アクセス仲介工程は、命令コードと前記命令コードの対象データを前記内部記憶手段の異なるセクタにそれぞれ格納することを特徴とする。
【００２０】
この請求項６に記載の発明によれば、命令読み出しの際には前記内部記憶手段に格納されている対象となるデータの上書きを防ぎ、対象データ読み出しの際には前記内部記憶手段に格納されている命令への上書きを防ぐことができる。
【００２１】
また、請求項７にかかる情報処理方法は、請求項６に記載の発明において、前記アクセス仲介工程は、前記内部記憶手段に記憶されたデータを、内容の古い順に上書き・更新することを特徴とする。
【００２２】
この請求項７に記載の発明によれば、複数の前記内部記憶手段に記憶されている内容の古いものから順番に上書き・更新がおこなわれるので、命令を含むセクタのデータは上書きされる可能性が低くなる。
【００２３】
また、請求項８にかかる情報処理方法は、請求項６または７に記載の発明において、前記アクセス仲介工程は、前記内部記憶手段のセクタを先読み専用部と、汎用部とにグループ分けをおこない、前記制御工程によって要求された命令コードが格納されているセクタを前記外部記憶手段から読み出し、当該読み出し時に前記命令コードのセクタと、この命令コードのセクタに連続するセクタを、つぎに供給すべき命令コードとして前記先読み専用部に格納することを特徴とする。
【００２４】
この請求項８に記載の発明によれば、制御工程が命令領域の命令を順次実行していく特性を生かし、制御部の待ち時間を利用してセクタの先読みをおこなえる。
【発明の効果】
【００２５】
本発明にかかる情報処理装置及び情報処理方法によれば、簡易な制御のみで２次キャッシュに使用頻度の高いデータを格納するため、外部記憶手段に対する同じデータの読み取りを何度も生じることがないため、外部記憶手段に記憶されているデータへのアクセスの効率化、及び高速化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下に添付図面を参照して、この発明にかかる情報処理装置及び情報処理方法の好適な実施の形態を詳細に説明する。
【００２７】
（実施の形態１）
まず、実施の形態１にかかる情報処理装置の構成について図１を参照して説明する。図１は、情報処理装置１００の構成を示すブロック図である。図中、制御部（ＣＰＵ）１０１は呼び出したプログラムの実行や、データの加工、計算などをおこない、情報処理装置１００全体を制御する。集積回路（ＡＳＩＣ）１０２は、装置の用途・目的に合わせて素子の配置が設計されている。ＡＳＩＣ１０２には、外部記憶手段であるＳＲＡＭ１０３と、Ｉ／Ｆ回路１０５が内蔵され、外部記憶媒体としてＳＤメモリカード（以下、「ＳＤカード」という）１０４が接続されている。ＳＲＡＭ１０３は、ＳＤカード１０４の単位セクタと同じ容量をもち、ＣＰＵ１０１の２次キャッシュとして用いる。Ｉ／Ｆ回路１０５はＣＰＵ１０１からの要求データがＳＲＡＭ１０３に存在するかの判断、及び各記憶媒体からのＣＰＵ１０１へのデータ供給をおこなう。ＳＤカード１０４には実行したい作業の命令プログラムやその命令に対応するデータが記録されている。
【００２８】
なお、ＳＲＡＭ１０３は２次キャッシュに用いる高速アクセス可能な内部記憶手段の一例であり、ＳＲＡＭの代わりとしてＭＲＡＭやＦｅＲＡＭ等を用いることも可能である。また、ＳＤカード１０４は外部記憶手段の一例であり、ＳＤカードの代わりにスマートメディア、メモリスティック等を用いることも可能である。ただし、使用する外部記憶手段の単位セクタの容量と内部記憶手段の容量を同一にする必要がある。
【００２９】
つぎに実施の形態１の動作について図２を用いて説明する。図２は情報処理装置１００の動作の流れを表すフローチャートである。まず、図１中のＣＰＵ１０１は、ＡＳＩＣ１０２に対してリード要求と要求データのアドレスを渡す（ステップＳ２０１）。ＡＳＩＣ１０２のＩ／Ｆ回路１０５は、ＳＲＡＭ１０３のなかに要求データのアドレスを含むセクタが存在しているかを判断する（ステップＳ２０２）。
【００３０】
要求データのアドレスを含むセクタが存在する場合（ステップＳ２０２：Ｙｅｓ）、ＡＳＩＣ１０２内のＩ／Ｆ回路１０５は、ＳＤカード１０４へリードアクセスすることなく、ＳＲＡＭ１０３からＣＰＵ１０１へ所望のデータを供給し（ステップＳ２０５）、処理を終了する。
【００３１】
要求データのアドレスを含むセクタが存在しない場合（ステップＳ２０２：Ｎｏ）、ＡＳＩＣ１０２のＩ／Ｆ回路１０５はＳＤカード１０４の要求データのアドレスへリードアクセスをおこなう（ステップＳ２０３）。リードデータはセクタ単位でＳＲＡＭ１０３に格納される（ステップＳ２０４）。同時にＳＲＡＭ１０３からＣＰＵ１０１へ所望のデータが供給され（ステップＳ２０５）、処理を終了する。
【００３２】
この実施の形態１によれば、データへのアクセスがセクタ単位でおこなわれる外部記憶手段において、制御部が要求するデータが２次キャッシュに存在すれば、非効率的で時間のかかる外部記憶手段へのアクセスを省くことができる。２次キャッシュから直接制御部へ所望のデータを供給することにより、データへのアクセスを高速化することができ、制御部の待ち時間も解消することができる。
【００３３】
（実施の形態２）
つぎに、実施の形態２にかかる情報処理装置の構成について図３を参照して説明する。図３は情報処理装置３００の構成を示すブロック図である。実施の形態２は、ＣＰＵ１０１の２次キャッシュとしてＳＤカード１０４の単位セクタサイズと同じ容量のＳＲＡＭを複数装備したＳＲＡＭ群３０１をもつ。Ｉ／Ｆ回路１０５は実施の形態１における機能に加え２次キャッシュの内容の新旧の管理及び先読み用と汎用とのグループ分けの機能をもつ。その他、図１の構成と重複した部分については、実施の形態１と同様の機能であるため説明を省略する。
【００３４】
実施の形態２も実施の形態１同様、ＣＰＵ１０１の所望のデータがＳＲＡＭ群３０１に存在する場合は、ＳＤカード１０４にリードアクセスすることなくＳＲＡＭ群３０１から直接データを供給する。以下図４〜６を参照して、実施の形態２においてＳＲＡＭ群３０１にＣＰＵ１０１の所望のデータが存在しない場合の動作について述べる。
【００３５】
図４はＳＲＡＭ群３０１へデータの格納処理を示すブロック図である。図中４０１はＳＤカードのメモリ領域を示し、４０１ａはブートプログラムの命令領域、４０１ｂはブートプログラムのデータ領域をそれぞれ示す。ＣＰＵ１０１からのリード要求により、要求アドレスを含むセクタがメモリ領域４０１のうちの命令領域４０１ａから読み出される。ＣＰＵ１０１所望のデータがＳＲＡＭ群３０１のうちの一つ（ＳＲＡＭ０）へ格納され、同時にＣＰＵ１０１へ供給される。つぎに、メモリ領域４０１のうちのデータ領域４０１ｂからその命令の対象データを含むセクタが読み取られ、同様にＳＲＡＭ群３０１の一つ（ＳＲＡＭ１）へ格納され、ＣＰＵ１０１への供給がおこなわれる。
【００３６】
図５はＳＲＡＭ群３０１のなかのＳＲＡＭ０上でジャンプ命令や、コール命令が生じた場合のデータの格納処理を示すブロック図である。ジャンプ命令やコール命令のアクセス先が、メモリ領域４０１であった場合、リードアクセスによって読み取られたデータをＳＲＡＭ群３０１のうちデータ供給及び更新履歴の最も古いデータ（ＳＲＡＭ２）に上書きすることで、呼出命令を含むセクタのデータが必ずキャッシュ上に残るようにする。
【００３７】
図６は先読み機能を実現するためのデータの格納方法を示すブロック図である。図中ＳＲＡＭ群３０１は２つにグループ分けされている。ＳＲＡＭ群６０１（図中斜線部分）は、先読み専用の２次キャッシュ、ＳＲＡＭ群６０２（図中斜線なし部分）は、汎用の２次キャッシュである。
【００３８】
一般にＣＰＵ１０１からのリードアクセスが命令領域４０１ａに対しておこなわれているのか、データ領域４０１ｂに対しておこなわれているのかは判断できない。しかし、ブート時は、必ず最初に命令領域４０１ａへのリードアクセスと、命令領域４０１ａから読み取った命令コードのＣＰＵ１０１内レジスタへの転送作業（以後フェッチと呼ぶ）がおこなわれる。
【００３９】
そこで、初動フェッチのアドレスを含むセクタをＳＲＡＭ０に格納し、ＣＰＵ１０１へ所望のデータを供給する。同時に、読み取ったセクタに連続したつぎのセクタもリードアクセスをおこない、いずれ読み出される命令群としてＳＲＡＭ１に格納する。命令は格納されている順に実行されるので、命令フェッチがＳＲＡＭ１に移行すると、つぎの連続したセクタをＳＲＡＭ０に格納する。以上のようにしてＳＲＡＭ０、ＳＲＡＭ１を先読み専用の２次キャッシュとして利用する。
【００４０】
また、ＳＲＡＭ２、ＳＲＡＭ３に関しては、メインの命令シーケンスで呼び出されるジャンプ命令や、コール命令、データ領域のアクセスなどの汎用２次キャッシュとして利用する。
【００４１】
以上説明したように、この実施の形態２にかかる情報処理装置によれば、命令に対するリードアクセスがおこなわれた際に、直前に読み取られたデータを格納しているＳＲＡＭが上書き・更新されることを防ぐ。同様に、データにリードアクセスおこなう際、命令を含むＳＲＡＭが上書き・更新されることも防ぐ。プログラムはジャンプ命令などの命令を除き、連続したセクタに配置されているので、新たにＳＤカード１０４に命令を読みに行かなくてもＳＲＡＭ群３０１から命令をフェッチできる。
【００４２】
また、ジャンプ命令やコール命令が発生した場合、命令のアクセス先がＳＤカード１０４のときは、読み取りデータは記憶されている内容の最も古いＳＲＡＭを上書きすることにより格納する。そうすれば、命令実行後に元の処理に戻る際にも、直前の命令を含むセクタはＳＲＡＭ内に格納されており、引き続きＳＲＡＭからフェッチを再開できる。このように、ＣＰＵ１０１が必要とする作業に応じてＳＲＡＭ更新をおこなうので、情報処理装置３００はＳＤカード１０４の特定領域での用途に限られない。
【００４３】
以上のような図４、５で説明したＣＰＵ１０１からのリード要求に対してのＳＲＡＭ上での動作頻度を上げるための機能と、図６で説明した命令プログラムの先読み機能は、それぞれ単独でもブート動作の高速化をもたらすが、これらを併せておこなうことによってさらなるブート動作の高速化を図ることができる。
【００４４】
また、実施の形態２の情報処理装置の外部記憶手段から２次キャッシュへのデータの格納動作の特性を利用し、外部記憶手段（ＳＤカード１０４）内のデータの配置を工夫することで、２次キャッシュの使用頻度の向上を図ることができる。例えばブートプログラム内のループ命令を同一セクタに納め、その他の命令も同一セクタに格納するか、もしくは隣接したセクタに格納する。こうすることにより、ブート動作が開始し、完了する迄にＣＰＵ１０１から要求される命令は、大部分がＳＲＡＭ群３０１からの供給となる。ＳＤカード１０４からの読み取りは、最初の命令のリードアクセス先のセクタと、先読み用の隣接したセクタの読み取りのみか、もしくはそれに準ずる最も少ない回数の読み取りで済む。命令以外のデータも頻繁に読み出す可能性の高い演算プログラムなどは、同一セクタにまとめて格納する。
【００４５】
このようにしてＳＤカード１０４から１度のリードアクセスで命令等をＳＲＡＭ群３０１に格納すると、動作が終了するまでＳＲＡＭ群３０１に残されている可能性が高い。これらのデータはＳＲＡＭ群（汎用キャッシュ）６０２に格納されているので先に述べた命令群の格納されているＳＲＡＭ群（先読み専用キャッシュ）６０１と上書き・更新し合うことはない。ブート動作を完了させるために必要な命令及びその他のデータはあらかじめ判っているか、予測がついている。したがって、本実施の形態下で使用するＳＤカード１０４にブートプログラムの書き込みをおこなう際は、以上のことを考慮すれば、ブートをおこなうにあたりＳＤカード１０４へのリードアクセス回数が最も少なく済む最適なデータ配置が可能となる。このように、外部記憶手段（ＳＤカード１０４）内におけるデータの配置にもとづいてブートの高速化をおこなうことができる。
【００４６】
なお、実施の形態２においては、外部記憶手段に記憶されているブートプログラムに関してのアクセスに主眼を置き、ブート動作の高速化をもたらした。しかし、この効果はブート動作に限られたものではなく、制御部へのデータ供給時に外部記憶手段へのアクセスが必要となる全ての動作に関して高速化をおこなうことができる。
【００４７】
実施の形態１、２ともにＩ／Ｆ回路に要求される機能は特許文献１の従来技術に比べ簡易なものである。また、２次キャッシュにＳＲＡＭを用いているためＤＲＡＭ使用時のようにリフレッシュ電流を必要とせず省電力の面でも優れている。
【００４８】
なお、本実施の形態で説明した情報処理方法は、あらかじめ用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる情報処理装置及び情報処理方法は、外部記憶媒体に対するデータへのアクセス速度を高速化し、情報処理の処理効率の向上に有効であり、特に、外部記憶媒体との間でデジタル情報の記録、再生を頻繁におこなうＰＣ（パーソナル・コンピュータ）や、デジタルカメラ、携帯型音楽再生装置等に適している。
【図面の簡単な説明】
【００５０】
【図１】情報処理装置１００の構成を示すブロック図である。
【図２】情報処理装置１００の動作の流れを表すフローチャートである。
【図３】情報処理装置３００の構成を示すブロック図である。
【図４】ＳＲＡＭ群３０１へデータの格納処理を示すブロック図である。
【図５】ＳＲＡＭ０上でジャンプ命令や、コール命令が生じた場合のデータの格納処理を示すブロック図である。
【図６】先読み機能を実現するためのデータの格納方法を示すブロック図である。
【符号の説明】
【００５１】
１００，３００  情報処理装置
１０１  制御部（ＣＰＵ）
１０２  集積回路（ＡＳＩＣ）
１０３  キャッシュメモリ（ＳＲＡＭ）
１０４  外部記憶部（ＳＤカード）
１０５  Ｉ／Ｆ回路
３０１  ＳＲＡＭ群
４０１  ＳＤカードのメモリ領域
４０１ａ  ブートプログラムの命令領域
４０１ｂ  ブートプログラムのデータ領域
６０１  ＳＲＡＭ群（先読み専用キャッシュ）
６０２  ＳＲＡＭ群（汎用キャッシュ）
【図１】
2006004387.tif 000003
【図２】
2006004387.tif 000004
【図３】
2006004387.tif 000005
【図４】
2006004387.tif 000006
【図５】
2006004387.tif 000007
【図６】
2006004387.tif 000008