(57)【要約】【課題】  低電圧で動作し、かつ低電圧のクロックを検出することが可能なクロック検出回路を提供すること。【解決手段】  出力端子とＧＮＤの間に並列に接続した第１の容量と抵抗でクロック信号入力端子に入力されるクロックを検出するクロック検出回路において、任意の電位を接続する入力端子と出力端子の間に整流素子を２個直列に接続し、整流素子の接続点とクロック信号入力端子の間に第２の容量を設けた。【選択図】 図１
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【特許請求の範囲】
【請求項１】
出力端子とＧＮＤの間に並列に接続した第一の容量と抵抗で、クロック信号入力端子に入力されるクロックを検出するクロック検出回路において、
任意の電位を接続する入力端子と、
前記入力端子と前記出力端子の間に第一の整流素子と第二の整流素子を直列に接続し、
前記第一の整流素子と前記第二の整流素子の接続点と前記クロック信号入力端子の間に第二の容量を設けたことを特徴とするクロック検出回路。
【請求項２】
前記第一の整流素子と前記第二の整流素子が、ダイオードである請求項１に記載のクロック検出回路。
【請求項３】
前記第一の整流素子と前記第二の整流素子が、ＭＯＳトランジスタである請求項１に記載のクロック検出回路。
【請求項４】
前記入力端子が接地されている請求項1から３のいずれかに記載のクロック検出回路。
【請求項５】
出力端子とＧＮＤの間に並列に接続した第一の容量と抵抗で、クロック信号入力端子に入力されるクロックを検出するクロック検出回路において、
接地された入力端子と、
前記入力端子にソースを接続したＮ型ＭＯＳトランジスタと、
前記出力端子にソースを接続したＰ型ＭＯＳトランジスタと、
前記Ｎ型ＭＯＳトランジスタのドレインと前記Ｐ型ＭＯＳトランジスタのドレインの接続点と前記クロック信号入力端子の間に第二の容量を設け、
前記Ｎ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートに前記クロック信号入力端子に入力されるクロックを反転したクロックを入力したことを特徴とするクロック検出回路。
【請求項６】
出力端子とＧＮＤの間に並列に接続した第一の容量と抵抗で、クロック信号入力端子に入力されるクロックを検出するクロック検出回路において、
接地された入力端子と、
前記入力端子にソースを接続したＰ型ＭＯＳトランジスタと、
前記出力端子にソースを接続したＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタのドレインと前記Ｎ型ＭＯＳトランジスタのドレインの接続点と前記クロック信号入力端子の間に第二の容量を設け、
前記Ｎ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートに前記クロック信号入力端子に入力されるクロックを反転したクロックを入力したことを特徴とするクロック検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧で動作し、かつ低い電圧のクロックを検出するクロック検出回路に関する。
【背景技術】
【０００２】
図９は、従来のクロック検出回路の回路図である。ゲートがクロック信号入力端子３７であるＰ型ＭＯＳトランジスタ３１と抵抗３２を電源ＶＤＤ端子とＧＮＤ端子間に直列に接続する。その中間ノードを出力端子３８とし、電位を平滑化するために容量３３を接続する。
【０００３】
図１０は、従来のクロック検出回路の動作を示すタイミングチャートである。クロック信号ＣＬＫがクロック入力端子３７に入力されると、 Ｐ型ＭＯＳトランジスタ３１によって電荷が容量３３に供給され、出力端子３８の電圧が上昇する。一方、抵抗３２によって電荷が容量３３からＧＮＤに放電される。すなわち、容量３３と抵抗１５によって定まる時定数よりも短い時間で、Ｐ型ＭＯＳトランジスタ３１によって電荷が容量３３に供給されることで、出力端子３８はＨレベルを維持してクロック検出状態となる。
【０００４】
次に、クロック入力端子３７にクロック信号ＣＬＫが入力されない場合は、Ｐ型ＭＯＳトランジスタ３１によって電荷が容量３３に供給されず、出力端子３８の電位がＬレベルとなりクロック非検出状態（スタンバイ状態）となる（特許文献１参照）。
【０００５】
近年、クロック検出回路に関する技術は低電圧及び低消費電流化が進む傾向にあり、スタンバイ状態時の消費電流は小さいことが望まれている。
【特許文献１】特許３３６７４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のクロック検出回路において電源を低電圧化するためには、Ｐ型ＭＯＳトランジスタ３１のしきい値電圧を小さくする必要があるが、そのことによってオフリーク電流は大きくなってしまう。そのため、ＶＤＤ端子の電圧が低電圧であり、波高値の小さいクロック信号ＣＬＫが入力された場合においても、論理が定まるようにＰ型ＭＯＳトランジスタ３１のしきい値電圧を低くしていくと、ＶＤＤ端子とＧＮＤ端子の間で小さな電流が流れてしまい、スタンバイ状態でも電力を消費してしまうという課題があった。
【０００７】
また、従来のクロック検出回路では、クロック信号ＣＬＫの電圧範囲はＶＤＤ−ＧＮＤ間の電位に限られ、その範囲内で変化するクロック信号ＣＬＫのみが検出可能であった。すなわち、検出できるクロック信号ＣＬＫは任意の電圧レベルにできないという課題があった。
【０００８】
さらに、従来のクロック検出回路では、クロック入力端子３７に不安定な中間電位レベルの非クロック信号が入力されている状態において、Ｐ型ＭＯＳトランジスタ３１がＯＮしてしまい、出力端子３８がＨレベルとなって誤検出してしまうという課題があった。
【０００９】
一方、非常に低周波で長周期なクロック信号の取り扱いとしては、あるカットオフ周波数を境に、そのカットオフ周波数より高い周波数のクロック信号では、クロック検出状態となり、逆に低い周波数のクロック信号では、その信号をクロックとはみなさず、クロック非検出状態（スタンバイ状態）となるようなフィルタ機能が望まれる。しかしながら、従来の回路にはそのような周波数帯域別に分類する概念がないため、長周期のクロック信号が入力されると、Ｐ型ＭＯＳトランジスタ３１のゲートにＬレベルが入力されている時は検出状態となり、Ｈレベルが入力されている時は非検出状態となってしまう。したがって、従来の回路では、非常に低周波で長周期なクロック信号をカットオフ周波数基準で判別すること（フィルタ機能）が困難であるという課題もあった。
【課題を解決するための手段】
【００１０】
本発明のクロック検出回路は、上記課題を解決するために第一の手段として、入力端子と出力端子の間にノードを介して第１の整流素子と第２の整流素子を直列に接続し、前記ノードとクロック信号入力端子の間に第１の容量を設け、前記出力端子とＧＮＤ端子間に第２の容量と抵抗成分を有する素子を並列に接続した構成とした。
【００１１】
また本発明のクロック検出回路は第二の手段として、第一の手段のクロック検出回路において、入力端子をＧＮＤ端子とした。
【００１２】
また本発明のクロック検出回路は第三の手段として、第一の整流素子をＮ型ＭＯＳトランジスタで置き換え、第二の整流素子をＰ型ＭＯＳトランジスタで置き換え、互いのゲートを接続した構成とした。
【発明の効果】
【００１３】
以上のように、本発明のクロック検出回路の第一の手段によれば、不安定なクロック信号が入力されても出力端子の電位をグランドレベルで安定させ、クロックの誤検出を防止することができる。さらに、設計最適化により、ある一定の値よりも高い周波数のクロック信号ＣＬＫのみを検出するフィルタ機能を持たせることができる。
【００１４】
また、第二の手段によれば、電源入力端子とＧＮＤ端子を通る電流経路をなくすことができ、スタンバイ状態において電力を消費しないクロック検出回路が実現できる。
【００１５】
またさらに、第三の手段によればより低電圧でのクロック検出動作が可能となる。
【発明を実施するための最良の形態】
【００１６】
【実施例１】
【００１７】
図１は、本発明のクロック検出回路の第１の実施例の回路図である。これは、整流素子としてダイオードを用いて実施した場合の例である。
【００１８】
初めに、第１の実施例の構成について述べる。第１のダイオード１１及び第２のダイオード１２を順方向に直列接続し、第１のダイオード１１のアノード側を入力端子２１とする。第２のダイオード１２のカソード側を出力端子２４とする。第１のダイオード１１と第２のダイオード１２の接続点であるノード２５とクロック信号入力端子２３の間に第２の容量１３を接続する。出力端子２４とＧＮＤの間に第１の容量１４と抵抗１５を並列に接続する。なお、抵抗１５は抵抗成分を有する素子であればよいので、電界効果トランジスタのオン抵抗を利用することなどによっても実施できる。
【００１９】
次に、図３をもとに動作について述べる。まず、クロック信号入力端子２３がＬレベルの時は、第１のダイオードを介して電荷が供給されるため、ノード２５の電位は、入力端子２１の電位とほぼ同じ電位となる。次に、クロック信号入力端子２３がＨレベルになると、第２の容量１３の容量カップリング効果にて、ノード２５の電位が上昇する。したがって、第２のダイオード１２を介して第１の容量１４が充電される。つまり、クロック信号入力端子に入力されるクロック信号が、Ｌレベル、Ｈレベルと繰り返されるたびに入力端子２１から電荷がノード２５を介して出力端子２４へと供給されるため、出力端子２４は、電位が上昇し、所定電圧のクロック検出レベルに到達する。
【００２０】
一方、第１の容量１４の電荷は抵抗１５により常にＧＮＤへ放電されている。従って、クロック信号が入力されない状態が続くと、出力端子２４の電位はグランドレベルに到達し、すなわちクロック非検出状態となる。
【００２１】
次に、クロック信号ＣＬＫが中間電位レベルで緩やかに変化しているような状態の時は、第２の容量１３を介しているためノード２５へは徐々に電荷が供給されるが、それは同時に出力端子側を経由してグランドレベルへと開放されてしまうので、ノード２５及び出力端子２４の電位はグランドレベルでほぼ安定している。従って、電源投入時等のクロック信号発生回路が不安定な状態においても、クロック非検出状態（スタンバイ状態）を安定して出力することが出来る。
【００２２】
また、第２の容量１３が充電されていない状態でクロック信号ＣＬＫが数回入力された段階では、図３に示すように出力端子２４の電位はクロック検出レベルまで到達しない。従って、突発的なノイズによるクロック誤検出を防止することが出来る。
【００２３】
さらに、本発明のクロック回路が持つクロック周波数のハイパスフィルタ検出機能について述べる。まず、本回路を設計する上で当然のことではあるが、クロック信号ＣＬＫの周波数や第２の容量１３や第１の容量１４によって出力端子２４への電荷の供給速度を調整でき、また抵抗１５により出力端子２４に蓄積された電荷の減少速度を調整できるため、電荷の供給速度が電荷の減少速度よりも小さい場合、クロック検出信号は出力されないことが明らかである。つまり、クロック信号ＣＬＫのあるカットオフ周波数以下のクロック信号ＣＬＫが入力された場合、クロック非検出とすることができる。そして、カットオフ周波数は、以上に述べた設計定数を最適化することによって任意に設定することが可能である。例えば、第１の容量１４や抵抗１５の値を大きくすれば、出力端子２４からの電荷の減少速度を抑えることができるため、より低い周波数のクロック信号ＣＬＫまで検出できるようになる。
【００２４】
図２は、図１のクロック検出回路の整流素子の極性を逆に接続した回路例である。このような構成とすることで、出力端子２４の電位はグランドレベルより低くすることができる。この場合の回路動作は図１の回路の動作と同様なので説明を省略する。
【実施例２】
【００２５】
図４は、本発明のクロック検出回路の第２の実施例の回路図である。回路構成は第１の実施例と同様であるが、入力端子２１をグランドレベルとした。このような回路構成とすることで、スタンバイ・モードにおいて入力端子２１と出力端子２４を通る経路はグランドレベルとなるため、電流が流れることはなく電力を消費しないという特徴がある。
【００２６】
第１の実施例と同様に、図５に示すように整流素子の極性の方向を逆に接続すると、出力端子２４の電位はグランドレベルより低くすることができ、スタンバイ・モードに電力を消費しない。
【実施例３】
【００２７】
図６は、本発明のクロック検出回路の第３の実施例の回路図である。回路構成は第２の実施例と同様であるが、整流素子として電界効果トランジスタのスイッチング機能を用いて実施した例である。ここで、整流素子として機能するように、電界効果トランジスタの種類と接続、及びゲート電位の接続を設定する。また、この実施例は、クロックの波高値分だけの電位差で電界効果トランジスタのゲートを制御することを考慮して構成したものである。
【００２８】
はじめに、第３の実施例の構成について述べる。入力端子２１にソースを接続したＮ型ＭＯＳトランジスタ４１のドレインと、出力端子２４にソースを接続したＰ型ＭＯＳトランジスタ４２のドレインを接続し、互いのゲートを接続して反転クロック入力端子２６に接続する。Ｎ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２の接続を第２の容量１３を介してクロック信号入力端子２３に接続する。出力端子２４とＧＮＤの間に、第１の容量１４と抵抗１５を並列に接続する。
【００２９】
次に、図８をもとに動作について述べる。ここで、クロック信号の電位レベルは任意でよいという特徴を持つ。また、反転クロック信号ＣＬＫＢは、クロック信号ＣＬＫの波高値以上の電位差でクロック信号ＣＬＫの論理を反転させた（位相を１８０°ずらした）もので、Ｌレベルがグランドレベルである信号とする。出力信号Ｔ２４は、クロック信号ＣＬＫの波高値まで電位が上昇するので、クロック信号ＣＬＫがＬレベル時に、Ｈレベルとなる反転クロック信号ＣＬＫＢは、Ｐ型ＭＯＳトランジスタ４２をＯＦＦさせるために、出力信号Ｔ２４（クロック信号ＣＬＫの波高値）以上の電位となる必要がある。
【００３０】
次に各ノードの電位については、クロック信号入力端子２３のクロック信号ＣＬＫが０Ｖからある値Ｖ０に立ち上がった時、第２の容量１３の静電容量をＣ１とすれば、ノード２５にはＣ１×Ｖ０の電荷量が発生する。この時、反転クロック信号入力端子２６は０Ｖであるので、Ｎ型ＭＯＳトランジスタ４１はＯＦＦ、Ｐ型ＭＯＳトランジスタ４２がＯＮの状態である。今、発生した電荷は、出力端子２４とノード２５に分配されるので、出力端子２４及びノード２５の電圧はＶ１まで上昇する。この様子は、第１の容量１４の静電容量をＣ２とすれば、 (Ｃ１＋Ｃ２)×Ｖ１＝Ｃ１×Ｖ０で表される。
【００３１】
次に、クロック信号入力端子２３のクロック信号ＣＬＫがＶ０から０Ｖに立ち下がった時、ノード２５には新たに−(Ｃ１×Ｖ０)なる電荷量が発生する。この時、反転クロック信号入力端子２６はＶ０であるので、Ｎ型ＭＯＳトランジスタ４１がＯＮ、Ｐ型ＭＯＳトランジスタ４２はＯＦＦの状態である。さらに、クロック信号ＣＬＫの波高値Ｖ０のほうが、ノード２５の電位Ｖ１よりも大きいので、ノード２５の電位はこの時点で(Ｖ０―Ｖ１)だけマイナス側に変化しているが、入力端子２１から電荷を補うことでノード２５の電位はグランドレベル０Ｖに戻る。
【００３２】
クロック信号入力端子２３に２回目のクロック信号ＣＬＫが入った時の動作も、上記１回目とほぼ同じであるが、出力端子２４の電位は抵抗１５によりＧＮＤに放電された電荷分ΔＶだけ降下しているので、 (Ｃ１＋Ｃ２)×Ｖ２＝Ｃ１×Ｖ０＋Ｃ２×(Ｖ１−ΔＶ)で表され、出力端子２４及びノード２５の電位はＶ２となる。さらに、クロック信号ＣＬＫが入力されることにより、出力端子２４の電位は、やがてクロック信号ＣＬＫの波高値Ｖ０となり、クロック検出状態となる。
【００３３】
一方、クロックが入力されないスタンバイ・モードでは、第１の容量１４に蓄えられた電荷は抵抗１５を介してＧＮＤに放電され、出力端子２４の電位はグランドレベルとなり、クロック非検出状態になる。
【００３４】
また、クロック信号ＣＬＫが中間電位レベルにて緩やかに変化しているような状態においても、第１の実施例と同様に出力端子２４の電位はほぼグランドレベルで安定し、クロックの誤検出を防止することが出来る。
【００３５】
さらに、前記第１の実施例と同様にあるカットオフ周波数よりも高い周波数のクロック信号ＣＬＫだけを検出するフィルタ機能を有する。つまり、どこまで低い周波数のクロックを検出するかを、設計定数最適化によって、非常に低い周波数帯域も含めて任意に設定することができる。
【００３６】
さらに、入力端子２１はＧＮＤの電位と等しいので、スタンバイモードで電力を消費しないという特徴を持つ。
【００３７】
最後に、実施例１では、出力信号Ｔ２４がクロック検出レベルまで到達しても、ダイオード１２の動作時に発生する順電圧に伴い、出力信号Ｔ２４の電圧はその順電圧分だけ低下してしまう。より低電圧時で動作させたい時など、この現象が無視できない場合については、特にこの実施例３が有効である。整流素子として電界効果トランジスタを用いクロックの波高値と同じゲート電圧で電界効果トランジスタを制御することにより、ダイオードの順電圧に伴う出力端子の電圧低下を招くことがないので、実施例１で述べたクロック検出回路よりもダイオードの順電圧分だけ低電圧化できる。
【００３８】
なお、実施例３ではＮ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２を用いて説明したが、Ｎ型ＭＯＳトランジスタ４１をＰ型ＭＯＳトランジスタとし、Ｐ型ＭＯＳトランジスタ４２をＮ型ＭＯＳトランジスタとし、各電界効果トランジスタのドレインをノード２５に接続する構成とし、クロック入力信号ＣＬＫや反転クロック入力信号ＣＬＫＢの電位関係をグランドレベルに対して反転させれば、負の出力信号Ｔ２４を得ることもできる。
【００３９】
この構成の場合の動作について図７を用いて説明する。初めに、クロック信号入力端子２３のクロック信号ＣＬＫがＬレベルの時（０Ｖからある値−Ｖ０に立ち下がった時）、Ｐ型ＭＯＳトランジスタ４２がＯＦＦし、Ｎ型ＭＯＳトランジスタ４１がＯＮするような反転クロック信号ＣＬＫＢを反転クロック信号入力端子２６に入力する。一方、クロック信号入力端子２３のクロック信号ＣＬＫがＨレベルの時（−Ｖ０から０Ｖに立ち上がった時）、Ｐ型ＭＯＳトランジスタ４２がＯＮし、Ｎ型ＭＯＳトランジスタ４１がＯＦＦするような反転クロック信号ＣＬＫＢを反転クロック信号入力端子２６に入力するような構成とする。ここで、反転クロック信号は、Ｈレベルがグランドレベルであり、Ｌレベルは、Ｎ型ＭＯＳトランジスタ４１がＯＦＦできるように、クロック信号の波高値以上の電位差を持つ（−Ｖ０よりもさらにマイナス側の値）ことが必要である。前記構成により、出力端子２４から入力端子２１に電荷が転送され、クロック検出状態となる。
【００４０】
また、クロックが入力されないスタンバイ状態時において電力を消費しない。さらに、入力されるクロック信号ＣＬＫは、任意の電位レベルのものでよく、クロック検出回路の用途が限定されにくい。
【００４１】
また、電源投入時等の過渡的な不安定状態時における中間電位の信号が入力された場合においても誤動作を防止できる。さらに、低電圧でもクロック検出動作が行える。そして、設計定数を最適化することにより、クロックの周期が長いクロック信号ＣＬＫの場合においても誤動作せず、あるカットオフ周波数よりも高い周波数のクロック信号ＣＬＫだけを検出するフィルタ機能を有している。なお、本発明の構成で異なるカットオフ周波数を持つ２つのクロック検出回路を用いれば、高いカットオフ周波数の方の検出信号を反転した上で２つの検出信号の論理和をとることで、任意周波数帯域のクロック信号ＣＬＫを検出することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明のクロック検出回路の第１の実施例の回路図である。
【図２】本発明のクロック検出回路の第１の実施例の回路図である。
【図３】本発明のクロック検出回路の第１の実施例における動作を示したタイミング図である。
【図４】本発明のクロック検出回路の第２の実施例の回路図である。
【図５】本発明のクロック検出回路の第２の実施例の回路図である。
【図６】本発明のクロック検出回路の第３の実施例の回路図である。
【図７】本発明のクロック検出回路の第３の実施例の回路図である。
【図８】本発明のクロック検出回路の第３の実施例における動作を示したタイミング図である。
【図９】従来のクロック検出回路の回路図である。
【図１０】従来のクロック検出回路の動作を示したタイミング図である。
【符号の説明】
【００４３】
２１        入力端子
２３、３７  クロック信号入力端子
２４、３８  出力端子
２５        (整流素子間の)ノード
２６        反転クロック信号入力端子
【図１】
2006311182.tif 000003
【図２】
2006311182.tif 000004
【図３】
2006311182.tif 000005
【図４】
2006311182.tif 000006
【図５】
2006311182.tif 000007
【図６】
2006311182.tif 000008
【図７】
2006311182.tif 000009
【図８】
2006311182.tif 000010
【図９】
2006311182.tif 000011
【図１０】
2006311182.tif 000012