(57)【要約】【課題】  貫通電極用の貫通孔の形成時間を短縮化することで生産性を向上させた半導体チップの製造方法を提供する。【解決手段】  まず、第１の絶縁膜３をマスク部材としてシリコン基板１の上面側に第１のトレンチ７ａを例えばボッシュプロセスを用いて形成する。次に、第２の絶縁膜５をマスク部材としてシリコン基板１の裏面側に、第１のトレンチ７ａに連通する第２のトレンチ７ｂを同じくボッシュプロセスを用いて形成する。そして、これにより形成された貫通孔８内に絶縁膜を形成した後、その貫通孔８内に導電性材料を充填して貫通電極２を形成する。【選択図】  図２
2006012889.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を貫通する貫通電極を有する半導体チップの製造方法であって、
半導体基板の一方の面から異方性エッチングにて第１のトレンチを形成する工程と、
前記半導体基板の前記一方の面の反対側の面から、異方性エッチングにて、前記第１のトレンチに連通する第２のトレンチを形成する工程と、
前記第１のトレンチと前記第２のトレンチとが連通することによって形成された貫通孔の内壁面に絶縁性材料からなる絶縁膜を形成する工程と、
前記絶縁膜が形成された前記貫通孔内に導電性材料を充填して前記貫通電極を形成する工程を有する半導体チップの製造方法。
【請求項２】
前記半導体基板上に半導体素子を形成する工程をさらに有し、
前記第１のトレンチを形成する工程は、前記半導体素子が形成される側の面の反対側の面から前記第１のトレンチを形成することを含み、
前記第２のトレンチを形成する工程は、前記半導体素子が形成される側の面から前記第２のトレンチを形成することを含む、請求項１に記載の半導体チップの製造方法。
【請求項３】
前記第１のトレンチの深さ寸法と、前記第２のトレンチの深さ寸法とがほぼ同一である、請求項１または２に記載の半導体チップの製造方法。
【請求項４】
前記第１のトレンチの深さ寸法は、前記第２のトレンチの深さ寸法よりも大きい、請求項２に記載の半導体チップの製造方法。
【請求項５】
前記半導体素子を形成する工程は、前記第１のトレンチを形成する工程と前記第２のトレンチを形成する工程との間に行われる、請求項２から４のいずれか１項に記載の半導体チップの製造方法。
【請求項６】
前記第２のトレンチを形成する工程は、先に形成された前記第１のトレンチを基準として前記半導体基板の位置合せを行うことを含む、請求項１から５のいずれか１項に記載の半導体チップの製造方法。
【請求項７】
前記第１のトレンチを形成する工程および前記第２のトレンチを形成する工程は、ボッシュプロセスによるエッチングまたはプラズマエッチングを利用してトレンチを形成することを含む、請求項１から６のいずれか１項に記載の半導体チップの製造方法。
【請求項８】
請求項１から７のいずれか１項に記載の製造方法によって製造された複数の半導体チップを、前記半導体チップ同士がそれぞれの前記貫通電極を介して電気的に接続されるように積層する工程を有する半導体装置の製造方法。
【請求項９】
半導体基板を貫通する貫通電極を有する半導体チップであって、
前記貫通電極は、前記半導体基板の一方の面から異方性エッチングにて形成された第１のトレンチと、前記一方の面の反対側の面から異方性エッチングにて形成された第２のトレンチとが連通することによって形成された貫通孔内に設けられている半導体チップ。
【請求項１０】
請求項９に記載の半導体チップが複数積層され、前記半導体チップ同士がそれぞれの貫通電極を介して電気的に接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を貫通する貫通電極を有する半導体チップを製造する方法に関する。また、本発明は、そのような半導体チップが積層された半導体装置を製造する方法に関する。
【背景技術】
【０００２】
近年、多機能・高機能の半導体集積回路の小型化・高密度化を図るためにさまざまな半導体装置が提案されている。その中で半導体素子の微細化技術や多層配線技術などにより半導体チップをより小型化・高密度化するだけではなく、半導体チップそのものを多数積層し、それらを電気的に接続した３次元半導体集積回路装置なども提案されるようになってきた。
【０００３】
図８は、そのような半導体装置の一例を示す断面図である。
【０００４】
図８に示すように、半導体装置１５０は積層された３つの半導体チップ１２１〜１２３を有しており、チップ同士は異方性導電膜１０６によって接合されている。なお、各半導体チップ１２１〜１２３はいずれも略同一の構成となっており、以下、半導体チップ１２１を例として説明する。
【０００５】
半導体チップ１２１は、例えばその基板上面に不図示の半導体素子や配線層（不図示）が形成されたシリコン基板１０１と、基板上面の配線層に電気的に接続されると共に、チップ同士を電気的に接続するための導電性部材１１０とを有している。
【０００６】
導電性部材１１０は、シリコン基板１０１を貫通した状態に形成された貫通電極１０２と、シリコン基板１０１の上面側および裏面側にそれぞれ形成され、貫通電極１０２と電気的に接続された突起電極１０４ａ、１０４ｂとで構成されている。
【０００７】
シリコン基板１０１の上面側および裏面側には、それぞれ、シリコン基板１０１と導電性部材１１０とを絶縁するための第１の絶縁膜１０３および第２の絶縁膜１０５が形成されている。
【０００８】
このように構成された半導体チップ１２１〜１２３は、シリコン基板１０１の厚さ方向に重ねられ、チップ同士は導電性部材１１０および異方性導電膜１０６によって電気的に接続される。
【０００９】
次に、上記のような半導体チップの製造方法について、図９を参照して説明する。
【００１０】
まず、図９（ａ）に示すように、シリコン基板１０１を用意して、その上面に半導体素子（不図示）や配線層（不図示）を形成した後、シリコン基板１０１の上面を覆うように第１の絶縁膜１０３を形成する。
【００１１】
次いで、図９（ｂ）に示すように、第１の絶縁膜１０３のパターニングを行い、第１の絶縁膜１０３にマスク用のマスク開口部１０３ａを形成する。
【００１２】
次いで、図９（ｃ）に示すように、第１の絶縁膜１０３をマスク部材として、シリコン基板１０１を上面側からエッチングする。これにより、シリコン基板１０１の一部が除去されて所定の深さ寸法のトレンチ１０７が形成される。
【００１３】
次いで、図９（ｄ）に示すように、シリコン基板１０１を裏面側から研削し、トレンチ１０７を裏面側に開口させることにより、シリコン基板１０１を貫通する貫通孔１０８を形成する。
【００１４】
次いで、図９（ｅ）に示すように、例えばＣＶＤ法などにより、シリコン基板１０１の裏面全体および貫通孔１０８の内壁面に第２の絶縁膜１０５を形成する。なお、図９では、第２の絶縁膜１０５のうちシリコン基板１の裏面に形成されたもののみを示し、貫通孔１０８の内壁面に形成されたものは図示していない。
【００１５】
次いで、図９（ｆ）に示すように、例えば金属などの導電性材料からなる導電性部材１１０ｚを、メッキ、スパッタ、ＣＶＤ法などを用いて形成する。導電性部材１１０ｚは、貫通孔１０８内に充填される共に、第１の絶縁膜１０３および第２の絶縁膜１０５のそれぞれを覆うように形成されている。
【００１６】
次いで、図９（ｇ）に示すように、第１の絶縁膜１０３および第２の絶縁膜１０５上に形成された導電性部材１１０ｚをパターニングすることで、各絶縁膜１０３、１０５から突起した形態の突起電極１０４ａ、１０４ｂが形成され、これにより、貫通電極１０２と突起電極１０４ａ、１０４ｂとで構成される導電性部材１１０が形成される。
【００１７】
以上の工程により、１つの半導体チップ１２１が製造される。また、同様の工程で製造した半導体チップ１２１〜１２３を異方性導電膜１０６を介して貼り合わせて積層していくことで、図８に示したような半導体装置１５０が製造される。
【００１８】
次に、図９（ｃ）の工程で説明したトレンチ１０７に関し、その形成方法についてより詳細に説明する。
【００１９】
上述したような製造方法においては、トレンチ１０７を基板裏面側に開口させて貫通孔１０８を形成するものであるため、トレンチ１０７の形成にあたっては数十〜数百μｍオーダーの深さ寸法でシリコン基板１０１をエッチングする必要がある。このエッチングのための方法としては、ＴＭＡＨやＫＯＨを用いたウェットエッチングと、プラズマを用いたドライエッチングとの２通りがある。
【００２０】
これら２つの方法を比較すると、まずウェットエッチングは、バッチ処理が可能であるためスループットの点ではドライエッチングより有利である。しかし、エッチングされる形状がシリコンの結晶方位に依存するため、素子の微細化を図るという点では不利である。
【００２１】
例えば、ＴＭＡＨを用いて結晶方位＜１００＞面のシリコン基板を上面側からエッチングする場合、トレンチの内壁は約５５°の順テーパ角となる。すなわち、トレンチは、基板上面側から裏面側に向かって先細りとなるような形状に形成される。トレンチがこのような形状となることは、トレンチ同士の間隔、言い換えれば貫通電極同士の間隔を狭めることができない点で不利である。
【００２２】
また、例えば厚さ６２５μｍのシリコン基板の裏面に１００μｍ角の開口部を設けるためには、ＴＭＡＨを用いて基板上面側から裏面側へエッチングを行なう場合に、上面での開口部は８７５μｍ角としなければならない。したがって、貫通電極同士の間隔を、例えば９７５μｍ以上とらなければならなくなる。また、上面でも開口部が１００μｍ角の場合では、上面からの深さ寸法が７１．４μｍのところでエッチングが止まってしまい、それ以上深く掘り進むことはできなくなる。
【００２３】
一方、ドライエッチングでは、枚葉処理しかできないものの上記のようなテーパ形状を生じることなくエッチングを行うことができるため、素子の微細化を図るという点では有利である。また、トレンチの内壁を仮にテーパ形状とする場合に、ウェットエッチングでは使用する基板の結晶方位によってそのテーパ角が決まってしまうが、ドライエッチングではエッチングのパラメータを変更することにより、テーパ角を制御することが可能である。
【００２４】
ドライエッチングによるシリコンの代表的な深堀り方法としてボッシュプロセスがある（特許文献１参照）。これは、ＳＦ6ガスを用いたプラズマエッチングの工程と、Ｃ4Ｆ8ガスを用いてフロローカーボン系ポリマーをトレンチの内壁面に保護膜として堆積させるプラズマデポジションの工程とを交互に繰り返すことで、シリコンの高速異方性エッチングを可能としたプロセスである。ボッシュプロセスでは、条件次第で例えば２０μｍ／ｍｉｎ以上のエッチング速度を実現することができ、しかも内壁が基板面に対して垂直なトレンチ形状を得ることができる。
【特許文献１】米国特許第５５０１８９３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、上記したボッシュプロセスの製造方法では、以下に示す問題点があった。
【００２６】
すなわち、ボッシュプロセスでは、深いトレンチを形成するためにエッチングを進めていくと、次第にエッチング速度は遅くなっていき、場合によってはエッチングがそれ以上進行しなくなることもある。これは、トレンチが深くなるにつれてエッチングに寄与するＦラジカルの入射角度の範囲が狭くなり、トレンチの底面に到達するＦラジカルの密度が低下してしまうためである。シリコン基板に対して上記のような貫通孔を形成するためには、前述の通り、深さ寸法が数百μm程度のトレンチを形成するエッチングが必要になるが、エッチング速度がしだいに低下していくため、エッチングに要する時間が長くなってしまい、結果的には生産性の低下を招いてしまう。
【００２７】
また、このようにエッチング時間が長くなれば、マスク部材の膜厚を、長時間のエッチングに耐えうる程度に厚くする必要がある。例えば、シリコンの熱酸化膜（マスク部材）とシリコンとのエッチング選択比を１：１００程度と仮定すると、３００μｍの深さ寸法のトレンチを形成するには、計算上、マスク部材の厚さを３μm以上とする必要がある。マスク部材の膜厚が厚くなれば、シリコン基板表面の積層膜の内部応力が増大するため、場合によっては、クラックを発生するなどの不具合を招くおそれがある。一方、長時間のエッチングに耐えうるようにマスク部材の膜質を緻密にすることで膜厚を薄くすることは可能である。しかし、そのような緻密な膜は薄くてもその内部応力は大きくなるため、結局、上記と同様の不具合を招くおそれがある。
【００２８】
また、トレンチの深さを浅くして生産性を向上させることも考えられるが、トレンチを浅くした場合では、貫通孔を設けるためにシリコン基板をより薄くまで研削しなければならず、シリコン基板が薄層化してしまい機械的強度が低下する。したがって、シリコン基板の上面側のデバイス面に積層された絶縁膜などによってシリコン基板に反りが生じたり、小さな力が加わるだけで容易に割れてしまったりすることとなる。
【００２９】
本発明は上記のような課題に鑑みてなされたものであり、その目的は、貫通電極用の貫通孔の形成時間を短縮化することで生産性を向上させた半導体チップの製造方法を提供することにある。また、本発明の他の目的は、そのような製造方法を利用した本導体装置の製造方法を提供することにある。さらに本発明の他の目的は、上記のような製造方法を用いることによって信頼性を向上させた半導体チップおよび半導体装置を提供することにある。
【課題を解決するための手段】
【００３０】
上記目的を達成するため、本発明の半導体チップの製造方法は、半導体基板を貫通する貫通電極を有する半導体チップの製造方法であって、半導体基板の一方の面から異方性エッチングにて第１のトレンチを形成する工程と、前記半導体基板の前記一方の面の反対側の面から、異方性エッチングにて、前記第１のトレンチに連通する第２のトレンチを形成する工程と、前記第１のトレンチと前記第２のトレンチとが連通することによって形成された貫通孔の内壁面に絶縁性材料からなる絶縁膜を形成する工程と、前記絶縁膜が形成された前記貫通孔内に導電性材料を充填して前記貫通電極を形成する工程を有するものである。
【００３１】
また、本発明の半導体装置の製造方法は、上記半導体チップの製造方法によって製造された複数の半導体チップを、前記半導体チップ同士がそれぞれの前記貫通電極を介して電気的に接続されるように積層して半導体装置とするものである。
【００３２】
また、本発明の半導体チップは、上記本発明の製造方法によって製造可能であり、貫通電極が、前記半導体基板の一方の面から異方性エッチングにて形成された第１のトレンチと、前記一方の面の反対側の面から異方性エッチングにて形成された第２のトレンチとが連通することによって形成された貫通孔内に設けられているものである。そして、本発明の半導体装置は、そのような半導体チップを積層して構成されるものである。
【００３３】
上記本発明の製造方法によれば、半導体基板の一方の面から第１のトレンチを形成し、その反対側の面から第２のトレンチを形成することで、半導体基板を貫通する貫通孔が形成されるものであるため、片面側からのみのエッチングを行うと共に半導体基板を反対側から研削することで貫通孔を形成する従来の製造方法と比較して、貫通孔を形成するための時間が短縮化する。
【００３４】
また、本発明の半導体チップは、上記本発明の製造方法で製造されるものであり、従来の方法と比較して、貫通孔を形成するために行うチップのデバイス面側に対するエッチングが少なくて済むため、エッチングによるデバイス（半導体素子）への悪影響が低減する。また、本発明の製造方法は、貫通孔を形成するために基板を研削して薄膜化するものではないため、半導体基板の厚さが十分に確保され、機械的強度が低下することもない。そして、そのような半導体チップを用いて製造される本発明の半導体装置は、本発明の半導体チップの上記のような効果により、結果的に高信頼性なものとなる。
【発明の効果】
【００３５】
上述したように、半導体チップおよび半導体装置を製造するための本発明の製造方法によれば、半導体基板の一方の面から形成したトレンチとその反対側の面から形成したトレンチとを連通させて貫通孔を形成するものであるため、貫通孔を形成するための時間が短縮化し、結果的に半導体チップおよび半導体装置を生産性よく製造することが可能となる。また、そのような方法によって製造された本発明の半導体チップは、エッチングによるデバイスの損傷が抑えられ、機械的強度も十分に確保された高信頼性なものとなり、そのような半導体チップを用いる本発明の半導体装置も結果的に高信頼性なものとなる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について図面を参照して説明する。
【００３７】
（第１の実施形態）
図１は、本発明の第１の実施形態による製造方法で製造される半導体装置の一例を示す断面図である。図２は、本発明の第１の実施形態による半導体チップの製造方法を説明するための図である。
【００３８】
図１に示す半導体装置５０は、図８に示した半導体装置１５０とほぼ同一の構成となっている。すなわち、半導体装置５０は、異方性導電膜６を用いて接合されて積層された３つの半導体チップ２０ａ〜２０ｃ（以下、半導体チップ２０という）を有している。また、各半導体チップ２０は導電性部材１０および異方性導電膜６を介して互いに電気的に接続されている。
【００３９】
１つの半導体チップ２０を例に挙げてその構成について以下に説明する。
【００４０】
半導体チップ２０は、その上面側がデバイス面となっており、図示しないが、シリコン基板１の上面には半導体素子やそれに電気的に接続された配線層が形成されている。また、半導体チップ２０は導電性材料からなる導電性部材１０を有しており、この導電性部材１０は、シリコン基板１を貫通した状態に形成された貫通電極２と、シリコン基板１の上面側および裏面側にそれぞれ形成された突起電極４ａ、４ｂとで構成されている。
【００４１】
なお、図示する構成では貫通電極２が１つしか形成されてないが、複数の貫通電極２が形成されていてもよい。
【００４２】
貫通電極２の外周面の形状、言い換えれば、シリコン基板１に設けた貫通孔８（図２参照）の内壁面の形状が、図示するように凹凸形状となっているのは後述するようにボッシュプロセスを利用して貫通孔８を設けたためである。なお、図１は、この凹凸形状を誇張して模式的に示したものであり、実際にはより平坦なものとなっている。
【００４３】
図８に示した半導体装置１５０と同じように、シリコン基板１の上面と突起電極４ａとの間には、シリコン基板１と突起電極４ａとを絶縁するための第１の絶縁膜３が形成されており、また、シリコン基板１の裏面と突起電極４ｂとの間には、同じくシリコン基板１と突起電極４ｂとを絶縁するための第２の絶縁膜５が形成されている。また、図示しないが、貫通電極２の周りにも、貫通電極２とシリコン基板１とを絶縁するための第３の絶縁膜が形成されている。導電性部材１０はこのように、絶縁膜によってそのほとんどの部位がシリコン基板１と絶縁された状態となっているが、図示しない接続部では部分的にシリコン基板１上面の配線層（不図示）と電気的に接続されており、これにより外部からの電力をシリコン基板１上に形成された半導体素子（不図示）に供給できるようになっている。
【００４４】
次に、図２を参照して本実施形態による半導体チップの製造方法について説明する。
【００４５】
まず、図２（ａ）に示すように、シリコン基板１を用意して、基板上面に半導体素子（不図示）や配線層（不図示）を形成した後、シリコン基板１の上面全体を覆うように第１の絶縁膜３を形成する。
【００４６】
次いで、図２（ｂ）に示すように、第１の絶縁膜３のパターニングを行い、第１の絶縁膜３にマスク用のマスク開口部３ａを形成する。これにより、シリコン基板１の上面の一部が露出される。
【００４７】
次いで、図２（ｃ）に示すように、第１の絶縁膜３をマスク部材として、シリコン基板１を上面側からエッチングし、その深さ寸法がシリコン基板１の厚さの半分程度である第１のトレンチ７ａをボッシュプロセスを利用して形成する。
【００４８】
次いで、図２（ｄ）に示すように、シリコン基板１の裏面全体にマスク部材となる第２の絶縁膜５を形成する。この第２の絶縁膜５は、例えば、第１の絶縁膜３を形成する方法と同じ方法を用いて、第１の絶縁膜３と同一の材質で、かつ、同一の膜厚に形成してもよい。
【００４９】
次いで、図２（ｅ）に示すように、第２の絶縁膜５にマスク用のマスク開口部５ａを形成する。このマスク開口部５ａは、その大きさが、上面側のマスク開口部３ａとほぼ同じ大きさとなっており、また、その位置は、シリコン基板１の厚さ方向に投影したときにそれぞれのマスク開口部３ａ、５ａが一致するような位置となっている。
【００５０】
次いで、図２（ｆ）に示すように、第２の絶縁膜５をマスク部材として、例えばボッシュプロセスを利用してシリコン基板１を裏面側からエッチングする。このエッチングにより、第１のトレンチ７ａの底面と連通する第２のトレンチ７ｂが形成され、最終的に第１および第２のトレンチ７ａ、７ｂからなる貫通孔８が形成される。貫通孔８が形成されたら、貫通孔８の内壁面にシリコン基板１と貫通電極２とを絶縁するための第３の絶縁膜（不図示）を形成する。
【００５１】
次いで、図２（ｇ）に示すように、金属などの導電性材料からなる導電性部材１０ｚを、メッキ、スパッタ、またはＣＶＤ法などを用いて形成する。導電性部材１０ｚは、貫通孔８内に充填されると共に、第１の絶縁膜３および第２の絶縁膜５のそれぞれの全面を覆うように形成される。このように、貫通孔８内に導電性材料が充填されることにより、その導電性材料が貫通電極２となる。
【００５２】
次いで、図２（ｈ）に示すように、第１の絶縁膜３上および第２の絶縁膜５上に形成された導電性部材１０ｚのそれぞれをパターニングすることで、各絶縁膜３、５から突起した形態の突起電極４ａ、４ｂが形成され、最終的に、貫通電極２と突起電極４ａ、４ｂとで構成される導電性部材１０が形成される。
【００５３】
上記一連の工程により、半導体チップ２０が製造される。
【００５４】
このようにして製造された半導体チップ２０を、異方性導電膜６を介してチップ同士が電気的に接続されるように積層することによって図１の半導体装置５０が製造される。
【００５５】
なお、第１の絶縁膜３および第２の絶縁膜５は、絶縁部材として用いられる他にも、上述のようにエッチング時のマスク部材としても用いられるものであるため、エッチングに対してある程度耐性のある材質であることが必要であり、特にその膜厚は、トレンチ７ａ、７ｂを形成し終わるまでの間に絶縁膜３、５がエッチングによって除去されてしまうことのない程度の厚さとされていることが必要である。
【００５６】
また、トレンチ７ａ、７ｂは、その内径がほぼ同一となっているものに限られるものではなく、第１のトレンチ７ａの内径と第２のトレンチ７ｂの内径とが異なっていてもよい。この場合、絶縁膜３、５にそれぞれ形成するマスク開口部３ａ、５ａの大きさを変更してトレンチ７ａ、７ｂの内径形状を変更すればよい。
【００５７】
（実施例１）
本発明の第１の実施形態による製造方法のより具体的な例について、図２（ａ）〜（ｈ）に示した工程に対応させながら以下に説明する。
【００５８】
（ａ）シリコン基板１として、直径１５０ｍｍ、厚さ６２５μｍのシリコンウェハを用意した。そして、第１の絶縁膜３として、プラズマＣＶＤ法を用いて厚さ４μｍのプラズマ酸化膜を形成した。このときの条件は、基板温度３８０℃、圧力１．８Ｔｏｒｒ、ＳｉＨ4＝２５０ｃｃ／ｍｉｎ、Ｎ2Ｏ＝１２００ｃｃ／ｍｉｎ、Ｎ2＝４０００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力１８００Ｗとし、成膜速度は４１００Å／ｍｉｎであった。
【００５９】
（ｂ）マスク開口部３ａは、プラズマ酸化膜（第１の絶縁膜３）を部分的にエッチングすることで形成した。このときのエッチング条件は、基板温度２５℃、圧力０．５Ｔｏｒｒ、ＣＦ4＝２０ｃｃ／ｍｉｎ、ＣＨＦ3＝２５ｃｃ／ｍｉｎ、Ａｒ＝３００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力８００Ｗとし、エッチング速度は５０００Å／ｍｉｎであった。
【００６０】
（ｃ）第１のトレンチ７ａは、デポジションとエッチングとを交互に繰り返すボッシュプロセスを用いて形成した。このときの条件は、基板温度２３℃、圧力３．１Ｐａ、Ｃ4Ｆ8＝２００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力２８００Ｗのデポジションと、基板温度２３℃、圧力８．３Ｐａ、ＳＦ6＝７５０ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力２８００Ｗのエッチングとを、２ｓｅｃ／７ｓｅｃのサイクルで６８ｍｉｎにわたって行った。その結果、深さ寸法が３１５μｍで、内壁がシリコン基板１の基板面に対して垂直な第１のトレンチ７ａを得た。また、このとき、シリコンとプラズマ酸化膜（第１の絶縁膜３）との選択比は１５０：１であり、プラズマ酸化膜は厚さ０．９μmが残った。
【００６１】
（ｄ）（ｅ）（ｆ）上記（ａ）〜（ｃ）と同様の工程および同様の条件により、第２の絶縁膜５、マスク開口部５ａ、および第２のトレンチ７ｂを形成し、貫通孔８を形成した。第２のトレンチ７ｂは、第１のトレンチ７ａと同様、その内壁がシリコン基板１の基板面に対して垂直となっており、したがって、最終的に形成された貫通孔８の内壁も基板面に対して垂直なものとなった。その後、第３の絶縁膜（不図示）として、プラズマＣＶＤ法を用いて厚さ１μｍのプラズマ酸化膜を貫通孔８の内壁面に形成した。このときの成膜条件は、基板温度４００℃、圧力８．２Ｔｏｒｒ、ＴＥＯＳ／Ｈｅ＝１６００ｃｃ／ｍｉｎ、Ｏ2＝５５０ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力７００Ｗとし、成膜速度は６５００Å／ｍｉｎであった。
【００６２】
（ｇ）導電性部材１０ｚとして、電解メッキ法でＣｕを成膜した。このときの成膜条件は、溶液温度２５℃、電流密度１８ｍＡ／ｃｍ2、電極間距離２０mmとした。
【００６３】
（ｈ）導電性部材１０ｚとして形成したＣｕのパターニングを行って、導電性部材１０を形成した。
【００６４】
以上一連の工程により、実施例１として半導体チップ２０を製造した。
【００６５】
ボッシュプロセスでは、デポジションとエッチングとを一定周期で交互に繰り返してシリコンの異方性エッチングを行うものであるため、この周期に応じてトレンチ７ａ、７ｂの内壁には微小な凹凸が形成される。また、ボッシュプロセスでは深く掘り進むにつれてエッチング速度が低下し、また、これに応じてトレンチ７ａ、７ｂの内壁の凹凸形状も変化していく。この変化とは、凹凸の周期は変化しないが、凹凸の高さが低くなっていくものである。このためトレンチ底面の近傍では、開口部近傍に比べて内壁の凹凸が目立たなくなり、ほぼ鏡面に近い形状となる。
【００６６】
なお、本実施例では具体例として種々の数値（例えばエッチング条件やトレンチの深さ寸法などの数値）を挙げているが、いずれもここに挙げた数値のみに限定されず、目的に応じて自由に選択することが可能である。
【００６７】
以上説明したように本実施形態の製造方法によれば、シリコン基板１の一方の面から第１のトレンチ７ａを形成し、その反対側の面から第２のトレンチ７ｂを形成することで貫通孔８が形成されるものであるため、図９を参照して説明した従来の製造方法と比較して貫通孔８の形成時間が短縮化する。この理由は、トレンチ７ａ、７ｂの深さ寸法はいずれもほぼ基板厚さの半分程度であり、ボッシュプロセスを利用してエッチングを行ったとしてもＦラジカルの密度低下に起因して生じるエッチング速度の低下の影響を受けにくいためである。
【００６８】
また、貫通孔８を形成するためのエッチングは基板両面側からそれぞれ行われるものであるので、片面側からのみエッチングするものと比較してそれぞれのマスク部材（第１の絶縁膜３、第２の絶縁膜５）の膜厚を薄くすることができる。
【００６９】
また、本実施形態の製造方法によれば、シリコン基板１が比較的厚いものであっても貫通孔８を形成することが可能であり、また、図９の従来方法のように裏面側の研削を行うものでもないため、シリコン基板１の厚さを十分に確保することができ、半導体チップ２０の機械的強度の低下を招くこともない。
【００７０】
（第２の実施形態）
図３は、本発明の第２の実施形態による製造方法で製造される半導体装置の一例を示す断面図である。図４は、本発明の第２の実施形態による半導体チップの製造方法を説明するための図である。
【００７１】
図３の半導体装置５１は、図１の半導体装置５０と比較すると貫通電極１２の形状が変更されている点で相違している。その他の構成は図１の半導体装置５０と同様となっているため、同一機能の構造部には図１と同一の符号を付しその説明を省略する。
【００７２】
第１の実施形態（実施例１）では上面側の第１のトレンチ７ａおよび裏面側の第２のトレンチ７ｂをそれぞれボッシュプロセスを利用して形成する方法について説明したが、本発明はそれに限らず、例えばＳＦ6／Ｏ2ガスによるプラズマエッチングを利用してトレンチを形成してもよい。
【００７３】
ＳＦ6／Ｏ2ガスによるプラズマエッチングでは、トレンチの内壁面は鏡面状となり、ボッシュプロセスでみられるような凹凸は発生しない。また、エッチングプロセスのパラメータを変更することで、トレンチ内壁のテーパ角を変化させることが可能である。したがって、本実施形態のトレンチは図示するように基板中心部に向かって先細りとなるような形状、言い換えれば、基板中心部に向かって開口の口径が徐々に小さくなっていくような形状となっているが、逆に、基板中心部に向かって開口の口径が徐々に大きくなるような形状のトレンチを形成することも可能である。
【００７４】
次に、図４を参照して本実施形態による半導体チップの製造方法について説明する。なお、第１の実施形態の製造方法と同様の工程についてはその詳細な説明を省略し、また、基板の両側からそれぞれトレンチを形成して貫通孔とする点でも第１の実施形態の製造方法と共通しているので、全体としての説明も簡単に行う。
【００７５】
図４に示す第２の実施形態の製造方法は、以下の通りである。
（ａ）シリコン基板１の上面に第１の絶縁膜３を形成し、マスク開口部３ａを形成する。
（ｂ）第１の絶縁膜３をマスク部材として基板上面側からプラズマエッチングを行い第１のトレンチ１７ａを形成する。なお、第１のトレンチ１７ａの深さ寸法は、シリコン基板１の厚さの半分程度となっている。
（ｃ）シリコン基板１の裏面に、上記（ａ）と同様の工程で第２の絶縁膜５を形成する。
（ｄ）第２の絶縁膜５にマスク開口部５ａを形成する。
（ｅ）基板裏面側から、上記（ｃ）と同様の工程で第２のトレンチ１７ｂを形成し、貫通孔１８を形成する。そして、貫通孔１８内に第３の絶縁膜（不図示）を形成する。
（ｆ）導電性部材１１ｚを形成する。
（ｇ）導電性部材１１ｚをパターンニングし、貫通電極１２と突起電極４ａ、４ｂとからなる導電性部材１１を形成する。
【００７６】
以上一連の工程により、半導体チップ２１が製造される。
【００７７】
ＳＦ6／Ｏ2ガスを用いたプラズマエッチングは、トレンチを深く掘り進んだ際にエッチング速度が低下する度合いがボッシュプロセスに比べて大きい。したがって、プラズマエッチングプロセスを本発明に適用することによる貫通孔形成工程の短時間化の効果は、ボッシュプロセスを適用した場合よりも大きいものとなる。
【００７８】
（実施例２）
本発明の第２の実施形態による製造方法のより具体的な例について以下に説明する。なお、本実施形態と第１の実施形態との相違点は、トレンチをボッシュプロセスではなくてＳＦ6／Ｏ2系のエッチングで形成する点であり、その他の工程や各構造部の材質等は実施例１と同様であるためその説明は省略し、本実施形態の特徴的な工程である図４（ｂ）、（ｅ）についてのみ説明する。
【００７９】
（ｂ）第１のトレンチ１７ａは、ＳＦ6／Ｏ2ガスによるプラズマエッチングにより形成した。このときのエッチング条件は、基板温度−１００℃、圧力２．０Ｐａ、ＳＦ6＝５５ｃｃ／ｍｉｎ、Ｏ2＝３０ｃｃ／ｍｉｎ、２．５ＧＨｚの高周波出力８００Ｗ、８００ｋＨｚのバイアス低周波４５Ｗとした。その結果、深さ寸法３５０μｍの第１のトレンチ１７ａを得た。また、トレンチの内壁のテーパ角は基板面に対して９１度であった。また、このとき、シリコンとプラズマ酸化膜（第１の絶縁膜３）との選択日は３５０：1であり、プラズマ酸化膜は厚さ２μｍが残った。
【００８０】
（ｅ）上記（ｂ）と同様の工程により、第２のトレンチ１７ｂを形成し貫通孔１８形成した。貫通孔１８の断面形状は、基板の厚さ方向において、シリコン基板１の上面側と裏面側とで対称な形状となった。
【００８１】
なお、本実施例では具体例として種々の数値（例えばエッチング条件、テーパ角、トレンチ深さ寸法の数値など）を挙げているが、いずれもここに挙げた数値のみに限定されず、目的に応じて自由に選択することが可能である。
【００８２】
（第３の実施形態）
図５は、本発明の第３の実施形態による半導体チップの製造方法を説明するための図である。
【００８３】
上述した２つの実施形態はいずれも、まず、基板上面側（デバイス面側）の第１のトレンチ７ａ、１７ａを先に形成するものであったが、本発明はそれに限らず、裏面側の第２のトレンチを先に形成するものであってもよい。なお、本実施形態の製造方法は、第１の実施形態の製造方法において第１のトレンチ７ａ（図２参照）の形成工程と第２のトレンチ７ｂの形成工程の順番を入れ替えたものであり、その他の工程や各構造部の材質等は第１の実施形態と同様である。
【００８４】
図５に示す第３の実施形態の製造方法は、以下の通りである。
（ａ）シリコン基板１の裏面に第２の絶縁膜５を形成し、マスク開口部５ａを形成する。
（ｂ）第２の絶縁膜５をマスク部材として、ボッシュプロセスによるエッチングを行って基板裏面側に第２のトレンチ７ｂを形成する。
（ｃ）シリコン基板１の上面に第１の絶縁膜３を形成する。
（ｄ）第１の絶縁膜３にマスク開口部３ａを形成する。
（ｅ）第１の絶縁膜３をマスク部材として、ボッシュプロセスによるエッチングを行って基板上面側に第１のトレンチ７ａを形成し、貫通孔８を形成する。そして、貫通孔８内に第３の絶縁膜（不図示）を形成する。
（ｆ）導電性部材１０ｚを形成する。
（ｇ）導電性部材１０ｚをパターニングして、貫通電極２と突起電極４ａ、４ｂとからなる導電性部材１０を形成する。
【００８５】
以上一連の工程により、半導体チップ２２が製造される。
【００８６】
なお、シリコン基板１の上面に半導体素子（不図示）を形成する工程は、例えば図５（ｂ）に示す第２のトレンチ７ｂを形成する工程と、図５（ｃ）に示す第１の絶縁膜３を形成する工程との間に行うことが可能である。例えば図２を参照して説明した第１の実施形態による製造方法では、製造工程における初期の工程（図２（ａ）に示す工程）で半導体素子を形成するものであったが、このように、半導体素子形成の工程を第２のトレンチ７ｂを形成した後に行うようにすることによって、半導体素子を形成してから完成に至るまでの工程数が少なくなり、例えばデバイス面に何らかの装置等がぶつかるなどして起こる半導体素子の損傷の発生率を低減することができる。
【００８７】
また、本実施形態では、トレンチ７ａ、７ｂの形成にボッシュプロセスによるエッチングを適用したが、それに限らず、ＳＦ6／Ｏ2ガスによるプラズマエッチングを適用してもよいし、あるいは、ボッシュプロセスおよびプラズマエッチングを組み合わせることも可能である。例えば、第１のトレンチ７ａをボッシュプロセスで形成し、第２のトレンチ７ｂとプラズマエッチングで形成してもよい。
【００８８】
（第４実施形態）
第３の実施形態のように裏面側の第２のトレンチ７ｂを先に形成する場合、第２のトレンチ７ｂを、第１のトレンチ７ａと比較してより深く形成してもよい。
【００８９】
図６は、本発明の第４の実施形態による半導体チップの製造方法を説明するための図である。
【００９０】
本実施形態の製造方法では、図６（ａ）に示すように、第１のトレンチ２７ａの形成に先立って、深さ寸法が第１のトレンチ２７ａと比較して相対的に大きい第２のトレンチ２７ｂを基板裏面側に形成する。
【００９１】
そして、図６（ｂ）に示すように、深さ寸法が相対的に小さい第１のトレンチ２７ａと基板上面側に形成し、貫通孔２８を形成する。
【００９２】
このように、第２のトレンチ２７ｂの深さ寸法を相対的に大きくすることで、第１のトレンチ２７ａの深さ寸法が相対的に小さくなる。したがって、第１のトレンチ２７ａを形成するためのエッチング量が少なくて済むこととなる。エッチング量が少なくて済むということは、例えばエッチング時間が短くて済むということであり、このようにエッチング時間が短縮化することにより基板上面に形成した半導体素子（不図示）に対するエッチングの影響を低減させることができる。したがって、本実施形態の製造方法によれば、半導体素子の特性劣化やそれに伴う歩留りの低下を抑制できる効果が得られる。
【００９３】
（実施例３）
このように深さ寸法が相対的に大きい第２のトレンチ２７ｂを形成するために、例えばボッシュプロセスを利用し、基板温度２３℃、圧力３．１Ｐａ、Ｃ4Ｆ8＝２００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力２８００Ｗのデポジションと、基板温度２３℃、圧力８．３Ｐａ、ＳＦ6＝７５０ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力２８００Ｗのエッチングとを、２ｓｅｃ／７ｓｅｃのサイクルの条件で、８６ｍｉｎにわたってエッチングを行って、深さ寸法４００μｍのトレンチ２７ｂを得た。また、このとき、シリコンとプラズマ酸化膜（第２の絶縁膜５）との選択比は１５０：１であり、プラズマ酸化膜は厚さ０．４μmが残った。なお、本実施例で挙げたエッチング条件やトレンチ深さ寸法など数値は、いずれもここに挙げた数値のみに限定されず、目的に応じて自由に選択することが可能である。
【００９４】
以上、本発明の代表的な製造方法について第１〜第４の実施形態として説明したが、本発明による製造方法においては、例えば上面側の第１のトレンチをアライメントマークとして利用することも可能である。
【００９５】
通常、この種の半導体チップの製造において、マスク露光時にアライメントをとるためには、事前にシリコン基板上にアライメントマークを設けることが行われる。この場合、アライメントマークを高コントラストで識別しやすくするために、基板上に所定の段差を形成してこれをアライメントマークとして利用することが多い。本発明の製造方法で形成されるトレンチは、シリコン基板を深く掘り込んで形成されたものであるため、アライメントマークとして好適に利用することができる。また、アライメントマークがアライメント以外の機能を備えていないのに対して、トレンチをアライメントマークと共通化して利用することは、基板上の限られた面積の中でデバイス領域を有効に活用できる効果がある。さらに、トレンチをアライメントマークとして利用することにより、トレンチを基準にマスクのアライメントがとられるため、このような方法によれば、専用のアライメントマークを設けてそれを基準にアライメントをとっていく方法と比較して、シリコン基板の位置合せ精度を向上できるという効果がある。より具体的には、特に、上面側の第１のトレンチと裏面側の第２のトレンチとの位置合せに対して効果的であり、第１のトレンチを基準としてシリコン基板１を位置決めし、裏面側のマスク開口部を位置精度よく形成することで、第２のトレンチを第１のトレンチに対して位置精度よく形成することが可能となる。
【００９６】
（第５の実施形態）
図７は、本発明の一実施形態による半導体装置の構成を示す断面図である。
【００９７】
図７の半導体装置５２は、２層に積層されたＣＭＯＳセンサチップ２４およびタイミングジェネレータチップ２５を有し、例えばデジタルカメラなどの撮像システムとして用いられるものである。
【００９８】
それぞれのチップ２４、２５は、シリコン基板１を貫通して形成された貫通電極４２と、シリコン基板１の裏面に対して突起するように形成された突起電極４４とで構成される導電性部材４０を有している。導電性部材４０は、各シリコン基板１の上面の配線層（不図示）と電気的に接続するように形成されており、その接続部以外の部位は、例えば第１の実施形態の中で説明した導電性部材１０と同様にシリコン基板１と絶縁されている。
【００９９】
２つのチップ２４、２５は接着剤３３によって、積層された状態で固定されており、この状態で導電性部材４０を介して互いに電気的に接続されている。また、タイミングジェネレータチップ２５の裏面側には、その突起電極４４と電気的に接続されたフレキ配線３１が配置されている。これにより、両チップ２４、２５に外部から電力が供給されるようになっている。
【０１００】
ＣＭＯＳセンサチップ２４の上方には保護用のカバーガラス３０が配置されており、また、カバーガラス３０および積層されたチップ２４、２５の側面は封止材３２によって封止されている。
【０１０１】
半導体チップを平面上に並べて配置した場合、通常、数ｍｍ角のオーダーで実装サイズが大きくなってしまうが、本実施形態のようにチップ２４、２５を３次元的に積層して配置する場合には、積層方向における実装サイズがほぼ基板の厚さ分だけ増加するのみであり、平面内における実装領域のサイズは増加することはない。なお、基板の厚さは、通常、１ｍｍ以下程度であるため、積層方向における実装サイズの増加量も１ｍｍ以下程度に抑えられる。
【０１０２】
なお、本実施形態は、ＣＭＯＳセンサチップ２４とタイミングジェネレータチップ２５を積層したものであるが、本発明はこれに限らず、例えば異なる種類のメモリ（例えば、フラッシュメモリとＳＲＡＭ）の積層、メモリとＡＳＩＣの積層、アナログＩＣとデジタルＩＣの積層、演算処理回路とパワーＩＣとの積層などに適用可能である。また、携帯電話器等の表示モジュール、具体例としては、例えば液晶ディスプレイパネル、ドライバ、コントローラ、グレースケールＩＣなどの画像処理回路が上面側から順に積層されたものにも適用可能である。
【０１０３】
これらのいずれの場合においても、モジュールの小型化、高集積化による高機能化などを達成できる効果がある。また、本発明を適用することで、貫通電極を形成するプロセスにおける生産性を向上できることから、モジュールの生産性を向上できる効果がある。さらに、第４の実施形態に示したように、裏面側のトレンチをより深く形成して上面側のトレンチのエッチング量を少なくすることで、プラズマエッチングによる半導体素子の損傷を低減することができ、半導体素子の特性劣化が抑えられ、貫通電極を備えた半導体チップを歩留りよく製造できる効果もある。
【産業上の利用可能性】
【０１０４】
半発明は、半導体基板を貫通する貫通電極を有する半導体チップ、そのチップを積層した半導体装置の製造方法に関するものであり、本発明の製造方法で製造した半導体チップおよび半導体装置は、例えば携帯電話器やロボットをはじめとした小型・高密度の実装技術を必要とする機器に好適に適用することができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施形態による製造方法で製造される半導体装置の一例を示す断面図である。
【図２】本発明の第１の実施形態による半導体チップの製造方法を説明するための図である。
【図３】本発明の第２の実施形態による製造方法で製造される半導体装置の一例を示す断面図である。
【図４】本発明の第２の実施形態による半導体チップの製造方法を説明するための図である。
【図５】本発明の第３の実施形態による半導体チップの製造方法を説明するための図である。
【図６】本発明の第４の実施形態による半導体チップの製造方法を説明するための図である。
【図７】本発明の一実施形態による半導体装置の構成を示す断面図である。
【図８】従来の半導体装置の一例を示す断面図である。
【図９】従来の半導体チップの製造方法を説明するための図である。
【符号の説明】
【０１０６】
１  シリコン基板
２、１２、４２  貫通電極
３  第１の絶縁膜
３ａ  マスク開口部
４ａ、４ｂ、４４  突起電極
５  第２の絶縁膜
６  異方性導電膜
７ａ、７ｂ、１７ａ、１７ｂ、２７ａ、２７ｂ  トレンチ
８、１８、２８  貫通孔
１０、１０ｚ、１１、１１ｚ、４０  導電性部材
２０、２１、２２  半導体チップ
５０、５１、５２  半導体装置
【図１】
2006012889.tif 000003
【図２】
2006012889.tif 000004
【図３】
2006012889.tif 000005
【図４】
2006012889.tif 000006
【図５】
2006012889.tif 000007
【図６】
2006012889.tif 000008
【図７】
2006012889.tif 000009
【図８】
2006012889.tif 000010
【図９】
2006012889.tif 000011