(57)【要約】【課題】D-Aコンバータの性能を向上させることができる。【解決手段】複数の第1メモリセルを含むメモリマットと、複数の第1メモリセルに接続される複数の出力線とを具備するDACであって、複数のメモリセルの夫々は、バイポーラトランジスタを含み前記バイポーラトランジスタの接合を破壊するか否かで情報を不揮発で記憶する第1メモリ部と、第1メモリ部に接続され複数の出力線のうち対応する一つに情報を出力する第2メモリ部とを有し、第2メモリ部へ情報を書き込む場合に、第1メモリ部から第2メモリ部へ情報を転送する第1モードと、第2メモリ部を外部から特定して情報を書き込む第2モードとを有する。【選択図】図６
2006311001.tif 000002
【特許請求の範囲】
【請求項１】
複数の第1メモリセルを含むメモリマットと、
前記複数の第1メモリセルに接続される複数の出力線とを具備する半導体装置であって、
前記複数のメモリセルの夫々は、バイポーラトランジスタを含み前記バイポーラトランジスタの接合を破壊するか否かで情報を不揮発で記憶する第1メモリ部と、前記第1メモリ部に接続され前記複数の出力線のうち対応する一つに情報を出力する第2メモリ部とを有し、
前記半導体装置は、前記第2メモリ部へ情報を書き込む場合に、前記第1メモリ部から前記第2メモリ部へ情報を転送する第1モードと、前記第2メモリ部を外部から特定して情報を書き込む第2モードとを有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記複数のメモリセルの夫々は、前記第1メモリ部と前記第2メモリ部との間に設けられる第1転送ゲートを更に有し、
前記第1転送ゲートは、前記半導体装置にリセット信号が入力された場合に前記第1メモリ部に記憶された情報を前記第2メモリ部へ情報を転送することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記複数の出力線に対応してもうけられた複数のフリップフロップと、前記複数の出力線と前記複数のフリップフロップの間に設けられた複数の第2転送ゲートとを更に具備し、
前記複数のフリップフロップは、スキャンチェーンを構成し、
前記半導体装置は、前記第2モードにおいて、前記複数のフリップフロップに順にデータを転送した後、前記第2転送ゲートを選択することにより、前記第2メモリ部へ情報を転送することを特徴とする半導体装置。
【請求項４】
請求項１において、
前記複数のメモリセルの夫々は、前記第2メモリ部と前記複数の出力線の間に設けられた第3転送ゲートを更に有することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記メモリマットは、前記第1メモリ部に情報を書き込む場合に選択される第1ワード線と、前記第３転送ゲートを介して第2メモリ部から情報を読み出す場合に選択される第2ワード線を有することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第1メモリ部は、前記第1ワード線にエミッタとベースが接続される第1バイポーラトランジスタと、前記第１バイポーラトランジスタのコレクタにエミッタが接続される第2バイポーラトランジスタを有し、
前記第2バイポーラトランジスタのベースとコレクタは、第１データ線に接続され、
前記第1メモリ部に情報を書き込む場合に、前記第1ワード線から前記第1データ線に電流を流すことを特徴とする半導体装置。
【請求項７】
請求項５において、
前記第1ワード線と前記第2ワード線は、異なる情報に基づいて選択されることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記半導体装置は、入力されたデジタルデータに基づいてアナログ信号を出力するデジタル−アナログ変換装置であり、
前記第2ワード線は、前記入力されたデジタルデータに基づいて選択されることを特徴とする半導体装置。
【請求項９】
請求項６において、
前記第2メモリ部は、ＳＲＡＭであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、デジタル−アナログコンバータ（D-Aコンバータ）を搭載する半導体集積回路に関するものである。
【背景技術】
【０００２】
Ｄ−Ａコンバータのような高い出力電圧精度を要する製品においては、抵抗、トランジスタ等、各種デバイスの製造バラツキがあるため、製造したそのままで要求精度を達成するのは非常に困難である。そこで、製造後に測定した特性をフィードバックして、何らかのトリミングを行なうことが必須となる。さらに、データビット設定によってバラツキ量が異なるような場合、各データビット毎にトリミング量を変えなければならない。従って、マット構成となったPROMを用いることが有効である。PROMを構成するヒューズとしては、外部からレーザーで切断するアルミヒューズ等、または電気的に切断、破壊が可能なポリシリコンヒューズや、バイポーラトランジスタを用いたアンチヒューズ等が挙げられるが、パッケージングによる加熱、応力の影響などで特性が変化してしまう可能性を考えた場合、パッケージングの後で切断、破壊できる電気ヒューズが有効である。
【０００３】
図１８に、ダイオードを用いたアンチヒューズPROMの構成図を示す。ダイオードを用いたアンチヒューズPROMの書き込み動作について説明する。ワード線PWとデータ線PDの間に高電圧を印加することにより、ダイオードトランジスタD1に逆方向バイアスが印加され、大電流が流れる。この結果、ダイオードトランジスタD1が破壊され、低抵抗の状態となり、ノードVMとワード線PW間は低抵抗での接続となり、これがPROM書き込み状態となる。次に読み出し動作であるが、ワード線PWをハイレベルとし、データ線PDを高抵抗を介してロウレベルに接続する。このとき、非破壊のPROMの場合ではダイオードトランジスタD1が逆バイアスのダイオードとして作用し、データ線PDのレベルはロウレベルとなる。一方、破壊されたPROMでは、ダイオードトランジスタD1は低抵抗となっているので、データ線PDのレベルは、ワード線PWのレベルからダイオードトランジスタD2によりダイオード１段分だけ下がった電圧レベルとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、微細化が進むと従来用いられてきたダイオード型アンチヒューズROMでは、ダイオードトランジスタD1を破壊するために大電流を流すと本来破壊されないダイオードトランジスタD2も破壊されてしまうことに気がついた。そこで、発明者は本願発明に先立って、図１９に示す、バイポーラトランジスタを用いたアンチヒューズPROMを検討した。ここで、バイポーラトランジスタを用いたPROMの書き込み動作について説明する。ワード線PWとデータ線PDの間に高電圧を印加することにより、バイポーラトランジスタQ2のエミッタ・コレクタ間に逆方向バイアスが印加され、大電流が流れる。この結果、エミッタ・ベース接合が破壊され、低抵抗の状態となり、ノードVMとデータ線PD間は低抵抗での接続となり、これがPROM書き込み状態となる。次に読み出し動作であるが、ワード線PWをハイレベルとし、データ線PDを高抵抗を介してロウレベルに接続する。このとき、非破壊のPROMの場合ではバイポーラトランジスタQ2が逆バイアスのダイオードとして作用し、データ線PDのレベルはロウレベルとなる。一方、破壊されたPROMでは、バイポーラトランジスタQ2は低抵抗となっているので、データ線PDのレベルは、ワード線PWのレベルからバイポーラトランジスタQ1のダイオード接続によりVbeだけ下がった電圧レベルとなる。
【０００５】
上記のようなバイポーラトランジスタを用いたアンチヒューズ構成のPROMを用いた場合の課題として、まず、読み出しの度に破壊したPROM部のワード線PWとデータ線PDの間に貫通電流が流れてしまうという問題がある。破壊されたPROMの数が多くなるほど貫通電流が多くなり、PROM個数が数千〜数万となった場合、致命的な問題となる。また、本PROM構成では、破壊されたPROMのデータ線レベルはハイレベルからバイポーラトランジスタQ2のVbe分だけ下がった電圧となる。したがって、このレベルをそのままＣＭＯＳトランジスタのゲートで受けた場合、受ける側のＣＭＯＳトランジスタ回路に貫通電流が流れてしまい、消費電力が大きくなるか、もしくは正常な動作が不可能となってしまう。
【０００６】
さらに、本構成のPROMを用いたLSIにおいてトリミングを行なう場合、まずテスタ等による測定を行ない、得られた情報を元にPROMの書き込みを行なう。しかし、PROMの書き込みを実施した結果、補正が十分ではない、もしくは補正がかかり過ぎているという可能性がある。この場合、再度の書き込みにより改善する場合もあるが、書き込んだ情報を元に戻すことはできないため、そのLSIはそれ以上の補正が不可能となってしまう場合もある。
【課題を解決するための手段】
【０００７】
本願明細書に開示される主な発明は、以下の通りである。
複数の第1メモリセルを含むメモリマットと、複数の第1メモリセルに接続される複数の出力線とを具備する半導体装置であって、複数のメモリセルの夫々は、バイポーラトランジスタを含み前記バイポーラトランジスタの接合を破壊するか否かで情報を不揮発で記憶する第1メモリ部と、第1メモリ部に接続され複数の出力線のうち対応する一つに情報を出力する第2メモリ部とを有し、第2メモリ部へ情報を書き込む場合に、第1メモリ部から第2メモリ部へ情報を転送する第1モードと、第2メモリ部を外部から特定して情報を書き込む第2モードとを有する。
【０００８】
更に望ましくは、複数のメモリセルの夫々は、第1メモリ部と第2メモリ部との間に設けられる第1転送ゲートを更に有し、第1転送ゲートは、半導体装置にリセット信号が入力された場合に第1メモリ部に記憶された情報を第2メモリ部へ情報を転送する。
【０００９】
更に望ましくは、複数の出力線に対応してもうけられた複数のフリップフロップと、複数の出力線と複数のフリップフロップの間に設けられた複数の第2転送ゲートとを更に具備し、複数のフリップフロップは、スキャンチェーンを構成し、半導体装置は、第2モードにおいて、複数のフリップフロップに順にデータを転送した後、第2転送ゲートを選択することにより、第2メモリ部へ情報を転送する。
【発明の効果】
【００１０】
半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
図１には、本発明を適用した半導体集積回路装置の一例であるＤ−Ａコンバータ回路の一実施例のブロック図が示されている。同図をもとに、まずこの実施例のＤ−Ａコンバータの構成及び動作の概要について説明する。本実施例におけるＤ−Ａコンバータは、１４ビット、４０チャネルを１チップで実現している。１４ビットの入力ピンとしてデータビット入力DB＜１３：０＞、４０チャネルの出力ピンとして出力OUT＜３９：００＞を備える。本実施例では、回路、レイアウト的に４０チャネルを１０チャネル毎に分割している。例えば、後で詳細に説明するAGND補正回路、またはオフセット補正回路、内部電源生成回路等、1チャネル毎に持つ必要のない回路を１０チャネル単位で持たせることで、面積の縮小を図っている。データ入力部は、入力レジスタINPUTREG＊＊(＊＊は００〜３９、チャネル数を表す。以下も同様。)とDACレジスタDACREG＊＊の２段構成のバッファを備えている。
【００１２】
アドレス入力A＜７：０＞によりチャネルを選択し、データビット入力DB ＜１３：０＞にあるデータビットを入力した状態で、チップセレクトCS_N、入力クロックWR_Nにクロックパルス信号を印加することで、選択したチャネルの入力レジスタINPUTREG＊＊にデータを取り込むことができる。このとき、ロードＤＡＣ信号LD_Nをロウレベルにすることで、DACレジスタDACREG＊＊に前記INPUTREG＊＊の出力データが取り込まれ、この結果、DACREG＊＊の出力データが、冗長トリミング部TRB、Ｄ−Ａ変換部DAC＊＊、出力バッファ部OUTBUF＊＊を経由し、１４ビットのデジタル入力をアナログ電圧に変換した出力電圧がOUT＊＊に出力される。本構成を取ることにより、ロードＤＡＣ信号LD_Nをハイレベルにした状態で複数チャネルのINPUTREG＊＊にデータを入力後、ロードＤＡＣ信号LD_Nをロウレベルに切り替えることにより、複数チャネル出力の同時アップデートを可能としている。なお、VDDはデジタル電源、VCC、VEEは共に正、負側のアナログ電源、AGND、BGNDはアナロググランド、DGNDはデジタルグランドである。REFH1、REFH2、REFL1、REFL2は、出力電圧の最大、最小値を決めるための基準電圧入力であり、入力ピンからオペアンプを用いたボルテージフォロア回路VOLを介して内部に供給され、各チャネルに分配される。基準電圧入力ピンにそのまま抵抗を接続する構成とした場合、接続チャネルが増加すると共にピンの入力電流が大きくなってしまう。
【００１３】
そこで、ボルテージフォロア回路VOLによりバッファすることにより、ピンの入力電流はオペアンプの差動入力電流のみとなり、入力電流は大きく低減され、且つ接続チャネル数に依存しなくなる。特にD-Aコンバータでは、複数のチャネルを有することが多く、このようにボルテージフォロア回路を用いると効果的である。RGND1〜8は各チャネル出力に対するオフセット電圧を与えるためのピンであり、これらの入力も基準電圧入力REFH1、2、REFL1、2と同様にボルテージフォロア回路でバッファされる構成となっている。
【００１４】
図２は、図１の全体ブロック図の中から、特に１チャネルを詳細に示したブロック図である。他のチャネルも同様の構成をとる。図１のCH00と図２のCH00は同一のブロックを表す。DACレジスタDACREG1の出力は、冗長トリミング部TRB内で、そのままデータビット信号を与える側と、トリミングデータ信号を与える側に分配される。前者の信号については、１４ビットのうち上位４ビットはデコーダD5においてデコードされ、DBDC＜１５：１＞の１５本の信号としてＤ−Ａ変換部DAC00に入力される。また下位１０ビットはそのままDBR＜１０：０＞としてDAC00に入力される。一方、後者の分配されたトリミングデータを与える信号は、PROMブロックPROMBLKに入力され、バッファを介してデコーダD0、D1、D2においてデコードされ、PROMマットMAT0、MAT1、MAT2に入力される。また、後述するが、トリミングデータ信号が分配されないMAT3、MAT4にもリセット信号の制御のため、デコーダD3、D4が設けられる。
【００１５】
これらのPROMマットの内部には、PROMメモリセルがアレイ構成で配置される。このPROMメモリセルの夫々は、ヒューズを破壊して情報を書き込むPROM部、及びデータを保持するSRAM部を搭載している。これにより、トリミングを行なう際に、PROMの書き込みをせずにSRAMにデータを書き込むことで擬似トリミングを行なうことが可能になる。また、電源オン時にPROM部の情報をSRAM部へ転送することにより消費電力を低下させることが可能となる。なお、メモリセルの具体的構成については、後で詳細に説明する。
【００１６】
まず、データビット入力DBに入力されたデータに基づいてＤ−Ａ変換を行う通常動作について説明する。PROMマット内のPROMメモリセルに書き込まれたトリミング情報は、通常動作が開始される前にPROM部からSRAM部へ転送されている。PROMブロックPROMBLKは、入力されたDB＜１３：１０＞、DB＜９：７＞、DB＜６：４＞のデータをアドレスとして、それぞれ対応するＰＲＯＭブロックPROMBLK内のPROMメモリセルのSRAM部を選択し、記憶されるトリミングデータがMAT0〜2から信号線N0〜N2に出力される。このN0〜N2の信号は、バッファを介し、DAC00のDB_TRMに入力される。DAC00のDB_SEGMENT、DB_R2Rに加え、DB_TRMに入力されたデータの総和により、補正された出力値が出力バッファOUTBUF00を経由して出力OUT00に出力される。また、PROMマットMAT3、MAT4のPROMメモリセルにも、同様にトリミング情報が書き込まれており、データビット入力DB＜１３：０＞に依存しないトリミングデータが信号線N3、N4にそれぞれ出力される。その一部はバッファを介して、それぞれNA本、NB本がトリミング信号としてDAC00に入力される。またMAT3及びMAT4の一部は、DAC00以外の部分、例えばLSI全体で共通の部分のトリミングデータとして使用される。信号線N0〜N4には、フリップフロップF0〜F4及び、トランスファーゲートT0〜T4が接続されているが、通常動作時はトランスファーゲートT0〜T4はオフ状態になっており、PROMマットの出力には影響を与えない。
【００１７】
次に、SRAMを用いた擬似トリミングを行なう時の動作について説明する。擬似トリミングは、PROMメモリセルのPROM部は、一度書き込むと変更ができないため、PROM部に実際に書き込む前に、書き換え可能なSRAM部を用いて実際にPROM部へ書き込むデータを決定するために行われる。フリップフロップF4、F3、F2、F1、F0、及び入力レジスタINPUTREG1は、スキャンチェーンを構成しており、スキャンデータ入力SIDからデータを入力し、これらの各フリップフロップにデータを書き込むことが可能である。ここで、F0〜F4はそれぞれがスキャンチェーンを形成しているのを略したものである。例えばF0は１５個、F1は９個のフリップフロップによるスキャンチェーンを形成している。このスキャンチェーンは、チャネル毎に形成されており、全チャネルを一本としたスキャンインはもちろん、選択したチャネルのみのスキャンインも可能な構成となっている。このようにスキャンチェーン構成にした理由は、スキャンチェーンとすることでデータの入力端子数を減らすことが可能となり、擬似トリミングを行うための端子を新たに設ける必要がなくなるためである。
【００１８】
まず、スキャンインによりF0〜F4及び入力レジスタINPUTREG1に設定したいデータを書き込む。このときのチャネル及びマットの選択は、アドレス入力A＜７：０＞及びDB＜１３：０＞の一部等、既存の入力ピンにより可能である。このとき、トランスファーゲートT0〜T4をオン状態にすると、信号線N0〜N4に、スキャンインしたF0〜F4のデータが出力され、SRAMの書き込み用データ線信号として扱われる。この状態で、SRAM書き込みクロック信号を入力することにより、入力レジスタINPUTREG1にスキャンインされたデータによりアドレス指定されたPROMマットMAT0〜4のPROMメモリセル内のSRAMにデータが書き込まれる。書き込まれた情報を読み出すときには、トランスファーゲートT0〜T4をオフにして、SRAM出力を信号線N0〜N4に出力し、SRAMの読み出し用データ線信号としてDAC00に入力する。このSRAM書き込み、読み出し動作を繰り返すことにより、擬似トリミングが行なわれる。
【００１９】
次にPROM書き込みの動作について説明する。PROM部は、書き込み時にバイポーラトランジスタに大電流を流して破壊する必要があることから、ドライバのサイズが非常に大きくなってしまう。そのため、PROMメモリセルは、PROM部とSRAM部とで構成しているのにも関わらず、SRAMと同様のマット構成ではなく、複数チャネルでまとめて同じドライバを使用する構成とし、面積の縮小を図っている。この構成については、後で詳細に説明する。PROM書き込みは、前記のSRAMによる擬似トリミングによって得られた書き込み情報を元に、外部から信号を入力して行なう。PROMデータ線選択信号DP＜７：０＞、及びPROMワード線選択信号WP＜５：０＞により、それぞれPROMデータ線ドライバ、PROMワード線ドライバを選択し、PROMデータ線ドライバ駆動信号DRP_N、PROMワード線ドライバ駆動信号WRP_Nを共にロウレベルとすることで、選択されたPROMのバイポーラトランジスタに大電流が流され、ヒューズ破壊、つまりPROM書き込みが行なわれる。このとき使用しているアドレス設定、及び書き込み用のクロック信号入力については、全て既存のピンを使用する仕様になっており、新たにピンを増やすことなく、書き込みが可能である。
【００２０】
図３は、図２の中から特にPROMブロックPROMBLKを示したブロック図である。WEN_MAT＜４：０＞は各マット毎のSRAMの書き込みイネーブル信号である。SCK_Pはクロック入力である。PONRSETはパワーオンリセット信号入力である。この入力には、LSIの電源をオンしたときに必ずパルス信号が入力されるようになっており、この信号によって、LSI上の全PROMの書き込み情報がSRAMに書き込まれる仕組みになっている。この仕組みによる効果は、後に詳細に説明する。デコーダD0〜D5には、全てパワーオンリセット信号PONRSETがバッファを介して入力されている。パワーオンリセット信号PONRSETがハイレベルにされたとき、PROMマットMAT0〜5の入力RWが全てロウレベルになり、PROMマットMAT0〜5のSRAM部と出力信号N0〜N5がトランスファーゲートにより切り離される。特にデコーダD3、D4は、アドレスを指定する機能は持たず、この役割のみを果たす。WRP_N及びDRP_NはPROM書き込み用信号、WP＜５：０＞、DP＜７：０＞はPROMのワード線及びデータ線選択信号である。WD及びDDはそれぞれPROM書き込み用ワードドライバ、データドライバであるが、前述のように、これらを含むPROMドライバ部PDRは、１チャネル単位ではなく、複数チャネルで１セットを持つような構成になっている。
【００２１】
図４には、２０チャネル分のPROMメモリマット構成図を示す。ここで、MA＊＊（＊＊は偶数となる００〜１８の数字）は２チャネル分のPROMメモリマットである。例えば、MA００はチャネル００とチャネル０１のメモリマットであり、MA０２はチャネル０２とチャネル０３のメモリマットである。PROMデータ線ドライバ領域PDDR1、PROMワード線ドライバ領域PWDR1にはMA００、MA０２、MA１０、MA１２の８チャネル分のPROMメモリセルのデータ線ドライバ、ワード線ドライバがそれぞれ配置される。例として、PROM書き込みモードのときに、PROMデータ線PD1＊、及びPROMワード線PW1＊が選択された場合、メモリセルMCP1＊内のPROMが選択され、データ線ドライバDDR1＊、ワード線ドライバWDR1＊から大電流が流され、PROMが破壊される。同様に、２０チャネルのうち残りの１２チャネルについては、PROMデータ線ドライバ領域PDDR2、PROMワード線ドライバ領域PWDR2に配置されるドライバによって、PROMが破壊される。バイポーラトランジスタを用いたPROMでは、大電流が必要なため，ワード線PW、データ線DDを駆動するドライバWDR、DDRに他の回路に用いられるトランジスタ（例えば、SRAMメモリセルを構成するトランジスタ)より大きいトランジスタが必要になる。そこで、ワード線ドライバWDR、データ線ドライバDDRを複数チャネルで共有する構成とすることで、面積の縮小を図っている。
【００２２】
図５は図４の２０チャネル分のPROMメモリマット構成図の中から、２チャネル分のPROMメモリマットMA００を詳細に示した図である。PROMメモリマットMAT0-0はチャネル００のMAT0であり、MAT0-1は、チャネル０１のMAT0を示す。つまり、点線で囲まれる部分はチャネル００のメモリマット、その他の部分はチャネル０１のメモリマットとなる。図５で示すMAT0〜4は、図２、図３で示すMAT0〜4と対応する。前述のように、PROMメモリセル内のPROM部については、複数チャネルで共通のドライバを使用する構成となっているが、PROMメモリセル内のSRAM部については、各メモリマットMAT0〜4の単位で、それぞれデータ線、ワード線の組み合わせを持つ構成となっている。例えば、MAT0-0において、SRAMデータ線SD0＊、及びSRAMワード線SW0＊が選択された場合、メモリセルMCS0＊内のSRAMが選択され、書き込み、または読み出しの動作が行なわれる。他のメモリマットについても同様の構成となっている。このようにSRAM部をマット毎にワード線、データ線の組み合わせを持つ構成とすることで、各メモリマットは、並列してデータを出力することが可能となる。従って、異なる入力データ＜１３：０＞毎に、PROMメモリセルにトリミングデータを記憶する必要はない。例えば、２つの入力データ＜１３：０＞のうち、＜１３：１０＞は同じデータで、＜９：７＞が異なるデータである場合、MAT0は、２つの入力データ＜１３：０＞でトリミングデータを共有でき、面積の縮小化を図ることが可能となる。
【００２３】
以上のようにPROM部は、大電流が必要なため各チャネルで共有のドライバを設け、SRAM部は、メモリマット毎にドライバを設けることで面積の縮小化が可能である。なお、PROM部はドライバを共有している複数のチャネルの夫々を並列して選択することはできないが、通常動作時にはPROM部に記憶された情報は、SRAM部へ転送されているため問題ない。
【００２４】
図６はPROMメモリセルの構成図である。PRMで示される部分が、バイポーラトランジスタを用いたアンチヒューズ方式のPROM部であり、NPNバイポーラトランジスタQ1及びQ2が２段に接続された構成となっている。ここで、Q2が破壊されるバイポーラトランジスタとなっている。Q1のベースとエミッタがPROMワード線PWに接続され、Q2のベースとコレクタがPROMデータ線PDに接続される。Q1のコレクタとQ2のエミッタが接続されたノードをVMとする。
【００２５】
「発明が解決しようとする課題」において示したように、図１９のようなバイポーラトランジスタを用いたアンチヒューズ方式PROMのみの構成では様々な問題が生じる。そこで、本PROMメモリセル内には、PROM部と共にSRAM部を合わせ持つことにより、これらの問題点を解決している。この効果について、以下に説明する。
【００２６】
まず、PROMの書き込み動作について説明する。最初に、電源電圧VDDをPROMの破壊が可能な電圧まで上げる。この状態で、PROM部PRMに繋がるPROMワード線PW、及びPROMデータ線PDにそれぞれ繋がるPROMワード線ドライバWD、PROMデータ線ドライバDDがオンされると、バイポーラトランジスタQ2のエミッタ・コレクタ間に逆バイアスの高電圧が印加される。この結果、Q2のエミッタ・コレクタ間に大電流が流れてQ2は破壊され、エミッタ・ベース間が低抵抗の状態となり、これがPROMの書き込み状態となる。
【００２７】
本PROMメモリセル構成では、ノードVMにPMOSトランジスタPU、及びトランスファーゲートTG1が接続されており、その後ろにSRAM部SRMが接続される。このSRAM部SRMは、『PROMの書き込み情報を取り込んで保持』する機能と、PROMの書き込み情報とは関係なく、内部からの書き込み動作により、『擬似トリミング情報を取り込んで保持』する機能とを有する。
【００２８】
以下、『PROMの書き込み情報を取り込んで保持』する動作について説明する。外部からのリセット信号をオンとしたとき、リセット信号RSTはハイレベル、SRAM読み出し信号RW、SRAM書き込み信号SWW_Nはロウレベルとなり、トランスファーゲートTG1、及びPMOSトランジスタPUがオン、トランスファーゲートTG2、トライステートインバータV1はオフされる。同時にPROMデータ線PDはロウレベルとされる。このとき、PROMが非破壊の場合、バイポーラトランジスタQ2はダイオードとして動作し、ノードVMはハイレベルとなるため、ノードVSもハイレベルとなる。外部リセット信号がオフされると、トランスファーゲートTG1がオフ、トランスファーゲートTG2、トライステートインバータV1がオンされ、SRAM部SRMにはハイレベルが保持される。
【００２９】
同様にリセットのパルス信号が入力されたとき、PROMが破壊されている場合、Q2は低抵抗となり、PMOSトランジスタPUのオン抵抗よりも低抵抗となるため、ノードVM、ノードVSはロウレベルとなり、SRAM部SRMのノードVSにはロウレベルが保持される。
【００３０】
リセット動作の時以外は、PROM部のワード線PW、データ線PDはオープンとされ、PROM部での消費電流は生じない。従って、このリセット動作を全PROMメモリセルについて一回行なえば、全PROMメモリセルのPROM部書き込み情報が、SRAM部に取り込まれて保持され、PROM部を動作させる必要は無くなり、消費電力の低減に非常に効果的である。また、図１９に示した従来のPROMセル構成では、データ線レベルはハイレベルからダイオード一段分電圧降下した電圧となってしまっていた。
【００３１】
しかし、本発明のメモリセル構成では、直接PROMのデータ線電圧ではなく、SRAM部のノードVSに保持されている電圧が、トランスファーゲートTG2を介してSRAMデータ線SDに出力され、後段のCMOSゲートに入力される電圧となるため、このダイオードによる電圧降下の影響も全く無くすことが可能となっている。更に、PROM部からSRAM部へデータを転送する場合も、バイポーラトランジスタQ1を介してノードVMに電圧を供給するとVbeの電圧降下が起こるが、PMOSトランジスタPUを介してノードVMへの電圧供給を行っているため電圧降下が生じず、低電圧動作としてもSRAM部への転送を確実に行うことができる。
【００３２】
なお、実施例のLSIでは、電源がオンされるとき、必ずリセット用のパルス信号が入力されることとなっており、電源をオンすることで、リセット用のパルス信号に基づいて全PROM書き込みデータがSRAM部に保持される仕組みが搭載されている。なお、電源が入力されたことを検出し、リセットパルスを生成する回路を設けても良い。この場合、外部からのリセット信号を入力しなくともリセット動作（例えば、全PROM書込みデータをSRAM部に転送する）を行うことが可能となる。
【００３３】
次に、内部からの書き込み動作により、『擬似トリミング情報を取り込んで保持』する動作について説明する。図７に、図６のPROMメモリセル及びその出力に接続されたフリップフロップ回路の概略図を示す。SRAMデータ線SDには、複数のメモリセル出力、及びフリップフロップFF0、トランスファーゲートTG0が接続される。このフリップフロップFF0はスキャンチェーンを構成しており、この構成については、図２で示した15個あるとおりフリップフロップF0のうちの一つに対応するである。また、トランスファーゲートTGも同様に図２に示した15個あるトランスファーゲートT0のつうちのひとつに対応する。まず、擬似トリミングでSRAMに書き込みたいデータをスキャンインにより、フリップフロップFF0に入力する。
【００３４】
このとき、信号線TGSWをハイレベルとし、トランスファーゲートTG0をオンさせることにより、フリップフロップFF0の出力がSRAMデータ線SDに出力される。この状態で信号線RWをハイレベル、信号線SWW_Nをロウレベルとし、トランスファーゲートTG2をオン、トライステートインバータV1をオフさせることにより、SRAMデータ線SDのレベルが、ノードVSに保持される。
保持されているSRAM部SRMの保持データを読み出す場合は、トランスファーゲートTG0をオフとした状態で、トランスファーゲートTG2をオンにすることで行なわれる。
【００３５】
SRAM書き込みによる擬似トリミングを可能することにより、実際にヒューズを破壊することなく、破壊したときと同様の情報を保持することが可能となり、PROM書き込みによって得られるトリミングの効果を確認してから、その情報を元に、まとめてPROM書き込みを実施することが可能となる。
【００３６】
図８は通常動作時のタイミングチャートである。チップセレクトCS_Nをロウレベルにした状態で、入力クロックWR_Nに図７のようなクロックパルスを入力すると、クロックの立ち上がりエッジTR1において、アドレス入力Ａ＜７：０＞の入力がアドレスADR1で選択されるチャネルの入力レジスタINPUTREG＊＊（図１に示す）に、データビット入力ＤＢ＜１３：０＞の設定がDAT1となるデータビットが書き込まれる。このとき、ロードＤＡＣ信号LD_Ｎがハイレベルのままなので、出力OUT＊＊にはこのデータビット設定は出力されない。LD_Ｎがロウレベルにされることにより、ＤＡＣレジスタDACREG＊＊（図１に示す）にデータが書き込まれ、OUT＊＊の出力値が変化する。なお、アドレスADR１、データビットDAT1で選択されるPROMメモリセルの動作としては、SRAM読み出しの動作となり、SRAM書き込み信号SWW_Nはハイレベル、リセット信号RSTはロウレベルのまま、SRAM読み出し信号RWが、アドレス選択されるタイミングでハイレベルとなり、選択したSRAMの保持電圧VS1をSRAMデータ線SDに出力される。
【００３７】
図９はパワーオン時のリセット動作のタイミングチャートである。図３に示しているPONRSET信号にパルスが印加されたとき、各PROMメモリセルには、図６に示すSRAM読み出し信号RW、SRAM書き込み信号がロウレベル、リセット信号RSTがハイレベルにされる。このとき、SRAM内部ノードVSに、PROM部出力ノードVMのレベルが取り込まれ、保持される。
【００３８】
図１０はスキャンイン動作時のタイミングチャートである。同様に、図１１（a）はSRAM書き込み動作時、図１１（b）はSRAM読み出し動作時、図１１はPROM書き込み動作時のタイミングチャートである。図１０〜１２で共通にロウレベルとされているTE_Nは診断モード用のピンとなっており、アナログ電源VCC用のピンのうち1ピンを割り当てている。従って、通常の使用条件では必ず電源電圧となっており、診断モードの設定にはならない。各種テスト及び擬似トリミング、PROM書き込み等の診断動作を行なう場合のみ、このTE_Nピンをロウレベルに設定することで、各種入力ピンの役割が診断モード用に変化するようになっており、ピン数を増やすことなく、各診断動作を可能としている。
【００３９】
図１０のスキャン動作では、TE_Nと同時に、SRAMモード／PROMモードを選択するピンMODをロウレベルに設定し、SRAMモードとする。さらに、スキャンイネーブルピンSEN_Nをハイレベルにすることにより、スキャン動作モードとなる。このとき、スキャンデータ入力ピンSID_Pからスキャンインするデータを入力し、クロック入力SCK_Pにクロックパルスを入力することで、スキャンイン動作が行なわれる。ここで、FF0OUT〜FF2OUTは、それぞれ図７のFF0〜2の出力を表す。図にも示しているとおり、例えばスキャンイネーブルピンSEN_NはDB＜１０＞ピンであるように、各外部入力ピンは、通常動作で使用するピンを代用するようになっている。
【００４０】
図１１（a）のSRAM書き込み動作では、MODをロウレベルとしてSRAMモードとし、スキャンイネーブルピンSEN_Nをロウレベルとする。ここでSRAM書き込みイネーブルピンWEN_P、及びマット選択信号AM＜４：０＞から、図３に示す各マット単位のSRAM書き込みイネーブル信号WEN_MAT＜４：０＞が生成され、これにより選択されたマットのSRAMが書き込み動作モードとなる。このとき、クロック入力SCK_Pにクロックパルスを入力することで、アドレスピンA＜７：０＞の設定ADR1、及びデータビット設定により選択されたチャネルのSRAM内部ノードVSには、スキャンにより入力されたFF0出力FF0OUTのデータFFDT0が書き込まれる。
【００４１】
図１１（b）のSRAM読み出し動作では、図１１（a）と同様の設定から、SRAM書き込みイネーブルピンWEN_Pをロウレベルとする。この状態で、アドレスピンA＜７：０＞の設定ADR1、及びデータビット設定が反映されることにより、選択されたSRAMの内部ノードVSの保持電圧VS1が、SRAMデータ線SDに出力される。
【００４２】
図１２のPROM書き込み動作では、MODをハイレベルとしてPROMモードとする。このとき、PROMワード線選択信号WP＜５：０＞、PROMデータ線選択信号DP＜７：０＞により、アドレスを選択し、PROMデータ線ドライバ駆動信号DRP_N、PROMワード線ドライバ駆動信号WRP_Nを共にロウレベルとすることにより、PROMデータ線ドライバDD、PROMワード線ドライバWDが共にオンされ、PROMの書き込み動作が行なわれる。前述したように、WP＜５：０＞、DP＜７：０＞には、アドレス入力A＜７：０＞、データビット入力DB＜１３：０＞ピンの一部が割り当てられる。
【００４３】
図１３は、図１のＤ−Ａ変換部DAC＊＊、出力バッファ部OUTBUF＊＊、及び付随する回路の一部を示したブロック図である。Ｄ−Ａ変換部DACTOPBLKは図１のＤ−Ａ変換部DAC＊＊に対応しており、データビット入力DB＜１３：０＞に対応したアナログ電圧を生成するブロックである。出力バッファ部OUTBUFは図１の出力バッファ部OUTBUF＊＊に対応しており、出力バッファのブロックである。ゲイン生成部DACBLKは、特にデータビット入力DB＜１３：０＞及びこれらをアドレスとして出力されるトリミングデータ、つまり図２でDB_SEGMENT、DB_R2R、DB_TRMと示される入力信号を受けて、アナログ電圧に変換するブロックである。アナログ変換により出力されるアナログ電圧値のゲイン、つまりデータビット入力DB＜１３：０＞を全てハイレベルとしたときと全てロウレベルとしたときの電圧値の差は、外部から入力される正の基準電圧REFHにより決定される。ゲイン生成部DACBLKは、定電流発生回路IGENDAC、及びセグメント型Ｄ−Ａ変換部SEGMENT、Ｒ２Ｒ型Ｄ−Ａ変換部LADDER、トリミング部TRIM、電流―電圧変換回路IVCNVDACから構成される。定電流発生回路IGENDACでは、基準電圧REFHから基準電流を生成し、電流源の基準ベース電圧VCを生成する。この基準ベース電圧VCを受けて、データビット入力DB＜１３：０＞に対応する電流を生成する部分が、セグメント型Ｄ−Ａ変換部SEGMENT、Ｒ２Ｒ型Ｄ−Ａ変換部LADDER、トリミング部TRIMである。なお、トリミング部TRIMには、上述したPROMメモリセルブロックPROMBLKのメモリマットMAT0,1,2から入力データDB＜１３：０＞にあわせたトリミングデータが入力される。これらにより生成された電流が信号線VAに出力され、電流―電圧変換回路IVCNVDACによってもう一度電圧に変換後、出力される。
【００４４】
またオフセット生成部REFLBLKは、外部から入力される負の基準電圧REFLを受けて、オフセット電圧、つまり出力電圧の負の側にシフトさせる電圧値を生成するブロックである。オフセット生成部REFLBLKは、定電流発生回路IGENREFL、及びトリミング部TRIMREFL、電流―電圧変換回路IVCNVREFLから構成される。トリミング部TRIMREFLには、PROMメモリブロックPROMBLKのメモリマットMAT3,4からトリミングデータが入力される。定電流発生回路IGENREFLでは、基準電圧REFL及び基準電圧VOFSから基準電流を生成し、電流源の基準ベース電圧VCLを生成する。基準電圧VOFSはLSI内部で電源電圧から生成される基準電圧である。この基準ベース電圧VCLを受け、トリミング部TRIMREFLでは、基準電流にトリミング分を追加した電流を信号線VALに出力する。この電流が、電流―電圧変換回路IVCNVREFLによってもう一度電圧に変換され、出力される。この出力電圧は抵抗RR4によってさらにまた電流に変換され、ゲイン生成部DACBLKのノードVAに入力され、オフセット電圧を与える。
【００４５】
このオフセット生成部REFLBLK及びゲイン生成部DACBLKを通して出力されたアナログ電圧は、抵抗RR2及びRR1により電圧値を増幅されて、出力バッファ部OUTBUFの出力電圧VOUTとして出力される。
【００４６】
オフセット補正回路OFSBLKは、オペアンプを用いたボルテージフォロア回路、及び反転増幅回路により構成される。ゼロ点電圧、つまりデータビット入力DB＜１３：０＞が全てロウレベルとしたときの出力電圧VOUTが０Vからずれている場合、トリミングによって電圧値を補正するための回路である。基準電圧VBGREFもまた、基準電圧VOFSと同様、LSI内部で電源電圧から生成される基準電圧である。オフセット補正回路OFSBLKは、実施例のLSIにおいては、１０チャネルに対して1個の割合で搭載される。トリミングは、各チャネルに対して一箇所ずつ用意されている抵抗RT4の値を調節することによって行なわれる。
【００４７】
この抵抗RT4の構成を図１４に示す。抵抗RAは主となる抵抗値を持つ。これに対し、抵抗R0はトリミングしたい最小の単位の抵抗値となる。これに対し抵抗R1はR0の２倍、R2はR1の２倍、R3はR2の２倍、R4はR3の２倍、R5はR4の２倍となる。ここでVDDA2はアナログ用に内部で生成されたアナログ電源電圧であり、NMOSトランジスタNMD0〜5は全て常にオンとなる。例えば、トリミング信号TRS＜０＞〜＜５＞が全てハイレベルの場合、ノードVRIとノードVRO間の抵抗はRAとNMOSトランジスタNM0〜NM5のオン抵抗の総和となる。ここで、トリミング信号TRS＜０＞をロウレベルとすると、抵抗R0を経由しなければいけないことになり、NM0〜5とNMD0〜5のオン抵抗が等しいとするならば、抵抗がR0だけ増加することになる。このように、トリミング信号TRS＜０＞〜＜５＞を変化させることにより、おおよそ抵抗R0の６３倍までの抵抗を加算することができる。このようにして、VRIとVRO間の抵抗値を調整し、補正を行なう。もちろん、トリミング信号TRS＜０＞〜＜５＞にはPROMメモリブロックPROMBLKのメモリマットMAT3,4から出力されるデータが使用される。
【００４８】
抵抗RT1〜3についても、この抵抗RT4と同様の構成となっており、それぞれトリミングが可能となっている。
AGND補正回路AGNDBLKもまた、オペアンプを用いたボルテージフォロア回路、及び反転増幅回路により構成され、１０チャネルにつき1個の割合で搭載される。本回路は入力VAGINとしてある箇所のアナロググランド電圧VAGNDを入力し、出力VAGOUTにはその反転電圧を出力する。
【００４９】
実施例のLSIでは、アナロググランドをVAGND及びVBGNDの２種類にわけており、VBGNDは電流をほとんど流さない基準電圧用のグランド、VAGNDは大きな電流を流すためのグランドとしている。したがって、VAGNDについては、原理上わずかながら電源ドロップが起こり、チャネル間でのVAGNDのレベル差が発生してしまうが、VBGNDについては、電流をほとんど流さないため、電源ドロップをほとんど考えなくて良いようになっている。ここで、AGND補正回路を搭載しなかった場合、このレベル差がそのまま出力電圧の変動として現れてしまうことになる。そこで、電源ドロップ差の少ない１０チャネル単位でAGND補正回路を搭載し、VAGNDのドロップ分をフィードバックすることで、VAGNDの電源ドロップによる出力電圧の変動を大きく低減する働きをしている。そして、最終段の出力ドライバ部の基準電圧としては、電圧変動のほとんど無いVBGNDを使用しており、出力電圧の精度を更に高めている。
【００５０】
図１５は、図１３のセグメント型Ｄ−Ａ変換部SEGMENT、Ｒ２Ｒ型Ｄ−Ａ変換部LADDERのブロックを詳細に示した回路図である。セグメント型Ｄ−Ａ変換部SEGMENTでは、図１３の定電流発生回路IGENDACで決定される電流量を流す電流源回路が１５本接続されており、デジタル電源系による入力信号DBDC＜１５：０＞がオンにされるのに対応して、電圧変換回路ＳＷを介してアナログ電圧に変換して電流源回路をオンさせ、信号線VAにその本数分の電流を流す。この入力信号DBDC＜１５：０＞は、図２のDBDC＜１５：０＞に対応する上位データビットを与える信号である。電圧変換回路ＳＷについては、後で詳細に説明するが、入力されるデジタル信号に応じてアナログ電圧VLまたはVHを選択的に出力し、VLならば電流源回路をオン、VHならば電流源回路をオフさせる働きをする。なお、VLは基準電圧VBよりもダイオード一段分低い電圧、VHはVBよりもダイオード一段分高い電圧であり、VL、VB、VHいずれも、LSI内部で電源電圧から生成される。
【００５１】
一方、Ｒ２Ｒ型Ｄ−Ａ変換部LADDERは、同じように１０本の電流源回路が接続されており、入力信号DBR＜１０：０＞によって流す電流量を変化させるが、本回路はＲ２Ｒラダー回路を構成している。本回路は、抵抗値Ｒの抵抗Rと、抵抗値２Ｒの抵抗2R、及び電流源の組み合わせで構成されており、セグメント型Ｄ−Ａ変換部SEGMENTで１ビットオンされたときの電流量をISEGとすると、DBR＜９＞がオンされたときには、ISEGの２分の１、DBR＜８＞がオンされたときには、ISEGの４分の１、DBR＜０＞がオンされたときには、ISEGの１０２４分の１の電流が信号線VAに加算される。なお、入力信号DBR＜１０：０＞は、図２のDBR＜１０：０＞に対応する下位データビットを与える信号である。単純な原理としては、図１５に示される回路のみで、１４ビットのＤ−Ａ変換が可能である。しかし、実際には、電流源のバイポーラトランジスタ、抵抗の特性が製造バラツキを持つため、トリミングによる補正が必須となる。
【００５２】
図１６は、トリミング部TRIMのブロックを詳細に示した回路図である。図２のPROMマットMAT0、MAT1、MAT2から出力される、それぞれ１５ビット、９ビット、４ビットの信号が、図１６の上位ビットトリミング回路TRIMU、中位ビットトリミング回路TRIMM、下位ビットトリミング回路TRIMLの入力にそれぞれ対応する。各トリミング回路部の構成は、図１５のＲ２Ｒ型Ｄ−Ａ変換部LADDERと同じＲ２Ｒラダー回路構成となっている。上位ビットトリミング回路TRIMUの出力は、図１５のセグメント型Ｄ−Ａ変換部SEGMENT、Ｒ２Ｒ型Ｄ−Ａ変換部LADDERと同じく、信号線VAに接続される。一方、中位ビットトリミング回路TRIMM、下位ビットトリミング回路TRIMLの出力はそれぞれ、図１５に示されるＲ２Ｒ型Ｄ−Ａ変換部LADDERのＲ２Ｒラダー部途中のノードTRMM、TRMLにそれぞれ接続される。本構成を用いると、ノードTRMM、TRMLから見たとき、トリミング回路TRIMM、TRIMLは、それぞれ２Rの抵抗値を持った抵抗として作用するため、Ｒ２Ｒ型Ｄ−Ａ変換部LADDERのＲ２Ｒラダー回路としての動作に影響を与えない。このように、Ｒ２Ｒラダー回路の途中のノードから別のＲ２Ｒラダー回路を分岐させる構成を用いることにより、必要となる抵抗の数を低減することができ、チップ面積の削減を可能としている。
【００５３】
図１７は、図１５、１６において電圧変換回路ＳＷで示される部分の回路図である。入力信号DB及びインバータV3はデジタル電源系、つまりVDD−DGND系で動作する。それに対し、CMOSトランジスタM00〜03はLSI内部で生成されるアナログ電源VDDA1、及びアナロググランドAGNDの系で動作し、この回路でデジタル信号をアナログ電源系に変換する。トランスファーゲートTG3、TG4もアナログ電源系で動作し、デジタル入力信号DBに応じて、出力Aにアナログ電圧VLまたはVHを選択出力する。通常の電圧変換回路では、定常電流を流すような構成が一般的である。しかし、本回路構成を用いることによって、定常的に電流を消費しない電圧の変換を可能としている。特に、実施例のLSIのように、この電圧変換回路を数多く持つ場合は、消費電力の低減に非常に有効である。
【００５４】
本実施例において、図１３〜図１６に示す図中における各抵抗素子は、抵抗の絶対値については、トリミングが可能であるが、温度係数についてはできるだけ小さいことが望ましい。そこで、抵抗の材料として温度係数の小さいTaN(タンタルナイトライド)を用いることに特徴を有する。同様の材料として用いられるSiCr、NiCrは従来の半導体前工程ラインでは用いられていない材料であり、汚染等が懸念される。一方、TaNはCu配線のバリアメタル等に用いられるなど実績のある材料であり、信頼性を向上させることが可能となる。なお、本実施例に限らずD-Aコンバータのようなアナログ回路には、TaNを用いると特に効果を発揮する。
【００５５】
図２０〜２３にTaNを抵抗に用いた例を示す。配線の初期層に用いる事が可能であり、レイアウト設計が容易に行なえる。図２０には、配線第一層ML1より下層に設けた例を示す。一方、図２１、図２２、図２３には、配線第一層ML1と第二層ML2の間に設けた例を示す。
【００５６】
図２０では抵抗TNのコンタクトC1を抵抗の上部から取っている。
【００５７】
図２１では抵抗TNのコンタクトC2を抵抗の上部から取っている。抵抗TNのコンタクト引出しはプラグ方式である。
【００５８】
図２２では抵抗TNのコンタクトC2を抵抗の上部から取っている。抵抗TNのコンタクト引出しは配線第二層ML2で行なっている。
【００５９】
図２３では抵抗TNのコンタクトC2を抵抗の下部から取っている。
【００６０】
以上、本実施例について図面に基づいて説明してきたが、上記の実施例に限定されず、本発明の趣旨を逸脱しない限り種々の変更が可能である。例えば、PROMメモリセルは、DACのトリミングデータのみでなく、他の不揮発に記憶したい情報に使用することが可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明を適用したLSIの全体ブロック図である。
【図２】図１の中から、特に１チャネルを詳細に示したブロック図である。
【図３】図２の中から、PROMブロックを詳細に示したブロック図である。
【図４】２０チャネル分のPROMメモリマット構成図である。
【図５】２チャネル分のPROMメモリマットを詳細に示した図である。
【図６】PROMメモリセルの構成図である。
【図７】図６のPROMメモリセル及びその出力に接続されたフリップフロップ回路の構成図である。
【図８】通常動作時のタイミングチャートである。
【図９】スキャンイン動作時のタイミングチャートである。
【図１０】SRAM書き込み動作時のタイミングチャートである。
【図１１】SRAM読み出し動作時のタイミングチャートである。
【図１２】PROM書き込み動作時のタイミングチャートである。
【図１３】図１のＤ−Ａ変換部、出力バッファ部、及び付随する回路の一部を示したブロック図である。
【図１４】図１３における抵抗RT4を詳細に示した構成図である。
【図１５】図１４におけるセグメント型Ｄ−Ａ変換部、及びＲ２Ｒ型Ｄ−Ａ変換部のブロックを詳細に示した回路図である。
【図１６】図１４におけるトリミング部のブロックを詳細に示した回路図である。
【図１７】図１５、１６における電圧変換回路の回路図である。
【図１８】従来のダイオードトランジスタを用いたアンチヒューズの構成図である。
【図１９】バイポーラトランジスタを用いたアンチヒューズPROMの構成図である。
【図２０】TaN抵抗を配線第一層の下に形成した場合の断面図である。
【図２１】TaN抵抗を配線第一層の上に形成した場合の断面図である。
【図２２】TaN抵抗を配線第一層の上に形成した場合の断面図である。
【図２３】TaN抵抗を配線第一層の上に形成した場合の断面図である。
【符号の説明】
【００６２】
VDD…デジタル電源、VCC…アナログ電源(正)、VEE…アナログ電源(負)、AGND、BGND…アナロググランド、DGND…デジタルグランド、REFH1,2…基準電圧(正)、REFL1,2…基準電圧(負)、CLR_N…出力クリア信号、DB＜１３：１０＞…データビット入力、A＜７：０＞…アドレス入力、CS_N…チップセレクト、WR_N…クロック入力、LD_N…ロードDAC信号、OUT＜３９：００＞…出力、RGND1〜8…オフセット電圧入力、VOL…ボルテージフォロア回路、INPUTREG＊＊…入力レジスタ、DACREG＊＊…DACレジスタ、TRB…冗長トリミング部、DAC＊＊…Ｄ−Ａ変換部、OUTBUF＊＊…出力バッファ部、CH00…1チャネル分の回路ブロック、SID…スキャンインデータ入力、SOD…スキャンアウトデータ出力、PROMBLK…PROM回路ブロック、D0〜5…デコーダ、MAT0〜4…PROMメモリマット、N0〜4…信号線、F0〜4…フリップフロップ、T0〜4…トランスファーゲート、PDR…PROMドライバ部、WD…PROM書き込み用ワードドライバ、DD…PROM書き込み用データドライバ、RW…SRAM読み出し信号、SWW_N…SRAM書き込み信号、RST…リセット信号、MA00〜18…２チャネル分のPROMメモリマット、PDDR1,2…PROMデータ線ドライバ領域、PWDR1,2…PROMワード線ドライバ領域、PD1＊,PD2＊…PROMデータ線、PW1＊,PW2＊…PROMワード線、MCP1＊, MCP2＊…メモリセル、DDR1＊,DDR2＊…データ線ドライバ、WDR1＊, WDR2＊…ワード線ドライバ、SD0＊, SD1＊…SRAMデータ線、SW0＊,SW1＊…SRAMワード線、MCS0＊,MCS1＊…メモリセル、SRAMデコーダ…SXD、PRM…PROM部、SRM…SRAM部、Q1,Q2…バイポーラトランジスタ、PD…PROMデータ線、PW…PROMワード線、PU…PMOSトランジスタ、VM…PROM中間ノード、VS…SRAM電圧保持ノード、TG0,TG1,TG2…トランスファーゲート、V1…トライステートインバータ、V2…インバータ、SD…SRAMデータ線、FF0,FF1,FF2…フリップフロップ、TGSW…信号、DACTOPBLK…Ｄ−Ａ変換部、OUTBUF…出力バッファ部、DACBLK…ゲイン生成部、IGENDAC,IGENREFL…定電流発生回路、SEGMENT…セグメント型Ｄ−Ａ変換部、LADDER…Ｒ２Ｒ型Ｄ−Ａ変換部、TRIM,TRIMREFL…トリミング部、IVCNVDAC,IVCNVREFL…電流―電圧変換回路、VA,VAL…信号線、VC,VCL…基準ベース電圧、REFLBLK…オフセット生成部、VBGREF,VOFS…基準電圧、VOUT…出力電圧、RR1〜7,RA,R0〜R5,RCS…抵抗、RT1〜4…トリミング抵抗部、OFSBLK…オフセット補正回路、VDDA1,2…内部生成アナログ電源電圧、NM0〜5,NMD0〜5…NMOSトランジスタ、TRS＜０＞〜＜５＞…トリミング信号、VRI,VRO, TRMM,TRML…ノード、AGNDBLK…AGND補正回路、RGNDBLK…RGND生成回路、SW…電圧変換回路、VL,VB,VH…アナログ電圧、TRIMU…上位ビットトリミング回路、TRIMM…中位ビットトリミング回路、TRIML…下位ビットトリミング回路、M00,01…NMOSトランジスタ、M03, 04…PMOSトランジスタ、ND1…NAND回路、TG3,4…トランスファーゲート、D1,D2…ダイオード、ML1…配線第一層、ML2…配線第二層、TN…TaN抵抗、C1,C2…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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