(57)【要約】【課題】  動作速度やアクセス方法の異なる半導体メモリどうしを接続すること。【解決手段】  アドレス変換部２１は、バス７から受け入れるアドレス信号ＳＩＧ２０をＲＯＭ５へ送出し、信号変換部２０は、バス７から受け入れる制御信号ＳＩＧ２１をＲＯＭ５へ送出するＲＯＭリード信号ＳＩＧ２７に変換し、記憶部２２は、ＲＯＭ５から受け入れるデータを一時保持し、出力制御部２３は、記憶部２２が格納するデータを読み出して、ＳＤＲＡＭ３の制御プロトコルに基づくデータを出力する。【選択図】        図２
2006146390.tif 000002
【特許請求の範囲】
【請求項１】
一方のバスに第一のメモリが、他方のバスに前記第一のメモリと異なる制御プロトコルに基づく第二のメモリが接続されるバス変換装置であって、
前記一方のバスから受け入れるアドレス情報を前記第二のメモリに送出するアドレス情報に変換するアドレス変換部と、
前記一方のバスから受け入れる制御信号を前記第二のメモリに送出する制御信号に変換する信号変換部と、
前記第二のメモリから受け入れるデータを一時保持する記憶部と、
前記記憶部が格納するデータを読み出して、前記第一のメモリの制御プロトコルに基づくデータを出力する出力制御部とを備えることを特徴とするメモリバス変換装置。
【請求項２】
前記第一のメモリはＳＤＲＡＭであり、前記第二のメモリはＲＯＭであり、前記第二のメモリの制御プロトコルは前記第一のメモリの制御プロトコルと、動作速度、アクセス方法、及び信号振幅レベルの内、少なくとも一つが異なることを特徴とする請求項１に記載のメモリバス変換装置。
【請求項３】
前記第二のメモリから前記データを受け入れて格納し、データ受け入れ毎に、受け入れ済みのデータを前記第二のメモリのビット幅分桁上げし、受け入れ済データのビット幅が前記第一のメモリのビット幅と一致すると、受け入れ済データの全てをまとめて前記記憶部へ送出するビット幅変換部を更に備えることを特徴とする請求項１に記載のメモリバス変換装置。
【請求項４】
前記信号変換部は、前記第二のメモリのビット幅を記憶し、前記第一のメモリのビット幅と比較し、受け入れ済データのビット幅が前記第一のメモリのビット幅に一致するまでのデータ受け入れ回数を算出し、該受け入れ回数を前記ビット幅変換部に指定することを特徴とする請求項３に記載のメモリバス変換装置。
【請求項５】
請求項１から請求項４までの何れか一項に記載のメモリバス変換装置を含むことを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なるバスを接続するメモリバス変換装置、特に動作速度やアクセス方法が異なる複数の半導体メモリを共通に接続するメモリバス変換装置、及び、これを用いた情報処理システムに関するものである。
【背景技術】
【０００２】
従来、この種のメモリバス変換装置としては、電源電圧の異なる半導体メモリが各々接続される２つのバスの間に配置され、相互にやり取りされる信号の振幅レベルを変換する技術が公開されている（特許文献１参照）。この技術では、ＣＰＵ（マイクロプロセッサ）に接続されるバスＡに、メモリバス変換装置を介してバスＢが接続されている。バスＡには半導体メモリＡが接続され、バスＢには半導体メモリＢが接続されている。半導体メモリＡと半導体メモリＢとは、電源電圧が異なっている。そこで、メモリバス変換装置が半導体メモリＡと半導体メモリＢとの振幅レベルを同一レベルに変換している。従って、電源電圧が異なっていても同種の半導体メモリ、例えばＤＲＡＭどうし、あるいはＳＲＡＭどうしを接続することは出来るが、動作速度やアクセス方法の異なる半導体メモリどうしを接続することは、不可能であった。
【特許文献１】特開平１０−２８９０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
解決しようとする問題点は、上記従来技術では、例えばＤＲＡＭどうし、あるいはＳＲＡＭどうしを接続することは出来るが、動作速度やアクセス方法の異なる半導体メモリどうしを接続することが不可能である点である。
【課題を解決するための手段】
【０００４】
本発明によるメモリバス変換装置では、第一のメモリの制御プロトコルに基づくアドレス情報と制御信号とを一方のバスから受け入れて、内部で第二のメモリの制御プロトコルに基づくアドレス情報と制御信号に変換し、第二のメモリから所望のデータを読み出し、更に、このデータを上記第一のメモリの制御プロトコルに基づいて上記一方のバスへ出力することを最も主要な特徴とする。
【発明の効果】
【０００５】
第一のメモリが接続されているバスを共通バスとして、一つのメモリコントローラで制御プロトコルの異なる複数のメモリを制御することが出来るという効果を得る。
【発明を実施するための最良の形態】
【０００６】
制御プロトコルの異なる半導体メモリを複数個備える情報処理システムを簡単な構成によって容易に実現することが出来た。
【実施例１】
【０００７】
最初に本実施例によるメモリバス変換装置を用いて制御プロトコルの異なるＳＤＲＡＭ、及びＲＯＭを一つのメモリコントローラによって制御する情報処理システムの概要について説明し、続いて本実施例によるメモリバス変換装置の詳細について説明する。
図１は、実施例１の情報処理システムの構成を示すブロック図である。
図に示すように、情報処理システム１００は、ＣＰＵ１、メモリコントローラ２、ＳＤＲＡＭ３、メモリバス変換装置４、ＲＯＭ５、及び入出力制御手段６を含む。
【０００８】
ＣＰＵ１は、情報処理装置１００全体を制御する中央演算処理装置であり、メモリコントローラ２に接続される。
メモリコントローラ２は、ＣＰＵ１と入出力制御手段６からＳＤＲＡＭ３、及びＲＯＭ５へのアクセスを制御する部分であり、ＳＤＲＡＭ３、及びメモリバス変換装置４とバス７で接続される。
【０００９】
ＳＤＲＡＭ３は、同期式のランダムアクセスメモリでありバス７に接続される。
メモリバス変換装置４は、バス７からＳＤＲＡＭ３の制御プロトコルに基づく信号を受け入れて、ＲＯＭ５の制御プロトコルに基づく信号に変換してバス８へ出力し、バス８からＲＯＭ５の制御プロトコルに基づく信号を受け入れて、ＳＤＲＡＭ３の制御プロトコルに基づく信号に変換してバス７へ出力する制御プロトコル変換装置である。この装置はメモリコントローラ２とバス７で、ＲＯＭ５とバス８でそれぞれ接続される。この装置については後に詳細に説明する。
ＲＯＭ５は、非同期式の読み出し専用メモリでありバス８に接続される。
【００１０】
入出力制御手段６は、キーボードや表示装置からなり、メモリコントローラ２と操作者とのマンマシンインタフェースの役割を果たし、メモリコントローラ２に接続される。
バス７は、メモリコントローラ２、ＳＤＲＡＭ３、及びメモリバス変換装置４を接続する信号路である。このバス７は、ＳＤＲＡＭ３の制御プロトコルに基づく信号を伝送する。
バス８は、メモリバス変換装置４とＲＯＭ５を接続する信号路である。このバス８は、ＲＯＭ５の制御プロトコルに基づく信号を伝送する。
【００１１】
続いて上記メモリバス変換装置４の詳細について説明する。
図２は、実施例１のメモリバス変換装置の構成を示すブロック図である。
図に示すように、メモリバス変換装置４は、その内部に、信号変換部２０、アドレス変換部２１、記憶部２２、及び出力制御部２３を備え、ＳＤＲＡＭ３が接続されているバス７、及びＲＯＭ５が接続されているバス８に接続される。
【００１２】
信号変換部２０は、バス７からアドレス信号ＳＩＧ２０と制御信号ＳＩＧ２１を受け入れて、バス８を介してＲＯＭリード信号ＳＩＧ２７をＲＯＭ５へ送出する部分である。又、制御信号ＳＩＧ２１に基づいてアドレスロード信号ＳＩＧ２３を生成してアドレス変換部２１へ送出し、更に、制御信号ＳＩＧ２１に基づいてデータラッチ信号ＳＩＧ２４を生成し、アドレス変換部２１と記憶部２２へ送出する部分でもある。
アドレス変換部２１は、バス７からアドレス信号ＳＩＧ２０を、信号変換部２０からアドレスロード信号ＳＩＧ２３とデータラッチ信号ＳＩＧ２４とを受け入れて、バス８を介してＲＯＭアドレス信号ＳＩＧ２６をＲＯＭ５へ送出する部分である。
【００１３】
記憶部２２は、例えばフリップフロップやスタティックＲＡＭ等の書き換え可能な半導体メモリであり、バス８を介してＲＯＭ５から読み出されたＲＯＭデータ信号ＳＩＧ２８を受け入れて、信号変換部２０から受け入れるデータラッチ信号ＳＩＧ２４に同期させて、そのデータ（値）を一時保持する部分である。
出力制御部２３は、記憶部２２に一時保持されているデータ（値）を読み出して、上記ＳＤＲＡＭ３の制御プロトコルに基づいてデータ信号ＳＩＧ２２をバス７へ送出する部分である。
【００１４】
次に、バス７に接続されているＳＤＲＡＭ３の制御プロトコルについて本発明の説明に必要な部分のみに限定して説明する。
図３は、モード設定の説明図（その１）である。
（ａ）はモードレジスタ設定時のアクセスを説明する図であり、（ｂ）は稼働中のＳＤＲＡＭ３（図１）からデータを読み出す動作を説明する図である。
図４はモード設定の説明図（その２）である。
（ａ）はＳＤＲＡＭに対するモードレジスタ設定命令時に於けるモードレジスタのアドレスと設定内容の関係を表す図であり、（ｂ）はメモリバス変換装置設定命令時に於けるモードレジスタのアドレスと設定内容の関係を表す図である。
【００１５】
電源投入後にＣＰＵ１（図１）がメモリコントローラ２（図１）を介して、モードレジスタ設定命令をＳＤＲＡＭ３（図１）へ送出する。このときの制御信号ＳＩＧ２１（図２）はＭＲＳである。ここでＭＲＳとはＳＤＲＡＭのユーザーズマニュアルに記載されている論理レベルで組み合わせた標準コマンドなので説明を省略する。同時に設定値が送出される。この設定値は、図４の（ａ）に示すように、モードレジスタのａ０からａ２にバースト長が、ａ３にラップタイプが、ａ４からａ６にＣＡＳレイテンシが、それぞれ格納される。ここで、図３（ｂ）に示すように、バースト長とは、１回のリードコマンドでＳＤＲＡＭ３（図１）が連続したアドレスのデータを出力する回数のことである。ラップタイプは、本発明に無関係なので説明を省略する。ＣＡＳレイテンシとはＳＤＲＡＭ３（図２）がリード命令を受けてからデータ信号ＳＩＧ２２（図２）を出力するまでのクロックサイクル数である。
【００１６】
同様にして、電源投入後にＣＰＵ１（図１）がメモリコントローラ２（図１）を介して、モードレジスタ設定命令をメモリバス変換装置４（図１）へ送出する。このときの制御信号ＳＩＧ２１（図２）は上記ＳＤＲＡＭ３（図１）の場合と同様である。同時に設定値が送出される。この設定値は、図４の（ｂ）に示すように、モードレジスタのａ０からａ２にＲＯＭバースト長が、ａ３からａ６にＣＡＳレイテンシが、ａ７からａ９にスタートアクセスサイクルが、ａ１０からａ１１にバーストアクセスサイクルが、それぞれ格納される。ここで、バーストアクセスサイクル、スタートアクセスサイクルは、メモリバス変換装置４（図１）に固有のものであり、ＲＯＭ５（図１）にアクセスするときのクロックサイクル数である。ＲＯＭバースト長はＲＯＭ５（図１）に対する連続アクセス数であり、ＣＡＳレイテンシは上記ＳＤＲＡＭ３（図１）の場合と同様である。
【００１７】
実施例１のメモリバス変換装置の動作について説明する。
図５は、実施例１のメモリバス変換装置の動作を示すタイムチャートである。
この図は、ＲＯＭ５（図１）からデータを読み出す動作を表している。
図の上から順番に（ａ）は全項目に共通のクロック周期で表した時間経過を、（ｂ）は制御信号ＳＩＧ２１を、（ｃ）はアドレス信号ＳＩＧ２０を、（ｄ）はデータ信号ＳＩＧ２２を、（ｅ）はアドレスロード信号ＳＩＧ２３を、（ｆ）はデータラッチ信号ＳＩＧ２４を、（ｇ）はＲＯＭリード信号ＳＩＧ２７を、（ｈ）はＲＯＭアドレス信号ＳＩＧ２６を、（ｉ）はＲＯＭデータ信号ＳＩＧ２８を、それぞれ表している。
【００１８】
動作説明の前提としてモードレジスタの設定時にメモリバス変換装置４（図１）に対して、ＣＡＳレイテンシを１１、ＲＯＭバースト長を４、スタートサイクルを３、バーストサイクルを２に設定してあるものとする。以下にクロック周期の順番に説明する。
【００１９】
クロック２０
メモリコントローラ２（図１）は、制御信号ＳＩＧ２１をＲＥＡＤに遷移させ、同時にアドレス信号ＳＩＧ２０を読み出すアドレス（Ａ０）に遷移させる。信号変換部２０（図２）は、ＲＥＡＤ命令を認識してアドレスロード信号をオンする。
【００２０】
クロック２１
アドレス変換部２１（図２）は、アドレスロード信号ＳＩＧ２３がオンしたのを認識し、アドレスＡ０をＲＯＭ５（図２）へ出力する（ＲＯＭアドレス信号ＳＩＧ２６）。ＲＯＭ５（図２）は、一定時間経過後にアドレスＡ０に該当するデータＤ０を出力する（ＲＯＭデータ信号ＳＩＧ２８）。
【００２１】
クロック２３
信号変換部２０（図２）は、モードレジスタ設定命令時に設定したスタートサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。
クロック２４
アドレス変換部２１（図２）は、データラッチ信号ＳＩＧ２４がオンしたことを認識し、ＲＯＭアドレス信号ＳＩＧ２６をＡ０＋１にインクリメントしてＲＯＭ５（図１）へ出力する。記憶部（図１）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してデータＤ０を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。
【００２２】
クロック２５
信号変換部２０（図１）は、モードレジスタ設定命令時に設定したバーストサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。
クロック２６
アドレス変換部２１（図２）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してＲＯＭアドレス信号ＳＩＧ２６をＡ０＋２にインクリメントし、記憶部（図２）は、データＤ１を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。
【００２３】
クロック２７
信号変換部２０（図１）は、モードレジスタ設定命令時に設定したバーストサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。
クロック２８
アドレス変換部２１（図２）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してＲＯＭアドレス信号ＳＩＧ２６をＡ０＋３にインクリメントし、記憶部（図２）は、データＤ２を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。
【００２４】
クロック２９
信号変換部２０（図１）は、モードレジスタ設定命令時に設定したバーストサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。
クロック３０
アドレス変換部２１（図２）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してＲＯＭアドレス信号ＳＩＧ２６をＡ０＋４にインクリメントし、記憶部（図２）は、データＤ３を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。モードレジスタ設定命令時に設定したＲＯＭバースト長と同じ回数だけＲＯＭ５（図１）からデータを読み出したのでＲＯＭリード信号ＳＩＧ２７はオフされる。
【００２５】
クロック３１
メモリコントローラ２（図１）がＲＥＡＤ命令を発行してから経過したクロック数とモードレジスタ設定命令時に設定したＣＡＳレイテンシが一致したので出力制御部２３（図２）は記憶部２２（図２）からラッチデータＤ０を読み出してバス７へ出力する（データ信号ＳＩＧ２２）。
【００２６】
クロック３２
出力制御部２３（図２）は記憶部２２（図２）から次のラッチデータＤ１を読み出してバス７へ出力する（データ信号ＳＩＧ２２）。
クロック３３
出力制御部２３（図２）は記憶部２２（図２）から次のラッチデータＤ２を読み出してバス７へ出力する（データ信号ＳＩＧ２２）。
【００２７】
クロック３４
出力制御部２３（図２）は記憶部２２（図２）から次のラッチデータＤ３を読み出してバス７へ出力する（データ信号ＳＩＧ２２）。
クロック３５
モードレジスタ設定命令時に設定したバースト長と出力制御部２３（図２）が出力したデータ量が一致したのでアクセスを終了する。
【００２８】
以上説明したように、ＳＤＲＡＭの制御プロトコルに基づくアドレス情報と制御信号とをバス７から受け入れて、内部でＲＯＭの制御プロトコルに基づくアドレス情報と制御信号に変換し、ＲＯＭから所望のデータを読み出し、更に、このデータを上記ＳＤＲＡＭの制御プロトコルに基づいて上記バス７へ出力することが可能になるので、ＳＤＲＡＭが接続されているバス７を共通バスとして、一つのメモリコントローラで制御プロトコルの異なるメモリ（ＲＯＭ）を制御することが出来るという効果を得る。
【００２９】
尚、上記説明では、第一のメモリの信号振幅レベルと第二のメモリとの信号振幅レベルの相違に関しては言及していない。しかしながら、図２に示すように、アドレス信号ＳＩＧ２０とＲＯＭアドレス信号ＳＩＧ２６との間にはアドレス変換部２１が、制御信号ＳＩＧ２１とＲＯＭリード信号ＳＩＧ２７との間には信号変換部２０が、データ信号ＳＩＧ２２とＲＯＭデータ信号ＳＩＧ２８との間には出力制御部２３が、それぞれ介在している。従って、これらアドレス変換部２１、信号変換部２０、及び出力制御部２３に於ける入出力の信号振幅レベルを所定のレベルに設定することによって第一のメモリの信号振幅レベルと第二のメモリとの信号振幅レベルの相違を容易に変換可能になる。
【実施例２】
【００３０】
上記実施例１では、ＳＤＲＡＭが接続されているバス７を共通バスとして、一つのメモリコントローラで制御プロトコルの異なるＲＯＭを制御することが出来ることとした。しかし実施例１では、ＳＤＲＡＭのデータ幅とＲＯＭのデータ幅とが同じであることを前提としている。しかし、ときにはＳＤＲＡＭのデータ幅とＲＯＭのデータ幅が異なる場合も発生し得る。本実施例では、かかる場合に対処することを目的とする。
【００３１】
最初に本実施例によるメモリバス変換装置を用いて制御プロトコルの異なるＳＤＲＡＭ、及びＲＯＭを一つのメモリコントローラによって制御する情報処理システムの概要について説明し、続いて本実施例によるメモリバス変換装置の詳細について説明する。
図６は、実施例２の情報処理システムの構成を示すブロック図である。
図に示すように、情報処理システム２００は、ＣＰＵ１、メモリコントローラ２、メモリバス変換装置４０、ＳＤＲＡＭ４１、ＲＯＭ５、及び入出力制御手段６を含む。
【００３２】
本実施例では、一例としてＳＤＲＡＭ４１が６４ｂｉｔでありＲＯＭ５が３２ｂｉｔでものとする。このビット数の異なるＳＤＲＡＭ４１とＲＯＭ５を一つのメモリコントローラ２で制御するためにメモリバス変換装置４０は、ビット幅変換部を備える。他の部分は、実施例１と同様なので説明を省略しメモリバス変換装置４０のみについて説明する。
【００３３】
図７は、実施例２のメモリバス変換装置の構成を示すブロック図である。
図に示すように、メモリバス変換装置４０は、その内部に、信号変換部３１、アドレス変換部２１、記憶部２２、出力制御部２３、及びビット幅変換部３０を備え、ＳＤＲＡＭ４１が接続されているバス７、及びＲＯＭ５が接続されているバス８に接続される。以下に実施例１との相違部分のみについて説明する。実施例１と同様の部分には実施例１と同一の符合を付して説明を省略する。
【００３４】
信号変換部３１は、バス７からアドレス信号ＳＩＧ２０と制御信号ＳＩＧ２１を受け入れて、バス８を介してＲＯＭリード信号ＳＩＧ２７をＲＯＭ５へ送出する部分である。又、制御信号ＳＩＧ２１に基づいてアドレスロード信号ＳＩＧ２３を生成してアドレス変換部２１へ送出し、更に、制御信号ＳＩＧ２１に基づいてデータラッチ信号ＳＩＧ２４、及びバス幅変換指定信号ＳＩＧ３０を生成し、データラッチ信号ＳＩＧ２４をアドレス変換部２１とビット幅変換部３０へ送出し、バス幅変換指定信号ＳＩＧ３０をビット幅変換部３０へ送出する部分でもある。信号変換部３１は、その内部にＲＯＭ５のビット幅を記憶するビット幅記憶手段３１−１を有している。
【００３５】
ここでバス幅変換指定信号ＳＩＧ３０は、制御信号ＳＩＧ２１とビット幅記憶手段３１−１が記憶するＲＯＭ５のビット幅とを比較し、ビット幅変換部３０に対してＲＯＭデータ信号ＳＩＧ２８を何回分まとめて記憶するかを指定する信号である。一例としてＳＤＲＡＭ４１のビット幅が６４ｂｉｔでありＲＯＭ５のビット幅が３２ｂｉｔの場合には、ＲＯＭデータ信号ＳＩＧ２８を２回分まとめて、ＳＤＲＡＭ４１のビット幅６４ｂｉｔに一致させることを指定する信号である。
【００３６】
ビット幅変換部３０は、信号変換部３１からデータラッチ信号ＳＩＧ２４、及びバス幅変換指定信号ＳＩＧ３０を、バス８からＲＯＭデータ信号ＳＩＧ２８を、それぞれ受け入れてバス幅変換データ信号ＳＩＧ３１を記憶部２２へ出力する部分である。
【００３７】
実施例２のメモリバス変換装置の動作について説明する。
図８は、実施例２のメモリバス変換装置の動作を示すタイムチャートである。
この図は、ＲＯＭ５（図７）からデータを読み出す動作を表している。
図の上から順番に（ａ）は全項目に共通のクロック周期で表した時間経過を、（ｂ）は制御信号ＳＩＧ２１を、（ｃ）はアドレス信号ＳＩＧ２０を、（ｄ）はデータ信号ＳＩＧ２２を、（ｅ）はアドレスロード信号ＳＩＧ２３を、（ｆ）はデータラッチ信号ＳＩＧ２４を、（ｇ）はＲＯＭリード信号ＳＩＧ２７を、（ｈ）はＲＯＭアドレス信号ＳＩＧ２６を、（ｉ）はＲＯＭデータ信号ＳＩＧ２８を、（ｊ）はバス幅変換データ信号ＳＩＧ３１を、それぞれ表している。
【００３８】
動作説明の前提としてモードレジスタの設定時にメモリバス変換装置４（図７）に対して、ＣＡＳレイテンシを１１、ＲＯＭバースト長を４、スタートサイクルを３、バーストサイクルを２に設定してあるものとする。更に、ＳＤＲＡＭ４１のビット数は６４ｂｉｔで、ＲＯＭ５のビット数は３２ｂｉｔと仮定する。以下にクロック周期の順番に説明する。
【００３９】
クロック４０
メモリコントローラ２（図６）は、制御信号ＳＩＧ２１をＲＥＡＤに遷移させ、同時にアドレス信号ＳＩＧ２０を読み出すアドレス（Ａ０）に遷移させる。信号変換部３１（図７）は、ＲＥＡＤ命令を認識してアドレスロード信号をオンする。
【００４０】
クロック４１
アドレス変換部２１（図７）は、アドレスロード信号ＳＩＧ２３がオンしたのを認識し、アドレスＡ０をＲＯＭ５（図６）へ出力する（ＲＯＭアドレス信号ＳＩＧ２６）。ＲＯＭ５（図６）は、一定時間経過後にアドレスＡ０に該当するデータＤ０を出力する（ＲＯＭデータ信号ＳＩＧ２８）。
【００４１】
クロック４３
信号変換部２０（図７）は、モードレジスタ設定命令時に設定したスタートサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。
クロック４４
アドレス変換部２１（図７）は、データラッチ信号ＳＩＧ２４がオンしたことを認識し、ＲＯＭアドレス信号ＳＩＧ２６をＡ０＋１にインクリメントしてＲＯＭ５（図６）へ出力する。ビット幅変換部３０（図７）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してデータＤ０を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。
【００４２】
クロック４５
信号変換部３１（図７）は、モードレジスタ設定命令時に設定したバーストサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。
クロック４６
アドレス変換部２１（図７）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してＲＯＭアドレス信号ＳＩＧ２６をＡ０＋２にインクリメントし、ビット幅変換部３０（図７）は、データＤ１を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。
【００４３】
クロック４７
信号変換部３１（図７）は、モードレジスタ設定命令時に設定したバーストサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。ビット幅変換部３０は、バス幅変換指定信号ＳＩＧ３０の指定に従ってＲＯＭデータ信号ＳＩＧ２８を２回（データＤ０とデータＤ１）記憶したので、このデータＤ０Ｄ１をバス幅変換データ信号ＳＩＧ３１として記憶部２２（図７）へ送出し、記憶部２２（図７）は、このデータＤ０Ｄ１を一時保持する。
【００４４】
クロック４８
アドレス変換部２１（図７）は、データラッチ信号ＳＩＧ２４がオンしたことを認識し、ＲＯＭアドレス信号ＳＩＧ２６をＡ０＋３にインクリメントしてＲＯＭ５（図６）へ出力する。ビット幅変換部３０（図７）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してデータＤ２を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。
【００４５】
クロック４９
信号変換部３１（図７）は、モードレジスタ設定命令時に設定したバーストサイクルに合わせてデータラッチ信号ＳＩＧ２４をオンする。
クロック５０
アドレス変換部２１（図７）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してＲＯＭアドレス信号ＳＩＧ２６をＡ０＋４にインクリメントし、ビット幅変換部３０（図７）は、データラッチ信号ＳＩＧ２４がオンしたことを認識してデータＤ３を記憶する（ＲＯＭデータ信号ＳＩＧ２８）。モードレジスタ設定命令時に設定したＲＯＭバースト長と同じ回数だけＲＯＭ５（図１）からデータを読み出したのでＲＯＭリード信号ＳＩＧ２７はオフされる。
【００４６】
クロック５１
ビット幅変換部３０は、バス幅変換指定信号ＳＩＧ３０の指定に従って、ＲＯＭデータ信号ＳＩＧ２８を２回（データＤ２とデータＤ３）記憶したので、このデータＤ２Ｄ３をバス幅変換データ信号ＳＩＧ３１として記憶部２２（図７）へ送出し、記憶部２２（図７）は、このデータＤ２Ｄ３を一時保持する。メモリコントローラ２（図６）がＲＥＡＤ命令を発行してから経過したクロック数とモードレジスタ設定命令時に設定したＣＡＳレイテンシが一致したので出力制御部２３（図７）は、記憶部２２（図７）からラッチデータＤ０Ｄ１をラッチデータ信号ＳＩＧ２９として読み出してデータ信号ＳＩＧ２２としてバス７へ送出する。
【００４７】
クロック５２
出力制御部２３（図７）は、記憶部２２（図７）からラッチデータＤ２Ｄ３をラッチデータ信号ＳＩＧ２９として読み出してデータ信号ＳＩＧ２２としてバス７へ送出する。
クロック５３
モードレジスタ設定命令時に設定したバースト長とデータ信号ＳＩＧ２２として出力したデータ量が一致したのでアクセスを終了する。
【００４８】
以上説明したように、本実施例によるメモリバス変換装置４０（図７）は、ビット幅変換部３０と、ビット幅記憶手段３１−１とを備えることによって、ＳＤＲＡＭのデータ幅とＲＯＭのデータ幅が異なる場合であっても一つのメモリコントローラで制御することが出来るという効果を得る。
【産業上の利用可能性】
【００４９】
本発明によるメモリバス変換装置はＳＤＲＡＭとＲＯＭとを使用する全ての情報処理システムに適用可能である。
【図面の簡単な説明】
【００５０】
【図１】実施例１の情報処理システムの構成を示すブロック図である。
【図２】実施例１のメモリバス変換装置の構成を示すブロック図である。
【図３】モード設定の説明図（その１）である。
【図４】モード設定の説明図（その２）である。
【図５】実施例１のメモリバス変換装置の動作を示すタイムチャートである。
【図６】実施例２の情報処理システムの構成を示すブロック図である。
【図７】実施例２のメモリバス変換装置の構成を示すブロック図である。
【図８】実施例２のメモリバス変換装置の動作を示すタイムチャートである。
【符号の説明】
【００５１】
４    メモリバス変換装置
７    バス
８    バス
２０    信号変換部
２１    アドレス変換部
２２    記憶部
２３    出力制御部
ＳＩＧ２０    アドレス信号
ＳＩＧ２１    制御信号
ＳＩＧ２２    データ信号
ＳＩＧ２３    アドレスロード信号
ＳＩＧ２４    データラッチ信号
ＳＩＧ２６    ＲＯＭアドレス信号
ＳＩＧ２７    ＲＯＭリード信号
ＳＩＧ２８    ＲＯＭデータ信号
ＳＩＧ２９    ラッチデータ信号
【図１】
2006146390.tif 000003
【図２】
2006146390.tif 000004
【図３】
2006146390.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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