(57)【要約】【課題】  電荷保持特性に優れ、時間経過に伴う読出電流の減少を抑制できる半導体記憶装置を提供する。【解決手段】  第１導電型の領域によって互いに隔てられた２つの第２導電型の領域１０２，１０３を有する半導体層１０１と、半導体層１０１の表面上に形成されたメモリ機能体１０４と、ゲート電極１０５とを備えた半導体記憶装置１において、メモリ機能体１０４は、電荷蓄積絶縁体１０８と、この電荷蓄積絶縁体１０８と半導体層１０１との間の電荷保持絶縁体１０６とを有し、ゲート絶縁膜を兼ねている。そして、電荷保持絶縁体１０６は、半導体中で第２導電型を生じさせる不純物原子（燐）１１５を含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面部に、第１導電型の領域と、前記第１導電型の領域によって互いに隔てられた２つの第２導電型の領域とを有する半導体層と、
前記半導体層の表面上に形成され、電荷を蓄積する機能を有するメモリ機能体と、
前記半導体層の第１導電型の領域の上方に設けられたゲート電極とを備え、
前記メモリ機能体は、電荷を蓄積する機能を有する電荷蓄積絶縁体と、この電荷蓄積絶縁体と前記半導体層との間に位置し、電荷蓄積絶縁体に蓄積された電荷を保持する機能を有する電荷保持絶縁体とを有し、
前記電荷蓄積絶縁体と、前記半導体層の第１導電型の領域内の予め定められた深さの箇所との間に、半導体中で第２導電型を生じさせる不純物原子が存在していることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記不純物原子は、前記電荷保持絶縁体内に存在していることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記不純物原子の濃度は、１０１５ｃｍ−３〜１０２１ｃｍ−３であることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記不純物原子は、前記半導体層の第１導電型の領域内であって、前記半導体層と前記電荷保持絶縁体との界面ならびにこの界面から前記予め定められた深さより浅い領域に存在していることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記第１導電型の領域中に含まれる前記不純物原子の濃度は、前記界面から深くなるにつれて低くなることを特徴とする半導体記憶装置。
【請求項６】
請求項４に記載の半導体記憶装置において、
前記第１導電型の領域中に含まれる前記不純物原子の濃度は、１０１５ｃｍ−３以上であって前記第１導電型の領域中に含まれる第１導電型を与える不純物濃度未満であることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記第１および第２導電型はそれぞれＰ型およびＮ型であり、前記不純物原子は燐原子であることを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
前記電荷保持絶縁体は酸化シリコンからなることを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
前記電荷蓄積絶縁体は窒化シリコンからなることを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれか１に記載の半導体記憶装置において、
前記メモリ機能体は、ゲート絶縁膜を兼ねていて、２つの対向する側部のそれぞれが対応する前記第２導電型の領域上に位置するように前記ゲート電極と前記半導体層との間に設けられていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至９のいずれか１に記載の半導体記憶装置において、
前記メモリ機能体は第１のメモリ機能体と第２のメモリ機能体を備え、これら第１及び第２のメモリ機能体は、前記ゲート電極の両側に、前記第１導電型の領域と前記各第２導電型の領域との境界に跨って配置されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１０または１１に記載の半導体記憶装置において、
前記第１導電型の領域に電気的に接続された第１の電圧供給部と、
前記２つの第２導電型の領域にそれぞれ電気的に接続された第２および第３の電圧供給部とを備え、
前記第１、第２および第３の電圧供給部は、前記第１導電型の領域と前記第２導電型の領域との接合部に逆方向バイアスが印加されるよう前記第１導電型の領域および２つの第２導電型の領域にそれぞれの電圧を印加して消去動作を行うことを特徴とする半導体記憶装置。
【請求項１３】
請求項１０または１１に記載の半導体記憶装置において、
前記第１導電型の領域に電気的に接続された第１の電圧供給部と、
前記２つの第２導電型の領域にそれぞれ電気的に接続された第２および第３の電圧供給部と、
前記ゲート電極に電気的に接続された第４の電圧供給部とを備え、
書込動作に際して前記第２の電圧供給部が発生する電圧Ｖ２と前記第３の電圧供給部が発生する電圧Ｖ３がＶ２＜Ｖ３なる第１の書込モードと、Ｖ２＞Ｖ３なる第２の書込みモードとを備えたことを特徴とする半導体記憶装置。
【請求項１４】
第１導電型の半導体層上に、電荷保持機能を有する第１の絶縁体を形成した後、電荷蓄積機能を有する第２の絶縁体を形成して、第１の絶縁体と第２の絶縁体を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の半導体層内に２つの第２導電型の領域を形成する工程と、
第２導電型の領域中の不純物を活性化するためのアニールを行う工程とを備え、
さらに、前記第２の絶縁体と、前記２つの第２導電型の領域間にある第１導電型の半導体層内の予め定められた深さの箇所との間に、半導体中で第２導電型を生じさせる不純物原子を導入する工程を備え、
前記不純物原子を導入する工程は、前記アニールを行う工程よりも前に行われることを特徴とする半導体記憶装置の製造方法。
【請求項１５】
第１導電型の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層上であって前記ゲート電極の両側に、電荷保持機能を有する第１の絶縁体を形成する工程と、
前記第１の絶縁体の上に電荷蓄積機能を有する第２の絶縁体を形成する工程と、
前記ゲート電極の両側の半導体層内に２つの第２導電型の領域を形成する工程と、
第２導電型の領域中の不純物を活性化するためのアニールを行う工程とを備え、
さらに、前記ゲート電極各側の第２の絶縁体と、前記２つの第２導電型の領域間にある第１導電型の半導体層内の予め定められた深さの箇所との間に、半導体中で第２導電型を生じさせる不純物原子を導入する工程を備え、
前記不純物原子を導入する工程は、前記アニールを行う工程よりも前に行われることを特徴とする半導体記憶装置の製造方法。
【請求項１６】
請求項１４または１５に記載の半導体記憶装置の製造方法において、
前記不純物原子は、前記第１の絶縁体中に導入されることを特徴とする半導体記憶装置の製造方法。
【請求項１７】
請求項１４または１５に記載の半導体記憶装置の製造方法において、
前記不純物原子は、前記半導体層と第１の絶縁体との界面および界面付近に導入されることを特徴とする半導体記憶装置の製造方法。
【請求項１８】
請求項１４に記載の半導体記憶装置の製造方法において、
前記不純物原子を導入する工程を、前記第１の絶縁体を形成した後であって、前記ゲート電極を構成する導電体を堆積する前に行うことを特徴とする半導体記憶装置の製造方法。
【請求項１９】
請求項１８に記載の半導体記憶装置の製造方法において、
前記不純物原子を導入する工程を、前記第２の絶縁体を形成した後に行うことを特徴とする半導体記憶装置の製造方法。
【請求項２０】
請求項１５に記載の半導体記憶装置の製造方法において、
前記不純物原子を導入する工程を、前記第１の絶縁体を形成した後に行うことを特徴とする半導体記憶装置の製造方法。
【請求項２１】
請求項１５に記載の半導体記憶装置の製造方法において、
さらに、前記第２の絶縁体の上にさらなる膜を形成する工程を備え、
前記不純物原子を導入する工程を、前記第１の絶縁体を形成した後であって、前記さらなる膜を形成する前に行うことを特徴とする半導体記憶装置の製造方法。
【請求項２２】
請求項２１に記載の半導体記憶装置の製造方法において、
前記不純物原子を導入する工程を、前記第２の絶縁体を形成した後に行うことを特徴とする半導体記憶装置の製造方法。
【請求項２３】
請求項１４または１５に記載の半導体記憶装置の製造方法において、
前記不純物原子は燐原子であることを特徴とする半導体記憶装置の製造方法。
【請求項２４】
請求項１乃至１３の何れか１に記載の半導体記憶装置を備えていることを特徴とする携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、より詳細には、電荷を蓄積する機能を有する絶縁体を備えた半導体記憶装置とその製造方法、並びに携帯電子機器に関する。
【背景技術】
【０００２】
電荷をトラップする機能を有する絶縁体を用いた不揮発性メモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造のメモリが挙げられる（特許文献１：特開平５−１４５０７８公報  参照）。図２４に示すように、ＭＯＮＯＳ（メモリ素子９９）は電界効果トランジスタ型の構造を有しており、半導体基板９０１内にソース・ドレイン領域となる拡散領域９０２、９０３が形成されており、２つの拡散領域間のチャネル領域上にＯＮＯ（Oxide Nitride Oxide）膜９０４を介してゲート電極９０５が形成されている。ＯＮＯ膜９０４は、ボトム絶縁膜９０６とトップ酸化膜９０７の間にシリコン窒化膜９０８が挟まれた構造となっている。シリコン窒化膜９０８にトラップされる電荷の多寡によりメモリ素子９９の閾値が変化し、この閾値の違いを検出することによって記憶された情報を読み出すことができる。
【０００３】
しかしながら、ＭＯＮＯＳを消去状態（シリコン窒化膜９０８に正孔が蓄積され、閾値が低い状態）にした場合の記憶保持特性において、時間の経過と共に閾値が上昇する（読出電流が減少する）ことが知られている。図２５、２６はそれぞれ、ＭＯＮＯＳを消去状態にした後の、閾値（Ｖｔ）と読出電流量（Ｉｄ）の時間（ｔ）依存を模式的に示すグラフである。ＭＯＮＯＳにおけるこのような特性は、メモリウィンドウ（書込時と消去時の読出電流差または読出閾値差）の減少となり、読出速度の高速化又は素子の微細化の大きな障害となっている。ＭＯＮＯＳにおけるこのような時間経過に伴う読出電流の減少は、電荷をトラップする機能を有する絶縁体を用いた不揮発性メモリ素子において特に顕著に現れる独特な現象である。
【特許文献１】特開平５−１４５０７８公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の課題は、電荷保持特性に優れ、時間経過に伴う読出電流の減少を抑制できる半導体記憶装置を提供すること、そしてまた、そのような半導体記憶装置の製造方法、並びにそのような半導体記憶装置を備えた携帯電子機器を提供することである。
【課題を解決するための手段】
【０００５】
前記課題を解決するため、本発明の第１の側面に係る半導体記憶装置は、
表面部に、第１導電型の領域と、前記第１導電型の領域によって互いに隔てられた２つの第２導電型の領域とを有する半導体層と、
前記半導体層の表面上に形成され、電荷を蓄積する機能を有するメモリ機能体と、
前記半導体層の第１導電型の領域の上方に設けられたゲート電極とを備え、
前記メモリ機能体は、電荷を蓄積する機能を有する電荷蓄積絶縁体と、この電荷蓄積絶縁体と前記半導体層との間に位置し、電荷蓄積絶縁体に蓄積された電荷を保持する機能を有する電荷保持絶縁体とを有し、
前記電荷蓄積絶縁体と、前記半導体層の第１導電型の領域内の予め定められた深さの箇所との間に、半導体中で第２導電型を生じさせる不純物原子が存在していることを特徴としている。
【０００６】
本発明によれば、電荷蓄積絶縁体と前記半導体層の第１導電型の領域内の予め定められた深さの箇所との間に存在する不純物原子の働きにより、長時間が経過しても、メモリ機能体の消去状態での読出電流の減少が抑制される。それゆえ、長期間記憶情報を保持した後であってもメモリウィンドウを大きくできるので、読出速度を高速化することができる。更には、デバイスサイズが小さくなっても所望のメモリウィンドウを確保できるので、読み出し速度を保ったままメモリ素子の微細化が可能となる。
【０００７】
また、本発明の半導体記憶装置は、通常の半導体装置の製造工程で製造可能であるので、論理回路を構成する他の半導体装置との混載プロセスが簡易である。
【０００８】
なお、メモリ機能体の消去状態での読出電流の減少が抑制されるのは、電荷蓄積絶縁体と前記半導体層の第１導電型の領域内の予め定められた深さの箇所との間に存在するキャリアトラップの原因となる欠陥の形成が、前記不純物原子によって抑制されるためと考えられる。
【０００９】
本発明の半導体記憶装置は、上記ゲート電極に電圧を印加した際の一方の第２導電型の領域から他方の第２導電型領域に流れる電流量を変化させるように、動作させてもよい。
【００１０】
一実施形態では、前記メモリ機能体は、ゲート絶縁膜を兼ねていて、２つの対向する側部のそれぞれが対応する前記第２導電型の領域上に位置するように前記ゲート電極と前記半導体層との間に設けられている。
【００１１】
別の実施形態では、前記メモリ機能体は第１のメモリ機能体と第２のメモリ機能体を備え、これら第１及び第２のメモリ機能体が、前記ゲート電極の両側に、前記第１導電型の領域と前記各第２導電型の領域との境界に跨って配置されている。
【００１２】
ゲート電極の各側の第１のメモリ機能体と第２のメモリ機能体の形成は、通常、ゲート電極を形成するエッチング工程の後に行われるため、これらのメモリ機能体に含まれる電荷保持絶縁体の膜質向上が課題となる。この課題に対して、本発明は特に大きな効果を生む。すなわち、極めて効果的に読出電流減少が抑制される。
【００１３】
前記不純物原子は、前記電荷保持絶縁体内に存在していてもよい。この場合、前記電荷保持絶縁体を、容易に、通常のロジックトランジスタのゲート絶縁膜と同様、欠陥の少ない膜質とすることができる。
【００１４】
前記不純物原子が前記電荷保持絶縁体内に存在する場合には、好ましくは、前記不純物原子の濃度は、１０１５ｃｍ−３〜１０２１ｃｍ−３である。１０１５ｃｍ−３未満の濃度では、消去状態での読出電流の減少を減らす効果が十分ではなく、濃度が１０２１ｃｍ−３を超えると電荷保持絶縁体の膜質が著しく劣化し、電荷を保持する機能が十分ではなくなるからである。
【００１５】
また、前記不純物原子は、前記半導体層の第１導電型の領域内であって、前記半導体層と前記電荷保持絶縁体との界面ならびにこの界面から前記予め定められた深さより浅い領域に存在していてもよい。
【００１６】
この場合、消去状態での読出電流の減少を抑制する効果は、前記不純物原子が電荷保持絶縁体に存在する場合よりも小さくなる。しかし、半導体記憶装置の第２導電型の領域間のチャネル付近での実効的な不純物濃度が低くなるため、半導体記憶装置の消去状態での閾値が低くなり、読出電流が増加し、半導体記憶装置の読出速度をその分高めることができる。したがって、全体として、前記不純物原子が電荷保持絶縁体に存在する場合と同程度に読み出し速度の高速化が達成できる。
【００１７】
前記第１導電型の領域中に含まれる前記不純物原子の濃度は、好ましくは、１０１５ｃｍ−３以上であって前記第１導電型の領域中に含まれる第１導電型を与える不純物濃度未満である。
【００１８】
この不純物濃度では、消去状態での読出電流の減少を減らす効果が十分得られるとともに、十分なメモリ効果を得ることができる。更に、前記界面付近の領域を第１導電型に保つことができるので、オフリークを小さくすることができる。
【００１９】
前記第１導電型の領域中に含まれる前記不純物原子の濃度は、前記界面から深くなるにつれて低くなるようにしてもよい。
【００２０】
この場合、チャネルでの実効的な不純物濃度を十分低くしつつ、半導体層の深い領域での実効的な不純物濃度を十分高く保つことができる。それゆえ、半導体記憶装置の消去状態での読出電流を大きくし、かつ、短チャネル効果を抑えることができる。したがって、半導体記憶装置の読出速度を高速にしつつ、集積化したときの単位面積当たりのメモリ容量を増大させ、コストを低減することが容易となる。
【００２１】
一実施形態では、前記第１および第２導電型はそれぞれＰ型およびＮ型であり、前記不純物原子は燐原子である。
【００２２】
燐原子は、他の不純物原子に比べて、消去状態での読出電流の減少率を特に小さくすることができる。
【００２３】
前記電荷保持絶縁体の材料として酸化シリコンを使用できる。シリコン酸化膜は電荷に対する障壁の高さが大きいため、電荷保持機能に優れる。一方、前記電荷蓄積絶縁体の材料として窒化シリコンを使用できる。シリコン窒化膜は蓄積できる電荷密度が大きいため、メモリウィンドウを大きくすることができる。また、シリコン酸化膜もシリコン窒化膜も通常のＬＳＩプロセスで広く用いられている。したがって、これらの材料をいずれか一方でも使用すれば、信頼性が高く良好なメモリ特性を容易に得ることができる。
【００２４】
一実施形態では、上記半導体記憶装置は、
前記第１導電型の領域に電気的に接続された第１の電圧供給部と、
前記２つの第２導電型の領域にそれぞれ電気的に接続された第２および第３の電圧供給部とを備え、
前記第１、第２および第３の電圧供給部は、前記第１導電型の領域と前記第２導電型の領域との接合部に逆方向バイアスが印加されるよう前記第１導電型の領域および２つの第２導電型の領域にそれぞれの電圧を印加して消去動作を行う。
【００２５】
前記実施形態によれば、前記第１導電型の領域と前記第２導電型の領域との接合付近でバンド間トンネルが発生し、バンド間トンネルにより発生した電荷により書換えが行われる。
【００２６】
バンド間トンネルにより発生した電荷により書換えを行った場合、本発明のような対策を何も講じないときの消去状態での読出電流の減少は顕著である。したがって、本発明による読出電流減少の抑制効果は、バンド間トンネルにより発生した電荷により書換えを行う場合において、特に意義深い。
【００２７】
一実施形態では、上記半導体記憶装置は、さらに、前記ゲート電極に電気的に接続された第４の電圧供給部を備えている。そして、この半導体記憶装置は、書込動作に際して前記第２の電圧供給部が発生する電圧Ｖ２と前記第３の電圧供給部が発生する電圧Ｖ３がＶ２＜Ｖ３なる第１の書込モードと、Ｖ２＞Ｖ３なる第２の書込みモードとを備えている。
【００２８】
この半導体記憶装置では、２つの書込みモードがあることによって、メモリ機能体がゲート絶縁膜を兼ねている場合には、１つの電荷蓄積絶縁体のそれぞれ異なる部位に電荷が蓄積され、ゲート電極の両側部に第１および第２のメモリ機能体を備えている場合には、それぞれのメモリ機能体の電荷蓄積絶縁体に電荷が蓄積される。したがって、１つの半導体記憶装置で記憶できる情報が増え、半導体記憶装置を集積化したときに単位面積当たりのメモリ容量を増大させ、コストを低減することができる。
【００２９】
また、本発明の第２の側面に係る半導体記憶装置の製造方法は、
第１導電型の半導体層上に、電荷保持機能を有する第１の絶縁体を形成した後、電荷蓄積機能を有する第２の絶縁体を形成して、第１の絶縁体と第２の絶縁体を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の半導体層内に２つの第２導電型の領域を形成する工程と、
第２導電型の領域中の不純物を活性化するためのアニールを行う工程とを備え、
さらに、前記第２の絶縁体と、前記２つの第２導電型の領域間にある第１導電型の半導体層内の予め定められた深さの箇所との間に、半導体中で第２導電型を生じさせる不純物原子を導入する工程を備え、
前記不純物原子を導入する工程は、前記アニールを行う工程よりも前に行われることを特徴としている。
【００３０】
この方法を用いることにより、メモリ機能体がゲート絶縁膜を兼ねる本発明の一実施形態に係る半導体記憶装置を製造することができる。
【００３１】
さらに、不純物原子（例えば、燐原子）を導入する工程（例えば、イオン注入工程）は、第２導電型の領域中の不純物を活性化するためのアニール工程の前に行われる。したがって、前記第２の絶縁体と前記２つの第２導電型の領域間にある第１導電型の半導体層内の予め定められた深さの箇所との間に導入された不純物原子がキャリア（正孔）トラップの原因となる欠陥の形成を抑制する働きを獲得するためのアニールを別に行う必要がない。したがって、そのようなアニールを別途行う場合に比して、工程数を削減して製造コストを下げることができる。
【００３２】
前記不純物原子を導入する工程は、前記第１の絶縁体を形成した後であって、前記ゲート電極を構成する導電体を堆積する前に行うことができる。
【００３３】
この方法によれば、前記第１の絶縁体に直接不純物原子が導入される上に、ゲート電極を構成する導電体を堆積する前に導入工程、例えば注入工程、が行われるため、注入プロファイルの深さ方向の半値幅を小さくすることができる。すなわち、深さ方向に対して狭い範囲に不純物原子を注入することができる。したがって、所望の場所に十分な量の不純物原子を導入し、所望で無い場所に不純物原子が注入されるのを防ぐことができる。これにより、短チャネル効果が悪化するなどの副作用を防ぐことができる。
【００３４】
前記不純物原子を導入する工程を、前記第２の絶縁体を形成した後に行えば、導入工程の際に電荷の保持に重要な前記第１の絶縁体が前記第２の絶縁体に覆われているため、第１の絶縁体の汚染を回避することができる。したがって、半導体記憶装置の信頼性を向上させることができる。
【００３５】
また、本発明の第３の側面に係る半導体記憶装置の製造方法は、
第１導電型の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層上であって前記ゲート電極の両側に、電荷保持機能を有する第１の絶縁体を形成する工程と、
前記第１の絶縁体の上に電荷蓄積機能を有する第２の絶縁体を形成する工程と、
前記ゲート電極の両側の半導体層内に２つの第２導電型の領域を形成する工程と、
第２導電型の領域中の不純物を活性化するためのアニールを行う工程とを備え、
さらに、前記ゲート電極各側の第２の絶縁体と、前記２つの第２導電型の領域間にある第１導電型の半導体層内の予め定められた深さの箇所との間に、半導体中で第２導電型を生じさせる不純物原子を導入する工程を備え、
前記不純物原子を導入する工程は、前記アニールを行う工程よりも前に行われることを特徴としている。
【００３６】
この方法を用いることにより、ゲート電極の両側に第１および第２メモリ機能体がそれぞれ形成された本発明の一実施形態に係る半導体記憶装置を製造することができる。また、前記第３の側面に係る方法同様、この方法においても、不純物原子（例えば、燐原子）を導入する工程（例えば、イオン注入工程）は、第２導電型の領域中の不純物を活性化するためのアニール工程の前に行われる。したがって、上述したように、前記第２の絶縁体と前記２つの第２導電型の領域間にある第１導電型の半導体層内の予め定められた深さの箇所との間に導入された不純物原子がキャリア（正孔）トラップの原因となる欠陥の形成を抑制する働きを獲得するためのアニールを別に行う必要がない。
【００３７】
一実施形態では、さらに、前記第２の絶縁体の上にさらなる膜を形成する工程を備えており、前記不純物原子を導入する工程を、前記第１の絶縁体を形成した後であって、前記さらなる膜を形成する前に行っている。
【００３８】
こうすることにより、所望の場所に十分な量の不純物原子を導入し、所望しない場所に不純物原子が導入されるのを防ぐことができる。
【００３９】
さらに、前記不純物原子を導入する工程を、前記第２の絶縁体を形成した後に行えば、不純物原子を導入する工程中に第１の絶縁体が汚染されるのを回避することができる。したがって、半導体記憶装置の信頼性を向上することができる。
【００４０】
また、本発明の第４の側面に係る携帯電子機器は、上述したいずれかの構成を有する半導体記憶装置を備えたことを特徴としている。
【００４１】
本発明の半導体記憶装置は、メモリ部と論理回路部の混載プロセスが簡易で、微細化が容易で、かつ高速読出し動作が可能である。このような半導体記憶装置を携帯電子機器に用いているので、携帯電子機器の信頼性と動作速度を向上させると共に、小型化ができ、かつ、製造コストを削減することが可能になる。
【発明の効果】
【００４２】
本発明の半導体記憶装置によれば、電荷蓄積絶縁体と前記半導体層の第１導電型の領域内の予め定められた深さの箇所との間に存在する不純物原子の働きにより、長時間が経過しても、メモリ機能体の消去状態での読出電流の減少が抑制される。それゆえ、長期間記憶情報を保持した後であってもメモリウィンドウを大きくできるので、読出速度を高速化することができる。更には、デバイスサイズが小さくなっても所望のメモリウィンドウを確保できるので、読み出し速度を保ったままメモリ素子の微細化が可能となる。
【００４３】
本発明の半導体記憶装置の製造方法によれば、不純物原子（例えば、燐原子）を導入する工程（例えば、イオン注入工程）を、第２導電型の領域中の不純物を活性化するためのアニール工程の前に行うので、前記第２の絶縁体と前記２つの第２導電型の領域間にある第１導電型の半導体層内の予め定められた深さの箇所との間に導入された不純物原子がキャリア（正孔）トラップの原因となる欠陥の形成を抑制する働きを獲得するためのアニールを別に行う必要がない。したがって、そのようなアニールを別途行う場合に比して、工程数を削減して製造コストを下げることができる。
【００４４】
また、本発明の携帯電子機器は、メモリ部と論理回路部の混載プロセスが簡易で、微細化が容易で、かつ高速読出し動作が可能な半導体記憶装置を用いているので、信頼性と動作速度を向上でき、小型化ができ、かつ、製造コストを削減することが可能になる。
【発明を実施するための最良の形態】
【００４５】
本発明の半導体記憶装置は、電荷を蓄積する機能を有する絶縁体からなる電荷蓄積絶縁体と、前記電荷蓄積絶縁体と半導体層とを隔てる電荷保持絶縁体とを有するメモリ機能体を備えており、前記電荷保持絶縁体、若しくは、前記電荷保持絶縁体との界面およびその近傍の半導体層がこの半導体層と逆の導電型を与える不純物を含むことを特徴としている。そのため、半導体記憶装置を消去状態にした後、時間の経過と共に半導体記憶装置の閾値が上昇する（読出電流が減少する）問題が大幅に緩和される。本発明は、電荷を蓄積する機能を有する絶縁体からなる電荷蓄積絶縁体と、前記電荷蓄積絶縁体と半導体層とを隔てる電荷保持絶縁体とを有するメモリ機能体を備えた半導体記憶装置に適応可能であるが、このような半導体記憶装置はメモリ機能体の位置などが異なる多くの例がある。以下に、そのなかのいくつかの例を実施の形態として紹介する。
【００４６】
（実施の形態１）
実施の形態１の半導体記憶装置は、メモリ機能体が半導体層とゲート電極とに挟まれて配置されて、ゲート絶縁膜を兼ねているものである。
【００４７】
より具体的には、図１に示すように、本実施の形態の半導体記憶装置であるメモリ素子１は半導体層としてのＰ型（第１導電型）のシリコン基板１０１の表面部分に、ソース・ドレイン領域となる２つのＮ型（第２導電型）の拡散領域１０２、１０３が形成されている。２つの拡散領域１０２、１０３の間に規定されるチャネル領域上には、メモリ機能体となるゲート絶縁膜１０４を介してゲート電極１０５が形成されている。ゲート絶縁膜１０４は、電荷蓄積絶縁体（第２の絶縁体）となるシリコン窒化膜１０８が、電荷保持絶縁体（第１の絶縁体）となるボトム絶縁膜１０６と、トップ絶縁膜１０７とに挟まれた構造を有している。電荷蓄積絶縁体（シリコン窒化膜）１０８は、電荷を蓄積（トラップ）する機能を有しており、電荷蓄積絶縁体１０８に蓄積する電荷の多寡がメモリ素子１に記憶される記憶情報となる。また、電荷保持絶縁体（ボトム絶縁膜）１０６は、電荷蓄積絶縁体１０８に蓄積された電荷が基板１０１へ散逸するのを防ぐ機能を有している。
【００４８】
この実施の形態１では、電荷保持絶縁体となるボトム絶縁膜１０６は、シリコン酸化膜からなり、半導体中でＮ型（第２導電型）を生じさせる燐（Ｐ）原子１１５を含んでいる。図１に示す切断線Ａ−Ｂにおける、プロセスシミュレーションにより求めた燐原子の濃度プロファイルを図２に示す。図２中、領域Ｉは基板１０１、領域ＩＩはボトム絶縁膜１０６、領域ＩＩＩはシリコン窒化膜１０８、領域ＩＶはトップ絶縁膜１０７、領域Ｖはゲート電極１０５を表している。図２から明らかなように、ボトム絶縁膜１０６中（図２の領域II）には、１０１６〜１０１８ｃｍ−３程度の濃度で燐原子が存在する。
【００４９】
電荷保持絶縁体となるボトム絶縁膜に燐を添加する方法の例は、後述する実施の形態で説明する。
【００５０】
図３及び図４は、夫々電荷保持絶縁体となるボトム絶縁膜１０６が燐を含まない場合と燐を含む場合の、消去状態での読出電流の時間変化を示している。図３及び図４との比較から明らかなように、電荷保持絶縁体となるボトム絶縁膜１０６が燐を含む場合（図４）には、燐を含まない場合（図３）よりも読出電流の減少が著しく小さくなっている。そのため、１０年経過後のメモリウィンドウは、燐を含む場合は約７０μＡとなり、燐を含まない場合の約４２μＡと比べて大幅に増大する。なお、消去状態での読出電流の減少は、ボトム絶縁膜の欠陥にトラップされた正孔が重要な役割を果たしているとの説があり、ボトム絶縁膜１０６が燐を含むことによって正孔トラップの原因となる欠陥の形成が抑制されたことが考えられる。
【００５１】
以上のことから明らかなように、実施の形態１の半導体記憶装置は、長期間記憶情報を保持した後であってもメモリウィンドウを大きくできるので、読出速度を高速化することができる。更には、デバイスサイズが小さくなっても所望のメモリウィンドウを確保できるので、メモリ素子の微細化が可能となる。
【００５２】
実施の形態１では、電荷保持絶縁体となるボトム絶縁膜１０６には、半導体（この例ではシリコン）中でＮ型を生じさせる不純物としてＶ族元素である燐原子が導入されたが、砒素（Ａｓ）原子を導入した場合でも消去状態での読出電流の減少が抑制されることが確認された。しかしながら、砒素原子を導入した場合に比べて燐原子を導入した場合は、消去状態での読出電流の減少率が特に小さくなった。したがって、燐原子を導入するのが特に好ましい。Ｎ型を生じさせる不純物としては、他のＶ族元素、たとえば、アンチモン（Ｓｂ）であってもよい。
【００５３】
なお、電荷保持絶縁体となるボトム絶縁膜１０６が燐を含むことにより消去状態での読出電流の減少が抑制される効果は、バンド間トンネルで発生した正孔を電荷蓄積絶縁体（シリコン窒化膜）１０８に注入させることにより消去動作を行う場合により顕著なものとなる。すなわち、拡散領域１０２又は１０３と半導体層（シリコン基板）１０１との境界に形成されるＰＮ接合に逆方向電圧を印加することによりバンド間トンネルを発生させ、発生した正孔を電荷蓄積絶縁体１０１に注入させることにより書換え動作を行う場合に、前記効果は著しいものになる。なぜならば、バンド間トンネルにより発生した正孔はボトム絶縁膜１０６に正孔トラップを形成する確率が大きく、何の対策も講じない場合には消去状態での読出電流の減少は顕著となるため、ボトム絶縁膜が燐を含むことによる読出電流減少の顕著な改善が強調されるからである。
【００５４】
バンド間トンネルを用いた消去方法を採用することにより、メモリ機能体１０４内であって２つの拡散領域１０２，１０３の近傍に、夫々独立して電荷を蓄積させ、２ビット以上の情報を記憶することが可能となる。
【００５５】
以下に２ビット動作の方法を簡単に説明する。書込動作は、拡散領域の一方（以下、「第１拡散領域」）１０２を０Ｖ、拡散領域の他方（以下、「第２拡散領域」）１０３を正電圧（例えば７Ｖ）、ゲート電極１０５を正電圧（例えば３Ｖ）にすることにより、メモリ素子がオンし、第１拡散領域１０２から第２拡散領域１０３へと電子が流れる。このとき、第２拡散領域１０３付近でホットエレクトロンが発生し、シリコン窒化膜１０８のうち第２拡散領域１０３付近箇所に局所的に電子が蓄積される。これにより、シリコン窒化膜１０８の第２拡散領域１０３側部分（以下、「第２の記憶部」）に書込みが行われる。一方、第１拡散領域１０２側部分（以下、「第１の記憶部」）に書込みを行う場合は、第１拡散領域１０２と第２拡散領域１０３の電圧を入れ替えればよい。
【００５６】
読出動作は、書込動作のときとは第１、第２拡散領域１０２，１０３の電圧の大小を入れ替える。例えば、第２の記憶部の情報を読み出すときには、第２拡散領域１０３を０Ｖ、第１拡散領域１０２を正電圧（例えば１Ｖ）、ゲート電極１０５を正電圧（例えば３Ｖ）にする。第１の記憶部の情報を読み出すときには、第１拡散領域１０２を０Ｖ、第２拡散領域１０３を正電圧（例えば１Ｖ）、ゲート電極１０５を正電圧（例えば３Ｖ）にすればよい。このようにして、所望の記憶部の記憶情報を読み出すことができる。
【００５７】
消去動作は、シリコン基板１０１を０Ｖ、第１、第２拡散領域１０２、１０３を正電圧（例えば５Ｖ）、ゲート電極１０５を負電圧（例えば−５Ｖ）とすればよい。このような電圧を印加した場合、バンド間トンネルによる正孔は、第１、第２拡散領域１０２、１０３の端付近で夫々発生し、シリコン窒化膜１０８に注入される。このとき注入される正孔の位置は、書込動作時の電子の注入位置とほぼ同じである。これにより、第１及び第２の記憶部を同時に消去することができる。なお、前記の例では、第１、第２拡散領域の両方に正電圧を印加したが、第１、第２拡散領域の一方のみに正電圧を印加した場合、第１又は第２の記憶部のみを選択的に消去することができる。
【００５８】
以上に述べた方法により、メモリ機能体１０４内であって２つの拡散領域１０２，１０３近傍に、夫々独立して電荷を蓄積させ、２ビットの情報を記憶させることができる。なお、２ビットを超える情報を記憶させる場合は、各記憶部の記憶レベルを３値以上にすればよい。例えば、各記憶部の記憶レベルを４値とした場合、メモリ素子全体で１６値（４ビット）の情報を記憶することができる。
【００５９】
このように、メモリ機能体１０４内であって２つの拡散領域１０２，１０３近傍に、夫々独立して電荷を蓄積させ、２ビットの情報を記憶させた場合、１つのメモリ素子で記憶できる情報が増えるため、メモリ素子を集積化したときに単位面積当たりのメモリ容量を増大させ、コストを低減することができる。
【００６０】
実施の形態１の半導体記憶装置は、メモリ機能体となるゲート絶縁膜１０４が、半導体層であるシリコン基板１０１とゲート電極１０５とに挟まれて配置されている。メモリ機能体１０４をこのように配置した場合、電荷保持絶縁体となるボトム絶縁膜１０６は、容易に通常のロジックトランジスタのゲート絶縁膜と同様、欠陥の少ない膜質とすることができる。したがって、消去状態での読出し電流の減少を比較的少なく保つことができる。
【００６１】
電荷保持絶縁体となるボトム絶縁膜１０６に含まれる燐原子の濃度は、１０１５ｃｍ−３〜１０２１ｃｍ−３であることが好ましい。燐原子の濃度が１０１５ｃｍ−３であって、ボトム絶縁膜厚が１０ｎｍのとき、ボトム絶縁膜１０６中の燐原子の面密度は１０９ｃｍ−２であるが、これ未満の濃度では消去状態での読出電流の減少を減らす効果が十分ではない。一方、燐原子の濃度が１０２１ｃｍ−３を超えるとボトム絶縁膜の膜質が著しく劣化し、電荷を保持する機能が十分ではなくなる。したがって、電荷保持絶縁体となるボトム絶縁膜１０６に含まれる燐原子の濃度は、１０１５ｃｍ−３〜１０２１ｃｍ−３とすることが好ましいのである。
【００６２】
実施の形態１では、電荷蓄積絶縁体１０８としてシリコン窒化膜を用いているが、必ずしもこの限りではなく、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜、酸化亜鉛膜、シリコンカーバイドなどでもよい。また、実施の形態１では、電荷保持絶縁体（ボトム絶縁膜）１０６及びトップ絶縁膜１０７としてシリコン酸化膜を用いているが、この限りではない。しかしながら、電荷蓄積絶縁体としてシリコン窒化膜を、電荷保持絶縁体としてシリコン酸化膜（シリコン酸窒化膜も含む）を用いるのが好ましい。シリコン窒化膜は蓄積できる電荷密度が大きいため、メモリウィンドウを大きくすることができる。シリコン酸化膜は電荷に対する障壁の高さが大きいため、電荷保持機能に優れる。更には、シリコン窒化膜及びシリコン酸化膜は通常のＬＳＩプロセスで広く用いられている。したがって、信頼性が高く良好なメモリ特性を容易に得られるのである。
【００６３】
また、実施の形態１では、第１導電型としてＮ型、第２導電型としてＰ型のメモリ素子１について説明したが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、半導体中でＰ型を生じさせる不純物原子として、たとえば、硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が挙げられる。
【００６４】
（実施の形態２）
実施の形態２の半導体記憶装置も、実施の形態１と同様、メモリ機能体が半導体層とゲート電極とに挟まれて配置されて、ゲート絶縁膜を兼ねているものであり、半導体中で第２導電型を生じさせる不純物原子の存在場所のみが、実施の形態１と異なる。本実施の形態の半導体記憶装置を説明する図５においては、実施の形態１の半導体記憶装置（図１）と共通となる部分には同じ符号を付し、詳細な説明は省略する。
【００６５】
図５に示すように、実施の形態２のメモリ素子２においては、電荷保持絶縁体（第１の絶縁体）となるボトム絶縁膜１０６との界面および界面付近の半導体層（シリコン基板）１０１に、半導体中でＮ型（第２導電型）を生じさせる燐原子を含む領域１１６が形成されている。言い換えれば、半導体層内の第１導電型（Ｐ型）の領域であって電荷保持絶縁体（ボトム絶縁膜）１０６と半導体層１０１との界面から予め定められた深さより浅い領域に、燐原子が存在する。ここで、予め定められた深さを１０ｎｍと定めることが適当である。このような場合、ボトム絶縁膜１０６とシリコン基板１０１との界面にも燐原子１１５が存在することとなる。
【００６６】
図６は、図５に示す切断線Ｃ−Ｄにおける、プロセスシミュレーションにより求めた燐原子の濃度プロファイルである。図２と同様、領域Ｉはシリコン基板１０１、領域ＩＩはボトム絶縁膜１０６、領域ＩＩＩはシリコン窒化膜１０８、領域ＩＶはトップ絶縁膜１０７、領域Ｖはゲート電極１０５を表している。図６から明らかなように、ボトム絶縁膜１０６（図６の領域II）とシリコン基板１０１（図６の領域Ｉ）との界面およびその付近には、１０１７ｃｍ−３程度の濃度で燐原子が存在する。メモリ素子としての機能に影響を及ぼさない限りは、図６の場合のように、ボトム絶縁膜１０６と半導体層との界面から１０ｎｍ以上の領域に燐原子が存在しても構わない。
【００６７】
実施の形態２の半導体記憶装置によれば、ボトム絶縁膜１０６とシリコン基板１０１との界面付近において正孔トラップの原因となる欠陥の形成が抑制されるため、消去状態での読出電流の減少が抑制される。実験によれば、実施の形態１の半導体記憶装置のようにボトム絶縁膜１０６全体にわたって燐を含む場合ほどではなかったものの、消去状態での読出電流の減少が抑制されることが確認された。それゆえ、長期間記憶情報を保持した後であってもメモリウィンドウを大きくできるので、読出速度を高速化することができる。更には、デバイスサイズが小さくなっても所望のメモリウィンドウを確保できるので、メモリ素子の微細化が可能となる。
【００６８】
また、前記界面付近に燐を含む領域１１６が形成されていることにより、メモリ素子２のチャネル付近での実効的な不純物濃度が低くなる。それゆえ、メモリ素子２の消去状態での閾値が低くなり、読出電流が増加する。したがって、その分、メモリ素子２の読出速度を早くすることができる。
【００６９】
電荷保持絶縁体（ボトム絶縁膜）１０６との界面近傍の半導体層（シリコン基板）１０１）に含まれる燐の濃度は、図６に示されるように、前記界面からシリコン基板側に深くなるにつれて低くなることが好ましい。この場合、チャネルでの実効的な不純物濃度（シリコンにＰ型を与える不純物の濃度）を十分低くしつつ、それよりもシリコン基板側の深い領域での実効的な不純物濃度を十分高く保つことができる。それゆえ、メモリ素子２の消去状態での読出電流を大きくし、かつ、短チャネル効果を抑えることができる。したがって、半導体記憶装置の読出速度を高速にしつつ、集積化したときの単位面積当たりのメモリ容量を増大させ、コストを低減することが容易となる。更には、シリコン基板１０１の前記界面からやや深い領域の濃度が十分高いため、書換え時にシリコン基板１０１と拡散領域１０２、１０３とのＰＮ接合におけるポテンシャル勾配が急峻になり、書換え速度を高速にすることができる。
【００７０】
電荷保持絶縁体（ボトム絶縁膜）１０６と半導体層（シリコン基板）１０１との界面およびその界面近傍の半導体層（シリコン基板）１０１に含まれる燐原子の濃度は、１０１５ｃｍ−３〜１０２０ｃｍ−３であることが好ましい。燐原子の濃度が１０１５ｃｍ−３未満では消去状態での読出し電流の減少を減らす効果が十分ではない。一方、燐原子の濃度が１０２０ｃｍ−３を超えると、もはやメモリ素子をオフ状態にするのが困難となり、メモリ素子としての本来の機能を果たさなくなる。したがって、電荷保持絶縁体との界面近傍の半導体層に含まれる燐原子の濃度は、１０１５ｃｍ−３〜１０２０ｃｍ−３とすることが好ましいのである。
【００７１】
更に、燐原子の濃度がＰ型（第１導電型）のシリコン基板１０１中に含まれる第１導電型を与える不純物濃度以下であることが好ましい。より具体的には、例えば、シリコン基板１０１中の領域１１６におけるボロン原子濃度が１０１８ｃｍ−３である場合は、燐原子の濃度が１０１５ｃｍ−３〜１０１８ｃｍ−３であることが好ましい。このような場合、領域１０６の導電型をＰ型（第１導電型）に保つことができるので、オフリークを小さくすることができる。
【００７２】
なお、メモリ素子２では、電荷保持絶縁体（ボトム絶縁膜）１０６の内部にはほとんど燐が含まれないが、無論、ボトム絶縁膜１０６内にも燐が含まれる方がより好ましい。その場合、消去状態での読出電流の減少を抑制する効果が更に増大する。
【００７３】
（実施の形態３）
本実施の形態は、実施の形態１及び２のような半導体記憶装置の製造方法に関する。
【００７４】
図７Ａ−７Ｃは、半導体記憶装置を製造する手順の一例を模式的に示したものである。これらの図において、図１，５に示された部分と同様の部分には、図１，５に使用された符号と同じ符号が用いられている。
【００７５】
まず、図７Ａに示すように、Ｐ型（第１導電型）シリコン基板１０１上にボトム絶縁膜（電荷保持絶縁体）となるべきシリコン酸化膜（第１の絶縁体）１１０６を熱酸化により形成する。シリコン酸化膜１１０６は、シリコン酸窒化膜として形成してもよい。また、熱酸化膜上にＣＶＤ（Chemical Vapor Deposition）法により更に酸化膜を積層してもよい。シリコン酸化膜１１０６は、例えば、１．５ｎｍ〜１０ｎｍの厚さで形成すればよい。その後、電荷蓄積絶縁体となるべきシリコン窒化膜（第２の絶縁体）１１０８をＣＶＤ法により堆積する。シリコン窒化膜１１０８は、例えば、３ｎｍ〜１５ｎｍの厚さで形成すればよい。
【００７６】
次に、図７Ｂに示すように、シリコン酸化膜１１０６及びシリコン窒化膜１１０８の積層膜越しに、イオン注入法により３１Ｐ＋イオンを注入する。このイオン注入工程における注入エネルギーは、３１Ｐ＋イオンの注入飛程がシリコン酸化膜１１０６中あるいはシリコン酸化膜１１０６とシリコン基板１０１との界面付近となるようにするのが好ましい。そのため、前記注入工程では、例えば、３１Ｐ＋イオンの注入エネルギーを１ＫｅＶ〜２０ＫｅＶとし、注入量を１０１１ｃｍ−２〜１０１４ｃｍ−２とすればよい。
【００７７】
次に、シリコン窒化膜１１０８上に更にシリコン酸化膜をＣＶＤ法により堆積した後、電極材料である導電性材料を堆積し、公知の方法でゲート電極１０５とゲート絶縁膜１０４を形成すると共に、公知の方法で拡散領域１０２、１０３を形成した。ボトム絶縁膜１０６中及びボトム絶縁膜１０６とシリコン基板１０１との界面に存在する燐原子１１５は、拡散領域１０２、１０３を形成する際の活性化アニールを経ることにより、正孔トラップの原因となる欠陥の形成を抑制する働きをするようになると考えられる。ところで、前記イオン注入工程で注入された燐の一部はシリコン基板１０１中にも存在するから、前記活性化アニールにより活性化され、燐を含む領域１１６が形成される。
【００７８】
以上が、実施の形態１及び２のような半導体記憶装置を製造する手順の一例である。
【００７９】
ここで説明した製造方法では、前記３１Ｐ＋イオンを注入する注入工程は、拡散領域１０２、１０３を形成する際の活性化アニールより前に行っているため、この活性化アニール工程が、注入された燐が正孔トラップの原因となる欠陥の形成を抑制する働きを獲得するためのアニール工程を兼ねている。したがって、その分、工程数と製造コストの増加を抑えることができる。
【００８０】
また、上記製造方法では、前記３１Ｐ＋イオンを注入する注入工程は、電荷保持絶縁体となるシリコン酸化膜１１０６を形成した後、より正確には、電荷蓄積絶縁体となるシリコン窒化膜１１０８を形成した後に行っている。したがって、電荷保持絶縁体に直接燐を注入できるので、電荷保持絶縁体中の燐の濃度を十分高くすることができ、メモリ素子の消去状態での読出電流の減少を効果的に抑制することができる。それに加えて、注入工程の際に電荷の保持に重要なシリコン酸化膜１１０６がシリコン窒化膜１１０８に覆われているため、シリコン酸化膜（電荷保持絶縁体）１１０６の汚染を回避することができる。したがって、上記製造方法を用いることにより、半導体記憶装置の読み出し速度を高速化できると共に、信頼性を向上することができる。
【００８１】
更にまた、前記３１Ｐ＋イオンを注入する注入工程は、ゲート電極１０５を構成する導電体（例えば５０ｎｍ〜３００ｎｍの厚さを有する）を堆積するより前に行っているので、注入プロファイルの深さ方向の半値幅を小さくすることができる。すなわち、深さ方向に対して狭い範囲に燐を注入することができる。したがって、所望の場所に十分な量の燐を注入し、所望で無い場所（例えば、シリコン基板１０１中の深い領域）に燐が注入されるのを防ぐことができる。これにより、短チャネル効果が悪化するなどの副作用を防ぐことができる。
【００８２】
なお、前記３１Ｐ＋イオンを注入する注入工程は、本実施形態で採用したタイミングに限定されない。少なくとも、ボトム絶縁膜１０６内またはボトム絶縁膜１０６とシリコン基板１０１との界面に燐が存在するように、燐を導入しさえすればよいのである。
【００８３】
また、燐をボトム絶縁膜１０６中またはボトム絶縁膜１０６とシリコン基板１０１との界面に導入する方法はイオン注入法に限らず、プラズマドープ法や固相拡散法などを用いても良い。
【００８４】
（実施の形態４）
本実施の形態４の半導体記憶装置は、ゲート電極の両側に配置された２つのメモリ機能体を有するものである。但し、実施の形態４は、半導体中で第２導電型を生じさせる不純物原子の存在場所に関して、実施の形態１に準ずる。したがって、ここで特に説明しなくても、実施の形態１に関して述べたことは、この実施の形態５にも当てはまると理解されねばならない。
【００８５】
具体的には、図８に示すように、本実施の形態の半導体記憶装置であるメモリ素子３は半導体層としてのＰ型（第１導電型）のシリコン基板２０１の表面部分に、ソース・ドレイン領域となる２つのＮ型（第２導電型）の拡散領域２０２、２０３が形成されている。２つの拡散領域２０２、２０３の間に規定されるチャネル領域上には、ゲート絶縁膜２０４を介してゲート電極２０５が形成されている。ゲート電極２０５の各側には第１および第２のメモリ機能体２２１、２２２が形成されている。各メモリ機能体２２１、２２２は、電荷蓄積絶縁体（第２の絶縁体）となるＬ字型のシリコン窒化膜２０８が、電荷保持絶縁体（第１の絶縁体）となるＬ字型のボトム絶縁膜２０６と、トップ絶縁膜２０９とに挟まれた構造を有している。電荷蓄積絶縁体（シリコン窒化膜）２０８は、電荷を蓄積（トラップ）する機能を有しており、電荷蓄積絶縁体２０８に蓄積する電荷の多寡がメモリ素子３に記憶される記憶情報となる。また、電荷保持絶縁体（ボトム絶縁膜）２０６は、電荷蓄積絶縁体２０８に蓄積された電荷が基板２０１へ散逸するのを防ぐ機能を有している。
【００８６】
本実施の形態４では、電荷保持絶縁体となるボトム絶縁膜２０６は、シリコン酸化膜からなり、半導体中でＮ型（第２導電型）を生じさせる燐（Ｐ）原子２１５を含んでいる。それゆえ、実施の形態１の場合と同様に、時間経過に伴う消去状態での読出電流の減少が抑制される。
【００８７】
しかしながら、本実施の形態の半導体記憶装置において、消去状態での読出電流の減少が抑制される効果は、特に効果的なものとなる。なぜならば、本実施の形態の半導体記憶装置はボトム絶縁膜２０６がゲート電極２０５の側壁に形成されているからである。この場合、通常、ゲート電極を形成するエッチング工程（結晶欠陥を発生させエッチングにともなう不純物が導入される）の後にボトム絶縁膜２０６が形成されることとなり、ボトム絶縁膜２０６の膜質向上が大きな課題となる。この課題に対して、電荷保持絶縁体となるボトム絶縁膜２０６が燐原子を含むことにより、特に大きな効果を生むのである。
【００８８】
更には、メモリ機能体２２１，２２２はゲート電極の側壁に配置されていることにより、ゲート絶縁膜２０４を薄膜化することが可能である。したがって、短チャネル効果を効果的に抑制することができる。更には、電荷が蓄積される２つのメモリ機能体２２１，２２２はゲート電極２０５により分離されているので、メモリ機能体２２１，２２２間の干渉が抑制される。それゆえ、メモリ素子３を微細化することが容易となる。したがって、集積化したときの単位面積当たりのメモリ容量を増大させ、コストを低減することができる。また、メモリ機能体２２１，２２２は通常の論理トランジスタのゲート側壁絶縁膜を形成する工程とほぼ同様な工程で簡易に形成できるため、特にメモリ・ロジック混載ＬＳＩの製造コストの増大を回避できる。
【００８９】
実施の形態１の場合と同様に、バンド間トンネルを用いた消去方法を採用することにより、２つのメモリ機能体２２１，２２２内の電荷蓄積絶縁体２０８に、夫々独立して電荷を蓄積させ、２ビット以上の情報を記憶することができる。
【００９０】
また、実施の形態１と同じく、電荷保持絶縁体となるボトム絶縁膜２０６に含まれる燐原子の濃度は、１０１５ｃｍ−３〜１０２１ｃｍ−３であることが好ましい。その理由は、実施の形態１で説明した通りである。
【００９１】
なお、実施の形態１で挙げた種々の材料の変更例はこの実施の形態４にも同様に適用できることは言うまでもない。
【００９２】
次に、この実施の形態４の半導体記憶装置の動作方法を示す。なお、後述する実施の形態５，６の半導体記憶装置の場合も同様の方法で動作させることができる。
【００９３】
まず、半導体記憶装置の書込み動作原理を、図１５及び図１６を用いて説明する。なお、書込みとは、メモリ素子がＮチャネル型である場合には第１、第２のメモリ機能体２２１、２２２に電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００９４】
第２のメモリ機能体２２２に電子を注入する（書込む）ためには、図１５に示すように、一方のＮ型の拡散領域（以下、「第１拡散領域」）２０２をソース電極に、他方のＮ型の拡散領域（以下、「第２拡散領域」）２０３をドレイン電極とする。例えば、シリコン基板２０１には第１の電圧供給部２８１から０Ｖを、第１拡散領域２０２には第２の電圧供給部２８２から０Ｖを、第２拡散領域２０３には第３の電圧供給部２８３から＋５Ｖを、ゲート電極２０５には第４の電圧供給部から＋５Ｖをそれぞれ印加すればよい。このような電圧条件により、反転層２９９が、第１拡散領域２０２（ソース電極）から伸びるが、第２拡散領域２０３（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２拡散領域２０３（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体２２２に注入されることにより書込みが行なわれる。なお、第１のメモリ機能体２２１近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。以上が、第２のメモリ機能体２２２に書換えを行う第１の書込みモードである。
【００９５】
一方、第１のメモリ機能体２２１に電子を注入する（書込む）ためには、図１６に示すように、第２拡散領域２０３をソース電極に、第１拡散領域２０２をドレイン電極とする。例えば、シリコン基板２０１には第１の電圧供給部２８１から０Ｖを、第１拡散領域２０２には第２の電圧供給部２８２から＋５Ｖを、第２拡散領域２０３には第３の電圧供給部２８３から０Ｖを、ゲート電極２０５には第４の電圧供給部から＋５Ｖをそれぞれ印加すればよい。このように、第２のメモリ機能体２２２に電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体２２１に電子を注入して、書込みを行なうことができる。以上が、第１のメモリ機能体２２１に書換えを行う第２の書込みモードである。
【００９６】
第１および第２の書込みモードを備えることにより、半導体記憶装置の２つのメモリ機能体に、それぞれ独立して電荷を蓄積させて２ビット以上の情報を記憶させることが可能となる。それゆえ、１つの半導体記憶装置で記憶できる情報を増やすことができる。したがって、半導体記憶装置を集積化したときに単位面積当たりのメモリ容量を増大させ、コストを低減することができる。
【００９７】
次に、半導体記憶装置の消去動作原理を、図１７を用いて説明する。
【００９８】
第１および第２のメモリ機能体２２１、２２２に記憶された情報を消去するには、図１７に示すように、第１、第２拡散領域２０２、２０３に正電圧（例えば、＋５Ｖ）、Ｐ型のシリコン基板２０１に０Ｖを印加して、第１、第２拡散領域２０２、２０３とシリコン基板２０１とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極２０５に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極２０５付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のシリコン基板２０１側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極２０５方向に引きこまれ、その結果、メモリ機能体２２１、２２２にホール注入が行なわれる。このようにして、メモリ機能体２２１、２２２両方の消去が行なわれる。なお、前記の例では、第１、第２拡散領域の両方に正電圧を印加したが、第１または第２拡散領域のみに正電圧を印加した場合には、第１、第２の記憶部の一方のみを選択的に消去することができる。
【００９９】
次に、半導体記憶装置の読出動作原理を、図１８を用いて説明する。
【０１００】
第１のメモリ機能体２２１に記憶された情報を読み出す場合、第１拡散領域２０２をソース電極に、第２拡散領域２０３をドレイン電極とする。例えば、第１拡散領域２０２及びシリコン基板２０１に０Ｖ、第２拡散領域２０３に＋２Ｖ、ゲート電極２０５に＋２Ｖを印加する。この際、第１のメモリ機能体２２１に電子が蓄積されていない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体２２１に電子が蓄積されている場合は、第１のメモリ機能体２２１近傍で反転層２９９が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体２２１の記憶情報を読み出すことができる。このとき、第２のメモリ機能体２２２における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流にあまり影響を与えない。
【０１０１】
第２のメモリ機能体２２２に記憶された情報を読み出す場合、第２拡散領域２０３をソース電極に、第１拡散領域２０２をドレイン電極として、半導体記憶装置を動作させる。例えば、第２拡散領域２０３及びシリコン基板２０１に０Ｖ、第１拡散領域２０３に＋２Ｖ、ゲート電極２０５に＋２Ｖを印加すればよい。このように、第１のメモリ機能体２２１に記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体２２２に記憶された情報の読出しを行なうことができる。
【０１０２】
以上の動作方法により、１メモリ素子当り選択的に２ビットの書込み及び消去が可能となる。
【０１０３】
（実施の形態５）    
実施の形態５の半導体記憶装置も、実施の形態４と同様に、ゲート電極の両側に配置された２つのメモリ機能体を有するものであり、半導体中で第２導電型を生じさせる不純物原子の存在場所のみが、実施の形態４と異なる。また、実施の形態５は、半導体中で第２導電型を生じさせる不純物原子の存在場所に関して、実施の形態２に準ずる。したがって、ここで特に説明しなくても、実施の形態２、４に関して述べたことは、この実施の形態５にも当てはまると理解されねばならない。
【０１０４】
実施の形態５の半導体記憶装置を説明する図９においては、実施の形態４の半導体記憶装置（図８）と共通となる部分には同じ符号を付し、詳細な説明は省略する。
【０１０５】
図９に示すように、実施の形態５のメモリ素子４においては、電荷保持絶縁体（第１の絶縁体）となるボトム絶縁膜２０６との界面付近の半導体層（シリコン基板）２０１に、半導体中で第２導電型を生じさせる燐原子を含む領域２１６が形成されている。言い換えれば、半導体層内の第１導電型（Ｐ型）の領域であって電荷保持絶縁体（ボトム絶縁膜）２０６と半導体層２０１との界面から予め定められた深さより浅い領域に、燐原子が存在する。ここで、予め定められた深さを、実施の形態２と同様、１０ｎｍと定めることが適当である。このような場合、ボトム絶縁膜２０６とシリコン基板２０１との界面にも燐原子２１５が存在することとなる。無論、ボトム絶縁膜２０６と半導体層との界面から１０ｎｍ以上の領域に燐原子が存在しても構わない。
【０１０６】
実施の形態５においても、各メモリ機能体２２１，２２２のボトム絶縁膜２０６とシリコン基板２０１との界面およびその界面付近のシリコン基板内の領域２１６に燐原子２１５が存在することにより、実施の形態２におけるのと同様の作用、効果が得られる。
【０１０７】
本願発明者は、燐を含む領域２１６が形成されていることにより、メモリ素子９が書込動作および消去動作を繰り返したとき、読出電流の劣化を抑える効果があることを確認した。
【０１０８】
図１０及び図１１に、夫々燐を含む領域２１６が形成されていないメモリ素子と形成されている実施の形態４のメモリ素子に、書込動作と消去動作からなる書換えサイクルを繰り返したときの、消去動作後における読出電流と書き換え回数との関係の測定結果を示す。
【０１０９】
燐を含む領域２１６が形成されていないメモリ素子において、書込動作と消去動作とからなる書換えサイクルを１０5回行なった後、消去動作後の読出電流は、書換えサイクルを行う前の約１／１０になる。このように消去動作後の読出電流が減少すると、メモリウィンドウが減少することとなる。したがって、書換えサイクルが増加するにつれてメモリウィンドウが減少し、読出し速度の低下を招くこととなる。もしくは、所定の読出し速度を維持するためには、書換えサイクルが制限されることとなる。
【０１１０】
図１０に示すような書換えサイクルによる読出電流の減少は、シリコン酸化膜と半導体基板との界面に発生した界面準位、シリコン酸化膜中に発生した電荷トラップなどにより、サブスレッショルド係数の悪化や相互コンダクタンスの低下が引き起こされるためと考えられる。
【０１１１】
図１１に、燐を含む領域２１６が形成されたメモリ素子４に書換えサイクルを加えたとき、消去動作後における読出電流と書き換え回数との関係の測定結果を示す。
【０１１２】
燐を含む領域２１６が形成されたメモリ素子４において、書換えサイクルを１０5回行なった後、消去動作後のドレイン電流は書換えサイクルを行う前の約７５％になっている。つまり、燐を含む領域２１６が形成されたメモリ素子は消去動作後の読出電流の減少率はわずか約２５％と、大幅に改善している。
【０１１３】
以上の結果から明らかなように、燐を含む領域２１６が形成されることにより、書き換えによるメモリウィンドウの減少が抑制されるので、読出し速度が向上し、許容される書換えサイクル数が増加する。
【０１１４】
（実施の形態６）
実施の形態６の半導体記憶装置は、実施の形態４の半導体記憶装置とは、ゲート電極の側壁に配置されたメモリ機能体の構成が異なるが、他の部分は同じである。
【０１１５】
実施の形態６の半導体記憶装置を説明する図１２においては、実施の形態４の半導体記憶装置（図８）と共通となるものは同じ符号を付し、説明は省略する。
【０１１６】
実施の形態６の半導体記憶装置であるメモリ素子５のメモリ機能体３２１、３２２は、電荷蓄積絶縁体（第２の絶縁体）となるシリコン窒化膜３０８と、電荷保持絶縁体（第１の絶縁体）となるボトム絶縁膜３０６とからなる。
【０１１７】
実施の形態６においても、電荷保持絶縁体となるボトム絶縁膜３０６は、燐原子２１５を含んでいる。それゆえ、実施の形態４の半導体記憶装置と同様な作用効果を奏する。更には、実施の形態４の半導体記憶装置と比べてメモリ機能体が単純な構造を有しているので、製造工程数を削減してコストを下げることができる。
【０１１８】
（実施の形態７）
実施の形態７の半導体記憶装置は、実施の形態４の半導体記憶装置とは、ゲート電極の側壁に配置されたメモリ機能体の構成が異なるが、他の部分は同じである。
【０１１９】
実施の形態７の半導体記憶装置を説明する図１３においては、実施の形態４の半導体記憶装置（図８）と共通となるものは同じ符号を付し、説明は省略する。
【０１２０】
実施の形態７の半導体記憶装置であるメモリ素子６のメモリ機能体４２１、４２２は、電荷蓄積絶縁体（第２の絶縁体）となるＬ字型のシリコン窒化膜４０８が、電荷保持絶縁体（第１の絶縁体）となるＬ字型のボトム絶縁膜４０６と、導電体４０９とに挟まれた構造を有している。導電体４０９にはゲート電極２０５と同一の電圧を印加するか、あるいはゲート電極４０９とは独立した電圧を印加するか、あるいは導電体４０９とゲート電極２０５の容量カップリングを利用して導電体４０９の電位をゲート電極２０５の電位に追従させて動作させることができる。導電体４０９とゲート電極２０５に同一の電圧を印加する場合は、導電体４０９とゲート電極２０５をシリサイドなどで短絡させてもよい。
【０１２１】
本実施の形態においても、電荷保持絶縁体となるボトム絶縁膜４０６は、燐原子２１５を含んでいる。それゆえ、実施の形態４の半導体記憶装置と同様な作用効果を奏する。更には、電荷蓄積絶縁体となるシリコン窒化膜４０８と電荷保持絶縁体となるボトム絶縁膜４０６とからなる積層膜が、シリコン基板４０１と導電体４０９とに挟まれているので、前記積層膜に十分大きな電界をかけることが可能である。したがって、書換え動作を著しく高速にすることができる。
【０１２２】
（実施の形態８）
本実施の形態は、実施の形態４または５のような半導体記憶装置の製造方法に関する。
【０１２３】
図１４Ａ−１４Ｃは、半導体記憶装置を製造する手順の一例を模式的に示したものである。
【０１２４】
まず、図１４Ａに示すように、Ｐ型（第１導電型）シリコン基板２０１上にゲート絶縁膜２０４及びゲート電極２０５を形成する。その後、ボトム絶縁膜（電荷保持絶縁体）２０６となるべきシリコン酸化膜１２０６（第１の絶縁体）を熱酸化により形成する。このシリコン酸化膜１２０６は、シリコン酸窒化膜として形成しても良い。また、熱酸化膜上にＣＶＤ（Chemical Vapor Deposition）法により更に酸化膜を積層してもよい。シリコン酸化膜１２０６は、例えば、１．５ｎｍ〜１０ｎｍの厚さで形成すればよい。その後、電荷蓄積絶縁体２０８となるべきシリコン窒化膜１２０８をＣＶＤ法により堆積する。シリコン窒化膜１２０８は、例えば、３ｎｍ〜１５ｎｍの厚さで形成すればよい。
【０１２５】
次に、図１４Ｂに示すように、実施の形態３（図７Ｂ）と同じ方法で、シリコン酸化膜１２０６及びシリコン窒化膜１２０８の積層膜越しに、イオン注入法により３１Ｐ＋イオンを注入する。
【０１２６】
次に、図１４Ｃに示すように、シリコン窒化膜１２０８上に更にトップ絶縁膜２０９となるシリコン酸化膜をＣＶＤ法により堆積した後、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を選択的にエッチングバックし、ゲート側壁にサイドウォール形状をしたメモリ機能体２２１、２２２を形成する。ボトム絶縁膜２０６中及びボトム絶縁膜２０６とシリコン基板２０１との界面に存在する燐原子２１５は、拡散領域２０２、２０３を形成する際の活性化アニールを経ることにより、正孔トラップの原因となる欠陥の形成を抑制する働きをするようになると考えられる。ところで、前記イオン注入工程で注入された燐の一部はシリコン基板２０１中にも存在するから、前記活性化アニールにより活性化され、燐を含む領域２１６が形成される。
【０１２７】
この実施の形態では、３１Ｐ＋イオンを注入する注入工程は、電荷保持絶縁体となるシリコン酸化膜１２０６を形成した後、より正確には、電荷蓄積絶縁体となるシリコン窒化膜１２０８を形成した後であって、３番目の膜であるシリコン酸化膜（トップ絶縁膜２０９）を形成する前に行っている。この３１Ｐ＋イオンを注入するタイミングは、電荷蓄積絶縁体となるシリコン窒化膜の堆積工程とその上に形成される膜の堆積工程との間に行われるという点で、その膜の材料は異なるものの、実施の形態３における３１Ｐ＋イオンを注入するタイミングと同じである。したがって、３１Ｐ＋イオンの注入タイミングに関して実施の形態３で説明した利点は、この実施の形態８においても同様に得られる。
【０１２８】
また、実施の形態３で挙げた変更はこの実施の形態にも同様に適用できる。
【０１２９】
なお、実施の形態６又は７のようにメモリ機能体の膜構成が異なる場合は、積層膜の材料や膜厚を適宜変えることにより、上述したのと同様の方法で作製できる。
【０１３０】
（実施の形態９）
実施の形態９は、実施の形態４または５に係るメモリ素子を配列して構成されるメモリセルアレイに関する。
【０１３１】
図１９は、メモリセルアレイの概略平面図であり、図２０は図１９の２０−２０線概略断面図であり、図２１は図１９の２１−２１線概略断面図である。ただし、図１９においては、上部配線構造（ビット線）は簡略のため直線として表現している。また、図１９では、５本のワード線と４本のビット線を含むメモリセルアレイを示しているが、行数及び列数は任意である。
【０１３２】
半導体基板５１１には、素子分離領域５９５（図２１）が形成されている。半導体基板５１１表面の、素子分離領域５９５が形成されていない領域は、活性領域ＡＣＴとなる。ワード線ＷＬ１〜ＷＬ５（５１７）が紙面横方向に延び、紙面縦方向に関して並んで形成されている。各活性領域ＡＣＴ上には、ゲート絶縁膜５１４を介してワード線ＷＬ１〜ＷＬ５（５１７）が通過し、各ワード線の両側（活性領域であってかつワード線に覆われない領域）には拡散領域５１２が形成されている。ワード線（ゲート電極）と、ワード線の両側に形成された２つの拡散領域（ソース領域またはドレイン領域）とが１つの電界効果トランジスタを構成している。前記ワード線ＷＬ１〜ＷＬ５（５１７）の各側壁には、シリコン窒化膜５４２がシリコン酸化膜５４１，５４３で挟まれた構造を有するメモリ機能体５６１、５６２が連続して形成されている。図１９に示すように、ワード線と交わる向きに延在する活性領域ＡＣＴの列は、隣接する活性領域ＡＣＴの列と、ワード線間において１つおきに接続されている。互いに隣接する活性領域ＡＣＴが接続する接続部の上には、コンタクト孔ＣＨ（５９６）が形成されている。前記コンタクト孔ＣＨ（５９６）は、前記ワード線と交わる向きに延在するビット線ＢＬ１〜ＢＬ４（５９７）のいずれかと拡散領域５１２とを電気的に接続している。以上の配置により、１つの拡散領域は、４つの電界効果トランジスタによって共有されることとなる。なお、５８９は、層間絶縁膜である。
【０１３３】
図２２はこのメモリセルアレイの概略等価回路図である。互いに隣接するビット線ＢＬの間には、メモリ素子ＭＴＲが並んで形成されており、各ビット線と交わる方向に延びるワード線ＷＬが、各メモリ素子のゲート電極と接続されている。互いに隣接する１対のビット線と、１本のワード線を選択することにより、特定のメモリ素子を選択することができる。前記１対のビット線及び１本のワード線に適切な電圧を印加することにより、特定
のメモリ素子の書換え動作及び読み出し動作を行なうことができる。メモリセルアレイを構成する個々のメモリ素子に対する書き換え方法および読み出し方法の具体例については実施の形態９で既述したので、ここでは省略する。
【０１３４】
各ワード線ＷＬ１〜ＷＬ５は、それぞれの活性領域ＡＣＴ上でメモリ素子のゲート電極となっている。すなわち、各ワード線は複数のメモリ素子に共有されている。また、各ワード線の両側壁には２つのメモリ機能体５６１，５６２が連続して形成されており、これらのメモリ機能体５６１，５６２が複数のメモリ素子によって共有されている。このように、各ワード線及びワード線の側壁に形成されたメモリ機能体が複数のメモリ素子によって共有されているので、メモリセルの面積を縮小し、メモリセルアレイを高密度化することができる。
【０１３５】
（実施の形態１０）
図２３に、本発明の携帯電子機器の一例である携帯電話の概略ブロック図を示す。
【０１３６】
この携帯電話は、主として、制御回路６１１、電池６１２、ＲＦ（無線周波数）回路６１３、表示部６１４、アンテナ６１５、信号線６１６および電源線６１７によって構成されており、制御回路６１１には、前記実施の形態１、２、４〜７のいずれかのメモリ素子を含む半導体記憶装置６１１ａが組み込まれている。なお、制御回路６１１は、同一構造の素子をメモリ回路素子および論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１３７】
このように、メモリ部と論理回路部の混載プロセスが簡易で、微細化が容易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の信頼性と動作速度を向上させると共に、小型化ができ、かつ、製造コストを削減することが可能になる。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施の形態１の半導体記憶装置を示す概略断面図である。
【図２】図１に示した半導体記憶装置の切断線Ａ−Ｂにおける燐原子濃度プロファイルである。
【図３】電荷保持絶縁体が燐を含まない場合の、消去状態での読出電流の時間変化を示すグラフである。
【図４】電荷保持絶縁体が燐を含む場合の、消去状態での読出電流の時間変化を示すグラフである。
【図５】本発明の実施の形態２の半導体記憶装置を示す概略断面図である。
【図６】図２に示した半導体記憶装置の切断面線Ｃ−Ｄにおける燐原子濃度プロファイルである。
【図７Ａ】本発明の実施の形態３の半導体記憶装置の製造手順を説明する図である。
【図７Ｂ】本発明の実施の形態３の半導体記憶装置の製造手順を説明する図である。
【図７Ｃ】本発明の実施の形態３の半導体記憶装置の製造手順を説明する図である。
【図８】本発明の実施の形態４の半導体記憶装置を示す概略断面図である。
【図９】本発明の実施の形態５の半導体記憶装置を示す概略断面図である。
【図１０】電荷保持絶縁体との界面近傍の半導体層に燐を含む領域が形成されていない半導体記憶装置に書き換えサイクルを加えたときの、消去動作後における読出電流と書き換え回数との関係を示すグラフである。
【図１１】電荷保持絶縁体との界面近傍の半導体層に燐を含む領域が形成された半導体記憶装置に書換えサイクルを加えたときの、消去動作後における読出電流と書き換え回数との関係を示すグラフである。
【図１２】本発明の実施の形態６の半導体記憶装置を示す概略断面図である。
【図１３】本発明の実施の形態７の半導体記憶装置を示す概略断面図である。
【図１４Ａ】本発明の実施の形態８の半導体記憶装置の製造手順を説明する図である。
【図１４Ｂ】本発明の実施の形態８の半導体記憶装置の製造手順を説明する図である。
【図１４Ｃ】本発明の実施の形態８の半導体記憶装置の製造手順を説明する図である。
【図１５】実施の形態４の半導体記憶装置の書込み方法を説明する図である。
【図１６】実施の形態４の半導体記憶装置の書込み方法を説明する図である。
【図１７】実施の形態４の半導体記憶装置の消去方法を説明する図である。
【図１８】実施の形態４の半導体記憶装置の読出し方法を説明する図である。
【図１９】実施の形態４，５に係る半導体記憶装置をメモリセルとして用いたメモリセルアレイの平面図である。
【図２０】図１９の２０−２０線断面図である。
【図２１】図１９の２１−２１線断面図である。
【図２２】図１９に示したメモリセルアレイの等価回路図である。
【図２３】本発明の実施の形態１０である携帯電子機器の一例としての携帯電話のブロック図である。
【図２４】従来技術であるＭＯＮＯＳを示す概略断面図である。
【図２５】従来技術であるＭＯＮＯＳを消去状態にした後の、閾値（Ｖｔ）の時間（ｔ）依存を模式的に示すグラフである。
【図２６】従来技術であるＭＯＮＯＳを消去状態にした後の、読出電流量（Ｉｄ）の時間（ｔ）依存を模式的に示すグラフである。
【符号の説明】
【０１３９】
１０１,２０１，５１１  半導体基板
１０２，１０３，２０２，２０３，５１２  拡散領域
１０４  ゲート絶縁膜（メモリ機能体）
１０５，２０５  ゲート電極
１０６，２０６，３０６，４０６，５４１  ボトム絶縁膜（電荷保持絶縁体）
１０７，２０９，５４３  トップ絶縁膜，
１０８，２０８，３０８，４０８，５４２  シリコン窒化膜（電荷蓄積絶縁体）
１１５，２１５  不純物
２０４，５１４  ゲート絶縁膜
２１６  燐原子を含む領域
２２１，２２２，３２１，３２２，４２１，４２２，５６１，５６２  メモリ機能体
２８１，２８２，２８３  電圧供給部
２９９  反転層
４０９  導電体
５１７，ＷＬ  ワード線
５８９  層間絶縁膜
５９５  素子分離領域
５９６，ＣＨ  コンタクト孔
５９７，ＢＬ  ビット線
ＡＣＴ  活性領域
６１１  制御回路
６１１ａ  半導体記憶装置
６１２  電池
６１３  ＲＦ回路
６１４  表示部
６１５  アンテナ
【図１】
2006245415.tif 000003
【図２】
2006245415.tif 000004
【図３】
2006245415.tif 000005
【図４】
2006245415.tif 000006
【図５】
2006245415.tif 000007
【図６】
2006245415.tif 000008
【図７Ａ】
2006245415.tif 000009
【図７Ｂ】
2006245415.tif 000010
【図７Ｃ】
2006245415.tif 000011
【図８】
2006245415.tif 000012
【図９】
2006245415.tif 000013
【図１０】
2006245415.tif 000014
【図１１】
2006245415.tif 000015
【図１２】
2006245415.tif 000016
【図１３】
2006245415.tif 000017
【図１４Ａ】
2006245415.tif 000018
【図１４Ｂ】
2006245415.tif 000019
【図１４Ｃ】
2006245415.tif 000020
【図１５】
2006245415.tif 000021
【図１６】
2006245415.tif 000022
【図１７】
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【図１８】
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【図１９】
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【図２０】
2006245415.tif 000026
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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