(57)【要約】【課題】  特に相変化材料を含む半導体装置において、テスト機能に関する回路素子増加を最小に抑え、テストの容易化を実現する。【解決手段】  相変化素子Ｐ１のリテンション試験などを行う際に、例えば、相変化素子Ｐ１に印加する電圧を、本来相変化素子Ｐ１のセット動作を行うために設けられたセット用ビット線電圧電源ＶＧ＿ｓｅｔの発生電圧ＶＳ１とし、相変化素子Ｐ１に電圧ＶＳ１を印加するタイミングを、本来相変化素子Ｐ１の読出し動作を行うために設けられた読出し／テスト時タイミング発生回路ＴＧ＿ｒｄ＿ｔｅｓｔによって生成する。これによって、回路素子の増加を抑えて、電圧ベースで加速したリテンション試験を容易に行うことが可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを含む半導体装置であって、
前記複数のメモリセルのそれぞれは、結晶化状態と非晶質状態との抵抗値の違いを利用してデータを記憶するメモリ素子を備え、
前記半導体装置のテスト動作の際に、前記メモリ素子に対し、結晶化状態を作り出す時に前記メモリ素子に印加する電圧と同じ第１電圧を、結晶化状態を作り出す時に前記メモリ素子に電圧を印加する時間よりも短い第１時間だけ印加することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１電圧は、前記メモリ素子を結晶化状態にする際に用いる電圧発生回路を共有することで生成されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１時間は、読出し動作を行なう時に前記メモリ素子に電圧を印加する時間と同じ時間であり、前記メモリ素子に対して読出し動作を行う際に用いるタイミング発生回路を共有することで生成されることを特徴とする半導体装置。
【請求項４】
複数のメモリセルを含む半導体装置であって、
前記複数のメモリセルのそれぞれは、結晶化状態と非晶質状態との抵抗値の違いを利用してデータを記憶するメモリ素子を備え、
前記半導体装置のテスト動作の際に、前記メモリ素子に対し、読出し動作を行なう時に前記メモリ素子に印加する電圧よりも高く、前記結晶化状態を作り出す時に前記メモリ素子に印加する電圧よりも低い第２電圧を、読出し動作を行なう時に前記メモリ素子に電圧を印加する時間と同じ第２時間だけ印加することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２時間は、前記メモリ素子に対して読出し動作を行う際に用いるタイミング発生回路を共有することで生成されることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第２電圧は、外部端子より入力されることを特徴とする半導体装置。
【請求項７】
複数のメモリセルを含む半導体装置であって、
前記複数のメモリセルのそれぞれは、結晶化状態と非晶質状態との抵抗値の違いを利用してデータを記憶するメモリ素子を備え、
前記半導体装置のテスト動作の際に、前記メモリ素子に対し、読出し動作を行なう時に前記メモリ素子に印加する電圧と同じ第３電圧を、前記結晶化状態を作り出す時に前記メモリ素子に電圧を印加する時間と同じ第３時間だけ印加することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第３電圧は、前記メモリ素子に対して読出し動作を行う際に用いる電圧発生回路を共有することで生成され、
前記第３時間は、前記メモリ素子を結晶化状態にする際に用いるタイミング発生回路を共有することで生成されることを特徴とする半導体装置。
【請求項９】
請求項１、４、７のいずれか１項に記載の半導体装置において、
前記メモリ素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に相変化メモリおよびそのテスト回路を含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者が検討したところによれば、相変化材料を用いたメモリの技術に関しては、以下のようなものが考えられる。
【０００３】
「相変化メモリ」と呼ばれる技術の開発が進んでいる。これは、書き換え可能なＣＤやＤＶＤなどの光ディスクでも利用されている相変化膜、相変化素子を記憶素子に使う技術で、相変化素子がアモルファス状態にあるか、結晶状態にあるかで、‘０’と‘１’を記憶する。光ディスクでは、高い出力のレーザーで局所的に加熱し、アモルファス状態や結晶状態を作ることで書き込みを行う。
【０００４】
一方、相変化メモリでは、書込みは電流パルスを用いて局所的に加熱することで行い、読出しは状態の変化による電気抵抗値の変化を検出して行う。これを実現するために、非特許文献１に記載されているように、トランジスタの出力にヒータ部分を設けてここに相変化素子を接続し、他方にも金属を接続し電流が流れるようにする。このようにすれば、トランジスタで選択された部分にのみ電流を流すことができる。
【０００５】
書き換え動作は、リセットと呼ばれる、一旦相変化素子に大電流を流して加熱し溶解させ、その後電流を切って、急冷させる動作（アモルファス状態となり、電気的には抵抗が高い）、及び、この電流よりは小さな電流を一定時間流し続け、その間の熱で相変化素子を結晶化させるセット動作（結晶化状態では電気的には抵抗が低い）とからなる。読出しは、トランジスタをオンさせて、この時の相変化素子の抵抗の大小をこのトランジスタに流れる電流で読み取る。
【非特許文献１】「オボニック・ユニファイド・メモリ−単体メモリや組み込みアプリケーションに向けたハイパフォーマンス不揮発性メモリ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ−Ａ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｎｏｎ  ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｓｔａｎｄ  Ａｌｏｎｅ  Ｍｅｍｏｒｙ  ａｎｄ  Ｅｍｂｅｄｄｅｄ  Ａｐｐｌｉｃａｔｉｏｎｓ）」、Ｍ．Ｇｉｌｌ，Ｔ．Ｌｏｗｒｅｙ，Ｊ．Ｐａｒｋ、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ、２００２年２月
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、前記のような相変化材料を用いたメモリのテスト技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
このような相変化メモリでは、初期不良をスクリーニングするテスト手法の開発が必須である。特に、相変化メモリのような不揮発メモリでは、保持したデータを例えば１０年間保持できるか否かが重要な事項であるが、これを高速にテストする必要がある。
【０００８】
この検討にあたり、本発明者は、相変化メモリにおいては、読出し時などでの劣化の機構と、相変化素子を放置した時の劣化の機構とが同じであることを見出した。ここで、この劣化の機構に関し、例えば代表的な不揮発メモリであるフラッシュメモリと比較して説明する。
【０００９】
図１５は、本発明が立脚する相変化メモリ素子の特性の一例を示す図である。この図では、横軸は、絶対温度Ｔとボルツマン定数ｋの積の逆数であり、縦軸はリテンション時間である。リテンションとは、ある温度、素子の記憶情報が保たれる時間である。相変化メモリのような不揮発メモリでは、リテンション時間が重要な評価項目となる。このグラフに、正常な相変化メモリ素子の特性をプロットすると、Ｓ１の線とＳ３の線との間であるＳ２の線となる。ここでは、Ｓ２は一本しか示していないが、これは、Ｓ１の線とＳ３の線との間の任意の線を表し、Ｓ１の線とＳ３の線とがばらつきの上限と下限とを示している。この線の中にあれば、温度Ｔ２において、所望のリテンション時間ｔ２を達成することができる。
【００１０】
しかしながら、異常な相変化メモリ素子は、この領域とは外れてしまう。例えば、Ｓ４やＳ５の線の特性となってしまうのである。この素子では、もはや温度がＴ２の時に、所望のリテンション時間であるｔ２を達成できないのである。ここで相変化素子特有の性質を用いることになる。
【００１１】
すなわち、相変化素子では、例えば、通常の読出しなどを行う際にも熱が発生してメモリセル素子の温度が上昇する。これは、この図１５で温度を上げた時のリテンション特性を見ているのと同じである。そうすると、図１５のひとつの同じ線の上で温度を上げることによりリテンション時間が短くなる。つまり、読出しとはディスターブを与えることであるが、これはこのリテンションの特性を加速して見ていることにもなる。
【００１２】
ディスターブとリテンションとが同じ特性に立脚していることは相変化素子の大きな特徴である。もっと電圧を上げれば、もっと加速する。或いは、長く時間をかける（ディスターブ時間を長くする）ことによって、このリテンション特性を再現することができる。相変化メモリのような不揮発メモリでは、リテンション時間が重要な評価項目であり、これの良否を判断するのがテストでのスクリーニングの主な目的である。
【００１３】
本発明では、本発明者等が見出した“相変化素子では、リテンション特性とディスターブ特性が同じ機構に立脚すること”を利用する。すなわち、テストではメモリ素子に少し大きな電流を流すことで温度を上げて、このメモリ素子の劣化の具合を見るのである。例えば、温度Ｔ１を与えたとする。すると、正常なＳ１、Ｓ２、Ｓ３の中にあれば、ｔ１の時間を経過した際にも素子は正常な記憶情報を保持している。しかし、もし、異常な性質であるＳ４やＳ５のような相変化素子であれば、ｔ１の時間では正常な記憶情報を保持できないのである。これによって、異常な素子を取り除いたり、或いは、この結果を元に、異常が起こり難い条件を見出すことができるのである。
【００１４】
一方、フラッシュメモリにおける劣化の機構は次のようになる。図１６は、フラッシュメモリにおける劣化の機構を説明するための図であり、（ａ）は情報保持状態（リテンション）の模式図、（ｂ）は読出し状態の模式図を示すものである。フラッシュメモリでは、この２つでは異なる物理機構が支配している。すなわち、リテンションでは、図１６（ａ）に示すように、フローティングゲートの中の電子が熱によって励起され、絶縁膜をトンネリングして抜け出てしまうことにより劣化が発生する。この特性は温度が高いほどおこりやすく、例えば、図１５と同様な性質を持つ。
【００１５】
一方、ディスターブでは、図１６（ｂ）のような読出しの際に、ドレインからソースに流れる電流の一部が、高いエネルギーを持ち、フローティングゲートに飛び込むことによって書かれている情報が変わってしまうことにより劣化が発生する。これは、電圧には大きく依存するが、温度の依存性がリテンションを決めているトンネリング程大きくはない。
【００１６】
ここで、テストに話を戻すと、２つの物理機構が存在するということは、２通りのテストを行なう必要があるということである。このため、フラッシュメモリでは、リテンションの試験と、ディスターブの試験とは、一般に異なる温度で別々に行なわれる。これは、フラッシュメモリのテスト時間を増大させている。
【００１７】
これと異なり、相変化メモリでは、前述したように、電圧を少し高くするか、または時間を少し長くして、通常の読出しと同じ動作を行なえば、リテンション特性とディスターブ特性、両方を同時に試験することができるのである。そこで、本発明の目的は、この特性を利用することで、テスト機能に関する回路素子増加を最小に抑え、テストの容易化を実現可能な半導体装置を提供することにある。また、テスト時間の短縮を実現可能な半導体装置を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体装置は、メモリ素子を結晶化状態にする際（セット動作時）にメモリ素子に印加する電圧またはそのタイミングと、メモリ素子の読出し動作を行う際にメモリ素子に印加する電圧またはそのタイミングとを組み合わせて利用することでテスト動作を行う回路を備えたものである。ここで、テスト動作とは、所謂リテンション試験を意味するが、同時にディスターブ試験とすることも可能である。すなわち、リテンション試験を行うことでディスターブ試験を兼ね備えることもでき、テスト時間の短縮が図れる。
【００２１】
テスト動作時の具体的な電圧およびタイミングとしては、例えば、セット動作時の電圧を読出し動作時のタイミングでメモリ素子に印加する方式が挙げられる。この場合、電圧発生回路およびタイミング発生回路を本来備えている回路で共有することができるため、小面積化が可能となる。そして、これによって、正常なメモリ素子に対してセット動作が行われない範囲内で、電圧ベースで加速したリテンション試験を容易に行うことが可能となる。
【００２２】
また、この方式に対して、電圧またはタイミングの一方を本来備えている回路で共有して生成し、他方を別途設けた回路で生成することも可能である。電圧を別回路で生成する場合、その電圧は、読出し動作時の電圧よりも高くセット動作時の電圧よりも低くするとよい。また、タイミングを別回路で生成する場合、セット動作時のタイミングよりも短くする必要がある。これらの場合も、その電圧またはタイミングを生成する際に本来備えている回路の一部を共有できるため、小面積化を実現できる。そして、正常なメモリ素子に対してセット動作が行われない範囲内で、電圧ベースまたは電圧印加時間ベースで加速したリテンション試験を容易に行うことが可能となる。
【００２３】
また更に、テスト動作時の具体的な電圧およびタイミングの別の例としては、読出し動作時の電圧をセット動作時のタイミングでメモリ素子に印加する方式が挙げられる。この場合、前述した説明と同様に小面積が可能となり、電圧印加時間ベースで加速したリテンション試験を容易に行うことが可能となる。
【００２４】
なお、これらは、メモリ素子にカルコゲナイド材料を含む相変化メモリ備えた半導体装置に適用して特に有益なものとなる。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、特に相変化メモリを含む半導体装置において、テストの容易化が実現可能となる。また、テスト時間の短縮が実現可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００２７】
なお、図面において、ＰＭＯＳトランジスタにはゲートに丸印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２８】
図１は、本発明の一実施の形態による半導体装置において、その構成の一例を示すブロック図である。図１において特徴的なことは、セット用ビット線電圧電源ＶＧ＿ｓｅｔをセット動作とテスト動作の両方に使用すること、そのための方法、機能を有することと、読出し動作とテスト動作のタイミング発生回路がその多くを共用し読出し／テスト時タイミング発生回路ＴＧ＿ｒｄ＿ｔｅｓｔとしている点である。このようにすることで、前述したように相変化メモリに用いる材料の特性に合った有効なテスト動作を行えることを発明者は見出しており、これに着目することにより回路増加を小さく抑えることが可能となる。
【００２９】
以下、詳しく述べれば、メモリアレーＭＡでは、ここではひとつしか示していないメモリセルＭＣが２次元に敷き詰められており、各メモリセルＭＣは、トランジスタＭ１と相変化素子Ｐ１とで成っており、ビット線ＢＬとワード線ＷＬとソース線ＳＬとの電圧関係でこのメモリセルＭＣが選択できるようになっている。ソースドライバＳＤは、ソース線ＳＬを駆動する回路であり、ワードドライバＷＤは、ワード線ＷＬを駆動する回路であり、センスアンプＳＡは、ビット線ＢＬに現れた信号電圧を増幅する回路である。
【００３０】
相変化メモリでは、セット動作とリセット動作と読出し動作と、テスト動作を行うが、それぞれの動作を行うために、セット制御回路Ｓｅｔ＿ｃｔｌ、リセット制御回路Ｒｓｔ＿ｃｔｌ、読出し制御回路Ｒｅａｄ＿ｃｔｌ、及びテスト制御回路Ｔｅｓｔ＿ｃｔｌが必要であり、これによって各々の動作に必要な時間間隔や動作開始の信号などのタイミングが、セット時タイミング発生回路ＴＧ＿ｓｅｔ、リセット時タイミング発生回路ＴＧ＿ｒｓｔ、読出し／テスト時タイミング発生回路ＴＧ＿ｒｄ＿ｔｅｓｔで発生させられる。この時、前述のように本発明では、読出し／テスト時タイミング発生回路ＴＧ＿ｒｄ＿ｔｅｓｔとして、読出し動作とテスト動作のタイミングの多くを共用し、回路もまた多くを共用していることが特徴である。なお、通常動作からテスト動作への遷移は、外部からのコマンド入力又はテスト端子からの入力により行われる。
【００３１】
また、相変化メモリでは複数の電圧を用いるが、この実施の形態では、セット動作とリセット動作と読出し動作とテスト動作に際し、ビット線ＢＬの電圧を切り換えて相変化素子Ｐ１に印加される電圧を変えている例を示している。すなわち、セット用ビット線電圧電源ＶＧ＿ｓｅｔ（ＶＳ１を発生）、リセット用ビット線電圧電源ＶＧ＿ｒｓｔ（ＶＲ１を発生）、読出しビット線電圧電源ＶＧ＿ｒｄ（ＶＹ１を発生）を持つ。一般に、これらの発生電圧の大小関係は、ＶＲ１＞ＶＳ１＞ＶＹ１である。
【００３２】
この理由は、相変化素子の書き換えが与える熱の大きさによるためであり、リセット動作時にはＶＲ１で大きな熱を与え（そして急速に取り去り）、セット動作時にはこれより小さな熱を与える。一方、読出しは、できるだけ与える熱が小さい方が好ましいので電圧は低くなる。読出し時に与える熱が小さいのが好ましいのは、この熱によって相変化の状態が変化する、いわゆるディスターブを与えることを最小にするためである。なお、ある環境にこの相変化素子を放置しておくと、相変化素子は、安定な状態にたどりつく。書き換えた状態からこの状態まで変化するのに必要な時間をリテンション時間（実際上は、電気的には最初の抵抗状態から、指定した抵抗値へ変化するのに要する時間）と呼ぶ。
【００３３】
ここでの本実施例の特徴は、テスト用には別個の電源を用意せず、ディスターブ試験やリテンション試験を行う場合に、通常の読み出しビット線で電圧電源ＶＧ＿ｒｄではなく、セット用ビット線電圧電源ＶＧ＿ｓｅｔを用いることである。これによって、通常の読み出し動作の電圧よりも高めの電圧設定を用いて加速試験を行うことが可能になる。そして、相変化のテスト動作に必要な電源電圧とタイミングとを、セット動作とリセット動作と読出し動作に必要な電圧とタイミングとから作り出すことができる。
【００３４】
以上のように、読出し動作用のタイミングと、セット動作用の電圧とを利用してテスト動作を行うことによって、素子数の増加を抑えチップ面積の増加を抑えて、容易にテスト動作を行うことが可能となる。また、ディスターブ試験とリテンション試験とを同時に行えるため、テスト時間の短縮が実現可能となる。
【００３５】
図２は、本発明の一実施の形態による半導体装置において、図１とは別の構成の一例を示すブロック図である。図２において特徴的なことは、バイポーラトランジスタＱ１を用いたメモリセルＭＣを用いていることである。これによって、バイポーラトランジスタＱ１を作成するプロセス、セル構造の場合、一般にＭＯＳトランジスタを用いる場合と比較して大電流を流せることが期待されるが、この時のテスト動作を素子数の増加を抑えチップ面積の増加を抑えて容易に行なうことができる。
【００３６】
ここでは、ｐｎｐ型のバイポーラトランジスタの例で記載してある。このバイポーラトランジスタＱ１のエミッタ端子とビット線ＢＬとの間に相変化素子Ｐ１を挿入してある。他の構成は図１と同じであり、相変化のテスト動作に必要な電源電圧とタイミングとを、セット動作とリセット動作と読出し動作に必要な電圧とタイミングとから作り出すことができることが特徴である。
【００３７】
図３は、図１および図２の構成を用いたテスト動作において、ビット線電圧とタイミング発生を、通常の読出し動作、セット動作、リセット動作と共用する方法を示す表である。読出し動作では、読出し用のビット線電圧と読出し用のタイミングパルスを用いる。セット動作では、セット用のビット線電圧とセット用のタイミングパルスを用いる。更に、リセット動作では、リセット用のビット線電圧とリセット用のタイミングパルスを用いる。
【００３８】
一方、本実施例のテスト動作では、これらの通常動作のビット線電圧とタイミングパルスの一部を利用する。すなわち、テスト動作においては、セット用のビット線電圧と、読出し用のタイミングパルスを用いる。このようにすることで、素子数の増加を抑えチップ面積の増加を抑えてテスト動作を容易に行うことができる。また、テスト時間の短縮が可能となる。
【００３９】
図４は、図３を変形した、ビット線電圧とタイミング発生の共有方法を示す表である。すなわち、読出し用のビット線電圧と、セット用のタイミングパルスとを用いるのである。これに伴い、電源では、読出し用のビット線電圧をテスト動作でも使用する。このような選択の方法が必要であるが、これは図１に示した方法の類推から容易であり、読出し制御回路Ｒｅａｄ＿ｃｔｌとテスト制御回路Ｔｅｓｔ＿ｃｔｌとから、読出しビット線電圧電源ＶＧ＿ｒｄとビット線ＢＬとを接続するスイッチＳＷ１を制御し、両方で共用できるようにすれば良い。また、テスト動作時のタイミングの発生は、図１の読出しでは無く、セット時タイミング発生回路ＴＧ＿ｓｅｔとその多くを兼ねれば良い。
【００４０】
このようにしても、本発明の本質を変えることなく、通常よりも長い時間電圧を印加して加速試験を行うことが可能になる。そして、テストのための素子数の増加を抑えチップ面積の増加を抑えて容易にテスト動作を行うことができる。また、テスト時間の短縮が可能となる。
【００４１】
図５は、図３に対応する動作の一例を示す波形図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、リセット動作、セット動作、読出し動作、及びテスト動作を示すものである。図５において、横軸は時間軸ｔであり、縦軸はその時に印加されるビット線電圧Ｖを示している。特徴的な時間を示す記号として、ｔ１、ｔ２、ｔ３があるが、ｔ１はリセット動作の時に電圧ＶＲ１から０へ電圧を下げる時間、ｔ２はセット動作時に一定の電圧ＶＳ１に保つ時間、ｔ３は、読出しの時に、読出し用電圧ＶＹ１に保つ時間である。これらの電圧は、ビット線ＢＬ又はワード線ＷＬによって選択されるメモリセルＭＣのビット線ＢＬに印加される電圧を示している。
【００４２】
以上のリセット動作、セット動作、読出し動作で用いる特徴的な電圧と時間の内、本実施例では、図５（ｄ）のテスト動作において、セット用電圧ＶＳ１と読出し用の時間ｔ３を用いることが特徴である。この時、セット用電圧ＶＳ１は、読出し用の時間ｔ３に通常対応する電圧ＶＹ１よりも高いことが重要である。これによって、テスト状態では、時間は読出し時と同じｔ３であるが、印加電圧がＶＹ１よりの高いＶＳ１であるので、読出し動作よりも多くのストレスをメモリセルすなわち相変化素子に与えることができるのである。
【００４３】
図６は、図４に対応する動作の一例を示す波形図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、リセット動作、セット動作、読出し動作、及びテスト動作を示すものである。図６でも図５と同様にリセット動作、セット動作、読出し動作時の特徴的な電圧と時間の一部を利用してテスト動作を行なう。また、図５と同様にｔ１はリセット動作の時に電圧ＶＲ１から０へ電圧を下げる時間、ｔ２はセット動作時に一定の電圧ＶＳ１に保つ時間、ｔ３は、読出しの時に、読出し用電圧ＶＹ１に保つ時間である。
【００４４】
図６の例では、図５と異なり、テスト動作においては、読出し用電圧ＶＹ１と、セット用の印加時間ｔ２を用いる。この時、セット用の印加時間ｔ２は、読出し用電圧ＶＹ１に通常対応する読出し動作の印加時間ｔ３よりも長いことが重要である。これによって、テスト状態では、印加電圧は読出し時と同じＶＹ１であるが、時間は読出し動作よりも長いセット動作時と同じｔ２であるため、読出し動作よりも多くのストレスをメモリセルすなわち相変化素子に与えることができるのである。
【００４５】
図７は、本発明の一実施の形態による半導体装置において、図１とは更に別の構成の一例を示すブロック図である。本発明では、リセット動作、セット動作、読出し動作に必要な回路の一部をテストに利用し、素子数増加、面積増加を小さく抑えることが目的である。そこで、図７に示すように、図１等の読出し／テスト時タイミング発生回路ＴＧ＿ｒｄ＿ｔｅｓｔを読出し時のみに用いる読出し時タイミング発生回路ＴＧ＿ｒｄとし、テスト時タイミング発生回路ＴＧ＿ｔｅｓｔを別途設ける。このテスト時タイミング発生回路ＴＧ＿ｔｅｓｔを用いることで、テスト時の時間設定の自由度を増しつつ、かつ、電源回路はセット用の電源ＶＧ＿ｓｅｔを用いることで回路規模を抑えることも可能である。
【００４６】
この実施の形態によれば、相変化素子の特性に合わせて、最適なテスト時間を選ぶことができ、目的に合ったスクリーニングを行なうことができる。これは、また、このテスト専用のタイミング発生回路を用いる場合と、他の例えば読出し時のタイミング発生回路を用いる場合とを選択する構成にすることも可能であり、相変化素子の特性により広く合致させることが可能となる。
【００４７】
図８は、本発明の一実施の形態による半導体装置において、図１とは更に別の構成の一例を示すブロック図である。この例では、テスト時のタイミングは、読出しとテストとで兼ねた回路を用いるが、テスト時の電圧は、専用のテスト用ビット線電圧電源ＶＧ＿ｔｅｓｔ（発生電圧はＶＴ１）を用意し、これを制御端子ＤＳ４で制御されるスイッチＳＷ４でメモリアレーに印加する。
【００４８】
このようにすることで、相変化素子の特性に合った電圧をテスト動作時に印加することができるため、テストの高効率化を図ることができる。一般に、これらの発生電圧の大小関係は、ＶＲ１＞ＶＳ１＞ＶＴ１＞ＶＹ１である。なお、テスト用ビット線電圧電源ＶＧ＿ｔｅｓｔは、例えばレギュレータのように電源回路を用いずに、テスト用の電圧ＶＴ１が印加される外部端子を設けることのみでも実現可能である。また、この場合、外部端子に電圧が供給されたことを検出して、通常動作からテスト動作に遷移することも可能である。
【００４９】
図９は、図８の構成を用いた動作の一例を示す波形図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、リセット動作、セット動作、読出し動作、及びテスト動作を示すものである。図９において、横軸は時間軸ｔであり、縦軸はその時に印加されるビット線電圧Ｖを示している。特徴的な時間を示す記号として、ｔ１、ｔ２、ｔ３があるが、ｔ１はリセット動作の時に電圧ＶＲ１から０へ電圧を下げる時間、ｔ２はセット動作時に一定の電圧ＶＳ１に保つ時間、ｔ３は、読出しの時に、読出し用電圧ＶＹ１に保つ時間である。これらの電圧は、ビット線ＢＬ又はワード線ＷＬによって選択されるメモリセルＭＣのビット線ＢＬに印加される電圧を示している。
【００５０】
以上のリセット動作、セット動作、読出し動作で用いる特徴的な電圧と時間の内、図９の例では、テスト動作において、テスト用電圧ＶＴ１と読出し用の時間ｔ３を用いることが特徴である。この電圧ＶＴ１は、セット用電圧ＶＳ１よりは低く、読出し用の時間ｔ３に通常対応する電圧ＶＹ１よりも高いことが重要である。これによって、テスト状態では、印加時間は読出し時と同じｔ３であるが、印加電圧がＶＹ１よりも高いＶＴ１であるので、読出し動作よりも多くのストレスを相変化素子に与えることができるのである。更にＶＴ１は、相変化素子の特性に合わせて設定することができる。
【００５１】
図１０は、本発明の一実施の形態による半導体装置において、そのメモリアレー構成を含めた詳細な構成の一例を示す回路図である。図１０において、ＭＣ１１〜ＭＣｍｎはメモリセルであり、これが２次元的に配列されてメモリアレーＭＡを構成している。各々のメモリセルＭＣ１１〜ＭＣｍｎは、相変化素子Ｐ１１〜ＰｍｎとＭＯＳトランジスタＭ１１〜Ｍｍｎとで構成されており、ワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、およびソース線ＳＬ１〜ＳＬｎで、メモリセルＭＣ１１〜ＭＣｍｎのいずれかを選択することができるようになっている。
【００５２】
ＡＭ１〜ＡＭｍは、ビット線ＢＬ１〜ＢＬｍの信号を増幅する所謂クロスカップル型のアンプであり、図１等でのセンスアンプＳＡに該当するものである。ＳＡＰ，ＳＡＮはセンスアンプ起動信号である。また、ＭＰ１〜ＭＰｍは、プリチャージ信号ＰＣによって制御され、ビット線ＢＬ１〜ＢＬｍをプリチャージ電圧ＶＰＣにプリチャージするＭＯＳトランジスタであり、ＭＳ１〜ＭＳｍは、シェアード信号ＳＨによって制御され、ビット線ＢＬ１〜ＢＬｍとアンプＡＭ１〜ＡＭｍとを接続するＭＯＳトランジスタであり、ＭＲ１〜ＭＲｍは、センスアンプレファレンス信号ＳＲによって制御され、アンプＡＭ１〜ＡＭｍにレファレンス電圧ＶＲＦを与えるＭＯＳトランジスタである。
【００５３】
ＭＯＳトランジスタＭＳ１〜ＭＳｍによって隔てられ、ビット線ＢＬ１〜ＢＬｍに対応するアンプ側のビット線が、Ｂ１１〜Ｂｍ１である。また、ＭＤ１〜ＭＤｍは、ディスチャージ信号ＤＣによって制御され、アンプＡＭ１〜ＡＭｍ内のレファレンスと反対の端子（すなわち、アンプ側のビット線Ｂ１１〜Ｂｍ１）を接地電圧ＶｓｓへディスチャージするＭＯＳトランジスタである。また、このアンプＡＭ１〜ＡＭｍのレファレンスと接続されている側の端子は、Ｙ選択信号ＹＳで制御されるＭＯＳトランジスタＭＹ１１〜ＭＹｍ１と、これに直列に接続され、Ｙアドレス信号ＡＹ１ｋ〜ＡＹｍｋが入力されたＭＯＳトランジスタＭＹ１２〜ＭＹｍ２を介してＩＯ線ＩＯに接続されている。
【００５４】
更に、これは本発明の特徴を表す構成の一例であるが、リセット用電圧ＶＲ１、読出し用電圧ＶＹ１、セット用電圧ＶＳ１を発生する電源ＶＧ＿ｒｓｔ、ＶＧ＿ｒｄ、ＶＧ＿ｓｅｔがあり、各々の電源回路は、必要な電圧に対応したＶＲ１用基準電源Ｖｒｅｆｒｅｓｅｔ、ＶＹ１用基準電源Ｖｒｅｆｒｅａｄ、ＶＳ１用基準電源Ｖｒｅｆｓｅｔと、各々のアンプと各々の出力トランジスタとからなる。
【００５５】
これらの電圧ＶＲ１，ＶＹ１，ＶＳ１は、スイッチ信号ＤＳ１，ＤＳ２，ＤＳ３１，ＤＳ３２によって制御させるＭＯＳトランジスタによって、選択的にアンプＡＭ１〜ＡＭｍの電源に印加することができるようになっている。ここでは、電圧ＶＲ１にスイッチ信号ＤＳ１を対応させ、電圧ＶＹ１にスイッチ信号ＤＳ２を対応させ、電圧ＶＳ１にスイッチ信号ＤＳ３１またはＤＳ３２を対応させている。このような構成によって、所望の電源電圧をアンプＡＭ１〜ＡＭｍを介してビット線ＢＬ１〜ＢＬｍ，ＢＬ１１〜ＢＬｍ１に印加できることとなり、これまでの説明で述べてきた機能が実現できるのである。
【００５６】
図１１は、図１０の構成を用いた動作の一例を示す波形図である。図１１では、読出し動作ＲＥＡＤ、リセット動作ＲＥＳＥＴ、セット動作ＳＥＴ、テスト動作ＴＥＳＴが示されている。まず、ＲＥＡＤ動作では、スイッチ信号ＤＳ１が切り替わり、ＶＹ１の電圧が選択される。ここでシェアード信号ＳＨとディスチャージ信号ＤＣが高レベルから低レベルとなり、ビット線ＢＬ１〜ＢＬｍ，ＢＬ１１〜ＢＬｍ１がＶｓｓにディスチャージされた状態でフローティングとなる。
【００５７】
この状態で、再びシェアード信号ＳＨが切り替わり、またプリチャージ信号ＰＣとセンスアンプリファレンス信号ＳＲとが切り替わりビット線ＢＬ１〜ＢＬｍ，ＢＬ１１〜ＢＬｍ１はＶＰＣにプリチャージされ、この電圧ＶＰＣはアンプＡＭ１〜ＡＭｍの一方の入力となり、他方の入力はＶＲＦにプリチャージされる。この後、選択されたワード線ＷＬ１が切り替わり、ビット線ＢＬ１〜ＢＬｍに信号が現われる。すなわち、相変化素子では抵抗が高い状態と低い状態とを取りうるので、これに応じた信号が読み出される。この信号は、センスアンプ起動信号ＳＡＮ，ＳＡＰが切り替わることによって、アンプＡＭ１〜ＡＭｍが活性化され、増幅される。この増幅信号を取り出すために、Ｙ選択信号ＹＳと選択されたＹアドレス信号ＡＹ１ｋが切り替わる。これによってＩＯ線ＩＯに読み出された信号が出力される。
【００５８】
リセット動作ＲＥＳＥＴでは、今度はスイッチ信号ＤＳ２が切り替わり、ＶＲ１の電圧が選択される。最初のディスチャージが解除された後、シェアード信号ＳＨ、センスアンプ起動信号ＳＡＮ，ＳＡＰが切り替わり、ビット線（例えばＢＬ１）にはＶＲ１の電圧が印加される。ここで、ワード線ＷＬ１が切り替わり、メモリセルトランジスタがオンして、相変化素子に熱が加えられる。これによって、相変化素子（例えばＰ１１）は溶けた状態となる。
【００５９】
この後、ワード線ＷＬ１を立下り時間ｔ１で切り替える。これによって、相変化素子（例えばＰ１１）は熱を与えられなくなり、急速に冷やされ、アモルファス状態となるのである。このアモルファス状態は、電気的には抵抗が高い状態であり、読出し動作ＲＥＡＤでは、メモリセルトランジスタをオンさせても電流が流れにくく、ビット線の電圧変化が小さい状態である。
【００６０】
セット動作ＳＥＴでは、今度はスイッチ信号ＤＳ３１が切り替わり、ＶＳ１の電圧が選択される。この電圧は、一般にＶＲ１よりも低く、ＶＹ１よりも高い。これに応じて相変化素子に与えられる熱の大小関係も同様となる。最初のディスチャージが解除された後、シェアード信号ＳＨ、センスアンプ起動信号ＳＡＮ，ＳＡＰが切り替わり、ビット（例えばＢＬ１）にはＶＳ１の電圧が印加される。
【００６１】
ここで、ワード線ＷＬ１が切り替わり、メモリセルトランジスタがオンして、相変化素子（例えばＰ１１）に熱が加えられる。この状態をｔ３の間保持すると、相変化素子（例えばＰ１１）は結晶状態へと変化する。この結晶状態は、電気的には抵抗が低い状態であり、読出し動作ＲＥＡＤでは、メモリセルトランジスタをオンさせると電流が流れやすく、ビット線の電圧変化が大きい状態である。
【００６２】
テスト動作ＴＥＳＴでは、今度はスイッチ信号ＤＳ３２が切り替わり、セット動作と同じくＶＳ１の電圧が選択される。このテスト動作では、この電圧下で読出しのタイミングが印加されるのである。このため、相変化素子に印加される時間そのものはｔ２となる。この時間ｔ２は、正常な相変化素子であれば、結晶化を起こすには充分ではなく、メモリ素子にストレスのみを与える。そして、これによる相変化素子の状態の変化を検知することによって不良か否かを判断できる。相変化素子の状態の変化とは、具体的には、リセット状態の相変化素子に対してこのテスト動作を行い、どの程度セット状態に移ってしまったかを読出し動作で確認することで行なう。
【００６３】
なお、図１０の構成は、例えば図８で示したような構成に基づいて組み立てることもできる。すなわち、テスト用にＶＴ１という電圧とその発生回路を設け、図１０に示したＤＳ３２（図８ではＤＳ４に相当）で選択できる構成とすれば良い。
【００６４】
図１２は、図１０等におけるメモリセルの構成例を示す回路図であり、（ａ）、（ｂ）はＭＯＳトランジスタと相変化素子とで構成した例、（ｃ−１）、（ｃ−２）、（ｄ−１）、（ｄ−２）は、バイポーラトランジスタと相変化素子とで構成した例を示すものである。図１２（ａ），（ｂ）においては、ビット線ＢＬｍとソース線ＳＬｎの電圧駆動方法によって、このどちらを選ぶかを決定する。なお、これらのＭＯＳトランジスタは、この図ではｎＭＯＳトランジスタとしたが、ｐＭＯＳトランジスタとすることで、電圧の選択方法によっては制御が簡単になる場合もある。
【００６５】
図１２（ｃ−１），（ｃ−２），（ｄ−１），（ｄ−２）は、共にバイポーラトランジスタのエミッタ端子と相変化素子とを接続する場合を示している。これによって、メモリセル面積を小さく構成することができる。ビット線ＢＬｍとソース線ＳＬｎの接続の方法は、これらの電圧駆動方法によって、（ｃ−１），（ｃ−２），（ｄ−１），（ｄ−２）のいずれを選ぶかを決定する。
【００６６】
図１３は、本発明の一実施の形態による半導体装置において、その構成の一例を示す断面図である。一般に相変化メモリＬＳＩでは、ＩＯ回路などでは比較的高い電圧が外部から印加され、例えばデコーダ回路や他の論理回路ではそれよりも低い電圧が印加される。この実施の形態では、これに応じて、比較的高い電圧が印加される部分には、酸化絶縁膜の厚いＭＯＳトランジスタを使用する。これが、ＭＰ＿ＩＯとＭＮ＿ＩＯであり、これらの酸化絶縁膜部分がそれぞれＳＩＯ４とＳＩＯ３である。
【００６７】
また、低い電圧が印加される部分には酸化絶縁膜の薄いＭＯＳトランジスタを使用する。これが、ＭＰ＿ＣＯＲＥとＭＮ＿ＣＯＲＥであり、これらの酸化絶縁膜部分がそれぞれＳＩＯ２とＳＩＯ１である。メモリセルのＭＯＳトランジスタはＭＮ＿ＭＥＭであり、その酸化絶縁膜部分はＳＩＯ０である。このＳＩＯ０は、ＳＩＯ１と同じ膜厚とするとより小さなセル面積を容易に実現できるようになり、またＳＩＯ３とすると扱える電圧範囲を広くすることができる。
【００６８】
相変化素子（ＰＣＲ）は、この図では、ＭＮ＿ＭＥＭのソース／ドレイン領域（ｎ＋）の一方より、コンタククト層（ＣＮＴ）とメタル第１層（ＭＬ１）ともうひとつコンタクト層（ＣＮＴ）に片面を接し、メタル第２層（ＭＬ２）に多面を接して、この２層に挟まれた形となっている。ソース／ドレイン領域（ｎ＋）の他方は、メタル第３層（ＭＬ３）まで接続されている。各トランジスタは、この図では、素子分離用絶縁膜（ＦＩ）で分離されており、各々のゲートはポリシリコン膜（Ｐｏｌｙ−Ｓｉ）で形成されている。また、この図では示していないが、シリサイド又はサリサイド（セルフアラインでのシリサイド）を用いて、ソース／ドレイン領域又は、ゲートとソース／ドレイン領域の抵抗を下げる場合もある。
【００６９】
図１４は、本発明の一実施の形態による半導体装置において、図１３とは異なる構成の一例を示す断面図である。図１３と異なる点は、メモリセルにおいてバイポーラトランジスタを用いて構成した点である。このバイポーラトランジスタは、エミッタ層（ｎ＋）とベース層（ｐ）とコレクタ層（ＮＷＥＬＬ）とを用いた、ｎｐｎ型バイポーラトランジスタとなっており、そのエミッタ層（ｎ＋）よりコンタクト層（ＣＮＴ）とメタル第１層（ＭＬ１）ともうひとつコンタクト層（ＣＮＴ）を介して相変化素子（ＰＣＲ）と接続している。ベース層（ｐ）からはコンタククト層（ＣＮＴ）とメタル第１層（ＭＬ１）とで電極を引き出した図を示している。コレクタ層（ＮＷＥＬＬ）からは、この図面には示していないが、この図面と垂直な方向にコレクタ領域が延び、コンタククト層を介して電極が引き出される。複数のメモリセルでこのコレクタ層を共有する場合もある。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７１】
本発明の半導体装置は、特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体装置に適用して有益な技術である。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施の形態による半導体装置において、その構成の一例を示すブロック図である。
【図２】本発明の一実施の形態による半導体装置において、図１とは別の構成の一例を示すブロック図である。
【図３】図１および図２の構成を用いたテスト動作において、ビット線電圧とタイミング発生を、通常の読出し動作、セット動作、リセット動作と共用する方法を示す表である。
【図４】図３を変形した、ビット線電圧とタイミング発生の共有方法を示す表である。
【図５】図３に対応する動作の一例を示す波形図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、リセット動作、セット動作、読出し動作、及びテスト動作を示すものである。
【図６】図４に対応する動作の一例を示す波形図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、リセット動作、セット動作、読出し動作、及びテスト動作を示すものである。
【図７】本発明の一実施の形態による半導体装置において、図１とは更に別の構成の一例を示すブロック図である。
【図８】本発明の一実施の形態による半導体装置において、図１とは更に別の構成の一例を示すブロック図である。
【図９】図８の構成を用いた動作の一例を示す波形図であり、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、リセット動作、セット動作、読出し動作、及びテスト動作を示すものである。
【図１０】本発明の一実施の形態による半導体装置において、そのメモリアレー構成を含めた詳細な構成の一例を示す回路図である。
【図１１】図１０の構成を用いた動作の一例を示す波形図である。
【図１２】図１０等におけるメモリセルの構成例を示す回路図であり、（ａ）、（ｂ）はＭＯＳトランジスタと相変化素子とで構成した例、（ｃ−１）、（ｃ−２）、（ｄ−１）、（ｄ−２）は、バイポーラトランジスタと相変化素子とで構成した例を示すものである。
【図１３】本発明の一実施の形態による半導体装置において、その構成の一例を示す断面図である。
【図１４】本発明の一実施の形態による半導体装置において、図１３とは異なる構成の一例を示す断面図である。
【図１５】本発明が立脚する相変化メモリ素子の特性の一例を示す図である。
【図１６】フラッシュメモリにおける劣化の機構を説明するための図であり、（ａ）は情報保持状態（リテンション）の模式図、（ｂ）は読出し状態の模式図を示すものである。
【符号の説明】
【００７３】
ＶＧ＿ｒｄ  読出しビット線電圧電源
ＶＧ＿ｒｓｔ  リセット用ビット線電圧電源
ＶＧ＿ｓｅｔ  セット用ビット線電圧電源
ＴＧ＿ｒｄ＿ｔｅｓｔ  読出し／テスト時タイミング発生回路
ＴＧ＿ｓｅｔ  セット時タイミング発生回路
ＴＧ＿ｒｓｔ  リセット時タイミング発生回路
ＴＧ＿ｒｄ  読出し時タイミング発生回路
Ｔｅｓｔ＿ｃｔｌ  テスト制御回路
Ｓｅｔ＿ｃｔｌ  セット制御回路
Ｒｓｔ＿ｃｔｌ  リセット制御回路
Ｒｅａｄ＿ｃｔｌ  読出し制御回路
ＳＤ  ソースドライバ
ＳＡ  センスアンプ
ＷＤ  ワードドライバ
ＷＬ，ＷＬ１〜ＷＬｎ  ワード線
ＢＬ，ＢＬ１〜ＢＬｍ  ビット線
ＳＬ，ＳＬ１〜ＳＬｎ  ソース線
Ｐ１，Ｐ１１〜Ｐｍｎ，ＰＣＲ  相変化素子
Ｍ１，Ｍ１１〜Ｍｍｎ，ＭＳ１〜ＭＳｍ，ＭＰ１〜ＭＰｍ，ＭＲ１〜ＭＲｍ，ＭＤ１〜ＭＤｍ，ＭＹ１１〜ＭＹｍ１，ＭＹ１２〜ＭＹｍ２  ＭＯＳトランジスタ
Ｑ１，Ｑｍｎ  バイポーラトランジスタ
ＭＣ，ＭＣ１１〜ＭＣｍｎ  メモリセル
ＭＡ  メモリアレー
ＶＹ１  読出し用電圧
ＶＲ１  リセット用電圧
ＶＳ１  セット用電圧
ＳＷ１，ＳＷ２，ＳＷ３  スイッチ
ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ３１，ＤＳ３２  スイッチ信号
ＳＨ  シェアード信号
ＰＣ  プリチャージ信号
ＳＲ  センスアンプレファレンス信号
ＳＡＮ，ＳＡＰ  センスアンプ起動信号
ＡＭ１〜ＡＭｍ  アンプ
ＤＣ  ディスチャージ信号
ＹＳ  Ｙ選択信号
ＡＹ１ｋ〜ＡＹｍｋ  Ｙアドレス信号
ＩＯ  ＩＯ線
ＭＰ＿ＩＯ，ＭＮ＿ＩＯ  ＩＯ用トランジスタ
ＭＰ＿ＣＯＲＥ，ＭＮ＿ＣＯＲＥ  コア用トランジスタ
ＭＮ＿ＭＥＭ  メモリセル用トランジスタ
ＭＬ１，ＭＬ２，ＭＬ３  メタル層
ＳＩＯ１〜４  酸化絶縁膜
ＣＮＴ  コンタククト層
ｎ＋，ｐ＋  拡散層
ＮＷＥＬＬ，ＰＷＥＬＬ  ウェル
ＦＩ  素子分離用絶縁膜
Ｐｏｌｙ−Ｓｉ  ポリシリコン膜
【図１】
2006244561.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2006244561.tif 000015
【図１４】
2006244561.tif 000016
【図１５】
2006244561.tif 000017
【図１６】
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