(57)【要約】【課題】  メモリセル領域がダミーセル領域を含む場合でも、メモリセル領域におけるデバイス特性の低下を抑制できる、不揮発性半導体メモリを備えた半導体装置を提供することである。【解決手段】  半導体装置は、半導体基板１と、半導体基板１上に設けられたメモリセル領域１１０，１２０と、メモリセル１１０，１２０領域上に設けられたワードラインＷＬとを具備してなり、ワードラインＷＬ下のメモリセル領域１１０，１２０は、第１のゲート絶縁膜２およびその上に設けられた第１の浮遊ゲート電極４、ならびに、第１のゲート絶縁膜２とは厚さが異なる第２のゲート絶縁膜２’およびその上に設けられた第２の浮遊ゲート電極４を含むことを特徴とする。【選択図】      図３
2006344900.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたメモリセル領域と、
前記メモリセル領域上に設けられたワードラインと
を具備してなり、
前記ワードライン下の前記メモリセル領域内には、第１のゲート絶縁膜およびその上に設けられた第１の浮遊ゲート電極、ならびに、前記第１のゲート絶縁膜とは厚さが異なる第２のゲート絶縁膜およびその上に設けられた第２の浮遊ゲート電極が存在することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、メモリセルアレイ領域とダミーセル領域とを含むメモリセル領域と、
前記メモリセル領域上に設けられたワードラインと
を具備してなり、
前記ワードライン下の前記メモリセルアレイ領域内には、前記半導体基板上に設けられた第１のゲート絶縁膜およびその上に設けられた第１の浮遊ゲート電極とが存在し、
前記ワードライン下の前記ダミーセル領域内には、前記半導体基板上に設けられ、前記第１のゲート絶縁膜とは厚さが異なる第２のゲート絶縁膜およびその上に設けられた第２の浮遊ゲート電極とが存在し、
前記第１および第２の浮遊ゲート電極の上方には前記ワードラインに接続された制御ゲート電極が設けられ、
前記第１および第２の浮遊ゲート電極と前記制御ゲート電極との間にはゲート電極間絶縁膜が設けられていることを特徴とする半導体装置。
【請求項３】
前記第２のゲート絶縁膜の厚さは、前記ダミーセル領域におけるカップリング比が、前記メモリセルアレイ領域におけるカップリング比よりも大きくなるように選ばれ、
前記ダミーセル領域における前記カップリング比は、前記半導体基板と前記第２の浮遊ゲート電極との間の容量に対する、前記第２の浮遊ゲート電極と前記制御ゲート電極との間の容量の比であり、
前記メモリセルアレイ領域における前記カップリング比は、前記半導体基板と前記第１の浮遊ゲート電極との間の容量に対する、前記第１の浮遊ゲート電極と前記制御ゲート電極との間の容量の比であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のゲート絶縁膜下の前記半導体基板の表面は、前記第１のゲート絶縁膜下の前記半導体基板の表面よりも低い位置にあることを特徴とする請求項２ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のゲート絶縁膜の材料と前記第２のゲート絶縁膜の材料とが同じ場合、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも厚いことを特徴とする請求項２ないし４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリを備えた半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている（特許文献１）。ＮＡＮＤ型フラッシュメモリは、メモリセル領域およびその外周に設けられた周辺回路領域を備えている。微細化が進んだＮＡＮＤ型フラッシュメモリのなかには、メモリセルアレイ領域の周辺にダミーセル領域が設けられたものが発売されている。
【０００３】
ダミーセル領域は、必要なリソグラフィマージンを確保するために設けられた領域である。すなわち、ダミーセル領域が存在しないと、メモリセルアレイ領域の端部のアクティブエリアは、リソグラフィマージンの関係で、最小加工寸法で形成されなくなる。
【０００４】
しかしながら、ダミーセル領域を備えたＮＡＮＤ型フラッシュメモリでも、今後微細化がさらに進むと、メモリセル領域においてデバイス特性が低下することが懸念される。
【特許文献１】特開２００２−３５９３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリセル領域がダミーセル領域を含む場合でも、メモリセル領域におけるデバイス特性の低下を抑制できる不揮発性半導体メモリを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板と、半導体基板と、前記半導体基板上に設けられたメモリセル領域と、前記メモリセル領域上に設けられたワードラインとを具備してなり、前記ワードライン下の前記メモリセル領域内には、第１のゲート絶縁膜およびその上に設けられた第１の浮遊ゲート電極、ならびに、前記第１のゲート絶縁膜とは厚さが異なる第２のゲート絶縁膜およびその上に設けられた第２の浮遊ゲート電極が存在することを特徴とする。
【０００７】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に設けられ、メモリセルアレイ領域とダミーセル領域とを含むメモリセル領域と、前記メモリセル領域上に設けられたワードラインとを具備してなり、前記ワードライン下の前記メモリセルアレイ領域内には、前記半導体基板上に設けられた第１のゲート絶縁膜およびその上に設けられた第１の浮遊ゲート電極とが存在し、前記ワードライン下の前記ダミーセル領域内には、前記半導体基板上に設けられ、前記第１のゲート絶縁膜とは厚さが異なる第２のゲート絶縁膜およびその上に設けられた第２の浮遊ゲート電極とが存在し、前記第１および第２の浮遊ゲート電極の上方には前記ワードラインに接続された制御ゲート電極が設けられ、前記第１および第２の浮遊ゲート電極と前記制御ゲート電極との間にはゲート電極間絶縁膜が設けられていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセル領域がダミーセル領域を含む場合でも、メモリセル領域におけるデバイス特性の低下を抑制できる不揮発性半導体メモリを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリを示す平面図である。
【００１１】
ＮＡＮＤ型フラッシュメモリは、メモリセル領域１００およびその外周に設けられた周辺回路領域２００を備えている。メモリセル領域１００は、メモリセルアレイ領域１１０およびその周辺に設けられたダミーセル領域１２０を備えている。
【００１２】
ダミーセル領域１２０は、必要なリソグラフィマージンを確保するために設けられた領域である。すなわち、ダミーセル領域１２０が存在しないと、メモリセルアレイ領域１１０の端部のアクティブエリアは、リソグラフィマージンの関係で、最小加工寸法で形成されなくなる。ダミーセル領域１２０内には、任意のデータを書き込むことはできない。これは、ダミーセル領域１２０内にソース／ドレイン領域を形成しないことにより実現される。
【００１３】
メモリセルアレイ領域１１０内のアクティブエリアのパターンは、ラインアンドスペース（Ｌ＆Ｓ）パターンである。メモリセルアレイ領域１１０内のアクティブエリアは、最小加工寸法で形成される。ダミーセル領域１２０内のアクティブエリアのパターンもＬ＆Ｓである。しかし、ダミーセル領域１２０は、最小加工寸法よりも大きな寸法で形成されたアクティブエリアを含む。
【００１４】
図２は、図１の破線で囲まれた領域内のレイアウトを示す平面図である。
【００１５】
メモリセル領域１１０は、複数のライン状のアクティブエリア１Ｍを備えている。これらのアクティブエリア１Ｍの幅および間隔は最小加工寸法である。
【００１６】
ダミーセル領域１２０は、複数のアクティブエリア１Ｄ１，１Ｄ２，１Ｄ３を備えている。アクティブエリア１Ｄ１の幅は、最小加工寸法である。アクティブエリア１Ｄ２，１Ｄ３の幅は、最小加工寸法よりも大きい。アクティブエリア１Ｄ３の幅は、アクティブエリア１Ｄ２の幅よりも広い。
【００１７】
アクティブエリア１Ｄ１，１Ｄ２，１Ｄ３の幅の大小関係は、アクティブエリア１Ｄ１の幅＜アクティブエリア１Ｄ２の幅＜アクティブエリア１Ｄ３の幅である。各アクティブエリア１Ｄ１，１Ｄ２，１Ｄ３の幅は、リソグラフィマージンの関係で選ばれている。
【００１８】
メモリセルアレイ領域１１０およびダミーセル領域１２０上には、ワードラインＷＬが設けられている。ワードラインＷＬは、メモリセルアレイ領域１１０およびダミーセル領域１２０内の制御ゲート電極と一体となっている。
【００１９】
図２の領域ＡＲ内の右側のダミーセル領域１２０内には、図示しないアクティブエリア１Ｄ３，１Ｄ１，１Ｄ１，１Ｄ２アクティブエリア１Ｄ３が続く場合もある。すなわち、領域ＡＲから一定距離離れた領域内には、領域ＡＲ内の複数のアクティブエリアと鏡像の関係にある複数のアクティブエリアが配置される場合もある。
【００２０】
図２において、１Ｐは周辺回路領域２００内のアクティブエリアを示している。
【００２１】
図３は、図２の矢視Ａ−Ａ’断面図である。
【００２２】
図３において、１はシリコン基板、２，２’はトンネルゲート絶縁膜、４は浮遊ゲート電極、６はＳＴＩ（Shallow Trench Isolation）用の絶縁膜（素子分離絶縁膜）、７はゲート電極間絶縁膜（インターポリ絶縁膜）、８（ＷＬ）は制御ゲート電極（ワードライン）、１５は層間絶縁膜、１６はビット線を示している。
【００２３】
本実施形態のＮＡＮＤ型フラッシュメモリは、シリコン基板１と、シリコン基板１上に設けられ、メモリセルアレイ領域１１０とダミーセル領域１２０とを含むメモリセル領域と、上記メモリセル領域上に設けられたワードラインＷＬとを備えている。
【００２４】
ワードラインＷＬ（制御ゲート電極８）下のメモリセルアレイ領域１１０内には、シリコン基板１上に設けられたトンネルゲート絶縁膜（第１のゲート絶縁膜）２と、トンネルゲート絶縁膜２上に設けられた浮遊ゲート電極（第１の浮遊ゲート電極）４とが存在する。
【００２５】
ワードラインＷＬ（制御ゲート電極８）下のダミーセル領域１２０内には、シリコン基板１上に設けられ、トンネルゲート絶縁膜２とは厚さが異なるトンネルゲート絶縁膜２’（第２のゲート絶縁膜）と、トンネルゲート絶縁膜２’上に設けられた浮遊ゲート電極（第２の浮遊ゲート電極）４とが存在する。
【００２６】
ここでは、トンネルゲート絶縁膜２’はトンネルゲート絶縁膜２よりも厚い。トンネルゲート絶縁膜２’は、例えば、電源電圧が高いＭＯＳトランジスタのゲート絶縁膜と同じ厚さを有し、具体的には、４０ｎｍである。厚さが４０ｎｍであると、トンネルゲート絶縁膜２’は、必ずしも、トンネルゲート絶縁膜としては十分には機能しないが、便宜上、トンネルゲート絶縁膜という。
【００２７】
メモリセルアレイ領域１１０およびダミーセル領域１２０内の浮遊ゲート電極（第１および第２の浮遊ゲート電極）４の上方には、ワードラインＷＬに接続された制御ゲート電極８が設けられている。ワードラインＷＬと制御ゲート電極８とは一体化されている。ワードラインＷＬと制御ゲート電極８とは同じ導電膜（例えばドーパントを含む多結晶シリコン膜）を加工して形成されたものである。
【００２８】
メモリセルアレイ領域１１０およびダミーセル領域１２０内の浮遊ゲート電極（第１および第２の浮遊ゲート電極）４と制御ゲート電極８との間にはゲート電極間絶縁膜７が設けられている。
【００２９】
図３において、２’’は周辺回路領域２００内のアクティブエリアのゲート絶縁膜を示している。
【００３０】
図４は、比較例のＮＡＮＤ型フラッシュメモリを示す断面図である。比較例では、ワードラインＷＬ（制御ゲート電極８）下のダミーセル領域１２０内のトンネルゲート絶縁膜２’の厚さと、メモリセルアレイ１１０領域内のトンネルゲート絶縁膜２の厚さとは同じである。
【００３１】
比較例の場合、ダミーセル領域１２０内には、メモリセルアレイ領域１１０内のアクティブエリアよりも幅が広いアクティブエリアが存在する。この幅が広い部分のダミーセル領域１２０におけるカップリング比は、メモリセルアレイ領域１１０におけるカップリング比よりも小さい。そのため、このカップリング比が小さいダミーセル領域１２０内のトンネルゲート絶縁膜２にかかる電界は大きくなる。トンネルゲート絶縁膜２にかかる大きな電界はメモリセルアレイ領域１１０に悪影響を与える。例えば、メモリセルアレイ領域１１０内においてリーク電流が増大する。
【００３２】
カップリング比は、Ｃ＝Ｃ２／（Ｃ１＋Ｃ２）で与えられる。
【００３３】
Ｃ：カップリング比
Ｃ１：シリコン基板と浮遊ゲート電極との間の容量
Ｃ２：制御ゲート電極と浮遊ゲート電極との間の容量
これに対して、本実施形態の場合、アクティブエリアの幅が広いダミーセル領域１２０内には、メモリセルアレイ領域１１０内のトンネルゲート絶縁膜２よりも厚いトンネルゲート絶縁膜２’が存在する。ダミーセル領域１２０におけるカップリング比が、メモリセルアレイ領域１１０におけるカップリング比よりも大きくなるように、トンネルゲート絶縁膜２’の厚さを選ぶことにより、ダミーセル領域１２０におけるカップリング比の低下は抑制される。したがって、リソグラフィマージンを確保するためのダミーセル領域１２０に起因するメモリセルアレイ領域１１０のリーク電流の増加（デバイス特性の劣化）は抑制される。
【００３４】
図５−図１５は、本実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図である。
【００３５】
［図５］
シリコン基板１上にトンネルゲート絶縁膜２ａが酸化により形成される。ここでは、トンネルゲート絶縁膜２ａの厚さは、３８ｎｍである。リソグラフィプロセスにより、ダミーセル領域内のトンネルゲート絶縁膜２ａ上にレジストパターン３が形成される。
【００３６】
［図６］
レジストパターン３をマスクにしてトンネルゲート絶縁膜２ａをウエットエッチングすることにより、メモリセルアレイ領域上のトンネルゲート絶縁膜２ａが除去される。このとき、ウエットエッチングは等方エッチングなので、レジストパターン３下のトンネルゲート絶縁膜２ａも若干除去される。上記工程の結果、シリコン基板１の表面の一部が露出される。
【００３７】
［図７］
レジストパターン３が除去され、その後、酸化処理が行われる。この酸化処理により、シリコン基板１の露出表面にはトンネルゲート絶縁膜２が形成される。ここでは、トンネルゲート絶縁膜２の厚さは８ｎｍである。このとき、シリコン基板１上に予め形成されているトンネルゲート絶縁膜２ａ（３８ｎｍ）が２ｎｍ酸化される。その結果、厚さが４０ｎｍのトンネルゲート絶縁膜２’が形成される。
【００３８】
［図８］
ＣＶＤプロセスにより、トンネルゲート絶縁膜２上に浮遊ゲート電極となるドーパントを含む多結晶シリコン膜４が形成される。
【００３９】
［図９］
リソグラフィプロセスにより、多結晶シリコン膜４上に浮遊ゲート電極およびトレンチ（素子分離溝）を形成するためのレジストパターン５が形成される。
【００４０】
［図１０］
レジストパターン５をマスクにして多結晶シリコン膜４をドライエッチングすることにより、浮遊ゲート電極４が形成される。上記ドライエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。
【００４１】
［図１１］
レジストパターン５をマスクにしてトンネルゲート絶縁膜２、シリコン基板１をエッチングすることにより、トレンチ（素子分離溝）が形成され、かつ、所定の形状を有するトンネルゲート絶縁膜２が形成される。
【００４２】
［図１２］
レジストパターン５が除去され、その後、ＣＶＤプロセスにより、上記トレンチが埋め込まれる厚さを有する素子分離絶縁膜６が全面上に形成される。素子分離絶縁膜６は、例えば、シリコン酸化膜である。このシリコン酸化膜は、例えば、過水素化シラザン重合体を含む溶液を用いた塗布法により形成される。
【００４３】
［図１３］
ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、素子分離絶縁膜６を研磨することにより、浮遊ゲート電極４の表面を露出させる。
【００４４】
［図１４］
ドライエッチングプロセス（例えばＲＩＥプロセス）により、素子分離絶縁膜１３をエッチバックすることにより、浮遊ゲート電極４の上部側の側面が露出される。
【００４５】
［図１５］
ＣＶＤプロセスにより、ゲート電極間絶縁膜１４が全面上に形成され、かつ、浮遊ゲート電極４の露出された表面（上面、側面）はゲート電極間絶縁膜７により覆われる。本実施形態の場合、浮遊ゲート電極４の露出された表面（上面、側面）もキャパシタに寄与する。これは、ダミーセル領域におけるカップリング比の増加につながる。
【００４６】
その後、制御ゲート電極８を形成する工程、層間絶縁膜１５を形成する工程、ビット線１６を形成する工程等の周知の工程を経て、図３に示したＮＡＮＤ型フラッシュメモリが完成する。
【００４７】
本実施形態では、図２に示された領域ＡＲ内のアクティブエリア１Ｄ２とアクティブエリア１Ｄ３との間に２個のアクティブエリア１Ｄが設けられているが、図１６に示すように、３個のアクティブエリア１Ｄが設けられても構わないし、さらには４個以上のアクティブエリア１Ｄが設けられても構わない。
【００４８】
また、本実施形態では、図１７に示すように、ダミーセル領域内の複数のアクティブエリアの幅とトンネルゲート絶縁膜の厚さとが選ばれているが、図１８や図１９に示すように、アクティブエリアの幅とトンネルゲート絶縁膜の厚さとが選ばれていても構わない。
【００４９】
図１８の場合、アクティブエリアの幅に関しては、ダミーセル領域内の一番外側のアクティブエリア１Ｄ２の幅は大きく、残りのアクティブエリア１Ｄ１の幅は小さい。ダミーセル領域内のアクティブエリア１Ｄ１の幅は、メモリセルアレイ領域内のアクティブエリア１Ｍの幅（例えば、最小加工寸法）と同じである。
【００５０】
一方、トンネルゲート絶縁膜の厚さに関しては、アクティブエリア１Ｄ２内のトンネルゲート絶縁膜２は厚く、アクティブエリア１Ｄ１内のトンネルゲート絶縁膜２’は薄くなっている。ダミーセル領域内のアクティブエリア１Ｄ１内のトンネルゲート絶縁膜２の厚さは、メモリセルアレイ領域内のアクティブエリア１Ｍ内のトンネルゲート絶縁膜２の厚さと同じである。
【００５１】
図１９の場合、アクティブエリアの幅に関しては、メモリセルアレイ領域に隣接した側の複数のアクティブエリア１Ｄ１の幅は小さく、残りの複数のアクティブエリア１Ｄ２の幅は大きい。ダミーセル領域内のアクティブエリア１Ｄ１の幅は、メモリセルアレイ領域のアクティブエリア１Ｍの幅（例えば、最小加工寸法）と同じである。
【００５２】
一方、トンネルゲート絶縁膜の厚さに関しては、アクティブエリア１Ｄ１内のトンネルゲート絶縁膜２は厚く、アクティブエリア１Ｄ２内のトンネルゲート絶縁膜２’は薄くなっている。ダミーセル領域内のアクティブエリア１Ｄ２内のトンネルゲート絶縁膜２の厚さは、メモリセルアレイ領域のアクティブエリア１Ｍ内のトンネルゲート絶縁膜２の厚さと同じである。
【００５３】
（第２の実施形態）
図２０は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図である。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００５４】
本実施形態が第１の実施形態と異なる点は、ダミーセル領域内の厚いトンネルゲート絶縁膜２’上の浮遊ゲート電極４の上部側の側面上にゲート電極間絶縁膜７が設けられていないことにある。すなわち、ダミーセル領域１２０内においては、浮遊ゲート電極４はその上面しかゲート電極間絶縁膜７で覆われていない。
【００５５】
本実施形態でも、ダミーセル領域内のトンネルゲート絶縁膜２’が、メモリセルアレイ領域内のトンネルゲート絶縁膜２よりも厚いので、第１の実施形態と同様の効果が得られる。
【００５６】
図２１および図２２は、本実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図である。なお、第１の実施形態のＮＡＮＤ型フラッシュメモリと共通の工程は、第１の実施形態で使用した図面を参照して説明する。
【００５７】
［図５−図１３]
まず、第１の実施形態で説明した図５−図１３の工程が行われる。
【００５８】
［図２１]
ダミーセル領域の一部上にレジストパターン９が形成される。レジストパターン９は、トンネルゲート絶縁膜２’が形成された側のダミーセル領域を覆う。レジストパターン９は、幅が広い素子分離絶縁膜６も覆う。レジストパターン９をマスクにして、素子分離絶縁膜１３をエッチングすることにより、トンネル絶縁膜２上の浮遊ゲート電極４の上部側の側面が露出される。素子分離絶縁膜１３のエッチングは、ドライエッチングプロセス（例えばＲＩＥプロセス）により行われる。
【００５９】
［図２２]
レジストパターン９が除去される。ＣＶＤプロセスにより、ゲート電極間絶縁膜７が全面上に形成され、かつ、浮遊ゲート電極４の露出された表面（上面、側面）がゲート電極間絶縁膜７により覆われる。
【００６０】
その後、制御ゲート電極８を形成する工程、層間絶縁膜１５を形成する工程、ビット線１６を形成する工程等の周知の工程を経て、図２０に示したＮＡＮＤ型フラッシュメモリが完成する。
【００６１】
本実施形態でも、第１の実施形態と同様に、図１６、図１８および図１９に示した変形例が可能である。
【００６２】
（第３の実施形態）
図２３は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図である。
【００６３】
本実施形態が第２の実施形態と異なる点は、トンネル絶縁膜２とトンネル絶縁膜２’との境に存在する、幅が広いトレンチ内の素子分離絶縁膜６の上面が下がっていることにある。
【００６４】
本実施形態でも、ダミーセル領域内のトンネルゲート絶縁膜２’が、メモリセルアレイ領域内のトンネルゲート絶縁膜２よりも厚いので、第１の実施形態と同様の効果が得られる。
【００６５】
図２４および図２５は、本実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図である。なお、第１の実施形態のＮＡＮＤ型フラッシュメモリと共通の工程は、第１の実施形態で使用した図面を参照して説明する。
【００６６】
［図５−図１３]
まず、第１の実施形態で説明した図５−図１３の工程が行われる。
【００６７】
［図２４]
ダミーセル領域の一部上にレジストパターン１０が形成される。レジストパターン１０は、トンネルゲート絶縁膜２’が形成された側のダミーセル領域を覆う。レジストパターン１０は、幅が広い素子分離絶縁膜６を覆わない。レジストパターン１０をマスクにして、素子分離絶縁膜１３をエッチングすることにより、トンネル絶縁膜２上の浮遊ゲート電極４の上部側の側面が露出される。幅が広いトレンチに隣接しているトンネル絶縁膜２’上の浮遊ゲート電極４も側面が一部露出される。素子分離絶縁膜１３のエッチングは、ドライエッチングプロセス（例えばＲＩＥプロセス）により行われる。
【００６８】
［図２５]
レジストパターン１０が除去される。ＣＶＤプロセスにより、ゲート電極間絶縁膜１４が全面上に形成され、かつ、浮遊ゲート電極４の露出された表面（上面、側面）がゲート電極間絶縁膜７により覆われる。
【００６９】
その後、制御ゲート電極８を形成する工程、層間絶縁膜１５を形成する工程、ビット線１６を形成する工程等の周知の工程を経て、図２３に示したＮＡＮＤ型フラッシュメモリが完成する。
【００７０】
本実施形態でも、第１の実施形態と同様に、図１６、図１８および図１９に示した変形例が可能である。
【００７１】
（第４の実施形態）
図２６は、本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図である。
【００７２】
本実施形態が第１−第３の実施形態と異なる点は、ダミーセル領域内のトンネルゲート絶縁膜２’下のシリコン基板１の表面が、トンネルゲート絶縁膜２下のシリコン基板１の表面よりも下に位置していることにある。
【００７３】
これにより、トンネルゲート絶縁膜２’とシリコン基板１との境界から、制御ゲート電極８までの距離を第１−第３の実施形態よりも長くできる。
【００７４】
したがって、本実施形態によれば、ダミーセル領域内のトンネルゲート絶縁膜２’、浮遊ゲート電極４、ゲート電極間絶縁膜７および制御ゲート電極８を含むゲート構造（ダミーゲート構造）の耐圧の向上を図れる。
【００７５】
また、後述するように、ＣＭＰプロセス時に生じる素子分離絶縁膜２のディッシングの影響も軽減される。
【００７６】
また、本実施形態でも、ダミーセル領域内のトンネルゲート絶縁膜２’が、メモリセルアレイ領域内のトンネルゲート絶縁膜２よりも厚いので、第１の実施形態と同様の効果が得られる。
【００７７】
本実施形態のダミーセル領域内の複数のアクティブエリアの幅とトンネルゲート絶縁膜の厚さは、第２の実施形態のそれに対応するものであるが、本実施形態のダミーゲート構造は、第１および第３の実施形態にも適用でき、さらに、第１−第３の実施形態の変形例（図１６、図１８、図１９）にも適用できる。
【００７８】
図２７−図３８は、本実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図である。
【００７９】
［図２７］
シリコン基板１上にレジストパターン１１が形成される。レジストパターン１１は、ダミーセル領域内の厚いトンネルゲート絶縁膜が形成される領域を覆わない。以下、レジストパターン１１下のシリコン基板１の領域を第１の基板領域、第１の基板領域以外のシリコン基板１の領域を第２の基板領域という。
【００８０】
レジストパターン１１をマスクにして、シリコン基板１の表面をドライエッチングすることにより、シリコン基板１の表面に段差が形成される。すなわち、第２の基板領域の高さは下がる。上記ドライエッチングは、例えば、ＲＩＥである。シリコン基板１の表面の段差は、ドライエッチングの代わりに、ＬＯＣＯＳプロセスにより、形成されても構わない。
【００８１】
［図２８］
レジストパターン１１が除去される。シリコン基板１の表面にトンネルゲート絶縁膜２ａが形成される。ここでは、トンネルゲート絶縁膜２ａの厚さは３８ｎｍである。第２の基板領域上のトンネルゲート絶縁膜２ａ上にレジストパターン１２が形成される。レジストパターン１２は、第２の基板領域のうち、第１の基板領域との境界付近の領域は覆わない。
【００８２】
［図２９］
レジストパターン１２をマスクにしてトンネルゲート絶縁膜２ａをウエットエッチングすることにより、露出しているトンネルゲート絶縁膜２ａが除去される。このとき、ウエットエッチングは等方エッチングなので、レジストパターン１２下のトンネルゲート絶縁膜２ａも若干除去される。
【００８３】
［図３０］
レジストパターン１２が除去され、その後、酸化処理が行われる。この酸化処理によって、シリコン基板１の露出表面にはトンネルゲート絶縁膜２が形成される。ここでは、トンネルゲート絶縁膜２の厚さは８ｎｍである。このとき、シリコン基板１上に予め形成されているトンネルゲート絶縁膜２ａ（３８ｎｍ）が２ｎｍ酸化される。その結果、厚さが４０ｎｍのトンネルゲート絶縁膜２’が形成される。
【００８４】
［図３１］
ＣＶＤプロセスにより、トンネルゲート絶縁膜２，２’上に浮遊ゲート電極となるドーパントを含む多結晶シリコン膜４が形成される。トンネルゲート絶縁膜２’は基板表面が下がった第２の基板領域上に形成されているので、多結晶シリコン膜４の平坦性は改善される。
【００８５】
［図３２］
リソグラフィプロセスにより、多結晶シリコン膜４上に浮遊ゲート電極およびトレンチ（素子分離溝）を形成するためのレジストパターン１３が形成される。
【００８６】
［図３３］
レジストパターン１３をマスクにして多結晶シリコン膜４をドライエッチングすることにより、浮遊ゲート電極４が形成される。上記ドライエッチングは、例えば、ＲＩＥである。
【００８７】
［図３４］
レジストパターン１３をマスクにしてトンネルゲート絶縁膜２、シリコン基板１をエッチングすることにより、トレンチ（素子分離溝）が形成され、かつ、所定の形状を有するトンネルゲート絶縁膜２が形成される。
【００８８】
［図３５］
レジストパターン１３が除去され、その後、ＣＶＤプロセスおよびＣＭＰプロセスにより、上記トレンチ内に素子分離絶縁膜６が埋め込まれ、かつ、素子分離絶縁膜６および浮遊ゲート電極４の表面が平坦化される。
【００８９】
ＣＭＰプロセス時に、幅が広いトレンチ（例えば図３５に示されたトレンチＴ）内の素子分離絶縁膜６にはディッシングが生じやすい。ディッシングが生じると、素子分離絶縁膜６の表面の高さが下がる。素子分離絶縁膜６の表面の高さが下がると、ディッシングが生じた素子分離絶縁膜６上に形成される制御ゲート電極８と、ディッシングが生じた素子分離絶縁膜６に隣接するトンネル絶縁膜２’との間の距離が短くなる。これは耐圧劣化の原因となる。
【００９０】
しかしながら、本実施形態の場合、トンネル絶縁膜２’下のシリコン基板１の表面が下がっている分だけ、上記距離の減少は軽減される。これにより、ＣＭＰプロセス時に生じる素子分離絶縁膜２のディッシングの影響は軽減される。
【００９１】
［図３６］
ダミーセル領域の一部上にレジストパターン１４が形成される。レジストパターン１４は、トンネルゲート絶縁膜２’が形成された側のダミーセル領域を覆う。レジストパターン１４は、幅が広い素子分離絶縁膜６を覆う。
【００９２】
［図３７］
レジストパターン１４をマスクにして、素子分離絶縁膜１３をエッチングすることにより、トンネル絶縁膜２上の浮遊ゲート電極４の上部側の側面が露出される。素子分離絶縁膜１３のエッチングは、ドライエッチングプロセス（例えばＲＩＥプロセス）により行われる。
【００９３】
［図３８]
レジストパターン１４が除去される。ＣＶＤプロセスにより、ゲート電極間絶縁膜７が全面上に形成され、かつ、浮遊ゲート電極４の露出された表面（上面、側面）がゲート電極間絶縁膜７により覆われる。
【００９４】
その後、制御ゲート電極８を形成する工程、層間絶縁膜１５を形成する工程、ビット線１６を形成する工程等の周知の工程を経て、図２６に示したＮＡＮＤ型フラッシュメモリが完成する。
【００９５】
本実施形態でも、第１の実施形態と同様に、図１６、図１８および図１９に示した変形例が可能である。
【００９６】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、ダミーセル領域内のトンネルゲート絶縁膜の材料とメモリセルアレイ領域内のトンネルゲート絶縁膜の材料とが同じである場合について説明したが、両者の材料は異なっていても構わない。この場合、ダミーセル領域内のトンネルゲート絶縁膜が、メモリセルアレイ領域内のトンネルゲート絶縁膜よりも薄いこともある。
【００９７】
また、上記実施形態では、シリコン基板を用いたがＳＯＩ基板を用いても構わない。さらに、シリコン基板の代わりに、ＳｉＧｅを含む半導体基板を用いても構わない。
【００９８】
また、上記実施形態では、ＮＡＮＤ型フラッシュメモリの場合について説明したが、本発明は他の不揮発性半導体メモリにも適用可能できる。
【００９９】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１００】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２】図１の破線で囲まれた領域内のレイアウトを示す平面図。
【図３】図２の矢視Ａ−Ａ’断面図。
【図４】比較例のＮＡＮＤ型フラッシュメモリを示す断面図。
【図５】第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図６】図５に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図７】図６に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図８】図７に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図９】図８に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０】図９に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１】図１０に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１２】図１１に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１３】図１２に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１４】図１３に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１５】図１５に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１６】実施形態の変形例を示す平面図。
【図１７】実施形態のダミーセル領域内の複数のアクティブエリアの幅とトンネルゲート絶縁膜の厚さを示す図。
【図１８】実施形態の変形例のダミーセル領域内の複数のアクティブエリアの幅とトンネルゲート絶縁膜の厚さを示す図。
【図１９】実施形態の他の変形例のダミーセル領域内の複数のアクティブエリアの幅とトンネルゲート絶縁膜の厚さを示す図。
【図２０】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図。
【図２１】第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２２】図２１に続く第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２３】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図。
【図２４】第３の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２５】図２４に続く第３の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２６】本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図。
【図２７】第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２８】図２７に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２９】図２８に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３０】図２９に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３１】図３０に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３２】図３１に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３３】図３２に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３４】図３３に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３５】図３４に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３６】図３５に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３７】図３６に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３８】図３７に続く第４の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【符号の説明】
【０１０２】
１Ｍ…メモリセル領域のアクティブエリア、１Ｄ１，１Ｄ２，１Ｄ３…ダミー配線領域のアクティブエリア、１…シリコン基板、２，２’，２ａ，２ｂ，２ｃ…トンネルゲート絶縁膜、２’’…ゲート絶縁膜、３…レジストパターン、４…浮遊ゲート電極、５…レジストパターン、６…素子分離絶縁膜、７…ゲート電極間絶縁膜、８…制御ゲート電極、９…レジストパターン、１０，１１，１２，１３，１４…レジストパターン、１５…層間絶縁膜、１６…ビット線、１００…メモリセル領域、１１０…メモリセルアレイ領域、１２０…ダミーセル領域、２００…周辺回路領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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