(57)【要約】【課題】  膜厚の異なるゲート酸化膜を有する構成でも、段差を解消できるようにする。【解決手段】  シリコン基板２１にあらかじめ深さＤの凹部をＲＩＥ法で形成しておき、凹部を形成した部分に厚い膜厚ｄ１のゲート酸化膜２２を形成し、高い部分に薄い膜厚ｄ２のゲート酸化膜２３を形成する。これらのゲート酸化膜２２、２３の上面の高さは同じとなる。この上にゲート電極となる多結晶シリコン膜２４、２８、ＯＮＯ膜２９、多結晶シリコン膜３０、ＷＳｉ膜３１、シリコン窒化膜３２を形成した構成としている。トレンチ２５に埋め込むシリコン酸化膜２７の平坦化をＣＭＰ処理で行う際に、段差がないので加工精度を高めることができる。【選択図】  図１
2006012970.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成された膜厚の異なるゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極用多結晶シリコン膜とを備え、
前記半導体基板は、前記ゲート電極の高さが同じとなるように、前記膜厚の異なるゲート絶縁膜のうちの厚いゲート絶縁膜に対応して側壁が底面に対してほぼ垂直に形成された凹部を備えていることを特徴とする半導体装置。
【請求項２】
半導体基板に側壁面が底面に対してほぼ直角をなす凹部を形成する工程と、
この凹部内に厚い膜厚のゲート絶縁膜を形成すると共に、凹部以外の部分に薄い膜厚のゲート絶縁膜を形成する工程とを備え、
前記厚い膜厚のゲート絶縁膜および薄い膜厚のゲート絶縁膜は、上面の高さがほぼ一致するように形成されることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に膜厚の異なるゲート絶縁膜を形成する工程と、
それらのゲート絶縁膜上に異なる膜厚で形成することにより上面の高さがほぼ一致するゲート電極用多結晶シリコン膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に異なる膜厚のゲート絶縁膜およびゲート電極用多結晶シリコン膜を形成してなる半導体装置の製造方法において、
前記ゲート絶縁膜の膜厚の違いに関わらず前記多結晶シリコン膜の上面の高さが同じとなるように、前記半導体基板に前記膜厚の異なるゲート絶縁膜のうちの厚いゲート絶縁膜に対応して側壁が底面に対してほぼ垂直に形成された凹部を設けると共に、前記多結晶シリコン膜を異なる膜厚に設ける構成としたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２または４に記載の半導体装置の製造方法において、
前記半導体基板に前記凹部を設ける工程を実施した後に、
少なくとも前記凹部内表面に薄い熱酸化膜を形成して除去する工程を設けたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、膜厚の異なる複数のゲート絶縁膜を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置として、例えばフラッシュメモリに代表される不揮発性半導体装置がある。これは、メモリセル領域と周辺回路領域とで異なるゲート絶縁耐圧が必要となる関係から、ゲート絶縁膜の膜厚もそれぞれに対応して異なるように形成している。この場合、ゲート電極の膜構成を先に形成してからゲート電極構造を形成するとともに素子分離領域を形成する製造工程を採用しているものでは、ゲート絶縁膜の膜厚が異なると、次のような点で不具合が発生する。
【０００３】
すなわち、ゲート絶縁膜の膜厚の差は、素子分離領域のトレンチを形成した後に、トレンチ内に埋め込んだ絶縁膜をＣＭＰ処理を行って平坦化する際に、ＣＭＰ処理時のストッパ膜となるシリコン窒化膜の高さの差として出てくる。このため、ＣＭＰ処理時に段差の高い側のシリコン窒化膜が異常に削れてしまうことになり、結局加工マージンが少なくなってしまうことになる。また、ＣＭＰ処理では、段差に起因してディッシングなどの不具合が発生しやすくなる。
【０００４】
このような不具合に対処すべく、例えば特許文献１に示すものでは、膜厚の厚いゲート酸化膜を形成する部分は、ＬＯＣＯＳなどの選択酸化の方法を用いて厚い酸化膜を形成し、これを必要な膜厚にエッチングすることで膜厚の差に起因した段差を少なくするようにしている。
【特許文献１】特開２００１−２０３２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した特許文献１のものでは、ゲート絶縁膜の膜厚の差を解消するために、厚いゲート絶縁膜の形成領域に、シリコン基板の厚いゲート酸化膜の形成部分に選択酸化法による厚い酸化膜を形成し、これを適切な膜厚になるまでエッチングすることで所望の膜厚のゲート酸化膜を形成するようにしているので、つぎのような不具合がある。
すなわち、選択酸化つまりいわゆるＬＯＣＯＳにより形成した酸化膜は、その周縁部にバーズビークと呼ばれる歪み領域が形成されるので、その部分を素子の特性が寄与する領域として使うことができない。この結果、その領域を考慮した設計が必要となり、素子面積の縮小に制約を受けることになる。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、ゲート酸化膜に起因した段差を解消してＣＭＰ処理時に加工マージンを確保できると共に、平坦性の高い加工処理をすることができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板と、この半導体基板上に形成された膜厚の異なるゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極用多結晶シリコン膜とを備え、前記半導体基板は、前記ゲート電極の高さが同じとなるように、前記膜厚の異なるゲート絶縁膜のうちの厚いゲート絶縁膜に対応して側壁が底面に対してほぼ垂直に形成された凹部を備えた構成とされているところに特徴を有する。
【０００８】
本発明の半導体装置の製造方法は、半導体基板に側壁面が底面に対してほぼ直角をなす凹部を形成する工程と、この凹部内に厚い膜厚のゲート絶縁膜を形成すると共に、凹部以外の部分に薄い膜厚のゲート絶縁膜を形成する工程とを備え、前記厚い膜厚のゲート絶縁膜および薄い膜厚のゲート絶縁膜は、上面の高さがほぼ一致するように形成するところに特徴を有する。
【発明の効果】
【０００９】
本発明の半導体装置によれば、ゲート絶縁膜の膜厚が異なる構成において、ゲート電極の上面の高さを同じとすることができ、膜厚の差に起因した不具合の発生が予想されるＣＭＰ工程などがある場合でも、膜厚の差を解消したことで、不具合を回避すると共に加工精度を高める構成とすることができる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明をフラッシュメモリに適用した場合の第１の実施形態について図１ないし図７を参照して説明する。
図１および図２は、メモリセル領域および周辺回路領域のそれぞれに形成されるトランジスタの層構造を示すもので、図３は、これら図１および図２の対応する部分の平面図を模式的に示している。図１では、ゲート電極Ｇ上で活性領域ＡＡおよび素子分離領域ＳＴＩを横断する方向つまり図３中Ａ−Ａ線で示す方向に切断し、図２では、活性領域ＡＡと平行する方向つまり図３中Ｂ−Ｂ線で示す方向に切断した模式的断面図を示している。
【００１１】
図１、２において、半導体基板としてのシリコン基板２１は、同一基板の場所によって異なる厚さ寸法に形成されている。この場合、周辺回路領域の高耐圧トランジスタの部分がメモリセル領域のセルトランジスタの部分に比べて厚さ寸法がＤ（例えばＤ＝２７ｎｍ）だけ薄くなるように形成されている。
シリコン基板２１の上面には、ゲート絶縁膜としてのゲート酸化膜２２、２３（後述する製造工程での第３のシリコン酸化膜２２、第４のシリコン酸化膜２３に相当）が周辺回路領域およびメモリセル領域のそれぞれに対応して形成されている。ゲート酸化膜２２および２３の各膜厚はｄ１＝３５ｎｍ、ｄ２＝８ｎｍである。ゲート酸化膜２２、２３の膜厚の関係は、
ｄ１＞ｄ２
とされ、しかも、ほぼ
ｄ１＝ｄ２＋Ｄ
の関係を満たすように形成されている。
【００１２】
上記のように、ゲート酸化膜２２、２３の形成膜厚ｄ１、ｄ２に対応してあらかじめシリコン基板２１の厚さ寸法を調整することで上記した関係を満たすようにしており、これによって形成したゲート酸化膜２２、２３の表面が同じ高さになるように構成したものである。
ゲート酸化膜２２、２３の上には、第１のシリコン多結晶膜２４が膜厚４０ｎｍで形成されている。第１の多結晶シリコン膜２４の表面からゲート酸化膜２２、２３およびシリコン基板２１をエッチングして形成した素子分離領域としての溝であるトレンチ２５が形成されている。トレンチ２５の内壁には、後述する製造工程でいう第６のシリコン酸化膜２６が膜厚６ｎｍで形成されている。また、トレンチ２５の内部には、製造工程上でいう第７のシリコン酸化膜２７が埋め込み形成され、これによってＳＴＩ（Shallow Trench Isolation  素子分離領域）が形成され、その両側に活性領域が分離形成されている。
【００１３】
これらの上面は後述するＣＭＰ処理により平坦化されており、この上にはコントロールゲートを構成する第２の多結晶シリコン膜２８が膜厚６０ｎｍで形成されている。この第２の多結晶シリコン膜２８は、ＳＴＩ部分の上面にスリットを形成するようにパターニングされている。この上面には、ＯＮＯ（Oxide-Nitride-Oxide）膜２９が形成されている。ＯＮＯ膜２９は、膜厚５．５ｎｍのシリコン酸化膜、膜厚８ｎｍのシリコン窒化膜、膜厚５．３ｎｍのシリコン酸化膜の各層を積層形成したもので、メモリセルトランジスタのフローティングゲートとコントロールゲートとの間のゲート絶縁膜となるものである。
【００１４】
上記膜構成は、図２に示すように、浮遊ゲートおよび制御ゲートとして分離するエッチング処理を行った後、側壁に製造工程でいう第８のシリコン酸化膜３３を形成している。このような構成によりゲート電極３４が形成されている。
上記構成を採用していることで、膜厚が異なるゲート酸化膜２２および２３の上面がほぼ同じ高さに形成されており、これによって後述する製造工程の平坦化処理工程では、ストッパとなる膜の高さも揃えた状態とすることができ、加工精度を高めることができると共に、加工マージンも大きく取ることができるようになる。
【００１５】
次に、上記構成の製造工程について説明する。図４、５は図１に示す部分と同じ断面に対応した製造工程の各段階を示しており、図６、７は、図２に示す部分と同じ断面に対応した製造工程の各段階を示している。また、図中、左側はメモリセル領域のトランジスタに対応し、右側は周辺回路領域の高圧トランジスタに対応した構成を示している。
まず、図４（ａ）、図６（ａ）において、シリコン基板２１を、８００℃のＯ２雰囲気で加熱して表面に膜厚２０ｎｍの第１のシリコン酸化膜３５を形成する。続いて、減圧ＣＶＤ法で、膜厚９０ｎｍの第１のシリコン窒化膜３６を堆積する。次に、通常のフォトリソグラフィ処理によりフォトレジスト３７をパターニング加工し、そのレジストパターン３７をマスクにしてＲＩＥ（Reactive Ion Etching）法により第１のシリコン窒化膜３６をエッチング加工する。
【００１６】
この後、図４（ｂ）に示すように、Ｏ２プラズマ中にシリコン基板２１をさらしてフォトレジスト３７を除去してから、第１のシリコン酸化膜３５及びシリコン基板２１をＲＩＥ法により加工して凹部２１ａを形成する。この後、図４（ｃ）に示すように、１５０℃のリン酸処理により第１のシリコン窒化膜３６を除去し、続いて、希フッ酸溶液で第１のシリコン酸化膜３５を２０ｎｍエッチングする。この後、ゲート酸化膜となる第３のシリコン酸化膜２２を膜厚３５ｎｍで形成する。
【００１７】
通常のフォトリソグラフィ処理によりフォトレジストを所定のパターンに加工し、それをマスクにしてバッファードフッ酸溶液に２７秒程度浸して第３のシリコン酸化膜２１を除去する。次に硫酸と過酸化水素水の混合液にシリコン基板２１を浸し、フォトレジストを除去する。これにより、図４（ｃ）に示すように、シリコン基板２１の凹部２１ａにゲート酸化膜２２を埋め込んだ構成を得ることができる。
【００１８】
この後、７５０℃の水蒸気雰囲気中で加熱して第４のシリコン酸化膜２３を膜厚８ｎｍで形成する。次に、減圧ＣＶＤ法で膜厚４０ｎｍの第１の多結晶シリコン膜２４と膜厚９０ｎｍの第２のシリコン窒化膜３９と膜厚２３０ｎｍの第５のシリコン酸化膜４０を順次堆積する。そして、通常のフォトリソグラフィ処理によりフォトレジストを所望のパターンに加工し、それをマスクにしてＲＩＥ法により第５のシリコン酸化膜４０をエッチング加工し、この後、Ｏ２プラズマ中にシリコン基板２１をさらしてフォトレジストを除去する。
【００１９】
次に、第５のシリコン酸化膜４０をマスクに第２のシリコン窒化膜３９をエッチング加工し、続いて、第２のシリコン窒化膜３９をマスクにして第１の多結晶シリコン膜２４をエッチング加工する。この後、膜厚の厚い第５のシリコン酸化膜４０をマスクとして利用することで、第３のシリコン酸化膜２２、第４シリコン酸化膜２３およびシリコン基板２１をエッチング加工し、シリコン基板２１中にトレンチ２５を形成し、１０００℃のＯ２雰囲気中で加熱してトレンチ２５の外壁に膜厚６ｎｍの第６のシリコン酸化膜２６を形成する。次に、ＨＤＰ法により膜厚５５０ｎｍの第７のシリコン酸化膜２７を堆積してトレンチ２５内部を埋め込むようにする。これにより、図５（ｄ）および図６（ｄ）に示すような構成を得る。
【００２０】
続いて、ＣＭＰ処理により、第２のシリコン窒化膜３９をストッパ膜として第７のシリコン酸化膜２７を平坦化し、この後、９００℃の窒素雰囲気中で加熱する。次に、バッファードフッ酸溶液に２２秒程度浸して表面処理をした後、１５０℃のリン酸処理により第２のシリコン窒化膜３９を除去する。この後、減圧ＣＶＤ法によりリンが添加された膜厚６０ｎｍの第２の多結晶シリコン膜２８を堆積する。続いて、第２の多結晶シリコン膜２８をパターニングしたフォトレジストをマスクにしてＲＩＥ法を用いエッチング加工し、ＳＴＩ形成部分にスリット２８ａを形成する。これにより、図５（ｅ）および図６（ｅ）に示すような構成となる。
【００２１】
次に、図５（ｆ）および図７（ｆ）に示すように、減圧ＣＶＤ法で、ＯＮＯ膜（膜厚５．５ｎｍのシリコン酸化膜、膜厚８ｎｍのシリコン窒化膜、膜厚５．３ｎｍのシリコン酸化膜の３層膜）２９、リンが添加された膜厚８０ｎｍの第３の多結晶シリコン膜３０、膜厚７０ｎｍのＷＳｉ（タングステン・シリサイド）膜３１、膜厚３００ｎｍの第３のシリコン窒化膜３２を順次堆積する。
【００２２】
この後、フォトリソグラフィ処理によりフォトレジストを所定の形状にパターニングし、それをマスクにして第３のシリコン窒化膜３２をＲＩＥ法により加工し、Ｏ２プラズマ中にシリコン基板２１をさらし、フォトレジストを除去する。次に、図７（ｇ）に示すように、第３のシリコン窒化膜３２をマスクに、ＷＳｉ膜３１、第３の多結晶シリコン膜３０、ＯＮＯ膜２９、第２の多結晶シリコン膜２８、第１の多結晶シリコン膜２４、をＲＩＥ法でエッチング加工し、続いて１０００℃のＯ２雰囲気中で加熱し、ゲート電極３４ａ，３４ｂの側壁に第７のシリコン酸化膜３３を形成する。以上のような製造工程を経ることで、図１および図２に示すような構成のフラッシュメモリを得ることができる。
【００２３】
上記した製造工程を採用することで、膜厚の異なるゲート酸化膜２２、２３を形成する場合に、厚いゲート酸化膜２２の形成領域に対応してシリコン基板２１にあらかじめ凹部２１ａを形成することで段差を設けるので、ゲート酸化膜２２、２３を形成した状態では、その表面が同じ高さとなるように形成することができる。これによって、ＣＭＰ処理工程では、第２のシリコン窒化膜３９の高さを揃えた状態とすることができ、加工マージンを確保しつつ平坦性を高めた状態で精度良く加工することができるようになる。
【００２４】
また、上記実施形態によれば、シリコン基板２１に形成する凹部２１ａを、ＲＩＥ法により形成しているので、凹部２１ａの端部において側壁をほぼ垂直方向に形成することができ、これによって、選択酸化法による形成方法に比べてバーズビークのようなダメージ領域が形成されないので省スペース化を図ることができる。
（第２の実施形態）
図８は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。この実施形態においては、シリコン基板２１に凹部２１ａを形成する際に、第１のシリコン窒化膜３６を形成しない方法を採用している。
【００２５】
すなわち、図８（ａ）に示すように、シリコン基板２１上に前述同様にして膜厚２０ｎｍの第１のシリコン酸化膜３５を形成し、通常のフォトリソグラフィ処理によりフォトレジスト４１を所定のパターンに加工する。続いて、図８（ｂ）に示すように、パターニングしたフォトレジスト４１をマスクにしてＲＩＥ法により第１のシリコン酸化膜３５及びシリコン基板２１を加工して凹部２１ａを形成する。
【００２６】
この後、図８（ｃ）に示すように、Ｏ２プラズマ中にシリコン基板２１をさらし、フォトレジスト４１を除去する。これにより、シリコン基板２１に凹部２１ａを形成することができる。以下、前述と同様の工程を経ることで第１の実施形態と同様のものを製作することができ、同様の作用効果を得ることができるようになる。また、この製造方法では、第１のシリコン窒化膜３６を設けない構成で実施できるので、製造コストを下げることができるという利点もある。
【００２７】
（第３の実施形態）
図９は本発明の第３の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。この実施形態においては、シリコン基板２１に凹部２１ａを形成する際に、前述のような熱酸化膜を形成してこれを除去するという製造方法に代えて、ＲＩＥ法によりシリコン基板２１をエッチングするようにしている。
【００２８】
すなわち、通常のフォトリソグラフィ処理によりフォトレジスト３７をパターンに加工し、図９（ａ）に示すように、これをマスクにしてＲＩＥ法により第１のシリコン窒化膜３６まで除去した後、図９（ｂ）に示すように、Ｏ２プラズマ中にシリコン基板２１をさらしてフォトレジスト３７を除去し、続いて、図９（ｃ）に示すように、第１のシリコン酸化膜３５及びシリコン基板２１を加工して凹部２１ａを形成する。
【００２９】
この後、１５０℃のリン酸処理により第１のシリコン窒化膜３６を除去し、続いて希フッ酸溶液で第１のシリコン酸化膜３５を２０ｎｍエッチングする。この後、ゲート酸化膜となる第３のシリコン酸化膜２２を膜厚３５ｎｍで形成する。以下は、第１の実施形態と同様である。以上のようにしてシリコン基板２１に凹部２１ａを形成することで、第１の実施形態と同様の作用効果を得ることができるようになる。
【００３０】
（第４の実施形態）
図１０ないし図１４は本発明の第４の実施形態を示すもので、第１の実施形態と異なるところは、シリコン基板２１に凹部２１ａを形成して調整することに加えて、第１の多結晶シリコン膜２４の厚さを調整することでゲート酸化膜２２、２３の上面を同じ高さに形成できるようにしたものである。
【００３１】
図１３（ｍ）および図１４（ｍ）は、第１の実施形態で説明した図１および図２に対応する図で、メモリセル領域および周辺回路領域のそれぞれのトランジスタの層構造を示している。これらの図１３（ｍ）、図１４（ｍ）において、半導体基板としてのシリコン基板２１は、同一基板の場所によって異なる厚さ寸法に形成されている。この場合、周辺回路領域の高耐圧トランジスタの部分がメモリセル領域のセルトランジスタの部分に比べて厚さ寸法がＤａ（段差寸法）だけ薄くなるように形成されている。
【００３２】
このシリコン基板２１の上面には、ゲート絶縁膜としてのゲート酸化膜２２、２３が周辺回路領域およびメモリセル領域のそれぞれに対応して形成されている。ゲート酸化膜２２および２３の各膜厚はｄ１＝３５ｎｍ、ｄ２＝８ｎｍであり、膜厚の厚いゲート酸化膜２２の上面はゲート酸化膜２３の上面よりも高く形成されている。これらのゲート酸化膜２２、２３の膜厚の関係は、前述と同様に、
ｄ１＞ｄ２
とされている。また、この膜厚の関係は段差寸法Ｄａを含めても、
ｄ１＞ｄ２＋Ｄａ
という関係になっていて、この状態では段差が解消されていないものである。
【００３３】
これに対して、これらゲート酸化膜２２、２３のそれぞれの上面に形成された第１の多結晶シリコン膜２４ａ、２４ｂの各膜厚はｓ１、ｓ２とされ、これらの膜厚の関係は、
ｓ１＜ｓ２
とされており、これらの膜厚を含めると、前記の関係は、ほぼ
ｄ１＋ｓ１＝ｄ２＋ｓ２＋Ｄａ
という関係を満たすように形成されている。
【００３４】
つまり、上記のように、ゲート酸化膜２２、２３の形成膜厚ｄ１、ｄ２に対応してあらかじめシリコン基板２１の厚さ寸法をＤａだけ調整すると共に、第１の多結晶シリコン膜２４ａ、２４ｂの膜厚ｓ１、ｓ２を調整することで上記した関係を満たし、形成した第１の多結晶シリコン膜２４ａ、２４ｂの表面を同じ高さになるようにする構成としたものである。なお、上記の構成の上部の構成については、第１の実施形態の構成と同様であるから説明を省略する。
【００３５】
上記構成を採用していることで、シリコン基板２１に形成する凹部２１ａだけでは、膜厚が異なるゲート酸化膜２２および２３の膜厚の差を吸収できない場合でも、その上部に形成する第１の多結晶シリコン膜２４ａ、２４ｂの膜厚を調整することで、これらの上面の高さを同じとなるように調整することができるので、これによって後述する製造工程の平坦化処理工程では、ストッパとなる膜の高さも揃えた状態とすることができ、加工精度を高めることができると共に、マージンも大きく取ることができるようになる。
【００３６】
次に、上記構成の製造工程について説明する。図１０〜図１３は前述と同様に第１の実施形態で示した図１の断面に対応した製造工程の各段階を示しており、図１４は、同じく図２の断面に対応した製造工程の各段階を示している。また、左側はメモリセル領域のトランジスタに対応し、右側は周辺回路領域の高圧トランジスタに対応した構成を示している。
【００３７】
まず、図１０（ａ）、図１４（ａ）において、シリコン基板２１を、８００℃のＯ２雰囲気で加熱して表面に膜厚２０ｎｍの第１のシリコン酸化膜３５を形成し、次に減圧ＣＶＤ法で、膜厚９０ｎｍの第１のシリコン窒化膜３６を堆積する。続いて、通常のフォトリソグラフィ処理によりフォトレジスト３７を所定のパターンに加工し、それをマスクにしてＲＩＥ法により第１のシリコン窒化膜３６を加工する。
【００３８】
次に、図１０（ｂ）に示すように、Ｏ２プラズマ中にシリコン基板２１をさらし、フォトレジスト３７を除去し、続いて、膜厚９０ｎｍの第１のシリコン窒化膜３６をマスクに、第１のシリコン酸化膜３５をバッファードフッ酸溶液に３０秒程度浸し、２０ｎｍエッチングする。
この後、図１０（ｃ）に示すように、第２のシリコン酸化膜３８を膜厚１００ｎｍで形成する。続いて、図１０（ｄ）に示すように、膜厚９０ｎｍの第１のシリコン窒化膜３６をマスクに、第２のシリコン酸化膜３８をバッファードフッ酸溶液に９０秒程度浸して第２のシリコン酸化膜３８を除去する。
【００３９】
次に、図１１（ｅ）に示すように、１５０℃のリン酸処理により第１のシリコン窒化膜３６を除去し、続いて、希フッ酸溶液で第１のシリコン酸化膜３５を２０ｎｍエッチングする。これにより、シリコン基板２１の表面が露出した状態となり、その表面の所定部分に深さＤａの凹部２１ａが形成された状態となる。
次に、図１１（ｆ）に示すように、ゲート酸化膜としての第３のシリコン酸化膜２２を膜厚３５ｎｍ（膜厚ｄ１）で形成し、その後、減圧ＣＶＤ法で、膜厚４０ｎｍ（膜厚ｓ１）の第１の多結晶シリコン膜２４ａと膜厚９０ｎｍの第２のシリコン窒化膜４２を堆積する。続いて、図１１（ｇ）に示すように、通常のフォトリソグラフィ処理によりフォトレジスト４３を所望のパターンに加工する。
【００４０】
次に、図１１（ｈ）に示すように、パターニングしたフォトレジスト４３をマスクにしてＲＩＥ法により第２のシリコン窒化膜４２、第１の多結晶シリコン膜２４ａ、第３のシリコン酸化膜２２を加工し、その後、Ｏ２プラズマ中にシリコン基板２１をさらし、フォトレジスト４３を除去する。
続いて、図１２（ｉ）に示すように、７５０℃の水蒸気雰囲気中で加熱し第４のシリコン酸化膜２３を膜厚８ｎｍ（膜厚ｄ２）で形成する。この上に、膜厚４５ｎｍ（膜厚ｓ２）の第２の多結晶シリコン膜２４ｂと膜厚９０ｎｍの第３のシリコン窒化膜４４を推積し、通常のフォトリソグラフィ処理によりフォトレジスト４５を所定のパターンに加工する。
【００４１】
この後、図１２（ｊ）に示すように、パターニングしたフォトレジスト４５をマスクにして第３のシリコン窒化膜４４をエッチング加工し、続けて第２の多結晶シリコン膜２４ｂもエッチング加工する。次に、Ｏ２プラズマ中にシリコン基板２１をさらし、フォトレジスト４５を除去する。そして、この表面に膜厚２３０ｎｍの第５のシリコン酸化膜４６を堆積する。続いて、通常のフォトリソグラフィ処理によりフォトレジスト４７を所定の素子分離領域形成のパターンに加工する。
【００４２】
次に、図１２（ｋ）および図１４（ｋ）に示すように、パターニングしたフォトレジスト４７をマスクにしてＲＩＥ法により第５のシリコン酸化膜４６をエッチング加工し、Ｏ２プラズマ中にシリコン基板２１をさらし、フォトレジスト４７を除去する。次に、第５のシリコン酸化膜４６をマスクに第２および第３のシリコン窒化膜４２および４４をエッチング加工し、続いて、第２および第３のシリコン窒化膜４２および４４をマスクにして第１および第２の多結晶シリコン膜２４ａおよび２４ｂをエッチング加工する。
【００４３】
さらに、第５のシリコン酸化膜４６をマスクに、第３および第４のシリコン酸化膜２２および２３とシリコン基板２１をエッチング加工し、シリコン基板２１にトレンチ２５を形成する。この後、１０００℃のＯ２雰囲気で加熱し、トレンチ２５の側壁に膜厚６ｎｍの第６のシリコン酸化膜２６を形成する。続いて、ＨＤＰ法により膜厚５５０ｎｍの第７のシリコン酸化膜２７を堆積する。
【００４４】
次に、図１３（ｌ）および図１４（ｌ）に示すように、ＣＭＰ法により第７のシリコン酸化膜２７を平坦化処理し、９００℃の窒素雰囲気中で加熱処理をする。続いて、バッファードフッ酸溶液に２２秒程度浸し、１５０℃のリン酸処理により第２および第３のシリコン窒化膜４２および４４を除去する。次に減圧ＣＶＤ法によりリンが添加された６０ｎｍの第３の多結晶シリコン膜２８を堆積し、第３の多結晶シリコン膜２８をフォトレジストをマスクにしてＲＩＥ法を用いエッチング加工する。これにより、ＳＴＩ領域の上部にスリット２８ａが形成される。
【００４５】
次に、図１３（ｍ）および図１４（ｍ）に示すように、減圧ＣＶＤ法で、ＯＮＯ膜（膜厚５．５ｎｍのシリコン酸化膜、膜厚８ｎｍのシリコンナイトライド、膜厚５．３ｎｍのシリコン酸化膜の３層膜）２９、リンが添加された膜厚８０ｎｍの第４の多結晶シリコン膜３０、膜厚７０ｎｍのＷＳｉ膜３１、膜厚３００ｎｍの第４のシリコン窒化膜３２を堆積する。
【００４６】
次に、図１４（ｎ）に示すように、フォトリソグラフィー法によりフォトレジストを所定の形にパターンニングし、それをマスクにして第４のシリコン窒化膜３２をＲＩＥ法によりエッチング加工し、Ｏ２プラズマ中にシリコン基板２１をさらし、フォトレジストを除去する。続いて、第４のシリコン窒化膜３２をマスクに、ＷＳｉ膜３１、第４の多結晶シリコン膜３０、ＯＮＯ膜２９、第３の多結晶シリコン膜２８、第１および２の多結晶シリコン膜２４ａおよび２４ｂをＲＩＥ法で加工する。この後、１０００℃のＯ２雰囲気で加熱し、ゲート電極の側壁に第８のシリコン酸化膜３３を形成する。以上の製造工程がフラッシュメモリのウエハ工程である。
【００４７】
上記した製造工程を採用することで、膜厚の異なるゲート酸化膜２２、２３を形成する領域に対応してシリコン基板２１にあらかじめ凹部２１ａを形成することで段差を設けるので、ゲート酸化膜２２、２３を形成した状態では、それらの膜厚の違いによる段差が緩和され、さらにこの上部に形成する多結晶シリコン膜２４ａおよび２４ｂの膜厚を調整することでその表面が同じ高さとなるようにすることができる。これによって、ＣＭＰ処理工程では、第２のシリコン窒化膜４２、４４の高さを揃えた状態とすることができ、加工マージンを確保しつつ平坦性を高めた状態で加工することができるようになる。
【００４８】
また、上記実施形態によれば、シリコン基板２１に形成する凹部２１ａを、熱酸化による第２のシリコン酸化膜３８を形成することで、シリコン基板２１の表面の高さが低下していくことを利用しているので、凹部２１ａの深さ寸法の制御を精度良く実施することができるようになる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００４９】
上記各実施形態では２種類のゲート酸化膜２２、２３を用いる構成の場合で説明したが、３種類以上の膜厚のゲート絶縁膜が混在する構成のものでも同様にして適用することができる。
上記各実施形態ではシリコン基板２１に凹部２１ａを形成してゲート酸化膜の段差をなくすか緩和するようにしたが、これに限らず、シリコン基板２１には凹部２１ａを形成せず、上部に形成する第１の多結晶シリコン膜２４ａ、２４ｂの膜厚調整のみで段差を解消する構成を採用することもできる。
【００５０】
フラッシュメモリ以外の不揮発性メモリや、不揮発性メモリ以外の半導体装置についても、異なる膜厚を有するゲート絶縁膜が形成される構成の半導体装置に適用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態における素子分離領域を横断する方向で切断して示す模式的な縦断面図
【図２】素子分離領域に沿った方向の活性領域で切断して示す模式的な縦断面図
【図３】メモリセルおよび周辺回路部のトランジスタの模式的平面図
【図４】図１に対応する断面の製造工程の各段階で示す縦断面図（その１）
【図５】図１に対応する断面の製造工程の各段階で示す縦断面図（その２）
【図６】図２に対応する断面の製造工程の各段階で示す縦断面図（その１）
【図７】図２に対応する断面の製造工程の各段階で示す縦断面図（その２）
【図８】本発明の第２の実施形態における図４相当図
【図９】本発明の第３の実施形態における図４相当図
【図１０】本発明の第４の実施形態であって図１に対応する断面の製造工程の各段階で示す縦断面図（その１）
【図１１】図１に対応する断面の製造工程の各段階で示す縦断面図（その２）
【図１２】図１に対応する断面の製造工程の各段階で示す縦断面図（その３）
【図１３】図１に対応する断面の製造工程の各段階で示す縦断面図（その４）
【図１４】図２に対応する断面の製造工程の各段階で示す縦断面図
【符号の説明】
【００５２】
図面中、２１はシリコン基板（半導体基板）、２２はゲート酸化膜（ゲート絶縁膜）、２３はゲート酸化膜（ゲート絶縁膜）、２４、２４ａ、２４ｂは第１の多結晶シリコン膜、２５はトレンチ、２７は第７のシリコン酸化膜、２８は第２の多結晶シリコン膜、２９はＯＮＯ膜、３０は第３の多結晶シリコン膜、３１はＷＳｉ膜、３２は第３のシリコン窒化膜、３４ａ、３４ｂはゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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