(57)【要約】      （修正有）【課題】ＳＴＩ技術によって素子分離形成した不揮発性半導体記憶装置において絶縁不良を解消した不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】第１ポリシリコン層１０３及びＳＴＩ構造の素子分離領域１０８上には、第１ポリシリコン層１０３と共に浮遊ゲート電極となる第２ポリシリコン層１０９が形成されている。第２ポリシリコン層１０９及び浮遊ゲート電極分離領域１１０上には、第２ゲート絶縁膜１１１が形成されている。第２ゲート絶縁膜１１１上には、制御ゲート電極となる第３ポリシリコン層１１２と第１金属シリサイド層１１３が形成されている。浮遊ゲート電極１１５及び制御ゲート電極１１６が、これら積層膜を自己整合的にかつ素子分離領域１０８と直行するようにエッチングして形成されている。素子分離領域１０８は、両電極形成領域以外の素子分離領域の平坦化された表面が半導体基板１０１より低く形成されている。【選択図】図１
2006269554.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＳＴＩ(Ｓharrow Trench Isolation)構造で形成された素子分離領域と、前記半導体基板上に、第１ゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第２ゲート絶縁膜を介して形成された制御ゲート電極と、前記浮遊ゲート電極を挟み且つ、前記素子分離領域に挟まれた前記半導体基板上に形成された拡散層を備えた不揮発性半導体記憶装置であって、前記両電極形成領域以外の前記素子分離領域の平坦化された表面は、前記半導体基板表面よりも低く形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御ゲート電極、前記浮遊ゲート電極、前記拡散層及び前記素子分離領域を覆うように窒化シリコン層またはボロンリンドープ酸化膜が形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にＳＴＩ(Ｓharrow Trench Isolation)構造で形成された第１素子分離領域と、前記半導体基板上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、この第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極を挟み且つ、前記第１素子分離領域に挟まれた前記半導体基板上に拡散層が形成されて成る複数の不揮発性半導体記憶素子と、
半導体基板上にＳＴＩ(Ｓharrow Trench Isolation)構造で形成された第２素子分離領域と、前記半導体基板上に、第１ゲート絶縁膜を介して形成されたゲート電極と、この第１ゲート電極領域を含み第１ゲート電極領域より大きな面積を有して形成された第２ゲート電極と、前記第２ゲート電極を挟み且つ、前記第２素子分離領域にはさまれた半導体基板上に拡散層が形成された不揮発性半導体記憶素子制御回路と
を備えた不揮発性半導体記憶装置であって、前記両電極形成領域以外の前記第１素子分離領域及び前記第２素子分離領域の平坦化された表面は、前記半導体基板表面よりも低く形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上にトンネル酸化膜となる第１ゲート絶縁膜を形成する工程と、この第１ゲート絶縁膜上に浮遊ゲート電極となる第１ポリシリコン層を形成する工程と、この第１ポリシリコン層を挟むようにＳＴＩ(Ｓharrow Trench Isolation)構造で素子分離領域を自己整合的に形成する工程と、前記第１ポリシリコン層及び前記素子分離領域上に、前記第１ポリシリコン層と共に浮遊ゲート電極となり、前記素子分離領域上では浮遊ゲート電極分離領域として分離される第２ポリシリコン層を形成する工程と、前記第２ポリシリコン層及び前記浮遊ゲート電極分離領域上に、第２ゲート絶縁膜を形成する工程と、この第２ゲート絶縁膜上に、制御ゲート電極となる第３ポリシリコン層と第１金属シリサイド層をそれぞれ形成する工程と、前記第２ポリシリコン層、前記第２ゲート絶縁膜層、前記第３ポリシリコン層及び前記第１金属シリサイド層を自己整合的に且つ前記素子分離領域と直交するようにエッチングして、制御ゲート電極を形成する工程と、前記素子分離領域を露出させ、前記両電極形成領域以外の素子分離領域の平坦化された表面が前記半導体基板よりも低くなるまで加工する工程と、前記第１ポリシリコン層をエッチングして、浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極を挟み且つ前記素子分離領域に挟まれた前記半導体基板上に、拡散層を形成する工程と、前記ゲート電極間の空間に層間絶縁膜を形成する工程を備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上にトンネル酸化膜となる第１ゲート絶縁膜を形成する工程と、この第１ゲート絶縁膜上に第１ゲート電極となる第１ポリシリコン層を形成する工程と、この第１ポリシリコン層を挟むようにＳＴＩ(Ｓharrow Trench Isolation)構造で素子分離領域を自己整合的に形成する工程と、前記第１ポリシリコン層及び前記素子分離領域上に第２ポリシリコン層を形成する工程と、前記第２ポリシリコン層及び前記第１ゲート電極分離領域上に、第２ゲート絶縁膜を形成する工程と、この第２ゲート絶縁膜上に、第２ゲート電極となる第３ポリシリコン層と第１金属シリサイド層をそれぞれ形成する工程と、前記第２ポリシリコン層、前記第２ゲート絶縁膜層、前記第３ポリシリコン層及び前記第１金属シリサイド層を自己整合的に且つ前記素子分離領域と直交するようにエッチングして、第２ゲート電極を形成する工程と、前記素子分離領域を露出させ、前記両電極形成領域以外の素子分離領域の平坦化された表面が前記半導体基板よりも低くなるまで加工する工程と、前記第１ポリシリコン層をエッチングして、第1ゲート電極を形成する工程と、前記第1ゲート電極を挟み且つ前記素子分離領域に挟まれた前記半導体基板上に、拡散層を形成する工程と、前記ゲート電極間の空間に層間絶縁膜を形成する工程を備えていることを特徴とする不揮発性半導体記憶素子用受動素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、素子分離形成方法としてＳＴＩ技術を採用した不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置の高容量化、微細加工化に伴い、記憶素子（メモリセル）の能動領域と素子分離領域のピッチも微細になり、熱酸化による素子分離形成方法では微細能動領域幅を制御性よく形成することが不可能になった。そこで、微細加工メモリに適した素子分離技術として、ＳＴＩ(Ｓharrow Trench Isolation)技術が採用されるようになった。これは、リソグラフィー技術と反応性イオンエッチング（Reactive Ion Etching 以下、ＲＩＥという。）技術を用いて、Ｓｉ基板上に所望の幅と浅い深さのトレンチ（溝）を形成し、トレンチ内に減圧化学気相成長法（ＬＰ−ＣＶＤ）の反応室内に反応ガスとしてテトラエトキシシラン（ＴＥＯＳ）を供給するプラズマＴＥＯＳ ＣＶＤや、プラズマの密度を増加させた高密度プラズマＣＶＤを用いて、絶縁膜としてＳｉＯ２を埋め込むものである。フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）においても同様にＳＴＩ技術が採用されるようになってきている。フラッシュＥＥＰＲＯＭ以外のメモリ製造方法では、ＳＴＩ埋め込みを実施した後、能動領域となるＳｉ基板上のシリコン酸化膜を一旦除去した後にゲート酸化膜を形成する。そのため、図３２に示すようにチャネル端に電界集中領域が形成される。フラッシュＥＥＰＲＯＭの書き換えサイクルにおいて、この電界集中領域は酸化膜質劣化が最も早く進む領域となり好ましくない。そこで、基板上にトンネル酸化膜と浮遊ゲート電極となるポリシリコン層を形成した後、リソグラフィーとＲＩＥとプラズマＣＶＤにより、ＳＴＩを形成する方法が採用されている（例えば、特許文献１、特許文献２参照。）。この方法によれば、図３３に示すようにチャネル領域に電界集中を生じるコーナー部分がなくなり、書き換えサイクルに対し、信頼性の高いメモリセルが実現できる。
【０００３】
以下、図を用いて従来技術による不揮発性半導体記憶素子の製造方法を説明する。図３４（ａ）は不揮発性半導体記憶素子の素子断面図であり、図３４（ｃ）は図３４（ａ）におけるＡ−Ａ´断面を示し、図３４（ｂ）は図３４（ｃ）におけるＢ−Ｂ´断面を示している。図３５〜図４６は、不揮発性半導体記憶素子の製造方法を工程別に具体的に示す記憶素子の略示断面図であり、各断面は図３５〜図４６においても同様の関係にある。
【０００４】
まず、図３５に示すように、半導体基板３０１上にトンネル酸化膜３０２を形成し、そのトンネル酸化膜３０２上に浮遊ゲート電極（後述する）となる第１ポリシリコン層３０３を形成し、第１ポリシリコン層３０３上にＳＴＩ加工時のマスクとなる窒化シリコン層３０４を形成する。次に、図３６に示すように、リソグラフィーとＲＩＥ技術により、素子分離領域となる領域に、所望の幅と深さのトレンチ３０５を形成する。次に、図３７に示すように、ＲＩＥによるダメージを回復させるため、トレンチ３０５内壁に熱酸化膜３０６を形成した後、ＴＥＯＳを用いた熱ＣＶＤあるいは高密度プラズマＣＶＤにより、トレンチ３０５内にシリコン酸化膜３０７を埋め込む。次に、図３８に示すように、化学的機械的研磨ＣＭＰ（Chemical Mechanical Polishing）技術により、シリコン酸化膜３０７を平坦化し、第１ポリシリコン層３０３上に残留した窒化シリコン層３０４を加熱した燐酸溶液で除去する。
【０００５】
次に、図３９に示すように、第１ポリシリコン層３０３および隣り合うシリコン酸化膜３０７、３０７を覆うように第２ポリシリコン層３０８を形成し、リソグラフィーとＲＩＥ技術により、隣り合う第２ポリシリコン層３０８、３０８間に浮遊ゲート電極分離領域３０９を形成する。以後、この浮遊ゲート電極分離領域３０９をスリットと呼ぶ。次に、図４０に示すように、第２ポリシリコン層３０８とスリット３０９を覆うように、例えば、シリコン酸化膜/窒化シリコン膜/シリコン酸化膜(以後、ＯＮＯ膜という)から成る絶縁膜３１０を形成し、次いで、絶縁膜３１０の上に制御ゲート電極となるポリシリコン層３１１、さらに例えば、ＷＳｉまたはＭｏＳｉまたはＣｏＳｉ等の金属シリサイド層３１２を形成する。
【０００６】
次に、ゲート電極加工時のマスク材となるシリコン酸化膜３１３を、例えばＣＶＤにより金属シリサイド層３１２の上に形成する。
【０００７】
次いで、図４１から図４２に示すように、リソグラフィーとＲＩＥ技術を用いて、シリコン酸化膜３１３、金属シリサイド層３１２、ポリシリコン層３１１、ＯＮＯ膜３１０、第２ポリシリコン層３０８、第１ポリシリコン層３０３を順次加工し、浮遊ゲート電極３１４と制御ゲート電極３１５を形成する。
【０００８】
次に、ＲＩＥによるダメージを回復させるため、浮遊ゲート電極３１４及び制御ゲート電極３１５の側壁部周辺に、熱酸化処理を施して、シリコン酸化膜３１６を形成する。次に、図４３に示すように、浮遊ゲート電極３１４及び制御ゲート電極３１５をマスクとし、ヒ素ＡｓまたはリンＰをイオン注入し、アニールを行い自己整合（セルフアライン）的に拡散層３１７を形成する。
【０００９】
次に、層間絶縁膜を例えばＣＭＰにより平坦化する際の保護膜として、窒化シリコン膜３１８を形成する。尚、層間絶縁膜としては、ボロンリンドープ酸化膜（主として、ホウ素燐ケイ酸ガラス（以後、ＢＰＳＧという））又はノンドープシリコン酸化膜が用いられる。次いで、図４４に示すように、ゲート電極間の空間を埋め込むため、ＣＶＤ法によりＢＰＳＧから成る層間絶縁膜３１９を形成後、アニールによりリフローし、ＣＭＰで平坦化し、ＣＶＤ酸化膜３２０を形成する。
【００１０】
次に、リソグラフィーとＲＩＥ技術により、拡散層３１７上とゲート電極３１４、３１５上に、コンタクトホール３２１とメタル層となる溝３２２にＣＶＤ酸化膜３２０を形成する。次に、図４５に示すように、コンタクトホール３２１と溝３２２に、Ｔｉ/ＴｉＮから成るバリアメタル層３２３を形成した後、タングステン層３２４を形成する。
【００１１】
次に、図４６に示すように、ＣＭＰによりＣＶＤ酸化膜上のタングステンを除去し、メタル配線層３２５を形成する。以降は、周知のＬＳＩの配線形成方法と同様に所望のビアとメタル配線層を形成していく。このような製造工程を経て、図３４に示されるような不揮発性半導体記憶素子が出来ている。
【００１２】
上記した製造工程においては、トレンチ形成の際、ポリシリコン加工形状を出来る限り垂直に加工することが好ましいが、製造の際のばらつきにより順テーパ形状になってしまうことがある。このような場合、ゲート電極加工時に埋め込みシリコン酸化膜がひさし状を呈し、図４７に示すように、ゲート電極スペース部のＳＴＩ側壁３２６にポリシリコン３２７が残留してしまうことがある。このような残留ポリシリコン３２７は、ＮＯＲ型フラッシュＥＥＰＲＯＭにおいてはメモリセルのドレインコンタクトあるいはソースコンタクトとの絶縁不良を生じさせ、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてはメモリセル間の浮遊ゲート電極間の絶縁不良あるいはドレインコンタクトやソースコンタクトと選択トランジスタとの絶縁不良を生じさせる、という問題があった。
【特許文献１】特開２００３−２３１１５号公報
【特許文献２】特開２００３−３７１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、ＳＴＩ技術によって素子分離形成した不揮発性半導体記憶装置において絶縁不良を解消した不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本願発明の一態様によれば、半導体基板上にＳＴＩ(Ｓharrow Trench Isolation)構造で形成された素子分離領域と、前記半導体基板上に、第１ゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第２ゲート絶縁膜を介して形成された制御ゲート電極と、前記浮遊ゲート電極を挟み且つ、前記素子分離領域に挟まれた前記半導体基板上に形成された拡散層を備えた不揮発性半導体記憶装置であって、前記両電極形成領域以外の前記素子分離領域の平坦化された表面は、前記半導体基板表面よりも低く形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００１５】
また、本願発明の別の一態様によれば、半導体基板上にＳＴＩ(Ｓharrow Trench Isolation)構造で形成された第１素子分離領域と、前記半導体基板上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、この第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極を挟み且つ、前記第１素子分離領域に挟まれた前記半導体基板上に拡散層が形成されて成る複数の不揮発性半導体記憶素子と、半導体基板上にＳＴＩ(Ｓharrow Trench Isolation)構造で形成された第２素子分離領域と、前記半導体基板上に、第１ゲート絶縁膜を介して形成されたゲート電極と、この第１ゲート電極領域を含み第１ゲート電極領域より大きな面積を有して形成された第２ゲート電極と、前記第２ゲート電極を挟み且つ、前記第２素子分離領域にはさまれた半導体基板上に拡散層が形成された不揮発性半導体記憶素子制御回路と、を備えた不揮発性半導体記憶装置であって、前記両電極形成領域以外の前記第１素子分離領域及び前記第２素子分離領域の平坦化された表面は、前記半導体基板表面よりも低く形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００１６】
また、本願発明の別の一態様によれば、半導体基板上にトンネル酸化膜となる第１ゲート絶縁膜を形成する工程と、この第１ゲート絶縁膜上に浮遊ゲート電極となる第１ポリシリコン層を形成する工程と、この第１ポリシリコン層を挟むようにＳＴＩ(Ｓharrow Trench Isolation)構造で素子分離領域を自己整合的に形成する工程と、前記第１ポリシリコン層及び前記素子分離領域上に、前記第１ポリシリコン層と共に浮遊ゲート電極となり、前記素子分離領域上では浮遊ゲート電極分離領域として分離される第２ポリシリコン層を形成する工程と、前記第２ポリシリコン層及び前記浮遊ゲート電極分離領域上に、第２ゲート絶縁膜を形成する工程と、この第２ゲート絶縁膜上に、制御ゲート電極となる第３ポリシリコン層と第１金属シリサイド層をそれぞれ形成する工程と、前記第２ポリシリコン層、前記第２ゲート絶縁膜層、前記第３ポリシリコン層及び前記第１金属シリサイド層を自己整合的に且つ前記素子分離領域と直交するようにエッチングして、制御ゲート電極を形成する工程と、前記素子分離領域を露出させ、前記両電極形成領域以外の素子分離領域の平坦化された表面が前記半導体基板よりも低くなるまで加工する工程と、前記第１ポリシリコン層をエッチングして、浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極を挟み且つ前記素子分離領域に挟まれた前記半導体基板上に、拡散層を形成する工程と、前記ゲート電極間の空間に層間絶縁膜を形成する工程を備えていることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、ＳＴＩ技術によって素子分離形成した不揮発性半導体記憶装置において絶縁不良を解消した不揮発性半導体記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態のいくつかについて、図面を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略してある。
【００１９】
（第１の実施の形態）まず、本発明の第１の実施形態について説明する。本実施の形態は、本発明を適用した不揮発性半導体記憶装置である。
【００２０】
図１（ａ）は、本実施形態に係る不揮発性半導体記憶装置の素子断面図である。図１（ｃ）は図１（ａ）におけるＡ−Ａ´断面を示し、図１（ｂ）は図１（ｃ）におけるＢ−Ｂ´断面を示している。図１において、例えばＳｉ半導体基板上１０１にトンネル酸化膜１０２となる第１ゲート絶縁膜が形成されている。この第１ゲート絶縁膜上には浮遊ゲート電極となる第１ポリシリコン層１０３が形成されている。この第１ポリシリコン層１０３を挟むように素子分離領域１０８がＳＴＩ(Ｓharrow Trench Isolation)構造で自己整合的に形成されている。さらに、第１ポリシリコン層１０３及び素子分離領域１０８上には、第１ポリシリコン層１０３と共に浮遊ゲート電極となる第２ポリシリコン層１０９が形成されている。この第２ポリシリコン層１０９は、素子分離領域１０８上では浮遊ゲート電極分離領域１１０として分離されている。第２ポリシリコン層１０９及び浮遊ゲート電極分離領域１１０上には、例えばＯＮＯ膜から成る第２ゲート絶縁膜１１１が形成されている。この第２ゲート絶縁膜１１１上には、制御ゲート電極となる第３ポリシリコン層１１２と、例えばＷＳｉまたはＭｏＳｉまたはＣｏＳｉ等から成る第１金属シリサイド層１１３が形成されている。さらに、これら第１ポリシリコン層１０３、第２ポリシリコン層１０９、第２ゲート絶縁膜層、第３ポリシリコン層１１２及び第１金属シリサイド層１１３を自己整合的にかつ素子分離領域１０８と直行するようにエッチングし、上記第１ポリシリコン層１０３を浮遊ゲート電極１１５として、上記第３ポリシリコン層１１２を制御ゲート電極１１６として形成されている。図１（ｂ）に示すように、両電極１１５，１１６の周囲の素子分離領域１０８は、素子分離領域の平坦化された表面が半導体基板１０１より低く形成されている。また、図１（ｃ）に示すように、浮遊ゲート電極１１５を挟み且つ素子分離領域１０８に挟まれた半導体基板１０１上には、拡散層１１８が形成されている。さらに、制御ゲート電極１１６、浮遊ゲート電極１１５、拡散層１１８及び素子分離領域１０８を覆うように、平坦化加工の際の保護膜として窒化シリコン層１１９が形成されている。ゲート電極１１５，１１６間の空間には層間絶縁膜１２０が形成されている。拡散層１１８及びゲート電極１１５，１１６上には、コンタクトホール１２２及びメタル層となる溝１２３が形成されている。これらコンタクトホール１２２及びメタル層溝１２３にはバリアメタル層１２４、タングステン層１２５が形成されている。さらに、所望のメタル配線層１２６が形成されている。
【００２１】
次に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。図２〜図１４は、製造方法を工程別に具体的に示す記憶素子の略示断面図である。図２（ａ）は素子断面図であり、図２（ｃ）は図２（ａ）におけるＡ−Ａ´断面を示し、図２（ｂ）は図２（ｃ）におけるＢ−Ｂ´断面を示しており、図３〜図１４においても同様の関係にある。まず、図２に示すようにＳｉ半導体基板１０１を用意し、化学洗浄した後、真空中で加熱処理して表面を清浄にする。この半導体基板１０１上に、例えば、酸素分圧０．１気圧以下の条件で８５０℃の低温熱酸化を施して、約１００Å厚の均一なトンネル酸化膜１０２を形成する。そのトンネル酸化膜１０２上に浮遊ゲート電極（後述する）となるポリシリコン層１０３を、例えばモノシラン（ＳｉＨ４）を用いたＣＶＤ法により、約１５００μm堆積させる。尚、このポリシリコン層１０３にリンドープを行うことで、導電化を図ってもよい。その後、ポリシリコン層１０３上にＳＴＩ加工時のマスクとなる窒化シリコン層１０４を例えばＣＶＤ法により、形成する。次に、図３に示すように、リソグラフィーとＲＩＥ技術により、素子分離領域となる領域に、所望の幅と深さのトレンチ１０５を形成する。次に、図４に示すように、ＲＩＥによるダメージを回復させるため、トレンチ１０５内壁に例えば、酸素分圧０．１気圧以下の条件で８５０℃の低温熱酸化を施して、熱酸化膜１０６を形成する。その後、ＴＥＯＳを用いた熱ＣＶＤあるいは高密度ＣＶＤにより、トレンチ１０５内にシリコン酸化膜１０７を埋め込む。このＴＥＯＳ膜は、ウエットエッチングによる選択性が良く、かつＲＩＥ加工がしやすいという性質を持っている。次に、図５に示すように、ＣＭＰ技術により、シリコン酸化膜１０７を平坦化し、素子分離領域１０８を形成する。次に、ポリシリコン層１０３上に残留した窒化シリコン層１０４を、加熱した燐酸溶液で除去する。
【００２２】
次に、図６に示すように、ポリシリコン層１０３及び隣り合うシリコン酸化膜１０７、１０７を覆うようにポリシリコン層１０９を形成し、リソグラフィーとＲＩＥ技術により、隣り合うポリシリコン層１０９、１０９間に浮遊ゲート電極分離領域１１０を形成する。以後、この浮遊ゲート電極分離領域１１０をスリットと呼ぶ。次に、図７に示すように、ポリシリコン層１０９とスリット１１０を覆うように、例えばＯＮＯ膜から成る絶縁膜１１１を形成する。次に、絶縁膜１１１の上に制御ゲート電極となるポリシリコン層１１２、さらに例えば、低抵抗に適したＷＳｉ又はＭｏＳｉ又はＣｏＳｉ等の金属シリサイド層１１３を形成する。
【００２３】
次に、ゲート電極加工時のマスク材となる窒化シリコン膜１１４を、例えばＣＶＤにより金属シリサイド層１１３上に形成する。次に、図８に示すように、リソグラフィーとＲＩＥ技術を用いて、金属シリサイド層１１３、ポリシリコン層１１２、ＯＮＯ膜１１１を順次エッチングし、制御ゲート電極１１６を形成する。
【００２４】
次に、図９に示すように、ポリシリコン層１０９とポリシリコン層１０３を、エッチングマスク材及び下地材としてのシリコン酸化膜のエッチング量に対してエッチング選択比の大きい条件で、順次エッチングする。このとき、ポリシリコン層１０９のエッチングが進むと素子分離領域１０８の表面が露出する。一般的に、ＲＩＥ法におけるエッチング状態のモニタ方法としては、チャンバー内のプラズマ発光強度をモニタする方法が採用されている。被エッチング膜の構成が変化するとプラズマ発光強度も変化するので、この強度変化から被エッチング膜の変化をモニタできる。この方法により、素子分離領域１０８が露出したことを検知できる。図１０に示すように、素子分離領域１０８が露出したら、ＲＩＥ条件をシリコン酸化膜をエッチングする条件に変更し、露出した素子分離領域１０８を素子分離領域表面が半導体基板１０１より低くなるまでエッチングする。
【００２５】
次に、図１１に示すように、再度ポリシリコン層１０３をシリコン酸化膜に対して選択比の大きい条件でエッチングし、浮遊ゲート電極１１５を形成する。この工程を経ることで、浮遊ゲート電極１１５のエッチングが完了する前に、ひさし状になりポリシリコン層１０３のエッチングを阻害する素子分離領域１０８がエッチングされているので、浮遊ゲート電極１１５が素子分離領域１０８側壁に残留し、電気的ショートが発生することがない。
【００２６】
次に、図１２に示すように、ＲＩＥによるダメージを回復させるため、浮遊ゲート電極１１５及び制御ゲート電極１１６の側壁部周辺に、熱酸化を行いシリコン酸化膜１１７を形成する。次に、浮遊ゲート電極１１５，制御ゲート電極１１６をマスクとし、ヒ素ＡｓあるいはリンＰをイオン注入し、アニールを行い自己整合（セルフアライン）的に拡散層１１８を形成する。次に、層間絶縁膜を例えばＣＭＰにより平坦化する際の保護膜として、窒化シリコン膜１１９を形成する。尚、層間絶縁膜としては、ＢＰＳＧあるいはノンドープシリコン酸化膜を用いることができる。次いで、図１３に示すように、ゲート電極間の空間を埋め込むため、ＣＶＤ法によりＢＰＳＧから成る層間絶縁膜１２０を形成後、アニールによりリフローし、ＣＭＰで平坦化し、ＣＶＤ酸化膜１２１を形成する。次に、リソグラフィーとＲＩＥ技術により、拡散層１１８上とゲート電極１１５、１１６上に、コンタクトホール１２２とメタル層となる溝１２３にＣＶＤ酸化膜１２１を形成する。次に、図１４に示すように、コンタクトホール１２２と溝１２３に、Ｔｉ／ＴｉＮから成るバリアメタル層１２４を形成した後、タングステン層１２５を形成する。
【００２７】
次に、ＣＭＰによりＣＶＤ酸化膜上のタングステンを除去し、メタル配線層１２６を形成する。以降は、周知のＬＳＩの配線形成方法と同様に所望のビアとメタル配線層を形成していく。このような製造工程を経て、図１に示されるような不揮発性半導体記憶装置が出来上がる。
【００２８】
上述のような工程とすることにより、ゲート電極のエッチングが完了する前に、ひさし状になりポリシリコン層１０３のエッチングを阻害する素子分離領域がエッチングされているので、ゲート電極が素子分離領域側壁に残留し、電気的ショートが発生することを阻止することが可能となる。
【００２９】
（第２の実施の形態）次に、本発明に係る不揮発性半導体記憶装置の第２の実施形態について説明する。本実施形態は、図１７（ａ）〜（ｃ）の略示断面図を参考にして説明する。第１の実施形態では、制御ゲート電極１１６、浮遊ゲート電極１１５、拡散層１１８及び素子分離領域１０８を覆うように、平坦化加工の際の保護膜として窒化シリコン層１１９を形成している。ところが、本実施形態では、図１７（ａ）〜（ｃ）に示すように係る窒化シリコン層を形成せずに、ＢＰＳＧ又はノンドープシリコン酸化膜から成る層間絶縁膜１２０を形成することができる。尚、他の構造は上記した第１の実施例と同じなので、説明は省略する。
【００３０】
次に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。本実施形態では、図２から図１２までに示される製造工程は、上記した第１の実施形態と同一の工程を経るので、それらの説明は省略し、以降の工程を説明する。図１５に示すように、本実施形態では、窒化シリコン膜を形成せずに、ＢＰＳＧ又はノンドープシリコン酸化膜から成る層間絶縁膜１２０を形成する。次いで、アニールによりリフローし、ＣＭＰで平坦化し、ＣＶＤ酸化膜１２１を形成する。次に、図１６に示すように、リソグラフィーとＲＩＥ技術により、拡散層１１８上とゲート電極１１５，１１６上に、コンタクトホール１２２とメタルとなる溝１２３にＣＶＤ酸化膜１２１を形成する。次に、コンタクトホール１２２と溝１２３にＴｉ／ＴｉＮから成るバリアメタル層１２４を形成した後、タングステン層１２５を形成する。次いで、ＣＭＰによりＣＶＤ酸化膜上のタングステンを除去し、メタル配線層１２６を形成する。以降は、周知のＬＳＩの配線形成方法と同様に所望のビアとメタル配線層を形成していく。このような製造工程を経て、図１７に示されるような不揮発性半導体記憶装置が出来上がる。
【００３１】
（第３の実施形態）次に、本発明に係る不揮発性半導体記憶装置の第３の実施形態について図１８を参照して説明する。第３の実施形態においては、不揮発性半導体記憶装置を構成する複数の記憶素子（メモリセル）だけでなく、記憶素子を制御（特定セルへのアクセス、書き込み、消去、読み出し）するトランジスタあるいは抵抗素子、キャパシタ等の受動素子についても同様の構造とするものである。したがって、第３の実施形態においては、複数の不揮発性半導体素子自体の構造は第１の実施形態と同じなので、その説明を省略する。図１８（ａ）は、本実施形態の不揮発性半導体記憶装置の記憶素子用制御素子の断面図である。図１８（ｃ）は図１（ａ）におけるＡ−Ａ´断面を示し、図１８（ｂ）は図１（ｃ）におけるＢ−Ｂ´断面を示している。例えば、Ｓｉ半導体基板２０１上にトンネル酸化膜２０２となる第１ゲート絶縁膜が形成されている。この第１ゲート絶縁膜上にはトランジスタのゲート電極となる第１ポリシリコン層２０３が形成されている。この第１ポリシリコン層２０３を挟むようにＳＴＩ(Ｓharrow Trench Isolation)構造で第２素子分離領域２０８が自己整合的に形成されている。さらに、第１ポリシリコン層２０３及び第２素子分離領域２０８上には、第１ポリシリコン層２０３と共にトランジスタのゲート電極となる第２ポリシリコン層２０９が形成されている。第２ポリシリコン層２０９上には、第２ゲート絶縁膜２１１が形成されている。第２ゲート絶縁膜２１１上には第３ポリシリコン層２１２と、例えばＷＳｉまたはＭｏＳｉまたはＣｏＳｉ等から成る第１金属シリサイド層２１３が形成されている。第１金属シリサイド層２１３と第３ポリシリコン層２１２をエッチングして第１ゲート電極２１５が形成されている。さらに、第１ゲート電極領域を含み第１ゲート電極領域より大きな面積を有する領域をエッチングして第２ゲート電極２１６が形成されている。両電極形成領域以外の第２素子分離領域２０８は、第２素子分離領域の平坦化された表面が半導体基板２０１より低く形成されている。第２ゲート電極２１６を挟み且つ、第２素子分離領域２０８に挟まれた半導体基板２０１上に拡散層２１８が形成されている。さらに、不揮発性半導体素子の制御ゲート電極１１６と浮遊ゲート電極１１５、拡散層１１８，２１８、第２素子分離領域２０８、第１ゲート電極２１５及び第２ゲート電極２１６とを覆うように、平坦化加工の際の保護膜として窒化シリコン層２１９が形成されている。ゲート電極２１５，２１６間の空間には層間絶縁膜２２０が形成されている。拡散層２１８及びゲート電極２１５，２１６上には、コンタクトホール２２２及びメタル層となる溝２２３が形成されている。これらコンタクトホール２２２及びメタル層溝２２３にはバリアメタル層２２４、タングステン層２２５が形成されている。さらに、所望のメタル配線層２２６が形成されている。
【００３２】
この第３の実施形態の変形例として、平坦化加工の際の保護膜として窒化シリコン層２１９を形成せずに、ＢＰＳＧ又はノンドープシリコン酸化膜から成る層間絶縁膜２２０を形成することができる。尚、他の構造は上記した実施例と同じなので、説明は省略する。
【００３３】
次に、上述した第３の実施形態に係る不揮発性半導体記憶装置の製造方法について図を参照して説明する。すなわち、不揮発性半導体記憶装置を構成する複数の記憶素子（メモリセル）だけでなく、記憶素子を制御（特定セルへのアクセス、書き込み、消去、読み出し）するトランジスタあるいは抵抗素子、キャパシタ等の受動素子の製造方法である。図１９〜図３１は、製造方法を具体的に示す受動素子の略示断面図である。図１９（ａ）は素子断面図であり、図１９（ｃ）は図１９（ａ）におけるＡ−Ａ´断面を示し、図１９（ｂ）は図１９（ｃ）におけるＢ−Ｂ´断面を示しており、図２０〜図３１においても同様の関係にある。
【００３４】
まず、図１９に示すように半導体基板２０１上にトンネル酸化膜２０２を形成し、そのトンネル酸化膜２０２上に浮遊ゲート電極（後述する）となるポリシリコン層２０３を形成し、ポリシリコン層２０３上にＳＴＩ加工時のマスクとなる窒化シリコン層２０４を形成する。次に、図２０に示すように、リソグラフィーとＲＩＥ技術を用い、素子分離領域となる領域に、所望の幅と深さのトレンチ２０５を形成する。次に、図２１に示すように、ＲＩＥによるダメージを回復させるため、トレンチ２０５内壁に熱酸化膜２０６を形成した後、ＴＥＯＳを用いた熱ＣＶＤあるいは高密度ＣＶＤにより、トレンチ２０５内にシリコン酸化膜２０７を埋め込む。次に、図２２に示すように、ＣＭＰ技術により、シリコン酸化膜を平坦化し、素子分離領域２０８を形成する。  次に、ポリシリコン層２０３上に残留した窒化シリコン層２０４を、加熱した燐酸溶液で除去する。
【００３５】
次に、図２３に示すように、ポリシリコン層２０９を形成する。次に、図２４に示すように、ポリシリコン層２０９を覆うように、例えばＯＮＯ膜から成る絶縁膜２１１を形成する。次に、絶縁膜２１１の上に、ポリシリコン膜２１２、さらに例えば、ＷＳｉ又はＭｏＳｉ又はＣｏＳｉ等の金属シリサイド層２１３を形成する。
【００３６】
次に、図２５に示すように、ゲート電極加工時のマスク材となるシリコン酸化膜あるいは窒化シリコン膜２１４を、例えばＣＶＤにより金属シリサイド層２１３上に形成する。次に、リソグラフィーとＲＩＥ技術を用いて、金属シリサイド層２１３、ポリシリコン層２１２、ＯＮＯ膜２１１を順次エッチングする。
【００３７】
次に、図２６に示すように、ポリシリコン層２０９を素子分離領域２０８が露出するまでエッチングする。次いで、図２７に示すように、素子分離領域２０８が露出したら、ＲＩＥ条件をシリコン酸化膜をエッチングする条件に変更し、露出した素子分離領域２０８の両電極形成領域以外の素子分離領域の平坦化された表面が半導体基板２０１より低くなるまでエッチングする。
【００３８】
次に、図２８に示すように、再度ポリシリコンをシリコン酸化膜に対して選択比の大きい条件でエッチングしゲート電極２１５を形成する。この工程を経ることで、ゲート電極のエッチングが完了する前に、ひさし状になりポリシリコン層２０３のエッチングを阻害する素子分離領域がエッチングされているので、ゲート電極が素子分離領域側壁に残留し、電気的ショートが発生することがない。
【００３９】
次に、図２９に示すように、ＲＩＥダメージを回復させるため、熱酸化を行いシリコン酸化膜２１７を形成する。次に、ゲート電極２１６をマスクとし、ヒ素Ａｓ又はリンＰをイオン注入し、アニールを行い自己整合（セルフアライン）的に拡散層２１８を形成する。次に、層間絶縁膜をＣＭＰにより平坦化する際の保護膜として、窒化シリコン膜２１９を形成する。尚、層間絶縁膜としては、ＢＰＳＧあるいはノンドープシリコン酸化膜を用いることができる。次いで、図３０に示すように、ゲート電極間の空間を埋め込むため、ＣＶＤ法によりＢＰＳＧ２２０を形成後、アニールによりリフローし、ＣＭＰで平坦化し、ＣＶＤ酸化膜２２１を形成する。
【００４０】
次に、リソグラフィーとＲＩＥ技術により、拡散層２１８上とゲート電極２１６上に、コンタクトホール２２２とメタルとなる溝２２３にＣＶＤ酸化膜２２１を形成する。次に、図３１に示すように、コンタクトホール２２２と溝２２３に、Ｔｉ／ＴｉＮから成るバリアメタル層２２４を形成した後、タングステン層２２５を形成する。次に、ＣＭＰによりＣＶＤ酸化膜上のタングステンを除去し、メタル配線層２２６を形成する。以降は、周知のＬＳＩの配線形成方法と同様に所望のビアとメタル配線層を形成していく。このような製造工程を経て、図１８に示されるような不揮発性半導体記憶装置を構成する受動素子が出来上がる。
【００４１】
上述のような工程とすることにより、ゲート電極のエッチングが完了する前に、ひさし状になりポリシリコン層２０３のエッチングを阻害する素子分離領域がエッチングされているので、ゲート電極が素子分離領域側壁に残留し、電気的ショートが発生することを阻止することが可能となる。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の素子断面図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図１１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図１２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図１３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図１４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の工程を示す素子断面図。
【図１５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図１６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図１７】本発明の第２の実施形態に係る不揮発性半導体記憶装置の素子断面図。
【図１８】本発明の第３の実施形態に係る不揮発性半導体記憶装置の素子断面図。
【図１９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２７】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２８】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図２９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図３０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図３１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図。
【図３２】従来のＳＴＩ形成方法を説明する断面図。
【図３３】本発明で採用するＳＴＩ形成方法を説明する断面図。
【図３４】従来技術による不揮発性半導体記憶素子の素子断面図。
【図３５】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図３６】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図３７】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図３８】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図３９】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４０】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４１】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４２】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４３】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４４】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４５】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４６】従来技術による不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図４７】従来技術による不揮発性半導体記憶素子の問題点を示す説明図。
【符号の説明】
【００４４】
１０１、２０１、３０１：半導体基板
１０２、３０２：トンネル酸化膜
２０２：ゲート酸化膜
１０３，２０３，３０３：第１ポリシリコン層
１０４，２０４，３０４：窒化シリコン膜
１０５，２０５，３０５：トレンチ
１０６，２０６，３０６：熱酸化膜
１０７，２０７，３０７：シリコン酸化膜
１０８，２０８：素子分離領域
１０９，２０９、３０８：第２ポリシリコン層
１１０，３０９：浮遊ゲート電極分離領域(スリット)
１１１，２１１、３１０：ＯＮＯ膜
１１２、２１２、３１１：ポリシリコン層
１１３，２１３、３１２：金属シリサイド層
１１４，２１４、３１３：窒化シリコン膜
３１３：シリコン酸化膜
１１５，３１４：浮遊ゲート電極
１１６，３１５：制御ゲート電極
２１５、２１６：ゲート電極
１１７，２１７、３１６：シリコン酸化膜
１１８，２１８、３１７：拡散層
１１９，２１９、３１８：窒化シリコン層
１２０，２２０、３１９：層間絶縁膜
１２１，２２１、３２０：ＣＶＤ酸化膜
１２２，２２２、３２１：コンタクトホール
１２３，２２３、３２２：メタル層となる溝
１２４，２２４、３２３：バリアメタル層
１２５，２２５、３２４：タングステン層
１２６，２２６、３２５：メタル配線層
【図１】
2006269554.tif 000003
【図２】
2006269554.tif 000004
【図３】
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【図４】
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【図５】
2006269554.tif 000007
【図６】
2006269554.tif 000008
【図７】
2006269554.tif 000009
【図８】
2006269554.tif 000010
【図９】
2006269554.tif 000011
【図１０】
2006269554.tif 000012
【図１１】
2006269554.tif 000013
【図１２】
2006269554.tif 000014
【図１３】
2006269554.tif 000015
【図１４】
2006269554.tif 000016
【図１５】
2006269554.tif 000017
【図１６】
2006269554.tif 000018
【図１７】
2006269554.tif 000019
【図１８】
2006269554.tif 000020
【図１９】
2006269554.tif 000021
【図２０】
2006269554.tif 000022
【図２１】
2006269554.tif 000023
【図２２】
2006269554.tif 000024
【図２３】
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【図２４】
2006269554.tif 000026
【図２５】
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【図２６】
2006269554.tif 000028
【図２７】
2006269554.tif 000029
【図２８】
2006269554.tif 000030
【図２９】
2006269554.tif 000031
【図３０】
2006269554.tif 000032
【図３１】
2006269554.tif 000033
【図３２】
2006269554.tif 000034
【図３３】
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【図３４】
2006269554.tif 000036
【図３５】
2006269554.tif 000037
【図３６】
2006269554.tif 000038
【図３７】
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【図３８】
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【図３９】
2006269554.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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