(57)【要約】【課題】  ブレークダウン電圧を低下させることなく、ＯＮ抵抗を低下させることができるトレンチ型ＭＯＳＦＥＴを実現する。【解決手段】  Ｐ型半導体である基板１、Ｐ型半導体であるエピタキシャル層２、Ｎ型半導体であるボディ部３、及びＰ型半導体であるソース拡散部７が、この順に隣接して形成された半導体基板上に、トレンチ部１６が設けられたトレンチ型ＭＯＳＦＥＴであって、トレンチ部１６の底面及び側壁面に、Ｐ型半導体であるＳｉＧｅ層よりなるチャネル層４を備えているから、チャネル層４におけるキャリアの移動が容易となり、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、底面及び側壁面に、第１の導電タイプであるチャネル層を備えているトレンチ部が形成されており、当該トレンチ部内にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって、
上記チャネル層は、上記ゲート電極に供給される電圧の前記ソース部に対する極性が、第１の極性である場合に完全空乏化となり、第１の極性と反対極性の場合に空乏化しないＳｉＧｅ層であることを特徴とするトレンチ型ＭＯＳＦＥＴ。
【請求項２】
前記低ドープドレイン部は、前記チャネルボディ部とのＰＮ接合部からの距離ｘにおける不純物のドーピング濃度Ｎ（ｘ）が、下記の式（１）
Ｎ（ｘ）＝Ｎ０〔１＋（ｘ／ａ）ｖ〕  ・・・（１）
（ここで、ｘは低ドープドレイン部とチャネルボディ部とのＰＮ接合部からの距離であり、Ｎ０はｘ＝０すなわちチャネルボディ部との接合部における低ドープドレイン部のドーピング濃度であり、ａは低ドープドレイン部の長さであり、ｖはドーピング濃度特性の傾斜を表すパラメータ（定数）である。）
で表されるものであることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項３】
前記低ドープドレイン部は、前記ドーピング濃度Ｎ０が１×１０１５以上１×１０１７以下の範囲内であり、前記低ドープドレイン部の長さａが１μｍ以上５μｍ以下であり、
前記傾斜パラメータｖが２以上５以下であることを特徴とする請求項２に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項４】
前記低ドープドレイン部は、前記ドーピング濃度Ｎ０が１×１０１５以上１×１０１７以下の範囲内であり、前記低ドープドレイン部の長さａが１μｍ以上１０μｍ以下であり、
前記傾斜パラメータｖが１０以上２０以下であることを特徴とする請求項２に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項５】
前記第１の導電タイプがＰ型半導体であり、前期第２の導電タイプがＮ型半導体であり、上記ＳｉＧｅ層は電子受容体がドープされたものであることを特徴とする請求項１乃至４のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項６】
前記半導体基板がシリコンである請求項１乃至５のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項７】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、トレンチ部が設けられたトレンチ型ＭＯＳＦＥＴの製造方法であって、
上記トレンチ部の底面及び側壁面に、ＳｉＧｅ層よりなるチャネル層を形成する工程を含むことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造及びその製造方法に関し、特にＤＣ−ＤＣコンバータや、ハイサイド・ロードドライブ（high-side load drive）のような電源装置への応用に有用な、トレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、垂直型のトレンチ型ＭＯＳＦＥＴ（以下、適宜「トレンチＭＯＳ」という）は、その構造的な効率が良く、ＯＮ抵抗が低いという利点があるため、電源制御用の電子装置として広く用いられている。
【０００３】
図７（ａ）〜（ｆ）は、従来の典型的なＮ−チャネル・トレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である（例えば、非特許文献１参照）。トレンチ型ＭＯＳＦＥＴにおける２つの重要なパラメータ（key parameter）としては、（ａ）ブレークダウン電圧（以下、適宜「ＢＶｄｓｓ」という。）、及び（ｂ）ＯＮ抵抗（以下、適宜「ＲＯＮ」という。）が挙げられる。
【０００４】
ＭＯＳＦＥＴを構成する各部分の物理的な配置、及びＯＮ抵抗に対する各部分の抵抗を図８に示す。同図において、Ｒsはソース部における拡散及び接触抵抗の抵抗値を、Ｒchは誘起された状態のＭＯＳＦＥＴ（induced MOSFET）チャネル部の抵抗値を、Ｒaccはゲートとドレインとのオーバーラップ（acumulation)の抵抗値を、Ｒdriftは低ドープドレイン部の抵抗値を、Ｒsubは高ドープドレイン部（基板）の抵抗値を、それぞれ示している。
【０００５】
ＭＯＳＦＥＴのＯＮ抵抗（ＲＯＮ）と図８に示した各部分の抵抗との間には、下記の式で示される関係が成り立っている。
ＲＯＮ＝Ｒsub＋Ｒch＋Ｒacc＋Ｒdrift＋Ｒsub  
高いブレークダウン電圧（ＢＶｄｓｓ）を得るためには、一般に、ドリフト部にドープする不純物の濃度を低くする必要がある。しかし、ドリフト部にドープする不純物の濃度を低くすれば、Ｒdriftが高くなるから、ＭＯＳＦＥＴ全体としてのＯＮ抵抗（ＲＯＮ）が増加する。このように、ＲＯＮとＢＶｄｓｓとの間には、二律背反（トレードオフ）の関係がある。
【０００６】
従来のトレンチ型ＭＯＳＦＥＴにおける、特定のＯＮ抵抗（specific ON resistance）を小さくするための技術は、図９に示すように、セルピッチを小さくすることに依存するものである。また、ブレークダウン電圧を増大させるための技術としては、トレンチの深さ及び形状を、例えば、図１０に示すもののように最適化することが挙げられる（例えば、特許文献１参照）。また、トレンチのコーナー部におけるブレークダウン電圧の低下を抑制するための、ＭＯＳＦＥＴ構造及びドーピングプロファイルを図１１示す（例えば、特許文献２参照）。
【０００７】
また、トレンチ型ＭＯＳＦＥＴに関する、上記した文献以外の従来技術としては、特許文献３に記載の半導体およびその製造方法、特許文献４に記載のｐ−チャネル・トレンチ型ＭＯＳＦＥＴ、及び特許文献５に記載の半導体装置およびその製造方法などが挙げられる。
【特許文献１】米国特許第５，１６８，３３１号明細書（１９９２年１２月１日公開）
【特許文献２】米国特許第４，８９３，１６０号明細書（１９９０年１月９日公開）
【特許文献３】特開平８−２３０９２号公報（１９９６年１月２３日公開）
【特許文献４】特開平１１−３５４７９４号公報（１９９９年１２月２４日公開）
【特許文献５】特開２００３−３２４１９７号公報（２００３年１１月１４日公開）
【非特許文献１】Krishna Shenai著,「Optimized Trench MOSFET Technologies for Power Devices」,IEEE Transactions on Electron Devices, vol. 39, no. 6, p1435-1443, June 1992年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、トレンチ型ＭＯＳＦＥＴに関する上記の従来技術には、以下に記す（ａ）（ｂ）のような問題点がある。
（ａ）ＯＮ抵抗を低下させるための主な手段であるセルピッチの微細化は、フォトリソグラフィー／エッチング工程により制限される。
（ｂ）ブレークダウン電圧の増大には、特別なトレンチ形状及び／又は追加的な製造工程を必要とするから、製造工程の複雑化、製造コストの増大、及び生産性の低下を招来する。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＯＮ抵抗の低下やブレークダウン電圧の増大といったトレンチ型ＭＯＳＦＥＴに要求される特性を、上記した問題点を招来することなく向上させたトレンチ型ＭＯＳＦＥＴの構造を実現することである。
【課題を解決するための手段】
【００１０】
本発明のトレンチ型ＭＯＳＦＥＴにおいては、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下させるための主な手段として、下記の技術手段（ａ）〜（ｃ）及びこれらの組み合わせを用いている。
（ａ）トレンチ部の側壁及び底面に埋め込みチャネルを設ける。これにより、ゲート電圧により空乏領域の空乏を制御できるから、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることができる。
（ｂ）上記埋め込みチャネルとしてＳｉＧｅを用いる。これにより、チャネルの移動度を増大させることができる。さらにまた、トレンチ型ＭＯＳＦＥＴのブレークダウン電圧を増大させると同時にドリフト部の抵抗を減少させることができる。
（ｃ）ドリフト部が傾斜ドーピング濃度特性を備える。これにより、ＯＮ抵抗とブレークダウン電圧との間の二律背反（トレードオフ）の関係を最適化することができる。
【００１１】
本発明のトレンチ型ＭＯＳＦＥＴは、上記の課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、底面及び側壁面に、第１の導電タイプであるチャネル層を備えているトレンチ部が形成されており、当該トレンチ部内にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって、上記チャネル層は、上記ゲート電極に供給される電圧の前記ソース部に対する極性が、第１の極性である場合に完全空乏化となり、第１の極性と反対極性の場合に空乏化しないＳｉＧｅ層であることを特徴としている。
【００１２】
上記の構成により、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることができる。すなわち、前記チャネル層がＳｉＧｅ層であることにより、チャネル層の結晶構造に歪み（strain）が生じるから、チャネル層におけるキャリアの移動をさらに容易すること、すなわちキャリアの移動度を向上させることができる。このため、チャネル層におけるキャリアの移動が容易となって、抵抗が低下するから、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることが可能となる。
【００１３】
また、トレンチ型ＭＯＳＦＥＴの拡散領域の非空乏部として、トレンチ部の側壁面及び底面を覆うチャネル層が形成されている。このため、この半導体基板に埋め込まれたチャネル層と上記チャネルボディ部との間にＰＮ接合を形成することができる。
【００１４】
前記トレンチ部内のゲート電極に供給される電圧の極性によって、上記のように制御することができるチャネル層は、チャネル層の厚み及びドーピング量を調整することにより実現できる。例えば、チャネル層の厚みを50nm以上、200nm以下の範囲内とした場合、ドーピング量を1×1016cm3以上、1×1018cm3以下の範囲内とすることにより、上記の性質を備えたチャネル層を実現することができる
前記低ドープドレイン部は、前記チャネルボディ部とのＰＮ接合部からの距離ｘにおける不純物のドーピング濃度Ｎ（ｘ）が、下記の式（１）
Ｎ（ｘ）＝Ｎ０〔１＋（ｘ／ａ）ｖ〕  ・・・（１）
（ここで、ｘは低ドープドレイン部とチャネルボディ部とのＰＮ接合部からの距離であり、Ｎ０はｘ＝０すなわちチャネルボディ部との接合部における低ドープドレイン部のドーピング濃度であり、ａは低ドープドレイン部の長さであり、ｖはドーピング濃度特性の傾斜を表すパラメータ（定数）である。）で表されるものであることが好ましい。
【００１５】
また、前記低ドープドレイン部における不純物のドーピング濃度Ｎ（ｘ）が上記の式（１）で表されるものである場合、前記低ドープドレイン部は、前記ドーピング濃度Ｎ０が１×１０１５以上１×１０１７以下の範囲内であり、前記低ドープドレイン部の長さａが１μｍ以上５μｍ以下であるもの、あるいは、前記ドーピング濃度Ｎ０が１×１０１５以上１×１０１７以下の範囲内であり、前記低ドープドレイン部の長さａが１μｍ以上１０μｍ以下であり、前記傾斜パラメータｖが１０以上２０以下であるものであることが好ましい。
【００１６】
上記の構成により、低ドープドレイン部におけるキャリアの移動度を向上させ、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることができる。
なお、上記「低ドープドレイン部の長さａ」は、低ドープドレイン部における、チャネルボディ部との境界面と、チャネルボディ部との境界面との距離であり、チャネルボディ部とのＰＮ接合部からの距離ｘと同じ単位が用いられる。
【００１７】
また、前記ＳｉＧｅ層は、Ｇｅ濃度が０％より大きく、５０％以下であることが好ましい。ここで、ＳｉＧｅ層のＧｅ含有濃度とは、ＳｉＧｅ層全体に含まれているＧｅ原子の割合（モル濃度）のことをいう。
【００１８】
本発明のトレンチ型ＭＯＳＦＥＴは、前記第１の導電タイプがＰ型半導体であり、前期第２の導電タイプがＮ型半導体であり、上記ＳｉＧｅ層は電子受容体がドープされたものであることが好ましい。このような構成のいわゆるＰ型半導体は、キャリアの移動度改善という点において、上記説明した構成の効果を、Ｎ型半導体よりも大きく享受することができる。このため、上記のようにＰ型半導体とすることは、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗の低くするために好ましい。
【００１９】
また、電源用としてトレンチ型ＭＯＳＦＥＴ用い、ある一定の電圧において負荷を大電流でドライブするような場合、回路構成上、Ｐ型半導体のＭＯＳＦＥＴを用いることが多いが、Ｐ型半導体はこのような用途に好適である。
【００２０】
また、上述した本発明のトレンチ型ＭＯＳＦＥＴは、前記半導体基板がシリコンである構成としてもよい。
【００２１】
上記説明した本発明のトレンチ型ＭＯＳＦＥＴは、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、トレンチ部が設けられたトレンチ型ＭＯＳＦＥＴの製造方法であって、
上記トレンチ部の底面及び側壁面に、ＳｉＧｅ層よりなる第１の導電タイプであるチャネル層を形成する工程を含む製造方法により製造することができる。
【発明の効果】
【００２２】
本発明に係るトレンチ型ＭＯＳＦＥＴは、以上のように、上記チャネル層がＳｉＧｅ層でであるから、キャリア移動度を従来よりも高くすることができる。これにより、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下させることができる。また、チャネル層が半導体基板に埋め込まれているから、チャネル層を制御するためのスレッショルド電圧（threshold voltages）を低くして、ＯＮ抵抗を低下させることができる。
【００２３】
上記した効果によって得られる、より一般的な効果としては、サイズが小さく、安価なトレンチ型ＭＯＳＦＥＴを実現できることが挙げられる。
【発明を実施するための最良の形態】
【００２４】
本欄においては、本発明の新規なトレンチ型ＭＯＳＦＥＴ及びその製造方法について詳細に説明することとする。本実施の形態においては、本発明をＰ型トレンチ型ＭＯＳＦＥＴに適用した場合を説明する。しかしながら、本発明の属する技術の分野における通常の知識を有する者であれば、本発明がＰ型のトレンチ型ＭＯＳＦＥＴに限られず、Ｎ型のトレンチ型ＭＯＳＦＥＴにも同様に適用可能であることが容易に理解できるであろう。
【００２５】
本実施の形態のトレンチ型ＭＯＳＦＥＴは、半導体基板に形成されたトレンチ型ＭＯＳＦＥＴであって、半導体ウエハ（本実施の形態では、トレンチ型ＭＯＳＦＥＴが形成されている装置全体について、適宜、「半導体ウエハ」又は単に「ウエハ」という。）の底側に形成された第１の導電タイプ（本実施形態ではＰ型）である高ドープドレイン部と、上記高ドープドレイン部と接するように形成された第１の導電タイプである低ドープドレイン部（ドリフト部）と、上記低ドープ部とソース部との間に形成された第２の導電タイプ（本実施形態ではＮ型）であるチャネルボディ部と、第２の導電タイプであるチャネルボディ部と接触するように形成されており、半導体基板の最上面に形成されている第１の導電タイプである高ドープソース部と、上記トレンチ部の垂直壁（内側面）上に形成されているＭＯＳＦＥＴゲート誘起チャネルと、半導体基板の最上面からトレンチ部の底部が上記低ドープドレイン部に達しているトレンチ部とを備えており、当該トレンチ部の垂直壁及び底面を覆うようにチャネル層が設けられている。そして、上記トレンチ部内には、ゲート電極が堆積されており、上記ゲート誘起チャネルが当該ゲート電極と上記チャネル層との間に位置している。
【００２６】
本発明の一実施形態について、以下、図に基づいて説明する。
図１は、本発明の実施形態であるトレンチ型ＭＯＳＦＥＴの概略構造を示す断面図である。同図に示すように、本実施の形態のトレンチ型ＭＯＳＦＥＴは、高度にドープされた基板（高ドープドレイン部）１上に、ドリフト部として機能するエピタキシャル層（低ドープドレイン部）２が形成されている。トレンチ型ＭＯＳＦＥＴのボディ部（チャネルボディ部）３は、ドリフト部２とは反対の導電タイプ（極性）のものである。また、エピタキシャル層２は、基板１からボディ部３に向かい、不純物の含有割合が連続的に減少するように、高ドープの基板１上に成長させている。つまり、エピタキシャル層２は、基板１からボディ部３に向かって不純物の含有割合が連続的に減少する、傾斜したドーピング濃度（graded doping concentration）を備えている。なお、エピタキシャル層２にドープする不純物は、エピタキシャル層２をＰ型にできるものであればよく、特に限定されるものではない。
【００２７】
また、図示しないが、ボディ部３は、当該ボディ部３に電位を与えるためのボディコンタクト部を持っている。本発明のトレンチ型ＭＯＳＦＥＴをパワー素子として用いる場合には、一般に、ボディコンタクト部には、ソース拡散部７と同じ電位が与えられるが、異なる電位を与えることもできる。
【００２８】
トレンチ部１６には、その内部に堆積されたゲート電極６と、その内側面（垂直壁）に形成されたゲート絶縁体（ゲート誘起チャネル）５とよってトレンチ型ＭＯＳＦＥＴの誘導がなされる。
【００２９】
ソース拡散部（ソース部）７は、上部金属層８と接触している。ドレイン９は、トレンチ型ＭＯＳＦＥＴの底側（上部金属層８とは反対側）に、メタライゼーションにより形成されている。なお、本実施の形態では、以下、上部金属層８側を表面側といい、ドレイン９側を底側という。
【００３０】
トレンチ部１６は、本実施のトレンチ型ＭＯＳＦＥＴの底側から、基板１、エピタキシャル層２、ボディ部３、及びソース拡散部７の順に積層されてなる半導体基板の表面側から、ソース拡散部７及びボディ部３を貫通してエピタキシャル層２に到達するように形成されている。そして、トレンチ部１６の底面及び側面は、ＳｉＧｅのチャネル層（ＳｉＧｅ層）４により覆われている。すなわち、トレンチ部１６は、半導体基板に埋設されたチャネル層４により覆われた構造となっている。
【００３１】
図４（ａ）〜（ｆ）は、本実施の形態のトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明するための、各段階におけるトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。
まず、最初のシリコンよりなる基板１としては、典型的には、その抵抗率が０．０１Ω．ｃｍ〜０．００５Ω．ｃｍの範囲内となるようにＰ型ドープされた、５００μｍ〜６５０μｍの厚みのものが用いられる。ただし、トレンチ型ＭＯＳＦＥＴが作製された後に、バックラッピング（back lapping）により、基板１の厚みは約１００μｍ〜１５０μｍにまで減少させられる。
【００３２】
Ｐ＋基板である基板１上に、当該基板１よりも低くドープされたＰ層をエピタキシャル成長させることにより、エピタキシャル層（ Epi layer）２を形成する。このようにして形成されるエピタキシャル層２の厚みＸepi、及び抵抗値ρepiは、トレンチ型ＭＯＳＦＥＴに求められる最終的な電気的特性によって設定すればよい。典型的には、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下させるためには、エピタキシャル層２の抵抗を低くするべきであるが、エピタキシャル層２の低抵抗化とブレークダウン電圧との間には二律背反（トレードオフ）の関係がある。
【００３３】
本実施の形態のトレンチ型ＭＯＳＦＥＴにおける、エピタキシャル層２のドーピング特性（ドーピングプロファイル）を図２に示す。同図に示すように、本実施の形態のトレンチ型ＭＯＳＦＥＴは、エピタキシャル層２のドーピング濃度特性が、基板１からボディ部３に向かい、不純物の含有割合が連続的に減少している。すなわち、エピタキシャル層２は、ドーピング濃度が連続的に変化する傾斜ドーピング濃度特性を備えている。このため、当該傾斜ドーピング濃度特性を最適化することにより、特定のブレークダウン電圧におけるＯＮ抵抗を低くすることができる。なお、エピタキシャル層２は、図２に示した傾斜ドーピング濃度特性のものであることが好ましいが、不純物の含有割合が変化しない、図３に示すドーピング特性のものとしてもよい。
【００３４】
本実施の形態のトレンチ型ＭＯＳＦＥＴのボディ部３はＮ型半導体であり、シリコン表面において５×１０１６〜７×１０１７〔ａｔｏｍｓ／ｃｍ３〕の範囲のドーピング濃度となるように、リン原子を打ち込む（implant）ことによって作製される。Ｎ型のボディ部３は、トレンチ型ＭＯＳＦＥＴの電気的特性によって異なるが、２μｍ〜５μｍの範囲内の深さＸｎにおいて、エピタキシャル層２との間のＰＮ接合が実現されるように設計される。例えば、４０Ｖで作動するトレンチ型ＭＯＳＦＥＴであれば、エピタキシャル層２は、典型的にはＸｎが２．５μｍ〜３μｍの範囲となるように設計される。
【００３５】
図４（ａ）に示すように、ボディ部３の上側（ウエハの最上層）には、ＳｉＯ２層２１とＣＶＤ酸化物層２２とが堆積されている。これらＳｉＯ２層２１及びＣＶＤ酸化物層２２は、トレンチ部１６を規定するために、公知のフォトエッチング技術を用いてパターニングされる。このように、ＳｉＯ２層２１とＣＶＤ酸化物層２２とが積み重なったものをエッチングマスクとして用いエッチングすることにより、トレンチ部１６が形成される。
【００３６】
本実施の形態のトレンチ型ＭＯＳＦＥＴにおいては、典型的にはトレンチ部１６の深さは約１．５μｍ〜５μｍの範囲内であり、トレンチ部１６を覆うように設けられるチャネル層４（図１参照）のうち、チャネル部（channel body）として機能する部分の深さは、トレンチ部１６の深さよりも若干浅いものとなっている。また、トレンチ部１６の幅は、通常、０．５μｍ〜３μｍの範囲内とされる。トレンチ部１６の底は、ボディ部３とエピタキシャル層２との境界と略同じ位置に位置している。
【００３７】
図４（ａ）に示すように、トレンチ部１６をエッチングにより形成した後に、表面酸化物（ＳｉＯ２）を熱により成長させて５ｎｍ〜１０ｎｍとした後に、当該表面酸化物を取り除く。これにより、トレンチ部１６を形成するエッチング工程により半導体の垂直方向の表面に生じたダメージを取り除くことができる。続いて、本実施の形態では、Ｇｅ原子がドープされたエピタキシャル層が、トレンチ部１６の露出した内側表面（底面及び側壁面）に、１００ｎｍから２００ｎｍの厚みとなるように成長させられる。そして、当該エピタキシャル層に、ボロン原子がドープされてチャネル層４となる。
【００３８】
上記のようにして、図４（ｂ）に示したように、Ｐ型ドープされたチャネル層４が形成される。そして、このようにして形成されたチャネル層４と、Ｎ型半導体であるボディ部３との間に、ＰＮ接合が形成されることとなる。チャネル層４の厚み、及びボロンドーピングの程度は、トレンチ型ＭＯＳＦＥＴのスレッショルド電圧に応じて、適宜決定すればよい。
【００３９】
上記のＧｅ原子を含むように形成されたエピタキシャル層であるＳｉＧｅ層は、種々の方法によって、トレンチ部１６の内側表面に堆積することができ、その堆積方法は特に限定されるものではない。例えば、垂直に堆積するのＣＶＤ（Chemical vapor deposition）反応物（vertical CVD reactor）を、ＳｉＨ４とＧｅＨ４ガスと共に用いる方法が挙げられる。上記のように、ＳｉＧｅ層を形成する際に用いるＧｅの量を制御することにより、歪んだ（strained）ＳｉＧｅ層を形成することができるから、チャネル層４の正孔移動度を増大させることができる。
【００４０】
具体的には、上記ＳｉＧｅ層のＧｅ含有率を２０％〜４０％（モル％）とすることにより、４０％以上の正孔移動度の増強（増加）が得られる。このことは、下記の非特許文献２及び３に報告されている。
〔非特許文献２〕 T. Manku ら著，「Drift Hole Mobility in Strained and Unstrained Doped Si1-xGexAlloys」，IEEE Transactions. on Electron Devices， vol. 40， no. 11， p.1990-1996, Nov. 1993年.
〔非特許文献３〕 D.K.Nayak ら著，「High-Mobility Strained-Si PMOSFET’s」， IEEE Transactions on Electron Devices，vol. 43, no. 10，p1709-1715，Oct. 1996年.
ゲート酸化物（ＳｉＯ２）をトレンチ型ＭＯＳＦＥＴの最高作動電圧に応じた厚みまで成長させた後に、トレンチ部１６をゲート電極６の材料で満たす。本実施の形態では、ゲート電極６の材料としては、典型的な材料であるポリシリコンを用いた。また、リンと共にポリシリコンをドープするためのドーピング源として、ＰＯＣｌ３を用いた。
【００４１】
上記のようにドーピングを行った後、ウエハの平坦な表面からポリシリコンを取り除くためにポリシリコンの平坦化を行った。これにより、ゲート電極６を構成するポリシリコンは、トレンチ部１６を満たす部分のみに残されることとなる。図４（ｃ）に示す状態から、ＳｉＯ２層２１とＣＶＤ酸化物層２２との積層物を取り除いた後に、ウエハ全体を酸化することにより、ポリシリコンのゲート電極２６の上端面を酸化層２７で覆って、ゲート電極６を孤立させる。なお、図４（ｃ）では、説明の便宜のためにＳｉＯ２層２１及びＣＶＤ酸化物層２２も存在している状態でゲート電極６上に酸化層２７が形成しているが、実際は、酸化層２７が形成された状態においては、ウエハ上にエピタキシャル層２１及び酸化層２７は存在していない。
【００４２】
図５は、チャネルボディ拡散部１０の配置を説明するための、本実施の形態のトレンチ型ＭＯＳＦＥＴの概略斜視図である。ソース拡散部７とチャネルボディ拡散部１０は、よく知られた公知のフォトレジストマスキング及びイオン打ち込み（ion implantation）を用いた方法によって形成することができる。Ｐ＋型であるソース拡散部７は、０．２μｍ〜０．５μｍの間の深さにおいてＰＮ接合が形成されるように、約１×１０１５〜３×１０１５の濃度（dose）となるようにＰ型のドーパント（１１Ｂ＋、又はＢＦ２＋）を打ち込んで形成される。同様にして、チャネルボディ拡散部１０は、０．２μｍ〜０．５μｍの間の深さにおいて接合が形成されるように、約１×１０１５〜３×１０１５の濃度となるように、Ｎ型のドーパント（３１Ｐ＋、又は７５Ａｓ＋）を打ち込んで形成される。
【００４３】
上記の工程の代わりに、Ｐ型のソース拡散部７、及びＮ型のチャネルボディ拡散部１０には、サリサイド工程（silicidation process）を用いることができる。
【００４４】
最後に、層間の絶縁体層、コンタクト１１、及び上部金属層８（図１参照）が、従来公知の典型的なＩＣ装置の製造方法により形成される。
【００４５】
バックラッピングにより、ウエハを１００μｍ〜１５０μｍの厚みにまで薄くした後に、メタライゼーション堆積（stack）が、ウエハ裏面（基板１）になされ、４３０℃のフォーミングガス（forming gas）中での１０分間の処理により合金化（alloy）される。
【００４６】
本実施の形態の装置のソース拡散部７におけるソース拡散抵抗をさらに低くするには、このソース拡散部７をケイ素化合物により構成してもよい。
【００４７】
以上のように、本実施の形態のトレンチ型ＭＯＳＦＥＴは、ボロンがドープされた（Ｐ型）ＳｉＧｅ層からなる、半導体基板に埋め込まれたチャネル層４を備えているから、下記（ａ）〜（ｃ）の効果を奏する。
（ａ）チャネル層４をＳｉＧｅ層により構成することにより、チャネル層４のキャリア移動度を高くすることができるから、ＯＮ抵抗を低下させることが可能である。
（ｂ）ゲート電極６とボディ部３との間に設けられたチャネル層４により、従来のようにＳｉ−ＳｉＯ２境界に形成された誘起チャネルよりも、高い移動度とすることが可能となる。
（ｃ）トレンチ型ＭＯＳＦＥＴを電源装置へ適用する場合に必要となる、厚みの大きなゲート電極（ゲート酸化物）とした場合においても、低いスレッショルド電圧を得ることができる。
【００４８】
すなわち、特に、Ｖｍａｘ＝８０Ｖという高い作動電圧を支持するためのＰ型トレンチ型ＭＯＳＦＥＴの場合、ゲート酸化物であるゲート電極６に必要な厚さは約１００ｎｍとなる。この場合、トレンチ型ＭＯＳＦＥＴのスレッショルド電圧Ｖｔｈを２Ｖとするには、半導体基板に埋設されたチャネル層４は、ボロンの添加量を１×１０１２〔ｉｏｎｓ／ｃｍ２〕以上４×１０１２ 〔ｉｏｎｓ／ｃｍ２〕以下の範囲とすればよい。
【００４９】
本実施の形態のトレンチ型ＭＯＳＦＥＴにおいて、ドリフト部であるエピタキシャル層２の抵抗を最小化するためには、エピタキシャル層２の構造を下記のように構成すればよい。これにより、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗のうち、エピタキシャル層２によるものを最小にしてＯＮ抵抗を低下させることが可能である。
【００５０】
本実施の形態では、エピタキシャル層２のドーピング濃度特性を、図２に示したような傾斜濃度プロファイルとすることにより、エピタキシャル層２におけるドリフト抵抗を低下させることができる。このような、エピタキシャル層２の推測されるドリフト部のドーピング濃度特性は、以下の式（１）により表すことができる。なお、この式（１）は、経験的に求められたものである。
Ｎ（ｘ）＝Ｎ０〔１＋（ｘ／ａ）ｖ〕  ・・・（１）
（ここで、ｘは低ドープドレイン部とチャネルボディ部とのＰＮ接合部からの距離であり、Ｎ０はｘ＝０すなわちチャネルボディ部との接合部における低ドープドレイン部のドーピング濃度であり、ａは低ドープドレイン部の長さであり、ｖはドーピング濃度特性の傾斜を表すパラメータ（定数）である。）
上記の式（１）中のドーピングパラメータ（Ｎ０、ａ、及びｖ）を変化させることにより、特定のブレークダウン電圧 BVdssに対して、エピタキシャル層２の抵抗が変化する。図６は、ブレークダウン電圧BVdss＝５０Ｖの条件の下で、Ｎ０＝１×１０１６〔ａｔ／ｃｍ３〕、ａ＝４〔μｍ〕とし、ドーピングパラメータのうち、ドーピング濃度Ｎ０及びドーピング濃度特性の傾斜を表すパラメータｖを変化させた場合における、エピタキシャル層２のドリフト抵抗Ｒdriftを示している。
【００５１】
基板１との境界面におけるエピタキシャル層２のドーピング濃度Ｎ０＝１×１０１６〔ａｔ／ｃｍ３〕、エピタキシャル層２の長さ（厚み、幅）Ｌdrift＝４〔μｍ〕、Ｒdrift〜０．５〔ｍΩ．ｃｍ２〕という条件の下において得られた結果を図６に示す。
【００５２】
同図の結果からｖ＝４、Rdrift 〜 0.37 mW.cm2とすることにより、エピタキシャル層２における抵抗を２５％低下させることができることが分かる。
【００５３】
トレンチ型ＭＯＳＦＥＴにおいては、ＯＮ抵抗の低抵抗化とブレークダウン電圧の向上とは、お互いに反目する機能である。これに対し、本実施の形態のトレンチ型ＭＯＳＦＥＴでは、エピタキシャル層２の不純物濃度を傾斜濃度プロファイルとすることにより、上記反目する機能の最適化を実現している。すなわち、エピタキシャル層２のボディ部３側から基板１側に向かって、不純物濃度が徐々に増加するよう構成としている。この構成により、図６に示すように、低く且つ安定したドリフト抵抗値を有するエピタキシャル層２が実現されている。
【００５４】
上記のような傾斜ドーピング濃度特性は、エピタキシャル層２を形成する際の最初の条件、及びドーピング濃度を注意深く選定し、温度サイクルとボロン拡散を考慮することによって得られる。
【００５５】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００５６】
本発明のトレンチ型ＭＯＳＦＥＴは、スイッチング等の用途に適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態であるＰ−チャネル・トレンチ型ＭＯＳＦＥＴの概略を示す断面図である。
【図２】本発明の実施の形態のトレンチ型ＭＯＳＦＥＴの垂直方向における、不純物のドーピングプロファイルを示すグラフである。
【図３】本発明の実施の形態のトレンチ型ＭＯＳＦＥＴの垂直方向における、別の不純物のドーピングプロファイルを示すグラフである。
【図４】（ａ）〜（ｆ）は、本発明の実施の形態のトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明する、各段階におけるトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。
【図５】本発明の実施の形態であるトレンチ型ＭＯＳＦＥＴの備えるチャネルボディ拡散部の配置を説明するための概略斜視図である。
【図６】エピタキシャル層の傾斜したドーピング濃度特性が、ドリフト抵抗に及ぼす影響を示すグラフである。
【図７】従来のトレンチ型ＭＯＳＦＥＴの製造工程を示す概略断面図であり、（ａ）はＥｐｉ（ｎ−ｅｐｉ）層とボディ部（拡散部、ｐ−ｂａｓｅ）が作製された段階、（ｂ）はＳｉＯ２の開口構造が作製された段階を示し、（ｃ）は（ｂ）の開口構造によりエッチング部が規定されたトレンチ構造が作製された段階を示し、（ｄ）はトレンチ構造部にポリシリコンを堆積した後エッチバックされた段階を示し、（ｅ）は酸化物をエッチングしＮ＋（ソース部）とＰ＋（ボディ部）とを打ち込んだ段階を示し、（ｆ）は層間の絶縁体を堆積し（Interlevel dielectric deposition）メタライゼーションを行った段階を示している。
【図８】従来のＰチャネルトレンチ型ＭＯＳＦＥＴについて、その構造とＯＮ抵抗の構造とを示している断面図である。
【図９】従来のＰチャネルトレンチ型ＭＯＳＦＥＴについて、周期的な構造及びセルピッチを示している断面図である。
【図１０】トレンチの深さ及び形状を最適化することにより、ブレークダウン電圧を増大させる従来のＰチャネルトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【図１１】トレンチのコーナー部におけるブレークダウン電圧が低下することを抑制するための、ＭＯＳＦＥＴ構造及びドーピングプロファイルの構成を示す断面図である。
【符号の説明】
【００５８】
１    基板（高ドープドレイン部）
２    エピタキシャル層（低ドープドレイン部）
３    ボディ部（チャネルボディ部）
４    チャネル層
５    ゲート絶縁体（ゲート誘起チャネル）
６    ゲート電極
７    ソース拡散部（ソース部）
１６    トレンチ部
【図１】
2006344759.tif 000003
【図２】
2006344759.tif 000004
【図３】
2006344759.tif 000005
【図４】
2006344759.tif 000006
【図５】
2006344759.tif 000007
【図６】
2006344759.tif 000008
【図７】
2006344759.tif 000009
【図８】
2006344759.tif 000010
【図９】
2006344759.tif 000011
【図１０】
2006344759.tif 000012
【図１１】
2006344759.tif 000013
【手続補正書】
【提出日】平成18年10月27日(2006.10.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、底面及び側壁面に、第１の導電タイプであるチャネル層を備えているトレンチ部が形成されており、当該トレンチ部内にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって、
上記チャネル層は、上記ゲート電極に供給される電圧の前記ソース部に対する極性が、第１の極性である場合に完全空乏化となり、第１の極性と反対極性の場合に空乏化しないＳｉＧｅ層であることを特徴とするトレンチ型ＭＯＳＦＥＴ。
【請求項２】
前記低ドープドレイン部は、前記チャネルボディ部とのＰＮ接合部からの距離ｘにおける不純物のドーピング濃度Ｎ（ｘ）が、下記の式（１）
Ｎ（ｘ）＝Ｎ０〔１＋（ｘ／ａ）ｖ〕  ・・・（１）
（ここで、ｘは低ドープドレイン部とチャネルボディ部とのＰＮ接合部からの距離であり、Ｎ０はｘ＝０すなわちチャネルボディ部との接合部における低ドープドレイン部のドーピング濃度であり、ａは低ドープドレイン部の長さであり、ｖはドーピング濃度特性の傾斜を表すパラメータ（定数）である。）
で表されるものであることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項３】
前記低ドープドレイン部は、前記ドーピング濃度Ｎ０が１×１０１５以上１×１０１７以下の範囲内であり、前記低ドープドレイン部の長さａが１μｍ以上５μｍ以下であり、
前記傾斜パラメータｖが２以上５以下であることを特徴とする請求項２に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項４】
前記低ドープドレイン部は、前記ドーピング濃度Ｎ０が１×１０１５以上１×１０１７以下の範囲内であり、前記低ドープドレイン部の長さａが１μｍ以上１０μｍ以下であり、
前記傾斜パラメータｖが１０以上２０以下であることを特徴とする請求項２に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項５】
前記第１の導電タイプがＰ型半導体であり、前期第２の導電タイプがＮ型半導体であり、上記ＳｉＧｅ層は電子受容体がドープされたものであることを特徴とする請求項１乃至４のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項６】
前記半導体基板がシリコンである請求項１乃至５のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項７】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、トレンチ部が設けられたトレンチ型ＭＯＳＦＥＴの製造方法であって、
上記トレンチ部の底面及び側壁面に、ＳｉＧｅ層よりなる、第１の導電タイプのチャネル層を形成する工程と、
上記トレンチ部内にゲート電極を設ける工程とを含み、
上記チャネル層を形成する工程において、上記ゲート電極に供給される電圧の前記ソース部に対する極性が、第１の極性である場合に完全空乏化となり、第１の極性と反対極性の場合に空乏化しない上記チャネル層を形成することを特徴とする製造方法。