(57)【要約】【課題】プリント基板上の半導体装置内部で発生する電源ノイズが半導体装置間の伝送信号に与える影響の解析を短時間かつ高精度に行うことができる伝送信号波形解析方法を提供する。【解決手段】全工程を電源ノイズ解析工程Ｓ１と伝送信号波形解析工程Ｓ２に分ける。電源ノイズ解析工程Ｓ１では、ＤＩＥ、ＰＫＧ、ＰＣＢ各部のレイアウト情報１０〜１２を用いてＤＩＥ、ＰＫＧ、ＰＣＢ各部の電源ノイズ波形１６〜１８を算出する。伝送信号波形解析工程Ｓ２では、ＤＩＥ、ＰＫＧ、ＰＣＢ各部のレイアウト情報１０〜１２から着目信号と電源ノイズの流入経路のみをモデル化した伝送信号波形解析用モデル１９を作成し、伝送信号波形解析用モデル１９にＤＩＥ、ＰＫＧ、ＰＣＢ各部の電源ノイズ波形１６〜１８を挿入して回路解析シミュレーションを行い、伝送信号波形品質劣化量２０と伝送信号遅延変動量２１を算出する。【選択図】          図１
2006244325.tif 000002
【特許請求の範囲】
【請求項１】
プリント基板上の半導体装置から出力されて前記プリント基板上を伝送する伝送信号の波形解析を行う伝送信号波形解析方法であって、
電源ノイズ波形をシミュレーションにより抽出する電源ノイズ解析工程と、
着目信号及び電源ノイズ流入経路のみをモデル化した伝送信号波形解析用モデルに前記電源ノイズ波形を挿入してシミュレーションにより伝送信号波形解析を行う伝送信号波形解析工程を含む
ことを特徴とする伝送信号波形解析方法。
【請求項２】
前記電源ノイズ解析工程は、
前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部のレイアウト情報から前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部の電源ノイズ解析用モデルを作成する工程と、
前記電源ノイズ解析用モデルから前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部の電源ノイズ波形を抽出する工程を含む
ことを特徴とする請求項１記載の伝送信号波形解析方法。
【請求項３】
前記伝送信号波形解析工程での伝送信号波形解析は、伝送信号遅延変動量を算出するものであることを特徴とする請求項１又は２記載の伝送信号波形解析方法。
【請求項４】
前記半導体装置の出力回路に対する入力信号の遷移タイミングを電源ノイズ波形に対してスイープさせて複数回の解析を実行することにより、前記伝送信号遅延変動量の最悪値を算出する工程を含むことを特徴とする請求項３記載の伝送信号波形解析方法。
【請求項５】
プリント基板上の半導体装置から出力されて前記プリント基板上を伝送する伝送信号の波形解析をコンピュータに実行させる伝送信号波形解析プログラムであって、
電源ノイズ波形を抽出する電源ノイズ解析工程と、着目信号及び電源ノイズ流入経路のみをモデル化した伝送信号波形解析用モデルに前記電源ノイズ波形を挿入して伝送信号波形解析を行う伝送信号波形解析工程を前記コンピュータに実行させることを特徴とする伝送信号波形解析プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント基板上の半導体装置内部で発生した電源ノイズがプリント基板上の半導体装置間の伝送信号に与える影響を解析するための伝送信号波形解析方法及びプログラムに関する。
【背景技術】
【０００２】
近年、プリント基板に搭載したＬＳＩ（large scale integrated circuit）内部で発生する電源ノイズに起因する様々な問題が顕在化している。ＬＳＩ内部で発生する電源ノイズとは、ＬＳＩ内部の回路（コア論理回路やＩ／Ｏ回路）が同時に動作することで発生する電源電圧変動のことである。
【０００３】
ＬＳＩ内部で発生した電源ノイズは、ＬＳＩ内部だけでなくプリント基板にも伝播するため、ＬＳＩ内部やプリント基板上の回路誤動作を引き起こすだけでなく、ＬＳＩ間伝送信号波形に入り込むことで、伝送信号波形の品質劣化による論理誤認識及び遅延変動によるタイミングマージン割れを引き起こす要因となる。
【０００４】
ＬＳＩの高速化・多ピン化・大電流化に伴う電源ノイズの増加や、バスクロックの高速化・低電圧化に伴う伝送信号波形やタイミングの電源ノイズ耐性低下により、電源ノイズがＬＳＩ間伝送信号に与える影響は益々増加することが予想される。このため、電源ノイズがＬＳＩ間伝送信号に与える影響を考慮した上で、回路設計を行うことが望まれる。
【０００５】
従来、ＬＳＩ内部で発生した電源ノイズがＬＳＩ間伝送信号に与える影響を解析するための伝送信号波形解析方法として、ＬＳＩのダイ、パッケージ、プリント基板各部の電源構造とＬＳＩ間伝送信号の構造（ドライバＩ／Ｏ、ＬＳＩ間信号配線、レシーバＩ／Ｏ）とを一体としてモデル化した電源ノイズ解析用モデルを用いる方法が知られている。
【０００６】
しかしながら、この伝送信号波形解析方法は、ＬＳＩのダイ、パッケージ、プリント基板各部の電源構造とＬＳＩ間伝送信号の構造とを一体としてモデル化するため、伝送回路のモデルが非常に大規模なものとなり、１回の解析を実行するのに１〜２日を必要としてしまう。
【０００７】
ここで、例えば、電源ノイズによるＬＳＩ間伝送信号の遅延変動量の最悪値を求めるためには、電源ノイズに対して、ＬＳＩの出力回路に入力する信号のタイミングをずらして複数回の解析を実行しなければならないが、この伝送信号波形解析方法では、１回の解析につき１〜２日かかるシミュレーションを複数回実行しなければならず、多大な時間を要してしまうという問題点がある。
【０００８】
また、この伝送信号波形解析方法は電源ノイズの解析を主目的とするため、ＬＳＩ間信号配線は粗くモデル化される。このため、電源ノイズがＬＳＩ間伝送信号に与える影響（伝送信号波形品質劣化量、伝送信号遅延変動量）を精度良く解析することができないという問題点を有している。ＬＳＩ間信号配線を詳細にモデル化すれば、解析精度を向上させることができるが、このようにする場合には、シミュレーション時間の増大を招いてしまうという問題点がある。
【０００９】
このように、ＬＳＩのダイ、パッケージ、プリント基板各部の電源構造とＬＳＩ間伝送信号の構造とを一体としてモデル化する従来の伝送信号波形解析方法では、ＬＳＩ内部で発生した電源ノイズがＬＳＩ間伝送信号に与える影響を短時間かつ高精度に解析することができないため、従来は、設計者にルールベースの設計規約を遵守させることで、ＬＳＩ内部で発生した電源ノイズだけでなく、各種ノイズを考慮した回路設計を行ってきた。
【特許文献１】特開２００４−５４５２２号公報
【特許文献２】特開２０００−３５９８４号公報
【特許文献３】特開平１１−４５２９４号公報
【特許文献４】特開２００５−３１８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ルールベースの設計規約を用いた場合、伝送回路の動作速度が遅ければ、その設計規約を遵守することが可能であるが、動作速度が高速になると、一律にその設計規約を満足するように回路設計を行うことが困難になる。
【００１１】
なぜなら、ルールベースの設計規約は、各種ノイズが複合的に発生する様々な状況を考慮し、その規約を守れば確実に回路の正常動作を保障できるように設定されているため、極めて厳しく過剰な規約となっており、一律に規約を満たそうとすると設計が収束しなくなるからである。他方、規約を無視して設計すると、製造後の実動作の段階で問題が発覚し、大きな手戻りが発生してしまうという問題点がある。
【００１２】
本発明は、かかる点に鑑み、プリント基板上の半導体装置内部で発生する電源ノイズが半導体装置間の伝送信号に与える影響の解析を短時間かつ高精度に行い、解析ベースで回路の正常動作を保障できるようにし、設計容易性の高い設計規約を使用することができるようにした伝送信号波形解析方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の伝送信号波形解析方法は、プリント基板上の半導体装置から出力されて前記プリント基板上を伝送する伝送信号の波形解析を行う伝送信号波形解析方法であって、電源ノイズ波形をシミュレーションにより抽出する電源ノイズ解析工程と、着目信号及び電源ノイズ流入経路のみをモデル化した伝送信号波形解析用モデルに前記電源ノイズ波形を挿入してシミュレーションにより伝送信号波形解析を行う伝送信号波形解析工程を含むというものである。
【００１４】
本発明の伝送信号波形解析プログラムは、プリント基板上の半導体装置から出力されて前記プリント基板上を伝送する伝送信号の波形解析をコンピュータに実行させる伝送信号波形解析プログラムであって、電源ノイズ波形を抽出する電源ノイズ解析工程と、着目信号及び電源ノイズ流入経路のみをモデル化した伝送信号波形解析用モデルに前記電源ノイズ波形を挿入して伝送信号波形解析を行う伝送信号波形解析工程を前記コンピュータに実行させるというものである。
【発明の効果】
【００１５】
本発明によれば、着目信号及び電源ノイズ流入経路のみをモデル化した伝送信号波形解析用モデルに電源ノイズ波形を挿入して伝送信号波形解析が行われるので、電源構造と半導体装置間伝送信号の構造とを一体としてモデル化して伝送信号波形解析を行う場合と比較して伝送回路のモデルを小規模化し、半導体装置内部で発生する電源ノイズが半導体装置間伝送信号に与える影響の解析を短時間かつ高精度に行うことができる。したがって、解析ベースで回路の正常動作を保障することができ、設計容易性の高い設計規約を使用することができる。
【発明を実施するための最良の形態】
【００１６】
図１は本発明の伝送信号波形解析方法の一実施形態を示す流れ図である。本発明の伝送信号波形解析方法の一実施形態は、電源ノイズ解析工程Ｓ１と伝送信号波形解析工程Ｓ２とで構成される。
【００１７】
なお、ここでは、ＬＳＩのダイ部のレイアウト情報をＤＩＥレイアウト情報、ＬＳＩのパッケージ部のレイアウト情報をＰＫＧレイアウト情報、プリント基板部のレイアウト情報をＰＣＢレイアウト情報という。
【００１８】
また、ＬＳＩのダイ部の電源ノイズ解析用モデルを電源ノイズ解析用ＤＩＥモデル、ＬＳＩのパッケージ部の電源ノイズ解析用モデルを電源ノイズ解析用ＰＫＧモデル、プリント基板部の電源ノイズ解析用モデルを電源ノイズ解析用ＰＣＢモデルという。
【００１９】
また、ＬＳＩのダイ部の電源ノイズ波形をＤＩＥ部電源ノイズ波形、ＬＳＩのパッケージ部の電源ノイズ波形をＰＫＧ部電源ノイズ波形、プリント基板部の電源ノイズ波形をＰＣＢ部電源ノイズ波形という。
【００２０】
電源ノイズ解析工程Ｓ１では、まず、ＤＩＥレイアウト情報１０を用いた電源ノイズ解析用ＤＩＥモデル１３の作成と、ＰＫＧレイアウト情報１１を用いた電源ノイズ解析用ＰＫＧモデル１４の作成と、ＰＣＢレイアウト情報１２を用いた電源ノイズ解析用ＰＣＢモデル１５の作成を実行する（ステップＰ１〜Ｐ３）。
【００２１】
次に、電源ノイズ解析用ＤＩＥモデル１３と、電源ノイズ解析用ＰＫＧモデル１４と、電源ノイズ解析用ＰＣＢモデル１５のそれぞれについて回路解析シミュレータを用いた回路解析シミュレーションを行い、ＤＩＥ部電源ノイズ波形１６と、ＰＫＧ部電源ノイズ波形１７と、ＰＣＢ部電源ノイズ波形１８を取得する（ステップＰ４）。
【００２２】
伝送信号波形解析工程Ｓ２では、まず、ＤＩＥレイアウト情報１０と、ＰＫＧレイアウト情報１１と、ＰＣＢレイアウト情報１２から、着目信号と着目信号への電源ノイズの流入経路のみをモデル化した伝送信号波形解析用モデル１９の作成を実行する（ステップＱ１）。
【００２３】
次に、伝送信号波形解析用モデル１９にＤＩＥ部電源ノイズ波形１６とＰＫＧ部電源ノイズ波形１７とＰＣＢ部電源ノイズ波形１８を挿入して回路解析シミュレータを用いた回路解析シミュレーションを行い、伝送信号波形解析結果として、伝送信号波形品質劣化量２０と、伝送信号遅延変動量２１を算出する（ステップＱ２）。
【００２４】
図２は伝送信号波形品質劣化量を説明するための波形図である。図２中、２３〜２６は伝送信号受信側ＬＳＩの入力信号波形を示しており、２３は電源ノイズがない電源、いわゆる理想電源下でのＨレベル信号波形、２４は伝送信号送信側ＬＳＩ内部で発生した電源ノイズの影響を受けたＨレベル信号波形、２５は理想電源下でのＬレベル信号波形、２６は伝送信号送信側ＬＳＩ内部で発生した電源ノイズの影響を受けたＬレベル信号波形、ΔＶ１〜ΔＶ４は電源ノイズによる伝送信号波形品質劣化量を示している。
【００２５】
すなわち、本例で、伝送信号波形品質劣化量とは、理想電源下での伝送信号受信側ＬＳＩの入力信号のＨレベル及びＬレベルがそれぞれ伝送信号送信側ＬＳＩ内部で発生した電源ノイズの影響により変動した場合の変動量のことである。
【００２６】
図３は伝送信号遅延変動量を説明するための波形図である。図３中、２８は伝送信号送信側ＬＳＩの出力回路の入力信号、２９、３０は伝送信号受信側ＬＳＩの入力回路の入力信号であり、２９は理想電源下での入力信号、３０は伝送信号送信側ＬＳＩ内部で発生した電源ノイズの影響を受けた入力信号、Ｔは理想電源下での伝送信号の遅延時間、ΔＴは電源ノイズによる伝送信号遅延変動量である。
【００２７】
すなわち、本例で、伝送信号遅延変動量とは、理想電源下での伝送信号送信側ＬＳＩの出力回路の入力端子から伝送信号受信側ＬＳＩの入力回路の入力端子までの伝送信号の遅延時間が伝送信号送信側ＬＳＩ内部で発生した電源ノイズにより変動した場合の変動量のことである。
【００２８】
図４は伝送信号波形解析対象のＬＳＩ搭載プリント基板と電源ノイズ解析用モデルの概念図である。図４中、３３はＬＳＩ搭載プリント基板、３４は電源ノイズ解析用モデルである。
【００２９】
ＬＳＩ搭載プリント基板３３において、３５はプリント基板であり、３６は信号配線、３８はＶＤＥ（例えば、３.３Ｖ）電源配線、３９はＶＤＤ（例えば、１.０Ｖ）電源配線、４０はＶＳＳ（０Ｖ）電源配線、４１、４２、４３は絶縁層である。
【００３０】
また、４４は伝送信号送信側ＬＳＩ、４５は伝送信号送信側ＬＳＩ４４が送信した伝送信号を受信する伝送信号受信側ＬＳＩである。伝送信号送信側ＬＳＩ４４において、４６はダイ、４７はパッケージ、４８はボンディングワイヤ、４９はリードフレームである。
【００３１】
また、本例では、電源ノイズ解析用モデル３４は、電源ノイズ解析用ＤＩＥモデル１３と、電源ノイズ解析用ＰＫＧモデル１４と、電源ノイズ解析用ＰＣＢモデル１５とで構成される。
【００３２】
電源ノイズ解析用ＰＣＢモデル１５において、５０は信号配線モデル、５１は伝送信号受信側ＬＳＩ４５のモデルであり、伝送信号受信側ＬＳＩ４５は、入力容量Ｃでモデル化している。なお、５２はＶＤＥ電源配線モデルの一部分、５３はＶＤＤ電源配線モデルの一部分、５４はＶＳＳ電源配線モデルの一部分を示している。
【００３３】
図５は電源ノイズ解析用ＤＩＥモデル１３を説明するための図である。図５中、５６はＶＤＥ電源配線層、５７はＶＤＤ電源配線層、５８はＶＳＳ電源配線層であり、電源ノイズ解析用ＤＩＥモデル１３は、コア論理回路をモデル化したコア論理回路モデルとＩ／Ｏ回路をモデル化したＩ／Ｏ回路モデルを含むものである。
【００３４】
５９はコア論理回路モデルの１個を示している。即ち、コア論理回路部については、パワーユニット（Power Unit：以下、ＰＵという）と呼ばれる構造でモデル化している。これは、コア論理回路部を小さな領域（ＰＵ）に分割し、その電気特性をＰＵ単位の空間分布で表現するという手法である。
【００３５】
この手法は、電源ノイズの空間分布の全体像を少ない素子数で表現できるという大きなメリットを持っている。ＰＵのサイズは、必要となる空間分解能と計算機リソースのトレードオフで決める。典型的には、一辺を１００〜２００μｍ程度とする長方形を用いる。
【００３６】
ＰＵは、インダクタンスＬ、抵抗Ｒ、容量Ｃ、電流Ｉの４種類の素子を、電源種別ごとに格子状に結合した構造を持っている。インダクタンスＬと抵抗Ｒは、電源配線の面内分布を表現するものである。一般に、ＰＵの大きさは実際の電源配線に比べて粗くなるのが普通であるが、ＰＵ内の電源配線をすべて合成したＬＲ値で代表する。
【００３７】
容量Ｃは、コア論理回路部内の容量分布を表現するものである。容量Ｃの主な成分は、電源配線、容量セル、スタンダードセル、マクロの持つ容量、シリコン基板のウエル容量であり、容量Ｃは、これらの容量を加算したものを用いる。電流Ｉは、コア論理回路部内の消費電流の面内分布と時間変化を表現するものであり、ＰＵ内の全スタンダードセルとマクロの電流を合成したものである。
【００３８】
また、６０はＩ／Ｏ回路モデルの１個を示しており、６１はＩ／Ｏセルである。本例では、Ｉ／Ｏ回路部については、ＬＳＩの信号と電源を１ピンごとに別々にモデル化している。Ｉ／Ｏ回路部のネットリストは、プリント基板設計で通常使用されているＩＢＩＳ（IO Buffer Information Specification）等のモデルでは精度的に不十分であり、トランジスタを含むネットリストを使用することが好適である。なお、Ｉ／Ｏセルには、入力セル、出力セル、入出力セルがある。
【００３９】
図６は電源ノイズ解析用ＰＫＧモデル１４を説明するための図である。電源ノイズ解析用ＰＫＧモデル１４は、市販の電気特性抽出ツールが作成するネットリストを使用することも可能であるが、回路規模が大きくなる場合には、図６に示すようにモデル化することもできる。
【００４０】
本例では、ボンディングワイヤと、リードフレームの信号配線と、リードフレームの各種電源配線をそれぞれモデル化しており、６２はボンディングワイヤのモデル、６３はリードフレームの信号配線モデル、６４はリードフレームの電源配線モデルを示している。
【００４１】
ボンディングワイヤについては、信号配線及び各種電源配線ともに、インダクタンスＬと抵抗Ｒと容量Ｃのラダー回路でモデル化し、容量Ｃは直下の電源配線モデルに接続している。リードフレームの信号配線は、インダクタンスＬと抵抗Ｒと容量Ｃのラダー回路でモデル化し、容量Ｃは直下の電源配線モデルに接続している。
【００４２】
リードフレームの電源配線は、プレーン構造を持つものについては、メッシュ状に分割し、それぞれのメッシュをインダクタンスＬと抵抗Ｒと容量Ｃの２次元ラダー回路でモデル化している。容量Ｃは電源配線間の寄生容量を表現している。
【００４３】
なお、ボンディングワイヤのモデル６２、リードフレームの信号配線モデル６３及び電源配線モデル６４のＬＲＣ値については、市販の電気特性抽出ツールを使用して、単位スケールでのＬＲＣ値を抽出し、各モデルのＬＲＣに割り当てる。
【００４４】
図７は電源ノイズ解析用ＰＣＢモデル１５を説明するための図である。図７中、６６はパスコン、６７はＯＢＰ（On Board Power Supply）であり、本例では、プリント基板３５は、信号配線３６、各種電源配線３８〜４０、パスコン６６、ＯＢＰ６７、伝送信号受信側のＬＳＩ４５をモデル化しており、６８は信号配線モデル、６９は電源配線モデル、７０はパスコンモデル、７１はＯＢＰモデルである。
【００４５】
信号配線３６は、インダクタンスＬと抵抗Ｒと容量Ｃのラダー回路でモデル化し、容量Ｃは直下の電源配線モデルに接続している。電源配線３８〜４０は、プレーンを多角形のメッシュに分割し、インダクタンスＬと抵抗Ｒと容量Ｃの２次元ラダー回路でモデル化している。これにより、高速で高精度な解析を実現している。
【００４６】
パスコン６６は、容量Ｃだけでなく、ＥＳＲ（Equivalent Series Resistance）とＥＳＬ（Equivalent Series Inductance）もモデル化している。これにより、パスコン６６の周波数特性を正確に表現することができる。ＯＢＰ６７は、理想電源としてモデル化することも可能であるが、周波数特性を持たせることも可能である。
【００４７】
図８は伝送信号波形解析用モデル１９を説明するための図である。伝送信号波形解析用モデル１９において、７４は伝送信号送信側ＬＳＩ４４のダイ４６の伝送信号波形解析用モデル（以下、伝送信号波形解析用ＤＩＥモデルという）、７５は伝送信号送信側ＬＳＩ４４のパッケージ４７の伝送信号波形解析用モデル（以下、伝送信号波形解析用ＰＫＧモデルという）、７６はプリント基板３５の伝送信号波形解析用モデル（以下、伝送信号波形解析用ＰＣＢモデルという）である。
【００４８】
伝送信号波形解析用ＤＩＥモデル７４において、７７は出力セル、７８は出力セル７７の入力端子、７９はＶＤＥ電源配線に対応して設けられた電源ノイズ波形挿入部、８０はＶＤＤ電源配線に対応して設けられた電源ノイズ波形挿入部、８１はＶＳＳ電源配線に対応して設けられた電源ノイズ波形挿入部である。
【００４９】
電源ノイズ波形挿入部７９〜８１に電源ノイズ解析工程Ｓ１で抽出したＤＩＥ部電源ノイズ波形１６のうち、対応する電源ノイズ波形を挿入することにより、ダイ４６における着目伝送信号への電源ノイズ流入経路を再現することができる。
【００５０】
伝送信号波形解析用ＰＫＧモデル７５において、８２はボンディングワイヤのモデル、８３はリードフレームの信号配線モデル、８４〜８７は電源ノイズ波形挿入部である。なお、リードフレームの信号配線は、インダクタンスＬと抵抗Ｒと容量Ｃのラダー回路で表現している。
【００５１】
電源ノイズ波形挿入部８４〜８７に電源ノイズ解析工程Ｓ１で抽出したＰＫＧ部電源ノイズ波形１７のうち、対応する部分の電源ノイズ波形を挿入することにより、パッケージ４７における着目伝送信号への電源ノイズ流入経路を再現することができる。
【００５２】
伝送信号波形解析用ＰＣＢモデル７６において、８８は信号配線のモデル、８９は伝送信号受信側ＬＳＩ４５のモデル、９０〜９２は電源ノイズ波形挿入部である。なお、伝送信号受信側ＬＳＩ４５は、入力容量を表現した容量Ｃでモデル化している。
【００５３】
電源ノイズ波形挿入部９０〜９２に電源ノイズ解析工程Ｓ１で抽出したＰＣＢ部電源ノイズ波形１８のうち、対応する部分の電源ノイズ波形を挿入することにより、プリント基板３５における伝送信号への電源ノイズ流入経路を再現することができる。
【００５４】
図９は伝送信号波形品質劣化量２０を算出する場合の手順を説明するための波形図である。図９（Ａ）は伝送信号送信側ＬＳＩ４４の出力回路の入力端子に与える信号及び電源電圧を示し、図９（Ｂ）は伝送信号受信側ＬＳＩ４５の入力信号を示している。なお、ＶＤＥ、ＶＤＤ、ＶＳＳはダイ４６における電源電圧ＶＤＥ、ＶＤＤ、ＶＳＳである。
【００５５】
伝送信号波形品質劣化量２０を算出する場合には、伝送信号送信側ＬＳＩ４４の出力回路の入力端子に、図９（Ａ）に示すように、例えば、まず、Ｈレベル信号９４を印加する。このようにすると、例えば、図９（Ｂ）に示すように、電源ノイズの影響を受けたＨレベル信号９５を求めることができ、これにより、理想電源下でのＨレベル信号９６との差であるＨレベルにおける伝送信号波形品質劣化量ΔＶ５、ΔＶ６を求めることができる。
【００５６】
次に、同じく、伝送信号送信側ＬＳＩ４４の出力回路の入力端子に、図９（Ａ）に示すように、Ｌレベル信号９７を印加する。このようにすると、例えば、図９（Ｂ）に示すように、電源ノイズの影響を受けたＬレベル信号９８を求めることができ、これにより、理想電源下でのＬレベル信号９９との差であるＬレベルにおける伝送信号波形品質劣化量ΔＶ７、ΔＶ８を求めることができる。
【００５７】
図１０は伝送信号遅延変動量２１を算出する場合の手順を説明するための波形図である。図１０（Ａ）は伝送信号送信側ＬＳＩ４４の出力回路の入力端子に与える信号及び電源電圧を示し、図１０（Ｂ）は伝送信号受信側ＬＳＩ４５の入力信号を示している。
【００５８】
伝送信号遅延変動量２１を算出する場合には、伝送信号送信側ＬＳＩ４４の出力回路の入力端子に、図１０（Ａ）に示すように、例えば、立ち上がり遷移信号１００を与える。このようにすると、例えば、図１０（Ｂ）に示すように、伝送信号受信側ＬＳＩ４５の入力信号として、電源ノイズの影響を受けた立ち上がり遷移信号１０１を求めることができ、これにより、理想電源下での立ち上がり遷移信号１０２との時間差、すなわち、伝送信号遅延変動量ΔＴを求めることができる。伝送信号送信側ＬＳＩ４４の出力回路の入力端子に立ち下がり遷移信号を与えるようにしても良い。
【００５９】
図１１は伝送信号遅延変動量の最悪値を算出する場合の手順を説明するための波形図である。伝送信号遅延変動量の最悪値を算出する場合には、伝送信号送信側ＬＳＩ４４の出力回路の入力端子に与える立ち上がり遷移信号１００の遷移タイミングを、電源ノイズ波形の変動周期よりも十分に短い時間でスイープ（sweep）させることで、伝送信号遅延変動量の最悪値を求めることができる。
【００６０】
図１２は本発明の伝送信号波形解析方法の一実施形態を実施するためのコンピュータの概念図である。図１２中、２００はＣＰＵ（中央処理装置）、２０１はＣＰＵ２００が使用するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、２０２は入力手段、２０３は表示手段、２０４はＨＤＤ（ハードディスク装置）であり、２０５は伝送信号波形解析プログラムである。
【００６１】
なお、ＨＤＤ２０４は、伝送信号波形解析プログラム２０５のほかに、ＤＩＥレイアウト情報１０、ＰＫＧレイアウト情報１１、ＰＣＢレイアウト情報１２、電源ノイズ解析用ＤＩＥモデル１３、電源ノイズ解析用ＰＫＧモデル１４、電源ノイズ解析用ＰＣＢモデル１５、ＤＩＥ部電源ノイズ波形１６、ＰＫＧ部電源ノイズ波形１７、ＰＣＢ部電源ノイズ波形１８、伝送信号波形解析用モデル１９、伝送信号波形品質劣化量２０、伝送信号遅延変動量２１等の保存にも使用される。
【００６２】
伝送信号波形解析プログラム２０５において、２０６は電源ノイズ解析用ＤＩＥモデル作成プログラム、２０７は電源ノイズ解析用ＰＫＧモデル作成プログラム、２０８は電源ノイズ解析用ＰＣＢモデル作成プログラム、２０９は回路解析シミュレータ（回路解析プログラム）、２１０は伝送信号波形解析用モデル作成プログラムである。
【００６３】
電源ノイズ解析用ＤＩＥモデル作成プログラム２０６は、ＤＩＥレイアウト情報１０を用いて電源ノイズ解析用ＤＩＥモデル１３を作成するためのプログラムであり、この電源ノイズ解析用ＤＩＥモデル作成プログラム２０６を用いて、ＣＰＵ２００を電源ノイズ解析用ＤＩＥモデル作成手段として機能させることにより、ステップＰ１を実行することができる。
【００６４】
電源ノイズ解析用ＰＫＧモデル作成プログラム２０７は、ＰＫＧレイアウト情報１１を用いて電源ノイズ解析用ＰＫＧモデル１４を作成するためのプログラムであり、この電源ノイズ解析用ＰＫＧモデル作成プログラム２０７を用いて、ＣＰＵ２００を電源ノイズ解析用ＰＫＧモデル作成手段として機能させることにより、ステップＰ２を実行することができる。
【００６５】
電源ノイズ解析用ＰＣＢモデル作成プログラム２０８は、ＰＣＢレイアウト情報１２を用いて電源ノイズ解析用ＰＣＢモデル１５を作成するためのプログラムであり、この電源ノイズ解析用ＰＣＢモデル作成プログラム２０８を用いて、ＣＰＵ２００を電源ノイズ解析用ＰＣＢモデル作成手段として機能させることにより、ステップＰ３を実行することができる。
【００６６】
回路解析シミュレータ２０９は、電源ノイズ解析用ＤＩＥモデル１３と、電源ノイズ解析用ＰＫＧモデル１４と、電源ノイズ解析用ＰＣＢモデル１５のそれぞれについて回路解析シミュレーションを行い、ＤＩＥ部電源ノイズ波形１６と、ＰＫＧ部電源ノイズ波形１７と、ＰＣＢ部電源ノイズ波形１８を求めるためと、伝送信号波形解析用モデル１９について回路解析シミュレーションを行い、伝送信号波形品質劣化量２０と伝送信号遅延変動量２１を求めるためのプログラムである。
【００６７】
この回路解析シミュレータ２０９を用いて、ＣＰＵ２００を電源ノイズ波形算出手段として機能させることにより、ステップＰ４を実行することができ、また、ＣＰＵ２００を伝送信号波形品質劣化量算出手段及び伝送信号遅延変動量算出手段として機能させることにより、ステップＱ２を実行することができる。
【００６８】
伝送信号波形解析用モデル作成プログラム２１０は、ＤＩＥレイアウト情報１０と、ＰＫＧレイアウト情報１１と、ＰＣＢレイアウト情報１２から、着目信号と電源ノイズの流入経路のみをモデル化した伝送信号波形解析用モデル１９を作成するためのプログラムであり、この伝送信号波形解析用モデル作成プログラム２１０を用いて、ＣＰＵ２００を伝送信号波形解析用モデル作成手段として機能させることにより、ステップＱ１を実行することができる。
【００６９】
すなわち、本発明の伝送信号波形解析方法の一実施形態では、ＣＰＵ２００は、電源ノイズ解析工程Ｓ１では電源ノイズ解析手段として機能し、伝送信号波形解析工程Ｓ２では伝送信号波形解析手段として機能することになる。
【００７０】
以上のように、本発明の伝送信号波形解析方法の一実施形態においては、全工程を電源ノイズ解析工程Ｓ１と伝送信号波形解析工程Ｓ２に分け、電源ノイズ解析工程Ｓ１では、ＤＩＥレイアウト情報１０とＰＫＧレイアウト情報１１とＰＣＢレイアウト情報１２を用いて、ＤＩＥ部電源ノイズ波形１６とＰＫＧ部電源ノイズ波形１７とＰＣＢ部電源ノイズ波形１８を算出するとしている。
【００７１】
そして、伝送信号波形解析工程Ｓ２では、ＤＩＥレイアウト情報１０とＰＫＧレイアウト情報１１とＰＣＢレイアウト情報１２から、着目信号と着目信号への電源ノイズの流入経路のみをモデル化した伝送信号波形解析用モデル１９を作成し、この伝送信号波形解析用モデル１９にＤＩＥ部電源ノイズ波形１６とＰＫＧ部電源ノイズ波形１７とＰＣＢ部電源ノイズ波形１８を挿入して回路解析シミュレータによる回路解析シミュレーションを行い、伝送信号波形品質劣化量２０と、伝送信号遅延変動量２１を算出するとしている。
【００７２】
このように、本発明の伝送信号波形解析方法の一実施形態によれば、着目信号と着目信号への電源ノイズの流入経路のみをモデル化した伝送信号波形解析用モデル１９にＤＩＥ部電源ノイズ波形１６とＰＫＧ部電源ノイズ波形１７とＰＣＢ部電源ノイズ波形１８を挿入して回路解析シミュレーションを行うとしているので、設計対象回路のモデルの規模を小さくすることができる。
【００７３】
したがって、従来例のようにＬＳＩのダイ、パッケージ、プリント基板各部の電源構造とＬＳＩ間伝送信号の構造を一体としてモデル化して伝送信号波形解析を行う場合と異なり、ＬＳＩ内部で発生する電源ノイズがＬＳＩ間伝送信号に与える影響の解析を短時間かつ高精度に行うことができる。この結果、解析ベースで回路の正常動作を保障することができ、設計容易性の高い設計規約を使用することができる。
【００７４】
ここで、本発明を整理すると、本発明には、少なくとも、以下の伝送信号波形解析方法及び伝送信号波形解析プログラムが含まれる。
【００７５】
（付記１）プリント基板上の半導体装置から出力されて前記プリント基板上を伝送する伝送信号の波形解析を行う伝送信号波形解析方法であって、電源ノイズ波形をシミュレーションにより抽出する電源ノイズ解析工程と、着目信号及び電源ノイズ流入経路のみをモデル化した伝送信号波形解析用モデルに前記電源ノイズ波形を挿入してシミュレーションにより伝送信号波形解析を行う伝送信号波形解析工程を含むことを特徴とする伝送信号波形解析方法。
【００７６】
（付記２）前記電源ノイズ解析工程は、前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部のレイアウト情報から前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部の電源ノイズ解析用モデルを作成する工程と、前記電源ノイズ解析用モデルから前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部の電源ノイズ波形を抽出する工程を含むことを特徴とする付記１記載の伝送信号波形解析方法。
【００７７】
（付記３）前記伝送信号波形解析工程は、前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部のレイアウト情報から前記伝送信号波形解析用モデルを作成する工程を含むことを特徴とする付記１又は２記載の伝送信号波形解析方法。
【００７８】
（付記４）前記伝送信号波形解析工程での伝送信号波形解析は、伝送信号波形品質劣化量を算出するものであることを特徴とする付記１、２又は３記載の伝送信号波形解析方法。
【００７９】
（付記５）前記伝送信号波形解析工程での伝送信号波形解析は、伝送信号遅延変動量を算出するものであることを特徴とする付記１、２又は３記載の伝送信号波形解析方法。
【００８０】
（付記６）前記半導体装置の出力回路に対する入力信号の遷移タイミングを電源ノイズ波形に対してスイープさせて複数回の解析を実行することにより、前記伝送信号遅延変動量の最悪値を算出する工程を含むことを特徴とする付記５記載の伝送信号波形解析方法。
【００８１】
（付記７）プリント基板上の半導体装置から出力されて前記プリント基板上を伝送する伝送信号の波形解析をコンピュータに実行させる伝送信号波形解析プログラムであって、電源ノイズ波形を抽出する電源ノイズ解析工程と、着目信号及び電源ノイズ流入経路のみをモデル化した伝送信号波形解析用モデルに前記電源ノイズ波形を挿入して伝送信号波形解析を行う伝送信号波形解析工程を前記コンピュータに実行させることを特徴とする伝送信号波形解析プログラム。
【００８２】
（付記８）前記電源ノイズ解析工程は、前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部のレイアウト情報から前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部の電源ノイズ解析用モデルを作成する工程と、前記電源ノイズ解析用モデルから前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部の電源ノイズ波形を抽出する工程を含むことを特徴とする付記７記載の伝送信号波形解析プログラム。
【００８３】
（付記９）前記伝送信号波形解析工程は、前記半導体装置のダイ、前記半導体装置のパッケージ、前記プリント基板各部のレイアウト情報から前記伝送信号波形解析用モデルを作成する工程を含むことを特徴とする付記７又は８記載の伝送信号波形解析プログラム。
【００８４】
（付記１０）前記伝送信号波形解析工程での伝送信号波形解析は、伝送信号波形品質劣化量を算出するものであることを特徴とする付記７、８又は９記載の伝送信号波形解析プログラム。
【００８５】
（付記１１）前記伝送信号波形解析工程での伝送信号波形解析は、伝送信号遅延変動量を算出するものであることを特徴とする付記７、８又は９記載の伝送信号波形解析プログラム。
【００８６】
（付記１２）前記半導体装置の出力回路に対する入力信号の遷移タイミングを電源ノイズ波形に対してスイープさせて複数回の解析を実行することにより、前記伝送信号遅延変動量の最悪値を算出させることを特徴とする付記１１記載の伝送信号波形解析プログラム。
【図面の簡単な説明】
【００８７】
【図１】本発明の伝送信号波形解析方法の一実施形態を示す流れ図である。
【図２】本発明の伝送信号波形解析方法の一実施形態で算出する伝送信号波形品質劣化量を説明するための波形図である。
【図３】本発明の伝送信号波形解析方法の一実施形態で算出する伝送信号遅延変動量を説明するための波形図である。
【図４】伝送信号波形解析対象のＬＳＩ搭載プリント基板と電源ノイズ解析用モデルの概念図である。
【図５】本発明の伝送信号波形解析方法の一実施形態で作成する電源ノイズ解析用ＤＩＥモデルを説明するための図である。
【図６】本発明の伝送信号波形解析方法の一実施形態で作成する電源ノイズ解析用ＰＫＧモデルを説明するための図である。
【図７】本発明の伝送信号波形解析方法の一実施形態で作成する電源ノイズ解析用ＰＣＢモデルを説明するための図である。
【図８】本発明の伝送信号波形解析方法の一実施形態で作成する伝送信号波形解析用モデルを説明するための図である。
【図９】本発明の伝送信号波形解析方法の一実施形態で伝送信号波形品質劣化量を算出する場合の手順を説明するための波形図である。
【図１０】本発明の伝送信号波形解析方法の一実施形態で伝送信号遅延変動量を算出する場合の手順を説明するための波形図である。
【図１１】本発明の伝送信号波形解析方法の一実施形態で伝送信号遅延変動量の最悪値を算出する場合の手順を説明するための波形図である。
【図１２】本発明の伝送信号波形解析方法の一実施形態を実施するためのコンピュータの概念図である。
【符号の説明】
【００８８】
１０…ＤＩＥレイアウト情報
１１…ＰＫＧレイアウト情報
１２…ＰＣＢレイアウト情報
１３…電源ノイズ解析用ＤＩＥモデル
１４…電源ノイズ解析用ＰＫＧモデル
１５…電源ノイズ解析用ＰＣＢモデル
１６…ＤＩＥ部電源ノイズ波形
１７…ＰＫＧ部電源ノイズ波形
１８…ＰＣＢ部電源ノイズ波形
１９…伝送信号波形解析用モデル
２０…伝送信号波形品質劣化量情報
２１…伝送信号遅延変動量
２００…ＣＰＵ
２０１…ＤＲＡＭ
２０２…入力手段
２０３…表示手段
２０４…ＨＤＤ
２０５…伝送信号波形解析プログラム
２０６…電源ノイズ解析用ＤＩＥモデル作成プログラム
２０７…電源ノイズ解析用ＰＫＧモデル作成プログラム
２０８…電源ノイズ解析用ＰＣＢモデル作成プログラム
２０９…回路解析シミュレータ（回路解析プログラム）
２１０…伝送信号波形解析用モデル作成プログラム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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