(57)【要約】【課題】ＣＭＰ法を用いた平坦化のための研磨工程において、ダイシング部に近いチップ内部の配線パターンに生じるディッシングを防止すると共に、コンタミネーションの問題を生じさせることのない半導体装置を提供する。【解決手段】  基板上に複数の半導体素子が形成された半導体装置１００であって、個々の前記半導体素子を切り出す際に被切断域となるダイシングラインＤＣが含まれたダイシング部ＤＬが、半導体素子の形成されたチップ領域ＣＨの境界に沿って設けたリング状のダミーパターン１５，１６を有しており、ダミーパターン１５，１６を、隣接する半導体素子のダミーパターンにより、ダイシングラインＤＣを形成するように配置した。【選択図】  図１
2006269602.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の半導体素子が形成された半導体装置であって、
個々の前記半導体素子を切り出す際に被切断域となるダイシングラインが含まれたダイシング部が、前記半導体素子の形成されたチップ領域の境界に沿って設けたリング状のダミーパターンを有し、
前記ダミーパターンは、隣接する半導体素子のダミーパターンにより、前記ダイシングラインを形成するように配置されていることを特徴とする半導体装置。
【請求項２】
前記ダミーパターンが、前記ダイシング部の長手方向に分割されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミーパターンが、前記ダイシング部の幅方向に分割されてなることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体素子が多層配線構造を有し、前記ダミーパターンが、前記多層配線構造の各配線層のそれぞれに形成されていることを特徴とする請求項１〜請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記ダミーパターンが、前記ダイシング部の幅方向に切り欠いて形成されたマーク領域を有することを特徴とする請求項１〜請求項４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミーパターンを有する半導体装置に関し、特にＣＭＰ（ケミカル  メカニカル  ポリッシング）法を用いて製造された半導体装置に関する。
【背景技術】
【０００２】
半導体プロセスにおいては、平坦化工程にＣＭＰ法が利用されている。このＣＭＰ法は、ＣＭＰを行う層の下層のパターンによって研磨特性が変動し、ディッシング（パターン隅削れ）が発生することがある。ディッシィングとは、配線層上の絶縁膜等の研磨特性が表面下層となる配線層の密度（配線密度）に応じて変動して、下層に配線層が存在しないような配線密度が低い領域の方が、下層に配線が存在する配線密度の高い領域よりも絶縁膜の研磨量が多くなる現象である。ディッシィングが発生すると、過研磨部分の下層パターンまで研磨されることになる。即ち、研磨の進行に伴って配線密度の低い領域上の絶縁膜の表面が過剰に研磨されてしまい、その結果、下層の配線層まで研磨が及び、配線層にパターン劣化を生じさせることになる。
そのため、一般的に、下層パターンと同一材料のダミーパターンを設けて、ディッシングの発生を避けることが行われている。特にダイシング部には下層パターンがないので、ディッシングの問題が生じやすい。ここで、ダイシング部とは、半導体素子の形成されたチップ領域同士の間に形成され、素子切断用のカッターの幅を表すダイシングラインを含む領域である。
【０００３】
従来のディッシングの発生を防止する技術には例えば次のようなものがある。
半導体チップの周縁部において、ダミーパターンの内縁、ダイシング部の外縁、及び任意の２本の平行線から構成される平面領域を設定して、その平面領域の全面積に対するダミーパターンの面積が５０％以上を占めるように構成することが特許文献１記載に記載されている。
また、半導体基板のダイシングライン上、又は実チップ上において、マーク部の周囲に連続して一体に敷き詰められたダミーパターンを有する構成が特許文献２に記載されている。
さらに、チップ内領域内に正方形からなるダミーパターンを配置し、スクライブ領域内には矩形のダミーパターンを配置する構成が特許文献３に記載されている。
【０００４】
【特許文献１】特開２００２−２０８６７６号公報
【特許文献２】特開２０００−３４０５２９号公報
【特許文献３】特開２００４−２３５３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記いずれの方法においても、ダイシングにより切除される領域にダミーパターン又はアライメントマークとなるパターンが形成されているため、ダイシング工程時において各半導体素子をカッターにより切り離す際に、切り屑の中から次工程にて悪影響を及ぼしかねない導電性の配線材料等がパーティクル（ゴミ）となって発生するといった、コンタミネーションの問題が生じる不利があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、ＣＭＰ法を用いた平坦化のための研磨工程において、ダイシング部に近いチップ内部の配線パターンに生じるディッシングを防止すると共に、コンタミネーションの問題を生じさせることのない半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明に係る上記目的は、下記構成により達成される。
（１）  基板上に複数の半導体素子が形成された半導体装置であって、個々の前記半導体素子を切り出す際に被切断域となるダイシングラインが含まれたダイシング部が、前記半導体素子の形成されたチップ領域の境界に沿って設けたリング状のダミーパターンを有し、前記ダミーパターンは、隣接する半導体素子のダミーパターンにより、前記ダイシングラインを形成するように配置されていることを特徴とする半導体装置。
【０００８】
この半導体装置によれば、ダイシング部にチップ領域の境界に沿ってリング状にダミーパターンを形成することにより、ＣＭＰ法を用いた平坦化のための研磨工程において、ダイシング部に近いチップ内部の配線パターンに生じるディッシングの発生を防止できる。また、ダイシングラインにはダミーパターン等のパターンが形成されていないので、コンタミネーションの問題を解消することができる。
【０００９】
（２）  前記ダミーパターンが、前記ダイシング部の長手方向に分割されてなることを特徴とする（１）記載の半導体装置。
【００１０】
この半導体装置によれば、ダミーパターンをダイシング部の長手方向に分割することで、ダミーパターンの一部がカッターにより切除された場合に、分割された小パターンだけが剥がされることで済み、コンタミネーションの問題を小さく抑えることができる。
【００１１】
（３）  前記ダミーパターンが、前記ダイシング部の幅方向に分割されてなることを特徴とする（２）記載の半導体装置。
【００１２】
この半導体装置によれば、ダミーパターンをダイシング部の幅方向に分割することで、ダミーパターンが細分化され、その一部がカッターにより切除された場合に、コンタミネーションの問題をより小さく抑えることができる。
【００１３】
（４）  前記半導体素子が多層配線構造を有し、前記ダミーパターンが、前記多層配線構造の各配線層のそれぞれに形成されていることを特徴とする（１）〜（３）のいずれか１項記載の半導体装置。
【００１４】
この半導体装置によれば、ダミーパターンが多層配線構造の各配線層のそれぞれに形成されることで、層毎に実施されるＣＭＰ法を用いた平坦化のための研磨工程において、ダイシング部に近いチップ内部の配線パターンに生じるディッシングの発生を、層毎に確実に防止することができる。
【００１５】
（５）  前記ダミーパターンが、前記ダイシング部の幅方向に切り欠いて形成されたマーク領域を有することを特徴とする（１）〜（４）のいずれか１項記載の半導体装置。
【００１６】
この半導体装置によれば、ダミーパターンが、ダイシング部の幅方向に切り欠いて形成されたマーク領域を有することで、アライメント用のマークを、カッターによる切除領域に別途に膜形成等することなく形成できる。
【発明の効果】
【００１７】
本発明に係る半導体装置によれば、半導体装置のＣＭＰ法を用いた平坦化を目的とする工程において、基板のダイシング部の半導体素子の形成されたチップ領域との境界に沿って、このチップ領域の外周を囲んでダミーパターンをリング状の配置することにより、ＣＭＰ法の研磨時に発生するディッシングを防止しつつ、ダイシング工程時において各半導体チップをカッターにより切り離す際に、パーティクルの発生が防止でき、コンタミネーションの問題を生じない構成にできる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体装置の好適な実施の形態について、図面を参照して詳細に説明する。
図１は本発明に係る半導体装置の第１の実施形態を示す説明図であり、（ａ）は半導体基板表面におけるダイシング部を拡大した概略平面図、（ｂ）は（ａ）に示したＡ−Ａ線における概略断面図である。
図１（ａ），（ｂ）に示すように、本実施形態の半導体装置１００は、ダイシング部ＤＬが、ダイシング時にカッターで切除される被切除領域（ダイシングライン）ＤＣを中心に、この被切除領域ＤＣを挟んでダミー配線配置領域ＤＤが両脇側に設けられ、さらにその外側に、半導体素子の形成されたチップ領域ＣＨがダイシング部ＤＬを挟むような構成となっている。また、チップ領域ＣＨにはチップ内配線パターン１１を示してある。ダイシング部ＤＬにはマーク領域１３を配置してあり、ダミー配線配置領域ＤＤにはチップ内配線パターン１１と同一配線層にダミーパターン１５，１６を配置している。
【００１９】
本実施形態の半導体装置１００は、図中のダイシング部にカッターで分離される被切除領域ＤＣがカッターの幅サイズ（例えば約３０μｍ）となっており、仮にダイシング部ＤＬの幅を１００μｍとすると、ダミー配線配置領域ＤＤの幅としては、それぞれ３５μｍに設定される。この被切除領域ＤＣは、ダイシング部ＤＬの長手方向に連続して設けられ、その領域内にはダミーパターン等のパターンが形成されていない領域となっている。このように、ダミーパターン１５，１６はダイシングラインを形成するように配置されており、この場合は、ダミーパターン１５，１６の内側のライン１５ａ，１６ａがダイシングラインの位置を規定している。従って、ダイシングラインのアライメント時には、このダミーパターン１５，１６を利用して、高精度に行うことができる。
【００２０】
また、マーク領域１３はダミーパターンが配置されない領域として設定され、目視やカメラ等による自動認識で読み取られる。なお、ダミーパターン１５，１６と、チップ内配線パターン１１は同一の配線層であり、同一の材料で形成されている。これらの配線層の材料としては、半導体装置においてはアルミニウムや銅が一般的であるが、高濃度ドープの多結晶シリコン膜を用いてもよい。ここで、半導体チップ領域ＣＨの上部には、素子被切除領域のＬＯＣＯＳ層３１が形成され、ダミーパターン１５，１６は、このＬＯＣＯＳ層３１の上に形成されている。
【００２１】
ダミーパターン１５，１６の配置は、チップ領域ＣＨを取り囲むようなリング形状とし、ダイシング部ＤＬにおけるチップ領域ＣＨとの境界に沿って設けている。これによりダイシング部ＤＬに近いチップ領域ＣＨ内部に形成される第１チップ内配線パターン１１に対し、配線層の上に形成される層間絶縁膜をＣＭＰ法で研磨、平坦化する工程において、ディッシングの発生を防止することができる。
また、カッターによる被切除領域ＤＣに、ダミーパターン１５，１６やアライメントマーク等を形成しないことで、配線屑等の異物の発生を防止でき、ダイシング時に発生しうるパーティクルの問題を回避することができる。
【００２２】
また、ダイシング部ＤＬの両脇側の隣接するチップ領域ＣＨの境界に一対設けられたダミーパターン１５，１６が、ダイシング部ＤＬの幅方向外側に切り欠いてマーク領域１３を形成することにより、アライメント用のマークを、カッターによる切除領域に別途に膜形成等することなく設けることができる。そして、ダミーパターン１５，１６の切り欠きが、上方の膜を引き込むことがない程度に小さく形成されることで、ＣＭＰ法による研磨、平坦化工程におけるディッシングの発生防止効果も発揮できる。
【００２３】
（第２の実施形態）
図２は、本発明に係る半導体装置の第２の実施形態を示す説明図であり、半導体基板表面におけるダイシング部を拡大した概略平面図である。なお、図１と共通する部位に対しては同一の符号を付与することで、その説明は省略或いは簡略化するものとする。
図２に示すように、本実施形態の半導体装置２００は、ダイシング部ＤＬ、被切除領域ＤＣ、ダミー配線配置領域ＤＤ、チップ領域ＣＨ、チップ内配線パターン１１が前述と同様に配置されており、ダミー配線配置領域ＤＤにはダミーパターン１８，１９が、ダンシングライン部ＤＬの長手方向に対して所定の間隔に分割され、複数の小パターン１８ａ，１９ａとして配置されている。
【００２４】
ダミーパターン１８，１９の配置については、上記の第１実施形態と同様に、チップ領域ＣＨを取り囲むようなリング形状とし、チップ領域ＣＨとの境界に沿って設けている。これにより、配線層の上に形成される層間絶縁膜をＣＭＰ法で研磨、平坦化する工程において、ディッシングの発生を防止することができる。
また、ダミーパターン１８，１９をそれぞれ所定の間隔に分割して、複数の小パターン１８ａ，１９ａを形成することで、仮にダミーパターンの一部がカッターにより切除されても、その影響を最小限に抑えることができる。つまり、ダミーパターンのうち、切除される領域内の小パターンだけが剥がれることで済み、切除領域外のダミーパターンが下地から余分に引き剥がされることはない。
【００２５】
（第３の実施形態）
図３は、本発明に係る半導体装置の第３の実施形態を示す説明図であり、半導体基板表面におけるダイシング部を拡大した概略平面図である。
図３に示すように、本実施形態の半導体装置３００は、ダイシング部ＤＬ、被切除領域ＤＣ、ダミー配線配置領域ＤＤ、チップ領域ＣＨ、チップ内配線パターン１１が前述と同様に配置されており、ダミー配線配置領域ＤＤにはダミーパターン２１，２２が、ダイシング部ＤＬの長手方向及び幅方向に対して、それぞれ所定の間隔に分割され、複数の小パターン２１ａ，２２ａとして配置されている。各小パターン２１ａ，２２ａは、好ましくは正方形のパターンが島状に配置されたものがよいが、正方形に限らず、長方形や円形等であってもよい。また、図３には、図中縦方向に島状の小パターンが３列に整然と配置されているが、このような配列に限らず、例えば、中間列となる２列目の小パターンの位相を列方向にずらして、各小パターンを千鳥状に配置することでもよい。さらに、ダミー配線配置領域ＤＤと島状の小パターンとでＡＮＤ処理し、その結果を反転させた格子状のダミーパターンを配置してもよい。その場合には、小パターンが細かな線幅のパターンとなるため、仮にカッターで切除されても、小パターンが下地から引き剥がされる前に切断され、上記同様のパーティクルの問題もなくなる。
【００２６】
（第４の実施形態）
図４は、本発明に係る半導体装置の第４の実施形態を示す説明図であり、図４（ａ）は半導体基板表面におけるダイシング部を拡大した概略平面図、図４（ｂ）は（ａ）に示したＢ−Ｂ線における概略断面図である。
本実施形態の半導体装置４００は、平面視上は第１実施形態と同様であるが、配線層が複数層の構造（ここでは一例として２層配線構造）とされており、前述した１層配線構造における配線層（第１配線層）３３との間に層間絶縁膜３５を介して第２配線層３７を形成している。さらに第２配線層３７の表面には層間絶縁膜３９が形成される。いずれの層間絶縁膜３５，３９もＣＭＰ法により研磨、平坦化されるものである。
【００２７】
本半導体装置４００は、チップ領域ＣＨには、第１チップ内配線パターン２３と、層間絶縁膜を介して第２チップ内配線パターン２４を配置し、ダイシング部ＤＬには、マーク領域１３を配置し、ダミー配線配置領域ＤＤには、第１配線層のダミーパターン２５，２７と第２配線層のダミーパターン２６，２８を配置している。
【００２８】
本構成によれば、半導体装置４００が多層配線構造であっても、各配線層においてそれぞれ、ダミーパターン２５，２６，２７，２８が、ダイシング部ＤＬのチップ領域ＣＨとの境界に沿って設けられ、チップ領域ＣＨを取り囲むようなリング形状とすることにより、各配線層の上に形成される層間絶縁膜をそれぞれＣＭＰ法で研磨、平坦化する工程において、ディッシングの発生を層毎に確実に防止することができる。
【００２９】
そして、本実施形態では２層配線構造を一例として説明しているが、さらに絶縁膜を積層して第３の配線層、さらに絶縁膜層を積層して第４の配線層を用いる多層配線プロセスにも本発明による構成を適用することができる。
【００３０】
また、ダミーパターンの形状は、第２実施形態及び第３実施形態で説明したものを用いてよく、更に第１配線層のダミーパターン２５，２７と第２配線層のダミーパターン２６，２８とを別々の形状として配置してもよい。何れの場合であっても、ダイシング部ＤＬに近いチップ領域ＣＨの内部に形成される第１チップ内配線パターン２３及び第２チップ内配線パターン２４に対して、各配線層の上に形成される絶縁膜をＣＭＰ法で研磨、平坦化する工程において、ディッシングの発生を防止できる。また、カッターで分離される被切除領域ＤＣにダミーパターン２５，２６，２７，２８を形成しないことで、ダイシング工程時に発生しうるパーティクルの問題も回避することができる。
【００３１】
以上説明した本発明に係る半導体装置は、製造工程にＣＭＰ法を用いるものであれば他の薄膜構造体等の対象物にも転用が可能であり、特に半導体装置に限定されることはない。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体装置の第１の実施形態を示す説明図であり、（ａ）は半導体基板表面におけるダイシング部を拡大した概略平面図、（ｂ）は（ａ）に示したＡ−Ａ線における概略断面図である
【図２】本発明に係る半導体装置の第２の実施形態を示す説明図であり、半導体基板表面におけるダイシング部を拡大した概略平面図である
【図３】本発明に係る半導体装置の第３の実施形態を示す説明図であり、半導体基板表面におけるダイシング部を拡大した概略平面図である。
【図４】本発明に係る半導体装置の第４の実施形態を示す説明図であり、（ａ）は半導体基板表面におけるダイシング部を拡大した概略平面図、（ｂ）は（ａ）に示したＢ−Ｂ線における概略断面図である。
【符号の説明】
【００３３】
１１  チップ内配線パターン
１３  マーク領域
１５，１６  ダミーパターン
１８，１９  ダミーパターン
１８ａ，１９ａ  小パターン
２１，２２  ダミーパターン
２１ａ，２２ａ  小パターン
２３，２４  チップ内配線パターン
２５，２６，２７，２８      ダミーパターン
１００  半導体装置
２００  半導体装置
３００  半導体装置
４００  半導体装置
ＣＨ  チップ領域
ＤＣ  被切除領域
ＤＤ  ダミー配線配置領域
ＤＬ  ダイシング部
【図１】
2006269602.tif 000003
【図２】
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【図３】
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【図４】
2006269602.tif 000006