(57)【要約】【課題】所望の抵抗値を得ることができ、小型化が可能な増幅回路及びこれを用いたエレクトレットコンデンサマイクロフォンを提供する。【解決手段】増幅回路又はこれを用いたエレクトレットコンデンサマイクロフォンにおいて、インピーダンス変換素子（Ｊ−ＦＥＴ）１２と、インピーダンス変換素子１２の入力（ゲート電極）に接続され、入力をバイアスする高抵抗素子１３と、を有し、高抵抗素子１３２を、同じ半導体基板に形成されているＰチャネルＭＯＳトランジスタ１３１及びＮチャネルＭＯＳトランジスタ１３２を直列接続することにより構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
インピーダンス変換素子と、前記インピーダンス変換素子の入力に接続され、前記入力をバイアスする高抵抗素子と、を有し、
前記高抵抗素子が、同じ半導体基板に形成されているＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを直列接続することにより構成されてなること、
を特徴とする増幅回路。
【請求項２】
請求項１に記載の増幅回路であって、
前記ＰチャネルＭＯＳトランジスタは、Ｐ型半導体基板に形成された第１のＮウェルと、前記第１のＮウェルに形成されたソース電極（Ｐ＋）及びドレイン電極（Ｐ＋）と、前記ドレイン電極（Ｐ＋）及び前記ソース電極（Ｐ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなり、
前記ＮチャネルＭＯＳトランジスタは、前記Ｐ型半導体基板の、前記第１のＮウェルとは異なる領域に形成された第２のＮウェルと、前記第２のＮウェルに形成されたＰウェルと、前記Ｐウェルに形成されたドレイン電極（Ｎ＋）及びソース電極（Ｎ＋）と、前記ドレイン電極（Ｎ＋）及び前記ソース電極（Ｎ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなること
を特徴とする増幅回路。
【請求項３】
請求項１に記載の増幅回路であって、
前記ＰチャネルＭＯＳトランジスタは、Ｐ型半導体基板に形成されたＮウェルと、前記Ｎウェルに形成されたソース電極（Ｐ＋）及びドレイン電極（Ｐ＋）と、前記ドレイン電極（Ｐ＋）及び前記ソース電極（Ｐ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなり、
前記ＮチャネルＭＯＳトランジスタは、前記Ｐ型半導体基板に形成されたドレイン電極（Ｎ＋）及びソース電極（Ｎ＋）と、前記ドレイン電極（Ｎ＋）及び前記ソース電極（Ｎ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなること
を特徴とする増幅回路。
【請求項４】
請求項１に記載の増幅回路であって、
前記インピーダンス変換素子は、電解効果トランジスタ又はバイポーラトランジスタであることを特徴とする増幅回路。
【請求項５】
請求項１に記載の増幅回路であって、
前記インピーダンス変換素子が、前記高抵抗素子を構成している前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタが形成された半導体基板と同じ半導体基板に形成されてなること
を特徴とする増幅回路。
【請求項６】
請求項１に記載の増幅回路であって、
前記インピーダンス変換素子の前記入力に接続されるエレクトレットコンデンサを含むこと
を特徴とする増幅回路。
【請求項７】
インピーダンス変換素子と、前記インピーダンス変換素子の入力に接続され、前記入力をバイアスする高抵抗素子と、前記入力に接続されるエレクトレットコンデンサと、を有し、
前記高抵抗素子は、同じ半導体基板に形成されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを直列接続することにより構成されてなり、
前記ＰチャネルＭＯＳトランジスタは、Ｐ型半導体基板に形成された第１のＮウェルと、前記第１のＮウェルに形成されたソース電極（Ｐ＋）及びドレイン電極（Ｐ＋）と、前記ドレイン電極（Ｐ＋）及び前記ソース電極（Ｐ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなり、
前記ＮチャネルＭＯＳトランジスタは、前記Ｐ型半導体基板の、前記第１のＮウェルとは異なる領域に形成された第２のＮウェルと、前記第２のＮウェルに形成されたＰウェルと、前記Ｐウェルに形成されたドレイン電極（Ｎ＋）及びソース電極（Ｎ＋）と、前記ドレイン電極（Ｎ＋）及び前記ソース電極（Ｎ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなること
を特徴とするエレクトレットコンデンサマイクロフォン。
【請求項８】
インピーダンス変換素子と、前記インピーダンス変換素子の入力に接続され、前記入力をバイアスする高抵抗素子と、前記入力に接続されるエレクトレットコンデンサと、を有し、
前記高抵抗素子は、同じ半導体基板に形成されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを直列接続することにより構成されてなり、
前記ＰチャネルＭＯＳトランジスタは、Ｐ型半導体基板に形成されたＮウェルと、前記Ｎウェルに形成されたソース電極（Ｐ＋）及びドレイン電極（Ｐ＋）と、前記ドレイン電極（Ｐ＋）及び前記ソース電極（Ｐ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなり、
前記ＮチャネルＭＯＳトランジスタは、前記Ｐ型半導体基板に形成されたドレイン電極（Ｎ＋）及びソース電極（Ｎ＋）と、前記ドレイン電極（Ｎ＋）及び前記ソース電極（Ｎ＋）にゲート酸化膜を介して形成されるゲート電極と、によって構成されてなること
を特徴とするエレクトレットコンデンサマイクロフォン。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、増幅回路及びこれを用いたエレクトレットコンデンサマイクロフォンに関し、小型化が可能な増幅回路及びこれを用いたエレクトレットコンデンサマイクロフォンを提供するための技術に関する。
【背景技術】
【０００２】
近年、携帯電話機、ＩＣレコーダ、ＰＤＡ等の小型電子機器は、ますます小型化が進む傾向にあり、これらに内蔵されるエレクトレットコンデンサマイクロフォン（以下、ＥＣＭ(Electret Condenser Microphone)という）についても、より一層小型化することが求められるようになってきている（例えば、特許文献１を参照）。
【０００３】
図１０に一般的なＥＣＭ１の回路例を示している。同図において、エレクトレットコンデンサ１１は、導電性の振動板と固定電極とを対向させたものであり、これらのうちのいずれかに誘電体（エレクトレット）が設けられている。振動板又は固定電極のいずれかは、インピーダンス変換素子としての接合型電解効果トランジスタ（以下、Ｊ−ＦＥＴ１２という）のゲート電極（入力）に接続され、もう一方については接地されている。Ｊ−ＦＥＴ１２のドレイン電極は、負荷抵抗ＲＩ１４を介して駆動電圧Ｖｄｄに接続されており、一方、Ｊ−ＦＥＴ１２のソース電極は接地されている。
【０００４】
Ｊ−ＦＥＴ１２のゲート電極には、他端が接地されている高抵抗素子１３が接続されている。ここで、Ｊ−ＦＥＴ１２に入力されるノイズを低減し、かつ、上記高抵抗素子１３とエレクトレットコンデンサ１１とによって構成されるフィルタ回路が低域音声信号（１００Ｈｚ程度）をも通過させる特性となるようにするために、上記高抵抗素子１３の抵抗値は、数百Ｍ（メガ）〜数Ｇ（ギガ）Ωの値に設定される。
【０００５】
この回路のエレクトレットコンデンサ１１に音声が与えられると、振動板が振動し、これによりエレクトレットコンデンサ１１の静電容量が変化する。そしてこの静電容量の変化に対応する音声信号がＪ−ＦＥＴ１２のゲート電極に入力されて、J−ＦＥＴ１２のドレイン電極から上記音声信号に対応する交流電圧が出力される。
【特許文献１】特開２００３−２４３９４４号公報
【特許文献２】特開平１１−３１７９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記高抵抗素子１３を、例えばセラミックのような抵抗体によって構成した場合には、占有面積が大きくなり、ＥＣＭ１の小型化は困難となる。また、上記抵抗体で高抵抗を実現した場合、寄生容量の増大が問題となる。
【０００７】
一方、特許文献２では、逆向きに並列接続した１組のダイオードを接続することにより必要な抵抗値を得るようにしているが、一般にダイオードの抵抗値はプロセスによって変化するため、所望の抵抗値を得ることが難しい。
【０００８】
本発明はこのような背景に鑑みてなされたもので、歩留まりがよく量産性に優れるとともに小型化が可能な増幅回路及びこれを用いたエレクトレットコンデンサマイクロフォンを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明のうちの主たる発明は、増幅回路であって、インピーダンス変換素子と、前記インピーダンス変換素子の入力に接続され、前記入力をバイアスする高抵抗素子と、を有し、前記高抵抗素子が、同じ半導体基板に形成されているＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを直列接続することにより構成されてなることとする。
【００１０】
一般に、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを同じ半導体基板に形成した場合には、各ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきによる抵抗値の変化が少ない。従って、本発明のようにＥＣＭ等に用いられる増幅回路について、インピーダンス変換素子の入力をバイアスする高抵抗素子を、同じ半導体基板に形成されているＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを直列接続することにより構成することで、しきい値電圧Ｖｔｈのばらつきによる抵抗値の変化の少ない高抵抗素子を構成することができ、歩留まりがよく量産性に優れた増幅回路やＥＣＭを実現することができる。またＭＯＳトランジスタによって高抵抗素子を構成したことで、微細化や集積化が可能となり、小型の増幅回路やＥＣＭを実現することができる。
【発明の効果】
【００１１】
本発明によれば、歩留まりがよく量産性に優れるとともに小型化が可能な増幅回路及びこれを用いたエレクトレットコンデンサマイクロフォンを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態につき詳細に説明する。図１に本発明の一実施形態にかかる増幅回路を有するＥＣＭ１の回路構成を示している。同図において、エレクトレットコンデンサ１１は、導電性の振動板と固定電極とを対向させたものであり、これらのうちいずれかに誘電体（エレクトレット）が設けられている。振動板又は固定電極のいずれかは、インピーダンス変換素子としての接合型電解効果トランジスタ（以下、Ｊ−ＦＥＴ１２という）のゲート電極（入力）に接続されており、もう一方については接地されている。また、Ｊ−ＦＥＴ１２のドレイン電極は負荷抵抗ＲＩ１４を介して駆動電圧Ｖｄｄに接続されており、一方、Ｊ−ＦＥＴ１２のソース電極は接地されている。
【００１３】
Ｊ−ＦＥＴ１２のゲート電極には、Ｊ−ＦＥＴ１２のゲート電極をバイアスする高抵抗素子１３が接続されている。ここでこの高抵抗素子１３は、同じ半導体基板に形成されている２つのＭＯＳトランジスタ１３１，１３２を直列接続することによって構成されている。高抵抗素子１３を構成しているＭＯＳトランジスタ１３１，１３２のうちの一方は、ＰチャネルＭＯＳトランジスタであり、もう一方はＮチャネルＭＯＳトランジスタである。ＰチャネルＭＯＳトランジスタ１３１のソース電極は、Ｊ−ＦＥＴ１２のゲート電極に接続されている。また、ＰチャネルＭＯＳトランジスタ１３１のゲート電極は、ＰチャネルＭＯＳトランジスタ１３１のドレイン電極に接続されており、ＰチャネルＭＯＳトランジスタ１３１はダイオード接続されている。また、ＮチャネルＭＯＳトランジスタ１３２のゲート電極は、ＮチャネルＭＯＳトランジスタ１３２のドレイン電極に接続されており、ＮチャネルＭＯＳトランジスタ１３２はダイオード接続されている。そして、ＮチャネルＭＯＳトランジスタ１３２のゲート電極及びドレイン電極は、ＰチャネルＭＯＳトランジスタ１３１のゲート電極及びドレイン電極に接続されている。また、ＮチャネルＭＯＳトランジスタ１３２のソース電極は接地されている。
【００１４】
図２に高抵抗素子１３を構成しているＰチャネルＭＯＳトランジスタ１３１及びＮチャネルＭＯＳトランジスタ１３２が形成されているＰ型半導体基板２０１の断面模式図を示している。同図に示すように、ＰチャネルＭＯＳトランジスタ１３１は、Ｐ型半導体基板２０１に形成された第１のＮウェル２０２と、第１のＮウェル２０２に形成されたソース電極（Ｐ＋）２０３及びドレイン電極（Ｐ＋）２０４と、これらソース電極（Ｐ＋）２０３及びドレイン電極（Ｐ＋）２０４の双方に、図示しないゲート酸化膜を介して形成される、ポリシリコン（又はポリサイド）からなるゲート電極２０５と、を含んで構成されている。また、第１のＮウェル２０２には、ボディ電極（Ｎ＋）２０６が形成されている。
【００１５】
一方、ＮチャネルＭＯＳトランジスタ１３２は、第１のＮウェル２０２とは異なる領域に形成された第２のＮウェル２１１と、第２のＮウェル２１１に形成されたＰウェル２１２と、Ｐウェル２１２に形成されたドレイン電極（Ｎ＋）２１３及びソース電極（Ｎ＋）２１４と、これらドレイン電極（Ｎ＋）２１３及びソース電極（Ｎ＋）２１４にゲート酸化膜を介して形成される、ポリシリコン（又はポリサイド）からなるゲート電極２１５と、を含んで構成されている。なお、第２のＮウェル２１２には、駆動電圧Ｖｄｄが供給される電源電極（Ｎ＋）２１６が形成されている。また、Ｐウェル２１２にはボディ電極（Ｐ＋）２１７が形成されている。
【００１６】
また、図２に示しているように、ＰチャネルＭＯＳトランジスタ１３１のソース電極（Ｐ＋）２０３及びボディ電極（Ｎ＋）２０６は、Ｊ−ＦＥＴ１２のゲート電極に接続されている。また、ＰチャネルＭＯＳトランジスタ１３１のゲート電極２０５及びドレイン電極（Ｐ＋）２０４は、ＮチャネルＭＯＳトランジスタ１３２のドレイン電極（Ｎ＋）２１３及びゲート電極２１５と接続されている。ＮチャネルＭＯＳトランジスタ１３２のソース電極（Ｎ＋）２１４及びボディ電極（Ｐ＋）２１７は、接地されている。なお、Ｐ型半導体基板２０１の、第１のＮウェル２０２及び第２のＮウェル２１１の外側には、アース電極（Ｐ＋）２１８が形成されていて、このアース電極（Ｐ＋）２１８は接地されている。
【００１７】
以上のように、高抵抗素子１３は、同じ半導体基板上に形成された種類の異なるＰチャネルＭＯＳトランジスタ１３１とＮチャネルＭＯＳトランジスタ１３２を直列接続することによって構成されている。ここでこのような構成からなる高抵抗素子１３は、抵抗値のばらつきが少ないという特徴を有する。そこで次に、高抵抗素子１３がこのような性質を有する仕組みについて説明する。
【００１８】
一般に、ＭＯＳトランジスタをダイオード接続して用いた場合、その抵抗値には製造ばらつきが生じる。ここでこの抵抗値のばらつきは、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきに起因して生じる。そこでしきい値電圧Ｖｔｈのばらつきのタイプの違いによる抵抗値の違いを検証すべく、しきい値電圧Ｖｔｈが異なる３つのＮチャネルＭＯＳトランジスタを用い、夫々につき図３に示す回路を構成した場合について、ＶＤＳ−Ｉｄ特性をシミュレーションにより求めた。なお、このシミュレーションでは、ＮチャネルＭＯＳトランジスタのゲート電圧ＶＧＳは５０ｍＶに固定し、ＶＤＳを０Ｖから１００ｍＶに変化させてドレイン電流Ｉｄの変化を求めた。
【００１９】
シミュレーションの結果を図４Ａ乃至図４Ｃ示す。図４Ａは、しきい値電圧Ｖｔｈが３８６ｍＶである場合（以下、この場合をばらつきのタイプが「Ｔｙｐｉｃａｌ」（規定値）であるという）であり、図４Ｂは、しきい値電圧Ｖｔｈを２８０ｍＶとした場合（以下、この場合をばらつきのタイプが「Ｆａｓｔ」（抵抗値小）であるという）であり、図４Ｃは、しきい値電圧Ｖｔｈを４９１ｍＶとした場合（以下、この場合をばらつきのタイプが「Ｓｌｏｗ」（抵抗値大）であるという）である。各図に示すＶＤＳ−Ｉｄ曲線上の各点における接線の傾きの逆数が、各ＭＯＳトランジスタの抵抗値に相当する。上述したように、ＶＧＳは５０ｍＶとしているので、バイアス条件はＶＤＳが５０ｍＶの時にＮチャネルＭＯＳトランジスタをダイオード接続した時と同じになる。図４Ａ乃至図４Ｃの各図中、一点鎖線で示す直線は、ＶＤＳが５０ｍＶの場合に相当し、これら各直線の逆数はダイオード接続時における抵抗値に相当する。
【００２０】
一方、図５に示す回路を構成し、一つのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈの違いによる抵抗値の違いをシミュレーションによって求めた。なお、このシミュレーションにおいて、ドレイン−ソース間電圧ＶＤＳは５０ｍＶに固定した。またＮチャネルＭＯＳトランジスタのゲート幅を１．５μｍ、ゲート長Ｗは１．５μｍに夫々設定した。
【００２１】
その結果を表１に示す。
【表１】
2006245740.tif 000003
【００２２】
表１から理解されるように、しきい値電圧Ｖｔｈが３８６ｍＶから２８０ｍＶに変化すると、１．６ＧΩであった抵抗値が数十ＭΩまで極端に低下する。つまり、しきい値電圧Ｖｔｈのばらつきによって抵抗値が大きく変化することが理解できる。
【００２３】
ところで、一般に、同種のＭＯＳトランジスタ（ＰチャネルとＰチャネル、又はＮチャネルとＮチャネル）を同じ半導体基板に形成した場合には、一方のばらつきのタイプが「Ｆａｓｔ」であれば他方も「Ｆａｓｔ」となり、一方のバラツキのタイプが「Ｓｌｏｗ」であれば他方も「Ｓｌｏｗ」となるというように、ばらつきのタイプが同じになる確率が高い。しかし異種のＭＯＳトランジスタ（ＰチャネルとＮチャネル）を同じ半導体基板に形成した場合には、一方のばらつきのタイプが「Ｆａｓｔ」であれば他方は「Ｓｌｏｗ」というように、２つのばらつきのタイプが異なる確率が高くなる。このため、２つのＭＯＳトランジスタを直列接続した場合には、一方が「ｆａｓｔ」となることにより抵抗値が低くなった場合でも、他方が「Ｓｌｏｗ」となって抵抗値が高くなり、直列接続による合成抵抗の抵抗値の変化が抑えられることになる。つまり、２つのＭＯＳトランジスタを直列接続して図１に示す回路における高抵抗素子を構成する場合には、２つのＭＯＳトランジスタとして、異種（ＰＭＯＳとＮＭＯＳ）のものを採用することが好ましいといえる。
【００２４】
表２は、ＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきのタイプと、ＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきのタイプとの組み合わせについて、高抵抗素子として利用可能であるかどうかをまとめたものである。
【表２】
2006245740.tif 000004
【００２５】
表２に示す組み合わせのうち、「○」印で記した組み合わせは、しきい値電圧Ｖｔｈのばらつきに対する抵抗値の変化が少なく、高抵抗素子の抵抗値が適正な範囲内に収まる場合である。また、「×」印で記した組み合わせは、しきい値電圧Ｖｔｈのばらつきにより高抵抗素子の抵抗値の変化が大きい場合である。また、「△」印を記した組み合わせは、高抵抗素子の抵抗値が高くなる可能性が高い場合である。
【００２６】
表２において、「Ｆａｓｔ−Ｆａｓｔ」の組み合わせについて「×」印が記されているのは、しきい値Ｖｔｈのばらつきにより２つのＭＯＳトランジスタの双方とも抵抗値が低下してしまうからである。とくに、各ＭＯＳトランジスタの抵抗のばらつきが大きいと、これらを直列接続した合成抵抗である高抵抗素子の抵抗値も低くなり、ノイズ等の影響を考慮した場合、図１に示す回路を正常に動作させるための高抵抗素子として機能しなくなる可能性が高くなる。また、表２において、「Ｓｌｏｗ−Ｓｌｏｗ」の組み合わせに「△」印が記されているのは、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの双方とも抵抗値が高くなり、各ＭＯＳトランジスタのばらつきが大きいと、これらを直列接続した際にその合成抵抗の抵抗値が高くなり、図１に示す回路を正常に動作させるための高抵抗素子として機能しなくなる可能性があるからである。
【００２７】
参考として、２つのＭＯＳトランジスタを「並列」接続した場合における高抵抗素子としての利用可能性についてまとめたものを表３に示す。
【表３】
2006245740.tif 000005
【００２８】
表３に示すように、並列接続とした場合には、いずれか一方が「Ｆａｓｔ」である場合、すなわち、２つのＭＯＳトランジスタの抵抗値が双方とも小さくなる場合には合成抵抗が小さくなり、高抵抗素子として機能しなくなる。これに対し、「直列」接続の場合には、いずれか一方のみが「Ｆａｓｔ」である場合にも高抵抗素子として機能する。以上の考察から、直列接続とした方が、並列接続とするよりも、高抵抗素子として利用できる確率が高くなることが理解される。
【００２９】
以上に説明したように、本実施形態のＥＣＭ１は、同じ半導体基板に形成された、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタという異種のＭＯＳトランジスタを直列接続することにより高抵抗素子を構成しているので、各ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきによる抵抗値の変化が少ないという特徴を有する。従って、本実施形態のＥＣＭ１は、歩留まりがよく量産性に優れるという利点を有する。また、ＭＯＳトランジスタによって高抵抗素子を実現するようにしたことで、微細化や集積化が可能となり、小型のＥＣＭ１を構成することが可能となる。
【００３０】
ところで、以上の実施形態において、高抵抗素子１３を構成しているＭＯＳトランジスタの抵抗値は、ＭＯＳトランジスタのゲート幅Ｗ、ゲート長Ｌを変えることにより所望の値に自由に設定することができる。より具体的には、ＮＭＯＳトランジスタを用いたソース接地回路において、ソース−ドレイン間に電圧ＶＢを加えた場合におけるＮＭＯＳトランジスタの抵抗値Ｒは、次式から求めることができる。
【００３１】
2006245740.tif 000006
【００３２】
なお、上式において、ＩＤ０は飽和電流、Ｗはゲート幅、Ｌはゲート長、Ｖｔｈはしきい値電圧、ｎはフィッティング定数である。
【００３３】
高抵抗素子の抵抗値を５Ｇ（Ω）程度とした場合におけるゲート幅Ｗ及びゲート長Ｌの数値例を表４に示す。同表にはシート抵抗２００（ＭΩ）のチップ抵抗のチップサイズ及び占有面積を参考として示した。この表から明らかなように、ＭＯＳトランジスタを直列接続して高抵抗素子を構成した場合には、チップ抵抗を用いた場合に比べて非常に少ない面積で高い抵抗値を得ることができる。
【表４】
2006245740.tif 000007
【００３４】
表４の構成からなるＭＯＳトランジスタを用いて図６に示す回路を構成し、印加電圧ＶＢと抵抗値Ｒとの関係をシミュレーションした結果を図７に示す。図７に示すように、ＶＢの広い範囲において３．０〜６ＧΩ程度の抵抗値が得られることがわかる。
【００３５】
ところで、以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれる。
【００３６】
例えば、上記実施形態では、図１に示すように高抵抗素子１３を構成している２つのＭＯＳトランジスタのうちＰチャネルＭＯＳトランジスタ１３１がＪ−ＦＥＴのゲート電極の近くに配置するようにしているが、ＮチャネルＭＯＳトランジスタ１３２をＪ−ＦＥＴのゲート電極の近くに配置するようにしてもよい。
【００３７】
上記実施形態では、２つのＭＯＳトランジスタによって高抵抗素子１３を構成しているが、種類の異なる２つのＭＯＳトランジスタの組み合わせからなる素子を複数個直列に接続することにより高抵抗素子１３を実現するようにしてもよい。
【００３８】
図２に示すように、上記実施形態では、第２のＮウェル２１１を介在させてＰウェル２１２を形成している（トリプルウェル構造）が、図８に示すように第２のＮウェル２１１を介在させずに構成することもできる。また、この場合には、図９に示すように、ＰチャネルＭＯＳトランジスタ１３１の第１のＮウェル２０２を電源に接続する回路構成とすることもできる。
【００３９】
Ｊ−ＦＥＴ１２は、高抵抗素子１３を構成しているＰチャネルＭＯＳトランジスタ１３１及びＮチャネルＭＯＳトランジスタ１３２が形成されている半導体基板（上記実施形態ではＰ型半導体基板２０１）と同じ半導体基板に形成するようにしてもよい。
【００４０】
インピーダンス変換素子は、例えば、バイポーラトランジスタであってもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の増幅回路の一実施形態として説明するＥＣＭ１の回路構成を示す図である。
【図２】本発明の一実施形態による、高抵抗素子１３を構成しているＰチャネルＭＯＳトランジスタ１３１及びＮチャネルＭＯＳトランジスタ１３２が形成されている半導体基板の断面模式図である。
【図３】しきい値電圧Ｖｔｈのばらつきのタイプの違いによる抵抗値の違いを検証するためのシミュレーションに際して構成した回路を示す図である。
【図４Ａ】しきい値電圧Ｖｔｈが３８６ｍＶである場合におけるＶＤＳ−Ｉｄ曲線を示す図である。
【図４Ｂ】しきい値電圧Ｖｔｈが２８０ｍＶである場合におけるＶＤＳ−Ｉｄ曲線を示す図である。
【図４Ｃ】しきい値電圧Ｖｔｈが４９１ｍＶである場合におけるＶＤＳ−Ｉｄ曲線を示す図である。
【図５】一つのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈの違いによる抵抗値の違いをシミュレーションする際に構成した回路を示す図である。
【図６】印加電圧ＶＢと抵抗値Ｒとの関係をシミュレーションする際に構成した回路を示す図である。
【図７】印加電圧ＶＢと抵抗値Ｒとの関係をシミュレーションした結果を示す図である。
【図８】本発明の他の実施形態による、高抵抗素子１３を構成しているＰチャネルＭＯＳトランジスタ１３１及びＮチャネルＭＯＳトランジスタ１３２が形成されている半導体基板の断面模式図である。
【図９】本発明の他の実施形態による、高抵抗素子１３を構成しているＰチャネルＭＯＳトランジスタ１３１及びＮチャネルＭＯＳトランジスタ１３２が形成されている半導体基板の断面模式図である。
【図１０】一般的なＥＣＭ１の一例を示す図である。
【符号の説明】
【００４２】
１  ＥＣＭ
１１  エレクトレットコンデンサ
１２  Ｊ−ＦＥＴ
１３  高抵抗素子
１４  負荷抵抗
１３１  ＰチャネルＭＯＳトランジスタ
１３２  ＮチャネルＭＯＳトランジスタ
２０１  Ｐ型半導体基板
２０２  第１のＮウェル
２０３  ソース電極（Ｐ＋）
２０４  ドレイン電極（Ｐ＋）
２０５  ゲート電極
２１１  第２のＮウェル
２１２  Ｐウェル
２１３  ドレイン電極（Ｎ＋）
２１４  ソース電極（Ｎ＋）
２１５  ゲート電極
【図１】
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【図３】
2006245740.tif 000009
【図４Ａ】
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【図４Ｂ】
2006245740.tif 000011
【図４Ｃ】
2006245740.tif 000012
【図５】
2006245740.tif 000013
【図６】
2006245740.tif 000014
【図７】
2006245740.tif 000015
【図１０】
2006245740.tif 000016
【図２】
2006245740.tif 000017
【図８】
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【図９】
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