(57)【要約】  【課題】  静電気放電電圧から内部回路を保護する。  【解決手段】  ソースが接地に接続されドレインがノードＮ１に接続されたＮＭＯＳトランジスタＭＮ１を含む内部回路２と、ノードＮ１に接続された外部接続端子１と、外部接続端子１に静電気放電電圧が印加するとトリガ素子ＴＲ１を導通させ抵抗Ｒ１に電圧を発生させＮＭＯＳトランジスタＭＮ２を導通させてノードＮ１を接地に短絡させる第１保護回路３とを備えた半導体集積回路において、抵抗Ｒ１に電圧が発生するとＮＭＯＳトランジスタＭＮ１のゲート・ソース間を短絡させる第２保護回路４を設けた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ソース又はエミッタが接地に接続されドレイン又はコレクタがノードに接続された第１導電型の第１トランジスタを含む内部回路と、前記ノードに接続された外部接続端子と、該外部接続端子に静電気放電電圧が印加するとトリガ素子を導通させ第１抵抗に電圧を発生させスイッチング素子を導通させて前記外部接続端子を接地に短絡させる第１保護回路とを備えた半導体集積回路において、
前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させる第２保護回路、
又は前記第１トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させる第３保護回路、
を設けたことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記内部回路が、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、
前記第２保護回路が、前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタおよび前記第２トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させるようにしたことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記内部回路が、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、
前記第３保護回路が、前記第１トランジスタ又は前記第２トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して前記第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させるようにしたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続端子に印加する静電気放電電圧から内部回路を保護するための保護回路を備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
通常の電子機器では、半導体集積回路の内部回路を静電気放電電圧から保護するために、その静電気放電電圧が印加される外部接続端子と内部回路との間に、保護回路が設けられている。図６は従来の保護回路を備えた半導体集積回路の一部の構成を示す図である。
【０００３】
１は外部接続端子、２はその外部接続端子１に信号を出力するための内部回路（ここでは出力回路のみを示した。）、３は外部接続端子１と内部回路２との間に接続された第１保護回路である。内部回路２はＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のＣＭＯＳ回路を出力回路として含み、両トランジスタＭＰ１，ＭＮ１のドレイン共通接続のノードＮ１が外部接続端子１に接続されている。また、第１保護回路３はスナップバック電圧を制御する定電圧ダイオード（その他にＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタ等から構成されることもある。）からなるトリガ素子ＴＲ１と、そのトリガ素子ＴＲ１に流れる電流を電圧に変換するための電流／電圧変換用の抵抗Ｒ１と、その抵抗Ｒ１に生じた電圧がゲート・ソース間に印加されるように接続したＮＭＯＳトランジスタＭＮ２（スイッチング素子）とで構成されている。Ｄ１は保護用のダイオードである。
【０００４】
この半導体集積回路では、外部接続端子１に接地に対して正極性の静電気放電電圧が印加したときは、まずトリガ素子ＴＲ１が導通して抵抗Ｒ１に電流を流し、その抵抗Ｒ１に生じた電圧によってトランジスタＭＮ２が導通して、外部接続端子１に印加した静電気放電電圧が接地に逃がされる。これによって、内部回路２が静電気放電電圧から保護されることになる。また、外部接続端子１に接地に対して負極性の静電気放電電圧が印加したときは、トランジスタＭＮ１、ＭＮ２の寄生ダイオードにより静電気放電電圧電流が流れ、保護が行われる。さらに、外部接続端子１にＶＤＤの電源ラインに対して正極性の静電気放電電圧が印加したときは、保護用ダイオードＤ１を介して静電気放電電圧電流が流れ、保護が行われる。このとき、トランジスタＭＰ１の寄生ダイオードも静電気放電電圧電流を流す。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記した半導体集積回路は、内部回路２と第１保護回路３が独立しており、接地に対して正極性の静電気放電電圧が外部接続端子１に印加した時には、通常では、第１保護回路３が先に動作を開始することで外部接続端子１を接地させて保護動作を行われるが、内部回路２を駆動する図示しない回路部分の構成によっては、内部回路２が第１保護回路３と同時あるいはそれよりも先に動作し始めてしまうことがある。このような場合には、第１保護回路３によって内部回路２を完全には保護することができず、内部回路２が破壊に至ってしまうことがある。
【０００６】
本発明の目的は、第１保護回路の動作が遅い場合でも内部回路が効果的に保護できるようにした半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、ソース又はエミッタが接地に接続されドレイン又はコレクタがノードに接続された第１導電型の第１トランジスタを含む内部回路と、前記ノードに接続された外部接続端子と、該外部接続端子に静電気放電電圧が印加するとトリガ素子を導通させ第１抵抗に電圧を発生させスイッチング素子を導通させて前記外部接続端子を接地に短絡させる第１保護回路とを備えた半導体集積回路において、前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させる第２保護回路、又は前記第１トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させる第３保護回路、を設けたことを特徴とする。
【０００８】
ここで、前記内部回路は、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、前記第２保護回路は、前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタおよび前記第２トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させるようにすることが好ましい。
【０００９】
また、前記内部回路は、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、前記第３保護回路は、前記第１トランジスタ又は前記第２トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して前記第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させるようにすることが好ましい。
【発明の効果】
【００１０】
本発明によれば、外部接続端子に静電気放電電圧が印加することによって、第１保護回路よりも内部回路の方が速く動作した場合であっても、内部回路のトランジスタのゲート・ソース間やベース・エミッタ間が短絡され、あるいは第１動作回路の保護動作が促されるので、内部回路の保護を完全に行うことが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について詳しく説明する。
【実施例１】
【００１２】
図１に実施例１の半導体集積回路の回路構成を示す。１は外部接続端子、２はその外部接続端子１に信号を出力するための内部回路、３は外部接続端子１と内部回路２との間に接続された第１保護回路であり、これらは図６に示した構成と同じである。本実施例１ではこのような構成に加えて、ＮＭＯＳトランジスタＭＮ３から成る第２保護回路４を接続した。このトランジスタＭＮ３は、そのゲート・ソース間に前記抵抗Ｒ１に生じた電圧が印加されるように接続し、さらにドレインを内部回路２のトランジスタＭＮ１のゲートに接続した。
【００１３】
よって、実施例１の半導体集積回路では、外部接続端子１に接地に対して正極性となる静電気放電電圧が印加し、トリガ素子ＴＲ１が導通して抵抗Ｒ１に所定以上の電圧が生じたとき、第１保護回路３のトランジスタＭＮ２が導通してノードＮ１、つまり外部接続端子１を接地に接続して保護動作を行うと共に、トランジスタＭＮ３が導通して内部回路２のトランジスタＭＮ１を強制的に遮断させる。
【００１４】
このため、外部接続端子１に印加した静電気放電電圧がダイオードＤ１やトランジスタＭＰ１の寄生ダイオードを経由してＶＤＤの電源ラインに印加し、内部回路２のトランジスタＭＮ１のゲートが図示しない回路により駆動される事態が発生しても、第１保護回路３のトランジスタＭＮ２または新たに追加したトランジスタＭＮ３の内の速く動作した方によって保護されることになり、その保護が完全となる。つまり、第１保護回路３の動作が遅い場合には、トランジスタＭＮ３によりトランジスタＭＮ１の保護が行われる。
【実施例２】
【００１５】
図２に実施例２の半導体集積回路の回路構成を示す。この半導体集積回路では、抵抗Ｒ１に生じた電圧がゲート・ソース間に印加するように、実施例１で説明したＮＭＯＳトランジスタＭＮ３に加えてＮＭＯＳトランジスタＭＮ４も接続し、後者のトランジスタＭＮ４に流れる電流が基準側となるようにＰＭＯＳトランジスタＭＰ２，ＭＰ３からなるカレントミラー回路を構成し、そのカレントミラー回路のトランジスタＭＰ３のドレインを内部回路２のトランジスタＭＰ１のゲートに接続して構成した第２保護回路４Ａを設けた。
【００１６】
よって、実施例２の半導体集積回路では、外部接続端子１に静電気放電電圧が印加し、トリガ素子ＴＲ１が導通して抵抗Ｒ１に所定以上の電圧が生じたとき、第１保護回路３のトランジスタＭＮ２が導通して保護動作を行うと共に、トランジスタＭＮ３も導通して内部回路２のトランジスタＭＮ１を強制的に遮断させ、さらにトランジスタＭＮ４も導通してカレントミラー回路のトランジスタＭＰ３の導通により内部回路２のトランジスタＭＰ１を強制的に遮断させる。このため、実施例１と同様に、第１保護回路３の動作が遅い場合には、トランジスタＭＮ３，ＭＰ３によりトランジスタＭＮ１，ＭＰ１の保護が行われる。
【実施例３】
【００１７】
図３に実施例３の半導体集積回路の回路構成を示す。この半導体集積回路では、内部回路２のトランジスタＭＮ１のゲートに、ＮＭＯＳトランジスタＭＮ５のゲートを接続し、そのトランジスタＭＮ５に流れる電流が基準側となるようにＰＭＯＳトランジスタＭＰ４，ＭＰ５からなるカレントミラー回路を構成し、このカレントミラー回路のトランジスタＭＰ５に流れる電流を電圧に変換する抵抗Ｒ２を接続し、この抵抗Ｒ２に発生した電圧を基準電圧Ｖrefと比較して出力電流を増大させるＧｍアンプからなる比較器ＣＯＭＰに入力させ、この比較器ＣＯＭＰの出力電流を第１保護回路３の抵抗Ｒ１に流すようにした第３保護回路５を構成した。
【００１８】
トランジスタＭＮ１の通常動作時にはトランジスタＭＮ５も同様に動作するので、この通常動作の場合は比較器ＣＯＭＰが反転しないように、基準電圧Ｖrefを設定する。比較器ＣＯＭＰの両入力端子間に接続されたダイオードＤ２は、過大電圧印加時にこれをクリップして比較器ＣＯＭＰを保護するためのものである。
【００１９】
外部接続端子１に静電気放電電圧が印加されると、第１保護回路３が動作を開始し始めるが、ダイオードＤ１やトランジスタＭＰ１の寄生ダイオードを介してＶＤＤの電源ラインに過大電圧が印加し、内部回路２を駆動する図示しない回路部の動作によって、トランジスタＭＮ１のゲート・ソース間に所定以上の電圧が印加すると、内部回路２のトランジスタＭＮ１が導通し始め、第１保護回路３が保護動作を行う以前にそのトランジスタＭＮ１に過大電流が流れて破壊に至る場合がある。
【００２０】
これに対して、本実施例３では、内部回路２のトランジスタＭＮ１のゲート・ソース間に加わる電圧が所定値を超えると、トランジスタＭＮ５がこれを検知し、トランジスタＭＰ４，ＭＰ５からなるカレントミラー回路を経由して抵抗Ｒ２に電流が流れる。このとき、ＶＤＤの電源ラインにＶＤＤを超える過大電圧が印加していると、その抵抗Ｒ２に発生する電圧が基準電圧Ｖrefを超え、比較器ＣＯＭＰからの出力電流が大きくなり、これが第１保護回路３の抵抗Ｒ１に流れ、所定の電圧が発生するので、そのトランジスタＭＮ２が導通して、内部回路２のノードＮ１が接地に短絡され、内部回路２のトランジスタＭＮ１が保護される。
【００２１】
上記の保護動作においては、内部回路２のトランジスタＭＮ１にも電流が流れるので、その許容電流値を予め把握しておき、許容電流値に至る前に第１保護回路３のトランジスタＭＮ２を導通させるよう、予め条件設定を行わなければならない。このために、比較器ＣＯＭＰの反転動作点は、トランジスタＭＮ１，ＭＮ５，ＭＰ４，ＭＰ５の閾値電圧およびＷ／Ｌ、抵抗Ｒ２の抵抗値等を調整することにより設定する。なお、抵抗Ｒ２に発生する電圧があまり高くならないようであれば、ダイオードＤ２は省略できる。
【実施例４】
【００２２】
図４に実施例４の半導体集積回路の回路構成を示す。この半導体集積回路では、図３で説明した実施例３の第３保護回路５の構成に加えて、内部回路２のトランジスタＭＰ１のゲートに、ＰＭＯＳトランジスタＭＰ５のゲートを接続し、そのドレインを抵抗Ｒ２に接続して構成した第３保護回路５Ａを備えている。
【００２３】
よって、この半導体集積回路では、実施例３の動作に加えて、内部回路２のトランジスタＭＰ１のゲート・ソース間電圧が所定値を超えると、トランジスタＭＰ６がこれを検知して導通し、抵抗Ｒ２に電流を流してそこに電圧を発生させる。したがって、トランジスタＭＮ１のゲート・ソース間の電圧がある値を超えたとき、トランジスタＭＰ１のゲート・ソース間電圧がある値を超えたときのいずれの場合でも、このときＶＤＤの電源ラインに過大電圧が印加していれば、比較器ＣＯＭＰが動作して第１保護回路３が機能するようになる。
【００２４】
上記の保護動作においても、トランジスタＭＰ１のゲート・ソース間電圧がある値を超えたとき内部回路２のトランジスタＭＰ１にも電流が流れるので、その許容電流値を把握しておき、許容電流値に至る前に第１保護回路３のトランジスタＭＮ２を導通させるよう予め条件設定を行わなければならない。このために、比較器ＣＯＭＰの反転動作点として、実施例３の場合に加えて、トランジスタＭＰ１，ＭＰ６の閾値電圧およびＷ／Ｌ等も調整する必要がある。
【００２５】
ここでは内部回路２の両トランジスタＭＮ１，ＭＰ１のゲート・ソース間の電圧を検出して第１保護回路３の動作を促す第３保護回路５Ａを設けたが、内部回路２に更に他のトランジスタが存在するような場合は、これらのトランジスタについても同様に、ゲート・ソース間の電圧を検出して第１保護回路３の動作を促すように、第３保護回路を構成することが好ましい。
【実施例５】
【００２６】
図５に実施例５の半導体集積回路の回路構成を示す。この半導体集積回路は実施例２の第２保護回路４Ａ（図２）と実施例４の第３保護回路５Ａ（図４）の構成を組み合わせた第４保護回路６を設けたものである。
【００２７】
外部接続端子１に静電気放電電圧が印加して、第１保護回路３が内部回路２よりも先に動作したときは、トランジスタＭＮ２が先に導通することで、内部回路２のノードＮ１が接地に接続される。その後、トランジスタＭＮ３，ＭＰ３が導通することで、内部回路２のトランジスタＭＮ１，ＭＰ１が遮断する。
【００２８】
外部接続端子１に静電気放電電圧が印加して、内部回路２が第１保護回路３よりもが先に動作したときは、比較器ＣＯＭＰからの出力電流により第１保護回路２の動作が促され、内部回路２のノードＮ１が接地に接続される。また、内部回路２はトランジスタＭＮ３，ＭＰ３が導通することで、トランジスタＭＮ１，ＭＰ１が遮断する。
【００２９】
外部接続端子１に静電気放電電圧が印加して、内部回路２と第１保護回路３が同時に動作するようなモードは瞬間的には発生する可能性があり、この場合は、比較器ＣＯＭＰの動作開始までの時間がかかるので、第１保護回路３のトリガ素子ＴＲ１による保護動作が優先となる。
【実施例６】
【００３０】
なお、以上ではＭＯＳトランジスタを使用する場合について説明したが、バイポーラトランジスタを使用する場合にも、全く同様に構成できる。この場合、ＮＭＯＳトランジスタはＮＰＮトランジスタに、ＰＭＯＳトランジスタはＰＮＰトランジスタに置き換え、ゲートはベースに、ソースはエミッタに、ドレインはコレクタに置き換えればよい。また、請求項では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの違い、あるいはＮＰＮトランジスタとＰＮＰトランジスタの違いは導電型の違いとして表した。
【図面の簡単な説明】
【００３１】
【図１】実施例１の保護回路を備える半導体集積回路の要部の回路図である。
【図２】実施例２の保護回路を備える半導体集積回路の要部の回路図である。
【図３】実施例３の保護回路を備える半導体集積回路の要部の回路図である。
【図４】実施例４の保護回路を備える半導体集積回路の要部の回路図である。
【図５】実施例５の保護回路を備える半導体集積回路の要部の回路図である。
【図６】従来の保護回路を備える半導体集積回路の要部の回路図である。
【符号の説明】
【００３２】
１：外部接続端子
２：内部回路（出力回路）
３：第１保護回路
４，４Ａ：第２保護回路
５，５Ａ：第３保護回路
６：第４保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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