(57)【要約】【課題】共通電極を備えることなく、単位画素毎に隣接するデータラインからデータ電圧を受けて横電界を形成する電極を形成することにより、ライン・ディレイ現象、開口率の減少、及びスイッチング素子のバラツキによる画質の低下などの問題を改善できるインプレーンスイッチングモードの液晶表示装置を提供する。【解決手段】複数のゲートライン４０１と前記複数のゲートライン４０１と垂直に交差する複数のデータライン４０２ａ、４０２ｂとにより定義される単位画素４３０と、前記単位画素４３０毎に、前記ゲートライン４０１とデータライン４０２ａ、４０２ｂとの交差領域に形成される１対のスイッチング素子４１０、４２０と、前記１対のスイッチング素子４１０、４２０とそれぞれ連結される電極４０４、４０５とを備える。【選択図】図２Ａ
2006189758.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートラインと前記複数のゲートラインと垂直に交差する複数のデータラインとにより定義される単位画素と、
前記単位画素毎に、前記ゲートラインとデータラインとの交差領域に形成される１対のスイッチング素子と、
前記１対のスイッチング素子とそれぞれ連結され、横電界を形成する第１及び第２の電極と
を備える液晶表示装置。
【請求項２】
前記第１及び第２の電極は、互いに平行に位置する
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１及び第２の電極は、透明電極物質から形成される
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記第１及び第２の電極のうち、何れか１つは透明電極物質から形成され、他の１つはゲートライン形成物質から形成される
ことを特徴とする請求項２に記載の液晶表示装置。
【請求項５】
前記第１及び第２の電極は、隣接するデータラインからそれぞれデータ信号を受けて、互いに横電界を形成する
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
複数のゲートラインと前記複数のゲートラインと垂直に交差する複数のデータラインとにより定義される単位画素と、
前記単位画素毎に形成されるスイッチング素子と、
前記スイッチング素子と連結され、横電界を形成する第１の電極、及び前記第１の電極から延びて隣接する画素に形成される第２の電極と
を備える液晶表示装置。
【請求項７】
前記第１の電極と第２の電極とは、一体に形成される
ことを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記第１の電極と前記第２の電極とは、互いに平行である
ことを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記第１の電極と、隣接する単位画素から延びて形成される第２の電極とは、１つの単位画素において互いに平行に形成される
ことを特徴とする請求項６に記載の液晶表示装置。
【請求項１０】
前記第１の電極と前記第２の電極は、横電界を形成する
ことを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
第Ｎの単位画素の前記第１の電極は、第Ｎのデータラインに連結され、第Ｎの単位画素の前記第２の電極は、第Ｎ＋１のデータラインに連結されて、それぞれデータ信号を受ける
ことを特徴とする請求項９に記載の液晶表示装置。
【請求項１２】
前記第１の電極と第２の電極間のデータの電圧差が画像情報である
ことを特徴とする請求項５または１１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隣接する電極間で横電界を形成するインプレーンスイッチング(In Plane Switching：以下、ＩＰＳと称する)モードの液晶表示素子に関する。
【背景技術】
【０００２】
近来、携帯電話、ＰＤＡ、ノートブックコンピュータのような各種携帯用電子機器が発展するにつれて、これに適用できる軽薄短小型の平板表示装置(Flat Panel Display Device)に対する要求が次第に増大している。
【０００３】
このような平板表示装置としては、ＬＣＤ(Liquid Crystal Display)、ＰＤＰ(Plasma Display Panel)、ＦＥＤ(Field Emission Display)、ＶＦＤ(Vacuum Fluorescent Display)などが活発に研究されているが、このうち、量産化技術、駆動手段の容易性、高画質の実現という理由により、現在は液晶表示装置(ＬＣＤ)が脚光を浴びている。
【０００４】
一般的な液晶表示装置は、電界を利用して液晶の光透過率を調節することにより画像を実現する。このために、液晶表示装置は、複数の画素がマトリックス状に配列された液晶パネルと、当該液晶パネルを駆動するための駆動回路とを備える。
【０００５】
図６は、一般的なＩＰＳモードの液晶表示素子の単位画素を示す平面図である。図６に示すように、液晶パネルの第１基板上には、ゲートライン１０１とデータライン１０２とが交差するように配列されて画素領域が定義され、前記ゲートライン１０１とデータライン１０２との交差領域には、スイッチング素子である薄膜トランジスタ(Thin Film Transistor：ＴＦＴ)が形成される。液晶パネルの各画素には、画素電極１０３と共通電極１０５とが交互に配置されるが、前記画素電極１０３は、前記薄膜トランジスタのソース／ドレイン電極１０６、１０７からデータ信号を受けて、前記共通電極１０５と共に第１基板上に横電界を形成する。前記薄膜トランジスタのゲート電極１０９は、データ信号が１ライン分ずつの画素電極１０３に印加されるように前記ゲートライン１０１に接続される。
【０００６】
これにより、液晶表示装置は、画素別に供給されたデータ信号によって前記画素電極１０３と共通電極１０５間に印加される電界により、液晶層の光透過率を調節することにより画像を表示する。
【０００７】
また、図には示していないが、第２基板上には、カラーフィルタ層が形成され、前記第１基板と第２基板間の離隔空間には液晶層が充填される。前記液晶層の液晶分子は、前記画素電極１０３と共通電極１０５間に形成される横電界により駆動されるので、ＴＮ(Twisted Nematic)モードの液晶表示素子に比べて可視範囲が広くなり、上、下、左、右方向に約８０゜〜８５゜範囲の視野角を確保することができる。
【０００８】
図７は、一般的なＩＰＳモードの液晶表示素子の単位画素を示す回路図である。図７に示すように、液晶表示素子は、ゲートラインＶｇａｔｅとデータラインＶｄａｔａとの交差領域に、スイッチング素子である薄膜トランジスタが形成され、前記ＴＦＴは、液晶に電界を印加する一電極である画素電極(図示せず)と連結される。前記画素電極と共通電極Ｖｃｏｍ間に横電界が形成されることによって、前記画素電極、共通電極Ｖｃｏｍ及びこれらの間の液晶層が１つのキャパシタＣＬＣを形成する。さらに、前記画素電極、共通電極Ｖｃｏｍ及びこれらの間の絶縁層がストレージキャパシタＣＳＴを形成し、データ信号を維持させる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、液晶表示素子が大型化するにつれて、基板上に縦横に配列されるゲートライン及びデータラインが長くなり、これにより、線抵抗が増加して１つのゲートラインに沿って形成される各ＴＦＴの駆動が一定にならない、ライン・ディレイ(line delay)現象が激しくなる。即ち、走査信号が長いゲートラインを通じて印加されることによって、１つのゲートラインの第１のＴＦＴと第ＮのＴＦＴとが、線抵抗により互いに異なる走査信号を受ける問題が発生し得る。
【００１０】
また、大型液晶表示装置においては、１回のフォト工程でパターンが形成できないため、複数回のフォト工程を行う。従って、１つの基板に複数回のフォト工程を行うことにより、各フォト工程により形成されるＴＦＴの性能が異なり、単位画素が互いに異なる画質を示すので、全体の画質を低下させることになる。
【００１１】
また、一般的なＩＰＳモードの液晶表示素子においては、横電界を印加するために、画素電極と、前記画素電極と平行に対向する共通電極とを備えるが、前記共通電極は開口率を減少させる問題を発生させる。従って、開口率を最大化するために、共通電極ラインをゲートラインと隣接して形成するが、この過程で、ゲートラインとの短絡などが発生し得、製造工程を難しくする。
【００１２】
本発明は、このような従来技術の問題点を解決するためになされたもので、ＩＰＳモードの液晶表示素子の構成において、共通電極を別途に構成することなく、隣接画素に形成される電極間で横電界を形成するようにして、ライン・ディレイ問題及びＴＦＴ性能のバラツキによる画質の低下を防止しようとするものである。また、共通電極を形成しないことで工程を単純化し、ゲートライン形成時に発生していた不良を減らして液晶表示装置の製造工程を単純化することを目的とする。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明は、複数のゲートラインと前記複数のゲートラインと垂直に交差する複数のデータラインとにより定義される単位画素と、前記単位画素毎に、前記ゲートラインとデータラインとの交差領域に形成される１対のスイッチング素子と、前記１対のスイッチング素子とそれぞれ連結される第１及び第２の電極とを備えることを特徴とする液晶表示装置を提供する。
【００１４】
また、本発明は、複数のゲートラインと前記複数のゲートラインと垂直に交差する複数のデータラインとにより定義される単位画素と、前記単位画素毎に形成されるスイッチング素子と、前記スイッチング素子と連結される電極とを備え、前記電極は、隣接する単位画素にそれぞれ形成される第１の電極と第２の電極とから構成されることを特徴とする液晶表示装置を提供する。
【発明の効果】
【００１５】
液晶表示装置が大型化するにつれて、ゲートラインが長くなって線抵抗が増加してライン・ディレイ現象が発生するが、本発明によるＩＰＳモードの液晶表示装置においては、隣接するデータラインから印加されるデータ電圧により単位画素に横電界を発生させるため、ライン・ディレイ現象を防止できるという効果がある。
【００１６】
また、薄膜トランジスタの基板上に形成される位置によって、薄膜トランジスタにバラツキが発生しても、隣接する薄膜トランジスタ間では殆どバラツキがないため、薄膜トランジスタのバラツキによる画質の低下を防止できるという効果がある。
【００１７】
さらに、本発明においては、共通電極を形成しないため、共通電極による開口率の減少を防止することができ、ゲートラインの形成工程を単純化して工程の短縮を図ることができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
本発明の第１の実施の形態によるＩＰＳモードの液晶表示素子は、単位画素毎に形成される１対のスイッチング素子と、前記１対のスイッチング素子とそれぞれ連結される電極とを備える。また、本発明は、ＩＰＳモードの液晶表示素子の構成において、共通電極を形成することなく、隣接するデータラインにそれぞれ連結される電極を通じて横電界を形成することを特徴とする。即ち、第１のデータラインに連結される第１のスイッチング素子を通じてデータ電圧を受ける第１の電極と、前記第１のデータラインに隣接する第２のデータラインに連結される第２のスイッチング素子を通じてデータ電圧を受ける第２の電極間で、それぞれのデータ電圧により横電界が形成される。
【００１９】
また、前記第１の電極及び第２の電極にデータ電圧を印加する際、第１のデータラインを通じて印加される第１のデータ電圧と、第２のデータラインを通じて印加される第２のデータ電圧との差が画像情報になるように、前記第１の電極及び第２の電極にそれぞれデータ電圧を印加する。
【００２０】
また、本発明の第２の実施の形態による液晶表示素子は、単位画素毎に形成される１つのスイッチング素子と、前記スイッチング素子と連結される電極とを備え、前記電極は、第Ｎの単位画素に形成される第１の電極と、前記第Ｎの単位画素に隣接する第Ｎ−１の単位画素に形成される第２の電極とからなることを特徴とする。また、前記第１の電極と第２の電極とは一体に形成される。
【００２１】
さらに、第Ｎのデータラインから第１の電極に印加される第Ｎのデータ電圧、及び第Ｎ＋１のデータラインから前記第１の電極と同一単位画素に形成される第２の電極に印加される第Ｎ＋１のデータ電圧により横電界を形成し、これらのデータ電圧の差が画像情報となることを特徴とする。
【００２２】
以下、図１及び図２を参照して、本発明の第１の実施の形態による液晶表示素子を説明する。
図１は、本発明の第１の実施の形態による単位画素を示す回路図である。図１に示すように、複数のゲートラインＧ１、Ｇ２・・・と、前記複数のゲートラインＧ１、Ｇ２・・・と垂直に交差する複数のデータラインＤ１、Ｄ２、Ｄ３・・・とにより単位画素が定義される。
【００２３】
前記単位画素には、スイッチング素子として１対のＴＦＴ Ｔ１、Ｔ２がそれぞれ備えられるが、これらのＴＦＴ Ｔ１、Ｔ２はそれぞれ電極と連結され、これらの電極は互いに平行である。また、前記電極は、液晶層との間でキャパシタを形成する。さらに、前記電極間にはデータラインから印加される電圧により横電界が形成され、前記電極間にはキャパシタが形成される。
【００２４】
以下、本発明の第１の実施の形態による液晶表示素子の構造及びその動作を図２Ａ及び図２Ｂを参照して説明する。
図２Ａ及び図２Ｂに示すように、複数のゲートライン４０１と、前記複数のゲートライン４０１と垂直に交差する複数のデータライン４０２ａ、４０２ｂとにより単位画素４３０が定義される。前記単位画素４３０には、スイッチング素子である１対の薄膜トランジスタ４１０、４２０が形成される。前記１対の薄膜トランジスタを便宜上、第１のＴＦＴ４１０及び第２のＴＦＴ４２０と称する。
【００２５】
前記第１のＴＦＴ４１０は、前記ゲートライン４０１と第１のデータライン４０２ａとの交差領域に形成され、前記第２のＴＦＴ４２０は、前記ゲートライン４０１と第２のデータライン４０２ｂとの交差領域に形成される。
【００２６】
また、前記第１のＴＦＴ４１０には、該第１のＴＦＴ４１０のドレイン電極４０３を介して第１の電極４０４が連結され、前記第２のＴＦＴ４２０には、該第２のＴＦＴのドレイン電極を介して第２の電極４０５が連結されている。前記第１の電極４０４及び第２の電極４０５は、それぞれ少なくとも１つ以上の互いに平行なサブ電極を備えることができる。さらに、前記第１の電極４０４と第２の電極４０５とは、互いに平行であり、前記第１のデータライン４０２ａ及び第２のデータライン４０２ｂから印加される電圧により横電界を形成し、これにより、液晶が駆動される。
【００２７】
一方、前記第１の電極４０４及び第２の電極４０５は、同一層上に透明電極物質から形成することができ、図３Ａに示すように、何れか１つは透明電極物質から形成し、他の１つはゲート電極形成物質と同じ物質から形成することができる。
図２Ａ及び図３Ａに示す液晶表示素子は、単に、何れの段階で電極を形成するかの形成順序に差があり、その機能は同一である。
但し、図２Ａに示すように、前記第１の電極４０４及び第２の電極４０５を透明電極物質から形成する場合、開口率を向上させることができる。
【００２８】
前述したように、本発明の第１の実施の形態による液晶表示素子は、単位画素毎に第１及び第２のＴＦＴ４１０、４２０備え、前記第１及び第２のＴＦＴとそれぞれ連結される第１及び第２の電極４０４、４０５を備えて横電界を発生させるため、共通電極及び画素電極を使用して横電界を発生させる従来のＩＰＳモードの液晶表示素子に比べて、構造が簡単であり、開口率を向上させることができる。
【００２９】
特に、従来のＩＰＳモードの液晶表示素子の製造工程においては、共通電極がゲートラインと同時に形成され、開口率を増加させるために、ゲートラインと共通電極とを可能な限り近接して形成する。その過程で、ゲートラインと共通電極ラインとが短絡する問題が発生することがあり、短絡したゲートラインを補修するための補修過程が必要である。
【００３０】
しかしながら、本発明においては、共通電極ラインを本質的に形成しないため、ゲートラインと共通電極ラインとが短絡する問題が発生せず、ゲートラインの補修工程も不要である。
【００３１】
一方、従来は、共通電圧が印加される共通電極と、データラインからデータ電圧が印加される画素電極とにより横電界が形成されて液晶に画像情報が実現されたが、本発明においては、共通電極を備えないので、画素情報を実現する方法が従来と異なる。即ち、前記単位画素に同時に印加される第１のデータ電圧と第２のデータ電圧との差により画素情報が実現される。
【００３２】
以下、前記画像情報を実現する動作を説明する。
走査信号がゲート駆動回路(図示せず)からゲートライン４０１に１ライン分ずつ印加されると、ゲートライン４０１に連結されている各単位画素の第１のＴＦＴ４１０及び第２のＴＦＴ４２０のチャンネルはターンオンする。次に、第１及び第２のデータライン４０２ａ、４０２ｂを通じて、ゲートライン４０１の１ライン分に該当するデータ信号が第１及び第２のＴＦＴ４１０、４２０に印加される。
【００３３】
従って、第１のデータ信号は、第１のデータライン４０２ａ及び第１のＴＦＴ４１０を通じて、第１の電極４０４に印加され、第２のデータ信号は、第２のデータライン４０２ｂ及び第２のＴＦＴ４２０を通じて、第２の電極４０５に印加される。また、第１の電極４０４及び第２の電極４０５に印加されるデータ電圧により、前記第１の電極４０４と第２の電極４０５間に横電界が発生して液晶を駆動させる。
【００３４】
ここで、前記第１の電極４０４及び第２の電極４０５に印加されるデータ電圧により液晶を駆動させるので、これらのデータ電圧の差は、従来の共通電極と画素電極間で発生する電圧差と同一であるべきである。
【００３５】
従って、第１のデータ電圧及び第２のデータ電圧は従来と異なり、第１のデータ電圧と第２のデータ電圧との電圧差が従来の共通電極と画素電極間で発生する電圧差と同一になるように、第１及び第２のデータ電圧を調整して印加する必要がある。即ち、単位画素には、２つのデータ電圧が印加され、印加される２つのデータ電圧の差が画像情報になるように、データ信号を調整して印加する。
【００３６】
前記第１及び２データ電圧の調整は、タイミングコントローラにより行うことができ、画像情報の実現は、前記タイミングコントローラで、外部から印加されるデータ電圧を制御し、その調整されたデータ信号を生成した後、データラインに印加することで行われる。
【００３７】
一方、電極にデータ信号が印加される場合、前記電極間にはキャパシタが形成されて、単位画素の画像情報を所定時間維持させるストレージキャパシタとしての機能を行うことができる。
【００３８】
図２Ｂは、図２ＡのI−I線断面図である。
図２Ｂに示すように、本発明の単位画素には、第１のＴＦＴ４１０及び第２のＴＦＴ４２０が形成され、これらの第１のＴＦＴ４１０及び第２のＴＦＴ４２０とそれぞれ連結される第１の電極４０４及び第２の電極４０５が形成される。
【００３９】
前述の構造をより詳しく説明すると、基板４００上にゲート電極４５０が形成され、前記ゲート電極４５０は、ゲート絶縁層４５１により絶縁される。  前記ゲート絶縁層４５１上には、半導体から構成されることができるアクティブ層４６０が形成され、前記アクティブ層４６０は、層間絶縁層４５２により絶縁されている。  
【００４０】
また、前記層間絶縁層４５２上には、前記アクティブ層４６０とそれぞれ連結されるソース電極４７０及びドレイン電極４０３が形成され、前記ソース及びドレイン電極４７０、４０３上には、保護層４５３が形成される。
前記保護層４５３上には、前記ドレイン電極４０３と連結される第１の電極４０４及び第２の電極４０５が形成される。これらの第１及び第２の電極４０４、４０５は、透明電極物質から形成されて開口率を向上させることができる。
【００４１】
一方、本発明の第１の実施の形態による液晶表示素子において、前記電極は、透明電極物質の他に、ゲートラインを形成する金属物質から形成することもできる。
図３Ａは、対向する電極の何れか１つの電極を、ゲートラインを形成する金属物質から形成したものを示す。
図３Ａは、図２Ａに示す第１の実施の形態の変形例として、第２の電極４０６がゲートライン４０１と同一層上に同一物質から形成された点で、図２Ａに示す第１の実施の形態と異なる。
【００４２】
即ち、図３Ａに示すように、前記第２の電極４０６は、アルミニウムまたはモリブデンなどの金属物質から形成することができる。従って、前記第２の電極４０６は、ゲートライン４０１が形成される段階で同時にパターニングされることで形成されることができる。
【００４３】
図３Ｂは、図３ＡのII−II線断面図で、前記第２の電極４０６がゲートライン４０１と同一層上に形成され、第２のＴＦＴ４２０のドレイン電極４０３と連結されることを確認することができる。
【００４４】
本発明の第１の実施の形態においては、単位画素に１対の薄膜トランジスタを形成し、前記１対の薄膜トランジスタにそれぞれ連結される電極を形成することにより、１つのゲートラインが長くなって線抵抗が大きく発生しても、１つの単位画素に形成された１対の薄膜トランジスタには殆ど同じゲート電圧が印加され、且つ、隣接するデータ電圧間の差により画像情報が実現されるので、ライン・ディレイ現象が発生しない。
【００４５】
また、前記単位画素の駆動が単位画素内の薄膜トランジスタ、及び各単位画素を定義する隣接するデータラインから印加されるデータ電圧により決定されるので、スイッチング素子を構成する薄膜トランジスタの特性において、基板全体では多少のバラツキが発生しても、単位画素内では殆どバラツキが発生しないため、薄膜トランジスタのバラツキによる画質の低下を防止することができる。
【００４６】
一方、本発明は、単位画素に形成される１つの薄膜トランジスタと、前記薄膜トランジスタのドレイン電極と連結され、隣接する２つの画素にわたって形成される１つの電極とを備えて構成される。
【００４７】
以下、図４及び図５を参照して、本発明の第２の実施の形態による液晶表示素子を説明する。
図４は、本発明の第２の実施の形態による単位画素を示す回路図である。各単位画素は、１つの薄膜トランジスタを備え、前記薄膜トランジスタには、隣接する２つの単位画素にわたって形成される１つの電極が連結されることに特徴がある。
【００４８】
第２の実施の形態が第１の実施の形態と異なる点は、単位画素当たり１つのスイッチング素子を備え、一体をなす１つの電極が隣接する２つの単位画素にわたって形成され、且つ、前記電極が前記１つのスイッチング素子により制御されることにある。
【００４９】
以下、本発明の第２の実施の形態による液晶表示素子の構造及び動作を図５を参照して説明する。
図５に示すように、本発明の第２の実施の形態は、複数のゲートライン６０１と、前記複数のゲートライン６０１と垂直に交差する複数のデータライン６０２ａ、６０２ｂ、６０２ｃとにより、第１の単位画素６５０及び第２の単位画素６４０が定義され、これらの単位画素毎に１つの薄膜トランジスタ６１０が形成され、前記薄膜トランジスタ６１０には、隣接する単位画素にわたって一体に形成される電極が連結される。
【００５０】
前記電極は、便宜上、第１の電極６２０と第２の電極６３０とに区分して説明するが、前記第１の電極６２０と第２の電極６３０とは一体に形成される。
また、前記第１の電極６２０が第１の単位画素６５０に形成され、前記第２の電極６３０が前記第１の単位画素６５０の左側に位置する第２の単位画素６４０に形成され、結局、１つの電極が隣接する２つの単位画素にわたって形成される。
【００５１】
前記第１の電極６２０及び第２の電極６３０は、互いに平行な複数のサブ電極をさらに備えることができ、隣接する単位画素に形成される電極と平行をなす。言い換えれば、前記第１の電極６２０と第２の電極６３０とが一体をなすので、任意の単位画素には、第１の電極６２０と第２の電極６３０が共に形成され、これらの電極６２０、６３０は互いに平行である。また、１つの単位画素に共に形成される第１の電極６２０と第２の電極６３０とは、隣接した単位画素に形成された互いに異なる薄膜トランジスタにより駆動されて横電界を形成する。
【００５２】
結局、第２の実施の形態による液晶表示素子は、単位画素毎に、１つの薄膜トランジスタと、第２の単位画素６４０に形成される第１の電極６２０と、前記第２の単位画素６４０に隣接した第１の単位画素６５０から延びる第２の電極６３０とを備える。また、前記第１の電極６２０と第２の電極６３０とは互いに平行である。
【００５３】
以下、前述の構造を有する本発明の第２の実施の形態の動作を説明する。
本発明の第２の実施の形態は、前記第１の実施の形態と同様に、隣接するデータラインを通じて提供されるデータ電圧により横電界が形成され、前記横電界により液晶が駆動されるものである。但し、前記データ電圧の制御が単位画素当たり１つずつ形成される薄膜トランジスタにより行われる点で第１の実施の形態と異なる。
【００５４】
図５に示すように、走査信号がゲート駆動回路(図示せず)からゲートラインに１ライン分ずつ提供されると、前記ゲートライン６０１に形成される複数の薄膜トランジスタ６１０はターンオンする。
次に、データ駆動回路(図示せず)からデータ電圧が印加されると、第１及び第２のデータライン６０２ａ、６０２ｂと連結される薄膜トランジスタ６１０を通じて、第１及び第２の電極６２０、６３０にデータ電圧が印加される。
【００５５】
図５の単位画素６４０を参照してその一例を挙げると、ゲート信号により薄膜トランジスタ６１０がターンオンした後、第１のデータライン６０２ａ及び第２のデータライン６０２ｂを通じて、第１のデータ電圧及び第２のデータ電圧がそれぞれ薄膜トランジスタ６１０に印加される。
【００５６】
すると、前記第１のデータライン６０２ａから入力される第１のデータ電圧は、第１の電極６２０に印加される。また、前記第２のデータライン６０２ｂから入力される第２のデータ電圧は、第２のデータライン６０２ｂに連結される薄膜トランジスタにより制御されて、第２の電極６３０に印加される。従って、第１のデータ電圧が印加される第１の電極６２０と、第２のデータ電圧が印加される第２の電極６３０とにより横電界が形成され、前記横電界により液晶が駆動される。
【００５７】
従って、第１のデータ電圧と第２のデータ電圧との差が単位画素を駆動する画像情報となるので、画素電極及び共通電極を備え、データ電圧を受けて画像情報を実現する従来のＩＰＳモードの液晶表示素子とは異なる方式でデータ電圧を印加すべきである。
【００５８】
即ち、１つの単位画素には、隣接する２つのデータラインから印加される２つのデータ電圧の差により画像情報が決定されるので、データ信号をデータ駆動回路に提供する前に、タイミングコントローラ(図示せず)は、第Ｎのデータ電圧と第Ｎ＋１のデータ電圧との差が画像情報となるように、データ電圧を変化させる必要がある。
【００５９】
前述したように、単位画素には常に個別的に提供されるデータ電圧により横電界を形成できるので、ゲートラインが長くなることによって線抵抗が発生しても、ライン・ディレイ現象が発生しなくなる。
即ち、従来は、ゲート電圧及びデータ電圧により画素電極の電圧が決定され、このように決定された画素電極の電圧、及び共通電圧により画像情報が実現されるが、本発明においては、隣接するデータ電圧の差により画像情報が決定されるので、単位画素または隣接する単位画素に形成される薄膜トランジスタの特性が殆ど同一であれば、画面全体においてライン・ディレイによる不良が発生しなくなる。
【００６０】
また、基板の位置によって薄膜トランジスタの性能にバラツキが発生しても、隣接する薄膜トランジスタ間でバラツキがなければ、画質が低下する問題が発生しない。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態による単位画素を示す回路図である。
【図２Ａ】本発明の第１の実施の形態による単位画素を示す平面図である。
【図２Ｂ】本発明の第１の実施の形態による単位画素を示す断面図である。
【図３Ａ】本発明の第１の実施の形態の変形例を示す平面図である。
【図３Ｂ】本発明の第１の実施の形態の変形例を示す断面図である。
【図４】本発明の第２の実施の形態による単位画素を示す回路図である。
【図５】本発明の第２の実施の形態による単位画素を示す平面図である。
【図６】一般的なＩＰＳモードの液晶表示素子の単位画素を示す平面図である。
【図７】一般的なＩＰＳモードの液晶表示素子の単位画素を示す回路図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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