(57)【要約】  【課題】  複数の電源電位が供給されて動作する半導体集積回路において、いずれかの電源電位がオン／オフされる際に入力回路に貫通電流が流れるのを防止する。  【解決手段】  この半導体集積回路は、第１の電源電位が供給されて動作する内部回路３０と、第１の電源電位が供給されたときに、内部回路から供給される制御信号を反転して反転制御信号を出力するインバータ４０と、第２の電源電位が供給されたときに、制御信号のレベルをシフトさせたレベルシフト信号を出力するレベルシフト回路５０と、第２の電源電位が供給され、入力信号とレベルシフト信号とに基づいて論理演算を行うことにより、制御信号が活性化されたときに入力信号を出力すると共に、制御信号が非活性化されたときに出力レベルを固定する第１の入力回路１０と、内部回路に入力信号を供給する第２の入力回路２０とを具備する。【選択図】  図１
2006352298.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、
第１の電源電位が供給されて動作する内部回路と、
第１の電源電位が供給されたときに、前記内部回路から供給される制御信号を反転して反転制御信号を出力するインバータと、
制御信号を第１の入力端子に入力すると共に反転制御信号を第２の入力端子に入力し、第２の電源電位が供給されたときに、前記第１又は第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を出力端子から出力するレベルシフト回路と、
第２の電源電位が供給されたときに、入力パッドを介して入力される入力信号と前記レベルシフト回路から出力されるレベルシフト信号とに基づいて論理演算を行うことにより、制御信号が活性化されたときに入力信号に対応する信号を出力すると共に、制御信号が非活性化されたときに出力レベルを固定する第１の入力回路と、
第１の電源電位が供給されたときに、前記第１の入力回路から出力される信号に基づいて動作することにより、前記内部回路に信号を供給する第２の入力回路と、
を具備する半導体集積回路。
【請求項２】
第２の電源電位が供給され第１の電源電位が供給されていないときに、前記レベルシフト回路の前記第１及び第２の入力端子の内の一方と前記出力端子の電位を固定する電位固定回路をさらに具備する、請求項１記載の半導体集積回路。
【請求項３】
前記第１の入力回路が、第２の電源電位が供給されたときに、前記入力パッドを介して入力される入力信号と前記レベルシフト回路から出力されるレベルシフト信号との倫理積を求める、請求項２記載の半導体集積回路。
【請求項４】
前記第１の入力回路が、第２の電源電位が供給されたときに、前記入力パッドを介して入力される入力信号と前記レベルシフト回路から出力されるレベルシフト信号との倫理和を求める、請求項２記載の半導体集積回路。
【請求項５】
前記レベルシフト回路が、前記第１の入力端子に接続されたゲートを有する直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、前記第２の入力端子に接続されたゲートと前記出力端子に接続されたドレインとを有する第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、
前記電位固定回路が、第２の電源電位が供給され第１の電源電位が供給されていないときに、前記レベルシフト回路の前記第１の入力端子及び前記出力端子の電位をローレベルに固定する、請求項３記載の半導体集積回路。
【請求項６】
前記レベルシフト回路が、前記第１の入力端子に接続されたゲートと前記出力端子に接続されたドレインとを有する直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、前記第２の入力端子に接続されたゲートを有する第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、
前記電位固定回路が、第２の電源電位が供給され第１の電源電位が供給されていないときに、前記レベルシフト回路の前記第１の入力端子の電位をローレベルに固定すると共に前記出力端子の電位をハイレベルに固定する、請求項４記載の半導体集積回路。
【請求項７】
前記第２の入力回路が、第１の電源電位が供給されたときに、前記第１の入力回路から出力される信号と第２の電源電位のレベルとに基づいて論理演算を行うことにより、第２の電源電位が供給されたときに前記第１の入力回路から出力される信号に対応する信号を内部回路に出力すると共に、第２の電源電位が供給されていないときに出力レベルを固定する、請求項１〜６のいずれか１項記載の半導体集積回路。
【請求項８】
第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、
第１の電源電位が供給されて動作する内部回路と、
第２の電源電位が供給されたときに、入力パッドを介して入力される入力信号に基づいて動作する第１の入力回路と、
第１の電源電位が供給されたときに、前記第１の入力回路から出力される信号と第２の電源電位のレベルとに基づいて論理演算を行うことにより、第２の電源電位が供給されたときに前記第１の入力回路から出力される信号に対応する信号を前記内部回路に出力すると共に、第２の電源電位が供給されていないときに出力レベルを固定する第２の入力回路と、
を具備する半導体集積回路。
【請求項９】
前記第２の入力回路が、第１の電源電位が供給されたときに、前記第１の入力回路から出力される信号と第２の電源電位のレベルとの倫理積を求める、請求項８記載の半導体集積回路。
【請求項１０】
前記第２の入力回路が、第１の電源電位が供給されたときに、第２の電源電位のレベルを反転し、前記第１の入力回路から出力される信号と反転された第２の電源電位のレベルとの倫理和を求める、請求項８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＩＣやＬＳＩ等の半導体集積回路に関し、特に、複数の電源電位が供給されて動作する半導体集積回路に関する。
【背景技術】
【０００２】
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電位で動作する複数の半導体集積回路が互いに接続される場合が生じる。
【０００３】
そのような場合に対応するために、高い電源電位が供給されて動作する入力回路と低い電源電位が供給されて動作する内部回路とを有する半導体集積回路が開発されている。このように２種類の電源電位が供給されて動作する半導体集積回路の入力回路について、図９〜図１１を参照しながら説明する。
【０００４】
図９は、従来の半導体集積回路の第１の入力回路を示す回路図である。図９に示す入力回路は、外部回路から入力パッドを介して信号を入力し、電源電位ＨＶＤＤ（例えば、３．３Ｖ）が供給されたときに、入力信号を反転して出力するインバータ１と、電源電位ＬＶＤＤ（例えば、１．８Ｖ）が供給されたときに、インバータ１の出力信号を反転して内部回路に出力するインバータ２とを有している。
【０００５】
この半導体集積回路において、電源電位ＬＶＤＤが供給されていても、外部からの入力信号が不要である場合に消費電力を低減する等の理由により、電源電位ＨＶＤＤが供給されないことがある。その際に、インバータ１の出力がハイインピーダンスとなるので、インバータ２の入力レベルが不定となって、インバータ２に貫通電流Ｉ２が流れてしまうおそれがある。そのような事態を防止するために、電源電位ＨＶＤＤのオン／オフに同期した制御信号（ゲートイネーブル信号）が用いられる。
【０００６】
そこで、この入力回路には、電源電位ＬＶＤＤが供給されたときに、ゲートイネーブル信号を反転するインバータ３と、反転されたゲートイネーブル信号がゲートに印加されてスイッチング動作を行うＮチャネルＭＯＳトランジスタ４とが設けられている。トランジスタ４は、ゲートイネーブル信号がローレベルのときに、即ち、反転されたゲートイネーブル信号がハイレベルのときに、インバータ２の入力電位をローレベルに固定する。
【０００７】
図１０は、電源電位ＨＶＤＤ及びゲートイネーブル信号の変化を示すタイミングチャートである。図１０に示すように、電源電位ＨＶＤＤが供給されるとゲートイネーブル信号がハイレベルに変化し、電源電位ＨＶＤＤが供給されなくなるとゲートイネーブル信号がローレベルに変化する。しかしながら、電源電位ＨＶＤＤのオン／オフに対して、ゲートイネーブル信号の変化のタイミングにずれが生じるので、電源電位ＨＶＤＤが供給されているにもかかわらずゲートイネーブル信号がローレベルである期間ＴＡ、及び／又は、電源電位ＨＶＤＤが供給されていないにもかかわらずゲートイネーブル信号がハイレベルである期間ＴＢが存在することになる。
【０００８】
図９に示す入力回路の場合には、電源電位ＨＶＤＤが供給されゲートイネーブル信号がローレベルである期間ＴＡにおいてトランジスタ４がオン状態となるので、インバータ１に貫通電流Ｉ１が流れてしまうおそれがある。また、電源電位ＨＶＤＤが供給されずにゲートイネーブル信号がハイレベルである期間ＴＢにおいて、インバータ２の入力レベルが不定となって、インバータ２に貫通電流Ｉ２が流れてしまうおそれがある。
【０００９】
図１１は、従来の半導体集積回路の第２の入力回路を示す回路図である。図１１に示す入力回路は、外部回路から入力パッドを介して信号を入力し、電源電位ＨＶＤＤ（例えば、３．３Ｖ）が供給されたときに入力信号を反転して出力するインバータ１と、電源電位ＬＶＤＤ（例えば、１．８Ｖ）が供給されたときにインバータ１の出力信号とゲートイネーブル信号との論理積を求め、その結果を反転して内部回路に出力するＮＡＮＤ回路５とを有している。
【００１０】
図１１に示す入力回路の場合には、電源電位ＨＶＤＤが供給されゲートイネーブル信号がローレベルである期間ＴＡにおいて、ＮＡＮＤ回路５の出力が強制的にハイレベルに固定されてしまう。また、電源電位ＨＶＤＤが供給されずにゲートイネーブル信号がハイレベルである期間ＴＢにおいて、インバータ２の入力レベルが不定となって、ＮＡＮＤ回路５に貫通電流Ｉ３が流れてしまうおそれがある。
【００１１】
関連する技術として、下記の特許文献１には、望まない又は予期しない電源遮断に対して、データがランダムに記憶されたり消去されたりするのを防ぐように集積回路を保護する装置が開示されている。この装置は、プログラミング／消去電圧Ｖｐｐを発生する電圧源と、この電圧源に対応する集積回路の給電入力との間に直列に接続されたカットオフ手段を備え、さらに、正常電源電圧Ｖｃｃを発生する電圧源に接続されて上記カットオフ手段をアクティブにする手段を備えている。このカットオフ手段は、電圧Ｖｃｃの値がある閾値よりも下降したときにアクティブにされて、データを書換えや消去から保護する。しかしながら、特許文献１には、いずれかの電源電位がオン／オフされる際に入力回路に貫通電流が流れるのを防止することに関しては開示されていない。
【特許文献１】特開平６−２３６６９３号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、上記の点に鑑み、本発明は、複数の電源電位が供給されて動作する半導体集積回路において、いずれかの電源電位がオン／オフされる際に入力回路に貫通電流が流れるのを防止することを目的とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、第１の電源電位が供給されて動作する内部回路と、第１の電源電位が供給されたときに、内部回路から供給される制御信号を反転して反転制御信号を出力するインバータと、制御信号を第１の入力端子に入力すると共に反転制御信号を第２の入力端子に入力し、第２の電源電位が供給されたときに、第１又は第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を出力端子から出力するレベルシフト回路と、第２の電源電位が供給されたときに、入力パッドを介して入力される入力信号とレベルシフト回路から出力されるレベルシフト信号とに基づいて論理演算を行うことにより、制御信号が活性化されたときに入力信号に対応する信号を出力すると共に、制御信号が非活性化されたときに出力レベルを固定する第１の入力回路と、第１の電源電位が供給されたときに、第１の入力回路から出力される信号に基づいて動作することにより、内部回路に信号を供給する第２の入力回路とを具備する。
【００１４】
ここで、半導体集積回路が、第２の電源電位が供給され第１の電源電位が供給されていないときに、レベルシフト回路の第１及び第２の入力端子の内の一方と出力端子の電位を固定する電位固定回路をさらに具備するようにしても良い。
【００１５】
また、第１の入力回路が、第２の電源電位が供給されたときに、入力パッドを介して入力される入力信号とレベルシフト回路から出力されるレベルシフト信号との倫理積を求めるようにしても良い。
【００１６】
その場合に、レベルシフト回路が、第１の入力端子に接続されたゲートを有する直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、第２の入力端子に接続されたゲートと出力端子に接続されたドレインとを有する第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、電位固定回路が、第２の電源電位が供給され第１の電源電位が供給されていないときに、レベルシフト回路の第１の入力端子及び出力端子の電位をローレベルに固定するようにしても良い。
【００１７】
あるいは、第１の入力回路が、第２の電源電位が供給されたときに、入力パッドを介して入力される入力信号とレベルシフト回路から出力されるレベルシフト信号との倫理和を求めるようにしても良い。
【００１８】
その場合に、レベルシフト回路が、第１の入力端子に接続されたゲートと出力端子に接続されたドレインとを有する直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、第２の入力端子に接続されたゲートを有する第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含み、電位固定回路が、第２の電源電位が供給され第１の電源電位が供給されていないときに、レベルシフト回路の第１の入力端子の電位をローレベルに固定すると共に出力端子の電位をハイレベルに固定するようにしても良い。
【００１９】
以上において、第２の入力回路が、第１の電源電位が供給されたときに、第１の入力回路から出力される信号と第２の電源電位のレベルとに基づいて論理演算を行うことにより、第２の電源電位が供給されたときに第１の入力回路から出力される信号に対応する信号を内部回路に出力すると共に、第２の電源電位が供給されていないときに出力レベルを固定するようにしても良い。
【００２０】
本発明の第２の観点に係る半導体集積回路は、第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、第１の電源電位が供給されて動作する内部回路と、第２の電源電位が供給されたときに、入力パッドを介して入力される入力信号に基づいて動作する第１の入力回路と、第１の電源電位が供給されたときに、第１の入力回路から出力される信号と第２の電源電位のレベルとに基づいて論理演算を行うことにより、第２の電源電位が供給されたときに第１の入力回路から出力される信号に対応する信号を内部回路に出力すると共に、第２の電源電位が供給されていないときに出力レベルを固定する第２の入力回路とを具備する。
【００２１】
ここで、第２の入力回路が、第１の電源電位が供給されたときに、第１の入力回路から出力される信号と第２の電源電位のレベルとの倫理積を求めるようにしても良いし、第１の電源電位が供給されたときに、第２の電源電位のレベルを反転し、第１の入力回路から出力される信号と反転された第２の電源電位のレベルとの倫理和を求めるようにしても良い。
【発明の効果】
【００２２】
本発明の第１の観点によれば、第２の電源電位のオン／オフに同期する制御信号が非活性化されたときに出力レベルを固定する第１の入力回路を設けたことにより、第２の電源電位がオン／オフされる際に入力回路に貫通電流が流れるのを防止することができる。また、本発明の第２の観点によれば、第２の電源電位が供給されていないときに出力レベルを固定する第２の入力回路を設けたことにより、第２の電源電位がオン／オフされる際に入力回路に貫通電流が流れるのを防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、第１の電源電位ＬＶＤＤ（例えば、１．８Ｖ）と、第１の電源電位よりも高い第２の電源電位ＨＶＤＤ（例えば、３．３Ｖ）と、基準電位ＶＳＳ（例えば、接地電位０Ｖ）とが供給されて動作する。
【００２４】
図１に示すように、この半導体集積回路は、電源電位ＨＶＤＤが供給されたときに、外部回路から入力パッドを介して入力される入力信号に基づいて動作する第１の入力回路（本実施形態においては、ＮＡＮＤ回路１０）と、電源電位ＬＶＤＤが供給されたときに、第１の入力回路から出力される信号に基づいて動作する第２の入力回路（本実施形態においては、インバータ２０）と、電源電位ＬＶＤＤが供給されたときに、第２の入力回路から供給される信号に基づいて動作する内部回路３０と、電源電位ＬＶＤＤが供給されたときに、内部回路から供給される制御信号（ゲートイネーブル信号）を反転して反転ゲートイネーブル信号を出力するインバータ４０と、ゲートイネーブル信号又は反転ゲートイネーブル信号に基づいてレベルシフト信号を出力するレベルシフト回路５０とを有している。
【００２５】
第１の入力回路は、電源電位ＨＶＤＤが供給されたときに、入力パッドを介して入力される入力信号とレベルシフト回路４０から出力されるレベルシフト信号とに基づいて論理演算を行うことにより、制御信号が活性化されたときに入力信号に対応する信号を出力すると共に、制御信号が非活性化されたときに出力レベルを固定する。本実施形態においては、第１の入力回路としてＮＡＮＤ回路１０が用いられており、ＮＡＮＤ回路１０は、電源電位ＨＶＤＤが供給されたときに、入力信号とレベルシフト信号との倫理積を求め、その結果を反転した信号を出力する。
【００２６】
第２の入力回路としてのインバータ２０は、電源電位ＬＶＤＤが供給されたときに、ＮＡＮＤ回路１０の出力信号を反転して内部回路３０に出力する。内部回路３０は、電源電位ＬＶＤＤが供給されたときに、インバータ２０の出力信号に基づいて動作すると共に、電源電位ＨＶＤＤのオン／オフに同期したゲートイネーブル信号を生成する。インバータ４０は、電源電位ＬＶＤＤが供給されたときに、ゲートイネーブル信号を反転して反転ゲートイネーブル信号を出力する。
【００２７】
レベルシフト回路５０は、第１の入力端子（ノードＡ）に接続されたゲートと第２の出力端子（ノードＤ）に接続されたドレインとを有する直列接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、第２の入力端子（ノードＢ）に接続されたゲートと第１の出力端子（ノードＣ）に接続されたドレインとを有するＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、トランジスタＱＰ１及びＱＮ１に電流を供給するＰチャネルＭＯＳトランジスタＱＰ３と、トランジスタＱＰ２及びＱＮ２に電流を供給するＰチャネルＭＯＳトランジスタＱＰ４とを含んでいる。
【００２８】
レベルシフト回路５０は、ゲートイネーブル信号を第１の入力端子（ノードＡ）に入力すると共に反転ゲートイネーブル信号を第２の入力端子（ノードＢ）に入力し、電源電位ＨＶＤＤが供給されたときに、第１及び第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）においてそれぞれ生成して、第１及び第２の出力端子の内の一方（本実施形態においては、第１の出力端子（ノードＣ））からレベルシフト信号を出力する。
【００２９】
このように入力回路を構成することにより、図１０に示すように電源電位ＨＶＤＤが供給されているにもかかわらずゲートイネーブル信号がローレベルである期間ＴＡにおいて、レベルシフト回路５０から出力されるレベルシフト信号がローレベルとなり、ＮＡＮＤ回路１０の出力がハイレベルに固定されて、入力回路における貫通電流を防止することができる。
【００３０】
次に、本発明の第２の実施形態について説明する。
図１に示す第１の実施形態に係る半導体集積回路において、電源電位ＬＶＤＤが供給されないときでも、入力パッドに接続されている外部回路が動作している等の理由により、電源電位ＨＶＤＤが供給される場合がある。そのような場合には、内部回路３０及びインバータ４０の出力がハイインピーダンス状態（電位不定）となるので、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ３、ＱＰ１及びＱＮ１を介して貫通電流が流れてしまうおそれがある。また、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ４、ＱＰ２及びＱＮ２を介して貫通電流が流れてしまうおそれがある。
【００３１】
そこで、本発明の第２の実施形態においては、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、レベルシフト回路５０の第１及び第２の入力端子の内の一方と第１及び第２の出力端子の内の一方の電位を固定する電位固定回路を設けることにより、レベルシフト回路５０における貫通電流を防止している。
【００３２】
図２は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、図１に示す第１の実施形態に係る半導体集積回路の構成に加えて、電位固定回路として、パワーオンコントロール（ＰＯＣ）回路６０と、ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４とを有している。
【００３３】
ＰＯＣ回路６０は、電源電位ＨＶＤＤが供給されたときに、電源電位ＬＶＤＤが供給されているか否かを検出して、電源電位ＬＶＤＤが供給されていない場合にハイレベルのＰＯＣ信号を出力し、電源電位ＬＶＤＤが供給されている場合にローレベルのＰＯＣ信号を出力する。ＰＯＣ回路６０から出力されるＰＯＣ信号は、トランジスタＱＮ３及びＱＮ４のゲートに供給される。
【００３４】
トランジスタＱＮ３のドレインは、レベルシフト回路５０の第１の入力端子（ノードＡ）に接続されており、ソースは、基準電位ＶＳＳに接続されている。また、トランジスタＱＮ４のドレインは、レベルシフト回路５０の第１の出力端子（ノードＣ）に接続されており、ソースは、基準電位ＶＳＳに接続されている。
【００３５】
これにより、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、トランジスタＱＮ３が、第１の入力端子（ノードＡ）の電位をローレベルに固定すると共に、トランジスタＱＮ４が、第１の出力端子（ノードＣ）の電位をローレベルに固定するようにしている。
【００３６】
ノードＡ及びＣの電位がローレベルになると、トランジスタＱＰ３及びＱＰ１がオン状態となり、トランジスタＱＮ１がオフ状態となる。また、ノードＤの電位がハイレベルとなり、トランジスタＱＰ４がカットオフする。従って、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、レベルシフト回路５０における貫通電流を防止することができる。さらに、ノードＣの電位がローレベルに固定されるので、ＮＡＮＤ回路１０における貫通電流を防止することができる。
【００３７】
図３は、本発明の実施形態において用いられるＰＯＣ回路の構成を示す回路図である。ＰＯＣ回路６０は、電源電位ＬＶＤＤに接続された抵抗Ｒ１と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１２と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ２１〜ＱＰ２２及び抵抗Ｒ２と、インバータＡを構成するＰチャネルＭＯＳトランジスタＱＰ３１及びＮチャネルＭＯＳトランジスタＱＮ３１と、インバータＢを構成するＰチャネルＭＯＳトランジスタＱＰ４１及びＮチャネルＭＯＳトランジスタＱＮ４１とを含んでいる。
【００３８】
電源電位ＬＶＤＤが供給されていないときには、電源電位ＬＶＤＤがローレベルになるので、トランジスタＱＰ１１〜ＱＰ１２がオンしてトランジスタＱＮ１１〜ＱＮ１２がオフする。従って、ハイレベルの信号が入力されたインバータＡが、ローレベルの反転ＰＯＣ信号を出力し、ローレベルの反転ＰＯＣ信号が入力されたインバータＢが、ハイレベルのＰＯＣ信号を出力する。反転ＰＯＣ信号は、トランジスタＱＰ２１に正帰還されて、この状態を一層安定化する。一方、電源電位ＬＶＤＤが供給されているときには、各部のレベル関係が逆転して、インバータＡがハイレベルの反転ＰＯＣ信号を出力し、インバータＢがローレベルのＰＯＣ信号を出力する。
【００３９】
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、図１に示す第１の実施形態に係る半導体集積回路の構成において、ＮＡＮＤ回路１０をＮＯＲ回路７０に変更したものであり、レベルシフト回路５０の第２の出力端子（ノードＤ）から出力されるレベルシフト信号（以下においては、「第２のレベルシフト信号」と呼ぶ）が、ＮＯＲ回路７０の一方の入力端子に供給される。ＮＯＲ回路７０は、電源電位ＨＶＤＤが供給されたときに、入力パッドを介して入力される入力信号とレベルシフト回路５０から出力される第２のレベルシフト信号との倫理和を求め、その結果を反転した信号を出力する。
【００４０】
このように入力回路を構成することにより、図１０に示すように電源電位ＨＶＤＤが供給されているにもかかわらずゲートイネーブル信号がローレベルである期間ＴＡにおいて、レベルシフト回路５０から出力される第２のレベルシフト信号がハイレベルとなり、ＮＯＲ回路７０の出力がローレベルに固定されて、入力回路における貫通電流を防止することができる。
【００４１】
なお、レベルシフト回路５０の第２の出力端子（ノードＤ）から出力される第２のレベルシフト信号の替わりに、第１の出力端子（ノードＣ）から出力されるレベルシフト信号を、電源電位ＨＶＤＤが供給されて動作するインバータによって反転して、ＮＯＲ回路７０の一方の入力端子に供給するようにしても良い。
【００４２】
次に、本発明の第４の実施形態について説明する。
図４に示す第３の実施形態に係る半導体集積回路において、電源電位ＬＶＤＤが供給されないときでも、入力パッドに接続されている外部回路が動作している等の理由により、電源電位ＨＶＤＤが供給される場合がある。そのような場合には、内部回路３０及びインバータ４０の出力がハイインピーダンス状態（電位不定）となるので、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ３、ＱＰ１及びＱＮ１を介して貫通電流が流れてしまうおそれがある。また、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ４、ＱＰ２及びＱＮ２を介して貫通電流が流れてしまうおそれがある。
【００４３】
そこで、本発明の第４の実施形態においては、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、レベルシフト回路５０の第１及び第２の入力端子の内の一方と第１及び第２の出力端子の内の一方の電位を固定する電位固定回路を設けることにより、レベルシフト回路５０における貫通電流を防止している。
【００４４】
図５は、本発明の第４の実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、図４に示す第３の実施形態に係る半導体集積回路の構成に加えて、電位固定回路として、ＰＯＣ回路６０と、ＮチャネルＭＯＳトランジスタＱＮ５及びＰチャネルＭＯＳトランジスタＱＰ５とを有している。ＰＯＣ回路６０から出力されるＰＯＣ信号は、トランジスタＱＮ５のゲートに供給され、ＰＯＣ回路６０から出力される反転ＰＯＣ信号は、トランジスタＱＰ５のゲートに供給される。
【００４５】
トランジスタＱＮ５のドレインは、レベルシフト回路５０の第１の入力端子（ノードＡ）に接続されており、ソースは、接地電位ＨＶＳＳに接続されている。また、トランジスタＱＰ５のドレインは、レベルシフト回路５０の第２の出力端子（ノードＤ）に接続されており、ソースは、電源電位ＨＶＤＤに接続されている。
【００４６】
これにより、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、トランジスタＱＮ５が、第１の入力端子（ノードＡ）の電位をローレベルに固定すると共に、トランジスタＱＰ５が、第２の出力端子（ノードＤ）の電位をハイレベルに固定するようにしている。
【００４７】
ノードＡの電位がローレベルとなるから、トランジスタＱＮ１がオフ状態となり、ノードＤの電位がハイレベルとなるから、トランジスタＱＰ４がオフ状態となる。従って、電源電位ＨＶＤＤが供給され電源電位ＬＶＤＤが供給されていないときに、レベルシフト回路５０における貫通電流を防止することができる。さらに、ノードＤの電位がハイレベルに固定されるので、ＮＯＲ回路７０における貫通電流を防止することができる。
【００４８】
なお、レベルシフト回路５０の第２の出力端子（ノードＤ）から出力される第２のレベルシフト信号の替わりに第１の出力端子（ノードＣ）から出力されるレベルシフト信号をインバータによって反転する場合には、図２に示す第２の実施形態と同様に、電位固定回路において、トランジスタＱＮ３及びＱＮ４を用いるようにする。
【００４９】
次に、本発明の第５の実施形態について説明する。
図６は、本発明の第５の実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、電源電位ＬＶＤＤが供給されて動作する内部回路３０と、電源電位ＨＶＤＤが供給されたときに、入力パッドを介して入力される入力信号に基づいて動作する第１の入力回路（本実施形態においては、インバータ８０）と、電源電位ＬＶＤＤが供給されたときに、第１の入力回路から出力される信号と電源電位ＨＶＤＤのレベルとに基づいて論理演算を行うことにより、電源電位ＨＶＤＤが供給されたときに第１の入力回路から出力される信号に対応する信号を内部回路３０に出力すると共に、電源電位ＨＶＤＤが供給されていないときに出力レベルを固定する第２の入力回路（本実施形態においては、ＮＡＮＤ回路９０）とを有している。
【００５０】
インバータ８０は、電源電位ＨＶＤＤが供給されたときに、入力パッドを介して入力される入力信号を反転して出力する。ＮＡＮＤ回路９０は、電源電位ＬＶＤＤが供給されたときに、インバータ８０から出力される信号と電源電位ＨＶＤＤのレベルとの倫理積を求め、その結果を反転して出力する。
【００５１】
このように入力回路を構成することにより、電源電位ＨＶＤＤが供給されずに電源電位ＬＶＤＤが供給されている期間において、ＮＡＮＤ回路９０の出力がハイレベルに固定されて、入力回路における貫通電流を防止することができる。
【００５２】
次に、本発明の第６の実施形態について説明する。
図７は、本発明の第６の実施形態に係る半導体集積回路の構成を示す図である。第６の実施形態は、図６に示す第５の実施形態におけるＮＡＮＤ回路９０の替わりに、第２の入力回路１００として、電源電位ＬＶＤＤが供給されたときに、電源電位ＨＶＤＤのレベルを反転するインバータ１０１と、電源電位ＬＶＤＤが供給されたときに、第１の入力回路（本実施形態においては、インバータ８０）から出力される信号と反転された電源電位ＨＶＤＤのレベルとの倫理和を求めるＮＯＲ回路１０２とを含んでいる。
【００５３】
このように入力回路を構成することにより、電源電位ＨＶＤＤが供給されずに電源電位ＬＶＤＤが供給されている期間において、インバータ１０１の出力信号がハイレベルとなり、ＮＯＲ回路１０２の出力がローレベルに固定されて、入力回路における貫通電流を防止することができる。
【００５４】
以上説明した第１〜第４の実施形態のいずれかと、第５又は第６の実施形態とを組み合わせることにより、電源電位ＨＶＤＤのオン／オフのタイミングとゲートイネーブル信号の変化のタイミングとがどのようにずれても対応できる半導体集積回路を提供することができる。その一例として、第１の実施形態と第５の実施形態とを組み合わせた本発明の第７の実施形態に係る半導体集積回路について説明する。
【００５５】
図８は、本発明の第７の実施形態に係る半導体集積回路の構成を示す図である。図８に示すように、この半導体集積回路は、電源電位ＨＶＤＤが供給されたときに、外部回路から入力パッドを介して入力される入力信号に基づいて動作する第１の入力回路（本実施形態においては、ＮＡＮＤ回路１０）と、電源電位ＬＶＤＤが供給されたときに、第１の入力回路から出力される信号に基づいて動作する第２の入力回路（本実施形態においては、ＮＡＮＤ回路９０）と、電源電位ＬＶＤＤが供給されたときに、第２の入力回路から供給される信号に基づいて動作する内部回路３０と、電源電位ＬＶＤＤが供給されたときに、内部回路から供給されるゲートイネーブル信号を反転して反転ゲートイネーブル信号を出力するインバータ４０と、ゲートイネーブル信号又は反転ゲートイネーブル信号に基づいてレベルシフト信号を出力するレベルシフト回路５０とを有している。
【００５６】
第１の入力回路としてのＮＡＮＤ回路１０は、電源電位ＨＶＤＤが供給されたときに、入力信号とレベルシフト信号との倫理積を求め、その結果を反転した信号を出力する。第２の入力回路としてのＮＡＮＤ回路９０は、電源電位ＬＶＤＤが供給されたときに、ＮＡＮＤ回路１０から出力される信号と電源電位ＨＶＤＤのレベルとの倫理積を求め、その結果を反転して出力する。
【００５７】
内部回路３０は、電源電位ＬＶＤＤが供給されたときに、ＮＡＮＤ回路９０の出力信号に基づいて動作すると共に、電源電位ＨＶＤＤのオン／オフに同期したゲートイネーブル信号を生成する。インバータ４０は、電源電位ＬＶＤＤが供給されたときに、ゲートイネーブル信号を反転して反転ゲートイネーブル信号を出力する。
【００５８】
レベルシフト回路５０は、ゲートイネーブル信号を第１の入力端子（ノードＡ）に入力すると共に反転ゲートイネーブル信号を第２の入力端子（ノードＢ）に入力し、電源電位ＨＶＤＤが供給されたときに、第１及び第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）においてそれぞれ生成して、第１及び第２の出力端子の内の一方（本実施形態においては、第１の出力端子（ノードＣ））からレベルシフト信号を出力する。
【００５９】
このように入力回路を構成することにより、図１０に示すように電源電位ＨＶＤＤが供給されているにもかかわらずゲートイネーブル信号がローレベルである期間ＴＡにおいて、レベルシフト回路５０から出力されるレベルシフト信号がローレベルとなり、ＮＡＮＤ回路１０の出力がハイレベルに固定されて、入力回路における貫通電流を防止することができる。
【００６０】
また、図１０に示すように電源電位ＨＶＤＤが供給されていないにもかかわらずゲートイネーブル信号がハイレベルである期間ＴＢにおいて、ＮＡＮＤ回路９０の出力がハイレベルに固定されて、入力回路における貫通電流を防止することができる。
【００６１】
本実施形態においては、第１の実施形態と第５の実施形態とを組み合わせた例について説明したが、第１の実施形態の替わりに第２〜第４の実施形態のいずれかを用い、第５の実施形態の替わりに第６の実施形態を用いるようにしても良い。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図。
【図２】本発明の第２の実施形態に係る半導体集積回路の構成を示す図。
【図３】本発明の実施形態において用いられるＰＯＣ回路の構成を示す回路図。
【図４】本発明の第３の実施形態に係る半導体集積回路の構成を示す図。
【図５】本発明の第４の実施形態に係る半導体集積回路の構成を示す図。
【図６】本発明の第５の実施形態に係る半導体集積回路の構成を示す図。
【図７】本発明の第６の実施形態に係る半導体集積回路の構成を示す図。
【図８】本発明の第７の実施形態に係る半導体集積回路の構成を示す図。
【図９】従来の半導体集積回路の第１の入力回路を示す回路図。
【図１０】電源電位ＨＶＤＤ及びゲートイネーブル信号の変化を示すタイミング図。
【図１１】従来の半導体集積回路の第２の入力回路を示す回路図。
【符号の説明】
【００６３】
１０、９０  ＮＡＮＤ回路、  ２０、４０、８０、１０１  インバータ、  ３０  内部回路、  ５０  レベルシフト回路、  ６０  ＰＯＣ回路、  ７０、１０２  ＮＯＲ回路、  ＱＰ１〜ＱＰ４１  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ４１  ＮチャネルＭＯＳトランジスタ、  Ｒ１、Ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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