(57)【要約】  【課題】  集積回路装置のＤＲＡＭ部の歩留まり評価を工程別に早く行う。  【解決手段】  集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置は、ＤＲＡＭ部のゲート配線層に相当する層に設けられた評価用ゲート配線１１と、ＤＲＡＭ部を構成するキャパシタのソースコンタクトに相当し且つ評価用ゲート配線１１と接続された評価用ソースコンタクト１２とを備えている。【選択図】      図５
2006344635.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置であって、
前記ＤＲＡＭ部のゲート配線層に相当する層に設けられた評価用ゲート配線と、
前記ＤＲＡＭ部を構成するキャパシタのソースコンタクトに相当し且つ前記評価用ゲート配線と接続された評価用ソースコンタクトとを備えていることを特徴とする評価用半導体装置。
【請求項２】
請求項１に記載の評価用半導体装置において、
前記前記評価用ゲート配線の上に前記キャパシタの構成要素が複数個設けられていることを特徴とする評価用半導体装置。
【請求項３】
請求項１又は２に記載の評価用半導体装置において、
前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、
前記評価用ソースコンタクトは、前記第１の評価用ゲート配線と接続された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線と接続された第２の評価用ソースコンタクトとを少なくとも含み、
前記第１の評価用ソースコンタクト及び前記第２の評価用ソースコンタクトのそれぞれの上に、前記キャパシタのストレージプレートに相当する評価用ストレージプレートが別個に形成されていることを特徴とする評価用半導体装置。
【請求項４】
請求項１又は２に記載の評価用半導体装置において、
前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、
前記評価用ソースコンタクトは、前記第１の評価用ゲート配線と接続された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線と接続された第２の評価用ソースコンタクトとを少なくとも含み、
前記第１の評価用ソースコンタクトと前記第２の評価用ソースコンタクトとを接続するように、前記キャパシタのストレージプレートに相当する評価用ストレージプレートが形成されていることを特徴とする評価用半導体装置。
【請求項５】
請求項１又は２に記載の評価用半導体装置において、
前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、
前記評価用ソースコンタクトは、前記第１の評価用ゲート配線と接続された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線と接続された第２の評価用ソースコンタクトとを少なくとも含み、
前記第１の評価用ソースコンタクトと前記第２の評価用ソースコンタクトとを電気的に接続するように、前記ＤＲＡＭ部のビットラインに相当する評価用ビットラインが形成され、
前記第１の評価用ソースコンタクトと前記評価用ビットラインとは、前記ＤＲＡＭ部のビットラインコンタクトに相当する第１の評価用ビットラインコンタクトを介して接続されており、
前記第２の評価用ソースコンタクトと前記評価用ビットラインとは、前記ＤＲＡＭ部のビットラインコンタクトに相当する第２の評価用ビットラインコンタクトを介して接続されていることを特徴とする評価用半導体装置。
【請求項６】
請求項１又は２に記載の評価用半導体装置において、
前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、
前記評価用ソースコンタクトは、前記第１の評価用ゲート配線上に形成された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線上に形成された第２の評価用ソースコンタクトとを少なくとも含むことを特徴とする評価用半導体装置。
【請求項７】
集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置であって、
前記ＤＲＡＭ部のビットラインが設けられる層に相当する層に第１の評価用ビットライン及び第２の評価用ビットラインを備え、
前記第１の評価用ビットラインは、前記ＤＲＡＭ部のビットラインコンタクトに相当する評価用ビットラインコンタクトと接続し、
前記第２の評価用ビットラインは、前記キャパシタの上部セルプレートに相当する評価用上部セルプレートと電気的に接続することを特徴とする評価用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタセルを含む半導体集積回路装置の歩留まりを主要マスクレイヤ別工程歩留まりの積として求めることが可能になるように適切な配線を施した評価用半導体装置（ＴＥＧ：Test Element Group）に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置を製造する場合において、１枚の半導体基板（半導体ウェハ）から多数の良品ＬＳＩを得ることができること、つまり歩留まりを上げることは、半導体装置の低コスト化をもたらす。一方、歩留まりを低下させる要因としては、例えばＬＳＩ製造プロセスの各工程（特に配線工程）で異物等の欠陥がショート若しくはオープンを生じさせたり又はキャパシタの形成不良を生じさせることが知られている。異物等の欠陥の密度については、例えばＬＳＩ製造を行なうクリーンルームにおけるダスト分布情報に基づいて見積もることが可能である。尚、ＬＳＩのチップサイズが大きいほど、１個当たりのＬＳＩチップに発生する異物等の欠陥の個数が多くなって歩留まりが低下する。
【０００３】
このようなＬＳＩの歩留まりを設計段階において算出することは、ＬＳＩの製造コストを見積もる上で重要である。
【０００４】
そこで、配線のオープン又はショートを考慮した歩留まりに関しては、comb and snakeパターンのようなＴＥＧを用いて配線の不良率を見積もる方法が主として用いられている（非特許文献１参照）。具体的には、このようなパターンをショートループ（製造プロセスの一部）において形成することにより、半導体製造工程の異常を早期に検出する工程管理手法が広く一般的に用いられている。
【０００５】
ところが、ＤＲＡＭ（Dynamic Random Access Memory）を構成するキャパシタセルの場合には、同じパターンが繰り返されていること、及びそのままの形状ではレイヤ別に歩留まりを算出することが困難であることを理由として、次のような手法が主として用いられている。すなわち、実製品で用いられているものと同じレイアウトを持つＤＲＡＭ部のＴＥＧを繰り返し製造し、当該ＴＥＧを用いてフェイルビットマップ解析等の手法により歩留まりを向上させるための課題を抽出することによって対応する方法である。
【０００６】
一方、特許文献１では、ＤＲＡＭの拡散工程を途中で終了することによって得られるＴＥＧの電気特性評価を行うことにより、主要レイヤ別の歩留まり算出を可能とする方法が提案されている。
【非特許文献１】Lee Jacobson(National Semiconductor Corp.)他、Development of Dynamic Tool PID/PWP Limits to Achieve Product Defect Density Goal 、1997年、IEEE/SEMI Advanced Semiconductor Manufacturing Conference 、p.144-145
【特許文献１】米国特許第５８７２０１８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、前述の従来の方法のように、実製品で用いられているものと同じレイアウトを持つＤＲＡＭ部のＴＥＧを繰り返し製造する場合には、ＴＥＧの製造に時間を要するため、実際に工程上の問題が発生したとしても、当該問題の検出にも時間を要することとなり、対策実施が遅れてしまうという問題がある。
【０００８】
また、前述の特許文献１の方法は、キャパシタセル構造の上部に形成されたビットライン間の抵抗又はワードライン間の抵抗を製造工程の途中で測定するものであるため、最終製品の検査結果に基づいて不良解析を実施する場合と比べて、不良検出を時間的に早く行うことができるというメリットが得られる。しかしながら、特許文献１の方法を用いて、キャパシタセル形成の個々の工程毎に検出結果を分割して評価することは不可能である。
【０００９】
前記に鑑み、本発明は、集積回路装置のＤＲＡＭ部の歩留まり評価を工程別に早く行えるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者らは、集積回路装置のＤＲＡＭ部の歩留まりを、主要なマスクレイヤのそれぞれと対応する工程別の歩留まり（不良発生確率）の積として求めることができるように、歩留まり算出対象のマスクレイヤの上層又は下層のマスクレイヤに必要な配線を施した評価用半導体装置を用いることを着想した。すなわち、島状に形成された複数のキャパシタセルの間のリーク電流等を測定できるように、キャパシタセルの上層又は下層の配線層に最小限必要な評価用配線を追加したものを評価用半導体装置として用いるのである。
【００１１】
具体的には、本発明に係る第１の評価用半導体装置は、集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置であって、前記ＤＲＡＭ部のゲート配線層に相当する層に設けられた評価用ゲート配線と、前記ＤＲＡＭ部を構成するキャパシタのソースコンタクトに相当し且つ前記評価用ゲート配線と接続された評価用ソースコンタクトとを備えている。ここで、第１の評価用半導体装置において、前記前記評価用ゲート配線の上に前記キャパシタの構成要素が複数個設けられていてもよい。
【００１２】
第１の評価用半導体装置によると、キャパシタ形成工程（関連工程を含む：以下同じ）における、Ｘ方向（例えばビットライン方向：以下同じ）若しくはＹ方向（例えばワードライン方向：以下同じ）のストレージプレート間ショート、ストレージプレート・ソースコンタクト間オープン、ソースコンタクト・ビットラインコンタクト間オープン又はソースコンタクト間ショートをそれぞれ評価することができる。
【００１３】
第１の評価用半導体装置において、前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、前記評価用ソースコンタクトは、前記第１の評価用ゲート配線と接続された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線と接続された第２の評価用ソースコンタクトとを少なくとも含み、前記第１の評価用ソースコンタクト及び前記第２の評価用ソースコンタクトのそれぞれの上に、前記キャパシタのストレージプレートに相当する評価用ストレージプレートが別個に形成されていることが好ましい。
【００１４】
このようにすると、第１の評価用ゲート配線と第２の評価用ゲート配線とがショートしているかどうかを評価することによって、キャパシタ形成工程におけるＸ方向又はＹ方向のストレージプレート間ショートを評価することができる。
【００１５】
第１の評価用半導体装置において、前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、前記評価用ソースコンタクトは、前記第１の評価用ゲート配線と接続された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線と接続された第２の評価用ソースコンタクトとを少なくとも含み、前記第１の評価用ソースコンタクトと前記第２の評価用ソースコンタクトとを接続するように、前記キャパシタのストレージプレートに相当する評価用ストレージプレートが形成されていることが好ましい。
【００１６】
このようにすると、第１の評価用ゲート配線と第２の評価用ゲート配線とが導通しているかどうかを評価することによって、キャパシタ形成工程におけるストレージプレート・ソースコンタクト間オープンを評価することができる。
【００１７】
第１の評価用半導体装置において、前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、前記評価用ソースコンタクトは、前記第１の評価用ゲート配線と接続された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線と接続された第２の評価用ソースコンタクトとを少なくとも含み、前記第１の評価用ソースコンタクトと前記第２の評価用ソースコンタクトとを電気的に接続するように、前記ＤＲＡＭ部のビットラインに相当する評価用ビットラインが形成され、前記第１の評価用ソースコンタクトと前記評価用ビットラインとは、前記ＤＲＡＭ部のビットラインコンタクトに相当する第１の評価用ビットラインコンタクトを介して接続されており、前記第２の評価用ソースコンタクトと前記評価用ビットラインとは、前記ＤＲＡＭ部のビットラインコンタクトに相当する第２の評価用ビットラインコンタクトを介して接続されていることが好ましい。
【００１８】
このようにすると、第１の評価用ゲート配線と第２の評価用ゲート配線とが導通しているかどうかを評価することによって、キャパシタ形成工程におけるソースコンタクト・ビットラインコンタクト間オープンを評価することができる。
【００１９】
第１の評価用半導体装置において、前記評価用ゲート配線は、第１の評価用ゲート配線と第２の評価用ゲート配線とを少なくとも含み、前記評価用ソースコンタクトは、前記第１の評価用ゲート配線上に形成された第１の評価用ソースコンタクトと、前記第２の評価用ゲート配線上に形成された第２の評価用ソースコンタクトとを少なくとも含むことが好ましい。
【００２０】
このようにすると、第１の評価用ゲート配線と第２の評価用ゲート配線とがショートしているかどうかを評価することによって、キャパシタ形成工程におけるソースコンタクト間ショートを評価することができる。
【００２１】
本発明に係る第２の評価用半導体装置は、集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置であって、前記ＤＲＡＭ部のビットラインが設けられる層に相当する層に第１の評価用ビットライン及び第２の評価用ビットラインを備え、前記第１の評価用ビットラインは、前記ＤＲＡＭ部のビットラインコンタクトに相当する評価用ビットラインコンタクトと接続し、前記第２の評価用ビットラインは、前記キャパシタの上部セルプレートに相当する評価用上部セルプレートと電気的に接続する。
【００２２】
第２の評価用半導体装置によると、第１の評価用ビットラインと第２の評価用ビットラインとがショートしているかどうかを評価することによって、キャパシタ形成工程における上部セルプレート・ビットラインコンタクト間ショートを評価することができる。
【００２３】
また、近年、電流測定装置の性能が向上して電流の測定精度及び測定速度が大幅に改善されている。そこで、本発明の各評価用半導体装置に小規模なパターンを多数搭載することにより、従来検出不可能であったソフトオープン又はソフトショートの検出及びその評価が可能となる。
【００２４】
また、本発明の各評価用半導体装置を用いて、レイヤ別の歩留まり評価結果を単位容量について求めておくことによって、実製品の容量からチップ全体についての歩留まりを予測することが可能となる。
【００２５】
また、本発明の評価用半導体装置を用いてレイヤ別の歩留まり評価を行うことによって、ＤＲＡＭ形成の各工程を平行して開発することが可能となるので、工程開発の短ＴＡＴ（turn-around-time）化を実現することができる。
【００２６】
また、本発明の評価用半導体装置の歩留まりと実製品の不良項目別の歩留まりとの関係を予め検証しておくことにより、実製品の生産工程において当該不良項目別の歩留まりに基づいて各工程別に歩留まりを算出することが可能になる。具体的には、実製品の量産時に歩留まり低下等の問題が発生した場合にも、当該不良項目別の歩留まりに基づいて、問題の原因となる工程を絞りこむことが可能になり、その問題への早期対処が可能になる。
【発明の効果】
【００２７】
本発明によると、集積回路装置のＤＲＡＭ部の歩留まりを、主要なマスクレイヤ別の歩留まりの積、つまりは工程別の歩留まりの積として求めることができるので、ＤＲＡＭプロセス開発、歩留まり改善又は不良解析等の短ＴＡＴ化を実現することができる。
【発明を実施するための最良の形態】
【００２８】
（実施形態）
以下、本発明の一実施形態に係るＤＲＡＭ歩留まり算出用ＴＥＧ及びそれを用いた歩留まり算出方法について、図面を参照しながら説明する。尚、以下に説明する、本実施形態の各ＤＲＡＭ歩留まり算出用ＴＥＧは、集積回路装置のＤＲＡＭ部の歩留まりを、主要なマスクレイヤのそれぞれと対応する工程別の歩留まり（不良発生確率）の積として求めることができるように、歩留まり算出対象のマスクレイヤの上層又は下層のマスクレイヤに必要な配線を施すことによって形成されたものである。
【００２９】
図１及び図２は、歩留まり評価対象の集積回路装置のＤＲＡＭ部の平面構成を示しており、図１は、キャパシタのストレージプレートが設けられるレイヤ及びそれよりも下側のレイヤの平面構成を示し、図２は、キャパシタの上部セルプレートが設けられるレイヤ及びそれよりも上側のレイヤの平面構成を示している。尚、図１及び図２において、層間絶縁膜等の一部の構成要素の図示を省略している。また、図３は、図１及び図２における III− III線の断面図であり、図４は、図１及び図２におけるIV−IV線の断面図である。
【００３０】
図１〜図４に示すように、Ｎ型ウェル（下層）３１及びＰ型ウェル（上層）３２が設けられ且つ素子分離３３によって区画された半導体基板３０上にゲート配線（ワードライン）１１が形成されている。Ｐ型ウェル３２におけるゲート配線１１の両側にはソース・ドレイン領域３４が形成されている。ゲート配線１１を覆うように絶縁膜３５及び層間絶縁膜３６が順次形成されている。絶縁膜３５及び層間絶縁膜３６には、ソース・ドレイン領域３４と接続するソースコンタクト１２が形成されている。層間絶縁膜３６上には、キャパシタ形成用凹部を有する層間絶縁膜３７が形成されており、当該凹部の壁面及び底面には、所定のソースコンタクト１２と接続するストレージプレート（下部電極）１３が形成されている。具体的には、当該凹部内に平坦な電極部分（下部電極１３）となる例えばドープドポリシリコン膜を形成した後、球形突起部分の核となる例えばノンドープドアモルファスシリコン膜を形成し、その後、ＬＰ（low pressure）−ＨＳＧ（hemi spherical grained）技術によって下部電極１３上に球形突起部分３８を形成する。球形突起部分３８に対しては例えばＰ（リン）をドープしてＮ型化する。その後、球形突起部分３８が設けられたストレージプレート１３を覆うように容量絶縁膜４１が形成されている。容量絶縁膜４１の上及び層間絶縁膜３７の上には、メタル配線コンタクトの形成領域を除いて、上部セルプレート１５が形成されている。上部セルプレート１５を覆うように層間絶縁膜３９が形成されている。層間絶縁膜３７及び層間絶縁膜３９には、所定のソースコンタクト１２と接続するメタル配線コンタクト（ビットラインコンタクト）１４が形成されている。層間絶縁膜３９上には層間絶縁膜４０が形成されており、当該層間絶縁膜４０には、メタル配線コンタクト１４と接続するメタル配線（ビットライン）１６が埋め込まれている。
【００３１】
図１〜図４に示すＤＲＡＭ部において生じうる不良は、Ｘ方向（例えばビットライン方向：以下同じ）ストレージプレート間ショート２１、Ｙ方向（例えばワードライン方向：以下同じ）ストレージプレート間ショート２２、ストレージプレート・ソースコンタクト間オープン２３、ソースコンタクト・メタル配線コンタクト間オープン２４、上部セルプレート・メタル配線コンタクト間ショート２５又はソースコンタクト間ショート２６である。
【００３２】
以下、上記各不良を選択的に検出するための本実施形態の各ＤＲＡＭ歩留まり算出用ＴＥＧのレイアウトについて説明する。
【００３３】
［Ｘ方向ストレージプレート間ショート検出用ＴＥＧ］
図５は、本実施形態のＸ方向ストレージプレート間ショート検出用ＴＥＧの平面図であり、図６は、図５におけるVI−VI線の断面図である。尚、図５及び図６において、図１〜図４に示すＤＲＡＭ部の構成要素に相当する構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００３４】
図５及び図６に示すように、本実施形態のＸ方向ストレージプレート間ショート検出用ＴＥＧにおいては、ＤＲＡＭ部のゲート配線１１が設けられる層に相当する層に、第１の評価用ゲート配線１１Ａと第２の評価用ゲート配線１１Ｂとが設けられている。第１の評価用ゲート配線１１Ａは、Ｘ方向において隣接する一対のストレージプレート１３のうちの一方（第１の評価用ストレージプレート）とソースコンタクト（第１の評価用ソースコンタクト）１２を介して接続されている。第２の評価用ゲート配線１１Ｂは、当該一対のストレージプレート１３のうちの他方（第２の評価用ストレージプレート）とソースコンタクト（第２の評価用ソースコンタクト）１２を介して接続されている。
【００３５】
尚、図５及び図６に示すＴＥＧにおいては、Ｘ方向における評価用ストレージプレート１３の配置間隔が図１〜図４に示すＤＲＡＭ部と同等にデザインされていることを除いて、評価用ゲート配線１１の数又は形状、評価用ゲート配線１１上に設ける評価用ソースコンタクト１２又は評価用ストレージプレート１３の数又は形状、及び層間絶縁膜の積層数又は厚さ等は特に限定されない。また、評価用ストレージプレート１３の表面に、図１〜図４に示す歩留まり評価対象の集積回路装置と同様の球形突起部分３８を設けても良い。
【００３６】
図５及び図６に示すＴＥＧによると、第１の評価用ゲート配線１１Ａと第２の評価用ゲート配線１１Ｂとがショートしているかどうかを評価することによって、Ｘ方向ストレージプレート間ショート２１の発生確率、つまりストレージプレート形成工程の歩留まりを評価することができる。
【００３７】
［Ｙ方向ストレージプレート間ショート検出用ＴＥＧ］
図７は、本実施形態のＹ方向ストレージプレート間ショート検出用ＴＥＧの平面図であり、図８は、図７におけるVIII−VIII線の断面図である。尚、図７及び図８において、図１〜図４に示すＤＲＡＭ部の構成要素に相当する構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００３８】
図７及び図８に示すように、本実施形態のＹ方向ストレージプレート間ショート検出用ＴＥＧにおいては、ＤＲＡＭ部のゲート配線１１が設けられる層に相当する層に、第１の評価用ゲート配線１１Ａと第２の評価用ゲート配線１１Ｂとが設けられている。第１の評価用ゲート配線１１Ａは、Ｙ方向において隣接する一対のストレージプレート１３のうちの一方（第１の評価用ストレージプレート）とソースコンタクト（第１の評価用ソースコンタクト）１２を介して接続されている。第２の評価用ゲート配線１１Ｂは、当該一対のストレージプレート１３のうちの他方（第２の評価用ストレージプレート）とソースコンタクト（第２の評価用ソースコンタクト）１２を介して接続されている。
【００３９】
尚、図７及び図８に示すＴＥＧにおいては、Ｙ方向における評価用ストレージプレート１３の配置間隔が図１〜図４に示すＤＲＡＭ部と同等にデザインされていることを除いて、評価用ゲート配線１１の数又は形状、評価用ゲート配線１１上に設ける評価用ソースコンタクト１２又は評価用ストレージプレート１３の数又は形状、及び層間絶縁膜の積層数又は厚さ等は特に限定されない。また、評価用ストレージプレート１３の表面に、図１〜図４に示す歩留まり評価対象の集積回路装置と同様の球形突起部分３８を設けても良い。
【００４０】
図７及び図８に示すＴＥＧによると、第１の評価用ゲート配線１１Ａと第２の評価用ゲート配線１１Ｂとがショートしているかどうかを評価することによって、Ｙ方向ストレージプレート間ショート２２の発生確率、つまりストレージプレート形成工程の歩留まりを評価することができる。
【００４１】
［上部セルプレート・メタル配線コンタクト間ショート検出用ＴＥＧ］
図９は、本実施形態の上部セルプレート・メタル配線コンタクト間ショート検出用ＴＥＧの平面図であり、図１０は、図９におけるＸ−Ｘ線の断面図である。尚、図９及び図１０において、図１〜図４に示すＤＲＡＭ部の構成要素に相当する構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００４２】
図９及び図１０に示すように、本実施形態の上部セルプレート・メタル配線コンタクト間ショート検出用ＴＥＧにおいては、ＤＲＡＭ部のメタル配線（ビットライン）１６が設けられる層に相当する層に、第１の評価用メタル配線１６Ａと第２の評価用メタル配線１６Ｂとが設けられている。第１の評価用メタル配線１６Ａはメタル配線コンタクト（第１の評価用メタル配線コンタクト）１４と接続している。また、第２の評価用メタル配線１６Ｂは、ダミーコンタクト１４ａを介して上部セルプレート（評価用上部セルプレート）１５と電気的に接続されている。
【００４３】
尚、図９及び図１０に示すＴＥＧにおいては、評価用メタル配線コンタクト１４と評価用上部セルプレート１５との間隔が図１〜図４に示すＤＲＡＭ部と同等にデザインされていることを除いて、評価用メタル配線１６の数又は形状、評価用メタル配線１６と接続する評価用メタル配線コンタクト１４又は評価用上部セルプレート１５の数又は形状、及び層間絶縁膜の積層数又は厚さ等は特に限定されない。
【００４４】
図９及び図１０に示すＴＥＧによると、第１の評価用メタル配線１６Ａと第２の評価用メタル配線１６Ｂとがショートしているかどうかを評価することによって、上部セルプレート・メタル配線コンタクト間ショート２５の発生確率、つまり上部セルプレート形成工程又はメタル配線コンタクト形成工程の歩留まりを評価することができる。
【００４５】
［ストレージプレート・ソースコンタクト間オープン検出用ＴＥＧ］
図１１は、本実施形態のストレージプレート・ソースコンタクト間オープン検出用ＴＥＧの平面図であり、図１２は、図１１における XII− XII線の断面図である。尚、図１１及び図１２において、図１〜図４に示すＤＲＡＭ部の構成要素に相当する構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００４６】
図１１及び図１２に示すように、本実施形態のストレージプレート・ソースコンタクト間オープン検出用ＴＥＧにおいては、ＤＲＡＭ部のゲート配線１１が設けられる層に相当する層に、複数の評価用ゲート配線１１が設けられている。複数の評価用ゲート配線１１は、各評価用ゲート配線１１と接続する複数のソースコンタクト（評価用ソースコンタクト）１２、及び各評価用ソースコンタクト１２と接続する複数のストレージプレート（評価用ストレージプレート）１３を介して電気的に接続されている。すなわち、図１１及び図１２に示すＴＥＧはチェーン構造を有している。
【００４７】
尚、図１１及び図１２に示すＴＥＧにおいては、評価用ゲート配線１１の数又は形状、評価用ゲート配線１１上に設ける評価用ソースコンタクト１２又は評価用ストレージプレート１３の数又は形状、及び層間絶縁膜の積層数又は厚さ等は特に限定されない。例えば評価用ソースコンタクト１２の大きさ（具体的には平面形状の面積）及び層間絶縁膜３６については、図１〜図４に示す歩留まり評価対象の集積回路装置と同等に設定しても良い。また、評価用ストレージプレート１３の表面に、図１〜図４に示す歩留まり評価対象の集積回路装置と同様の球形突起部分３８を設けても良い。
【００４８】
図１１及び図１２に示すＴＥＧによると、チェーン構造の抵抗を評価することによって、具体的には、チェーン構造の一端に位置する評価用ゲート配線１１（ＳＴＡＲＴ）とチェーン構造の他端に位置する評価用ゲート配線１１（ＥＮＤ）との間の抵抗を評価することによって、ストレージプレート・ソースコンタクト間オープン２３の発生確率、つまりソースコンタクト形成工程又はストレージプレート形成工程の歩留まりを評価することができる。
【００４９】
［ソースコンタクト・メタル配線コンタクト間オープン検出用ＴＥＧ］
図１３は、本実施形態のソースコンタクト・メタル配線コンタクト間オープン検出用ＴＥＧの平面図であり、図１４は、図１３における XIV− XIV線の断面図である。尚、図１３及び図１４において、図１〜図４に示すＤＲＡＭ部の構成要素に相当する構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００５０】
図１３及び図１４に示すように、本実施形態のソースコンタクト・メタル配線コンタクト間オープン検出用ＴＥＧにおいては、ＤＲＡＭ部のゲート配線１１が設けられる層に相当する層に、複数の評価用ゲート配線１１が設けられている。複数の評価用ゲート配線１１は、各評価用ゲート配線１１と接続する複数のソースコンタクト（評価用ソースコンタクト）１２、各評価用ソースコンタクト１２と接続する複数のメタル配線コンタクト（評価用メタル配線コンタクト）１４、及び各評価用メタル配線コンタクト１４と接続する複数のメタル配線（評価用メタル配線）１６を介して電気的に接続されている。すなわち、図１３及び図１４に示すＴＥＧはチェーン構造を有している。
【００５１】
尚、図１３及び図１４に示すＴＥＧにおいては、評価用ゲート配線１１の数又は形状、評価用ゲート配線１１上に設ける評価用ソースコンタクト１２、評価用メタル配線コンタクト１４又は評価用メタル配線１６の数又は形状、及び層間絶縁膜の積層数又は厚さ等は特に限定されない。例えば評価用ソースコンタクト１２のサイズ（具体的には平面形状の面積）及び評価用メタル配線１６の幅については、図１〜図４に示す歩留まり評価対象の集積回路装置と同等に設定しても良い。
【００５２】
図１３及び図１４に示すＴＥＧによると、チェーン構造の抵抗を評価することによって、具体的には、チェーン構造の一端に位置する評価用メタル配線１６（ＳＴＡＲＴ）とチェーン構造の他端に位置する評価用メタル配線１６（ＥＮＤ）との間の抵抗を評価することによって、ソースコンタクト・メタル配線コンタクト間オープン２４の発生確率、つまりソースコンタクト形成工程又はメタル配線コンタクト形成工程の歩留まりを評価することができる。
【００５３】
［ソースコンタクト間ショート検出用ＴＥＧ］
図１５は、本実施形態のソースコンタクト間ショート検出用ＴＥＧの平面図であり、図１６は、図１５における XVI− XVI線の断面図である。尚、図１５及び図１６において、図１〜図４に示すＤＲＡＭ部の構成要素に相当する構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００５４】
図１５及び図１６に示すように、本実施形態のソースコンタクト間ショート検出用ＴＥＧにおいては、ＤＲＡＭ部のゲート配線１１が設けられる層に相当する層に、第１の評価用ゲート配線１１Ａと第２の評価用ゲート配線１１Ｂとが設けられている。第１の評価用ゲート配線１１Ａ上には、例えばＹ方向において隣接する一対のソースコンタクト１２のうちの一方（第１の評価用ソースコンタクト）が形成されていると共に、第２の評価用ゲート配線１１Ｂ上には、当該一対のソースコンタクト１２のうちの他方（第２の評価用ソースコンタクト）が形成されている。
【００５５】
尚、図１５及び図１６に示すＴＥＧにおいては、Ｙ方向におけるソースコンタクト１２の配置間隔が図１〜図４に示すＤＲＡＭ部と同等にデザインされていることを除いて、評価用ゲート配線１１の数又は形状、評価用ゲート配線１１上に設ける評価用ソースコンタクト１２の数又は形状、及び層間絶縁膜の積層数又は厚さ等は特に限定されない。
【００５６】
図１５及び図１６に示すＴＥＧによると、第１の評価用ゲート配線１１Ａと第２の評価用ゲート配線１１Ｂとがショートしているかどうかを評価することによって、ソースコンタクト間ショート２６の発生確率、つまりソースコンタクト形成工程の歩留まりを評価することができる。
【００５７】
以上に説明したように、本実施形態の各不良検出用ＴＥＧを用いることによって、ＤＲＡＭキャパシタ形成工程における主要レイヤ別（つまり主要工程別）又は主要不良項目別の歩留まりを算出することができる。その結果、集積回路装置（実製品）のＤＲＡＭ部の歩留まりを、主要なマスクレイヤ別の歩留まりの積、つまりは工程別の歩留まりの積として求めることができるので、ＤＲＡＭプロセス開発、歩留まり改善又は不良解析等の短ＴＡＴ化を実現することができる。
【００５８】
また、実際の歩留まり評価においては、１枚のウェハ上に設けられた例えば５０チップ領域のそれぞれに３２０ｋビット程度（つまりキャパシタセル３２０ｋ個程度）の本実施形態の不良検出用ＴＥＧを例えば３００個程度設けることにより、つまり合計１５０００個程度の３２０ｋビットＴＥＧを１枚のウェハ上に配置することにより、歩留まり評価を高精度で行うことができる。その結果、例えばＴＥＧ測定結果である実際の抵抗値に基づいて、デバイス特性を考慮して、ソフトオープン歩留まり（又はソフトショート歩留まり）とハードオープン歩留まり（ハードショート歩留まり）とを分離して算出することが可能になる。例えば平均的な抵抗値が１００Ω程度である場合、１０ｋΩ以上で且つ１ＭΩ未満の抵抗値をソフトオープン不良とし、１ＭΩ以上の抵抗値をハードオープン不良としてもよい。
【００５９】
また、本実施形態の不良検出用ＴＥＧの評価結果を用いて、各主要レイヤ別又は各主要不良項目別の不良発生率を単位容量当たりについて算出しておくことによって、実製品（集積回路装置）のＤＲＡＭ部の容量から、当該ＤＲＡＭ部の歩留まりを予測することが可能となる。このとき、当該ＤＲＡＭ部の歩留まりを各主要レイヤ別（各主要工程別）又は各主要不良項目別に求めることができる。
【００６０】
尚、集積回路装置のＤＲＡＭ部以外の部分については、集積回路装置の実レイアウトに基づいて、従来から広く一般的に使用されているジオメトリ法又はモンテカルロ法等の手法によりクリティカルエリア及び工程別の歩留まりを求めることができると共に、それらを用いて歩留まり予測を実施することが可能である。そして、このように得られたＤＲＡＭ部以外の部分の歩留まりと、本実施形態の各ＤＲＡＭ歩留まり算出用ＴＥＧにより得られた各主要レイヤ別又は各主要不良項目別の歩留まりのそれぞれとの積を求めることによって、ＤＲＡＭ部を有する集積回路装置全体のの歩留まり、つまり実製品の歩留まりを予測することができる。
【００６１】
また、本実施形態の各ＤＲＡＭ歩留まり算出用ＴＥＧを用いてレイヤ別の歩留まり評価を行うことによって、ＤＲＡＭ形成の各工程を平行して開発することが可能となるので、工程開発の短ＴＡＴ化を実現することができる。
【００６２】
ところで、ＤＲＡＭの検査工程では例えばフェイルビットマップ等の手法により、シングルビット不良、ペアビット不良又はビットライン（ＢＬ）不良等の不良カテゴリーの分類が行われている。この分類結果（つまり実製品の不良項目別の歩留まり）と、本実施形態の各ＤＲＡＭ歩留まり算出用ＴＥＧにより得られた主要レイヤ別又は主要項目別の歩留まり（不良発生率）とを予め関連付けておくことにより、フェイルビットマップにより得られた実製品の不良項目別歩留まりに基づいて、各工程別に実製品の歩留まりを算出することが可能になる。すなわち、実製品の製造時又は量産時に工程トラブル等に起因する歩留まり低下等があった場合にも、フェイルビットマップ解析結果に基づいて、問題の原因となる工程を推定することが可能になり、その問題に対して早期に対策を講じることが可能になる。
【００６３】
具体的には、図５及び図６に示すＸ方向ストレージプレート間ショート２１、並びに図７及び図８に示すＹ方向ストレージプレート間ショート２２はそれぞれＸ方向及びＹ方向のペアビット不良の原因となり、図１１及び図１２に示すストレージプレート・ソースコンタクト間オープン２３はシングルビット不良の原因となり、図９及び図１０に示す上部セルプレート・メタル配線コンタクト間ショート２５はビットライン不良の原因となる。このように不良箇所と不良項目との関係を明確にして、本実施形態の各ＤＲＡＭ歩留まり算出用ＴＥＧにより得られた歩留まりと、フェイルビットマップにより得られた実製品の不良項目別歩留まりとの関係を予め求めておくことにより、フェイルビットマップ解析結果（実製品の不良項目別歩留まり）に基づいて、レイヤ別（工程別）に歩留まりを算出することができる。また、その結果を工程管理に活用することができると共に、実製品の製造時又は量産時に歩留まり低下等があった場合に不良工程の解析・絞込みを早期に実施して迅速に対策を講じることが可能になる。
【産業上の利用可能性】
【００６４】
本発明は、半導体装置等の電子デバイスにおけるＤＲＡＭ部の歩留まりを求めるための評価用半導体装置に関し、主要工程別に短ＴＡＴで歩留まりを算出できるという効果が得られ、ＤＲＡＭプロセス開発・工程管理に非常に有用である。
【図面の簡単な説明】
【００６５】
【図１】図１は歩留まり評価対象の集積回路装置のＤＲＡＭ部の平面図である。
【図２】図２は歩留まり評価対象の集積回路装置のＤＲＡＭ部の平面図である。
【図３】図３は、図１及び図２における III− III線の断面図である。
【図４】図４は、図１及び図２におけるIV−IV線の断面図である。
【図５】図５は、本発明の一実施形態に係るＸ方向ストレージプレート間ショート検出用ＴＥＧの平面図である
【図６】図６は、図５におけるVI−VI線の断面図である。
【図７】図７は、本発明の一実施形態に係るＹ方向ストレージプレート間ショート検出用ＴＥＧの平面図である。
【図８】図８は、図７におけるVIII−VIII線の断面図である。
【図９】図９は、本発明の一実施形態に係る上部セルプレート・メタル配線コンタクト間ショート検出用ＴＥＧの平面図である。
【図１０】図１０は、図９におけるＸ−Ｘ線の断面図である。
【図１１】図１１は、本発明の一実施形態に係るストレージプレート・ソースコンタクト間オープン検出用ＴＥＧの平面図である。
【図１２】図１１における XII− XII線の断面図である。
【図１３】図１３は、本発明の一実施形態に係るソースコンタクト・メタル配線コンタクト間オープン検出用ＴＥＧの平面図である。
【図１４】図１４は、図１３における XIV− XIV線の断面図である。
【図１５】図１５は、本発明の一実施形態に係るソースコンタクト間ショート検出用ＴＥＧの平面図である。
【図１６】図１６は、図１５における XVI− XVI線の断面図である。
【符号の説明】
【００６６】
１１    ゲート配線
１２    ソースコンタクト
１３    ストレージプレート
１４    メタル配線コンタクト
１４ａ  ダミーコンタクト
１５    上部セルプレート
１６    メタル配線
２１    Ｘ方向ストレージプレート間ショート
２２    Ｙ方向ストレージプレート間ショート
２３    ストレージプレート・ソースコンタクト間オープン
２４    ソースコンタクト・メタル配線コンタクト間オープン
２５    上部セルプレート・メタル配線コンタクト間ショート
２６    ソースコンタクト間ショート
３０    半導体基板
３１    Ｎ型ウェル
３２    Ｐ型ウェル
３３    素子分離
３４    ソース・ドレイン領域
３５    絶縁膜
３６    層間絶縁膜
３７    層間絶縁膜
３８    球形突起部分
３９    層間絶縁膜
４０    層間絶縁膜
４１    容量絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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