(57)【要約】【課題】本発明が解決しようとする課題は、主機能が同一でありながら搭載するパッケージが異なるチップを共用化することにある。【解決手段】  半導体チップは、複数のパッドと、パッドと電気的に接続される入力回路又は出力回路と、製品情報を格納する製品情報格納部と、設定部とを具備する。設定部は、製品情報格納部から出力される出力信号に応答して入力回路又は出力回路の動作状態を設定する。製品情報は、パッドに外部信号が印加されるか否かを特定する情報を含む。設定部は、製品情報に基づいて、外部信号が印加されるパッドと電気的に接続される入力回路又は出力回路を活性状態にし、外部信号が印加されないパッドに電気的に接続される入力回路又は出力回路を非活性状態にする。この製品情報は、半導体チップを搭載するパッケージに実装される外部ピンの数を示す情報を含む。このようにすることにより、異なるパッケージの外部ピンに内部回路を合せることが可能となり、チップの共用化を図ることが可能となる。【選択図】  図１
2006245063.tif 000002
【特許請求の範囲】
【請求項１】
複数のパッドと、
前記パッドと電気的に接続される入力回路又は出力回路と、
製品情報を格納する製品情報格納部と、
前記製品情報格納部から出力される出力信号に応答して前記入力回路又は前記出力回路の動作状態を設定する設定部と
を具備し、
前記製品情報は、前記パッドに外部回路又は内部回路から信号が印加されるか否かを特定する情報を含み、
前記設定部は、前記製品情報に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路を活性状態にし、前記外部回路又は前記内部回路から信号が印加されないパッドと電気的に接続される前記入力回路又は前記出力回路を非活性状態にする
半導体チップ。
【請求項２】
前記製品情報は、搭載されるパッケージに実装される外部ピンの数を示す情報を含む
請求項１に記載の半導体チップ。
【請求項３】
前記製品情報格納部は、不揮発性メモリを備え、
前記設定部は、前記不揮発性メモリの出力をラッチするレジスタを備え、
前記レジスタが電源投入直後にラッチした前記製品情報に基づいて前記パッドに前記外部回路又は前記内部回路から信号が印加されるか否かを判定する
請求項１または請求項２に記載の半導体チップ。
【請求項４】
前記製品情報格納部は、工場出荷時までに前記製品情報が格納され、
工場出荷後ユーザから隠蔽される
請求項１から請求項３のいずれかに記載の半導体チップ。
【請求項５】
前記入力回路は、終端回路を備え、
前記入力回路が非活性状態になった場合、前記終端回路は予め定められたレベル信号を出力する
請求項１から請求項４のいずれかに記載の半導体チップ。
【請求項６】
複数のパッドと、
前記パッドと電気的に接続される入力回路又は出力回路と、
製品情報を格納する製品情報格納部と、
前記製品情報格納部から出力される出力信号に応答して前記入力回路又は前記出力回路の動作状態を制御する設定部と
を備える半導体チップと、
前記半導体チップを搭載し、前記パッドと電気的に接続されるリードを備えるパッケージと
を具備する半導体装置であって、
前記製品情報は、前記パッドと前記リードとが電気的に接続されるか否かを特定する情報を含み、
前記設定部は、前記製品情報に基づいて、前記リードと電気的に接続される前記入力回路又は前記出力回路を活性状態にし、前記リードと電気的に接続されない前記入力回路又は前記出力回路を非活性状態にする
半導体装置。
【請求項７】
前記設定部は、電源投入直後に前記製品情報に基づいて前記リードと電気的に接続される前記入力回路又は前記出力回路を活性状態にする
請求項６に記載の半導体装置。
【請求項８】
前記製品情報が前記パッドと前記リードとが電気的に接続されないことを示す場合、前記設定部は前記入力回路を制御して予め定められたレベル信号を伝達させる
請求項６または請求項７に記載の半導体装置。
【請求項９】
前記半導体チップは、第１パッケージと第２パッケージにパッケージされることができ、
前記第２パッケージのピンは前記第１パッケージのピンより多く、
前記半導体チップが前記第１パッケージにパッケージされるとき使用される前記半導体チップの第１パッドと前記半導体チップが前記第２パッケージにパッケージされるとき使用される前記半導体チップの第２パッドとが前記半導体チップの周囲に設けられている密度は、前記半導体チップの周囲に渡って一様である
請求項６から請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記第１パッケージはＳＳＯＰであり、前記第２パッケージはＱＦＰである
請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップおよびその半導体チップを搭載する半導体装置に関する。
【背景技術】
【０００２】
半導体チップを搭載するパッケージは、その半導体チップが同一でも個々のユーザで異なる場合がある。そのため、半導体チップの設計者は、種々のパッケージに対応できるように予めパッドの配置を考慮していた。通常、半導体チップ上のパッドとパッケージのリードとの間は、ボンディングワイヤで電気的に接続するのが一般的である。同一の半導体チップでも異なるピン数のパッケージに搭載する場合、ボンディングワイヤによりパッケージのリードと接続されるパッドの数は異なる。したがって、パッケージのリードにボンディングワイヤで接続されないパッド、いわゆる空きパッドが発生する。この空きパッドは、電気的にフローティング状態にあるため、隣接する配線や他のボンディングされたパッドに印加される信号をノイズとして拾うことがある。したがって、その空きパッドに接続されている入力回路や出力回路を介して内部回路を誤動作させることがある。そのため、搭載されるパッケージに対応させて配線パタンを変更し、空きパッドに接続される信号線をプルアップ、またはプルダウンして誤動作を防止しなければならない。しかし、空きパッドの発生位置はその半導体チップを搭載するパッケージ毎に、場合によっては、同じパッケージであってもユーザ毎に異なる。したがって、異なる空きパッドの位置に対応させて配線パタンを変更しなければならない。ユーザが採用するパッケージごとに半導体チップ上の配線を変更して空きパッドをプルアップ、または、プルダウンさせることは、半導体チップの製造コストを増大させる。また、半導体チップの管理コストや納期も増大する。
【０００３】
空きパッドの処理に関連する技術として、いわゆるボンディングオプション回路が知られる。例えば、特開平１１−１７１１９号公報には、ボンディングオプション回路の漏洩電流低減に関する技術が開示されている。ボンディングオプション選択回路は、第１の信号を受取るための入力と、第１の信号を伝達するための出力と、入力および出力との間に結合されるスイッチング回路とを含む。このスイッチング回路は第２の信号を生成するための手段を含む。また、スイッチング回路は第１の信号のために電流路を提供する。第２の信号を付与すると、第１の信号が電流路に沿って与えられる。即ち、パッドがボンディングされていないデフォルト構成の場合、ボンディングオプション選択回路は、トランジスタで構成されるプルダウン回路によりパッドの電位が固定され、内部回路に対してローレベルの信号を供給する。パッドが電源にボンディングされている場合、漏洩電流を削減するために内部回路から供給されるタイミング信号に応答してフリップフロップによりパッドに印加されるハイレベルの信号を保持し、内部回路に対してハイレベルの信号を供給するように動作する。したがって、ボンディングオプション選択回路は、パッドのボンディング状態に対応するレベルの信号を固定的に内部回路に供給する回路となっている。このように、空きパッド（デフォルト状態）に接続される信号線の信号レベルを誤動作しないように固定することが可能となる。しかし、この回路では、パッドに固定レベルではない信号線を接続することはできない。
【０００４】
【特許文献１】特開平１１−１７１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、同一の半導体チップを異なるピン数のパッケージに搭載する場合、半導体チップ上のパッドと接続できるピン数との間に過不足が生じ、空きパッドが発生する。空きパッドは電気的にフローティング状態にあり、ノイズの影響を受け易い。したがって、誤動作を防止するためにプルアップ／プルダウンしなければならないが、空きパッドの発生位置は、パッケージ毎、ユーザ毎に異なる。そのため、配線パタンの変更による対応は半導体チップの製造コストを増大させる。本発明は上記問題点に鑑みてなされたものであって、本発明が解決しようとする課題は、主機能が同一であって異なるパッケージに搭載される半導体チップを誤動作させずに共用化することにある。
【課題を解決するための手段】
【０００６】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００７】
本発明の観点では、半導体チップ（８）は、複数のパッド（５１〜５５）と、そのパッド（５１〜５５）と電気的に接続される入力回路（６６〜６９）又は出力回路（図示せず）と、製品情報を格納する製品情報格納部（６２）と、設定部（６３、６４）とを具備する。設定部（６３、６４）は、製品情報格納部（６２）から出力される出力信号に応答して入力回路（６６〜６９）又は出力回路（図示せず）の動作状態を設定する。製品情報は、パッド（５１〜５５）に外部回路から、又は内部回路から信号が印加されるか否かを特定する情報を含む。設定部（６３、６４）は、製品情報に基づいて、外部回路から、又は内部回路から信号が印加されるパッド（５１〜５５）と電気的に接続される入力回路（６６〜６９）又は出力回路（図示せず）を活性状態にし、外部回路から、又は内部回路から信号が印加されないパッド（５２〜５５）に電気的に接続される入力回路（６７〜６９）又は出力回路（図示せず）を非活性状態にする。この製品情報は、半導体チップ（８）を搭載するパッケージに実装される外部ピンの数を示す情報を含む。このようにすることにより、異なるパッケージの外部ピンに内部回路を合せることが可能となり、チップの共用化を図ることが可能となる。
【０００８】
また、製品情報格納部（６２）は、不揮発性メモリを備える。この不揮発性メモリは、フラッシュメモリであることが好ましい。設定部（６３、６４）は、不揮発性メモリの出力をラッチするレジスタ（６３）を備える。このレジスタ（６３）は、製品情報を電源投入直後にラッチする。このラッチされた製品情報に基づいて品種毎に半導体回路（８）の入力、出力、または入出力端子の活性化、非活性化が決定される。
【０００９】
製品情報は、工場出荷時までに製品情報格納部（６２）の不揮発性メモリに格納される。即ち、チップの動作試験などにおいて、外部から直接書き込まれる。書き込まれたデータは、ユーザに公開されず、通常の動作時にアクセスされることはない。
【００１０】
本発明の他の観点では、半導体装置は、半導体チップ（８）と、半導体チップ（８）を搭載し、パッド（５１〜５５）と電気的に接続されるリード（１５１、１５２、１５５、２５１、２５３、２５４）を備えるパッケージとを具備する。半導体チップ（８）は、複数のパッド（５１〜５５）と、パッド（５１〜５５）と電気的に接続される入力回路（６６〜６９）又は出力回路（図示せず）と、製品情報を格納する製品情報格納部（６２）と、製品情報格納部（６２）から出力される出力信号に応答して入力回路（６６〜６９）又は出力回路の動作状態を制御する設定部（６３、６４）とを備える。製品情報は、パッド（５１〜５５）とリード（１５１、１５２、１５５、２５１、２５３、２５４）とが電気的に接続されるか否かを特定する情報を含み、その製品情報に基づいて、設定部（６３、６３）は、リード（１５１、１５２、１５５、２５１、２５３、２５４）と電気的に接続される入力回路（６６〜６９）又は出力回路を活性状態にし、リード（１５１、１５２、１５５、２５１、２５３、２５４）と電気的に接続されない入力回路（６７〜６９）又は出力回路（図示せず）を非活性状態にする。
【００１１】
この設定部（６３、６４）は、電源投入直後に製品情報に基づいてリード（１５１、１５２、１５５、２５１、２５３、２５４）と電気的に接続される入力回路（６６〜６９）又は出力回路（図示せず）を活性状態にする。製品情報がパッド（５１〜５５）とリード（１５１、１５２、１５５、２５１、２５３、２５４）とが電気的に接続されないことを示す場合、設定部（６３、６４）は入力回路を制御して予め定められたレベル信号を伝達させる。即ち、パッドをフローティング状態にしない。
【００１２】
半導体チップ（８）のパッド（５１〜５５）の配置は、ＳＳＯＰのような外部ピンの少ない第１パッケージに搭載されるときに接続される第１パッドに挟まれて、ＱＦＰのような外部ピンの多い第２パッケージに搭載されるときのみ接続されるパッドが配置される。このようにすると、ＳＳＯＰに実装する場合に、ＱＦＰ専用のピンを間引くように配置できるため、ＳＳＯＰなどの２辺実装タイプとＱＦＰ等の４辺実装タイプによるピン数の違いを吸収しやすくなる。
【発明の効果】
【００１３】
本発明によれば、搭載するパッケージが異なっている場合でも主機能が同一であればチップを共用化することが可能となる。また、本発明によれば、同一チップを異なる型のパッケージに搭載することができ、量産効果によって、より安価に半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図を参照して本発明を実施するための最良の形態を説明する。図１は、半導体集積回路の外部信号入力部の一部を示す図である。図の右側が半導体チップ８、左側は半導体チップ８が接続されるリード（外部ピン）を示している。リードは、半導体チップが搭載されるパッケージにより２種類併記されている。ここでは、パッケージとしてＳＳＯＰ（Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）とＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）とを例示して説明する。
【００１５】
図３は、ＱＦＰに搭載された半導体チップ８と半導体チップ８とリード１１０〜１４９の接続を示す図である。半導体チップ８は、４０個のパッド１０〜４９を有する。ＱＦＰには、４０個のリード１１０〜１４９が配置される。図３では、パッド１０〜４９の各々は、リード１１０〜１４９に１対１に接続される。リード１１０〜１２０はパッケージ上辺に、リード１２１〜１２９はパッケージ右辺に、リード１３０〜１４０はパッケージ下辺に、リード１４１〜１４９はパッケージ左辺に張り出す。このＱＦＰは４０ピンである。
【００１６】
図３と同じ半導体チップ８がＳＳＯＰに搭載された場合、その接続は図４に示されるようになる。ＱＦＰに比べてＳＳＯＰはリードも太く、ピン数が少ない。そのため、半導体チップ８のパッドのうち幾つかはリードに接続されない。即ち、機能が削減されたり、限定される。図４の場合、チップ上辺では、パッド１０、１１、１４、１６、１８は、リード２１０、２１１、２１４、２１６、２１８に接続され、パッド１２、１３、１５、１７、１９はリードに接続されない。チップ右辺では、パッド２０、２１、２３、２５、２７、２９はリード２２０、２２１、２２３、２２５、２２７、２２９に接続され、パッド２２、２４、２６、２８はリードに接続されない。チップ下辺では、パッド３０、３１、３６、３８はリード２３０、２３１、２３６、２３８に接続され、パッド３２〜３５、３７、３９はリードに接続されない。チップ左辺では、パッド４０、４１、４３、４５、４８はリード２４０、２４１、２４３、２４５、２４８に接続され、パッド４２、４４、４６、４７、４９はリードに接続されない。
【００１７】
リード２４５、２４８、２１０、２１１、２１４、２１６、２１８、２２０、２２１、２２３はパッケージ上辺に、リード２２５、２２７、２２９、２３０、２３１、２３６、２３８、２４０、２４１、２４３はパッケージ下辺に張り出す。このＳＳＯＰは２０ピンである。
【００１８】
このように、同じ半導体チップを異なるピン数のパッケージに搭載すると、ピン数とパッド数とで過不足を生じる。本発明は、この過不足を生じる外部ピン数の異なる複数の種類のパッケージに搭載可能な半導体チップを提供する。リードに接続されないパッドが、入力信号を受けるパッドであれば誤動作するため、そのまま浮遊状態にしておくことはできない。また、出力回路が接続されるパッドがリードに接続されないのであれば出力回路を動作させても無駄に電力を消費することになる。したがって、従来はその搭載するパッケージ毎に使用する外部ピンのみをボンディングし、使用しない外部ピンは、半導体チップのレイアウト上にて入力ピンをプルアップ或いはプルダウンし、出力ピンへの出力をオフするように処理されていた。
【００１９】
本発明の半導体集積回路は、図１に示されるように、制御部６１、製品情報格納部６２、製品情報レジスタ６３、デコード部６４、内部回路６５、入力回路部６６〜６９、パッド５１〜５５を具備する。
【００２０】
製品情報格納部６２は、制御部６１に制御されて、格納している製品情報を製品情報レジスタ６３に出力する。製品情報レジスタ６３は、製品情報格納部６２が出力する外部ピンの情報を含む製品情報を制御部６１に制御されて保持する。保持された製品情報は、デコード部６４によりデコードされ、信号Ｓ、信号Ｑが出力される。信号Ｓは、入力回路部６６、６８、６９に供給される。信号Ｑは、入力回路部６６、６７、６９に供給される。ここでは製品情報は２つの信号にデコードされるように説明するが、これに限定されるものではない。
【００２１】
入力回路部６６は、信号Ｓと信号Ｑとに基づいてパッド５１から入力信号を内部回路６５に伝達する。パッド５１は、半導体チップ８がＳＳＯＰに搭載される場合はリード（外部ピン）２５１にボンディングにより接続され、ＱＦＰに搭載される場合はリード（外部ピン）１５１にボンディングにより接続される。
【００２２】
入力回路部６７は、信号Ｑに基づいてパッド５２から入力する信号を内部回路６５に伝達する。パッド５２は、半導体チップ８がＱＦＰに搭載される場合、リード１５２にボンディングにより接続されるが、半導体チップ８がＳＳＯＰに搭載される場合、外部と接続されない。
【００２３】
入力回路部６８は、信号Ｓに基づいてパッド５３から入力する信号を内部回路６５に伝達する。パッド５３は、半導体チップ８がＳＳＯＰに搭載される場合、リード２５３にボンディングにより接続されるが、半導体チップ８がＱＦＰに搭載される場合、外部と接続されない。
【００２４】
入力回路部６９は、信号Ｓと信号Ｑとに基づいてパッド５４、５５から入力する信号を内部回路６５に伝達する。半導体チップ８がＳＳＯＰに搭載される場合、パッド５４はリード２５４に接続され、パッド５５は外部と接続されない。半導体チップ８がＱＦＰに搭載される場合、パッド５４は外部と接続されず、パッド５５はリード１５５に接続される。
【００２５】
制御部６１は、半導体チップ８に電源が投入された直後に起動され、製品情報に基づく初期設定動作を制御する。この初期設定はユーザ定義の動作を開始する前に実行される。また、制御部６１の起動は、半導体チップ８に通電中に行われるリセット直後でもよい。
【００２６】
製品情報格納部６２は、この半導体チップ８が搭載される製品に関する情報を記憶する。製品情報は、パッケージの形状やピン数、メモリ容量、動作機能の範囲等を含んでいる。製品情報格納部６２はフラッシュメモリを備え、工場出荷前に製品情報が格納されている。製品情報格納部６２に含まれる記憶素子は、ここではフラッシュメモリを例示するが、工場出荷前に記録可能な不揮発性メモリであればよい。フラッシュメモリを備えることにより、半導体チップの製造良否の試験をするときに同時に製品情報を記憶させることが可能となり、工程のロスが少ない。
【００２７】
製品情報格納部６２に格納される製品情報は、制御部６１の制御に基づいて、半導体チップ８の各所に供給される。製品情報のうち外部ピン（リード）数に関する情報は、製品情報レジスタ６３に保持される。保持のタイミングは制御部６１から与えられる。この製品情報レジスタ６３にラッチされた製品情報は、電源切断されるまで保持される。したがって、製品情報レジスタ６３から出力される製品情報は、電源切断まで変わらない。
【００２８】
デコード部６４は、製品情報レジスタ６３から出力される製品情報をデコードし、外部ピン数に対応する制御信号を出力する。ここでは半導体チップ８が搭載されるパッケージおよびその外部ピン数に対応して信号Ｑと信号Ｓの２種類の信号を出力する。信号Ｑは、搭載されるパッケージがＱＦＰであるときにアクティブになり、パッドに入力される信号を有効にする。信号Ｓは、搭載されるパッケージがＳＳＯＰであるときにアクティブになり、パッドに入力される信号を有効にする。
【００２９】
製品情報は、ピン数情報とメモリサイズ情報とを含んでいる。外部ピン数に対応してコードが割り当てられ、ピン数情報は、このピン数のコードにより示される。例えば、３２ピンには“０００”、４０ピンには“００１”のようにコードが割り当てられる。このコードをデコードすると、その製品に実装されるピン数に対応する信号が生成できる。即ち、デコード部６４は、このコードをデコードし、コードが“０００”の場合、信号Ｓを出力し、コードが“００１”の場合、信号Ｑを出力する。したがって、ＳＳＯＰに搭載される半導体チップは、パッケージに搭載後製品情報格納部６２に製品情報としてコード“０００”が設定され、ＱＦＰに搭載される半導体チップは、製品情報格納部６２に製品情報としてコード“００１”が設定される。製品情報格納部６２がフラッシュメモリにより構成される場合、製品情報の製品情報格納部６２への設定は、その半導体チップの動作正常性を確認するチップ試験時に並行して実施することが可能である。
【００３０】
したがって、入力回路部６６〜６９が必要な信号を取り込むことにより、入力回路部６６〜６９はその動作状態（活性状態、非活性状態）を制御される。入力回路部６６〜６９が活性状態にあるということは、入力回路部６６〜６９のバッファ７１〜７５が入力信号に応答してハイレベル或いはローレベルの信号を出力する状態である。また、入力回路部６６〜６９が非活性状態にあるということは、バッファ７１〜７５の出力部がハイインピーダンス状態、即ち、ドライブトランジスタ及びプルアップトランジスタが共にオフしている状態である。ここでは外部ピン数に対応させて製品情報を定義したが、上記の形式には限定されない。ユーザ毎にその外部ピン数に基づくコードを割り当ててもよい。このようにすると同じ外部ピン数でユーザ毎にピン配置が異なる場合にも対応が可能となる。
【００３１】
入力回路部６６は、デコード部６４からの制御信号Ｓ、Ｑを受けて、パッド５１に印加される外部信号の内部回路６５への伝達を制御する。入力回路部６６は、パッド５１から入力される信号の有効／無効を制御するバッファ７１と、信号Ｓと信号Ｑとを入力してバッファ７１を制御する論理和回路８１とを備える。
【００３２】
論理和回路８１は、信号Ｓ、信号Ｑのいずれかがアクティブになると、バッファ７１を活性化する信号を出力する。この信号を受けたバッファ７１は、パッド５１から入力される信号を内部回路６５に伝達する。したがって、半導体チップ８が搭載されるパッケージがＳＳＯＰである場合、外部ピン２５１から入力される信号は、ボンディングワイヤを介して接続されるパッド５１に伝達され、パッド５１からバッファ７１を介して内部回路６５に伝達される。半導体チップ８が搭載されるパッケージがＱＦＰである場合も、外部ピン１５１から入力される信号は、ボンディングワイヤを介して接続されるパッド５１に伝達され、パッド５１からバッファ７１を介して内部回路６５に伝達される。即ち、パッド５１に接続される外部ピンに入力される信号は、搭載されるパッケージによらず内部回路６５に伝達される。ここでは、信号Ｓ、Ｑの論理和によりバッファを制御する信号を得たが、パッケージによらず信号を伝達する場合には常時信号を通過させるように構成してもよい。
【００３３】
入力回路部６７は、デコード部６４からの制御信号Ｑを受けて、パッド５２に印加される外部信号の内部回路６５への伝達を制御する。パッド５２は、半導体チップ８を搭載するパッケージがＱＦＰである場合に外部ピン１５２と接続される。入力回路部６７は、パッド５２から入力される信号の有効／無効を制御するバッファ７２と、抵抗８２を備える。
【００３４】
バッファ７２は、信号Ｑによって制御される。即ち、信号Ｑがアクティブの場合、パッド５２に入力される信号を内部回路６５に伝達する。信号Ｑがインアクティブの場合、パッド５２に入力される信号は、内部回路６５に伝達されず、抵抗８２により設定されるレベルが内部回路６５に入力される。したがって、搭載されるパッケージがＱＦＰの場合、外部ピン１５２に入力される信号はボンディングワイヤを介して接続されるパッド５２に伝達され、パッド５２からバッファ７２を介して内部回路６５に伝達される。搭載されるパッケージがＱＦＰでない場合、パッド５２はバッファ７２により内部回路６５から分離され、内部回路６５には抵抗８２により設定される一定レベルの信号が供給される。これは、パッド５２のレベルが不定となっても内部回路６５に影響を与えないことを示している。即ち、誤動作を防止することができる。
【００３５】
入力回路部６８は、デコード部６４からの制御信号Ｓを受けて、パッド５３に印加される外部信号の内部回路６５への伝達を制御する。パッド５３は、半導体チップ８を搭載するパッケージがＳＳＯＰである場合に外部ピン２５３と接続される。入力回路部６８は、パッド５３から入力される信号の有効／無効を制御するバッファ７３と、抵抗８３とを備える。
【００３６】
バッファ７３は、信号Ｓにより制御される。即ち、信号Ｓがアクティブの場合、パッド５３に入力される信号を内部回路６５に伝達する。信号Ｓがインアクティブの場合、パッド５３に入力される信号は、内部回路６５に伝達されず、抵抗８３により設定されるレベルが内部回路６５に入力される。したがって、搭載されるパッケージがＳＳＯＰの場合、外部ピン２５３に入力される信号はボンディングワイヤを介して接続されるパッド５３に伝達され、パッド５３からバッファ７３を介して内部回路６５に伝達される。搭載されるパッケージがＳＳＯＰでない場合、パッド５３はバッファ７３により内部回路から分離され、内部回路には抵抗８３により設定される一定レベルの信号が供給される。これは、パッド５３のレベルが不定となっても内部回路６５に影響を与えないことを示している。
【００３７】
入力回路部６９は、デコード部６４からの制御信号Ｓ、Ｑを受けて、内部回路６５に入力される信号のパッド位置を替える。即ち、パッド５４、パッド５５に印加される信号のうち内部回路に伝達する信号は、半導体チップ８を搭載するパッケージがＳＳＯＰである場合とＱＦＰである場合とで変更される。入力回路部６９は、パッド５４から入力される信号の有効／無効を制御するバッファ７４と、パッド５５から入力される信号の有効／無効を制御するバッファ７５とを備える。
【００３８】
バッファ７４は、信号Ｓにより制御される。即ち、バッファ７４は、信号Ｓがアクティブの場合、パッド５４に入力される信号を内部回路６５に伝達し、信号Ｓがインアクティブの場合は伝達しない。バッファ７５は、信号Ｑにより制御される。即ち、バッファ７５は信号Ｑがアクティブの場合、パッド５５に入力される信号を内部回路６５に伝達し、信号Ｑがインアクティブの場合は伝達しない。バッファ７４の出力とバッファ７５の出力とは接続されて内部回路６５に入力される。そのため、信号Ｓがアクティブの場合は内部回路６５にパッド５４の信号が入力され、信号Ｑがアクティブの場合は内部回路６５にパッド５５の信号が入力されることになる。
【００３９】
したがって、搭載されるパッケージがＳＳＯＰの場合、外部ピン２５４に入力される信号はボンディングワイヤを介して接続されるパッド５４に伝達され、パッド５４からバッファ７４を介して内部回路６５に伝達される。搭載されるパッケージがＱＦＰの場合、外部ピン１５５に入力される信号はボンディングワイヤを介して接続されるパッド５５に伝達され、パッド５５からバッファ７５を介して内部回路６５に伝達される。即ち、搭載されるパッケージがＳＳＯＰとＱＦＰとでは信号が入力されるパッドが異なる。このようにすると、外部ピンの位置を設定するときの自由度を確保することができる。
【００４０】
ここでは、入力ピンの設定について説明した。入力ピンの場合、不使用ピンを電気的に未接続にして浮遊状態とすると誤動作するため、その終端処理をしなければならない。そのため、上述のように、不使用時には入力レベルが固定されるように処理する。また、出力ピンの場合は、入力ピンの場合と異なり、誤動作することは少ない。しかし、出力バッファを活性化／非活性化設定することにより消費電力を削減することは可能となる。
【００４１】
このような入出力ピンの設定は、図２に示されるように、半導体チップ８の電源投入時に行われる。電源が投入されると、半導体チップ８の回路動作が開始される。本発明の入出力ピンの設定動作は動作開始直後に行われる。電源投入直後、制御部６１が起動されて入出力ピンの設定動作が開始される。このとき、半導体チップ８はユーザにとってはまだリセット状態のままである。
【００４２】
まず、設定情報が格納されている製品情報格納部６２のアクセスが開始される。製品情報格納部６２に格納される製品情報が順次読み出される（ステップＳ１２）。製品情報格納部６２に格納される製品情報は、半導体チップ８が搭載されるパッケージの情報や外部ピンに関する情報の他に、チップ内各部の調整データ等も含まれる。
【００４３】
製品情報のうち、半導体チップ８が搭載されるパッケージの情報や外部ピンに関する情報が読み出されると、制御部６１は、製品情報レジスタ６３にその情報をセットさせる（ステップＳ１４）。製品情報レジスタ６３は、ラッチした情報を出力する。
【００４４】
製品情報レジスタ６３から外部ピンに関する情報が出力されると、デコーダ６４は、外部ピンに関する情報をデコードして信号Ｓ或いは信号Ｑをアクティブにする。入力回路部６６〜６９は、デコード信号Ｓ、Ｑに基づいて各々バッファを制御して接続されるパッドの信号の有効／無効を設定する（ステップＳ１６）。
【００４５】
入出力ピンの設定が完了すると、半導体チップ８のリセットが解除されて、通常のユーザによる初期設定シーケンスが開始される。これ以降、ユーザのアプリケーションが実行される。ユーザは製品情報格納部６２、製品情報レジスタ６３をアクセスして情報を書き換えることはできない。
【００４６】
このように、半導体チップ８は、図３に示されるＱＦＰに搭載されても、図４に示されるＳＳＯＰに搭載されても定義された入出力ピンにより動作が可能となる。即ち、主機能が同一であれば、搭載される内蔵メモリサイズや入出力信号の数などに応じて半導体チップサイズを変更する必要はなく、同一の半導体チップを使用することができる。ここでは、ＱＦＰ、ＳＳＯＰに搭載される場合を例示して説明したが、他のパッケージに搭載される場合も同様に可能である。また、３種類以上のパッケージに適用可能であることはいうまでもない。したがって、搭載するパッケージ毎のレイアウト設計は必要なく、工場出荷前に製品情報をチップに書き込むだけでよい。そのため、半導体チップの量産効果が向上し、チップ単価の低減の効果を生ずる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係る半導体集積回路の外部信号入力部の一部を示す図である。
【図２】同入力ピン設定動作を示すフローチャートである。
【図３】同ＱＦＰに搭載された場合の接続を示す図である。
【図４】同ＳＳＯＰに搭載された場合の接続を示す図である。
【符号の説明】
【００４８】
８  半導体チップ
１０〜４９、５１〜５５  半導体チップのパッド
６１  制御部
６２  製品情報格納部
６３  製品情報レジスタ
６４  デコード部
６５  内部回路
６６〜６９  入力回路部
７１〜７５  バッファ
８１  論理和回路
８２、８３  抵抗
２５１、２５３、２５４  ＳＳＯＰリード
１１０〜１４９、１５１、１５２、１５５  リード
２１０、２１１、２１４、２１６、２１８  リード
２２０、２２１、２２３、２２５、２２７、２２９  リード
２３０、２３１、２３６、２３８  リード
２４０、２４１、２４３、２４５、２４８  リード
２５１、２５３、２５４  リード
【図１】
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【図２】
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【図３】
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【図４】
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