(57)【要約】【課題】熱的安定性に優れ、素子破壊もないスピン注入ＦＥＴを提供する。【解決手段】本発明の例に関わるスピン注入ＦＥＴは、磁化方向が固定される第１強磁性体１１ａと、スピン注入電流により磁化方向が変化する第２強磁性体１１ｂと、第１及び第２強磁性体１１ａ，１１ｂ間のチャネル上に形成されるゲート電極１５と、チャネルに流れるスピン注入電流の向きを制御し、第２強磁性体１１ｂの磁化方向を決定する第１ドライバ／シンカーＰＡ，ＰＢ，ＮＡ，ＮＢと、第２強磁性体１１ｂの磁化容易軸方向の磁場を発生させるアシスト電流を流す配線ＢＬ（Ｒ）と、配線ＢＬ（Ｒ）を流れるアシスト電流の向きを制御する第２ドライバ／シンカーＰＣ，ＰＤ，ＮＣ，ＮＤとを備える。【選択図】図９
2006286726.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が固定される第１強磁性体と、
スピン注入電流により磁化方向が変化する第２強磁性体と、
前記第１及び第２強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第２強磁性体の磁化方向を決定する第１ドライバ／シンカーと
を具備することを特徴とするスピン注入ＦＥＴ。
【請求項２】
請求項１に記載のスピン注入ＦＥＴにおいて、さらに、前記第２強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第２ドライバ／シンカーとを具備することを特徴とするスピン注入ＦＥＴ。
【請求項３】
前記アシスト電流は、前記スピン注入電流が遮断されてからも、一定期間、流れ続けることを特徴とする請求項２に記載のスピン注入ＦＥＴ。
【請求項４】
前記スピン注入電流の経路の一部と前記アシスト電流の経路の一部は、オーバーラップすることを特徴とする請求項２又は３に記載のスピン注入ＦＥＴ。
【請求項５】
前記スピン注入電流の経路と前記アシスト電流の経路とは、分離されることを特徴とする請求項２又は３に記載のスピン注入ＦＥＴ。
【請求項６】
請求項１乃至５のいずれか１項に記載のスピン注入ＦＥＴにおいて、さらに、前記第１強磁性体と前記チャネルとの間及び前記第２強磁性体と前記チャネルとの間の少なくとも一方に形成されるトンネルバリア層を具備することを特徴とするスピン注入ＦＥＴ。
【請求項７】
第１及び第２ソース／ドレイン拡散層と、
前記第１ソース／ドレイン拡散層上に形成され、磁化方向が固定される第１強磁性体と、
前記第２ソース／ドレイン拡散層上に形成され、スピン注入電流により磁化方向が変化する第２強磁性体と、
前記第１及び第２ソース／ドレイン拡散層間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第２強磁性体の磁化方向を決定する第１ドライバ／シンカーと
を具備することを特徴とするスピン注入ＦＥＴ。
【請求項８】
請求項７に記載のスピン注入ＦＥＴにおいて、さらに、前記第２強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第２ドライバ／シンカーとを具備することを特徴とするスピン注入ＦＥＴ。
【請求項９】
アレイ状に配置される複数のスピン注入ＦＥＴを有し、前記複数のスピン注入ＦＥＴの各々は、
磁化方向が固定される第１強磁性体と、
スピン注入電流により磁化方向が変化し、この磁化方向に応じたデータを記憶する第２強磁性体と、
前記第１及び第２強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第２強磁性体の磁化方向を決定する第１ドライバ／シンカーと、
前記第２強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、
前記配線を流れる前記アシスト電流の向きを制御する第２ドライバ／シンカーと
を具備し、磁気抵抗効果を利用してデータを読み出すことを特徴とする磁気ランダムアクセスメモリ。
【請求項１０】
直列接続される第１及び第２トランジスタを有し、前記第１トランジスタは、
磁化方向が固定される第１強磁性体と、
スピン注入電流により磁化方向が変化する第２強磁性体と、
前記第１及び第２強磁性体間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第２強磁性体の磁化方向を決定する第１ドライバ／シンカーと、
前記第２強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、
前記配線を流れる前記アシスト電流の向きを制御する第２ドライバ／シンカーと
を具備し、前記第１トランジスタの磁化状態によりロジックが決定されることを特徴とするリコンフィギャブルなロジック回路。
【請求項１１】
前記第２トランジスタは、強磁性体を持たないＭＩＳトランジスタ及び磁化状態が固定されるスピン注入ＦＥＴのうちの１つであることを特徴とする請求項１０に記載のリコンフィギャブルなロジック回路。
【請求項１２】
前記第１及び第２トランジスタは、共通のフローティングゲートを有することを特徴とする請求項１０又は１１に記載のリコンフィギャブルなロジック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果(magneto-resistive)を利用するスピン注入ＦＥＴ(spin-injection field effect transistor)に関する。
【背景技術】
【０００２】
磁性膜を用いた磁気抵抗効果素子(magneto-resistive element)は、磁気ヘッドや、磁気センサなどの検出素子に加え、近年では、固体磁気メモリ(solid-state magnetic memory)としての磁気ランダムアクセスメモリ（MRAM: magnetic random access memory)や、リコンフィギャブル(re-configurable)なロジック回路などの先端デバイスに使用されている。
スピン注入ＦＥＴは、磁気抵抗効果素子をこれら先端デバイスに適用した場合の一形態である。スピン注入ＦＥＴの特徴は、ゲート電圧が一定であっても、磁気抵抗効果素子の磁化状態に応じてチャネルを流れる電流の値が変わる点にある。また、スピン注入ＦＥＴでは、スピン偏極電子(Spin-polarized electrons)による磁化反転(magnetization reversal)を利用する。
【０００３】
スピン注入ＦＥＴは、例えば、磁気ランダムアクセスメモリにおいては、データを記憶するメモリセルとして用いられ、リコンフィギャブルなロジック回路においては、１つのロジックを実現するための要素として用いられる。
【０００４】
しかし、従来のスピン注入ＦＥＴでは、フリー層としての強磁性体が半導体基板に直接接触する構造を有していること、磁化反転のためのスピン注入電流の値が未だ１０７Ａ／ｃｍ２程度と大きいことなどから、書き込み時の温度上昇に起因する熱擾乱が発生する、スピン注入電流により素子が破壊される可能性が高くなるなどの問題がある。
【非特許文献１】Appl.Phys.Lett. 84(13) 2307 (2004)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の例では、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入ＦＥＴを提案する。
【課題を解決するための手段】
【０００６】
本発明の例に関わるスピン注入ＦＥＴは、磁化方向が固定される第１強磁性体と、スピン注入電流により磁化方向が変化する第２強磁性体と、前記第１及び第２強磁性体間のチャネルと、前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、前記チャネルに流れる前記スピン注入電流の向きを制御し、前記第２強磁性体の磁化方向を決定する第１ドライバ／シンカーと、前記第２強磁性体の磁化容易軸方向の磁場を発生させるアシスト電流を流す配線と、前記配線を流れる前記アシスト電流の向きを制御する第２ドライバ／シンカーとを備える。
【発明の効果】
【０００７】
本発明の例によれば、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入ＦＥＴを提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【０００９】
１．  基本構造  
まず、本発明の例に関わるスピン注入ＦＥＴの基本構造について説明する。
【００１０】
スピン注入ＦＥＴについては、現在までにいくつかの構造が提案されている。例えば、特願２００４−１７８１３０（出願日：２００４年６月１６日）に開示される構造では、２つのソース／ドレイン電極が強磁性体から構成される。
【００１１】
この例では、ソース／ドレイン電極の一方を構成する強磁性体は、磁化方向が固定されたピン層(pinned layer)となり、他方を構成する強磁性体は、磁化方向が変化するフリー層(free layer)となる。しかし、フリー層の磁化反転に使用するスピン注入電流の経路(path)が明確ではない。
【００１２】
ここでは、スピン注入電流の経路を含めたスピン注入ＦＥＴの基本構造について説明する。
【００１３】
(1)   全体  
図１は、本発明の例に関わるスピン注入ＦＥＴの基本構造を示している。
【００１４】
このスピン注入ＦＥＴは、半導体基板１０の凹部に埋め込まれたソース／ドレイン電極としての強磁性体１２ａ，１２ｂと、半導体基板１０及び強磁性体１２ａ，１２ｂの間のトンネルバリア層１１ａ，１１ｂと、強磁性体１２ａ，１２ｂ間のチャネル上にゲート絶縁層１４を介して配置されたゲート電極１５と、強磁性体１２ａ上の反強磁性体(pin layer)１３とから構成される。
【００１５】
強磁性体１２ａ，１２ｂの磁化容易軸方向は、紙面に垂直な方向である。
【００１６】
強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となる。反強磁性体１３上には、電極１６ａが配置される。電極１６ａは、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。
【００１７】
また、電極１６ａは、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。
【００１８】
強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。強磁性体１２ｂ上には、電極１６ｂが配置される。電極１６ｂは、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。
【００１９】
また、電極１６ｂは、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。
【００２０】
ゲート電極１５には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。
【００２１】
このスピン注入ＦＥＴの特徴は、第一に、半導体基板１０と強磁性体１２ａ，１２ｂとの間にトンネルバリア層１１ａ，１１ｂが形成されている点にある。
【００２２】
半導体基板１０と強磁性体１２ａ，１２ｂとの間にトンネルバリア層が存在せず、代わりにショットキーバリアが形成されるスピン注入ＦＥＴの場合には、半導体基板１０として真性半導体を用いなければならない。
【００２３】
本発明の例に関わるスピン注入ＦＥＴでは、半導体基板１０と強磁性体１２ａ，１２ｂとの間にはトンネルバリア層１１ａ，１１ｂが形成されるため、半導体基板１０は真性半導体に限定されない。
【００２４】
但し、本発明の例においては、トンネルバリア層１１ａ，１１ｂの一方又は双方を省略することもできる。
【００２５】
第二に、強磁性体１２ｂの磁化状態を反転させるためのスピン注入電流がスピン注入ＦＥＴのチャネルを流れる点にある。
【００２６】
この場合、スピン注入ＦＥＴには、書き込み時にスピン注入電流が流れ、読み出し時には、読み出し電流が流れることになる。両者は、例えば、共に、１ｍＡ以下の値に設定されるが、スピン注入電流の値は、読み出し電流の値よりも大きくなる。
【００２７】
そこで、本発明の例に関わるスピン注入ＦＥＴでは、両電流に対応できるように、ゲート絶縁層１４の厚さや、ゲート電極１５に与える制御信号Ｗｉ／Ｒｉの値が制御される。
【００２８】
(2)   材料、サイズなど  
図１のスピン注入ＦＥＴに用いられる材料の例について説明する。
【００２９】
このスピン注入ＦＥＴは、半導体基板１０と強磁性体１２ａ，１２ｂとの間にトンネルバリア層を有する。このため、半導体基板１０としては、例えば、Si, Geなどの真性半導体、GaAs, ZnSeなどの化合物半導体、及び、これら半導体に不純物をドーピングした高導電性半導体から選択できる。
【００３０】
また、強磁性体１２ａ，１２ｂの材料についも制限はなく、例えば、以下の材料から構成できる。
【００３１】
i.  NiFe合金、CoFe合金、CoFeNi合金  
ii.  (Co,Fe,Ni)-(Si,B)合金、  
(Co,Fe,Ni)-(Si,B)-(P,Al,Mo,Nb,Mn)合金  
iii.  Co-(Zr,Hf,Nb,Ta,Ti)などのアモルファス  
iv.  Co2(CrxFe1-x)Al、Co2MnAl、Co2MnSiなどのホイスラー合金(ハーフメタル)  
v.  SiMn、GeMnなどの希薄磁性半導体
強磁性体(pinned layer)１２ａは、単層であっても、また、多層から構成されていても、いずれでもよい。強磁性体１２ａの厚さは、0.1 nmから100 nmの範囲内に設定される。強磁性体１２ａを超常磁性体に変化させないためには、強磁性体１２ａは、0.4 nm以上の厚さにすることが好ましい。
【００３２】
強磁性体１２ａには、誘導磁気異方性又は形状磁気異方性により一方向に磁気異方性を持たせる。図１の例では、強磁性体１２ａは、紙面に垂直な方向に磁気異方性を有する。
【００３３】
反強磁性体(pin layer)１３は、強磁性体１２ａの磁化方向を固定する。図１の例では、強磁性体１２ａの磁化方向は、紙面の裏から表へ向かう方向に固定される。反強磁性体１３としては、例えば、FeMn,PtMn,PtCrMn,NiMn,IrMn,NiO,Fe2O3などの材料を用いることができる。
【００３４】
強磁性体(free layer)１２ｂについても、単層であっても、また、多層から構成されていても、いずれでもよい。強磁性体１２ｂの厚さは、強磁性体１２ａと同じ又は同程度、例えば、0.1 nmから100 nmの範囲内に設定される。強磁性体１２ｂを超常磁性体に変化させないためには、強磁性体１２ｂは、0.4 nm以上の厚さにすることが好ましい。
【００３５】
強磁性体１２ｂは、軟磁性層／強磁性層という２層構造、又は、強磁性層／軟磁性層／強磁性層という３層構造を有していてもよい。
【００３６】
強磁性体１２ｂについても、誘導磁気異方性又は形状磁気異方性により一方向に磁気異方性を持たせる。図１の例では、強磁性体１２ｂは、紙面に垂直な方向に磁気異方性を有する。
【００３７】
強磁性体１２ｂの磁化方向は、スピン注入電流により変化させることができる。図１の例では、書き込み後の強磁性体１２ｂの磁化方向は、紙面の裏から表へ向かう方向又は紙面の表から裏に向かう方向となる。
【００３８】
書き込み後の強磁性体１２ｂの磁化方向が紙面の裏から表へ向かう方向である場合には、その磁化方向は、強磁性体１２ａの磁化方向と同じになる。この状態をいわゆるパラレル状態(parallel state)と称する。
【００３９】
また、書き込み後の強磁性体１２ｂの磁化方向が紙面の表から裏へ向かう方向である場合には、その磁化方向は、強磁性体１２ａの磁化方向と反対になる。この状態をいわゆるアンチパラレル状態(anti-parallel state)と称する。
【００４０】
強磁性体１２ａ，１２ｂには、Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Ru, Re, Os, Nb, Bなどの非磁性元素を添加してもよい。これらの非磁性元素は、強磁性体１２ａ，１２ｂの磁気特性、結晶性、機械的特性、化学的特性などの各種物性を調節する。
【００４１】
トンネルバリア層１１ａ，１１ｂは、例えば、Si, Ge, Al, Ga, Mg, Ti, Taなどの元素の酸化物又は窒化物から構成される。ゲート絶縁層１４は、例えば、SiO2,SiNなどの絶縁材料から構成される。
【００４２】
ゲート電極１４及び電極１６ａ，１６ｂは、例えば、不純物を含んだ導電性ポリシリコン、又は、Al, Cuなどの金属材料から構成される。
【００４３】
(3)   動作  
図１のスピン注入ＦＥＴの動作について説明する。  
i.  書き込み  
書き込み時には、制御信号Ｅｉ，Ｆｊを“Ｌ”にし、ＮチャネルＭＩＳトランジスタＮＥ，ＮＦをオフにする。
【００４４】
まず、強磁性体１２ａ，１２ｂの磁化状態をパラレルにするには、図２に示すように、制御信号Ａｊ，ｂＢｊを“Ｈ”にし、制御信号ｂＡｊ，Ｂｊを“Ｌ”にする。また、半導体基板１０がＰ型である場合には、制御信号Ｗｉを“Ｈ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＮチャネルを形成し、半導体基板１０がＮ型である場合には、制御信号Ｗｉを“Ｌ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＰチャネルを形成する。
【００４５】
この時、ＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＡがオンとなり、スピン注入ＦＥＴには、強磁性体１２ｂから強磁性体１２ａに向かうスピン注入電流Ｉｓが流れる。
【００４６】
そして、強磁性体１２ａの磁化方向と同じ向きのスピン偏極電子は、スピン注入ＦＥＴのチャネルを経由して強磁性体１２ｂ内に進入し、強磁性体１２ｂに対してスピントルクを与える。
【００４７】
その結果、強磁性体１２ｂの磁化方向は、強磁性体１２ａの磁化方向と同じ（パラレル）になる。
【００４８】
次に、強磁性体１２ａ，１２ｂの磁化状態をアンチパラレルにするには、図４に示すように、制御信号Ｂｊ，ｂＡｊを“Ｈ”にし、制御信号ｂＢｊ，Ａｊを“Ｌ”にする。また、半導体基板１０がＰ型である場合には、制御信号Ｗｉを“Ｈ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＮチャネルを形成し、半導体基板１０がＮ型である場合には、制御信号Ｗｉを“Ｌ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＰチャネルを形成する。
【００４９】
この時、ＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＢがオンとなり、スピン注入ＦＥＴには、強磁性体１２ａから強磁性体１２ｂに向かうスピン注入電流Ｉｓが流れる。
【００５０】
そして、強磁性体１２ａの磁化方向と反対向きのスピン偏極電子は、強磁性体１２ａで反射され、強磁性体１２ｂ内に進入し、強磁性体１２ｂに対してスピントルクを与える。
【００５１】
その結果、強磁性体１２ｂの磁化方向は、強磁性体１２ａの磁化方向と反対（アンチパラレル）になる。
【００５２】
ii.  読み出し  
読み出し時には、図６に示すように、制御信号ｂＡｊ，ｂＢｊを“Ｈ”、制御信号Ａｊ，Ｂｊを“Ｌ”にし、ＰチャネルＭＩＳトランジスタＰＡ，ＰＢ及びＮチャネルＭＩＳトランジスタＮＡ，ＮＢをオフにする。
【００５３】
また、制御信号Ｅｉ，Ｆｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＮＥ，ＮＦをオンにする。
【００５４】
さらに、半導体基板１０がＰ型である場合には、制御信号Ｒｉを“Ｈ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＮチャネルを形成し、半導体基板１０がＮ型である場合には、制御信号Ｒｉを“Ｌ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＰチャネルを形成する。
【００５５】
この時、読み出し電流Ｉｒｅａｄが、センスアンプＳ／Ａからスピン注入ＦＥＴを経由して接地点Ｖｓｓに向かって流れる。
【００５６】
ここで、スピン注入ＦＥＴを構成する強磁性体１２ａ，１２ｂがパラレル状態にあると、例えば、図３のエネルギーバンドから明らかなように、強磁性体１２ｂから強磁性体１２ａへの電子の移動が容易に行われるため、スピン注入ＦＥＴのコンダクタンスが大きくなる。
【００５７】
具体的には、電極１６ａ，１６ｂ間に電圧が印加されると、強磁性体１２ｂ内の電子は、伝導帯に励起され、トンネルバリア層１１ａ，１１ｂのエネルギー障壁を通過し、強磁性体１２ａの伝導帯に移動しようとする。
【００５８】
この時、強磁性体１２ａ，１２ｂ内における上向きにスピン偏極された電子、即ち、アップスピン(up-spin)のエネルギーバンドは互いにほぼ一致し、かつ、強磁性体１２ａ，１２ｂ内における下向きにスピン偏極された電子、即ち、ダウンスピン(down-spin)のエネルギーバンドも互いにほぼ一致する。
【００５９】
その結果、アップスピン及びダウンスピン共に、強磁性体１２ｂから強磁性体１２ａへの移動が容易に行われる。
【００６０】
一方、スピン注入ＦＥＴを構成する強磁性体１２ａ，１２ｂがアンチパラレル状態にあると、例えば、図５のエネルギーバンドから明らかなように、強磁性体１２ｂから強磁性体１２ａへの電子の移動が困難になるため、スピン注入ＦＥＴのコンダクタンスが小さくなる。
【００６１】
具体的には、電極１６ａ，１６ｂ間に電圧が印加されると、強磁性体１２ｂ内の電子は、伝導帯に励起され、トンネルバリア層１１ａ，１１ｂのエネルギー障壁を通過し、強磁性体１２ａの伝導帯に移動しようとする。
【００６２】
しかし、強磁性体１２ａ内におけるアップスピンのエネルギーバンドと強磁性体１２ｂ内におけるアップスピンのエネルギーバンドとは互いに一致しておらず、かつ、強磁性体１２ａ内におけるダウンスピンのエネルギーバンドと強磁性体１２ｂ内におけるダウンスピンのエネルギーバンドとについても、互いに一致していない。
【００６３】
その結果、アップスピン及びダウンスピン共に、強磁性体１２ｂから強磁性体１２ａへの移動が困難となる。
【００６４】
このように、強磁性体１２ａ，１２ｂ、即ち、磁気抵抗効果素子の状態がパラレルか又はアンチパラレルかによって、スピン注入ＦＥＴのコンダクタンス、即ち、オン時に流れる電流値が変化するため、例えば、このコンダクタンスの変化をセンスアンプＳ／Ａにより読み取れば、スピン注入ＦＥＴの状態を判定できる。
【００６５】
尚、図３及び図５のエネルギーバンドは、強磁性体１２ａ，１２ｂにホイスラー合金などのハーフメタル材料を使用した場合の例としている。
【００６６】
(4)   まとめ  
本発明の例に関わるスピン注入ＦＥＴの基本構造によれば、具体的に、スピン注入ＦＥＴにスピン注入電流を流して、その状態を変化させたり、さらに、スピン注入ＦＥＴの状態を読み出すことができる。
【００６７】
従って、ここで提案するスピン注入ＦＥＴを、具体的に、磁気ランダムアクセスメモリやリコンフィギャブルなロジック回路などの先端デバイスに適用することが可能になる。
【００６８】
尚、図１のスピン注入ＦＥＴは、磁気ランダムアクセスメモリへの適用を前提としている。ここで提案するスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用する場合には、図１内のセンスアンプＳ／Ａ及びＮチャネルＭＩＳトランジスタＮＥ，ＮＦについては省略できる。
【００６９】
２．  熱擾乱  
スピン注入ＦＥＴにおける熱擾乱の問題について説明する。
【００７０】
スピン注入ＦＥＴでは、フリー層としての強磁性体の磁化反転にスピン偏極電子を用いる。このスピン偏極電子を発生させるためのスピン注入電流は、書き込み時に磁気抵抗効果素子の温度を上昇させ、磁化反転に必要なスピン注入電流の値のばらつき、さらには、磁気抵抗効果素子の磁気抵抗変化率(MR比)のばらつきという熱擾乱を発生させる。
【００７１】
図７は、スピン注入ＦＥＴの熱擾乱の例を示している。  
書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅 50nsec のスピン注入電流をスピン注入ＦＥＴに流して実行する。
【００７２】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのときは、図２に示すようなスピン注入電流Ｉｓが流れる。この時、磁気抵抗効果素子はパラレル状態になるが、スイッチング（磁化反転）に必要なスピン注入電流の値にばらつきが生じる。
【００７３】
同様に、ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がマイナスのときは、図４に示すようなスピン注入電流Ｉｓが流れる。この時、磁気抵抗効果素子はアンチパラレル状態になるが、スイッチング（磁化反転）に必要なスピン注入電流の値にばらつきが生じる。
【００７４】
また、ゲート電圧ＶGateを 1.0V としたときのスピン注入ＦＥＴのドレイン電流(Drain current)を測定する。
【００７５】
磁気抵抗効果素子がパラレル状態のときのドレイン電流は、200μA/μm2を超える大きな値となるが、その値には、書き込み時の発熱に起因したばらつきが生じる。同様に、磁気抵抗効果素子がアンチパラレル状態のときのドレイン電流は、50μA/μm2を下回る小さな値となるが、その値には、書き込み時の発熱に起因したばらつきが生じる。
【００７６】
図８は、パルス幅 50nsec のスピン注入電流をスピン注入ＦＥＴに流した場合の磁気抵抗効果素子の温度上昇を示している。
【００７７】
スピン注入電流を磁気抵抗効果素子に与えている間は、磁気抵抗効果素子の温度は一定の割合で上昇し続ける。その値は、最大で１３０℃程度になる。スピン注入電流を遮断した後も、磁気抵抗効果素子の温度が十分に冷えるまでには、数十nsec の時間、本例の場合には、50nsec 以上の時間を要する。
【００７８】
３．  実施の形態  
以下の実施の形態では、熱擾乱の問題を解決でき、熱的安定性に優れ、素子破壊も生じないスピン注入ＦＥＴを提案する。
【００７９】
そのようなスピン注入ＦＥＴとしては、書き込み時に、スピン注入電流により磁化反転（スイッチング）を行う機構を有すると共に、磁気抵抗効果素子のフリー層の磁化容易軸方向の磁場を磁化反転のアシストとして発生させる機構を有する、というものである。
【００８０】
スピン注入電流による書き込みと電流磁場（アシスト電流により発生させる磁場）による書き込みとを兼用することで、書き込み時の熱擾乱を抑えることができると共に、スピン注入電流の値を小さくすることができ、熱的安定性に優れ、素子破壊も生じないスピン注入ＦＥＴを提供できる。
【００８１】
即ち、スピン注入方式では、電子スピンの歳差運動を助長して磁化反転を行うため、フリー層は熱揺らぎの影響を多大に受けることになるが、このアシスト磁場は、スピン偏極電子により上昇した磁気抵抗効果素子の温度が十分に下がるまでフリー層内の電子スピンの熱擾乱を抑える。
【００８２】
従って、スピン注入電流を用いた書き込み時にアシスト磁場を発生させることにより、電子スピンの歳差運動を抑制し、熱擾乱による磁気抵抗効果素子の特性のばらつきを低減できる。
【００８３】
また、スピン注入電流の値を小さくできることに伴い、トンネルバリアの破壊などの問題も防止できる。
【００８４】
尚、磁気抵抗効果素子の磁化容易軸方向のアシスト磁場は、書き込み時におけるフリー層内の電子スピンの熱擾乱を抑えるもので、磁化反転をメインに行うものではないので、このアシスト磁場を発生させるためのアシスト電流の値は、１ｍＡ以下で十分である。
【００８５】
(1)   第１実施の形態
A.  全体  
図９は、第１実施の形態のスピン注入ＦＥＴの構造を示している。
【００８６】
半導体基板１０内には、例えば、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層１７が形成される。この素子分離絶縁層１７に取り囲まれた素子領域内にスピン注入ＦＥＴが形成される。
【００８７】
このスピン注入ＦＥＴは、半導体基板１０の凹部に埋め込まれたソース／ドレイン電極としての強磁性体１２ａ，１２ｂと、半導体基板１０及び強磁性体１２ａ，１２ｂの間のトンネルバリア層１１ａ，１１ｂと、強磁性体１２ａ，１２ｂ間のチャネル上にゲート絶縁層を介して配置されたゲート電極１５と、強磁性体１２ａ上の反強磁性体１３とから構成される。
【００８８】
強磁性体１２ａ，１２ｂの磁化容易軸方向は、ロウ方向である。また、強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となり、強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。
【００８９】
このようなスピン注入ＦＥＴを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【００９０】
スピン注入ＦＥＴのゲート電極１５は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。
【００９１】
ビット線ＢＬ（Ｌ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ａを介して反強磁性体１３に接続される。
【００９２】
ビット線ＢＬ（Ｌ）の一端は、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。ＮチャネルＭＩＳトランジスタＮＦのゲートには、ｊ番目のカラムを選択するための制御信号Ｆｊが入力される。
【００９３】
ビット線ＢＬ（Ｌ）の他端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。ＰチャネルＭＩＳトランジスタＰＢのゲートには、制御信号ｂＢｊが入力され、ＮチャネルＭＩＳトランジスタＮＡのゲートには、制御信号Ａｊが入力される。
【００９４】
ビット線ＢＬ（Ｒ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ｂを介して強磁性体１２ｂに接続される。
【００９５】
ビット線ＢＬ（Ｒ）は、フリー層としての強磁性体１２ｂの近傍、本例では、強磁性体１２ｂの上部に配置される。ビット線ＢＬ（Ｒ）には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【００９６】
ビット線ＢＬ（Ｒ）の一端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。ＰチャネルＭＩＳトランジスタＰＡのゲートには、制御信号ｂＡｊが入力され、ＮチャネルＭＩＳトランジスタＮＢのゲートには、制御信号Ｂｊが入力される。
【００９７】
また、ビット線ＢＬ（Ｒ）の一端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤに接続される。ＰチャネルＭＩＳトランジスタＰＣのゲートには、制御信号ｂＣｊが入力され、ＮチャネルＭＩＳトランジスタＮＤのゲートには、制御信号Ｄｊが入力される。
【００９８】
ビット線ＢＬ（Ｒ）の他端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣに接続される。ＰチャネルＭＩＳトランジスタＰＤのゲートには、制御信号ｂＤｊが入力され、ＮチャネルＭＩＳトランジスタＮＣのゲートには、制御信号Ｃｊが入力される。
【００９９】
また、ビット線ＢＬ（Ｒ）の他端は、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。ＮチャネルＭＩＳトランジスタＮＥのゲートには、制御信号Ｅｉが入力される。
【０１００】
このようなスピン注入ＦＥＴによれば、書き込み時には、ドライバ／シンカーにより、磁化反転（スイッチング）に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【０１０１】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入ＦＥＴを提供できる。
【０１０２】
尚、第１実施の形態では、スピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【０１０３】
例えば、図９のスピン注入ＦＥＴのトンネルバリア層１１ａ，１１ｂの双方を省略し、図１０に示すようなショットキーバリアタイプのスピン注入ＦＥＴとすることも可能である。
【０１０４】
B.  材料、サイズなど  
第１実施の形態では、材料、サイズなどに関しては、基本構造で説明した材料、サイズなどをそのまま適用できる。
【０１０５】
C.  動作  
図９のスピン注入ＦＥＴの動作について説明する。  
尚、図１０のスピン注入ＦＥＴに関しても、以下に説明する図９のスピン注入ＦＥＴの動作と同じとなる。
【０１０６】
また、前提として、スピン注入ＦＥＴの強磁性体（ソース／ドレイン）１２ａ，１２ｂは、メモリセルアレイのロウ方向に磁気異方性を有しているものとする。即ち、強磁性体１２ａ，１２ｂの磁化容易軸方向は、ロウ方向、その困難軸方向は、カラム方向となる。
【０１０７】
i.  書き込み  
書き込み時には、制御信号Ｅｉ，Ｆｊを“Ｌ”にし、ＮチャネルＭＩＳトランジスタＮＥ，ＮＦをオフにする。
【０１０８】
まず、強磁性体１２ａ，１２ｂの磁化状態をパラレルにするには、図１１に示すように、制御信号Ａｊ，ｂＢｊを“Ｈ”にし、制御信号ｂＡｊ，Ｂｊを“Ｌ”にする。また、半導体基板１０がＰ型である場合には、制御信号Ｗｉを“Ｈ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＮチャネルを形成し、半導体基板１０がＮ型である場合には、制御信号Ｗｉを“Ｌ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＰチャネルを形成する。
【０１０９】
この時、ＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＡがオンとなり、スピン注入ＦＥＴには、強磁性体１２ｂから強磁性体１２ａに向かうスピン注入電流Ｉｓが流れる。
【０１１０】
そして、強磁性体１２ａの磁化方向と同じ向きのスピン偏極電子は、スピン注入ＦＥＴのチャネルを経由して強磁性体１２ｂ内に進入し、強磁性体１２ｂに対してスピントルクを与える。
【０１１１】
その結果、強磁性体１２ｂの磁化方向は、強磁性体１２ａの磁化方向と同じ（パラレル）になる。
【０１１２】
ここで、本発明の例では、スピン注入ＦＥＴにスピン注入電流Ｉｓを流すと同時、又は、スピン注入電流Ｉｓを流す前若しくは後に、フリー層としての強磁性体１２ｂの近傍に配置されるビット線ＢＬ（Ｒ）にアシスト電流Ｉａを流し、アシスト電流Ｉａにより発生するアシスト磁場を強磁性体１２ａの熱擾乱の防止に利用する。
【０１１３】
即ち、制御信号Ｃｊ，ｂＤｊを“Ｈ”にし、制御信号ｂＣｊ，Ｄｊを“Ｌ”にする。この時、ＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＣがオンとなり、ビット線ＢＬ（Ｒ）には、ピン層としての強磁性体１２ｂの磁化方向と同じ方向のアシスト磁場をフリー層としての強磁性体１２ｂに作用させるためのアシスト電流Ｉａが流れる。
【０１１４】
その結果、書き込み時における強磁性体１２ｂ内の電子スピンの歳差運動が抑制され、熱擾乱の発生が防止される。
【０１１５】
尚、スピン注入電流Ｉｓを遮断した後も、磁気抵抗効果素子が十分に冷えるまでには、数十 nsec の時間を要する。従って、アシスト電流Ｉａは、スピン注入電流Ｉｓを遮断した後も流し続けることが好ましい。
【０１１６】
例えば、制御信号ｂＡｊを“Ｌ”から“Ｈ”にしてＰチャネルＭＩＳトランジスタＰＡをオフにした後、制御信号Ａｊを“Ｈ”から“Ｌ”にしてＮチャネルＭＩＳトランジスタＮＡをオフにし、スピン注入電流Ｉｓを遮断する。この後、一定期間が経過してから、制御信号ｂＣｊを“Ｌ”から“Ｈ”にしてＰチャネルＭＩＳトランジスタＰＣをオフにした後、制御信号Ｃｊを“Ｈ”から“Ｌ”にしてＮチャネルＭＩＳトランジスタＮＣをオフにし、アシスト電流Ｉａを遮断する。
【０１１７】
次に、強磁性体１２ａ，１２ｂの磁化状態をアンチパラレルにするには、図１２に示すように、制御信号Ｂｊ，ｂＡｊを“Ｈ”にし、制御信号ｂＢｊ，Ａｊを“Ｌ”にする。また、半導体基板１０がＰ型である場合には、制御信号Ｗｉを“Ｈ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＮチャネルを形成し、半導体基板１０がＮ型である場合には、制御信号Ｗｉを“Ｌ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＰチャネルを形成する。
【０１１８】
この時、ＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＢがオンとなり、スピン注入ＦＥＴには、強磁性体１２ａから強磁性体１２ｂに向かうスピン注入電流Ｉｓが流れる。
【０１１９】
そして、強磁性体１２ａの磁化方向と反対向きのスピン偏極電子は、強磁性体１２ａで反射され、強磁性体１２ｂ内に進入し、強磁性体１２ｂに対してスピントルクを与える。
【０１２０】
その結果、強磁性体１２ｂの磁化方向は、強磁性体１２ａの磁化方向と反対（アンチパラレル）になる。
【０１２１】
ここで、本発明の例では、スピン注入ＦＥＴにスピン注入電流Ｉｓを流すと同時、又は、スピン注入電流Ｉｓを流す前若しくは後に、フリー層としての強磁性体１２ｂの近傍に配置されるビット線ＢＬ（Ｒ）にアシスト電流Ｉａを流し、アシスト電流Ｉａにより発生するアシスト磁場を強磁性体１２ａの熱擾乱の防止に利用する。
【０１２２】
即ち、制御信号Ｄｊ，ｂＣｊを“Ｈ”にし、制御信号ｂＤｊ，Ｃｊを“Ｌ”にする。この時、ＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＤがオンとなり、ビット線ＢＬ（Ｒ）には、ピン層としての強磁性体１２ｂの磁化方向と反対方向のアシスト磁場をフリー層としての強磁性体１２ｂに作用させるためのアシスト電流Ｉａが流れる。
【０１２３】
その結果、書き込み時における強磁性体１２ｂ内の電子スピンの歳差運動が抑制され、熱擾乱の発生が防止される。
【０１２４】
尚、スピン注入電流Ｉｓを遮断した後も、磁気抵抗効果素子が十分に冷えるまでには、数十 nsec の時間を要する。従って、アシスト電流Ｉａは、スピン注入電流Ｉｓを遮断した後も流し続けることが好ましい。
【０１２５】
例えば、制御信号ｂＢｊを“Ｌ”から“Ｈ”にしてＰチャネルＭＩＳトランジスタＰＢをオフにした後、制御信号Ｂｊを“Ｈ”から“Ｌ”にしてＮチャネルＭＩＳトランジスタＮＢをオフにし、スピン注入電流Ｉｓを遮断する。この後、一定期間が経過してから、制御信号ｂＤｊを“Ｌ”から“Ｈ”にしてＰチャネルＭＩＳトランジスタＰＤをオフにした後、制御信号Ｄｊを“Ｈ”から“Ｌ”にしてＮチャネルＭＩＳトランジスタＮＤをオフにし、アシスト電流Ｉａを遮断する。
【０１２６】
ii.  読み出し  
読み出し時には、図１３に示すように、制御信号ｂＡｊ，ｂＢｊを“Ｈ”、制御信号Ａｊ，Ｂｊを“Ｌ”にし、ＰチャネルＭＩＳトランジスタＰＡ，ＰＢ及びＮチャネルＭＩＳトランジスタＮＡ，ＮＢをオフにする。
【０１２７】
また、制御信号Ｅｉ，Ｆｊを“Ｈ”にし、ＮチャネルＭＯＳトランジスタＮＥ，ＮＦをオンにする。
【０１２８】
さらに、半導体基板１０がＰ型である場合には、制御信号Ｒｉを“Ｈ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＮチャネルを形成し、半導体基板１０がＮ型である場合には、制御信号Ｒｉを“Ｌ”にし、強磁性体１２ａ，１２ｂの間の半導体基板１０の表面にＰチャネルを形成する。
【０１２９】
この時、読み出し電流Ｉｒｅａｄが、センスアンプＳ／Ａからスピン注入ＦＥＴを経由して接地点Ｖｓｓに向かって流れる。
【０１３０】
ここで、スピン注入ＦＥＴを構成する強磁性体１２ａ，１２ｂがパラレル状態にあると、強磁性体１２ｂから強磁性体１２ａへの電子の移動が容易に行われるため、スピン注入ＦＥＴのコンダクタンスが大きくなる。
【０１３１】
一方、スピン注入ＦＥＴを構成する強磁性体１２ａ，１２ｂがアンチパラレル状態にあると、強磁性体１２ｂから強磁性体１２ａへの電子の移動が困難になるため、スピン注入ＦＥＴのコンダクタンスが小さくなる。
【０１３２】
このように、強磁性体１２ａ，１２ｂ、即ち、磁気抵抗効果素子の状態がパラレルか又はアンチパラレルかによって、スピン注入ＦＥＴのコンダクタンス、即ち、オン時に流れる電流値が変化するため、例えば、このコンダクタンスの変化をセンスアンプＳ／Ａにより読み取れば、スピン注入ＦＥＴの状態を判定できる。
【０１３３】
D.  まとめ  
第１実施の形態に関わるスピン注入ＦＥＴによれば、スピン注入電流による磁化反転方式を採用すると共に、磁化反転時におけるフリー層内の電子スピンの熱揺らぎを抑制するアシスト磁場（電流磁場）を利用する磁場アシスト方式を採用する。
【０１３４】
従って、熱的安定性に優れ、素子特性のばらつきがなく、さらに、スピン注入電流の値も小さくできることから素子破壊の問題も解決できるスピン注入ＦＥＴを提案できる。
【０１３５】
尚、図９及び図１０のスピン注入ＦＥＴは、磁気ランダムアクセスメモリへの適用を前提としている。第１実施の形態のスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用する場合には、図９及び図１０内のセンスアンプＳ／Ａ及びＮチャネルＭＩＳトランジスタＮＥ，ＮＦについては省略できる。
【０１３６】
(2)   第２実施の形態  
第２実施の形態は、第１実施の形態の改良例である。  
第２実施の形態のスピン注入ＦＥＴは、第１実施の形態のスピン注入ＦＥＴの特徴の全てを含んでいる。
【０１３７】
第２実施の形態では、図１４及び図１５に示すように、スピン注入ＦＥＴのゲート電極１５の側壁にサイドウォールと呼ばれる絶縁層１９が形成される。この絶縁層１９は、反強磁性体１３とゲート電極１５との短絡を防止すること、セルフアラインで反強磁性体１３を形成することなどを目的に形成される。
【０１３８】
尚、スピン注入ＦＥＴの材料、サイズ、動作などは、第１実施の形態と同じであるため、ここでは、その説明を省略する。
【０１３９】
第２実施の形態においても、熱的安定性に優れ、素子特性のばらつきがなく、スピン注入電流の値も小さいスピン注入ＦＥＴを実現できる。
【０１４０】
(3)   第３実施の形態  
第３実施の形態は、第１実施の形態の変形例である。  
第３実施の形態のスピン注入ＦＥＴでは、第１実施の形態のスピン注入ＦＥＴとは異なり、磁気抵抗効果素子を構成する強磁性体及びトンネルバリア層が半導体基板上に形成される。
【０１４１】
まず、スピン注入ＦＥＴの基本構造について説明する。
【０１４２】
図１６は、第３実施の形態の前提となる基本構造を示している。
【０１４３】
半導体基板１０の表面領域には、ソース／ドレイン拡散層１２Ａ，１２Ｂが形成される。ソース／ドレイン拡散層１２Ａ，１２Ｂは、スピン注入ＦＥＴがＰチャネルタイプ(半導体基板１０がＮ型)である場合には、Ｐ型不純物層から構成され、スピン注入ＦＥＴがＮチャネルタイプ(半導体基板１０がＰ型)である場合には、Ｎ型不純物層から構成される。
【０１４４】
ソース／ドレイン拡散層１２Ａ上には、トンネルバリア層１１ａが形成され、トンネルバリア層１１ａ上には、強磁性体１２ａが形成される。また、強磁性体１２ａ上には、反強磁性体１３が形成される。強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となる。
【０１４５】
反強磁性体１３上には、電極１６ａが配置される。電極１６ａは、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。
【０１４６】
また、電極１６ａは、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。
【０１４７】
ソース／ドレイン拡散層１２Ｂ上には、トンネルバリア層１１ｂが形成され、トンネルバリア層１１ｂ上には、強磁性体１２ｂが形成される。強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。
【０１４８】
強磁性体１２ｂ上には、電極１６ｂが配置される。電極１６ｂは、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。
【０１４９】
また、電極１６ｂは、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。
【０１５０】
ソース／ドレイン拡散層１２Ａ，１２Ｂ間のチャネル上には、ゲート絶縁層１４が形成され、ゲート絶縁層１４上には、ゲート電極１５が形成される。ゲート電極１５には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。また、ゲート電極１５上には、キャップ絶縁層２０Ａが形成され、その側壁には、絶縁層１９が形成される。
【０１５１】
尚、ソース／ドレイン拡散層１２Ａ，１２Ｂと強磁性体１２ａ，１２ｂとの間のトンネルバリア層１１ａ，１１ｂについては、その一方又は双方を省略することもできる。
【０１５２】
図１７は、第３実施の形態のスピン注入ＦＥＴの構造を示している。
【０１５３】
本例は、図１６の基本構造にアシスト磁場を発生させる機構を付加した点に特徴を有する。
【０１５４】
半導体基板１０内には、例えば、ＳＴＩ構造の素子分離絶縁層１７が形成される。この素子分離絶縁層１７に取り囲まれた素子領域内にスピン注入ＦＥＴが形成される。
【０１５５】
半導体基板１０の表面領域には、ソース／ドレイン拡散層１２Ａ，１２Ｂが形成される。ソース／ドレイン拡散層１２Ａ上には、トンネルバリア層１１ａが形成され、トンネルバリア層１１ａ上には、強磁性体１２ａが形成される。また、強磁性体１２ａ上には、反強磁性体１３が形成される。
【０１５６】
ソース／ドレイン拡散層１２Ｂ上には、トンネルバリア層１１ｂが形成され、トンネルバリア層１１ｂ上には、強磁性体１２ｂが形成される。
【０１５７】
強磁性体１２ａ，１２ｂの磁化容易軸方向は、ロウ方向である。また、強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となり、強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。
【０１５８】
ソース／ドレイン拡散層１２Ａ，１２Ｂ間のチャネル上には、ゲート絶縁層１４が形成され、ゲート絶縁層１４上には、ゲート電極１５が形成される。また、ゲート電極１５上には、キャップ絶縁層２０Ａが形成され、その側壁には、絶縁層１９が形成される。
【０１５９】
このようなスピン注入ＦＥＴを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【０１６０】
スピン注入ＦＥＴのゲート電極１５は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。
【０１６１】
ビット線ＢＬ（Ｌ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ａを介して反強磁性体１３に接続される。
【０１６２】
ビット線ＢＬ（Ｌ）の一端は、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。ＮチャネルＭＩＳトランジスタＮＦのゲートには、ｊ番目のカラムを選択するための制御信号Ｆｊが入力される。
【０１６３】
ビット線ＢＬ（Ｌ）の他端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。ＰチャネルＭＩＳトランジスタＰＢのゲートには、制御信号ｂＢｊが入力され、ＮチャネルＭＩＳトランジスタＮＡのゲートには、制御信号Ａｊが入力される。
【０１６４】
ビット線ＢＬ（Ｒ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ｂを介して強磁性体１２ｂに接続される。
【０１６５】
ビット線ＢＬ（Ｒ）は、フリー層としての強磁性体１２ｂの近傍、本例では、強磁性体１２ｂの上部に配置される。ビット線ＢＬ（Ｒ）には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【０１６６】
ビット線ＢＬ（Ｒ）の一端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。ＰチャネルＭＩＳトランジスタＰＡのゲートには、制御信号ｂＡｊが入力され、ＮチャネルＭＩＳトランジスタＮＢのゲートには、制御信号Ｂｊが入力される。
【０１６７】
また、ビット線ＢＬ（Ｒ）の一端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤに接続される。ＰチャネルＭＩＳトランジスタＰＣのゲートには、制御信号ｂＣｊが入力され、ＮチャネルＭＩＳトランジスタＮＤのゲートには、制御信号Ｄｊが入力される。
【０１６８】
ビット線ＢＬ（Ｒ）の他端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣに接続される。ＰチャネルＭＩＳトランジスタＰＤのゲートには、制御信号ｂＤｊが入力され、ＮチャネルＭＩＳトランジスタＮＣのゲートには、制御信号Ｃｊが入力される。
【０１６９】
また、ビット線ＢＬ（Ｒ）の他端は、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。ＮチャネルＭＩＳトランジスタＮＥのゲートには、制御信号Ｅｉが入力される。
【０１７０】
このようなスピン注入ＦＥＴによれば、書き込み時には、ドライバ／シンカーにより、磁化反転（スイッチング）に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【０１７１】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入ＦＥＴを提供できる。
【０１７２】
尚、第３実施の形態では、スピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【０１７３】
また、第３実施の形態は、磁気ランダムアクセスメモリへの適用を前提としている。第３実施の形態のスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用する場合には、図１６及び図１７内のセンスアンプＳ／Ａ及びＮチャネルＭＩＳトランジスタＮＥ，ＮＦについては省略できる。
【０１７４】
さらに、スピン注入ＦＥＴの材料、サイズ、動作などに関しては、第１実施の形態と同じであるため、ここでは、その説明を省略する。
【０１７５】
(4)   第４実施の形態  
第４実施の形態も、第１実施の形態の変形例である。  
第４実施の形態では、スピン注入ＦＥＴがＳＯＩ(silicon on insulator)基板上に形成される例について説明する。
【０１７６】
まず、スピン注入ＦＥＴの基本構造について説明する。
【０１７７】
図１８は、第４実施の形態の前提となる基本構造を示している。
【０１７８】
半導体基板１０上には、絶縁層１０Ａが形成され、この絶縁層１０Ａ上にスピン注入ＦＥＴが形成される。
【０１７９】
ソース／ドレイン電極としての強磁性体１２ａ，１２ｂの間には、半導体層１０Ｂが形成される。半導体層１０Ｂは、例えば、スピン注入ＦＥＴがＰチャネルタイプである場合には、Ｎ型となり、スピン注入ＦＥＴがＮチャネルタイプである場合には、Ｐ型となる。
【０１８０】
強磁性体１２ａ，１２ｂの底面は、絶縁層１０Ａに接触している。また、半導体層１０Ｂと強磁性体１２ａ，１２ｂとの間には、トンネルバリア層１１ａ，１１ｂが形成される。強磁性体１２ａ上には、反強磁性体１３が形成される。
【０１８１】
強磁性体１２ａ，１２ｂの磁化容易軸方向は、紙面に垂直な方向である。強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となり、強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。
【０１８２】
反強磁性体１３上には、電極１６ａが配置される。電極１６ａは、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。
【０１８３】
また、電極１６ａは、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。
【０１８４】
強磁性体１２ｂ上には、電極１６ｂが配置される。電極１６ｂは、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。
【０１８５】
また、電極１６ｂは、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。
【０１８６】
強磁性体１２ａ，１２ｂ間のチャネル上には、ゲート絶縁層１４が形成され、ゲート絶縁層１４上には、ゲート電極１５が形成される。ゲート電極１５には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。
【０１８７】
尚、半導体層１０Ｂと強磁性体１２ａ，１２ｂとの間のトンネルバリア層１１ａ，１１ｂについては、その一方又は双方を省略することもできる。
【０１８８】
図１９は、第４実施の形態のスピン注入ＦＥＴの構造を示している。
【０１８９】
本例は、図１８の基本構造にアシスト磁場を発生させる機構を付加した点に特徴を有する。
【０１９０】
半導体基板１０上には、絶縁層１０Ａ及びＳＴＩ構造の素子分離絶縁層１７が形成される。これら絶縁層１０Ａ及び素子分離絶縁層１７に取り囲まれた素子領域内にスピン注入ＦＥＴが形成される。
【０１９１】
ソース／ドレイン電極としての強磁性体１２ａ，１２ｂの間には、半導体層１０Ｂが形成される。半導体層１０Ｂは、例えば、スピン注入ＦＥＴがＰチャネルタイプである場合には、Ｎ型となり、スピン注入ＦＥＴがＮチャネルタイプである場合には、Ｐ型となる。
【０１９２】
強磁性体１２ａ，１２ｂの底面は、絶縁層１０Ａに接触している。また、半導体層１０Ｂと強磁性体１２ａ，１２ｂとの間には、トンネルバリア層１１ａ，１１ｂが形成される。強磁性体１２ａ上には、反強磁性体１３が形成される。
【０１９３】
強磁性体１２ａ，１２ｂの磁化容易軸方向は、ロウ方向である。また、強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となり、強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。
【０１９４】
強磁性体１２ａ，１２ｂ間のチャネル上には、ゲート絶縁層を介してゲート電極１５が形成される。ゲート電極１５上には、キャップ絶縁層を形成してもよく、また、ゲート電極１５の側壁には、絶縁層（サイドウォール）を形成してもよい。
【０１９５】
このようなスピン注入ＦＥＴを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【０１９６】
スピン注入ＦＥＴのゲート電極１５は、メモリセルアレイのロウ方向に延びるワード線に接続される。ワード線には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。
【０１９７】
ビット線ＢＬ（Ｌ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ａを介して反強磁性体１３に接続される。
【０１９８】
ビット線ＢＬ（Ｌ）の一端は、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。ＮチャネルＭＩＳトランジスタＮＦのゲートには、ｊ番目のカラムを選択するための制御信号Ｆｊが入力される。
【０１９９】
ビット線ＢＬ（Ｌ）の他端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。ＰチャネルＭＩＳトランジスタＰＢのゲートには、制御信号ｂＢｊが入力され、ＮチャネルＭＩＳトランジスタＮＡのゲートには、制御信号Ａｊが入力される。
【０２００】
ビット線ＢＬ（Ｒ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ｂを介して強磁性体１２ｂに接続される。
【０２０１】
ビット線ＢＬ（Ｒ）は、フリー層としての強磁性体１２ｂの近傍、本例では、強磁性体１２ｂの上部に配置される。ビット線ＢＬ（Ｒ）には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【０２０２】
ビット線ＢＬ（Ｒ）の一端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。ＰチャネルＭＩＳトランジスタＰＡのゲートには、制御信号ｂＡｊが入力され、ＮチャネルＭＩＳトランジスタＮＢのゲートには、制御信号Ｂｊが入力される。
【０２０３】
また、ビット線ＢＬ（Ｒ）の一端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤに接続される。ＰチャネルＭＩＳトランジスタＰＣのゲートには、制御信号ｂＣｊが入力され、ＮチャネルＭＩＳトランジスタＮＤのゲートには、制御信号Ｄｊが入力される。
【０２０４】
ビット線ＢＬ（Ｒ）の他端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣに接続される。ＰチャネルＭＩＳトランジスタＰＤのゲートには、制御信号ｂＤｊが入力され、ＮチャネルＭＩＳトランジスタＮＣのゲートには、制御信号Ｃｊが入力される。
【０２０５】
また、ビット線ＢＬ（Ｒ）の他端は、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。ＮチャネルＭＩＳトランジスタＮＥのゲートには、制御信号Ｅｉが入力される。
【０２０６】
このようなスピン注入ＦＥＴによれば、書き込み時には、ドライバ／シンカーにより、磁化反転（スイッチング）に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【０２０７】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入ＦＥＴを提供できる。
【０２０８】
尚、第４実施の形態では、スピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【０２０９】
また、第４実施の形態は、磁気ランダムアクセスメモリへの適用を前提としている。第４実施の形態のスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用する場合には、図１８及び図１９内のセンスアンプＳ／Ａ及びＮチャネルＭＩＳトランジスタＮＥ，ＮＦについては省略できる。
【０２１０】
さらに、スピン注入ＦＥＴの材料、サイズ、動作などは、第１実施の形態と同じであるため、ここでは、その説明を省略する。
【０２１１】
(5)   第５実施の形態  
第５実施の形態は、第２実施の形態の改良例である。  
第５実施の形態のスピン注入ＦＥＴは、第２実施の形態のスピン注入ＦＥＴの特徴の全てを含んでいる。
【０２１２】
第５実施の形態では、図２０及び図２１に示すように、磁化方向が固定されるピン層は、ＳＡＦ(synthetic anti-ferromagnetic)構造を有する。
【０２１３】
即ち、強磁性体１２ａ上には、非磁性体２０が形成され、非磁性体２０上には、強磁性体２１が形成される。強磁性体１２ａ／非磁性体２０／強磁性体２１からなる３層構造により、ＳＡＦ構造が形成される。
【０２１４】
このようなピン構造とすることにより、強磁性体１２ａ，２１の磁化方向は、例えば、反強磁性的な相互作用（反強磁性結合）により互いに反対向きに強く固定される。このため、書き込み時におけるピン層の磁化方向を安定させることができる。
【０２１５】
また、ＳＡＦ構造を用いると、アニールプロセスを用いなくても、強磁性体１２ａ，２１の磁化方向を互いに１８０°異なる向きに設定できる。
【０２１６】
本例において、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体１２ａから強磁性体１２ｂへ電子を注入すると、強磁性体１２ａと同じ方向にスピン偏極した電子は、トンネルバリア層１１ａ，１１ｂを通過し、強磁性体１２ｂに対してスピントルクを与える。
【０２１７】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【０２１８】
また、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体１２ｂから強磁性体１２ａへ電子を注入すると、強磁性体１２ａと反対方向にスピン偏極した電子は、反射され、トンネルバリア層１１ａ，１１ｂを通過し、強磁性体１２ｂに対してスピントルクを与える。
【０２１９】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【０２２０】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体１２ｂの磁化方向を反転できるため、スピン注入による“０”，“１”書き込みが可能になる。
【０２２１】
強磁性体１２ａ，２１が Co, Feを含む強磁性材料（例えば、Coリッチ、Feリッチ）から構成される場合には、非磁性体２０としては、Ru、Ir、Rhのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。非磁性体２０は、Ni, Bを含んでいてもよい。
【０２２２】
尚、図２０及び図２１のスピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、図２２及び図２３に示すように、第５実施の形態は、ショットキーバリアタイプにも適用できる。
【０２２３】
(6)   第６実施の形態  
第６実施の形態も、第２実施の形態の改良例である。  
第６実施の形態のスピン注入ＦＥＴは、第２実施の形態のスピン注入ＦＥＴの特徴の全てを含んでいる。
【０２２４】
第６実施の形態では、図２４及び図２５に示すように、フリー層としての強磁性体１２ｂ上にもピン層が形成される。
【０２２５】
即ち、強磁性体１２ｂ上には、非磁性体２０が形成され、非磁性体２０上には、磁化方向が固定されるピン層としての強磁性体２１が形成される。また、強磁性体２１上には、反強磁性体１３が形成される。
【０２２６】
ここで、本例では、フリー層としての強磁性体１２ｂの一方側に配置される強磁性体（ピン層）１１ａの磁化方向と強磁性体１２ｂの他方側に配置される強磁性体（ピン層）２１の磁化方向とは、互いに反対方向を向いている。
【０２２７】
このようなピン構造とすることにより、デバイス構造面から、磁化反転に必要なスピン注入電流の電流密度の低減に貢献できる。
【０２２８】
本例において、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体１２ａから強磁性体１２ｂへ電子を注入すると、強磁性体１２ａの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層１１ａ，１１ｂを通過し、強磁性体１２ｂに対してスピントルクを与える。
【０２２９】
また、強磁性体２１の磁化方向は、強磁性体１２ａの磁化方向と反対であるため、強磁性体１２ａの磁化方向と同じ方向にスピン偏極した電子は、非磁性体２０で反射され、強磁性体１２ｂに対してスピントルクを与える。
【０２３０】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【０２３１】
また、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体２１から強磁性体１２ｂへ電子を注入すると、強磁性体２１の磁化方向と同じ方向にスピン偏極した電子は、非磁性体２０を経由して、強磁性体１２ｂに対してスピントルクを与える。
【０２３２】
また、強磁性体１２ｂから強磁性体１２ａに向かって電子が移動する際、強磁性体１２ａの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層１１ａ，１１ｂ及びチャネルを経由して強磁性体１２ａに移動し易くなるが、強磁性体１２ａの磁化方向と反対方向にスピン偏極した電子（強磁性体２１の磁化方向と同じ方向にスピン偏極した電子）は、反射され、強磁性体１２ｂに対してスピントルクを与える。
【０２３３】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【０２３４】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体１２ｂの磁化方向を反転できるため、スピン注入による“０”，“１”書き込みが可能になる。
【０２３５】
尚、スピン偏極電子を非磁性体２０において効率的に反射させ、さらなるスピン注入電流の低減を図るために、非磁性体２０及び強磁性体２１は、以下の材料の組み合わせから構成することが好ましい。
【０２３６】
強磁性体２１が Coを含む強磁性材料（例えば、Coリッチ）から構成される場合には、非磁性体２０としては、Zr、Hf、Rh、Ag、Cu、Auのグループ、好ましくは、Zr、Hf、Rh、Agのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。
【０２３７】
また、強磁性体２１が Feを含む強磁性材料（例えば、Feリッチ）から構成される場合には、非磁性体２０としては、Rh、Pt、Ir、Al、Ga、Cu、Auのグループ、好ましくは、Rh、Pt、Ir、Al、Gaのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。
【０２３８】
さらに、強磁性体２１が Niを含む強磁性材料（例えば、Niリッチ）から構成される場合には、非磁性体２０としては、Zr、Hf、Au、Ag、Cuのグループ、好ましくは、Zr、Hf、Au、Agのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。
【０２３９】
本例では、強磁性体１２ａ，２１の磁化方向が互いに反対方向に設定される。そのためには、例えば、強磁性体１２ａ，２１に、それぞれネール温度ＴＮが異なる反強磁性体１３を付加すればよい。
【０２４０】
この場合、例えば、アニール後、一方向の磁場を与えた状態で冷却していけば、強磁性体１２ａ，２１の一方の磁化方向が決定される。また、この後、一方向と反対の他方向の磁場を与えた状態でさらに冷却していくと、強磁性体１２ａ，２１の他方の磁化方向が決定される。
【０２４１】
また、アニールプロセスを用いずに、強磁性体１２ａ，２１の磁化方向を互いに１８０°異なる向きに設定するには、強磁性体１２ａ，２１を、それぞれ、第５実施の形態で説明したＳＡＦ構造、即ち、強磁性体／非磁性体／強磁性体の３層構造にすればよい。
【０２４２】
但し、強磁性体１２ａ，２１の一方のみをＳＡＦ構造にすることも可能である。
【０２４３】
また、ＳＡＦ構造は、強磁性体／非磁性体／強磁性体／非磁性体／・・・／強磁性体なる積層構造であってもよい。
【０２４４】
尚、図２４及び図２５のスピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、図２６及び図２７に示すように、第６実施の形態は、ショットキーバリアタイプにも適用できる。
【０２４５】
(7)   第７実施の形態  
第７実施の形態は、第５実施の形態の変形例である。  
第５実施の形態では、強磁性体１２ａ，２１の磁化方向は互いに反対向きに強く固定されるが、第７実施の形態では、図２８及び図２９に示すように、強磁性体１２ａ，２１の磁化方向は、例えば、強磁性結合により互いに同じ向きに強く固定される。
【０２４６】
その他の構造については、第５実施の形態と同じである。
【０２４７】
このようなスピン注入ＦＥＴにおいても、書き込み時におけるピン層の磁化方向を安定させることができる。
【０２４８】
本例において、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体１２ａから強磁性体１２ｂへ電子を注入すると、強磁性体１２ａの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層１１ａ，１１ｂを通過し、強磁性体１２ｂに対してスピントルクを与える。
【０２４９】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【０２５０】
また、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体１２ｂから強磁性体１２ａへ電子を注入すると、強磁性体１２ａの磁化方向と反対方向にスピン偏極した電子は、反射され、トンネルバリア層１１ａ，１１ｂを通過し、強磁性体１２ｂに対してスピントルクを与える。
【０２５１】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【０２５２】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体１２ｂの磁化方向を反転できるため、スピン注入による“０”，“１”書き込みが可能になる。
【０２５３】
強磁性体１２ａ，２１が Co, Feを含む強磁性材料（例えば、Coリッチ、Feリッチ）から構成される場合には、非磁性体２０としては、Pt、Ir、Ruのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。非磁性体２０は、Ni, Bを含んでいてもよい。
【０２５４】
尚、図２８及び図２９のスピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、図３０及び図３１に示すように、第７実施の形態は、ショットキーバリアタイプにも適用できる。
【０２５５】
(8)   第８実施の形態  
第８実施の形態は、第６実施の形態の変形例である。  
第６実施の形態では、２つのピン層、即ち、強磁性体１２ａ，２１の磁化方向は互いに反対方向であるが、第８実施の形態では、図３２及び図３３に示すように、強磁性体１２ａ，２１の磁化方向は互いに同じ方向である。
【０２５６】
その他の構造については、第６実施の形態と同じである。
【０２５７】
このようなスピン注入ＦＥＴにおいても、デバイス構造面から、磁化反転に必要なスピン注入電流の電流密度を低減できる。
【０２５８】
本例において、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をアンチパラレル状態からパラレル状態へ反転させる場合、強磁性体１２ａから強磁性体１２ｂへ電子を注入すると、強磁性体１２ａと同じ方向にスピン偏極した電子は、トンネルバリア層１１ａ，１１ｂを通過し、強磁性体１２ｂに対してスピントルクを与える。
【０２５９】
また、非磁性体２０及び強磁性体２１の材料を適切に選択することにより、強磁性体１２ａの磁化方向と同じ方向にスピン偏極した電子は、非磁性体２０で反射され、強磁性体１２ｂに対してスピントルクを与える。
【０２６０】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがアンチパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、パラレル状態になる。
【０２６１】
また、強磁性体１２ａ，１２ｂの間の磁気モーメント（磁化）をパラレル状態からアンチパラレル状態へ反転させる場合、強磁性体２１から強磁性体１２ｂへ電子を注入すると、非磁性体２０及び強磁性体２１の材料を適切に選択することにより、強磁性体１２ａの磁化方向と反対方向にスピン偏極した電子は、非磁性体２０を経由して、強磁性体１２ｂに対してスピントルクを与える。
【０２６２】
また、強磁性体１２ｂから強磁性体１２ａに向かって電子が移動する際、強磁性体１２ａの磁化方向と同じ方向にスピン偏極した電子は、トンネルバリア層１１ａ，１１ｂ及びチャネルを経由して強磁性体１２ａに移動し易くなるが、強磁性体１２ａの磁化方向と反対方向にスピン偏極した電子（強磁性体２１の磁化方向と反対方向にスピン偏極した電子）は、反射され、強磁性体１２ｂに対してスピントルクを与える。
【０２６３】
従って、強磁性体１２ａ，１２ｂの間の磁気モーメントがパラレル状態であるときは、強磁性体１２ｂの磁気モーメントが反転するため、両者の間の磁気モーメントは、アンチパラレル状態になる。
【０２６４】
このように、スピン注入電流を流す方向を変えることによりフリー層としての強磁性体１２ｂの磁化方向を反転できるため、スピン注入による“０”，“１”書き込みが可能になる。
【０２６５】
尚、スピン偏極電子を非磁性体２０において効率的に反射させ、さらなるスピン注入電流の低減を図るために、非磁性体２０及び強磁性体２１は、以下の材料の組み合わせから構成することが好ましい。
【０２６６】
強磁性体２１が Coを含む強磁性材料（例えば、Coリッチ）から構成される場合には、非磁性体２０としては、Cr、Ir、Os、Ru、Reのグループ、好ましくは、Cr、Ir、Osのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。
【０２６７】
また、強磁性体２１が Feを含む強磁性材料（例えば、Feリッチ）から構成される場合には、非磁性体２０としては、Mn、Cr、V、Mo、Re、Ru、Os、W、Tiのグループ、好ましくは、Mn、Cr、V、Mo、Reのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。
【０２６８】
さらに、強磁性体２１が Niを含む強磁性材料（例えば、Niリッチ）から構成される場合には、非磁性体２０としては、Rh、Ru、Ir、Os、Cr、Re、W、Nb、V、Ta、Moのグループ、好ましくは、Rh、Ru、Ir、Osのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成される。
【０２６９】
尚、図３２及び図３３のスピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、図３４及び図３５に示すように、第８実施の形態は、ショットキーバリアタイプにも適用できる。
【０２７０】
(9)   第９実施の形態  
第９実施の形態は、第１実施の形態の改良例である。  
第９実施の形態は、本発明の例に関わるアシスト磁場を用いる書き込み技術にいわゆるヨーク配線技術を組み合わせたもので、これにより、アシスト磁場を効率よくフリー層としての強磁性体に与え、アシスト電流の低減と共にスピン注入電流の低減を図る。
【０２７１】
具体的には、図３６及び図３７に示すように、アシスト電流を流すためのビット線ＢＬ（Ｒ）を軟磁性材料（ヨーク材）２２、例えば、パーマロイにより被う。本例では、ビット線ＢＬ（Ｒ）は、フリー層としての強磁性体１２ｂの上部に配置されるため、軟磁性材料２２は、ビット線ＢＬ（Ｒ）の上面と側面を覆うように形成される。
【０２７２】
その他の構造については、第１実施の形態と同じである。
【０２７３】
軟磁性材料２２は、アシスト電流により発生するアシスト磁場を収束し、強磁性体１２ｂに効率よく与える役割を果たすため、磁界漏れによる悪影響も防止することができる。
【０２７４】
このヨーク配線技術によれば、アシスト磁場を発生させるためのアシスト電流を小さい値、具体的には、0.5 mA 以下にすることができる。
【０２７５】
尚、第９実施の形態のスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用する場合には、図３６及び図３７内のセンスアンプＳ／Ａ及びＮチャネルＭＩＳトランジスタＮＥ，ＮＦについては省略できる。
【０２７６】
さらに、スピン注入ＦＥＴの材料、サイズ、動作などに関しては、第１実施の形態と同じであるため、ここでは、その説明を省略する。
【０２７７】
(10)  第１０実施の形態  
第１０実施の形態は、第１実施の形態の変形例である。  
第１０実施の形態は、第１実施の形態と比べると、スピン注入ＦＥＴの向きが異なっている。
【０２７８】
図３８は、第１０実施の形態のスピン注入ＦＥＴの構造を示している。
【０２７９】
半導体基板１０内には、例えば、ＳＴＩ構造の素子分離絶縁層１７が形成される。この素子分離絶縁層１７に取り囲まれた素子領域内にスピン注入ＦＥＴが形成される。
【０２８０】
このスピン注入ＦＥＴは、半導体基板１０の凹部に埋め込まれたソース／ドレイン電極としての強磁性体１２ａ，１２ｂと、半導体基板１０及び強磁性体１２ａ，１２ｂの間のトンネルバリア層１１ａ，１１ｂと、強磁性体１２ａ，１２ｂ間のチャネル上にゲート絶縁層を介して配置されたゲート電極１５と、強磁性体１２ａ上の反強磁性体１３とから構成される。
【０２８１】
強磁性体１２ａ，１２ｂの磁化容易軸方向は、ロウ方向である。また、強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となり、強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。
【０２８２】
このようなスピン注入ＦＥＴを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【０２８３】
スピン注入ＦＥＴのゲート電極１５は、メモリセルアレイのロウ方向に延びるワード線として機能する。ワード線には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。
【０２８４】
ビット線ＢＬ（Ｌ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ａを介して反強磁性体１３に接続される。
【０２８５】
ビット線ＢＬ（Ｌ）の一端は、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。ＮチャネルＭＩＳトランジスタＮＦのゲートには、ｊ番目のカラムを選択するための制御信号Ｆｊが入力される。
【０２８６】
ビット線ＢＬ（Ｌ）の他端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。ＰチャネルＭＩＳトランジスタＰＢのゲートには、制御信号ｂＢｊが入力され、ＮチャネルＭＩＳトランジスタＮＡのゲートには、制御信号Ａｊが入力される。
【０２８７】
ビット線ＢＬ（Ｒ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ｂを介して強磁性体１２ｂに接続される。
【０２８８】
ビット線ＢＬ（Ｒ）は、フリー層としての強磁性体１２ｂの近傍、本例では、強磁性体１２ｂの上部に配置される。ビット線ＢＬ（Ｒ）には、書き込み時に、スピン注入磁化反転のためのスピン注入電流と、フリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流の双方が流れる。
【０２８９】
ビット線ＢＬ（Ｒ）の一端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。ＰチャネルＭＩＳトランジスタＰＡのゲートには、制御信号ｂＡｊが入力され、ＮチャネルＭＩＳトランジスタＮＢのゲートには、制御信号Ｂｊが入力される。
【０２９０】
また、ビット線ＢＬ（Ｒ）の一端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤに接続される。ＰチャネルＭＩＳトランジスタＰＣのゲートには、制御信号ｂＣｊが入力され、ＮチャネルＭＩＳトランジスタＮＤのゲートには、制御信号Ｄｊが入力される。
【０２９１】
ビット線ＢＬ（Ｒ）の他端は、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣに接続される。ＰチャネルＭＩＳトランジスタＰＤのゲートには、制御信号ｂＤｊが入力され、ＮチャネルＭＩＳトランジスタＮＣのゲートには、制御信号Ｃｊが入力される。
【０２９２】
また、ビット線ＢＬ（Ｒ）の他端は、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。ＮチャネルＭＩＳトランジスタＮＥのゲートには、制御信号Ｅｉが入力される。
【０２９３】
このようなスピン注入ＦＥＴによれば、書き込み時には、ドライバ／シンカーにより、磁化反転（スイッチング）に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【０２９４】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入ＦＥＴを提供できる。
【０２９５】
尚、スピン注入ＦＥＴの材料、サイズ、動作などに関しては、第１実施の形態と同じであるため、ここでは、その説明を省略する。
【０２９６】
また、第１０実施の形態では、スピン注入ＦＥＴは、トンネルバリア層１１ａ，１１ｂを有するトンネルバリアタイプであるが、これらの一方又は双方を省略することもできる。
【０２９７】
例えば、図３８のスピン注入ＦＥＴのトンネルバリア層１１ａ，１１ｂの双方を省略し、図３９に示すようなショットキーバリアタイプのスピン注入ＦＥＴとすることも可能である。
【０２９８】
さらに、第１０実施の形態のスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用する場合には、図３８及び図３９内のセンスアンプＳ／Ａ及びＮチャネルＭＩＳトランジスタＮＥ，ＮＦについては省略できる。
【０２９９】
(11)  第１１実施の形態  
第１乃至第１０実施の形態では、スピン注入電流の経路の一部とアシスト電流の経路の一部とがオーバーラップする例であったが、第１１実施の形態では、両電流の経路を完全に分離する例について提案する。
【０３００】
図４０は、第１１実施の形態のスピン注入ＦＥＴの構造を示している。
【０３０１】
半導体基板１０内には、例えば、ＳＴＩ構造の素子分離絶縁層１７が形成される。この素子分離絶縁層１７に取り囲まれた素子領域内にスピン注入ＦＥＴが形成される。
【０３０２】
このスピン注入ＦＥＴは、半導体基板１０の凹部に埋め込まれたソース／ドレイン電極としての強磁性体１２ａ，１２ｂと、半導体基板１０及び強磁性体１２ａ，１２ｂの間のトンネルバリア層１１ａ，１１ｂと、強磁性体１２ａ，１２ｂ間のチャネル上にゲート絶縁層を介して配置されたゲート電極１５と、強磁性体１２ａ上の反強磁性体１３とから構成される。
【０３０３】
強磁性体１２ａ，１２ｂの磁化容易軸方向は、ロウ方向である。また、強磁性体１２ａは、反強磁性体１３により磁化方向が固定されるピン層となり、強磁性体１２ｂは、スピン注入電流により磁化方向が変化するフリー層となる。
【０３０４】
このようなスピン注入ＦＥＴを複数まとめてアレイ状に配置することによりメモリセルアレイが構成される。
【０３０５】
スピン注入ＦＥＴのゲート電極１５は、メモリセルアレイのロウ方向に延びるワード線として機能する。ワード線には、読み出し／書き込み時に、ｉ番目のロウを選択するための制御信号Ｒｉ／Ｗｉが供給される。
【０３０６】
ビット線ＢＬ（Ｌ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ａを介して反強磁性体１３に接続される。
【０３０７】
ビット線ＢＬ（Ｌ）の一端は、ｊ番目のカラムを選択するカラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由してセンスアンプＳ／Ａに接続される。ＮチャネルＭＩＳトランジスタＮＦのゲートには、ｊ番目のカラムを選択するための制御信号Ｆｊが入力される。
【０３０８】
ビット線ＢＬ（Ｌ）の他端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。ＰチャネルＭＩＳトランジスタＰＢのゲートには、制御信号ｂＢｊが入力され、ＮチャネルＭＩＳトランジスタＮＡのゲートには、制御信号Ａｊが入力される。
【０３０９】
ビット線ＢＬ（Ｒ）は、メモリセルアレイのカラム方向に延び、コンタクトプラグ１８ｂを介して強磁性体１２ｂに接続される。
【０３１０】
ビット線ＢＬ（Ｒ）の一端は、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。ＰチャネルＭＩＳトランジスタＰＡのゲートには、制御信号ｂＡｊが入力され、ＮチャネルＭＩＳトランジスタＮＢのゲートには、制御信号Ｂｊが入力される。
【０３１１】
また、ビット線ＢＬ（Ｒ）の他端は、ＮチャネルＭＩＳトランジスタＮＥを経由して接地点Ｖｓｓに接続される。ＮチャネルＭＩＳトランジスタＮＥのゲートには、制御信号Ｅｉが入力される。
【０３１２】
ビット線ＢＬ（Ｒ）の上部には、アシスト電流Ｉａを流すための書き込みビット線ＷＢＬｊが配置される。
【０３１３】
書き込みビット線ＷＢＬｊは、ビット線ＢＬ（Ｒ）と同様に、メモリセルアレイのカラム方向に延びる。
【０３１４】
書き込みビット線ＷＢＬｊの一端は、アシスト磁場を生じさせるアシスト電流Ｉａの発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤに接続される。ＰチャネルＭＩＳトランジスタＰＣのゲートには、制御信号ｂＣｊが入力され、ＮチャネルＭＩＳトランジスタＮＤのゲートには、制御信号Ｄｊが入力される。
【０３１５】
書き込みビット線ＷＢＬｊの他端は、アシスト磁場を生じさせるアシスト電流Ｉａの発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣに接続される。ＰチャネルＭＩＳトランジスタＰＤのゲートには、制御信号ｂＤｊが入力され、ＮチャネルＭＩＳトランジスタＮＣのゲートには、制御信号Ｃｊが入力される。
【０３１６】
このようなスピン注入ＦＥＴによれば、書き込み時には、ドライバ／シンカーにより、磁化反転（スイッチング）に必要なスピン注入電流が供給されると共に、これに並行して、熱擾乱を抑えるフリー層の磁化容易軸方向のアシスト磁場を発生させるアシスト電流が供給される。
【０３１７】
従って、熱的安定性に優れ、素子特性のばらつきがなく、素子破壊の問題も解決できるスピン注入ＦＥＴを提供できる。
【０３１８】
ところで、図４０のスピン注入ＦＥＴは、図９のスピン注入ＦＥＴにおいて書き込みビット線ＷＢＬｊを新たに設けた例に相当する。
【０３１９】
同様に、図４１は、ショットキーバリアタイプスピン注入ＦＥＴであり、図１０のスピン注入ＦＥＴにおいて書き込みビット線ＷＢＬｊを新たに設けた例に相当する。
【０３２０】
また、図４２は、図４０の書き込みビット線ＷＢＬｊにヨーク配線技術を適用した例であり、図４３は、図４１の書き込みビット線ＷＢＬｊにヨーク配線技術を適用した例である。図４２及び図４３において、２２は、書き込みビット線ＷＢＬｊを覆う軟磁性材料（ヨーク材）である。
【０３２１】
図４４のスピン注入ＦＥＴは、図３８のスピン注入ＦＥＴにおいて書き込みビット線ＷＢＬｊを新たに設けた例に相当する。
【０３２２】
同様に、図４５は、ショットキーバリアタイプスピン注入ＦＥＴであり、図３９のスピン注入ＦＥＴにおいて書き込みビット線ＷＢＬｊを新たに設けた例に相当する。
【０３２３】
また、図４６は、図４４の書き込みビット線ＷＢＬｊにヨーク配線技術を適用した例であり、図４７は、図４５の書き込みビット線ＷＢＬｊにヨーク配線技術を適用した例である。図４６及び図４７において、２２は、書き込みビット線ＷＢＬｊを覆う軟磁性材料（ヨーク材）である。
【０３２４】
尚、第１１実施の形態において、スピン注入ＦＥＴの材料、サイズ、動作などに関しては、第１乃至第１０実施の形態と同じであるため、ここでは、その説明を省略する。
【０３２５】
また、第１１実施の形態のスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用する場合には、センスアンプＳ／Ａ及びＮチャネルＭＩＳトランジスタＮＥ，ＮＦについては省略できる。
【０３２６】
(12)  第１２実施の形態  
第１２実施の形態は、第６実施の形態の変形例である。  
第１２実施の形態では、図４８及び図５１に示すように、第６実施の形態と同様に、フリー層としての強磁性体１２ｂ上にもピン層が形成される。
【０３２７】
即ち、強磁性体１２ｂ上には、非磁性体２０が形成され、非磁性体２０上には、磁化方向が固定されるピン層としての強磁性体２１が形成される。また、強磁性体２１上には、反強磁性体１３が形成される。
【０３２８】
ここで、図４８及び図４９の例では、フリー層としての強磁性体１２ｂの一方側に配置される強磁性体１２ａの磁化方向と強磁性体１２ｂの他方側に配置される強磁性体２１の磁化方向とは、互いに反対方向を向いている。
【０３２９】
また、図５０及び図５１の例では、フリー層としての強磁性体１２ｂの一方側に配置される強磁性体１２ａの磁化方向と強磁性体１２ｂの他方側に配置される強磁性体２１の磁化方向とは、互いに同じ方向を向いている。
【０３３０】
強磁性体１２ａ，２１の一方又は双方については、ＳＡＦ構造にしてもよい。
【０３３１】
さらに、本例のスピン注入ＦＥＴでは、スピン注入電流の経路とアシスト電流の経路とが完全に分離される。
【０３３２】
強磁性体１２ａ，１２ｂ，２１の磁化容易軸方向は、紙面に垂直な方向、即ち、カラム方向であり、ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、カラム方向に延び、書き込みワード線ＷＷＬｉは、ロウ方向に延びる。
【０３３３】
スピン注入電流は、ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）の間を、スピン注入ＦＥＴのチャネルを経由して流れる。一方、アシスト磁場（電流磁界）を発生させるためのアシスト電流は、書き込みワード線ＷＷＬｉに流れる。
【０３３４】
図５２乃至図５５のスピン注入ＦＥＴは、図４８乃至図５１のスピン注入ＦＥＴにヨーク配線技術を適用した例である。即ち、書き込みワード線ＷＷＬｉの側面及び上面には、軟磁性材料（ヨーク材）２２が形成される。その他の構造は、図４８乃至図５１のスピン注入ＦＥＴと同じである。
【０３３５】
ヨーク配線技術によれば、アシスト磁場を発生させるためのアシスト電流の値を小さい値、例えば、0.5 mA 以下にすることができる。
【０３３６】
(13)   まとめ  
以上、説明したように、第１乃至第１２実施の形態のスピン注入ＦＥＴによれば、熱的安定性に優れ、素子破壊の問題も解決できる。
【０３３７】
また、フリー層がNi−Co、Ni−Fe、Co−Fe、又は、Co−Fe−Niを含む場合には、非磁性体としては、Au、Zr、Hf、Rh、Pt、Ir、Al、Gaのグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金を使用することにより、スピン注入電流及びアシスト電流の低減を図れる。
【０３３８】
このようなスピン注入ＦＥＴをリコンフィギャブルなロジック回路や磁気ランダムアクセスメモリなどの先端デバイスに適用すれば、磁化反転時の電流密度の低下、トンネルバリア層の破壊や、熱擾乱などの問題を解消できるため、これら先端デバイスの実用化に非常に有効である。
【０３３９】
尚、磁化反転時におけるピン層の磁化状態を安定させるために、ピン層の体積については、できるだけ大きくすることが好ましい。
【０３４０】
４．  書き込み方法  
次に、本発明の例に関わるスピン注入ＦＥＴに対するデータ書き込み方法（磁化反転プロセス）について説明する。
【０３４１】
図５６は、本発明の例に関わる磁化反転プロセスのフローを示している。図５７は、図５６のプロセスを実現するためのスピン注入電流とアシスト磁場（アシスト電流）の信号波形を示している。
【０３４２】
まず、磁気抵抗効果素子に対して、書き込みデータの値に応じた向きのスピン注入電流Ｉｓを与える（ステップＳＴ１，時刻ｔ１）。スピン注入電流Ｉｓによりスピン偏極された電子が発生し、このスピン偏極された電子により磁気フリー層にスピントルクが作用し、磁化反転が開始される。
【０３４３】
スピン注入電流Ｉｓが磁気抵抗効果素子に流れると、磁気抵抗効果素子の温度は次第に上昇するため（図８参照）、スピン注入電流Ｉａを流してから一定期間が経過した後にアシスト電流Ｉａを書き込みワード線ＷＷＬに流し、アシスト磁場Ｈを発生させる（ステップＳＴ２，時刻ｔ２）。
【０３４４】
このアシスト磁場Ｈは、磁気抵抗効果素子の磁化容易軸方向に発生させる。これにより、磁気抵抗効果素子の温度上昇に伴う磁気フリー層の電子スピンの熱擾乱が抑えられる。
【０３４５】
尚、アシスト電流Ｉａを書き込みワード線ＷＷＬに流し、アシスト磁場Ｈを発生させるタイミングは、スピン注入電流Ｉａを流すタイミングと同時又はそれより早くてもよい。
【０３４６】
この後、スピン注入電流Ｉｓを遮断する（ステップＳＴ３，時刻ｔ３）。
【０３４７】
ここで、図８から明らかなように、スピン注入電流Ｉｓを遮断してから数十ｎｓｅｃ（ナノ秒）が経過するまでは、磁気抵抗効果素子は、電子スピンの熱擾乱が発生するのに十分な高い温度にある。
【０３４８】
そこで、スピン注入電流Ｉｓを遮断した後も、それから一定期間、例えば、数十ｎｓｅｃが経過するまでは、アシスト電流Ｉａを流し続ける。
【０３４９】
磁気抵抗効果素子の温度が十分に低下した後、アシスト電流Ｉａを止め、アシスト磁場Ｈを遮断する（ステップＳＴ４，時刻ｔ４）。
【０３５０】
このように、本発明の例に関わる磁化反転プロセスによれば、電流カットオフのタイミングに関し、スピン注入電流を遮断した後にアシスト電流を遮断するため、磁気抵抗効果素子の温度上昇に伴う磁気記録層の電子スピンの熱擾乱を有効に防止できる。
【０３５１】
５．  製造方法  
次に、本発明の例に関わるスピン注入ＦＥＴの製造方法のいくつかの例について説明する。
【０３５２】
(1)   第１例  
図５８乃至図６０は、本発明の例に関わるスピン注入ＦＥＴの製造方法の第１例を示している。
【０３５３】
まず、図５８に示すように、ＣＶＤ(chemical vapor deposition)、ＰＥＰ(photo engraving process)、ＲＩＥ(reactive ion etching)などの方法を利用して、半導体基板（例えば、シリコン基板）１０内にＳＴＩ構造の素子分離絶縁層１７を形成し、また、半導体基板１０上に絶縁層及び導電層を形成した後、レジストパターンを形成する。
【０３５４】
このレジストパターンをマスクにして、例えば、ＲＩＥにより、導電層及び絶縁層をエッチングし、ゲート絶縁層１４及びゲート電極１５を形成し、続けて、半導体基板１０をエッチングして凹部２０ａ，２０ｂを形成する。この後、レジストパターンは除去される。
【０３５５】
次に、図５９に示すように、例えば、スパッタリング法及びプラズマ酸化法を用いて、少なくとも、半導体基板１０に形成された凹部２０ａ，２０ｂの内面、ゲート絶縁層１４の側面及びゲート電極１５の側面を覆うトンネルバリア層１１ａ，１１ｂを形成する。
【０３５６】
そして、図６０に示すように、例えば、強指向性スパッタリング装置を用いて、凹部２０ａ，２０ｂ内に強磁性体１２ａ，１２ｂを形成する。
【０３５７】
ここで、強磁性体１２ａ，１２ｂは、同時に形成することもできるし、別々に形成することもできる。
【０３５８】
強磁性体１２ａ，１２ｂを別々に形成する場合には、まず、トンネルバリア層１１ａ上の凹部２０ａ及びトンネルバリア層１１ｂ上の凹部２０ｂのうちの一方をフォトレジストで覆い、他方に強磁性体を満たす。この後、フォトレジストを除去し、トンネルバリア層１１ａ上の凹部２０ａ及びトンネルバリア層１１ｂ上の凹部２０ｂのうちの他方をフォトレジストで覆い、一方に強磁性体を満たす。
【０３５９】
以上のような製造方法によれば、ソース／ドレインが強磁性体から構成されるトンネルバリアタイプスピン注入ＦＥＴを容易に製造することができる。
【０３６０】
(2)   第２例  
図６１及び図６２は、本発明の例に関わるスピン注入ＦＥＴの製造方法の第２例を示している。
【０３６１】
まず、シランガスとアンモニアガスを用いた気相成長法により、半導体基板１０上にSi3N4を形成し、ＰＥＰにより、素子領域を覆うフォトレジストを形成する。また、フォトレジストをマスクにして、例えば、ＲＩＥにより、Si3N4をエッチングし、Si3N4からなるマスクを形成すると共に、半導体基板１０をエッチングし、半導体基板１０に溝を形成する。この後、フォトレジストは除去される。
【０３６２】
そして、図６１に示すように、半導体基板１０に形成された溝内にSiO2を満たし、ＳＴＩ構造の素子分離絶縁層１７を形成する。
【０３６３】
Si3N4からなるマスクをリン酸で除去し、フッ酸で半導体基板１０の表面の酸化物を除去した後、熱酸化法により、半導体基板１０上にSiO2からなる絶縁層を形成する。続けて、気相成長法により、この絶縁層上に、導電性不純物を含んだポリシリコン層を形成する。
【０３６４】
ＰＥＰによりレジストパターンを形成し、このレジストパターンをマスクにして、例えば、ＲＩＥにより、ポリシリコン層及び絶縁層をそれぞれエッチングする。その結果、半導体基板１０上には、ゲート絶縁層１４及びゲート電極１５が形成される。
【０３６５】
続けて、レジストパターンをマスクにして、例えば、ＲＩＥにより、半導体基板１０をエッチングし、半導体基板１０に凹部２０ａ，２０ｂを形成する。この後、レジストパターンは除去される。
【０３６６】
次に、図６２に示すように、ドレインとなる凹部２０ｂをフォトレジストにより覆い、ソースとなる凹部２０ａ内に強磁性体１２ａを形成する。強磁性体１２ａは、例えば、（Co70Fe30）80B20/Ru(0.95)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体１２ａ上に導電性ポリシリコン１６ａを形成する。この後、フォトレジストは除去される。
【０３６７】
また、ソースとなる凹部２０ａをフォトレジストにより覆い、ドレインとなる凹部２０ｂ内に強磁性体１２ｂを形成する。強磁性体１２ｂは、例えば、（Co70Fe30）80B20/Cu(5)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体１２ｂ上に導電性ポリシリコン１６ｂを形成する。この後、フォトレジストは除去される。
【０３６８】
以上のような製造方法によれば、ソース／ドレインが強磁性体から構成されるショットキーバリアタイプスピン注入ＦＥＴを容易に製造することができる。
【０３６９】
(3)   第３例  
図６４及び図６５は、本発明の例に関わるスピン注入ＦＥＴの製造方法の第３例を示している。
【０３７０】
まず、シランガスとアンモニアガスを用いた気相成長法により、半導体基板１０上にSi3N4を形成し、ＰＥＰにより、素子領域を覆うフォトレジストを形成する。また、フォトレジストをマスクにして、例えば、ＲＩＥにより、Si3N4をエッチングし、Si3N4からなるマスクを形成すると共に、半導体基板１０をエッチングし、半導体基板１０に溝を形成する。この後、フォトレジストは除去される。
【０３７１】
そして、図６４に示すように、半導体基板１０に形成された溝内にSiO2を満たし、ＳＴＩ構造の素子分離絶縁層１７を形成する。
【０３７２】
Si3N4からなるマスクをリン酸で除去し、フッ酸で半導体基板１０の表面の酸化物を除去した後、熱酸化法により、半導体基板１０上にSiO2からなる絶縁層を形成する。続けて、気相成長法により、この絶縁層上に、導電性不純物を含んだポリシリコン層を形成する。
【０３７３】
ＰＥＰによりレジストパターンを形成し、このレジストパターンをマスクにして、例えば、ＲＩＥにより、ポリシリコン層及び絶縁層をそれぞれエッチングする。その結果、半導体基板１０上には、ゲート絶縁層１４及びゲート電極１５が形成される。
【０３７４】
続けて、レジストパターンをマスクにして、例えば、ＲＩＥにより、半導体基板１０をエッチングし、半導体基板１０に凹部２０ａ，２０ｂを形成する。この後、レジストパターンは除去される。
【０３７５】
この後、スパッタ法を用いて、少なくとも半導体基板１０に形成された凹部２０ａ，２０ｂを覆うトンネルバリア層１１ａ，１１ｂを形成する。トンネルバリア層１１ａ，１１ｂは、例えば、MgOから構成される。
【０３７６】
次に、図６５に示すように、ドレインとなる凹部２０ｂをフォトレジストにより覆い、ソースとなる凹部２０ａ内に強磁性体１２ａを形成する。強磁性体１２ａは、例えば、（Co70Fe30）80B20/Ru(0.95)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体１２ａ上に導電性ポリシリコン１６ａを形成する。この後、フォトレジストは除去される。
【０３７７】
また、ソースとなる凹部２０ａをフォトレジストにより覆い、ドレインとなる凹部２０ｂ内に強磁性体１２ｂを形成する。強磁性体１２ｂは、例えば、（Co70Fe30）80B20/Au(5)/Co70Fe30/PtMn/Taから構成される。さらに、強磁性体１２ｂ上に導電性ポリシリコン１６ｂを形成する。この後、フォトレジストは除去される。
【０３７８】
以上のような製造方法によれば、ソース／ドレインが強磁性体から構成されるトンネルバリアタイプスピン注入ＦＥＴを容易に製造することができる。
【０３７９】
６．  適用例  
次に、本発明の例に関わるスピン注入ＦＥＴの適用例について説明する。
【０３８０】
以下では、本発明の例に関わるスピン注入ＦＥＴを、リコンフィギャブルなロジック回路に適用する場合と磁気ランダムアクセスメモリに適用する場合の２つの例について説明する。
【０３８１】
(1)   リコンフィギャブルなロジック回路に適用する場合  
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる回路のことである。
【０３８２】
ここで、プログラムデータとは、同一チップ内若しくは別チップ内のＦｅＲＡＭやＭＲＡＭなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。
【０３８３】
従来のロジック回路では、複数のＭＩＳトランジスタの接続関係によりロジックの種類（ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，Ｅｘ−ＯＲなど）が決定されるため、ロジックが変更されると、再設計により複数のＭＩＳトランジスタの接続関係も変えなければならない。
【０３８４】
そこで、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれている。
【０３８５】
本発明の例に関わるスピン注入ＦＥＴを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。
【０３８６】
実際に、スピン注入ＦＥＴを用いてリコンフィギャブルなロジック回路を構成する場合、ＡＮＤとＯＲが実現できれば、その他のロジックは、ＡＮＤとＯＲの組み合わせにより実現できるため、以下では、ＡＮＤとＯＲを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。
【０３８７】
A.  第１例  
図６７は、リコンフィギャブルなロジック回路の第１例を示している。
【０３８８】
本例では、本発明の例に関わる２つのスピン注入ＦＥＴが電源端子Ｖｄｄ，Ｖｓｓの間に直列に接続される。
【０３８９】
スピン注入ＦＥＴ  ＳＰは、Ｐチャネルタイプであり、ゲートには、入力信号Ａが入力される。スピン注入ＦＥＴ  ＳＰについては、本発明の例に関わる書き込み手法により磁気抵抗効果素子の磁化状態（パラレル／アンチパラレル）を書き換えることができる。
【０３９０】
スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“１００：１”になるように材料やサイズなどが決定される。
【０３９１】
尚、パラレル状態のときのコンダクタンスＧｍとアンチパラレル状態のときのコンダクタンスＧｍとの比は、上記と逆の関係、即ち、“１：１００”であっても構わない。
【０３９２】
スピン注入ＦＥＴ  ＳＮは、Ｎチャネルタイプであり、ゲートには、入力信号Ｂが入力される。スピン注入ＦＥＴ  ＳＮについては、磁気抵抗効果素子の磁化状態は、固定、本例では、パラレル状態に固定される。スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍは、スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍの比が上記関係にある場合には、“１０”に設定される。
【０３９３】
２つのスピン注入ＦＥＴ  ＳＰ，ＳＮに関し、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Ｖｆｇとして（Ａ＋Ｂ）／２を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【０３９４】
スピン注入ＦＥＴ  ＳＰ，ＳＮの接続点の信号Ｖ１は、インバータを経由すると出力信号Ｖｏｕｔとなる。
【０３９５】
図６７のリコンフィギャブルなロジック回路において、スピン注入ＦＥＴ  ＳＰの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１００”（スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍを“１０”とした場合）にすると、表１に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＡＮＤ（Ｙ＝Ａ・Ｂ）となる。
【表１】
2006286726.tif 000003
【０３９６】
但し、表１において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０３９７】
即ち、入力信号Ａ，Ｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピン注入ＦＥＴ  ＳＰはオフ、スピン注入ＦＥＴ  ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０３９８】
また、入力信号Ａ，Ｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピン注入ＦＥＴ  ＳＰはオン、スピン注入ＦＥＴ  ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０３９９】
さらに、入力信号Ａ，Ｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピン注入ＦＥＴ  ＳＰ，ＳＮは、共に、オンとなる。
【０４００】
但し、スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍは“１００”に設定され、スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピン注入ＦＥＴ  ＳＰ、ＳＮに流れる電流の比は、“１００：１０”＝“１０：１”になる。
【０４０１】
従って、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力が、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力よりも勝り、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４０２】
また、図６７のリコンフィギャブルなロジック回路において、スピン注入ＦＥＴ  ＳＰの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１”（スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍを“１０”とした場合）にすると、表２に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＯＲ（Ｙ＝Ａ＋Ｂ）となる。
【表２】
2006286726.tif 000004
【０４０３】
但し、表２において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０４０４】
即ち、入力信号Ａ，Ｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピン注入ＦＥＴ  ＳＰはオフ、スピン注入ＦＥＴ  ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４０５】
また、入力信号Ａ，Ｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピン注入ＦＥＴ  ＳＰはオン、スピン注入ＦＥＴ  ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４０６】
さらに、入力信号Ａ，Ｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピン注入ＦＥＴ  ＳＰ，ＳＮは、共に、オンとなる。
【０４０７】
但し、スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍは“１”に設定され、スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピン注入ＦＥＴ  ＳＰ、ＳＮに流れる電流の比は、“１：１０”になる。
【０４０８】
従って、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力が、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力よりも勝り、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４０９】
このように、本発明の例に関わるスピン注入ＦＥＴが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピン注入ＦＥＴ  ＳＰの状態（パラレル／アンチパラレル）を書き換えて、そのコンダクタンスＧｍを変えることにより、再設計することなく、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる。
【０４１０】
尚、本例のリコンフィギャブルなロジック回路では、Ｎチャネルスピン注入ＦＥＴ  ＳＮをパラレル状態に固定して、そのコンダクタンスＧｍを“１０”に固定する。
【０４１１】
ここで、スピン注入ＦＥＴ  ＳＮについては、そのコンダクタンスＧｍが“１０”に固定されていればよいので、例えば、図６８に示すように、通常のＮチャネルＭＩＳトランジスタＳＮを使用してもよく、さらに、図６９に示すように、アンチパラレル状態のＮチャネルスピン注入ＦＥＴ  ＳＮを使用してもよい。
【０４１２】
図７０は、図６７乃至図６９のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Ｖｆｇと出力電圧Ｖｏｕｔとの関係を示したものである。
【０４１３】
その特徴は、共通のフローティングゲートの電圧Ｖｆｇが“１／２”のときに、スピン注入ＦＥＴ  ＳＰの状態（パラレル／アンチパラレル）に応じて、出力電圧Ｖｏｕｔが変化する点にある。
【０４１４】
図６７乃至図６９のリコンフィギャブルなロジック回路では、プログラムデータに基づいて、Ｐチャネルスピン注入ＦＥＴ  ＳＰの状態（パラレル／アンチパラレル）を変えるためのドライバ／シンカーが必要である。
【０４１５】
図７１は、図６７乃至図６９のスピン注入ＦＥＴ  ＳＰの状態を変えるためのドライバ／シンカーの例を示している。
【０４１６】
Ｐチャネルスピン注入ＦＥＴ  ＳＰのゲートには、入力信号Ａが入力され、Ｎチャネルスピン注入ＦＥＴ  ＳＮのゲートには、入力信号Ｂが入力される。フローティングゲートＦＧは、２つのスピン注入ＦＥＴ  ＳＰ，ＳＮに対して１つだけ設けられ、両者で共有される。
【０４１７】
スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインは、スイッチＳＷ２２を経由してインバータに接続される。このインバータからは出力信号Ｖｏｕｔが得られる。
【０４１８】
また、スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインは、スイッチＳＷ１２を経由して、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。ＰチャネルＭＩＳトランジスタＰＢのゲートには、制御信号ｂＢｊが入力され、ＮチャネルＭＩＳトランジスタＮＡのゲートには、制御信号Ａｊが入力される。
【０４１９】
スピン注入ＦＥＴ  ＳＰのソースは、スイッチＳＷ２１を経由して電源端子Ｖｄｄに接続される。
【０４２０】
また、スピン注入ＦＥＴ  ＳＰのソースは、スイッチＳＷ１１を経由して、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。ＰチャネルＭＩＳトランジスタＰＡのゲートには、制御信号ｂＡｊが入力され、ＮチャネルＭＩＳトランジスタＮＢのゲートには、制御信号Ｂｊが入力される。
【０４２１】
さらに、スピン注入ＦＥＴ  ＳＰのソースは、スイッチＳＷ１１を経由して、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤに接続される。ＰチャネルＭＩＳトランジスタＰＣのゲートには、制御信号ｂＣｊが入力され、ＮチャネルＭＩＳトランジスタＮＤのゲートには、制御信号Ｄｊが入力される。
【０４２２】
また、スピン注入ＦＥＴ  ＳＰのソースは、スイッチＳＷ１１を経由して、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣに接続される。ＰチャネルＭＩＳトランジスタＰＤのゲートには、制御信号ｂＤｊが入力され、ＮチャネルＭＩＳトランジスタＮＣのゲートには、制御信号Ｃｊが入力される。
【０４２３】
そして、スピン注入ＦＥＴ  ＳＮのソースは、接地点Ｖｓｓに接続される。
【０４２４】
このようなリコンフィギャブルなロジック回路において、例えば、メーカ側における出荷時や、出荷後のユーザ側による設定時などのプログラム時に、プログラムデータに基づいてロジックの種類を決定する。
【０４２５】
この時、まず、制御信号ＣＮＴを“Ｈ”にし、スイッチ（例えば、ＮチャネルＭＩＳトランジスタ）ＳＷ１１，ＳＷ１２をオンにし、スイッチ（例えば、ＰチャネルＭＩＳトランジスタ）ＳＷ２１，ＳＷ２２をオフにする。
【０４２６】
この後、制御信号Ａｊ，Ｂｊ，Ｃｊ，Ｄｊ，ｂＡｊ，ｂＢｊ，ｂＣｊ，ｂＤｊに基づいて、スピン注入ＦＥＴ  ＳＰにスピン注入電流を流し、かつ、アシスト電流によるアシスト磁場を発生させることにより、スピン注入ＦＥＴ  ＳＰに対する書き込みを実行し、その状態（パラレル／アンチパラレル）を決定する。
【０４２７】
また、通常動作時には、制御信号ＣＮＴを“Ｌ”にし、スイッチＳＷ１１，ＳＷ１２をオフにし、スイッチＳＷ２１，ＳＷ２２をオンにし、スピン注入ＦＥＴ  ＳＰ，ＳＮが電源端子Ｖｄｄ，Ｖｓｓの間に接続され、かつ、出力信号Ｖｏｕｔが得られるようにする。
【０４２８】
次に、リコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【０４２９】
図７２は、図７１のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う断面図であり、図６７乃至図６９のリコンフィギャブルなロジック回路のデバイス構造の例を示している。
【０４３０】
このデバイスの特徴は、第一に、２つのスピン注入ＦＥＴ  ＳＰ，ＳＮのフローティングゲートＦＧが電気的に接続されている点、第二に、１つの強磁性体１２ａにより２つのスピン注入ＦＥＴ  ＳＰ，ＳＮのドレインが構成されている点にある。
【０４３１】
半導体基板１０内には、例えば、ＳＴＩ構造の素子分離絶縁層１７が形成される。また、素子分離絶縁層１７により取り囲まれた素子領域内には、Ｎ型ウェル領域１０ａ及びＰ型ウェル領域１０ｂが形成される。
【０４３２】
Ｎ型ウェル領域１０ａとＰ型ウェル領域１０ｂとの境界に設けられた凹部内には、磁化方向が固定されたピン層としての強磁性体１２ａが形成される。強磁性体１２ａは、スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインとなる。
【０４３３】
強磁性体１２ａ上には、反強磁性体１３が形成される。半導体基板１０と強磁性体１２ａとの間には、トンネルバリア層１１ａが形成される。
【０４３４】
Ｎ型ウェル領域１０ａに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体１２ｂが形成される。強磁性体１２ｂは、スピン注入ＦＥＴ  ＳＰのソースとなる。Ｐ型ウェル領域１０ｂに設けられた凹部内には、磁化方向が固定される強磁性体１２ｂ’が形成される。強磁性体１２ｂ’は、スピン注入ＦＥＴ  ＳＮのソースとなる。
【０４３５】
強磁性体１２ｂ’上には、反強磁性体１３が形成される。半導体基板１０と強磁性体１２ｂ，１２ｂ’との間には、トンネルバリア層１１ｂが形成される。
【０４３６】
強磁性体１２ａ，１２ｂの間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯ(oxide/nitride/oxide)からなる絶縁層を介して、入力信号Ａが供給されるゲートが形成される。
【０４３７】
強磁性体１２ａ，１２ｂ’の間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯからなる絶縁層を介して、入力信号Ｂが供給されるゲートが形成される。
【０４３８】
以上、説明したように、第１例によれば、本発明の例に関わるスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【０４３９】
B.  第２例  
図７３は、リコンフィギャブルなロジック回路の第２例を示している。
【０４４０】
本例では、本発明の例に関わる２つのスピン注入ＦＥＴが電源端子Ｖｄｄ，Ｖｓｓの間に直列に接続される。
【０４４１】
スピン注入ＦＥＴ  ＳＰは、Ｐチャネルタイプであり、ゲートには、入力信号Ａが入力される。スピン注入ＦＥＴ  ＳＰについては、磁気抵抗効果素子の磁化状態は、固定、本例では、パラレル状態に固定される。スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍは、スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍの比が以下に説明する関係にある場合には、“１０”に設定される。
【０４４２】
スピン注入ＦＥＴ  ＳＮは、Ｎチャネルタイプであり、ゲートには、入力信号Ｂが入力される。スピン注入ＦＥＴ  ＳＮについては、本発明の例に関わる書き込み手法により磁気抵抗効果素子の磁化状態（パラレル／アンチパラレル）を書き換えることができる。
【０４４３】
スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“１００：１”になるように材料やサイズなどが決定される。
【０４４４】
尚、パラレル状態のときのコンダクタンスＧｍとアンチパラレル状態のときのコンダクタンスＧｍとの比は、上記と逆の関係、即ち、“１：１００”であっても構わない。
【０４４５】
２つのスピン注入ＦＥＴ  ＳＰ，ＳＮに関し、第１例と同様に、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Ｖｆｇとして（Ａ＋Ｂ）／２を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【０４４６】
スピン注入ＦＥＴ  ＳＰ，ＳＮの接続点の信号Ｖ１は、インバータを経由すると出力信号Ｖｏｕｔとなる。
【０４４７】
図７３のリコンフィギャブルなロジック回路において、スピン注入ＦＥＴ  ＳＮの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１００”（スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍを“１０”とした場合）にすると、表３に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＯＲ（Ｙ＝Ａ＋Ｂ）となる。
【表３】
2006286726.tif 000005
【０４４８】
但し、表３において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０４４９】
即ち、入力信号Ａ，Ｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピン注入ＦＥＴ  ＳＰはオフ、スピン注入ＦＥＴ  ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４５０】
また、入力信号Ａ，Ｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピン注入ＦＥＴ  ＳＰはオン、スピン注入ＦＥＴ  ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４５１】
さらに、入力信号Ａ，Ｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピン注入ＦＥＴ  ＳＰ，ＳＮは、共に、オンとなる。
【０４５２】
但し、スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍは“１０”に設定され、スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍは“１００”に設定されているため、この時、スピン注入ＦＥＴ  ＳＰ、ＳＮに流れる電流の比は、“１０：１００”＝“１：１０”になる。
【０４５３】
従って、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力が、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力よりも勝り、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４５４】
また、図７３のリコンフィギャブルなロジック回路において、スピン注入ＦＥＴ  ＳＮの磁気抵抗効果素子の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１”（スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍを“１０”とした場合）にすると、表４に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＡＮＤ（Ｙ＝Ａ・Ｂ）となる。
【表４】
2006286726.tif 000006
【０４５５】
但し、表４において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０４５６】
即ち、入力信号Ａ，Ｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピン注入ＦＥＴ  ＳＰはオフ、スピン注入ＦＥＴ  ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４５７】
また、入力信号Ａ，Ｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピン注入ＦＥＴ  ＳＰはオン、スピン注入ＦＥＴ  ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４５８】
さらに、入力信号Ａ，Ｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピン注入ＦＥＴ  ＳＰ，ＳＮは、共に、オンとなる。
【０４５９】
但し、スピン注入ＦＥＴ  ＳＰのコンダクタンスＧｍは“１０”に設定され、スピン注入ＦＥＴ  ＳＮのコンダクタンスＧｍは“１”に設定されているため、この時、スピン注入ＦＥＴ  ＳＰ、ＳＮに流れる電流の比は、“１０：１”になる。
【０４６０】
従って、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力が、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力よりも勝り、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４６１】
このように、本発明の例に関わるスピン注入ＦＥＴが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピン注入ＦＥＴ  ＳＮの状態（パラレル／アンチパラレル）を書き換えて、そのコンダクタンスＧｍを変えることにより、再設計することなく、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる。
【０４６２】
尚、本例のリコンフィギャブルなロジック回路では、Ｐチャネルスピン注入ＦＥＴ  ＳＰをパラレル状態に固定して、そのコンダクタンスＧｍを“１０”に固定する。
【０４６３】
ここで、スピン注入ＦＥＴ  ＳＰについては、そのコンダクタンスＧｍが“１０”に固定されていればよいので、例えば、図７４に示すように、通常のＰチャネルＭＩＳトランジスタＳＰを使用してもよく、さらに、図７５に示すように、アンチパラレル状態のＰチャネルスピン注入ＦＥＴ  ＳＰを使用してもよい。
【０４６４】
図７６は、図７３乃至図７５のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Ｖｆｇと出力電圧Ｖｏｕｔとの関係を示したものである。
【０４６５】
その特徴は、共通のフローティングゲートの電圧Ｖｆｇが“１／２”のときに、スピン注入ＦＥＴ  ＳＮの状態（パラレル／アンチパラレル）に応じて、出力電圧Ｖｏｕｔが変化する点にある。
【０４６６】
図７３乃至図７５のリコンフィギャブルなロジック回路では、プログラムデータに基づいて、Ｎチャネルスピン注入ＦＥＴ  ＳＮの状態（パラレル／アンチパラレル）を変えるためのドライバ／シンカーが必要である。
【０４６７】
図７７は、図７３乃至図７５のスピン注入ＦＥＴ  ＳＮの状態を変えるためのドライバ／シンカーの例を示している。
【０４６８】
Ｐチャネルスピン注入ＦＥＴ  ＳＰのゲートには、入力信号Ａが入力され、Ｎチャネルスピン注入ＦＥＴ  ＳＮのゲートには、入力信号Ｂが入力される。フローティングゲートＦＧは、２つのスピン注入ＦＥＴ  ＳＰ，ＳＮに対して１つだけ設けられ、両者で共有される。
【０４６９】
スピン注入ＦＥＴ  ＳＰのソースは、電源端子Ｖｄｄに接続される。
【０４７０】
スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインは、スイッチＳＷ１１を経由して、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢに接続される。ＰチャネルＭＩＳトランジスタＰＡのゲートには、制御信号ｂＡｊが入力され、ＮチャネルＭＩＳトランジスタＮＢのゲートには、制御信号Ｂｊが入力される。
【０４７１】
また、スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインは、スイッチＳＷ１１を経由して、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤに接続される。ＰチャネルＭＩＳトランジスタＰＣのゲートには、制御信号ｂＣｊが入力され、ＮチャネルＭＩＳトランジスタＮＤのゲートには、制御信号Ｄｊが入力される。
【０４７２】
さらに、スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインは、スイッチＳＷ１１を経由して、アシスト磁場を生じさせるアシスト電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣに接続される。ＰチャネルＭＩＳトランジスタＰＤのゲートには、制御信号ｂＤｊが入力され、ＮチャネルＭＩＳトランジスタＮＣのゲートには、制御信号Ｃｊが入力される。
【０４７３】
そして、スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインは、スイッチＳＷ２１を経由してインバータに接続される。このインバータからは出力信号Ｖｏｕｔが得られる。
【０４７４】
また、スピン注入ＦＥＴ  ＳＮのソースは、スイッチＳＷ１２を経由して、スピン注入電流の発生／遮断を制御するドライバ／シンカーとしてのＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡに接続される。ＰチャネルＭＩＳトランジスタＰＢのゲートには、制御信号ｂＢｊが入力され、ＮチャネルＭＩＳトランジスタＮＡのゲートには、制御信号Ａｊが入力される。
【０４７５】
さらに、スピン注入ＦＥＴ  ＳＮのソースは、スイッチＳ２２を経由して、接地点Ｖｓｓに接続される。
【０４７６】
このようなリコンフィギャブルなロジック回路において、例えば、メーカ側における出荷時や、出荷後のユーザ側による設定時などのプログラム時に、プログラムデータに基づいてロジックの種類を決定する。
【０４７７】
この時、まず、制御信号ＣＮＴを“Ｈ”にし、スイッチ（例えば、ＮチャネルＭＩＳトランジスタ）ＳＷ１１，ＳＷ１２をオンにし、スイッチ（例えば、ＰチャネルＭＩＳトランジスタ）ＳＷ２１，ＳＷ２２をオフにする。
【０４７８】
この後、制御信号Ａｊ，Ｂｊ，Ｃｊ，Ｄｊ，ｂＡｊ，ｂＢｊ，ｂＣｊ，ｂＤｊに基づいて、スピン注入ＦＥＴ  ＳＮにスピン注入電流を流し、かつ、アシスト電流によるアシスト磁場を発生させることにより、スピン注入ＦＥＴ  ＳＮに対する書き込みを実行し、その状態（パラレル／アンチパラレル）を決定する。
【０４７９】
また、通常動作時には、制御信号ＣＮＴを“Ｌ”にし、スイッチＳＷ１１，ＳＷ１２をオフにし、スイッチＳＷ２１，ＳＷ２２をオンにし、スピン注入ＦＥＴ  ＳＰ，ＳＮが電源端子Ｖｄｄ，Ｖｓｓの間に接続され、かつ、出力信号Ｖｏｕｔが得られるようにする。
【０４８０】
次に、図７３乃至図７５のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【０４８１】
図７８は、図７７のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図であり、図７３乃至図７５のリコンフィギャブルなロジック回路のデバイス構造の例を示している。
【０４８２】
このデバイスの特徴は、第一に、２つのスピン注入ＦＥＴ  ＳＰ，ＳＮのフローティングゲートＦＧが電気的に接続されている点、第二に、１つの強磁性体１２ａにより２つのスピン注入ＦＥＴ  ＳＰ，ＳＮのドレインが構成されている点にある。
【０４８３】
半導体基板１０内には、例えば、ＳＴＩ構造の素子分離絶縁層１７が形成される。また、素子分離絶縁層１７により取り囲まれた素子領域内には、Ｎ型ウェル領域１０ａ及びＰ型ウェル領域１０ｂが形成される。
【０４８４】
Ｎ型ウェル領域１０ａとＰ型ウェル領域１０ｂとの境界に設けられた凹部内には、磁化方向が固定されたピン層としての強磁性体１２ａが形成される。強磁性体１２ａは、スピン注入ＦＥＴ  ＳＰ，ＳＮのドレインとなる。
【０４８５】
強磁性体１２ａ上には、反強磁性体１３が形成される。半導体基板１０と強磁性体１２ａとの間には、トンネルバリア層１１ａが形成される。
【０４８６】
Ｎ型ウェル領域１０ａに設けられた凹部内には、磁化方向が固定される強磁性体１２ｂ’が形成される。強磁性体１２ｂ’は、スピン注入ＦＥＴ  ＳＰのソースとなる。
【０４８７】
Ｐ型ウェル領域１０ｂに設けられた凹部内には、磁化方向が変化するフリー層としての強磁性体１２ｂが形成される。強磁性体１２ｂは、スピン注入ＦＥＴ  ＳＮのソースとなる。
【０４８８】
強磁性体１２ｂ’上には、反強磁性体１３が形成される。半導体基板１０と強磁性体１２ｂ，１２ｂ’との間には、トンネルバリア層１１ｂが形成される。
【０４８９】
強磁性体１２ａ，１２ｂ’の間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯからなる絶縁層を介して、入力信号Ａが供給されるゲートが形成される。
【０４９０】
強磁性体１２ａ，１２ｂの間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯからなる絶縁層を介して、入力信号Ｂが供給されるゲートが形成される。
【０４９１】
以上、説明したように、第２例によれば、本発明の例に関わるスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【０４９２】
c.  その他  
尚、上記第１及び第２例においては、Ｐチャネルタイプスピン注入ＦＥＴとＮチャネルタイプスピン注入ＦＥＴとをペアで用いたが、同一のロジックが実現できれば、トランジスタの導電型については特に限定されることはない。
【０４９３】
また、基本構造としての図１に示すスピン注入ＦＥＴをリコンフィギャブルなロジック回路に適用することもできる。
【０４９４】
(2)   磁気ランダムアクセスメモリに適用する場合  
次に、本発明の例に関わるスピン注入ＦＥＴを磁気ランダムアクセスメモリに適用した場合の例について説明する。
【０４９５】
尚、以下の説明において、ｂ＊＊＊は、＊＊＊の論理を反転した反転信号を意味する（＊＊＊は、任意の記号）。また、ｉは、複数ロウのうちのｉ番目のロウを意味し、ｊは、複数カラムのｊ番目のカラムを意味する。
【０４９６】
A.  第１例  
第１例は、スピン注入電流Ｉｓの経路の一部とアシスト電流Ｉａの経路の一部がオーバーラップしている場合の例である。
【０４９７】
図７９及び図８０は、磁気ランダムアクセスメモリの第１例を示している。
【０４９８】
メモリセルアレイは、アレイ状に配置された複数のスピン注入ＦＥＴから構成される。そして、例えば、１つのスピン注入ＦＥＴにより１つのメモリセルが構成される。スピン注入ＦＥＴのソース／ドレインの一方は、ビット線ＢＬ（Ｌ）に接続され、他方は、ビット線ＢＬ（Ｒ）に接続される。ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、同じ方向、本例では、共に、カラム方向に延びている。
【０４９９】
ビット線ＢＬ（Ｌ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡから構成される。
【０５００】
そして、ビット線ＢＬ（Ｌ）の一端は、ＭＩＳトランジスタＰＢ，ＮＡの接続点に接続され、制御信号ｂＢｊは、ＰチャネルＭＩＳトランジスタＰＢのゲートに入力され、制御信号Ａｊは、ＮチャネルＭＩＳトランジスタＮＡのゲートに入力される。
【０５０１】
ビット線ＢＬ（Ｌ）の他端には、カラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由して、センスアンプＳ／Ａが接続される。センスアンプＳ／Ａは、例えば、差動増幅器から構成され、リファレンス電圧ＲＥＦに基づいて、スピン注入ＦＥＴに記憶されたデータの値を判定する。
【０５０２】
センスアンプＳ／Ａの出力信号は、選択されたスピン注入ＦＥＴの読み出しデータＲｏｕｔとなる。
【０５０３】
制御信号Ｆｊは、カラムｊを選択するカラム選択信号であり、ＮチャネルＭＩＳトランジスタＮＦのゲートに入力される。
【０５０４】
ビット線ＢＬ（Ｒ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢを有する。
【０５０５】
そして、ビット線ＢＬ（Ｒ）の一端は、ＭＩＳトランジスタＰＡ，ＮＢの接続点に接続され、制御信号ｂＡｊは、ＰチャネルＭＩＳトランジスタＰＡのゲートに入力され、制御信号Ｂｊは、ＮチャネルＭＩＳトランジスタＮＢのゲートに入力される。
【０５０６】
また、ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、アシスト電流Ｉａの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤを有する。
【０５０７】
そして、ビット線ＢＬ（Ｒ）の一端は、ＭＩＳトランジスタＰＣ，ＮＤの接続点に接続され、制御信号ｂＣｊは、ＰチャネルＭＩＳトランジスタＰＣのゲートに入力され、制御信号Ｄｊは、ＮチャネルＭＩＳトランジスタＮＤのゲートに入力される。
【０５０８】
ビット線ＢＬ（Ｒ）の他端には、ＣＭＯＳタイプドライバ／シンカーＤＳ３が接続される。ドライバ／シンカーＤＳ３は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、アシスト電流Ｉａの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣを有する。
【０５０９】
そして、ビット線ＢＬ（Ｒ）の他端は、ＭＩＳトランジスタＰＤ，ＮＣの接続点に接続され、制御信号ｂＤｊは、ＰチャネルＭＩＳトランジスタＰＤのゲートに入力され、制御信号Ｃｊは、ＮチャネルＭＩＳトランジスタＮＣのゲートに入力される。
【０５１０】
また、ドライバ／シンカーＤＳ３は、ビット線ＢＬ（Ｒ）と電源端子Ｖｓｓとの間に接続され、読み出し時にオンとなるＮチャネルＭＩＳトランジスタＮＥを有する。
【０５１１】
制御信号Ｅｉは、ロウｉを選択するロウ選択信号であり、ＮチャネルＭＩＳトランジスタＮＥのゲートに入力される。
【０５１２】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入ＦＥＴがＮチャネルタイプである場合、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｌ”、制御信号ｂＡｊ，Ｂｊが“Ｈ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流れる。
【０５１３】
また、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｈ”、制御信号ｂＡｊ，Ｂｊが“Ｌ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流れる。
【０５１４】
ここで、アシスト磁場を発生させるアシスト電流Ｉａは、ビット線ＢＬ（Ｒ）に流れる。
【０５１５】
例えば、スピン注入電流Ｉｓがドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流るとき、制御信号ｂＣｊ，Ｄｊが“Ｈ”、制御信号ｂＤｊ，Ｃｊが“Ｌ”となり、アシスト電流Ｉａは、ドライバ／シンカーＤＳ３からドライバ／シンカーＤＳ２に向かって流れる。
【０５１６】
また、スピン注入電流Ｉｓがドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流るとき、制御信号ｂＣｊ，Ｄｊが“Ｌ”、制御信号ｂＤｊ，Ｃｊが“Ｈ”となり、アシスト電流Ｉａは、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ３に向かって流れる。
【０５１７】
尚、図７９の例と図８０の例との違いは、メモリセルとしてのスピン注入ＦＥＴの向きにある。
【０５１８】
即ち、前者については、スピン注入ＦＥＴのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入ＦＥＴのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【０５１９】
B.  第２例  
第２例は、スピン注入電流Ｉｓの経路とアシスト電流Ｉａの経路が完全に独立している場合の例である。
【０５２０】
図８１及び図８２は、磁気ランダムアクセスメモリの第２例を示している。
【０５２１】
メモリセルアレイは、アレイ状に配置された複数のスピン注入ＦＥＴから構成される。そして、例えば、１つのスピン注入ＦＥＴにより１つのメモリセルが構成される。
【０５２２】
スピン注入ＦＥＴのソース／ドレインの一方は、ビット線ＢＬ（Ｌ）に接続され、他方は、ビット線ＢＬ（Ｒ）に接続される。ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、同じ方向、本例では、共に、カラム方向に延びている。
【０５２３】
また、ビット線ＢＬ（Ｒ）に並行する形で、書き込みビット線ＷＢＬｊがカラム方向に延びている。書き込みビット線ＷＢＬｊは、アシスト磁場を発生させるアシスト電流Ｉａを流すためのものなので、磁気抵抗効果素子のフリー層の近傍に設けるのが好ましい。
【０５２４】
ビット線ＢＬ（Ｌ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡから構成される。
【０５２５】
そして、ビット線ＢＬ（Ｌ）の一端は、ＭＩＳトランジスタＰＢ，ＮＡの接続点に接続され、制御信号ｂＢｊは、ＰチャネルＭＩＳトランジスタＰＢのゲートに入力され、制御信号Ａｊは、ＮチャネルＭＩＳトランジスタＮＡのゲートに入力される。
【０５２６】
ビット線ＢＬ（Ｌ）の他端には、カラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由して、センスアンプＳ／Ａが接続される。センスアンプＳ／Ａは、例えば、差動増幅器から構成され、リファレンス電圧ＲＥＦに基づいて、スピン注入ＦＥＴに記憶されたデータの値を判定する。
【０５２７】
センスアンプＳ／Ａの出力信号は、選択されたスピン注入ＦＥＴの読み出しデータＲｏｕｔとなる。
【０５２８】
制御信号Ｆｊは、カラムｊを選択するカラム選択信号であり、ＮチャネルＭＩＳトランジスタＮＦのゲートに入力される。
【０５２９】
ビット線ＢＬ（Ｒ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢを有する。
【０５３０】
そして、ビット線ＢＬ（Ｒ）の一端は、ＭＩＳトランジスタＰＡ，ＮＢの接続点に接続され、制御信号ｂＡｊは、ＰチャネルＭＩＳトランジスタＰＡのゲートに入力され、制御信号Ｂｊは、ＮチャネルＭＩＳトランジスタＮＢのゲートに入力される。
【０５３１】
ビット線ＢＬ（Ｒ）の他端には、シンカーＳ１が接続される。シンカーＳ１は、ビット線ＢＬ（Ｒ）と電源端子Ｖｓｓとの間に接続され、読み出し時にオンとなるＮチャネルＭＩＳトランジスタＮＥから構成される。
【０５３２】
制御信号Ｅｉは、ロウｉを選択するロウ選択信号であり、ＮチャネルＭＩＳトランジスタＮＥのゲートに入力される。
【０５３３】
書き込みビット線ＷＢＬｊの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ３が接続される。ドライバ／シンカーＤＳ３は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、アシスト電流Ｉａの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣを有する。
【０５３４】
そして、書き込みビット線ＷＢＬｊの一端は、ＭＩＳトランジスタＰＤ，ＮＣの接続点に接続され、制御信号ｂＤｊは、ＰチャネルＭＩＳトランジスタＰＤのゲートに入力され、制御信号Ｃｊは、ＮチャネルＭＩＳトランジスタＮＣのゲートに入力される。
【０５３５】
書き込みビット線ＷＢＬｊの他端には、ＣＭＯＳタイプドライバ／シンカーＤＳ４が接続される。ドライバ／シンカーＤＳ４は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、アシスト電流Ｉａの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤを有する。
【０５３６】
そして、書き込みビット線ＷＢＬｊの他端は、ＭＩＳトランジスタＰＣ，ＮＤの接続点に接続され、制御信号ｂＣｊは、ＰチャネルＭＩＳトランジスタＰＣのゲートに入力され、制御信号Ｄｊは、ＮチャネルＭＩＳトランジスタＮＤのゲートに入力される。
【０５３７】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入ＦＥＴがＮチャネルタイプである場合、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｌ”、制御信号ｂＡｊ，Ｂｊが“Ｈ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流れる。
【０５３８】
また、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｈ”、制御信号ｂＡｊ，Ｂｊが“Ｌ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流れる。
【０５３９】
ここで、アシスト磁場を発生させるアシスト電流Ｉａは、スピン注入電流Ｉｓが流れるビット線ＢＬ（Ｌ），ＢＬ（Ｒ）とは完全に独立した書き込みビット線ＷＢＬｊに流れる。
【０５４０】
例えば、スピン注入電流Ｉｓがドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流れるとき、制御信号ｂＣｊ，Ｄｊが“Ｈ”、制御信号ｂＤｊ，Ｃｊが“Ｌ”となり、アシスト電流Ｉａは、ドライバ／シンカーＤＳ３からドライバ／シンカーＤＳ４に向かって流れる。
【０５４１】
また、スピン注入電流Ｉｓがドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流れるとき、制御信号ｂＣｊ，Ｄｊが“Ｌ”、制御信号ｂＤｊ，Ｃｊが“Ｈ”となり、アシスト電流Ｉａは、ドライバ／シンカーＤＳ４からドライバ／シンカーＤＳ３に向かって流れる。
【０５４２】
尚、図８１の例と図８２の例との違いは、メモリセルとしてのスピン注入ＦＥＴの向きにある。
【０５４３】
即ち、前者については、スピン注入ＦＥＴのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入ＦＥＴのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【０５４４】
C.  第３例  
第３例は、第２例と同様に、スピン注入電流Ｉｓの経路とアシスト電流Ｉａの経路が完全に独立している場合の例である。第３例が第２例と異なる点は、アシスト電流を流すための独立の書き込み線が延びる方向にある。
【０５４５】
図８３及び図８４は、磁気ランダムアクセスメモリの第３例を示している。
【０５４６】
メモリセルアレイは、アレイ状に配置された複数のスピン注入ＦＥＴから構成される。そして、例えば、１つのスピン注入ＦＥＴにより１つのメモリセルが構成される。
【０５４７】
スピン注入ＦＥＴのソース／ドレインの一方は、ビット線ＢＬ（Ｌ）に接続され、他方は、ビット線ＢＬ（Ｒ）に接続される。ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、同じ方向、本例では、共に、カラム方向に延びている。
【０５４８】
また、ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）に交差する形で、書き込みワード線ＷＷＬｉがロウ方向に延びている。書き込みワード線ＷＷＬｉは、アシスト磁場を発生させるアシスト電流Ｉａを流すためのものなので、磁気抵抗効果素子のフリー層の近傍に設けるのが好ましい。
【０５４９】
ビット線ＢＬ（Ｌ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡから構成される。
【０５５０】
そして、ビット線ＢＬ（Ｌ）の一端は、ＭＩＳトランジスタＰＢ，ＮＡの接続点に接続され、制御信号ｂＢｊは、ＰチャネルＭＩＳトランジスタＰＢのゲートに入力され、制御信号Ａｊは、ＮチャネルＭＩＳトランジスタＮＡのゲートに入力される。
【０５５１】
ビット線ＢＬ（Ｌ）の他端には、カラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由して、センスアンプＳ／Ａが接続される。センスアンプＳ／Ａは、例えば、差動増幅器から構成され、リファレンス電圧ＲＥＦに基づいて、スピン注入ＦＥＴに記憶されたデータの値を判定する。
【０５５２】
センスアンプＳ／Ａの出力信号は、選択されたスピン注入ＦＥＴの読み出しデータＲｏｕｔとなる。
【０５５３】
制御信号Ｆｊは、カラムｊを選択するカラム選択信号であり、ＮチャネルＭＩＳトランジスタＮＦのゲートに入力される。
【０５５４】
ビット線ＢＬ（Ｒ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢを有する。
【０５５５】
そして、ビット線ＢＬ（Ｒ）の一端は、ＭＩＳトランジスタＰＡ，ＮＢの接続点に接続され、制御信号ｂＡｊは、ＰチャネルＭＩＳトランジスタＰＡのゲートに入力され、制御信号Ｂｊは、ＮチャネルＭＩＳトランジスタＮＢのゲートに入力される。
【０５５６】
ビット線ＢＬ（Ｒ）の他端には、シンカーＳ１が接続される。シンカーＳ１は、ビット線ＢＬ（Ｒ）と電源端子Ｖｓｓとの間に接続され、読み出し時にオンとなるＮチャネルＭＩＳトランジスタＮＥから構成される。
【０５５７】
制御信号Ｅｉは、ロウｉを選択するロウ選択信号であり、ＮチャネルＭＩＳトランジスタＮＥのゲートに入力される。
【０５５８】
書き込みビット線ＷＢＬｊの一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ３が接続される。ドライバ／シンカーＤＳ３は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、アシスト電流Ｉａの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＤ及びＮチャネルＭＩＳトランジスタＮＣを有する。
【０５５９】
そして、書き込みビット線ＷＢＬｊの一端は、ＭＩＳトランジスタＰＤ，ＮＣの接続点に接続され、制御信号ｂＤｊは、ＰチャネルＭＩＳトランジスタＰＤのゲートに入力され、制御信号Ｃｊは、ＮチャネルＭＩＳトランジスタＮＣのゲートに入力される。
【０５６０】
書き込みビット線ＷＢＬｊの他端には、ＣＭＯＳタイプドライバ／シンカーＤＳ４が接続される。ドライバ／シンカーＤＳ４は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、アシスト電流Ｉａの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＣ及びＮチャネルＭＩＳトランジスタＮＤを有する。
【０５６１】
そして、書き込みビット線ＷＢＬｊの他端は、ＭＩＳトランジスタＰＣ，ＮＤの接続点に接続され、制御信号ｂＣｊは、ＰチャネルＭＩＳトランジスタＰＣのゲートに入力され、制御信号Ｄｊは、ＮチャネルＭＩＳトランジスタＮＤのゲートに入力される。
【０５６２】
このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピン注入ＦＥＴがＮチャネルタイプである場合、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｌ”、制御信号ｂＡｊ，Ｂｊが“Ｈ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流れる。
【０５６３】
また、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｈ”、制御信号ｂＡｊ，Ｂｊが“Ｌ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流れる。
【０５６４】
ここで、アシスト磁場を発生させるアシスト電流Ｉａは、スピン注入電流Ｉｓが流れるビット線ＢＬ（Ｌ），ＢＬ（Ｒ）とは完全に独立した書き込みビット線ＷＢＬｊに流れる。
【０５６５】
例えば、スピン注入電流Ｉｓがドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流れるとき、制御信号ｂＣｊ，Ｄｊが“Ｈ”、制御信号ｂＤｊ，Ｃｊが“Ｌ”となり、アシスト電流Ｉａは、ドライバ／シンカーＤＳ３からドライバ／シンカーＤＳ４に向かって流れる。
【０５６６】
また、スピン注入電流Ｉｓがドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流れるとき、制御信号ｂＣｊ，Ｄｊが“Ｌ”、制御信号ｂＤｊ，Ｃｊが“Ｈ”となり、アシスト電流Ｉａは、ドライバ／シンカーＤＳ４からドライバ／シンカーＤＳ３に向かって流れる。
【０５６７】
尚、図８３の例と図８４の例との違いは、メモリセルとしてのスピン注入ＦＥＴの向きにある。
【０５６８】
即ち、前者については、スピン注入ＦＥＴのチャネル長方向がロウ方向、チャネル幅方向がカラム方向となるのに対し、後者については、スピン注入ＦＥＴのチャネル幅方向がロウ方向、チャネル長方向がカラム方向となる。
【０５６９】
７．  信号タイミング波形  
本発明の例に関わるスピン注入ＦＥＴにプログラムデータを書き込むときの信号波形について説明する。
【０５７０】
図８５は、書き込み時の信号波形を示している。  
この信号タイミング波形は、スピン注入電流Ｉｓを発生させる前からアシスト磁場を発生させ、かつ、スピン注入電流Ｉｓを遮断した後もその後一定期間アシスト磁場を発生させておく場合の例である。
【０５７１】
まず、時刻ｔ１において、制御信号ｂＣｊ，Ｄｊを“Ｈ”にし、制御信号Ｃｊ，ｂＤｊを“Ｌ”にする。その結果、アシスト電流Ｉａが流れ、これにより、磁気抵抗効果素子のフリー層にアシスト磁場が与えられる。
【０５７２】
また、時刻ｔ２において、スピン注入ＦＥＴがＮチャネルタイプである場合には、制御信号Ｗｉを“Ｈ”にし、Ｐチャネルタイプである場合には、制御信号Ｗｉを“Ｌ”にし、スピン注入ＦＥＴをオンにする。
【０５７３】
この後、時刻ｔ３において、制御信号ｂＡｊ，Ｂｊを“Ｈ”にし、制御信号Ａｊ，ｂＢｊを“Ｌ”にし、スピン注入電流Ｉｓを流し、磁気抵抗効果素子のフリー層に対する書き込み（磁化反転）を行う。
【０５７４】
この後、時刻ｔ４において、制御信号ｂＡｊ，Ｂｊを“Ｌ”にし、制御信号Ａｊ，ｂＢｊを“Ｈ”にし、スピン注入電流Ｉｓを遮断する。
【０５７５】
また、時刻ｔ５において、スピン注入ＦＥＴがＮチャネルタイプである場合には、制御信号Ｗｉを“Ｌ”にし、Ｐチャネルタイプである場合には、制御信号Ｗｉを“Ｈ”にし、スピン注入ＦＥＴをオフにする。
【０５７６】
そして、スピン注入電流Ｉｓを遮断した時点ｔ４から、一定期間、例えば、数十ｎｓｅｃが経過した時刻ｔ６において、制御信号ｂＣｊ，Ｄｊを“Ｌ”にし、制御信号Ｃｊ，ｂＤｊを“Ｈ”にし、アシスト電流Ｉａを遮断し、アシスト磁場を消滅させる。
【０５７７】
尚、本例の信号タイミング波形では、スピン注入電流Ｉｓを流す前にアシスト電流Ｉａを流し、アシスト磁場を発生させているが、既に述べたように、アシスト磁場は、スピン注入電流Ｉｓを流すと同時又はそれよりも遅れて発生させてもよい。
【０５７８】
８．  デコーダ  
次に、制御信号Ａｊ，Ｂｊ，Ｃｊ，Ｄｊ，ｂＡＪ，ｂＢｊ，ｂＣｊ，ｂＤｊ及び制御信号Ｃｉ，Ｄｉ，ｂＣｉ，ｂＤｉを発生するデコーダを説明する。
【０５７９】
デコーダは、スピン注入ＦＥＴに対するデータ書き込み時にドライバ／シンカーを制御し、プログラムデータの値に応じてスピン注入電流Ｉｓ及びアシスト電流Ｉａの向きを決定すると共に、スピン注入電流Ｉｓ及びアシスト電流Ｉａの供給／遮断のタイミングを決定する。
【０５８０】
図８６は、制御信号Ｗｉを生成するデコーダの例を示している。
【０５８１】
本例は、スピン注入ＦＥＴがＮチャネルタイプである場合のデコーダの例である。デコーダは、アンドゲート回路により構成され、活性化信号Ｗ及びロウアドレス信号ＲＡｉの全てが“Ｈ”のとき、制御信号Ｗｉが“Ｈ”になる。
【０５８２】
図８７は、制御信号Ａｊ，ｂＡｊを生成するデコーダの例を示している。
【０５８３】
本例では、アンドゲート回路によりデコーダが構成され、活性化信号Ａ及びカラムアドレス信号ＣＡｊの全てが“Ｈ”のとき、制御信号Ａｊが“Ｈ”、制御信号ｂＡｊが“Ｌ”になる。
【０５８４】
図８８は、制御信号Ｂｊ，ｂＢｊを生成するデコーダの例を示している。
【０５８５】
本例では、アンドゲート回路によりデコーダが構成され、活性化信号Ｂ及びカラムアドレス信号ＣＡｊの全てが“Ｈ”のとき、制御信号Ｂｊが“Ｈ”、制御信号ｂＢｊが“Ｌ”になる。
【０５８６】
図８９は、制御信号Ｃｊ，ｂＣｊを生成するデコーダの例を示している。
【０５８７】
本例は、アシスト電流を流すビット線がカラム方向に延びているスピン注入ＦＥＴに適用される。
【０５８８】
デコーダは、アンドゲート回路により構成され、活性化信号Ｃ及びカラムアドレス信号ＣＡｊの全てが“Ｈ”のとき、制御信号Ｃｊが“Ｈ”、制御信号ｂＣｊが“Ｌ”になる。
【０５８９】
図９０は、制御信号Ｄｊ，ｂＤｊを生成するデコーダの例を示している。
【０５９０】
本例は、アシスト電流を流すビット線がカラム方向に延びているスピン注入ＦＥＴに適用される。
【０５９１】
デコーダは、アンドゲート回路により構成され、活性化信号Ｄ及びカラムアドレス信号ＣＡｊの全てが“Ｈ”のとき、制御信号Ｄｊが“Ｈ”、制御信号ｂＤｊが“Ｌ”になる。
【０５９２】
図９１は、制御信号Ｃｉ，ｂＣｉを生成するデコーダの例を示している。
【０５９３】
本例は、アシスト電流を流すビット線がロウ方向に延びているスピン注入ＦＥＴに適用される。
【０５９４】
デコーダは、アンドゲート回路により構成され、活性化信号Ｃ及びロウアドレス信号ＲＡｉの全てが“Ｈ”のとき、制御信号Ｃｉが“Ｈ”、制御信号ｂＣｉが“Ｌ”になる。
【０５９５】
図９２は、制御信号Ｄｉ，ｂＤｉを生成するデコーダの例を示している。
【０５９６】
本例は、アシスト電流を流すビット線がロウ方向に延びているスピン注入ＦＥＴに適用される。
【０５９７】
デコーダは、アンドゲート回路により構成され、活性化信号Ｄ及びロウアドレス信号ＲＡｉの全てが“Ｈ”のとき、制御信号Ｄｉが“Ｈ”、制御信号ｂＤｉが“Ｌ”になる。
【０５９８】
図９３乃至図９７は、活性化信号Ｗ，Ａ，Ｂ，Ｃ，Ｄを生成するロジック回路の例を示している。
【０５９９】
活性化信号Ｗ，Ａ，Ｂ，Ｃ，Ｄが“Ｈ”又は“Ｌ”になるタイミングは、制御信号ａ，ｂ，ｃ，ｄ，ｅ，ｆ及びプログラムデータＤＡＴＡ０，ＤＡＴＡ１の値によって決定される。
【０６００】
尚、図９４乃至図９７において、ＤＡＴＡ１は、書き込みデータが“１”のときに“Ｈ”となる信号であり、ＤＡＴＡ０は、書き込みデータが“０”のときに“Ｈ”となる信号である。
【０６０１】
図９８及び図９９は、書き込み信号ＷＲＩＴＥに基づき、制御信号ａ，ｂ，ｃ，ｄ，ｅ，ｆを生成する遅延回路１〜６を示している。
【０６０２】
このような遅延回路１〜６を用いた場合、制御信号ａ，ｂ，ｃ，ｄ，ｅ，ｆの波形は、図１００に示すようになる。
【０６０３】
この場合、セルの選択期間は、Ｔ２となり、アシスト電流Ｉａ（アシスト磁場）の供給期間は、Ｔ３となり、スピン注入電流Ｉｓの供給期間は、Ｔ１となる（Ｔ３＞Ｔ２＞Ｔ１）。
【０６０４】
尚、本例では、スピン注入電流Ｉｓを流す前にアシスト電流Ｉａが流れるタイミングとなっているが、スピン注入電流Ｉｓを流すと同時又はそれよりも遅れてアシスト電流Ｉａを流すようにしてもよい。
【０６０５】
図１０１及び図１０２は、遅延回路１〜６の例を示している。
【０６０６】
図１０１の例は、遅延回路を直列接続される複数のインバータから構成するインバータタイプであり、インバータの数により遅延時間を制御できる。図１０２の例は、遅延回路を抵抗Ｒと容量Ｃにより構成するＲＣタイプであり、抵抗Ｒの抵抗値と容量Ｃの容量値により遅延時間を制御できる。
【０６０７】
９．  その他の変形例  
次に、本発明の例に関わるスピン注入ＦＥＴに関し、その他の変形例について説明する。
【０６０８】
スピン注入ＦＥＴを構成するピン層の磁化方向を固定するための反強磁性体については、Fe-Mn(鉄−マンガン)、Pt-Mn(白金−マンガン)、Pt-Cr-Mn(白金−クロム−マンガン)、Ni-Mn(ニッケル−マンガン)、Ir-Mn(イリジウム−マンガン)、NiO(酸化ニッケル)、Fe2O3(酸化鉄)などの材料を使用できる。
【０６０９】
また、ピン層がＳＡＦ構造を有する場合、ピン層を構成する複数の強磁性体については、一方向異方性を有する材料から構成する。また、フリー層がＳＡＦ構造を有する場合、フリー層を構成する複数の強磁性体については、一軸異方性を有する材料から構成する。
【０６１０】
フリー層となる強磁性体を、少なくとも強磁性層／非磁性層／強磁性層／反強磁性層からなる構造とし、いわゆるダブルピン構造を採用する場合には、非磁性層としては、例えば、Cu, Ag, Au, Zr, Hf, Rh, Pt, Ir, Al のグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成する。この時、２つのピン層の磁化方向は反対向きとなる。
【０６１１】
また、かかる場合において、非磁性層としては、Ru, Cr, Mn, V, Ir のグループから選択される少なくとも１つの金属、又は、その少なくとも１つの金属を含む合金から構成してもよい。この時、２つのピン層の磁化方向は同じ向きとなる。
【０６１２】
尚、これらピン層及びフリー層を構成する強磁性体の厚さについては、０．１ｎｍ〜１００ｎｍの範囲内に設定され、好ましくは、超常磁性体にならないことを保障できる厚さ、０．４ｎｍ以上に設定される。
【０６１３】
スピン注入ＦＥＴを構成するフリー層は、できるだけ小さなスピン注入電流で磁化反転が行われるように、例えば、誘電体により垂直方向（スピン注入電流が流れる方向）に隔てられた複数の柱状層（強磁性粒）から構成してもよい。
【０６１４】
この場合、複数の柱状層は、Co、Fe、Ni若しくはそれらの合金、又は、Co-Pt、Co-Fe-Pt、Fe-Pt、Co-Fe-Cr-Pt、Co-Cr-Ptからなるグループから選択される少なくとも１つの金属から構成する。
【０６１５】
また、  スピン注入ＦＥＴを構成するフリー層については、強磁性体内に、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Ru(ルテニウム)、Os(オスニウム)、Re(レニウム)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)などの非磁性元素を添加して、その磁気特性、さらには、結晶性、機械的特性、化学的特性などの物性を調節してもよい。
【０６１６】
１０．  実施例  
以下、実施例について説明する。
【０６１７】
(1)   第１実施例  
第１実施例は、図４８乃至図５１の構造を有するスピン注入ＦＥＴに関する。
【０６１８】
試料１は、図４９及び図５１のショットキーバリアタイプスピン注入ＦＥＴに相当し、例えば、上述の製造方法の第２例を用いて製造される。  
ピン層は、例えば、（Co70Fe30）80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、（Co70Fe30）80B20である。フリー層には、Cu(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【０６１９】
また、試料１についてテストを行うため、複数のスピン注入ＦＥＴを形成した後、これらスピン注入ＦＥＴを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【０６２０】
試料２は、図４８及び図５０のトンネルバリアタイプスピン注入ＦＥＴに相当し、例えば、上述の製造方法の第３例を用いて製造される。  
ピン層は、例えば、（Co70Fe30）80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、（Co70Fe30）80B20である。フリー層には、Au(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【０６２１】
また、試料２についてテストを行うため、複数のスピン注入ＦＥＴを形成した後、これらスピン注入ＦＥＴを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【０６２２】
さらに、試料１，２の双方について、書き込みワード線を形成する。
【０６２３】
そして、試料１，２に関し、複数のスピン注入ＦＥＴの磁場依存性を測定したところ、全てのスピン注入ＦＥＴで良好な結果を得ることができた。
【０６２４】
図６３は、試料１に関わるスピン注入ＦＥＴの特性を示し、図６６は、試料２に関わるスピン注入ＦＥＴの特性を示している。
【０６２５】
これら特性図は、スピン注入ＦＥＴのドレイン電流のソース−ドレイン間電圧依存性を表すものである。
【０６２６】
同図から明らかなように、試料１，２共に、スピン注入ＦＥＴの磁化状態（パラレル／アンチパラレル）に応じて、十分なマージンでドレイン電流が異なっている。また、スピン注入ＦＥＴのゲート電圧ＶＧａｔｅの上昇につれてドレイン電流が上昇する増幅作用が確認される。
【０６２７】
以上のことから、本発明の例に関わるスピン注入ＦＥＴを、リコンフィギャブルなロジック回路や、磁気ランダムアクセスメモリなどの新規デバイスに十分に適用できることが分かる。
【０６２８】
図１０３は、試料１に関わる熱擾乱を示し、図１０４は、試料に関わる熱擾乱を示している。
【０６２９】
この結果を得るに際しては、従来（図７）との効果の差を明確にするために、従来とほぼ同様の条件を採用した。
【０６３０】
即ち、書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅50nsecのスピン注入電流をスピン注入ＦＥＴに流して実行する。また、アシスト電流の電流値は、0.8mAとし、スピン注入電流を遮断してからアシスト電流を遮断するまでの遅延時間は、20nsecとする。
【０６３１】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのとき、スピン注入ＦＥＴの磁化状態はパラレルとなり、マイナスのとき、磁化状態はアンチパラレルとなる。いずれの場合においても、スイッチング（磁化反転）に必要なスピン注入電流の値のばらつきは非常に小さい。
【０６３２】
そして、ゲート電圧ＶＧａｔｅを 1.0V としたときのスピン注入ＦＥＴのドレイン電流(Drain current)を測定する。
【０６３３】
スピン注入ＦＥＴの磁化状態がパラレルのときのドレイン電流は、200μA/μm2を超える大きな値となり、アンチパラレルのときのドレイン電流は、50μA/μm2を下回る小さな値となる。いずれの場合においても、書き込み時の熱擾乱に起因するドレイン電流の値のばらつきは非常に小さい。
【０６３４】
このように、第１実施例によれば、本発明の例に関わるスピン注入ＦＥＴが、書き込み時の熱擾乱の問題に対する対策として、非常に有効であることが確認された。
【０６３５】
尚、この結果は、アシスト磁場を発生させるタイミング、即ち、そのタイミングがスピン注入電流を流すタイミングと同時か又はその前後かに依存しない。
【０６３６】
(2)   第２実施例  
第２実施例は、図５２乃至図５５の構造を有するスピン注入ＦＥＴに関する。
【０６３７】
試料１は、図５３及び図５５のショットキーバリアタイプスピン注入ＦＥＴに相当し、例えば、上述の製造方法の第２例を用いて製造される。  
ピン層は、例えば、（Co70Fe30）80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、（Co70Fe30）80B20である。フリー層には、Ru(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【０６３８】
また、試料１についてテストを行うため、複数のスピン注入ＦＥＴを形成した後、これらスピン注入ＦＥＴを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【０６３９】
試料２は、図５２及び図５４のトンネルバリアタイプスピン注入ＦＥＴに相当し、例えば、上述の製造方法の第３例を用いて製造される。  
ピン層は、例えば、（Co70Fe30）80B20である。ピン層には、Ru(0.95)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。フリー層は、例えば、（Co70Fe30）80B20である。フリー層には、V(5)/Co70Fe30/PtMn/Taからなる構造が結合され、この構造上には、導電性ポリシリコンが形成される。
【０６４０】
また、試料２についてテストを行うため、複数のスピン注入ＦＥＴを形成した後、これらスピン注入ＦＥＴを絶縁層で覆い、さらに、この絶縁層にピン層及びフリー層に達するコンタクトホールをそれぞれ形成し、コンタクトホール内に測定電極であるアルミ配線を形成する。
【０６４１】
さらに、試料１，２の双方について、軟磁性材料（ヨーク材）が被服された書き込みワード線を形成する。
【０６４２】
そして、試料１，２に関し、複数のスピン注入ＦＥＴの磁場依存性を測定したところ、図６３及び図６６に示すように、第１実施例と同様に、全てのスピン注入ＦＥＴで良好な結果を得ることができた。
【０６４３】
図１０５は、試料１に関わる熱擾乱を示し、図１０６は、試料に関わる熱擾乱を示している。
【０６４４】
この結果を得るに際しては、従来（図７）との効果の差を明確にするために、従来とほぼ同様の条件を採用した。
【０６４５】
即ち、書き込みは、ゲート電圧を一定(1.5V)とし、パルス幅50nsecのスピン注入電流をスピン注入ＦＥＴに流して実行する。また、アシスト電流の電流値は、0.4mAとし、スピン注入電流を遮断してからアシスト電流を遮断するまでの遅延時間は、20nsecとする。
【０６４６】
尚、試料１，２では、書き込みワード線がヨーク配線構造を有しているため、アシスト電流の電流値は、第１実施例よりも低く設定してある。
【０６４７】
ソース−ドレインパルス電圧(Source-Drain pulse voltage)の値がプラスのとき、スピン注入ＦＥＴの磁化状態はパラレルとなり、マイナスのとき、磁化状態はアンチパラレルとなる。いずれの場合においても、スイッチング（磁化反転）に必要なスピン注入電流の値のばらつきは非常に小さい。
【０６４８】
そして、ゲート電圧ＶＧａｔｅを 1.0V としたときのスピン注入ＦＥＴのドレイン電流(Drain current)を測定する。
【０６４９】
スピン注入ＦＥＴの磁化状態がパラレルのときのドレイン電流は、200μA/μm2を超える大きな値となり、アンチパラレルのときのドレイン電流は、50μA/μm2を下回る小さな値となる。いずれの場合においても、書き込み時の熱擾乱に起因するドレイン電流の値のばらつきは非常に小さい。
【０６５０】
このように、第２実施例においても、本発明の例に関わるスピン注入ＦＥＴが、書き込み時の熱擾乱の問題に対する対策として、非常に有効であることが確認された。
【０６５１】
尚、この結果は、アシスト磁場を発生させるタイミング、即ち、そのタイミングがスピン注入電流を流すタイミングと同時か又はその前後かに依存しない。
【０６５２】
１１．  その他  
本発明の例によれば、熱的安定性に優れ、素子破壊の問題も解決できるスピン注入ＦＥＴを提供できる。
【０６５３】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０６５４】
【図１】本発明の例の基礎となるスピン注入ＦＥＴを示す図。
【図２】スピン注入電流の流れを示す図。
【図３】書き込み時のエネルギーバンドを示す図。
【図４】スピン注入電流の流れを示す図。
【図５】書き込み時のエネルギーバンドを示す図。
【図６】読み出し電流の流れを示す図。
【図７】スピン注入ＦＥＴの熱擾乱の例を示す図。
【図８】書き込み時の温度上昇を示す図。
【図９】第１実施の形態のスピン注入ＦＥＴを示す図。
【図１０】第１実施の形態のスピン注入ＦＥＴを示す図。
【図１１】スピン注入電流とアシスト電流の流れを示す図。
【図１２】スピン注入電流とアシスト電流の流れを示す図。
【図１３】読み出し電流の流れを示す図。
【図１４】第２実施の形態のスピン注入ＦＥＴを示す図。
【図１５】第２実施の形態のスピン注入ＦＥＴを示す図。
【図１６】第３実施の形態の基礎となるスピン注入ＦＥＴを示す図。
【図１７】第３実施の形態のスピン注入ＦＥＴを示す図。
【図１８】第４実施の形態の基礎となるスピン注入ＦＥＴを示す図。
【図１９】第４実施の形態のスピン注入ＦＥＴを示す図。
【図２０】第５実施の形態のスピン注入ＦＥＴを示す図。
【図２１】第５実施の形態のスピン注入ＦＥＴを示す図。
【図２２】第５実施の形態のスピン注入ＦＥＴを示す図。
【図２３】第５実施の形態のスピン注入ＦＥＴを示す図。
【図２４】第６実施の形態のスピン注入ＦＥＴを示す図。
【図２５】第６実施の形態のスピン注入ＦＥＴを示す図。
【図２６】第６実施の形態のスピン注入ＦＥＴを示す図。
【図２７】第６実施の形態のスピン注入ＦＥＴを示す図。
【図２８】第７実施の形態のスピン注入ＦＥＴを示す図。
【図２９】第７実施の形態のスピン注入ＦＥＴを示す図。
【図３０】第７実施の形態のスピン注入ＦＥＴを示す図。
【図３１】第７実施の形態のスピン注入ＦＥＴを示す図。
【図３２】第８実施の形態のスピン注入ＦＥＴを示す図。
【図３３】第８実施の形態のスピン注入ＦＥＴを示す図。
【図３４】第８実施の形態のスピン注入ＦＥＴを示す図。
【図３５】第８実施の形態のスピン注入ＦＥＴを示す図。
【図３６】第９実施の形態のスピン注入ＦＥＴを示す図。
【図３７】第９実施の形態のスピン注入ＦＥＴを示す図。
【図３８】第１０実施の形態のスピン注入ＦＥＴを示す図。
【図３９】第１０実施の形態のスピン注入ＦＥＴを示す図。
【図４０】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４１】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４２】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４３】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４４】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４５】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４６】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４７】第１１実施の形態のスピン注入ＦＥＴを示す図。
【図４８】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図４９】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図５０】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図５１】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図５２】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図５３】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図５４】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図５５】第１２実施の形態のスピン注入ＦＥＴを示す図。
【図５６】磁化反転プロセスを示す図。
【図５７】スピン注入電流とアシスト電流の波形を示す図。
【図５８】製造方法の第１例を示す図。
【図５９】製造方法の第１例を示す図。
【図６０】製造方法の第１例を示す図。
【図６１】製造方法の第２例を示す図。
【図６２】製造方法の第２例を示す図。
【図６３】製造方法の第２例により得られる試料の特性を示す図。
【図６４】製造方法の第３例を示す図。
【図６５】製造方法の第３例を示す図。
【図６６】製造方法の第３例により得られる試料の特性を示す図。
【図６７】リコンフィギャブルなロジック回路の第１例を示す図。
【図６８】リコンフィギャブルなロジック回路の第１例を示す図。
【図６９】リコンフィギャブルなロジック回路の第１例を示す図。
【図７０】フローティングゲート電圧Ｖｆｇと出力信号Ｖｏｕｔの関係を示す図。
【図７１】ドライバ／シンカーの例を示す図。
【図７２】デバイス構造の例を示す図。
【図７３】リコンフィギャブルなロジック回路の第２例を示す図。
【図７４】リコンフィギャブルなロジック回路の第２例を示す図。
【図７５】リコンフィギャブルなロジック回路の第２例を示す図。
【図７６】フローティングゲート電圧Ｖｆｇと出力信号Ｖｏｕｔの関係を示す図。
【図７７】ドライバ／シンカーの例を示す図。
【図７８】デバイス構造の例を示す図。
【図７９】磁気ランダムアクセスメモリの第１例を示す図。
【図８０】磁気ランダムアクセスメモリの第１例を示す図。
【図８１】磁気ランダムアクセスメモリの第２例を示す図。
【図８２】磁気ランダムアクセスメモリの第２例を示す図。
【図８３】磁気ランダムアクセスメモリの第３例を示す図。
【図８４】磁気ランダムアクセスメモリの第３例を示す図。
【図８５】書き込み時の信号波形を示す図。
【図８６】Ｗｉを生成するデコーダの例を示す図。
【図８７】Ａｊ，ｂＡｊを生成するデコーダの例を示す図。
【図８８】Ｂｊ，ｂＢｊを生成するデコーダの例を示す図。
【図８９】Ｃｊ，ｂＣｊを生成するデコーダの例を示す図。
【図９０】Ｄｊ，ｂＤｊを生成するデコーダの例を示す図。
【図９１】Ｃｉ，ｂＣｉを生成するデコーダの例を示す図。
【図９２】Ｄｉ，ｂＤｉを生成するデコーダの例を示す図。
【図９３】Ｗを生成するロジック回路の例を示す図。
【図９４】Ｃを生成するロジック回路の例を示す図。
【図９５】Ｄを生成するロジック回路の例を示す図。
【図９６】Ａを生成するロジック回路の例を示す図。
【図９７】Ｂを生成するロジック回路の例を示す図。
【図９８】遅延回路の例を示す図。
【図９９】遅延回路の例を示す図。
【図１００】書き込み時の信号波形を示す図。
【図１０１】遅延回路の例を示す図。
【図１０２】遅延回路の例を示す図。
【図１０３】本発明の例に関わるスピン注入ＦＥＴの特性を示す図。
【図１０４】本発明の例に関わるスピン注入ＦＥＴの特性を示す図。
【図１０５】本発明の例に関わるスピン注入ＦＥＴの特性を示す図。
【図１０６】本発明の例に関わるスピン注入ＦＥＴの特性を示す図。
【符号の説明】
【０６５５】
１０：  半導体基板、  １０ａ：  Ｎ型ウェル領域、  １０ｂ：  Ｐ型ウェル領域、  １０Ａ：  絶縁層、  １０Ｂ：  半導体層、  １１ａ，１１ｂ：  トンネルバリア層、  １２ａ，１２ｂ，２１：  強磁性体、  １３：  反強磁性体、  １４：  ゲート絶縁層、  １５：  ゲート電極、  １６ａ，１６ｂ：  電極、  １７：  素子分離絶縁層、  １８ａ，１８ｂ：  コンタクトプラグ、  １９：  絶縁層（サイドウォール）、  ２０：  非磁性体、  ２０Ａ：  キャップ絶縁層、  ２０Ｂ，２０ａ，２０ｂ：  凹部、  ２２：  軟磁性材料（ヨーク材）、  ＰＡ，ＰＢ，ＰＣ，ＰＤ：  ＰチャネルＭＩＳトランジスタ、  ＮＡ，ＮＢ，ＮＣ，ＮＤ，ＮＥ，ＮＦ：  ＮチャネルＭＩＳトランジスタ、  Ｓ／Ａ：  センスアンプ、  ＢＬ（Ｌ），ＢＬ（Ｒ）：  ビット線、  ＷＷＬｉ：  書き込みワード線、  ＷＢＬｊ：  書き込みビット線、  ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４：  ドライバ／シンカー、  Ｓ１：  シンカー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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