(57)【要約】【課題】  ＳＯＩ基板を用いることなく、ＳＯＩ層上のゲート幅を拡大するとともに、ゲート電極の絶縁不良を防止する。【解決手段】  半導体基板１の表面の一部を露出させる切り欠き部４を第１半導体層２および第２半導体層３の四隅に形成した後、第２半導体層３が覆われるようにして半導体基板１上の全面に支持体層５を形成し、第２半導体層３の四隅で支持体層５を半導体基板１上に接触させたまま、第２半導体層３および第１半導体層２の側壁を露出させる露出面６を形成し、露出面６を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部７を形成し、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部７に埋め込み絶縁層８を形成する。【選択図】      図３
2006344623.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層の四隅に形成された切り欠き部と、
前記切り欠き部を避けるようにして前記半導体層の周囲に形成された平坦化膜と、
前記平坦化膜上に延伸されるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層の長辺上の一部に形成された切り欠き部と、
前記切り欠き部を避けるようにして前記半導体層の周囲に形成された平坦化膜と、
前記平坦化膜上に延伸されるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層および前記第２半導体層の四隅に切り欠き部を形成する工程と、
前記切り欠き部を介して前記半導体基板上に接触する支持体を前記第２半導体層上に形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層が形成された半導体基板上の全面に絶縁膜を堆積する工程と、
前記支持体をストッパとして前記絶縁膜を薄膜化することにより、前記絶縁膜を平坦化する工程と、
前記絶縁膜を平坦化してから前記支持体を除去し、前記第２半導体層の表面を露出させる工程と、
前記平坦化された絶縁膜上に延伸されるようにして前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むようにして配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層および前記第２半導体層の長辺上の一部に切り欠き部を形成する工程と、
前記切り欠き部を介して前記半導体基板上に接触する支持体を前記第２半導体層上に形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層が形成された半導体基板上の全面に絶縁膜を堆積する工程と、
前記支持体をストッパとして前記絶縁膜を薄膜化することにより、前記絶縁膜を平坦化する工程と、
前記絶縁膜を平坦化してから前記支持体を除去し、前記第２半導体層の表面を露出させる工程と、
前記平坦化された絶縁膜上に延伸されるようにして前記第２半導体層の長辺方向にゲート電極を形成する工程と、
前記ゲート電極を挟み込むようにして配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための支持体としてＳｉＯ2が使用される。このため、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成した後にＳｉ層上のＳｉＯ2層のＣＭＰを行うと、ＣＭＰのストッパ層がないため、Ｓｉ層の表面を安定して露出させることができないという問題があった。
【０００６】
ここで、Ｓｉ層をＳｉ基板上で支持するための支持体としてＳｉＮを用いると、ＣＭＰのストッパとしての機能が得られるが、Ｓｉ層の表面を露出させるためにＳｉＮを除去すると、支持体を支えていたバルク基板の表面も露出する。このため、Ｓｉ層上にゲート電極を配置する際に、バルク基板上で支持体を支えていた領域にゲート電極を延伸させると、絶縁不良によるバルク基板やソース／ドレインへのリーク電流が発生する危険があるという問題があった。
【０００７】
一方、バルク基板上で支持体を支えていた領域と交差しない方向にゲート電極を延伸させると、この方向にＳｉ層下のＳｉＧｅ層のエッチングが進行するため、ゲート電極下のＳｉ層の幅が短くなり、ゲート幅が大きなトランジスタを作成することが困難になるという問題があった。
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、ＳＯＩ層上のゲート幅を拡大するとともに、ゲート電極の絶縁不良を防止することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層の四隅に形成された切り欠き部と、前記切り欠き部を避けるようにして前記半導体層の周囲に形成された平坦化膜と、前記平坦化膜上に延伸されるようにして前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００９】
これにより、埋め込み絶縁層を介して半導体層を半導体基板上に配置することが可能となるとともに、埋め込み絶縁層を半導体層下に埋め込む際に半導体基板上で半導体層を支持する支持体を半導体層の四隅に配置することができる。このため、半導体基板に支持体が接触していた領域を避けながら、半導体層の長手方向に沿ってゲート電極を配置することが可能となり、平坦化膜のない領域にゲート電極が配置されることを防止しつつ、半導体層上のゲート幅を拡大することができる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止しつつ、ＳＯＩトランジスタの電流駆動能力を確保することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上の一部の領域にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層の長辺上の一部に形成された切り欠き部と、前記切り欠き部を避けるようにして前記半導体層の周囲に形成された平坦化膜と、前記平坦化膜上に延伸されるようにして前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【００１１】
これにより、埋め込み絶縁層を介して半導体層を半導体基板上に配置することが可能となるとともに、埋め込み絶縁層を半導体層下に埋め込む際に半導体基板上で半導体層を支持する支持体を半導体層の長辺の一部に配置することができる。このため、半導体層の形状を細長くした場合においても、半導体基板上で半導体層を安定して支持することが可能となるとともに、半導体層の長辺側から半導体層下にエッチング液が浸入できなることを防止することができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ゲート電極を平坦化膜上に配置しつつ、半導体層上のゲート幅を拡大することができる。この結果、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止しつつ、ＳＯＩトランジスタの電流駆動能力を確保することができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層および前記第２半導体層の四隅に切り欠き部を形成する工程と、前記切り欠き部を介して前記半導体基板上に接触する支持体を前記第２半導体層上に形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記埋め込み絶縁層が形成された半導体基板上の全面に絶縁膜を堆積する工程と、前記支持体をストッパとして前記絶縁膜を薄膜化することにより、前記絶縁膜を平坦化する工程と、前記絶縁膜を平坦化してから前記支持体を除去し、前記第２半導体層の表面を露出させる工程と、前記平坦化された絶縁膜上に延伸されるようにして前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極を挟み込むようにして配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１３】
これにより、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層下の第１半導体層が除去された場合においても、第２半導体層を半導体基板上で支持することが可能となるとともに、第２半導体層を支持する支持体を第２半導体層の四隅で半導体基板に接触させつつ、第２半導体層上に支持体を配置することができる。このため、支持体をストッパとして利用しながら第２半導体層の周囲に絶縁膜を埋め込むことが可能となり、埋め込み絶縁層が埋め込まれた第２半導体層の表面を安定して露出させることが可能となるとともに、半導体基板に支持体が接触していた領域を避けながら、第２半導体層の長手方向に沿ってゲート電極を配置することが可能となり、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止しつつ、第２半導体層上のゲート幅を拡大することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの電流駆動能力を確保することができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層および前記第２半導体層の長辺上の一部に切り欠き部を形成する工程と、前記切り欠き部を介して前記半導体基板上に接触する支持体を前記第２半導体層上に形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記埋め込み絶縁層が形成された半導体基板上の全面に絶縁膜を堆積する工程と、前記支持体をストッパとして前記絶縁膜を薄膜化することにより、前記絶縁膜を平坦化する工程と、前記絶縁膜を平坦化してから前記支持体を除去し、前記第２半導体層の表面を露出させる工程と、前記平坦化された絶縁膜上に延伸されるようにして前記第２半導体層の長辺方向にゲート電極を形成する工程と、前記ゲート電極を挟み込むようにして配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１５】
これにより、第２半導体層を支持する支持体を第２半導体層の長辺上の一部で半導体基板に接触させつつ、第２半導体層上に支持体を配置することができる。このため、第２半導体層の形状を細長くした場合においても、半導体基板上で第２半導体層を安定して支持することが可能となるとともに、第１半導体層の長辺側から第２半導体層下にエッチング液が浸入できなることを防止することができる。また、支持体をストッパとして利用しながら第２半導体層の周囲に絶縁膜を埋め込むことが可能となり、埋め込み絶縁層が埋め込まれた第２半導体層の表面を安定して露出させることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止しつつ、ＳＯＩトランジスタの電流駆動能力を確保することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１〜図９は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図である。
図１において、エピタキシャル成長を行うことにより、第１半導体層２および第２半導体層３を半導体基板１に順次形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３してＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。なお、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００１７】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層２および第２半導体層３をパターニングすることにより、半導体基板１の表面の一部を露出させる切り欠き部４を第１半導体層２および第２半導体層３の四隅に形成する。
次に、図３に示すように、ＣＶＤなどの方法により、第２半導体層３が覆われるようにして半導体基板１上の全面に支持体層５を形成し、フォトリソグラフィー技術およびエッチング技術を用いて支持体層５をパターニングすることにより、第２半導体層３の四隅で支持体層５を半導体基板１上に接触させたまま、第２半導体層３の側端部を支持体層５から露出させる。なお、支持体層５としては、例えば、シリコン窒化膜を用いることができる。また、第２半導体層３上に支持体層５を形成する前に、第２半導体層３の表面を熱酸化し、第２半導体層３の表面に犠牲酸化膜４を形成するようにしてもよい。
【００１８】
次に、図４に示すように、支持体層５をマスクとして第２半導体層３および第１半導体層２をエッチングすることにより、第２半導体層３および第１半導体層２の側壁を露出させる露出面６を形成する。
次に、図５に示すように、露出面６を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部７を形成する。
【００１９】
ここで、第１半導体層２の端部の一部を露出させる露出面６を形成することにより、第１半導体層２上に第２半導体層３が形成された場合においても、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層３との間に空洞部７を形成することができる。また、第２半導体層３の端部の残りの一部は支持体層５で覆われたままにすることにより、第１半導体層２が除去された場合においても、第２半導体層３を支持体層５にて半導体基板１上で支持することが可能となる。
【００２０】
また、半導体基板１の表面の一部を露出させる切り欠き部４を第１半導体層２および第２半導体層３の四隅に形成することにより、第２半導体層３の四隅で支持体層５を半導体基板１に接触させることができる。このため、第２半導体層３下の第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で安定して支持することが可能となるとともに、第１半導体層２を除去するためのエッチング液の侵入経路を拡大することができ、第２半導体層３の侵食を抑制しつつ、第１半導体層２のエッチング残りを防止することができる。
【００２１】
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００２２】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００２３】
次に、図６に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部７に埋め込み絶縁層８を形成する。
なお、半導体基板１および第２半導体層３の熱酸化にて埋め込み絶縁層８を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第２半導体層３の側壁も熱酸化される。また、空洞部７に埋め込み絶縁層８を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層８をリフローさせることが可能となり、埋め込み絶縁層８のストレスを緩和させることが可能となるとともに、第２半導体層３との境界における界面準位を減らすことができる。また、埋め込み絶縁層８は空洞部７を全て埋めるように形成しても良いし、空洞部７が一部残るように形成しても良い。
【００２４】
また、図６の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部７に埋め込み絶縁層８を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部７に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部７を埋め込み絶縁層８で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部７を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される埋め込み絶縁層８の誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００２５】
なお、埋め込み絶縁層８の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層２１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００２６】
次に、図７に示すように、ＣＶＤなどの方法により、半導体基板１上の全面に酸化膜９を堆積する。そして、支持体層５をストッパとして酸化膜９のＣＭＰ（化学的機械的研磨）を行うことにより、第２半導体層３の周囲に酸化膜９が埋め込まれるようにして酸化膜９を平坦化する。ここで、酸化膜９のＣＭＰを行う際に支持体層５をストッパとして用いることにより、第２半導体層３が酸化膜９にて覆われた場合においても、酸化膜９を第２半導体層３の周囲に埋め込むことを可能としつつ、第２半導体層３の表面を安定して露出させることが可能となる。
【００２７】
次に、図８に示すように、第２半導体層３上の支持体層５を除去することにより、第２半導体層３の表面を露出させる。なお、支持体層５を除去すると、支持体層５が接触していた半導体基板１の表面の一部も露出する。
次に、図９に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜１０を形成する。そして、ゲート絶縁膜１０が形成された第２半導体層３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化膜９上にかかるように配置されたゲート電極１１を第２半導体層３上に形成する。そして、ゲート電極１１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極１１の側方にそれぞれ配置されたソース／ドレイン層１２ａ、１２ｂを第２半導体層３に形成する。
【００２８】
ここで、第２半導体層３の四隅で支持体層５を半導体基板１に接触させることにより、支持体層５が除去された場合においても、第２半導体層３の側面全体に渡って半導体基板１が露出することを防止することができる。このため、第２半導体層３の長手方向に沿ってゲート電極１１を配置した場合においても、ゲート電極１１を酸化膜９上に延伸させることが可能となり、ゲート電極１１の絶縁不良による半導体基板１やソース／ドレイン層１２ａ、１２ｂへのリーク電流の発生を防止しつつ、第２半導体層３上のゲート幅を拡大することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの電流駆動能力を確保することができる。
【００２９】
また、半導体基板１の表面の一部を露出させる切り欠き部４を第１半導体層２および第２半導体層３の四隅に形成することにより、支持体層５のパターンとして、バルク半導体ウェハで用いられる素子領域形成用のマスクをそのまま流用することが可能となり、バルク構造からＳＯＩ構造への置き換えを容易化することができる。
図１０は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図である。
【００３０】
図１０において、半導体基板２１上には、細長い形状を持つ第１半導体層２２および第２半導体層２３が形成されている。そして、半導体基板１の表面の一部を露出させる切り欠き部２４ａが第１半導体層２２および第２半導体層２３の四隅に形成されるとともに、半導体基板１の表面の一部を露出させる切り欠き部２４ｂが第１半導体層２２および第２半導体層２３の長辺上の一部に形成されている。そして、切り欠き部２４ａ、２４ｂを介して半導体基板２１上に接触するようにして、第２半導体層２３上に支持体層２５を形成されている。そして、上述した図４〜図９と同様の工程を経ることにより、第２半導体層２３にＳＯＩトランジスタを形成することができる。
【００３１】
これにより、第２半導体層２３を支持する支持体層２５を第２半導体層２３の長辺上の一部で半導体基板２１に接触させつつ、第２半導体層２３上に支持体層２５を配置することができる。このため、第２半導体層２３の形状を細長くした場合においても、半導体基板２１上で第２半導体層２３を安定して支持することが可能となるとともに、第１半導体層２２の長辺側から第２半導体層２３下にエッチング液が浸入できなくなることを防止することができる。また、支持体層２５をストッパとして利用しながら第２半導体層２３の周囲に絶縁膜を埋め込むことが可能となり、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）にて素子分離された第２半導体層２３の表面を安定して露出させることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層２３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ゲート電極の絶縁不良による半導体基板やソース／ドレイン層へのリーク電流の発生を防止しつつ、ＳＯＩトランジスタの電流駆動能力を確保することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図９】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図。
【符号の説明】
【００３３】
１、２１  半導体基板、２、２２  第１半導体層、３、２３  第２半導体層、４、２４ａ、２４ｂ  切り欠き部、５、２５  支持体層、６  露出面、７  空洞部、８  埋め込み絶縁層、９  酸化膜、１０  ゲート絶縁膜、１１  ゲート電極、１２ａ  ソース層、１２ｂ  ドレイン層
【図１】
2006344623.tif 000003
【図２】
2006344623.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006344623.tif 000009
【図８】
2006344623.tif 000010
【図９】
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【図１０】
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