(57)【要約】【課題】メモリモジュールとその設計技法とを改善する。【解決手段】メモリモジュールの実施形態と対応する方法とを開示した。メモリモジュールの一実施形態(100)は、メモリ集積回路(102)の上側行と、メモリ集積回路(102)の下側行と、第１のアドレッシングレジスタ(110a)及び第２のアドレッシングレジスタ(110b)とを備えるプリント回路基板を含み、前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとはそれぞれ、第１の層(700)内に主として提供されるアドレス及び制御入力配線経路のうちの少なくとも一方を有し、前記第１のアドレッシングレジスタは、前記メモリ集積回路の上側行に結合され、前記第２のアドレッシングレジスタは、前記メモリ集積回路の下側行に結合される。【選択図】図２
2006269054.tif 000002
【特許請求の範囲】
【請求項１】
メモリ集積回路（１０２）の上側行と、メモリ集積回路（１０２）の下側行と、第１のアドレッシングレジスタ（１１０ａ）及び第２のアドレッシングレジスタ（１１０ｂ）とを備えるプリント回路基板を含み、前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとはそれぞれ、第１の層（７００）内に主として配設される、アドレス及び制御入力配線経路のうちの少なくとも一方を有し、前記第１のアドレッシングレジスタは、前記メモリ集積回路の上側行に結合され、前記第２のアドレッシングレジスタは、前記メモリ集積回路の下側行に結合されることからなる、メモリモジュール（１００）。
【請求項２】
前記メモリ集積回路の第１の行に結合された第１の位相同期ループ（２０４）と、前記メモリ集積回路の第２の行に結合された第２の位相同期ループ（２０６）とを更に備える、請求項１に記載のメモリモジュール。
【請求項３】
上側の前記メモリ集積回路と下側の前記メモリ集積回路とのそれぞれは、ｘ４ダイナミックランダムアクセスメモリを含む、請求項１に記載のメモリモジュール。
【請求項４】
前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとはそれぞれ、ＳＳＴＵ３２８６５レジスタを含む、請求項１に記載のメモリモジュール。
【請求項５】
前記プリント回路基板は、マイクロボールグリッドアレイとして構成される、請求項１に記載のメモリモジュール。
【請求項６】
メモリ集積回路（１０２）の上側行と第１のアドレッシングレジスタ（１１０ａ）との間でアドレス信号と制御信号とのうちの少なくとも一方を伝達し、
メモリ集積回路（１０２）の下側行と第２のアドレッシングレジスタ（１１０ｂ）との間でアドレス信号と制御信号とのうちの少なくとも一方を伝達し、及び、
前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとにアドレス信号と制御信号とのうちの少なくとも一方を伝達する
といったことを含み、
前記アドレス信号と制御信号とのうちの少なくとも一方の全てが、実質的には単一層（７００）上において提供されることからなる、メモリモジュール（１００）を動作させるための方法。
【請求項７】
入力クロック信号を複数のクロック信号へと分けることを更に含む、請求項６に記載の方法。
【請求項８】
単一の入力されたクロック信号から、前記メモリモジュール上に配設された複数の位相同期ループ（２０４、２０６）に対して、前記複数のクロック信号を伝達することを更に含む、請求項６に記載の方法。
【請求項９】
前記メモリモジュール内における電圧基準信号を導き出すことを更に含む、請求項６に記載の方法。
【請求項１０】
７２ビット幅データ出力を提供することを更に含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュールに関し、特に改善されたメモリモジュール及びその設計技法とに関する。
【背景技術】
【０００２】
コンピュータか、又はコンピュータを基にして構成された装置のためのメモリモジュールは、一般的には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップと、マザーボードとの伝達を可能にするコネクタとを有する回路基板を備える。うまく動作させるために、メモリモジュールは、典型的には特定のコンピュータ内において用いる場合を意図したメモリモジュールのタイプのための標準規格のタイミング要件とインターフェース要件とを満たす。これらの要件は、独自規格によって規定される場合、及び／又は、標準規格の最初の提唱者（例えば、ＩＮＴＥＬか又はＩＢＭ）か、又はＪＥＤＥＣ（電子素子技術連合評議会）のような標準規格発行団体のいずれかによって発行される設計仕様書内において規定される場合がある。
【０００３】
メモリモジュール内において用いられるＤＲＡＭは、多くの場合、ｘ４ＤＲＡＭか又はｘ８ＤＲＡＭと識別される。ｘ４とｘ８との区別は、ＤＲＡＭ当たりのデータ出力の数が異なることによって判別され、メモリモジュール当たりに利用可能な全メモリ量は、等しくなっている。例えば、誤り訂正符号（ＥＣＣ）メモリモジュールは、多くの場合、７２データビット（６４データビット＋８ＥＣＣビット）を特徴としている。従って、ｘ４デバイスを有するシングルランクメモリモジュール（single-rank memory module）は、全部で７２／４個、すなわち１８個のＤＲＡＭチップを使用する。ｘ８デバイスを特徴とするメモリモジュールは、全部で７２／８個、すなわち９個のチップを使用する。デバイスの７２ビット単位（１８又は９）はランク（又は位）と呼ばれる。言い換えると、ランクは、単一メモリの転送中にアクセスされるＤＲＡＭデバイスのセットを指すために用いられる用語である。例えば、アクセスされるデバイスの数は、データバスのサイズをＤＲＡＭのデバイス幅で割った値に等しい。全てのデバイスが単一ランク内にある場合には、単一チップの選択が一般的である。メモリモジュールはまた、２つのランクを含むこともでき、該メモリモジュールは、往々にして高密度メモリモジュールとも呼ばれる。
【０００４】
より大容量のメモリモジュールを求める消費者に応えるために、メモリモジュールの製造業者は、プリント回路基板上に、より高密度のメモリ集積回路を配置しようとしている。高いメモリ密度を達成させるための１つの手法は、マイクロボールグリッドアレイ（マイクロＢＧＡ）設計を用いることによる。マイクロＢＧＡ集積回路は、集積回路の本体とプリント回路基板の表面との間に、集積回路のための接続部を配置する接続技法を用いる。スタッキングは別の技法であり、それにより、集積回路の第２層が、プリント回路基板の表面上に配置された集積回路の最上部に提供される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
コンピュータ産業において用いるための高速、大容量のメモリモジュールに対する需要が急激に伸びてきており、これらの及び他のメモリモジュールの設計と技法とを改善し続けることに対する必要性を促している。
【課題を解決するための手段】
【０００６】
メモリモジュールの一実施形態は、メモリ集積回路の上側行と、メモリ集積回路の下側行と、第１のアドレッシングレジスタ及び第２のアドレッシングレジスタとを備えるプリント回路基板を含み、該第１のアドレッシングレジスタと第２のアドレッシングレジスタとはそれぞれ、第１の層内に主として提供されるアドレス及び制御入力配線経路のうちの少なくとも一方を有し、該第１のアドレッシングレジスタは、メモリ集積回路の上側行に結合され、該第２のアドレッシングレジスタは、メモリ集積回路の下側行に結合される。
【０００７】
一方法の一実施形態は、メモリ集積回路の上側行と第１のアドレッシングレジスタとの間でアドレス信号と制御信号とのうちの少なくとも一方を伝達し、メモリ集積回路の下側行と第２のアドレッシングレジスタとの間でアドレス信号と制御信号とのうちの少なくとも一方を伝達し、及び前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとにアドレス信号と制御信号とのうちの少なくとも一方を伝達するといったことを含み、前記アドレス信号と制御信号とのうちの少なくとも一方の全てが、実質的には単一層上において提供される。
【０００８】
メモリモジュールの一実施形態は、メモリ集積回路の上側行と第１のアドレッシングレジスタとの間でアドレス信号と制御信号とのうちの少なくとも一方を提供するための手段と、メモリ集積回路の下側行と第２のアドレッシングレジスタとの間でアドレス信号と制御信号とのうちの少なくとも一方を提供するための手段と、前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとにアドレス信号と制御信号とのうちの少なくとも一方を提供するための手段とを備え、前記アドレス信号と制御信号のうちの少なくとも一方の全てが、実質的には単一層上において提供される。
【０００９】
ダブルハイメモリモジュールの一実施形態は、マイクロボールグリッドアレイとして構成されたプリント回路基板を備え、該プリント回路基板は、メモリ集積回路の第１の行と、メモリ集積回路の第２の行と、第１のアドレッシングレジスタ及び第２のアドレッシングレジスタであって、それぞれが、主として第１の層内において提供されるアドレス及び制御入力配線経路のうちの少なくとも一方を有し、該第１のアドレッシングレジスタは、メモリ集積回路の第１の行に結合され、該第２のアドレッシングレジスタは、メモリ集積回路の第２の行に結合されることからなる、第１のアドレッシングレジスタ及び第２のアドレッシングレジスタと、第１の位相同期ループ及び第２の位相同期ループであって、該第１の位相同期ループは、メモリ集積回路の第１の行と該第１のアドレッシングレジスタとに結合され、該第２の位相同期ループは、メモリ集積回路の第２の行と該第２のアドレッシングレジスタとに結合されることからなる、第１の位相同期ループ及び第２の位相同期ループ、とを備える。
【発明の効果】
【００１０】
改善されたメモリモジュールの設計技法が提供される。
【実施例】
【００１１】
図面内の構成要素は、必ずしも一定の縮尺に従うというわけではなく、代わりに、開示したシステムと方法との原理を明確に例示することに重点が置かれている。更に、図面内において、同様の参照符号は、いくつかの図を通して、対応する部品を示す。
【００１２】
本明細書内において、メモリモジュール及び方法の様々な実施形態が開示される。マイクロボールグリッドアレイ（マイクロＢＧＡ）設計に基づくメモリモジュールの一実施形態としての、ダブルハイ（double-high）のデュアルインラインメモリモジュール（ＤＩＭＭ）が開示された。語句「ダブルハイ」は、ほぼ２倍の高さを有するが、標準規格（例えば電子素子技術連合評議会、すなわちＪＥＤＥＣ）のシングルハイ（single high）ＤＩＭＭと同じランク数を有するメモリモジュールを一般的に指す。本明細書内において開示されたようなメモリモジュールの一実施形態は、標準ではない手法において２ランクｘ７２ダブルハイＤＩＭＭを実装する、２つのＳＳＴＵ３２８６５ＪＥＤＥＣ準拠レジスタ（本明細書内において以下、ＳＳＴＵレジスタと記す）を含む。そのようなメモリモジュールは、スタッキング技術を使用する必要がない、最大７２ビット幅である。
【００１３】
以下の説明において、図１に関連して、１つの例示的なダブルハイＤＩＭＭが説明され、続けて、図２〜図１０に対応する、データ信号と制御信号との配信、バストポロジ、及び層の利用が説明される。図１１Ａ〜図１２Ｂは、例示的なＰＬＬ及びレジスタの接続性の図を提供する。
【００１４】
図１は、複数の集積回路（例えばダイナミックランダムアクセスメモリ、すなわちＤＲＡＭ）を含むメモリモジュール１００の一実施形態の概略図である。具体的には、メモリモジュール１００は、例えば、プリント回路基板の上側表面に対応する、第１のランクのｘ４ＤＲＡＭ１０２を含む。図１内の図から部分的に隠して示されたＤＲＡＭ１０２ｂは、例えば、プリント回路基板の背面上に配置された第２のランクに対応する。言い換えると、上側表面上の全てのＤＲＡＭ１０２は、シングルランクの一部である。基板の背面上のＤＲＡＭ１０２ｂの残りは、第２のランクである。任意の対のＤＲＡＭ１０２及び１０２ｂが、同じセットのデータ線をドライブし、それらのＤＲＡＭは反対側に配置されたランクのメンバであるため、それらＤＲＡＭは、反対の、すなわち重複しない時刻に、データ線上においてドライブ／レシーブする。各ＤＲＡＭ１０２（ラベル付けされたＤ０〜Ｄ３４、及び部分的に隠されたＤＲＡＭ１０２ｂは、Ｄ１〜Ｄ３５とラベル付けされている可能性がある）は、（ＤＱとラベル付けされた）１組のデータ線と、（ＤＱＳ及びＤＱＳ／（又は同様な意味合いで、ＤＱＳ＿Ｌ）とラベル付けされた）１組のストローブ線とを共有し、該ＤＱＳとＤＱＳ／とは、そのストローブ線に関連付けられた差動対の２片（又は２つの一片を合わせたもの：two halves）を表している。データ線をドライブするＤＲＡＭ１０２は、ＣＳ線１０９上において運ばれるようなチップセレクト（ＣＳ）入力に基づいて選択される。パリティ検出機能を有する２つの標準の２２ビット幅の１：２ＳＳＴＵレジスタ（図１内において、ＳＳＴＵレジスタ１１０としてひとまとめにして１つが示されている）もまた含まれる。ＳＳＴＵレジスタ１１０は、プリレジスタアドレス及び制御線（図２を参照すると、矢印２２０と２２２とによって記号で表されている）と、ポストレジスタアドレス及び制御線（図２を参照すると、矢印２０８、２１０、２１２及び２１４によって記号で表される）とを介して、ＤＲＡＭ１０２に結合される。
【００１５】
ファンアウトさせられることになる各信号が接触する入力の数を増やすことにより、元の信号が効果的にブロードキャスト状態にされることが可能な出力の全数が効果的に増加する。具体的には、メモリモジュール１００の各アドレス／制御信号が、ＳＳＴＵレジスタ１１０内において含まれる１：２ファンアウトバッファ（図示せず）の２つの入力へと引き込まれ、対象となる信号のグループをドライブするために利用可能な全部で４つの出力が作り出される。例えば、全部で３６個のＤＲＡＭの負荷により、各出力は、平均９個の負荷をドライブし、典型的なＳＳＴＵレジスタ用途において用いられる１：２チャネルの数の約２倍を消費する。
【００１６】
図２は、メモリモジュール１００にわたって制御信号及びデータ信号が如何に配信されるかを記号的に示す概略図である。メモリモジュール１００は、上側ランクのＤＲＡＭ１０２と、下側ランクのＤＲＡＭ１０２ｂとを有する状態で、平面図内に示されている。メモリモジュール１００はまた、コネクタ２０２と、下側行の位相同期ループ（ＰＬＬ）２０４と、上側行の位相同期ループ２０６と、下側行レジスタ１１０ａと、上側行レジスタ１１０ｂとを備える。図２の左上側における概略図内の上側ランクと下側ランクとを見ると、１０個のＤＲＡＭ１０２（すなわち、５個のＤＲＡＭ１０２と５個のＤＲＡＭ１０２ｂ）が示されている。同様に、概略図の右上側において、８個のＤＲＡＭ１０２が示されている。その概略図の左下側には、８個のＤＲＡＭ１０２が示されており、概略図の右下側には、１０個のＤＲＡＭ１０２が示されている。一実施形態において、ＰＬＬ２０４及び２０６は、１つのＰＬＬ当たり１０個のクロック出力を有する、業界標準のＣＵ８７７ＰＬＬとして構成される。各ＰＬＬ出力は、２つのＤＲＡＭ１０２に接続される。
【００１７】
バルク矢印（又は信号を一括に束ねた矢印）２０８〜２２２は、メモリモジュール１００の様々な構成要素を介して流れる信号（例えば、データ、アドレス、及び／又は制御）を記号的に表す。特に、バルク矢印２０８〜２１４は、アドレスバス及び制御バスに沿ってレジスタ１１０ａ及び１１０ｂからＤＲＡＭ１０２へと流れるアドレス信号及び制御信号を記号的に表す。バルク矢印２１６と２１８とは、コネクタ２０２とＤＲＡＭ１０２との間のデータ信号及びストローブ信号を記号的に表す。バルク矢印２２０は、アドレス及び制御線（複数可）に沿ったコネクタ２０２から下側レジスタ１１０ａへのアドレス信号及び制御信号を記号的に表しており、バルク矢印２２２は、アドレス及び制御線（複数可）に沿って上側レジスタ１１０ｂへと続くアドレス信号及び制御信号を記号的に表している。示されていないが、アドレス信号及び制御信号２２０及び２２２と類似の手法で、メモリモジュール１００の中心にまでＰＬＬ２０４及び２０６のためのルーティング（又は経路指定）が行われ、次いで、そこで分けられて、ＰＬＬ２０４と２０６との両方にまでルーティングされる。
【００１８】
図３は、メモリモジュール１００のための１つの例示的なレジスタードアドレス（registered address）と制御バストポロジ３００とを示す概略図である。一般的には、マザーボードチップ３０２から引き出されたアドレス信号及び制御信号が、第１のバイア（又はスルーホール）３０１を通って、所定のネット長に沿ってメモリモジュールコネクタ３０４へと進み、該コネクタ３０４から、所定のネット長の媒体を横断して、メモリモジュール１００のコネクタ２０２へと進む。該コネクタ２０２から、信号は所定のネット長を進み、バイア３０３、３０５、及び３０７を通って、（図２の下側レジスタ１１０ａに対応する）位置３０６における第１のレジスタ１１０ａ（図２）において引き込まれる。次に、その信号は、別の所定のネット長を通り、バイア３０９を通って、（図２の上側レジスタ１１０ｂに対応する）位置３０８における第２のレジスタ１１０ｂ（図２）において引き込まれる。コネクタ２０２と第１のレジスタ１１０ａとの間のいくつかの例示的な距離は、例示を目的として、限定はしないが、約１５４３〜１８４３ミルであり、コネクタ２０２から第２のレジスタ１１０ｂまでは、約２９９０〜３１９０ミルである場合を含む。
【００１９】
図４は、メモリモジュール１００のための１つの例示的なＤＲＡＭバストポロジ４００を示す概略図である。マザーボードチップ３０２から引き出されたデータ信号が、バイア３０１を通って、所定のネット長に沿ってメモリモジュールコネクタ３０４まで進み、次いで、コネクタ３０４からメモリモジュールコネクタ２０２まで別の所定のネット長を進む。該コネクタ２０２から、信号はバイア４０１を通って、所定のネット長に沿って、位置４０２におけるＤＲＡＭ１０２ｂ（図２）へと、及び場所４０４における、対応する対をなすＤＲＡＭ１０２（図２）へと進む。コネクタ２０２からＤＲＡＭ１０２ｂまでの例示的な長さは、約１４９６〜１５９６ミルであり、コネクタ２０２からＤＲＡＭ１０２までの例示的な長さは、２１１４〜２２１４ミルの間である。これらの寸法は、例示を目的として提供され、制限することを意図していないことに留意されたい。
【００２０】
図５〜図１０は、メモリモジュール１００の様々な層を示す概略図である。言い換えると、図５〜図１０には１つの層利用法が示されており、それはマイクロＢＧＡ設計においてメモリモジュール１００を「積み重ねた」場合における１つのルーティングの実施形態を示す。アースか又は電源のようないくつかの層は示されていないが、これらの中間層のための様々な構成を用いることができることは、当業者であれば理解されるであろう。図５は、表面層Ｓ１（５００）を示しており、該層は、別の層に信号を配信するためのバイアに到達するための共通の配線経路（ルーティング）を提供するパッケージエスケープ配線経路を含む。示されるように、ＤＲＡＭ１０２間の中間に配置された各三角領域５０１によって、１つの例示的なＶｒｅｆ配電が表されており、従来のシステムにおけるようなフラッディング（flooding）よりも相対的に細いトレース（又はパターン）を示す。一実施形態において、Ｖｒｅｆによって表面をフラッドするよりも、電源電圧Ｖ１＿８によって上側表面及び下側表面をフラッドするほうが、利用可能な面積がより効率的に利用される。
【００２１】
図６は、層Ｓ２（６００）上におけるデータ及びストローブの配線経路６０１を示す。ここで示されている配線経路により、メモリモジュール１００上においてＶｒｅｆを生成すること（又は導き出すこと）に加えて、Ｖｒｅｆの効率的な配電が可能となる。典型的には、マザーボード上の変換器か又はデバイダから生成されたＶｒｅｆは、ピンを介して従来のＤＩＭＭへと送られる。メモリモジュール１００は、Ｖｒｅｆを生成し、該Ｖｒｅｆにより、ＶＤＤ／２のトラッキングに近づけることができる。一実施形態において、Ｖｒｅｆは、１組（例えば、基板の各端部において１つ）の抵抗性デバイダを用いて生成される。
【００２２】
図７は、レジスタ１１０ａ及び１１０ｂへの、アドレス線及び制御線の配線経路７０１を示しており、該配線経路７０１は、全て単一層Ｓ３（７００）上にある。配線経路７０１によって示されるように、アドレス線及び制御線が取り込まれて、２つのＳＳＴＵレジスタ１１０ａ、１１０ｂに引き込まれ、従って、アドレス線及び制御線の水平方向のファンアウトが存在する。具体的には、中央領域７０３は、コネクタ２０２（図２）から上ってきて、下側行のＳＳＴＵレジスタ１１０ａの入力ピンに引き込まれ、次いで、上側行のＳＳＴＵレジスタ１１０ｂの入力ピンに引き込まれる配線経路７０１を表す。主として単一層７００内において、ＳＳＴＵレジスタ１１０ａ、１１０ｂに配信することは、メモリモジュール１００（図２）の信号の完全性を損ねる可能性があるバイアを不要にする。そのような配信はまた、その設計における層を節約し、ブラインドバイア法か又は埋込バイア法のような技術に頼ることなく、特定数の層においてダブルハイ設計の実施を可能にする。層Ｓ２（６００）と層Ｓ３（７００）との間の配線経路は、隣接する層上に配置された同じ線間の結合干渉を避けるために直交させることができる。
【００２３】
図８は、層Ｓ４（８００）のための配線経路８０１を示しており、具体的には、ＳＳＴＵレジスタ１１０ａ、１１０ｂからＤＲＡＭ１０２への配信を示す。
【００２４】
図９は、下側行のＰＬＬ２０４と上側行のＰＬＬ２０６とによる、層Ｓ５（９００）に関するＰＬＬクロック配線経路９０１を示す。この層Ｓ５（９００）において、２つの業界標準ＰＬＬ２０４と２０６とが用いられるが、依然としてメモリモジュール１００（図２）に入力するための単一クロックだけが用いられる。後述のように、差動対のＹ字構成が提供される（別様には、線の交差が生じる）ので、入力配線経路９０１は、単一層上には存在しない。ＰＬＬ２０４及び２０６はカスケード接続されず、並列に構成されるので、２つのＰＬＬ２０４及び２０６を用いることによって、２つのＰＬＬ２０４と２０６とのいかなるジッタも加わらないか又は増加しない。更に、上側レジスタ１１０ｂ及び上側ＤＲＡＭ１０２は、全て単一ＰＬＬ出力上にあることから、メモリモジュール１００が、（上側行と下側行とに）２つの完全に別個のクロック領域（クロックドメイン）において動作するため、２つのＰＬＬ２０４と２０６とを有するためにタイミングをとる必要がない。この構成によって、ポストレジスタ信号線か又はデータ線が、２つの別個のクロック領域を横切ることはなく、結果として、クロックが一方のＰＬＬからわずかに進んでおり且つ他方のＰＬＬからわずかに遅れている場合であっても、それらのＰＬＬが個別のクロック領域にあるため、従って、それらの個々のジッタ特性が、システムのタイミング制約に対して付加的なやり方で与えられないので、単一ＰＬＬによるのと同様に、このことが問題とはならない。
【００２５】
図１０は、層Ｓ６（１０００）の例示であり、該層は、エスケープパッケージ経路指定とＶｒｅｆ配電とを提供する。ＤＲＡＭ１０２ｂが示されている。
【００２６】
図１１Ａ〜図１１Ｄは、ＰＬＬ２０４及び２０６における例示的な接続性を示す概略図である。図１１Ａは、抵抗１１０１及び１１０３と、クロック信号ｃｌｋ＿ｈ１１０５及びｃｌｋ＿ｌ１１０７と、（ＧＮＤ＼Ｇとラベルの貼られた）それぞれ接地された入力端子１１０２及び出力端子１１０４とを備える、デバイダ回路網１１１０を含む。図１１Ｂは、図１１Ａ内に示されたデバイダ回路網１１１０の一実施形態１１１０ａを示しており、デバイダ回路網の接続性のより上位概念の概略図を提供する。示されるように、デバイダ回路網１１１０ａは、依然として２つの別個のＰＬＬ（ＰＬＬ１（２０４）とＰＬＬ２  （２０６））に単一クロックが分配されることを可能にしながら、メモリモジュール１００のコネクタ２０２内へと入力される該単一クロックを、実現可能なやり方において終端するために設計された外部回路である。クロック差動対信号は、コネクタ２０２に入って、ｃｌｋ＿ｌ及びｃｌｋ＿ｈとして所定の長さを進み、次いで、示されるようにＰＬＬ２０４とＰＬＬ２０６とに分配される。（ｃｋ＿ｈ入力、ｃｋ＿ｌ入力として入力がラベル付けられた）各ＰＬＬ２０４及び２０６の入力において、３つの外部抵抗（１１０１及び１１０３）が存在する。一実施形態において、これらの抵抗１１０１と１１０３とは、Ｙパターンにおいて接続され、ここで、該Ｙの２つの端部が抵抗１１０１と１１０３とに接続され、次いで、該Ｙの第３の端部がアース（ＧＮＤ＼Ｇ）１１０２と１１０４とに接続される。該Ｙ回路は、依然として、ＰＬＬ入力におけるクロックエッジとして適切に解釈されることとなるやり方で信号が遷移することを可能にしながら、ＰＬＬ入力において必要とされる終端が提供される。
【００２７】
図１１Ｃ及び図１１Ｄは例示的なＰＬＬピン配列を示す。両図内に示されるように、２つの業界標準ＣＵ８７７ＰＬＬ（２０４及び２０６）が利用され、上側ＰＬＬ２０６（図２）がメモリモジュール１００（図２）の上半分に信号を供給しており、下側ＰＬＬ２０４がメモリモジュール１００の下半分に信号を供給している。ＰＬＬ２０４とＰＬＬ２０６との間の接続の差が、（図１１Ｄ内の同様の接続１１１２ｂ、１１１４ｂ、及び１１１６ｂと比較された場合に）ピン配列１１１２ａ、１１１４ａ、及び１１１６ａにおいて見られる。ピン配列１１１２ａと１１１４ａとは、それぞれ入力フィードバッククロック信号及び出力フィードバッククロック信号のための端子にそれぞれ対応し、該入力フィードバッククロック信号及び出力フィードバッククロック信号は、入力クロックの位相に対する、出力クロックの位相の同調を可能とするためにＰＬＬ２０４が用いるものである。ピン配列１１１６ａは、ＤＲＡＭ及びレジスタに対するクロック出力に対応する。
【００２８】
図１１Ｄは、ＰＬＬ２０６のためのピン配列接続を示しており、ピン配列グループ１１１２ｂ、１１１４ｂ、及び１１１６ｂはＰＬＬ２０６に関連するので、図１２ＣのＰＬＬ２０４のために記載された類似機能のピン配列に対応するピン配列グループ１１１２ｂ、１１１４ｂ、及び１１１６ｂを除き、ＰＬＬ２０４と類似して配置される。レジスタ２０６の動作は、ＰＬＬ２０４のために記載された動作と類似しており、従って、同様の説明は省略される。
【００２９】
図１２Ａ及び図１２Ｂは、ＳＳＴＵレジスタ１１０ａ及び１１０ｂにおける例示的な接続性を示す概略図である。図１２Ａ及び図１２Ｂに部分的に示されるピン配列の接続性によって、両ＳＳＴＵレジスタ１１０ａと１１０ｂとに対する経路指定のバルク経路指定（例えば、データ信号、制御信号、及び／又はアドレス信号を搬送する経路指定か又はトレーシングからエスケープ経路指定を除いたもの）が、単一層内において生じることが可能となる。ＳＳＴＵレジスタ１１０ａ、１１０ｂのピン配列は、依然としてＪＥＤＥＣと互換性があるように再構成される。図１２Ａ及び図１２Ｂに示されるように、各ＳＳＴＵレジスタ１１０ａ、１１０ｂは、Ｒ＿ＣＳ０端子及びＲ＿ＣＳ１端子において提供される２つのチップセレクト入力を有する。これらのチップセレクト入力は、それぞれ、両レジスタ１１０ａと１１０ｂとに接続される。各レジスタは、同じセットのチップセレクト信号を受信するので、両レジスタは、同じセットのトランザクションに対してアクティブである。Ｒ＿ＣＳ０か又はＲ＿ＣＳ１のいずれかがアサートされる場合には、両レジスタが同じように動作して、パリティを計算し、各々のアドレス及び制御出力に接続されたＤＲＡＭにアドレス及び制御信号を伝搬させる。いずれかのレジスタが、パリティエラーが生じていることを判断した場合には、そのモジュールはある信号をアサートして、このエラーを示す。プルアップ抵抗を用いてデフォルトでハイにプルアップされた信号に接続された各レジスタからのオープンドレイン出力を用いて、２つのレジスタからのパリティエラー信号の論理ＯＲ演算が達成される。
【図面の簡単な説明】
【００３０】
【図１】メモリモジュールの一実施形態の概略図である。
【図２】図１のメモリモジュールにわたって、いかに制御信号とデータ信号とが配信されるかを記号的に示す概略図である。
【図３】図１のメモリモジュールのための１つの例示的なレジスタードアドレス及び制御バストポロジを示す概略図である。
【図４】図１のメモリモジュールのための１つの例示的なダイナミックランダムアクセスメモリ（ＤＲＡＭ）バストポロジを示す概略図である。
【図５】図１のメモリモジュールの様々な層のパターン図である。
【図６】図１のメモリモジュールの様々な層のパターン図である。
【図７】図１のメモリモジュールの様々な層のパターン図である。
【図８】図１のメモリモジュールの様々な層のパターン図である。
【図９】図１のメモリモジュールの様々な層のパターン図である。
【図１０】図１のメモリモジュールの様々な層のパターン図である。
【図１１Ａ】図１のメモリモジュールの位相同期ループ（ＰＬＬ）における例示的な接続性を示す概略図である。
【図１１Ｂ】図１のメモリモジュールの位相同期ループ（ＰＬＬ）における例示的な接続性を示す概略図である。
【図１１Ｃ】図１のメモリモジュールの位相同期ループ（ＰＬＬ）における例示的な接続性を示す概略図である。
【図１１Ｄ】図１のメモリモジュールの位相同期ループ（ＰＬＬ）における例示的な接続性を示す概略図である。
【図１２Ａ】図１のメモリモジュールのＳＳＴＵレジスタにおける例示的な接続性を示す概略図である。
【図１２Ｂ】図１のメモリモジュールのＳＳＴＵレジスタにおける例示的な接続性を示す概略図である。
【符号の説明】
【００３１】
１００  メモリモジュール
１０２  メモリ集積回路
１１０ａ  第１のアドレッシングレジスタ
１１０ｂ  第２のアドレッシングレジスタ
２０４  第１の位相同期ループ
２０６  第２の位相同期ループ
７００  第１の層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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