(57)【要約】【課題】個々の半導体装置が具備する情報を樹脂封止，外部端子形成面にウェハ状態で一括して捺印することで、再配線の設計自由度を向上させると共に、捺印工程に必要とされる時間を大幅に短縮し、製品のリードタイムを向上させることができ、またシリコンの薄型化に伴う、レーザ光の透過によるデバイス領域の破壊を防止する。【解決手段】半導体素子が形成されたシリコン基板１１，封止樹脂である第２絶縁層２１，外部金属端子２２などから構成された半導体装置１０において、前記第２絶縁層２１上に、当該半導体装置１０を識別するための各種情報、例えばロット番号，実装時の半導体装置の配置方向性の基準となるマークなどの情報部分を捺印２７として形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板における半導体素子が形成された一表面に、外部と電気的接続を行うための素子電極が形成され、前記素子電極に対応する部位にのみ開口が形成された第１絶縁層と、前記第１絶縁層上に選択的に第１金属配線と第２金属配線が形成され、前記第１絶縁層，前記第１金属配線，前記第２金属配線を覆う第２絶縁層と第２金属配線の表面上に形成された外部金属端子を有する半導体装置において、前記外部金属端子面の封止樹脂に当該半導体装置を識別するための情報部分を形成したことを特徴とする半導体装置。
【請求項２】
前記情報部分を、感光性の樹脂を露光して形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
請求項２記載の半導体装置を製造する製造方法であって、ウェハ状態のシリコン基板における半導体素子が形成された一表面に、あらかじめ外部と電気的接続を行うための素子電極を形成し、全面に第１絶縁層を形成した後、前記素子電極にのみ開口部を形成し、前記第１絶縁層上に選択的に第１金属配線と第２金属配線を形成し、前記第１絶縁層，前記第１金属配線，前記第２金属配線を覆う第２絶縁層を形成し、前記第２絶縁層上に感光性の樹脂を塗布し、フォトリソグラフィ法によって個々の半導体を識別するための情報部分を形成し、前記第２金属配線の表面上に外部金属端子を形成した後、個々の半導体装置に分割することを特徴とする半導体装置の製造方法。
【請求項４】
基板における半導体素子が形成された一表面に、外部と電気的接続を行うための素子電極を形成し、前記素子電極に対応する部位にのみ開口が形成された第１絶縁層と、前記第１絶縁層上に選択的に金属配線を形成し、前記第１絶縁層と前記金属配線を覆う第２絶縁層と第２金属配線の表面上に形成された外部金属端子を有する半導体装置において、前記外部金属端子面の封止樹脂に当該半導体装置を識別するための情報部分を形成したことを特徴とする半導体装置。
【請求項５】
前記情報部分を金属配線に設けたことを特徴とする請求項４記載の半導体装置。
【請求項６】
請求項５記載の半導体装置を製造する製造方法であって、ウェハ状態のシリコン基板の半導体素子が形成された一表面に、あらかじめ外部と電気的接続を行うための素子電極を形成し、全面に第１絶縁層を形成した後、前記素子電極にのみ開口部を形成し、前記第１絶縁層上に選択的に金属配線を形成する際、該金属配線に個々の半導体装置を識別するための情報部分を同時に形成し、さらに前記第１絶縁層と前記金属配線を覆う第２絶縁層を形成し、前記金属配線の表面上に外部金属端子を形成した後、個々の半導体装置に分割することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板への実装時における方向性などの情報の確認が容易な構成の半導体装置、および、その半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、情報通信機器および事務用電子機器の小型化が進み、また性能の面でも高速化，高性能化が求められている。それに伴い、半導体装置にも小型化、薄型化が求められると共に、多ピン化，高密度実装化が要求されるようになってきた。これらの要望をかなえるものとして最近注目されているのがＣＳＰ（Chip Size Package）である。
【０００３】
様々なＣＳＰのうち、ウェハ状態で集積回路部の素子電極上に再配線を施し、外部電極端子部まで形成する製造方法で作られたＣＳＰを、ウェハレベルＣＳＰという。ウェハレベルＣＳＰは全ての工程が終了した後に個片化するため、ベアチップと同サイズの究極の小型パッケージを実現する技術として、近年注目されている。
【０００４】
このウェハレベルＣＳＰは、その構造的特徴から「ポスト型ウェハレベルＣＳＰ」と「再配線型ウェハレベルＣＳＰ」の２種類に分けられる。
【０００５】
ポスト型ウェハレベルＣＳＰと呼ばれる半導体装置の構造について、図７，図８を参照しながら説明する。図７はポスト型ウェハレベルＣＳＰの外観斜視図、図８はウェハレベルＣＳＰの構成および製造方法を説明するための断面図である。
【０００６】
図８に示すように、集積回路部を含み、かつ素子電極１０３が形成されたシリコン基板１０１に、素子電極１０３部分を開口したパッシベーション膜１０２を形成し、パッシベーション膜１０２の上に、フォトリソグラフィ法により素子電極１０３を露出させた開口部を有する第１絶縁層１０４を形成する。第１絶縁層１０４上の全面には、スッパタリング法による薄膜金属層１１０と、フォトリソグラフィ法によって形成されたメッキレジストをマスクとし、電気めっき法で選択的に形成された厚膜金属層１１１からなる金属配線層を形成する。
【０００７】
次に、フォトリソグラフィ法により厚膜金属層１１１上にメッキレジストを形成し、厚膜金属層１１１上に第２金属配線１０６を選択的に形成する。第２金属配線１０６の形成後はメッキレジストを除去する。次に、厚膜金属層１１１をマスクとして薄膜金属層１１０をエッチングし、薄膜金属層１１０と厚膜金属層１１１からなる第１金属配線１０５を形成する。その後、トランスファーモールド法により第２絶縁層１０７を形成し、第２金属配線１０６上に外部金属端子１０８を形成する。
【０００８】
そして、最後に、ダイシングテープ１１２に貼り付け、所定のスクライブライン１０９に沿ってダイシングし、個片の半導体装置１００とする。
【０００９】
これにより、ベアチップと同一サイズの半導体装置１００が製造され、半導体装置１００の小型化が実現できるのである。
【００１０】
次に、再配線型ウェハレベルＣＳＰと呼ばれる半導体装置の構造について図９を参照しながら説明する。図９は再配線型ウェハレベルＣＳＰの構成および製造方法を説明するための断面図である。
【００１１】
図９に示すように、集積回路部を含み、かつ素子電極２０３が形成されたシリコン基板２０１に、素子電極２０３部分を開口したパッシベーション膜２０２が形成されている。パッシベーション膜２０２の上に、フォトリソグラフィ法により素子電極２０３を露出させた開口部を有する第１絶縁層２０４を形成する。第１絶縁層２０４上の全面には、スパッタリング法による薄膜金属層２１０と、フォトリソグラフィ法によって形成されたメッキレジストをマスクとし、電気めっき法で選択的に形成された厚膜金属層２１０からなる金属配線層を形成する。
【００１２】
次に、厚膜金属層２１０をマスクとして薄膜金属層２０９をエッチングし、薄膜金属層２０９と厚膜金属層２１０からなる第１金属配線２０５を形成する。その後、ソルダーレジスト樹脂２０６をスピンコートによって均一に塗布し、フォトリソグラフィ法によって外部金属端子２０７形成部分を選択的に除去する。第１金属配線２０５上に外部金属端子２０７を形成する。最後に、ダイシングテープ２１１に貼り付け、所定のスクライブライン２０８に沿ってダイシングし、個片の半導体装置２００とする。
【００１３】
これにより、ベアチップと同一サイズの半導体装置２００が製造され、半導体装置２００の小型化が実現できるのである。
【００１４】
また、前記従来の半導体装置では、半導体装置１００，２００の外部金属端子１０８，２０７を、中心以外の位置において１つ減らし、端子配列に特徴をつけることにより、実装時の半導体装置の方向性を、例えばＣＣＤカメラによって認識している。
【００１５】
また、特許文献１に記載されているように、半導体装置に配置方向性を認識するための識別部を形成する技術も提案されている。
【特許文献１】特開２００２−３７４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
前記従来の半導体装置では、実装時の方向性を認識するため、外部端子を必ず１つ減らさざるをえない。このことにより、再配線の設計自由度が制限されてしまう。加えて、シリコン面の光沢のある部分にレーザによって施された捺印は、シリコン部分とのコントラストが明瞭でなく誤認識を招く。
【００１７】
また、従来の半導体装置では、個々の半導体装置を区別するために、基板にロット番号などの情報を捺印している。その捺印は、レーザにより、一つ一つのパッケージ領域ごとに行っているため、多くの時間を要してしまう。そのため、製品リードタイムの長期化につながる。
【００１８】
また、レーザによる捺印では、シリコン厚が薄いと、シリコン部分でレーザ光を吸収しきることができず、デバイスの破壊を引き起こす可能性がある。このことは、今後、シリコンウェハが薄型化する傾向にある中において、深刻な問題になり得る。
【００１９】
本発明の目的は，個々の半導体装置が具備する情報を樹脂封止，外部端子形成面にウェハ状態で一括して捺印することで、再配線の設計自由度を向上させると共に、捺印工程に必要とされる時間を大幅に短縮し、製品のリードタイムを向上させることができ、またシリコンの薄型化に伴う、レーザ光の透過によるデバイス領域の破壊を防止することができるようにした半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の請求項第１記載の半導体装置は、基板における半導体素子が形成された一表面に、外部と電気的接続を行うための素子電極が形成され、前記素子電極に対応する部位にのみ開口が形成された第１絶縁層と、前記第１絶縁層上に選択的に第１金属配線と第２金属配線が形成され、前記第１絶縁層，前記第１金属配線，前記第２金属配線を覆う第２絶縁層と第２金属配線の表面上に形成された外部金属端子を有する半導体装置において、前記外部金属端子面の封止樹脂に当該半導体装置を識別するための情報部分を形成したことを特徴とする。
【００２１】
本発明の請求項２記載の半導体装置は、請求項１記載において、情報部分を、感光性の樹脂を露光して形成したことを特徴とする。
【００２２】
本発明の請求項３記載の半導体装置の製造方法は、請求項２記載の半導体装置を製造する製造方法であって、ウェハ状態のシリコン基板における半導体素子が形成された一表面に、あらかじめ外部と電気的接続を行うための素子電極を形成し、全面に第１絶縁層を形成した後、前記素子電極にのみ開口部を形成し、前記第１絶縁層上に選択的に第１金属配線と第２金属配線を形成し、前記第１絶縁層，前記第１金属配線，前記第２金属配線を覆う第２絶縁層を形成し、前記第２絶縁層上に感光性の樹脂を塗布し、フォトリソグラフィ法によって個々の半導体を識別するための情報部分を形成し、前記第２金属配線の表面上に外部金属端子を形成した後、個々の半導体装置に分割することを特徴とする。
【００２３】
本発明の請求項４記載の半導体装置は、基板における半導体素子が形成された一表面に、外部と電気的接続を行うための素子電極を形成し、前記素子電極に対応する部位にのみ開口が形成された第１絶縁層と、前記第１絶縁層上に選択的に金属配線を形成し、前記第１絶縁層と前記金属配線を覆う第２絶縁層と第２金属配線の表面上に形成された外部金属端子を有する半導体装置において、前記外部金属端子面の封止樹脂に当該半導体装置を識別するための情報部分を形成したことを特徴とする。
【００２４】
本発明の請求項５記載の半導体装置は、請求項４記載において、情報部分を金属配線に設けたことを特徴とする。
【００２５】
本発明の請求項６記載の半導体装置は、請求項５記載の半導体装置を製造する製造方法であって、ウェハ状態のシリコン基板の半導体素子が形成された一表面に、あらかじめ外部と電気的接続を行うための素子電極を形成し、全面に第１絶縁層を形成した後、前記素子電極にのみ開口部を形成し、前記第１絶縁層上に選択的に金属配線を形成する際、該金属配線に個々の半導体装置を識別するための情報部分を同時に形成し、さらに前記第１絶縁層と前記金属配線を覆う第２絶縁層を形成し、前記金属配線の表面上に外部金属端子を形成した後、個々の半導体装置に分割することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、ウェハレベルＣＳＰの外部端子形成面に情報として捺印を付与することにより、捺印をパッケージ個片にする前のウェハ状態で一括して行うことができる。その結果、製品リードタイムを大幅に短縮することができる。
【００２７】
また、従来のように、外部端子を減らして端子配列に特徴をつける必要がないため、全ての外部端子を特性用端子として利用することができ、再配線自由度を向上させることができる。外部端子形成面は黒色、もしくは、それに類似した色で形成されているため、例えば白色などのコントラストの大きい色で捺印を付与することによって、誤認識を防止することができる。
【００２８】
さらに、シリコン基板面にレーザマーキングを行わないため、シリコン厚の薄型化に伴うレーザ波長の透過、デバイスの電気的破壊を防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３０】
図１は本発明の第１の実施形態における半導体装置の外観斜視図、図２，図３は第１の実施形態における半導体装置の製造方法を説明するための断面図である。
【００３１】
図１に示す半導体装置１０において、１１は半導体素子が形成されたシリコン基板であり、トランジスタ等を含む半導体回路を内部に備えている。２１は封止樹脂である第２絶縁層、２２は外部金属端子である。この第２絶縁層２１上に、当該半導体装置１０を識別するための各種情報、例えばロット番号，実装時の半導体装置の配置方向性の基準となるマークなどの情報部分が捺印２７として形成されている。
【００３２】
次に、図２，図３を参照して第１の実施形態における半導体装置の製造方法について説明する。
【００３３】
集積回路部を含むシリコン基板１１の一表面には、外部との電気的接続を行う素子電極１３が配列されており、複数の素子電極１３を露出させた開口部を有するパッシベーション膜１２があらかじめ形成されている（図２（ａ））。
【００３４】
パッシベーション膜１２上に、スピンコートで感光性を有する絶縁材料を塗布、乾燥させ、フォトリソグラフィ法によって素子電極１３における領域を選択的に除去し、複数の素子電極１３を露出させた開口部を有する厚さ４μｍ程度の第１絶縁層１４を形成する（図２（ｂ））。なお、感光性を有する第１絶縁層１４としては、感光性であればよい。
【００３５】
その後、第１絶縁層１４上全面にはスパッタリング法により厚さ１μｍ以下の薄膜金属層１５を形成する（図２（ｃ））。この薄膜金属層１５は、例えば厚みが０．２μｍ程度のＴｉＷ膜とその上に形成された厚みが０．５μｍ程度のＣｕ膜の二層構造の薄膜金属層などがあげられる。
【００３６】
次に、スピンコートでポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、フォトリソグラフィ法により薄膜金属層１５上にメッキレジスト（第１金属配線形成用）１６を形成する。メッキレジスト（第１金属配線形成用）１６のパターン部以外において、薄膜金属層１５上に素子電極１３から第１絶縁層１４上に亘って厚さ５〜１０μｍ程度の厚膜金属層１７を、電気めっき法により選択的に形成する（図２（ｄ））。厚膜金属層１７形成後はメッキレジスト（第１金属配線形成用）１６を除去する。
【００３７】
次に、ポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、フォトリソグラフィ法よりメッキレジスト（第２金属配線形成用）１８を形成する。ここで感光性を有するメッキレジスト（第２金属配線形成用）１８はフィルム状にあらかじめ形成された材料を用いても構わない。メッキレジスト（第２金属配線形成用）１８のパターン形成部以外において、厚膜金属層１７上に第２金属配線（ポスト）２０を電気めっき法などにより選択的に形成する（図２（ｅ））。この場合、例えば材料はＣｕ、高さは１００μｍ程度の第２金属配線２０があげられる。第２金属配線２０形成後は、メッキレジスト（第２金属配線形成用）１８を除去する。
【００３８】
第２金属配線２０を形成後、メッキレジスト（第２金属配線形成用）１８を除去し、薄膜金属層１５を溶融除去できるエッチング液を施す。例えば、Ｃｕ膜に対しては塩化鉄第二銅溶液で、ＴｉＷ膜に対しては過酸化水素水で全面エッチングすると、厚膜金属層１７よりも層厚が薄い薄膜金属層１５が先行して除去される。この工程により、シリコン基板１１において所定の第１金属配線１９が形成される（図３（ａ））。
【００３９】
第１絶縁層１４上、第１金属配線１９上、第２金属配線２０の側面上に、１つの封止型２３を用いて、複数の半導体装置の集合体を一度に加圧，加温を施し、第２金属配線２０の表面が露出するように第２絶縁層２１を形成する（図３（ｂ））。例えば、第２絶縁層２１はエポキシ系の封止樹脂を用いて、厚みは５０〜１００μｍとして形成する。その結果、第２絶縁層２１によって、第１金属配線１９および第２金属配線２０は外部から保護される。
【００４０】
その後、スピンコートで感光性を有する絶縁材料２４を塗布，乾燥させ（図３（ｃ））、フォトリソグラフィ法によって露光した部分を捺印２７として残す。捺印２７の形状は、四角形、円形、その他どのようなものでも構わない。また、捺印には認識時の方向認識マークに加えて、そのパッケージ固有の識別番号も含む。捺印を付与する場所は外部金属端子形成面の封止樹脂上であればどこでも構わないが、半導体装置の中心に付与する場合は、線対称，点対称の形状以外のものが望ましい。なお、感光性を有する絶縁材料２４としては、ネガ型で、第２絶縁層２１と対比の大きい色、例えば白色が望ましい。
【００４１】
次に、第２金属配線２０表面上に外部金属端子２２を形成する（図５（ｄ））。外部金属端子２２は、半田ボールおよび半田印刷バンプもしくは電気めっき法によるバンプのどちらであっても構わない。
【００４２】
最後に、図３（ｅ）に示すように、複数の半導体装置の集合体において、所定のスクライブライン２６をダイシングし、複数の半導体装置１０を個片化し、半導体装置１０を得る。
【００４３】
図４は本発明の第２の実施形態における半導体装置の外観斜視図、図５，図６は第２の実施形態における半導体装置の製造方法を説明するための断面図である。
【００４４】
図４に示す半導体装置５０において、５１は半導体素子が形成されたシリコン基板であり、トランジスタ等を含む半導体回路を内部に備えている。５８はソルダーレジスト、５９は外部金属端子である。このソルダーレジスト５８下に捺印６２が形成され、捺印６２がソルダーレジストを通して透けて確認できるようになっている。
【００４５】
次に、図５，図６を参照して第２の実施形態における半導体装置の製造方法について説明する。
【００４６】
集積回路部を含むシリコン基板５１の一表面には、外部との電気的接続を行う素子電極５３が配列されており、複数の素子電極５３を露出させた開口部を有するパッシベーション膜５２があらかじめ形成されている（図５（ａ））。
【００４７】
パッシベーション膜５２上に、スピンコートで感光性を有する絶縁材料を塗布、乾燥させ、フォトリソグラフィ法によって素子電極５３における領域を選択的に除去し、複数の素子電極５３を露出させた開口部を有する厚さ４μｍ程度の第１絶縁層５４を形成する（図５（ｂ））。なお、感光性を有する第１絶縁層５４としては、感光性であればよい。
【００４８】
その後、第１絶縁層５４上全面にはスパッタリング法により厚さ１μｍ以下の薄膜金属層５５を形成する（図５（ｃ））。この薄膜金属層５５は例えば、厚みが０．２μｍ程度のＴｉＷ膜とその上に形成された厚みが０．５μｍ程度のＣｕ膜の二層構造の薄膜金属層などがあげられる。
【００４９】
次に、スピンコートでポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、フォトリソグラフィ法により薄膜金属層５５上にメッキレジスト（第１金属配線形成用）を形成する。メッキレジスト（第１金属配線形成用）のパターン部以外において、薄膜金属層５５上に素子電極５３から第１絶縁層５４上に亘って厚さ５〜１０μｍ程度の厚膜金属層５６を、電気めっき法により選択的に形成する。厚膜金属層５６形成後はメッキレジスト（第１金属配線形成用）を除去する。
【００５０】
その後、薄膜金属層５５を溶融除去できるエッチング液を施す。例えば、Ｃｕ膜に対しては塩化鉄第二銅溶液で、ＴｉＷ膜に対しては過酸化水素水で全面エッチングすると、厚膜金属層５６よりも層厚が薄い薄膜金属層５５が先行して除去される。この工程により、シリコン基板５１において所定の第１金属配線５７が形成される（図５（ｄ））。
【００５１】
次に、スピンコートでポジ型感光性レジスト膜またはネガ型感光性レジスト膜を覆い、フォトリソグラフィ法により薄膜金属層５５上にソルダーレジスト５８を形成する（図６（ａ））。ただし、ソルダーレジスト５８は、後述するようにソルダーレジスト５８の下に形成された金属配線による捺印６２が透けて確認されなければならないため、金属配線が確認できる程度の透過率を持ったソルダーレジストでなければならない。
【００５２】
第１金属配線５７を形成する際、実際の配線とは電気的な導通のない金属配線を同時に形成し、その導通の無い金属配線を捺印６２とする。捺印６２の形状は、四角形，円形，その他どのようなものでも構わない。また、捺印には認識時の方向認識マークに加えて、そのパッケージ固有の識別番号も含む。捺印を付与する場所は第１金属配線５７と導通がない場所であればどこでも構わないが，半導体装置の中心に付与する場合は、線対称，点対称の形状以外のものが望ましい。
【００５３】
次に、第１金属配線５７表面上に外部金属端子５９を形成する（図６（ｂ））。外部金属端子５９は、半田ボールおよび半田印刷バンプもしくは電気めっき法によるバンプのどちらであっても構わない。
【００５４】
最後に、図６（ｃ）に示すように、複数の半導体装置の集合体において、所定のスクライブライン６１をダイシングし、複数の半導体装置５０を個片化し、半導体装置５０を得る。
【産業上の利用可能性】
【００５５】
本発明は、ウェハレベルＣＳＰの基板への実装時における方向性などの各種情報の確認を容易にする半導体パッケージとして適用され、また、情報としての捺印をウェハ状態で一括して行うことができる半導体装置の製造方法であって、今後の更なるシリコン基板の薄型化においても、レーザ捺印などによるデバイス破壊を防止することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態における半導体装置の外観斜視図
【図２】第１の実施形態における半導体装置の製造方法を説明するための断面図
【図３】第１の実施形態における半導体装置の製造方法を説明するための断面図
【図４】本発明の第２の実施形態における半導体装置の外観斜視図
【図５】第２の実施形態における半導体装置の製造方法を説明するための断面図
【図６】第２の実施形態における半導体装置の製造方法を説明するための断面図
【図７】ウェハレベルＣＳＰ（ポスト型ウェハレベルＣＳＰ）の外観斜視図
【図８】ウェハレベルＣＳＰ（ポスト型ウェハレベルＣＳＰ）の構成および製造方法を説明するための断面図
【図９】ウェハレベルＣＳＰ（再配線型ウェハレベルＣＳＰ）の構成および製造方法を説明するための断面図
【符号の説明】
【００５７】
１０  半導体装置
１１  シリコン基板
１２  パッシベーション膜
１３  素子電極
１４  第１絶縁層
１５  薄膜金属層
１６  メッキレジスト（第１金属配線形成）
１７  厚膜金属層
１８  メッキレジスト（第２金属配線形成）
１９  第１金属配線
２０  第２金属配線
２１  第２絶縁層
２２  外部金属端子
２３  封止型
２４  感光性を有する絶縁材料
２５  ダイシングテープ
２６  スクライブレーン
２７  捺印
５０  半導体装置
５１  シリコン基板
５２  パッシベーション膜
５３  素子電極
５４  第１絶縁層
５５  薄膜金属層
５６  厚膜金属層
５７  第１金属配線
５８  ソルダーレジスト
５９  外部金属端子
６０  ダイシングテープ
６１  スクライブレーン
６２  捺印
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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