(57)【要約】【課題】電源ノイズや温度特性により周波数シンセサイザの位相雑音の劣化や、電圧制御発振器の周波数温度変動が大きくなるという課題があった。【解決手段】構成要素の電圧制御発振器１の共振部がインダクタ１２２a、１２２ｂと周波数制御用のＭＯＳバリキャップ１２３ａ、１２３ｂと、周波数帯域切り替え用のＭＯＳバリキャップ１２７ａ、１２７ｂ、１２８ａ、１２８ｂから構成され、ゲート端子に固定電圧を入力することで周波数帯域を切り替えることにより行い、電圧制御発振器が非動作状態でゲート電位をバックゲート電位よりも高くする制御を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
構成要素の電圧制御発振器がインダクタと交流的に並列接続された少なくとも２つの可変容量を持ち、
前記第１の可変容量は連続的な入力電圧により周波数を変化させるために用い、
前記第２の可変容量は少なくとも１つのＭＯＳ型バリキャップであって、
ゲート端子に固定電圧を入力することで周波数帯域を切り替え、
前記電圧制御発振器が非動作状態でゲート電位をバックゲート電位よりも高くする制御を行うことを特徴とする周波数シンセサイザ。
【請求項２】
周波数シンセサイザを動作開始させるにあたり、前記電圧制御発振器の動作開始と同じタイミングで前記ＭＯＳバリキャップのゲート電位をバックゲート電位より一時的に高くした後、所望の周波数帯域を選択する信号に切り替え、ＰＬＬを閉ループとして動作させる制御を行う請求項１に記載の周波数シンセサイザ。
【請求項３】
前記電圧制御発振器の動作開始前に、前記ＭＯＳバリキャップのゲート電位をバックゲート電位より一時的に高くし、前記電圧制御発振器の動作と同じタイミングで所望の周波数帯域に切り替える制御を行う請求項１に記載の周波数シンセサイザ。
【請求項４】
周波数帯域の異なる前記電圧制御発振器を２つ以上備え、それらの動作切り替えにより出力周波数を切り替える請求項１乃至３に記載の周波数シンセサイザ。
【請求項５】
請求項１乃至４に記載の周波数シンセサイザを搭載した無線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は移動体通信機器などの無線装置に用いられる周波数シンセサイザとその制御に関するものである。
【背景技術】
【０００２】
現在、無線装置の多くはフェイズ・ロック・ループ（以下、ＰＬＬという）を用いた周波数シンセサイザを局部発振器として用いている。
【０００３】
従来の構成と制御について図を用いて説明する。
【０００４】
図９は周波数シンセサイザの構成を示したものである。
【０００５】
図９で、１は周波数帯域切り替え機能を有する電圧制御発振器（以下、ＶＣＯという）、２、３は周波数帯域切り替え制御端子、４a、４ｂは周波数出力端子、５は可変分周器、６は位相比較器、７は基準信号入力端子、８はループフィルタである。
【０００６】
ＶＣＯ１の差動出力は２分岐されて一方は可変分周器５に入力され他方は出力端子４ａ、４ｂに接続される。位相比較器６は基準信号と可変分周器５で分周された信号を入力し位相差信号をループフィルタ８に出力する。ループフィルタ８は入力された信号を平滑化しフィードバック信号としてＶＣＯ１の制御電圧端子に入力する。
【０００７】
図１０は前記ＶＣＯ１の回路構成を示したものである。
【０００８】
図１０で、１１は電源端子、１２は電源のノイズを除去するリップルフィルタ、１３はＶＣＯ１のタンク回路、１４はＶＣＯ１のオン／オフ動作を制御する電圧源、１５、１６はバッファ回路、２３ａ、２３ｂはＶＣＯ１の制御入力端子９の電圧に従って周波数を変化させるために用いたＭＯＳバリキャップ、２７ａ、２７ｂ、２８ａ、２８ｂは周波数帯域を切り替えるスイッチとして用いたＭＯＳバリキャップである。
【０００９】
出力端子４ａはキャパシタ１７ａの一方に接続され、他方にはキャパシタ１８ａとトランジスタ１９ａのベースと抵抗２０ａの一方が接続され、出力端子４ｂはキャパシタ１７ｂの一方に接続され、他方にはキャパシタ１８ｂとトランジスタ１９ｂのベースと抵抗２０ｂの一方が接続され、抵抗２０ａの他方は抵抗２０ｂの他方と接続されるとともに抵抗２１を介してＧＮＤに接地され、トランジスタ１９ａのコレクタはキャパシタ１８ｂとインダクタ２２ａの一方とキャパシタ２４ａの一方とＭＯＳバリキャップ２７ａ、２８ａのバックゲート側と接続され、トランジスタ１９ｂのコレクタはキャパシタ１８ａとインダクタ２２ｂの一方とキャパシタ２４ｂの一方とＭＯＳバリキャップ２７ｂ、２８ｂのバックゲート側と接続され、キャパシタ２４ａの他方はＭＯＳバリキャップ２３ａのゲート側と抵抗２５ａの一方と接続され、キャパシタ２４ｂの他方はＭＯＳバリキャップ２３ｂのゲート側と抵抗２５ｂの一方と接続され、抵抗２５ａの他方は抵抗２５ｂの他方と制御電圧入力端子９６に接続され、ＭＯＳバリキャップ２３ａのバックゲート側とＭＯＳバリキャップ２３ｂのバックゲート側との接続接点と、インダクタ２２ａの他方とインダクタ２２ｂの他方の接続接点が、リップルフィルタ１２の出力と接続され、ＭＯＳバリキャップ２７ａ、２７ｂのゲート側がバッファ回路１５の出力に接続され、ＭＯＳバリキャップ２８ａ、２８ｂのゲート側がバッファ回路１６の出力に接続されている。
【００１０】
ＭＯＳバリキャップ２７ａ、２７ｂと２８ａ、２８ｂはそれぞれゲート電極サイズにより容量値に重み付けをしており、周波数帯域切り替え信号の組み合わせにより異なった周波数帯域を選択できる。
【００１１】
図１１は、周波数シンセサイザの制御とＭＯＳバリキャップ２７ａ、２７ｂ、２８ａ、２８ｂのバックゲート端子電位と端子間電位差を示すタイミング図の一例である。
【００１２】
ここでは、周波数帯域（１，０）から動作停止状態を経て周波数帯域（０，１）に切り替える例を示している。
【００１３】
図１１で、周波数帯域切り替え信号３１、３２は、それぞれ周波数帯域切り替え制御端子２、３に入力される制御信号、ＶＣＯ制御信号３３はＶＣＯ１のオン／オフを制御するバイアス電圧、ＰＬＬ動作３４はＰＬＬ回路が閉ループとして動作するタイミング、バックゲート端子電位３５はＭＯＳバリキャップ２７ａ、２７ｂ、２８ａ、２８ｂのバックゲート端子の電位、バックゲート電位３６はＭＯＳバリキャップ２７ａ、２７ｂのゲートを基準としたバックゲートまでの電位差、バックゲート電位３７はＭＯＳバリキャップ２８ａ、２８ｂのゲートを基準としたバックゲートまでの電位差である。
【００１４】
周波数帯域切り替え信号はＶＣＯ１のＯＮ／ＯＦＦ制御に伴って切り替え、ＶＣＯが非動作時にはＬに落とす。周波数シンセサイザを非動作状態から動作状態に復帰させるには、まずＶＣＯ１を動作状態にして安定させてからＰＬＬを閉ループとして動作開始させる。
【００１５】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、非特許文献１が知られている。
【非特許文献１】電子情報通信学会論文誌  ２００２／６  Ｖｏｌ．Ｊ８５−Ｃ  Ｎｏ．６
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このような回路構成では電圧や温度の変化に対する周波数安定性が悪くなる。
【００１７】
以下、図面を用いて説明する。
【００１８】
図４はＰチャネル型のＭＯＳバリキャップの構造を示したものである。
【００１９】
図４で、５１はＰ型半導体基板、５２はｎ型層、５３はｎ型層とゲート電極の絶縁層、５４はゲート電極、５５はゲート端子、５６はバックゲート電極、５７はバックゲート端子である。
【００２０】
Ｐチャネル型ＭＯＳバリキャップは、ゲート電極５４と絶縁層５３をはさんで接するｎ型層５２との間の容量と、ゲート、バックゲート間の電位差によって生じる空乏層による容量の直列接続となっており、空乏層の層厚で容量を可変する。
【００２１】
図１２は図４に示すＰチャネル型ＭＯＳバリキャップの電圧対容量変化を示したものであり、横軸はゲートを基準としたバックゲートの電位、縦軸はＭＯＳバリキャップの容量値である。
【００２２】
従来の構成は図１０の通り、ＭＯＳバリキャップ２７ａ、２８ａと２７ｂ、２８ｂのゲートはそれぞれインダクタ２２ａと２２ｂを介してリップルフィルタ１２に接続されている。このためＭＯＳバリキャップ２７ａ、２８ａと２７ｂ、２８ｂのゲートには電源電圧からリップルフィルタでの電圧降下分下がった電圧がかかる。
【００２３】
上記のようなゲート電位がかかったとき、図１１に示すように、帯域切り替え信号がＨの場合には電位変化に対する容量変化は非常に小さく安定するが、帯域切り替え信号がＬの場合には電圧に対する容量の感度が非常に高くなってしまう。つまり、従来のＶＣＯでは信号Ｌを含んだ制御を受ける周波数帯域では電圧変化に弱くなってしまう。
【００２４】
このため、制御信号Ｌが含まれる設定の周波数帯域ではリップルフィルタ１２で除去できない低周波ノイズや、温度特性によるリップルフィルタの出力電圧変動によりＶＣＯの周波数が変化してしまう。
【００２５】
以上のような電圧に対する周波数変動に起因した、電源の低周波ノイズによる周波数変動が周波数シンセサイザのＣ／Ｎを劣化させるという課題と、ＶＣＯ周波数の温度変動によってマージンを大きくとる必要があるという課題があった。
【課題を解決するための手段】
【００２６】
上記の課題を解決するために本発明の周波数シンセサイザは、構成要素の電圧制御発振器がインダクタと交流的に並列接続された少なくとも２つの可変容量を持ち、前記第１の可変容量を連続的な入力電圧により周波数を変化させるために用い、前記第２の可変容量は少なくとも１つのＭＯＳ型バリキャップであって、ゲート端子に固定電圧を入力することで周波数帯域を切り替え、電圧制御発振器が非動作状態でゲート電位をバックゲート電位よりも高くする制御を行うことを特徴とする。
【発明の効果】
【００２７】
以上のような構成とし制御を行うことで、従来の周波数シンセサイザからの大きな変更なしに、電源ノイズに強く、周波数の設計マージンを小さくすることができる。
【発明を実施するための最良の形態】
【００２８】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００２９】
（実施の形態１）
図１は本発明の請求項１にかかる周波数シンセサイザに用いるＶＣＯ１の回路構成を示したものである。
【００３０】
図１で、１１１は電源端子、１１２は電源のノイズを除去するリップルフィルタ、１１３はＶＣＯ１のタンク回路、１１４はＶＣＯ１のオン／オフ動作を制御する電圧源、１１５、１１６はバッファ回路、１２３ａ、１２３ｂはＶＣＯ１の制御入力端子１９の電圧に従って周波数を変化させるために用いたＭＯＳバリキャップ、１２７ａ、１２７ｂ、１２８ａ、１２８ｂは周波数帯域を切り替えるスイッチとして用いたＭＯＳバリキャップである。
【００３１】
出力端子１４ａはキャパシタ１１７ａの一方に接続され、他方にはキャパシタ１１８ａとトランジスタ１１９ａのベースと抵抗１２０ａの一方が接続され、出力端子１４ｂはキャパシタ１１７ｂの一方に接続され、他方にはキャパシタ１１８ｂとトランジスタ１１９ｂのベースと抵抗１２０ｂの一方が接続され、抵抗１２０ａの他方は抵抗１２０ｂの他方と接続されるとともに抵抗１２１を介してＧＮＤに接地され、トランジスタ１１９ａのコレクタはキャパシタ１１８ｂとインダクタ１２２ａの一方とキャパシタ１２４ａの一方とＭＯＳバリキャップ１２７ａ、１２８ａのバックゲート側と接続され、トランジスタ１１９ｂのコレクタはキャパシタ１１８ａとインダクタ１２２ｂの一方とキャパシタ１２４ｂの一方とＭＯＳバリキャップ１２７ｂ、１２８ｂのバックゲート側と接続され、キャパシタ１２４ａの他方はＭＯＳバリキャップ１２３ａのゲート側と抵抗１２５ａの一方と接続され、キャパシタ１２４ｂの他方はＭＯＳバリキャップ１２３ｂのゲート側と抵抗１２５ｂの一方と接続され、抵抗１２５ａの他方は抵抗１２５ｂの他方と制御電圧入力端子１９に接続され、ＭＯＳバリキャップ１２３ａのバックゲート側とＭＯＳバリキャップ１２３ｂのバックゲート側との接続接点と、インダクタ１２２ａの他方とインダクタ１２２ｂの他方の接続接点が、リップルフィルタ１１２の出力と接続され、ＭＯＳバリキャップ１２７ａ、１２７ｂのゲート側がバッファ回路１１５の出力に接続され、ＭＯＳバリキャップ１２８ａ、１２８ｂのゲート側がバッファ回路１１６の出力に接続されている。
【００３２】
ＭＯＳバリキャップ１２７ａ、１２７ｂと１２８ａ、１２８ｂはそれぞれゲート電極サイズにより容量値に重み付けをしており、周波数帯域切り替え信号の組み合わせにより異なった周波数帯域を選択できる。
【００３３】
図２は本発明の構成と制御を実施した場合の、Ｐチャネル型ＭＯＳバリキャップ電圧と帯域切り替え信号入力時の容量の関係を示したものである。
【００３４】
図２で示すように、ＶＣＯ１を図１の構成とすることで帯域切り替え信号がＨとＬの両方で電圧変化に対する容量の感度が小さくなるので電位変動に対する周波数安定性が高くなる。
【００３５】
図３は、図１に示す周波数シンセサイザの構成要素であるＶＣＯ１の制御タイミングとＭＯＳバリキャップ１２７ａ、１２７ｂ、１２８ａ、１２８ｂのバックゲート端子電位と端子間電位差の一例を示したものである。
【００３６】
図３で、周波数帯域切り替え信号１３１、１３２は、それぞれ周波数帯域切り替え制御端子２、３に入力される制御信号、ＶＣＯ制御信号１３３はＶＣＯ１のオン／オフを制御するバイアス電圧、ＰＬＬ動作１３４はＰＬＬ回路が閉ループとして動作するタイミング、バックゲート端子電位１３５はＭＯＳバリキャップ１２７ａ、１２７ｂ、１２８ａ、１２８ｂのバックゲート端子の電位、ゲート、バックゲート間電位差１３６はＭＯＳバリキャップ１２７ａ、１２７ｂのバックゲートを基準としたゲートまでの電位差、ゲート、バックゲート間電位差１３７はＭＯＳバリキャップ１２８ａ、１２８ｂのバックゲートを基準としたゲートまでの電位差である。
【００３７】
図３で示すようにＶＣＯ制御信号１３３がＧＮＤ電位に落ちてＶＣＯがＯＦＦ状態のときゲートに入力される帯域切り替え信号はＨの状態に保つようにする。
【００３８】
これはＭＯＳバリキャップのデバイス特性により周波数シンセサイザのロックアップが遅くなるのを防ぐためである。
【００３９】
ＭＯＳバリキャップのデバイス特性とロックアップの劣化について図面を用いて説明する。
【００４０】
Ｐチャネル型ＭＯＳバリキャップは、ゲートに対しバックゲートの電位が一定以上高くなると、ｎ型層のゲート界面にはキャリアが生成されチャネルができる。空乏層内や表面でのキャリアの生成は非常に小さく、ゲートに対してバックゲート電位を大きくする方向の変化に対しては、容量が安定するまでに非常に長い時間がかかる。（非特許文献１）では、類似した構造のＭＯＳキャパシタにおいて平衡に達するまでには２０００秒かかるとの記述もある。
【００４１】
上記のようなデバイス特性が周波数シンセサイザのロックアップに対して影響を与えるのは容量変化の時間微分である。つまり、単位時間の容量変化による周波数変動が、ＰＬＬの周波数引き込みと同じ水準である場合に大きな影響を受ける。これに対して、ロックアップタイムに比べ容量が十分早く変化する場合には、目的周波数範囲への収束に影響することはなく、またロックアップタイムに比べ十分ゆっくり変化する場合はＰＬＬの引き込みが勝り影響を受けない。
【００４２】
本発明のＶＣＯの構成に対して従来の制御方法では、ＶＣＯのＯＦＦからＯＮへの切り替え時にｎ型層にチャネルが生成される電位状態間の変化が存在する。この状態での容量変化による周波数変動はＰＬＬの周波数引き込みと同じ水準となるのでロックアップに大きな影響を与えてしまう。これに対し本発明の制御では、図３に示すようにゲート、バックゲート間の電位差が０Ｖからの変化となるため、チャネルが発生する電位への変化が存在しても問題とならない。これは、空乏層生成までは十分早く変化し、チャネル生成は十分遅く変化するので周波数引き込みと同じ水準とならないからである。
【００４３】
よって本発明のＶＣＯの構成と制御は組み合わせて実施する必要がある。
【００４４】
（実施の形態２）
図５は、請求項２にかかる周波数シンセサイザの制御タイミングとＭＯＳバリキャップ１２７ａ、１２７ｂ、１２８ａ、１２８ｂのバックゲート端子電位と端子間電位差の一例を示したものである。
【００４５】
図５で、周波数帯域切り替え信号２３１、２３２は、それぞれ周波数帯域切り替え制御端子２、３に入力される制御信号、ＶＣＯ制御信号２３３はＶＣＯ１のオン／オフを制御するバイアス電圧、ＰＬＬ動作２３４はＰＬＬ回路が閉ループとして動作するタイミング、バックゲート端子電位２３５はＭＯＳバリキャップ１２７ａ、１２７ｂ、１２８ａ、１２８ｂのバックゲート端子の電位、ゲート、バックゲート間電位差２３６はＭＯＳバリキャップ１２７ａ、１２７ｂのバックゲートを基準としたゲートまでの電位差、ゲート、バックゲート間電位差２３７はＭＯＳバリキャップ１２８ａ、１２８ｂのバックゲートを基準としたゲートまでの電位差である。
【００４６】
図５で示すように、ＶＣＯの起動後からＰＬＬの引き込み開始前まで、一時的に制御信号をＨとすることで、ロックアップに影響するチャネル生成領域内での電位変化を回避することができる。制御信号をＨとする周波数帯域初期化の時間はキャリアの移動時間に比べて十分大きくなる程度取ればよく、実動作で５マイクロ秒を確認している。
【００４７】
（実施の形態３）
図６は、請求項３にかかる周波数シンセサイザの制御タイミングとＭＯＳバリキャップ１２７ａ、１２７ｂ、１２８ａ、１２８ｂのバックゲート端子電位と端子間電位差の一例を示したものである。
【００４８】
図６で、周波数帯域切り替え信号３３１、３３２は、それぞれ周波数帯域切り替え制御端子２、３に入力される制御信号、ＶＣＯ制御信号３３３はＶＣＯ１のオン／オフを制御するバイアス電圧、ＰＬＬ動作３３４はＰＬＬ回路が閉ループとして動作するタイミング、バックゲート端子電位３３５はＭＯＳバリキャップ１２７ａ、１２７ｂ、１２８ａ、１２８ｂのバックゲート端子の電位、ゲート、バックゲート間電位差３３６はＭＯＳバリキャップ１２７ａ、１２７ｂのバックゲートを基準としたゲートまでの電位差、ゲート、バックゲート間電位差３３７はＭＯＳバリキャップ１２８ａ、１２８ｂのバックゲートを基準としたゲートまでの電位差である。
【００４９】
図６で示すように、ＶＣＯの起動前、一時的に制御信号をＨとすることで、ロックアップに影響するチャネル生成領域内での電位変化を回避することができる。制御信号をＨとする周波数帯域初期化の時間はキャリアの移動時間に比べて十分大きくなる程度取ればよい。
【００５０】
（実施の形態４）
図７は、請求項３にかかる周波数シンセサイザの構成を示したものである。
【００５１】
図７で、４０１、５０１はＶＣＯ、４０２と４０３、５０２と５０３はそれぞれＶＣＯ４０１、５０１の周波数帯域切り替え信号入力端子、４０５は２つの信号を入力できる可変分周器である。
【００５２】
ループフィルタ８の出力はＶＣＯ４０１、５０１の制御電圧入力端子に接続され、ＶＣＯ４０１の出力は２分岐され一方は出力端子４０４、他方は可変分周器の一方の入力端子に接続され、ＶＣＯ５０１の出力は２分岐され一方は出力端子５０４、他方は可変分周器のもう一方の入力端子に接続される。
【００５３】
図７のような構成にすることで、大きく離れた２つ以上の周波数帯域をもったローカル信号源として用いることができ、ノイズや温度変化に対して安定な周波数シンセサイザを実現することができる。
【００５４】
（実施の形態５）
図８は、請求項４にかかる無線装置の構成を示すものである。
【００５５】
図８で、６０１はアンテナ、６０２は切替えスイッチ、６０３は低雑音アンプ、６０４はフィルタ、６０５はパワーアンプ、６０６はフィルタ、６０７はＲＦ信号を処理する半導体装置、６０８は本発明の周波数シンセサイザである。
【００５６】
本発明の周波数シンセサイザを内蔵した半導体装置を用いることで、ノイズや温度変化に対して安定で、サイズの小さい無線装置を実現することができる。
【産業上の利用可能性】
【００５７】
本発明にかかる周波数シンセサイザの構成と制御は、ＭＯＳバリキャップのデバイス特性による影響を最小限に抑えるものであり、原理的にＬＣ共振回路を含みＭＯＳバリキャップによる共振周波数を変化させる回路に利用できる可能性がある。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１における電圧制御発振器の構成図
【図２】本発明の実施の形態１における制御を行った場合の電圧と容量値を示したＭＯＳバリキャップの特製図
【図３】本発明の実施の形態１における周波数シンセサイザの制御とＭＯＳバリキャップの電位を示したタイミング図
【図４】本発明の実施の形態１におけるPチャネル型のＭＯＳバリキャップの構造図
【図５】本発明の実施の形態２における周波数シンセサイザの制御とＭＯＳバリキャップの電位を示したタイミング図
【図６】本発明の実施の形態３における周波数シンセサイザの制御とＭＯＳバリキャップの電位を示したタイミング図
【図７】本発明の実施の形態４における周波数シンセサイザのブロック図
【図８】本発明の実施の形態５における無線装置のブロック図
【図９】周波数シンセサイザのブロック図
【図１０】従来の電圧制御発振器の回路図
【図１１】従来の周波数シンセサイザの制御とＭＯＳバリキャップの電位を示したタイミング図
【図１２】従来の周波数シンセサイザにおける制御を行った場合の電圧と容量値を示したＭＯＳバリキャップの特製図
【符号の説明】
【００５９】
１、４０１、５０１  電圧制御発振器
５  可変分周器
６  位相比較器
８  ループフィルタ
１２、１１２  リップルフィルタ
１３、１１３  タンク回路
１４、１１４  バイアス電源
１５、１６、１１５、１１６  バッファ回路
１７ａ、１７ｂ、１８ａ、１８ｂ、２４ａ、２４ｂ、１１７ａ、１１７ｂ、１１８ａ、１１８ｂ、１２４ａ、１２４ｂ  キャパシタ
１９ａ、１９ｂ、１１９ａ、１１９ｂ  トランジスタ
２０ａ、２０ｂ、２１、１２０ａ、１２０ｂ、１２１  抵抗
２３ａ、２３ｂ、２７ａ〜２８ｂ、１２３ａ、１２３ｂ、１２７ａ、１２７ｂ、１２８ａ、１２８ｂ  ＭＯＳバリキャップ
３１〜３４、１３１〜１３４、２３１〜２３４、３３１〜３３４  入力信号タイミング
３５〜３７、１３５〜１３７、２３５〜２３７、３３５〜３３７  電位状態
６０１  アンテナ
６０２  スイッチ
６０３  低雑音アンプ
６０４、６０６  フィルタ
６０５  パワーアンプ
６０７  無線部アナログ信号処理用半導体装置
６０８  周波数シンセサイザ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006101369.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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