(57)【要約】【課題】  より少ない素子数で簡単に構成することができるクランプ回路装置を提供する。【解決手段】  ＦＥＴ１，抵抗素子２，ＦＥＴ３の直列回路によって基準電圧Ｖ１，Ｖ２を設定し、それらの基準電圧とバンドギャップリファレンス回路６により生成した基準電圧Ｖ２とを加算回路４，減算回路９により夫々加算，減算してＦＥＴ７，１１のゲート電位Ｖ４，Ｖ５を設定し、電源にドレインを接続したＦＥＴ７のソースと、グランドにドレインを接続したＦＥＴ１１のソースとを、制御ＩＣ部８の入力端子に共通に接続してクランプ回路装置１２を構成する。そして、入力端子に正極性の過電圧が印加された場合には電圧を（Ｖ４＋Ｖｔｐ）にクランプし、負極性の過電圧が印加された場合には電圧を（Ｖ５−Ｖｔｎ）にクランプする。【選択図】  図１
2006101465.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧付近に設定される電源側基準電圧と、
グランドレベル付近に設定されるグランド側基準電圧と、
所定電圧に設定されるクランプ制御電圧と、
前記電源側基準電圧と前記クランプ制御電圧とを加算する加算回路と、
前記グランド側基準電圧より前記クランプ制御電圧を減算する減算回路と、
前記電源と保護対象端子との間に接続され、前記加算回路の出力電圧を基準とした導通しきい値を超える正極性の電圧が前記保護対象端子に印加された場合に導通してクランプ動作する電源側クランプ素子と、
グランドと保護対象端子との間に接続され、前記減算回路の出力電圧を基準とした導通しきい値を超える負極性の電圧が前記保護対象端子に印加された場合に導通してクランプ動作するグランド側クランプ素子とを備えることを特徴とするクランプ回路装置。
【請求項２】
前記電源側クランプ素子を、ゲートが前記加算回路の出力端子に接続されるＰチャネルＭＯＳＦＥＴで構成し、
前記グランド側クランプ素子を、ゲートが前記減算回路の出力端子に接続されるＮチャネルＭＯＳＦＥＴで構成することを特徴とする請求項１記載のクランプ回路装置。
【請求項３】
前記電源とグランドとの間に接続される、ＰチャネルＭＯＳＦＥＴ，抵抗素子，ＮチャネルＭＯＳＦＥＴの直列回路を備え、
前記ＰチャネルＭＯＳＦＥＴのドレイン及びゲートを、前記抵抗素子の一端に接続すると共に前記加算回路の入力端子に接続し、
前記ＮチャネルＭＯＳＦＥＴのドレイン及びゲートを、前記抵抗素子の他端に接続すると共に前記減算回路の入力端子に接続することで、前記電源側，グランド側基準電圧を設定することを特徴とする請求項２記載のクランプ回路装置。
【請求項４】
前記２つのＰチャネルＭＯＳＦＥＴのしきい値を等しく設定すると共に、
前記２つのＮチャネルＭＯＳＦＥＴのしきい値を等しく設定することを特徴とする請求項３記載のクランプ回路装置。
【請求項５】
前記クランプ制御電圧を、バンドギャップリファレンス回路によって生成することを特徴とする請求項１乃至４の何れかに記載のクランプ回路装置。
【請求項６】
前記加算回路及び前記減算回路は、ボルテージバッファ回路によって構成されると共に、
前記クランプ制御電圧は、前記ボルテージバッファ回路を構成しているオペアンプのオフセット電圧によって付与されることを特徴とする請求項１乃至４の何れかに記載のクランプ回路装置。
【請求項７】
前記電源側クランプ素子は、ソースが前記保護対象端子に、ゲート及びドレインが前記オペアンプの反転入力端子に夫々接続され、バックゲートが前記電源に接続されるＰチャネルＭＯＳＦＥＴで構成され、
前記グランド側クランプ素子は、ソースが前記保護対象端子に、ゲート及びドレインが前記オペアンプの反転入力端子に夫々接続され、バックゲートがグランドに接続されるＮチャネルＭＯＳＦＥＴで構成されていることを特徴とする請求項６記載のクランプ回路装置。
【請求項８】
前記電源側クランプ素子が導通した場合に流れる電流の一部を、グランド側にバイパスするための電源側バイパス回路と、
前記グランド側クランプ素子が導通した場合に流れる電流の一部を、電源側よりバイパスするためのグランド側バイパス回路とを備えたことを特徴とする請求項７記載のクランプ回路装置。
【請求項９】
前記電源側バイパス回路は、前記電源側クランプ素子を構成するＦＥＴのゲートとグランドとの間に接続されると共に、ゲートが前記加算回路を構成するオペアンプの出力端子に接続されるＮチャネルＭＯＳＦＥＴで構成され、
前記グランド側バイパス回路は、前記電源と前記グランド側クランプ素子を構成するＦＥＴのゲートとの間に接続され、ゲートが前記減算回路を構成するオペアンプの出力端子に接続されるＰチャネルＭＯＳＦＥＴで構成されていることを特徴とする請求項８記載のクランプ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の信号入力端子に入力される電圧をクランプするクランプ回路装置に関する。
【背景技術】
【０００２】
近年、大規模半導体集積回路装置（ＬＳＩ）については、その動作速度をより速めると共にチップ面積をより縮小化することを目的とした製造工程の微細化が進んでいる。例えばＭＯＳデバイスを用いてＬＳＩを構成する場合、製造工程の微細化に伴ってゲート酸化膜の膜厚が薄くなる。従って、十分な素子寿命を確保するためにゲート印加電圧を低電圧化すると必要と共に、素子の破壊を防止するため過大な電圧が印加されないように保護する必要が生じる。
【０００３】
前者に対しては、降圧回路を用いた電源電圧の低電圧化が有効であり、主としてＬＳＩの内部ロジック回路に用いられている。後者に対しては、外部信号入力端子と内部回路との間に設けられたバッファ回路またはインターフェース回路にクランプ回路を付加したり、ＬＳＩの外部にクランプ回路を付加することが有効である。
【０００４】
このようなクランプ回路に係る従来構成について、特許文献１に開示されているものがある。図４に示すように、低電位側をクランプするクランプ回路２１において、通常動作時に、Ｑ１２とＱ１４は線形領域でオンとなる。入力電圧検出回路２２は端子電圧ＶinをＱ１３でレベルシフトし直列抵抗回路２３で分圧して検出電圧Ｖa1を出力し、基準電圧生成回路２４は０ＶをＱ１５でレベルシフトし直列抵抗回路２５で分圧して基準電圧Ｖr1を出力する。コンパレータ２６はＶa1とＶr1とを比較し、Ｖa1がＶr1よりも低下するとＱ１１がオフからオンに反転するように構成されている。尚、高電位側をクランプするクランプ回路２７も対称に構成されている。
【０００５】
また、特許文献２には、図５に示すようなクランプ回路３１が開示されている。尚、図５は、特許文献２の例えば図１に示す回路の入力側部分のみを示したものである。電源Ｖddとグランドとの間には、２個のＰチャネルＭＯＳＦＥＴ３２及び３３と２個のＮチャネルＭＯＳＦＥＴ３４及び３５との直列回路が接続されている。そして、ＦＥＴ３３，３４の共通接続点がＩＣの外部入力端子３６となっている。また、電源Ｖddと外部入力端子３６との間、外部入力端子３６とグランドとの間には、夫々寄生ダイオード３７，３８が逆方向に接続されている。
【０００６】
ＦＥＴ３２のゲートは電源Ｖddに接続されており、ＦＥＴ３５のゲートはグランドに接続されている。尚、これらのＦＥＴ３２，３５は、外部入力端子３６を出力端子として使用する場合に駆動されるが、ここではクランプ動作のみを考慮するためこれらのゲート電位を固定化して示している。また、ＦＥＴ３３，３４のゲートには、中間電位Ｖ１，Ｖ２（例えば３Ｖ）が与えられている。そして、ＦＥＴ３２及び３３のバックゲートは電源Ｖddに接続されており、ＦＥＴ３４及び３５のバックゲートはグランドに接続されている。
【特許文献１】特開２００３−２５８５８１号公報
【特許文献２】特開２００２−４３９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されたクランプ回路によれば、集積回路装置の外付け部品が電流制限抵抗等を除き不要となるので、基板面積を縮小できると共にコストを低減できる。また、入力電圧検出回路２２と基準電圧生成回路２４は、抵抗回路２３，２５の構成を適宜設定することでクランプ開始電圧を所望の値に設定することができる。加えて、クランプ開始電圧が変動しにくいなどの利点を備えている。
【０００８】
この特許文献１に開示されているクランプ回路は、クランプ開始電圧を設定するためのオフセット電圧をソースフォロワ接続のトランジスタと抵抗の関係によって決定する構成である。しかしながら、斯様な構成では、「クランプ開始電圧が変動しにくい」と言えども、ソースフォロワトランジスタや抵抗の定数ばらつきに影響を受けることは避けられず、クランプ開始電圧を高精度に制御することには限界がある。
【０００９】
また、特許文献２に開示されているクランプ回路３１では、外部入力端子３６に正極性の過電圧が印加されると、その過電圧はダイオード３７の作用により６Ｖ程度にクランプされる。しかし、この場合、ＦＥＴ３３，３２が何れも導通するため、電源電圧Ｖｄｄが例えば５Ｖである場合は、その電圧レベルが６Ｖに浮いてしまうことになる。そして、外部入力端子３６に負極性の過電圧が印加された場合も、その過電圧はダイオード３８の作用により−１Ｖ程度にクランプされるが、ＦＥＴ３４，３５が何れも導通するため、グランド電位が−１Ｖに低下してしまう。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成でクランプ開始電圧を高精度に制御することが可能なクランプ回路装置を提供することにある。
また、本発明の目的は、クランプ動作時に電源電圧やグランド電位が変動してしまうことを防止できるクランプ回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載のクランプ回路装置によれば、電源電圧をＶｄｄ，電源側基準電圧をＶ１（＝Ｖｄｄ−Ｖｈ），クランプ制御電圧をＶ２，電源側クランプ素子の導通しきい値をＶｔｐとすると、電源側クランプ素子は、保護対象端子に電圧（Ｖ１＋Ｖ２＋Ｖｔｐ）を超える電圧が印加された場合に導通してクランプ動作する。また、上記電圧は、
（Ｖｄｄ−Ｖｈ＋Ｖ２＋Ｖｔｐ）であるから、（Ｖｔｐ−Ｖｈ）の差が小さければ、クランプ開始電圧は（Ｖｄｄ＋Ｖ２）付近に設定される。
【００１２】
また、グランド側基準電圧をＶ３（０＋Ｖｌ）、グランド側クランプ素子の導通しきい値をＶｔｍとすると、すると、グランド側クランプ素子は、保護対象端子に（Ｖ３−Ｖ２−Ｖｔｍ）を下回る負極性の電圧が印加された場合に導通してクランプ動作する。また、上記電圧は（Ｖｌ−Ｖ２−Ｖｔｍ）であるから、（Ｖｌ−Ｖｔｍ）の差が小さければ、クランプ開始電圧は（−Ｖ２）付近に設定される。即ち、正極性，負極性の何れの過電圧に対しても、クランプ開始電圧は略クランプ制御電圧Ｖ２によって設定される。従って、クランプ制御電圧Ｖ２を安定的に生成することで、クランプ開始電圧を従来よりも高い精度で設定することが可能となる。
【００１３】
請求項２記載のクランプ回路装置によれば、ＰチャネルＭＯＳＦＥＴは、ゲート−ソース間の電圧が閾値電圧Ｖｔｐを超えると導通する。従って、保護対象端子（この場合ソース側）にゲート電位（Ｖ１＋Ｖ２）を基準として閾値電圧Ｖｔｐを超える電圧が印加されればＰチャネルＭＯＳＦＥＴは導通して、保護対象端子の電圧を（Ｖ１＋Ｖ２＋Ｖｔｐ）にクランプする。また、ＮチャネルＭＯＳＦＥＴも、ソース−ゲート間の電圧が閾値電圧Ｖｔｎを超えると導通するので、保護対象端子（この場合ソース）にゲート電位（Ｖ３−Ｖ２）を基準として閾値電圧Ｖｔｎを下回る電圧が印加されればＮチャネルＭＯＳＦＥＴは導通し、保護対象端子の電圧を（Ｖ３−Ｖ２−Ｖｔｎ）にクランプする。従って、正極側，負極側のクランプ開始電圧を、基準電圧Ｖ１，Ｖ３に対して、閾値電圧Ｖｔｐ，Ｖｔｎ分だけ低下させることができる。
【００１４】
請求項３記載のクランプ回路装置によれば、電源側基準電圧は、電源電圧ＶｄｄよりＰチャネルＭＯＳＦＥＴのソース−ゲート間閾値電圧Ｖｔｐだけ下回る電位に設定される。一方、グランド側閾値電圧は、グランド電位よりＮチャネルＭＯＳＦＥＴのソース−ゲート間閾値電圧Ｖｔｎだけ上回る電圧に設定される。従って、夫々の基準電圧を、電源電圧Ｖｄｄ，グランド電位（０Ｖ）付近に設定することができる。
【００１５】
請求項４記載のクランプ回路装置によれば、請求項１におけるＶｈが（＝Ｖｔｐ）となるので、電源側のクランプ開始電圧を（Ｖｄｄ＋Ｖ２）に設定することができる。また、Ｖｌが（＝Ｖｔｎ）となるので、グランド側クランプ開始電圧を（−Ｖ２）に設定することができる。従って、正極側，負極側のクランプ開始電圧を、ＦＥＴの導通しきい値電圧に依存することなくクランプ制御電圧Ｖ２のみによって調整できる。
【００１６】
請求項５記載のクランプ回路装置によれば、クランプ制御電圧をバンドギャップリファレンス回路によって生成する。即ち、クランプ制御電圧は、電源電圧、グランド電位に対して過電圧を規制するための電圧であるから、比較的低いレベルで且つ安定した電位であることが望ましい。従って、バンドギャップリファレンス回路を用いて生成すれば、極めて安定性の良い適切なクランプ制御電圧を得ることができる。
【００１７】
請求項６記載のクランプ回路装置によれば、電源側におけるボルテージフォロワ回路の出力端子には、電源側基準電圧に、クランプ制御電圧としてオペアンプのオフセット電圧が加算されたものが出力される。また、グランド側におけるボルテージフォロワ回路の出力端子には、グランド側基準電圧にオペアンプのオフセット電圧を減じたものが出力される。従って、２つのボルテージフォロワ回路は夫々加算回路，減算回路として機能する。そして、オペアンプにより付与されるオフセット電圧によってクランプ制御電圧を適宜調整することができる。
【００１８】
請求項７記載のクランプ回路装置によれば、保護対象端子に正極性の過電圧が印加された場合は、電源側クランプ素子たるＰチャネルＦＥＴが導通し、電流はソースからドレインに流れる。そして、前記ドレインはオペアンプの反転入力端子に接続されているので、前記ＦＥＴが導通したことによって電源電圧レベルが上昇してしまうことは回避される。また、保護対象端子に負極性の過電圧が印加された場合は，グランド側クランプ素子たるＮチャネルＦＥＴが導通し、電流はドレインからソース側（保護対象端子側）に流れる。そして、前記ドレインはオペアンプの反転入力端子に接続されているので、前記ＦＥＴが導通したことによってグランド電位が下降してしまうことも回避できる。
【００１９】
請求項８記載のクランプ回路装置によれば、電源側，グランド側バイパス回路を設けることで、各クランプ素子が導通した場合に電源に電流が過剰に流れ込んだり、又はグランドから電流が過剰に流出した場合でも、電源電圧，グランド電位が大きく変動することを防止できる。
【００２０】
請求項９記載のクランプ回路装置によれば、保護対象端子に正極性の過電圧が印加された場合は、電源側クランプ素子が導通して電源側バイパス回路たるＮチャネルＦＥＴが導通するので、電流は、ＮチャネルＦＥＴを介してグランドに流れる。一方、保護対象端子に負極性の過電圧が印加された場合は，グランド側クランプ素子が導通してグランド側バイパス回路たるＰチャネルＦＥＴが導通するので、電流は、ＰチャネルＦＥＴを介して電源より供給される。従って、過電圧をクランプしたことにより、電源に大きな電流が流れこんだり、グランドより大きな電流が流出することを回避して、電源電圧，グランド電位の変動をより確実に抑制することができる。
【発明を実施するための最良の形態】
【００２１】
（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。図１は、クランプ回路装置の構成を示すものである。電源Ｖｄｄとグランドとの間には、ＰチャネルＭＯＳＦＥＴ１，抵抗素子２，ＮチャネルＭＯＳＦＥＴ３の直列回路が接続されている。ＦＥＴ１のゲートは、ドレインと共に抵抗素子２に接続されている。また、ＦＥＴ３のゲートも、ドレインと共に抵抗素子２に接続されている。
そして、ＦＥＴ１のゲート電位を電源側基準電圧Ｖ１とするが、ＦＥＴ１の閾値電圧をＶｔｐとすれば、基準電圧Ｖ１は（Ｖｄｄ−Ｖｔｐ）となる。また、ＦＥＴ３のゲート電位をグランド側基準電圧Ｖ３とするが、ＦＥＴ３の閾値電圧をＶｔｎとすれば、基準電圧Ｖ３はＶｔｎに等しくなる。
【００２２】
ＦＥＴ１のゲートは、加算回路４を構成する抵抗Ｒ１を介してオペアンプ５の非反転入力端子に接続されている。また、その非反転入力端子には、抵抗Ｒ２を介してバンドギャップリファレンス（ＢＧＲ）回路６の出力端子が接続されている。バンドギャップリファレンス回路６は、０．３Ｖの基準電圧Ｖ２を生成して出力するように構成されている。オペアンプ５の反転入力端子は、抵抗Ｒ３を介してグランドに接続されていると共に抵抗Ｒ４を介して出力端子に接続されている。オペアンプ５の出力端子は、ＰチャネルＭＯＳＦＥＴ（電源側クランプ素子）７のゲートに接続されている。ＦＥＴ７のドレインは電源Ｖｄｄに接続されており、ソースは、制御ＩＣ部８の入力端子（保護対象端子）に接続されている。従って、ＦＥＴ７のゲート電位Ｖ４は（Ｖ１＋Ｖ２）となっている。
【００２３】
ＦＥＴ３のゲートは、減算回路９を構成する抵抗Ｒ６を介してオペアンプ１０の非反転入力端子に接続されている。また、その非反転入力端子は、抵抗Ｒ８を介してグランドに接続されている。オペアンプ１０の反転入力端子は、抵抗Ｒ５を介してバンドギャップリファレンス回路６の出力端子に接続されていると共に抵抗Ｒ７を介して出力端子に接続されている。オペアンプ１０の出力端子は、ＮチャネルＭＯＳＦＥＴ（グランド側クランプ素子）１１のゲートに接続されている。ＦＥＴ１１のドレインはグランドに接続されており、ソースは制御ＩＣ部８の入力端子に接続されている。従って、ＦＥＴ１１のゲート電位Ｖ５は（Ｖ３−Ｖ２）となっている。
尚、ＦＥＴ７，１１は、閾値電圧が基準電圧設定用のＦＥＴ１，３と同一となるように設定されている。以上がクランプ回路装置１２を構成している。
【００２４】
次に、本実施例の作用について説明する。
＜入力端子に正極性の過電圧が印加された場合＞
ＦＥＴ７のゲート電位はＶ４であり、閾値電圧はＶｔｐであるから、ＦＥＴ７のソース、即ち、制御ＩＣ部８の入力端子にゲート電位Ｖ４を基準として閾値電圧Ｖｔｐを超える正極性の過電圧が印加されると、ＦＥＴ７がＯＮする。この時、入力端子の電位は（Ｖ４＋Ｖｔｐ）にクランプされる。また、Ｖ４＝Ｖ１＋Ｖ２，Ｖ１＝Ｖｄｄ−Ｖｔｐであるから、上記クランプ開始電圧は（Ｖｄｄ＋Ｖ２）となる。
【００２５】
＜入力端子に負極性の過電圧が印加された場合＞
ＦＥＴ１１のゲート電位はＶ５であり、閾値電圧はＶｔｎであるから、ＦＥＴ１１のソース、即ち、制御ＩＣ部８の入力端子にゲート電位Ｖ５を基準として閾値電圧Ｖｔｎを下回る負極性の過電圧が印加されると、ＦＥＴ１１がＯＮする。この時、入力端子の電位は（Ｖ５−Ｖｔｎ）にクランプされる。また、Ｖ５＝Ｖ３−Ｖ２，Ｖ３＝Ｖｔｎであるから、上記クランプ開始電圧は（−Ｖ２）となる。
【００２６】
以上のように構成した結果、正極側，負極側のクランプ開始電圧は、クランプ制御電圧Ｖ２のみによって設定される。即ち、ＦＥＴのしきい値電圧Ｖｔは、デバイスの製造プロセスのばらつきなどにより変化しやすいため、クランプ開始電圧をしきい値電圧Ｖｔに依存して設定することは好ましくない。そのため、本実施例では、基準電圧Ｖ１，Ｖ３の設定側とクランプ回路装置１２の出力段とにしきい値電圧Ｖｔが等しいＦＥＴを用いることで、しきい値電圧Ｖｔ分をキャンセルし、クランプ開始電圧をクランプ制御電圧Ｖ２のみで設定可能とするように構成したものである。
【００２７】
以上のように本実施例によれば、ＦＥＴ１，抵抗素子２，ＦＥＴ３の直列回路によって基準電圧Ｖ１，Ｖ２を設定し、それらの基準電圧とバンドギャップリファレンス回路６により生成した基準電圧Ｖ２とを加算回路４，減算回路９により夫々加算，減算してＦＥＴ７，１１のゲート電位Ｖ４，Ｖ５を設定した。そして、電源にドレインを接続したＦＥＴ７のソースと、グランドにドレインを接続したＦＥＴ１１のソースとを、制御ＩＣ部８の入力端子に共通に接続してクランプ回路装置１２を構成した。
そして、入力端子に正極性の過電圧が印加された場合には電圧を（Ｖ４＋Ｖｔｐ）にクランプし、負極性の過電圧が印加された場合には電圧を（Ｖ５−Ｖｔｎ）にクランプするようにした。従って、クランプ回路装置１２を、従来よりも少ない素子数で簡単に構成することができる。
【００２８】
また、ＦＥＴ１，３により、電源側基準電圧Ｖ１，グランド側基準電圧Ｖ３を設定したので、電圧Ｖ１を、電源電圧Ｖｄｄより閾値電圧Ｖｔｐだけ下回る電位に設定することができ、電圧Ｖ３を、グランド電位より閾値電圧Ｖｔｎだけ上回る電圧に設定することができる。
更に、ＦＥＴ７，１１の閾値電圧を、ＦＥＴ１，３の閾値電圧と等しくなるように設定したので、電源側クランプ開始電圧を（Ｖｄｄ＋Ｖ２）に設定することができ、グランド側クランプ開始電圧を（−Ｖ２）に設定することができる。即ち、正極性，負極性の何れの過電圧に対しても、クランプ開始電圧をクランプ制御電圧Ｖ２によって設定することができるので、クランプ制御電圧Ｖ２を安定的に生成することで、クランプ開始電圧を従来よりも高い精度で設定することが可能となる。そして、クランプ制御電圧Ｖ２をバンドギャップリファレンス回路６によって生成するので、比較的低いレベルで極めて安定性の良い適切な基準電圧を得ることができる。
【００２９】
（第２実施例）
図２は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、第１実施例の加算回路４，減算回路５に替えて、オペアンプで構成したボルテージバッファ回路１３（加算回路），１４（減算回路）が配置されている。また、出力段のＦＥＴ７，１１に替えて、PチャネルＭＯＳＦＥＴ（電源側クランプ素子）１５，ＮチャネルＭＯＳＦＥＴ（グランド側クランプ素子）１６が配置されている。
即ち、電源側のボルテージバッファ回路１３を構成するオペアンプの非反転入力端子は、ＦＥＴ１のドレイン及びゲートに接続されており、反転入力端子は、出力端子と共にＦＥＴ１５のドレイン及びゲートに接続されている。そして、ＦＥＴ１５のドレインは、電源には接続されておらず、バックゲートのみが電源に接続されている。
【００３０】
一方、グランド側のボルテージバッファ回路１４も上記と対称に接続されており、当該回路１４を構成するオペアンプの非反転入力端子は、ＦＥＴ３のドレイン及びゲートに接続されており、反転入力端子は、出力端子と共にＦＥＴ１６のドレイン及びゲートに接続されている。そして、ＦＥＴ１６のドレインは、グランドには接続されておらず、バックゲートのみがグランドに接続されており、ＦＥＴ１５，１６のソースは、制御ＩＣ部８の入力端子に共通に接続されている。
また、ボルテージバッファ回路１３，１４を構成するオペアンプは、夫々オフセット電圧Ｖofsを付与するように構成されており、そのオフセット電圧Ｖofsが、第１実施例におけるバンドギャップリファレンス回路６の基準電圧に替わり、クランプ制御電圧となっている。以上がクランプ回路装置１７を構成している。尚、説明の都合により、第１実施例の場合とＦＥＴ素子のシンボル表記が異なっている。
【００３１】
次に、第２実施例の作用について説明する。ボルテージバッファ回路１３，１４の入力端子には、第１実施例と同様の電源側，グランド側基準電圧Ｖ１，Ｖ３が印加される。そして、夫々のオペアンプがオフセット電圧Ｖofsを付与するので、ボルテージバッファ回路１３の出力端子には、電源側基準電圧Ｖ１にオフセット電圧Ｖofsを加算した電圧Ｖ４が出力される。一方、ボルテージバッファ回路１４の出力端子には、グランド側基準電圧Ｖ３にオフセット電圧Ｖofsを減算した電圧Ｖ５が出力される。
即ち、ボルテージバッファ回路１３，１４を構成するオペアンプがオフセット電圧Ｖofsを付与する構成とすることで、これらの回路１３，１４は、基準電圧Ｖ１，Ｖ３に対してオフセット電圧Ｖofsを夫々加算，減算する作用をなしている。
【００３２】
そして、制御ＩＣ部８の入力端子の電位が、ＦＥＴ１５のゲート電位である（Ｖ１＋Ｖofs）よりも、ＦＥＴ１５のしきい値電圧Ｖｔだけ高くなればＦＥＴ１５は導通する。従って、前記入力端子に印加される正極性の過電圧は、
（Ｖ１＋Ｖofs）＋Ｖｔ＝Ｖｄｄ＋Ｖofs
にクランプされるようになる。そして、この電圧クランプ作用によりＦＥＴ１５のドレイン側に流れた電流は、オペアンプの内部回路によって吸収されることになる。
また、制御ＩＣ部８の入力端子の電位が、ＦＥＴ１６のゲート電位である（Ｖ３−Ｖofs）よりも、ＦＥＴ１６のしきい値電圧Ｖｔだけ低くなればＦＥＴ１６は導通する。従って、前記入力端子に印加される負極性の過電圧は、
（Ｖ３−Ｖofs）−Ｖｔ＝Ｖｄｄ−Ｖofs
にクランプされるようになる。
【００３３】
以上のように第２実施例によれば、第１実施例における加算回路６，減算回路９に替えて、オフセット電圧Ｖofsを付与するように構成されるオペアンプを用いてボルテージバッファ回路１３，１４を構成したので、オフセット電圧Ｖofsによってクランプ制御電圧を適宜調整することができる。
また、第２実施例によれば、正極性の過電圧が印加された場合、その過電圧はＦＥＴ１５のゲート電位を基準としてクランプされると共に、ＦＥＴ１５のドレインは電源Ｖｄｄに直接接続されていないので、特許文献２に開示されている従来技術のようにＦＥＴ１５がオンした場合に電源電圧Ｖｄｄのレベルが浮いてしまうことを防止できる。そして、負極性の過電圧が印加された場合も、その過電圧はＦＥＴ１６のゲート電位を基準としてクランプされると共に、ＦＥＴ１６のドレインはグランドに直接接続されていないので、ＦＥＴ１６がオンした場合にグランド電位が下降してしまうことを防止できる。
【００３４】
（第３実施例）
図３は本発明の第３実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第３実施例は、第２実施例のクランプ回路装置１７に、電流バイパス用のＦＥＴ１８，１９を加えたものである。即ち、電源側のボルテージバッファ回路１３を構成しているオペアンプの出力端子は反転入力端子と切り離され、ＮチャネルＭＯＳＦＥＴ１８（電源側バイパス回路）のゲートに接続されている。そして、ＦＥＴ１８のドレインは、ＦＥＴ１５のゲートに接続され、ソースはグランドに接続されている。
一方、グランド側のボルテージバッファ回路１４を構成しているオペアンプの出力端子も反転入力端子と切り離され、ＰチャネルＭＯＳＦＥＴ１９（グランド側バイパス回路）のゲートに接続されている。そして、ＦＥＴ１９のドレインは、ＦＥＴ１６のゲートに接続され、ソースは電源に接続されている。以上がクランプ回路装置２０を構成している。
【００３５】
次に、第３実施例の作用について説明する。制御ＩＣ部８の入力端子に過電圧が印加された場合の電圧クランプ作用については、第２実施例のクランプ回路装置１７と同様である。正極性の過電圧が印加された場合には、前記入力端子よりＦＥＴ１５を介して大きな電流が流れる場合があり、第２実施例の構成では、オペアンプの内部回路を介して吸収し切れなくなることも想定される。そこで、第３実施例では、ＦＥＴ１８を配置したことで、過剰な電流がＦＥＴ１８を介してグランド側に流れるようにする。
また、負極性の過電圧が印加され、ＦＥＴ１６を介して制御ＩＣ部８の入力端子側に電流が流れようとする場合には、ＦＥＴ１９を介して電源側より電流が供給される。従って、電流を流しきれなくなることにより部分的に電位が上昇又は下降したり、回路動作が阻害されることを防止できる。
【００３６】
また、例えば第１実施例のクランプ回路装置１２では、電圧クランプ動作による電流はＦＥＴ７を介して電源に直接流れたり、ＦＥＴ１１を介して直接グランドから制御ＩＣ部８の入力端子に流れるが、制御ＩＣ部８の多数の入力端子に対して同時に過電圧が印加された場合には、電源に流入する、又はグランドより流出する電流量が大きくなり、それらの電位が一時的に上昇，下降することも想定される。これに対して、第３実施例のクランプ回路装置２０によれば、電源側に流れようとする電流をグランドに，グランドより流出しようとする電流を電源から供給するように夫々バイパスさせることで、電位の変動が防止される。
【００３７】
以上のように第３実施例によれば、第２実施例のクランプ回路装置１７に、電源側，グランド側バイパス回路としてＦＥＴ１８，１９を加えたので、電圧クランプ動作によりＦＥＴ１５，１６が導通した場合に、電源に電流が過剰に流れ込んだり、グランドより電流が過剰に流出した場合でも、それらの電位が変動することをより確実に防止できる。
【００３８】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第１実施例におけるＦＥＴ７，１１、また、第２，第３実施例におけるＦＥＴ１５，１６の閾値電圧は、必ずしもＦＥＴ１，３の閾値電圧と等しくなるように設定する必要はない。
電源側基準電圧，グランド側基準電圧は、ＦＥＴ１，３を用いて生成するものに限らず、前者は電源電圧Ｖｄｄを僅かに下回るように設定し、後者はグランド電位を僅かに上回るように設定すればどのような構成であっても良い。例えば、ツェナーダイオードを用いても良い。
クランプ制御電圧も、バンドギャップリファレンス回路６や、オペアンプのオフセット電圧を用いるものに限らない。尚、この電圧は、電源電圧，グランドレベルを上限，下限として、入力端子に印加される電位がその上限，下限を何Ｖ超えた場合にクランプ動作させるか、設計仕様に基づいて決定すれば良い。
【００３９】
第２実施例において、ＦＥＴ１５，１６のドレインをゲートと切り離して、第１実施例のＦＥＴ７，１１と同様に夫々電源，グランドに接続しても良い。
ＭＯＳＦＥＴの端子に関するソース，ドレインの定義付けは、見方によって異なる場合がある。上記実施例では、ＦＥＴがオンオフする場合の電位関係に基づいてソース，ドレインを決定している。
クランプ素子は、ＭＯＳＦＥＴに限ることなく、閾値を超える電圧が印加されると導通してクランプ動作する素子であれば良い。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施例であり、クランプ回路装置の電気的構成を示す図
【図２】本発明の第２実施例を示す図１相当図
【図３】本発明の第３実施例を示す図１相当図
【図４】従来技術を示す図１相当図（その１）
【図５】従来技術を示す図１相当図（その２）
【符号の説明】
【００４１】
図面中、１はＰチャネルＭＯＳＦＥＴ、２は抵抗素子、３はＮチャネルＭＯＳＦＥＴ、４は加算回路、６はバンドギャップリファレンス回路、７はＰチャネルＭＯＳＦＥＴ（電源側クランプ素子）、９は減算回路、１１はＮチャネルＭＯＳＦＥＴ（グランド側クランプ素子）、１２はクランプ回路装置、１３はボルテージバッファ回路（加算回路）、１４はボルテージバッファ回路（減算回路）、１５はＰチャネルＭＯＳＦＥＴ（電源側クランプ素子）、１６はＮチャネルＭＯＳＦＥＴ（グランド側クランプ素子）、１７はクランプ回路装置、１８はＮチャネルＭＯＳＦＥＴ（電源側バイパス回路）、１９はＰチャネルＭＯＳＦＥＴ（グランド側バイパス回路）、２０はクランプ回路装置を示す。
【図１】
2006101465.tif 000003
【図２】
2006101465.tif 000004
【図３】
2006101465.tif 000005
【図４】
2006101465.tif 000006
【図５】
2006101465.tif 000007