(57)【要約】  【課題】ＳｉＣ半導体基板を用いた高耐圧の半導体装置およびその製造方法を提供する。  【解決手段】ＳｉＣ半導体基板５上には、電界効果トランジスタとして機能する活性領域１が形成されている。この活性領域１の周縁部には、ソース電極１４と同電位に固定された内側リング１６が形成されている。この内側リング１６から間隔を開けて、電気的に浮遊状態のフローティングリング２が形成されている。さらに、ＳｉＣ半導体基板５の周縁部には、当該基板５と同電位に固定された外側リング３が設けられている。【選択図】        図２
2006344802.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ半導体基板と、
このＳｉＣ半導体基板上に形成され、電界効果トランジスタとして機能する活性領域と、
前記ＳｉＣ半導体基板上において前記活性領域を取り囲むリング状の領域に前記第１導電型とは異なる第２導電型の不純物を導入して形成され、電気的に浮遊状態のフローティングリングと、
前記ＳｉＣ半導体基板上において前記フローティングリングから所定の間隔を開けて当該フローティングリングを取り囲むリング状の領域に前記第１導電型の不純物を導入して形成された外側リングとを含むことを特徴とする半導体装置。
【請求項２】
前記ＳｉＣ半導体基板上において、前記活性領域の周縁部のリング状の領域に前記第２の導電型の不純物を導入して形成された内側リングをさらに含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記内側リングを前記電界効果トランジスタのソースと同電位とする配線部材をさらに含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
第１導電型のＳｉＣ半導体基板上に、電界効果トランジスタとして機能する活性領域を形成する工程と、
前記ＳｉＣ半導体基板上において前記活性領域を取り囲むリング状の領域に前記第１導電型とは異なる第２導電型の不純物を導入することにより、電気的に浮遊状態のフローティングリングを形成する工程と、
前記ＳｉＣ半導体基板上において前記フローティングリングから所定の間隔を開けて当該フローティングリングを取り囲むリング状の領域に、前記第１導電型の不純物を導入して、外側リングを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記活性領域を形成する工程は、前記第２導電型のウェルを形成する工程を含み、
前記フローティングリングを形成する工程は、前記ウェルを形成する工程と同時に行われることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳｉＣ（炭化シリコン）半導体基板を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
家庭用民生機器や電気自動車（たとえばハイブリッド車）の電源（とくにインバータを用いたもの）には、従来から、Ｓｉ（シリコン）半導体基板を用いたパワーＭＯＳＦＥＴが用いられてきた。パワーエレクトロニクスの分野では、電力変換時におけるデバイスでの損失が問題となっており、低損失化が課題となっているが、Ｓｉ材料を用いたパワーＭＯＳＦＥＴでは技術的な限界に近づきつつあると言われており、さらなる高効率化の実現は困難な状況に立ち至っている。
【０００３】
そこで、ＳｉＣ半導体のパワーデバイスへの応用についての研究が進められている。ＳｉＣは、バンドギャップがＳｉの３倍、絶縁破壊電界がＳｉの１０倍などといった、優れた物性を持つ化合物であり、パワーデバイスに応用すれば、Ｓｉ系パワーデバイスよりも低損失なデバイスを実現できる。
【特許文献１】特開２０００−２２１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ＳｉＣ半導体基板を用いたパワーＭＯＳＦＥＴでは、活性領域の周囲における電界集中に起因するブレークダウンのために、安定な高耐圧素子の実現が困難であるという問題がある。
そこで、この発明の目的は、ＳｉＣ半導体基板を用いた高耐圧の半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上記の目的を達成するための請求項１記載の発明は、第１導電型のＳｉＣ半導体基板（５）と、このＳｉＣ半導体基板上に形成され、電界効果トランジスタとして機能する活性領域（１）と、前記ＳｉＣ半導体基板上において前記活性領域を取り囲むリング状の領域に前記第１導電型とは異なる第２導電型の不純物を導入して形成され、電気的に浮遊状態のフローティングリング（２）と、前記ＳｉＣ半導体基板上において前記フローティングリングから所定の間隔を開けて当該フローティングリングを取り囲むリング状の領域に前記第１導電型の不純物を導入して形成された外側リング（３）とを含むことを特徴とする半導体装置である。なお、括弧内の英数字は後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
【０００６】
この構成では、ＳｉＣ半導体基板は電界効果トランジスタのドレインとして機能し、外側リングはＳｉＣ半導体基板と同電位に固定されて、活性領域の周囲における電界の安定化に寄与する。そして、この発明では、活性領域と外側リングとの間に設けられたフローティングリングの働きによって、活性領域から広がる空乏層を外側リング側へと広げることができる。これによって、活性領域の周囲での空乏層の曲がりを緩和することができるので、活性領域と外側リングとの間での電界の集中を緩和できる。その結果、安定した高耐圧を得ることができる。達成可能な耐圧は、たとえば、６００〜２０００Ｖである。
【０００７】
また、活性領域と外側リングとの間にフローティングリングが設けられているため、活性領域と外側リングとの間の距離を短くしても、安定した高耐圧が得られる。これにより、半導体装置の小型化を図ることができるという利点もある。たとえば、活性領域と外側リングとの間隔は、たとえば、３０μｍ以上１５０μｍ以下とすることができる。
前記フローティングリングと外側リングとは、全周にわたって、いたるところで間隔がほぼ一定であるように形成されていることが好ましい。
【０００８】
また、前記フローティングリングは、間隔をあけて配置された複数本の多重リングからなっていてもよい。
請求項２記載の発明は、前記ＳｉＣ半導体基板上において、前記活性領域の周縁部のリング状の領域に前記第２の導電型の不純物を導入して形成された内側リング（１６）をさらに含むことを特徴とする請求項１記載の半導体装置である。この構成によれば、活性領域の周囲における空乏層の曲がりをより一層緩和できるので、さらに安定した高耐圧化が可能となる。
【０００９】
前記内側リングとフローティングリングとは、全周にわたっていたるところでほぼ等しい間隔に形成されていることが好ましい。さらに、前記内側リングと外側リングとは、全周にわたっていたるところでほぼ等間隔に形成されていることが好ましい。
前記内側リングは、電気的に浮遊状態（フローティング）とされていてもよいが、請求項３に記載されているように、前記内側リングを前記電界効果トランジスタのソースと同電位とする配線部材（１４）をさらに含むことが好ましい。これにより、活性部材の周囲の電界をより一層安定化することができるので、より安定した高耐圧化が可能となる。
【００１０】
前記配線部材は、前記電界効果トランジスタに接続されたソース電極と一体化されていてもよい。
請求項４記載の発明は、第１導電型のＳｉＣ半導体基板（５）上に、電界効果トランジスタとして機能する活性領域（１）を形成する工程と、前記ＳｉＣ半導体基板上において前記活性領域を取り囲むリング状の領域に前記第１導電型とは異なる第２導電型の不純物を導入することにより、電気的に浮遊状態のフローティングリング（２）を形成する工程と、前記ＳｉＣ半導体基板上において前記フローティングリングから所定の間隔を開けて当該フローティングリングを取り囲むリング状の領域に、前記第１導電型の不純物を導入することにより、外側リング（３）を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１１】
この方法により、請求項１の構成の半導体装置を製造することができる。
請求項５記載の発明は、前記活性領域を形成する工程は、前記第２導電型のウェル（６）を形成する工程を含み、前記フローティングリングを形成する工程は、前記ウェルを形成する工程と同時に行われることを特徴とする請求項４記載の半導体装置の製造方法である。
【００１２】
この方法では、ウェルの形成と同時にフローティングリングを形成できるので、工程数を増やすことなく、安定した高耐圧化を実現した半導体装置を製造できる。
【発明を実施するための最良の形態】
【００１３】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の拡大平面図である。この半導体装置は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）であり、たとえば、図１の紙面における上下方向の長さは１mm程度である。このパワーＭＯＳＦＥＴは、ＳｉＣ半導体基板上の中央部に配置され、電界効果トランジスタとして機能する活性領域１を備えている。この活性領域１を取り囲むように、この活性領域１から間隔を開けてフローティングリング２が形成されており、さらにこのフローティングリング２を取り囲むように外側リング３が形成されている。活性領域１とフローティングリング２との間隔は、全周にわたっていたるところでほぼ一定である。また、フローティングリング２と外側リング３との間隔も、全周にわたっていたるところでほぼ一定である。
【００１４】
図２は、図１に示す切断面線II−IIにおける拡大断面図である。このパワーＭＯＳＦＥＴは、いわゆるＤＭＯＳ（Double-Diffusion Metal-Oxide-Semiconductor）構造を有している。ただし、ＳｉＣプロセスでは、二重拡散技術を応用することはできず、二重イオン注入（Double-Implantation）によってＤＭＯＳ構造のデバイスが作製される。
ＳｉＣ半導体基板５は、この実施形態では、Ｎ型であり、電界効果トランジスタのドレイン領域として機能する。このＳｉＣ半導体基板５の表面側には、複数のＰ型ウェル６が格子配列されて多数形成されていて、活性領域１を形成している。また、ＳｉＣ半導体基板５の裏面には、たとえば、ニッケル金属膜からなるドレイン電極４が形成されている。
【００１５】
個々のＰ型ウェル６内には、Ｎ+型ソース領域７と、このＮ+型ソース領域７に取り囲まれたＰ+型領域８とが形成されている。そして、隣接するＰ型ウェル６に跨るようにゲート電極９が形成されており、このゲート電極９とＳｉＣ半導体基板５との間にゲート絶縁膜１０が介在されている。ゲート電極９は、Ｎ+型ソース領域７とドレイン領域としてのＳｉＣ半導体基板５（Ｐ型ウェル６の間の領域）との間に跨っていて、Ｐ型ウェル６の表面における反転層（チャネル）の形成を制御する。
【００１６】
さらに、ゲート電極９を覆うように、たとえば酸化シリコンからなる層間膜（絶縁膜）１１が形成されている。この層間膜１１は、さらに活性領域１から外側リング３に至る領域をも覆っている。層間膜１１には、Ｐ型ウェル６の中央領域にコンタクト孔１２が形成されている。このコンタクト孔１２は、Ｐ+型領域８およびその周囲のＮ+型ソース領域７の一部を露出させることができる領域に形成されている。コンタクト孔１２内には、たとえば、ニッケルからなるコンタクトメタル層１３が形成されている。このコンタクトメタル層１３に接触するように、基板上の大部分を覆うソース電極１４（たとえばアルミニウムからなるもの）が形成されている。したがって、Ｎ+型ソース領域７は、ソース電極１４と同電位となる。また、Ｐ型ウェル６は、Ｐ+型領域８を介してソース電極１４に接続されるので、このソース電極１４と同電位となる。
【００１７】
一方、活性領域１の周縁部には、Ｐ型不純物を導入して形成された内側リング１６が形成されている。この内側リング１６は、活性領域１の全周に渡って形成されている。内側リング１６の内方の領域には、Ｐ+型領域１７が形成されている。そして、層間膜１１には、Ｐ+型領域１７に対応するコンタクト孔１８が形成されており、このコンタクト孔１８内には、コンタクトメタル層１９が配置されている。このコンタクトメタル層１９には、ソース電極１４が接している。これにより、内側リング１６は、ソース電位（たとえば０Ｖ）に固定されることになる。
【００１８】
活性領域１の周囲におけるＳｉＣ半導体基板５の表面には、内側リング１６から一定距離Ｄ１を開けた領域にＰ型不純物を導入して形成されたフローティングリング２が形成されている。このフローティングリング２は、ＳｉＣ半導体基板５の表面を覆う前記層間膜１１によって覆われており、電気的に浮遊状態に保持されるようになっている。内側リング１６とフローティングリング２との間の距離Ｄ１は、全周に渡っていたるところでほぼ一定に保持されている。距離Ｄ１は、たとえば、１０μｍ程度である。
【００１９】
さらに、内側リング１６よりも外方には、一定距離Ｄ２をあけて、ＳｉＣ半導体基板５の周縁部（エッジ部）に、外側リング３が形成されている。この外側リング３は、ＳｉＣ半導体基板５にＮ型不純物を高濃度に導入して形成されたＮ+型領域である。したがって、外側リング３は、ドレイン領域としてのＳｉＣ半導体基板５と同電位（たとえば、１０００Ｖ）に固定されることになる。距離Ｄ２は、全周に渡ってほぼ一定に保持されている。この距離Ｄ２は、この実施形態では、前述の距離Ｄ１よりも長く、たとえば、５０μｍ程度である。また、内側リング１６と外側リング３との間の距離Ｄもまた、全周に渡ってほぼ一定に保持されている。この距離Ｄは、たとえば、３０〜１５０μｍ程度である。
【００２０】
外側リング３上には、その一部を露出させるコンタクト孔２３が層間膜１１に形成されている。このコンタクト孔２３内にはコンタクトメタル層２４が配置されている。さらに、ＳｉＣ半導体基板５の周縁部には、コンタクトメタル層２４に接する配線部材２５が全周に渡って形成されている。したがって、この配線部材２５の電位は、ＳｉＣ半導体基板５と同電位に固定されることになる。
【００２１】
このような構成によれば、内側リング１６をソースと同電位に固定し、外側リング３をドレインと同電位に固定することで、活性領域１の周囲領域における電界分布を均一化および安定化することができる。さらに、Ｐ型ウェル６から広がる空乏層３０は、フローティングリング２を超えて外側リング３に向かって延び、急激な曲がりを生じない。これにより、電界の集中をさらに効果的に緩和することができる。もしも、フローティングリング２が設けられていなければ、Ｐ型ウェル６から広がる空乏層は、参照符号３０Ａで示すように、活性領域１の近傍で急激な曲がりを生じ、これに伴う電界集中が避けられない。フローティングリング２を設けた本実施形態の構成では、このような電界集中を効果的に緩和することができる。
【００２２】
こうして、この実施形態の構成によれば、活性領域１の周囲における電界集中を効果的に緩和でき、その結果、安定した高耐圧のパワーＭＯＳＦＥＴを実現することができる。
図３は、前述のパワーＭＯＳＦＥＴの製造工程を説明するためのフローチャートである。まず、Ｐ型不純物イオン（たとえば、アルミニウムイオン）が、たとえば室温雰囲気中で、ＳｉＣ半導体基板５に選択的に注入され、Ｐ型ウェル６、内側リング１６およびフローティングリング２が同時に形成される（ステップＳ１）。
【００２３】
さらに、室温雰囲気中において、Ｐ型ウェル６および内側リング１６の内方の領域にＰ型不純物イオン（たとえばアルミニウムイオン）が選択的に注入されることにより、Ｐ+型領域８，１７が同時に形成される（ステップＳ２）。
そして、たとえば、４００℃の雰囲気中における選択的なＮ型不純物イオン（たとえばリンイオン）の注入によって、Ｎ+型ソース領域７および外側リング３が同時に形成される（ステップＳ３）。
【００２４】
その後、注入された不純物イオンを活性化するためのアニール（熱処理）が行われる（ステップＳ４）。このアニールは、たとえば、アルゴンガス雰囲気中における、１７２５℃、数分の熱処理である。
次いで、ゲート絶縁膜１０が、たとえば、熱酸化法によって形成される（ステップＳ５）。ゲート絶縁膜１０の膜厚は、たとえば、数百Å程度である。
【００２５】
さらに、たとえば、ポリシリコン膜その他の導電膜によって、ゲート絶縁膜１０上にゲート電極９のパターンが形成される（ステップＳ６）。
次いで、Ｎ+型ソース領域７およびＰ+型領域８に接合されるコンタクトメタル層１３，１９，２４（たとえば、ニッケル金属膜からなるもの）が形成される（ステップＳ７）。これらのコンタクトメタル層１３，１９，２４は、たとえば、膜厚６００Åのニッケル金属膜をスパッタ法によって形成した後に、これをリフトオフによりパターニングすることによって同時に形成できる。
【００２６】
次に、ＳｉＣ半導体基板５の裏面に、ドレイン電極４としてのニッケル金属膜を、たとえばスパッタ法によって形成する（ステップＳ８）。
つづいて、合金化処理（メタルアロイ）が行われる（ステップＳ９）。この合金化処理は、たとえば、１０００℃、２分のラピッドサーマルアニール（ＲＴＡ）によって行われる。このような合金化処理によって、コンタクトメタル層１３，１９，２４およびドレイン電極４の接合界面が合金化し、オーミック接合を形成できる。
【００２７】
次に、たとえば、膜厚８０００Å程度の酸化シリコン膜からなる層間膜１１が全面に形成され（ステップＳ１０）、ドライエッチングその他のエッチング法によって、コンタクト孔１２，１８，２３が形成される（ステップＳ１１）。
そして、たとえばアルニミウム金属膜からなるソース電極１４が形成されることにより（ステップＳ１２）、図１および図２に示す構造のパワーＭＯＳＦＥＴが得られる。
【００２８】
この製造方法では、Ｐ型ウェル６の形成のためのイオン注入工程において、フローティングリング２を同時に形成できる。また、Ｎ+型ソース領域７の形成のためのイオン注入工程において、外側リング３を同時に形成できる。したがって、工程数を増やすことなく、安定な高耐圧構造を形成することができる。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することも可能である。たとえば、前述の実施形態では、内側リング１６の電位をソース電極１４と同電位に固定するようにしているが、この内側リング１６を、電気的に浮遊状態のリング（フローティングリング）としてもよい。この場合にも、Ｐ型ウェル６から広がる空乏層３０を外側リング３に向かって長く延びた形状とすることができ、空乏層の曲がりに起因する電界集中を緩和できる。
【００２９】
さらに、前述の実施形態では、活性領域１と外側リング３との間に１つのフローティングリング２を配置しているが、２つ以上のフローティングリングを間隔を開けて複数個配置して、フローティングリングの多重構造を形成してもよい。これにより、空乏層３０をより効果的に外側リング３に向かって延ばすことができるので、電界の集中をより一層緩和することができる。
【００３０】
さらに、前述の実施形態では、Ｎ型のＳｉＣ半導体基板５を用いてＮチャンネル型のＭＯＳＦＥＴを形成した例について説明したが、この発明は、Ｐ型のＳｉＣ半導体基板を用いたＰチャンネル型のＭＯＳＦＥＴにも適用することができる。この場合には、図２の構成における各部の導電型を反対にすればよい。
さらに、前述の実施形態では、この発明をパワーＭＯＳＦＥＴに適用した例について説明したが、この発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＪＦＥＴ(Junction Field Effect Transistor)その他の構造のＳｉＣ ＦＥＴデバイスにも同様に適用することができる。
【００３１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３２】
【図１】この発明の一実施形態に係る半導体装置であるパワーＭＯＳＦＥＴの拡大平面図である。
【図２】図１に示す切断面線II−IIにおける拡大断面図である。
【図３】前記パワーＭＯＳＦＥＴの製造工程を説明するためのフローチャートである。
【符号の説明】
【００３３】
１    活性領域
２    フローティングリング
３    外側リング
４    ドレイン電極
５    ＳｉＣ半導体基板
６    Ｐ型ウェル
７    Ｎ+型ソース領域
８    Ｐ+型領域
９    ゲート電極
１０    ゲート絶縁膜
１１    層間膜
１２    コンタクト孔
１３    コンタクトメタル層
１４    ソース電極
１６    内側リング
１７    Ｐ+型領域
１８    コンタクト孔
１９    コンタクトメタル層
２３    コンタクト孔
２４    コンタクトメタル層
２５    配線部材
３０    空乏層
【図１】
2006344802.tif 000003
【図２】
2006344802.tif 000004
【図３】
2006344802.tif 000005