(57)【要約】【課題】  高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタおよびその製造方法を実現する。【解決手段】  シリコン基板１上に、フィン形状に突出して形成されたフィン部３、５を設ける。フィン部３、５のチャネル領域部を被覆したゲート誘電体８を設ける。ゲート誘電体８によってチャネル領域部から絶縁されて、上記チャネル領域部上に形成されたゲート電極４を設ける。シリコン基板１上を覆う絶縁体層２を設ける。フィン部３、５は、シリコン基板１から絶縁体層２を貫通して絶縁体層２の表面より突出して延びるように形成されている。【選択図】  図１ 
2006012924.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、フィン形状に突出して形成されたフィン部を有する、金属−絶縁体−半導体の電界効果トランジスタであって、
前記フィン部に、チャネル領域部と、チャネル領域部を挟んでそれぞれ形成されたソース領域部およびドレイン領域部と、
上記フィン部のチャネル領域部を被覆したゲート誘電体薄膜と、
上記ゲート誘電体薄膜によってチャネル領域部から絶縁されて、上記チャネル領域部上に形成されたゲート電極と、
上記半導体基板上を覆う絶縁体層とを含み、
上記フィン部は、上記半導体基板から上記絶縁体層を貫通して上記絶縁体層の表面より突出して延びるように形成されている、ことを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル領域部の幅は、上記絶縁体層の表面より突出したフィン部の高さの等倍から２倍までである、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記チャネル領域部は、半導体基板の表面に対して基本的には９０度に近い角度を形成する少なくとも２つの互いにほぼ平行な各平坦面を備えている、請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記ゲート電極は、上記チャネル領域部に対し跨ぐように形成されている、請求項１ないし３の何れか１項に記載の電界効果トランジスタ。
【請求項５】
前記ソース領域部およびドレイン領域部が絶縁体層上にて広がるように形成されている、請求項１ないし４の何れか１項に記載の電界効果トランジスタ。
【請求項６】
前記半導体基板と接触しているソース領域部／ドレイン領域部の各エリアは、前記半導体基板から突出しているソース領域部／ドレイン領域部の合計エリアよりも小さい、請求項１ないし５の何れか１項に記載の電界効果トランジスタ。
【請求項７】
前記半導体基板はシリコン基板である、請求項１ないし６の何れか１項に記載の電界効果トランジスタ。
【請求項８】
前記絶縁体層の表面より突出したフィン部の高さは、１００ｎｍ〜５００ｎｍである、請求項１ないし７の何れか１項に記載の電界効果トランジスタ。
【請求項９】
前記チャネル領域部の幅は、ゲート電極幅によって決定されている、請求項１ないし８の何れか１項に記載の電界効果トランジスタ。
【請求項１０】
前記フィン部のチャネル領域部の幅は、１０ｎｍ〜３００ｎｍである、請求項１ないし９の何れか１項に記載の電界効果トランジスタ。
【請求項１１】
前記絶縁体層は、厚さ５０ｎｍ〜１０００ｎｍである、請求項１ないし１０の何れか１項に記載の電界効果トランジスタ。
【請求項１２】
誘電性絶縁部層によって被覆されているバルク半導体ウエハ基板上に島状の各活性エリアを互いに隣り合うようにそれぞれ設定し、
バルク半導体ウエハ基板の表面上において、上記各活性エリアを電界効果トランジスタの本体領域をフィン部の形状で突出するように露出させて形成するために、上記誘電性絶縁部層を厚さ方向にエッチバックして絶縁体層を形成し、
上記本体領域を、トランジスタの閾値電圧を規定するために十分な不純物原子によってドープしてチャネル領域部を形成し、
上記チャネル領域部上にゲート絶縁膜を堆積または熱成長により形成し、
上記ゲート絶縁膜上に電極材料を堆積させパターン化してゲート電極を形成し、
続いて、ゲート電極を自己整合マスクとして使用して、ゲート電極によって覆われていないフィン部に対し、チャネル領域部の伝導性型とは反対の伝導性型である不純物原子によってドープすることによってソース領域部およびドレイン領域部を形成する、電界効果トランジスタの製造方法。
【請求項１３】
前記バルク半導体ウエハ基板の表面上において、ＬＯＣＯＳ、ＳＴＩ、または、トレンチ絶縁部などの誘電性絶縁部層を形成して、前記各活性エリア間を絶縁する、請求項１２に記載の電界効果トランジスタの製造方法。
【請求項１４】
前記フィン部のチャネル領域部の幅およびドーピング濃度を、印加されるゲート電極電圧の作用によって、上記チャネル領域部の全体が空乏化するように調節する、請求項１２または１３に記載の電界効果トランジスタの製造方法。
【請求項１５】
前記フィン部を、１００ｎｍ〜５００ｎｍの高さ分、前記絶縁体層の表面より突出するように形成する、請求項１２ないし１４の何れか１項に記載の電界効果トランジスタの製造方法。
【請求項１６】
前記フィン部のチャネル領域部を、１０ｎｍ〜３００ｎｍの幅に形成する、請求項１２ないし１５の何れか１項に記載の電界効果トランジスタの製造方法。
【請求項１７】
前記誘電性絶縁部から絶縁体層を厚さ５０ｎｍ〜１０００ｎｍに残すことにより、前記各活性エリア間を絶縁する、請求項１２ないし１６の何れか１項に記載の電界効果トランジスタの製造方法。
【請求項１８】
前記ソース領域部およびドレイン領域部を絶縁体層上に広がっているエリアを有するように形成し、
前記バルク半導体ウエハ基板と接触しているソース領域部／ドレイン領域部の各エリアは、絶縁層から突出しているソース領域部／ドレイン領域部の合計エリアよりも小さく設定する、請求項１２ないし１７の何れか１項に記載の電界効果トランジスタの製造方法。
【請求項１９】
前記広がっているエリアのソース領域部／ドレイン領域部を、側方シリコンエピタキシャル成長によって形成する、請求項１８に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のプロセスおよび製造に関するものである。本発明は、特に、バルクＳｉウエハー上に形成されたＦＩＮ（フィン）型電界効果トランジスタ（ＦＥＴ）およびその製造方法に関するものである。上記バルクＳｉウエハー上に形成されたＦＩＮ型ＦＥＴは、高集積度の集積回路の実現に応用できるものである。
【背景技術】
【０００２】
集積回路が高集積度となる傾向にあり、よって、集積回路に用いられるＣＭＯＳＦＥＴに対する、サイズを縮小し性能を向上させる工業的手法であるスケーリングの技術が知られている。
【０００３】
しかし、そのようなスケーリングにおいては、以下の技術的な問題が生じている。つまり、スケーリング（チャネル長、ゲート誘電体の厚みの低減、および、不純物ドーピング濃度の上昇）に伴い、短チャネル効果（ＳＣＥ）、および、ＭＯＳＦＥＴのオフ状態漏電流が制御しにくくなることである。
【０００４】
これらの問題を解決するために、絶縁膜上に形成した結晶シリコン（Silicon-On-Insulator;ＳＯＩ）基板に製造されたＭＯＳＦＥＴが開発されている。ＳＯＩは、接合寄生容量と漏電流とを減少できる。さらに上記問題を解決するために、ダブルゲートＭＯＳＦＥＴが開発されており、その実用的な実施形態の１つは、非特許文献１、および非特許文献２に記載のようなＦＩＮ−ＦＥＴである。これらＦＩＮ−ＦＥＴは、ＳＯＩ基板に形成されており、図９に記載のように、チャネル領域部となる本体の厚みが非常に薄いので、完全空乏化モード（Fully-Depleted mode）で作動する。
【０００５】
前記問題を解決するための他の例として、トリゲートＦＥＴ（非特許文献３）が挙げられる。このトリゲートＦＥＴもＳＯＩ基板上にて製造されている。さらに、最近では、バルクＳｉウエハ基板に形成されたＦＩＮ−ＦＥＴが提案されている（非特許文献４）。
【０００６】
また、特許文献１には、ＦＩＮ構造が開示されているが、これは、エピタキシーによって形成されるものである。特許文献２にも、ＦＩＮ構造が開示されているが、これも、エピタキシーによって形成されるものである。この場合、エピタキシー成長の生じる活性エリアが、エピ厚の厚みと同じ厚みのパターン化層（１２１）によって形成されている。
【特許文献１】特開２００２−１１０９６３（公開日：２００２年４月１２日）
【特許文献２】特開２００２−１１８２５５（公開日：２００２年４月１９日）
【非特許文献１】IBM Journal of Research and Development, Vol.46, No.2/3, March/May 2002
【非特許文献２】Hisamoto et al., FinFET-a Self-Aligned Double-Gate MOSFET Scalable to 20 nm, IEEE Trans. Vol.47 (2000) 2320
【非特許文献３】B. Doyle et al., "Tri-Gate Fully-Depleted CMOS Transistors: Fabrication, Design and Layout," 2003 Symp. VLSI Tech. Digest
【非特許文献４】T. Park et al., "Fabrication of Body-Tied FinFETs(Omega MOSFETs) using BulkSi wafers," 2003 Symp. VLSI Tech. Digest
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の、ＳＯＩ上でのＦＩＮ−ＦＥＴは、ＩＣ製造の観点からすると、コストがかかるという問題を生じている。つまり、ＳＯＩウエハーは、ＩＣ製造に一般的に使用されるバルクＳｉウエハーよりもコストが高いからである。さらに、ＳＯＩ上でのＦＩＮ−ＦＥＴは、複雑なプロセスであり、装置サイズを選択する余地があまりない。その上、ＦＩＮがより厚くなると、部分的空乏化の装置（Partially Depleted devices）になってしまう。この部分的空乏化の装置においては、チャネル領域部の本体がアース等の固定電位から浮いてしまい（floating body effects）、トランジスタ動作が不安定化するという問題が生じる傾向がある。
【０００８】
そこで、バルクＳｉウエハー上でのＦＩＮ−ＦＥＴの製造が求められており、そのようなものが、非特許文献４に開示されている。
【０００９】
しかしながら、非特許文献４に記載の装置は、ＦＩＮ−ＦＥＴ本体の表面を覆うＳｉＮ層を必要とする。このＳｉＮ層が、製造プロセスを複雑にし、上記ＳｉＮ層の形成により機械的な応力が本体内に生成して漏電流を生じやすいという不都合を生じている。
【００１０】
特許文献１および特許文献２に記載のＦＩＮ−ＦＥＴ構造の問題点は、ソース領域部／ドレイン領域部の各接合部に対して広い接触エリアが必要な点である。それゆえ、接合寄生容量は、バルクＳｉ上に形成された従来のＦＥＴと同じ程度であり、小型化に伴う寄生容量による影響の低減ができないという問題点を有している。
【００１１】
本発明の目的は、新しいバルクＳｉ基板上でのＦＩＮ−ＦＥＴ構造、および、従来の製造方法による問題点や不都合を克服できる製造プロセスを提供することである。
【課題を解決するための手段】
【００１２】
本発明のＦＥＴは、上記課題を解決するために、半導体基板上に、フィン形状に突出して形成されたフィン部を有する、金属−絶縁体−半導体のＦＥＴであって、前記フィン部に、チャネル領域部と、チャネル領域部を挟んでそれぞれ形成されたソース領域部およびドレイン領域部と、上記フィン部のチャネル領域部を被覆したゲート誘電体薄膜と、上記ゲート誘電体薄膜によってチャネル領域部から絶縁されて、上記チャネル領域部上に形成されたゲート電極と、上記半導体基板上を覆う絶縁体層とを含み、上記フィン部は、上記半導体基板から上記絶縁体層を貫通して上記絶縁体層の表面より突出して延びるように形成されている、ことを特徴としている。
【００１３】
上記構成によれば、フィン部を、半導体基板から絶縁体層を貫通して上記絶縁体層の表面より突出して延びるように形成したから、上記フィン部は半導体基板と直接接続された半導体材料からなり、よって、チャネル領域部の本体がアース等の固定電位から浮いてしまうことに起因する、トランジスタ動作の不安定化を抑制できる。
【００１４】
また、上記構成は、チャネル領域部を含むフィン部を、フィン形状に突出させて設けたことによって、高集積化のために微細化しても上記フィン部の半導体材料が、トランジスタ動作状態において完全空乏化させることが可能となって、電気特性を向上できる。
【００１５】
その上、上記構成は、半導体基板上を覆う絶縁体層を設けたことによって、チャネル領域部の表面を覆う従来のＳｉＮ層の形成を省けるので、上記ＳｉＮ層の形成による機械的な応力がチャネル領域部内に生成して漏電流を生じやすいという不都合も軽減できる。
【００１６】
上記ＦＥＴでは、前記チャネル領域部の幅は、上記絶縁体層の表面より突出したフィン部の高さの等倍から２倍までであることが好ましい。上記ＦＥＴにおいては、前記チャネル領域部は、半導体基板の表面に対して基本的には９０度に近い角度を形成する少なくとも２つの互いにほぼ平行な各平坦面を備えていることが望ましい。上記構成によれば、チャネル領域部が、半導体基板の表面に対して基本的には９０度に近い角度を形成する少なくとも２つの互いにほぼ平行な各平坦面を備えていることで、その占有面積を小さくできて、より高集積化が容易となる。
【００１７】
上記ＦＥＴでは、前記ゲート電極は、上記チャネル領域部に対し跨ぐように形成されていることが好ましい。上記構成によれば、ゲート電極をチャネル領域部に対し跨ぐように形成することによって、フィン形状の上記チャネル領域部の３面を上記ゲート電極が覆うことが可能となるので、トリゲート化できて、高集積度化により微細化しても電流供給能力を高く保持するという高性能化を図ることができる。
【００１８】
上記ＦＥＴにおいては、前記ソース領域部およびドレイン領域部が絶縁体層上にて広がるように形成されていてもよい。
【００１９】
上記ＦＥＴでは、前記半導体基板と接触しているソース領域部／ドレイン領域部の各エリアは、前記半導体基板から突出しているソース領域部／ドレイン領域部の合計エリアよりも小さいことが望ましい。
【００２０】
上記構成によれば、ソース領域部およびドレイン領域部を絶縁体層上にて広がるように形成することで、ソース領域部／ドレイン領域部の各コンタクト部を大きくできて外部との接合を容易化できる。
【００２１】
その上、上記構成は、ソース領域部／ドレイン領域部の多くの部分を絶縁体層上に形成でき、半導体基板と接触しているソース領域部／ドレイン領域部の各接合エリアを小さくできるから、寄生（接合）容量や放電を小さく維持できて、前述の寄生容量や放電の影響の低減を確実化できる。
【００２２】
上記ＦＥＴにおいては、前記半導体基板はシリコン基板であってもよい。上記ＦＥＴでは、前記絶縁体層の表面より突出したフィン部の高さは、１００ｎｍ〜５００ｎｍであることが好ましい。上記ＦＥＴにおいては、前記フィン部のチャネル領域部の幅は、ゲート電極幅によって決定されていることが好ましく、また、１０ｎｍ〜３００ｎｍであることが望ましい。上記ＦＥＴでは、前記絶縁体層は厚さ５０ｎｍ〜１０００ｎｍであることが好ましい。
【００２３】
本発明のＦＥＴの製造方法は、前記課題を解決するために、誘電性絶縁部層によって被覆されているバルク半導体ウエハ基板上に島状の各活性エリアを互いに隣り合うようにそれぞれ設定し、バルク半導体ウエハ基板の表面上において、上記各活性エリアをＦＥＴの本体領域がフィン部の形状で突出するように露出させて形成するために、上記誘電性絶縁部層を厚さ方向にエッチバックして絶縁体層を形成し、上記本体領域を、トランジスタの閾値電圧を規定するために十分な不純物原子によってドープしてチャネル領域部を形成し、上記チャネル領域部上にゲート絶縁膜を堆積または熱成長により形成し、上記ゲート絶縁膜上に電極材料を堆積させパターン化してゲート電極を形成し、続いて、ゲート電極を自己整合マスクとして使用して、ゲート電極によって覆われていないフィン部に対し、チャネル領域部の伝導性型とは反対の伝導性型である不純物原子によってドープすることによってソース領域部およびドレイン領域部を形成することを特徴としている。
【００２４】
上記方法によれば、上記誘電性絶縁部層を厚さ方向にエッチバックして絶縁体層を形成して、ＦＥＴの本体領域がフィン部の形状で突出するように露出させて形成しているので、チャネル領域部の露出量（つまりチャネル領域部のチャネル幅）を容易に制御できて、所望する特性を備えたフィン型のＦＥＴの製造を確実化できる。
【００２５】
上記ＦＥＴの製造方法においては、前記バルク半導体ウエハ基板の表面上において、ＬＯＣＯＳ、ＳＴＩ、または、トレンチ絶縁部などの誘電性絶縁部層を形成して、前記各活性エリア間を絶縁してもよい。
【００２６】
上記ＦＥＴの製造方法では、前記フィン部のチャネル領域部の幅およびドーピング濃度を、印加されるゲート電極電圧の作用によって、上記チャネル領域部の全体が空乏化するように調節することが好ましい。
【００２７】
上記ＦＥＴの製造方法においては、前記フィン部を、１００ｎｍ〜５００ｎｍの高さ分、前記絶縁体層の表面より突出するように形成してもよい。上記ＦＥＴの製造方法では、前記フィン部のチャネル領域部を、１０ｎｍ〜３００ｎｍの幅に形成してもよい。上記ＦＥＴの製造方法においては、前記誘電性絶縁部から絶縁体層を厚さ５０ｎｍ〜１０００ｎｍに残すことにより前記各活性エリア間を絶縁してもよい。
【００２８】
上記ＦＥＴの製造方法では、前記ソース領域部およびドレイン領域部を絶縁体層上に広がっているエリアを有するように形成し、前記バルク半導体ウエハ基板と接触しているソース領域部／ドレイン領域部の各エリアは、絶縁層から突出しているソース領域部／ドレイン領域部の合計エリアよりも小さく設定してもよい。
【００２９】
上記ＦＥＴの製造方法においては、前記広がっているエリアのソース領域部／ドレイン領域部を、側方半導体エピタキシャル成長によって形成することが望ましい。
【発明の効果】
【００３０】
本発明のＦＥＴは、以上のように、半導体基板上にフィン形状に突出して形成されたフィン部が、半導体基板から上記半導体基板を覆う絶縁体層を貫通して上記絶縁体層の表面より突出して延びるように形成されている構成である。
【００３１】
それゆえ、上記構成は、フィン部が半導体基板と直接接続されており、よって、チャネル領域部の本体がアース等の固定電位から浮いてしまうことに起因する、トランジスタ動作の不安定化を抑制できる。
【００３２】
また、上記構成は、高集積化のために微細化しても上記フィン部の半導体材料が、トランジスタ動作状態において完全空乏化させることが上記フィン部の形状により可能となって、電気特性を向上できる。
【００３３】
その上、上記構成は、半導体基板上を覆う絶縁体層を設けたことによって、チャネル領域部の表面を覆う従来のＳｉＮ層の形成を省けるので、上記ＳｉＮ層の形成による機械的な応力がチャネル領域部内に生成して漏電流を生じやすいという不都合も軽減できるという効果を奏する。
【００３４】
本発明のＦＥＴの製造方法は、以上のように、島状の各活性エリアを互いに隣り合うようにそれぞれ設定したバルク半導体ウエハ基板の表面上において、上記各活性エリアをＦＥＴの本体領域がフィン部の形状で突出するように露出させて形成するために、上記誘電性絶縁部層を厚さ方向にエッチバックして、上記各フィン部間に絶縁体層を形成する方法である。
【００３５】
それゆえ、上記方法は、誘電性絶縁部層を厚さ方向にエッチバックして絶縁体層を形成して、ＦＥＴの本体領域がフィン部の形状で突出するように露出させて形成しているので、チャネル領域部の露出量（つまりチャネル領域部のチャネル幅）を容易に制御できて、所望する特性を備えたフィン型のＦＥＴの製造を確実化できるという効果を奏する。
【発明を実施するための最良の形態】
【００３６】
本発明に係るフィン型のＦＥＴおよびその製造方法の実施の各形態について図１ないし図８に基づいて説明すると以下の通りである。なお、本実施の各形態においては、Ｎ型ＭＯＳ装置について以下に説明するが、それと相補的なものであるＰ型ＭＯＳ装置についても、以下の説明により当業者にとって同様に理解されることは明白である。
【００３７】
（実施の第一形態）
本発明に係るフィン型のＦＥＴの実施の第一形態は、図１に示すように、Ｐ型の伝導性を備えたシリコン（半導体）基板１上に、シリコン基板１上から外方に向かって突出してフィン形状に形成されたフィン部３、５を有する、金属−絶縁体−半導体のＦＥＴである。上記シリコン基板１の素材としては、半導体装置に使用できる半導体材料であればよく、例えば、ゲルマニウムや、シリコン−ゲルマニウムや、ガリウム−砒素といったものが挙げられる。また、上記フィン形状とは、シリコン基板１の表面方向に沿った水平断面が、帯状であり、かつ、シリコン基板１の表面方向に対し直交する方向の垂直断面が、帯状であるものをいう。
【００３８】
前記フィン部３、５には、チャネル領域部を長手方向の両側から挟んでソース領域部５およびドレイン領域部３が上記チャネル領域部の伝導性型と異なる、例えばＮ＋形にてそれぞれ形成されている。さらに、上記チャネル領域部を被覆した、薄膜状のゲート誘電体８と、上記ゲート誘電体８によってチャネル領域部から絶縁されて、上記チャネル領域部上に形成されたゲート電極４とが形成されている。ゲート電極４は、上記チャネル領域部に対し跨ぐように形成されている。
【００３９】
そして、本実施の第一形態では、上記シリコン基板１の表面上を覆う絶縁体層２が形成され、上記フィン部３、５が、上記シリコン基板１から上記絶縁体層２を貫通して上記絶縁体層２の表面より外方へ突出して延びるように形成されている。
【００４０】
これにより、上記構成は、フィン部３、５を、シリコン基板１から絶縁体層２を貫通して上記絶縁体層２の表面より突出して延びるように形成したから、上記フィン部３、５はシリコン基板１と直接接続されており、よって、チャネル領域部の本体がアース等の固定電位から浮いてしまうことに起因する、トランジスタ動作の不安定化を抑制できる。
【００４１】
また、上記構成は、チャネル領域部を含むフィン部３、５を、フィン形状に突出させて設けたことによって、高集積化のために微細化しても上記フィン部３、５の半導体材料が、トランジスタ動作状態において完全空乏化させることが可能となって、電気特性を向上できる。
【００４２】
その上、上記構成は、シリコン基板１上を覆う絶縁体層２を設けたことによって、チャネル領域部の表面を覆う従来のＳｉＮ層の形成を省けるので、上記ＳｉＮ層の形成による機械的な応力がチャネル領域部内に生成して漏電流を生じやすいという不都合も軽減できる。さらに、絶縁体層２の厚さを変化させれば、チャネル領域部の高さ（幅）を任意にて有するＦＩＮ−ＦＥＴを製造できる。
【００４３】
本実施の第一形態においては、フィン部３、５（チャネル領域部）の幅は、上記絶縁体層２の表面より突出したフィン部３、５の高さの等倍から２倍までであることが好ましい。フィン部３、５のチャネル領域部は、シリコン基板１の表面に対して基本的には９０度に近い角度を形成する少なくとも２つの互いにほぼ平行な各平坦面を備えていることが、高集積化のためには望ましい。
【００４４】
上記の幅とは、フィン部３、５の長手方向（つまり、ドレイン領域部３、チャネル領域部およびソース領域部５が並ぶ方向）に対し直交し、かつシリコン基板１の表面方向に対し平行な方向の長さをいい、上記高さとは、フィン部３、５の長手方向に対し直交し、かつシリコン基板１の表面方向に対しても直交する方向の長さをいう。
【００４５】
以下に、本実施の第一形態に係るＦＥＴの製造方法としての、バルクシリコンウエハ基板上でのＦＩＮ−ＦＥＴおよびその製造方法について、図２（ａ）ないし図２（ｄ）を参照して説明する。
【００４６】
まず、図２（ａ）に示すように、複数（図では一つのみ記載）の活性エリア１０を、標準ＣＭＯＳプロセス（フォトリソグラフィーとエッチング技術）とによって、例えば、バルクシリコンウエハ基板１’上にフィン形状に突出したように幅（Ｗ）にて形成した後、酸化膜等の誘電性絶縁部層２’を、各活性エリア１０の先端部と面一となるように上記バルクシリコンウエハ基板１’上に堆積させて、上記誘電性絶縁部層２’内に埋め込んで上記各活性エリア１０を規定する。各活性エリア１０の埋め込みには、Ｓｉエッチングと、酸化と、ＣＶＤによる酸化物の充填と、化学機械研磨（ＣＭＰ）による平坦化とを含む。
【００４７】
次に、図２（ｂ）に示すように、誘電性絶縁部層２'を厚さ方向にエッチバックして、浅いトレンチ分離（Shallow Trench Isolation; STI）を規定し、形成することによって、埋め込まれていたＳｉの各活性エリア１０から、各フィン部３、５をそれぞれ形成するために露出させる。各フィン部３、５間は、エッチバックにより形成された浅いトレンチ分離である絶縁体層２によって絶縁されて規定されている。
【００４８】
通常、バルクシリコンウエハ基板１'上にある誘電性絶縁部層２'の深さ（Ｄ）は、活性エリア１０の初期上面から３００ｎｍ〜５００ｎｍである。上記活性エリア１０の一部が露出するように誘電性絶縁部層２'をエッチバックしておく。残った絶縁体層２の厚みは、約１５０ｎｍ〜２００ｎｍであり、露出したフィン部３、５の高さ（Ｈ）は、１５０ｎｍ〜３００ｎｍである。しかし、上記高さは、エッチバックの量を調整することで任意に設計できる。
【００４９】
その後、上記ＦＥＴのチャネル領域部となるフィン部３、５を、イオン注入（ＮＭＯＳＦＥＴの場合はボロン）によってドープする。これにより、得られたＦＥＴの閾値電圧を決定できる。一般的に、上記チャネル領域部を、ドーピング濃度１×１０16at／cm3〜１×１０18at／cm3にてドープして形成する。上記チャネル領域部の幅は、ゲート電極４の幅に合わせればよいが、通常は、１０ｎｍ〜３００ｎｍである。
【００５０】
続いて、図２（ｃ）に示すように、上記チャネル領域部となったフィン部３、５上に、ゲート誘電体８を熱成長または堆積により形成させる。ゲート誘電体（酸化物）８の有効な厚みは、２ｎｍ〜４ｎｍの範囲である。
【００５１】
ゲート誘電体８の形成後、ゲート電極材料を上記絶縁体層２およびフィン部３、５上に堆積させて形成し、上記ゲート電極材料をパターン化して帯状のゲート電極４を形成する。ゲート電極４を、ＣＶＤポリシリコンを用いて形成してもよい。ゲート電極４を形成した後、上記ゲート電極４上を絶縁被覆（conformally covers）するように、上記ゲート電極４上に約３ｎｍの厚さにてＳｉＮ層を堆積させる。
【００５２】
次に、ＣＶＤ酸化物を、堆積させ、エッチバックすることにより、図２（ｄ）に示すように、ソース領域部５およびドレイン領域部３の各注入部７、６をゲート電極４の端部からオフセットするための側壁スペーサーを形成してもよい。ソース領域部５およびドレイン領域部３のためのＮ＋注入部７、６は、約１×１０20at／cm3のドーピング濃度となるように注入されたＡｓイオンおよび／またはＰイオンの組み合わせが好ましい。
【００５３】
続いて、上記ＦＥＴにおいては、中間段階誘電体（Inter-Level-Dielectric; ILD）堆積、導通用開口部、および、ＦＥＴへの各接続部と各内部配線（interconnects）とを形成するための金属層の形成という従来のプロセスに従って本実施の第一形態のフィン型のＦＥＴが得られる。
【００５４】
上記製造方法では、ＦＥＴをバルクシリコンウエハ基板１’上に直接製造するので、フィン部３、５におけるのバルクシリコンウエハ基板１’との接触部は自動的に規定される。言い換えると、上記ＦＥＴのチャネル領域部の本体は、Ｐ型のバルクシリコンウエハ基板１’と直接接触している。
【００５５】
この構造では、フォトリソグラフィープロセスが、活性エリア１０の幅を規定するから、チャネル領域部の幅の異なるＦＥＴを製造できる。活性エリア１０からのフィン部３、５の高さとその幅とが同じ値（comparables）に設定すれば、バルクシリコンウエハ基板１’と直接接触している、トリゲートのフィン型のＦＥＴが得られる。
【００５６】
続いて、本実施の第一形態の一変形例を、図３および図４を参照して説明する。本変形例では、図３に示すように、図１に示すフィン部３、５が、その幅方向に分割された２つの各チャネル指状部９ａ、９ｂとなっている。各ソース領域部５およびドレイン領域部３においては、各コンタクト（導通）部１２を形成してもよい。このようなフィン型ＦＥＴでは、図４に示すように、各チャネル指状部９ａ、９ｂのチャネル領域１１の幅（図２（ａ）にて示すＷ）を狭く設定でき、かつ、とドーピング濃度が十分に調節されている場合、ゲート電極４への電位の印加により、チャネル領域１１の完全な空乏化が可能となる。
【００５７】
（実施の第二形態）
本実施の第二形態では、図５に示すように、ソース領域部５およびドレイン領域部３が、絶縁体層２上において、その表面方向に沿って広がって延びているソース領域拡張部５ａおよびドレイン領域拡張部３ａを有している。このような実施の第二形態に係るＦＥＴの、バルクシリコンウエハ基板１’上での製造プロセスについて説明する。このＦＥＴの製造技術は、特に、ゲートアレイまたはメモリ装置などのトランジスタアレイの形成に好適に応用できる。また、バルクシリコンウエハ基板１’は、最終プロセスにて、必要に応じて分割されて、前記シリコン基板１となるものである。
【００５８】
上記製造プロセスは、図２（ｂ）に示す、ＦＩＮ−ＦＥＴのＳｉ突出部であるフィン部３、５の形成について前述した方法と同じ方法から始まる。図６（ａ）に示すように、ＦＩＮ−ＦＥＴのアレイの場合には、バルクシリコンウエハ基板１’上に、帯状（ストライプ状）のＳｉの突出部であるフィン部２１を、複数、互いに平行に、かつ等間隔にて形成する。
【００５９】
続いて、各フィン部２１を形成した後、例えばＣＶＤによる酸化物層２４を堆積させ、ＣＭＰ技術によってＳｉのフィン部２１の高さに合わせて上記酸化物層２４の表面を平坦化する。この平坦化に続いて、上記フィン部２１および酸化物層２４上に、ＳｉＮ層２２を、１００ｎｍ〜２００ｎｍの厚さで堆積させる。このＳｉＮ層２２を、フォトエッチング技術によってパターン化し、図６（ｂ）に示すようなＳｉのフィン部２１の長手方向に対して直交する方向の帯状に形成する。続いて、フォトレジストマスクで、ＦＩＮ−ＦＥＴの領域を被覆し、露出している酸化物層２４を、異方性除去する。その結果、酸化物層２４は、ＦＩＮ−ＦＥＴのチャネル領域部に沿った領域にのみダミー２３として残る。
【００６０】
次に、例えばＳｉＨ2ガスを使用してシリコンエピタキシー（Ｓｉ−ｅｐｉ）成長をフィン部２１に対して行う。ＳｉＮ層２２が、「天井（シーリング）」層として機能するので、ＳｉＮ２２の下側においてだけ側方エピタキシー成長が行われ、エピ（ｅｐｉ）成長部２５が形成される。
【００６１】
このことを、図６（ｃ）のＡ−Ａ’の矢視断面図である図７（ａ）にて示す。露出しているエリア（断面Ｂ−Ｂ’）についてのシリコンエピタキシー成長を、図７（ｂ）に示す。シリコンエピタキシー成長の後、図７（ｃ）に記載のように、各フィン部２１の先端から外方に突出した過剰なシリコンであるエピ（ｅｐｉ）成長部２５をＣＭＰの適用により除去する。この平坦化の後、酸化物であるダミー２３とＳｉＮ層２２とを除去する。
【００６２】
このプロセスの結果、図５に示すように、バルクシリコンウエハ基板１’との接合エリアは最小であり、絶縁体層２上においては広がったソース領域拡張部５ａおよびドレイン領域拡張部３ａをそれぞれ備えたソース領域部５およびドレイン領域部３がそれぞれ形成される。
【００６３】
これにより、ソース領域部５およびドレイン領域部３を絶縁体層２上にて広がるように形成することで、ソース領域部５／ドレイン領域部３の各コンタクト部を大きくできて外部との接合を容易化できる。
【００６４】
その上、上記構成は、ソース領域部５／ドレイン領域部３の多くの部分を絶縁体層２上に形成でき、バルクシリコンウエハ基板１’と接触しているソース領域部５／ドレイン領域部３の各接合エリアを小さくできるから、寄生（接合）容量や放電を小さく維持できて、前述の寄生容量や放電の影響の低減を確実化できて、上記寄生容量や放電による特性劣化を回避できる。
【００６５】
ＳｉＮ層２２を除去した後、続いて、本発明の製造プロセスでは、ゲート誘電体８の堆積または熱成長およびゲート電極４の形成を行う。図８は、この技術を使用したトランジスタアレイパターンを示す。残りのＦＥＴ製造プロセスは、前記の本実施の第一形態で説明したような類似技術である。
【００６６】
本発明のＦＩＮ−ＦＥＴ形成技術によって、以下の各効果を発揮できる。
１）バルクシリコンウエハ基板１'上にダブルゲートやトリゲートのＦＥＴの実現を簡便化できて、その結果、製造コストがより低くなる。
２）バルク制御されたバルクシリコンウエハ基板１'において完全空乏層を形成して動作するフィン型のＦＥＴを形成できる。その結果、閾値下の傾斜がほぼ理想的になり、ＯＦＦ状態漏電流が低減される。それゆえ、上記ＦＥＴを用いたＬＳＩの待機電流を低くできる。
３）ソース領域部５およびドレイン領域部３の接合エリアを小さくできて、寄生容量と放電とが低減されて、上記寄生容量や放電による特性劣化を回避できる。
【産業上の利用可能性】
【００６７】
本発明のＦＥＴは、製造コストを低減しながら、高集積化できて、かつ特性劣化を抑制できるので、ＬＳＩなどの集積回路のメモリ装置やトランジスタアレイといった電子部品の用途に適用できる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る実施の第一形態のＦＥＴの、シリコン基板上のフィン型のＦＥＴの構造を示す斜視図である。
【図２】上記実施の第一形態におけるＦＥＴの製造方法の各工程を、（ａ）ないし（ｄ）にてそれぞれ示す分解斜視図である。
【図３】上記実施の第一形態の、一変形例を示す平面図である。
【図４】上記一変形例の要部断面図である。
【図５】本発明に係るＦＥＴの実施の第二形態である、バルクシリコンウエハ基板上において、絶縁体層上にて広がっているソース領域部／ドレイン領域部を備えたフィン型のＦＥＴの構造を示す斜視図である。
【図６】上記実施の第二形態におけるＦＥＴの製造方法の各工程を（ａ）ないし（ｃ）にてそれぞれ示す平面図である。
【図７】（ａ）は、上記図６（ｃ）のＡ−Ａ矢視断面図であり、（ｂ）は、上記図６（ｃ）のＢ−Ｂ矢視断面図であり、（ｃ）は、上記図７（ｂ）のＣＭＰ処理による平坦化後のＢ−Ｂ矢視断面図である。
【図８】（ａ）は、上記実施の第二形態におけるＦＥＴの初期ＦＩＮパターンを点線で示す平面図であり、（ｂ）は、上記実施の第二形態におけるＦＥＴの最終トランジスタアレイを示す平面図である。
【図９】従来技術の、ＳＯＩウエハ上のフィン型のＦＥＴを示す斜視図である。
【符号の説明】
【００６９】
１    シリコン基板（半導体基板）
２    絶縁体層
３    ドレイン領域部（フィン部）
４    ゲート電極（フィン部）
５    ソース領域部（フィン部）
８    ゲート誘電体（ゲート誘電体薄膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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