(57)【要約】【課題】微細化した場合であっても、ウエル抵抗の増大を抑制できる半導体装置を提供する。【解決手段】Ｐ型半導体基板１の一方主面にＮウエル３を形成する。そして、Ｎウエル３に複数の半導体素子を形成する。Ｎウエル３に、複数の半導体素子を分離するように素子分離膜２をさらに形成する。素子分離膜２には、半導体基板１の他方主面に対向する面に凹部１５を形成する。本発明に係る半導体装置は、素子分離膜２に凹部１５が形成されているので、素子分離膜２に凹部１５が形成されていない場合に比べて、凹部１５内の領域だけ低抵抗なウエル領域を多く確保することができる。その結果、半導体装置の微細化に伴なうウエル抵抗の増大を抑制することができる。【選択図】図１
2006344707.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方主面に形成されたウエルと、
前記ウエルに形成された複数の半導体素子と、
前記ウエルに形成され、前記複数の半導体素子間を分離するように形成された素子分離膜と、
を備える半導体装置であって、
前記素子分離膜は、前記半導体基板の他方主面に対向する面に凹部を有することを特徴とする半導体装置。
【請求項２】
前記素子分離膜の前記凹部内の前記ウエルの不純物濃度は、前記凹部外の前記ウエルの不純物濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離膜の前記凹部位置での厚みは、前記半導体素子のソース・ドレイン拡散層の厚みよりも厚いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ウエルは、トリプルウエル構造であることを特徴とする請求項１から３の何れかに記載の半導体装置。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
（ａ）前記半導体基板の前記一方主面に溝部を形成する工程と、
（ｂ）前記溝部の側壁にサイドウォールを形成する工程と、
（ｃ）前記溝部の底面上に半導体層を形成する工程と、
（ｄ）前記半導体層上に、前記溝部を埋めるように酸化膜を形成する工程と、
を備え、
前記サイドウォールと前記酸化膜とで前記凹部を有する前記素子分離膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ｃ）は、不純物を含む半導体層を形成する工程を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）は、前記半導体素子のソース・ドレイン拡散層の厚みより厚く前記酸化膜を形成する工程を備えることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴは、以下に説明する構造を備えている。
【０００３】
半導体基板にシャロウトレンチ分離酸化膜（素子分離膜）が形成されている。そして、シャロウトレンチ分離酸化膜によって、ＣＭＯＳＦＥＴを構成する各ＭＯＳＦＥＴ（半導体素子）を形成する領域が分離されている。
【０００４】
半導体基板の表層部には、ウエルが形成されている。Ｎ型ＭＯＳＦＥＴ形成領域の半導体基板にはＰ型のウエル（Ｐウエル）が形成され、Ｐ型ＭＯＳＦＥＴ形成領域にはＮ型のウエル（Ｎウエル）が形成されている。
【０００５】
各ＭＯＳＦＥＴ形成領域の半導体基板上には、ゲート絶縁膜及びゲート電極からなるゲート構造が形成されている。そして、ゲート構造を挟んでソース・ドレイン拡散層が半導体基板内に形成されている。
【０００６】
ソース・ドレイン拡散層は、コンタクトホールを介して金属配線に接続され、金属配線とソース・ドレイン拡散層間は、層間絶縁膜で絶縁されている。
【０００７】
ここで、ウエルは、半導体基板の導電型と抵抗を制御するために形成されている。そして、半導体素子の微細化に伴い、ウエルの深さは浅くなり、ウエルの幅は縮小されている。微細化された半導体素子におけるウエルの形成技術は、例えば、非特許文献１に開示されている。
【０００８】
【非特許文献１】“Ａｄｖａｎｃｅ  Ｒｅｔｒｏｇｒａｄｅ  Ｗｅｌｌ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ９０‐ｎｍ‐Ｎｏｄｅ  Ｅｍｂｅｄｄｅｄ  Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  Ｕｓｉｎｇ  Ｈｉｇｈ‐Ｅｎｅｒｇｙ  Ｐａｒａｌｌｅｌ  Ｂｅａｍ”Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｉｓｉｃｓ  Ｖｏ１．４１（２００２）ｐｐ．２３９９‐２４０３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体基板としてＰ型半導体基板を用いた場合、Ｎウエル内にはＰウエルやＰ型半導体基板との接合面から空乏層が形成される。
【００１０】
空乏層がＮウエル内に形成されると、空乏層は高抵抗な領域であるため、ウエル抵抗の低減に寄与するＮウエル領域が縮小する。
【００１１】
前述したように、ＣＭＯＳＦＥＴの微細化に伴ってＮウエルの深さは浅くなり、かつ、ウエルの幅が縮小されている。そのため、空乏層がＮウエルに占める割合が無視できなくなる。その結果、ＣＭＯＳＦＥＴの微細化に伴って、ウエル抵抗が急激に増大する。
【００１２】
ウエル抵抗が増大するとウエルの電位変動が大きくなり、寄生バイポーラ効果によって、ソフトエラー・ラッチアップ等の半導体装置の誤動作の確率が上昇する。その結果、半導体装置に対する信頼性が低下する。
【００１３】
そこで、本発明の目的は、微細化した場合であっても、ウエル抵抗の増大を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、半導体基板の一方主面に形成されたウエルと、前記ウエルに形成された複数の半導体素子と、前記ウエルに形成され、前記複数の半導体素子間を分離するように形成された素子分離膜と、を備える半導体装置であって、前記素子分離膜は、前記半導体基板の他方主面に対向する面に凹部を有することを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の半導体装置は、半導体基板の他方主面に対向する面に凹部を有する素子分離膜を備えている。
【００１６】
そのため、凹部を備えていない素子分離膜を有する半導体装置に比べて、凹部内の領域だけ低抵抗なウエル領域を多く確保することができる。
【００１７】
その結果、半導体装置の微細化に伴なうウエル抵抗の増大を抑制することができる。半導体装置が微細化されても、ソフトエラー・ラッチアップ等の誤動作が抑制され、半導体装置の信頼性を高く保持することができる。
【発明を実施するための最良の形態】
【００１８】
＜実施の形態１＞
＜Ａ−１．全体構成＞
図１は、本実施の形態に係る半導体装置の構成を示す断面図である。ここで図１は、ＣＭＯＳＦＥＴのうち、Ｎウエル３が形成された領域を主に示している。
【００１９】
半導体基板１の表主面（一方主面）にＮウエル（ウエル）３が形成されている。そしてＮウエル３に隣接してＰウエル４が形成されている。
【００２０】
Ｎウエル３に複数（図１では、２つ）のＭＯＳＦＥＴ（半導体素子）が形成されている。ＭＯＳＦＥＴは、ゲート絶縁膜７、ゲート電極５、ソース・ドレイン拡散層６及びＮウエル３により形成されている。また、Ｐウエル４にも複数のＭＯＳＦＥＴが形成されている（図示せず）。
【００２１】
そして、Ｎウエル３、Ｐウエル４に素子分離膜２が形成されている。素子分離膜２は、ＭＯＳＦＥＴ間を分離するように形成されている。なお、素子分離膜２の詳細な構成については後述する。
【００２２】
素子分離膜２に囲われた領域の半導体基板１上に、ゲート絶縁膜７が形成されている。ゲート絶縁膜７上にはゲート電極５が形成されている。ゲート絶縁膜７及びゲート電極５を挟むようにソース・ドレイン拡散層６が形成されている。
【００２３】
そして、半導体基板１上にＭＯＳＦＥＴを覆うように第１層間絶縁膜９が形成されている。第１層間絶縁膜９上には、第１金属配線層８が形成されている。第１金属配線層８は、第１層間絶縁膜９内に形成されたコンタクトホールを介してソース・ドレイン拡散層６に接続されている。
【００２４】
第１層間絶縁膜９上に、第１金属配線層８を覆うように第２層間絶縁膜１０が形成されている。第２層間絶縁膜１０上には、第２金属配線層１１が形成されている。第２金属配線層１１は、第２層間絶縁膜１０内に形成されたコンタクトホールを介して第１金属配線層８に接続されている。
【００２５】
第２層間絶縁膜１０上に、第２金属配線層１１を覆うように第３層間絶縁膜１２が形成されている。第３層間絶縁膜１２上には、第３金属配線層１３が形成されている。第３金属配線層１３は、第３層間絶縁膜１２内に形成されたコンタクトホールを介して第２金属配線層１１に接続されている。
【００２６】
そして、第３層間絶縁膜１１上に、第３金属配線層１３を覆うように第４層間絶縁膜１４が形成されている。
【００２７】
＜Ａ−２．素子分離膜の構成＞
ここで、本実施の形態に係る素子分離膜２の構成について詳細に説明する。
【００２８】
素子分離膜２は、半導体基板１の裏主面（他方主面）に対向する面に凹部１５を有している。すなわち、素子分離膜２のうち、層間絶縁膜９に覆われる面とは反対側の面に凹部１５が形成されている。
【００２９】
＜Ｂ．製造方法＞
次に、図２から９を参照して本実施の形態に係る半導体装置の製造方法について説明する。
【００３０】
まず、半導体基板１上に酸化膜１６、窒化膜１７を順に堆積する。そして、酸化膜１６及び窒化膜１７のうち、素子分離膜２が形成される領域を開口する。そして、酸化膜１６、及び窒化膜１７をマスクとしてエッチングを行い、半導体基板１の表主面に深さｄの溝部１８を形成する（図２）。
【００３１】
次に、図３に示すように、半導体基板１上に、酸化膜１９を例えば２０ｎｍの厚さで堆積する。
【００３２】
続いて、異方性エッチングにより酸化膜１９をエッチングして、溝部１８の側壁にサイドウォール２０を形成する（図４）。
【００３３】
次に、溝部１８にのみ、シリコン層（半導体層）２１を選択的に成長する（図５）。そして、溝部１８の底面上にシリコン層２１を形成する。
【００３４】
次に、酸化膜２２を半導体基板１上に堆積する。そして、酸化膜２２により溝部１８を埋め込む。
【００３５】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理により、酸化膜２２を窒化膜１７の表面まで除去して平坦化する（図６）。
【００３６】
続いて、ウエットエッチングにより窒化膜１７、酸化膜１６、及び酸化膜２２の上部を除去する。そうして、シリコン層２１上に、溝部１８を埋めるように酸化膜２２を形成される。
【００３７】
以上説明した工程により、サイドウォール２０と酸化膜２２とで凹部１５（図１参照）を有する素子分離膜２が形成される（図７）。
【００３８】
この時、素子分離膜２の凹部１５位置での厚みがソース・ドレイン拡散層６の深さより厚くなるように、素子分離膜２は形成されている。
【００３９】
すなわち、素子分離膜２は、素子分離膜２のうち膜厚が薄い部分においても、ソース・ドレイン拡散層６の深さより厚くなるように形成されている。
【００４０】
このように形成することで、イオン注入によるソース・ドレイン拡散層６の形成時に、凹部１５内のウエル領域に反対の導電型の不純物が導入されるのを防止することができる。
【００４１】
次に、Ｐ型ＭＯＳＦＥＴの形成領域にイオン注入により、Ｎウエル３を形成する（図８）。また、Ｎ型ＭＯＳＦＥＴの形成領域には、イオン注入によりＰウエル４を形成する（図示せず）。
【００４２】
そして、周知の工程にしたがって、半導体基板１上にゲート絶縁膜７、ゲート電極５、及びソース・ドレイン拡散層６を形成する（図９）。
【００４３】
続いて、周知の工程により、層間酸化膜を堆積したのち、コンタクト・金属配線形成工程を経て、図１に示す半導体装置を形成することができる。
【００４４】
＜Ｃ．効果＞
図１０は、本実施の形態に係る半導体装置のウエル幅に対するウエル抵抗を示す図である。
【００４５】
ラインＡは、従来技術のウエル抵抗を示している。そして、ラインＢは、本実施の形態に係る半導体装置のウエル抵抗を示している。なお、ラインＣについては後述する。
【００４６】
図１０から、本実施の形態に係る半導体装置は、ウエル幅が広い場合でもウエル抵抗が従来技術のウエル抵抗に比べて低減している。さらに、ウエル幅が縮小した場合でもウエル抵抗の増大を抑制できることがわかる。本実施の形態に係る半導体装置は、素子分離膜２に凹部１５を備えていない従来の半導体装置に比べて、素子分離膜２に形成された凹部１５内の領域だけ、導電性の高いＮウエル３を多く確保できるためである。
【００４７】
以上説明したように、本実施の形態に係る半導体装置は、素子分離膜２のうち半導体基板１の裏主面に対向する面に凹部１５が形成されている。
【００４８】
そのため、本実施の形態に係る半導体装置の素子分離膜２は、凹部１５を備えていない素子分離膜２に比べて、凹部１５内の領域だけ導電性の高いＮウエル３を多く確保することができる。
【００４９】
その結果、半導体装置の微細化に伴ってウエル幅が縮小され、Ｎウエル４の空乏層が占める割合が大きくなる場合であっても、ウエル抵抗の増大を抑制することができる。
【００５０】
本実施の形態に係る半導体装置の製造方法によれば、凹部１５を有する素子分離膜２を備える半導体装置を容易に製造することができる。
【００５１】
＜Ｄ．凹部１５内のウエルの低抵抗化＞
本実施の形態に係る半導体装置では、素子分離膜２の凹部１５内のＮウエル３の不純物濃度は、凹部１５外のＮウエル３の不純物濃度と同じである。
【００５２】
しかし、素子分離膜２の凹部１５内のＮウエル３の不純物濃度を、凹部１５外のＮウエル３の不純物濃度より高くしてもよい。
【００５３】
このような半導体装置は、具体的には、図５に示す工程において、シリコン層２１に代えてＮ型不純物が導入されたＮ型シリコン層２３をエピタキシャル成長することで容易に形成することができる（図１１）。
【００５４】
そして図１０のラインＣは、凹部１５内の不純物濃度を高くした場合のウエル抵抗を示している。図１０から、本実施の形態に係る半導体装置は、ウエル幅に対するウエル抵抗の依存性がさらに小さくなり、ウエル抵抗の上昇がさらに抑制されていることがわかる。
【００５５】
以上説明したように、素子分離膜２の凹部１５内のＮウエル３の不純物濃度を、凹部１５外のＮウエル３の不純物濃度よりも高くすることで、半導体装置の微細化に伴うウエル抵抗の上昇をさらに抑制することができる。
【００５６】
＜Ｅ．トリプルウエル構造＞
本実施の形態に係る半導体装置では、単層のＰウエル４が形成された構成について説明したが、Ｐウエル４下にＮ型層２４がさらに形成されたトリプルウエル構造を有する半導体装置にも適用することができる。
【００５７】
Ｎ型層２４は、図１２に示すように、Ｐウエル４の形成工程において、Ｐウエル４の形成後、若しくは形成前に、イオン注入によりＰウエル４の下部に形成される。
【００５８】
そして、Ｐウエル４下にＮ型層２４が形成された場合には、Ｐウエル４内にＮ型層２４の界面から空乏層が形成される。その結果、Ｐウエル４のウエル幅が縮小すると、Ｐウエル４のウエル抵抗は高くなる。
【００５９】
本実施の形態に係る半導体装置は、凹部１５を有する素子分離膜２を備えているので、凹部１５を有しない素子分離膜２を備える半導体装置に比べて、凹部１５内の領域だけ導電性の高い領域を多く確保できる。
【００６０】
その結果、Ｐウエル４下にＮ型層２４が形成された場合であっても、半導体装置の微細化に伴うＰウエル４の抵抗の増加を抑制できる。
【図面の簡単な説明】
【００６１】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置のウエル抵抗を示す図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６２】
１  半導体基板、２  分離酸化膜、３  Ｎウエル、４  Ｐウエル、５  ゲート電極、６  ソース・ドレイン拡散層、７  ゲート絶縁膜、８  第１金属配線層、９  第１層間絶縁膜、１０  第２層間絶縁膜、１１  第２金属配線層、１２  第３層間絶縁膜、１３  第３金属配線層、１４  第４層間絶縁膜、１５  凹部、１６，１９  酸化膜、１７  窒化膜、１８  溝部、２０  サイドウォール、２１  シリコン層、２２  酸化層、２３  Ｎ型シリコン層、２４  Ｎ型層。
【図１】
2006344707.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006344707.tif 000010
【図９】
2006344707.tif 000011
【図１０】
2006344707.tif 000012
【図１１】
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【図１２】
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