(57)【要約】【課題】  製造プロセスのばらつきによるシステムＬＳＩの製品不良を回避する。【解決手段】  ＲＯＭ等の特定ブロック２０へのクロック供給経路上に、縦続接続された複数の遅延素子３１ａ〜３１ｃとセレクタ３２で構成されて遅延制御信号ＤＣＮに従って遅延クロック信号ＤＣＫを選択出力するクロック遅延回路３０を設ける。製品試験時に、セレクタ４３を介して遅延調整端子５１から遅延制御信号ＤＣＮを与えて特定ブロック２０の動作試験を行い、正常動作が得られる遅延制御信号ＤＣＮの値を調べる。製品試験で得られた適正な遅延制御信号の値を、ヒューズ回路またはＰＲＯＭで構成される遅延設定回路４０に記憶させる。通常動作時には、遅延設定回路４０の記憶内容をセレクタ４３を介してクロック遅延回路３０に与える。【選択図】      図１
2006012046.tif 000002
【特許請求の範囲】
【請求項１】
試験対象となる特定ブロックを含む複数の回路ブロックと、
前記複数の回路ブロックにクロック信号を分配するクロックツリーバッファと、
前記クロックツリーバッファにおける前記特定ブロックへのクロック供給経路上に設けられて前記クロック信号を遅延制御信号に応じて遅延させるクロック遅延回路と、
モード信号で試験動作が指定されたときに外部から与えられる遅延調整信号を前記遅延制御信号として前記クロック遅延回路に与え、該モード信号で通常動作が指定されたときには内部の遅延設定信号を該クロック遅延回路に与える第１のセレクタと、
前記モード信号で試験動作が指定されたときに前記特定ブロックに試験用の信号を与え、該モード信号で通常動作が指定されたときには該特定ブロックにその通常動作に応じた信号を与える第２のセレクタと、
前記遅延調整信号を順次変化させて行う前記特定ブロックの試験で該特定ブロックが正常動作をした時の遅延調整信号の値を、前記遅延制御信号として記憶及び出力させることができる遅延設定回路とを、
備えたことを特徴とするシステムＬＳＩ。
【請求項２】
前記クロック遅延回路は、前記クロックツリーバッファから与えられる前記クロック信号を遅延させる縦続接続された複数の遅延素子と、該クロック信号または該遅延素子で遅延されたクロック信号のいずれか１つを前記遅延制御信号に従って選択して出力する第３のセレクタとで、構成したことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項３】
前記クロック遅延回路は、前記クロック供給経路と接地電位または電源電位との間にそれぞれスイッチ用のトランジスタを介して並列に接続された複数のキャパシタを有し、これらのトランジスタを前記遅延制御信号に応じてオン・オフするように構成したことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項４】
前記クロック遅延回路は、前記遅延制御信号に応じた電源電圧を生成する可変電圧発生部と、この電源電圧で動作することによって前記クロックツリーバッファから与えられる前記クロック信号の遅延時間を変化させて出力する可変電源電圧バッファとを有することを特徴とする請求項１記載のシステムＬＳＩ。
【請求項５】
前記遅延設定回路は、複数のヒューズの切断または未切断状態に基づいて前記遅延制御信号を出力するように構成したことを特徴とする請求項１乃至４のいずれか１項に記載のシステムＬＳＩ。
【請求項６】
前記遅延設定回路は、電気的に書き込み可能な不揮発性メモリで構成したことを特徴とする請求項１乃至４のいずれか１項に記載のシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路ブロックを組み合わせて構成したシステムＬＳＩ（Large Scale Integration)、特にシステムＬＳＩの製造プロセスのばらつきによる製品不良を回避するためのクロック遅延補正回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平１１−８８１４２号公報
【０００３】
図２は、従来のシステムＬＳＩの概略の構成図であり、ロジック回路１０とＲＯＭ（Read Only Memory）２０で構成されている。
【０００４】
ロジック回路１０は、ＣＰＵ（Central Processing Unit)１１の他、図示しないＲＡＭ（Random Access Memory）や入出力回路等の複数の回路ブロックを有し、これらのＣＰＵ１１を含む回路ブロックに、クロック信号ＣＫ０がクロックツリーバッファ１２で位相調整されて供給されるようになっている。
【０００５】
ＲＯＭ２０は、ＣＰＵ１１で実行するプログラムや固定データが記憶されたもので、このＣＰＵ１１から与えられるアドレス信号ＡＤＲで指定された領域の記憶内容を、読み出しデータＲＤとして出力するものである。ＲＯＭ２０のクロック端子Ｃには、ロジック回路１０内のクロックツリーバッファ１２から、読み出しタイミング用のクロック信号ＣＫ１が与えられるようになっている。
【０００６】
このようなシステムＬＳＩでは、動作の基準となるクロック信号ＣＫ０が与えられると、クロックツリーバファ１２によってＲＯＭ２０を含む各回路ブロックに供給するクロック信号の位相が調整されて与えられる。これにより、各回路ブロックに、それぞれ信号経路の相違による遅延時間を考慮したタイミングのクロック信号が供給され、前段の回路ブロックから出力されるデータを正しいタイミングで読み取ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＬＳＩの微細化や低電圧化に伴い、ＬＳＩ内部の動作ノイズ（ＬＳＩを構成するトランジスタのスイッチング動作によるノイズ）による誤動作を生じるおそれが大きくなると共に、ウエハプロセスにおける製造ばらつきが製品の歩留まりに大きく影響する傾向にある。
【０００８】
システムＬＳＩの規模が大きくなると、同時に動作する論理回路が増えるので、動作ノイズによる製品不良が懸念される。このため、システムＬＳＩが正常に動作する範囲でロジック回路１０とＲＯＭ２０のクロック信号のタイミングをずらし、同一タイミングで動作する回路ブロック数を減らして、動作ノイズを減少させるような設計手法が採用されることもある。
【０００９】
しかし、同一タイミングにならないように回路ブロックの配置やクロック信号の遅延バッファを設計しても、ウエハプロセスのばらつきによって設計通りの特性が得られず、結果的にクロック信号のタイミングが一致してしまい、製品不良となるおそれもあった。
【００１０】
本発明は、システムＬＳＩにクロック遅延補正回路を組み込むことにより、製造プロセスのばらつきによる製品不良を回避することを目的としている。
【課題を解決するための手段】
【００１１】
本発明のシステムＬＳＩは、試験対象となる特定ブロックを含む複数の回路ブロックと、前記複数の回路ブロックにクロック信号を分配するクロックツリーバッファと、前記クロックツリーバッファにおける前記特定ブロックへのクロック供給経路上に設けられて前記クロック信号を遅延制御信号に応じて遅延させるクロック遅延回路と、モード信号で試験動作が指定されたときに外部から与えられる遅延調整信号を前記遅延制御信号として前記クロック遅延回路に与え、該モード信号で通常動作が指定されたときには内部の遅延設定信号を該クロック遅延回路に与える第１のセレクタと、前記モード信号で試験動作が指定されたときに前記特定ブロックに試験用の信号を与え、該モード信号で通常動作が指定されたときには該特定ブロックにその通常動作に応じた信号を与える第２のセレクタと、前記遅延調整信号を順次変化させて行う前記特定ブロックの試験で該特定ブロックが正常動作をした時の遅延調整信号の値を、前記遅延制御信号として記憶及び出力させることができる遅延設定回路とを備えたことを特徴としている。
【発明の効果】
【００１２】
本発明では、特定ブロックへのクロック供給経路上に遅延制御信号に応じてクロック信号を遅延させるクロック遅延回路を設けると共に、このクロック信号の遅延時間を順次変化させて特定ブロックの試験を行ってこの特定ブロックが正常動作をした時の遅延調整信号の値を遅延制御信号として記憶させることができる遅延設定回路を備えている。これにより、たとえ製造プロセスでのばらつきがあっても、製品試験において適正な遅延制御信号の値を決定して遅延設定回路に記憶させることにより、製品不良を回避することができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
ＲＯＭ等の特定ブロックへのクロック供給経路上に、縦続接続された複数の遅延素子と第３のセレクタで構成されて遅延制御信号に従って遅延クロック信号を選択出力するクロック遅延回路を設ける。製品試験時に、第１のセレクタを介して外部から遅延制御信号を与えて特定ブロックの動作試験を行い、正常動作が得られる遅延制御信号の値を調べる。この試験で得られた適正な遅延制御信号の値を、ヒューズ回路またはＰＲＯＭ（Programmable Read Only Memory)で構成される遅延設定回路に記憶させる。通常動作時には、遅延設定回路の記憶内容を第１のセレクタを介して、遅延制御信号としてクロック遅延回路に与える。
【００１４】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１５】
図１は、本発明の実施例１を示すシステムＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１６】
このシステムＬＳＩは、図２と同様に、ＣＰＵ１１及び図示しないＲＡＭや入出力回路等の複数の回路ブロックで構成されるロジック回路１０を有している。ここで、回路ブロックとは、予め機能と回路パターンが決定されている論理回路部品で、ハードマクロと呼ばれることもある。目的のシステムＬＳＩの機能に合わせて各種の回路ブロックの回路パターンを適宜半導体基板上に配置し、信号及び電源の配線パターンで接続すると共に、各回路ブロックへのクロック供給経路を設けることにより、所望のシステムＬＳＩを構成することができるようになっている。
【００１７】
ロジック回路１０には動作の基本となるクロック信号ＣＫ０が与えられ、このクロック信号ＣＫ０がクロックツリーバッファ１２で位相調整されて、ＣＰＵ１１等の各回路ブロックに供給されるようになっている。例えば、ＣＰＵ１１のクロック端子Ｃには、クロックツリーバッファ１２の最終の出力側から、クロック信号ＣＫ２が与えられている。また、クロックツリーバッファ１２の中間からは、このシステムＬＳＩにおいて試験対象となる特定の回路ブロック（例えば、ＲＯＭ）２０へ供給するためのクロック信号ＣＫ１が出力されて、クロック遅延回路３０に与えられるようになっている。
【００１８】
クロック遅延回路３０は、縦続接続された複数の遅延素子（ＤＬ）３１ａ〜３１ｃと、セレクタ３２で構成され、遅延調整信号ＤＣＮの指定によってクロック信号ＣＫ１またはこれらの遅延素子３１ａ〜３１ｃで遅延されたクロック信号を遅延クロック信号ＤＣＫとして出力するものである。遅延クロック信号ＤＣＫは、ＲＯＭ２０のクロック端子Ｃに与えられるようになっている。ＲＯＭ２０は、図２と同様に、ＣＰＵ１１で実行するプログラムや固定データが記憶されたもので、アドレス信号ＡＤで指定された領域の記憶内容を、読み出しデータＲＤとして出力するものである。
【００１９】
また、このシステムＬＳＩは、遅延設定回路４０を有している。遅延設定回路４０は、製造後の試験で得られたクロック遅延回路３０の適切な遅延調整量を記憶させておくもので、例えば電源電位ＶＤＤと接地電位ＧＮＤの間にヒューズ４１と抵抗４２からなる直列回路を複数並列に接続し、そのヒューズ４１と抵抗４２の各接続点からヒューズ４１の切断／未切断の状態を、遅延設定信号ＤＳＴとして出力するものである。
【００２０】
遅延設定信号ＤＳＴは、セレクタ４３の入力端子Ａに与えられ、このセレクタ４３の入力端子Ｂには、遅延調整端子５１から遅延調整信号ＤＡＤが与えられるようになっている。セレクタ４３は、モード指定端子５２から与えられるモード信号ＭＯＤによって通常動作モードが指定されたときに入力端子Ａを選択し、試験動作モードが指定されたときには入力端子Ｂを選択し、その選択した信号を出力端子Ｑから遅延調整信号ＤＣＮとして、クロック遅延回路３０に出力するものである。
【００２１】
更に、このシステムＬＳＩは、製造後の試験を行うためのチェックサム計算回路６０とセレクタ６１を有している。チェックサム計算回路６０は、クロック端子Ｃに与えられるクロック信号ＣＫ２に従ってアドレス信号ＡＤＴを０から順次増加させて出力すると共に、ＲＯＭ２０の各アドレスから読み出された読み出しデータＲＤを累積加算（但し、桁上がりは無視）して、その結果をチェックサムＳＵＭとしてチェックサム出力端子６２に出力するものである。
【００２２】
チェックサム計算回路６０のアドレス信号ＡＤＴは、セレクタ６１の入力端子Ｂに与えられている。セレクタ６１の入力端子Ａには、ＣＰＵ１１からアドレス信号ＡＤＲが与えられ、このセレクタ６１の出力端子Ｑからアドレス信号ＡＤがＲＯＭ２０に与えられている。また、ＲＯＭ２０から出力される読み出しデータＲＤは、ＣＰＵ１１とチェックサム計算回路６０に与えられるようになっている。
【００２３】
以下、このシステムＬＳＩの製造直後の試験調整処理を説明する。
まず、遅延調整端子５１、モード指定端子５２及びチェックサム出力端子６２に、ＬＳＩテスタ等の試験治具を接続し、モード信号ＭＯＤを試験動作モード（例えば、レベル“Ｈ”）に設定する。これにより、セレクタ４３，６１では入力端子Ｂ側が選択され、遅延調整端子５１から与えられる遅延調整信号ＤＡＤが、遅延調整信号ＤＣＮとしてクロック遅延回路３０に出力される。また、チェックサム計算回路６０から出力されるアドレス信号ＡＤＴが、ＲＯＭ２０へアドレス信号ＡＤとして与えられる。
【００２４】
次に、遅延調整信号ＤＡＤを０に設定して、所定のクロック信号ＣＫ０を与える。これにより、チェックサム計算回路６０から順次出力されるアドレス信号ＡＤＴに従って、これに対応するＲＯＭ２０の記憶内容が読み出され、読み出しデータＲＤとして出力される。チェックサム計算回路６０では、順次読み出された読み出しデータＲＤの累積加算が行われ、その結果がチェックサムＳＵＭとして出力される。そして、ＲＯＭ２０の全記憶内容に対するチェックサムＳＵＭが出力された時点で、その値が予めＲＯＭ２０の記憶内容に基づいて算出されている値と比較して、正しいか否かを判定する。
【００２５】
このようなチェックサムによる試験を、設定可能な遅延調整信号ＤＡＤの値に対して順次実施する。そして、正しいチェックサムが得られたときに、その遅延調整信号ＤＡＤの値を、遅延設定回路４０にヒューズ４１の切断／未切断の状態として記憶させる。
【００２６】
このようにして、製造後の試験調整が行われたシステムＬＳＩは、装置に組み込まれて使用される。このとき、通常動作モードが指定されるように、モード指定端子５２はレベル“Ｌ”に固定接続される。
【００２７】
これにより、クロック遅延回路３０には、遅延設定回路４０に設定された遅延設定信号ＤＳＴが、遅延調整信号ＤＣＮとして与えられるので、このクロック遅延回路３０から適切な遅延時間を有する遅延クロック信号ＤＣＫが出力されてＲＯＭ２０に供給される。また、ＣＰＵ１１から出力されるアドレス信号ＡＤＲが、ＲＯＭ２０に対するアドレス信号ＡＤとして与えられる。
【００２８】
以上のように、この実施例１のシステムＬＳＩは、ＲＯＭ２０に対するクロック信号の遅延時間を製造後に調整するためのクロック遅延回路３０及びチェックサム計算回路６０を有すると共に、調整した値を記憶するための遅延設定回路４０を有している。これにより、製造プロセスのばらつきによってクロック信号のタイミングが設計値からずれてしまった場合でも、製造後の製品に応じてクロック信号のタイミングを補正することができるので、動作ノイズによる誤動作や、クロックタイミングのずれによる誤動作を抑制することが可能になり、製品不良を回避することができるという利点がある。
【００２９】
なお、この実施例１のシステムＬＳＩでは、試験対象となる特定ブロックとしてＲＯＭ２０を用いたものを説明したが、ＲＯＭ以外の回路ブロックにも適用可能である。例えば、ＲＡＭの場合には、チェックサム試験回路６０の代わりに組み込み型試験回路を用いれば良い。アナログ・ディジタル変換器の場合には自己試験回路を用いれば良い。更に、このような試験回路を内蔵せずに試験用端子を設け、試験時に回路ブロックに対応する試験が可能なＬＳＩテスタを接続するような構成にすることもできる。
【００３０】
また、遅延設定回路４０は、ヒューズ４１の切断／未切断の状態によって遅延設定信号ＤＳＴを記憶するようにしているが、ＰＲＯＭを用いて遅延設定信号ＤＳＴを記憶するようにしても良い。
【実施例２】
【００３１】
図３は、本発明の実施例２を示すクロック遅延回路の構成図である。
このクロック遅延回路３０Ａは、図１中のクロック遅延回路３０に代えて設けられるもので、クロック信号線３３と接地電位ＧＮＤ（電源電位ＶＤＤでも良い）との間に、複数のキャパシタ３４をそれぞれスイッチ用のトランジスタ３５を介して並列に接続したものである。各トランジスタ３５は、セレクタ４３から出力される遅延制御信号ＤＣＮによって個別にオン・オフされるようになっている。
【００３２】
また、クロック信号線３３の一端にはクロックツリーバッファ１２からクロック信号ＣＫ１が与えられ、このクロック信号線３３の他端から遅延クロック信号ＤＣＫが出力されてＲＯＭ２０に与えられるようになっている。
【００３３】
このクロック遅延回路３０Ａでは、遅延制御信号ＤＣＮによってトランジスタ３５がオン・オフされ、クロック信号線３３と接地電位ＧＮＤとの間に挿入されるキャパシタンスが制御される。これにより、このクロック信号線３３を通るクロック信号ＣＫ１の遅延時間が制御され、遅延クロック信号ＤＣＫとしてＲＯＭ２０に与えられる。なお、このクロック遅延回路３０Ａを用いたステムＬＳＩの製造後の試験調整処理、及び製品としての通常動作は、実施例１で説明したとおりであり、同様の利点がある。
【実施例３】
【００３４】
図４は、本発明の実施例３を示すクロック遅延回路の構成図である。
このクロック遅延回路３０Ｂは、図１中のクロック遅延回路３０に代えて設けられるもので、セレクタ４３から出力される遅延制御信号ＤＣＮの値に応じた電圧ＶＤを発生させる可変電圧発生部３６、この電圧ＶＤを電源として動作する可変電源電圧バッファ３７、及びこの可変電源電圧バッファ３７の出力信号を通常の論理レベルの信号に変換するレベルシフト部３８で構成されている。
【００３５】
可変電源電圧バッファ３７の入力側にはクロックツリーバッファ１２からクロック信号ＣＫ１が与えられ、レベルシフト部３８から遅延クロック信号ＤＣＫが出力されるようになっている。
【００３６】
このクロック遅延回路３０Ｂでは、可変電圧発生部３６から可変電源電圧バッファ３７に与えられる電圧ＶＤが高いときにはクロック信号の遅延が小さく、電圧が低いときは遅延が大きくなることを利用して、遅延制御信号ＤＣＮによってクロック信号ＣＫ１の遅延量を制御するようにしている。なお、このクロック遅延回路３０Ｂを用いたシステムＬＳＩの製造後の試験調整処理、及び製品としての通常動作は、実施例１で説明したとおりであり、同様の利点がある。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１を示すシステムＬＳＩの構成図である。
【図２】従来のシステムＬＳＩの概略の構成図である。
【図３】本発明の実施例２を示すクロック遅延回路の構成図である。
【図４】本発明の実施例３を示すクロック遅延回路の構成図である。
【符号の説明】
【００３８】
１０    ロジック回路
１１    ＣＰＵ
１２    クロックツリーバッファ
２０    ＲＯＭ
３０，３０Ａ，３０Ｂ    クロック遅延回路
３１    遅延素子
３２，４３，６１    セレクタ
３３    クロック信号線
３４    キャパシタ
３５    トランジスタ
３６    可変電圧発生部
３７    可変電源電圧バッファ
４０    遅延設定回路
４１    ヒューズ
４２    抵抗
５１    遅延調整端子
５２    モード指定端子
６０    チェックサム試験回路
６２    チェックサム出力端子
【図１】
2006012046.tif 000003
【図２】
2006012046.tif 000004
【図３】
2006012046.tif 000005
【図４】
2006012046.tif 000006