(57)【要約】【課題】パネル側の画素回路構成及びドライブバス構成に対応して、多種多様な制御パルスを供給することが可能な汎用型の表示用制御線駆動回路を提供する。【解決手段】シフトレジスタ２２は、複数のフリップフロップを多段に接続したものからなり、クロックＶＣＫに応じて動作しスタート用のパルスＶＳをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力する。バッファ２４は、各画素行のドライブバスに含まれる各制御線に接続しており、シフトレジスタ２２から出力されるパルスを制御パルスとして各制御線に出力する。セレクタ２１は、一画素行分のドライブバスを構成する制御線の本数に応じてシフトレジスタ２２内のパルスの転送路を切り換え、以って各画素行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスを供給する。【選択図】図３
2006047493.tif 000002
【特許請求の範囲】
【請求項１】
行状に配されたドライブバス、列状に配されたデータ線及び各行のドライブバスと各列のデータ線とが交差する部分に配された行列状の画素を備えた表示パネルを行順次で駆動する為、一行分のドライブバスを構成する所定本数の制御線に対応する制御パルスを供給して画素を行単位で駆動し、各列のデータ線から別途供給されたデータ信号に基づいて画像を表示する表示用制御線駆動回路であって、
シフトレジスタとバッファとセレクタとを含み、
前記シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロックに応じて動作し同じく外部から入力されたスタート用のパルスをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力し、
前記バッファは、各行のドライブバスに含まれる各制御線に接続しており、該シフトレジスタから出力されるパルスを制御パルスとして各制御線に出力し、
前記セレクタは、一行分のドライブバスを構成する制御線の本数に応じて該シフトレジスタ内のパルスの転送路を切り換え、以って各行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスの供給を可能にしたことを特徴とする表示用制御線駆動回路。
【請求項２】
前記セレクタは、該パルスの転送路を切り換えて該フリップフロップの多段接続を各パターンの制御パルスに対応した所定数の系統に分け、各系統の先頭段のフリップフロップに、対応するパターンのスタート用パルスを入力することを特徴とする請求項１記載の表示用制御線駆動回路。
【請求項３】
前記バッファは、該異なるパターンに対応して異なる電圧レベルの制御パルスを出力することを特徴とする請求項１記載の表示用制御線駆動回路。
【請求項４】
行状に配されたドライブバス、列状に配されたデータ線及び各行のドライブバスと各列のデータ線とが交差する部分に配された行列状の画素を備えた表示パネルと、各列のデータ線にデータ信号を供給するデータ線駆動回路と、一行分のドライブバスを構成する所定本数の制御線に夫々制御パルスを供給して画素を行単位で駆動し、各列のデータ線から供給された該データ信号に基づいて画像を表示する制御線駆動回路とからなる画像表示装置であって、
前記制御線駆動回路は、シフトレジスタとバッファとセレクタとを含み、
前記シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロックに応じて動作し同じく外部から入力されたスタート用のパルスをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力し、
前記バッファは、各行のドライブバスに含まれる各制御線に接続しており、該シフトレジスタから出力されるパルスを制御パルスとして各制御線に出力し、
前記セレクタは、一行分のドライブバスを構成する制御線の本数に応じて該シフトレジスタ内のパルスの転送路を切り換え、以って各行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスの供給を可能にしたことを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配列された表示画素を有し、画素単位で表示制御が行われるアクティブマトリクス型画像表示装置及びその駆動回路に関する。例えば、各表示素子として有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたアクティブマトリクス型の画像表示装置及びその駆動回路に関する。
【背景技術】
【０００２】
近年、自発光型の高輝度ディスプレイとして、有機ＥＬを用いた薄型の画像表示装置が注目を集めている。自発光である為に液晶表示装置のようなバックライトが不要で、表示パネル全体を１〜２ｍｍ程度にまで薄型化できるので、小型・軽量化が図れるとともに、低電力で高い輝度が得られ、視認性、応答速度、寿命、消費電力の点で優れており、次世代ディスプレイの有力な候補とされている。この有機ＥＬディスプレイは現在、デジタルカメラや携帯電話などモバイル機器（携帯用情報機器）用の小型ディスプレイへの応用が進んでいるとともに、今後はＰＣ向けモニタやテレビなど中大型ディスプレイへの応用が考えられている。
【０００３】
従来、薄膜トランジスタ（ＴＦＴ）を用いた有機ＥＬ表示装置は、画素回路に使用しているＴＦＴの電気的特性ばらつきが発光輝度のばらつきとして現れてしまい、表示品質が劣化してしまう。このばらつきを低減させるため、電子移動度が高い低温ポリシリコンＴＦＴによって画素回路を形成することが主流であった。この低温ポリシリコンＴＦＴは、更にパネル内部に画素回路を駆動する駆動回路を形成することが可能であり、シフトレジスタ回路、サンプル／ホールド回路などを作り込むことで、小型で高精細な画像表示装置を実現することができた。しかし、低温ポリシリコンＴＦＴは加工の難しさがあり、結晶性のよいポリシリコン膜を形成するためレーザーアニール処理をすると表示品質の劣化が生じたりパネルの大型化が難しいなど、製造プロセス上の問題があることと、パネル内部に複雑な回路を形成するため、パネルの歩留まりが低下し、製造コストが高くなってしまう。
【０００４】
一方、液晶ディスプレイに広く普及している加工の簡単なアモルファスシリコンによるＴＦＴ基板を採用することで、大画面化及び低コスト化が可能となる。しかし、アモルファスシリコンは製造コストが低いというメリットがあるが、電子の移動度がポリシリコンに比べて低く、ＴＦＴの閾値電圧の変動やばらつき、オフ時のリーク電流が大きいなどの問題があったため、有機ＥＬ表示装置としての画素回路に応用することが難しかった。
【０００５】
近年、これらの問題に対処するため補正回路を組み込んだ画素回路などが提案されており、アモルファスシリコンＴＦＴを用いた有機ＥＬ表示装置の開発試作が行われている。しかし、この場合においても、電子の移動度が低いため、パネル内部にシフトレジスタ回路やサンプル／ホールド回路などを作り込むことはできない。したがって、アモルファスシリコンなど低コストで製造可能なＴＦＴを用いた表示装置の画素回路を駆動する回路はパネル外に設ける必要がある。駆動回路には、パネルの制御線を駆動する制御線駆動回路と、パネルのデータ線を駆動するデータ線駆動回路が含まれる。パネルは行状の制御線と列状のデータ線とが交差する部分に画素回路を配したマトリクス構成となっており、制御線側に制御線駆動回路が接続し、データ線側にデータ線駆動回路が接続する。これらの周辺駆動回路はパネルに内蔵される場合と、パネルに外付けされる場合がある。制御線駆動回路はゲートドライバと通称され、データ線駆動回路はデータドライバと通称される場合がある。これらのドライバを外付けする場合には、一般にドライバＩＣとして搭載される。
【０００６】
液晶ディスプレイは画素回路の構成が比較的単純であり、１個の画素回路は１本の制御線と１本のデータ線で駆動することができる。換言すると、通常の液晶ディスプレイでは画素の１行に対して１本の制御線を割り当て、画素の１列に対して１本のデータ線を割り当てればよく、比較的単純な構成である。これに対し、有機ＥＬディスプレイでは、閾値電圧の変動やばらつきを補正しかつ有機ＥＬ素子の経時的な輝度劣化を補償するため、画素回路の構成が複雑となっており、通常１個の画素回路を駆動するため数本の制御線を設ける必要がある。換言すると、１本の画素行に対して数本の制御線を割り当てる必要がある。本明細書では、１行分の画素に割り当てられる数本の制御線をまとめてドライブバスと呼んでいる。このように、有機ＥＬディスプレイでは画素回路ＴＦＴの補償方法を改善して制御線の本数の多い大型パネルが開発されており、例えば以下の特許文献１〜３に記載がある。
【特許文献１】特開２００３−１９５８０９
【特許文献２】特開２００３−１８６４３９
【特許文献３】特開２００３−１５０１１８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
１個の画素回路を複数本の制御線で駆動する場合、パネル全体では制御線の本数が膨大となり、これを駆動するゲートドライバとの間の配線が複雑になるという課題がある。特に外付けのゲートドライバＩＣを用いた場合、その実装やパネルに対する配線処理が非常に複雑になる。図２を参照して、この点を簡単に説明する。
【０００８】
図示するように、従来の画像表示装置は、有機ＥＬパネル１５と制御線駆動回路１３とデータ線駆動回路１４とで構成されている。有機ＥＬパネル１５は、行状に配されたドライブバスＶＬ、列状に配されたデータ線ＨＬ及び各行のドライブバスＶＬと各列のデータ線ＨＬとが交差する部分に配された行列状の画素１１を備えている。図示を簡略するため、１本のドライブバスＶＬと１本のデータ線ＨＬと、これらの交差部に位置する１個の画素１１のみを示してある。画素１１は有機ＥＬ発光素子１７と、これを駆動する画素回路１８とで構成されている。画素回路１８は複数のＴＦＴで構成されているが、図では画素回路１８を１個のＴＦＴでシンボル的に表現している。本例では、この画素回路１８を駆動するためにドライブバスＶＬは、３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。画素回路１８が多機能化しかつ複雑化する程、制御線の本数は増える。データ線駆動回路１４は各列のデータ線ＨＬにデータ信号を供給する。本例では、データ線駆動回路１４は複数のデータドライバＩＣを必要な個数だけパネル１５に接続した構成となっている。一方制御線駆動回路１３は１行分のドライブバスＶＬを構成する所定本数の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌにそれぞれ制御パルスを供給して画素１１を行単位で駆動し、各列のデータ線ＨＬから供給されたデータ信号に基づいて画像を表示する。
【０００９】
制御駆動回路１３はゲートドライバ１３ａと配線基板１３ｂとで構成されている。ゲートドライバ１３ａは外付けのドライバＩＣであり、パネル１５に含まれる制御線の総本数に見合う個数分だけ、カスケード接続されている。配線基板１３ｂは複数のゲートドライバ１３ａと有機ＥＬパネル１５との間に介在し、ドライバＩＣの出力パッドと有機ＥＬパネル１５の各制御線に連なる入力パッドとの間を結線している。
【００１０】
ゲートドライバ１３ａは、シフトレジスタとバッファとを含んでいる。シフトレジスタは複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロック（図示せず）に応じて動作し同じく外部から入力された垂直スタートパルスＶＳをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力する。バファはシフトレジスタから出力されるパルスを制御パルスとして配線基板１３ｂを介しパネル１５の各制御線に出力する。
【００１１】
本例はドライブバスＶＬが３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。各制御線にはそれぞれ異なったパターンの制御パルスを送る。このため、制御線駆動回路１３側でも、各制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに対応して、異なるパターンの垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３をシフトレジスタに入力し、それぞれ転送して対応する制御パルスを得ている。図示の例では、１番目のゲートドライバのシフトレジスタの先頭段に垂直スタートパルスＶＳ１を入れ、順次転送することで各段から制御パルスを出力するとともに、最終段から出力したパルスを、４番目のゲートドライバの先頭段に入力している。このようにして、順次パルスを転送して、必要な個数の制御パルスを得ている。また２番目のゲートドライバの先頭段に垂直スタートパルスＶＳ２を入れ、これを順次転送することで制御パルスを生成するとともに、最終段から出力された制御パルスを５番目のゲートドライバの先頭段に送り、以下同様にして必要な個数の制御パルスを得ている。また３番目のゲートドライバのシフトレジスタの先頭段に垂直スタートパルスＶＳ３を入力し、これを順次転送することで制御パルスを生成するとともに、最終段から出力された制御パルスを６番目のゲートドライバの先頭段に転送している。
【００１２】
以上の説明から明らかなように、ゲートドライバ１３ａは全てシフトレジスタからなる共通の構成を有しており、入力する垂直スタートパルスＶＳのパターンを変えることで、１本のドライブバスＶＬに含まれる３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに対応させている。このため図２に示すように制御線駆動回路１３はゲートドライバ１３ａを縦列に配した構成となっており、１番目のゲートドライバ１３ａからは各行のドライブバスＶＬに含まれる制御線Ｖ１Ｌに対応した制御パルスを出力する。２番目のゲートドライバ１３ａは同じく各行のドライブバスに含まれる制御線Ｖ２Ｌに対応する制御パルスを出力する。３番目のゲートドライバ１３ａは各行のドライブバスＶＬに含まれる制御線Ｖ３Ｌに対応する制御パルスを出力する。一方、パネル１５側は行単位で制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌが束ねられた形で構成している。１行目のＶＬに３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌが配され、２行目のドライブバスＶＬに同じく制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌが配されている。以上の説明から明らかなように、縦列に配されたゲートドライバ１３ａが制御パルスを出力する出力端子の配列と、パネル１５側が制御パルスを受け入れる制御線に対応した入力端子の配列とは１対１に対応していない。換言するとゲートドライバ１３ａ側の出力端子と有機ＥＬパネル１５側の入力端子との間で配線の並び替えをする必要があり、このために配線基板１３ｂがゲートドライバ１３ａと有機ＥＬパネル１５との間に介在している。並び替えのための配線処理は非常に複雑であり、これを有機ＥＬパネル１５の内部で行うことは非常に困難である。そのため、図示の配線基板１３ｂを設けなければならない。この配線基板１３ｂの存在で、有機ＥＬパネル１５を囲む周辺の額縁のサイズが大きくなり、この結果画像表示装置としての外形が拡大してしまう。また、配線基板１３ｂを含む部品の組み込みが必要となり、コストが上昇してしまう。
【課題を解決するための手段】
【００１３】
上述した従来の技術の課題に鑑み、本発明はパネル側の画素回路構成及びドライブバス構成に対応して、多種多様な制御パルスを供給することが可能な汎用型の表示用制御線駆動回路を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、行状に配されたドライブバス、列状に配されたデータ線及び各行のドライブバスと各列のデータ線とが交差する部分に配された行列状の画素を備えた表示パネルを行順次で駆動する為、一行分のドライブバスを構成する所定本数の制御線に対応する制御パルスを供給して画素を行単位で駆動し、各列のデータ線から別途供給されたデータ信号に基づいて画像を表示する表示用制御線駆動回路であって、シフトレジスタとバッファとセレクタとを含み、前記シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロックに応じて動作し同じく外部から入力されたスタート用のパルスをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力し、前記バッファは、各行のドライブバスに含まれる各制御線に接続しており、該シフトレジスタから出力されるパルスを制御パルスとして各制御線に出力し、前記セレクタは、一行分のドライブバスを構成する制御線の本数に応じて該シフトレジスタ内のパルスの転送路を切り換え、以って各行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスの供給を可能にしたことを特徴とする。
【００１４】
具体的には、前記セレクタは、該パルスの転送路を切り換えて該フリップフロップの多段接続を各パターンの制御パルスに対応した所定数の系統に分け、各系統の先頭段のフリップフロップ、に対応するパターンのスタート用パルスを入力する。又、前記バッファは、該異なるパターンに対応して異なる電圧レベルの制御パルスを出力する。
【００１５】
本発明は又、行状に配されたドライブバス、列状に配されたデータ線及び各行のドライブバスと各列のデータ線とが交差する部分に配された行列状の画素を備えた表示パネルと、各列のデータ線にデータ信号を供給するデータ線駆動回路と、一行分のドライブバスを構成する所定本数の制御線に夫々制御パルスを供給して画素を行単位で駆動し、各列のデータ線から供給された該データ信号に基づいて画像を表示する制御線駆動回路とからなる画像表示装置であって、前記制御線駆動回路は、シフトレジスタとバッファとセレクタとを含み、前記シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロックに応じて動作し同じく外部から入力されたスタート用のパルスをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力し、前記バッファは、各行のドライブバスに含まれる各制御線に接続しており、該シフトレジスタから出力されるパルスを制御パルスとして各制御線に出力し、前記セレクタは、一行分のドライブバスを構成する制御線の本数に応じて該シフトレジスタ内のパルスの転送路を切り換え、以って各行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスの供給を可能にしたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、複数本の制御線からなるドライブバスを備えた画像表示装置に対して、制御線の本数並びに各制御線が必要とするパルスのパターンに応じて、表示用制御線駆動回路は多種多様な制御パルスを出力することが可能である。これにより、複雑な配線処理基板が必要でなくなり、パネルの狭額縁化が実現でき、低コスト化も極めて容易に達成が可能である。
【発明を実施するための最良の形態】
【００１７】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明にかかる画像表示装置、例えば各画素の表示素子として自発光素子である有機ＥＬ素子を用いた、アクティブマトリクス型有機ＥＬ表示装置を示す概略構成図である。図示するように、本表示装置は、基本的に有機ＥＬパネル１５とデータ線駆動回路１４と制御線駆動回路１３とで構成されている。有機ＥＬパネル１５は、行状に配されたドライブバスＶＬ、列状に配されたデータ線ＨＬ及び各行のドライブバスＶＬと各列のデータ線ＨＬとが交差する部分に配された行列状の画素１１とで構成された画素アレイ部１２を含んでいる。画素１１は有機ＥＬ素子１７とこれを駆動する画素回路とで構成されている。画素回路は１個のＴＦＴ１８でシンボリックに表現されているが、実際は画素回路に必要とされる機能に応じて所定個数のＴＦＴの組み合わせからなる。ドライブバスＶＬは所定本数の制御線で構成されている。本実施形態では、１行分のドライブバスＶＬは、３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。ただし本発明はこれに限られるものではなく、一行のドライブバスＶＬに含まれる制御線の本数は、画素回路の構成や複雑さの度合いに応じて変化する。
【００１８】
データ線駆動回路１４は、マトリクス状の画素１１で構成された画素アレイ部１２と同じく、有機ＥＬパネル１５に内蔵されている。ただし本発明はこれに限られるものではなく、データ線駆動回路１４は、有機ＥＬパネル１５に対して外付けとしてもよい。データ線駆動回路１４は各列のデータ線ＨＬ−１ないしＨＬ−ｍにデータ信号を供給する。このため、外部システム回路１６が備えられており、データ線駆動回路１４に対して水平走査制御信号や映像データ信号を供給している。
【００１９】
制御線駆動回路１３も有機ＥＬパネル１５に内蔵されている。ただし本発明はこれに限られるものではなく、制御線駆動回路１３は外付けのゲートドライバＩＣとして、有機ＥＬパネル１５に取り付ける方式であってもよい。制御線駆動回路１３は、各行のドライブバスＶＬを構成する所定本数の制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１，Ｖ３Ｌ−１・・・Ｖ１Ｌ−ｎ，Ｖ２Ｌ−ｎ，Ｖ３Ｌ−ｎにそれぞれ制御パルスＶＳ１−１，ＶＳ２−１，ＶＳ３−１・・・ＶＳ１−ｎ、ＶＳ２−ｎ、ＶＳ３−ｎを供給して画素１１を行単位で駆動し、各列のデータ線ＨＬ−１・・・ＨＬ−ｍから供給されたデータ信号に基づいて画素アレイ部１２に画像を表示する。この目的で制御線駆動回路１３には外部のシステム回路１６から垂直クロックパルスＶＣＫ、垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３や電源Ｖ１，Ｖ２，Ｖ３が供給される。
【００２０】
本発明の特徴事項として制御線駆動回路１３は、シフトレジスタとバッファとセレクタとを含んでいる。シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部システム回路１６から入力された垂直クロックパルスＶＣＫに応じて動作し同じく外部システム回路１６から入力された垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３をフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力する。バッファは、各行のドライブバスＶＬに含まれる各制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに接続しており、シフトレジスタから出力されるパルスを制御パルスとして各制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに出力する。セレクタは、１行分のドライブバスＶＬを構成する制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌの本数に応じてシフトレジスタ内のパルスの転送路を切り換え、もって各行のドライブバスＶＬに対して所定本数の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに対応した異なるパターンの制御パルスＶＳ１，ＶＳ２，ＶＳ３の供給を可能にしている。
【００２１】
セレクタは、シフトレジスタ内のパルスの転送路を切り換えてフリップフロップの多段接続を各パターンの制御パルスに対応した所定数の系統に分け、各系統の先頭段のフリップフロップに、対応するパターンのスタート用パルスを入力する。またバッファは、異なるパターンに対応して異なる電圧レベルＶ１，Ｖ２，Ｖ３の制御パルスを出力することができる。
【００２２】
引き続き図１を参照して本画像表示装置の各構成要素を詳細に説明する。画素１１は、有機ＥＬ素子１７を発光駆動する能動素子として電界効果トランジスタ、例えばポリシリコンＴＦＴあるいはアモルファスシリコンＴＦＴ１８を有し、これらＴＦＴ１８が形成された基板上に有機ＥＬ素子１７が形成された構成となっている。有機ＥＬ素子１７は、透明導電膜からなる第一電極を基板上に形成し、この第一電極上に正孔輸送層、発光層、電子輸送層及び電子注入層を順番に堆積させて有機層を形成し、当該有機層の上に金属からなる第二電極を形成した構造をもち、第一電極と第二電極との間に直流電圧を印加することで、発光層において電子と正孔とが再結合する際に発光するようになっている。
【００２３】
画素アレイ部１２には、ｍ列ｎ行の画素配列に対応して、ドライブバスＶＬが各行に配線されている。１行分のドライブバスＶＬは３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。またデータ線ＨＬ−１，ＨＬ−２・・・ＨＬ−ｍが各列に配線されている。
【００２４】
各制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１，Ｖ３Ｌ−１・・・Ｖ１Ｌ−ｎ，Ｖ２Ｌ−ｎ，Ｖ３Ｌ−ｎの各一端は、制御線駆動回路１３の各出力端に接続されている。制御線駆動回路１３は、本発明にかかるゲートドライバによって構成され、外部システム回路１６で生成される垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３及び垂直制御信号用電源Ｖ１，Ｖ２，Ｖ３が与えられることにより、同じく外部システム回路１６で生成される垂直クロックパルスＶＣＫに同期して、順次垂直制御パルスＶＳ１−１，ＶＳ２−１，ＶＳ３−１・・・ＶＳ１−ｎ，ＶＳ２−ｎ，ＶＳ３−ｎを出力し、対応する制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１，Ｖ３Ｌ−１・・・Ｖ１Ｌ−ｎ，Ｖ２Ｌ−ｎ，Ｖ３Ｌ−ｎを駆動する。
【００２５】
データ線ＨＬ−１・・・ＨＬ−ｍの各一端は、データ線駆動回路１４の各出力端に接続されている。データ線駆動回路１４は、データ線ＨＬを通して画素１１の各々に対して輝度情報（データ）を電流値または電圧値の形で書き込む、電流書き込み型また電圧書き込み型の駆動回路構成となっている。
【００２６】
外部システム回路１６は、有機ＥＬパネル１５の外部に配置される基板上に搭載される。この外部システム回路１６は、データ線駆動回路１４及び制御線駆動回路１３を制御するタイミングジェネレータ１９と、制御線駆動回路１３から出力される制御パルスを所望の電圧に設定する電源を生成する電源回路２０とを備えている。タイミングジェネレータ１９は外部から供給される画像データ信号及び同期信号を受信し、制御線駆動回路１３を制御する垂直クロックパルスＶＣＫ、垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３と、データ線駆動回路１４を制御する水平走査制御信号及び映像データ信号を同期信号に基づいて発生し、それぞれ制御線駆動回路１３及びデータ線駆動回路１４に供給する。
【００２７】
図３は、図１に示した制御線駆動回路の構成の一例を示すブロック図である。図示するように、制御線駆動回路１３はセレクタ回路２１、シフトレジスタ回路２２、電圧レベルシフト回路２３及びバッファ回路２４とで構成されている。
【００２８】
セレクタ回路２１は、タイミングジェネレータ１９から出力される入力ポート数切り換え信号（デジタルまたはシリアル）ＭＯＤＥにより、任意の入力ポート数を選択できるスイッチである。本例の場合は、入力ポート数＝３に設定される。この入力ポート数は、１行分のドライブバスを構成する制御線の本数を表している。このセレクタ２１からポート数３の情報を持った信号をシフトレジスタ回路２２へ供給する。
【００２９】
シフトレジスタ回路２２は、セレクタ２１で設定された入力ポート数３の情報を受信することで、シフトレジスタ回路２２の構成を３系統に分割する。そして、タイミングジェネレータ１９で設定された垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３を垂直クロックパルスＶＣＫの立ち上がりまたは立ち下がりに同期して出力ビット数割る入力ポート数分（本例の場合は３）のシフト動作を行う。すなわちセレクタ２１は、１行分のドライブバスを構成する制御線の本数に応じてシフトレジスタ回路２２内のパルスの転送路を切り換え、フリップフロップの多段接続を各スタートパルスＶＳ１，ＶＳ２，ＶＳ３に対応した３個の系統に分け、各系統の先頭段のフリップフロップに対応するスタートパルスＶＳ１，ＶＳ２，ＶＳ３を入力する。これに応じてシフトレジスタ回路２２の３分割された各系統はそれぞれスタートパルスのシフト動作を行って順次制御パルスを生成する。
【００３０】
電圧レベルシフト回路２３は、シフトレジスタ回路２２から各段ごとに出力されるパルスに対して、電源回路２０で設定された電源Ｖ１〜Ｖ３に電圧レベルを独立に設定する。すなわち、垂直制御パルスのパターンごとに任意の電圧レベルを設定する事が可能である。
【００３１】
バッファ回路２４は、入力ポートごとに電圧レベルシフトされた制御パルスの駆動能力を上げるために、出力電流を増大させる回路である。このようにしてバッファ回路２４は最終的に各制御線に対応した制御パルスＶＳ１−１，ＶＳ２−１，ＶＳ３−１・・・ＶＳ１−ｎ，ＶＳ２−ｎ，ＶＳ３−ｎをパネル側に出力する。
【００３２】
なお上記実施形態においては、入力ポート数を３に設定した場合を例に挙げて説明したが、入力ポート数は３に限られるものではなく、制御パルスの種類もしくはパターンに合わせ、最適な入力ポート数を設定すればよい。以上のようなゲートドライバを用いることで、多種多様な垂直制御パルスを１つのドライバＩＣのみで出力することができるので、複雑な配線処理ブロックが不要となり、パネルの狭額縁化も実現でき、低コスト化を極めて容易に達成することが可能である。なお上記実施形態では画素１１の表示素子として有機ＥＬ素子１７を用いた有機ＥＬ表示装置を説明したが、本発明はこれに限られるものではなく、画素の表示素子として自発光型の素子を用いた画像表示装置全般に適用可能である。
【００３３】
図４は、図３に示したシフトレジスタ回路とセレクタ回路の具体的な構成例を示す回路図である。図示するように、シフトレジスタはフリップフロップＦＦの多段接続からなる。１個のフリップフロップはＤ入力端子とＣＬＫ入力端子とＱ出力端子を有している。先頭段のフリップフロップＦＦ１のＤ入力端子にはスタートパルスＶＳ１が供給され、ＣＬＫ入力端子には垂直クロックパルスＶＣＫが入力され、Ｑ出力端子からは制御パルスが出力される。後続段のフリップフロップＦＦ２以降も同じ構成となっている。フリップフロップＦＦはＤ入力端子に供給されたパルスをＣＬＫ入力端子に供給されたクロックの立ち下りまたは立ち上がりに同期してラッチし、Ｑ出力端子に出力する。Ｑ出力端子から出力されたパルスはパネル側に供給されるとともに、次段のＤ入力端子に供給される。このようにしてフリップフロップの先頭段ＦＦ１に入力されたスタートパルスＶＳ１は順次後続段へと転送されて制御パルスを各段ごとに出力する。
【００３４】
セレクタ回路はシフトレジスタ回路の２段目以降各段に対応したスイッチＳＷからなる。各スイッチＳＷはシフトレジスタ回路内のパルスの転送路を切り換えるために配されたものであり、入力ポート切り換え信号ＭＯＤＥに応じて切り換え動作を行う。なお２段目のフリップフロップＦＦ２に対応したスイッチＳＷ１にはスタートパルスＶＳ２が供給されている。また３段目のフリップフロップＦＦ３に対応したスイッチＳＷ２にはスタートパルスＶＳ３が供給されている。
【００３５】
図５は、図４に示したシフトレジスタの動作説明に供する回路図で、ＭＯＤＥ＝１の場合を表している。この場合、先頭段のＦＦ１に入力されたＶＳ１は１段目の制御パルスＶＳ−１として出力される。ＶＳ−１は同時にＳＷ１を介して次段のＦＦ２に転送され、次の制御パルスＶＳ−２として出力される。このようにして各段のフリップフロップＦＦから対応する制御パルスＶＳが出力される。制御パルスＶＳ−１はパネル側の１行目のドライブバスを構成する１本の制御線に供給される。制御パルスＶＳ−２は同じく２行目のドライブバスを構成する１本の制御線に供給される。なお、ＳＷ１に供給されるスタートパルスＶＳ２は不要なので、ＭＯＤＥ＝１の場合には遮断される。同様にスターパルスＶＳ３も不要なのでＳＷ２によって遮断される。
【００３６】
図６はＭＯＤＥ＝２（ドライブバスが２本の制御線で構成される場合）における動作を表している。この場合、フリップフロップＦＦの多段接続は、奇数番目の多段接続と偶数番目の多段接続の２系統に分けられる。ＦＦ１に入力したスタートパルスＶＳ１は制御パルスＶＳ１−１として出力されるとともに、３段目のＦＦ３に入力され、次のスタートパルスＶＳ１−２として出力される。一方２段目のＦＦ２に入力されたスタートパスルＶＳ２は制御パルスＶＳ２−１として出力されるとともに、４段目のＦＦ４に転送される。ＦＦ４は制御パルスＶＳ２−２を出力するとともに、６段目のＦＦ６に転送する。このようにしてＦＦ１から出力された制御パルスＶＳ１−１とＦＦ２から出力された制御パルスＶＳ２−１は、１行目のドライブバスを構成する２本の制御線に供給される。同様にしてＦＦ３から出力された制御パルスＶＳ１−２とＦＦ４から出力された制御パルスＶＳ２−２は、２行目のドライブバスを構成する２本の制御線に供給される。
【００３７】
図７はＭＯＤＥ＝３（ドライブバスが３本の制御線で構成されている場合）における動作を表している。この場合にはフリップフロップＦＦの多段接続は、ＦＦ１，ＦＦ４，ＦＦ７・・・とＦＦ２，ＦＦ５，ＦＦ８・・・とＦＦ３，ＦＦ６，ＦＦ９・・・の３系統に分けられる。ＦＦ１に入力したスタートパルスＶＳ１は制御パルスＶＳ１−１として出力されるとともにＦＦ４に転送される。ＦＦ２に入力したスタートパルスＶＳ２は制御パルスＶＳ２−１として出力されるとともにＦＦ５に転送される。ＦＦ３に入力したスタートパルスＶＳ３はＶＳ３−１として出力されるとともに、ＦＦ６に転送される。このようにしてＦＦ１，ＦＦ２，ＦＦ３から出力されたＶＳ１−１，ＶＳ２−１，ＶＳ３−１は１行目のドライブバスを構成する３本の制御線に分配される。
【００３８】
図８は、有機ＥＬ表示パネルの構成例を示すブロック図であり、特にＭＯＤＥ＝２の場合を表している。この表示パネル１５は、画素回路（ＰＸＬＣ）１１がｍ×ｎのマトリクス状に配列された画素アレイ部１２、データ線駆動回路１４、制御線駆動回路１３１，１３２、データ線駆動回路１４により選択され輝度情報に応じたデータ信号が供給されるデータ線ＨＬ−１〜ＨＬ−ｍ、制御線駆動回路１３１により選択駆動される制御線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎ、及び制御線駆動回路１３２により選択駆動される制御線Ｖ２Ｌ−１〜Ｖ２Ｌ−ｎを有する。ここで制御線駆動回路１３１，１３２はもとの制御線駆動回路１３をＭＯＤＥ＝２に従って２系統に分けたものであり、図６に示した構成に対応している。また制御線Ｖ１Ｌ−１とＶ２Ｌ−１で１行目のドライブバスを構成している。同様にしてＶ１Ｌ−ｎとＶ２Ｌ−ｎとでｎ行目のドライブバスを構成している。
【００３９】
図９は、図８に示した画素回路の一構成例を示す回路図である。図示する様に、この画素回路１１は、基本的にｐチャネル型の薄膜電界効果トランジスタ（以下、ＴＦＴと言う）で構成されている。すなわち画素回路１１は、ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２、サンプリングＴＦＴ１１５、有機ＥＬ素子１７、保持容量Ｃ１１１を有する。係る構成を有する画素回路１１は、データ線ＨＬ−１と制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１との交差部に配されている。データ線ＨＬ−１はサンプリングＴＦＴ１１５のドレインに接続し、制御線Ｖ１Ｌ−１はサンプリングＴＦＴ１１５のゲートに接続し、他の制御線Ｖ２Ｌ−１はスイッチングＴＦＴ１１２のゲートに接続している。
【００４０】
ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２及び有機ＥＬ素子１７は、電源電位Ｖｃｃと接地電位ＧＮＤの間で直列に接続されている。すなわちドライブトランジスタ１１１のソースが電源電位Ｖｃｃに接続される一方、有機ＥＬ素子（発光素子）１７のカソードが接地電位ＧＮＤに接続されている。一般に、有機ＥＬ素子１７は整流性がある為ダイオードの記号で表わしている。一方、サンプリングＴＦＴ１１５及び保持容量Ｃ１１１は、ドライブＴＦＴ１１１のゲートに接続している。ドライブＴＦＴ１１１のゲート・ソース間電圧をＶｇｓで表わしている。
【００４１】
画素回路１１の動作であるが、まず制御パルスＶＳ１−１を印加して制御線Ｖ１Ｌ−１を選択状態（ここでは低レベル）とし、データ線ＨＬ−１に信号を印加すると、サンプリングＴＦＴ１１５が導通して信号が保持容量Ｃ１１１に書き込まれる。保持容量Ｃ１１１に書き込まれた信号電位がドライブトランジスタ１１１のゲート電位となる。続いて、制御線Ｖ１Ｌ−１を非選択状態（ここでは高レベル）とすると、データ線ＨＬ−１とドライブＴＦＴ１１１とは電気的に切り離されるが、ドライブＴＦＴ１１１のゲート電位Ｖｇｓは保持容量Ｃ１１１によって安定に保持される。続いて他の制御線Ｖ２Ｌ−１に制御パルスＶＳ２−１を印加して選択状態（ここでは低レベル）にすると、スイッチングＴＦＴ１１２が導通し、電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流がＴＦＴ１１１，ＴＦＴ１１２及び発光素子１７を流れる。Ｖ２Ｌ−１が非選択状態になるとスイッチングトランジスタ１１２がオフし、駆動電流は流れなくなる。スイッチングＴＦＴ１１２は発光素子１７の発光時間を制御する為に挿入されたものである。
【００４２】
ＴＦＴ１１１及び発光素子１７に流れる電流は、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１７はその電流値に応じた輝度で発光し続ける。上記の様に、制御線Ｖ１Ｌ−１を選択してデータ線ＨＬ−１に与えられた信号を画素回路１１の内部に伝える動作を「書き込み」と呼ぶ。上述の様に、一度信号の書き込みを行なえば、次に書き換えられるまで、発光素子１７はドライブトランジスタ１１２がオンしている間一定の輝度で発光を続ける。
【図面の簡単な説明】
【００４３】
【図１】本発明にかかる画像表示装置の全体構成を示すブロック図である。
【図２】従来の画像表示装置の一例を示すブロック図である。
【図３】本発明にかかる制御線駆動回路の構成例を示すブロック図である。
【図４】図３に示した制御線駆動回路に含まれるシフトレジスタ及びセレクタの構成例を示すブロック図である。
【図５】図４に示したシフトレジスタの動作説明に供するブロック図である。
【図６】同じく動作説明に供するブロック図である。
【図７】同じく動作説明に供するブロック図である。
【図８】表示パネルの構成例を示すブロック図である。
【図９】図８に示した表示パネルに含まれる画素回路の構成例を示す回路図である。
【符号の説明】
【００４４】
１３・・・制御線駆動回路、１４・・・データ線駆動回路、１５・・・有機ＥＬパネル、２１・・・セレクタ回路、２２・・・シフトレジスタ回路、２３・・・電圧レベルシフト回路、２４・・・バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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