(57)【要約】【課題】  保護ＭＯＳトランジスタに、出力バッファ回路の動作時に、入力された制御信号にもとづいて“ＯＮ”し、出力をドライブする駆動能力補助機能を付加する。【解決手段】  出力部１には、ドライブ回路２、出力バッファ回路３、保護回路部４、制御回路部５、制御回路部６、及び出力端子ＰＡＤＯが設けられている。保護回路部４は、出力バッファ回路３と出力端子ＰＡＤＯの間に設けられ、抵抗Ｒ１乃至Ｒ４、抵抗Ｒ１によりゲートとソースが接続されたＰｃｈ  ＭＯＳトランジスタＰＰ１、及び抵抗Ｒ３によりゲートとソースが接続されたＮｃｈ  ＭＯＳトランジスタＰＮ１から構成されている。Ｐｃｈ  ＭＯＳトランジスタＰＰ１及びＮｃｈ  ＭＯＳトランジスタは、出力バッファ回路３の静電防止機能の他に、出力バッファ回路３の動作時に制御回路部の信号にもとづいて、“ＯＮ”して出力をドライブする駆動能力補助機能を有する。【選択図】  図１
2006352344.tif 000002
【特許請求の範囲】
【請求項１】
入力信号により動作して出力信号を出力端子を介して出力する出力バッファ回路と、
前記入力信号を入力し、第１の遅延手段により前記入力信号を第１の遅延時間だけ遅延させた第１の遅延信号を生成し、前記入力信号と前記第１の遅延信号とを論理演算して出力する第１の制御回路部と、
前記入力信号を入力し、第２の遅延手段により前記入力信号を第２の遅延時間だけ遅延させた第２の遅延信号を生成し、前記入力信号と前記第２の遅延信号とを論理演算して出力する第２の制御回路部と、
前記出力バッファ回路と前記出力端子の間に設けられ、前記第１の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第１の制御回路の出力信号が入力されるとき、前記入力信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化してから前記第１の遅延時間までの期間“ＯＮ”し、ゲートとソースが第１の抵抗を介して接続され、高電位側電源側に設けられた第１のＰｃｈ  ＭＯＳトランジスタと、前記第２の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第２の制御回路の出力信号が入力されるとき、前記入力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化してから前記第２の遅延時間までの期間“ＯＮ”し、ゲートとソースが第２の抵抗を介して接続され、低電位側電源側に設けられた第１のＮｃｈ  ＭＯＳトランジスタとを有する保護回路部と、
を具備することを特徴とする半導体装置。
【請求項２】
入力信号により動作して出力信号を出力端子を介して出力する出力バッファ回路と、
前記入力信号を入力し、第１の遅延手段により前記入力信号を第１の遅延時間だけ遅延させた第１の遅延信号を生成し、前記入力信号と前記第１の遅延信号とを論理演算して出力する第１の制御回路部と、
前記入力信号を入力し、第２の遅延手段により前記入力信号を第２の遅延時間だけ遅延させた第２の遅延信号を生成し、前記入力信号と前記第２の遅延信号とを論理演算して出力する第２の制御回路部と、
前記出力バッファ回路と前記出力端子の間に設けられ、ソースが高電位側電源に接続され、ドレインが前記出力バッファ回路の出力側に接続され、ゲートに前記第１の制御回路部の出力信号を入力する第１のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記出力バッファ回路の出力側及び前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースが低電位側電源に接続され、ゲートに前記第２の制御回路の出力信号を入力する第１のＮｃｈ  ＭＯＳトランジスタと、一端が前記第１のＰｃｈ  ＭＯＳトランジスタのゲートに接続され、他端が前記第１のＰｃｈ  ＭＯＳトランジスタのソースに接続された第１の抵抗と、一端が前記第１のＰｃｈ  ＭＯＳトランジスタのソースに接続され、他端が前記第１のＰｃｈ  ＭＯＳトランジスタのバックゲートに接続された第２の抵抗と、一端が前記第１のＮｃｈ  ＭＯＳトランジスタのゲートに接続され、他端が前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続された第３の抵抗と、一端が前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続され、他端が前記第１のＮｃｈ  ＭＯＳトランジスタのバックゲートに接続された第４の抵抗とを有し、前記第１のＰｃｈ  ＭＯＳトランジスタは前記第１の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第１の制御回路の出力信号が入力されるとき、前記入力信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化してから前記第１の遅延時間までの期間“ＯＮ”し、前記第１のＮｃｈ  ＭＯＳトランジスタは前記第２の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第２の制御回路の出力信号が入力されるとき、前記入力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化してから前記第２の遅延時間までの期間“ＯＮ”する保護回路部と、
を具備することを特徴とする半導体装置。
【請求項３】
入力信号により動作して出力信号を出力端子を介して出力する出力バッファ回路と、
前記入力信号を入力し、前記入力信号を異なる遅延時間だけ遅延させる遅延手段を複数有する第１の遅延回路部が設けられ、遅延値設定レジスタから出力される制御信号にもとづいて選択手段が前記第１の遅延手段のいずれかを選択し、選択された前記遅延手段により前記入力信号を第１の遅延時間だけ遅延させた第１の遅延信号を生成し、前記入力信号と前記第１の遅延信号とを論理演算して出力する第１の制御回路部と、
前記入力信号を入力し、前記入力信号を異なる遅延時間だけ遅延させる遅延手段を複数有する第２の遅延回路部が設けられ、前記遅延値設定レジスタから出力される制御信号にもとづいて前記選択手段が前記第２の遅延回路部の遅延手段のいずれかを選択し、選択された前記遅延手段により前記入力信号を第２の遅延時間だけ遅延させた第２の遅延信号を生成し、前記入力信号と前記第２の遅延信号とを論理演算して出力する第２の制御回路部と、
前記出力バッファ回路と前記出力端子の間に設けられ、前記第１の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第１の制御回路の出力信号が入力されるとき、前記入力信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化してから前記第１の遅延時間までの期間“ＯＮ”し、ゲートとソースが第１の抵抗を介して接続され、高電位側電源側に設けられた第１のＰｃｈ  ＭＯＳトランジスタと、前記第２の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第２の制御回路の出力信号が入力されるとき、前記入力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化してから前記第２の遅延時間までの期間“ＯＮ”し、ゲートとソースが第２の抵抗を介して接続され、低電位側電源側に設けられた第１のＮｃｈ  ＭＯＳトランジスタとを有する保護回路部と、
を具備することを特徴とする半導体装置。
【請求項４】
前記出力バッファ回路は、ソースが前記高電位側電源に接続され、ゲートに前記入力信号が入力される第２のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第２のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースが前記低電位側電源に接続され、ゲートに前記入力信号が入力される第２のＮｃｈ  ＭＯＳトランジスタとを具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記遅延手段は、遅延ゲート、遅延抵抗、遅延容量、或いは遅延回路であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の保護素子に係り、特に出力バッファ回路の静電破壊防止用としてのダイオード接続された保護ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の出力バッファ回路は、高電位側電源と低電位側電源の間に設けられたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタを有し、半導体装置内部で信号処理された信号をドライブし、その信号を出力端子を介して出力する。出力バッファ回路と出力端子の間には、静電気から出力バッファ回路を保護するための保護素子が設けられている。通常、この保護素子にはゲートがソースに接続されたＭＯＳトランジスタが多用されている（例えば、特許文献１参照。）。
【０００３】
近年、半導体装置の微細化の進展に伴い、特許文献１などに記載されている出力バッファ回路を構成するトランジスタのゲート長（Ｌｇ）が短くなり、且つドレイン容量も小さくなっている。このため、出力バッファ回路の動作速度が向上し、オーバーシュートやアンダーシュートを発生しやすい。オーバーシュートやアンダーシュートが発生した場合、出力バッファ回路に接続された外部機器の誤動作、破壊、或いは精度不良などを発生したり、出力バッファ回路を構成しているトランジスタに過剰電流が流れ、半導体装置の誤動作を発生する可能性がある。一方、オーバーシュートやアンダーシュートを防止するために、出力バッファ回路のドライブ能力を小さくすると、出力信号レベルが所定時間内に到達せずに、ＡＣ仕様を満足しない可能性がある。
【特許文献１】特開２０００−２１６６７３号公報（頁４、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、静電保護機能を維持し、且つ出力バッファ回路の動作時に、入力された制御信号にもとづいて“ＯＮ”する保護ＭＯＳトランジスタを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体装置は、入力信号により動作して出力信号を出力端子を介して出力する出力バッファ回路と、前記入力信号を入力し、第１の遅延手段により前記入力信号を第１の遅延時間だけ遅延させた第１の遅延信号を生成し、前記入力信号と前記第１の遅延信号とを論理演算して出力する第１の制御回路部と、前記入力信号を入力し、第２の遅延手段により前記入力信号を第２の遅延時間だけ遅延させた第２の遅延信号を生成し、前記入力信号と前記第２の遅延信号とを論理演算して出力する第２の制御回路部と、前記出力バッファ回路と前記出力端子の間に設けられ、前記第１の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第１の制御回路の出力信号が入力されるとき、前記入力信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化してから前記第１の遅延時間までの期間“ＯＮ”し、ゲートとソースが第１の抵抗を介して接続され、高電位側電源側に設けられた第１のＰｃｈ  ＭＯＳトランジスタと、前記第２の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第２の制御回路の出力信号が入力されるとき、前記入力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化してから前記第２の遅延時間までの期間“ＯＮ”し、ゲートとソースが第２の抵抗を介して接続され、低電位側電源側に設けられた第１のＮｃｈ  ＭＯＳトランジスタとを有する保護回路部とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、入力信号により動作して出力信号を出力端子を介して出力する出力バッファ回路と、前記入力信号を入力し、第１の遅延手段により前記入力信号を第１の遅延時間だけ遅延させた第１の遅延信号を生成し、前記入力信号と前記第１の遅延信号とを論理演算して出力する第１の制御回路部と、前記入力信号を入力し、第２の遅延手段により前記入力信号を第２の遅延時間だけ遅延させた第２の遅延信号を生成し、前記入力信号と前記第２の遅延信号とを論理演算して出力する第２の制御回路部と、前記出力バッファ回路と前記出力端子の間に設けられ、ソースが高電位側電源に接続され、ドレインが前記出力バッファ回路の出力側に接続され、ゲートに前記第１の制御回路部の出力信号を入力する第１のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記出力バッファ回路の出力側及び前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースが低電位側電源に接続され、ゲートに前記第２の制御回路の出力信号を入力する第１のＮｃｈ  ＭＯＳトランジスタと、一端が前記第１のＰｃｈ  ＭＯＳトランジスタのゲートに接続され、他端が前記第１のＰｃｈ  ＭＯＳトランジスタのソースに接続された第１の抵抗と、一端が前記第１のＰｃｈ  ＭＯＳトランジスタのソースに接続され、他端が前記第１のＰｃｈ  ＭＯＳトランジスタのバックゲートに接続された第２の抵抗と、一端が前記第１のＮｃｈ  ＭＯＳトランジスタのゲートに接続され、他端が前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続された第３の抵抗と、一端が前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続され、他端が前記第１のＮｃｈ  ＭＯＳトランジスタのバックゲートに接続された第４の抵抗とを有し、前記第１のＰｃｈ  ＭＯＳトランジスタは前記第１の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第１の制御回路の出力信号が入力されるとき、前記入力信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化してから前記第１の遅延時間までの期間“ＯＮ”し、前記第１のＮｃｈ  ＭＯＳトランジスタは前記第２の制御回路の出力信号が入力されないとき、前記出力バッファ回路の静電保護素子として機能し、前記第２の制御回路の出力信号が入力されるとき、前記入力信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化してから前記第２の遅延時間までの期間“ＯＮ”する保護回路部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、静電保護機能を維持し、且つ出力バッファ回路の動作時に、入力された制御信号にもとづいて“ＯＮ”する保護ＭＯＳトランジスタを有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置の出力部を示す回路図である。本実施例では、出力バッファ回路のオーバーシュート及びアンダーシュートを抑制するために、静電破壊防止用としての保護ＭＯＳトランジスタに駆動能力補助機能を持たせている。
【００１０】
図１に示すように、出力部１には、ドライブ回路２、出力バッファ回路３、保護回路部４、制御回路部５、制御回路部６、及び出力端子ＰＡＤＯが設けられている。
【００１１】
ドライブ回路２は、半導体装置内部で信号処理された信号である入力信号ＮＳ１を入力し、その信号をドライブして出力バッファ回路３に出力する。
【００１２】
出力バッファ回路３は、ドライブ回路２と保護回路部４の間に設けられ、Ｐｃｈ  ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタＰ１及びＮｃｈ  ＭＯＳトランジスタＮ１から構成され、ドライブ回路２から出力された信号をドライブして負荷を駆動する。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称され、出力バッファ回路は単に出力回路とも呼称される。
【００１３】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにドライブ回路２から出力された信号を入力して“ＯＮ”、“ＯＦＦ”動作をする。Ｎｃｈ  ＭＯＳトランジスタＮ１は、ドレインがＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにドライブ回路２から出力された信号を入力して“ＯＮ”、“ＯＦＦ”動作をする。そして、Ｐｃｈ  ＮＯＳトランジスタＰ１のドレインとＮｃｈ  ＭＯＳトランジスタＮ１のドレインの間から出力バッファ回路３の出力信号ＯＳ１が出力される。
【００１４】
保護回路部４は、出力バッファ回路３と出力端子ＰＡＤＯの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＰ１、Ｎｃｈ  ＭＯＳトランジスタＰＮ１、及び抵抗Ｒ１乃至Ｒ４から構成されている。
【００１５】
Ｐｃｈ  ＭＯＳトランジスタＰＰ１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ  ＮＯＳトランジスタＰ１のドレイン、Ｎｃｈ  ＭＯＳトランジスタＮ１のドレイン、及びＮｃｈ  ＭＯＳトランジスタＰＮ１のドレインに接続され、ゲートに制御回路部５の出力側のノードｎｄ６の信号を入力する。
【００１６】
抵抗Ｒ１は、一端が制御回路部５の出力側のノードｎｄ６及びＰｃｈ  ＭＯＳトランジスタＰＰ１のゲートに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１のソースに接続され、Ｐｃｈ  ＭＯＳトランジスタＰＰ１のゲートとソースを電気的に接続する役目（ Ｐｃｈ  ＭＯＳトランジスタＰＰ１のダイオード接続）、及び制御回路部５から出力され、Ｐｃｈ  ＭＯＳトランジスタＰＰ１のソースに入力される信号をＰｃｈ  ＭＯＳトランジスタＰＰ１のゲートに入力される信号よりも遅延させる遅延素子としての役目をする。
【００１７】
抵抗Ｒ２は、一端がＰｃｈ  ＭＯＳトランジスタＰＰ１のソースに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１のバックゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＰＮ１は、ドレインがＰｃｈ  ＮＯＳトランジスタＰ１のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ１のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御回路部６の出力側のノードｎｄ１６の信号を入力する。
【００１８】
抵抗Ｒ３は、一端が制御回路部６の出力側のノードｎｄ１６及びＮｃｈ  ＭＯＳトランジスタＰＮ１のゲートに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１のソースに接続され、 Ｎｃｈ  ＭＯＳトランジスタＰＮ１のゲートとソースを電気的に接続する役目（ Ｎｃｈ  ＭＯＳトランジスタＰＮ１のダイオード接続）、及び制御回路部６から出力され、Ｎｃｈ  ＭＯＳトランジスタＰＮ１のソースに入力される信号をＮｃｈ  ＭＯＳトランジスタＰＮ１のゲートに入力される信号よりも遅延させる遅延素子としての役目をする。抵抗Ｒ４は、一端がＮｃｈ  ＭＯＳトランジスタＰＮ１のソースに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１のバックゲートに接続されている。
【００１９】
ここで、保護回路部４を構成するＰｃｈ  ＭＯＳトランジスタＰＰ１及びＮｃｈ  ＭＯＳトランジスタＰＮ１は、出力バッファ回路３を静電気から保護する保護機能の他に、出力バッファ回路３の動作時に“ＯＮ”して出力をドライブする駆動能力補助機能を有している。
【００２０】
制御回路部５には、遅延素子７、２入力ＸＯＲ回路ＸＯＲ１、２入力ＮＯＲ回路ＮＯＲ１、及びスリーステートバッファＴＢ１が設けられている。なお、ＸＯＲ回路は、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路、ＥＸ−ＯＲ回路、或いはＥｘ−ＯＲ回路とも呼称される。
【００２１】
遅延素子７は、入力信号ＮＳ１を入力し、その信号を所定時間遅延させて出力側のノードｎｄ１に出力する。２入力ＸＯＲ回路ＸＯＲ１は、遅延素子７と２入力ＮＯＲ回路ＮＯＲ１の間に設けられ、ノードｎｄ２の入力信号ＮＳ１及び遅延素子７から出力された信号を入力し、論理演算された信号を出力側のノードｎｄ４に出力する。
【００２２】
２入力ＮＯＲ回路ＮＯＲ１は、２入力ＸＯＲ回路ＸＯＲ１とスリーステートバッファＴＢ１の間に設けられ、ノードｎｄ３の入力信号ＮＳ１及び２入力ＸＯＲ回路ＸＯＲ１から出力された信号を入力し、論理演算された信号を出力側のノードｎｄ５に出力する。
【００２３】
スリーステートバッファＴＢ１は、２入力ＮＯＲ回路ＮＯＲ１と保護回路部４の間に設けられ、制御信号ＴＳ１が“Ｈｉｇｈ”レベルのとき“ＯＮ”して、入力側のノードｎｄ５の信号をドライブして出力側のノードｎｄ６に出力する。一方、制御信号ＴＳ１が“Ｌｏｗ”レベルのとき“ＯＦＦ”し、出力側のノードｎｄ６がハイインピーダンス（“ＨｉＺ”）状態になる。
【００２４】
制御回路部６には、遅延素子８、２入力ＸＯＲ回路ＸＯＲ２、２入力ＡＮＤ回路ＡＮＤ１、及びスリーステートバッファＴＢ２が設けられている。遅延素子８は、入力信号ＮＳ１を入力し、その信号を所定時間遅延させて出力側のノードｎｄ１１に出力する。
【００２５】
２入力ＸＯＲ回路ＸＯＲ２は、遅延素子８と２入力ＡＮＤ回路ＡＮＤ１の間に設けられ、ノードｎｄ１２の入力信号ＮＳ１及び遅延素子８から出力された信号を入力し、論理演算された信号を出力側のノードｎｄ１４に出力する。２入力ＡＮＤ回路ＡＮＤ１は、２入力ＸＯＲ回路ＸＯＲ２とスリーステートバッファＴＢ２の間に設けられ、ノードｎｄ１３の入力信号ＮＳ１及び２入力ＸＯＲ回路ＸＯＲ２から出力された信号を入力し、論理演算された信号を出力側のノードｎｄ１５に出力する。
【００２６】
スリーステートバッファＴＢ２は、２入力ＡＮＤ回路ＡＮＤ１と保護回路部４の間に設けられ、制御信号ＴＳ２が“Ｈｉｇｈ”レベルのとき“ＯＮ”して、入力側のノードｎｄ１５の信号をドライブして出力側のノードｎｄ１６に出力する。一方、制御信号ＴＳ２が“Ｌｏｗ”レベルのとき“ＯＦＦ”し、出力側のノードｎｄ１６がハイインピーダンス（“ＨｉＺ”）状態になる。なお、遅延素子７及び遅延素子８には、遅延ゲート、遅延抵抗、或いは遅延容量などを用いるのがよい。また、抵抗Ｒ２及び抵抗Ｒ４を省略して、Ｐｃｈ  ＭＯＳトランジスタＰＰ１のソースをバックゲートに接続し、Ｎｃｈ  ＭＯＳトランジスタＰＮ１のソースをバックゲートに接続してもよい。
【００２７】
次に、出力バッファ回路及び保護回路部の動作について図２乃至図４を参照して説明する。図２は高電位側電源側に設けられた制御回路に入力される入力信号レベルと制御回路部から出力される出力信号レベルの関係を示す図、図３は低電位側電源側に設けられた制御回路に入力される入力信号レベルと制御回路部から出力される出力信号レベルの関係を示す図、図４は出力バッファ回路及び保護回路部の動作を示すタイミングチャートである。
【００２８】
図２に示すように、入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとき、スリーステートバッファＴＢ１に入力される制御信号ＴＳ１は“Ｈｉｇｈ”レベル、スリーステートバッファＴＢ２に入力される制御信号ＴＳ２は“Ｌｏｗ”レベルに設定される。このため、スリーステートバッファＴＢ１は“ＯＮ”し、スリーステートバッファＴＢ２は“ＯＦＦ”し、出力側のノードｎｄ１６がハイインピーダンス“ＨｉＺ”の状態になる。
【００２９】
入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化した直後（遅延素子７の遅延時間ｔ１よりも短い期間）では、遅延素子７の出力側のノードｎｄ１の信号が“Ｈｉｇｈ”レベル、２入力ＸＯＲ回路ＸＯＲ１の出力側のノードｎｄ４の信号が“Ｈｉｇｈ”レベル、２入力ＮＯＲ回路ＮＯＲ１の出力側のノードｎｄ５の信号が“Ｌｏｗ”レベル、スリーステートバッファＴＢ１の出力側のノードｎｄ６が“Ｌｏｗ”レベルとなる。
【００３０】
一方、入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ｔ１経過後では、遅延素子７の出力側のノードｎｄ１の信号が“Ｌｏｗ”レベル、２入力ＸＯＲ回路ＸＯＲ１の出力側のノードｎｄ４の信号が“Ｌｏｗ”レベル、２入力ＮＯＲ回路ＮＯＲ１の出力側のノードｎｄ５の信号が“Ｈｉｇｈ”レベル、スリーステートバッファＴＢ１の出力側のノードｎｄ６が“Ｈｉｇｈ”レベルとなる。
【００３１】
図３に示すように、入力信号ＮＳ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ ”レベルに変化するとき、スリーステートバッファＴＢ１に入力される制御信号ＴＳ１は“Ｌｏｗ”レベル、スリーステートバッファＴＢ２に入力される制御信号ＴＳ２は“Ｈｉｇｈ”レベルに設定される。このため、スリーステートバッファＴＢ１は“ＯＦＦ”し、出力側のノードｎｄ６がハイインピーダンス“ＨｉＺ”の状態になる。スリーステートバッファＴＢ２は“ＯＮ”する。
【００３２】
入力信号ＮＳ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ ”レベルに変化した直後（遅延素子８の遅延時間ｔ２よりも短い期間）では、遅延素子８の出力側のノードｎｄ１１の信号が“Ｌｏｗ”レベル、２入力ＸＯＲ回路ＸＯＲ２の出力側のノードｎｄ１４の信号が“Ｈｉｇｈ”レベル、２入力ＡＮＤ回路ＡＮＤ１の出力側のノードｎｄ１５の信号が“Ｈｉｇｈ”レベル、スリーステートバッファＴＢ２の出力側のノードｎｄ１６が“Ｈｉｇｈ”レベルとなる。
【００３３】
一方、入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化し、ｔ２経過後では、遅延素子８の出力側のノードｎｄ１１の信号が“Ｈｉｇｈ”レベル、２入力ＸＯＲ回路ＸＯＲ２の出力側のノードｎｄ１４の信号が“Ｌｏｗ”レベル、２入力ＡＮＤ回路ＡＮＤ１の出力側のノードｎｄ１５の信号が“Ｌｏｗ ”レベル、スリーステートバッファＴＢ２の出力側のノードｎｄ１６が“Ｌｏｗ”レベルとなる。
【００３４】
図４に示すように、入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化した直後（遅延素子７の遅延時間ｔ１よりも短い期間）、 Ｐｃｈ  ＭＯＳトランジスタＰＰ１のゲートが“Ｌｏｗ”レベル、ソースがＶｄｄレベルなので、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰＰ１が共に“ＯＮ”し、迅速に出力信号ＯＳ１が所定の規格である“Ｈｉｇｈ”レベルに達する。
【００３５】
そして、入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したｔ１経過後、 Ｐｃｈ  ＭＯＳトランジスタＰＰ１のゲート及びソースが“Ｌｏｗ”レベルなので、Ｐｃｈ  ＭＯＳトランジスタＰＰ１が“ＯＦＦ”し、Ｐｃｈ  ＭＯＳトランジスタＰ１のみ“ＯＮ”状態を保ち、徐々に出力信号ＯＳ１の信号が飽和して“Ｈｉｇｈ”レベルになる。このため、オーバーシュート現象は発生しない。
【００３６】
なお、遅延素子としての抵抗Ｒ１の遅延時間ｔ３は、遅延素子７の遅延時間ｔ１よりも長く設定（ｔ３＞ｔ１）するのが好ましい。ｔ３＜ｔ１の場合、Ｐｃｈ  ＭＯＳトランジスタＰＰ１の“ＯＮ”する時間がｔ１よりも短くなり、出力信号ＯＳ１が“Ｈｉｇｈ”レベルに達する時間が長くなり、所定のＡＣ規格を満たさない場合が発生する。
【００３７】
一方、入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化した直後（遅延素子８の遅延時間ｔ２よりも短い期間）、Ｎｃｈ  ＭＯＳトランジスタＰＮ１のゲートが“Ｈｉｇｈ”レベル、ソースがＶｓｓレベルなので、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＰＮ１が共に“ＯＮ”し、迅速に出力信号ＯＳ１が所定の規格である“Ｌｏｗ”レベルに達する。
【００３８】
そして、入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化したｔ２経過後、Ｎｃｈ  ＭＯＳトランジスタＮＰ１のゲート及びソースが“Ｌｏｗ”レベルなので、 Ｎｃｈ  ＭＯＳトランジスタＮＰ１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮ１のみ“ＯＮ”状態を保ち、徐々に出力信号ＯＳ１の信号が減衰して“Ｌｏｗ”になる。このため、アンダーシュート現象は発生しない。
【００３９】
なお、遅延素子としての抵抗Ｒ３の遅延時間ｔ４は、遅延素子８の遅延時間ｔ２よりも長く設定（ｔ４＞ｔ２）するのが好ましい。ｔ４＜ｔ２の場合、Ｎｃｈ  ＭＯＳトランジスタＰＮ１の“ＯＮ”する時間がｔ２よりも短くなり、出力信号ＯＳ１が“Ｌｏｗ ”レベルに達する時間が長くなり、所定のＡＣ規格を満たさない場合が発生する。
【００４０】
上述したように、本実施例の半導体装置では、ソースが高電位側電源Ｖｄｄに接続され、ゲートが制御回路部５の出力側に接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１のドレイン、Ｎｃｈ  ＭＯＳトランジスタＮ１のドレイン、及びＮｃｈ  ＭＯＳトランジスタＰＮ１のドレインに接続されたＰｃｈ  ＭＯＳトランジスタＰＰ１と、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ１のドレインに接続され、ゲートが制御回路部６の出力側に接続され、ソースが低電位側電源Ｖｓｓに接続されたＮｃｈ  ＭＯＳトランジスタＰＮ１と、一端が制御回路部５の出力側及びＰｃｈ  ＭＯＳトランジスタＰＰ１のゲートに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１のソースに接続された抵抗Ｒ１と、一端がＰｃｈ  ＭＯＳトランジスタＰＰ１のソースに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１のバックゲートに接続された抵抗Ｒ２と、一端が制御回路部６の出力側及びＮｃｈ  ＭＯＳトランジスタＰＮ１のゲートに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１のソースに接続された抵抗Ｒ３と、及び一端がＮｃｈ  ＭＯＳトランジスタＰＮ１のソースに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１のバックゲートに接続された抵抗Ｒ４とを有し、出力バッファ回路３の静電破壊防止用としての保護回路部４、Ｐｃｈ  ＭＯＳトランジスタＰＰ１の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部５、及びＮｃｈ  ＭＯＳトランジスタＰＮ１の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部６が設けられている。
【００４１】
このため、制御信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化した直後、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰＰ１が共に“ＯＮ”し、入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したｔ１経過後、Ｐｃｈ  ＭＯＳトランジスタＰ１が“ＯＮ”状態を維持する。一方、入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化した直後、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＰＮ１が共に“ＯＮ”し、入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化したｔ２経過後、Ｎｃｈ  ＭＯＳトランジスタＮ１が“ＯＮ”状態を維持する。
【００４２】
したがって、出力信号ＯＳ１の迅速な立ち上がり、立ち下がりが可能となり所定のＡＣ規格を満足させ、且つオーバーシュート及びアンダーシュート現象の発生を抑制することができる。また、保護回路部４に出力バッファ回路３を静電気から保護する保護機能の他に、出力バッファ回路３の動作時に“ＯＮ”して出力をドライブする駆動能力補助機能を持たせているので、出力バッファ回路３の回路面積を縮小することができる。
【００４３】
なお、本実施例では、出力バッファ回路３及び保護回路部４にＭＯＳトランジスタを用いているが、ゲートが絶縁膜からなるＭＩＳＦＥＴ（Metal    Insulator    Semiconductor  Field  Effect  Transistor）を用いてもよい。また、抵抗Ｒ２及び抵抗Ｒ４の代わりに半導体基板内部に設けられたウエル層を抵抗として用いてもよい。
【実施例２】
【００４４】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は遅延回路部を示すブロック図である。本実施例では実施例１の遅延素子を遅延回路部に置き換えている。
【００４５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４６】
図５に示すように、遅延回路部１０には、遅延回路１１乃至１３、及びセレクタ１４が設けられ、論理動作した信号を制御回路部５の２入力ＸＯＲ回路ＸＯＲ１、或いは制御回路部６の２入力ＸＯＲ回路ＸＯＲ２に出力する。
【００４７】
遅延回路１１は、６段縦続接続された遅延ゲートＤＧを有し、入力信号ＮＳ１を入力し、その信号を遅延ゲートＤＧの遅延時間の６倍遅延させて出力側のノードｎｄ２１に出力する。遅延回路１２は、４段縦続接続された遅延ゲートＤＧを有し、入力信号ＮＳ１を入力し、その信号を遅延ゲートＤＧの遅延時間の４倍遅延させて出力側のノードｎｄ２２に出力する。遅延回路１３は、２段縦続接続された遅延ゲートＤＧを有し、入力信号ＮＳ１を入力し、その信号を遅延ゲートＤＧの遅延時間の２倍遅延させて出力側のノードｎｄ２３に出力する。
【００４８】
セレクタ１４は、ノードｎｄ２１の信号、ノードｎｄ２２の信号、及びノードｎｄ２３の信号を入力し、遅延値設定レジスタ９で生成される制御信号ＴＳ３にもとづいて、ノードｎｄ２１の信号、ノードｎｄ２２の信号、或いはノードｎｄ２３の信号のいずれかを選択し、その信号を制御回路部５のノードｎｄ１、或いは制御回路部６のノードｎｄ１１に出力する。このため、遅延時間が固定された実施例１の遅延素子とは異なり、任意に遅延時間を変更することができる。なお、遅延値設定レジスタ９で生成される制御信号ＴＳ３は、半導体装置の外部から入力される信号や半導体装置内部の信号（クロック信号等）にもとづいて生成される。
【００４９】
上述したように、本実施例の半導体装置では、遅延時間の異なる遅延回路１１乃至１３と、遅延回路１１から出力された信号、遅延回路１２から出力された信号、及び遅延回路１３から出力された信号を入力し、制御信号ＴＳ３にもとづいて信号選択するセレクタ１４とを有する遅延回路部１０が設けられている。
【００５０】
このため、遅延値設定レジスタ９により遅延時間を変更することができるので、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰＰ１が同時に“ＯＮ”する時間、及びＮｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＰＮ１が同時に“ＯＮ”する時間を任意に変更することができる。したがって、動作電圧或いは動作温度が変わっても、遅延時間を変更することにより出力信号ＯＳ１の迅速な立ち上がり、立ち下がりが可能となり所定のＡＣ規格を満足させ、且つオーバーシュート及びアンダーシュート現象の発生を抑制することができる。
【００５１】
なお、本実施例では、遅延回路１１乃至１３に遅延ゲートを用いているが、遅延抵抗や遅延容量などを縦続接続させてもよい。また、セレクタ１４の代わりにスイッチ（ＳＰ３Ｔ  Single  Pole  ３  Throw）を用いてもよい。
【実施例３】
【００５２】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図６は半導体装置の出力部を示す回路図である。本実施例では出力バッファ回路と出力端子の間に保護回路部を２段設けている。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図６に示すように、出力部１ａには、ドライブ回路２、出力バッファ回路３、保護回路部４ａ、保護回路４ｂ、制御回路部５ａ、制御回路部６ａ、及び出力端子ＰＡＤＯが設けられている。
【００５５】
保護回路部４ａは、出力バッファ回路３と保護回路部４ｂの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＰ１１、Ｎｃｈ  ＭＯＳトランジスタＰＮ１１、及び抵抗Ｒ１１乃至Ｒ１４から構成されている。
【００５６】
Ｐｃｈ  ＭＯＳトランジスタＰＰ１１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ  ＮＯＳトランジスタＰ１のドレイン、Ｎｃｈ  ＭＯＳトランジスタＮ１のドレイン、及びＮｃｈ  ＭＯＳトランジスタＰＮ１１のドレインに接続され、ゲートに制御回路部５ａの出力側のノードｎｄ３１の信号を入力する。
【００５７】
抵抗Ｒ１１は、一端が制御回路部５ａの出力側のノードｎｄ３１及びＰｃｈ  ＭＯＳトランジスタＰＰ１１のゲートに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１１のソースに接続され、Ｐｃｈ  ＭＯＳトランジスタＰＰ１１のゲートとソースを電気的に接続する役目（ Ｐｃｈ  ＭＯＳトランジスタＰＰ１１のダイオード接続）、及び制御回路部５ａのノードｎｄ３１から出力され、Ｐｃｈ  ＭＯＳトランジスタＰＰ１１のソースに入力される信号をＰｃｈ  ＭＯＳトランジスタＰＰ１１のゲートに入力される信号よりも遅延させる遅延素子としての役目をする。
【００５８】
抵抗Ｒ１２は、一端がＰｃｈ  ＭＯＳトランジスタＰＰ１１のソースに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１１のバックゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＰＮ１１は、ドレインがＰｃｈ  ＮＯＳトランジスタＰ１のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ１のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御回路部６ａの出力側のノードｎｄ３３から出力された信号を入力する。
【００５９】
抵抗Ｒ１３は、一端が制御回路部６ａの出力側のノードｎｄ３３及びＮｃｈ  ＭＯＳトランジスタＰＮ１１のゲートに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１１のソースに接続され、 Ｎｃｈ  ＭＯＳトランジスタＰＮ１１のゲートとソースを電気的に接続する役目（ Ｎｃｈ  ＭＯＳトランジスタＰＮ１１のダイオード接続）、及び制御回路部６ａの出力側のノードｎｄ３３から出力され、Ｎｃｈ  ＭＯＳトランジスタＰＮ１１のソースに入力される信号をＮｃｈ  ＭＯＳトランジスタＰＮ１１のゲートに入力される信号よりも遅延させる遅延素子としての役目をする。抵抗Ｒ１４は、一端がＮｃｈ  ＭＯＳトランジスタＰＮ１１のソースに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１１のバックゲートに接続されている。
【００６０】
保護回路部４ｂは、保護回路部４ａと出力端子ＰＡＤＯの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰＰ１２、Ｎｃｈ  ＭＯＳトランジスタＰＮ１２、及び抵抗Ｒ２１乃至Ｒ２４から構成されている。
【００６１】
Ｐｃｈ  ＭＯＳトランジスタＰＰ１２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ  ＮＯＳトランジスタＰＰ１１のドレイン、Ｎｃｈ  ＭＯＳトランジスタＰＮ１１のドレイン、及びＮｃｈ  ＭＯＳトランジスタＰＰＮ１２のドレインに接続され、ゲートに制御回路部５ａの出力側のノードｎｄ３２の信号を入力する。
【００６２】
抵抗Ｒ２１は、一端が制御回路部５ａの出力側のノードｎｄ３２及びＰｃｈ  ＭＯＳトランジスタＰＰ１２のゲートに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１２のソースに接続され、Ｐｃｈ  ＭＯＳトランジスタＰＰ１２のゲートとソースを電気的に接続する役目（ Ｐｃｈ  ＭＯＳトランジスタＰＰ１２のダイオード接続）、及び制御回路部５ａの出力側のノードｎｄ３２から出力され、Ｐｃｈ  ＭＯＳトランジスタＰＰ１２のソースに入力される信号をＰｃｈ  ＭＯＳトランジスタＰＰ１２のゲートに入力される信号よりも遅延させる遅延素子としての役目をする。
【００６３】
抵抗Ｒ２２は、一端がＰｃｈ  ＭＯＳトランジスタＰＰ１２のソースに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＰ１２のバックゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＰＮ１２は、ドレインがＰｃｈ  ＮＯＳトランジスタＰＰ１１のドレイン及びＮｃｈ  ＭＯＳトランジスタＰＮ１１のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御回路部６ａの出力側のノードｎｄ３４から出力された信号を入力する。
【００６４】
抵抗Ｒ２３は、一端が制御回路部６ａの出力側のノードｎｄ３４及びＮｃｈ  ＭＯＳトランジスタＰＮ１２のゲートに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１２のソースに接続され、 Ｎｃｈ  ＭＯＳトランジスタＰＮ１２のゲートとソースを電気的に接続する役目（ Ｎｃｈ  ＭＯＳトランジスタＰＮ１２のダイオード接続）、及び制御回路部６ａの出力側のノードｎｄ３４から出力され、Ｎｃｈ  ＭＯＳトランジスタＰＮ１２のソースに入力される信号をＮｃｈ  ＭＯＳトランジスタＰＮ１２のゲートに入力される信号よりも遅延させる遅延素子としての役目をする。抵抗Ｒ２４は、一端がＮｃｈ  ＭＯＳトランジスタＰＮ１２のソースに接続され、他端がＮｃｈ  ＭＯＳトランジスタＰＮ１２のバックゲートに接続されている。
【００６５】
ここで、保護回路部４ａを構成するＰｃｈ  ＭＯＳトランジスタＰＰ１１とＮｃｈ  ＭＯＳトランジスタＰＮ１１、及び保護回路部４ｂを構成するＰｃｈ  ＭＯＳトランジスタＰＰ１２とＮｃｈ  ＭＯＳトランジスタＰＮ１２は、出力バッファ回路３を静電気から保護する保護機能の他に、出力バッファ回路３の動作時に“ＯＮ”して出力をドライブする駆動能力補助機能を有している。
【００６６】
制御回路部５ａには、遅延素子７、２入力ＸＯＲ回路ＸＯＲ１、２入力ＮＯＲ回路ＮＯＲ１、スリーステートバッファＴＢ１１、及びスリーステートバッファＴＢ１２が設けられている。なお、遅延素子７、２入力ＸＯＲ回路ＸＯＲ１、及び２入力ＮＯＲ回路ＮＯＲ１は実施例１と同じ構成なので説明を省略する。
【００６７】
スリーステートバッファＴＢ１１は、２入力ＮＯＲ回路ＮＯＲ１と保護回路部４ａの間に設けられ、制御信号ＴＳ１１が“Ｈｉｇｈ”レベルのとき“ＯＮ”して、入力側のノードｎｄ５の信号をドライブして出力側のノードｎｄ３１に出力する。一方、制御信号ＴＳ１１が“Ｌｏｗ”レベルのとき“ＯＦＦ”し、出力側のノードｎｄ３１がハイインピーダンス（“ＨｉＺ”）状態になる。
【００６８】
スリーステートバッファＴＢ１２は、２入力ＮＯＲ回路ＮＯＲ１と保護回路部４ｂの間に設けられ、制御信号ＴＳ１２が“Ｈｉｇｈ”レベルのとき“ＯＮ”して、入力側のノードｎｄ５の信号をドライブして出力側のノードｎｄ３２に出力する。一方、制御信号ＴＳ１２が“Ｌｏｗ”レベルのとき“ＯＦＦ”し、出力側のノードｎｄ３２がハイインピーダンス（“ＨｉＺ”）状態になる。
【００６９】
制御回路部６ａには、遅延素子８、２入力ＸＯＲ回路ＸＯＲ２、２入力ＡＮＤ回路ＡＮＤ１、スリーステートバッファＴＢ１３、及びスリーステートバッファＴＢ１４が設けられている。なお、遅延素子７、２入力ＸＯＲ回路ＸＯＲ２、及び２入力ＡＮＤ回路ＡＮＤ１は実施例１と同じ構成なので説明を省略する。
【００７０】
スリーステートバッファＴＢ１３は、２入力ＡＮＤ回路ＡＮＤ１と保護回路部４ａの間に設けられ、制御信号ＴＳ１３が“Ｈｉｇｈ”レベルのとき“ＯＮ”して、入力側のノード１５の信号をドライブして出力側のノードｎｄ３３に出力する。一方、制御信号ＴＳ１３が“Ｌｏｗ”レベルのとき“ＯＦＦ”し、出力側のノードｎｄ３３がハイインピーダンス（“ＨｉＺ”）状態になる。
【００７１】
スリーステートバッファＴＢ１４は、２入力ＡＮＤ回路ＡＮＤ１と保護回路部４ｂの間に設けられ、制御信号ＴＳ１４が“Ｈｉｇｈ”レベルのとき“ＯＮ”して、入力側のノードｎｄ１５の信号をドライブして出力側のノードｎｄ３４に出力する。一方、制御信号ＴＳ１４が“Ｌｏｗ”レベルのとき“ＯＦＦ”し、出力側のノードｎｄ３４がハイインピーダンス（“ＨｉＺ”）状態になる。
【００７２】
ここで、入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとき、制御信号ＴＳ１１及び制御信号ＴＳ１２が“Ｈｉｇｈ”レベル、制御信号ＴＳ１３及び制御信号ＴＳ１４が“Ｌｏｗ”レベルに設定される。入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化するとき、制御信号ＴＳ１１及び制御信号ＴＳ１２が“Ｌｏｗ ”レベル、制御信号ＴＳ１３及び制御信号ＴＳ１４が“Ｈｉｇｈ ”レベルに設定される。
【００７３】
上述したように、本実施例の半導体装置では、出力バッファ回路３の静電破壊防止用、及び出力バッファ回路３の動作時に“ＯＮ”して出力をドライブする駆動能力補助機能を有する保護回路部４ａと、出力バッファ回路３の静電破壊防止用及び出力バッファ回路３の動作時に“ＯＮ”して出力をドライブする駆動能力補助機能を有する保護回路部４ｂと、Ｐｃｈ  ＭＯＳトランジスタＰＰ１１及びＰｃｈ  ＭＯＳトランジスタＰＰ１２の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部５ａ、及びＮｃｈ  ＭＯＳトランジスタＰＮ１１及びＮｃｈ  ＭＯＳトランジスタＰＮ１２の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部６ａが設けられている。
【００７４】
このため、制御信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化した直後、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐｃｈ  ＭＯＳトランジスタＰＰ１１、及びＰｃｈ  ＭＯＳトランジスタＰＰ１２が共に“ＯＮ”し、入力信号ＮＳ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化した所定時間経過後、Ｐｃｈ  ＭＯＳトランジスタＰ１が“ＯＮ”状態を維持する。一方、入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化した直後、Ｎｃｈ  ＭＯＳトランジスタＮ１、Ｎｃｈ  ＭＯＳトランジスタＰＮ１１、及びＮｃｈ  ＭＯＳトランジスタＰＮ１２が共に“ＯＮ”し、入力信号ＮＳ１が“Ｌｏｗ ”レベルから“Ｈｉｇｈ”レベルに変化した所定時間経過後、Ｎｃｈ  ＭＯＳトランジスタＮ１が“ＯＮ”状態を維持する。
【００７５】
したがって、実施例１よりも出力信号ＯＳ１の迅速な立ち上がり、立ち下がりが可能となり所定のＡＣ規格を満足させ、且つオーバーシュート及びアンダーシュート現象の発生を抑制することができる。
【実施例４】
【００７６】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図７は半導体装置の出力部を示す回路図である。本実施例では出力バッファ回路と出力端子の間に保護回路部を２段設けている。
【００７７】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７８】
図７に示すように、出力部１ｂには、ドライブ回路２、出力バッファ回路３、保護回路部４ａ、保護回路部４ｂ、制御回路部５ｂ、制御回路部５ｃ、制御回路部６ｂ、制御回路部６ｃ、及び出力端子ＰＡＤＯが設けられている。なお、ドライブ回路２、出力バッファ回路３、保護回路部４ａ、及び保護回路部４ｂは、実施例３と同じ構成なので説明を省略する。
【００７９】
制御回路部５ｂ、制御回路部５ｃ、制御回路部６ｂ、及び制御回路部６ｃには、実施例２と同様に所定の時間だけ入力信号ＮＳ１を遅延させる複数の遅延回路、遅延値設定レジスタで生成された制御信号にもとづいて、複数の遅延回路から出力された信号のいづれかを選択し、その信号を出力するセレクタが設けられている。そして、制御回路部５ｂ、制御回路部５ｃ、制御回路部６ｂ、及び制御回路部６から出力される信号は、遅延値設定レジスタにより、任意に入力信号ＮＳ１よりも所定の時間だけそれぞれ遅延させることができる。
【００８０】
上述したように、本実施例の半導体装置では、出力バッファ回路３の静電破壊防止用、及び出力バッファ回路３の動作時に“ＯＮ”して出力をドライブする駆動能力補助機能を有する保護回路部４ａと、出力バッファ回路３の静電破壊防止用及び出力バッファ回路３の動作時に“ＯＮ”して出力をドライブする駆動能力補助機能を有する保護回路部４ｂと、遅延値設定レジスタの制御信号にもとづいて、入力信号ＮＳ１を所定の時間遅延させ、Ｐｃｈ  ＭＯＳトランジスタＰＰ１１の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部５ｂと、遅延値設定レジスタの制御信号にもとづいて、入力信号ＮＳ１を所定の時間遅延させ、Ｐｃｈ  ＭＯＳトランジスタＰＰ１２の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部５ｃと、遅延値設定レジスタの制御信号にもとづいて、入力信号ＮＳ１を所定の時間遅延させ、Ｎｃｈ  ＭＯＳトランジスタＰＮ１１の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部６ｂと、遅延値設定レジスタの制御信号にもとづいて、入力信号ＮＳ１を所定の時間遅延させ、Ｎｃｈ  ＭＯＳトランジスタＰＮＰ１２の“ＯＮ”、“ＯＦＦ”制御する信号を生成する制御回路部６ｃが設けられている。
【００８１】
このため、遅延値設定レジスタにより遅延時間を変更することができるので、Ｐｃｈ  ＭＯＳトランジスタＰ１、 Ｐｃｈ  ＭＯＳトランジスタＰＰ１１、及びＰｃｈ  ＭＯＳトランジスタＰＰ１２が同時に“ＯＮ”する時間、及びＮｃｈ  ＭＯＳトランジスタＮ１、 Ｎｃｈ  ＭＯＳトランジスタＰＮ１１、及びＮｃｈ  ＭＯＳトランジスタＰＮ１２が同時に“ＯＮ”する時間を任意に変更することができる。したがって、動作電圧或いは動作温度が変わっても、遅延時間を変更することにより出力信号ＯＳ１の迅速な立ち上がり、立ち下がりが可能となり所定のＡＣ規格を満足させ、且つオーバーシュート及びアンダーシュート現象の発生を抑制することができる。
【００８２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８３】
例えば、実施例では出力バッファ回路にＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタを設けているが、高電位側電源と低電位側電源の間に１つのＰｃｈ  ＭＯＳトランジスタ、１つのＮｃｈ  ＭＯＳトランジスタ、或いは縦続接続された２つのＮｃｈ  ＭＯＳトランジスタを設けてもよい。また、出力バッファ回路の代わりにＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などの高耐圧スイッチング素子を適用してもよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１に係る半導体装置の出力部を示す回路図。
【図２】本発明の実施例１に係る高電位側電源側に設けられた制御回路部に入力される入力信号レベルと制御回路部から出力される出力信号レベルの関係を示す図。
【図３】本発明の実施例１に係る低電位側電源側に設けられた制御回路部に入力される入力信号レベルと制御回路部から出力される出力信号レベルの関係を示す図。
【図４】本発明の実施例１に係る出力バッファ回路及び保護回路部の動作を示すタイミングチャート。
【図５】本発明の実施例２に係る遅延回路部を示すブロック図。
【図６】本発明の実施例３に係る半導体装置の出力部を示す回路図。
【図７】本発明の実施例４に係る半導体装置の出力部を示す回路図。
【符号の説明】
【００８５】
１、１ａ、１ｂ  出力部
２  ドライブ回路
３  出力バッファ回路
４、４ａ、４ｂ  保護回路部
５、５ａ、５ｂ、５ｃ、６、６ａ、６ｂ、６ｃ  制御回路部
７、８  遅延素子
９  遅延値設定レジスタ
１０  遅延回路部
１１、１２、１３  遅延回路
１４  セレクタ
ＡＮＤ１  ２入力ＡＮＤ回路
ＤＧ  遅延ゲート
Ｎ１、ＰＮ１、ＰＮ１１、ＰＮ１２  Ｎｃｈ  ＭＯＳトランジスタ
ｎｄ１〜６、ｎｄ１１〜１６、ｎｄ２１〜２３、ｎｄ３１〜３４  ノード
ＮＯＲ１  ２入力ＮＯＲ回路
ＮＳ１  入力信号
ＯＳ１  出力信号
Ｐ１、ＰＰ１、ＰＰ１１、ＰＰ１２  Ｐｃｈ  ＭＯＳトランジスタ
ＰＡＤＯ  出力端子
Ｒ１〜４、Ｒ１１〜１４、Ｒ２１〜２４  抵抗
ＴＢ１、ＴＢ２、ＴＢ１１〜１４  スリーステートバッファ
ＴＳ１、ＴＳ２、ＴＳ３、ＴＳ１１〜１４  制御信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
ＸＯＲ１、ＸＯＲ２  ２入力ＸＯＲ回路
【図１】
2006352344.tif 000003
【図２】
2006352344.tif 000004
【図３】
2006352344.tif 000005
【図４】
2006352344.tif 000006
【図５】
2006352344.tif 000007
【図６】
2006352344.tif 000008
【図７】
2006352344.tif 000009