(57)【要約】    【課題】階層化ビット線方式を採用する強誘電体記憶装置において、読み出し時のビット線容量の変化を抑制し、救済効率を高めることも可能な冗長救済技術を提供すること。    【解決手段】  メインビット線(BL)と、メインビット線に対して複数本ずつ対応付けられ、ワード線(WL)と交差して配置されるローカルビット線(LBL)と、ローカルビット線のそれぞれとメインビット線との間に設けられる複数の第１のスイッチング素子(SW1〜SW4)と、ワード線と各ローカルビット線との交差位置にそれぞれ設けられる複数のメモリセル(MC)と、メインビット線とワード線との交差位置にそれぞれ設けられる複数の冗長メモリセル(RM)と、を含み、動作不良のメモリセルの動作を禁止して冗長メモリセルに代替動作させ、かつ当該不良メモリセルが接続されたローカルビット線とメインビット線とが接続されるよう複数の第１のスイッチング素子が動作する強誘電体記憶装置。【選択図】    図２
2006004535.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとトランジスタとを組み合わせてなるメモリセルを複数用いて情報記憶を行う強誘電体記憶装置であって、
ワード線と交差して配置されるメインビット線と、
前記メインビット線に対して複数本が対応付けられ、前記ワード線と交差して配置されるローカルビット線と、
前記メインビット線に対して、複数の前記ローカルビット線のいずれか一を選択的に接続するために、前記ローカルビット線のそれぞれと前記メインビット線との間に設けられる複数の第１のスイッチング素子と、
前記ワード線と複数の前記ローカルビット線との交差位置にそれぞれ設けられる複数のメモリセルと、
前記メインビット線と前記ワード線との交差位置にそれぞれ設けられる複数の冗長メモリセルと、
を含み、
前記メモリセルに動作不良のものがあるときに当該不良メモリセルを動作禁止として前記冗長メモリセルが代替動作し、かつ前記不良メモリセルが接続された前記ローカルビット線と前記メインビット線とが接続されるよう複数の前記第１のスイッチング素子のそれぞれの導通状態が設定される、強誘電体記憶装置。
【請求項２】
前記不良メモリセルに代替して前記冗長メモリセルを動作させる制御を行う冗長制御回路を更に含み、
前記冗長制御回路は、情報読み出し又は情報書き込みの対象として前記不良メモリセルを指定するアドレス信号が入力されたときに、
（ａ）前記不良メモリセルの動作を禁止させる禁止信号を出力し、
（ｂ）前記不良メモリセルと代替すべき一の前記冗長メモリセルの動作を許可する許可信号を出力し、
（ｃ）前記不良メモリセルが接続されている前記ローカルビット線と当該ローカルビットと対応付けられた前記メインビット線との間に設けられた前記第１のスイッチング素子を導通状態のままとする、請求項１に記載の強誘電体記憶装置。
【請求項３】
前記冗長メモリセルのそれぞれと前記メインビット線との間に設けられる第２のスイッチング素子を更に含み、
前記冗長制御回路は、情報読み出し又は情報書き込みの対象として前記不良メモリセルを指定するアドレス信号が入力されたときに、前記第２のスイッチング素子を導通させる第２の制御信号を出力する、請求項２に記載の強誘電体記憶装置。
【請求項４】
前記許可信号が前記第２の制御信号を兼ねる、請求項３に記載の強誘電体記憶装置。
【請求項５】
前記第１のスイッチング素子のそれぞれに対して出力される前記第１の制御信号を論理和回路に入力して得られる出力信号を前記第２の制御信号として用いる、請求項３に記載の強誘電体記憶装置。
【請求項６】
前記第１のスイッチング素子と前記第２のスイッチング素子とが実質的に同一特性のものである、請求項３乃至５のいずれかに記載の強誘電体記憶装置。
【請求項７】
請求項１乃至６のいずれかに記載の強誘電体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）及びこれを備える電子機器に関し、特に階層化ビット線構造を採用した強誘電体記憶装置における冗長救済技術の改良に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ）の製造時における歩留まりを向上させるために、動作不良のメモリセル（不良メモリセル）を他のメモリセルに置き換えて動作させる冗長救済技術が重要となる。かかる冗長救済技術として、例えば、特開２００１−１２６４９３号公報（特許文献１）には、不良メモリセルを含む行を冗長行と置き換える手法が開示されている。
【０００３】
ところで、強誘電体メモリではその原理上ビット線容量をあまり大きくすることができないことから、メモリの大容量及び高集積化のためには、階層化ビット線構造の採用が有効になる。ここで、階層化ビット線構造とは、所定数のメモリセルが接続されたローカルビット線を複数本ずつ各メインビット線に対応付けておき、スイッチを用いていずれかのローカルビット線を選択的にメインビット線に接続する構造をいう。
【０００４】
かかる階層化ビット線方式を採用する場合にも、歩留まり向上のためには冗長救済技術が重要となる。しかし、上記した従来の冗長救済技術をそのまま用いることは難しい。これは、強誘電体メモリでは読み出されるビット線電位がビット線の寄生容量に依存するために、階層化ビット線方式の場合に行冗長を行うためには、冗長メモリセルを用いる場合と正規のメモリセルを用いる場合とで読み出し時のビット線容量を合わせる必要があるためである。また、各ローカルビット線内に冗長セルを設けた場合は、あるローカルビット線に集中して不良が発生した場合、異なるローカルビット線の冗長セルに置換することは難しく、救済効率が悪い。
【０００５】
【特許文献１】特開２００１−１２６４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、階層化ビット線方式を採用する強誘電体記憶装置において、読み出し時のビット線容量の変化を抑制し、かつ救済効率を高めることも可能な冗長救済技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の態様の本発明は、強誘電体キャパシタとトランジスタとを組み合わせてなるメモリセルを複数用いて情報記憶を行う強誘電体記憶装置であって、ワード線と交差して配置されるメインビット線と、上記メインビット線に対して複数本が対応付けられ、上記ワード線と交差して配置されるローカルビット線と、上記メインビット線に対して、複数の上記ローカルビット線のいずれか一を選択的に接続するために、上記ローカルビット線のそれぞれと上記メインビット線との間に設けられる複数の第１のスイッチング素子と、上記ワード線と複数の上記ローカルビット線との交差位置にそれぞれ設けられる複数のメモリセルと、上記メインビット線と上記ワード線との交差位置にそれぞれ設けられる複数の冗長メモリセルと、を含み、上記メモリセルに動作不良のものがあるときに当該不良メモリセルを動作禁止として上記冗長メモリセルに代替動作させ、かつ上記不良メモリセルが接続された上記ローカルビット線と上記メインビット線とが接続されるよう複数の上記第１のスイッチング素子のそれぞれの導通状態が制御される、強誘電体記憶装置である。
【０００８】
かかる構成では、階層化ビット線方式を採用する場合において、冗長メモリセルについては階層化せずにメインビット線に接続しており、かつ当該冗長メモリセルが選択される時にも１本のローカルビット線がメインビット線に接続された状態が保たれる。したがって、冗長救済を行う際にも、読み出し時のビット線容量の変化を抑制することが可能となる。また、冗長行についてはその数を自由に設定することができ、救済効率を高めることも可能となる。
【０００９】
また、上記不良メモリセルに代替して上記冗長メモリセルを動作させる制御を行う冗長制御回路を更に含み、上記冗長制御回路は、情報読み出し又は情報書き込みの対象として上記不良メモリセルを指定するアドレス信号が入力されたときに、
（ａ）上記不良メモリセルの動作を禁止させる禁止信号を出力し、
（ｂ）上記不良メモリセルと代替すべき一の上記冗長メモリセルの動作を許可する許可信号を出力し、
（ｃ）上記不良メモリセルが接続されている上記ローカルビット線と当該ローカルビットと対応付けられた上記メインビット線との間に設けられた上記第１のスイッチング素子を導通状態のままとする、ことが好ましい。
【００１０】
このような冗長制御回路を備えることにより、本発明の強誘電体記憶装置にかかる冗長救済動作を容易に制御し得る。
【００１１】
また、上記冗長メモリセルのそれぞれと上記メインビット線との間に設けられる第２のスイッチング素子を更に含み、上記冗長制御回路は、情報読み出し又は情報書き込みの対象として上記不良メモリセルを指定するアドレス信号が入力されたときに、上記第２のスイッチング素子を導通させる第２の制御信号を出力することが好ましい。
【００１２】
これにより、冗長メモリセルの構成が通常のメモリセルとほぼ同様になり、電気的特性などの諸条件の差異がより少なくなり都合がよい。
【００１３】
更に好ましくは、上記許可信号が上記第２の制御信号を兼ねる。
【００１４】
これにより、第２の制御信号の生成が容易となり、構成の簡略化が可能となる。
【００１５】
また、上記第１のスイッチング素子のそれぞれに対して出力される上記第１の制御信号を論理和回路に入力して得られる出力信号を上記第２の制御信号として用いることも好ましい。
【００１６】
かかる構成により、冗長メモリセルと通常のメモリセルとを読み出しまたは書き込みする時の電気的特性の差異が極めて少なくなる。さらに第２の制御信号の生成が容易となり、構成の簡略化が可能となる。
【００１７】
また、上記第１のスイッチング素子と上記第２のスイッチング素子とが実質的に同一特性のものであることが好ましい。
【００１８】
これにより、冗長メモリセルと通常のメモリセルとの構成（構造）がより正確に合致し、諸特性を揃えることができる。また、製造プロセスの上でも、同一プロセスで第１及び第２にスイッチング素子を形成可能となり都合がよい。
【００１９】
第２の形態の本発明は、上述した強誘電体記憶装置を備えた電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記半導体装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２１】
図１は、一実施形態の強誘電体記憶装置５００の構成を示す図である。図１に示す強誘電体記憶装置５００は、メモリセルアレイ５１０、列デコーダ５２０、行デコーダ５３０、メモリコントローラ５４０、冗長メモリセルアレイ５５０及び冗長制御回路６００を含んで構成されている。
【００２２】
メモリセルアレイ５１０は、アレイ状に配置された複数のメモリセルを含んで構成されている。各メモリセルとしては、例えば、１つのトランジスタと１つの強誘電体キャパシタとを組み合わせてなる１Ｔ１Ｃ型のものを採用し得る。各メモリセルは、相互に直交して配置されるワード線ＷＬ1〜ＷＬm（ｍは２以上の整数）及びビット線ＢＬ1〜ＢＬn（ｎは２以上の整数）の各交差位置に１つずつ配置され、いずれかのビット線及びワード線を介してその動作が制御される。本実施形態では、各ビット線（メインビット線）のそれぞれに対して複数本のローカルビット線を対応付けて配置し、当該ローカルビット線のそれぞれとワード線との交差位置にメモリセルを接続する、いわゆる階層化ビット線構造を採用している。
【００２３】
冗長メモリセルアレイ５５０は、アレイ状に配置された複数の冗長メモリセルを含んで構成されている。ここで、冗長メモリセルとは、上述したメモリセルアレイ５１０に含まれる複数のメモリセルの中に動作不良のものがあるときに、当該不良メモリセルと代替して用いられるべく用意されるメモリセルをいう。各冗長メモリセルとしては、上述したメモリセルアレイ５１０に含まれる各メモリセルと同じ構成のものが用いられる。本実施形態では、冗長メモリセルについては階層化ビット線構造を採用しておらず、各冗長メモリセルは、各メインビット線とワード線との交差位置にそれぞれ設けられる。
【００２４】
ここで、本実施形態におけるメインビット線と冗長メモリセルの接続関係の詳細については説明する。
【００２５】
図２は、メインビット線、ローカルビット線及びメモリセルの接続関係の詳細について説明する図である。本実施形態の強誘電体記憶装置は、一のメインビット線に対して複数本のローカルビット線が対応付けられ、いずれかのローカルビット線が選択的に接続される階層化ビット線構造を採用している。
【００２６】
図示のように、本例では一のメインビット線ＢＬに対して４本のローカルビット線ＬＢＬが対応付けられている。各ローカルビット線ＬＢＬに接続するメモリセルの数は任意であり、本例ではそれぞれのローカルビット線ＬＢＬに対して６４個ずつのメモリセル（ＭＣ）が接続される。また、冗長メモリセル（ＲＭ）の数も、不良メモリセルの発生確率等を考慮して任意に設定すればよく、本例では２個用意する。これらの冗長メモリセルについてはメインビット線に直接的に接続される。すなわち、本例では２５８行構成（２５６行＋２行）の記憶装置を例にして説明する。
【００２７】
メインビット線ＢＬのそれぞれには、当該メインビットに対応付けられた複数のローカルビット線ＬＢＬのうちのいずれか一を選択的に接続するために、ローカルビット線ＬＢＬのそれぞれとメインビット線ＢＬとの間に各スイッチング素子ＳＷ１〜ＳＷ４がそれぞれ設けられている。行デコーダ５３０から出力される制御信号に基づいて、これらのスイッチング素子ＳＷ１〜ＳＷ４のいずれかが選択的に導通することにより、いずれか一のローカルビット線ＬＢＬがメインビット線ＢＬに接続される。スイッチング素子としては、例えば、ＭＯＳトランジスタが好適に用いられる。特に、各メモリセルを構成するトランジスタと同様なものを採用すると、本実施形態にかかる強誘電体記憶装置の製造する際のプロセス上好ましい。
【００２８】
列デコーダ５２０は、ビット線ＢＬ1〜ＢＬnの電位を制御する。具体的には、列デコーダ５２０は、メモリコントローラ５４０から列アドレス信号を受け取り、当該列アドレス信号に基づいて任意のビット線を選択する。
【００２９】
行デコーダ５３０は、ワード線ＷＬ1〜ＷＬmの電位を制御する。さらに、選択したワード線に該当するローカルビット線を接続するＬＢＬセレクト信号を発生する。具体的には、行デコーダ５３０は、メモリコントローラ５４０から行アドレス信号を受け取り、当該列アドレス信号に基づいてＬＢＬセレクト信号を発生し、ローカルビット線を接続し、任意のワード線を選択する。本実施形態の行デコーダ５３０は、ＬＢＬセレクト信号を発生する各パートデコーダ５３１、及び、ワード線選択信号を発生するワード線デコーダ５３２、５３３、５３４、５３５を含んで構成されており、これらによって上記選択動作を実現している。
【００３０】
メモリコントローラ５４０は、強誘電体記憶装置５００の動作を統括的に制御する。具体的には、メモリコントローラ５４０は、各メモリセルからのデータ読み出し、又は各メモリセルへのデータ書き込みを行うべく、列デコーダ５２０に列アドレス信号を供給し、行デコーダ５３０に行アドレス信号を供給する。また、メモリコントローラ５４０は、強誘電体記憶装置５００を駆動する駆動電圧を生成して各部に供給する。
【００３１】
冗長制御回路６００は、不良メモリセルに代替して冗長メモリセルを動作させる制御を行う。かかる動作を行うためには、不良メモリセルのアドレスを予め冗長制御回路６００に記憶させておく必要がある。例えば、メタルヒューズや強誘電体などを用いて構成される記憶手段を有するように冗長制御回路６００を構成しておき、強誘電体記憶装置５００の製造時の検査工程にて検出された不良メモリセルのアドレスを当該記憶手段に記憶させるとよい。
【００３２】
行デコーダ５３０は、例えば図示のようにパートデコーダ５３１、及び、ワード線デコーダ５３２、５３３、５３４、及び５３５を含んで構成される。
【００３３】
パートデコーダ５３１は、メモリコントローラ５４０から出力されるアドレス信号のうち、上位２ビット分に対応するアドレス信号Ａ６，Ａ７が入力され、当該アドレス信号Ａ６，Ａ７に基づいて上述したスイッチング素子ＳＷ１〜ＳＷ４のいずれかを選択的に導通させるための制御信号ＬＢＬセレクト信号を各スイッチング素子に出力する。
【００３４】
各ワード線デコーダ５３２、５３３、５３４、及び５３５は、各ローカルビット線ＬＢＬと一対一に対応して設けられ、各ローカルビット線ＬＢＬに接続されている各メモリセルとワード線ＷＬを介して接続されている。各ワード線デコーダ５３２等は、メモリコントローラ５４０から出力されるアドレス信号のうち、下位６ビット分に対応するアドレス信号Ａ０〜Ａ５が入力され、当該アドレス信号Ａ０〜Ａ５に基づいて、いずれかのワード線ＷＬにＨレベル電圧（例えば電源電圧）を印加する。これにより行選択がなされる。
【００３５】
次に、本実施形態の強誘電体記憶装置５００における冗長救済の際の動作について説明する。
【００３６】
アドレス信号の入力により、情報読み出し又は情報書き込みの対象となるメモリセルを指定するアドレスが指定され、当該アドレスが不良メモリセルのアドレス（以下「不良アドレス」と称する。）と一致すると、冗長制御回路６００は、不良メモリセルと代替すべき一の冗長メモリセルに対してその動作を許可する冗長イネーブル信号（許可信号）を出力する。これにより、冗長行のメモリセルが選択される。
【００３７】
また、上記動作と並行してパートデコーダ５３１は、不良メモリセルが接続されているローカルビット線と当該ローカルビットと対応付けられたメインビット線との間に設けられたスイッチング素子（ＳＷ１〜ＳＷ４のいずれか）を導通させるＬＢＬセレクト信号（第１の制御信号）を出力する。本実施形態では、このＬＢＬセレクト信号は、アドレス信号Ａ６，Ａ７を利用して生成される。
【００３８】
また、上記動作と並行して冗長制御回路６００は、不良メモリセルの動作を禁止させる冗長禁止信号（禁止信号）を出力する。より具体的には、不良メモリセルのアドレスに対応して、冗長制御回路６００からワード線デコーダ５３２〜５３５のいずれか一に対して冗長禁止信号が入力され、当該一のワード線デコーダと接続された不良メモリセルの行が非選択状態となる。本実施形態では、ワード線デコーダ５３２〜５３５のいずれか一を決定するためにパートデコーダ５３１により生成されたＬＢＬセレクト信号が利用され、ワード線デコーダ５３２〜５３５でワード線ＷＬ1〜ＷＬ64のいずれか一を決定するためにアドレス信号Ａ０〜Ａ５が利用される。
【００３９】
冗長制御回路６００によって上記の冗長禁止信号はパートデコーダには入力されないことによりＬＢＬセレクト信号は通常動作と同じ選択動作を行い、不良メモリセルが接続されたローカルビット線と当該ローカルビット線に対応するメインビット線との間のスイッチング素子（図示の例ではスイッチング素子ＳＷ１）が導通状態とされたままとなる。この状態において、不良メモリセルは選択されず、当該不良メモリセルに代替すべき冗長メモリセルＲＭが選択されて読み出しが行われる。このときに、不良メモリセルを非選択状態とするが、当該不良メモリセルが接続されるローカルビット線についてはメインビット線と接続された状態が保たれるため、冗長メモリセルへの置換動作を行う際のビット線容量は、このような置換動作を行わない通常動作時と比べてほとんど変わらない（差がない）ようにすることが可能になる。
【００４０】
図３は、メインビット線、ローカルビット線及びメモリセルの他の接続構成例を説明する図である。図３に示す構成例は、基本的には上述した図２に示す構成と同様であり、各冗長メモリセルＲＭとメインビット線ＢＬとの間に各スイッチング素子（第２のスイッチング素子）ＳＷ５、ＳＷ６が設けられている点が異なっている。この構成を採用する場合には、冗長制御回路６００は、情報読み出し又は情報書き込みの対象として不良メモリセルを指定するアドレス信号が入力されたときに、当該不良メモリセルと代替動作する一の冗長メモリセルをメインビット線ＢＬに接続すべく、いずれかのスイッチング素子を導通させる制御信号（第２の制御信号）を出力する。かかる構成によれば、冗長メモリセルの構成が通常のメモリセルとほぼ同様になり、電気的特性などの諸条件の差異が少なくなるため、冗長メモリセルによる代替動作を行わせる際に都合がよい。
【００４１】
なお、スイッチング素子ＳＷ５等としては、例えば、ＭＯＳトランジスタが好適に用いられる。特に、各メモリセルを構成するトランジスタと同様なものを採用すると、本実施形態にかかる強誘電体記憶装置の製造する際のプロセス上好ましい。更には、第１のスイッチング素子としての各スイッチング素子ＳＷ１〜ＳＷ４と、第２のスイッチング素子としての各スイッチング素子ＳＷ５、ＳＷ６とが、物理的構造や電気的特性等の観点で実質的に同一特性のものとなるように構成することが好ましい。例えば、デバイス構造を略同一にし、同一プロセスによって各スイッチング素子ＳＷ１〜ＳＷ６を形成することにより、かかる条件を達成し得る。
【００４２】
また、各スイッチング素子ＳＷ５又はＳＷ６の導通状態を制御すべき制御信号は、図示のように、上述した冗長イネーブル信号がこれを兼ねるように構成すると更に好適である。これにより、回路構成の簡略化が図られる。
【００４３】
図４は、メインビット線、ローカルビット線及びメモリセルの他の接続構成例を説明する図である。図４に示す構成例は、上述した図３に示す構成と同様であり、第２のスイッチング素子としての各スイッチング素子ＳＷ５、ＳＷ６の動作制御を行うための制御信号を生成する方法が異なっている。具体的には、本例では図示のように、第１のスイッチング素子としての各スイッチング素子ＳＷ１〜ＳＷ４のそれぞれに対して出力されるＬＢＬセレクト信号（第１の制御信号）を論理和回路ＯＲに入力して得られる出力信号を第２の制御信号として用いて各スイッチング素子ＳＷ５、ＳＷ６の動作制御を行っている。かかる構成により、冗長メモリセルによる代替動作が不要な場合（ディスイネーブルの場合）においても各スイッチング素子ＳＷ５、ＳＷ６が導通状態となり、冗長メモリセルＲＭとメインビット線ＢＬとの間が接続されることになる。これにより、メモリセルＭＣを選択しての通常動作の場合と、冗長メモリセルによる代替動作の場合とで、ビット線容量の変化が極めて少なくなり、より良好な動作を確保することが可能となる。
【００４４】
図５は、本発明の強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図５において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００４５】
このように、本実施形態によれば、階層化ビット線方式を採用する場合において、冗長メモリセルＲＭについては階層化せずにメインビット線ＢＬに接続しており、かつ当該冗長メモリセルＲＭが選択される時にも１本のローカルビット線ＬＢＬがメインビット線ＢＬに接続された状態が保たれる。したがって、冗長救済を行う際にも、読み出し時のビット線容量の変化を抑制することが可能となる。また、冗長行についてはその数を自由に設定することができ、救済効率を高めることも可能となる。
【００４６】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の趣旨の範囲内において種々の変形実施が可能である。
【図面の簡単な説明】
【００４７】
【図１】一実施形態の強誘電体記憶装置の構成を示す図である。
【図２】メインビット線、ローカルビット線及びメモリセルの接続関係の詳細について説明する図である。
【図３】メインビット線、ローカルビット線及びメモリセルの他の接続構成例を説明する図である。
【図４】メインビット線、ローカルビット線及びメモリセルの他の接続構成例を説明する図である。
【図５】電子機器の一例を示す斜視図である。
【符号の説明】
【００４８】
５００…強誘電体記憶装置、  ５１０…メモリセルアレイ、  ５２０…列デコーダ、  ５３０…行デコーダ、  ５３１…パートデコーダ、  ５３２〜５３５…ワード線デコーダ、  ５４０…メモリコントローラ、  ５５０…冗長メモリセルアレイ、  ６００…冗長制御回路、  ＭＣ…メモリセル、  ＲＭ…冗長メモリセル、  ＢＬ…ビット線、  ＬＢＬ…ローカルビット線、  ＷＬ…ワード線、  ＳＷ１〜ＳＷ４…（第１の）スイッチング素子、  ＳＷ５、ＳＷ６…（第２の）スイッチング素子
【図１】
2006004535.tif 000003
【図２】
2006004535.tif 000004
【図３】
2006004535.tif 000005
【図４】
2006004535.tif 000006
【図５】
2006004535.tif 000007
【手続補正書】
【提出日】平成17年2月8日(2005.2.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとトランジスタとを組み合わせてなるメモリセルを複数用いて情報記憶を行う強誘電体記憶装置であって、
ワード線と交差して配置されるメインビット線と、
前記メインビット線に対して複数本が対応付けられ、前記ワード線と交差して配置されるローカルビット線と、
前記メインビット線に対して、複数の前記ローカルビット線のいずれか一を選択的に接続するために、前記ローカルビット線のそれぞれと前記メインビット線との間に設けられる複数の第１のスイッチング素子と、
前記ワード線と複数の前記ローカルビット線との交差位置にそれぞれ設けられる複数のメモリセルと、
前記メインビット線と前記ワード線との交差位置にそれぞれ設けられる複数の冗長メモリセルと、
を含む、強誘電体記憶装置。
【請求項２】
強誘電体キャパシタとトランジスタとを組み合わせてなるメモリセルを複数用いて情報記憶を行う強誘電体記憶装置であって、
ワード線と交差して配置されるメインビット線と、
前記メインビット線に対して複数本が対応付けられ、前記ワード線と交差して配置されるローカルビット線と、
前記メインビット線に対して、複数の前記ローカルビット線のいずれか一を選択的に接続するために、前記ローカルビット線のそれぞれと前記メインビット線との間に設けられる複数の第１のスイッチング素子と、
前記ワード線と複数の前記ローカルビット線との交差位置にそれぞれ設けられる複数のメモリセルと、
前記メインビット線と前記ワード線との交差位置にそれぞれ設けられる複数の冗長メモリセルと、
を含み、
前記メモリセルに動作不良のものがあるときに当該不良メモリセルを動作禁止として前記冗長メモリセルが代替動作し、かつ前記不良メモリセルが接続された前記ローカルビット線と前記メインビット線とが接続されるよう複数の前記第１のスイッチング素子のそれぞれの導通状態が設定される、強誘電体記憶装置。
【請求項３】
前記不良メモリセルに代替して前記冗長メモリセルを動作させる制御を行う冗長制御回路を更に含み、
前記冗長制御回路は、情報読み出し又は情報書き込みの対象として前記不良メモリセルを指定するアドレス信号が入力されたときに、
（ａ）前記不良メモリセルの動作を禁止させる禁止信号を出力し、
（ｂ）前記不良メモリセルと代替すべき一の前記冗長メモリセルの動作を許可する許可信号を出力し、
（ｃ）前記不良メモリセルが接続されている前記ローカルビット線と当該ローカルビットと対応付けられた前記メインビット線との間に設けられた前記第１のスイッチング素子を導通状態のままとする、請求項２に記載の強誘電体記憶装置。
【請求項４】
前記冗長メモリセルのそれぞれと前記メインビット線との間に設けられる第２のスイッチング素子を更に含み、
前記冗長制御回路は、情報読み出し又は情報書き込みの対象として前記不良メモリセルを指定するアドレス信号が入力されたときに、前記第２のスイッチング素子を導通させる第２の制御信号を出力する、請求項３に記載の強誘電体記憶装置。
【請求項５】
前記許可信号が前記第２の制御信号を兼ねる、請求項４に記載の強誘電体記憶装置。
【請求項６】
前記第１のスイッチング素子のそれぞれに対して出力される前記第１の制御信号を論理和回路に入力して得られる出力信号を前記第２の制御信号として用いる、請求項４に記載の強誘電体記憶装置。
【請求項７】
前記第１のスイッチング素子と前記第２のスイッチング素子とが実質的に同一特性のものである、請求項４乃至６のいずれかに記載の強誘電体記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の強誘電体記憶装置を備える電子機器。