(57)【要約】【課題】  アナログ集積回路装置の仕様変更に伴う設計変更作業を効率化する支援装置を提供する。【解決手段】  最初の設計において、最適化部３３はアナログ集積回路装置を構成する素子の属性値を、前記装置が動作特性に関する所定の仕様を満たすように所定範囲内で最適化を試み、最適値が見つかると、レイアウト生成部３４は当該最適値を実現するレイアウトを予約素子を含めて生成する。仕様変更があると、設計条件修正部３５は変更仕様及び属性を再検討すべき素子の指定を受け、予約領域抽出部３６は前記指定された素子と同種の予約素子を抽出し、属性制約変更部３７は抽出された予約素子を加味して属性値の最適化範囲を更新し、最適化部３３は再び最適化を試みる。【選択図】          図１
2006146557.tif 000002
【特許請求の範囲】
【請求項１】
アナログ集積回路装置を構成する素子の属性値が取り得る範囲を表す制約情報、及び前記集積回路装置が満たすべき動作特性を表す仕様情報に基づいて、前記動作特性を満たす前記属性の最適値を前記範囲内で探索し、前記最適値が存在する場合に、前記最適値を実現する前記集積回路装置のレイアウトパターンを将来の使用のために取り置かれる予約領域を含めて生成する設計支援装置であって、
前記集積回路装置が満たすべき新たな動作特性を表すように前記仕様情報を修正する修正手段と、
前記仕様情報が修正されると、前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付ける受付手段と、
前記予約領域を用いて前記指定された素子を形成するとした場合に前記指定された素子の属性値が取り得る新たな範囲を表すように、前記制約情報を変更する変更手段と、
前記修正後の動作特性を満たすような前記指定された素子の属性の最適値を前記変更後の範囲内で探索する最適化手段と
を備えることを特徴とする設計支援装置。
【請求項２】
前記受付手段は、
前記仕様情報が修正されると、前記集積回路装置に追加される素子の指定を受け付けた後、当該追加される素子を含めて前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付ける
ことを特徴とする請求項１に記載の設計支援装置。
【請求項３】
前記設計支援装置は、さらに、
前記新たな最適値が発見されない場合、前記仕様情報を再度修正した後、新たな最適値を再度探索するリトライ制御手段を備える
ことを特徴とする請求項１又は請求項２に記載の設計支援装置。
【請求項４】
前記予約領域には、１つ以上の予約素子が予めレイアウトされており、
前記制約変更手段は、前記予約素子と前記指定された素子とが同一の種類である場合に、前記指定された素子と前記予約素子とを接続するか、又は前記予約素子同士を接続することによって得られる属性値の範囲を表すように、前記制約情報を変更する
ことを特徴とする請求項１乃至請求項３に記載の設計支援装置。
【請求項５】
前記予約領域は、所定の素子に隣接してレイアウトされており、
前記制約変更手段は、前記指定された素子が前記所定の素子である場合に、前記指定された素子を前記予約領域まで延長することによって得られる属性値の範囲を表すように、前記制約情報を変更する
ことを特徴とする請求項１乃至請求項３に記載の設計支援装置。
【請求項６】
アナログ集積回路装置を構成する素子の属性値が取り得る範囲を表す制約情報、及び前記集積回路装置が満たすべき動作特性を表す仕様情報に基づいて、前記動作特性を満たす前記属性の最適値を前記範囲内で探索し、前記最適値が存在する場合に、前記最適値を実現する前記集積回路装置のレイアウトパターンを将来の使用のために取り置かれる予約領域を含めて設計する設計支援方法であって、
前記集積回路装置が満たすべき新たな動作特性を表すように前記仕様情報を修正する修正ステップと、
前記仕様情報が修正されると、前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付ける受付ステップと、
前記予約領域を用いて前記指定された素子を形成するとした場合に前記指定された素子の属性値が取り得る新たな範囲を表すように、前記制約情報を変更する変更ステップと、
前記修正後の動作特性を満たすような前記指定された素子の属性の最適値を前記変更後の範囲内で探索する最適化ステップと
を含むことを特徴とする設計支援方法。
【請求項７】
アナログ集積回路装置を構成する素子の属性値が取り得る範囲を表す制約情報、及び前記集積回路装置が満たすべき動作特性を表す仕様情報に基づいて、前記動作特性を満たす前記属性の最適値を前記範囲内で探索し、前記最適値が存在する場合に、前記最適値を実現する前記集積回路装置のレイアウトパターンを将来の使用のために取り置かれる予約領域を含めて設計するためのコンピュータ実行可能なプログラムであって、
前記集積回路装置が満たすべき新たな動作特性を表すように前記仕様情報を修正する修正ステップと、
前記仕様情報が修正されると、前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付ける受付ステップと、
前記予約領域を用いて前記指定された素子を形成するとした場合に前記指定された素子の属性値が取り得る新たな範囲を表すように、前記制約情報を変更する変更ステップと、
前記修正後の動作特性を満たすような前記指定された素子の属性の最適値を前記変更後の範囲内で探索する最適化ステップと
をコンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ集積回路装置の設計を支援する設計支援装置、並びにその方法、及びプログラムに関し、特にアナログ集積回路装置の仕様変更に伴う変更設計作業を効率化する技術に関する。
【背景技術】
【０００２】
近年、ネットワーク分野や無線分野の製品の需要増加に伴って、それらの製品に多用されるアナログデジタル混載ＬＳＩ(Large Scale Integration)の需要が急増している。
従来、アナログデジタル混載ＬＳＩにおけるアナログ回路部分の設計支援技術の開発はデジタル回路部分の設計に比べて遅れていたが、アナログ設計工程が設計全体のボトルネックとなる事態を回避すべく、アナログ回路を自動合成する技術の開発が進んだ結果、現在では実用レベルのアナログ回路自動合成システムが広く利用できるようになっている。
【０００３】
アナログ回路の一般的な自動合成は、集積回路を構成する素子と素子間の接続関係を示す等価回路であるトポロジー、前記素子の属性値、例えばＭＯＳ(Metal Oxide Semiconductor)トランジスタのＬ／Ｗ値、抵抗素子の抵抗値、容量素子の容量値などが取り得る範囲を表す制約条件、及び前記集積回路の所期の動作特性を表す仕様を参照し、前記仕様を満たす前記属性の最適値を前記範囲内で探索する（最適化するとも言う）ことによって行われる。
【０００４】
この最適化には、シミュレーテッドアニーリングや遺伝的アルゴリズムなど、さまざまな最適化アルゴリズムが研究され実用に供されている。
さらには、自動合成によって得た属性の最適値を実現するレイアウトパターンを自動生成するシステムも周知となっている（例えば、特許文献１を参照）。
特許文献１に開示されるシステムは、複数のレイアウトパターンをライブラリに蓄積しておき、実現すべき回路に近いレイアウトパターンを前記ライブラリから選択し、選択されたレイアウトパターンに含まれる素子の配置やサイズ、及び素子間の配線を変更して実現すべき回路に合致するレイアウトパターンを得る。
【０００５】
また、いつくかのＥＤＡツールベンダーから、自動合成のみを行うシステムや、レイアウトパターンの生成までの一連処理を行なうシステムが提供され、周知となっている。
このようなシステムを用いることにより、例えば過去の設計資産の有効活用を通して、設計工程の短縮化を図ることができる。
【特許文献１】特開平５−１２０３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、アナログデジタル混載ＬＳＩの設計中又は設計完了後にある程度大きな仕様変更が生じることは、しばしば起こる。例えば、エンジニアリングサンプルを評価したユーザから仕様の変更要望が出されることは、決して珍しくない。
しかしながら、前記従来技術の装置は、このような仕様変更に対して必ずしも有効な支援機能を提供できないという問題がある。
【０００７】
具体的に、仕様変更の程度が大きく、その結果、レイアウトパターンに含まれる素子の配置やサイズ、及び素子間の配線を変更するだけでは自動合成されたトポロジーの属性値を実現するレイアウトパターンが得られない場合には、フロアレイアウトの見直しを余儀なくされる。そうなると、全ての層のマスクの作り直しと拡散工程のやり直しとが必要となって、製造コストと期間の増大のために製品販売の機会を失うといった最悪の事態を招きかねない。
【０００８】
この問題をある程度軽減するために、レイアウトパターン中に将来の使用のための予約領域を取り置いておくという周知の技術を用いることも考えられる。
とはいえ、前記従来技術の装置において、そのような予約領域を活用してレイアウト設計をやり直すには、予約領域に形成する素子を選択し、その素子の属性値が取り得る範囲を変更してから最適化をやり直すという手順が必要となるため、予め予約領域を設けるだけでは必ずしも設計工程の効率化は達成されない。特に、予約領域に形成すべき素子を複数の素子の中から繰り返し選択しながら試行錯誤的に最適値を求めるような場合には、設計者の負担は過大なものとなる。
【０００９】
上記の問題に鑑み、本発明は、アナログ集積回路装置用の設計支援装置において、仕様変更に伴う設計変更作業を効率化する支援機能を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記問題を解決するため、本発明の設計支援装置は、アナログ集積回路装置を構成する素子の属性値が取り得る範囲を表す制約情報、及び前記集積回路装置が満たすべき動作特性を表す仕様情報に基づいて、前記動作特性を満たす前記属性の最適値を前記範囲内で探索し、前記最適値が存在する場合に、前記最適値を実現する前記集積回路装置のレイアウトパターンを将来の使用のために取り置かれる予約領域を含めて生成する設計支援装置であって、前記集積回路装置が満たすべき新たな動作特性を表すように前記仕様情報を修正する修正手段と、前記仕様情報が修正されると、前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付ける受付手段と、前記予約領域を用いて前記指定された素子を形成するとした場合に前記指定された素子の属性値が取り得る新たな範囲を表すように、前記制約情報を変更する変更手段と、前記修正後の動作特性を満たすような前記指定された素子の属性の最適値を前記変更後の範囲内で探索する最適化手段とを備える。
【発明の効果】
【００１１】
この構成によれば、仕様の変更に応じて、例えば設計者が、属性値を再検討すべき素子を指定するだけで、前記指定された素子が前記予約領域に形成される前提で前記属性値の範囲が変更され、新たな最適値が探索される。そのため、設計者が指定すべき事項は少なく、試行錯誤的に最適値を探したとしても設計者の負担は比較的軽く抑えられ、設計変更作業の効率化が達成される。
【００１２】
また、前記受付手段は、前記仕様情報が修正されると、前記集積回路装置に追加される素子の指定を受け付けた後、当該追加される素子を含めて前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付けてもよい。
この構成によれば、仕様の変更に対応すべく、前記集積回路装置に新たな素子を追加する場合に好適である。
【００１３】
また、前記設計支援装置は、さらに、前記新たな最適値が発見されない場合、前記仕様情報を再度修正した後、新たな最適値を再度探索するリトライ制御手段を備えてもよい。
この構成によれば、最適値が発見されない場合に、自動的にリトライ処理が起動されるので、設計者が前記リトライ処理を手作業で起動する手間が省かれる。
また、前記予約領域には、１つ以上の予約素子が予めレイアウトされており、前記制約変更手段は、前記予約素子と前記指定された素子とが同一の種類である場合に、前記指定された素子と前記予約素子とを接続するか、又は前記予約素子同士を接続することによって得られる属性値の範囲を表すように、前記制約情報を変更してもよい。
【００１４】
この構成によれば、最適値が発見された場合、その最適値は配線の変更のみで得られるので、設計工程が短縮される。さらには、配線工程以降に使用されるマスクに変更が限局され、変更されるマスクの製作と配線工程前までの拡散工程との同時進行が可能となるので、製造工程もまた、低コスト化されかつ短縮される。
また、前記予約領域は、所定の素子に隣接してレイアウトされており、前記制約変更手段は、前記指定された素子が前記所定の素子である場合に、前記指定された素子を前記予約領域まで延長することによって得られる属性値の範囲を表すように、前記制約情報を変更してもよい。
【００１５】
この構成によれば、前記指定された素子を前記予約領域へ延長することによって前記属性値を変更するので、前記属性値を拡散工程の寸法精度で極めて精細に調整できる。
上記問題を解決するため、本発明の設計支援方法は、アナログ集積回路装置を構成する素子の属性値が取り得る範囲を表す制約情報、及び前記集積回路装置が満たすべき動作特性を表す仕様情報に基づいて、前記動作特性を満たす前記属性の最適値を前記範囲内で探索し、前記最適値が存在する場合に、前記最適値を実現する前記集積回路装置のレイアウトパターンを将来の使用のために取り置かれる予約領域を含めて設計する設計支援方法であって、前記集積回路装置が満たすべき新たな動作特性を表すように前記仕様情報を修正する修正ステップと、前記仕様情報が修正されると、前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付ける受付ステップと、前記予約領域を用いて前記指定された素子を形成するとした場合に前記指定された素子の属性値が取り得る新たな範囲を表すように、前記制約情報を変更する変更ステップと、前記修正後の動作特性を満たすような前記指定された素子の属性の最適値を前記変更後の範囲内で探索する最適化ステップとを含む。
【００１６】
この方法に従って行われる設計支援は、前述した効果と同様の効果を発揮する。
上記問題を解決するため、本発明のプログラムは、アナログ集積回路装置を構成する素子の属性値が取り得る範囲を表す制約情報、及び前記集積回路装置が満たすべき動作特性を表す仕様情報に基づいて、前記動作特性を満たす前記属性の最適値を前記範囲内で探索し、前記最適値が存在する場合に、前記最適値を実現する前記集積回路装置のレイアウトパターンを将来の使用のために取り置かれる予約領域を含めて設計するためのコンピュータ実行可能なプログラムであって、前記集積回路装置が満たすべき新たな動作特性を表すように前記仕様情報を修正する修正ステップと、前記仕様情報が修正されると、前記集積回路装置を構成する素子の中から属性値を再検討すべき素子の指定を受け付ける受付ステップと、前記予約領域を用いて前記指定された素子を形成するとした場合に前記指定された素子の属性値が取り得る新たな範囲を表すように、前記制約情報を変更する変更ステップと、前記修正後の動作特性を満たすような前記指定された素子の属性の最適値を前記変更後の範囲内で探索する最適化ステップとをコンピュータに実行させる。
【００１７】
このプログラムを用いて行われる設計支援は、前述した効果と同様の効果を発揮する。
【発明を実施するための最良の形態】
【００１８】
本設計支援装置は、アナログ集積回路装置に適用される支援装置であって、素子の属性値に関する所定の制約条件の下で最適化を行って前記アナログ集積回路の等価回路であるトポロジーを自動合成し、前記自動合成によって得られたトポロジーを実現するレイアウトパターンを、将来の使用のために取り置かれる予約領域を含めて生成する。そして、仕様変更に応じて最適化をやり直す際に、前記予約領域を考慮して前記制約条件を自動的に変更することにより、変更設計を支援する。以下、本発明の設計支援装置について、図面を参照しながら説明する。
（全体構成）
図１は、設計支援装置１の全体構成の一例を示している。設計支援装置１は、入力部１０、出力部２０、処理部３０、及び記憶部５０から構成される。
【００１９】
処理部３０は、制御部３１、設計条件設定部３２、最適化部３３、レイアウト生成部３４、設計条件修正部３５、予約領域抽出部３６、及び属性制約変更部３７を有する。
記憶部５０は、トポロジー情報記憶部５１、テストベンチ情報記憶部５２、仕様情報記憶部５３、属性制約情報記憶部５４、予約領域設置情報記憶部５５、及びレイアウト情報記憶部５６を有する。
【００２０】
処理部３０及び記憶部５０は、具体的に、プロセッサ、プログラムを記憶しているＲＯＭ(Read Only Memory)、作業用のＲＡＭ(Random Access Memory)、ハードディスク装置等のハードウェアを用いて実現される。
処理部３０に含まれる各構成要素は、前記プロセッサがＲＯＭに記憶されているプログラムを実行することによりソフトウェア機能として具現されるとしてもよい。その場合、処理部３０に含まれる各構成要素は、個々のプログラムモジュール又は関数に対応し、前記各構成要素間での情報の受け渡しは、前記ＲＡＭ及びハードディスク装置を介して行われる。
【００２１】
処理部３０に含まれる各構成要素をＡＳＩＣ(Application Specific Integration Circuit)などのハードウェアで具現することも、もちろん考えられる。
入力部１０は、各種の設計条件情報を外部から取得し、取得した設計条件情報を処理部３０へ出力する。前記設計条件情報には、設計対象となるアナログ集積回路の等価回路を表すトポロジー情報、前記集積回路装置が満たすべき動作特性を表す仕様情報、前記動作特性を評価するための評価回路を表すテストベンチ情報、前記アナログ集積回路装置を構成する素子の属性値が取り得る範囲を表す属性制約情報、予約領域の取り置きを指示する予約領域設置情報が含まれる。
【００２２】
前記設計条件情報は、処理部３０を介して記憶部５０に格納され、かつ更新される。
出力部２０は、各種の設計結果情報を処理部３０から取得し、取得した設計結果情報を設計者へ提示する。前記設計結果情報には、最適化によって得られた素子の属性値の最適値、及び生成されたレイアウトパターンが含まれる。
処理部３０において、制御部３１は、設計の段階に応じて設計条件設定部３２から属性制約変更部３７までの各部を起動することによって、設計支援装置１の全体動作を制御する。
【００２３】
設計条件設定部３２は、最初の設計時に起動され、トポロジー情報、仕様情報、テストベンチ情報、属性制約情報、予約領域設置情報を入力部１０から受け取って、それぞれトポロジー情報記憶部５１、テストベンチ情報記憶部５２、仕様情報記憶部５３、属性制約情報記憶部５４、予約領域設置情報記憶部５５へ格納する。
図２（ａ）は、トポロジー情報記憶部５１に保持されるトポロジー情報によって表される等価回路の一例である。ここでは理解の容易のため回路図の形式を用いて例示するが、ネットリストを表すために標準的に使用されるＳＰＩＣＥやＶＨＤＬ、ＥＤＩＦ等のデータ形式を適宜用いることもできる。
【００２４】
この等価回路１００は、ｐチャネルＭＯＳトランジスタ１１１〜１１４、ｎチャネルＭＯＳトランジスタ１２１〜１２５、キャパシタ１３１を含んで構成される。
トポロジー情報には、さらに各素子の属性を表す属性情報が付加される。ここでは、ｐチャネルＭＯＳトランジスタ１１４に関する属性情報１５１、及びキャパシタ１３１に関する属性情報１６１を例示する。
【００２５】
属性情報１５１は、ｐチャネルＭＯＳトランジスタ１１４に関して、素子ＩＤがＭ１であり、そのゲート幅Ｗが未定であって変数＄ｗｄｔで表されることを示している。属性情報１６１は、キャパシタ１３１に関して、素子ＩＤが”Ｃ１”であり、その容量Ｃが未定であって変数＄ｃｖｒで表されることを示している。他の属性や他の素子の属性についても同様の属性情報を用いて表される（図示省略）。
【００２６】
図２（ｂ）は、等価回路１００を表すシンボル１０１であり、トポロジー情報によって示される接続端子を抽出することによって自動的に生成される。
図３は、テストベンチ情報記憶部５２に保持されるテストベンチ情報によって表される評価回路の一例である。前述と同様、このように回路図の形式で表す他にも、ＳＰＩＣＥやＶＨＤＬ、ＥＤＩＦ等のデータ形式を適宜用いることができる。
【００２７】
この評価回路１０２は、シンボル１０１、定電流源１９１、接地１９２、入力信号源１９３、１９４、及びキャパシタ１９５を含んで構成される。
図４は、仕様情報記憶部５３に保持される仕様情報の一例である。仕様情報は、評価回路において等価回路が満たすべき動作特性を定義する。ここでは、仕様テーブル５３０に格納された仕様情報を例示する。項目欄５３１は規定する項目名を保持し、最小値欄５３２はその項目に許容される最小値を保持し、目標値欄５３３はその項目に求められる目標値を保持し、最大値欄５３４はその項目に許容される最大値を保持する。
【００２８】
図５は、属性制約情報記憶部５４に保持される属性制約情報の一例である。属性制約情報は、属性値に関する制約条件を表す。ここでは、属性制約情報テーブル５４０に格納された属性制約情報を例示する。変数欄５４１は、未定となっている属性値を表す変数を保持し、最小値欄５４２はその属性値が取り得る最小値を保持し、目標値欄５４３はその属性値に求められる目標値を保持し、最大値欄５４４はその属性値が取り得る最大値を保持し、変化幅欄５４５はその属性値が取り得る値の量子化単位を保持する。このような制約条件は、例えば、その属性値に係る素子をレイアウトする領域の大きさに応じて発生するものである。
【００２９】
図６は、予約領域設置情報記憶部５５に保持される予約領域設置情報の一例である。予約領域設置情報は、最初にレイアウトパターンが生成される際に、将来の使用のために取り置いておく予約領域を指定する。ここでは、予約領域設置情報テーブル５５０に格納された予約領域設置情報を例示する。この予約領域設置情報は、予約領域を予め所定の素子を作り込んだ状態にして取り置く場合を想定しており、予約素子設置情報欄５５１は予約領域に作り込む素子（以降、予約素子と呼ぶ）を指定する情報を保持し、素子記号欄５５２はその素子の一つを回路図中で表す記号を保持し、レイアウトパターン欄５５３はその素子のレイアウトパターンを保持する。
【００３０】
この例に係る予約素子設置情報は、素子の種類に応じた属性値と作り込む予約素子の個数を示している。上段の予約素子設置情報は、ゲート長Ｌが０．４μｍ、ゲート幅Ｗが４．０μｍのＭＯＳトランジスタを４個作り込むことを示し、中段の予約素子設置情報は、容量Ｃが１．０ｐＦのキャパシタを３個作り込むことを示し、下段の予約素子設置情報は、抵抗値Ｒが２．０ｋΩの抵抗を４個作り込むことを示している。
【００３１】
仕様変更の範囲が予め想定され得る場合には、その想定の範囲に応じてこのような予約領域設置情報を指定することが望ましい。
ここまでに説明した各種の設計条件情報が記憶部５０へ格納されると、最適化部３３が起動される。最適化部３３は、前記トポロジー情報によって示される等価回路が前記仕様を満たすこととなる変数の最適値を、前記属性制約情報によって示される制約条件の下で探索する（即ち、最適化する）。この最適化は、従来技術であるシミュレーテッドアニーリングや遺伝的アルゴリズムなどの最適化アルゴリズムを適宜用いて行うものとし、ここでは詳細な説明を省略する。
【００３２】
図７は、変数＄ｃｖｒが１ｐＦ、変数＄ｗｄｔが４μｍと最適化された場合のトポロジー情報の例であり、属性情報に示されていた変数（図２を参照）が、求まった最適値に置き換えられている。
なお、前記制約条件の下で最適値が求まらない場合には、仕様情報、属性制約情報を変更し、またトポロジー情報を変更して再検討すべき属性を再び変数に置き換える等した後に、再度最適化を試みるものとする。
【００３３】
最適値が求まると、レイアウト生成部３４が起動される。レイアウト生成部３４は、前記トポロジー情報に示される等価回路を前記求まった最適値に従って実現するレイアウトパターンを、前記予約領域設置情報に示される予約領域を含めて生成する。そして、生成されたレイアウトパターンを表すレイアウト情報を、レイアウト情報記憶部５６へ格納する。
【００３４】
レイアウト生成部３４は、例えば、従来技術のシステムと同様に予め用意されるパターンライブラリ（不図示）を参照して得たレイアウトパターンに、前記予約領域設置情報に示されるレイアウトパターンを付け加えることによって、予約領域を含んだレイアウトパターンを生成してもよい。
図８（ａ）は、図７の最適化された等価回路に基づいて生成されるレイアウトパターンの一例である。レイアウトパターン２００は、ｐチャネルＭＯＳトランジスタ２１１〜２１４、ｎチャネルＭＯＳトランジスタ２２１〜２２５、キャパシタ２３１を含み、さらに予約素子として２つのキャパシタ２３２、２３３を含んでいる。各キャパシタには、参照の便宜上、素子ＩＤを示している。
【００３５】
図８（ｂ）は、レイアウトパターンに含まれる素子の一覧を示す素子情報であり、レイアウト情報の一部をなすものである。ここでは、素子情報テーブル５６０に格納された素子情報を例示する。素子ＩＤ欄５６１は素子ＩＤを保持し、種別欄５６２はその素子が例えばＭＯＳトランジスタ、キャパシタ、抵抗等の何れであるかを示す種別を保持し、値欄５６３はその素子の属性値を保持し、予約欄５６４はその素子が予約素子か否かを示すフラグ情報を保持する。図８（ｂ）には、図８（ａ）に対応して、実際に使用されている（予約＝ＮＯ）容量１ｐＦのキャパシタＣ１と、予約素子である（予約＝ＹＥＳ）容量１ｐＦのキャパシタＸ１及びＸ２が示される。
【００３６】
図９は、仕様変更があった後、変更設計を支援するために、制御部３１の制御下で行われる設計支援装置１の動作を示すフローチャートである。以下、ステップを追って説明する。
（Ｓ１１）入力部１０は、変更後の仕様を表す新たな仕様情報の入力を受け付ける。仕様変更に伴って、例えば素子の追加といった等価回路の構成の変更が必要であれば、当該変更を反映した新たなトポロジー情報の入力を受け付ける。そして、属性値を再検討すべき素子を指定する指定情報を受け付ける。入力部１０は、取得したこれらの情報を処理部３０へ出力する。
【００３７】
設計条件修正部３５は、前記新たな仕様情報で仕様情報記憶部５３の内容を置き換え、前記新たなトポロジー情報でトポロジー情報記憶部５１の内容を置き換える。そして、前記指定情報によって指定される素子に関する属性情報に示される属性値（これは古い最適値である）を変数に置き換える。
（Ｓ１２）予約領域抽出部３６は、素子情報（図８（ｂ）を参照）から、属性値を再検討すべき素子と同一の種類の予約素子を抽出する。この例では、予約素子か否かを示すフラグ情報を参照して前記予約素子を抽出できるが、この他に、例えばトポロジー情報に含まれる素子とレイアウト情報に含まれる素子とを照合し、後者にのみ含まれる素子を予約素子として抽出する方法も考えられる。
【００３８】
（Ｓ１３）属性制約変更部３７は、前記指定された素子と前記抽出された予約素子とを接続するか、又は前記抽出された予約素子同士を接続することによって得られる属性値の範囲を表す新たな属性制約情報で、属性制約情報記憶部５４の内容を置き換える。  （Ｓ１４）最適化部３３は、新たな属性制約情報によって示される制約条件の下で、最適値を探索する。
【００３９】
（Ｓ１５〜Ｓ１７）最適値が発見されると、レイアウト生成部３４は、前記トポロジー情報に示される等価回路を前記発見された新たな最適値に従って実現するレイアウトパターンを生成する。このとき、レイアウト生成部３４は、前記指定された素子と前記予約素子とを接続する配線を設けることにより、前記指定された素子の属性値が前記新たな最適値となるようにレイアウトパターンを生成する。最適値が発見されず、かつリトライする場合には、再度設計条件の修正からやり直す。
【００４０】
次に、いくつかの具体例を挙げて説明する。これらは、図７のトポロジー情報、及び図８のレイアウト情報が得られた後の仕様変更に対応して行われる変更設計の具体例を示している。
まず、等価回路を構成する素子に追加がなく、キャパシタＣ１が容量値を再検討すべき素子として指定された場合を想定する。
【００４１】
図１０（ａ）は、設計条件修正後のトポロジー情報の、キャパシタＣ１に関係する部分の抜粋である。キャパシタＣ１の容量値が再び変数＄ｃｖｒに置き換えられる。
図１０（ｂ）は、設計条件修正後の属性制約情報である。キャパシタＣ１、及び予約キャパシタＸ１及びＸ２を全て接続した場合に得られる容量値３．０ｐＦが、変数＄ｃｖｒの最大値とされる。変化幅は、個々のキャパシタの容量値１．０ｐＦとされる。そして、この属性制約情報を基に最適化が行われる。
【００４２】
図１０（ｃ）は、最適化によって例えば＄ｃｖｒ＝２．０ｐＦと決定された場合に得られる新たなレイアウトパターンの一例である。予約素子だったキャパシタＸ１の領域がキャパシタＣ１に割り当てられ、両者を並列に接続する配線と共に、トポロジー情報に示された配線が設けられる（図示省略）。
次に、等価回路にキャパシタＣ２が追加され、キャパシタＣ１の容量値は元の最適値である１ｐＦを維持し、キャパシタＣ２が容量値を再検討すべき素子として指定された場合を想定する。
【００４３】
図１１（ａ）は、設計条件修正後のトポロジー情報の、キャパシタＣ１及びＣ２に関係する部分の抜粋である。キャパシタＣ１の容量値は元の最適値１ｐＦに維持され、キャパシタＣ２の容量値が変数＄ｃｖｒ２とされる。
図１１（ｂ）は、設計条件修正後の属性制約情報である。仕様変更前のキャパシタＣ１、及び予約キャパシタＸ１及びＸ２を全て接続した場合に得られる容量値から、キャパシタＣ１について確定している容量値を差し引いて得られる２．０ｐＦが、＄ｃｖｒ２の最大値とされる。変化幅は、個々のキャパシタの容量値１．０ｐＦとされる。そして、この属性制約情報を基に最適化が行われる。
【００４４】
図１１（ｃ）は、最適化によって例えば＄ｃｖｒ２＝２．０ｐＦと決定された場合に得られる新たなレイアウトパターンの一例である。予約素子だったキャパシタＸ１及びＸ２の領域がキャパシタＣ２に割り当てられ、両者を並列に接続する配線と共に、トポロジー情報に示された配線が設けられる（図示省略）。
次に、等価回路にキャパシタＣ２が追加され、キャパシタＣ１及びＣ２が容量値を再検討すべき素子として指定された場合を想定する。
【００４５】
図１２（ａ）は、設計条件修正後のトポロジー情報の、キャパシタＣ１及びＣ２に関係する部分の抜粋である。キャパシタＣ１の容量値が変数＄ｃｖｒ１に置き換えられ、キャパシタＣ２の容量値が変数＄ｃｖｒ２とされる。
図１２（ｂ）は、設計条件修正後の属性制約情報である。仕様変更前のキャパシタＣ１、及び予約キャパシタＸ１及びＸ２を全て接続した場合に得られる容量値３．０ｐＦが＄ｃｖｒ１と＄ｃｖｒ２との和の最大値とされる。変化幅は、個々のキャパシタの容量値１．０ｐＦとされる。そして、この属性制約情報を基に最適化が行われる。
【００４６】
図１２（ｃ）は、最適化によって例えば＄ｃｖｒ１＝１．０ｐＦ、＄ｃｖｒ２＝１．０ｐＦと決定された場合に得られる新たなレイアウトパターンの一例である。予約素子だったキャパシタＸ１の領域がキャパシタＣ２に割り当てられ、トポロジー情報に示された配線が設けられる（図示省略）。
ここまでに、キャパシタ素子を含むアナログ集積回路の変更設計の具体例を説明したが、本設計支援装置は、もちろん、抵抗素子を含む別のアナログ集積回路に関しても同様の変更設計を支援することができる。
【００４７】
以下、抵抗素子を含む別のアナログ集積回路の変更設計の具体例を説明する。仕様変更前、このアナログ集積回路は４つの抵抗素子Ｒ１〜Ｒ４を含んでいたものとする。回路の全体についてはここでの主題ではないため説明を省略し、抵抗素子に関する設計変更について詳細に述べる。
図１３（ａ）は、仕様変更前のトポロジー情報の、抵抗Ｒ１〜Ｒ４に関する部分の抜粋である。何れの抵抗も抵抗値の最適値が２ｋΩと決定されている。
【００４８】
図１３（ｂ）、図１３（ｃ）は、仕様変更前のレイアウトパターン及び素子情報である。実際に使用されている抵抗Ｒ１〜Ｒ４の他に、抵抗値２．０ｋΩの抵抗Ｘ１〜Ｘ４が予約素子として設けられている。
このようなトポロジー情報とレイアウト情報とが得られた後の仕様変更に対応して、抵抗Ｒ２が削除されると共に、抵抗Ｒ８及びＲ９が追加され、抵抗Ｒ４及びＲ９が抵抗値を再検討すべき素子として指定された場合を想定する
図１４（ａ）は、設計条件修正後のトポロジー情報の、抵抗Ｒ１、Ｒ３、Ｒ４、Ｒ８、及びＲ９に関係する部分の抜粋である。抵抗Ｒ１の抵抗値は４ｋΩに変更され、抵抗３の抵抗値は元の最適値２ｋΩに維持され、抵抗Ｒ４の抵抗値は変数＄ｖａｒ１に置き換えられ、抵抗Ｒ８の抵抗値は２ｋΩとされ、そして、抵抗Ｒ９の抵抗値は変数＄ｖａｒ２とされる。
【００４９】
図１４（ｂ）は、設計条件修正後の属性制約情報である。仕様変更前の抵抗Ｒ１〜Ｒ４及び予約抵抗Ｘ１〜Ｘ４を全て接続した場合に得られる抵抗値１６ｋΩから、抵抗Ｒ１、Ｒ３、Ｒ８について確定している抵抗値を差し引いて得られる８．０ｋΩが、＄ｖａｒ１と＄ｖａｒ２との和の最大値とされる。変化幅は、個々の抵抗の抵抗値２．０ｋΩとされる。そして、この属性制約情報を基に最適化が行われる。
【００５０】
図１４（ｃ）は、最適化によって例えば＄ｖａｒ１＝２．０ｋΩ、＄ｖａｒ２＝２．０ｋΩと決定された場合に得られる新たなレイアウトパターンの一例である。削除された抵抗Ｒ２の領域は予約抵抗Ｘ１に変更され、抵抗値が２ｋΩから４ｋΩに変更された抵抗Ｒ１には、仕様変更前の予約抵抗Ｘ１の領域が追加で割り当てられ、抵抗Ｒ４の領域は変更されない。追加された抵抗Ｒ８及びＲ９には、仕様変更前の予約抵抗Ｘ３及びＸ４の領域が割り当てられる。そして、トポロジー情報に示された配線が設けられる（図示省略）。
【００５１】
以上、説明したように、本設計支援装置によれば、仕様の変更に応じて、例えば設計者が、属性値を再検討すべき素子を指定するだけで、前記指定された素子に予約領域を割り当てる前提で前記属性値の範囲が変更され、新たな最適化が行われる。これにより、変更設計作業の効率化を達成する。
（その他の変形例）
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）実施の形態では、予約領域に予め作り込まれた所定の予約素子を使用する場合を例に説明したが、例えば予約領域を隣接する素子の延長部分として使用できる状態で確保しておいて使用することも考えられる。この手法は、例えばＭＩＭ(Metal Insulator Metal)キャパシタに良好に適用できる。ＭＩＭキャパシタとは誘電体を挟んだ配線層間に生じる容量であり、その容量値は配線層の面積に依存する。
【００５２】
図１５（ａ）、（ｂ）は、一般的なＭＩＭキャパシタの構造を表す断面図、及び上面図である。ＭＩＭキャパシタ３００は、半導体基板３０１、ＬＯＣＯＳ(Local Oxidation of Silicon)絶縁膜３０２、下層配線３０３、誘電体３０４、中間配線３０５、ビア３０６及び３０８、上層配線３０７及び３０９から構成される。ここで、ＬＯＣＯＳ絶縁膜３０２は、ＭＩＭキャパシタと基板との間に生じる寄生容量を管理するために設けられるものである。このＬＯＣＯＳ絶縁膜３０２を、下層配線３０３がない領域へ延長して設け、当該延長部分を予約領域とすることができる。
【００５３】
図１６は、そのような予約領域を有するレイアウトパターン２０２である。ＭＩＭキャパシタ２３４に隣接して、ＭＩＭキャパシタ２３４のＬＯＣＯＳ絶縁膜が延長敷設された領域である予約領域２３４ｒが確保されている。
仕様変更に伴ってＭＩＭキャパシタ２３４の容量値を再検討する場合には、当該容量値に係る属性制約条件の最大値を、ＭＩＭキャパシタ２３４を予約領域２３４ｒまで延長形成した場合に得られる容量値とした後、最適化を行えばよい。
【００５４】
また、容量値の変化幅は製造グリッド又は素子生成用グリッドに依存し、キャパシタの形成領域の大きさを１グリッド変化させたときの容量値の変化がこの変化幅となる。
同様の予約領域を、抵抗に隣接して設けることもできる。
再び図１６を参照すると、抵抗２４５に隣接して、抵抗２４５の抵抗ボディが延長敷設された領域である予約領域２４５ｒが確保されている。
【００５５】
仕様変更に伴って抵抗２４５の抵抗値を再検討する場合には、当該抵抗値に係る属性制約条件の最大値を、一方の抵抗ヘッドを予約領域２４５ｒの端部に設けた場合に得られる抵抗値とした後、最適化を行えばよい。
また、抵抗値の変化幅は製造グリッド又は素子生成用グリッドに依存し、抵抗ヘッドの設置位置を１グリッド変化させたときの抵抗値の変化がこの変化幅となる。
（２）本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
【００５６】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＢＤ、半導体メモリなどに記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【００５７】
また、本発明は、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
【００５８】
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
【産業上の利用可能性】
【００５９】
本発明に係る設計支援装置は、例えば、アナログ集積回路装置、アナログデジタル混載ＬＳＩ等を設計対象とするＥＤＡ(Electronic Design Automation)システムとして利用できる。
【図面の簡単な説明】
【００６０】
【図１】設計支援装置の全体構成の一例を示す機能ブロック図である。
【図２】（ａ）トポロジー情報によって表される等価回路の一例である。（ｂ）トポロジー情報に応じて生成されるシンボルの一例である。
【図３】テストベンチ情報によって表される評価回路の一例である。
【図４】仕様情報の一例である。
【図５】属性制約情報の一例である。
【図６】予約領域設置情報の一例である。
【図７】最適化されたトポロジー情報の一例である。
【図８】（ａ）レイアウトパターンの一例である。（ｂ）素子情報の一例である。
【図９】設計支援装置の変更設計に係る動作を示すフローチャートである。
【図１０】（ａ）、（ｂ）、及び（ｃ）キャパシタに関する変更設計の一具体例である。
【図１１】（ａ）、（ｂ）、及び（ｃ）キャパシタに関する変更設計の一具体例である。
【図１２】（ａ）、（ｂ）、及び（ｃ）キャパシタに関する変更設計の一具体例である。
【図１３】（ａ）、（ｂ）、及び（ｃ）抵抗に関する変更設計の一具体例である。
【図１４】（ａ）、（ｂ）、及び（ｃ）抵抗に関する変更設計の一具体例である。
【図１５】（ａ）、（ｂ）一般的なＭＩＭキャパシタの構造を示す断面図及び上面図である。
【図１６】変形例に係る予約領域を含んだレイアウトパターンである。
【符号の説明】
【００６１】
１    設計支援装置
１０    入力部
２０    出力部
３０    処理部
３１    制御部
３２    設計条件設定部
３３    最適化部
３４    レイアウト生成部
３５    設計条件修正部
３６    予約領域抽出部
３７    属性制約変更部
５０    記憶部
５１    トポロジー情報記憶部
５２    テストベンチ情報記憶部
５３    仕様情報記憶部
５４    属性制約情報記憶部
５５    予約領域設置情報記憶部
５６    レイアウト情報記憶部
１００    等価回路
１０１    シンボル
１０２    評価回路
１１１〜１１４  ｐチャネルＭＯＳトランジスタ
１２１〜１２５  ｎチャネルＭＯＳトランジスタ
１３１    キャパシタ
１５１、１６１  属性情報
１９１    定電流源
１９２    接地
１９３、１９４  入力信号源
１９５    キャパシタ
２００、２０２  レイアウトパターン
２１１〜２１４  ｐチャネルＭＯＳトランジスタ
２２１〜２２５  ｎチャネルＭＯＳトランジスタ
２３１、２３２  キャパシタ
２３４    ＭＩＭキャパシタ
２３４ｒ  予約領域
２４５    抵抗
２４５ｒ  予約領域
３００    ＭＩＭキャパシタ
３０１    半導体基板
３０２    ＬＯＣＯＳ絶縁膜
３０３    下層配線
３０４    誘電体
３０５    中間配線
３０６    ビア
３０７    上層配線
５３０    仕様テーブル
５４０    属性制約情報テーブル
５５０    予約領域設置情報テーブル
５６０    素子情報テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006146557.tif 000017
【図１６】
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