(57)【要約】【課題】  完全空乏型ＳＯＩデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ＥＳＤ保護素子がＥＳＤ破壊強度を充分に確保しつつ内部素子のＥＳＤ保護を可能とし、かつ面積縮小も可能にＥＳＤ保護回路を提供することを目的とする。【解決手段】  半導体薄膜層上に形成される完全空乏型ＳＯＩＣＭＯＳの内部素子、特にＮＭＯＳの出力端子にはＥＳＤ保護素子としてＳＯＩ半導体薄膜層に形成されたＮＭＯＳ保護トランジスタを用い、内部素子の入力保護には半導体支持基板上に形成されるＮＭＯＳ保護トランジスタを用いることで、ＥＳＤ破壊強度を確保しつつＥＳＤノイズを先に吸収し、ＥＳＤノイズに弱い半導体薄膜上の内部素子の入出力保護を可能とし、かつ保護回路の面積の縮小も可能にする構造とした。【選択図】  図１
2006245552.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板の前記半導体薄膜層上に形成された第1のＮ型ＭＯＳトランジスタと第1のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、前記半導体薄膜層上に形成された出力保護を行う第２のＮ型ＭＯＳトランジスタと、前記ＳＯＩ基板の前記半導体薄膜層および前記埋込絶縁膜の一部分を除去した前記半導体支持基板上の開口部に形成された入力保護を行う第３のＮＭＯＳトランジスタとからなる半導体集積回路装置。
【請求項２】
半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板の前記半導体薄膜層上に形成された第1のＮ型ＭＯＳトランジスタと第1のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、抵抗体と、前記半導体薄膜層上に形成された出力保護を行う第２のＮ型ＭＯＳトランジスタと、前記ＳＯＩ基板の前記半導体薄膜層および前記埋込絶縁膜の一部分を除去した前記半導体支持基板上の開口部に形成された入力保護を行う第３のＮＭＯＳトランジスタとからなる半導体集積回路装置。
【請求項３】
前記半導体薄膜層上に形成された前記第２のＮ型ＭＯＳトランジスタは、外部に端子が接続される前記第1のＮ型ＭＯＳトランジスタのソースもしくはドレイン、および前記第1のＰ型ＭＯＳトランジスタのソースもしくはドレインに接続され、前記第1のＮ型ＭＯＳトランジスタおよび前記第1のＰ型ＭＯＳトランジスタの出力保護を行い、また前記半導体支持基板上に形成されている前記第３のＮＭＯＳトランジスタはゲート入力保護を行うことを特徴とする請求項１あるいは２に記載の半導体集積回路装置。
【請求項４】
前記半導体薄膜層上に形成された前記第２のＮ型ＭＯＳトランジスタは、端子を介して外部に接続される前記第1のＮ型ＭＯＳトランジスタのソースもしくはドレインに接続され前記第1のＮ型ＭＯＳトランジスタの出力保護を行い、前記半導体支持基板上に形成されている前記第３のＮＭＯＳトランジスタは前記第1のＮ型ＭＯＳおよび前記第1のＰ型ＭＯＳトランジスタのゲート入力保護を行うことを特徴とする請求項１あるいは２に記載の半導体集積回路装置。
【請求項５】
前記半導体薄膜層上に形成された前記第1のＮ型ＭＯＳトランジスタのゲート電極の導電型がＮ型であり、前記第1のＰ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であり、前記第２および前記第３のＮ型ＭＯＳトランジスタのゲート電極の導電型がＮ型であることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記半導体薄膜層上に形成された前記第1のＮ型ＭＯＳトランジスタのゲート電極の導電型がＮ型であり、前記第1のＰ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であり、前記第２および前記第３のＮ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路装置。
【請求項７】
前記第1のＮ型ＭＯＳトランジスタのゲート電極および前記第1のＰ型ＭＯＳトランジスタのゲート電極、前記第２および前記第３のＮ型ＭＯＳトランジスタのゲート電極が、第１の多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造からなることを特徴とする請求項１乃至６のいずれか記載の半導体集積回路装置。
【請求項８】
前記第1のＮ型ＭＯＳトランジスタのゲート電極および前記第1のＰ型ＭＯＳトランジスタのゲート電極、前記第２および前記第３のＮ型ＭＯＳトランジスタのゲート電極が、第１の多結晶シリコンからなることを特徴とする請求項１乃至６のいずれか記載の半導体集積回路装置。
【請求項９】
前記抵抗体は、前記第1のＮ型ＭＯＳトランジスタ、前記第1のＰ型ＭＯＳトランジスタ、前記第２および前記第３のＮ型ＭＯＳトランジスタのゲート電極を形成する第1の多結晶シリコンとは膜厚が異なる第２の多結晶シリコンで形成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項１０】
前記抵抗体は、前記半導体薄膜層の単結晶シリコンで形成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項１１】
前記抵抗体は、薄膜金属抵抗体で構成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項１２】
前記薄膜金属抵抗体は、Ｎｉ−Ｃｒ合金、クロムシリサイド、モリブデンシリサイドもしくはβ‐フェライトシリサイドのうちのいずれか一つであることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項１３】
前記ＳＯＩ基板を構成する前記半導体薄膜層の膜厚が０．０５μｍから０．２μｍであることを特徴とする請求項１乃至１２のいずれかに記載の半導体集積回路装置。
【請求項１４】
前記ＳＯＩ基板を構成する前記埋込絶縁膜の膜厚が０．１μｍから０．５μｍであることを特徴とする請求項１乃至１３のいずれかに記載の半導体集積回路装置。
【請求項１５】
前記ＳＯＩ基板を構成する前記埋込絶縁膜は、セラミックスからなることを特徴とする請求項１乃至１４のいずれかに記載の半導体集積回路装置。
【請求項１６】
前記セラミックスはガラス、サファイヤ、シリコン酸化膜もしくはシリコン窒化膜のうちのいずれか一つであることを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】
半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ基板の前記半導体薄膜層上に形成された第1のＮ型ＭＯＳトランジスタと第1のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、抵抗体と、静電気放電能力を有し入力保護又は出力保護を行うＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタおよび第３のＮ型ＭＯＳトランジスタからなる半導体集積回路装置の製造方法であって、
入力保護を行う前記第３のＮ型ＭＯＳトランジスタを前記半導体支持基板上に形成すべく、前記半導体薄膜層上にフォトレジストのパターニングを施す工程と、
前記ＳＯＩ基板の前記半導体薄膜層と前記埋込絶縁膜の一部分をエッチング除去し前記半導体支持基板の開口部を形成する工程と、
熱酸化による素子分離絶縁膜を前記埋込絶縁膜に達する厚さで形成する工程と、
熱酸化によるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に５００Å〜２５００Åの厚さを有する第１の多結晶シリコンを堆積する工程と、
前記第１の多結晶シリコン上にフォトレジストでパターニングし不純物濃度が１×１０18atoms/cm3以上となるように不純物ドーピングを行い前記第１の多結晶シリコンの導電型を部分選択的にＮ型にする工程と、
前記第１の多結晶シリコン上にフォトレジストでパターニングし不純物濃度が１×１０18atoms/cm3以上となるように不純物ドーピングを行い前記第１の多結晶シリコンの導電型を部分選択的にＰ型にする工程と、
前記第１の多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、
前記第１の多結晶シリコンと前記高融点金属シリサイドをエッチングしゲート電極を形成する工程と、
前記素子分離絶縁膜上に５００Å〜２５００Åからなる第２の多結晶シリコンを堆積する工程と、
前記第２の多結晶シリコンに不純物をドーピングする工程と、
前記第２の多結晶シリコンをエッチングし抵抗体を形成する工程と、
前記第１、第２、第３のＮ型ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記半導体薄膜層および前記半導体支持基板に部分選択的に前記Ｎ型不純物をドーピングする工程と、
前記第1のＰ型ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記半導体薄膜層および前記半導体支持基板に部分選択的に前記Ｐ型不純物をドーピングする工程と、
前記ＳＯＩ基板上に中間絶縁膜を形成する工程と、
前記ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体集積回路装置の製造方法。
【請求項１８】
前記半導体薄膜層の除去後、前記埋込絶縁膜の除去に等方性ウェットエッチを用いることを特徴とする、請求項１７記載の半導体集積回路装置の製造方法。
【請求項１９】
前記半導体薄膜層の除去後、前記埋込絶縁膜の除去に異方性ドライエッチを用いることを特徴とする、請求項１７記載の半導体集積回路装置の製造方法。
【請求項２０】
前記半導体薄膜層の除去後、前記埋込絶縁膜を異方性ドライエッチで途中までエッチングし、残りの前記埋込絶縁膜を等方性ウェットエッチすることで、前記埋込絶縁膜を除去することを特徴とする、請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は完全空乏型ＳＯＩデバイス構造からなる低電圧動作電界効果トランジスタを有するパワーマネージメント半導体装置やアナログ半導体装置に関する。
【背景技術】
【０００２】
Ｎ型およびＰ型ＭＯＳトランジスタなどの電界効果トランジスタや多結晶シリコンなどの抵抗体を用いた半導体集積回路装置においては、静電気等の過大電流が外部から入力されたときに内部回路を構成する内部素子の破壊を防止するため、一般的に内部回路と外部入出力端子の間にダイオードやＭＯＳトランジスタを用いた入力保護素子もしくは出力保護素子が配置されている。従来から使われているこの保護回路を備えた半導体集積回路装置の入出力回路部の例を図１３、図１４および図１５に示す。
【０００３】
図１３には、ＣＭＯＳで構成される内部素子１０としてＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されるＣＭＯＳインバータ１１が記載されており、このＣＭＯＳインバータ１１と、入力端子３０１間、出力端子３０２間、さらにＶｄｄ線３０３とＶｓｓ線３０４の間に保護素子２０としてＮ型ＭＯＳトランジスタが設けられている。ただし、内部素子の回路構成は、説明の都合上ＣＭＯＳインバータ１１として表現している。
【０００４】
上記の構成においては、例えば入力もしくは出力端子に負の過電圧が印加された場合、保護素子２０のＮＭＯＳトランジスタのＰＮ接合は順方向となるため、保護ＮＭＯＳトランジスタに電流が流れて内部素子を保護する。一方、正の過電圧が印加された場合は、保護素子２０のＮＭＯＳトランジスタのＰＮ接合のアバランシェブレークダウンで電流を保護ＭＯＳトランジスタへ流す。このようにして入出力保護素子を介し、接地された基板に過大電流を直接逃がして内部素子へ過大電流が流れないようにしている。
【０００５】
図１４の内部素子１０を構成するＮＭＯＳトランジスタ１１３の入出力、および図１５の内部素子１０を構成するＰＭＯＳトランジスタ１１２の入出力についても同様にしてＥＳＤ保護を行っている。
【０００６】
ところで一般的に半導体基板−埋込絶縁膜−半導体層で構成されるＳＯＩ(Silicon On Insulator)基板上、特に薄膜ＳＯＩ基板上形成されたデバイス素子は埋込絶縁膜及び素子分離絶縁膜により周囲を囲まれた形となるため放熱性が悪く、過大電流による発熱により素子が破壊されやすい。そのためＳＯＩデバイスは構造的にＥＳＤに弱いといえる。そのためＥＳＤ保護素子をＳＯＩ半導体薄膜層上に形成すると、保護素子自体が破壊されやすくなるため、十分なＥＳＤ耐性を得るために様々な工夫がされてきた。例えば内部素子の入力保護素子としてＣＭＯＳバッファ型ＥＳＤ保護回路をＳＯＩ基板上に形成した半導体集積回路装置において、ＥＳＤ耐性を向上させるためにＣＭＯＳバッファ型ＥＳＤ保護回路の前段にさらにＰＮＰおよびＮＰＮダイオードを付加させている（例えば、特許文献１参照）。
【０００７】
また十分なＥＳＤ耐性を得るため手段の1つとして、内部素子１０はＳＯＩ半導体薄膜層に形成し、そして半導体薄膜層および埋込絶縁膜の一部を除去し開口した半導体支持基板に入力保護素子を形成する半導体集積回路装置として、例えば特許文献２あるいは３に示すものがある。
【特許文献１】特許第３４４７３７２号公報（第６頁、第２図）
【特許文献２】特開平４−３４５０６４号公報（第９頁、第１図）
【特許文献３】特開平８−１８１２１９号公報（第５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
いま、図１３（Ｂ）、図１４（Ｂ）および図１５（Ｂ）においては内部素子およびＥＳＤ保護素子ともにＳＯＩ基板上の半導体薄膜層に設けられているとする。この場合、十分なＥＳＤ耐性を得るために保護素子自体を大きくしたり保護素子を増やしたりするため、保護回路の面積が大きくなりチップ面積が増大してしまうデメリットを有している。
【０００９】
一方で、図１３（Ａ）、図１４（Ａ）および図１５（Ａ）においては、内部素子はＳＯＩ基板上の半導体薄膜層に設けられ、ＥＳＤ保護素子はＳＯＩ基板の半導体支持基板に設けられているとする。この場合、保護素子自体はＥＳＤ耐性を十分確保できるため内部素子の入力保護としては充分機能し耐圧向上が可能である。しかしながら内部素子の出力保護の場合、この構造では以下のように内部素子が破壊されやすいという問題を有している。
【００１０】
それは、ＥＳＤノイズが入ってきた時、内部素子よりも先にＥＳＤ保護素子にノイズが逃げるように通常設計されるが、半導体支持基板上のＥＳＤ保護素子が動作する電圧、すなわちトリガー電圧が内部素子、特にＮ型ＭＯＳトランジスタのトリガー電圧より高くなってしまい、ＥＳＤノイズが出力端子３０２から入ってきた時に保護素子が動作しきれずにＳＯＩ半導体薄膜層に形成される内部素子、とくにＮ型ＭＯＳトランジスタにノイズが流れ込んでしまい、寄生バイポーラ動作を誘発し、内部素子を破壊に至らしめるからである。そのためＥＳＤ保護素子は破壊強度を十分確保しつつ、ＥＳＤ保護動作耐圧を内部素子耐圧より下げ、且つ保護回路の面積を縮小する必要がある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は次の手段を用いた。
【００１２】
（１）半導体支持基板上に形成された埋込絶縁膜と、埋込絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板の半導体薄膜層上に形成された第1のＮ型ＭＯＳトランジスタと第1のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、半導体薄膜層上に形成された出力保護を行う第２のＮ型ＭＯＳトランジスタと、ＳＯＩ基板の半導体薄膜層および埋込絶縁膜の一部分を除去した半導体支持基板上の開口部に形成された入力保護を行う第３のＮＭＯＳトランジスタとからなる半導体集積回路装置とした。
【００１３】
（２）半導体支持基板上に形成された埋込絶縁膜と、埋込絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板の前記半導体薄膜層上に形成された第1のＮ型ＭＯＳトランジスタと第1のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、抵抗体と、半導体薄膜層上に形成された出力保護を行う第２のＮ型ＭＯＳトランジスタと、ＳＯＩ基板の半導体薄膜層および埋込絶縁膜の一部分を除去した半導体支持基板上の開口部に形成された入力保護を行う第３のＮＭＯＳトランジスタとからなる半導体集積回路装置とした。
【００１４】
（３）ＥＳＤ保護素子となるＮ型ＭＯＳトランジスタのうち、半導体薄膜層上に形成された第２のＮ型ＭＯＳトランジスタは、外部に端子が接続される第1のＮ型ＭＯＳトランジスタのソースもしくはドレイン、および第1のＰ型ＭＯＳトランジスタのソースもしくはドレインに接続され、第1のＮ型ＭＯＳトランジスタおよび第1のＰ型ＭＯＳトランジスタの出力保護を行い、また半導体支持基板上に形成されている第３のＮＭＯＳトランジスタはゲート入力保護を行うことを特徴とする半導体集積回路装置とした。
【００１５】
（４）ＥＳＤ保護素子となるＮ型ＭＯＳトランジスタのうち、半導体薄膜層上に形成された第２のＮ型ＭＯＳトランジスタは、外部に端子が接続される第1のＮ型ＭＯＳトランジスタのソースもしくはドレインに接続され第1のＮ型ＭＯＳトランジスタの出力保護を行い、また半導体支持基板上に形成されている第３のＮＭＯＳトランジスタは第1のＮ型ＭＯＳおよび第1のＰ型ＭＯＳトランジスタのゲート入力保護を行うことを特徴とする半導体集積回路装置とした。
【００１６】
（５）半導体薄膜層上に形成され能動素子として働く第1のＮ型ＭＯＳトランジスタのゲート電極の導電型がＮ型であり、第1のＰ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であり、ＥＳＤ保護素子として働く第２および第３のＮ型ＭＯＳトランジスタのゲート電極の導電型が、Ｎ型であることを特徴とする半導体集積回路装置とした。
【００１７】
（６）半導体薄膜層上に形成され能動素子として働く第1のＮ型ＭＯＳトランジスタのゲート電極の導電型がＮ型であり、第1のＰ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であり、ＥＳＤ保護素子として働く第２および第３のＮ型ＭＯＳトランジスタのゲート電極の導電型がＰ型であることを特徴とする半導体集積回路装置とした。
【００１８】
（７）第1のＮ型ＭＯＳトランジスタのＮ型ゲート電極および第1のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く第２および第３のＮ型ＭＯＳトランジスタのゲート電極は、第１の多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造からなることを特徴とする半導体集積回路装置とした。
【００１９】
（８）第1のＮ型ＭＯＳトランジスタのＮ型ゲート電極および第1のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く第２および第３のＮ型ＭＯＳトランジスタのゲート電極は、第１の多結晶シリコンからなることを特徴とする半導体集積回路装置とした。
【００２０】
（９）抵抗体は、能動素子である第1のＮ型ＭＯＳトランジスタおよび第1のＰ型ＭＯＳトランジスタ、そしてＥＳＤ保護素子である第２および第3のＮ型ＭＯＳトランジスタのゲート電極を形成する第1の多結晶シリコンとは膜厚が異なる第２の多結晶シリコンか形成されていることを特徴とする半導体集積回路装置とした。
【００２１】
（１０）抵抗体は、半導体薄膜層の単結晶シリコンで形成されていることを特徴とする半導体集積回路装置とした。
【００２２】
（１１）抵抗体は、薄膜金属抵抗体で構成されていることを特徴とする半導体集積回路装置とした。
【００２３】
（１２）抵抗体は、Ｎｉ−Ｃｒ合金、クロムシリサイド、モリブデンシリサイド、もしくはβ‐フェライトシリサイドのうちのいずれか一つであることを特徴とする半導体集積回路装置とした。
【００２４】
（１３）ＳＯＩ基板を構成する前半導体薄膜層の膜厚が０．０５μｍから０．２μｍであることを特徴とする半導体集積回路装置とした。
【００２５】
（１４）ＳＯＩ基板を構成する埋込絶縁膜の膜厚が０．１μｍから０．５μｍであることを特徴とする半導体集積回路装置とした。
【００２６】
（１５）ＳＯＩ基板を構成する埋込絶縁膜は、セラミックスからなることを特徴とする半導体集積回路装置とした。
【００２７】
（１６）埋込絶縁膜であるセラミックスはガラス、サファイヤ、シリコン酸化膜もしくはシリコン窒化膜のうちのいずれか一つであることを特徴とする半導体集積回路装置とした。
【００２８】
（１７）ＳＯＩ基板の半導体薄膜層上に形成された第1のＮ型ＭＯＳトランジスタと第1のＰ型ＭＯＳトランジスタで構成されるＣＭＯＳ素子と、抵抗体と、静電気放電能力を有し入力保護又は出力保護を行うＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタおよび第３のＮ型ＭＯＳトランジスタからなる半導体集積回路装置の製造方法において、入力保護を行う第３のＮ型ＭＯＳトランジスタを半導体支持基板上に形成すべく、半導体薄膜層上にフォトレジストのパターニングを施す工程と、ＳＯＩ基板の半導体薄膜層と埋込絶縁膜の一部分をエッチング除去し半導体支持基板の開口部を形成する工程と、熱酸化による素子分離絶縁膜を前記埋込絶縁膜に達する厚さで形成する工程と、熱酸化によるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に５００Å〜２５００Åの厚さの第１の多結晶シリコンを堆積する工程と、第１の多結晶シリコン上にフォトレジストでパターニングし不純物濃度が１×１０18atoms/cm3以上となるように不純物ドーピングを行い第１の多結晶シリコンの導電型を部分選択的にＮ型にする工程と、第１の多結晶シリコン上にフォトレジストでパターニングし不純物濃度が１×１０18atoms/cm3以上となるように不純物ドーピングを行い第１の多結晶シリコンの導電型を部分選択的にＰ型にする工程と、第１の多結晶シリコン上に５００Å〜２５００Åからなる高融点金属シリサイドを堆積する工程と、第１の多結晶シリコンと高融点金属シリサイドをエッチングしゲート電極を形成する工程と、素子分離絶縁膜上に５００Å〜２５００Åからなる第２の多結晶シリコンを堆積する工程と、第２の多結晶シリコンに不純物をドーピングする工程と、第２の多結晶シリコンをエッチングし抵抗体を形成する工程と、第1、第2および第3のＮ型ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし半導体薄膜層および半導体支持基板に部分選択的にＮ型不純物をドーピングする工程と、第1のＰ型ＭＯＳトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし半導体薄膜層および半導体支持基板に部分選択的にＰ型不純物をドーピングする工程と、ＳＯＩ基板上に中間絶縁膜を形成する工程と、ＳＯＩ基板上の中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程を経ることで形成される半導体集積回路装置の製造方法とした。
【００２９】
（１８）  半導体薄膜層の除去後、埋込絶縁膜の除去に等方性ウェットエッチを用いることを特徴とする、半導体集積回路装置の製造方法とした。
【００３０】
（１９）  半導体薄膜層の除去後、埋込絶縁膜の除去に異方性ドライエッチを用いることを特徴とする、半導体集積回路装置の製造方法とした。
【００３１】
（２０）半導体薄膜層の除去後、埋込絶縁膜を異方性ドライエッチで途中までエッチングし、残りの埋込絶縁膜を等方性ウェットエッチすることで、埋込絶縁膜を除去することを特徴とする、半導体装置の製造方法とした。
【発明の効果】
【００３２】
上述のように半導体集積回路装置において、半導体薄膜層上に形成される内部素子、特にＮＭＯＳの出力端子にはＥＳＤ保護素子としてＳＯＩ半導体薄膜層に形成されたＮＭＯＳ保護トランジスタを用い、内部素子の入力保護には半導体支持基板上に形成されるＮＭＯＳ保護トランジスタを用いることで、ＥＳＤ破壊強度を確保しつつＥＳＤノイズを先に吸収し、ＥＳＤノイズに弱い半導体薄膜上の内部素子の入出力保護を可能とし、かつ保護回路の面積の縮小も可能にする。特に、入出力の電気特性が重要なパワーマネージメント半導体集積回路装置やアナログ半導体集積回路装置において、保護効果が一層発揮される。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施例を、図面を用いて詳細に説明する。図１は本発明による半導体集積回路装置の一実施例を示す模式的断面図である。また図２、図３および図４は図１の半導体集積回路装置で形成された内部素子を用いた保護回路図を示す。
【００３４】
図１においてＳＯＩ基板は、たとえばＰ型である単結晶からなる半導体支持基板１０１、埋込絶縁膜１０３、そして素子を形成するＰ型の単結晶からなる半導体薄膜層１０２で構成され、このＰ型半導体薄膜層１０２上に第１のＮ型ＭＯＳトランジスタ（以下ＮＭＯＳ）１１１と第１のＰＭＯＳトランジスタ（以下ＰＭＯＳ）１１２で構成される内部素子１０であるＣＭＯＳインバータ１１と、抵抗素子３０である多結晶シリコンで形成されたＰ-抵抗体１１５が形成されている。ただし内部素子１０はＣＭＯＳインバータ１１に限られたものではなく、種々に変更が可能となっている。また保護素子２０として、半導体支持基板１０１および半導体薄膜層１０２上に第２のＮＭＯＳトランジスタで構成されたＥＳＤ保護トランジスタ（以後ＮＭＯＳ保護トランジスタと称す。）１１３および１１４が形成された半導体集積回路装置となっている。
【００３５】
薄膜ＳＯＩデバイス、特に低電圧動作や低消費電力に対して非常に適している完全空乏型（ＦｕｌｌｙＤｅｐｌｅｔｅｄ；ＦＤ）ＳＯＩデバイスは、ＣＭＯＳ構造がいわゆる同極ゲート構造となっている。この同極ゲート構造は、ＮＭＯＳトランジスタ１１１のゲート電極がＮ＋型の多結晶シリコン１０９であり、ＰＭＯＳトランジスタ１１２のゲート電極がＰ＋の多結晶シリコンで構成されており、図１のＣＭＯＳインバータ１１も同様に以下の構造となっている。以後ＦＤ構造ＳＯＩデバイスの場合について述べる。このトランジスタのゲートを形成する多結晶シリコンを第１の多結晶シリコンとする。まずＮＭＯＳトランジスタ１１１はＰ型半導体薄膜層１０２上にソース・ドレインとなるＮ＋不純物拡散層１０５と、例えば酸化膜からなるゲート絶縁膜１０７上に形成されたＮ＋多結晶シリコン１０９の上にタングステンシリサイドやモリブデンシリサイドやチタンシリサイドやプラチナシリサイドなどの高融点金属シリサイド１１７を形成したいわゆるポリサイド構造からなるゲート電極で構成されている。またＰＭＯＳトランジスタ１１２はＰ型半導体薄膜層に形成されたＮウェル１０４上にソース・ドレインとなるＰ＋不純物拡散層１０６と、例えば酸化膜からなるゲート絶縁膜１０７上に、ＮＭＯＳトランジスタ１１１と同様に形成される、Ｐ＋多結晶シリコン１１０と高融点金属シリサイド１１７からなるポリサイド構造のゲート電極とから構成されている。そしてＮＭＯＳトランジスタ１１１およびＰＭＯＳトランジスタ１１２は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により形成したフィールド絶縁膜１０８と埋込絶縁膜１０３で完全素子分離されている。
【００３６】
またフィールド絶縁膜上に、アナログ回路である電圧を分圧するためのブリーダー分圧回路もしくは時定数を設定するＣＲ回路などに用いられる抵抗素子３０を構成するため、例えば、高抵抗のＰ−抵抗体が形成されている。このＰ−抵抗体はこの実施例では多結晶シリコンで形成されている。
【００３７】
次に保護素子２０を構成するＮＭＯＳ保護トランジスタ１１３は半導体薄膜層１０２と埋込絶縁膜１０３の一部を除去して表面化した半導体支持基板１０１上に、ソース・ドレインとなるＮ＋不純物拡散層１０５と、例えば酸化膜からなるゲート絶縁膜１０７上に、内部素子のＮＭＯＳトランジスタ１１１と同様に、Ｎ＋多結晶シリコン１０９と高融点金属シリサイド１１７からなるポリサイド構造ゲート電極で構成されている。
【００３８】
同じく保護素子２０を構成するＮＭＯＳ保護トランジスタ１１４は半導体薄膜層１０２上にソース・ドレインとなるＮ＋不純物拡散層１０５と、例えば酸化膜からなるゲート絶縁膜１０７上にＮ＋多結晶シリコン１０９と高融点金属シリサイド１１７からなるポリサイド構造ゲート電極で構成されている。
【００３９】
従来の構造の1つである図９および図１０の構造において、ＥＳＤ保護素子２０は半導体支持基板２０１上に形成されたＮＭＯＳ保護トランジスタ２１３のみで構成され内部素子１０の入出力保護として働いている。このＮＭＯＳ保護トランジスタ２１３はＥＳＤノイズに対する耐量があるため入力保護としては十分機能する。
【００４０】
一方出力保護の場合ＮＭＯＳ保護トランジスタのスナップバックは内部素子、とくにＮＭＯＳトランジスタのスナップバックより早く起こりＥＳＤサージを逃がさなくてはならない。具体的にはＮＭＯＳのスナップバック特性が起こる電圧、トリガー電圧（以後Vtrigと呼ぶ）は内部素子であるＮＭＯＳトランジスタよりＮＭＯＳ保護トランジスタにおいて低くなくてはならない。さらにスナップバック特性で寄生バイポーラ動作が保持される電圧、ホールド電圧（以後Vholdと呼ぶ）もＮＭＯＳトランジスタよりＮＭＯＳ保護トランジスタの方が低くなくてはならない。これらを満たすことでＮＭＯＳ保護トランジスタは内部素子をＥＳＤノイズから守ることができる。
【００４１】
ＦＤ型ＳＯＩデバイスである内部素子のＮＭＯＳトランジスタ２１１は、Vtrigが例えば半導体薄膜層２０２の膜厚が900Åの時２Ｖ〜８Ｖ程度、Vholdは２V〜５Ｖ程度であるのに対し、ＮＭＯＳ保護トランジスタ２１３の場合、Vtrigは低くても８V程度、Vholdは６V程度となるため、ＥＳＤノイズが出力端子から入ってきた時、ＮＭＯＳ保護トランジスタではサージを吸収しきれず内部素子にノイズが流れ込み、内部素子を守りきることができないことが起こりうる。
【００４２】
また従来の別の構造の1つである図１１および図１２においては、ＥＳＤ保護素子２０は半導体薄膜層２０２上に形成されたＮＭＯＳ保護トランジスタ２１４のみで構成され内部素子１０の入出力保護として働いている。この半導体薄膜上のＮＭＯＳ保護トランジスタ２１４はVtrig、Vholdを内部素子のＮＭＯＳトランジスタのVtrig、Vholdより低く設定することが、半導体支持基板上に形成するときよりも容易であるため、内部素子のＮＭＯＳより先にスナップバックを起こしＥＳＤサージをＮＭＯＳ保護素子に逃がすことができる。
【００４３】
しかしながら半導体薄膜層上に形成された素子は埋込絶縁膜１０３と素子分離フィールド絶縁膜１０７に囲まれているため熱がこもりやすく、ＥＳＤ耐量が半導体支持基板上に形成された素子やバルク上の素子に比べ非常に小さく、ＥＳＤノイズに非常弱い構造となっている。そのためＥＳＤ耐量を上げるため、ＮＭＯＳ保護トランジスタの面積を非常に大きくする必要があった。
【００４４】
それに比べ図１の実施例のように、保護素子２０を２つのＮＭＯＳ保護トランジスタ１１３および１１４で構成し、内部素子のゲート入力にはＮＭＯＳ保護トランジスタ１１３でＥＳＤ保護を、そして出力保護にはＮＭＯＳ保護トランジスタ１１４と入力保護と出力保護の素子を使い分けることで、ＦＤ型ＳＯＩデバイスの内部素子の入出力保護を確実に行うことができ、且つ保護素子の面積を縮小する事が可能となっている。
【００４５】
この図１の実施例において、内部素子１０のＮＭＯＳトランジスタ１１１、そして保護素子２０のＮＭＯＳ保護トランジスタ１１３および１１４のソース・ドレインであるＮ＋不純物拡散層１０５は、リンもしくは砒素で形成され、濃度は１×１０19atoms／cm3以上となっている。このときＮＭＯＳトランジスタ１１１とＮＭＯＳ保護トランジスタ１１３および１１４のＮ＋不純物拡散層１０５をどちらも同じくリンもしくは砒素で形成してもよいし、ＮＭＯＳトランジスタ１１１は砒素、そしてＮＭＯＳ保護トランジスタ１１３および１１４はリンでＮ＋不純物拡散層１０５を形成しても良い。またその逆の構成でも構わない。ＰＭＯＳトランジスタ１１２のソース・ドレインであるＰ＋不純物拡散層１０６は、ボロンもしくはＢＦ2で形成され濃度は１×１０19atoms／cm3以上となっている。Ｎ型ゲート電極を構成するＮ＋多結晶シリコン１０９は濃度が１×１０18atoms／cm3以上のリンもしくは砒素などのドナー不純物を含み、またＰ型ゲート電極を構成するＰ＋多結晶シリコン１１０は濃度が１×１０18atoms／cm3以上のボロンまたはＢＦ2などのアクセプター不純物含んでいる。そしてＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコン１１０の上にタングステンシリサイドなどの高融点金属シリサイド１１７を形成して、ゲート電極を低抵抗化している。尚、シート抵抗値は高融点金属シリサイドの種類と膜厚によるが、標準的には５００Åから２５００Åの膜厚で十数Ω／□から数Ω／□のシート抵抗値である。
【００４６】
ＳＯＩ基板はその動作電圧により半導体薄膜層１０２および埋込絶縁膜１０３の厚さが決まる。埋込絶縁膜１０３は主にシリコン酸化膜で構成され、その膜厚は０．１μｍから０．５μｍとなっている。なお埋込絶縁膜はガラス、サファイヤあるいはシリコン窒化膜など広くセラミックスと呼ばれる絶縁体で構成しても構わない。半導体薄膜層１０２の膜厚は薄膜ＳＯＩデバイスである完全空乏型（ＦＤ）ＳＯＩデバイスの機能・性能に応じて決まり０．０５μｍから０．２μｍとなっている。
【００４７】
また図１の実施例において、アナログ回路で使用される抵抗素子３０のＰ−抵抗体１１５は、ＣＭＯＳのゲート電極を構成する多結晶シリコン１０９および１１０とは別工程で形成されたゲート電極より薄い膜厚の第２の多結晶シリコンで形成されている。例えばゲート電極の膜厚は２０００Åから６０００Å程度の膜厚であるのに対し、Ｐ−抵抗体１１５の膜厚は５００Åから２５００Åで形成される。これは多結晶シリコンを用いた抵抗体は、膜厚は薄い方がシート抵抗値を高く設定でき、また温度特性も良くなるため、より精度を向上させることができるためである。シート抵抗値はその抵抗の用途にもよるが通常の分圧回路においては数ｋΩ／□から数十ｋΩ／□の範囲で使われる。この時の不純物はボロンないしＢＦ2を用い１×１０14〜９×１０18atoms／cm3程度の濃度となっている。また図１にはＰ−抵抗体１１５を示しているが、それらの抵抗体の特徴と製品に要求される特性を考慮し、低抵抗であるＰ＋抵抗体、また不純物の極性が逆のＮ型抵抗体を用いる場合もある。
【００４８】
なお、この抵抗素子３０を図２の入力端子３０１もしくは出力端子３０２と内部素子１０の間に付加することで、よりＥＳＤ保護耐性を強化することも可能である。
【００４９】
図５は本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。図１に示す本発明の一実施例はゲート電極を積層ポリサイド構造としたが、高速動作や高周波対応の必要がない半導体装置では、工程数削減、コスト低減を考慮し、図５のようにゲート電極を多結晶シリコン単層で構成している。この場合においても保護素子２０を２つのＮＭＯＳ保護トランジスタ１１３および１１４で構成することで、ＦＤ型ＳＯＩデバイスの内部素子の入出力保護を確実に行うことができ、かつ保護素子の面積を縮小する事が可能となっている。
図６は本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。図１に対し異なる点は、保護素子２０を構成するＮＭＯＳ保護トランジスタ１１３およびＮＭＯＳ保護トランジスタ１１４のゲート電極が内部素子のＮＭＯＳトランジスタ１１１とは異なり、Ｐ＋多結晶シリコン１０９と高融点金属シリサイド１１７からなるポリサイド構造ゲート電極で構成している所である。
【００５０】
ＥＳＤ保護素子であるＮＭＯＳ保護トランジスタ１１３および１１４は能動素子ではないので、通常動作時のリーク電流を減少させるため、チャネル領域に不純物をイオン注入し基板濃度を濃くするいわゆるチャネルドープを行なって閾値電圧を１Ｖ以上にしている。
【００５１】
これを図６の実施例のようにＮＭＯＳ保護トランジスタ１１３および１１４のゲート電極にＰ＋多結晶シリコン１１０を用いることで、ゲート電極と半導体薄膜層との仕事関数の関係により閾値電圧をチャネルドープ工程がなくとも１Ｖ以上にすることが容易である。さらにチャネルドープを打つ事で閾値電圧を上昇させることができるため、リーク電流を増大させることなくＮＭＯＳ保護トランジスタ１１３および１１４のゲート長を縮小でき、ＦＤ構造ＳＯＩデバイスで構成された内部素子より先にＥＳＤノイズを逃がす事が可能となる。
【００５２】
次に本発明の半導体集積回路装置の実施例の別の構造を図７および図８に示す。
【００５３】
図７は図1で示した本発明の半導体集積回路装置の別の構造の模式的断面図である。本発明の基本構成である、内部素子であるＣＭＯＳインバータ１０と、内部素子のＥＳＤ入出力保護をするＮＭＯＳ保護トランジスタ１１３および１１４からなる保護素子２０と、アナログ回路で使用される抵抗素子３０を図７においても示しているが、図１と異なる点としては抵抗素子３０を多結晶シリコンではなく半導体薄膜層の単結晶シリコンで、例えばＰ−抵抗体１１８を形成しているという点である。
【００５４】
アナログ回路ではブリーダー分圧回路によって電圧を精度よく分割する必要があるため、ブリーダー抵抗体に要求される特性として抵抗比精度が高いことが挙げられる。例えば電圧検出器（ボルテージディテクター）などはそのチップ面積に対する抵抗回路３０の面積の割合が非常に大きいため、精度よくかつ抵抗素子の面積を縮小が図れれば、それがチップ面積の縮小につながりコストを下げることが可能となる。
【００５５】
この抵抗体を単結晶シリコンであるＳＯＩ基板の半導体薄膜層を利用して形成した場合、抵抗体に結晶粒界が存在しないため粒界に依存する抵抗のばらつきが皆無であり、抵抗体の高抵抗化かつ面積縮小も可能であるため、抵抗体として利用するには非常に有効である。
【００５６】
なお、図７で示した一実施例である半導体集積回路装置は、図１で示した半導体集積回路装置と全く同じ機能および効果を有している。
【００５７】
図８は本発明の半導体集積回路装置の別の構造の模式的断面図である。本発明の基本構成である、内部素子であるＣＭＯＳインバータ１０と、内部素子のＥＳＤ入出力保護をするＮＭＯＳ保護トランジスタ１１３および１１４からなる保護素子２０と、アナログ回路で使用される抵抗素子３０を図８においても示しているが、図１および図７と異なる点としては抵抗素子３０を多結晶シリコンや単結晶シリコンではなく薄膜金属抵抗体１１９を用いている点である。
【００５８】
図８の実施例では薄膜金属抵抗体１１９にクロムシリサイド１２０を用いているが、Ｎｉ−Ｃｒ合金やモリブデンシリサイド、β−フェライトシリサイドなどの金属シリサイドを用いることも可能である。クロムシリサイドは金属シリサイドの中でも高抵抗で膜厚を１００Åから３００Å程度薄膜化することで抵抗体として用いることが可能である。この薄膜金属抵抗体１１９を多結晶シリコンの代わりに用いることで、分圧回路の比精度や抵抗値のバラツキ、温度係数を小さくすることが可能となる。なお、図８で示した一実施例である半導体集積回路装置は、図１で示した半導体集積回路装置と全く同じ機能および効果を有している。
【００５９】
次に図１に示す半導体集積回路装置の製造工程例を、図１６を用いて、より詳しく説明する。
【００６０】
図１６において、Ｐ型半導体支持基板４０１、埋込絶縁膜４０３、Ｐ型半導体薄膜層４０２で構成されているＳＯＩ基板にフォトレジスト４２０をコートし、Ｐ型半導体支持基板４０１上のＮＭＯＳ保護トランジスタを形成する領域のパターニングを施す。
【００６１】
このフォトレジスト４２０をマスク材としてＲＩＥ異方性ドライエッチでＰ型半導体薄膜層４０２を埋込絶縁膜４０３が露出するまでエッチングする。さらにフォトレジスト４２０をマスク材として、埋込絶縁膜４０３をエッチングする(図１７)。このとき埋込絶縁膜４０３のエッチングには薬液を利用するウェットエッチやＲＩＥ異方性ドライエッチを用いる。また、ドライエッチを途中で止め、残りの埋込絶縁膜をウェットエッチングで除去するなどの手法を選択することも可能である。ただし、ウェットエッチでは等方性にエッチングが進むため埋込絶縁膜４０３にサイドエッチが入るため、埋込絶縁膜４０３が厚い場合はサイドエッチも進み、“す”が形成される懸念がある。また、ＲＩＥ異方性ドライエッチの場合、ＮＭＯＳ保護トランジスタを形成するＰ型半導体支持基板４０１にプラズマダメージを与えるため、ＮＭＯＳ保護トランジスタの特性劣化が起こる可能性がある。さらには、ドライエッチを途中で止め、残りの埋込絶縁膜をウェットエッチングとした場合は製造工程が煩雑となってしまうなど、それぞれの手法に長所、短所が存在するので状況によって使い分けることになる。
【００６２】
次に、Ｐ型半導体薄膜層４０２でＰＭＯＳトランジスタを形成する領域に、例えばリンをイオン注入し１０００〜１１７５℃で３０分から５時間程度のアニール処理を施してリンを拡散させ、例えば不純物濃度が１×１０16〜１×１０17atoms/cm3程度となるようなＮ型半導体薄膜層４０４を形成する。その後、図１８で示す様にＬＯＣＯＳ法によりフィールド絶縁膜４０８を埋込絶縁膜４０３に到達する厚さで形成する。尚、ここではＮ型半導体薄膜層４０４形成後にフィールド絶縁膜４０８を形成したが、フィールド絶縁膜形成後にリンなどをイオン注入してＮ型半導体薄膜層を形成しても構わない。
【００６３】
その後、熱酸化によるゲート絶縁膜４０７を膜厚７５〜３００Åほど形成し、所望のしきい値電圧を得るためイオン注入したのち、減圧ＣＶＤ法でゲート電極となる第１の多結晶シリコン４２１を例えば膜厚５００Åから２５００Åほど堆積させる（図１９）。
【００６４】
そして図２０に示すように、Ｐ型半導体薄膜層４０２上に形成されるＮＭＯＳトランジスタおよびＮＭＯＳ保護トランジスタと半導体支持基板４０１上に形成されるＮＭＯＳ保護トランジスタのゲート電極材として、第1の多結晶シリコン４２１のうちＮ＋多結晶シリコンを形成する領域をフォトレジスト４２０でパターニングし、不純物濃度が１×１０18atoms/cm3以上となるようにリンもしくは砒素をイオン注入する。
【００６５】
さらに図２１に示すように、Ｎ型半導体薄膜層４０４上に形成されるＰＭＯＳトランジスタのゲート電極材として、第1の多結晶シリコン４２１のうちＰ＋多結晶シリコンを形成する領域をフォトレジスト４２０でパターニングし、不純物濃度が１×１０18atoms/cm3以上となるようにボロンもしくはＢＦ2をイオン注入する。尚、ここではイオン注入によりＮ＋多結晶シリコンおよびＰ＋多結晶シリコンを形成したが、たとえばリンやボロンなどの不純物をプリデポで多結晶シリコン中に導入してＮ＋多結晶シリコンやＰ＋多結晶シリコンを形成してもかまわない。
【００６６】
その後、スパッタ法等で高融点金属シリサイドであるタングステンシリサイド４１７を第1の多結晶シリコン膜上に５００Å〜２５００Åの厚さで堆積させる。尚、ここでは高融点金属シリサイドにタングステンシリサイドを用いたが、モリブデンシリサイドやチタンシリサイド、またはプラチナシリサイドを用いることも可能である（図２２）。
そして図２３で示すように、フォトレジスト４２０でパターニングを施し多結晶シリコンおよび高融点金属シリサイドをエッチングしてゲート電極を形成する。
【００６７】
次に、図示していないが熱酸化もしくは減圧ＣＶＤ法等を用いてゲート電極部および半導体基板表面に酸化膜を１００Å〜５００Åほど形成したのち、図２４に示すように、ＣＶＤ法もしくはスパッタ法により例えば１０００Åの膜厚の第２の多結晶シリコン４２２を堆積させる。そして低濃度のＰ−抵抗体を形成するために、第２の多結晶シリコン４２２の全面にＰ型不純物であるＢＦ2を、例えば１×１０14atoms/cm2のドーズ量でイオン注入する。尚、ＢＦ2の代わりにボロンを用いても構わない。
【００６８】
その後、図２５のように、フォトレジスト４２０でパターニングし、図２６のようにＲＩＥ異方性ドライエッチングをすることで、Ｐ−抵抗体４１６を形成する。
【００６９】
フォトレジスト除去後、図２７に示す様に、新たにフォトレジスト４２０でパターニングし、Ｎ型不純物である砒素をイオン注入法によりドーズ量５×１０15atoms/cm2程度でドープすることで、ＮＭＯＳトランジスタのソースおよびドレインとなるＮ＋不純物拡散層４０５を形成する。
【００７０】
その後、フォトレジストを除去した後、図２８に示す様に、再度フォトレジスト４２０でパターニングし、Ｐ型不純物であるＢＦ2をイオン注入法によりドーズ量５×１０15atoms/cm2程度でドープし、ＰＭＯＳトランジスタのソースおよびドレインとなるＰ＋不純物拡散層４０６を形成する。また同時にＰ−抵抗体４１６に対し、アルミニウム配線材と十分なコンタクトをとるために高濃度不純物領域であるＰ＋多結晶シリコン４１０を形成する。また、このとき図示はしていないが、Ｐ型高濃度不純物をＰ−抵抗体全域へドーピングし、500Ω〜１０００Ωと比較的低抵抗値であるＰ型抵抗体を形成することも可能である。
【００７１】
その後、図示していないが従来の半導体プロセスと同様に、中間絶縁膜の形成、コンタクトホール形成、アルミニウム配線パターンの形成、保護膜の形成とそのパターニングを経て半導体集積回路装置が形成される。
【００７２】
以上本発明の実施の形態をＰ型半導体支持基板、Ｐ型半導体薄膜層のＳＯＩ基板を用いた実施例により説明してきたが、Ｎ型半導体基板、Ｎ型半導体薄膜層のＳＯＩ基板を用いても構わない。この時Ｎ型半導体支持基板上に形成した、Ｎ基板Ｐウェル型のＮＭＯＳ保護トランジスタにおいても以上に説明してきた内容と原理に同じく、内部素子の入力保護と出力保護の素子を使い分けることで、ＦＤ型ＳＯＩデバイスの内部素子の入出力保護を確実に行うことができ、かつ保護素子の面積を縮小する事が可能である。
【００７３】
またＳＯＩ基板には素子を形成する半導体薄膜を貼り合わせて作製する、貼り合わせＳＯＩ基板、半導体基板に酸素イオンを注入し熱処理を施し埋込酸化膜を形成するＳＩＭＯＸ基板があり本発明ではどちらを用いることも可能である。さらに貼り合わせＳＯＩ基板を用いた場合、半導体薄膜層と半導体基板の極性を、異なる導電型にすることも可能である。
【産業上の利用可能性】
【００７４】
本発明は完全空乏型ＳＯＩデバイス構造からなる低電圧動作電界効果トランジスタや抵抗回路を有するパワーマネージメント半導体装置やアナログ半導体装置に関し、特に静電破壊（ＥＳＤ）保護素子を有した半導体集積回路装置とその製造方法に関する。
【００７５】
以上本発明の実施の形態をＰ型半導体支持基板、Ｐ型半導体薄膜層のＳＯＩ基板を用いた実施例により説明してきたが、Ｎ型半導体基板、Ｎ型半導体薄膜層のＳＯＩ基板を用いても構わない。この時Ｎ型半導体支持基板上に形成した、Ｎ基板Ｐウェル型のＮＭＯＳ保護トランジスタにおいても以上に説明してきた内容と原理に同じく、内部素子の入力保護と出力保護の素子を使い分けることで、ＦＤ型ＳＯＩデバイスの内部素子の入出力保護を確実に行うことができ、かつ保護素子の面積を縮小する事が可能である。
またＳＯＩ基板には素子を形成する半導体薄膜を貼り合わせて作製する、貼り合わせＳＯＩ基板、半導体基板に酸素イオンを注入し熱処理を施し埋込酸化膜を形成するＳＩＭＯＸ基板があり本発明ではどちらを用いることも可能である。さらに貼り合わせＳＯＩ基板を用いた場合、半導体薄膜層と半導体基板の極性を、異なる導電型にすることも可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の半導体集積回路装置の一実施例を示す模式的断面図。
【図２】本発明のＣＭＯＳ出力タイプ内部素子を用いた保護回路図
【図３】本発明のＮＭＯＳ出力タイプ内部素子を用いた保護回路図
【図４】本発明のＰＭＯＳ出力タイプ内部素子を用いた保護回路図
【図５】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図。
【図６】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図。
【図７】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図。
【図８】本発明の半導体集積回路装置の別の一実施例を示す模式的断面図。
【図９】従来の半導体集積回路装置の模式的断面図
【図１０】従来の半導体集積回路装置の別の一実施例を示す模式的断面図
【図１１】従来の半導体集積回路装置の別の一実施例を示す模式的断面図
【図１２】従来の半導体集積回路装置の別の一実施例を示す模式的断面図
【図１３】従来のＣＭＯＳ出力タイプ内部素子を用いた保護回路図
【図１４】従来のＮＭＯＳ出力タイプ内部素子を用いた保護回路図
【図１５】従来のＰＭＯＳ出力タイプ内部素子を用いた保護回路図
【図１６】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図１７】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図１８】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図１９】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２０】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２１】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２２】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２３】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２４】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２５】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２６】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２７】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【図２８】本発明の半導体集積回路装置の製造法の一実施例を示す工程順断面図
【符号の説明】
【００７７】
１０    内部素子
２０    保護素子
３０    抵抗素子
１０１、２０１、４０１  Ｐ型半導体支持基板
１０２、２０２、４０２  Ｐ型半導体薄膜層
１０３、２０３、４０３  埋込絶縁膜
１０４、２０４、４０４  Ｎ型半導体薄膜層
１０５、２０５、４０５  Ｎ＋不純物拡散層
１０６、２０６、４０６  Ｐ＋不純物拡散層
１０７、２０７、４０７  ゲート絶縁膜
１０８、２０８、４０８  フィールド絶縁膜
１０９  ２０９、４０９  Ｎ＋多結晶シリコン
１１０  ２１０、４１０  Ｐ＋多結晶シリコン
１１１  ２１１  ＮＭＯＳトランジスタ
１１２、２１２  ＰＭＯＳトランジスタ
１１３、２１３  半導体支持基板に形成されたＮＭＯＳ保護トランジスタ
１１４、２１４  半導体薄膜層に形成されたＮＭＯＳ保護トランジスタ
１１５、２１５  Ｐ−抵抗体
１１６、２１６、４１６  Ｐ−多結晶シリコン
１１７、２１７、４１７  高融点金属シリサイド
１１８  Ｐ−単結晶シリコン
１１９  薄膜金属抵抗体
１２０  クロムシリサイド
３０１  入力端子
３０２  出力端子
３０３  Ｖｄｄ
３０４  Ｖｓｓ
４２０  フォトレジスト
４２１  第1の多結晶シリコン
４２２  第2の多結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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