(57)【要約】【課題】  従来、微細化された素子を用いて、書き込みバラツキが小さく、書き込み精度の高い不揮発性半導体記憶装置を実現するのは困難であった。【解決手段】  本発明にかかる不揮発性半導体記憶装置は、データを記憶する複数のメモリ素子１１４と、データの書き込みのための高電圧を供給する書き込み回路１０６と、書き込み回路１０６と複数のメモリ素子１１４との間に複数のメモリ素子１１４の１つを選択する複数のセレクタを有する不揮発性半導体記憶装置であって、複数のセレクタの１つを選択してセレクタの制御端子に制御電圧を入力し、制御電圧に基づいてメモリ素子の書き込み電圧を設定する制御回路とを有するものである。【選択図】図２
2006286052.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリ素子と、
データの書き込みのための高電圧を供給する書き込み回路と、
前記書き込み回路と複数の前記メモリ素子との間に複数の該メモリ素子の１つを選択する複数のセレクタを有する不揮発性半導体記憶装置であって、
複数の前記セレクタの１つを選択して該セレクタの制御端子に制御電圧を入力し、該制御電圧に基づいて前記メモリ素子の書き込み電圧を設定する制御回路とを有する不揮発性半導体記憶装置。
【請求項２】
前記メモリ素子のドレイン電圧は、前記セレクタに入力される前記制御電圧と該セレクタの閾値電圧に基づき設定される電圧であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記セレクタは、後段に複数のセレクタが接続される上位階層セレクタと、後段に複数の前記メモリ素子が接続される下位階層セレクタとを有することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記上位階層セレクタのゲート電圧を制御し、前記メモリ素子への流入電流を制御する第１の制御回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記下位階層セレクタのゲート電圧を制御し、前記メモリ素子への流入電流を制御する第２の制御回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路により、流入電流が制御され、１つの素子に複数のデータを記憶可能なメモリ素子を有することを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
昇圧電位が入力され書き込み電圧を出力する書き込み回路と、
データを記憶する複数のメモリ素子と、
前記書き込み回路と前記複数のメモリ素子の間に設けられ、複数の該メモリ素子の１つを選択する複数のセレクタを有し、
データを書き込む場合は、前記書き込み電圧より低い電圧が前記セレクタのうち選択されたセレクタの制御端子に印加され、前記選択されたセレクタを介して前記メモリ素子のドレインに電圧が供給されて前記メモリ素子のうち１つを選択することを特徴とする不揮発性半導体記憶装置。
【請求項８】
データを記憶する複数のメモリ素子と、
データの書き込みのための高電圧を供給する書き込み回路と、
前記書き込み回路と複数の前記メモリ素子との間に第１、第２のセレクタを有し、
データ書き込みの時に前記セレクタを複数選択することによって、前記複数のメモリ素子のうち１つを選択する半導体装置であって、
選択される前記メモリ素子のドレイン電圧を前記複数のメモリ素子と前記書き込み回路との距離によらず一定に制御する制御回路を有する不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にメモリ素子の選択及び書き込み電流の制御を行うセレクタを有する不揮発性半導体集記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、近年、フラッシュメモリが多く用いられている。そのフラッシュメモリ等の電気的にデータの書き換えが可能なメモリは大容量化しており、それに伴いメモリセルの半導体素子は微細化している。また、メモリは大容量化しているにもかかわらず、メモリ製品の入出力端子数は従来のものと変わらない。このことから、大容量メモリにおいては、メモリ素子を選択するセレクタを有している。このセレクタを、例えば、上位階層と下位階層とに階層化し、少ない入出力端子数であっても効率よくメモリを使用することが一般的に行われている。また、データの書き換え単位であるセクタは、複数のメモリ素子を有している。メモリ素子は、メモリ素子に注入される電荷によってデータを記憶する。
【０００３】
従来のメモリについて一例が特許文献１に開示されている。従来のメモリの平面レイアウトの模式図を図１３に示す。メモリは上位階層セレクタとなるＹ１０セレクタ１３１０0からＹ１ｍセレクタ１３１０ｍ（これらをまとめてＹ１セレクタ１３１０と称す）、Ｙ１セレクタ１３１０を制御するデコーダであるＹ１０ＤＥＣ１３１１0からＹ１ｍＤＥＣ１３１１ｍ（これらをまとめてＹ１ＤＥＣ１３１１と称す）を有している。各Ｙ１セレクタ１３１０はそれぞれｎ個のセルを有している。セルは、それぞれ同一の構造である。例えば、ｎ番目のセル１３０５ｎは下位階層セレクタであるＹ２ｎセレクタ１３１２ｎ、Ｙ２ｎセレクタ１３１２ｎを制御するデコーダであるＹ２ｎＤＥＣ１３１３ｎ、セクタ１３１４ｎ及びセクタ内のメモリ素子を制御するデコーダであるＸｎＤＥＣ１３１５ｎを有している。メモリは、配置されるＹ１セレクタ１３１０、Ｙ１ＤＥＣ１３１１及びセルの組みの数で記憶容量が決まる。
【０００４】
また、メモリは、外部との接続を行うＰＡＤ１３０１、入出力バッファを有する入出力回路１３０２、入出力回路と内部との信号を制御する入出力制御回路１３０３、内部で用いられる昇圧電圧を生成する内部昇圧回路１３０４を有している。さらに、メモリはメモリ素子に書き込み電圧を供給する書き込み回路群１３０６（ＷＣ０からＷＣ１５を含む）、記憶されているデータを読み出すセンスアンプ群１３０７（ＳＡ０からＳＡ１５を含む）を有している。各セルは、書き込み回路群１３０６及びセンスアンプ１３０７に配線１３０８で接続されている。
【０００５】
記憶データを読み出す場合、センスアンプ１３０７によって、メモリ素子に記憶されているデータを読み出し、入出力制御回路１３０３、入出力回路１３０２、ＰＡＤ１３０１を介して外部に出力される。
【０００６】
データをセル０ｎのメモリ素子に書き込む場合、書き込み回路群１３０６は、ＰＡＤ１３０１、入出力回路１３０２及び入出力制御回路１３０３を介して外部から入力される入力信号に基づいて、データを書き込むメモリ素子に書き込み電圧及び書き込み制御電流を供給する。また、入力信号に基づいて、Ｙ１０ＤＥＣ１３１１０が所定のＹ１０セレクタ１３１００を選択し、Ｙ２ｎＤＥＣ１３１３ｎがＹ２ｎセレクタ１３１２ｎ内の所定のセレクタを選択する。また、入力信号に基づきＸｎＤＥＣ１３１５ｎがＣｎセクタ１３１４ｎ内の所定のメモリ素子を選択する。書き込み回路群１３０６からの書き込み電圧及び書き込み制御電流は、選択されたＹ１０セレクタ１３１００及びＹ２ｎセレクタ１３１２ｎを介して、Ｃｎセクタ１３１４ｎ内の選択されたメモリ素子に供給される。メモリ素子は、上記の動作によって供給される書き込み電圧及び書き込み制御電流によってセルトランジスタの記憶ノードに電子を蓄積してデータを記憶する。
【０００７】
メモリ素子にデータを記憶する場合のデータ記憶回路の回路図を図１４に示す。図１４に示すデータ記憶回路は、書き込み回路ＷＣ０、選択されたＹ１０セレクタであるトランジスタＱＹ１、選択されたＹ２ｎセレクタであるトランジスタＱＹ２、選択されたメモリ素子ＱＸを有している。書き込み回路ＷＣ０は書き込みゲートＱＷ１と制御トランジスタＱＫとを有している。書き込みゲートＱＷ１のゲート端子には電圧ＶＲが供給されており、ソース端子は書き込み制御電圧ＶＰＤＤに接続されており、ドレイン端子は制御トランジスタＱＫのドレイン端子と接続されている。制御トランジスタＱＫのゲート端子には制御された電圧ＶＰＧＤが与えられている。この電圧ＶＰＧＤによって制御トランジスタＱＫの書き込み制御電流ＩＬを決定している。また、制御トランジスタＱＫのソース端子は、この書き込み回路ＷＣ０の出力となっている。
【０００８】
書き込み回路ＷＣ０の出力と次段に接続されるトランジスタＱＹ１のドレイン端子との間は、レイアウト上、長い距離の配線で接続されるため配線抵抗Ｒが存在する。このため、図１４に示す回路図においても、配線抵抗Ｒが接続されている。
【０００９】
トランジスタＱＹ１のゲート端子にはＹ１０ＤＥＣ１３１１０より電圧ＶＰＰＧが供給されている。また、トランジスタＱＹ１のドレイン端子はセルの入力端子になっている。トランジスタＱＹ１のソース端子は、次段のトランジスタＱＹ２のドレイン端子に接続されている。
【００１０】
トランジスタＱＹ２のゲート端子にはＹ２ｎＤＥＣ１３１３ｎより電圧ＶＰＰＧが供給されている。また、トランジスタＱＹ２のソース端子は、次段のメモリ素子ＱＸのドレイン端子に接続されている。トランジスタＱＹ２のソース端子とメモリ素子ＱＸの間の電圧は書き込み電圧ＶＤである。
【００１１】
メモリ素子ＱＸのゲート端子にはＸｎＤＥＣ１３１５ｎより電圧ＶＰＰＧが供給されており、ソース端子には書き込み、消去、読み出しの各モード時に所定の電圧となる電圧ＣＳが与えられている。メモリ素子ＱＸはデータを書き込む場合、書き込み電圧ＶＤに基づいて書き込み回路ＷＣ０から書き込み制御電流ＩＬが供給される。この電流ＩＬによりメモリ素子ＱＸの記憶ノードに電子を蓄積してデータを記憶する。
【００１２】
電流ＩＬと電圧ＶＤの関係を図１５に示す。例えば、図１３に示すレイアウトにおいて、書き込み回路ＷＣ１５からセルｍｎに書き込みを行う場合、書き込み制御電流ＩＬと書き込み電圧ＶＤの関係は図１５の実線で示す書き込み電流曲線ａとなる。この電流曲線ａの起点Ａの電圧は、制御電圧ＶＰＧＤから制御トランジスタＱＫの閾値電圧ＶＴ及び配線抵抗Ｒと電流ＩＬとの積を引いた値となる。ここで、書き込み回路ＷＣ１５からセルｍｎの距離は近いため、配線抵抗Ｒは非常に小さい。つまり、起点Ａの電圧は実質的にＶＰＧＤ−ＶＴで表せる。また、書き込み回路ＷＣ１５からセル０ｎに書き込みを行う場合、電流ＩＬと電圧ＶＤの関係は図１５の破線で示す書き込み電流曲線ｂとなる。この場合、書き込み回路ＷＣ１５とセル０ｎとの距離が離れているため、配線抵抗Ｒが大きくなり、電流曲線ｂの傾きは電流曲線ａよりも小さくなる。また、書き込み電圧ＶＤの起点Ｂは、ＶＰＧＤ−ＶＴ−Ｒ×ＩＬで表される。つまり、書き込み回路からセルまでの距離が遠くなると電流曲線の起点の電圧が降下する。例えば、単位面積あたりの抵抗値が０．０７Ω／□のアルミニウム配線で配線を行い、書き込み回路からセルｍｎまで幅５μｍであって、距離１００μｍで配線した場合、配線抵抗Ｒは（１００μｍ／５μｍ）×０．０７Ω／□＝１．４Ω程度である。これに対し、書き込み回路からセル０ｎまで幅５幅５μｍであって、距離１０，０００μｍで配線した場合、配線抵抗は（１０，０００μｍ／５μｍ）×０．０７Ω／□＝１４０Ω程度となる。
【００１３】
図１５において、一点破線で示されるグラフはメモリ素子ＱＸの電流電圧特性である。メモリ素子ＱＸにデータを記憶する場合、書き込み電流特性とメモリ素子ＱＸの電流電圧特性のグラフの交点が電圧を書き込み下限電圧よりも高い電圧でなければならない。また、この交点は高い端子ＶＤの電圧であるほうが書き込み速度が速くなる。
【００１４】
従来のメモリにおいては、メモリ素子の書き込み電圧を書き込み回路で設定していたために、メモリ素子に供給される実際の書き込み電圧は、書き込み回路で設定した電圧から配線抵抗での電圧降下を引いた値となる。配線抵抗は、書き込み回路からメモリ素子までの距離はチップ上のメモリ素子の場所によってバラツキがある。このことから、書き込み電圧がチップ上のレイアウトによってばらつくため、書き込み速度がばらつく問題がある。更に、素子の製造上のバラツキ、例えば、閾値電圧や形状によるバラツキが加わった場合、書き込み電流特性とメモリ素子の電流電圧特性のグラフの交点が書き込み下限電圧より下がり、書き込み不良となる問題がある。
【特許文献１】特開平４−７４３９１号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来、微細化された素子を用いて、書き込みバラツキが小さく、書き込み精度の高い不揮発性半導体記憶装置を実現するのは困難であった。
【課題を解決するための手段】
【００１６】
本発明にかかる不揮発性半導体記憶装置は、データを記憶する複数のメモリ素子と、データの書き込みのための高電圧を供給する書き込み回路と、前記書き込み回路と複数の前記メモリ素子との間に複数の該メモリ素子の１つを選択する複数のセレクタを有する不揮発性半導体記憶装置であって、複数の前記セレクタの１つを選択して該セレクタの制御端子に制御電圧を入力し、該制御電圧に基づいて前記メモリ素子の書き込み電圧を設定する制御回路とを有するものである。
【００１７】
本発明においては、複数のセレクタのいずれか１つを選択する制御回路が出力する電圧によって、セレクタのゲート電圧を制御する。これにより、メモリ素子への書き込み制御電流をセレクタが制御することが可能になる。また、メモリ素子への書き込み電圧もセレクタで決定できる。このことより、書き込み回路からセレクタまでの配線抵抗による電圧降下があった場合であっても、書き込み電圧はセレクタの制御電圧によって決定されるため、その影響を受けない。従って、チップ内のレイアウトによって、メモリ素子への書き込み電圧がばらつくことを抑制することが可能である。この結果、書き込み電圧を高い精度で制御することが可能になり、メモリ素子へのデータ書き込み速度のバラツキを抑制することが可能である。
【発明の効果】
【００１８】
微細化された素子を用いつつ、書き込みバラツキが小さく、書き込み精度の高い不揮発性半導体記憶装置を実現可能である。
【発明を実施するための最良の形態】
【００１９】
実施の形態１
【００２０】
実施の形態１のメモリの平面レイアウトの模式図を図１に示す。メモリは上位階層セレクタとなるＹ１０セレクタ１１００からＹ１ｍセレクタ１１０ｍ（これらをまとめてＹ１セレクタ１１０と称す）、Ｙ１セレクタ１１０をアドレス信号をデコードした信号で制御する制御回路であるＹ１０ＤＥＣ１１１０からＹ１ｍＤＥＣ１１１ｍ（これらをまとめてＹ１ＤＥＣ１１１と称す）を有している。各Ｙ１セレクタ１１０にはそれぞれ複数のセルを有している。セルは、それぞれ同一の構造である。例えば、ｎ番目のセル１０５ｎは、下位階層セレクタであるＹ２ｎセレクタ１１２ｎ、Ｙ２ｎセレクタ１１２ｎをアドレス信号をデコードした信号で制御する制御回路であるＹ２ｎＤＥＣ１１３ｎ、複数のメモリ素子を有するセクタ１１４ｎ及びそのメモリ素子を制御するデコーダであるＸｎＤＥＣ１１５ｎを有している。メモリは、配置されるＹ１セレクタ１１０、Ｙ１ＤＥＣ１１１及びセルの組みの数で記憶容量が決まる。
【００２１】
また、メモリは、外部との接続を行うＰＡＤ１０１、入出力バッファを有する入出力回路１０２、入出力回路１０２と内部との信号を制御する入出力制御回路１０３、内部で用いられる昇圧電圧を生成する内部昇圧回路１０４を有している。さらに、メモリはメモリ素子に書き込み電圧を供給する書き込み回路群１０６（ＷＣ０からＷＣ１５を含む）、記憶されているデータを読み出すセンスアンプ群１０７（ＳＡ０からＳＡ１５を含む）を有している。各セルは、書き込み回路群１０６及びセンスアンプ群１０７に配線１０８で接続されている。
【００２２】
次に、１つの書き込み回路ＷＣ０及び１つのセンスアンプＳＡ０からＹ１０セレクタ１１００、Ｙ１０ＤＥＣ１１１０及びＹ１０セレクタ１１００に接続される複数のセル１０５までをメモリ機能回路とする。このメモリ機能回路２００の回路図を図２に示す。
【００２３】
メモリ機能回路２００は、書き込み回路ＷＣ０及びセンスアンプＳＡ０に接続されるＹ１０セレクタ１１００、Ｙ１０セレクタ１１００を制御するＹ１０ＤＥＣ１１１０、Ｙ１０セレクタ１１００に接続されるＹ２０セレクタ１１２０からＹ２ｎセレクタ１１２ｎ（これらをまとめてＹ２セレクタ１１２と称す）、対応したＹ２セレクタ１１２をそれぞれ制御するＹ２０ＤＥＣ１１３０からＹ２ｎＤＥＣ１１３ｎ（これらをまとめてＹ２ＤＥＣ１１３と称す）、複数のＹ２セレクタのそれぞれに接続されるＣ０セクタ１１４０からＣｎセクタ１１４ｎ（これらをまとめてＣセクタ１１４と称す）、複数のセクタのそれぞれに対応してセクタを制御するＸ０ＤＥＣ１１５０からＸｎＤＥＣ１１５ｎ（これらをまとめてＸＤＥＣ１１５と称す）を有している。
【００２４】
書き込み回路ＷＣ０は、入力バッファ（不図示）より入力されるデータ信号Ｄｉｎ０に基づいて、セクタ内部のメモリ素子（例えば、Ｍ０００〜Ｍ０７ｎ、・・・Ｍ７００〜Ｍ７７ｎ）にデータを書き込むための書き込み制御電圧ＶＰＤＤ及び書き込み制御電流ＩＬを供給する回路である。書き込み回路ＷＣ０の詳細な説明は後述する。また、センスアンプＳＡ０はメモリ素子に記憶されているデータを読み込み、後段に接続される出力バッファ（不図示）にデータを送信する回路である。
【００２５】
Ｙ１０セレクタ１１００は複数の上位セレクトトランジスタ（例えば、ＱＹ０からＱＹ７）を有している。複数の上位セレクトトランジスタは、それぞれドレインが書き込み回路ＷＣ０に接続されている。複数の上位セレクトトランジスタのゲートには、それぞれ対応するＹ１０ＤＥＣ１１１０の出力する上位セレクト制御信号が接続されている。上位セレクト制御信号によって、複数の上位セレクトトランジスタのいずれか１つの上位セレクトトランジスタがアクティブ状態となる。上位セレクト制御信号は、Ｙ１０ＤＥＣ１１１０に入力されるアドレス信号Ａｄｊ及び制御電圧ＶＰ（昇圧電圧ＶＰＰＧ及び電源電圧ＶＣＣを有する）に基づきＹ１０ＤＥＣ１１１０が生成する信号である。
【００２６】
メモリ機能回路２００は、１つのＹ１０セレクタ１１００に接続されるｎ個の下位セレクタＹ２０セレクタ１１２０からＹ２ｎセレクタ１１２ｎを有している。各下位セレクタの接続は同じであるため、本実施の形態ではＹ２０セレクタ１１２０について詳細に説明する。
【００２７】
Ｙ２０セレクタ１１２０は、複数の下位セレクトトランジスタを有する。この複数の下位セレクトトランジスタは、例えば、１つの上位セレクトトランジスタ毎に８個の下位セレクトトランジスタが接続されている。この下位セレクトトランジスタは、ドレインがそれぞれ上位セレクトトランジスタのソースに接続されている。ここで、下位セレクトトランジスタに付される番号は数字の十の位を対応する上位セレクトトランジスタの番号とし、一の位を下位セレクトトランジスタの番号とする。例えば、０番目の上位セレクトトランジスタＱＹ０接続される０番目から７番目の下位セレクトトランジスタの番号は、それぞれＱＹ００からＱＹ０７となる。
【００２８】
また、下位セレクトトランジスタのゲートには、Ｙ２０ＤＥＣ１１３０が出力する下位セレクト制御信号が接続されている。例えば、０番目から７番目の上位セレクトトランジスタにそれぞれ接続される０番目の下位セレクトトランジスタ（ＱＹ００からＱＹ７０）には、Ｙ２０ＤＥＣ１１３０の配線Ｙ００を介して同じ下位セレクト制御信号が接続される。下位セレクト制御信号によって、Ｙ２０ＤＥＣ１１３０から出力される複数の制御配線（例えばＹ００からＹ０７）のいずれか１本がアクティブ状態となる。下位セレクト制御信号は、Ｙ２０ＤＥＣ１１３０に入力されるアドレス信号Ａｄｉ及び制御電圧ＶＰ（昇圧電圧ＶＰＰＧ及び電源電圧ＶＣＣを有する）に基づきＹ２０ＤＥＣ１１３０が生成する信号である。
【００２９】
メモリ機能回路２００は、１つのＹ２セレクタに対応した１つのセクタを有している。例えば、Ｙ２０セレクタ１１２０に対してＣ０セクタ１１４０が接続されている。各セクタの接続は同じであるため、本実施の形態ではＣ０セクタ１１４０について詳細に説明する。
【００３０】
Ｃ０セクタ１１４０は複数のメモリ素子を有しており、各メモリ素子のドレインは対応する下位セレクトトランジスタのソースに接続されている。例えば、下位セレクトトランジスタＱＹ００のソースには、ｎ個のメモリ素子Ｍ０００からＭ００ｎが接続される。ここで、メモリ素子に付される番号は数字の百の位及び十の位を対応する下位セレクトトランジスタの番号とし、一の位をメモリ素子の番号とする。例えば、下位セレクトトランジスタＱＹ００に接続される０番目からｎ番目のメモリ素子の番号は、それぞれＭ０００からＭ００ｎとなる。また、メモリ素子のゲートには、Ｘ０ＤＥＣ１１５０が出力するメモリ素子制御信号が接続されている。例えば、Ｙ２０セレクタ１１２０の各下位セレクトトランジスタにそれぞれ接続される０番目のメモリ素子（Ｍ０００〜Ｍ０７０、・・・Ｍ７００〜Ｍ７７０）には、Ｘ０ＤＥＣ１１５０のメモリ素子選択信号線Ｘ００を介して同じメモリ素子制御信号が接続される。メモリ素子制御信号によって、Ｘ０ＤＥＣ１１５０から出力される複数の制御配線（例えばＸ００からＸ０ｎ）のいずれか１本がアクティブ状態となる。メモリ素子制御信号は、Ｘ０ＤＥＣ１１５０に入力されるアドレス信号Ａｄｋ及び制御電圧ＶＸＰＳに基づきＸ０ＤＥＣ１１５０が生成する信号である。また、メモリ素子のソースは、それぞれ電圧ＣＳが供給される。電圧ＣＳはメモリ動作の書き込み・消去・読み出しの各モード時に供給される所定の電圧である。
【００３１】
次に、書き込み回路ＷＣ０について詳細に説明する。書き込み回路ＷＣ０の内部回路を図３に示す。図３に示す書き込み回路３００は書き込み信号生成回路３０１を有している。この書き込み信号生成回路３０１は、書き込みデータＤｉｎ０及び書き込み制御電圧ＶＰＤＤが入力されており、書き込み信号ＳＢ０を出力する。書き込み信号生成回路３０１は、インバータ３１０、高電圧スイッチ３１１、ＰＭＯＳトランジスタＱＷ１、ＮＭＯＳトランジスタＱＷ２を有している。
【００３２】
インバータ３１０は、入力を反転した出力をする。インバータ３１０には、書き込みデータＤｉｎ０が入力されており、出力は高電圧スイッチ３１１に入力される。高電圧スイッチは、インバータ３１０の出力と書き込みデータＤｉｎ０とに基づいて、Ｈｉｇｈレベル（例えば、入力される書き込み制御電圧ＶＰＤＤ）、又は、Ｌｏｗレベル（例えば、接地電位）を出力する。高電圧スイッチ３１１の出力はＰＭＯＳトランジスタＱＷ１のゲートに接続されている。ＰＭＯＳトランジスタＱＷ１はソースが書き込み制御電圧ＶＰＤＤに接続され、ドレインがＮＭＯＳトランジスタＱＷ２のドレインと接続されている。ＰＭＯＳトランジスタＱＷ１とＮＭＯＳトランジスタＱＷ２との間の接点から出力ＳＢ０が出力される。ＮＭＯＳトランジスタＱＷ２はゲートに書き込みデータＤｉｎ０が接続されており、ソースは接地電位に接続されている。
【００３３】
ＰＭＯＳトランジスタＱＷ１は、ゲートにＨｉｇｈレベルの信号が入力されている場合、遮断状態となり、Ｌｏｗレベルの信号が入力されている場合、導通状態となる。ＮＭＯＳトランジスタＱＷ２は、ゲートに閾値電圧以上の電圧が入力されている場合、導通状態となり、Ｌｏｗレベルの信号が入力されている場合、遮断状態となる。インバータ３１０及び高電圧スイッチ３１１は、ＰＭＯＳトランジスタＱＷ１が導通状態である場合、ＮＭＯＳトランジスタＱＷ２は遮断状態となり、ＰＭＯＳトランジスタＱＷ１が遮断状態である場合、ＮＭＯＳトランジスタＱＷ２は導通状態となるように両トランジスタのゲート電圧を制御する。
【００３４】
つまり、書き込み回路ＷＣ０は書き込みデータＤｉｎ０に基づいて、Ｌｏｗレベル信号、又は、書き込み制御電圧ＶＰＤＤを出力する回路である。また、書き込み回路ＷＣ０は書き込み制御電圧ＶＰＤＤを出力している場合、その出力は書き込み回路ＷＣ０に供給される書き込み制御電圧ＶＰＤＤと導通していることになるため、書き込み制御電流ＩＬも出力する。
【００３５】
Ｙ１０ＤＥＣ１１１０の内部について詳細に説明する。Ｙ１０ＤＥＣ１１１０の回路図を図４に示す。図４に示すＹ１０ＤＥＣ４００は、降圧電圧生成部４０１、供給電圧選択部４０２、上位セレクト制御信号生成部４１０から４１７を有している。また、Ｙ１０ＤＥＣ４００には、昇圧電圧ＶＰＰＧ及び電源電圧ＶＣＣが供給されている。
【００３６】
降圧電圧生成部４０１は抵抗４０１０、Ｒ３、アンプ４０１１、トランジスタＱＹ４０１０、を有している。昇圧電圧ＶＰＰＧと接地電位との間に抵抗４０１０が接続されており、抵抗４０１０の分割された抵抗がＲ１、Ｒ２となる場所にアンプ４０１１の正極入力が接続される。アンプ４０１１の出力はトランジスタＱＹ４０１０のゲートに接続されている。トランジスタＱＹ４０１０のソースは制御電圧ＶＰＰＧに接続されており、ソースと接地電位との間には抵抗Ｒ３が接続されている。トランジスタＱＹ４０１０と抵抗Ｒ３との間の接点はアンプ４０１１の負極入力に接続されており、降圧電圧生成部４０１の出力となっている。
【００３７】
つまり、降圧電圧生成部４０１は、抵抗Ｒ１とＲ２との比に基づき生成される制御電圧ＶＰＰＧを降圧した電圧ＶＰＧＤを、アンプ４０１１、トランジスタＱＹ４０１０及び抵抗Ｒ３のバッファによって出力する回路である。
【００３８】
供給電圧選択部４０２はトランジスタＱＹ４０２１、ＱＹ４０２２を有している。トランジスタＱＹ４０２２のゲートには選択信号ＰＧが入力されており、トランジスタＱＹ４０２１のゲートには選択信号ＰＧとは反転した選択信号ＮＰＧが入力されている。トランジスタＱＹ４０２１のソースは、降圧電圧生成部４０１の出力が接続されており、ドレインはトランジスタＱＹ４０２２のドレインと接続されている。トランジスタＱＹ４０２２のソースには電源電圧ＶＣＣが接続されている。トランジスタＱＹ４０２１とトランジスタＱＹ４０２２との間の接点は供給電圧選択部４０２の出力となっている。つまり、供給電圧選択部４０２は、選択信号ＰＧ、ＮＰＧに基づいて降圧電圧生成部４０１が出力する降圧電圧ＶＰＧＤ、又は、電源電圧ＶＣＣを出力する。
【００３９】
Ｙ１０ＤＥＣ４００は、上位セレクト制御信号生成部を制御対象である上位セレクトトランジスタと同じ数有している。本実施の形態では上位セレクトトランジスタは８個であるため、上位セレクト制御信号生成部は８個である。上位セレクト制御信号生成部は同じ回路であるため上位セレクト制御信号生成部４１０について詳細に説明する。
【００４０】
上位セレクト制御信号生成部４１０は、ＡＤＹａ４１００、インバータ４１０１、４１０２、高電圧スイッチ４１０３、ＰＭＯＳトランジスタＱＹ４０１、ＮＭＯＳトランジスタＱＹ４０２を有している。
【００４１】
ＡＤＹａ４１００は、入力されるアドレス信号Ａｄｊに基づきＨｉｇｈレベル、又は、Ｌｏｗレベルの信号を出力する。この信号は、ＡＤＹａ４１００から直列に接続されるインバータ４１０１、４１０２を介して高電圧スイッチ４１０３に入力される。
【００４２】
また、ＡＤＹａ４１００からの信号が入力されるインバータ４１０１の出力は、高電圧スイッチ４１０３及びトランジスタＱＹ４０２のゲートに接続される。高電圧スイッチ４１０３は、インバータ４１０２の出力とインバータ４１０１の出力とに基づいて供給電圧選択部４０２から入力される電圧、又は、接地電位を出力する。高電圧スイッチ４１０３の出力はＰＭＯＳトランジスタＱＹ４０１のゲートに接続される。
【００４３】
ＰＭＯＳトランジスタＱＹ４０１は、ソースが供給電圧選択部４０２の出力に接続されており、ドレインがＮＭＯＳトランジスタＱＹ４０２のドレインに接続されている。ＮＭＯＳトランジスタＱＹ４０２のソースは接地電位に接続されている。また、ＰＭＯＳトランジスタＱＹ４０１とＮＭＯＳトランジスタＱＹ４０２との間の接点は上位セレクト制御信号生成部４１０の出力となっており、上位セレクト制御信号を出力する。
【００４４】
ＰＭＯＳトランジスタＱＹ４０１は、ゲートにＨｉｇｈレベルの信号が入力されている場合、遮断状態となり、Ｌｏｗレベルの信号が入力されている場合、導通状態となる。ＮＭＯＳトランジスタＱＹ４０２は、ゲートに閾値電圧以上の電圧が入力されている場合、導通状態となり、Ｌｏｗレベルの信号が入力されている場合、遮断状態となる。インバータ４１０２及び高電圧スイッチ４１０３は、ＰＭＯＳトランジスタＱＹ４０１が導通状態である場合、ＮＭＯＳトランジスタＱＹ４０２は遮断状態となり、ＰＭＯＳトランジスタＱＹ４０１が遮断状態である場合、ＮＭＯＳトランジスタＱＹ４０２は導通状態となるように両トランジスタのゲート電圧を制御する。つまり、上位セレクト制御信号生成部４１０はアドレス信号Ａｄｊに基づいて、Ｌｏｗレベル信号、又は、供給電圧選択部４０２が出力する電圧を出力する回路である。
【００４５】
Ｙ２０ＤＥＣ１１３０の内部について詳細に説明する。Ｙ２０ＤＥＣ１１３０の回路図を図５に示す。図５に示すＹ２０ＤＥＣ５００は、供給電圧選択部５０１、下位セレクト制御信号生成部５１０から５１７を有している。また、Ｙ２ＤＥＣ５００には、昇圧電圧ＶＰＰＧと電源電圧ＶＣＣが供給されている。
【００４６】
供給電圧選択部５０１はトランジスタＱＹ５０１０、ＱＹ５０１１を有している。トランジスタＱＹ５０１１のゲートには選択信号ＰＧが入力されており、トランジスタＱＹ５０１０のゲートには選択信号ＰＧとは反転した選択信号ＮＰＧが入力されている。トランジスタＱＹ５０１０のソースは、昇圧電圧ＶＰＰＧが接続されており、ドレインはトランジスタＱＹ５０１１のドレインと接続されている。トランジスタＱＹ５０１１のソースには電源電圧ＶＣＣが接続されている。トランジスタＱＹ５０１０とトランジスタＱＹ５０１１の間の接点は供給電圧選択部５０１の出力となっている。つまり、供給電圧選択部５０１は、選択信号ＰＧ、ＮＰＧに基づいて昇圧電圧ＶＰＰＧ、又は、電源電圧ＶＣＣを出力する。
【００４７】
Ｙ２０ＤＥＣ５００は、下位セレクト制御信号生成部を一括制御の対象である下位セレクトトランジスタ群と同じ数有している。本実施の形態では下位セレクトトランジスタ群は８個であるため、下位セレクト制御信号生成部は８個である。下位セレクト制御信号生成部は同じ回路であるため下位セレクト制御信号生成部５１０について詳細に説明する。
【００４８】
下位セレクト制御信号生成部５１０は、ＡＤＹｂ５１００、インバータ５１０１、５１０２、高電圧スイッチ５１０３、ＰＭＯＳトランジスタＱＹ５０１、ＮＭＯＳトランジスタＱＹ５０２を有している。
【００４９】
ＡＤＹｂ５１００は、入力されるアドレス信号Ａｄｉに基づきＨｉｇｈレベル、又は、Ｌｏｗレベルの信号を出力する。この信号は、ＡＤＹｂ５１００から直列に接続されるインバータ５１０１、５１０２を介して高電圧スイッチ５１０３に入力される。
【００５０】
また、ＡＤＹｂ５１００からの信号が入力されるインバータ５１０１の出力は、高電圧スイッチ５１０３及びトランジスタＱＹ５０２のゲートに接続される。高電圧スイッチ５１０３は、インバータ５１０２の出力とインバータ５１０１の出力とに基づいて供給電圧選択部５０１から入力される電圧、又は、接地電位を出力する。高電圧スイッチ５１０３の出力はＰＭＯＳトランジスタＱＹ５０１のゲートに接続される。
【００５１】
ＰＭＯＳトランジスタＱＹ５０１は、ソースが供給電圧選択部５０１の出力に接続されており、ドレインがＮＭＯＳトランジスタＱＹ５０２のドレインに接続されている。ＮＭＯＳトランジスタＱＹ５０２のソースは接地電位に接続されている。また、ＰＭＯＳトランジスタＱＹ５０１とＮＭＯＳトランジスタＱＹ５０２との間の接点は下位セレクト制御信号生成部５１０の出力となっており、上位セレクト制御信号を出力する。
【００５２】
ＰＭＯＳトランジスタＱＹ５０１は、ゲートにＨｉｇｈレベルの信号が入力されている場合、遮断状態となり、Ｌｏｗレベルの信号が入力されている場合、導通状態となる。ＮＭＯＳトランジスタＱＹ５０２は、ゲートに閾値電圧以上の電圧が入力されている場合、導通状態となり、Ｌｏｗレベルの信号が入力されている場合、遮断状態となる。インバータ５１０２及び高電圧スイッチ５１１は、ＰＭＯＳトランジスタＱＹ５０１が導通状態である場合、ＮＭＯＳトランジスタＱＹ５０２は遮断状態となり、ＰＭＯＳトランジスタＱＹ５０１が遮断状態である場合、ＮＭＯＳトランジスタＱＹ５０２は導通状態となるように両トランジスタのゲート電圧を制御する。つまり、下位セレクト制御信号生成部５１０はアドレス信号Ａｄｉに基づいて、Ｌｏｗレベル信号、又は、供給電圧選択部５０１が出力する電圧を出力する回路である。
【００５３】
メモリ機能回路２００が、例えば、Ｃ０セクタ１１４０のメモリ素子Ｍ０００が記憶しているデータを読み出す場合について動作を説明する。まず、０番目のアドレスを指定するアドレス信号Ａｄｋによって、Ｘ０ＤＥＣ１１５０はメモリ素子選択信号線Ｘ００に０番目のメモリ素子をアクティブ状態とする信号を出力する。これによって、メモリ素子Ｍ０００がデータ読み出し状態となる。次に、メモリ素子Ｍ０００に接続される下位セレクトトランジスタＱＹ００を導通状態とする。これは、０番目のアドレスを指定するアドレス信号Ａｄｉによって、Ｙ２０ＤＥＣ１１３０は下位セレクト制御信号線Ｙ００に０番目の下位セレクトトランジスタをアクティブ状態とする信号を出力することで、下位セレクトトランジスタＱＹ００を導通状態とする。次に、下位セレクトトランジスタＱＹ００に接続される上位セレクトトランジスタＱＹ０を導通状態とする。これは、０番目のアドレスを指定するアドレス信号Ａｄｊによって、Ｙ１０ＤＥＣ１１１０は上位セレクト制御信号線Ｙ０に０番目の上位セレクトトランジスタＱＹ０をアクティブ状態とする信号を出力することで、上位セレクトトランジスタＱＹ０をアクティブ状態とする。上位セレクトトランジスタＱＹ０はセンスアンプＳＡ０に接続されている。
【００５４】
これによって、センスアンプＳＡ０からメモリ素子Ｍ０００までが導通状態となる。よって、センスアンプＳＡ０はメモリ素子Ｍ０００に記憶されているデータを読み出し、後段に接続されるブロックにデータを送信する。
【００５５】
また、メモリが、例えば、Ｃ０セクタ１１４０のメモリ素子Ｍ０００にデータを記憶する場合の動作について動作を説明する。まず、０番目のアドレスを指定するアドレス信号Ａｄｋによって、Ｘ０ＤＥＣ１１５０はメモリ素子選択信号線Ｘ００に０番目のメモリ素子をアクディブ状態とする信号を出力する。これによって、メモリ素子Ｍ０００がデータ書き込み状態となる。次に、メモリ素子Ｍ０００に接続される下位セレクトトランジスタＱＹ００を導通状態とする。これは、０番目のアドレスを指定するアドレス信号Ａｄｉによって、Ｙ２０ＤＥＣ１１３０は下位セレクト制御信号線Ｙ００に０番目の下位セレクトトランジスタをアクティブ状態とする信号を出力することで、下位セレクトトランジスタＱＹ００は導通状態となる。次に、下位セレクトトランジスタＱＹ００に接続される上位セレクトトランジスタＱＹ０を導通状態とする。これは、０番目のアドレスを指定するアドレス信号Ａｄｊによって、Ｙ１０ＤＥＣ１１１０は上位セレクト制御信号線Ｙ０に０番目の上位セレクトトランジスタＱＹ０をアクティブ状態とする信号を出力することで、上位セレクトトランジスタＱＹ０をアクティブ状態とする。上位セレクトトランジスタＱＹ０は書き込み回路ＷＣ０に接続されている。
【００５６】
これによって、書き込み回路ＷＣ０からメモリ素子Ｍ０００までが導通状態となる。よって、メモリ素子Ｍ０００のドレイン電圧は、書き込み電圧ＶＤとなり、書き込み制御電流ＩＬが与えられる。この書き込み電圧ＶＤと書き込み制御電流ＩＬとによってメモリ素子Ｍ０００はデータを記憶する。
【００５７】
メモリ素子Ｍ０００に書き込みを行う場合に導通状態となる素子の回路図を図６に示す。図６の回路図を参照して書き込み動作について詳細な説明をする。書き込み回路ＷＣ０のトランジスタＱＷ１はゲートの電圧が接地電位となっているため、導通状態となり、書き込み制御電圧ＶＰＤＤ及び書き込み制御電流ＩＬをドレインに出力する。トランジスタＱＷ１のドレインは、レイアウト上ではＹ１０セレクタ１１００に配線で接続されるが、図６に示す回路ではこの配線の配線抵抗ＲがトランジスタＱＷ１と上位セレクトトランジスタＱＹ０との間に接続される。書き込み動作の場合、書き込み制御電流ＩＬが流れるため、配線抵抗ＲにてＲ×ＩＬの電圧降下が発生する。よって上位セレクトトランジスタのドレインの電圧は、ＶＰＤＤ−Ｒ×ＩＬとなる。
【００５８】
上位セレクトトランジスタＱＹ０のゲートに供給される上位セレクト制御信号はＹ１０ＤＥＣ１１１０が生成する昇圧電圧ＶＰＰＧの降圧電圧ＶＰＧＤである。メモリ素子の電流電圧特性において、書き込み電圧ＶＤが負性抵抗発生点よりも高すぎた場合、メモリ素子に流れる大電流によって、メモリ素子が劣化してしまう。また、書き込みのバラツキを考えると、そのような制御性の悪い領域、すなわち素子の電流電圧特性にスナップバックが発生するような領域を用いることはできない。そのため、降圧電圧ＶＰＧＤは、メモリ素子の負性抵抗発生点よりも低い電圧としなければならない。また、逆に書き込み電圧ＶＤが低すぎた場合、書き込みができなくなってしまう。すなわち書き込み電圧ＶＤは、昇圧電圧ＶＰＰＧよりも低く、かつ、メモリ素子にチャネルホットエレクトロン注入が可能となる電圧以上の所定の範囲内としなければならない。（以降の図７で詳述する。）本実施の形態では、降圧電圧ＶＰＧＤは、上位セレクトトランジスタＱＹ０のドレイン電圧（ＶＰＤＤ−Ｒ×ＩＬ）より低い昇圧電位である。つまり、この上位セレクトトランジスタＱＹ０は抵抗成分ｒを有しており、この抵抗成分ｒによって書き込み制御電流ＩＬを決定している。また、上位セレクトトランジスタＱＹ０のソース電圧は、ゲートに供給される降圧電圧ＶＰＧＤより、トランジスタの閾値電圧ＶＴを引いた値となる。つまり、上位セレクトトランジスタＱ０のソース電圧はＶＰＧＤ−ＶＴとなる。
【００５９】
上位セレクトトランジスタＱＹ０に接続される下位セレクトトランジスタＱＹ００のゲートにはＹ２０ＤＥＣ１１３０より昇圧電圧ＶＰＰＧが供給される。この昇圧電圧ＶＰＰＧは下位セレクトトランジスタＱＹ００を十分な導通状態とする電圧である。十分な導通状態とは、導通状態におけるトランジスタの抵抗成分ｒが十分小さい状態である。よって、下位セレクトトランジスタＱＹ００のソースの電圧は、ドレインと同じＶＰＧＤ−ＶＴとなり、上位セレクトトランジスタＱＹ０のゲートに供給される降圧電圧ＶＰＧＤによってメモリ素子Ｍ０００の書き込み電位ＶＤが設定される。
【００６０】
メモリ素子Ｍ０００のゲートには、Ｘ０ＤＥＣ１１５０より昇圧電圧ＶＰＰＧが供給される。これにより、メモリ素子Ｍ０００は導通状態となり、書き込み電圧ＶＤと書き込み時に供給される書き込み制御電流ＩＬによって、電荷を記憶ノード（例えば、フローティングゲート）に蓄積する。
【００６１】
書き込み制御電流ＩＬと書き込み電圧ＶＤとの関係を示すグラフを図７に示す。図７の一点破線で示されるグラフはメモリ素子の電流電圧特性である。また、破線で示されるグラフは書き込み回路から遠いセル０ｎへの書き込み電流曲線ｂであって、実線で示されるグラフは書き込み回路から近いセルｍｎへの書き込み電流曲線ａである。書き込み回路から書き込みを行うセルへの距離の違いによって傾きが異なるのは、遠いセルの場合に配線抵抗がより大きくなるためである。
【００６２】
メモリ素子は、データを記憶する場合、素子の電流電圧特性に基づいて書き込み制御電流ＩＬを流す。メモリ素子は、素子の電流電圧特性と書き込み電流曲線の交点より求まる書き込み電圧ＶＤが書き込み下限電圧よりも高い場合に、データの記憶を行う。また、メモリ素子は、書き込み電圧ＶＤがより高い電圧である場合に、より速い書き込み速度となる。
【００６３】
本実施の形態にかかる不揮発性半導体記憶装置によれば、書き込み電圧ＶＤ及び書き込み制御電流ＩＬの制御をＹ１０セレクタからＹ１ｍセレクタ（それぞれを上位セレクタと称す）で行うことで、書き込み制御電流ＩＬの電流曲線のレイアウトによるバラツキを抑制することが可能である。つまり、書き込み回路から上位セレクタまでの配線抵抗Ｒによって各セレクタに書き込み回路から供給される書き込み制御電圧にバラツキが生じる場合であっても、書き込み制御電流ＩＬの制御と書き込み電圧ＶＤの設定を上位セレクタで行うことによって、書き込み電圧ＶＤは配線抵抗Ｒの影響のない降圧電圧と閾値電圧で制御することが可能になる。よって、チップ内での書き込み電圧ＶＤは書き込みセルの場所によらず一定とすることが可能である。このことから、メモリ素子の書き込み速度のバラツキ要因は、配線抵抗Ｒの違いによる書き込み制御電流ＩＬのバラツキのみとなる。
【００６４】
従来の不揮発性半導体記憶装置は、書き込み回路の制御トランジスタによって書き込み電圧及び書き込み制御電流を制御していたため、書き込み回路で書き込み制御電圧が一定であっても、メモリ素子の書き込み電圧ＶＤは、書き込み制御電圧から配線抵抗Ｒの電圧降下を引いた値となってしまう。このことから、メモリ素子のチップ内での配置による配線抵抗Ｒのバラツキが、メモリ素子の書き込み電圧ＶＤのばらつきとして影響していた。つまり、データを書き込むセルのチップ内の場所に依存して、書き込み曲線の傾き及び、書き込み電圧の起点が変化していた。このため、従来の不揮発性半導体記憶装置では書き込み速度のバラツキが、データを書き込むセルのチップ内の場所に大きく依存していた。
【００６５】
さらに、本実施の形態の不揮発性半導体記憶装置によれば、書き込みバラツキが小さいことから、１つのメモリ素子に複数のデータを記憶する多値メモリに好適である。多値メモリは、メモリ素子に対してゲート電圧設定を複数持っており、それぞれの設定でデータを記憶する。つまり、ゲート電圧設定に応じた書き込み電圧及び書き込み制御電流の精度が必要である。このような場合、本実施の形態にかかる不揮発性半導体記憶装置は、上位セレクタで書き込み電圧及び書き込み電流を制御するため、多値メモリのような精度の高い制御が必要な場合に十分な制御が可能である。
【００６６】
また、実施の形態１の不揮発性半導体記憶装置によれば、書き込み電圧及び書き込み制御電流の制御をトランジスタ数の少ない上位セレクタで行っている。トランジスタのゲート電圧によってトランジスタの抵抗成分ｒを制御するためには、トランジスタのサイズを大きくして制御性を高める必要がある。小さなトランジスタの場合、制御範囲が狭くなる。つまり、微細化されたメモリ素子を用いた場合であっても、制御する上位セレクトトランジスタのサイズを大きくすることが可能であるため、より高集積化された精度の高いメモリを実現することができる。
【００６７】
さらに、実施の形態１の不揮発性半導体記憶装置によれば、上位セレクタのトランジスタサイズを大きく設計できるため、大きな書き込み制御電流を扱うことが可能である。このことから、書き込み速度が速く、書き込み精度の高い不揮発性半導体記憶装置を実現可能である。
【００６８】
実施の形態２
【００６９】
実施の形態２にかかるメモリの平面レイアウトを図８に示す。実施の形態２にかかるメモリは、実施の形態１にかかるメモリと実質的に同じ動作となる。実施の形態１にかかるメモリは上位セレクタ（例えば、Ｙ１０セレクタからＹ１ｍセレクタ）を制御する電圧によって、書き込み電圧及び書き込み制御電流を制御しているのに対し、実施の形態２にかかるメモリでは、偶数番目の下位セレクタ（例えば、Ｙ２０セレクタからＹ２ｎセレクタ）及び奇数番目の下位セレクタ（Ｙ２０セレクタ＿ＥからＹ２ｎセレクタ＿Ｅ）を制御する電圧によって、書き込み電圧及び書き込み制御電流を制御する点で異なる。また、下位セレクタで書き込み電圧及び書き込み制御電流を制御するため、実施の形態２の下位セレクタは実施の形態１の下位セレクタよりもサイズが大きい。このため、実施の形態１にかかるメモリでは下位セレクタが各セルで１段だったのに対し、実施の形態２にかかるメモリの下位セレクタは、セクタの上下に分けてレイアウトされている点で異なる。
【００７０】
実施の形態２にかかるメモリの動作は実施の形態１にかかるメモリと実質的に同じ動作であるため詳細な説明を省略する。以下で、実施の形態２にかかるメモリと実施の形態１にかかるメモリとの違いとなる上位セレクタ、下位セレクタ及びセレクタの制御について詳細な説明をする。
【００７１】
実施の形態２にかかるメモリの１つの書き込み回路ＷＣ０及び１つのセンスアンプＳＡ０からＹ１０セレクタ８１００、Ｙ１０ＤＥＣ８１１０及びＹ１０セレクタ８１００に接続される複数のセル８０５までをメモリ機能回路とする。このメモリ機能回路９００の回路図を図９に示す。
【００７２】
このメモリ機能回路９００において、書き込み回路ＷＣ０、センスアンプＳＡ０及びセクタ内部のメモリ素子（例えば、Ｍ０００〜Ｍ０７ｎ、・・・Ｍ７００〜Ｍ７７ｎ）については実施の形態１と同様の符号を付し、説明を省略する。
【００７３】
Ｙ１０セレクタ８１００は複数の上位セレクトトランジスタ（例えば、ＱＹ０からＱＹ７）を有している。複数の上位セレクトトランジスタは、それぞれドレインが書き込み回路に接続されている。複数の上位セレクトトランジスタのゲートには、それぞれ対応するＹ１０ＤＥＣ８１１０の出力する上位セレクト制御信号が接続されている。上位セレクト制御信号によって、複数の上位セレクトトランジスタのいずれか１つの上位セレクトトランジスタがアクティブ状態となる。上位セレクト制御信号は、Ｙ１０ＤＥＣ８１１０に入力されるアドレス信号Ａｄｊ及び制御電圧ＶＰ（昇圧電圧ＶＰＰＧ及び電源電圧ＶＣＣを有する）に基づきＹ１０ＤＥＣ８１１０が生成する信号である。
【００７４】
メモリ機能回路９００は、１つのＹ１０セレクタ８１００に接続されるｎ個の下位偶数セレクタＹ２０セレクタ８１２０からＹ２ｎセレクタ８１２ｎ及び下位奇数セレクタＹ２０セレクタ＿Ｅ８１２ｅ０からＹ２ｎセレクタ＿Ｅ８１２ｅｎを有している。各下位セレクタの接続は同じであるため、本実施の形態ではＹ２０セレクタ８１２０及びＹ２０セレクタ＿Ｅ８１２ｅ０について詳細に説明する。
【００７５】
Ｙ２０セレクタ８１２０は、複数の下位セレクトトランジスタを有する。この複数の下位セレクトトランジスタは、例えば、１つの上位セレクトトランジスタ毎に４個の下位セレクトトランジスタが接続されている。この下位セレクトトランジスタは、偶数番目の下位セレクトトランジスタである。また、Ｙ２０セレクタ＿Ｅ８１２ｅ０は、複数の下位セレクトトランジスタを有する。この複数の下位セレクトトランジスタは、例えば、１つの上位セレクトトランジスタ毎に４個の下位セレクトトランジスタが接続されている。この下位セレクトトランジスタは、奇数番目の下位セレクトトランジスタである。複数の下位セレクトトランジスタは、それぞれ対応する上位セレクトトランジスタのソースに接続されている。ここで、下位セレクトトランジスタに付される番号は数字の十の位を対応する上位セレクトトランジスタの番号とし、一の位を下位セレクトトランジスタの番号とする。例えば、０番目の上位セレクトトランジスタＱＹ０接続される０番目から７番目の下位セレクトトランジスタの番号は、それぞれＱＹ００からＱＹ０７となる。つまり、Ｙ２０セレクタ８１２０は、下位セレクトトランジスタＱＹ００、ＱＹ０２、ＱＹ０４、ＱＹ０６を有しており、Ｙ２０セレクタ＿Ｅ８１２ｅ０は、下位セレクトトランジスタＱＹ０１、ＱＹ０３、ＱＹ０５、ＱＹ０７を有している。
【００７６】
また、Ｙ２０セレクタ８１２０の下位セレクトトランジスタのゲートには、Ｙ２０ＤＥＣ８１３０が出力する下位セレクト制御信号が接続されている。例えば、０番目から７番目の上位セレクトトランジスタにそれぞれ接続される０番目の下位セレクトトランジスタ（ＱＹ００からＱＹ７０）には、Ｙ２０ＤＥＣ８１３０の配線Ｙ００を介して同じ下位セレクト制御信号が接続される。
【００７７】
Ｙ２０セレクタ＿Ｅ８１２ｅ０の下位セレクトトランジスタのゲートには、Ｙ２０ＤＥＣ＿Ｅ８１３ｅ０が出力する下位セレクト制御信号が接続されている。例えば、０番目から７番目の上位セレクトトランジスタにそれぞれ接続される１番目の下位セレクトトランジスタ（ＱＹ０１からＱＹ７１）には、Ｙ２０ＤＥＣ＿Ｅ８１３ｅ０の配線Ｙ０１を介して同じ下位セレクト制御信号が接続される。
【００７８】
下位セレクト制御信号は、Ｙ２０ＤＥＣ８１３０及びＹ２０ＤＥＣ＿Ｅ８１３ｅ０から出力される複数の制御配線（例えばＹ００からＹ０７）のいずれか１本がアクティブ状態となる。下位セレクト制御信号は、Ｙ２０ＤＥＣ８１３０及びＹ２０ＤＥＣ＿Ｅ８１３ｅ０に入力されるアドレス信号Ａｄｉ及び制御電圧ＶＰ（昇圧電圧ＶＰＰＧ及び電源電圧ＶＣＣを有する）に基づきＹ２０ＤＥＣ８１３０及びＹ２０ＤＥＣ＿Ｅ８１３ｅ０が生成する信号である。
【００７９】
メモリは、１つのＹ２セレクタに対応した１つのセクタを有している。例えば、Ｙ２０セレクタ１１２０に対してＣ０セクタ１１４０が接続されている。
【００８０】
Ｙ１０ＤＥＣ８１１０の内部について詳細に説明する。Ｙ１０ＤＥＣ８１１０の回路図を図１０に示す。図１０に示すＹ１０ＤＥＣ１０００は、供給電圧選択部１００１、上位セレクト制御信号生成部１０１０から１０１７を有している。また、Ｙ１０ＤＥＣ８１１０には、昇圧電圧ＶＰＰＧと電源電圧ＶＣＣが供給されている。
【００８１】
供給電圧選択部１００１はトランジスタＱＹ１００１０、ＱＹ１００１１を有している。トランジスタＱＹ１００１１のゲートには選択信号ＰＧが入力されており、トランジスタＱＹ１００１０のゲートには選択信号ＰＧとは反転した選択信号ＮＰＧが入力されている。トランジスタＱＹ１００１０のソースは、昇圧電圧ＶＰＰＧが接続されており、ドレインはトランジスタＱＹ１００１１のドレインと接続されている。トランジスタＱＹ１００１１のソースには電源電圧ＶＣＣが接続されている。トランジスタＱＹ１００１０とトランジスタＱＹ１００１１の間の接点は供給電圧選択部１００１の出力となっている。つまり、供給電圧選択部１００１は、選択信号ＰＧ、ＮＰＧに基づいて昇圧電圧ＶＰＰＧ、又は、電源電圧ＶＣＣを出力する。
【００８２】
Ｙ１０ＤＥＣ１０００は、上位セレクト制御信号生成部を上位セレクトトランジスタと同じ数有している。本実施の形態では上位セレクトトランジスタは８個であるため、上位位セレクタ制御信号生成部は８個である。上位セレクト制御信号生成部は同じ回路であるため上位セレクト制御信号生成部１０１０について詳細に説明する。
【００８３】
上位セレクト制御信号生成部１０１０は、ＡＤＹａ１０１００、インバータ１０１０１、１０１０２、高電圧スイッチ１０１０３、ＰＭＯＳトランジスタＱＹ１００１、ＮＭＯＳトランジスタＱＹ１００２を有している。
【００８４】
ＡＤＹａ１０１００は、入力されるアドレス信号Ａｄｊに基づきＨｉｇｈレベル、又は、Ｌｏｗレベルの信号を出力する。この信号は、ＡＤＹａ１０１００から直列に接続されるインバータ１０１０１、１０１０２を介して高電圧スイッチ１０１０３に入力される。
【００８５】
また、ＡＤＹａ１０１００からの信号が入力されるインバータ１０１０１の出力は、高電圧スイッチ１０１０３及びトランジスタＱＹ１００２のゲートに接続される。高電圧スイッチ１０１０３は、インバータ１０１０２の出力とインバータ１０１０１の出力とに基づいて供給電圧選択部１００１から入力される電圧、又は、接地電位を出力する。高電圧スイッチ１０１０３の出力はＰＭＯＳトランジスタＱＹ１００１のゲートに接続される。
【００８６】
ＰＭＯＳトランジスタＱＹ１００１は、ソースが供給電圧選択部１００１の出力に接続されており、ドレインがＮＭＯＳトランジスタＱＹ１００２のドレインに接続されている。ＮＭＯＳトランジスタＱＹ１００２のソースは接地電位に接続されている。また、ＰＭＯＳトランジスタＱＹ１００１とＮＭＯＳトランジスタＱＹ１００２との間の接点は上位セレクト制御信号生成部１０１０の出力となっており、上位セレクト制御信号を出力する。
【００８７】
ＰＭＯＳトランジスタＱＹ１００１は、ゲートにＨｉｇｈレベルの信号が入力されている場合、遮断状態となり、Ｌｏｗレベルの信号が入力されている場合、導通状態となる。ＮＭＯＳトランジスタＱＹ１００２は、ゲートに閾値電圧以上の電圧が入力されている場合、導通状態となり、Ｌｏｗレベルの信号が入力されている場合、遮断状態となる。インバータ１０１０２及び高電圧スイッチ１０１０３は、ＰＭＯＳトランジスタＱＹ１００１が導通状態である場合、ＮＭＯＳトランジスタＱＹ１００２は遮断状態となり、ＰＭＯＳトランジスタＱＹ１００１が遮断状態である場合、ＮＭＯＳトランジスタＱＹ１００２は導通状態となるように両トランジスタのゲート電圧を制御する。つまり、上位セレクト制御信号生成部１０１０はアドレス信号Ａｄｊに基づいて、Ｌｏｗレベル信号、又は、供給電圧選択部１００１が出力する電圧を出力する回路である。
【００８８】
Ｙ２０ＤＥＣ８１３０及びＹ２０ＤＥＣ＿Ｅ８１３ｅ０は、内部回路は同様であって、出力に接続される下位セレクタが異なるのみであるため、ここではＹ２０ＤＥＣ８１３０について詳細に説明する。
【００８９】
Ｙ２０ＤＥＣ８１３０の内部について詳細に説明する。Ｙ２０ＤＥＣ８１３０の回路図を図１１に示す。図１１に示すＹ２０ＤＥＣ１１００は、降圧電圧生成部１１０１、供給電圧選択部１１０２、下位セレクト制御信号生成部１１１０から１１１６を有している。また、Ｙ２０ＤＥＣ８１３０には、昇圧電圧ＶＰＰＧと電源電圧ＶＣＣが供給されている。
【００９０】
降圧電圧生成部１１０１は抵抗１１０１０、Ｒ３、アンプ１１０１１、トランジスタＱＹ１１０１０、を有している。昇圧電圧ＶＰＰＧと接地電位との間に抵抗１１０１０が接続されており、抵抗１１０１０の分割された抵抗がＲ１、Ｒ２となる場所にアンプ１１０１１の正極入力が接続される。アンプ１１０１１の出力はトランジスタＱＹ１１０１０のゲートに接続されている。トランジスタＱＹ１１０１０のソースは制御電圧ＶＰＰＧに接続されており、ソースと接地電位との間には抵抗Ｒ３が接続されている。トランジスタＱＹ１１０１０と抵抗Ｒ３との間の接点はアンプ１１０１１の負極入力に接続されており、降圧電圧生成部１１０１の出力となっている。
【００９１】
つまり、降圧電圧生成部１１０１は、抵抗Ｒ１とＲ２との比に基づき生成される制御電圧ＶＰＰＧを降圧した電圧を、アンプ１１０１１、トランジスタＱＹ１１０１０及び抵抗Ｒ３のバッファによって出力する回路である。
【００９２】
供給電圧選択部１１０２はトランジスタＱＹ１１０２１、ＱＹ１１０２２を有している。トランジスタＱＹ１１０２２のゲートには選択信号ＰＧが入力されており、トランジスタＱＹ１１０２１のゲートには選択信号ＰＧとは反転した選択信号ＮＰＧが入力されている。トランジスタＱＹ１１０２１のソースは、降圧電圧生成部１１０１の出力が接続されており、ドレインはトランジスタＱＹ１１０２２のドレインと接続されている。トランジスタＱＹ１１０２２のソースには電源電圧ＶＣＣが接続されている。トランジスタＱＹ１１０２１とトランジスタＱＹ１１０２２の間の接点は供給電圧選択部１１０２の出力となっている。つまり、供給電圧選択部１１０２は、選択信号ＰＧ、ＮＰＧに基づいて降圧電圧生成部が出力する降圧電圧ＶＰＧＤ、又は、電源電圧ＶＣＣを出力する。
【００９３】
Ｙ２０ＤＥＣ１１００は、下位セレクト制御信号生成部を一括制御の対象である下位セレクトトランジスタ群と同じ数有している。本実施の形態ではＹ２０セレクタ８１２０が奇数番目の下位セレクトトランジスタ群を有しており、Ｙ２０セレクタ＿Ｅ８１２ｅ０が偶数番目の下位セレクトトランジスタ群を有している。つまり、Ｙ２０セレクタ８１２０は、８個の下位セレクトトランジスタ群のうち４個を制御するため、下位セレクト制御信号生成部は４個である。下位セレクト制御信号生成部は同じ回路であるため下位セレクト制御信号生成部１１１０について詳細に説明する。
【００９４】
下位セレクト制御信号生成部１１１０は、ＡＤＹｂ１１１００、インバータ１１１０１、１１１０２、高電圧スイッチ１１１０３、ＰＭＯＳトランジスタＱＹ１１０１、ＮＭＯＳトランジスタＱＹ１１０２を有している。
【００９５】
ＡＤＹｂ１１１００は、入力されるアドレス信号Ａｄｉに基づきＨｉｇｈレベル、又は、Ｌｏｗレベルの信号を出力する。この信号は、ＡＤＹｂから直列に接続されるインバータ１１１０１、１１１０２を介して高電圧スイッチ１１１０３に入力される。
【００９６】
また、ＡＤＹｂ１１１００からの信号が入力されるインバータ１１１０１の出力は、高電圧スイッチ１１１０３及びトランジスタＱＹ１１０２のゲートに接続される。高電圧スイッチ１１１０３は、インバータ１１１０２の出力とインバータ１１１０１の出力とに基づいて供給電圧選択部から入力される電圧、又は、接地電位を出力する。高電圧スイッチ１１１０３の出力はＰＭＯＳトランジスタＱＹ１１０１のゲートに接続される。
【００９７】
ＰＭＯＳトランジスタＱＹ１１０１は、ソースが供給電圧選択部１１０２の出力に接続されており、ドレインがＮＭＯＳトランジスタＱＹ１１０２のドレインに接続されている。ＮＭＯＳトランジスタＱＹ１１０２のソースは接地電位に接続されている。また、ＰＭＯＳトランジスタＱＹ１１０１とＮＭＯＳトランジスタＱＹ１１０２との間の接点は下位セレクト制御信号生成部１１１０の出力となっており、上位セレクト制御信号を出力する。
【００９８】
ＰＭＯＳトランジスタＱＹ１１０１は、ゲートにＨｉｇｈレベルの信号が入力されている場合、遮断状態となり、Ｌｏｗレベルの信号が入力されている場合、導通状態となる。ＮＭＯＳトランジスタＱＹ１１０２は、ゲートに閾値電圧以上の電圧が入力されている場合、導通状態となり、Ｌｏｗレベルの信号が入力されている場合、遮断状態となる。インバータ１１１０２及び高電圧スイッチ１１１１は、ＰＭＯＳトランジスタＱＹ１１０１が導通状態である場合、ＮＭＯＳトランジスタＱＹ１１０２は遮断状態となり、ＰＭＯＳトランジスタＱＹ１１０１が遮断状態である場合、ＮＭＯＳトランジスタＱＹ１１０２は導通状態となるように両トランジスタのゲート電圧を制御する。つまり、下位セレクト制御信号生成部１１１０はアドレス信号Ａｄｉに基づいて、Ｌｏｗレベル信号、又は、供給電圧選択部１１０２が出力する電圧を出力する回路である。
【００９９】
上述の説明より、データの書き込み時に実施の形態１にかかるメモリでは、上位セレクタを制御するＹ１０ＤＥＣ１１１０は降圧された電圧をアクティブ信号としていたのに対し、実施の形態２にかかるメモリでは、下位セレクタを制御するＹ２０ＤＥＣ８１３０及びＹ２０ＤＥＣ＿Ｅ８１３ｅ０が降圧電圧をアクティブ信号としている。
【０１００】
このことより、実施の形態２において、メモリ素子Ｍ０００に書き込みを行う場合に導通状態となる素子の回路図を図１２に示す。図１２の回路図を参照して書き込み動作について詳細な説明をする。書き込み回路ＷＣ０のトランジスタＱＷ１はゲートの電圧が接地電位となっているため、導通状態となり、書き込み制御電圧ＶＰＤＤ及び書き込み制御電流ＩＬをドレインに出力する。トランジスタＱＷ１のドレインは、レイアウト上ではＹ１０セレクタ８１００に配線で接続されるが、図１２に示す回路ではこの配線の配線抵抗ＲがトランジスタＱＷ１と上位セレクトトランジスタＱＹ０との間に接続される。書き込み動作の場合、書き込み制御電流ＩＬが流れるため、配線抵抗ＲにてＲ×ＩＬの電圧降下が発生する。よって上位セレクトトランジスタのドレインの電圧は、ＶＰＤＤ−Ｒ×ＩＬとなる。
【０１０１】
上位セレクトトランジスタＱＹ０のゲートに供給される上位セレクト制御信号はＹ１ＤＥＣ８１１０が生成する昇圧電圧ＶＰＰＧである。この昇圧電圧ＶＰＰＧは上位セレクトトランジスタＱＹ０を十分な導通状態とする電圧である。十分な導通状態とは、導通状態におけるトランジスタの抵抗成分ｒが十分小さい状態である。よって、上位セレクトトランジスタのソースの電圧は、ＶＰＤＤ−Ｒ×ＩＬとなる。
【０１０２】
上位セレクトトランジスタＱＹ０に接続される下位セレクトトランジスタＱＹ００のゲートにはＹ２０ＤＥＣ１１３０より昇圧電圧ＶＰＰＧの降圧電圧ＶＰＧＤが供給される。メモリ素子の電流電圧特性において、書き込み電圧ＶＤが負性抵抗発生点よりも高すぎた場合、メモリ素子に流れる大電流によって、メモリ素子が劣化してしまう。また、書き込みのバラツキを考えると、そのような制御性の悪い領域、すなわち素子の電流電圧特性にスナップバックが発生するような領域を用いることはできない。そのため、降圧電圧ＶＰＧＤは、メモリ素子の負性抵抗発生点よりも低い電圧としなければならない。また、逆に書き込み電圧ＶＤが低すぎた場合、書き込みができなくなってしまう。すなわち書き込み電圧ＶＤは、昇圧電圧ＶＰＰＧよりも低く、かつ、メモリ素子にチャネルホットエレクトロン注入が可能となる電圧以上の所定の範囲内としなければならない。本実施の形態では、降圧電圧ＶＰＧＤは、下位セレクトトランジスタＱＹ００のドレイン電圧（ＶＰＤＤ−Ｒ×ＩＬ）より低い昇圧電位である。つまり、この下位セレクトトランジスタＱＹ００は抵抗成分ｒを有しており、この抵抗成分ｒによって書き込み制御電流ＩＬを決定している。また、下位セレクトトランジスタＱＹ００のソース電圧は、ゲートに供給される降圧電圧ＶＰＧＤより、トランジスタの閾値電圧ＶＴを引いた値となる。つまり、下位セレクトトランジスタＱＹ００のソース電圧は、ＶＰＧＤ−ＶＴとなり、下位セレクトトランジスタＱＹ００のゲートに供給される降圧電圧ＶＰＧＤによってメモリ素子Ｍ０００の書き込み電圧ＶＤが設定される。
【０１０３】
メモリ素子Ｍ０００のゲートには、Ｘ０ＤＥＣ１１５０より昇圧電圧ＶＰＰＧが供給される。これにより、メモリ素子Ｍ０００は導通状態となり、書き込み電圧ＶＤと書き込み制御電流ＩＬによって、電荷を記憶ノード（例えば、フローティングゲート）に蓄積する。
【０１０４】
本実施の形態にかかる不揮発性半導体記憶装置によれば、書き込み電圧ＶＤ及び書き込み制御電流ＩＬの制御をＹ２０セレクタからＹ２ｎセレクタ（それぞれを下位セレクタと称す）で行うことで、書き込み電圧ＶＤのレイアウトによるバラツキを抑制可能である。メモリ素子に近い場所で書き込み電圧を決定することで、書き込み電圧を決定するセレクタからメモリ素子までの配線の影響が小さくなるために、実施の形態１よりも精度の高い書き込み電圧をメモリ素子に供給することが可能である。
【０１０５】
つまり、実施の形態２にかかるメモリでは、実施の形態１にかかるメモリよりもメモリ素子に近いセレクタで書き込み電圧及び書き込み制御電流を制御できる。このことより、実施の形態２にかかるメモリは、書き込み回路から上位セレクタまでの配線抵抗と上位セレクタから下位セレクタまでの配線抵抗との両方の配線抵抗の影響をなくすことが可能である。つまり、チップ内のレイアウトによる書き込み速度のバラツキをより抑制することが可能である。
【０１０６】
また、実施の形態２にかかるメモリでは下位セレクタにて書き込み電圧及び書き込み制御電流を制御するため、下位セレクタのトランジスタサイズが大きくなる。このため、下位セレクタをレイアウト上での面積が大きくなる。しかしなら、メモリ素子により近い場所での書き込み電圧及び書き込み制御電流の制御が可能であるため、高い書き込み精度が必要なメモリ（例えば、多値メモリ）などに有効である。
【０１０７】
本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。本発明は、メモリ素子を選択するセレクタにて書き込み電圧及び書き込み制御電流を制御することを目的としている。例えば、上記実施の形態では上位セレクタ又は下位セレクタのゲート電圧を制御したが、上位セレクタ及び下位セレクタの両方のセレクタにてゲートの制御を行ってもよい。セレクタが更に多段になった場合、どの段階のセレクタのゲート電圧を制御してもよい。また、セレクタ及びメモリ素子の配置を考慮して、セレクタを制御する降圧電圧ＶＰＧＤをセレクタごとに制御した場合、又は、セレクタ及びメモリ素子の配置を考慮したセレクタのトランジスタサイズとした場合、配線抵抗による電流曲線の傾きのバラツキを低減することが可能である。このことから、上記実施の形態よりも更に制御性の高いバラツキを低減した不揮発性半導体記憶装置を実現可能である。
【０１０８】
さらに、実施の形態２では偶数番目の下位セレクタと奇数番目の下位セレクタをそれぞれ対応するデコーダで制御したが、これらの下位セレクタを１つのデコーダで制御してもよい。
【図面の簡単な説明】
【０１０９】
【図１】実施の形態１にかかるメモリの平面レイアウトの模式図である。
【図２】実施の形態１にかかるメモリ機能回路の回路図である。
【図３】実施の形態１にかかる書き込み回路の回路図である。
【図４】実施の形態１にかかるＹ１ＤＥＣの回路図である。
【図５】実施の形態１にかかるＹ２ＤＥＣの回路図である。
【図６】実施の形態１にかかるデータ書き込み時に導通状態となる素子の回路図である。
【図７】実施の形態１にかかるメモリ素子の電流電圧特性と書き込み電流曲線のグラフである。
【図８】実施の形態２にかかるメモリの平面レイアウトの模式図である。
【図９】実施の形態２にかかるメモリ機能回路の回路図である。
【図１０】実施の形態２にかかるＹ１ＤＥＣの回路図である。
【図１１】実施の形態２にかかるＹ２ＤＥＣの回路図である。
【図１２】実施の形態２にかかるデータ書き込み時に導通状態となる素子の回路図である。
【図１３】従来のメモリの平面レイアウトの模式図である。
【図１４】従来のデータ書き込み時に導通状態となる素子の回路図である。
【図１５】従来のメモリ素子の電流電圧特性と書き込み電流曲線のグラフである。
【符号の説明】
【０１１０】
１０１  パット
１０２  入出力回路
１０３  入出力制御回路
１０４  内部昇圧回路
１０５  セル
１０６  書き込み回路群
１０７  センスアンプ群
１０８  配線
１１００、１１０１、・・・、１１０ｎ  Ｙ１セレクタ
１１１０、１１１１、・・・、１１１ｎ  Ｙ１ＤＥＣ
１１２０、１１２１、・・・、１１２ｎ  Ｙ２セレクタ
１１３０、１１３１、・・・、１１３ｎ  Ｙ２ＤＥＣ
１１４０、１１４１、・・・、１１４ｎ  Ｃセレクタ
１１５０、１１５１、・・・、１１５ｎ  ＸＤＥＣ
３０１  書き込み回路
４０１  降圧電圧生成部
４０２、５０１  供給電圧選択部
４１０、・・・、４１７  上位セレクト制御信号生成部
５１０、・・・、５１７  下位セレクト制御信号生成部
８１００、８１０１、・・・、８１０ｎ  Ｙ１セレクタ
８１１０、８１１１、・・・、８１１ｎ  Ｙ１ＤＥＣ
８１２０、８１２１、・・・、８１２ｎ  Ｙ２セレクタ
８１３０、８１３１、・・・、８１３ｎ  Ｙ２ＤＥＣ
１００１、１１０２  供給電圧選択部
１１０１  降圧電圧生成部
１０１０、・・・、１０１７  上位セレクト制御信号生成部
１１１０、・・・、１１１７  下位セレクト制御信号生成部
【図１】
2006286052.tif 000003
【図２】
2006286052.tif 000004
【図３】
2006286052.tif 000005
【図４】
2006286052.tif 000006
【図５】
2006286052.tif 000007
【図６】
2006286052.tif 000008
【図７】
2006286052.tif 000009
【図８】
2006286052.tif 000010
【図９】
2006286052.tif 000011
【図１０】
2006286052.tif 000012
【図１１】
2006286052.tif 000013
【図１２】
2006286052.tif 000014
【図１３】
2006286052.tif 000015
【図１４】
2006286052.tif 000016
【図１５】
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