(57)【要約】【課題】金属窒化物をトラップサイトとして利用したメモリ素子及びその製造方法を提供する。【解決手段】半導体基板２１と、半導体基板２１上に形成され、当該半導体基板２１に形成された第１不純物領域２２ａ及び第２不純物領域２２ｂと接触するゲート構造体と、を備える半導体メモリ素子であって、ゲート構造体は、金属窒化物をトラップサイトとして利用している。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１不純物領域及び第２不純物領域と、
前記半導体基板上に形成され、前記第１不純物領域及び第２不純物領域と接触し、金属窒化物をトラップサイトとして利用するゲート構造体と、を備えることを特徴とする金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項２】
前記ゲート構造体は、トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層が順次に形成されたことを特徴とする請求項１に記載の金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項３】
前記金属窒化物は、ＭＮ、ＭＳｉＮ、ＭＡｌＮ、またはＭＢＮ（但し、Ｍは、遷移金属またはランタン系金属）の化学式を有する物質であることを特徴とする請求項１に記載の金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項４】
前記ランタン系金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｙｂ、Ｔｂ、Ｄｙ、Ｒｂ、Ｅｒ、Ｔｍ、及びＬｕよりなる群から選択される少なくとも一つの元素であることを特徴とする請求項３に記載の金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項５】
前記遷移金属は、Ｔｉ、Ｃｏ、またはＮｉであることを特徴とする請求項３に記載の金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項６】
前記電荷保存層は、誘電物質で形成され、当該誘電物質内にトラップサイトとして金属窒化物が形成されたことを特徴とする請求項２に記載の金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項７】
前記誘電物質は、ＳｉＯ２、または、ＳｉＯ２よりも誘電定数が大きい物質を含むことを特徴とする請求項６に記載の金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項８】
半導体基板と、前記半導体基板上に形成され、当該半導体基板に形成された第１不純物領域及び第２不純物領域と接触するゲート構造体と、を備える半導体メモリ素子であって、
前記ゲート構造体は、複数の金属窒化物がトラップサイトとして形成されて分布する誘電体層を備えることを特徴とする金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項９】
前記誘電体層は、ＳｉＯ２、または、ＳｉＯ２よりも誘電定数が大きい物質を含むことを特徴とする請求項８に記載の金属窒化物をトラップサイトとして利用したメモリ素子。
【請求項１０】
基板上にトンネリング層、金属窒化物をトラップサイトとして含む電荷保存層、ブロッキング層、及びゲート電極層を順次に形成する段階と、
前記トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層の両側部をエッチングして前記半導体基板を露出させる段階と、
前記露出された基板に不純物をドーピングして第１不純物領域及び第２不純物領域を形成する段階と、を含むことを特徴とする金属窒化物をトラップサイトとして利用したメモリ素子の製造方法。
【請求項１１】
前記電荷保存層は、コスパッタリング工程によって形成されることを特徴とする請求項１０に記載の金属窒化物をトラップサイトとして利用したメモリ素子の製造方法。
【請求項１２】
前記電荷保存層は、誘電物質を含んで形成された第１ターゲットと、金属窒化物を含んで形成された第２ターゲットとを同時にスパッタリングして、前記トンネリング層上に前記誘電物質及び前記金属窒化物を同時に蒸着させることによって形成されることを特徴とする請求項１０に記載の金属窒化物をトラップサイトとして利用したメモリ素子の製造方法。
【請求項１３】
前記誘電物質は、ＳｉＯ２以上の誘電定数を有する物質で形成され、前記金属窒化物は、ＭＮ、ＭＳｉＮ、ＭＡｌＮ、またはＭＢＮ（但し、Ｍは、遷移金属またはランタン系金属）の化学式を有する物質であることを特徴とする請求項１０に記載の金属窒化物をトラップサイトとして利用したメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属窒化物をトラップサイトとして利用したメモリ素子及びぞの製造方法に係り、さらに詳細には、メモリ素子の電荷保存層にトラップサイトとして金属窒化物を含ませて熱的安定性及び電気的特性を向上させた金属窒化物をトラップサイトとして利用したメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の性能は、情報記録容量とその情報の記録及び消去速度の向上に焦点を合せて発展されてきた。通常的な半導体メモリアレイ構造は、回路的に連結された複数のメモリ単位セルを含んでおり、そのメモリ素子の情報記録容量は、メモリの集積度に比例する。ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような揮発性半導体メモリ素子の単位セルは、一つのトランジスタ及び一つのキャパシタを備える。
【０００３】
近年、新たな形態及び動作原理を有する半導体メモリ素子が紹介された。例えば、トランジスタの上部にＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）構造を形成させた半導体メモリ素子が紹介された。そして、近年には、相変換物質特性を利用したＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とトンネリング酸化層、電荷保存層、及びブロッキング酸化層の構造を有するＳＯＮＯＳなど、新たな構造の不揮発性半導体メモリ素子が登場している。
【０００４】
図１には、一般的な技術によるＳＯＮＯＳメモリ素子の形態が示されている。図１を参照すれば、半導体基板１１には、不純物、すなわち、ドーパントでドーピングされた第１不純物領域１２ａ及び第２不純物領域１２ｂが設けられている。第１不純物領域１２ａと第２不純物領域１２ｂとの間の半導体基板１１には、一般的にチャンネル領域１３が設定される。チャンネル領域１３上には、ゲート構造体１４が形成されている。ゲート構造体１４は、トンネリング酸化層１５、電荷保存層１６、ブロッキング酸化層１７、及び導電性物質で形成されたゲート電極層１８が順次に形成された構造を有する。
【０００５】
トンネリング酸化層１５は、その下部のソース（第１不純物領域１２ａ）及びドレイン（第２不純物領域１２ｂ）と接触し、電荷保存層１６は、トンネリング酸化層１５を通過する電荷を保存するトラップサイトを備える。ＳＯＮＯＳメモリ素子の情報記録は、電圧を印加してトンネリング酸化層１５を通過した電子が電荷保存層１６のトラップサイトにトラップされつつなされる。
【０００６】
ゲート構造体がゲート絶縁層及びゲート電極層で形成されたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）トランジスタとは違って、ＳＯＮＯＳメモリ素子のしきい電圧Ｖｔｈは、電荷保存層１６に電子がトラップされた場合とトラップされていない場合とによって変わる特性を有している。ブロッキング酸化層１７は、電子が電荷保存層１６のトラップサイトにトラップされる過程でゲート電極層１８に放出されることを遮断し、ゲート電極層１８の電荷が電荷保存層１６に注入されることを遮断する役割を果たす。
【０００７】
このようなＳＯＮＯＳメモリ素子の場合、情報の保存及び消去速度を向上させるためには、薄いトンネリング酸化層１５が必要であるが、この場合、情報維持特性が劣化するという問題がある。また、ゲート電極層１８の電子がブロッキング酸化層１７をトンネリングする現象を防止するためには、ブロッキング酸化層１７の厚さを厚く形成させねばならない。しかし、ブロッキング酸化層１７の厚さが厚くなれば、ゲート電極層１８のチャンネル領域１３の制御が難しくなるという問題点がある。これを防止するために、前記電荷保存層１６にシリコンナノクリスタル（Ｓｉ−ＮＣ）を利用した不揮発性メモリ素子が提示されたが、半導体基板１１と類似したバンドギャップエネルギーを有するので、低い電荷保存効率及び短い情報維持時間を有するという問題点がある。そして、ＳＯＮＯＳメモリ素子に比べて、トラップサイトが減少するという問題点がある。
【０００８】
前述したメモリ素子の問題点を解決するための方法として、金属ナノクリスタルをトラップサイトとして含めた構造が提示された。このような構造は、仕事関数を調節して情報記録及び消去速度に対する情報維持特性を向上させうるという長所がある。しかし、メモリ素子の製造工程中に必ず必要な熱処理過程で、金属の拡散現象が発生する場合が生じて界面特性が悪くなり、結果的にメモリ素子の電気的特性が悪くなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明では、上記一般的な技術の問題点を解決するために、半導体素子に容易に応用できるように、シリコン酸化膜上に均一なサイズ及び配列を有するナノドット構造体及びその製造方法を提供することを目的とする。
【００１０】
本発明は、上記一般的な技術の問題点を解決するためのものであって、ＳＯＮＯＳメモリ素子またはフローティングゲート型メモリ素子に新たな形態の情報保存層を提示して、メモリ素子の熱的及び電気的特性を向上させうるメモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では、前記目的を達成するために、半導体基板と、前記半導体基板に形成された第１不純物領域及び第２不純物領域と、前記半導体基板上に形成され、前記第１不純物領域及び第２不純物領域と接触し、金属窒化物をトラップサイトとして利用したゲート構造体と、を備えるメモリ素子を提供する。
【００１２】
本発明において、前記ゲート構造体は、トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層が順次に形成されたことを特徴とする。
【００１３】
本発明において、前記金属窒化物は、ＭＮ、ＭＳｉＮ、ＭＡｌＮ、またはＭＢＮ（但し、Ｍは、遷移金属またはランタン系金属）の化学式を有する物質であることを特徴とする。
【００１４】
本発明において、前記ランタン系金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｙｂ、Ｔｂ、Ｄｙ、Ｒｂ、Ｅｒ、Ｔｍ、及びＬｕよりなる群から選択される少なくとも一つの元素であることを特徴とする。
【００１５】
本発明において、前記遷移金属は、Ｔｉ、Ｃｏ、またはＮｉであることを特徴とする。
【００１６】
本発明において、前記電荷保存層は、誘電物質で形成され、当該誘電物質内にトラップサイトとして金属窒化物が形成されたことを特徴とする。
【００１７】
本発明において、前記誘電物質は、ＳｉＯ２、または、ＳｉＯ２よりも誘電定数が大きい物質を含むことを特徴とする。
【００１８】
また、本発明では、半導体基板と、前記半導体基板上に形成され、当該半導体基板に形成された第１不純物領域及び第２不純物領域と接触するゲート構造体と、を備える半導体メモリ素子であって、前記ゲート構造体は、複数の金属窒化物がトラップサイトとして形成されて分布する誘電体層を備える金属窒化物をトラップサイトとして利用したメモリ素子を提供する。
【００１９】
本発明において、前記誘電体層は、ＳｉＯ２、または、ＳｉＯ２よりも誘電定数が大きい物質を含むことを特徴とする。
【００２０】
また、本発明では、基板上にトンネリング層、金属窒化物をトラップサイトとして備える電荷保存層、ブロッキング層、及びゲート電極層を順次に形成する段階と、前記トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層の両側部をエッチングして、前記半導体基板を露出させる段階と、前記露出された基板に不純物をドーピングして第１不純物領域及び第２不純物領域を形成する段階と、を含む金属窒化物をトラップサイトとして利用したメモリ素子の製造方法を提供する。
【００２１】
本発明において、前記電荷保存層は、コスパッタリング工程によって形成されることを特徴とする。
【００２２】
本発明において、前記電荷保存層は、誘電物質を含んで形成された第１ターゲットと金属窒化物を含んで形成された第２ターゲットとを同時にスパッタリングして、前記トンネリング層上に前記誘電物質及び前記金属窒化物を同時に蒸着させることによって形成することを特徴とする。
【００２３】
本発明において、前記誘電物質は、ＳｉＯ２以上の誘電定数を有する物質で形成され、前記金属窒化物は、ＭＮ、ＭＳｉＮ、ＭＡｌＮ、またはＭＢＮ（但し、Ｍは、遷移金属またはランタン系金属）の化学式を有する物質であることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、不揮発性メモリ素子の電荷保存層に金属窒化物をトラップサイトとして利用して、一般的な金属ナノクリスタルを含むメモリ素子で問題となった熱的安定性を確保し、情報記録、消去、及び情報維持特性を大きく向上させうるメモリ素子を提供できる。
【００２５】
また、コスパッタリング工程を利用して、金属窒化物を情報保存層のトラップサイトとして容易に形成させうるメモリ素子の製造方法を提供できる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して、本発明の実施形態による金属窒化物をトラップサイトとして利用したメモリ素子及びその製造方法について詳細に説明する。但し、例示的な説明のために、図面に示した各層の厚さ及び形態は、多少誇張したということを留意せねばならない。
【００２７】
図２は、本発明の一実施形態による金属窒化物をトラップサイトとして利用したメモリ素子の構造を示す図面である。
【００２８】
図２を参照すれば、半導体基板２１には、不純物がドーピングされた第１不純物領域２２ａ及び第２不純物領域２２ｂが形成されている。そして、第１不純物領域２２ａと第２不純物領域２２ｂとの間の半導体基板２１上には、ゲート構造体が形成されている。ゲート構造体は、トンネリング層２３、トラップサイトを備える電荷保存層２４、ブロッキング層２５、及びゲート電極層２６が順次に形成されている。
【００２９】
ここで、トンネリング層２３及びブロッキング層２５は、例えば、ＳｉＯ２のような絶縁物質で形成され、ゲート電極層２６は、導電性物質で形成されている。電荷保存層２４は、本発明による金属窒化物をトラップサイトとして含めるメモリ素子の特徴部であって、具体的には、ＳｉＯ２またはＳｉＯ２より大きい誘電定数を有するｈｉｇｈ−ｋ物質で形成された誘電体層２４ａ内に金属窒化物２４ｂがトラップサイトとして含まれた構造を有している。例えば、誘電体層２４ａは、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、またはＳｉ３Ｎ４のような一般的なメモリ素子に使われる高誘電定数（ｈｉｇｈ−ｋ）を有する物質を使用して形成される。すなわち、誘電体層２４ａは、ＳｉＯ２またはＳｉＯ２よりも誘電定数が大きい物質を含む。金属窒化物２４ｂは、金属、特に、遷移金属（Ｔｉ、Ｃｏ、及びＮｉなど）またはランタン系金属（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕ）を使用することが望ましく、Ｓｉ（シリコン）、Ａｌ、またはＢをさらに付加した化合物形態に使用できる。具体的な化学構造式として、ＭＮ、ＭＳｉＮ、ＭＡｌＮ、またはＭＢＮ形態を使用できる。なお、Ｍは、遷移金属またはランタン系金属を意味する。
【００３０】
図２に示したような本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造方法を、図３Ａないし図３Ｅを参照して詳細に説明すれば、次の通りである。
【００３１】
図３Ａを参照すれば、まず半導体基板２１が準備される。半導体基板２１は、一般的な半導体メモリ素子の製造に使われるものならば、Ｓｉなどを含んで制限なしに使用できる。
【００３２】
図３Ｂを参照すれば、半導体基板２１上にトンネリング層２３が堆積される。トンネリング層２３は、ＳｉＯ２及びＳｉＮなどの絶縁物質を蒸着して形成させ、これは、一般的な技術による半導体製造工程をそのまま利用できる。
【００３３】
トンネリング層２３を形成させた後、金属窒化物を含む電荷保存層２４がトンネリング層２３上に形成される。電荷保存層２４を形成するために、本発明では、コスパッタリング工程を利用する。これを説明すれば、Ａｒのような雰囲気ガスで充填された工程チャンバ内に誘電物質を含む第１ターゲット３１及び金属窒化物を含む第２ターゲット３２を使用して、トンネリング層２３上に電荷保存層２４を形成させる。例えば、誘電体層２４ａは、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、またはＳｉ３Ｎ４のような一般的なメモリ素子に使われる高誘電定数（ｈｉｇｈ−ｋ）を有する物質を使用して形成させうる。金属窒化物２４ｂは、金属、特に、遷移金属またはランタン系金属を使用することが望ましく、Ｓｉ、Ａｌ、またはＢをさらに付加した化合物形態に使用できる。具体的な化学構造式として、ＭＮ、ＭＳｉＮ、ＭＡｌＮ、またはＭＢＮ形態を使用できる。このようなスパッタリング工程時、特に重要な点は、第１ターゲット３１と第２ターゲット３２とに印加されるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）パワーであって、これを制御して、誘電体層２４ａ内に形成される金属窒化物２４ｂの大きさを制御できる。
【００３４】
図４Ａないし図４Ｃでは、前述したような本発明によるメモリ素子の電荷保存層２４を形成させるためのコスパッタリング工程時、誘電物質で形成された第１ターゲット３１及び金属窒化物で形成された第２ターゲット３２に印加されるスパッタリングＲＦパワーの大きさによる試片表面を測定したイメージである。ここで、具体的に、第１ターゲット３１としてはＡｌ２Ｏ３を使用し、第２ターゲット３２としてはＴｉＮを使用したものである。
【００３５】
図４Ａは、第１ターゲット３１には、約５０ＷのＲＦパワーを印加し、第２ターゲット３２には、１０ＷのＲＦパワーを印加したものである。図４Ｂは、第１ターゲット３１には、約５０ＷのＲＦパワーを印加し、第２ターゲット３２には、３０ＷのＲＦパワーを印加したものである。図４Ｃは、第１ターゲット３１には、約５０ＷのＲＦパワーを印加し、第２ターゲット３２には、６０ＷのＲＦパワーを印加したものである。すなわち、Ａｌ２Ｏ３で形成された第１ターゲット３１の場合、ＲＦパワーを５０Ｗに固定させ、ＴｉＮで形成された第２ターゲット３２を使用した場合、ＲＦパワーを１０Ｗ、３０Ｗ、及び６０Ｗに次第に増加させつつ、金属窒化物を形成させたということが分かる。
【００３６】
図４Ａないし図４Ｃを参照すれば、周辺部に比べて若干濃く現れた部分が金属窒化物で形成されたトラップサイトであり、金属窒化物で形成された第２ターゲット３２に印加するＲＦパワーを増加させる場合、次第にトラップサイトのサイズが増大するということが分かる。結果的に、本実施形態による金属窒化物をトラップサイトとして含むメモリ素子の製造方法では、トラップサイトのサイズをコスパッタリングで誘電体を含む第１ターゲット３１と金属窒化物を含む第２ターゲット３２とに印加するＲＦパワーを調節して制御できるということを分かる。
【００３７】
図３Ｃを参照すれば、電荷保存層２４を形成させた後、その上部にブロッキング層２５及びゲート電極層２６が形成される。ブロッキング層２５は、ＳｉＯ２などの一般的なメモリ製造工程で使われる絶縁物質ならば利用可能である。そして、ゲート電極層２６は、導電性物質をブロッキング層２５上に蒸着して形成させる。
【００３８】
図３Ｄを参照すれば、トンネリング層２３、電荷保存層２４、ブロッキング層２５、及びゲート電極層２６の両側部をエッチングしてゲート幅が限定される。それにより、半導体基板２１の両側の上面を露出させる。そして、露出された半導体基板２１の両側の上面に対して不純物をドーピングする。
【００３９】
図３Ｅを参照すれば、前述した図３Ｄの不純物ドーピングによって第１不純物領域２２ａ及び第２不純物領域２２ｂが形成され、これを熱処理すれば、本実施形態による金属窒化物をトラップサイトとして含むメモリ素子が完成される。
【００４０】
図５Ａないし図５Ｃは、本実施形態による金属窒化物をトラップサイトとして含むメモリ素子の電気的な特性を示すグラフである。
【００４１】
図５Ａは、Ａｌ２Ｏ３で形成された第１ターゲット３１に５０ＷのＲＦパワーを印加し、ＴｉＮで形成された第２ターゲット３２に３０ＷのＲＦパワーを印加した試片に対して印加電圧Ｖに対する誘電率を示す図面である。そして、Ａｌ２Ｏ３のみで形成された試片に対しても、印加電圧に対する誘電率を表した。図５Ａを参照すれば、Ａｌ２Ｏ３のみで形成された試片に比べてＴｉＮをトラップサイトとして含むように形成させた試片の場合、はるかに広いＣ−Ｖヒステリシス幅が得られるということが分かる。
【００４２】
図５Ｂは、Ａｌ２Ｏ３で形成された第１ターゲット３１に５０ＷのＲＦパワーを印加し、ＴｉＮで形成された第２ターゲット３２に１０ないし６０ＷのＲＦパワーを印加したそれぞれの試片に対して印加電圧Ｖに対する誘電率を測定してそのヒステリシス幅を示したグラフである。図５Ｂを参照すれば、第２ターゲット３２に印加するＲＦパワーの増加によって、Ｃ−Ｖヒステリシス幅が順次に広くなるということが分かる。
【００４３】
図５Ｃは、本実施形態によるメモリ素子とＡｌ２Ｏ３とを電荷保存層に使用した一般的な技術によるメモリ素子のプログラム電圧Ｖｐに対するＶＦＢ値（Ｆｌａｔ  Ｂａｎｄ  Ｖｏｌｔａｇｅ）を示すグラフである。図５Ｃを参照すれば、本実施形態による金属窒化物をトラップサイトとして利用したメモリ素子の場合、ＶＦＢシフト値が一般的な技術によるＡｌ２Ｏ３を電荷保存層として使用した場合に比べて非常に増加したということが分かる。結果的に、本実施形態による金属窒化物をトラップサイトとして利用したメモリ素子の電荷保存層が、優秀な特性を有していることを確認できる。
【００４４】
図６は、本実施形態によって製造した金属窒化物をトラップサイトとして利用したメモリ素子の熱的安定性を示すＸＲＤ（Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）グラフである。図６を参照すれば、熱処理されてない（Ａｓ−ｓｐｕｔｔｅｒｅｄ）状態のＴｉＮ−Ａｌ２Ｏ３蒸着試片の場合、ＴｉＮ（１１１）及び（２００）ピークが検出されるということが分かる。これを１０００℃で３０秒間高温熱処理を行った場合にも、依然としてＴｉＮ（１１１）及び（２００）ピークが確実に検出されるということが分かる。
【００４５】
図７Ａ及び図７Ｂには、前述した図６の場合と同様に、ＴｉＮ−Ａｌ２Ｏ３試片に対して１０００℃で３０秒間高温熱処理を行った後に、Ｎ１ｓ、Ｏ１ｓ、Ｔｉ２ｐ、及びＡｌ２ｐ特性のＸＰＳ分析を実施した。図７Ａを参照すれば、１０００℃で３０秒間高温熱処理工程を実施した場合にも、Ｎ原子の特性ピークが観察され、図７Ｂを参照すれば、Ｔｉ−Ｎの結合関連特性ピークが観察されることが確認できる。
【００４６】
結果的に、図６、図７Ａ、及び図７Ｂによって本実施形態による金属窒化物をトラップサイトとして利用したメモリ素子の場合、高温安定性及び電気的特性に優れたことを確認できる。
【００４７】
上記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。すなわち、本発明の特徴は、ＳＯＮＯＳメモリ素子だけでなく、フローティングゲートタイプのフラッシュメモリ素子、トラップサイトを含む多様なメモリ素子にも積極的に適用させうる。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４８】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４９】
【図１】一般的な技術によるメモリ素子の一般的な形態を示す図面である。
【図２】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の構造を示す図面である。
【図３Ａ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造方法を示す断面図である。
【図３Ｂ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造方法を示す断面図である。
【図３Ｃ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造方法を示す断面図である。
【図３Ｄ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造方法を示す断面図である。
【図３Ｅ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造方法を示す断面図である。
【図４Ａ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造過程でのスパッタリング条件を制御してトラップサイトのサイズを調節したことを示すイメージである。
【図４Ｂ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造過程でのスパッタリング条件を制御してトラップサイトのサイズを調節したことを示すイメージである。
【図４Ｃ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の製造過程でのスパッタリング条件を制御してトラップサイトのサイズを調節したことを示すイメージである。
【図５Ａ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の電気的な特性を示すグラフである。
【図５Ｂ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の電気的な特性を示すグラフである。
【図５Ｃ】本発明による金属窒化物をトラップサイトとして利用したメモリ素子の電気的な特性を示すグラフである。
【図６】本発明の一実施形態による金属窒化物をトラップサイトとして利用したメモリ素子のＸＲＤ測定グラフである。
【図７Ａ】本発明の一実施形態による金属窒化物をトラップサイトとして利用したメモリ素子のＸＰＳ測定グラフである。
【図７Ｂ】本発明の一実施形態による金属窒化物をトラップサイトとして利用したメモリ素子のＸＰＳ測定グラフである。
【符号の説明】
【００５０】
１１，２１    半導体基板、
１２ａ，２２ａ    第１不純物領域、
１２ｂ，２２ｂ    第２不純物領域、
１３    チャンネル領域、
１４    ゲート構造体、
１５，２３    トンネリング層、
１６，２４    電荷保存層、
１７，２５    ブロッキング層、
１８，２６    ゲート電極層、
２４ａ    誘電体層、
２４ｂ    トラップサイト。
【図１】
2006245583.tif 000003
【図２】
2006245583.tif 000004
【図３Ａ】
2006245583.tif 000005
【図３Ｂ】
2006245583.tif 000006
【図３Ｃ】
2006245583.tif 000007
【図３Ｄ】
2006245583.tif 000008
【図３Ｅ】
2006245583.tif 000009
【図５Ｃ】
2006245583.tif 000010
【図６】
2006245583.tif 000011
【図７Ａ】
2006245583.tif 000012
【図７Ｂ】
2006245583.tif 000013
【図４Ａ】
2006245583.tif 000014
【図４Ｂ】
2006245583.tif 000015
【図４Ｃ】
2006245583.tif 000016
【図５Ａ】
2006245583.tif 000017
【図５Ｂ】
2006245583.tif 000018