(57)【要約】【課題】  信号処理ＩＣのデータ取り込み位置に合せた光電変換装置の提供。【解決手段】  光電変換手段の走査回路の第一番目の入力端子は、信号開始位置の選択回路に接続され、スタート信号端子と遅延回路を介したスタート信号とを、外部の制御信号で選択回路を制御する構成とし、第１番目の光電変換素子の出力信号の開始位置を任意に選択が可能なイメージセンサ。【選択図】    図１
2006245637.tif 000002
【特許請求の範囲】
【請求項１】
複数のリニアイメージセンサＩＣを直線状に配置実装して構成されるイメージセンサにおいて、受光量に応じた出力信号を出力する光電変換素子回路列と、前記光電変換素子回路列の出力を読み出すスイッチ素子回路列と、前記光電変換素子回路列から読み出される信号を制御する制御回路と、前記制御回路を介し読み出される信号を読み出す共通信号線と前記光電変換素子回路列を初期状態に戻す第一のリセットスイッチで構成し、前記光電変換素子回路列の各々の出力端子は前記スイッチ素子回路列の各々の入力端子に接続し、前記スイッチ素子回路列の各々の出力端子は前記共通信号線に接続し、前記共通信号線は前記第一のリセットスイッチの第一電極に接続し、前記第一のリセットスイッチの第二電極を初期電位となる基準電位端子に接続して、前記共通信号線をから出力される画像信号を選択的に機能させるチップセレクトスイッチの入力端子に接続し、前記チップセレクトスイッチの出力端子を信号出力端子に接続し、前記光電変換素子回路列を駆動する第一番目の走査回路の入力端子と信号開始信号端子との間に前記走査回路に対応するクロックｍ段遅延する遅延素子がシリアルに接続されており、第１番目の光電変換素子の出力信号の開始位置を遅延する機能を具備したリニアイメージセンサＩＣで構成されるイメージセンサ。
【請求項２】
前記走査回路の入力端子は、第１の選択回路が接続されており、前記第１の選択回路の第１番目の入力端子には信号開始端子が接続されており、前記第１の選択回路の第２番目の入力端子には前記遅延素子の出力端子が接続されており、前記第１番目の光電変換素子の出力信号の開始位置を前記第１の選択回路を制御する事で任意に選択できるようにした請求項１記載のイメージセンサ。
【請求項３】
前記走査回路の出力端子には第２の選択回路が接続されており、前記第２の選択回路の第１番目の入力端子には前記走査回路のｎ−１段目の出力端子が接続されており、前記第２の選択回路の第２番目の入力端子には前記走査回路のｎ−１−ｍ段目の出力端子が接続されており、次のチップを開始する信号は前記第２の選択回路を制御する事で任意に選択できるようにした請求項１記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光照射された原稿からの反射光を受けて電気信号に変換するリニアイメージセンサに関し、ＦＡＸ，スキャナ，複写機等の画像読み取り装置に適用するものである。
【背景技術】
【０００２】
図６は、従来のイメージセンサの回路図である。従来のイメージセンサは、並列に接続された複数の光電変換素子１０１および読み出しスイッチング素子１０２と、読み出しスイッチング素子１０２を制御する走査回路１０３と、読み出しスイッチング素子１０２の信号を出力するスイッチング素子１０７と、スイッチング素子１０７を制御する制御回路１０６と、走査用入力信号形成回路１０４と、走査用出力信号形成回路１０５とで構成されている（特許文献１参照）。
【０００３】
走査回路１０３は、ｎ段のデータフリップフロップ回路で構成されたシフトレジスタで、走査回路１０３の入力端子は、シリアル接続された走査用入力信号形成回路１０４を介して走査用パルスが入力され、クロック入力端子１０９からのクロック信号に同期して画像信号を画像信号出力端子１０８に出力するように読み出しスイッチング素子１０２を制御する。
【０００４】
複数のイメージセンサＩＣを、直線状に基板に配置実装してリニアイメージセンサを構成する。
【特許文献１】特開平１−２９８８６３号公報（第３貢、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながらこの様な従来のイメージセンサは、スタート信号入力直後の第１番目のクロック信号に同期して第１番目の光電変換素子信号を出力するので、イメージセンサの出力した画像信号を入力処理する信号処理ＩＣのデータ取り込み開始位置が数クロックから十数クロック遅延する仕様のものでは、光電変換素子の十数画素の出力は取り込めなくなるという課題があった。
【０００６】
本発明のイメージセンサは、従来のこのような課題を解決しようとするもので、信号処理ＩＣのデータ取り込み開始位置に合せて画像信号を出力することができるイメージセンサを供給する事を目的とした。
【課題を解決するための手段】
【０００７】
本発明のイメージセンサは、イメージセンサＩＣを直線状に配置実装して構成されるイメージセンサにおいて、イメージセンサＩＣ内部の光電変換素子を走査する走査回路列に、スタート信号を遅延させる遅延回路と、次のイメージセンサＩＣのスタート信号の発生回路をセレクタ回路を介して、さらに外部からの制御信号をセレクタ回路に入力することで選択的に遅延させるように設計した。
【発明の効果】
【０００８】
本発明のイメージセンサによれば、信号処理ＩＣのデータ取り込み開始位置が数クロックから十数クロック遅延する仕様のものでも、第１番目の光電変換素子からの出力信号を取り込める事が出来るイメージセンサを得ることができる。
【発明を実施するための最良の形態】
【０００９】
【実施例】
【００１０】
図１は、本発明のイメージセンサの回路図である。このイメージセンサは光電変換素子列Ａ１，Ａ２・・・Ａｎの出力端子は読み出しスイッチング素子ＳＷ１，ＳＷ２・・・ＳＷｎの入力端子にそれぞれ接続され、それぞれの読み出しスイッチング素子の制御端子は走査回路列１の出力端子Ｓ１，Ｓ２，・・・，Ｓｎに接続され、それぞれのスイッチング素子の出力端子は第１の共通信号線２に接続されている。
【００１１】
第１の共通信号線２はリセット及び制御回路３の第１の入力端子に接続され、リセット及び制御回路３の出力端子は第２の共通信号線４に接続され、第２の共通信号線４はチップセレクトスイッチ素子５の入力端子とクランプスイッチ素子７の出力端子に接続されている。チップセレクトスイッチ素子５の出力端子は画像信号出力端子６に接続されている。
リセット及び制御回路３の第２の入力端子とクランプスイッチ素子７の入力端子は互いに短絡し、リセット電位を与える基準電圧出力端子１０と抵抗９の第１の端子に接続され、抵抗９の第２の端子は基準電圧発生回路８の出力端子に接続されている。
【００１２】
遅延回路１３は１１段のデータフリップフロップ回路ＦＦＤ１，ＦＦＤ２・・・ＦＦＤ１１で構成したシフトレジスタで、１１段目のデータフリップフロップ回路ＦＦＤ１１のＱ出力がセレクタ回路１２Ａの入力Ｂに接続され、セレクタ回路１２Ａの出力Ｙは走査回路列１のデータ入力ＳＩＤに接続されている。
【００１３】
信号開始位置制御端子ＣＴＲＬの共通信号線１１は、信号開始位置セレクタ回路１２Ａの入力Ｃと次のチップスタート信号セレクタ回路１２Ｂの入力Ｃに接続され、スタート信号ＳＩは遅延回路１３の第１番目のデータフリップ回路ＦＦＤ１の入力Ｄとセレクタ回路１２Ａの入力Ａに接続されている。走査回路列１はｎ段のデータフリップフロップ回路で構成したシフトレジスタで、データフリップフロップ回路のｎ−１段目の出力Ｑｎ−１がセレクタ回路１２Ｂの入力Ａに接続され、ｎ−１２段目の出力データフリップフロップ回路のＱｎ−１２がセレクタ回路１２Ｂの入力Ｂに接続され、セレクタ回路１２Ｂの出力ＣはＳＯ出力に接続されている。
【００１４】
なお本実施例では遅延回路１３は１１段のデータフリップフロップ回路で構成しているシフトレジスタとしているがｍ段で構成しても構わない。
この場合は走査回路列１のｎ−１−ｍ段目の出力Ｑｎ−１−ｍをセレクタ回路１２Ｂの入力Ｂに接続する構成にしても構わない。また遅延回路１３は１１段のデータフリップフロップ回路で構成しているシフトレジスタとしているが分周回路でも構わない。
【００１５】
図２は、本発明のイメージセンサのセレクタ回路の一例を示す回路図である。ＮＡＮＤゲートで構成したもので、入力Ｃがハイの時は入力Ａの信号が出力Ｙから出力し、入力Ｃがロウの時は入力Ｂの信号が出力Ｙから出力する構成としている。なお本実施例では便宜上、ＮＡＮＤゲートとしているが、ＮＯＲゲートで構成しても構わない。
【００１６】
図３は、本発明のイメージセンサのスタート信号を遅延しない場合のタイムチャートである。φＣＬＫはクロックパルスを示し、φＳＩはスタート信号を示し、Ｓ１，Ｓ２，Ｓ３，・・・，Ｓｎはそれぞれの読み出しスイッチング素子を制御する信号を示しており、当然のことではあるが走査回路列１はｎ個以上のフリップフロップで構成されたシフトレジスタで、読み出しスイッチング素子が１段ずつ順次導通するような走査信号を発生する。φＳＩＤはＣＴＲＬがハイであるためスタート信号φＳＩがセレクタ回路２Ａの出力Ｙより出力され、走査回路列１の第１番目の出力Ｓ１はスタート信号φＳＩが入力され１クロック目から出力される。φＳＯは次のイメージセンサのスタート信号を示し、走査回路列１の出力信号Ｑｎ−１がセレクタ回路２Ｂの出力Ｙより出力される。φＣＳはチップセレクトスイッチ素子の制御信号を示しており、スタート信号ＳＩＤにより選択されたイメージセンサのｎビットの画像信号を出力し終えるまでの期間に導通状態となる。全てはＨｉｇｈレベルで導通状態となり、ＬＯＷレベルで非導通状態となる。ＶＳＩＧは光電変換された画像信号出力である。ＶＲＥＦはイメージセンサの基準電圧発生回路で発生した基準電圧、または基準電圧端子ＶＲＥＦから外部より供給した基準電圧を示す。
【００１７】
このように各スイッチング素子が動作することで、例えば１番目の光電変換素子Ａ１で得られた画像信号はφＳＩが入力され１クロック目に１番目のスイッチング素子Ｓ１が導通状態になると第１の共通信号線に読み出される。画像信号が十分に読み出された後、φＣＬＫのＨｉｇｈレベルの期間でリセットおよび制御回路により、読み出しスイッチング素子Ｓ１を介して基準電圧ＶＲＥＦにリセットされる、さらに第２の共通信号線でクランプスイッチ素子により、φＣＬＫのＨｉｇｈレベルの期間で基準電圧ＶＲＥＦにクランプされる。
【００１８】
この動作を順次繰り返し、複数の読み出しスイッチング素子が制御され、暗時出力を基準電圧ＶＲＥＦ基準とした画像信号が読み出されることで、ライン型イメージセンサの動作が得られる。
【００１９】
図４は、本発明のイメージセンサのスタート信号を遅延する場合のタイムチャートである。図３と同様に、φＣＬＫはクロックパルスを示し、φＳＩはスタート信号を示し、Ｓ１，Ｓ２，Ｓ３，・・・，Ｓｎはそれぞれの読み出しスイッチング素子を制御する信号を示しており、当然のことではあるが走査回路列１はｎ個以上のフリップフロップで構成されたシフトレジスタで、読み出しスイッチング素子が１段ずつ順次導通するような走査信号を発生する。φＳＩＤはＣＴＲＬがロウであるためスタート信号φＳＩから信号開始位置タイミング発生回路１３の１１段のデータスリップフロップ回路を介した信号が、セレクタ回路２Ａの出力Ｙより出力され１１クロック遅延した信号となる。このため走査回路列１の第１番目の出力Ｓ１はスタート信号φＳＩが入力され１２クロック目から出力される。φＳＯは次のイメージセンサのスタート信号を示し、論理を合せるため走査回路列１の出力信号Ｑｎ−１２がセレクタ回路２Ｂの出力Ｙより出力される。φＣＳはチップセレクトスイッチ素子の制御信号を示しており、スタート信号ＳＩＤにより選択されたイメージセンサのｎビットの画像信号を出力し終えるまでの期間に導通状態となる。全てはＨｉｇｈレベルで導通状態となり、ＬＯＷレベルで非導通状態となる。ＶＳＩＧは光電変換された画像信号出力である。ＶＲＥＦはイメージセンサの基準電圧発生回路で発生した基準電圧、または基準電圧端子ＶＲＥＦから外部より供給した基準電圧を示す。
【００２０】
このように各スイッチング素子が動作することで、例えば１番目の光電変換素子Ａ１で得られた画像信号は、φＳＩが入力され１２クロック目に１番目のスイッチング素子Ｓ１が導通状態になると第１の共通信号線に読み出される。画像信号が十分に読み出された後、φＣＬＫのＨｉｇｈレベルの期間でリセットおよび制御回路により、読み出しスイッチング素子Ｓ１を介して基準電圧ＶＲＥＦにリセットされる、さらに第２の共通信号線でクランプスイッチ素子により、φＣＬＫのＨｉｇｈレベルの期間で基準電圧ＶＲＥＦにクランプされる。
【００２１】
この動作を順次繰り返し、複数の読み出しスイッチング素子が制御され、暗時出力を基準電圧ＶＲＥＦ基準とした画像信号が読み出されることで、ライン型イメージセンサの動作が得られる。
【００２２】
以上説明したように、本発明のイメージセンサは信号処理ＩＣのデータ取り込み開始位置が数クロックから十数クロック遅延する仕様に対応するイメージセンサにおいて、ＩＣ内部の光電変換素子列を走査する走査回路列に、スタート信号を遅延させる遅延回路およびそれらを選択するセレクタ回路と、スタート信号の選択にあわせて次段のイメージセンサＩＣのスタート信号を選択するセレクタ回路とを設けることによって、第１番目の光電変換素子の出力信号からもれなく取り込めるイメージセンサを提供することが出来る。
【図面の簡単な説明】
【００２３】
【図１】本発明のイメージセンサの回路図である。
【図２】本発明のイメージセンサのセレクタ回路の一例を示す回路図である。
【図３】本発明のイメージセンサの、スタート信号を遅延しない場合のタイムチャートである。
【図４】本発明のイメージセンサの、スタート信号を遅延する場合のタイムチャートである。
【図５】従来のイメージセンサの回路図である。
【符号の説明】
【００２４】
Ａ１〜Ａｎ  光電変換素子
ＳＷ１〜ＳＷｎ  読み出しスイッチング素子
１    走査回路列
３    リセット及び制御回路
５    チップセレクトスイッチ素子
６    画像出力端子
７    クランプスイッチ素子
８    基準電圧発生回路
９    抵抗
１０  基準電圧出力端子
１１  信号開始位置制御端子ＣＴＲＬの共通信号線
１２Ａ  信号開始位置セレクタ回路
１２Ｂ  次チップスタート信号セレクタ回路
１３  遅延回路
【図１】
2006245637.tif 000003
【図２】
2006245637.tif 000004
【図３】
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【図４】
2006245637.tif 000006
【図５】
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