(57)【要約】【課題】イオン注入工程での高精度なリソグラフィ技術を削減する。【解決手段】半導体装置の設計方法は、トランジスタが形成される複数の半導体領域１６，１８をそれぞれが含む複数のスタンダードセルＳＣを複数の行に配置し、各行で隣接する２つのスタンダードセルの隙間を埋め込むように、複数の埋め込みセル１３を配置し、複数の半導体領域１６，１８に対応し、かつトランジスタのしきい値電圧を調整するための複数のチャネルインプラ領域１４を配置し、各行で隣接する２つのチャネルインプラ領域にデザインルールに基づく最小間隔違反が発生した場合に、該当する２つのチャネルインプラ領域を埋め込みセル１３を用いて合成し、合成されたチャネルインプラ領域の形状を用いてマスク１５を作成する。【選択図】      図１
2006286862.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが形成される複数の半導体領域をそれぞれが含む複数のスタンダードセルを複数の行に配置し、
各行で隣接する２つのスタンダードセルの隙間を埋め込むように、複数の埋め込みセルを配置し、
前記複数の半導体領域に対応し、かつトランジスタのしきい値電圧を調整するための複数のチャネルインプラ領域を配置し、
各行で隣接する２つのチャネルインプラ領域にデザインルールに基づく最小間隔違反が発生した場合に、該当する２つのチャネルインプラ領域を前記埋め込みセルを用いて合成し、
合成されたチャネルインプラ領域の形状を用いてマスクを作成する、
ことを特徴とする半導体装置の設計方法。
【請求項２】
前記複数のスタンダードセルは、第１導電型の複数の第１半導体領域と第２導電型の複数の第２半導体領域とをそれぞれ含み、
前記複数のチャネルインプラ領域は、第１導電型の複数の第１チャネルインプラ領域と第２導電型の複数の第２チャネルインプラ領域とをそれぞれ含むことを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
第１導電型を有し、かつ基板に電源を供給するための基板コンタクト領域を配置し、
前記基板コンタクト領域の両側に、第１導電型の第１半導体領域と第２導電型の第２半導体領域とを含む複数のスタンダードセルを配置し、前記第１半導体領域は前記基板コンタクト領域側に配置され、
前記基板コンタクト領域の上で、前記複数のスタンダードセルからなる２つの行の間を埋め込むように埋め込みセルを配置し、
前記第１半導体領域に対応しかつ前記基板コンタクト領域に重なるように、トランジスタのしきい値電圧を調整するための複数のチャネルインプラ領域を配置し、
前記埋め込みセルの上で前記複数のチャネルインプラ領域のうちデザインルールに基づく最小間隔違反が発生した場合に、該当する２つのチャネルインプラ領域を前記埋め込みセルを用いて合成し、
合成されたチャネルインプラ領域の形状を用いてマスクを作成する、
ことを特徴とする半導体装置の設計方法。
【請求項４】
最小間隔違反が発生した２つのチャネルインプラ領域は、同じしきい値電圧を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の設計方法。
【請求項５】
複数のスタンダードセルにそれぞれ含まれかつトランジスタが形成される複数の半導体領域を複数の行に形成し、
前記半導体領域内に、トランジスタのしきい値電圧を調整するための複数のチャネルインプラ領域を複数のマスクを用いて形成し、前記複数のマスクは各行で隣接する２つのチャネルインプラ領域にデザインルールに基づく最小間隔違反が発生した２つのチャネルインプラ領域を合成した形状を有するマスクを含む、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法および製造方法に係り、特にスタンダードセルを備えた半導体装置の設計方法および製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の製造技術の進歩は非常に目覚しく、半導体装置に含まれる素子の微細化が進んでいる。このような半導体素子の微細化は、マスクプロセス技術、リソグラフィ技術、およびエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。
【０００３】
パターンサイズが十分大きい時代には、ウェハ上に形成したいＬＳＩパターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実に作成されたマスクを用いてほぼ設計パターン通りのパターンを基板上に形成できた。
【０００４】
しかし、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終的な仕上り寸法が設計パターン通りにならない場合が生じる。
【０００５】
特に微細加工を達成するために最も重要なリソグラフィおよびエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンレイアウト環境が、そのパターンの寸法精度に大きく影響する。
【０００６】
そこで、これらの影響を低減させるために、加工後の寸法が所望パターンに形成されるように、予め設計パターンの形を選択的に変更する方法である近接効果補正（ＯＰＣ：Optical Proximity Correction）等を行う必要がある。
【０００７】
しかし、ＯＰＣにより高精度な補正を行うためには、設計パターンに多くの細かい補助パターンを付加する必要がある。これにより、設計時間或いはマスク作成時間の増大が問題となる。
【０００８】
ところで、半導体装置のレイアウト設計にはスタンダードセルが用いられている。複数のスタンダードセルは、上下左右に隣接して配置される。また、スタンダードセルを構成するトランジスタのしきい値電圧は一種類ではなく、セルの配置によっては、同じしきい値電圧をもったスタンダードセルが近接して、かつ分離された状態で配置されうる。
【０００９】
例えば、同じしきい値電圧のスタンダードセルが近接して配置され、各々のチャネルインプラ領域が基板コンタクト領域を共有する場合に、この基板コンタクト領域上でデザインルール上の最小間隔違反が発生することがある。
【００１０】
したがって、予めこのようなデザインルール違反が発生するのを回避するため、スタンダードセル境界に存在する基板コンタクト領域上に、該当するスタンダードセルのしきい値電圧を決めるチャネルインプラ領域とは異なるしきい値のチャネルインプラ領域も同時に配置している。この異なるしきい値のチャネルインプラ領域は、基板コンタクト領域上にのみ存在することになるため、細長い領域となり、結果的にイオン注入工程でも高精度のリソグラフィ技術が必要となってしまう。
【００１１】
この種の関連技術として、従来のスタンダードセル方式と同等の労力と時間で、マニュアル設計に近い集積度の集積回路を設計する技術が開示されている（特許文献１参照）。
【特許文献１】特開平４−１８６８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、イオン注入工程での高精度なリソグラフィ技術を削減することが可能な半導体装置の設計方法および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の視点に係る半導体装置の設計方法は、トランジスタが形成される複数の半導体領域をそれぞれが含む複数のスタンダードセルを複数の行に配置し、各行で隣接する２つのスタンダードセルの隙間を埋め込むように、複数の埋め込みセルを配置し、前記複数の半導体領域に対応し、かつトランジスタのしきい値電圧を調整するための複数のチャネルインプラ領域を配置し、各行で隣接する２つのチャネルインプラ領域にデザインルールに基づく最小間隔違反が発生した場合に、該当する２つのチャネルインプラ領域を前記埋め込みセルを用いて合成し、合成されたチャネルインプラ領域の形状を用いてマスクを作成する。
【００１４】
本発明の第２の視点に係る半導体装置の設計方法は、第１導電型を有し、かつ基板に電源を供給するための基板コンタクト領域を配置し、前記基板コンタクト領域の両側に、第１導電型の第１半導体領域と第２導電型の第２半導体領域とを含む複数のスタンダードセルを配置し、前記第１半導体領域は前記基板コンタクト領域側に配置され、前記基板コンタクト領域の上で、前記複数のスタンダードセルからなる２つの行の間を埋め込むように埋め込みセルを配置し、前記第１半導体領域に対応しかつ前記基板コンタクト領域に重なるように、トランジスタのしきい値電圧を調整するための複数のチャネルインプラ領域を配置し、前記埋め込みセルの上で前記複数のチャネルインプラ領域のうちデザインルールに基づく最小間隔違反が発生した場合に、該当する２つのチャネルインプラ領域を前記埋め込みセルを用いて合成し、合成されたチャネルインプラ領域の形状を用いてマスクを作成する。
【００１５】
本発明の第３の視点に係る半導体装置の製造方法は、複数のスタンダードセルにそれぞれ含まれかつトランジスタが形成される複数の半導体領域を複数の行に形成し、前記半導体領域内に、トランジスタのしきい値電圧を調整するための複数のチャネルインプラ領域を複数のマスクを用いて形成し、前記複数のマスクは各行で隣接する２つのチャネルインプラ領域にデザインルールに基づく最小間隔違反が発生した２つのチャネルインプラ領域を合成した形状を有するマスクを含む。
【発明の効果】
【００１６】
本発明によれば、イオン注入工程での高精度なリソグラフィ技術を削減することが可能な半導体装置の設計方法および半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能および構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の設計方法を示すフローチャートである。
【００１９】
まず、接地電位Ｖｓｓを基板に供給するためのＰ＋拡散領域である基板コンタクト領域１１（或いは、ボディコンタクトともいう）と、電源電位Ｖｄｄを基板に供給するためのＮ＋拡散領域である基板コンタクト領域１２−１，１２−２とを基板上に配置する（ステップＳ１ａ）。図２は、複数の基板コンタクト領域を示すレイアウト図である。
【００２０】
基板コンタクト領域１１は、接地電位Ｖｓｓに接続される。基板コンタクト領域１２−１，１２−２は、電源電位Ｖｄｄに接続される。これらの基板コンタクト領域の幅は、トランジスタのしきい値電圧等に基づいてデザインルールとして規定される。
【００２１】
次に、複数のスタンダードセルを配置する（ステップＳ１ｂ）。スタンダードセルは、ＣＭＯＳ回路やＡＮＤ回路等の基本ゲートの集合である。このスタンダードセルは、例えば、幅（図３中のＹ方向の長さ）が一定で、長さ（図３中のＸ方向の長さ）が異なる形状となっている。このスタンダードセルの長さは、ＣＭＯＳ回路やＡＮＤ回路等の種類によって変化する。また、複数のスタンダードセルは、スタンダードセルが有するトランジスタのしきい値電圧がそれぞれ異なる複数種類のスタンダードセルを含んでいる。
【００２２】
図３は、複数のスタンダードセルを示すレイアウト図である。図３には、一例として、６個のスタンダードセルＳＣ１〜ＳＣ６を示している。また、スタンダードセルＳＣ１とＳＣ５とは、同じしきい値電圧を有している。スタンダードセルＳＣ２，ＳＣ４，ＳＣ６は、スタンダードセルＳＣ１，ＳＣ５と異なるしきい値電圧を有している。
【００２３】
ところで、各スタンダードセルは、Ｎ型ＭＯＳトランジスタが形成される領域であるＰ型ウェル（Ｐ型半導体領域）と、Ｐ型ＭＯＳトランジスタが形成される領域であるＮ型ウェル（Ｎ型半導体領域）とを備えている。そして、第１行（スタンダードセルＳＣ１〜ＳＣ３からなる）と第２行（スタンダードセルＳＣ４〜ＳＣ６からなる）との２つのＰ型ウェルは、向かい合うように配置されている。図３には、スタンダードセルＳＣ１が有するＰ型ウェル１６およびＮ型ウェル１７と、スタンダードセルＳＣ５が有するＰ型ウェル１８およびＮ型ウェル１９とを一例として示している。
【００２４】
例えば、Ｎ型ウェルとＰ型ウェルとを順番に配置した場合、１つの列に対して基板コンタクト領域１１と基板コンタクト領域１２−１とをそれぞれ配置しなければならない。しかし、第１行と第２行との２つのＰ型ウェルを向かい合うように配置することで、これらに対応する基板コンタクト領域１１を１つにすることができる。これにより、回路面積を縮小させることができる。
【００２５】
また、基板コンタクト領域の両側に当該基板コンタクト領域と同じ導電型のウェルを配置している。このようにすることで、後述するチャネルインプラ領域を基板コンタクト領域に重なるように形成することができる。よって、チャネルインプラ領域を形成するための高精度のリソグラフィが必要なくなる。
【００２６】
なお、スタンダードセルを配置する設計工程は、上記に限定されるものではない。前述したように、スタンダードセルの幅は同じである。よって、スタンダードセルを複数の行に配置し、各行の間に形成された領域を基板コンタクト領域とするように設計してもよい。
【００２７】
次に、複数の行の間を埋め込むための埋め込みセル１３を配置する（ステップＳ１ｃ）。図４は、埋め込みセル１３を示すレイアウト図である。この埋め込みセル１３は、デザインルールの最小間隔違反を回避するための補正レイヤーの役割を持つ。
【００２８】
次に、スタンダードセルが有するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのソース領域およびドレイン領域を配置する（ステップＳ１ｄ）。
【００２９】
次に、トランジスタのしきい値電圧を調整するためのチャネルイオン注入用拡散領域であるＰ型およびＮ型の複数のチャネルインプラ領域（或いは、チャネルイオン注入領域）を配置する（ステップＳ１ｅ）。このチャネルインプラ領域は、該当するソース領域およびドレイン領域を囲み、かつ隣接する基板コンタクト領域に重なるように配置される。このように、基板コンタクト領域の上にも高濃度の不純物を注入することで、基板コンタクト領域の上に形成されるコンタクトプラグ等の接触抵抗を下げることができる。
【００３０】
図５は、チャネルインプラ領域を示すレイアウト図である。図５には、スタンダードセルＳＣ１のＰ型チャネルインプラ領域１４−１ＰおよびＮ型チャネルインプラ領域１４−１Ｎと、スタンダードセルＳＣ５のＰ型チャネルインプラ領域１４−２ＰおよびＮ型チャネルインプラ領域１４−２Ｎとを示している。また、レイアウトを明確にするために、Ｐ型チャネルインプラ領域１４−１Ｐ，１４−２Ｐにのみ斜線を付している。
【００３１】
次に、ＤＲＣ（Design Rule Check）によりチャネルインプラ領域の最小間隔違反が発生しているか否かを判定する（ステップＳ１ｆ）。この最小間隔違反は、同じしきい値電圧を有する隣接した２つのチャネルインプラ領域に対して判定される。
【００３２】
次に、最小間隔違反が検出された場合、該当する２つのチャネルインプラ領域を埋め込みセル１３の一部を用いて合成する（ステップＳ１ｇ）。図５において、Ｐ型チャネルインプラ領域１４−１Ｐと１４−２Ｐとが最小間隔違反を起こしている。図６は、合成されたチャネルインプラ領域１５の形状を示す図である。なお、上記一連の設計工程は、データ群（レイヤー）を用いて行われる。
【００３３】
そして、この合成されたチャネルインプラ領域のデータ群（レイヤー）を用いてマスクデータを作成し、このマスクデータに基づいてチャネルインプラ領域を形成するためのマスクを作成する（ステップＳ１ｈ）。
【００３４】
このような設計方法を用いることで、チャネルインプラ領域の最小間隔違反を回避することができる。また、チャネルインプラ領域の最小間隔違反を回避するために、スタンダードセルの行の間に、予め全てのしきい値電圧に対応した細長いチャネルインプラ領域を形成しておく必要が無くなる。これにより、高精度なリソグラフィを行う必要が無いため、半導体装置の製造工程を簡単にすることができる。
【００３５】
特に微細加工を達成するために最も重要なリソグラフィおよびエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンレイアウト環境が、そのパターンの寸法精度に大きく影響する。
【００３６】
そこで、これらの影響を低減させるために、加工後の寸法が所望パターンに形成されるように、予め設計パターンの形を選択的に変更する方法である近接効果補正（ＯＰＣ：Optical Proximity Correction）を行う必要がある。
【００３７】
しかし、上記説明した設計方法を用いれば、微細加工を減らすことができるため、パターンを作成するための設計時間を低減することができる。
【００３８】
次に、半導体装置の製造方法について説明する。図７は、半導体装置の概略を示す平面図である。
【００３９】
まず、スタンダードセルおよび基板コンタクト領域が形成されるアクティブ領域ＡＡを残すように、Ｐ型半導体基板２１の表面を所定深さまでエッチングする。そして、エッチングした領域に例えばＳｉＯ２からなる絶縁層を埋め込んでＳＴＩ（Shallow Trench Isolation）を形成する。
【００４０】
次に、図８（図７に示したVIII−VIII線に沿った断面図）に示すように、Ｐ型半導体基板２１内にＰ型不純物をイオン注入し、Ｐ型ウェル２２を形成する。また、Ｐ型半導体基板２１内にＮ型不純物をイオン注入し、Ｎ型ウェル２３，２４を形成する。
【００４１】
次に、図９および図１０（図７に示したＸ−Ｘ線に沿った断面図）に示すように、半導体基板２１内に高濃度のＰ＋型不純物をイオン注入し、基板コンタクト領域１１を形成する。同様に、半導体基板２１内に高濃度のＮ＋型不純物をイオン注入し、基板コンタクト領域１２−１，１２−２を形成する。
【００４２】
次に、半導体基板２１の表面領域にＰ型不純物をイオン注入し、チャネルインプラ領域１５を形成する。このチャネルインプラ領域１５の形成工程には、前述したマスクが用いられる。同様に、半導体基板２１の表面領域にＮ型不純物をイオン注入し、Ｎ型のチャネルインプラ領域を形成する。
【００４３】
次に、図１１および図１２に示すように、半導体基板２１の上に例えばＳｉＯ２からなるゲート絶縁膜２５を形成する。次に、ゲート絶縁膜２５の上にＣＶＤ（Chemical Vapor Deposition）法とエッチング法とを用いてポリシリコンからなるゲート電極２６を形成する。
【００４４】
次に、Ｐ型ウェル２２内にゲート電極２６をマスクとしてＰ型不純物をイオン注入し、Ｈａｌｏを形成する。さらに、Ｐ型ウェル２２内にゲート電極２６をマスクとしてＮ型不純物をイオン注入し、エクステンション領域２７，２８を形成する。
【００４５】
また、Ｎ型ウェル２３，２４内にＰ型ＭＯＳトランジスタ用のＨａｌｏとエクステンション領域２９，３０とを形成する。
【００４６】
次に、図１３および図１４に示すように、ゲート電極２６の両側面にＣＶＤ法とエッチング法とを用いてＳｉＮからなる側壁絶縁膜３１を形成する。そして、Ｐ型ウェル２２内に側壁絶縁膜３１をマスクとして高濃度のＰ＋型不純物をイオン注入し、ソース領域３２およびドレイン領域３３を形成する。
【００４７】
次に、半導体基板２１の上にＣＶＤ法を用いて例えばＢＰＳＧ（Boron Phosphorus Silicate Glass）からなる層間絶縁膜（図示せず）を形成する。次に、基板コンタクト領域１１の上にＲＩＥ（Reactive Ion Etching）法を用いてコンタクトプラグ３４を形成する。また、ソース領域３２およびドレイン領域３３の上に、それぞれ、ＲＩＥ法を用いてコンタクトプラグ３６を形成する。そして、コンタクトプラグ３４，３６の上にメタル配線３７を形成する。
【００４８】
このようにして形成された半導体装置において、基板コンタクト領域１１を形成する際に高精度なリソグラフィを行う必要が無い。これにより、半導体装置の製造工程を簡単にすることができる。
【００４９】
（第２の実施形態）
第２の実施形態は、同じ行にトランジスタのしきい値電圧が同じ２つのスタンダードセルが配置された場合の設計方法について示している。
【００５０】
以下に、本発明の第２の実施形態に係る半導体装置の設計方法について図１５および図１６を参照して説明する。
【００５１】
まず、図１５に示すように、接地電位Ｖｓｓを基板に供給するためのＰ＋拡散領域である基板コンタクト領域５１と、電源電位Ｖｄｄを基板に供給するためのＮ＋拡散領域である基板コンタクト領域５２とを基板上に配置する。
【００５２】
次に、複数のスタンダードセルを配置する。なお、簡略化のために、図１５には２つのスタンダードセルＳＣ１，ＳＣ２のみ示している。この２つのスタンダードセルＳＣ１，ＳＣ２は、同じしきい値電圧を有している。
【００５３】
スタンダードセルＳＣ１は、Ｎ型ＭＯＳトランジスタが形成される領域であるＰ型ウェル５３と、Ｐ型ＭＯＳトランジスタが形成される領域であるＮ型ウェル５４とを備えており、Ｐ型ウェル５３は基板コンタクト領域５１側に、Ｎ型ウェル５４は基板コンタクト領域５２側に配置される。また、スタンダードセルＳＣ２は、Ｐ型ウェル５５とＮ型ウェル５６とを備えており、Ｐ型ウェル５５は基板コンタクト領域５１側に、Ｎ型ウェル５６は基板コンタクト領域５２側に配置される。
【００５４】
ここで、スタンダードセルＳＣ１とＳＣ２との間には、隙間５７が空いている。例えばコンピュータ上で行うレイアウト設計では、スタンダードセルを機械的に配置していくため、このように隙間５７が発生する場合がある。
【００５５】
次に、図１６に示すように、スタンダードセル間に発生した隙間５７を埋め込むための埋め込みセル６２を配置する。この埋め込みセル６２は、デザインルールの最小間隔違反を回避するための補正レイヤーの役割を持つ。
【００５６】
次に、スタンダードセルが有するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのソース領域およびドレイン領域を配置する。次に、該当するソース領域およびドレイン領域を囲み、かつ隣接する基板コンタクト領域５１に重なるように、Ｐ型チャネルインプラ領域５８，６０を配置する。また、該当するソース領域およびドレイン領域を囲み、かつ隣接する基板コンタクト領域５２に重なるように、Ｎ型チャネルインプラ領域５９，６１を配置する（図１６参照）。
【００５７】
次に、ＤＲＣによりチャネルインプラ領域の最小間隔違反が発生しているか否かを判定する。この最小間隔違反は、同じしきい値電圧を有する隣接した２つのチャネルインプラ領域に対して判定される。
【００５８】
次に、最小間隔違反が検出された場合、該当する２つのチャネルインプラ領域を埋め込みセルを用いて合成する。図１６において、Ｐ型チャネルインプラ領域５８と６０とが最小間隔違反を起こしている。また、Ｎ型チャネルインプラ領域５９と６１とが最小間隔違反を起こしている。
【００５９】
図１７は、合成されたチャネルインプラ領域を示す図である。チャネルインプラ領域６３は、チャネルインプラ領域５８と６０とが合成されたものである。チャネルインプラ領域６４は、チャネルインプラ領域５９と６１とが合成されたものである。
【００６０】
そして、この合成されたチャネルインプラ領域のデータ群（レイヤー）を用いてマスクデータを作成し、このマスクデータに基づいてチャネルインプラ領域を形成するためのマスクを作成する。
【００６１】
このような設計方法を用いることで、チャネルインプラ領域の最小間隔違反を回避することができる。また、チャネルインプラ領域の最小間隔違反を回避するために、複数のスタンダードセルの隙間に、予め全てのしきい値電圧に対応した細長いチャネルインプラ領域を形成しておく必要が無くなる。これにより、高精度なリソグラフィを行う必要が無いため、半導体装置の製造工程を簡単にすることができる。その他の効果は、第１の実施形態と同様である。
【００６２】
（第３の実施形態）
第３の実施形態は、同じ行のスタンダードセル間に隙間が発生し、かつ隣接する２つの行に含まれるスタンダードセルのチャネルインプラ領域に最小間隔違反が発生した場合の設計方法について示している。
【００６３】
以下に、本発明の第３の実施形態に係る半導体装置の設計方法について図１８乃至図２１を参照して説明する。
【００６４】
まず、図１８に示すように、接地電位Ｖｓｓを基板に供給するためのＰ＋拡散領域である基板コンタクト領域１１と、電源電位Ｖｄｄを基板に供給するためのＮ＋拡散領域である基板コンタクト領域１２−１，１２−２とを基板上に配置する。
【００６５】
次に、複数のスタンダードセルを配置する。図１８には、一例として、６個のスタンダードセルＳＣ１〜ＳＣ６を示している。また、スタンダードセルＳＣ１とＳＣ５とは、同じしきい値電圧を有している。スタンダードセルＳＣ２，ＳＣ４，ＳＣ６は、スタンダードセルＳＣ１，ＳＣ５と異なるしきい値電圧を有している。
【００６６】
各スタンダードセルは、Ｎ型ＭＯＳトランジスタが形成される領域であるＰ型ウェルと、Ｐ型ＭＯＳトランジスタが形成される領域であるＮ型ウェルとを備えている。そして、第１行と第２行との２つのＰ型ウェルは、向かい合うように配置されている。
【００６７】
ここで、複数のスタンダードセルの間には、複数の隙間が空いている。次に、図１９に示すように、スタンダードセル間に発生した隙間を埋め込むための埋め込みセルを配置する。また、Ｎ型ウェル間の隙間と、Ｐ型ウェル間の隙間とには、別々の埋め込みセルを配置する。図１９において、Ｐ型ウェル間の隙間には、埋め込みセル７１−１〜７１−３が配置されている。Ｎ型ウェル間の隙間には、埋め込みセル７２−１〜７２−４が配置されている。
【００６８】
次に、スタンダードセルが有するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのソース領域およびドレイン領域を配置する。
【００６９】
次に、複数のチャネルインプラ領域を配置する。このチャネルインプラ領域は、該当するソース領域およびドレイン領域を囲み、かつ隣接する基板コンタクト領域に重なるように配置される。
【００７０】
図２０は、チャネルインプラ領域を示すレイアウト図である。図２０には、スタンダードセルＳＣ１のＰ型チャネルインプラ領域１４−１ＰおよびＮ型チャネルインプラ領域１４−１Ｎと、スタンダードセルＳＣ５のＰ型チャネルインプラ領域１４−２ＰおよびＮ型チャネルインプラ領域１４−２Ｎとを示している。また、レイアウトを明確にするために、Ｐ型チャネルインプラ領域１４−１Ｐ，１４−２Ｐにのみ斜線を付している。
【００７１】
次に、ＤＲＣによりチャネルインプラ領域の最小間隔違反が発生しているか否かを判定する。この最小間隔違反は、同じしきい値電圧を有する隣接した２つのチャネルインプラ領域に対して判定される。
【００７２】
次に、最小間隔違反が検出された場合、該当する２つのチャネルインプラ領域を埋め込みセルを用いて合成する。図２０において、Ｐ型チャネルインプラ領域１４−１Ｐと１４−２Ｐとが最小間隔違反を起こしている。よって、Ｐ型チャネルインプラ領域１４−１Ｐと１４−２Ｐと埋め込みセル７１−２とを合成し、新たな１つのチャネルインプラ領域を生成する。図２１は、合成されたチャネルインプラ領域７３の形状を示す図である。
【００７３】
そして、この合成されたチャネルインプラ領域のデータ群（レイヤー）を用いてマスクデータを作成し、このマスクデータに基づいてチャネルインプラ領域を形成するためのマスクを作成する。
【００７４】
このような設計方法を用いることで、チャネルインプラ領域の最小間隔違反を回避することができる。その他の効果は、第１の実施形態と同様である。
【００７５】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施形態に係る半導体装置の設計方法を示すフローチャート。
【図２】本発明の第１の実施形態に係る半導体装置の設計方法を説明するためのレイアウト図。
【図３】図２に続く半導体装置の設計方法を説明するためのレイアウト図。
【図４】図３に続く半導体装置の設計方法を説明するためのレイアウト図。
【図５】図４に続く半導体装置の設計方法を説明するためのレイアウト図。
【図６】合成されたチャネルインプラ領域１５の形状を示す図。
【図７】本発明の第１の実施形態に係る半導体装置の概略を示す平面図。
【図８】図７に示した半導体装置の製造方法を説明するためのVIII−VIII線に沿った断面図。
【図９】図８に続く製造方法を説明するための断面図。
【図１０】図７に示した半導体装置の製造方法を説明するためのＸ−Ｘ線に沿った断面図。
【図１１】図９に続く製造方法を説明するための断面図。
【図１２】図１０に続く製造方法を説明するための断面図。
【図１３】図１１に続く製造方法を説明するための断面図。
【図１４】図１２に続く製造方法を説明するための断面図。
【図１５】本発明の第２の実施形態に係る半導体装置の設計方法を説明するためのレイアウト図。
【図１６】図１５に続く半導体装置の設計方法を説明するためのレイアウト図。
【図１７】合成されたチャネルインプラ領域６３，６４の形状を示す図。
【図１８】本発明の第３の実施形態に係る半導体装置の設計方法を説明するためのレイアウト図。
【図１９】図１８に続く半導体装置の設計方法を説明するためのレイアウト図。
【図２０】図１９に続く半導体装置の設計方法を説明するためのレイアウト図。
【図２１】合成されたチャネルインプラ領域７３の形状を示す図。
【符号の説明】
【００７７】
ＳＣ…スタンダードセル、１１，１２−１，１２−２，５１，５２…基板コンタクト領域、１３，６２，７１−１，７１−２，７１−３，７２−１，７２−２，７２−３，７２−４…埋め込みセル、１４−１Ｐ，１４−２Ｐ，５８…Ｐ型チャネルインプラ領域、１４−１Ｎ，１４−２Ｎ，５９…Ｎ型チャネルインプラ領域、１５，６３，６４，７３…合成されたチャネルインプラ領域、１６，１８，２２，５３，５５…Ｐ型ウェル、１７，１９，２３，５４，５６…Ｎ型ウェル、２１…Ｐ型半導体基板、２５…ゲート絶縁膜、２６…ゲート電極、２７，２８，２９，３０…エクステンション領域、３１…側壁絶縁膜、３２…ソース領域、３３…ドレイン領域、３４，３６…コンタクトプラグ、３７…メタル配線、５７…隙間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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