(57)【要約】【課題】不揮発性半導体記憶装置を安定に動作させるための動作方式を提供する。【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、ホットホール注入を行う場合、時間変化しない交点を用いて、ホットホール注入動作のベリファイを行う。これにより、経時変化を考えずに消去状態の検証をすることができる。  また、複数回のパルス電圧または多段ステップ電圧をゲート部に印加することにより書き込みまたは書き込み／消去を行う。【選択図】図８
2006012382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介してゲート電極が積層されてなる第１ゲートを有する第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第２ゲートを有する第２の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第１のチャンネルと、
前記第２の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第１のチャンネルと電気的に接続されるように隣接して形成された第２のチャンネルと、
前記第１のチャンネルと前記第２のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第１のチャンネルの一端側と前記第２のチャンネルの他端側にそれぞれ形成された第１の不純物拡散層および第２の不純物拡散層とを具備する半導体記憶装置であって、
前記半導体記憶装置は、前記電荷蓄積膜に電子を注入することにより書き込みを行ない
、前記電子が注入された電荷蓄積膜にホールを注入することにより消去を行なう消去・書き込み動作を有し、
前記第２の絶縁ゲート型電界効果トランジスタにホールを注入した状態における前記電流と前記第２ゲートとの電流電圧特性において、読み出し電流値をＩ１とし、書き込み消去の電荷注入動作を行うことなく一定の時間経過後の読み出し電流値をＩ２とした時、Ｉ１>Ｉ２の関係を示すメモリゲート電圧をＶ１とし、
前記ホールを注入した状態において、読み出し電流値をＩ３とし、書き込み消去の電荷注入動作を行うことなく一定の時間経過後の読み出し電流値をＩ４とした時、Ｉ３<Ｉ４
となる関係を示すメモリゲート電圧をＶ２とした場合、
前記電荷蓄積膜のメモリ消去動作は、Ｖ１<ＶＶ<Ｖ２の関係を満たすメモリゲート電圧ＶＶ状態で行なわれることを特徴とする半導体記憶装置。
【請求項２】
前記メモリゲート電圧ＶＶにおいて、消去電流のベリファイ動作を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷蓄積膜に電荷注入されない状態でのメモリゲート電圧がＶｉの時の読み出し電流がＩｉであり、前記電荷蓄積膜に電子注入後の読み出し電流がＩ５であって、Ｉｉ＞Ｉ５を満たす時、メモリゲート電圧（Ｖｉ＋２Ｖ）を書き込み状態と設定することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記メモリゲート電圧（Ｖｉ＋２Ｖ）において書き込みのベリファイを行うことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板上に形成された不揮発性半導体メモリアレイを複数有する半導体記憶装置において、
少なくとも、一つの不揮発性半導体メモリアレイに用いられているメモリセルの低閾値状態がホール注入により作られる場合において、前記不揮発性半導体メモリアレイの書き込み閾値を他の不揮発性半導体メモリアレイのメモリセルに比べ高く設定することを特徴とする半導体記憶装置。
【請求項６】
半導体基板上に絶縁膜を介してゲート電極が積層されてなる第１ゲートを有する第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第２ゲートを有する第２の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第１のチャンネルと、
前記第２の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第１のチャンネルと電気的に接続されるように隣接して形成された第２のチャンネルと、
前記第１のチャンネルと前記第２のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第１のチャンネルの一端側と前記第２のチャンネルの他端側にそれぞれ形成された第１の拡散層電極および第２の拡散層電極とを有し、
前記第２ゲートに電圧を印加し、前記第２のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みを行う集積半導体不揮発性メモリであって、
前記書き込みは、前記第２ゲートに複数回のパルス印加を行い、前記パルス電圧の各々は、予め用意された参照表に従って決定されることを特徴とする集積半導体不揮発性メモリ。
【請求項７】
前記参照表が回路素子構成により記憶されていることを特徴とする請求項６記載の集積半導体不揮発性メモリ。
【請求項８】
前記複数回のパルス印加において、所定のパルス印加後で、前記所定のパルスの次のパルス印加がなされる前に、請求項４に記載されたベリファイを行うことを特徴とする請求項６記載の集積半導体不揮発性メモリ。
【請求項９】
半導体基板上に絶縁膜を介してゲート電極が積層されてなる第１ゲートを有する第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第２ゲートを有する第２の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第１のチャンネルと、
前記第２の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第１のチャンネルと電気的に接続されるように隣接して形成された第２のチャンネルと、
前記第１のチャンネルと前記第２のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第１のチャンネルの一端側と前記第２のチャンネルの他端側にそれぞれ形成された第１の拡散層電極および第２の拡散層電極とを有し、
前記第２ゲートに電圧を印加し、前記第２のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みを行う集積半導体不揮発性メモリであって、
前記書き込みは、前記第２ゲートに多段ステップの電圧印加を行い、前記多段ステップ電圧の各々は、予め用意された参照表に従って決定されることを特徴とする集積半導体不揮発性メモリ。
【請求項１０】
前記参照表が回路素子構成により記憶されていることを特徴とする請求項９記載の集積半導体不揮発性メモリ。
【請求項１１】
前記多段ステップ電圧印加の後に、請求項４に記載されたベリファイを行うことを特徴とする請求項６記載の集積半導体不揮発性メモリ。
【請求項１２】
半導体基板上に絶縁膜を介してゲート電極が積層されてなる第１ゲートを有する第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第２ゲートを有する第２の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第１のチャンネルと、
前記第２の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第１のチャンネルと電気的に接続されるように隣接して形成された第２のチャンネルと、
前記第１のチャンネルと前記第２のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第１のチャンネルの一端側と前記第２のチャンネルの他端側にそれぞれ形成された第１の拡散層電極および第２の拡散層電極とを有し、
前記第２ゲートに電圧を印加し、前記第２のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みおよび消去を行う集積半導体不揮発性メモリであって、
前記書き込みおよび消去は、前記第２ゲートに複数回のパルス印加を行い、前記パルス電圧の各々は、予め用意された参照表に従って決定されることを特徴とする集積半導体不揮発性メモリ。
【請求項１３】
前記参照表にパルス幅が規定されていることを特徴とする請求項１２記載の集積半導体不揮発性メモリ。
【請求項１４】
複数の書き込みパルスの印加の間に、請求項４によるベリファイを行い、複数の消去パルスの印加の間に、請求項２によるベリファイを行うことを特徴とする請求項１２記載の集積半導体不揮発性メモリ。
【請求項１５】
少なくとも２回の書き込みパルスの印加を行った後、ベリファイを行うことを特徴とする請求項１２記載の集積半導体不揮発性メモリ。
【請求項１６】
少なくとも２回の消去パルスの印加を行った後、ベリファイを行うことを特徴とする請求項１２記載の集積半導体不揮発性メモリ。
【請求項１７】
少なくとも２回の書き込みパルスの印加を行った後、ベリファイを行い、少なくとも２回の消去パルスの印加を行った後、ベリファイを行うことを特徴とする請求項１２記載の集積半導体不揮発性メモリ。
【請求項１８】
半導体基板上に絶縁膜を介してゲート電極が積層されてなる第１ゲートを有する第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第２ゲートを有する第２の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第１のチャンネルと、
前記第２の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第１のチャンネルと電気的に接続されるように隣接して形成された第２のチャンネルと、
前記第１のチャンネルと前記第２のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第１のチャンネルの一端側と前記第２のチャンネルの他端側にそれぞれ形成された第１の拡散層電極および第２の拡散層電極とを有し、
前記第２ゲートに電圧を印加し、前記第２のチャネル領域から前記電荷蓄積膜へ電子およびホールを注入させることにより書き込みおよび消去を行う集積半導体不揮発性メモリであって、
前記書き込みおよび消去は、前記第２ゲートに多段ステップの電圧印加を行い、前記多段ステップ電圧の各々は、予め用意された参照表に従って決定されることを特徴とする集積半導体不揮発性メモリ。
【請求項１９】
前記参照表が回路素子構成により記憶されていることを特徴とする請求項９記載の集積半導体不揮発性メモリ。
【請求項２０】
前記多段ステップ電圧印加の後に、請求項４に記載されたベリファイを行うことを特徴とする請求項６記載の集積半導体不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置のうち、特に不揮発性メモリ構造を有効に動作させる方式を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。これは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。
【０００３】
半導体素子の不揮発性メモリについては、非特許文献１に、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリの記載がみられる。ここでも記載があるように、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄えるものは、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、ＣＭＯＳＬＳＩプロセスと整合性よくメモリを形成できることが知られている。
【０００４】
しかし、これまでの絶縁膜中に電荷を蓄えるものでは、電荷の注入と放出を行なわせながら、かつ、十分に電荷保持特性を持たせることが求められるため、実現が困難なものになっている。これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行なうことが提案されている。この動作については、非特許文献３に記述がみられる。この構造では、メモリ動作させる多結晶シリコンゲートとセルの選択を行なうゲートが分かれて形成されている。また、同様の記載が特許文献１や特許文献２にも見ることができる。
【０００５】
このメモリセル構造では、基本的にはＮＭＯＳをベースとした２つのトランジスタが、選択トランジスタの脇にメモリトランジスタを、いわゆる‘縦積み‘の配置で連結させるように置かれている。これを等価回路として示したのが図１Ｃである。なお、図１Ａおよび図１Ｂにはそれぞれ図１Ｃに示す回路に対応するメモリ素子の平面図および断面図を一例として示す。また、このメモリセルを用いてアレイを構成した場合の配置構成例を図２に示した。選択トランジスタとメモリトランジスタのゲート（選択ゲート、メモリゲート）が、それぞれSGL、MGLで示したワードラインを構成し、選択トランジスタの拡散層がビット線（BL）に、また、メモリトランジスタの拡散層がソース線（SL）になっている。
【０００６】
図３、４に、このメモリセルの代表的書き込み消去動作オペレーションを図示した。メモリゲートのゲート絶縁膜９５０はシリコン酸化膜でシリコン窒化膜を挟む構造で形成しており、いわゆるＭＯＮＯＳ構造（Metal-Oxide-Nitride-Oxide Semiconductor(Silicon)）になっている。選択ゲートのゲート絶縁膜９００はシリコン酸化膜である。拡散層電極２００，３００は、それぞれ、選択ゲートとメモリゲートをマスクに形成している。このメモリセルの基本的な動作として、（１）書きこみ、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられている。ここでは、説明のためNMOSタイプで形成したメモリセルについて述べるが、PMOSタイプでも原理的には同様に形成することができる。
【０００７】
（１）書きこみ時を模式的に図３に示した。メモリゲート側拡散層２００に正電位を与え、選択ゲート側拡散層３００には基板１００と同じ接地電位を与える。メモリゲート５５０に基板１００に対して高いゲートオーバードライブ電圧を加えることで、メモリゲート下のチャネルをオン状態にする。ここで選択ゲートの電位を閾値より０．１ないし０．２Ｖ高い値をとることで、オン状態にする。このとき、２つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート側に注入される。インパクトイオン化によるキャリアの発生の様子を８００として図示した。電子を白抜きの丸印、正孔をハッチングを付した丸で示した。この現象はソースサイドインジェクション(Source side injection:ＳＳＩ)として知られているものであり、これについては、非特許文献４にＡ．Ｔ．Ｗｕ等による記述がみられる。ここでの記述は、浮遊ゲート型のメモリセルを用いているが、絶縁膜型においても注入機構は同様である。この方式でのホットエレクトロン注入の特長として、電界が選択ゲートとメモリゲート境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に注入が行なわれることである。また、浮遊ゲート型では、電荷保持層が電極により構成されているが、絶縁膜型では、絶縁膜中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。（２）消去時を図４に模式的に示した。メモリゲート５５０に負電位を与え、メモリゲート側拡散層２００に正電位を与えることにより、拡散層端部のメモリゲートと拡散層がオーバーラップした領域で、強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成することができる。これを８１０で図示した。このバンド間トンネル現象については、例えば非特許文献５にＴ．Ｙ．Ｃｈａｎ等による記述が見られる。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれＭＯＮＯＳ膜中に注入されることにより消去動作が行なわれる。また、発生したホールが２次的な電子―正孔対を発生する様子を８２０で示した。これらのキャリアもＭＯＮＯＳ膜中に注入される。すなわち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。
（３）保持時、電荷は絶縁膜ＭＯＮＯＳ中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
（４）読み出し時、選択ゲート側拡散層２００に正電位を与え、選択ゲート５００に正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、（すなわち、書きこみ状態の閾値と消去状態の閾値の中間電位）を与えることで、保持していた電荷情報を電流として読み出すことができる。
【０００８】
【特許文献１】米国特許００５９６９３８３号明細書
【特許文献２】米国特許ＵＳ６４７７０８４号明細書
【非特許文献１】Ｓ．Ｓｚｅ著、「フィジックス  オブ  セミコンダクタ  デバイス (Physics of Semiconductor Devices,2nd edition)」  第２版、ウィリー出版(Wiley-Interscience pub.)、ｐ．４９６〜５０６
【非特許文献２】Ｓ．Ｓｚｅ著、「フィジックス  オブ  セミコンダクタ  デバイス (Physics of Semiconductor Devices,2nd edition)」  第２版、ウィリー出版(Wiley-Interscience pub.)、ｐ．４４７
【非特許文献３】「１９９７年シンポジウムオンＶＬＳＩテクノロジー(1997 Symposium on VLSI Technology)」、１９９７年、p.６３〜６４
【非特許文献４】「１９８６年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト(1986 IEEE, International Electron Device Meeting, Technical Digest)」、１９８６年、ｐ．５８６〜５８９
【非特許文献５】「１９８７年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト(1987 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．７１８〜７２１
【非特許文献６】「２００１年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト(2001 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．７１９〜７２２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この動作オペレーションを用いたメモリセルの特徴は、両極性のキャリアの電荷を用いているため、メモリトランジスタの設定閾値を大きく変えることができることである。図５は、横軸にメモリゲート電圧、縦軸にセル読み出し電流を表したものである。測定には、上記、読み出し状態を用いたものである。初期状態のI―V特性に比べ、電子を注入することで閾値を高くしたのが、書き込み状態‘H’である。また、正孔注入により閾値を低くしたものが消去状態‘L’である。例えば、電子の注入、放出を用いて閾値を変えるものでは、初期状態より負側に、閾値を変えることができない。そのため、書き込みと初期状態の間で動作させることが必要になる。これに対して、両極性を用いることで、大きな閾値変化が実現できている。これにより、消去状態で、大きな読み出しセル電流を得ることができることが特徴となる。また、この広い動作領域は多値動作をさせるうえでも有効である。
【００１０】
一方、正孔注入を用いたセルにおいては、正孔の脱離現象により、閾値が変わる問題が知られている。この現象については、例えば、非特許文献６において、W. J. Tsai等による記述において、みることができる。正孔の正電荷が減少することにより、正孔注入後、時間とともに、閾値は高い方向にシフトしてゆく。メモリセルの情報保持能力については、この閾値の変動により決められるため、この正孔脱離による変化は、大きな問題であり、正孔注入によるメモリ形成を妨げる一因となっている。
【００１１】
そこで、本発明の目的は、上記問題点を解決し、安定した動作を行うことのできる絶縁ゲート型不揮発性メモリを提供することである。
【課題を解決するための手段】
【００１２】
図６に、この現象による読み出し電流の変化を示した。横軸はメモリゲートのゲート電圧、縦軸は読み出しセル電流である。消去直後と、一定時間経過後のI―V特性をプロットしている。矢印８５０に示すように、正孔脱離により閾値が上昇し波形が右方向に移っていることがわかる。一方、メモリゲート電圧の大きな領域では、逆に波形は左方向に動いていることがみられる（矢印８６０）。これは、正孔脱離に伴う界面特性の回復によるものである。このように２つの現象が同時に起きるため、電流波形は、交点を境に逆方向に動くように現れる。この交点は、厳密には、１点で交わるものではないが、経過時間依存性が小さく、実効的には、１点で交わるようにみることができる。すなわち、正孔離脱が起きても、動かない点が存在するものとみることができる。
【００１３】
この様子を図７にまとめた。図６において、交点における電流値をIA、また、交点を挟む電流値IBおよびICとする。このとき、それぞれの電流値を閾値の定義し、Vth-A,Vth-B, Vth-Cとして、図７にその時間変化を示している。横軸は消去後（正孔注入後）の経過時間である。矢印８５０および矢印８６０に対応して、それぞれ、Vth-Cは上昇を、また、Vth-Cは減少している。これに対して、Vth-Aでは、時間変動をせず、一定の値をとっている。
そこで、この交点を用いることで、安定したメモリ保持特性を得ることができる。
【発明の効果】
【００１４】
選択ゲートと絶縁膜中に電荷を保持するメモリゲートを持ち、正孔注入を用いた不揮発性半導体装置において、時間変動しない読み出し電流値を得ることができるため、安定したメモリ動作をさせることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【実施例１】
【００１６】
以下、本発明の代表的な消去動作について説明する。図８が、本発明による消去動作シーケンスを示すフロー図である。
半導体によるアレイを構成した集積不揮発性メモリにおいて、書き込み、消去動作を安定に行うため、いわゆる‘ベリファイ動作’が、広く用いられている。これは、書き込みや消去時に、書き込み消去動作印加後、閾値のレベルを確認し、設定電位に達するように、書き込み消去動作を繰り返し行えるようにするものである。正孔注入を行うセルにおいても、十分な消去状態を作り出すため、消去パルスを印加した後、消去状態の確認をベリファイ動作が、広く用いられている。
【００１７】
なお、図８において、ＶＭＧは、メモリゲート電圧を、ＶＡは、図６における交点におけるゲート電圧を、Ｉｃｅｌｌはメモリセルを流れる読出し電流（セル電流）を、ＩＡはＶＡにおけるセル電流を示し、Ｎは消去パルスの印加回数を示す。
【００１８】
従来、正孔脱離により、閾値が時間変動してゆくため、例えば、IC（Vth-C）を用いてベリファイを行うと、脱離による時間変化のため、電流が減少してしまい、必要な読み出し電流を確保することができなくなる。また、消去パルス印加後、ベリファイ動作を行うまでの経過時間により、電流変動が起こるため、消去状態の適正な評価を行うことができなくなる。
そこで、図６に示すように、時間変化を受けない交点であるメモリゲート電圧VAにおいて、電流IAとの比較を行うことで、ベリファイを行う。この電流点は注入後の時間変動を受けないため、消去状態を容易に判定することができる。
【００１９】
読み出し電流を、この交点の電流値とすると、消去後、長時間経っても、安定した読み出し電流を得ることができる。また、セルの読み出し電流としては、このベリファイ電圧を基に設定することができる。例えば、読み出し電流としてIAより大きなものIBが必要な場合、初期状態におけるVth-BとVth-Aの差VBSTを見込み、読み出し時のメモリゲート電圧VAを設定すればよい。VAより高い領域では、電流は増加する変化をするため、こうした読み出し電位設定を行うことで、読み出し電流を確保することができる。逆に、それほどの電流を必要としない場合においても、メモリゲート電圧VAでベリファイをかけることで、消去状態を評価できるため、その後の電流変化を予測することができる。すなわち、Vth-Cの経時変化がわかっているため、一定であるIAが判れば、この効果を勘案して換算することができる。
また、ベリファイ点を外挿することができる。すなわち、交点より低い電圧VFにおいてベリファイ点を設定する際、VFにおける電流と相互コンダクタンスをもとに、交点における電流値を予測することができる。これを基に、VF点でベリファイを行うことができる。
【実施例２】
【００２０】
次に、本発明方式を用いた場合の書き込み消去動作における、ベリファイ条件の設定法について説明する。消去状態においては、上述のように交点によりベリファイされた場合、この交点と、書き込み状態でのベリファイ点との間が、このメモリセルの実際の動作ウインドとすることができる。
【００２１】
一方、書き込み状態では、ホットホールを絶縁膜に注入した場合、絶縁膜―酸化膜界面に界面準位を生成することが知られている。界面準位があると、ゲートの電界効果により表面電位を変化させてゆくことで、電子が界面準位にトラップされることになり、この電子のもつ電荷により、電流で定義する閾値は大きく変わることになる。そのため、不揮発性メモリの動作にとっては、閾値の変動が加わることになり、重要な課題とみることができる。この効果は、主として電子のトラップにより生じるため、書き込み側で大きな問題となってくる。この現象を、図９を用いて説明する。図９では、横軸にメモリゲートのゲート電位、縦軸にセルの読み出し電流を対数表示を用いて示している。書き込み直後と、一定時間経過後のIV特性が示されている。書き込み直後では、消去時の正孔注入により生じた界面準位にため、読み出し電流の傾きは小さなものになっている。しかし、時間が経つことで、界面準位が回復し、読み出し電流の傾きは小さくなり、波形は立ったものになってきている。この回復現象は、高温状態でより強く現れ、特に１００℃以上になると顕著になることが知られている。通常の半導体チップの使用動作温度が−４０℃から１００℃程度であることを考えれば、この現象が避けられないものといえる。
この傾きの変化は、電荷をトランジスタ特性の差として読み出すメモリセルにとっては、結局、閾値の変化として現れてくる。すなわち、図９において、IDをベリファイ電流値とした場合、書き込み直後では、ベリファイレベルがVDであるのに対して、時間経過後では、VEに変化してしまう問題とみることができる。
【００２２】
以下にこの変化量について説明する。この閾値の変化量については、非特許文献２に記述がみられる。すなわち、発生する界面準位の量と、メモリゲート電圧の傾きについての関係が明らかにされている。そこで、これをもとに、界面準位の量と、ベリファイレベルの変化量（閾値電圧の変化量）の関係を求めたものが、図１０、図１１である。
【００２３】
図１０、図１１においては、メモリゲートのゲート絶縁膜厚をパラメータとしている。このメモリセル構造においては、メモリゲートのゲート絶縁膜９５０はシリコン酸化膜とシリコン窒化膜の積層構造を用いている。ここでは、酸化膜に換算した実効膜厚Toxを用いて示している。メモリゲートの膜厚を薄くすることで、界面準位の効果を抑えることができる。しかし、この膜厚を薄くすると、電荷保持特性等の、他のデバイス特性に影響することが知られている。また、厚くすると、書き込み消去特性が劣化することが知られているため、サブミクロン（１ミクロン以下）世代相当の選択トランジスタおよびメモリトランジスタを用いることを考えると、実効的に用いることができるのは、Tox<25nmと考えることができる。また、メモリにおける‘L’状態と‘H’状態の電流比の設定の仕方は、アレイおよび周辺のセンスアンプ特性に強く依存するものと考えられる。しかし、一般にアレイ構成として、同一のラインにセルが２５６ビット程度の数がつくものと考えると、その比として、３桁の確保が目安とみることができる。このとき、界面準位による効果で２Vの閾値変動が起きることになる。ここで、正孔が作る界面準位が１０１２ｃｍ−２オーダーであることが報告されていることから、閾値変動の必要条件を求める上限として１０１３ｃｍ−２を仮定した。図１１は、その界面準位と閾値変動の関係を求めたものである。１０１３ｃｍ−２を仮定した場合、２Vの変化を見込む必要がある。これには、書き込み側でのベリファイを行う際に、必要な設定ベリファイレベルを、この界面準位による効果を加え、２V高く設定することにより、長時間経っても安定した読出し電流を得ることが出来る。ここでの試算には、基本的な動作を説明するため室温を仮定しているが、使用設定に基づき温度特性を勘案することができる。
【００２４】
ここでは、実用的なセル電流を考えることで、閾値の変化として設定方法について述べてきた。一方、図９に示したように、界面準位の回復はIVの傾きが立ってくるものとして観測することができる。界面準位の場合、バンドギャップの電子伝導帯側では正孔トラップが中心となり、価電子帯では電子トラップが働いてくるため、表面ポテンシャルがミッドギャップとなるゲート電圧を軸にこの回復現象が起こるものとみることができる。図９では、ｘ軸上にこの交点が現れる様子をみることができる。この場合、この点は書き込み状態における不動点とみることができるため、この点をベリファイに用いると有効に使うことができる。しかし、実際には、この交点での電流値は図９にも示したように極めて小さなものとなるため、実用的ではない。しかし、ここに不動点が現れIV波形は対数軸に対してほぼ直線の、いわゆるサブスレショルド特性を示しているため、直接ではなくても外挿することで用いることができる。
【００２５】
設定例を以下に説明すると、図６に示す消去状態で、メモリゲート電圧2V、セル電流100μA/μmとなるセルにおいて、初期状態では、このセル電流値に対応するメモリゲート電圧が４Vになっていた場合、書き込み側におけるメモリゲート電圧を6Vに設定するところ、上記に説明した界面順位の効果を考慮して、さらに２V高く設定した８Vにすればよい。但し、傾きによる効果を換算することで、書き込み側ベリファイ電圧を下げ、かつ、低い電流値で行うことができる。
【００２６】
この高い書き込みを実施するにあたり、複数の書き込みパルスを用いることで、良好なメモリ動作を得ることができる。前述したように、SSI書き込みした電子は狭い領域に局所的に注入される特徴がある。電子の局所的な注入により形成されたポテンシャル障壁は、チャネル方向の電界の浸透により、引き下げられ、パンチスルーと呼ばれるリーク電流が生じることが知られている。そのため、高い閾値を実現するには、極めて多くの電子を注入することが必要になる。さらに消去においては、この電子を消去するため、極めて多くの正孔を注入することが必要になり、膜の劣化や消去不足などの問題を引き起こす。これを回避するには、チャネルホットエレクトロン(CHE)方式による電子の書き込み法とSSI方式を組み合わせることが有効である。CHEとは、チャネルおよび拡散層端の電界により電子を加速することでホットエレクトロンを生成し、電荷保持部に注入するものである。このため、SSIに比べ拡散層に近くにわたる広い領域に注入が行われることになる。もちろんCHEとSSIは、電子注入機構を説明するためのモデルであり、厳密に区別されるものではない。ここでは、異なる２種のパルスを説明するため用いたものであり、CHEとしたパルスにおいてもSSI的注入を含んでおり、また、SSIとしたパルスもCHE的注入を含むものである。
【００２７】
CHE的な注入はSSIに比べ、メモリゲートの電圧を小さく設定することで実現される。そこで、高い書き込みを実現するため、はじめに、メモリゲート電圧を低く設定し、CHEよる注入を行った後、メモリゲート電圧を高くした書き込みを行う。この場合、CHEにより広く電子が注入された状態に、SSIにより局所的な注入を行うため、少ない電子注入で有効に高い書き込みを果たすことができる。そのため、SSI注入時間を短く、また、拡散層にかける電圧を低くすることができる。例えば、はじめにメモリゲート電圧８Vで書き込みを行った後、メモリゲート電圧１１Vで書き込みを行えばよい。また、これに併せて、拡散層電圧を６．５Vから５．５Vに変えることができる。
【００２８】
多段書き込みによる効果をさらに詳細に示す。多段書き込みにおいて、比較的弱くメモリゲート電圧を高くしていった場合、既注入電子が存在するため、その後の電子注入分布が変化することになる。CHE注入はメモリゲート電圧を高く、メモリゲート側拡散層電圧を低く設定された状態のとき生じることを述べた。多段書き込みにおける２回目以降では、それまでの注入電子が存在するため、同じような機構が起きてくるものとみることができる。以下、説明を明確なものとするため、図１Cをもとに、各端子のバイアス名称を図１３に示し、図１４に示す代表的な動作バイアス条件を用いて述べる。これらは、イメージを与えるためのものであり、数値を特定するものではない。Step 1においてメモリゲート電圧を６Vに設定した書き込みパルスにより、電子注入を行う(図１５)。図１５において電荷蓄積層を、シリコン酸化膜９５４、シリコン窒化膜９５５、シリコン酸化膜９５６の積層構造により示した。ステップ１において、８５０により示したように、まず選択トランジスタ側に電子注入が行われる。ステップ２においては、メモリゲート電圧を高くしても８５０に蓄積された電子電荷のため、実効的なメモリゲート電圧は低いものになる。そのため、図１６に矢印８３０で示すように、より拡散層電極２００に近い領域８５１へ電子注入が行われるようになる。もちろんこの間にも８５０への電子注入が完全に妨げられるわけではないため、８５０の電子密度および膜厚方向への分布は広げられるように変化していく。これは、後段の書き込み時に、CHE的な注入機構がより強く働いている為と考えることができる。そのため、多段階のステップ注入を行うことで、最終的なメモリゲート電圧を高くしても、CHEを用いた電子注入を行うことができるものと言える。注入された電子はメモリゲート領域に広く分布する形にすることができるため、広がった分布により閾値を有効に高くすることができる。また逆に、閾値が同じ場合、広がった分布においては、注入場所毎の注入された電子の単位電荷密度は低くすることができるため、書き込み後の電子保持特性を良好なものとすることができる。
【００２９】
図１７は、さらに多段のステップを用いた注入例をしめす。前述したベリファイ動作を組み合わせて用いることができる。すなわち、必要なステップにおいてベリファイを行うことで、不要な高いメモリゲート電圧をかけることなく、必要な閾値状態まで電子注入を行うことができる。例えば、ステップ３で十分な高さまで書き込むことができれば、ステップ４を行う必要がないため、メモリゲートは９Vまでで書き込み処理することができる。本書き込み方式は、図１７に示したパルス設定の参照表を用意し、ステップ毎に参照表に従い書き込み動作を行うものといえる。ステップ１の電子注入時には、電子による電圧降下が小さいため、短時間のパルス幅に設定することができる。その様子を図１８に示した。
これらの参照表は、不揮発性メモリアレイの制御プログラムとして形成することができる。また、メモリアレイの回路中に、素子により回路構成として組み込むことができる。例えば、図３７に示すように、印加パルスのステップ数のカウンタを設け、異なる電位をもつ電源線（Vd1,Vd2,Vd3,Vd4）のセレクタを介してメモリゲート（MGL）のドライバを駆動させることで、ステップにより異なる電圧を印加することができる。
ステップ１を十分に弱い電子注入を用いて行う場合、ステップ１を行った後にベリファイを行っても、ベリファイ基準に達していないことは明らかである。そこで、ステップ１の後のベリファイを行わないことで書き込み時間を短縮することができる。ここでは、ステップ１を用いて説明を行ったが、多段ステップを用いる場合に、ステップ２以降においても不要なベリファイを省き、繰り返し書き込みをおこなってから、ベリファイを行うことが書き込み時間を短縮するうえで有効である。始めの２段ではベリファイを行わず、その後のパルス印加時にはベリファイを行う場合の書き込みシーケンスを図１９にまとめた。
【００３０】
図３８に、書き込み時の印加パルスの組み合わせを、タイミングチャートを用いて示す。ここでは、一つのセルに着目することで説明を行う。ここでは書き込みパルス、P1、P2、P3を加えた後、ベリファイ動作（V1）を行い、必要に応じて書き込みパルスP4を印加している。ここでは、P1、P2、P3を分割したパルスで与えているが、図３９に示すように一つのパルスにまとめて行うことができる。この図においては、タイミングに加え、それぞれP1,P2,P3に対応して印加される異なるメモリゲートバイアスの状況を示した。Vd1がベリファイポイントに対応する。また図４０に示すように、同じパルスのなかでも、暫時電圧を変えて行くことで、同様の効果を引き出すことができる。
書き換えを繰り返すことで電荷保持膜が劣化し、より強い書き込みを行うことが必要になる。そのため、書き換え回数の少ないうちは早いステップにおいて最初のベリファイを行い、書き換え回数が増加した場合、より遅れたステップにおいて最初のベリファイを行うようにすることで、書き込み時間の短縮を図ることができる。ここでは書き込みについて説明したが、多段の消去を行う場合においても有効である。
また、ここまで表中において、すべての端子電圧を与える場合を例示してきた。
【００３１】
しかし、図２０に示すようなアレイ動作、構成をとる場合には、参照表は電圧によるパラメータでなく、パラメータとして電流値を用いて構成することができる。図２０の２つのメモリセル（Bit0とBit1）へ書き込みにより説明する。このとき、それぞれのドレイン側拡散層電位（Vd）は、BL0、BL1で与えられることになる。BL0およびBL1は上下にMP0,MP1とMN0,MP1にはさまれており、そのゲート電位は定電流源CCS1,CCS2をつないだ回路により与えられる。CCS1およびCCS2は電流I1、I2を流すものであるため、MP0,MP1のゲートに、I1の電流が流れる電位が与えられるように設定される。また同様にして、MN0,MN1においてはI2の電流が流れるようなゲート電位に設定される。このとき“H”に書き込むセルではBS0およびBS1をオンにすることで選択する。このとき上側から電流I1が流れ込み、下側からI2が流れ出るため、メモリセルには電流Ipが流れる状態をとることができる。すなわち、VdをIp=I1-I2なる関係の電位とすることができる。例えば、セル電流Ipを１μAとすると、図１４において選択トランジスタのゲートオーバードライブ(Vcg-Vd)は0.5Vであり、これに対応して図２１においてはVdは約１V程度の電位が与えられることになる。ここでは、説明を判りやすくするため、基板効果について省略している。このようなアレイ構成では、セル電流により規定できるため、選択トランジスタのゲート電位の設定自由度が増す特徴がある。すなわち、図２１において１．５Vで設定していたメモリセルにおいても図２２で示すように１Vに設定することができる。この場合、Vsが同じ値（５V）であっても、Vdを小さくすることができるため、Vs-Vdを大きくすることができる。これにより、書き込み効率を高くすることができる。
また、図２３にしめすようにメモリゲート電位が低い設定に対して拡散層電極電位Vsを高く設定することでより広く電子を注入することができる。
【００３２】
消去においても、このパルスの参照表を用いる方式が有効である。消去動作では、‘H'状態に書き込みされたセルでは、蓄積された電子の電荷のため高い電界が生じる。すなわち、消去パルスは、メモリゲートを負に、メモリゲート側拡散層電極電位を正にバイアスを加える。このとき、電子の電荷があることにより、実効的なメモリゲートの負バイアスは強められ、メモリゲート-拡散層電極間の電位差が大きなものになる。そのため、極めて多量のホールが生じ、大きな消去電流が流れることになる。そこで、図２４に示すように、ステップ１ではVsを下げて弱消去することが有効である。また、図２５に示したようにパルス幅を設定することで、消去電流を操作することができる。
また、消去パルスを加えることで正孔注入を行うと、蓄積されたホールの電荷により、ホール発生が抑制されることが知られている。そのため、十分な消去をするためには、段階的に電界を強くすることが有効である。一方、ホール注入は絶縁膜にストレスを与え、膜劣化を引き起こすことが知られている。そのため、過度のホール注入を避ける必要がある。そこで、図２６に示した参照表のように、ベリファイを行いながら段階的に電界を上げ、十分な消去が行われたところで、それ以上の消去をやめることで、不要なホールの注入を避けることができる。また、図２７に示すように、メモリゲートのバイアス設定により、効率的な消去を行うことができる。
【００３３】
図２８に示すように、メモリアレイ９６０をブロック９７０に分けて消去動作を行うことで、消去電流を小さくすることができる。図２８は、アレイをA0からA7の８ブロックに分けた例を示したものである。これに対応させた参照表を図２９に示す。図２９では、選択ブロックの項が加えられている。ステップ１から２４までは、ブロック毎の選択を行い、２５ステップでは全ブロックの選択を行っている。これは、消去初期に蓄積された電子のため強い電界が発生し、大きな消去電流が流れる。この初期消去はブロック毎に行うことで電流を低減することができる。また、ブロック毎に消去することで、消去時においても非選択セルが生まれることになる。そのためディスターブについて配慮する必要がでてくる。そこで、ステップ２５に示したように、すべてのブロックを選択する消去シーケンスが有効である。一度消去を行っているため、すべてのブロックを選択しても、少ない電流に抑えることができる。この方式による消去では選択するブロックの順序を図３０に示すように、全ブロックを順次選択しながら、多段のパルス印加を行うことができる。
【００３４】
図３１は、選択トランジスタに電流を流しながら消去を行う場合の参照表を示したものである。チャネル電流起因のホットキャリア成分を加えることで、消去効率を良くすることができる。また、この方式を用いた場合、過剰なホットキャリアが発生し、素子の耐圧破壊にいたる課題がある。そこで、図２０に示した電流制御を用いることが有効である。その場合の参照表が図３２である。例えばVdとして、チャネル電流Ipが1μA流れるようにすればよい。
この正孔注入方式では、拡散層電圧（Ｖｓ）を小さくしても、正孔を注入できる特徴がある。そこで、図３３に示した参照表のような多段消去を行うことが、リーク電流低減に有効である。すなわち、ステップ１では蓄積された電子のため、拡散層−メモリゲート間に強い電界が生じ、大きなリーク電流を生むことになる。そこで、ステップ１のとき、拡散層電圧を下げることが、リーク電流低減に効果的である。ステップ１により蓄積された電子を緩和したのち、消去を進めればよい。
【００３５】
また、このステップ１の消去動作を書き込みと動作と比較すると、メモリゲートの設定電位が正負逆になっているだけであることがわかる。そこで、ステップ１において、CHE的効果の強い書き込みの設定をとることで、書き換えを重ねることで拡散層端に蓄積されてくる正孔を低減させることができる。このときの多段ステップによる参照表を図３４に示した。このように、書き込み、または消去動作と同時に行う処理は、参照表に加えて行うことができる。図３５に示した参照表では、多段消去を行った後、メモリゲートに正電位を加えることで、過剰正孔を除去するシーケンスを示したものである。図３６の参照表に示すように、ブロック毎の消去を行った後、全ブロックに対して、メモリゲートを正バイアスするシーケンスをとることができる。
【実施例３】
【００３６】
次に、メモリモジュールを複数集積する場合について説明する。
図１２にその構成図を示した。チップ上では、高速に動作させる必要があるメモリアレイと、例えば消費電力低減のため低速で動作させる必要があるアレイを混載する必要がでてくる。このとき、高速で動作させる必要があるアレイでは、上述したようにホットホール注入方式を用いることができる。この場合、同じメモリセルでも必要に応じて動作方式を変えることができる。図１２で示した構成においては、高速メモリアレイのみに実施例１および２で述べたベリファイ動作を適用することができる。
【図面の簡単な説明】
【００３７】
【図１Ａ】スプリットメモリセルの平面図。
【図１Ｂ】図１Ａで説明するスプリットメモリセルの代表的等価回路図。
【図１Ｃ】図１Ａで示すスプリットメモリセルの断面図。
【図２】スプリットメモリセルを用いたメモリアレイの等価回路図。
【図３】メモリセル構造および書き込み動作を説明するための模式的素子断面構造図。
【図４】メモリセル構造および消去動作を説明するための模式的素子断面構造図。
【図５】書き込みおよび消去状態を説明するためのメモリトランジスタ動作特性を示す図。
【図６】消去状態におけるIV特性の経時変化を示すメモリトランジスタ動作特性を示す図。
【図７】消去状態における閾値の経時変化を示す図。
【図８】本発明による消去動作を示す消去動作シーケンスを示す図。
【図９】書き込み状態におけるIV特性の経時変化を示すメモリトランジスタ動作特性を示す図。
【図１０】界面準位の書き込み閾値に及ぼす効果の説明図。
【図１１】界面準位の書き込み閾値に及ぼす効果の説明図。
【図１２】チップ構成図。
【図１３】メモリセル端子名。
【図１４】書き込みパルス設定参照表。
【図１５】書き込み動作を説明するための模式的素子断面構造図。
【図１６】書き込み動作を説明するための模式的素子断面構造図。
【図１７】書き込みパルス設定参照表。
【図１８】書き込みパルス設定参照表。
【図１９】書き込みパルスおよびベリファイシーケンス説明図。
【図２０】メモリセルアレイ等価回路図。
【図２１】書き込みパルス設定参照表。
【図２２】書き込みパルス設定参照表。
【図２３】書き込みパルス設定参照表。
【図２４】消去パルス設定参照表。
【図２５】消去パルス設定参照表。
【図２６】消去パルス設定参照表。
【図２７】消去パルス設定参照表。
【図２８】メモリアレイ構成図。
【図２９】消去パルス設定参照表。
【図３０】消去パルス設定参照表。
【図３１】消去パルス設定参照表。
【図３２】消去パルス設定参照表。
【図３３】消去パルス設定参照表。
【図３４】消去パルス設定参照表。
【図３５】消去パルス設定参照表。
【図３６】消去パルス設定参照表。
【図３７】書き込みパルス設定表に対応した印加パルスを発生させるための回路構成図。
【図３８】本実施例における書き込み時の印加パルスを示すタイミングチャート図。
【図３９】別の実施例における書き込み時の印加パルスを示すタイミングチャート図。
【図４０】別の実施例における書き込み時の印加パルスを示すタイミングチャート図。
【符号の説明】
【００３８】
１００…基板、
２００，３００，２１０，３１０…拡散層、
５００，１５００…選択トランジスタ、
５５０，１５５０…メモリトランジスタ、
８００，８１０，８２０…キャリア発生領域、
８５０,８５１…電子注入領域、
９００…選択ゲート絶縁膜、
９４０…サイドウオール、
９５０…メモリゲート絶縁膜、
９５４,９５６…シリコン酸化膜、
９５５…シリコン窒化膜、
９６０…メモリアレイ、
９７０…メモリアレイブロック、
VA,VB,VC,VD,VE,VF…閾値。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006012382.tif 000019
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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