(57)【要約】【課題】高集積化が可能な磁気記憶装置を提供する。【解決手段】磁気記憶装置は、第１ノードと第２ノードとの間に並列に接続され、かつ記憶する情報により抵抗値が変化する複数の可変抵抗素子Ｒと、第１ノードに接続され、複数の可変抵抗素子Ｒを選択する選択トランジスタ１４と、第２ノードに接続されたビット線ＢＬとを具備し、第１ノードと第２ノードとの間で可変抵抗素子Ｒを含む複数の電流経路は、抵抗値が異なる。【選択図】      図１
2006245310.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードとの間に並列に接続され、かつ記憶する情報により抵抗値が変化する複数の可変抵抗素子と、
前記第１ノードに接続され、複数の前記可変抵抗素子を選択する選択トランジスタと、
前記第２ノードに接続されたビット線と、
を具備し、
前記第１ノードと前記第２ノードとの間で前記可変抵抗素子を含む複数の電流経路は、抵抗値が異なることを特徴とする磁気記憶装置。
【請求項２】
前記複数の電流経路の抵抗値が異なるように、前記複数の電流経路に固定抵抗値を付加する固定抵抗部をさらに具備することを特徴とする請求項１記載の磁気記憶装置。
【請求項３】
第１ノードと第２ノードとの間に並列に接続され、かつ記憶する情報により抵抗値が変化する複数の可変抵抗素子と、
隣接する２つの可変抵抗素子の一方の端子間にそれぞれ接続され、かつ固定抵抗値を有する複数の固定抵抗素子と、
前記第１ノードに接続され、前記複数の可変抵抗素子を選択する選択トランジスタと、
前記第２ノードに接続されたビット線と、
を具備することを特徴とする磁気記憶装置。
【請求項４】
前記複数の可変抵抗素子は、同じ抵抗値を有することを特徴とする請求項１乃至３のいずれかに記載の磁気記憶装置。
【請求項５】
前記複数の固定抵抗素子は、同じ抵抗値を有することを特徴とする請求項３記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶装置に係り、特に磁気抵抗効果素子をメモリセルに用いた磁気記憶装置に関する。
【背景技術】
【０００２】
近年、電気抵抗の変化により情報を記憶可能な可変抵抗素子をメモリセルとして利用した不揮発性メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ）が提案されている。例えば、ＭＲＡＭは、ＭＴＪ（Magnetic Tunnel Junction）素子を用いてメモリセルを構成している。
【０００３】
ＭＴＪ素子は、外部磁界に応じて磁化の向きが反転する磁気記録層と磁化の向きが変化しないように固定された磁化固着層とを備えている。ＭＴＪ素子は、磁気記録層の磁化の向きと、磁化固着層の磁化の向きとの相対的な関係によって、それが平行なときの抵抗値Ｒｐ、または反平行なときの抵抗値Ｒａの異なる２つの抵抗値をとる。そして、抵抗値Ｒｐをデータ“０”に、抵抗値Ｒａをデータ“１”に対応させることで情報を記憶させる。
【０００４】
ＭＴＪ素子への情報の書き込みは、メモリセルに対して直行通過しているビット線、およびワード線に一定以上の電流を流し、これが発生する合成磁界の大きさにより、ＭＴＪ素子の磁気記録層の磁化の向きを制御することで行う。情報の読み出しは、ＭＴＪ素子の抵抗値を、定電流における電圧値、または定電圧における電流値として読み出すことで行う。
【０００５】
ところで、ＭＴＪ素子は、一方の端子がビット線と電気的に接続され、他方の端子が選択トランジスタと電気的に接続される。すなわち、１つの選択トランジスタが、１つのＭＴＪ素子に対応している。このため、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成される選択トランジスタのための領域でセル面積が決まってしまい、ＭＴＪ素子を高密度に配置できず、ひいてはＭＲＡＭの高集積化の妨げとなる。
【０００６】
この種の関連技術として、セルの高集積化に適したセルアレイ構造を有するＭＲＡＭが提案されている（特許文献１参照）。
【特許文献１】特開２００３−２４９０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高集積化が可能な磁気記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る磁気記憶装置は、第１ノードと第２ノードとの間に並列に接続され、かつ記憶する情報により抵抗値が変化する複数の可変抵抗素子と、前記第１ノードに接続され、複数の前記可変抵抗素子を選択する選択トランジスタと、前記第２ノードに接続されたビット線とを具備し、前記第１ノードと前記第２ノードとの間で前記可変抵抗素子を含む複数の電流経路は、抵抗値が異なる。
【０００９】
本発明の第２の視点に係る磁気記憶装置は、第１ノードと第２ノードとの間に並列に接続され、かつ記憶する情報により抵抗値が変化する複数の可変抵抗素子と、隣接する２つの可変抵抗素子の一方の端子間にそれぞれ接続され、かつ固定抵抗値を有する複数の固定抵抗素子と、前記第１ノードに接続され、前記複数の可変抵抗素子を選択する選択トランジスタと、前記第２ノードに接続されたビット線とを具備する。
【発明の効果】
【００１０】
本発明によれば、高集積化が可能な磁気記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＲＡＭの構成を示す回路図である。メモリセルアレイ１１は、複数のブロック１２を備えている。各ブロック１２は、複数の可変抵抗素子Ｒを備えている。なお、図１には、各ブロック１２が４つの可変抵抗素子Ｒを備えている例を示している。
【００１３】
この可変抵抗素子Ｒは、例えばＭＴＪ素子（或いは、ＴＭＲ（Tunneling Magneto Resistive）素子）により構成される。ＭＴＪ素子の構造に関しては、特に限定されない。以下に一例を示す。ＭＴＪ素子は、磁化固着層（または、ピン層とも云う）と、磁気記録層（または、フリー層とも云う）と、これらの間に配置されたトンネルバリア層とを備えている。
【００１４】
磁化固着層は、磁化の向きが変化しないように固定された強磁性層により構成される。具体的には、磁化固着層は、強磁性層に磁化の向きが変化しないようにするための反強磁性層が付加されて構成される。
【００１５】
磁気記録層は、外部磁界に応じて磁化の向きが反転する強磁性層により構成される。トンネルバリア層は、絶縁層により構成される。
【００１６】
ＭＴＪ素子は、磁気記録層の磁化の向きと磁化固着層の磁化の向きとが平行の場合、抵抗値が低くなる（この時の抵抗値をＲｐと称する）。一方、磁気記録層の磁化の向きと磁化固着層の磁化の向きとが反平行の場合、抵抗値が高くなる（この時の抵抗値をＲａと称する）。したがって、例えば、２進情報のデータ“０”とデータ“１”とを、抵抗値Ｒｐと抵抗値Ｒａとにそれぞれ対応付けることで情報を記憶することができる。
【００１７】
ブロック１２を構成する４つの可変抵抗素子Ｒ１〜Ｒ４は、ノードＡとノードＢとの間に並列に接続されている。さらに、隣接する２つの可変抵抗素子Ｒの一方の端子間には、固定抵抗素子ｒが設けられている。
【００１８】
具体的には、可変抵抗素子Ｒ１のノードＡ側の端子と、可変抵抗素子Ｒ２のノードＡ側の端子との間には、固定抵抗素子ｒ１２が接続されている。可変抵抗素子Ｒ２のノードＡ側の端子と、可変抵抗素子Ｒ３のノードＡ側の端子との間には、固定抵抗素子ｒ２３が接続されている。可変抵抗素子Ｒ３のノードＡ側の端子と、可変抵抗素子Ｒ４のノードＡ側の端子との間には、固定抵抗素子ｒ３４が接続されている。
【００１９】
なお、本実施形態では、１つのブロックに含まれる複数のＭＴＪ素子は、ＲａとＲｐとが同じ抵抗値、つまり同じ特性のものを用いている。また、１つのブロックに含まれる複数の固定抵抗素子は、同じ抵抗値のものを用いている。ここで、同じ抵抗値とは、実施的に同じ抵抗値を有していれば良く、工業生産上許容される誤差範囲を含むものである。
【００２０】
一般に、ＭＴＪ素子の抵抗値が異なると、磁化反転の特性で特徴付けられる、その書き込み特性も異なる。したがって、同じ抵抗値のＭＴＪ素子を用いることで、同じ書き込み特性のＭＴＪ素子に書き込むことが可能となり、異なる抵抗値のＭＴＪ素子、すなわち異なる書き込み特性のＭＴＪ素子を用いる場合に比べて、書き込み電流発生のための回路構成の簡略化が可能となる。さらに、製造工程の簡略化も可能となる。
【００２１】
また、ＭＲＡＭには、それぞれがカラム方向に延びるように複数の読み出し／書き込み共用ビット線ＢＬ１〜ＢＬｍが配置されている。また、ＭＲＡＭには、それぞれがロウ方向に延びるように複数の読み出しワード線ＲＷＬ１〜ＲＷＬｎが配置されている。
【００２２】
なお、図１において、可変抵抗素子Ｒにデータを書き込むための書き込みワード線ＷＷＬの図示は省略している。
【００２３】
複数の読み出し／書き込み共用ビット線ＢＬと複数の読み出しワード線ＲＷＬとの交点には、それぞれ複数のブロック１２が配置されている。ノードＡは、複数の読み出し選択トランジスタ１４の対応する１つを介して接地されている。読み出し選択トランジスタ１４のゲートは、複数の読み出しワード線ＲＷＬの対応する１つに接続されている。
【００２４】
ノードＢは、複数の読み出し／書き込み共用ビット線ＢＬの対応する１つに接続されている。複数の読み出し／書き込み共用ビット線ＢＬは、複数のカラム選択トランジスタ１６を介して共通データ線１８に接続されている。複数のカラム選択トランジスタ１６のゲートには、複数のカラム選択信号ＣＳＬ１〜ＣＳＬｍが入力されている。
【００２５】
共通データ線１８は、読み出し回路１７に接続されている。読み出し回路１７は、共通データ線１８に流れる電流値（或いは、共通データ線１８の電圧値）を読み出す。
【００２６】
また、ＭＲＡＭは、ロウデコーダ１３とカラムデコーダ１５とを備えている。ロウデコーダ１３は、読み出し動作時、外部から入力されるロウアドレス信号に基づいて読み出しワード線ＲＷＬを選択する。カラムデコーダ１５は、読み出し動作時、外部から入力されるカラムアドレス信号に基づいて共用ビット線ＢＬを選択する。
【００２７】
一方、ロウデコーダ１３は、書き込み動作時、ロウアドレス信号に基づいて書き込みワード線ＷＷＬ（図示せず）を選択する。書き込みワード線ドライバ（図示せず）は、選択された書き込みワード線ＷＷＬに書き込み電流を供給する。書き込み電流は、選択された書き込みワード線ＷＷＬを流れ、書き込みワード線シンカー（図示せず）に吸収される。
【００２８】
図２は、図１に示した１つのブロック１２の構成を示す断面図である。半導体基板２１の表面領域には、読み出し選択トランジスタ１４が配置されている。
【００２９】
すなわち、半導体基板２１の上には、ゲート絶縁膜２３を介してゲート電極２２が設けられている。このゲート電極２２は、読み出しワード線ＲＷＬに対応する。ゲート電極２２両側の半導体基板２１内には、それぞれソース領域２４、ドレイン領域２５が設けられている。
【００３０】
ソース領域２４の上方には、コンタクトプラグ２６を介してソース線２７が設けられている。ソース領域２４は、ソース線２７を介して接地点に接続される。
【００３１】
ドレイン領域２５の上方には、コンタクトプラグ２８を介して下部端子としての導電層２９−１が設けられている。導電層２９−１の上には、可変抵抗素子Ｒ１としてのＭＴＪ素子３０−１が設けられている。ＭＴＪ素子３０−１の一方の端子は、導電層２９−１に電気的に接続されている。
【００３２】
ＭＴＪ素子３０−１の上方には、上部端子としての導電層３１−１を介して読み出し／書き込み共用ビット線（ＢＬ）３４が設けられている。ＭＴＪ素子３０−１の他方の端子は、導電層３１−１に電気的に接続されている。ＭＴＪ素子３０−１の下方には、書き込みワード線（ＷＷＬ）３２−１が設けられている。
【００３３】
導電層２９−２は、導電層２９−１に隣接して設けられている。導電層２９−１と導電層２９−２との間には、固定抵抗素子（ｒ）３３−１が設けられている。導電層２９−２の上には、ＭＴＪ素子３０−２が設けられている。ＭＴＪ素子３０−２の他方の端子は、導電層３１−２を介して共用ビット線３４に接続されている。ＭＴＪ素子３０−２の下方には、書き込みワード線（ＷＷＬ）３２−２が設けられている。
【００３４】
同様に、ＭＴＪ素子３０−３は、ＭＴＪ素子３０−２に隣接して設けられている。ＭＴＪ素子３０−２の一方の端子とＭＴＪ素子３０−３の一方の端子とは、固定抵抗素子３３−１により電気的に接続されている。
【００３５】
さらに、ＭＴＪ素子３０−４は、ＭＴＪ素子３０−３に隣接して設けられ、固定抵抗素子３３−３を介してそれぞれの一方の端子が接続されている。また、半導体基板２１と共用ビット線３４との間には、絶縁層３５が設けられている。
【００３６】
なお、固定抵抗素子３３−１〜３３−３としては、ポリシリコン或いはルテニウムオキサイド等を用いることができる。
【００３７】
次に、ブロック１２の合成抵抗について説明する。１つのブロックは、ｉ個のＭＴＪ素子を含むものとする（図３参照）。
【００３８】
ＭＴＪ素子Ｒ１〜Ｒｉの抵抗値を、それぞれＲ１〜Ｒｉとする。固定抵抗素子の抵抗値を“ｒ”（すなわち、ｒ１２＝ｒ２３＝  〜  ＝ｒｉ−ｉ，ｉ＝ｒ）とする。ｉ個のＭＴＪ素子と（ｉ−１）個の固定抵抗素子とから構成されるブロックの合成抵抗値をＴｉとすると、以下の式が成り立つ。
【数１】
2006245310.tif 000003
【００３９】
上式により、ブロックの合成抵抗が算出される。
【００４０】
図４は、ｉ＝２の場合におけるブロックの合成抵抗値を示したグラフである。なお、磁気記録層の磁化の向きと磁化固着層の磁化の向きとが平行の場合における抵抗値Ｒｐ＝１００、磁気記録層の磁化の向きと磁化固着層の磁化の向きとが反平行の場合における抵抗値Ｒａ＝１５０、ｒ１２＝４０とする。単位は、任意単位である。また図４には、ＭＴＪ素子Ｒ１，Ｒ２が記憶するビットパターンごとの合成抵抗値を示している。
【００４１】
図４に示すように、ＭＴＪ素子Ｒ１，Ｒ２が記憶するデータによって、ブロックは異なる合成抵抗値をとる。よって、ノードＡとノードＢとの間に定電流を流す、あるいは定電圧を印加することで、ＭＴＪ素子Ｒ１，Ｒ２が記憶するデータを読み出すことができる。すなわち、ＭＴＪ素子Ｒ１，Ｒ２が記憶するデータのビットパターンを正確に区別して読み出すことができる。
【００４２】
図５は、ｉ＝３の場合におけるブロックの合成抵抗値を示したグラフである。なお、抵抗値Ｒｐ＝１００、抵抗値Ｒａ＝１５０、ｒ１２＝ｒ２３＝４０とする。
【００４３】
図５に示すように、ＭＴＪ素子の数を増やした場合でも、ＭＴＪ素子Ｒ１，Ｒ２，Ｒ３が記憶するデータによって、ブロックは異なる合成抵抗値をとる。したがって、ＭＴＪ素子Ｒ１，Ｒ２，Ｒ３が記憶するデータのビットパターンを正確に区別して読み出すことができる。
【００４４】
同様に、ｉ個のＭＴＪ素子と（ｉ−１）個の固定抵抗素子とから構成されるブロックは、“２ｉ”個の異なる合成抵抗値をとる。これにより、ｉ個のＭＴＪ素子Ｒ１〜Ｒｉが記憶するデータを読み出すことができる。
【００４５】
なお、図４に示すように、ｉ＝２の場合（すなわち、ＭＴＪ素子の数が２個）は、各ビットパターンの合成抵抗値の変化量が大きい。よって、ｉ＝２の場合は、より正確に情報を読み出すことができる。
【００４６】
以上詳述したように本実施形態によれば、１つの読み出し選択トランジスタに対して複数のＭＴＪ素子を割り当てることができる。よって、読み出し選択トランジスタの数を削減することができるため、高集積なＭＲＡＭを構成することができる。
【００４７】
また、読み出し選択トランジスタの数を削減することで、読み出しワード線ＲＷＬの本数を減らすことができる。これにより、高集積なＭＲＡＭを構成することができる。
【００４８】
なお、本実施形態では、１つのブロックに含まれる複数のＭＴＪ素子は、ＲａとＲｐとが同じ抵抗値、つまり同じ特性のものを用いている。また、１つのブロックに含まれる複数の固定抵抗素子は、同じ抵抗値のものを用いている。
【００４９】
しかし、これに限定されるものではなく、ＭＴＪ素子の抵抗値は同じでなくてもよいし、また固定抵抗素子の抵抗値も同じでなくてもよい。すなわち、複数のＭＴＪ素子の抵抗値が異なっていても、付加する固定抵抗素子の抵抗値を制御することで、ビットパターンごとの合成抵抗値を調整することができる。
【００５０】
また、本実施形態では、複数のＭＴＪ素子を経由する複数の電流経路の抵抗値を変化させるために、固定抵抗素子を用いている。しかし、複数のＭＴＪ素子自体の特性（すなわち、抵抗値）を変えることで、複数の電流経路の抵抗値を変化させることができる。これにより、固定抵抗素子を用いずに、ビットパターンごとにブロックの合成抵抗値を変化させることができる。
【００５１】
このようにしてＭＲＡＭを構成することで、固定抵抗素子を用いずに、上記同様の効果を得ることができる。なお、ＭＴＪ素子の特性は、セル面積を変えることで変化させることが可能である。
【００５２】
（第２の実施形態）
第２の実施形態は、第１の実施形態の変形例であり、可変抵抗素子の位置を変えたものである。
【００５３】
図６は、本発明の第２の実施形態に係るＭＲＡＭに含まれる１つのブロック１２を示す回路図である。ブロック１２を構成する４つの可変抵抗素子Ｒ１〜Ｒ４は、ノードＡとノードＢとの間に並列に接続されている。
【００５４】
さらに、可変抵抗素子Ｒ１のノードＢ側の端子と可変抵抗素子Ｒ２のノードＢ側の端子との間には、固定抵抗素子ｒ１２が接続されている。可変抵抗素子Ｒ２のノードＢ側の端子と可変抵抗素子Ｒ３のノードＢ側の端子との間には、固定抵抗素子ｒ２３が接続されている。可変抵抗素子Ｒ３のノードＢ側の端子と、可変抵抗素子Ｒ４のノードＢ側の端子との間には、固定抵抗素子ｒ３４が接続されている。その他の構成は、図１に示した構成と同じである。
【００５５】
図７は、図６に示したブロック１２の構成を示す断面図である。ドレイン領域２５の上方には、コンタクトプラグ２８を介して下部端子としての導電層４１が設けられている。
【００５６】
導電層４１の上には、可変抵抗素子としての４つのＭＴＪ素子３０−１〜３０−４が、それぞれが間隔を空けて隣接するように設けられている。ＭＴＪ素子３０−１〜３０−４の一方の端子は、導電層４１に電気的に接続されている。
【００５７】
ＭＴＪ素子３０−１の上方には、上部端子としての導電層４３を介して読み出し／書き込み共用ビット線（ＢＬ）３４が設けられている。
【００５８】
ＭＴＪ素子３０−１のビット線側の端子とＭＴＪ素子３０−２のビット線側の端子との間には、固定抵抗素子４２−１が設けられている。ＭＴＪ素子３０−２のビット線側の端子とＭＴＪ素子３０−３のビット線側の端子との間には、固定抵抗素子４２−２が設けられている。ＭＴＪ素子３０−３のビット線側の端子とＭＴＪ素子３０−４のビット線側の端子との間には、固定抵抗素子４２−３が設けられている。
【００５９】
このように構成されたＭＲＡＭについても、４つのＭＴＪ素子が記憶するデータによって、ブロックは異なる合成抵抗値をとる。よって、ノードＡとノードＢとの間に定電流を流すことで、ＭＴＪ素子Ｒ１〜Ｒ４が記憶するデータを読み出すことができる。その他の効果は、第１の実施形態と同様である。
【００６０】
（第３の実施形態）
図８は、本発明の第３の実施形態に係るＭＲＡＭの構成を示す断面図である。本実施形態では、１つのブロックに含まれる複数のＭＴＪ素子は、同じ抵抗値、つまり同じ特性のものを用いている。また、１つのブロックに含まれる複数の固定抵抗素子は、同じ抵抗値のものを用いている。なお、図８は、１つのブロックに含まれるＭＴＪ素子が２つの場合を示している。
【００６１】
ドレイン領域２５の上方には、コンタクトプラグ２８を介して導電層５１が設けられている。導電層５１の上方には、可変抵抗素子としてのＭＴＪ素子３０−１が導電層５２を介して設けられている。ＭＴＪ素子３０−１の上方には、導電層３１−１を介して読み出し／書き込み共用ビット線（ＢＬ）３４が設けられている。
【００６２】
ＭＴＪ素子３０−２及び固定抵抗素子５４は、ＭＴＪ素子３０−１に隣接して設けられている。すなわち、導電層５１の上には、導電層５３、固定抵抗素子５４、導電層５５が順次積層されて設けられている。導電層５５の上には、ＭＴＪ素子３０−２が設けられている。ＭＴＪ素子３０−２は、導電層３１−２を介して共用ビット線３４に接続されている。
【００６３】
ここで、固定抵抗素子５４としては、抵抗値が固定された固定ＭＴＪ素子、トンネルバリア膜（例えば、アルミナ、シリコン酸化膜）、ポリシリコン、或いはルテニウムオキサイド等から選択される１つを用いることができる。なお、固定ＭＴＪ素子は、磁化固着層、トンネルバリア層、磁化固着層が順次積層されて構成される。このような構成にすることで、抵抗値が固定された固定ＭＴＪ素子を形成することができる。
【００６４】
図９は、ＭＴＪ素子が４つの場合におけるＭＲＡＭの構成を示す断面図である。導電層５１は、導電層５６−１を介してＭＴＪ素子３０−１の下部端子に接続されている。ＭＴＪ素子３０−１の下部端子は、導電層５６−１を介して固定抵抗素子５４−１の一方の端子に接続されている。固定抵抗素子５４−１の他方の端子は、導電層５６−２を介してＭＴＪ素子３０−２の下部端子に接続されている。
【００６５】
ＭＴＪ素子３０−２の下部端子は、導電層５６−２を介して固定抵抗素子５４−２の一方の端子に接続されている。固定抵抗素子５４−２の他方の端子は、導電層５６−３を介してＭＴＪ素子３０−３の下部端子に接続されている。
【００６６】
ＭＴＪ素子３０−３の下部端子は、導電層５６−３を介して固定抵抗素子５４−３の一方の端子に接続されている。固定抵抗素子５４−３の他方の端子は、導電層を介してＭＴＪ素子３０−４の下部端子に接続されている。
【００６７】
このようにしてＭＲＡＭを構成しても、第１の実施形態と同様の効果を得ることができる。さらに、複数のＭＴＪ素子に同じ抵抗値（つまり、同じ特性）のものを用いている。これにより、複数のＭＴＪ素子を同じ形状で形成できるため、製造工程を簡単にすることができる。
【００６８】
また、本実施形態では、固定抵抗素子を導電層の上に積層して形成している。よって、第１の実施形態の図２で示した固定抵抗素子よりも製造工程を簡単にすることができる。
【００６９】
（第４の実施形態）
第４の実施形態は、第３の実施形態の変形例であり、固定抵抗素子を読み出し／書き込み共用ビット線（ＢＬ）３４側に設けるようにしたものである。
【００７０】
図１０は、本発明の第４の実施形態に係るＭＲＡＭの構成を示す断面図である。本実施形態の複数のＭＴＪ素子も、同じ抵抗値、つまり同じ特性のものを用いている。なお、図１０は、１つのブロックに含まれるＭＴＪ素子が２つの場合を示している。
【００７１】
ドレイン領域２５の上方には、コンタクトプラグ２８を介して導電層５１が設けられている。導電層５１の上には、導電層５２−１を介してＭＴＪ素子３０−１が設けられている。ＭＴＪ素子３０−１の上方には、導電層４３を介して読み出し／書き込み共用ビット線（ＢＬ）３４が設けられている。
【００７２】
ＭＴＪ素子３０−２及び固定抵抗素子５４は、ＭＴＪ素子３０−１に隣接して設けられている。すなわち、導電層５１の上には、導電層５２−２を介してＭＴＪ素子３０−２が設けられている。ＭＴＪ素子３０−２の上には、導電層５３、固定抵抗素子５４、導電層５５が順次積層されて設けられている。導電層５５の上には、共用ビット線（ＢＬ）３４が設けられている。
【００７３】
図１１は、ＭＴＪ素子が４つの場合におけるＭＲＡＭの構成を示す断面図である。導電層５１の上には、４つのＭＴＪ素子３０−１〜３０−４が順次隣接して設けられている。ＭＴＪ素子３０−１の上部端子は、導電層５７−１を介して固定抵抗素子５４−１の一方の端子に接続されている。
【００７４】
固定抵抗素子５４−１の他方の端子は、導電層５７−２を介してＭＴＪ素子３０−２の上部端子及び固定抵抗素子５４−２の一方の端子に接続されている。固定抵抗素子５４−２の他方の端子は、導電層５７−３を介してＭＴＪ素子３０−３の上部端子及び固定抵抗素子５４−３の一方の端子に接続されている。固定抵抗素子５４−３の他方の端子は、導電層介してＭＴＪ素子３０−４の上部端子に接続されている。
【００７５】
なお、固定抵抗素子は、第３の実施形態で示した材料と同じものが用いられる。このようにしてＭＲＡＭを構成しても、第３の実施形態と同様の効果を得ることができる。
【００７６】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係るＭＲＡＭの構成を示す回路図。
【図２】図１に示した１つのブロック１２の構成を示す断面図。
【図３】ｉ個のＭＴＪ素子を含むブロックを示す回路図。
【図４】１つのブロック１２が２個のＭＴＪ素子を含む場合におけるブロックの合成抵抗値を示したグラフ。
【図５】１つのブロック１２が３個のＭＴＪ素子を含む場合におけるブロックの合成抵抗値を示したグラフ。
【図６】本発明の第２の実施形態に係るＭＲＡＭに含まれる１つのブロック１２を示す回路図。
【図７】図６に示したブロック１２の構成を示す断面図。
【図８】本発明の第３の実施形態に係るＭＲＡＭの構成を示す断面図。
【図９】ＭＴＪ素子が４つの場合におけるＭＲＡＭの構成を示す断面図。
【図１０】本発明の第４の実施形態に係るＭＲＡＭの構成を示す断面図。
【図１１】ＭＴＪ素子が４つの場合におけるＭＲＡＭの構成を示す断面図。
【符号の説明】
【００７８】
１１…メモリセルアレイ、１２…ブロック、１３…ロウデコーダ、１４…読み出し選択トランジスタ、１５…カラムデコーダ、１６…カラム選択トランジスタ、１７…読み出し回路、１８…共通データ線、２１…半導体基板、２２…ゲート電極、２３…ゲート絶縁膜、２４…ソース領域、２５…ドレイン領域、２６，２８…コンタクトプラグ、２７…ソース線、２９，３１，４１，４３，５１，５２，５３，５５，５６，５７…導電層、３０，Ｒ…可変抵抗素子（ＭＴＪ素子）、３２，ＷＷＬ…書き込みワード線、３３，４２，５４，ｒ…固定抵抗素子、３４，ＢＬ…読み出し／書き込み共用ビット線、３５…絶縁層、ＲＷＬ…読み出しワード線、ＣＳＬ…カラム選択信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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