(57)【要約】【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。また、信頼性が高く、安価な不揮発の記憶装置及びそれを有する半導体装置の提供を課題とする。【解決手段】本発明の一は、第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される絶縁層とを有し、第１の導電層は凸部を有することを特徴とする記憶装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される絶縁層とを有し、前記第１の導電層は凸部を有することを特徴とする記憶装置。
【請求項２】
メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、前記メモリセルは記憶素子を有し、前記記憶素子は第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される絶縁層とを有し、前記第１の導電層は凸部を有することを特徴とする記憶装置。
【請求項３】
メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、前記メモリセルはトランジスタと記憶素子とを有し、前記記憶素子は第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される絶縁層とを有し、前記第１の導電層は凸部を有することを特徴とする記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記第１の導電層及び前記第２の導電層の一部が接続されていることを特徴とする記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記メモリセルアレイと前記書き込み回路とは、ガラス基板もしくは可撓性基板上に設けられていることを特徴とする記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記書き込み回路は薄膜トランジスタで形成されていることを特徴とする記憶装置。
【請求項７】
請求項１乃至請求項４のいずれか一項において、前記メモリセルアレイと前記書き込み回路とは、単結晶半導体基板上に設けられていることを特徴とする記憶装置。
【請求項８】
請求項１乃至請求項４、または７のいずれか一項において、前記書き込み回路は電界効果トランジスタで形成されていることを特徴とする記憶装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記第１の導電層は、複数の凸部を有することを特徴とする記憶装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記凸部は、曲面を有することを特徴とする記憶装置。
【請求項１１】
請求項１乃至請求項９のいずれか一項において、前記凸部は、第１の導電層の表面に対して側壁面が１０度以上８５度以下に傾斜している領域を有することを特徴とする記憶装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、前記凸部の表面に撥液層を有することを特徴とする記憶装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、前記記憶素子は、光学的作用により抵抗値が変化することを特徴とする記憶装置。
【請求項１４】
請求項１３において、前記絶縁層は、光酸発生剤がドーピングされた共役高分子材料からなることを特徴とする記憶装置。
【請求項１５】
請求項１乃至請求項１２のいずれか一項において、前記記憶素子は、電気的作用により抵抗値が変化することを特徴とする記憶装置。
【請求項１６】
請求項１５において、前記絶縁層は、有機絶縁物からなることを特徴とする記憶装置。
【請求項１７】
請求項１５において、前記絶縁層は、電子輸送材料又はホール輸送材料からなることを特徴とする記憶装置。
【請求項１８】
請求項１５において、前記絶縁層は、無機絶縁物からなることを特徴とする記憶装置。
【請求項１９】
第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層に接続する記憶素子と、
前記第２のトランジスタのソース配線又はドレイン配線として機能する導電層と接続するアンテナとして機能する導電層とを有し、
前記記憶素子は、凸部を有する第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される絶縁層とを有することを特徴とする半導体装置。
【請求項２０】
請求項１９において、前記第１のトランジスタと前記記憶素子とは、導電性粒子を介して接続されていることを特徴とする半導体装置。
【請求項２１】
請求項１９又は請求項２０において、前記第２のトランジスタと前記アンテナとは、導電性粒子を介して接続されていることを特徴とする半導体装置。
【請求項２２】
請求項１９乃至請求項２１のいずれか一項において、前記第１の導電層及び前記第２の導電層の一部が接続されていることを特徴とする半導体装置。
【請求項２３】
請求項１９乃至請求項２２のいずれか一項において、前記メモリセルアレイと前記書き込み回路とは、ガラス基板もしくは可撓性基板上に設けられていることを特徴とする半導体装置。
【請求項２４】
請求項１９乃至請求項２３のいずれか一項において、前記第１のトランジスタ及び第２のトランジスタは薄膜トランジスタで形成されていることを特徴とする半導体装置。
【請求項２５】
請求項１９乃至請求項２２のいずれか一項において、前記メモリセルアレイと前記書き込み回路とは、単結晶半導体基板上に設けられていることを特徴とする半導体装置。
【請求項２６】
請求項１９乃至請求項２２、または請求項２５のいずれか一項において、前記第１のトランジスタ及び第２のトランジスタは電界効果トランジスタで形成されていることを特徴とする半導体装置。
【請求項２７】
請求項１９乃至請求項２６のいずれか一項において、前記第１の導電層は、複数の凸部を有することを特徴とする半導体装置。
【請求項２８】
請求項１９乃至請求項２７のいずれか一項において、前記凸部は、曲面を有することを特徴とする半導体装置。
【請求項２９】
請求項１９乃至請求項２７のいずれか一項において、前記凸部は、第１の導電層の表面に対して側壁面が１０度以上８５度以下に傾斜している領域を有することを特徴とする半導体装置。
【請求項３０】
請求項１９乃至請求項２９のいずれか一項において、前記凸部の表面に撥液層を有することを特徴とする半導体装置。
【請求項３１】
請求項１９乃至請求項３０のいずれか一項において、前記記憶素子は、光学的作用により抵抗値が変化することを特徴とする半導体装置。
【請求項３２】
請求項３１において、前記絶縁層は、光酸発生剤がドーピングされた共役高分子材料からなることを特徴とする半導体装置。
【請求項３３】
請求項１９乃至請求項３０のいずれか一項において、前記記憶素子は、電気的作用により抵抗値が変化することを特徴とする半導体装置。
【請求項３４】
請求項３３において、前記絶縁層は、有機化合物からなることを特徴とする半導体装置。
【請求項３５】
請求項３３又は請求項３４において、前記絶縁層は、電子輸送材料又はホール輸送材料からなることを特徴とする半導体装置。
【請求項３６】
請求項３３において、前記絶縁層は、無機絶縁物からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置および当該記憶装置を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグともよばれる）とよばれ、既に一部の市場で導入されている。
【０００３】
現在実用化されているこれらの半導体装置の多くは、Ｓｉ等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとも呼ばれる。）とアンテナとを有し、当該ＩＣチップは記憶回路（メモリとも呼ぶ。）や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置は低コストで作製することが要求されており、近年、制御回路や記憶回路等に有機化合物を用いた有機ＴＦＴや有機メモリ等の開発が盛んに行われている（例えば特許文献１）。
【特許文献１】特開２００２−２６２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
記憶回路としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。
【０００５】
一方、有機化合物を用いた記憶回路は、一対の電極間に有機化合物を設けた記憶素子を用いて形成するが、有機化合物層の厚さを厚く形成した場合、電流が流れにくくなり、書き込み及び読み込みの駆動電圧が上昇する。
【０００６】
上記問題を鑑み、本発明は、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置、及びそれを有する半導体装置を提供することを目的とする。また、低消費電力で、且つ安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【課題を解決するための手段】
【０００７】
本発明の一は、第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される絶縁層とを有し、第１の導電層は凸部を有することを特徴とする記憶装置である。
【０００８】
また、本発明の一は、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルは記憶素子を有し、記憶素子は第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される絶縁層とを有し、第１の導電層は凸部を有することを特徴とする記憶装置である。
【０００９】
また、本発明の一は、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される絶縁層とを有し、第１の導電層は凸部を有することを特徴とする記憶装置である。
【００１０】
また、本発明の一は、第１のトランジスタ及び第２のトランジスタと、第１のトランジスタのソース配線又はドレイン配線として機能する導電層に接続する記憶素子と、第２のトランジスタのソース配線又はドレイン配線として機能する導電層と接続するアンテナとして機能する導電層とを有し、記憶素子は、凸部を有する第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される絶縁層とを有することを特徴とする半導体装置である。
【００１１】
なお、第１のトランジスタと記憶素子とは、導電性粒子を介して接続されている。また、第２のトランジスタとアンテナとは、導電性粒子を介して接続されている。
【００１２】
また、対となる第１の導電層及び第２の導電層の一部が接続されている。また、凸部の少なくとも一部は、曲面を有する。又は、凸部は、第１の導電層の表面に対して側壁面が１０度以上８５度以下に傾斜している領域を有する。また、凸部の表面に撥液層を有してもよい。さらには、第１の導電層上に、複数の凸部を有してもよい。
【００１３】
また、記憶素子は、光学的作用により抵抗値が変化する。このような記憶素子としては、絶縁層は、光酸発生剤がドーピングされた共役高分子材料からなる。
【００１４】
また、記憶素子は、電気的作用により抵抗値が変化する。このような記憶素子としては、絶縁層は、有機化合物からなる。代表的には、有機絶縁物、又は電子輸送材料若しくはホール輸送材料からなる。さらには、絶縁層は、無機絶縁物からなる。
【００１５】
また、対となる第１の導電層及び第２の導電層の一部が接続されている。
【００１６】
また、メモリセルアレイと書き込み回路とは、ガラス基板もしくは可撓性基板上に設けられている。代表的には、書き込み回路は薄膜トランジスタで形成されている。
【００１７】
また、メモリセルアレイと書き込み回路とは、単結晶半導体基板上に設けられており、代表的には、書き込み回路は電界効果トランジスタで形成されている。
【００１８】
また、上記構成を有する本発明の半導体装置は、電源回路、クロック発生回路、データ復調／変調回路、制御回路、及びインターフェイス回路から選択された１つ又は複数を有することを特徴とする。
【発明の効果】
【００１９】
本発明を用いることによって、チップ製造時以外にデータの書き込み（追記）が可能であり、書き換えによる偽造を防止することが可能な半導体装置を得ることができる。また、凸部を有する導電層により記憶素子を構成することによって、データの書き込み時の駆動電圧を低下することが可能である。この結果、低消費電力の記憶装置及び半導体装置を提供することができる。また、本発明の半導体装置は、一対の導電層間に絶縁層が挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を提供することができる。また、記憶素子は構造が単純であり、更に高集積化が容易なため、大容量の記憶回路を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態について図面を参照して説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２１】
（実施の形態１）
本実施の形態では、本発明の記憶装置が有する記憶素子の一構成例に関して図面を用いて説明する。より具体的には、記憶装置の構成がパッシブマトリクス型の場合に関して示す。
【００２２】
図１（Ａ）には本発明の記憶装置が有するメモリセルアレイ２２の上面構造を示しており、図１（Ａ）におけるＡ−Ｂ間の断面構造が図１（Ｂ）に対応している。メモリセルアレイ２２は、絶縁表面を有する基板３０上に、第１の方向に延びた第１の導電層３１ａと、第１の導電層３１ａを覆って設けられた絶縁層２９と、第１の方向と垂直な第２の方向に延びた第２の導電層２８とを有している。また、第１の導電層３１ａにおいては、各メモリセルごとに凸部３１ｂを有する。また、第１の導電層３１ａと絶縁層２９と第２の導電層２８との積層構造によって記憶素子８０が形成される。また、ここでは、第２の導電層２８を覆うように、保護膜として機能する絶縁層２７を設ける（図１（Ｂ）参照。）。
【００２３】
第１の導電層３１ａと第２の導電層２８の材料には導電性の高い元素や化合物等用いる。絶縁層２９の材料には電気的作用や光学的作用により、結晶状態や導電性、形状が変化する物質を用いる。上記構成を有する記憶素子は電圧印加前後で導電性が変化するので、「初期状態」と「導電性変化後」とに対応した２値を記憶させることができる。以下、電圧印加前後での記憶素子の導電性の変化について説明する。
【００２４】
第１の導電層３１ａと第２の導電層２８との間に電圧を印加すると、第１の導電層３１ａと第２の導電層２８とが短絡し、記憶素子の導電性が高くなる。これは、電圧を印加すると共に絶縁層２９に電流が流れて熱が発生し、絶縁層の温度がガラス転移点まで上昇すると絶縁層が流動性を有し、膜厚が不均一になる。特に膜厚の薄くなった部分の導電性が高くなり、第１の導電層３１ａと第２の導電層２８とが短絡し、記憶素子の導電性が高くなる。この場合、第１の導電層３１ａに凸部３１ｂを有することで、凸部において流動性を有する絶縁層が移動しやすくなる（図２（Ａ）参照。）。この結果、絶縁層及び第２の導電層が変形し、第１導電層３１ａと第２の導電層２８ａとが短絡する。
【００２５】
また、第１の導電層３１ａと第２の導電層２８との間に、電圧を印加すると、絶縁層２９で絶縁破壊が生じ、導電性を示す場合もある。これは、第１の導電層３１ａにおいて、凸部の角において電界が集中しやすいため、絶縁層２９が絶縁破壊を起こしやすくなるためである。
【００２６】
この結果、低消費電力で書き込みを行うことが可能である。
【００２７】
なお、ここでの凸部とは、第１の導電層３１ａの表面から突出している領域（突起）のことを示す。即ち、第１の導電層３１ａの表面と凸部との頂上とにおいて高低差を有する領域のことである。
【００２８】
第１の導電層３１ａの表面から突き出る凸部の高さ（第１の導電層３１ａの表面と凸部との頂上との高低差）は、ＳＥＭ（走査型電子顕微鏡）、ＴＥＭ（透過型電子顕微鏡）、触針式段差計等などで測定して５〜５００ｎｍ、好ましくは２０〜３００ｎｍである。凸部の高さが上記範囲より低い場合、第１の導電層３１ａ表面に凹凸が形成されると、凸部が該凹凸に緩和されてしまい凸部として機能せず、低消費電力で書き込みを行うことが困難になる。また、凸部の高さが上記範囲より高い場合、第１の導電層３１ａに形成される絶縁層２９の被覆率が低下し、絶縁層２９が第１の導電層３１ａを覆わない領域が形成される。この結果、第１の導電層３１ａ及び第２の導電層２８とが短絡し、歩留まりが低下するという問題がある。
【００２９】
なお、第１の導電層３１ａの表面とは、第１の導電層３１ａにおいて厚さの均一性の高い領域の面のことをいう。
【００３０】
このように書き込みを行うことが可能な第１の導電層として、エッチング率の異なる導電層を積層し、上部層の面積が下部層の面積より小さくなるような条件でエッチングして、凸部３２ｂを有する第１の導電層３２ａを形成することができる（図１（Ｃ）参照。）。
【００３１】
また、液滴吐出を用いて、曲率（曲面、湾曲形状）を有する凸部３３ｂを有する第１の導電層３３ａを形成することができる（図１（Ｄ）参照。）。
【００３２】
また、エッチング条件により、順テーパを有する凸部３４ｂを有する第１の導電層３４ａを形成することができる（図１（Ｅ）参照。）。なお、ここでは順テーパとは、第１の導電層の表面に対して凸部３４ｂの側壁面が傾斜している領域のことであり、この傾斜角度が１０度以上８５度以下、好ましくは６０度以上８０度以下である領域のことをいう。また、このとき凸部３４ｂの頂上は角ばっている。
【００３３】
さらには、第１の導電層はこれらの形状を有する凸部を複数有してもよい。図３（Ａ）においては、複数の凸部３２ｂ、３２ｃを有する第１の導電層３２ａを示す。
【００３４】
また、凸部３５ｂは、図１６（Ａ）に示すように頂上が鋭頭状でもよい。
【００３５】
さらには、図１６（Ｂ）に示すように、第１の導電層３６ａは、頂上が鋭頭状である凸部３６ｂを複数有してもよい。
【００３６】
また、第１の導電層３１ａの凸部３１ｂの表面に撥液層３３を設けてもよい（図３（Ｂ）参照）。ここでは、撥液層とは、絶縁層２９がガラス転移点以上で流動性を有するときに、絶縁層２９を弾きやすくする層である。図３（Ｂ）においては、撥液層３３は、第１の導電層３１ａの凸部３１ｂの頂部に設けている。
【００３７】
また、撥液層３４を第１の導電層３１ａの凸部３１ｂの一部に設けてもよい（図３（Ｃ）参照）。
【００３８】
また、撥液層３５を第１の導電層３１ａの凸部３１ｂの面すべてに設けてもよい。具体的には、凸部３１ｂの側面及び頂部に設けてもよい（図３（Ｄ）参照。）
【００３９】
撥液層の形成方法としては、絶縁層の材料がガラス転移点以上で流動性を有する時に弾きやすくする材料を、液滴吐出法、印刷法等を用いて所定の領域に塗布し焼成する方法がある。また、第１の導電層及び基板上に当該材料を吸着させ、撥液層を形成する領域以外の領域にフォトマスクを用いて紫外線等を照射し、当該材料を分解して撥液層を形成する方法がある。また、第１の導電層上に当該材料を吸着させた後、撥液層を形成する領域上に保護マスクを形成し、保護マスクで覆われていない領域を酸素アッシング等で除去し、保護マスクを除去して撥液層を形成する方法等が挙げられる。
【００４０】
ガラス転移点以上で流動性を有する時に絶縁層の材料を弾きやすくする材料の代表例としては、アルキル基やフッ化炭素鎖を有する化合物が挙げられる。
【００４１】
また、フッ化炭素鎖を有する有機樹脂（フッ素系樹脂）を用いることができる。フッ素系樹脂として、ポリテトラフルオロエチレン（ＰＴＦＥ；四フッ化エチレン樹脂）、パーフルオロアルコキシアルカン（ＰＦＡ；四フッ化エチレンパーフルオロアルキルビニルエーテル共重合樹脂）、パーフルオロエチレンプロペンコーポリマー（ＰＦＥＰ；四フッ化エチレン−六フッ化プロピレン共重合樹脂）、エチレン−テトラフルオロエチレンコポリマー（ＥＴＦＥ；四フッ化エチレン−エチレン共重合樹脂）、ポリビニリデンフルオライド（ＰＶＤＦ；フッ化ビニリデン樹脂）、ポリクロロトリフルオロエチレン（ＰＣＴＦＥ；三フッ化塩化エチレン樹脂）、エチレン−クロロトリフルオロエチレンコポリマー（ＥＣＴＦＥ；三フッ化塩化エチレン−エチレン共重合樹脂）、ポリテトラフルオロエチレン−パーフルオロジオキソールコポリマー（ＴＦＥ／ＰＤＤ）、ポリビニルフルオライド（ＰＶＦ；フッ化ビニル樹脂）等を用いることができる。
【００４２】
また、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）の化学式で表される有機シランが挙げられる。ここで、Ｒは、フルオロアルキル基やアルキル基などの比較的不活性な基を含む物である。また、Ｘはハロゲン、メトキシ基、エトキシ基又はアセトキシ基など、基質表面の水酸基との縮合結合により結合可能な加水分解基からなる。
【００４３】
有機シランの一例として、Ｒにフルオロアルキル基を有するフルオロアルキルシラン（以下、ＦＡＳともいう。）を用いることができる。ＦＡＳのＲは、（ＣＦ３）（ＣＦ２）ｘ（ＣＨ２）ｙ（ｘ：０以上１０以下の整数、ｙ：０以上４以下の整数）で表される構造を持ち、複数個のＲ又はＸがＳｉに結合している場合には、Ｒ又はＸはそれぞれすべて同じでも良いし、異なっていてもよい。代表的なＦＡＳとしては、ヘプタデカフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（ＦＡＳ）が挙げられる。
【００４４】
有機シランの一例として、Ｒにアルキル基を有するアルコキシシランを用いることができる。アルコキシシランとしては、炭素数２〜３０のアルコキシシランが好ましい。代表的には、エチルトリエトキシシラン、プロピルトリエトキシシラン、オクチルトリエトキシシラン、デシルトリエトキシシラン、オクタデシルトリエトキシシラン（ＯＤＳ）、エイコシルトリエトキシシラン、トリアコンチルトリエトキシシランがあげられる。
【００４５】
さらには、絶縁層の材料がガラス転移点以上で流動性を有する時に弾きやすくする材料としては、絶縁層の材料がガラス転移点以上で有する接触角との差が、３０度以上、好ましくは４０度以上の接触角を有する材料を適宜用いることができる。
【００４６】
なお、隣接する各々のメモリセル間において横方向への電界の影響が懸念される場合は、各メモリセルに設けられた絶縁層を分離するため、各メモリセルごとに絶縁層３６（隔壁ともいう。）を設けてもよい（図３（Ｅ）参照。）。つまり、各メモリセルごとに絶縁層３６を選択的に設けた構成としてもよい。なお、絶縁層３６は、逆テーパー状に設けることで、後に形成する絶縁層２９及び第２の導電層２８を各セルごとに形成することが可能であるため好ましい。その後、第１の導電層３１ａおよび絶縁層３６を覆うように絶縁層２９及び第２の導電層２８を形成する。
【００４７】
また、第１の導電層３１ａを覆って絶縁層２９を設ける際に、第１の導電層３１ａの端部の段差により生じる絶縁層２９の段切れや各メモリセル間における横方向への電界の影響を防止するために、第１の導電層３１ａ間に絶縁層３７（隔壁ともいう。）を設けてもよい（図３（Ｆ）参照。）。なお、絶縁層３７は、順テーパー状に設けることが好ましい。さらには、湾曲していることが好ましい。その後、第１の導電層３１ａおよび絶縁層３７を覆うように絶縁層２９及び第２の導電層２８を形成する。
【００４８】
上記メモリセルの構成において、基板３０としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、フィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維質な材料からなる紙などを用いることもできる。また、この他にも、Ｓｉ、ＧａＮ、ＧａＡｓ、ＩｎＰ等の半導体基板上に形成された電界効果トランジスタ（ＦＥＴ）の上部や、ガラス等の基板上に形成された薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ））の上部にメモリセルアレイ２２を設けることができる。
【００４９】
また、第１の導電層３１ａ〜３４ａと第２の導電層２８には、導電性の高い元素や化合物等用いる。代表的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等から選ばれた一種の元素または当該元素を複数含む合金からなる単層または積層構造を用いることができる。上記元素を複数含んだ合金としては、例えば、ＡｌとＴｉを含んだ合金Ａｌ、ＴｉとＣを含んだ合金、ＡｌとＮｉを含んだ合金、ＡｌとＣを含んだ合金、ＡｌとＮｉとＣを含んだ合金またはＡｌとＭｏを含んだ合金等を用いることができる。
【００５０】
第１の導電層３１ａ〜３４ａは、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電界メッキ法、無電界メッキ法等を用いて導電層を形成した後、一部をエッチングして凸部３１ｂ〜３４ｂ、３２ｃを有する第１の導電層３１ａ〜３４ａを形成することができる（図１（Ｂ）参照。）。
【００５１】
第２の導電層２８は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。また、第２の導電層２８も図１（Ｂ）乃至図１（Ｅ）の様に凸部３１ｂ〜３４ｂを有してもよい。ここでは、これらのいずれかの方法を用いて第１の導電層３１ａ〜３４ａおよび第２の導電層２８を形成する。また、第１の導電層３１ａ〜３４ａと第２の導電層２８は異なる方法を用いて形成してもよい。
【００５２】
本実施の形態において、メモリセルへのデータの書き込みは電気的作用または光学的作用を加えることによって行うが、光学的作用によりデータの書き込みを行う場合、第１の導電層３１ａ〜３４ａと第２の導電層２８のうち、一方または両方は透光性を有するように設ける。透光性を有する導電層は、透明な導電性材料を用いて形成するか、または、透明な導電性材料でなくても光を透過する厚さで形成する。透明な導電性材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ及び酸化珪素を含む酸化インジウムスズや、酸化珪素を含んだ酸化インジウムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。
【００５３】
絶縁層２９は、有機絶縁物、電気的作用または光学的作用により導電性が変化する有機化合物、無機絶縁物、又は有機化合物と無機化合物とが混合してなる層で形成する。絶縁層２９は、単層で設けてもよいし、複数の層を積層させて設けてもよい。また、有機化合物と無機化合物との混合層及び他の電気的作用または光学的作用により導電性が変化する有機化合物からなる層とを積層させて設けてもよい。
【００５４】
絶縁層２９を構成することが可能な無機絶縁物としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等を用いることができる。
【００５５】
また、絶縁層２９を構成することが可能な有機絶縁物としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機樹脂を用いることができる。
【００５６】
また、絶縁層２９を構成することが可能な、電気的作用または光学的作用により導電性が変化する有機化合物としては、正孔輸送性が高い有機化合物材料又は電子輸送性が高い有機化合物材料を用いることができる。
【００５７】
正孔輸送性の高い有機化合物材料としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。但し、電子よりも正孔の輸送性が高い物質であれば、上記の物質以外のものを用いてもよい。
【００５８】
なお、有機化合物と無機化合物との混合層を設ける場合には、正孔輸送性の高い有機化合物材料と電子を受け取りやすい無機化合物材料とを混合させることが好ましい。このような構成とすることによって、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性を示す。その結果、有機化合物層は優れた導電性を得ることが可能となる。
【００５９】
電子を受け取りやすい無機化合物材料として、周期表第４族乃至第１２族のいずれかの遷移金属の金属酸化物、金属窒化物または金属酸化窒化物を用いることができる。具体的には、チタン酸化物（ＴｉＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、バナジウム酸化物（ＶＯｘ）、モリブデン酸化物（ＭｏＯｘ）、タングステン酸化物（ＷＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ニオブ酸化物（ＮｂＯｘ）、コバルト酸化物（Ｃｏｘ）、レニウム酸化物（ＲｅＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、亜鉛酸化物（ＺｎＯ）、ニッケル酸化物（ＮｉＯｘ）、銅酸化物（ＣｕＯｘ）等を用いることができる。また、ここでは具体例として酸化物を例に挙げたが、もちろんこれらの窒化物や酸化窒化物を用いてもよい。
【００６０】
電子輸送性の高い有機化合物材料としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。但し、正孔よりも電子の輸送性の高い物質であれば、上記の物質以外のものを用いてもよい。
【００６１】
なお、有機化合物と無機化合物との混合層を設ける場合には、電子輸送性の高い有機化合物材料と電子を与えやすい無機化合物材料とを混合させることが好ましい。このような構成とすることによって、本来内在的なキャリアをほとんど有さない有機化合物に多くの電子キャリアが発生し、極めて優れた電子注入性・輸送性を示す。その結果、有機化合物層は優れた導電性を得ることが可能となる。
【００６２】
電子を与えやすい無機化合物材料として、アルカリ金属酸化物、アルカリ土類金属酸化物、希土類金属酸化物、アルカリ金属窒化物、アルカリ土類金属窒化物、希土類金属窒化物を用いることができる。具体的には、リチウム酸化物（ＬｉＯｘ）、ストロンチウム酸化物（ＳｒＯｘ）、バリウム酸化物（ＢａＯｘ）、エルビウム酸化物（ＥｒＯｘ）、ナトリウム酸化物（ＮａＯｘ）、リチウム窒化物（ＬｉＮｘ）、マグネシウム窒化物（ＭｇＮｘ）、カルシウム窒化物（ＣａＮｘ）、イットリウム窒化物（ＹＮｘ）、ランタン窒化物（ＬａＮｘ）等を用いることができる。
【００６３】
さらには、無機化合物材料として、有機化合物から電子を受け取りやすい無機化合物材料または有機化合物に電子を与えやすい無機化合物材料であれば何でもよく、アルミニウム酸化物（ＡｌＯｘ）、ガリウム酸化物（ＧａＯｘ）、ケイ素酸化物（ＳｉＯｘ）、ゲルマニウム酸化物（ＧｅＯｘ）、インジウム錫酸化物（ＩＴＯ）等のほか、種々の金属酸化物、金属窒素化物または金属酸化窒化物を用いることができる。
【００６４】
また、絶縁層２９が金属酸化物または金属窒化物の中から選ばれた化合物と正孔輸送性の高い化合物とから形成される場合、立体障害の大きな（平面構造とは異なり空間的な広がりを有する構造をもつ）化合物を加えた構成としてもよい。立体障害の大きな化合物としては、５，６，１１，１２−テトラフェニルテトラセン（略称：ルブレン）が好ましい。但し、これ以外に、ヘキサフェニルベンゼン、ｔ−ブチルペリレン、９，１０−ジ（フェニル）アントラセン、クマリン５４５Ｔ等も用いることができる。この他、デンドリマー等も有効である。
【００６５】
さらには、電子輸送性の高い有機化合物材料で形成される層と、正孔輸送性の高い有機化合物材料層との間に、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９―イル）エテニル］−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル）ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等の発光物質を設けてもよい。
【００６６】
また、絶縁層２９には、光学的作用により、電気抵抗が変化する材料を用いることができる。例えば、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることができる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【００６７】
絶縁層２９は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、有機化合物と無機化合物とを含む混合層は、各々の材料を同時に成膜することにより形成することができ、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。
【００６８】
また、上記絶縁層２９の形成方法として、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機絶縁物や、正孔輸送性が高い有機化合物や、電子輸送性が高い有機化合物を、レーザ転写法を用いて第１の導電層上に形成してもよい。レーザ転写法とは、上記有機絶縁物や有機化合物が形成されたフィルムにレーザ光を照射する。このとき、有機絶縁物や有機化合物が形成される面を第１の導電層側に面させる。レーザ光が照射された有機絶縁物や有機化合物は、フィルムから剥離され、第１の導電層上に融着する。この結果、第１の導電層上に絶縁層を形成することが可能である。このような手法を用いると、所定の場所にのみ絶縁層を形成することが可能である。
【００６９】
なお、絶縁層２９は、電気的作用又は光学的作用により記憶素子の導電性が変化する膜厚で形成する。
【００７０】
また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせて絶縁層２９を形成してもよい。
【００７１】
また、本実施の形態では、上記構成において、第１の導電層３１ａ〜３４ａと絶縁層２９との間に、整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、またはダイオードである。このように、整流性があるダイオードを設けることにより、１つの方向にしか電流が流れないために、データの読み出し誤差が減少し、読み出しマージンが向上する。なお、整流性を有する素子は、絶縁層２９と第２の導電層２８との間に設けてもよい。
【００７２】
ここで、本発明の記憶装置の構成とデータの書き込み方法について説明する。
【００７３】
図４Ａに本発明の記憶装置の構成を示す。本発明の記憶装置５０８はカラムデコーダ５０１、ローデコーダ５０２、読み出し回路５０４、書き込み回路５０５、セレクタ５０３、メモリセルアレイ２２を有する。メモリセルアレイ２２はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ｘ本のビット線とｙ本のワード線との交点にそれぞれメモリセル２１を有する。なお、ここで示す記憶装置５０８の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【００７４】
カラムデコーダ５０１はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のセレクタ５０３に信号を与える。セレクタは５０３はカラムデコーダ５０１の信号を受けて指定列のビット線を選択する。ローデコーダ５０２はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル２１が選択される。読み出し回路５０４は選択されたメモリセルが有するデータを読み出し、増幅して出力する。書き込み回路５０５は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。
【００７５】
図４（Ｂ）に本発明の記憶装置が有する書き込み回路５０５の構成を示す。書き込み回路５０５は電圧発生回路７０１、タイミング制御回路７０２、スイッチＳＷ０、ＳＷ１、ＳＷ２、出力端子Ｐｗを有する。電圧発生回路７０１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１、Ｖ２を生成し、それぞれ出力Ｐａ、Ｐｂから出力する。タイミング制御回路７０２は、書き込み制御信号（以降ＷＥと記載）、データ信号（以降ＤＡＴＡと記載）、クロック信号（以降ＣＬＫと記載）等からスイッチＳＷ０、ＳＷ１、ＳＷ２を制御する信号Ｓ０、Ｓ１、Ｓ２を生成し、それぞれ出力Ｐ０、Ｐ１、Ｐ２から出力する。スイッチＳＷ０はＰｗと接地との接続、ＳＷ１はＰｗと電圧発生回路の出力Ｐａとの接続、ＳＷ２はＰｗと出力Ｐｂとの接続をＯＮ／ＯＦＦし、書き込み回路の出力Ｐｗからの出力電圧Ｖｗｒｉｔｅを切り替える。
【００７６】
図１５に「１」の書き込み方法を説明するタイミングチャートを示す。タイミングチャートは、入力信号ＷＥ、ＤＡＴＡ、出力信号Ｓ０、Ｓ１、Ｓ２、出力電圧Ｖｗｒｉｔｅ、ｍ列ｎ行のメモリセルに印加される電圧Ｖｂｉｔ、Ｖｗｏｒｄのタイミングを示す。
【００７７】
本実施の形態のメモリセルは第１の導電層がワード線で構成され、第２の導電層はビット線で構成されている。したがって、ｍ列目のビット線Ｂｍに接続されるｍ列ａ行（１≦ａ≦ｙ、ａ≠ｎ）のメモリセルに誤った書き込みが起こらないように配慮する必要がある。タイミングチャートは選択されていないｍ列ａ行のメモリセルの印加電圧Ｖｂｉｔ、Ｖｗｏｒｄも示す。
【００７８】
書き込みは以下によって行われる。まず入力信号ＷＥ、ＤＡＴＡがＨｉになると、電圧発生回路７０１は電圧Ｖ１、Ｖ２を生成し、出力Ｐａ、Ｐｂから出力する。タイミング制御回路７０２は、入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ等からスイッチを制御する信号Ｓ０、Ｓ１、Ｓ２を生成し、出力Ｐ０、Ｐ１、Ｐ２から出力する。当該信号によりスイッチＳＷ０、ＳＷ１、ＳＷ２が切り替わり、書き込み回路は出力Ｐｗから電圧Ｖ１、Ｖ２を連続的に出力する。
【００７９】
同時に列を指定するアドレス信号を受けたカラムデコーダ５０１はｍ列のセレクタに信号を与え、セレクタ５０３はｍ列のビット線Ｂｍを書き込み回路の出力Ｐｗに接続する。指定されていないビット線は非接続（以降Ｆｌｏａｔｉｎｇと記載）状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２はｎ行のワード線Ｗｎを０Ｖにし、指定されていないワード線Ｗａに電圧Ｖ３を印加する。電圧Ｖ３は、記憶素子に電圧Ｖ１−Ｖ３とＶ２−Ｖ３とを印加しても記憶素子の導電性が変化しない範囲から決定する。
【００８０】
上記動作によりワード線Ｗｎに０Ｖが印加され、ビット線Ｂｍに電圧Ｖ１、Ｖ２が連続的に印加される。したがって記憶素子の導電性が変化し、ｍ列ｎ行のメモリセルは「１」を記憶する。同時にワード線ＷａにはＶ３が印加され、ビット線ＢｍにはＶ１、Ｖ２が連続的に印加される。したがって記憶素子には電圧Ｖ１−Ｖ３とＶ２−Ｖ３とが連続的に印加され、メモリセルに書き込みが行われないように制御される。
【００８１】
入力信号ＷＥがＬｏになると、全てのワード線は０Ｖとなり、全てのビット線は  Ｆｌｏａｔｉｎｇ状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１、Ｓ２＝Ｌｏを生成して出力Ｐ０、Ｐ１、Ｐ２から出力し、書き込み回路の出力ＰｗはＦｌｏａｔｉｎｇ状態となる。上記動作により、書き込みは行われなくなる。
【００８２】
記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。さらに本発明は、記憶素子の材料に有機化合物を用いるので、大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な記憶装置を提供することができる。
【００８３】
続いて、光学的作用によりデータの書き込みを行う場合について説明する。この場合、レーザ照射装置により、透光性を有する導電層側から、絶縁層に対して、レーザ光を照射することにより行う。
【００８４】
絶縁層に選択的にレーザ光を照射することにより、絶縁層が酸化又は炭化して絶縁化する。そうすると、レーザ光が照射された記憶素子８０の抵抗値は増加し、レーザ光が照射されない記憶素子８０の抵抗値は変化しない。
【００８５】
次に、データを読み出しについて説明する。図１１（Ａ）には、読み出しを説明するために必要な部分を抽出した記憶装置を示す。記憶装置はカラムデコーダ２００１、ローデコーダ２００２、読み出し回路２００３、セレクタ２００５、メモリセルアレイ２００６を有する。メモリセルアレイ２００６はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ｘ本のビット線とｙ本のワード線との交点にそれぞれメモリセル２０１１を有する。本実施の形態では、メモリセル２０１１は記憶素子２０１３を有する。読み出し回路２００３は電圧発生回路２００７、センスアンプ２００８、抵抗素子２００９、データ出力回路２０１０、入出力端子Ｐｒを有し、抵抗素子２００９と入出力端子Ｐｒとの間からセンスアンプ２００８に入力する点をαとする。
【００８６】
電圧発生回路２００７は読み出し動作に必要な電圧Ｖｒｅａｄ、Ｖｒｅｆを生成し、それぞれＰ１、Ｐ２から出力する。データの読み出しは低い電圧を使用するため、電圧Ｖｒｅａｄは電源電圧（ＶＤＤ）を使用することも可能である。電圧Ｖｒｅｆは電圧Ｖｒｅａｄよりも低い電圧であり、電源電圧と接地電圧との抵抗分割により生成する。したがって読み出し回路２００３が有する電圧発生回路２００７は、書き込み回路が有する電圧発生回路とは異なる構成を有する。センスアンプ２００８は点αの電圧と電圧Ｖｒｅｆとの大小を比較してその結果を出力する。データ出力回路２０１０は読み出し制御信号（以降ＲＥと記す）により制御され、センスアンプ２００８の出力からメモリセルが有するデータを取得し、当該データを増幅して出力する。
【００８７】
次に、ｍ列ｎ行目のメモリセル２０１１が有するデータを読み出す動作を説明する。まず、列を指定するアドレス信号を受けたカラムデコーダ２００１はｍ列のセレクタ２００５に信号を与え、セレクタ２００５はｍ列のビット線Ｂｍを読み出し回路の入出力端子Ｐｒに接続する。指定されていないビット線はＦｌｏａｔｉｎｇ状態となる。同様に行を指定するアドレス信号を受けたローデコーダ２００２はｎ行のワード線Ｗｎに電圧Ｖｒｅａｄを印加し、指定されていないワード線に０Ｖを印加する。同時に電圧発生回路２００７の出力Ｐ１、Ｐ２から電圧Ｖｒｅａｄ、Ｖｒｅｆを出力する。上記動作によって抵抗素子２００９と記憶素子２０１３の直列抵抗に電圧Ｖｒｅａｄを印加した状態となり、点αの電圧はこれら二つの素子によって抵抗分割された値を取る。
【００８８】
ここで点αの取りうる電圧を説明するために、図１４に「１」の書き込みを行った記憶素子のＩ−Ｖ特性２１１５、「０」の書き込みを行った記憶素子のＩ−Ｖ特性２１１６、抵抗素子２１０９のＩ−Ｖ特性２１１７を示す。ここで抵抗素子２１０９はトランジスタとする。また図１４の横軸は点αの電圧を示す。「１」の書き込みを行った記憶素子のＩ−Ｖ特性２１１５は、記憶素子２１１３の電気抵抗が小さいため、点αの電圧が小さくても電流値が変化する。「０」の書き込みを行った記憶素子のＩ−Ｖ特性２１１６は、記憶素子２１１３がダイオード特性を示すため、点αの電圧がある値以上になると電流値が増大し始める。抵抗素子のＩ−Ｖ特性２１１７は、点αの電圧が上昇すると電流値が減少し、点αの電圧がＶｒｅａｄで電流値が０となる。
【００８９】
図１４から点αの取りうる電圧は次のように説明できる。記憶素子２１１３に「１」が書き込まれているときは、「１」の書き込みを行った記憶素子のＩ−Ｖ特性２１１５と抵抗素子のＩ−Ｖ特性２１１７との交点Ａの電圧ＶＡが点αの電圧となる。また記憶素子２１１３に「０」が書き込まれているときは、「０」の書き込みを行った記憶素子のＩ−Ｖ特性２１１６と抵抗素子のＩ−Ｖ特性２１１７との交点Ｂの電圧ＶＢが点αの電圧となる。
【００９０】
次にセンスアンプ２１０８は点αの電圧とＶｒｅｆとの大きさを比較する。ここで電圧Ｖｒｅｆは電圧ＶＡよりも大きく電圧ＶＢよりも小さい電圧とし、望ましくは（ＶＡ＋ＶＢ）／２とする。このように電圧を設定することで、センスアンプ２１０８により点αの電圧がＶｒｅｆよりも小さいと判断された場合、点αの電圧は電圧ＶＡであると考えられ、記憶素子２１１３には「１」が書き込まれていることが分かる。逆に点αの電圧がＶｒｅｆよりも大きいと判断された場合、点αの電圧は電圧ＶＢであると考えられ、記憶素子２１１３には「０」が書き込まれていることが分かる。
【００９１】
点αの電圧がＶｒｅｆよりも小さい場合、センスアンプは「１」を示す信号を出力し、点αの電圧がＶｒｅｆよりも大きい場合、センスアンプは「０」を示す信号を出力する。データ出力回路２１１０は、外部から入力される制御信号ＲＥを基に、センスアンプ２１０８の出力信号からデータを取り込み、当該データを増幅して出力する。
【００９２】
上記の動作により読み出しを行うことができる。
【００９３】
本実施の形態は記憶素子の抵抗値を電圧の大きさに置き換えて読み取っているが、本発明はこれに限定されずに実施することができる。例えば記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。
【００９４】
凸部を有する導電層により記憶素子を構成することによって、データの書き込み時の駆動電圧を低下することが可能である。この結果、低消費電力の記憶装置及び半導体装置を提供することができる。
【００９５】
（実施の形態２）
本実施の形態では、上記実施の形態１とは異なる構成を有する記憶装置について説明する。具体的には、記憶装置の構成がアクティブマトリクス型の場合に関して示す。
【００９６】
本実施の形態で示す記憶装置の一構成例は、実施の形態１に示す記憶装置５０８と同様に、図４Ａに示すカラムデコーダ５０１、ローデコーダ５０２、読み出し回路５０４、書き込み回路５０５、セレクタ５０３、メモリセルアレイ２２を有する。メモリセルアレイ２２はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ｘ本のビット線とｙ本のワード線との交点にそれぞれメモリセル２１を有する。
【００９７】
メモリセル２１は、ビット線Ｂｘ（１≦ｍ≦ｘ）を構成する第１の配線と、ワード線Ｗｙ（１≦ｎ≦ｙ）を構成する第２の配線と、トランジスタ２４０と、記憶素子２４１とを有する。記憶素子２４１は、一対の導電層の間に、絶縁層が挟まれた構造を有する。
【００９８】
次に、上記構成を有するメモリセルアレイ２２２の上面図と断面図の一例に関して図５、図６を用いて説明する。なお、図６（Ａ）はメモリセルアレイ２２２の上面図の一例を示しており、図６（Ｂ）は図６（Ａ）におけるＡ−Ｂ間の断面図を示している。
【００９９】
メモリセルアレイ２２２は、絶縁表面を有する基板２３０上にスイッチング素子として機能するトランジスタ２４０および当該トランジスタ２４０に接続された記憶素子２４１とを複数有している（図５、図６（Ａ）、（Ｂ）参照。）。記憶素子２４１は、凸部２４３ｂを有する第１の導電層２４３ａと、第２の導電層２４５と、絶縁層２４４を有しており、絶縁層２４４は第１の導電層２４３ａと第２の導電層２４５間に挟まれて設けられている。ここでは、隣接する各々のメモリセル２２１の間に絶縁層２４９（隔壁ともいう。）を設けて、第１の導電層と当該絶縁層２４９上に絶縁層２４４および第２の導電層２４５を積層して設けている。また、トランジスタ２４０として、ＴＦＴを用いている（図６（Ｂ）参照。）。
【０１００】
また、図６（Ｃ）に示すように、単結晶半導体基板２６０上に設けられた電界効果トランジスタ２６２に記憶素子２４１が接続されていてもよい。ここでは、電界効果トランジスタ２６２のソース電極およびドレイン電極を覆うように絶縁層２５０を設け、当該絶縁層２５０上に第１の導電層２６３ａ、絶縁層２４４、及び第２の導電層２４５で記憶素子２４１を構成する。また、第１の導電層２６３ａには、凸部２６３ｂが設けられている。
【０１０１】
なお、上記構成において、絶縁層２４４は全面に設けた例を示しているが、各メモリセルのみに絶縁層２４４を選択的に設けてもよい。この場合、液滴吐出法等を用いて選択的に設けることにより材料の利用効率を向上させることが可能となる。
【０１０２】
このように、絶縁層２５０を設けて、絶縁層２５０上に記憶素子２４１を形成することによって第１の導電層２６３ａを自由に配置することができる。つまり、図６（Ａ）、（Ｂ）の構成では、トランジスタ２４０のソースまたはドレイン電極として機能する第１の導電層２４３ａを避けた領域に記憶素子２４１を設ける必要があったが、上記構成とすることによって、例えば、素子形成層２５１に設けられたトランジスタ２４０の上方に記憶素子２４１を形成することが可能となる。その結果、記憶回路２１６をより高集積化することが可能となる。
【０１０３】
さらには、トランジスタ２４０はスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。代表的には、有機化合物を用いて有機トランジスタを形成してもよい。図６（Ａ）では、絶縁性を有する基板上にプレーナ型の薄膜トランジスタを設けた例を示しているが、スタガ型や逆スタガ型等の構造でトランジスタを形成することも可能である。
【０１０４】
また、トランジスタに含まれる半導体層の構造もどのようなものを用いてもよく、例えば不純物領域（ソース領域、ドレイン領域、ＬＤＤ領域を含む）を形成してもよいし、ｐチャネル型またはｎチャネル型のどちらで形成してもよい。また、ゲート電極の側面と接するように絶縁層（サイドウォール）を形成してもよいし、ソース、ドレイン領域とゲート電極の一方または両方にシリサイド層を形成してもよい。シリサイド層の材料としては、ニッケル、タングステン、モリブデン、コバルト、白金等を用いることができる。
【０１０５】
第１の導電層２４３ａと第２の導電層２４５の材料および形成方法は、上記実施の形態１で示した材料および形成方法のいずれかを用いて同様に行うことができる。
【０１０６】
また、絶縁層２４４は、上記実施の形態１で示した絶縁層２９と同様の材料および形成方法を用いて設けることができる。
【０１０７】
また、第１の導電層２４３ａと絶縁層２４４との間に、整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。例えば、Ｎ型半導体層およびＰ型半導体層を積層させて設けられたＰＮ接合ダイオードを用いることができる。このように、整流性があるダイオードを設けることにより、１つの方向にしか電流が流れないために、データの読み出し誤差が減少し、読み出しマージンが向上する。なお、ダイオードを設ける場合、ＰＮ接合を有するダイオードではなく、ＰＩＮ接合を有するダイオードやアバランシェダイオード等の、他の構成のダイオードを用いてもよい。なお、整流性を有する素子は、絶縁層２４４と第２の導電層２４５との間に設けてもよい。
【０１０８】
次に、記憶回路２１６にデータの書き込みを行うときの動作について説明する（図５）。書き込み回路は図４（Ｂ）と同じ構成を有する。
【０１０９】
図５に示すように、メモリセルはトランジスタ２４０と記憶素子２４１とを有する。本明細書の添付図において記憶素子は長方形を用いて表す。トランジスタ２４０はゲート電極にワード線が接続され、一方の高濃度不純物領域にビット線が接続され、もう一方の高濃度不純物領域に記憶素子２４１の第１の導電層が接続されている。記憶素子２４１の第２の導電層はメモリセルアレイ内の全記憶素子の第２の導電層と導通しており、第２の導電層は記憶装置の動作時、つまり書き込み時、読み出し時に一定の電圧が印加される。したがって、本明細書において第２の導電層を共通電極と記載する場合がある。
【０１１０】
図９に「１」の書き込みを説明するタイミングチャートを示す。タイミングチャートは、外部からの入力信号ＷＥ、ＤＡＴＡ、タイミング制御回路７０２の出力信号Ｓ０、Ｓ１、Ｓ２、書き込み回路の出力電圧Ｖｗｒｉｔｅ、選択されたメモリセルに印加される電圧Ｖｂｉｔ、Ｖｗｏｒｄ、Ｖｃｏｍのタイミングを示す。ここで入力信号ＷＥは低い電圧（以後Ｌｏと記載）で書き込み不許可を示し、高い電圧（以後Ｈｉと記載）で書き込み許可を示す。入力信号ＤＡＴＡはＨｉで「１」を示し、Ｌｏで「０」を示す。出力信号Ｓ０、Ｓ１、Ｓ２  はＬｏでスイッチのＯＦＦ、ＨｉでＯＮを制御する。また印加電圧Ｖｂｉｔはビット線に印加される電圧、Ｖｗｏｒｄはワード線に印加される電圧、Ｖｃｏｍは共通電極に印加される電圧を示し、以降当該表記を用いる。
【０１１１】
書き込みは以下によって行われる。まず入力信号ＷＥがＨｉになると、列を指定するアドレス信号を受けたカラムデコーダ５０１は指定列のセレクタに信号を与え、セレクタ５０３は指定列のビット線を書き込み回路の出力Ｐｗに接続する。指定されていないビット線はＦｌｏａｔｉｎｇ状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つのメモリセル２２１が選択される。ここで共通電極には０Ｖを印加されている。
【０１１２】
同時に入力信号ＤＡＴＡ＝Ｈｉを受け、電圧発生回路７０１は電圧Ｖ１、Ｖ２を生成し、出力Ｐａ、Ｐｂから出力する。タイミング制御回路７０２は入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ等からスイッチを制御する信号Ｓ０、Ｓ１、Ｓ２を生成し、出力Ｐ０、Ｐ１、Ｐ２から出力する。当該信号によりスイッチＳＷ０、ＳＷ１、ＳＷ２が切り替わり、書き込み回路は出力Ｐｗから電圧Ｖ１、Ｖ２を連続的に出力する。
【０１１３】
選択されたメモリセルは、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に電圧Ｖ１、Ｖ２が連続的に印加され、共通電極に０Ｖが印加される。したがってトランジスタの二つの高濃度不純物領域が導通してビット線の電圧が記憶素子の第１の導電層に印加され、記憶素子の導電性が変化することで「１」を記憶する。
【０１１４】
入力信号ＷＥがＬｏになると、全てのワード線は０Ｖとなり、全てのビット線と共通電極は  Ｆｌｏａｔｉｎｇ状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１、Ｓ２＝Ｌｏを生成して出力Ｐ０、Ｐ１、Ｐ２から出力し、書き込み回路の出力ＰｗはＦｌｏａｔｉｎｇ状態となる。上記動作により、書き込みは行われなくなる。図９においてＦｌｏａｔｉｎｇ状態をＦと記載し、以降当該表記を用いる。
【０１１５】
次に、図１０に「０」の書き込みを説明するタイミングチャートを示す。タイミングチャートは図９と同様、入力信号ＷＥ、ＤＡＴＡ、出力信号Ｓ０、Ｓ１、Ｓ２、出力電圧Ｖｗｒｉｔｅ、印加電圧Ｖｂｉｔ、Ｖｗｏｒｄ、Ｖｃｏｍのタイミングを示す。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しないことで実現される。本実施の形態ではビット線と共通電極を０Ｖにする方法を説明する。
【０１１６】
まず「１」の書き込みと同様に入力信号ＷＥがＨｉになると、列を指定するアドレス信号を受けたカラムデコーダ５０１は指定列のセレクタに信号を与え、セレクタ５０３は指定列のビット線を書き込み回路の出力Ｐｗに接続する。指定されていないビット線はＦｌｏａｔｉｎｇ状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つのメモリセル２１が選択される。ここで共通電極には０Ｖを印加する。
【０１１７】
同時に入力信号ＤＡＴＡ＝Ｌｏを受け、タイミング制御回路７０２は制御信号Ｓ０＝Ｈｉ、Ｓ１＝Ｌｏ、Ｓ２＝Ｌｏを生成し、出力Ｐ０、Ｐ１、Ｐ２から出力する。当該制御信号によりスイッチＳＷ０はＯＮ、ＳＷ１、ＳＷ２はＯＦＦとなり、書き込み回路は出力Ｐｗから０Ｖを出力する。
【０１１８】
選択されたメモリセルは、上記動作によりワード線にＶ２が印加され、ビット線と共通電極に０Ｖが印加される。したがって記憶素子は電圧が印加されず、導電性は変化しないので「０」を記憶する。
【０１１９】
入力信号ＷＥがＬｏになると、全てのワード線は０Ｖ、全てのビット線と共通電極は  Ｆｌｏａｔｉｎｇ状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１、Ｓ２＝Ｌｏを生成して出力Ｐ０、Ｐ１、Ｐ２から出力し、書き込み回路の出力はＦｌｏａｔｉｎｇ状態となる。
【０１２０】
本発明の構成、手段によってサイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明によって書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。
【０１２１】
また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。
【０１２２】
なお、光学的作用によりデータの書き込みを行う場合については、実施の形態１と同様である。
【０１２３】
本実施の形態の記憶装置はカラムデコーダ２００１、ローデコーダ２００２、読み出し回路２００３、セレクタ２００５、メモリセルアレイ２００６を有する。メモリセルアレイ２００６はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ｘ本のビット線とｙ本のワード線との交点にそれぞれメモリセル２０１１を有する。本実施の形態では、メモリセル２０１１はトランジスタ２０１２、記憶素子２０１３、共通電極２０１４を有する（図１１（Ｂ）参照）。なお、読み出し動作は実施の形態１と同様である。
【０１２４】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【０１２５】
凸部を有する導電層により記憶素子を構成することによって、データの書き込み時の駆動電圧を低下することが可能である。この結果、低消費電力の記憶装置及び半導体装置を提供することができる。
【０１２６】
（実施の形態３）
本実施の形態では、上記実施の形態で示す記憶装置を有する半導体装置の一例に関して図面を用いて説明する。
【０１２７】
本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つは複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合、もう１つは複数の素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。
【０１２８】
まず、複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合の半導体装置の一構成例を図７を用いて説明する。
【０１２９】
図７（Ａ）はパッシブマトリクス型で構成される記憶装置を有する半導体装置を示しており、基板３５０上にトランジスタ４５１、４５２を含む素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子部３５２とアンテナとして機能する導電層３５３が設けられている。ここでは、記憶装置を構成するトランジスタ４５２と、電源回路、クロック発生回路、またはデータ復調・変調回路を構成するトランジスタ４５１を示す。
【０１３０】
なお、ここでは素子形成層３５１の上方に記憶素子部３５２またはアンテナとして機能する導電層３５３を設けた場合を示しているが、この構成に限られず記憶素子部３５２またはアンテナとして機能する導電層３５３を、素子形成層３５１の下方や同一の層に設けることも可能である。
【０１３１】
記憶素子部３５２は、記憶素子３５２ａ、３５２ｂで構成され、記憶素子３５２ａは凸部３６１ｂを有する第１の導電層３６１ａ上に絶縁層３６２ａ及び第２の導電層３６３ａが積層して構成され、記憶素子３５２ｂは、凸部を有する第１の導電層３６１ａ上に絶縁層３６２ｂと第２の導電層３６３ｂとが積層して設けられている。また、第２の導電層３６３ａ、３６３ｂを覆って保護膜として機能する絶縁層３６６が形成されている。また、複数の記憶素子３５２ａ、３５２ｂが形成される第１の導電層３６１ａは、一つのトランジスタのソース電極またはドレイン電極に電気的に接続する。また、絶縁層３６２はメモリセルごとに絶縁層を分離するための絶縁層３７４（隔壁ともいう。）を設けているが、隣接するメモリセルにおいて横方向への電界の影響が懸念されない場合は、第１の導電層３６１ａを覆うように全面に形成してもよい。なお、記憶素子部３５２は上記実施の形態で示した材料または作製方法を用いて形成することができる。
【０１３２】
また、記憶素子３５２ａにおいて、上記実施の形態で示したように、第１の導電層３６１ａと絶縁層３６２ａとの間、または絶縁層３６２ａと第２の導電層３６３ａとの間に整流性を有する素子を設けてもよい。整流性を有する素子も上述したものを用いることが可能である。なお、記憶素子３５２ｂにおいても、記憶素子３５２ａの構造と同様である。
【０１３３】
ここでは、アンテナとして機能する導電層３５３は第２の導電層３６３ａ、３６３ｂと同時に形成された導電層３６０上に設けられている。なお、第２の導電層３６３と同時にアンテナとして機能する導電層を形成してもよい。
【０１３４】
アンテナとして機能する導電層３５３の材料としては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層３５３の形成方法は、蒸着、スパッタ、ＣＶＤ法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。
【０１３５】
素子形成層３５１に含まれるトランジスタ４５１、４５２は、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴまたはこれらを組み合わせたＣＭＯＳ回路で設けることができる。また、トランジスタ４５１、４５２に含まれる半導体層の構造もどのようなものを用いてもよく、例えば不純物領域（ソース領域、ドレイン領域、ＬＤＤ領域を含む）を形成してもよいし、ｐチャネル型またはｎチャネル型のどちらで形成してもよい。また、ゲート電極の側面と接するように絶縁層（サイドウォール）を形成してもよいし、ソース、ドレイン領域とゲート電極の一方または両方にシリサイド層を形成してもよい。シリサイド層の材料としては、ニッケル、タングステン、モリブデン、コバルト、白金等を用いることができる。
【０１３６】
また、素子形成層３５１に含まれるトランジスタ４５１は、当該トランジスタを構成する半導体層を有機化合物で形成する有機トランジスタで設けてもよい。この場合、基板３５０としてプラスチック等の可撓性を有する基板上に、直接印刷法や液滴吐出法等を用いて有機トランジスタからなる素子形成層３５１を形成することができる。またこの際、上述したように記憶素子部３５２も印刷法や液滴吐出法等を用いて形成することによってより低コストで半導体装置を作製することが可能となる。
【０１３７】
図７（Ｂ）にアクティブマトリクス型の記憶装置を有する半導体装置の一例を示す。なお、図７（Ｂ）については、図７（Ａ）と異なる部分に関して説明する。
【０１３８】
図７（Ｂ）に示す半導体装置は、基板３５０上にトランジスタ４５１、４５２を含む素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子部３５６とアンテナとして機能する導電層３５３が設けられている。なお、ここではトランジスタ４５１と同一の層に記憶素子部３５６のスイッチング素子として機能するトランジスタ４５２を設け、素子形成層３５１の上方に記憶素子部３５６とアンテナ機能する導電層３５３を設けた場合を示しているが、この構成に限られずトランジスタ４５２を素子形成層３５１の上方や下方に設けてもよいし、記憶素子部３５６やアンテナ機能する導電層３５３を、素子形成層３５１の下方や同一の層に設けることも可能である。
【０１３９】
記憶素子部３５６は、記憶素子３５６ａ、３５６ｂで構成され、記憶素子３５６ａは、凸部を有する第１の導電層３７１ａ上に絶縁層３７２と第２の導電層３７３が積層して設けられており、記憶素子３５６ｂは、凸部を有する第１の導電層３７１ｂ上に絶縁層３７２と第２の導電層３７３が積層して設けられており、第２の導電層３７３を覆うように保護膜として絶縁層３７６が形成されている。また、ここでは、トランジスタそれぞれのソース電極またはドレイン電極に、凸部を有する第１の導電層３７１ａ、第１の導電層３７１ｂ、が接続されている。すなわち、記憶素子はそれぞれひとつのトランジスタに接続されている。また、第１の導電層３７１ａ、３７１ｂの端部を覆うように絶縁層３７４が形成され、絶縁層３７２が第１の導電層３７１ａ、３７１ｂおよび絶縁層３７４を覆うように全面に形成されているが、各メモリセルに選択的に形成されていてもよい。なお、記憶素子３５６ａ、３５６ｂは上記実施の形態で示した材料または作製方法を用いて形成することができる。また、記憶素子３５６ａ、３５６ｂにおいても、上述したように、第１の導電層３７１ａ、３７１ｂと絶縁層３７２との間、または絶縁層３７２と第２の導電層３７３との間に整流性を有する素子を設けてもよい。
【０１４０】
また、素子形成層３５１、記憶素子部３５６、アンテナとして機能する導電層３５３は、上述したように蒸着、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法等を用いて形成することができる。なお、各場所によって異なる方法を用いて形成してもかまわない。例えば、高速動作が必要とされるトランジスタ４５１は基板上にＳｉ、ＧａＮ、ＧａＡｓ、ＩｎＰ等からなる半導体層を形成した後に熱処理により結晶化させて設け、その後、素子形成層３５１の上方にスイッチング素子として機能するトランジスタ４５２を印刷法や液滴吐出法を用いて有機トランジスタとして設けることができる。
【０１４１】
なお、トランジスタに接続するセンサを設けてもよい。センサとしては、温度、湿度、照度、ガス（気体）、重力、圧力、音（振動）、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサは、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、静電容量型素子、圧電素子などの素子で形成される。
【０１４２】
次に、複数の素子および記憶素子が設けられた基板に端子部を設け、別の基板に設けられたアンテナを当該端子部において接続して設ける場合の半導体装置の一構成例に関して、図８を用いて説明する。なお、図８に関しては図７と異なる部分に関して説明を行う。
【０１４３】
図８（Ａ）はパッシブマトリクス型の記憶装置を有する半導体装置を示しており、基板３５０上に素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子部３５２が設けられ、基板３６５に設けられたアンテナとして機能する導電層３５７が素子形成層と接続するように設けられている。なお、ここでは素子形成層３５１の上方に記憶素子部３５２またはアンテナとして機能する導電層３５７を設けた場合を示しているが、この構成に限られず記憶素子部３５６を素子形成層３５１の下方や同一の層に、またはアンテナとして機能する導電層３５７を素子形成層３５１の下方に設けることも可能である。
【０１４４】
記憶素子部３５２は、図７（Ａ）に示す構成の記憶素子３５２ａ、３５２ｂで構成することができる。
【０１４５】
また、素子形成層３５１と記憶素子部３５２とを含む基板と、アンテナとして機能する導電層３５７が設けられた基板３６５は、接着性を有する樹脂３７５により貼り合わされる。そして、接続端子３５８と導電層３５７とは樹脂３７５中に含まれる導電性微粒子３５９を介して電気的に接続される。また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いて、素子形成層３５１と記憶素子部３５２が形成される基板３５０と、アンテナとして機能する導電層３５７が設けられた基板３６５とを、接続端子３５８とアンテナとして機能する導電層３５７とを介して貼り合わせてもよい。
【０１４６】
図８（Ｂ）は実施の形態２に示した記憶装置が設けられた半導体装置を示しており、基板３５０上にトランジスタ４５１、４５２を含む素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子部３５６が設けられ、基板３６５に設けられたアンテナとして機能する導電層３５７が素子形成層と接続するように設けられている。なお、ここでは素子形成層３５１においてトランジスタ４５１と同一の層にトランジスタ４５２を設け、素子形成層３５１の上方にアンテナとして機能する導電層３５７を設けた場合を示しているが、この構成に限られず記憶素子部３５６を素子形成層３５１の下方や同一の層に、またはアンテナとして機能する導電層３５７を素子形成層３５１の下方に設けることも可能である。
【０１４７】
記憶素子部３５６は、図７（Ｂ）に示す構成の記憶素子３５６ａ、３５６ｂで構成することができる。
【０１４８】
また、図８（Ｂ）においても素子形成層３５１と記憶素子部３５６を含む基板と、アンテナとして機能する導電層３５７が設けられた基板３６５は、導電性微粒子３５９を含む樹脂３７５により貼り合わせられる。
【０１４９】
このように、有機メモリおよびアンテナを備えた半導体装置を形成することができる。また、本実施の形態では、基板３５０上に薄膜トランジスタを形成して素子形成層を設けることもできるし、基板３５０としてＳｉ、ＧａＮ、ＧａＡｓ、ＩｎＰ等の半導体基板を用いて、基板上に電界効果トランジスタを形成することによって素子形成層を設けてもよい。また、基板３５０としてＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いて、その上に素子形成層を設けてもよい。この場合、ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔｅｄ  ｏｘｙｇｅｎ）と呼ばれる方法を用いて形成すればよい。
【０１５０】
さらには、記憶素子部３５２、３５６を、アンテナとして機能する導電層が設けられた基板３６５に設けてもよい。また、図７（Ａ）及び（Ｂ）に示す半導体装置と同様に、トランジスタ４５１に接続するセンサを設けてもよい。
【０１５１】
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
【０１５２】
凸部を有する導電層により記憶素子を構成することによって、データの書き込み時の駆動電圧を低下することが可能である。この結果、低消費電力の記憶装置及び半導体装置を提供することができる。
【実施例１】
【０１５３】
上記実施形態の半導体装置の構成について、図１２Ａを参照して説明する。図１２Ａに示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調・変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、データバス１７、アンテナ１８（アンテナコイルともいう。）、センサ２３、センサ回路２４を有する。
【０１５４】
電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電圧を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調・変調回路１３は、リーダライタ１９と交信するデータを復調・変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁界或いは電波の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
【０１５５】
記憶回路１６は、一対の導電層間に有機化合物層又は相変化層が挟まれた記憶素子を有することを特徴とする。なお、記憶回路１６は、一対の導電層間に有機化合物層又は相変化層が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【０１５６】
センサ２３は抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの素子で形成される。センサ回路２４はインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ・デジタル変換（Ａ・Ｄ変換）して制御回路１４に信号を出力する。
【実施例２】
【０１５７】
本発明により無線チップ（無線プロセッサ、無線メモリ、無線タグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、電子タグ、ＲＦＩＤタグともよぶ。）として機能する半導体装置を形成することができる。図１３に例を示すように半導体装置９２１０の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、（図１３（Ａ）参照））、包装用容器類（包装紙やボトル等、（図１３（Ｃ）参照））、記録媒体（ＤＶＤソフトやビデオテープ等、（図１３（Ｂ）参照））、乗物類（自転車等、（図１３（Ｄ）参照））、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（（図１３（Ｅ）、（図１３（Ｆ）参照））等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１５８】
本発明の半導体装置９２１０は、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置９２１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置９２１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１５９】
次に、本発明の半導体装置９２１０を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１２（Ｂ）参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置９２１０が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１６０】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１６１】
上記の通り、本発明の半導体装置９２１０は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１６２】
また、本発明の半導体装置は、一対の導電層間に絶縁層が挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は凸部を有する導電層で構成される記憶素子を有するため、低消費電力化が可能である。
【０１６３】
また、本発明の半導体装置が有する記憶装置は、光学的作用又は電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる電子機器を提供することができる。
【０１６４】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１６５】
【図１】本発明の記憶装置を説明する上面図及び断面図。
【図２】本発明の記憶装置を説明する断面図。
【図３】本発明の記憶装置を説明する断面図。
【図４】本発明の半導体装置を説明する図。
【図５】本発明の半導体装置を説明する図。
【図６】本発明の半導体装置を説明する上面図及び断面図。
【図７】本発明の半導体装置を説明する断面図。
【図８】本発明の半導体装置を説明する断面図。
【図９】本発明の記憶装置の書き込みを説明するタイミングチャートを説明する図。
【図１０】本発明の記憶装置の書き込みを説明するタイミングチャートを説明する図。
【図１１】本発明の記憶装置が有する読み出し回路を説明する図。
【図１２】本発明の半導体装置の構成例及びそれを有する電子機器を説明する図。
【図１３】本発明の半導体装置の使用形態について説明する図。
【図１４】記憶素子・抵抗素子の電流電圧特性を説明する図。
【図１５】書き込みを説明するタイミングチャートを説明する図。
【図１６】本発明の記憶装置を説明する断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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