(57)【要約】【課題】  従来、一部の擬似SRAM やSDRAMでは、パーシャル・セルフ・リフレッシュ機能が搭載されているが、これはデータの種類によって予め使用する領域が割り振られているため、空いた領域が単位領域(バンク)にまとまらず、消費電力の低減に効果が得にくかったため、消費電力低減に効果のあるメモリ装置を提供する。【解決手段】  複数のバンクBNK1〜BNK4に分割され、各バンクがそれぞれ独立してリフレッシュし得るメモリ３、このメモリ内の第１アドレスを指定する第１アドレス信号を出力するCPU２、このCPUから出力された第１アドレス信号を、メモリアドレスの記憶状態に応じて第２アドレスを示す第２アドレス信号に変換してから出力するアドレス変換手段４を備え、第２アドレスは、複数のバンクの内、何らデータを記憶していないバンク以外のバンクを指定するメモリアドレスから優先的に選択される構成とする。【選択図】図1
2006012267.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なるメモリアドレスにより指定される複数のバンクに分割され、各バンクがそれぞれ独立してリフレッシュまたは電源をON/OFFし得るメモリ、このメモリにデータを書き込むまたはデータを読み出すために、該メモリ内の第１メモリアドレスを指定する第１メモリアドレス信号を出力するCPU、このCPUから出力された上記第１メモリアドレス信号を、上記メモリアドレスの記憶状態に応じて上記第１メモリアドレスと異なる第２メモリアドレスを示す第２メモリアドレス信号に変換してから出力するアドレス変換手段を備え、上記第２メモリアドレスは、上記アドレス変換手段によって上記複数のバンクの内、何らデータを記憶していないバンク以外のバンクを指定するメモリアドレスから優先的に選択されることを特徴とするメモリ装置。
【請求項２】
上記CPUは、不要となったデータに対するメモリ領域のメモリアドレスを示すメモリアドレス信号と、上記メモリ領域の解放を命令する解放命令信号とを発令するようにされたことを特徴とする請求項１記載のメモリ装置。
【請求項３】
上記アドレス変換手段は、アドレスの変換状況を示すアドレス変換テーブルを有することを特徴とする請求項１または請求項２記載のメモリ装置。
【請求項４】
上記アドレス変換手段は、異なるメモリアドレス間のデータ移動を仲介するキャッシュメモリを有することを特徴とする請求項３記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ装置、例えばDRAM(ダイナミック・ランダム・アクセス・メモリ)のようにキャパシタに電荷を保持することでデータを記憶する方式のメモリ装置に関するものである。
【背景技術】
【０００２】
一般に、DRAMや擬似SRAMのようにキャパシタに電荷を保持することでデータを記憶する方式のメモリ装置においては、データを保持するために定期的にリフレッシュと呼ばれる再書き込み動作が必要であり、待機状態時においても常にリフレッシュ動作のための電流を消費している。なお、リフレッシュ動作は外部に設置されたリフレッシュ制御回路あるいはメモリチップ内部に設けたリフレッシュ制御回路により制御されており、その中でメモリチップ内部にリフレッシュ制御回路を有し、内部的に行なわれているリフレッシュ動作をセルフ・リフレッシュと言っている。
【０００３】
一方、携帯電話等の携帯機器では、バッテリーでの動作時間を長くすることと、バッテリーを小型化することが求められており、搭載する部品の消費電流を小さくすることが必要である。特に携帯電話では、一回の充電での通話待ち受けの時間を長くすることが重要で、そのためには使用する電子部品、特に半導体メモリの待機電流を削減することが重要となる。
【０００４】
以上のことから、従来の携帯端末用途向け擬似SRAMや携帯端末用途向けSDRAM（Synchronous DRAM）等では、待機時の消費電流を低減するため、データ保持を行なう領域とデータ保持を行なわない領域に分け、データ保持を行なう領域のみリフレッシュ動作を行なうようにした、一般にパーシャル・セルフ・リフレッシュ機能と呼ばれている機能を搭載している。（例えば特許文献１参照）。
【０００５】
例えば、64Mビットの携帯端末用途向けRAMについては、データ保持容量を16M/8M/4Mから任意に選択できるようにし、データ保持容量を少なく設定することでスタンバイ電流の低減が可能になっている。スタンバイ電流はデータ保持容量16Mで60μA、8Mで50μA、4Mで45μAであり、また、データを保持しない設定では、スタンバイ電流を最大10μAに抑えることが可能といわれている。（例えば非特許文献１参照）。
【０００６】
【特許文献１】特開平１１−２１３６５８号公報
【非特許文献１】２００２年１月２２日付NECプレスリリース  「世界最高速の６４Ｍビットモバイル用ＲＡＭの発売」  http://www.necel.com/japanese/news/0201/2201.html
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、従来の携帯端末用途向け擬似SRAMや携帯端末用途向けSDRAM等では、待機時の消費電流を低減するため、必要な単位領域(バンク)のみデータ保持を行なうパーシャル・セルフ・リフレッシュ機能と呼ばれる機能を搭載している。
しかし、この機能は実際には、データの種類によって予め使用する領域が割り振られており、それぞれのデータは割り振られた領域を使用するため、空いた領域が単位領域(バンク)にまとまらず、結果として電源を切ることができる単位領域(バンク)が少なく、消費電力の低減に効果が得にくいという問題点があった。
【０００８】
この発明は、上記のような問題点を解消するためになされたもので、データ保持を行なうメモリの領域をまとめ、アクティブな領域を最大限活用することで、リフレッシュを行なわない領域を増やし、消費電力を低減させることができるメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係るメモリ装置は、それぞれ異なるメモリアドレスにより指定される複数のバンクに分割され、各バンクがそれぞれ独立してリフレッシュまたは電源をON/OFFし得るメモリ、このメモリにデータを書き込むまたはデータを読み出すために、該メモリ内の第１メモリアドレスを指定する第１メモリアドレス信号を出力するCPU、このCPUから出力された上記第１メモリアドレス信号を、上記メモリアドレスの記憶状態に応じて上記第１メモリアドレスと異なる第２メモリアドレスを示す第２メモリアドレス信号に変換してから出力するアドレス変換手段を備え、上記第２メモリアドレスは、上記アドレス変換手段によって上記複数のバンクの内、何らデータを記憶していないバンク以外のバンクを指定するメモリアドレスから優先的に選択されるものである。
【発明の効果】
【００１０】
この発明に係るメモリ装置は以上のように構成されているため、メモリ装置のアクティブな単位領域（バンク）を最大限活用することができ、リフレッシュ動作を休止する領域を増やすと共に、消費電力を低減させることができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、この発明の実施の形態１の構成を概略的に示すブロック図で、メモリ領域を４つの領域に分割した場合の例を示すものである。また、図２は、図１のメモリ領域を詳細に示すブロック図である。
また、図３は、実施の形態１における書き込み動作時の流れを示すフローチャート、図４は、同じく読み出し動作時の流れを示すフローチャート、図５は、同じく不要データブロックの解放動作時の流れを示すフローチャートである。
【００１２】
図１において、メモリチップ１はCPU２と接続され、CPU２からの各種命令と記録するデータ、およびそのデータを記録するメモリ領域を指定するアドレス情報が与えられることにより機能する。データを記録するメモリセル３は、その詳細を図２に例示するように、それぞれ独立してリフレッシュを行なうことが可能な４つのメモリバンクBNK1〜BNK４に分割され、各メモリバンクは、さらに後述するアドレス変換器のアドレス変換の単位となり、それぞれ異なるメモリアドレスにより指定されるメモリブロックBLK1〜BLK4Nに分割されている。
【００１３】
なお、図２において、BLK1のように市松模様を施したメモリブロックはデータを記録しているメモリブロックを示し、斜線を施したメモリブロックは不要データを記録しているメモリブロックを示し、白い空白のメモリブロックはデータを記録していない空きのメモリブロックを示している。また、CPU２からのアドレス信号は必要に応じて、使用するメモリ領域がまとまるように、アドレス変換器４によって変換され、各メモリバンクの別のメモリブロックが選択される。
【００１４】
ここで、アドレス変換器４は、メモリブロックBLK1〜BLK4Nに対してどのメモリブロックに有効なデータが書き込まれているかを示す書き込みフラグ情報と、CPU２から出力された例えば第１メモリアドレス信号によって指定された第１メモリアドレスに対して、メモリアドレスの記憶状況に応じてメモリブロック間でアドレスを置き換えるために、第１メモリアドレスとは異なる第２メモリアドレスを示す第２メモリアドレス信号に変換した状況を示すアドレス変換テーブルを有する。また、アドレス変換器４は、不要となったデータに対するCPU２からの解放命令により、対応するメモリブロックの書き込みフラグを外す機能を有する。
【００１５】
次に、図３により、データを保持するメモリブロックを上位のアドレス寄りに再配置する例で、書き込み動作時の流れを説明する。CPU２からの例えば第１メモリアドレス信号による第１メモリアドレスへの書き込み命令に対しステップＳＷ１でアドレス変換器４は書き込みフラグ情報を参照する。次に、ステップＳＷ２でCPU２から指定されたアドレスより上位のアドレスに空きブロックがあるかどうかを判定する。
【００１６】
空きブロックがあれば、これを第２メモリアドレスとして、このメモリアドレスを示す第２メモリアドレス信号に第１メモリアドレス信号を変換し、ステップＳＷ３で空きブロックのアドレスへのアドレス変換を行ない、ステップＳＷ４でアドレス変換情報をアドレス変換テーブルに記録し、ステップＳＷ５で書き込み処理を行なう。ステップＳＷ２で指定されたアドレスより上位に空きブロックがなければ、アドレス変換は行なわずにステップＳＷ５で書き込み処理を行なう。アドレス変換器４による第２メモリアドレスの選択は、複数のメモリバンクの内、何らデータを記憶していないバンク以外のバンクを指定するメモリアドレスから優先的に行なわれる。
書き込み処理完了後、ステップＳＷ６で書き込みを行なったブロックに対して書き込みフラグを記録し処理を完了する。
【００１７】
次に、図４により、同じくデータを保持するブロックを上位のアドレス寄りに再配置する例で、読み出し動作時の流れを説明する。CPU２からの読み出し命令に対し、ステップＳＲ１でアドレス変換器４はアドレス変換テーブルを参照する。次に、ステップＳＲ２でCPU２から指定されたアドレスのブロックについてアドレス変換情報があるかどうかを確認する。アドレス変換情報があれば、その情報に基づき、ステップＳＲ３でアドレス変換を行ない、ステップＳＲ４で読み出し処理を行なって処理を完了する。ステップＳＲ２でアドレス変換情報がなければ、アドレス変換は行なわずステップＳＲ４で読み出し処理を行なう。
【００１８】
次に、図５により、不要となったデータのメモリ領域を解放する動作の流れを説明する。この発明ではアクティブなメモリ領域を有効に活用するため、CPU２は、あるデータが不要となった場合、メモリチップ１に対して解放命令を発令する。CPU２からの解放命令に対し、ステップＳＦ１でアドレス変換器４はアドレス変換テーブルを参照する。
次に、ステップＳＦ２でCPU２から指定されたアドレスのブロックについてアドレス変換情報があるかどうかを確認する。
【００１９】
アドレス変換情報があれば、その情報に基づき、ステップＳＦ３でアドレス変換を行ない、ステップＳＦ４で不要なデータを保持しているブロックに対して書き込みフラグを消去し処理を完了する。ステップＳＦ２でアドレス変換情報がなければ、アドレス変換は行なわずステップＳＦ４で不要なデータを保持しているブロックに対して書き込みフラグを消去する。
【００２０】
上記のように、不要データブロックを管理し、データ保持を行なうメモリの領域をまとめ、アクティブな領域を活用することで、リフレッシュを行なう領域を削減し、消費電力を低減させることができる。
【００２１】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図６は、実施の形態２の構成を概略的に示すブロック図で、メモリ領域を４つの領域に分割した場合の例を示すものである。また、図７は、実施の形態２における不要データブロックの解放動作時の流れを示すフローチャートである。なお、書き込み動作および読み出し動作は実施の形態１と同じ流れであるため説明は省略する。また、図８は、メモリブロック間のデータの移動の例を具体的に説明するためのブロック図で、（ａ）は移動前のメモリブロックにおいて移動手順を示す図、（ｂ）は移動後のメモリブロックを示す図である。
【００２２】
図６に示すように、実施の形態２は、実施の形態１の構成にキャッシュメモリ６を加え、常にデータブロックの再配置を行なえるようにしたものである。なお、図６において、図１と同一部分には同一符号を付して説明を省略する。即ち、書き込み動作および読み出し動作は実施の形態１と同じであるが、不要データブロックの解放と同時に、他のブロックを含めて並び替えを行ない、常にデータを保持するブロックが連続するように再配置するものである。データの移動は一旦キャッシュメモリ６を介して新たなブロックに書き込まれる。
【００２３】
図７により不要となったデータのメモリ領域を解放し、さらにブロックの再配置を行なう動作の流れを説明する。CPU２からの解放命令に対し、ステップＳＦＦ１でアドレス変換器４はアドレス変換テーブルを参照する。次に、ステップＳＦＦ２でCPU２から指定されたアドレスのブロックについてアドレス変換情報があるかどうかを確認する。
【００２４】
アドレス変換情報があれば、その情報に基づき、ステップＳＦＦ３でアドレス変換を行ない、不要なデータを保持しているブロックに、有効なデータを保持する最下位アドレスのブロックのデータを移動し、ステップＳＦＦ５でアドレス変換情報をアドレス変換テーブルに記録する。次に、ステップＳＦＦ６で移動が完了した最下位アドレスのブロックに対して書き込みフラグを消去し、ステップＳＦＦ７で解放されたブロックが埋まったかどうかを確認し、埋まっていない場合は、ステップＳＦＦ４に戻って埋まるまで処理を繰り返し、解放されたブロックが埋まった時点で処理を完了する。
【００２５】
次に、図８によって、具体的なデータの移動を説明する。まず、この例では例えば（ａ）に示すメモリバンクのメモリブロックのうち、メモリバンクBNK1の斜線で示すメモリブロックBLK2、BLK3およびメモリバンクBNK2の斜線で示すメモリブロックBLKN+4のデータが不要となり、解放されたとする。
【００２６】
次に、有効なデータを保持する最下位のメモリブロックBLK2N+3のデータをキャッシュメモリ６を介して矢印で示すように、解放されたメモリブロックBLK2に書き込む。
次に、メモリブロックBLK2N+2のデータをキャッシュメモリ６を介して矢印で示すように、開放されたメモリブロックBLK3に書き込む。最後にメモリブロックBLK2N+1のデータをキャッシュメモリ６を介して矢印で示すように、解放されたメモリブロックBLKN+4に書き込む。
【００２７】
このようなデータの再配置が行なわれなければリフレッシュを休止できるメモリバンクはBNK4のみであったが、上述のように再配置を行なうことによりメモリバンクBNK3も空きバンクとなるため、BNK3、BNK4の２つのメモリバンクのリフレッシュを休止することができる。
【００２８】
上記のように、不要データブロックを管理し、さらに常にブロックの再配置を行なえるようにしたことで、リフレッシュを行なう領域を最小限に留め、消費電力をさらに低減させることができる。
【００２９】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図９は、実施の形態３の構成を概略的に示すブロック図で、メモリ領域を４つの領域に分割した場合の例を示すものである。この実施の形態は実施の形態１に対して、メモリバンクBNK1〜BNK4毎に独立して電源のON/OFFを制御するための電源制御回路７を設けたものである。電源制御回路７はアドレス変換器４からの書き込み情報をもとに各メモリバンクの電源制御を行なうことになる。なお、図９において、図１と同一部分には同一符号を付して説明を省略する。
【００３０】
上記のように、不要データブロックを管理し、データ保持を行なうメモリブロックの領域をまとめ、メモリバンク毎に電源制御を行なうようにすれば、さらに消費電力を低減させることができる。
【００３１】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図１０は、実施の形態４の構成を概略的に示すブロック図で、メモリ領域を４つの領域に分割した場合の例を示すものである。この実施の形態では実施の形態２と同様に、キャッシュメモリ６によって常にデータブロックの再配置を行ない、さらに実施の形態３と同様に、電源制御回路７によってメモリバンクBNK1〜BNK4毎に独立して電源のON/OFFを制御するようにしたものである。電源制御回路７はアドレス変換器４からの書き込み情報をもとに各メモリバンクの電源制御を行なうことになる。なお、図１０において、図６、図９と同一部分には同一符号を付して説明を省略する。
【００３２】
上記のように、不要データブロックを管理し、さらに常にメモリブロックの再配置を行ない、加えてメモリバンク毎に電源制御を行なうようにすれば、より一層の消費電力低減効果が見込めるものである。
【００３３】
なお、以上の各実施の形態はデータを保持するメモリブロックを上位のアドレス寄りに再配置する例として示したが、これを下位のアドレス寄りとしたり、あるいはデータの書き換え頻度が少ないバンクに集めるように再配置したり、また、あるいはデータの移動が最も効率的になるような再配置の方法に変更しても良いことは言うまでもない。
【００３４】
また、以上の各実施の形態はメモリブロック単位で再配置を行なう例を示したが、アドレス単位で再配置を行なうようにしても良い。
【産業上の利用可能性】
【００３５】
この発明の活用例として、消費電流を低く抑えたい機器、特に携帯電話等の端末機器に搭載するメモリ装置に利用することができる。
【図面の簡単な説明】
【００３６】
【図１】この発明の実施の形態１の構成を概略的に示すブロック図である。
【図２】実施の形態１の要所を示すブロック図である。
【図３】実施の形態１における書き込み動作を示すフローチャートである。
【図４】実施の形態１における読み出し動作を示すフローチャートである。
【図５】実施の形態１におけるメモリの解放動作を示すフローチャートである。
【図６】この発明の実施の形態２の構成を概略的に示すブロック図である。
【図７】実施の形態２における解放動作を示すフローチャートである。
【図８】実施の形態２の要所を示すブロック図である。
【図９】この発明の実施の形態３の構成を概略的に示すブロック図である。
【図１０】この発明の実施の形態４の構成を概略的に示すブロック図である。
【符号の説明】
【００３７】
１  メモリチップ、
２  CPU、
３  メモリセル、
４  アドレス変換器、
５  リフレッシュ制御回路、
６  キャッシュメモリ、
７  電源制御回路、
BNK1〜BNK4  メモリバンク、
BLK1〜BLK4N  メモリブロック。
【図１】
2006012267.tif 000003
【図２】
2006012267.tif 000004
【図３】
2006012267.tif 000005
【図４】
2006012267.tif 000006
【図５】
2006012267.tif 000007
【図６】
2006012267.tif 000008
【図７】
2006012267.tif 000009
【図８】
2006012267.tif 000010
【図９】
2006012267.tif 000011
【図１０】
2006012267.tif 000012