(57)【要約】【課題】  消費電力を減らし得るランダムアクセスメモリ装置を提供することにある。【解決手段】  複数個のビットライン対と複数個のワードラインに連結されるメモリセルのアレイを具備してデータのリードまたはライト動作を行うための半導体メモリ装置において、第１電源電圧を供給するための第１電源電圧供給部と、前記第１電源電圧よりも一定電圧だけ低いレベルの電圧を第２電源電圧として供給するための第２電源電圧供給部と、第１接地部と、前記第１接地部よりも一定電圧だけ高いレベルの電圧を接地電圧として提供する第２接地部と、前記第１電源電圧供給部及び前記第１接地部に連結されて前記第１電源電圧により動作する第１電源電圧動作回路部と、前記第２電源電圧供給部及び前記第２接地部に連結されて前記第２電源電圧により動作する第２電源電圧動作回路部と、を備える。【選択図】  図１
2006004613.tif 000002
【特許請求の範囲】
【請求項１】
複数個のビットライン対と複数個のワードラインに連結されるメモリセルのアレイを具備してデータのリードまたはライト動作を行うための半導体メモリ装置において、
第１電源電圧を供給するための第１電源電圧供給部と、
前記第１電源電圧よりも一定電圧だけ低いレベルの電圧を第２電源電圧として供給するための第２電源電圧供給部と、
第１接地部と、
前記第１接地部よりも一定電圧だけ高いレベルの電圧を接地電圧として提供する第２接地部と、
前記第１電源電圧供給部及び前記第１接地部に連結されて前記第１電源電圧により動作する第１電源電圧動作回路部と、
前記第２電源電圧供給部及び前記第２接地部に連結されて前記第２電源電圧により動作する第２電源電圧動作回路部と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第２電源電圧動作回路部はビットラインプリチャージ回路、データラインプリチャージ回路、及びライトドライバを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１電源電圧動作回路部はメモリセルアレイ及びセンスアンプ回路を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１電源電圧は内部電源電圧レベルであることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第２電源電圧供給部は前記第１電源電圧レベルを前記第２電源電圧レベルに変化させるためのダイオード形態のトランジスタを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第２接地部は前記第１接地部の接地レベルを前記第２接地部の接地レベルに変化させるためのダイオード形態のトランジスタを備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記メモリセルに連結されたビットライン対を選択するためのコラム選択回路は前記ビットライン対にそれぞれ連結されたＮＭＯＳトランジスタを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記コラム選択回路を駆動させるためのコラムイネーブル信号を発生させるコラムデコーダー回路は電源電圧よりも高いレベルを有する外部電源電圧で動作することを特徴とする請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、詳しくは消費電力を減らし得るランダムアクセスメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置の電力消費を減らすためには、一般に単一半導体メモリ装置（またはチップ）の動作電圧またはチップ内部のメモリモジュールの動作電圧を下げる技術が提案されてきた。
【０００３】
しかし、動作電圧が低くなるに従い、半導体メモリ装置と外部システムとのインターフェースに問題が発生し、内部の低い電圧に起因する問題も発生する。外部システムとのインターフェースの問題はメモリ装置と外部システムとの動作電圧の差により別途のレギュレーター及びインターフェース回路を必要とする。このようなインターフェース回路の追加は面積及び電力消費の増加原因となる。
【０００４】
内部の低い電圧による問題は工程及び設計から発生し、内部素子を低い電圧で動作させるに従い発生する低いしきい電圧の影響に起因して漏洩電流が発生し、ブレークダウン電圧の低下により信頼性が低下し、雑音特性の低下により安定度が劣化する。
【０００５】
メモリ装置の電力消費を改善させるために、上述の問題点により動作電圧を下げる方法の代わりに、メモリ自体の電力消費を減らす方法に今までその研究の焦点が集中されてきた。現在まで発表されたメモリ装置自体の電力消費を減少させる方法には、メモリ出力端の増幅器構造を改善する方法、低電圧スイングバスを使用する方法、多数に分割されたモジュールを使用する方法、及びメモリ面積を減らす方法がある。その他にメモリデータの出力端を両側に配置してビットラインキャパシタンスを減らすことにより、動作速度を向上させる方法も提示された。そして、ビットラインプリチャージの際に消費される電力を減らすための多様な技術が提示されてきた。
【０００６】
図４は従来技術による半導体メモリ装置の回路図である。
【０００７】
図４に示すように、従来技術による半導体メモリ装置はSRAM装置に係るもので、メモリセルアレイ、コラム選択回路５０、ビットラインプリチャージ６０、ライトドライバ回路４０、及びセンスアンプ３０を備える。
【０００８】
前記メモリセルアレイはメモリセル１０からなり、メモリセル１０が行と列に配列されてなされる。メモリセル１０には３個の信号ライン、即ち、ビットラインＢＬ、相補ビットラインＢＬｂ、及びワードラインＳＷＬが連結される。
【０００９】
ワードラインＳＷＬは複数個のワードラインのうち何れか一つのワードラインＳＷＬがローアドレスに応じて動作するロー選択信号（図示せず）により選択されたものである。
【００１０】
コラム選択回路５０はコラムイネーブル信号ＰＹＢ及びコラムイネーブル信号ＰＹＢの反転信号に応ずるＣＭＯＳ回路５２、５４を備えて構成され、電源電圧ＶＣＣにより動作するコラムデコーダー７０を通じて、コラムアドレスに応じて印加されるコラムイネーブル信号ＰＹＢによりメモリセル１０に連結されたビットライン対ＢＬ、ＢＬｂを選択してデータラインＤＬ、ＤＬｂに連結する。選択されたビットライン対ＢＬ、ＢＬｂは対応のデータライン対ＤＬ、ＤＬｂを通じてセンスアンプ３０及びライトドライバ回路４０に連結される。
【００１１】
ビットラインプリチャージ回路６０はメモリセル１０に連結されたビットライン対ＢＬ、ＢＬｂをプリチャージするための回路である。
【００１２】
ビットラインプリチャージ回路６０はビットライン対ＢＬ、ＢＬｂ当たり３個のＰＭＯＳトランジスタ６２、６４、６６が配置されて連結される。ＰＭＯＳトランジスタ６４、６６は電源電圧ＶＣＣと対応するビットライトＢＬ、ＢＬｂ間に形成された電流パスを有する。ＰＭＯＳトランジスタ６２はビットライン対ＢＬ、ＢＬｂ間に形成された電流パスを有する。ＰＭＯＳトランジスタ６２、６４、６６はコラムイネーブル信号ＰＹＢの反転信号のビットラインプリチャージ信号で共通に制御される。即ち、ＰＭＯＳトランジスタ６２、６４、６６はビットラインプリチャージの電圧レベルに従い同時にターンオン/オフされる。
【００１３】
ライトドライバ回路４０はＮＡＮＤゲート４１、４２、ＰＭＯＳトランジスタ４３、４６、及びＮＭＯＳトランジスタ４４、４５、４７、４８からなって、ライト動作の際にデータライト信号ＰＷＤに応じてデータＤＩＮをデータラインＤＬ、ＤＬｂにドライビングする。
【００１４】
センスアンプ３０はリード動作の際にセンスアップイネーブル信号ＰＳＡに応じてメモリセルのデータを感知増幅する。
【００１５】
追加的に前記従来技術による半導体メモリ装置ではデータラインプリチャージ回路８０を備える。データラインプリチャージ回路８０はデータラインをプリチャージするためのＰＭＯＳトランジスタ８２、８４、８６から構成される。ＰＭＯＳトランジスタ８２、８６は電源電圧ＶＣＣと対応するデータラインＤＬ、ＤＬｂ間にそれぞれ形成された電流パスを有する。ＰＭＯＳトランジスタ８４はデータライン対ＤＬ、ＤＬｂ間に形成された電流パスを有する。
【００１６】
図５は図４の動作タイミングを概略的に示した図である。
【００１７】
以下、図５を参照して従来の半導体メモリ装置でのデータをライトする動作を説明する。
【００１８】
データライト信号ＰＷＤに応じてデータラインＤＬ、ＤＬｂにデータＤＩＮが伝達される。次いで、コラムイネーブル信号ＰＹＢに応答するコラム選択回路５０を構成するトランスファトランジスタＣＭＯＳを通じてフルスイングデータがビットラインＢＬ、ＢＬｂに伝達される。そして、ワードラインＳＷＬがイネーブルされると、選択されたビットラインＢＬ、ＢＬｂを通じて一対のデータが選択されたメモリセル１０にライトされる。ビットラインＢＬ、ＢＬｂのレベルは電源電圧ＶＣＣと接地レベルＶＳＳとの間でスイングする。
【００１９】
このような従来の半導体メモリ装置において一対のビットラインには多くのセル（例えば、２Ｋ−８Ｋ）が連結され、データラインにもコラム数だけのコラム選択回路が連結される。よって、このような回路間のローディングキャパシタンスは半導体メモリ装置で多くの電力を消費する原因となる。特に、ライト動作の際にデータライン及びビットラインの電源電圧ＶＣＣと接地レベルＶＳＳとの間でフルスイングを行うプリチャージは、従来の半導体メモリ装置において非常に大きな電力消費の原因となる。これは少ない電力消費を特徴とする製品に効果的に対応するための努力に多くの障害となっている実情である。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そこで、本発明の目的は従来の問題点を克服できる低電力消費のための半導体メモリ装置を提供することにある。
【００２１】
本発明の他の目的は、消費電力が少なく、チップサイズを小さくして低コスト化を図り得る半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２２】
このような目的を達成するため本発明による複数個のビットライン対と複数個のワードラインに連結されるメモリセルのアレイを具備してデータのリードまたはライト動作を行うための半導体メモリ装置は、第１電源電圧を供給するための第１電源電圧供給部と、前記第１電源電圧よりも一定電圧だけ低いレベルの電圧を第２電源電圧として供給するための第２電源電圧供給部と、第１接地部と、前記第１接地部よりも一定電圧だけ高いレベルの電圧を接地電圧として提供する第２接地部と、前記第１電源電圧供給部及び前記第１接地部に連結されて前記第１電源電圧により動作する第１電源電圧動作回路部と、前記第２電源電圧供給部及び前記第２接地部に連結されて前記第２電源電圧により動作する第２電源電圧動作回路部と、を備えることを特徴とする。
【００２３】
前記第２電源電圧動作回路部はビットラインプリチャージ回路、データラインプリチャージ回路、及びライトドライバ回路を備え、前記第１電源電圧動作回路部はメモリセルアレイ及びセンスアンプ回路を備える。
【００２４】
そして、前記第１電源電圧は内部電源電圧レベルであり、前記第２電源電圧供給部は前記第１電源電圧レベルを前記第２電源電圧レベルに変化させるためのトランジスタ形態のダイオードを備え、前記第２接地部は前記第１接地部の接地レベルを前記第２接地部の接地レベルに変化させるためのダイオード形態のトランジスタを備える。
【発明の効果】
【００２５】
このような構成によると、消費電力が少なく、チップサイズが小さい半導体メモリ装置の具現が可能になる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好ましい実施形態について、添付図面を参照して詳しく説明する。
【００２７】
図１は本発明の好適な実施形態による半導体メモリ装置のブロック図である。
【００２８】
図１に示すように、本発明の好適な一実施形態による半導体メモリ装置は、第１電源電圧供給部５００、第２電源電圧供給部１９０、第１電源電圧動作回路部３００、第２電源電圧動作回路部４００、第１接地部６００、及び第２接地部１２０を備える。
【００２９】
第１電源電圧供給部５００は内部電源電圧レベルVCCの電圧を供給するためのものである。第１電源電圧レベルVCCは１．８Vほどに設定されうる。
【００３０】
第２電源電圧供給部１９０は前記第１電源電圧よりも一定電圧だけ低いレベルの電圧を第２電源電圧として供給するためのものである。第２電源電圧供給部１９０は電圧分配器またダイオード形態の回路構造で具現できる。前記第２電源電圧レベルは前記第１電源電圧レベルよりも０．５Vほどだけ低い１．３Vほどに設定される。
【００３１】
第１接地部６００は通常の接地レベルＶＳＳを有し、通常０Vに設定されうる。
【００３２】
第２接地部１２０は第１接地部６００よりも一定電圧だけ高いレベルの電圧を接地電圧に提供するためのものである。第２接地部１２０はトランジスタを用いたダイオード形態の回路構造で具現できる。第２接地部１２０の接地レベルは第１接地部６００の接地レベルＶＳＳよりも０．５Vほど高い電圧レベルに設定できる。
【００３３】
第１電源電圧動作回路部３００は第１電源電圧供給部５００及び第１接地部６００に連結されて、第１電源電圧VCCにより動作する回路を示し、通常メモリセルアレイ及びセンスアンプ回路などのように動作電圧が低くなると、半導体メモリ装置のスピードに影響する回路から構成される。
【００３４】
第２電源電圧動作回路部４００は第２電源電圧供給部１９０及び第２接地部１２０に連結されて前記第２電源電圧により動作する回路を示し、動作電圧が低くなっても半導体メモリ装置のスピードにあまり影響しない回路から構成される。例えば、ビットラインプリチャージ回路、データラインプリチャージ回路、及びライトドライバ回路などを前記第２電源電圧により動作するようにすることができる。
【００３５】
図２は図１の具体的な適用例を示した回路図である。
【００３６】
図２に示すように、本発明の好適な一実施形態による半導体メモリ装置はＳＲＡＭ半導体装置に関し、第１電源電圧供給部、第２電源電圧供給部１９０、第１電源電圧動作回路部３００、第２電源電圧動作回路部４００、第１接地部６００、及び第２接地部１２０を備える。
【００３７】
前記第１電源電圧供給部は通常の内部電源電圧供給部を示し、通常回路図に表示される表示として示す。
【００３８】
第２電源電圧供給部１９０は第１電源電圧供給部と第２電源電圧パワーライン１９０aとの間に連結され、ゲートが第１電源電圧供給部と連結されるダイオード形態のNMOSトランジスタ１９２を備えて具現される。ダイオード形態のNMOSトランジスタ１９２により第２電源電圧は第１電源電圧VCCよりもNMOSトランジスタ１９２のしきい電圧Ｖｔｈだけ低く設定されて、第２電源電圧パワーライン１９０aに供給される。
【００３９】
第１接地部６００は通常の回路図での接地レベルＶＳＳを供給するためのもので、通常０Vの電圧レベルを示し、通常の回路図で接地を表す方法（例えば、矢印表示）で表現されている。
【００４０】
第２接地部１２０は第２接地ライン１２０aと第１接地部６００との間に連結され、ゲートが第２接地ライン１２０aに連結されるダイオード形態のNMOSトランジスタ１２２を備えて構成される。ダイオード形態のNMOSトランジスタ１２２により第２接地レベルは第１接地レベルＶＳＳよりもNMOSトランジスタ１２２のしきい電圧Ｖｔｈだけ高く設定されて第２接地ライン１２０aに連結される。
【００４１】
第１電源電圧動作回路部３００は半導体メモリ装置で動作電圧がスピードに影響する回路から構成され、内部電源電圧の第１電源電圧VCCにより動作する回路である。即ち、メモリセル１１０が連結されたメモリセルアレイ及びセンスアンプ回路１３０が具備される。第１電源電圧動作回路部３００の回路は第１接地部６００により接地される。
【００４２】
第２電源電圧動作回路部４００は半導体メモリ装置のスピードにあまり影響しない回路から構成され、第２電源電圧により動作するように第２電源電圧パワーライン１９０aに連結されて動作する回路で、ビットラインプリチャージ回路１６０、データラインプリチャージ回路１８０、及びライトドライバ回路１４０が含まれる。第２電源電圧動作回路部４００の回路は第２接地部１２０により接地される。
【００４３】
追加的に上記のような半導体メモリ装置で第１電源電圧VCC、第２電源電圧ＶＣＣ−Ｖｔｈ、第１接地レベルＶＳＳ及び第２接地レベルＶＳＳ＋Ｖｔｈを使用するに従い、リード及びライト動作の際にアドレス信号によりコラムイネーブル信号ＰＹＢまたはコラムイネーブル信号ＰＹＢの反転信号を出力するコラムデコーダー回路１７０は第１電源電圧ＶＣＣのレベルよりも一層高いレベルを有する外部電源電圧ＶＰＰにより動作する。
【００４４】
メモリセルアレイはメモリセル１１０から構成され、メモリセル１１０が行と列に配列されてなされる。メモリセル１１０には３個の信号ライン、即ち、ビットラインＢＬ、相補ビットラインＢＬｂ及びワードラインＳＷＬが連結される。ワードラインＳＷＬは複数個のワードラインのうちいずれ一つのワードラインＳＷＬがローアドレスに応じて動作するロー選択回路（図示せず）により選択される。
【００４５】
コラム選択回路１５０はコラムイネーブル信号ＰＹＢまたはコラムイネーブル信号ＰＹＢの反転信号に応じ、従来のＣＭＯＳ形態とは異なってそれぞれのビットラインＢＬ、ＢＬｂに一つずつ連結されるNMOSトランジスタ１５２、１５４から構成される。従って、チップサイズ面積を減らし得るとの効果がある。
【００４６】
ビットライン対ＢＬ、ＢＬｂが第２電源電圧レベルＶＣＣ−Ｖｔｈまたは第２接地レベルＶＳＳ＋Ｖｔｈにプリチャージされるに従い、一つのNMOSトランジスタ１５２、１５４だけでも十分な電流の伝達が可能となるからである。コラム選択回路１５０ではコラムアドレスにより外部電源電圧ＶＰＰにより動作するコラムデコーダー１７０を通じて印加されるコラムイネーブル信号ＰＹＢの反転信号に応じてメモリセル１１０に連結されたビットライン対ＢＬ、ＢＬｂを選択してデータラインＤＬ、ＤＬｂに連結する。選択されたビットライン対ＢＬ、ＢＬｂは対応するデータライン対ＤＬ、ＤＬｂを通じてセンスアンプ１３０及びライトドライバ回路１４０に連結される。
【００４７】
ビットラインプリチャージ回路１６０はメモリセル１１０に連結されたビットライン対ＢＬ、ＢＬｂを第２電源電圧レベルＶＣＣ−Ｖｔｈにプリチャージするための回路である。ビットラインプリチャージ回路１６０はビットライン対ＢＬ、ＢＬｂ当たり3個のＰＭＯＳトランジスタ１６２、１６４、１６６が配置されて連結される。ＰＭＯＳトランジスタ１６４、１６６は第２電源電圧ＶＣＣ−Ｖｔｈと対応するビットラインＢＬ、ＢＬｂ間にそれぞれ形成された電流パスを有する。ＰＭＯＳトランジスタ１６２はビットライン対ＢＬ、ＢＬｂ間に形成された電流パスを有する。ＰＭＯＳトランジスタ１６２、１６４、１６６はコラムイネーブル信号ＰＹＢの反転信号のビットラインプリチャージ信号により共通に制御される。即ち、ＰＭＯＳトランジスタ１６２、１６４、１６６はビットラインプリチャージの電圧レベルに従い同時にターン/オフされる。
【００４８】
ライトドライバ回路１４０は第２電源電圧ＶＣＣ−Ｖｔｈにより動作され、ＮＡＮＤゲート１４１、１４２、ＰＭＯＳトランジスタ１４３、１４６、及びＮＭＯＳトランジスタ１４４、１４５、１４７、１４８から構成されて、ライト動作の際にデータライト信号ＰＷＤに応じてデータＤＩＮをデータラインＤＬ、ＤＬｂにドライビングする。
【００４９】
センスアンプ１３０はリード動作の際にセンスアンプイネーブル信号ＰＳＡに応じてメモリセルのデータを感知増幅する。
【００５０】
データラインプリチャージ回路１８０はデータラインＤＬ、ＤＬｂを第２電源電圧レベルＶＣＣ−ＶｔｈにプリチャージするためのＰＭＯＳトランジスタ１８２、１８４、１８６から構成される。ＰＭＯＳトランジスタ１８２、１８６は電源電圧ＶＣＣ−Ｖｔｈと対応したデータラインＤＬ、ＤＬｂ間にそれぞれ形成された電流パスを有する。ＰＭＯＳトランジスタ１８４はデータライン対ＤＬ、ＤＬｂ間に形成された電流パスを有する。
【００５１】
図３は図２の動作タイミングを概略的に示した図である。
【００５２】
以下、図２及び図３を参照して状態の半導体メモリ装置でのデータをライトする動作を説明する。
【００５３】
データライト信号ＰＷＤに応じてデータラインＤＬ、ＤＬｂにデータＤＩＮが伝達される。次いで、コラムイネーブル信号ＰＹＢに応ずるコラム選択回路１５０を構成するトランスファトランジスタＣＭＯＳを通じてフルスイングデータがビットラインＢＬ、ＢＬｂに伝達される。そして、ワードラインＳＷＬがイネーブルされると、選択されたビットラインＢＬ、ＢＬｂを通じて一対のデータが選択されたメモリセル１１０にライトされるようになる。
【００５４】
上述のように本発明の好適な一実施形態による半導体メモリ装置では、従来の回路に比べライト動作及びリード動作の際にビットラインＢＬ、ＢＬｂ、データラインＤＬ、ＤＬｂのプリチャージレベルが第１電源電圧レベルＶＣＣから第２電源電圧レベルＶＣＣ−Ｖｔｈに低くなり、ライト動作の際にローレベルは第１接地レベルＶＳＳから第２接地レベルＶＳＳ＋Ｖｔｈに高くなった。従って、ライト動作の際にビットライン及びデータラインのスイングレベルを５０％以上減らすことにより、電力消費を減らすことが可能となる。
【００５５】
上記の本発明による半導体メモリ装置及びその動作方法は、ＳＲＡＭ装置を例に挙げて適用例を説明したが、ＤＲＡＭなどのメモリ装置にも適用され、その他の不揮発性メモリにも適用されることができる。
【００５６】
上記の好適な実施形態の説明は本発明の一層徹底した理解のために図面を参照して例を挙げたに過ぎず、本発明を限定する意味として解釈されてはいけない。また、当業者にとって本発明の基本的原理を外れない範囲内で多様な変形及び変更が可能なのは明白なことである。例えば、思案の異なった場合に回路の内部構成を変更するか、または回路の内部構成素子を他の等価的な素子に代替できるのは明白なことである。
【図面の簡単な説明】
【００５７】
【図１】本発明の好適な一実施形態による半導体メモリ装置のブロック図である。
【図２】図１の具体的な適用例を示した回路図である。
【図３】図２の動作タイミング図である。
【図４】従来の半導体メモリ装置の回路図である。
【図５】図４の動作タイミング図である。
【符号の説明】
【００５８】
１２０：第２接地部
３００：第１電源電圧動作回路部
４００：第２電源電圧動作回路部
５００：第１電源電圧供給部
６００：第１接地部
１９０：第２電源電圧供給部
【図１】
2006004613.tif 000003
【図２】
2006004613.tif 000004
【図３】
2006004613.tif 000005
【図４】
2006004613.tif 000006
【図５】
2006004613.tif 000007