(57)【要約】  【課題】  入力信号が劣化していても正常動作を行い、エッジパルス幅の変動が小さく、実装基板の面積やレイアウトに影響を与えないエッジパルス生成回路を提供する。  【解決手段】  入力端子と、出力端子と、入力信号の１ビット以下の遅延値をもつ遅延素子１ａと、差動増幅器３とを備え、入力端子を遅延素子１ａの入力側と差動増幅器３の正側入力に接続し、遅延素子１ａの出力側を差動増幅器３の負側入力に接続する。前記遅延素子１ａはインダクタ素子Ｌと容量素子ＣのＬ型回路のｎ段直列接続により構成し、かつ該遅延素子１ａは差動増幅器３と同じ集積回路上に形成する。【選択図】  図１
2006101058.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、入力信号の１ビット以下の遅延値をもつ第１の遅延手段と、差動増幅器とを備え、前記入力端子は前記第１の遅延手段の入力と前記差動増幅器の一方の入力に接続され、前記第１の遅延手段の出力は前記差動増幅器の他方の入力に接続され、前記差動増幅器の出力を前記出力端子とするエッジパルス生成回路であって、
前記第１の遅延手段は、インダクタ素子と容量素子からなり、かつ、該インダクタ素子と該容量素子が前記差動増幅器と同じ集積回路上に形成されたことを特徴とするエッジパルス生成回路。
【請求項２】
入力端子と、出力端子と、入力信号に遅延を与えて出力する第１および第２の遅延手段と、差動増幅器をと備え、前記第１の遅延手段と前記第２の遅延手段の遅延差が入力信号の１ビット以下に設定され、前記入力端子は前記第１の遅延手段と前記第２の遅延手段の入力に接続され、前記第１の遅延手段の出力は前記差動増幅器の一方の入力に接続され、前記第２の遅延手段の出力は前記差動増幅器の他方の入力に接続され、前記差動増幅器の出力を前記出力端子とするエッジパルス生成回路であって、
前記第１および第２の遅延手段は、インダクタ素子と容量素子からなり、かつ、該インダクタ素子と該容量素子が前記差動増幅器と同じ集積回路上に形成されたことを特徴とするエッジパルス生成回路。
【請求項３】
前記遅延手段は、信号ラインに直列に挿入された前記インダクタ素子と、前記インダクタ素子の片端と第１の基準電位との間に接続された前記容量素子とによりＬ型回路を構成し、該Ｌ型回路の１個又は複数個の直列回路により構成したことを特徴とする請求項１または２に記載のエッジパルス生成回路。
【請求項４】
前記差動増幅器の一方の入力に第１の抵抗素子の片端を、他方の入力に第２の抵抗素子の片端を接続し、該第１および第２の抵抗素子の他端を第２の基準電位に接続したことを特徴とする請求項１乃至３のいずれか１つ記載のエッジパルス生成回路。
【請求項５】
前記差動増幅器の入力のうち、前記第１の遅延手段の出力が接続された側の入力に第１の抵抗素子の片端を接続し、該第１の抵抗素子の他端を第２の基準電位に接続したことを特徴とする請求項１乃至３のいずれか１つに記載のエッジパルス生成回路。
【請求項６】
前記差動増幅器を、２入力の排他的論理和回路、一方の入力が反転している２入力の論理積回路などの論理回路に置き換えたことを特徴とする請求項１乃至５のいずれか１つに記載のエッジパルス生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＲＺ信号の立ち上がりエッジと立ち下がりエッジの双方、あるいは、片方の位置にパルスを発生させるエッジパルス生成回路に関し、特に、エッジパルス生成回路が形成された半導体集積回路の外部からの高速な信号を入力するエッジパルス生成回路に関する。
【背景技術】
【０００２】
図１０に従来のエッジパルス生成回路を示す。従来のエッジパルス生成回路は、遅延素子１１と差動増幅器３からなる。遅延素子１１は１又は複数のインバータ回路などのバッファ回路、すなわち、能動回路からなっている。エッジパルス生成回路の入力端子は、差動増幅器３の一方の入力側（ここでは、正側入力）と遅延素子１１の入力側に接続され、遅延素子１１の出力側は差動増幅器３のもう一方の入力側（ここでは、負側入力）に接続され、差動増幅器３の出力側がエッジパルス生成回路の出力端子となる。
【０００３】
図１１は図１０に示した従来のエッジパルス生成回路の動作を示すタイムチャートである。図中、τ１１は遅延素子１１の遅延値であり、エッジパルス生成回路に入力されるＮＲＺ信号の１ビット幅以下の値に設定される。遅延素子１１の出力側には、入力信号の波形に比べてτ１１だけ遅れた波形の信号が出力される。エッジパルス生成回路の出力端子には、入力信号と遅延素子１１の出力信号の電位差が増幅されて出てくるので、図１１に示すように、入力信号のエッジ位置から始まり時間τ１１の幅を持つパルスが生成され出力される。パルスが生成される箇所以外では、差動増幅器の正側入力と負側入力の電位が同じなので、中間レベルの電位が出力される。本従来例のように、エッジパルス生成回路の遅延素子として能動回路を用いた例には、非特許文献１がある。
【０００４】
他の従来のエッジパルス生成回路として、半導体集積回路を実装する基板上に伝送線路を作りこみ、その伝送線路を遅延素子として用いる技術が挙げられる。構成は、図１０における遅延素子１１が実装基板上の伝送線路に置き換わったものとなり、その動作は、図１１に示すタイムチャートと同じである。エッジパルス生成回路の遅延素子として実装基板上の伝送線路を用いた例には、非特許文献２がある。
【０００５】
【非特許文献１】M.Nakamura,N.Ishihara,and Y.Akazawa, "A 156 Mbps CMOS Clock Recovery Circuit for Burst-Mode Transmission ," Dig.Symp.VLSI Circuits,pp.122-123,June 1996.
【非特許文献２】S.Kimura,A.Okada,J.Endo,H.Tanobe,Y.Suzuki,and M.Matsuoka, "10-Gbit/s Burst-Mode Clock and Data Recovery Units for Optical Packet-Based Systems." ECOC 2002 Proceedings,Vol.3,8.2.5,September,2002.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１０に示すような、遅延素子として能動回路を用いたエッジパルス生成回路では、入力信号が劣化して振幅が小さくなっている場合に問題が生じる。この問題を図１２を用いて説明する。図１０に示すエッジパルス生成回路で入力信号の振幅が小さくなった場合、遅延素子１１の出力側には、能動回路の増幅作用のために、入力信号の振幅よりも大きな振幅を持った信号が出力される。この状態をわかりやすくするため、図１２の上から３段目にエッジパルス生成回路の入力信号と遅延素子の出力信号を重ねて示した。これから明らかなように、エッジパルス生成回路の出力端子には、差動増幅器３の利得が大きい場合、図１２の一番下の段に示すような波形の信号が出力され、もはや、エッジパルスは出力されない。すなわち、正常動作が行えない。
【０００７】
このように入力信号が劣化して振幅が小さくなるという状況は、エッジパルス生成回路の形成された半導体集積回路の外部から入力信号がやってくる場合に特に顕著となる。入力信号を差動増幅器へ直接入力する経路と遅延素子に入力する経路に分岐する点より前に増幅器を設置して、入力信号の振幅を元のレベルまで増幅するという解決手段も考えられるが、半導体集積回路の外からやってきて劣化している（差動ではなく）単相の信号を増幅するのは簡単ではない。特に、信号速度が１Ｇb/sを超えるような領域では、非常に困難である。
【０００８】
遅延素子として能動回路を用いた場合の別の欠点として、プロセス変動、温度変動、電源変動などの影響により、遅延素子の遅延値が大きく変動するため、エッジパルスのパルス幅の変動が大きいという点が挙げられる。例えば、ＣＭＯＳ回路においては、各種変動に対する遅延値の変動幅は±５０％以上あると言われている。遅延値の変動は、パルス幅の変動に直接効いてくるので、パルス幅も±５０％以上変動してしまうことになる。極端な場合には、遅延素子の遅延値が小さくなりすぎてエッジパルスが生成されなくなったり、逆に遅延値が大きくなりすぎて、エッジパルス幅が入力信号の１ビット分の幅を超えてしまったりする可能性もある。
【０００９】
一方、遅延素子として実装基板上の伝送線路を用いたエッジパルス生成回路では、これまで述べたような問題は生じない。伝送線路は受動索子なので、増幅作用がなく、遅延値の変動も小さいためである。しかしながら、遅延素子としての伝送線路を実装基板上に引き回さなければならないため、実装基板が大きくなってしまうという欠点と、実装基板レイアウトの柔軟性が損なわれるために、実装する半導体集積回路の端子数が多かったり、部品点数が多かったりする場合は、特に、基板レイアウトがより複雑に、極端な場合には、レイアウトが困難になってしまうという欠点がある。
【００１０】
本発明は、上記課題を解決するためになされたもので、入力信号が劣化していても正常動作を行い、エッジパルス幅の変動が小さく、かつ、実装基板の面積やレイアウトに影響を与えない、エッジパルス生成回路の提供を目的としたものである。
【課題を解決するための手段】
【００１１】
請求項１にかかる発明のエッジパルス生成回路は、入力端子と、出力端子と、入力信号の１ビット以下の遅延値をもつ第１の遅延手段と、差動増幅器とを備え、前記入力端子は前記第１の遅延手段の入力と前記差動増幅器の一方の入力に接続され、前記第１の遅延手段の出力は前記差動増幅器の他方の入力に接続され、前記差動増幅器の出力を前記出力端子とするエッジパルス生成回路であって、前記第１の遅延手段は、インダクタ素子と容量素子からなり、かつ、該インダクタ素子と該容量素子が前記差動増幅器と同じ集積回路上に形成されたことを特徴とする。
【００１２】
請求項２にかかる発明のエッジパルス生成回路は、入力端子と、出力端子と、入力信号に遅延を与えて出力する第１および第２の遅延手段と、差動増幅器をと備え、前記第１の遅延手段と前記第２の遅延手段の遅延差が入力信号の１ビット以下に設定され、前記入力端子は前記第１の遅延手段と前記第２の遅延手段の入力に接続され、前記第１の遅延手段の出力は前記差動増幅器の一方の入力に接続され、前記第２の遅延手段の出力は前記差動増幅器の他方の入力に接続され、前記差動増幅器の出力を前記出力端子とするエッジパルス生成回路であって、前記第１および第２の遅延手段は、インダクタ素子と容量素子からなり、かつ、該インダクタ素子と該容量素子が前記差動増幅器と同じ集積回路上に形成されたことを特徴とする。
【００１３】
請求項３にかかる発明のエッジパルス生成回路は、請求項１又は２に記載の発明において、前記遅延手段は、信号ラインに直列に挿入された前記インダクタ素子と、前記インダクタ素子の片端と第１の基準電位との問に接続された前記容量素子とによりＬ型回路を構成し、該Ｌ型回路の１個又は複数個の直列回路により構成したことを特徴とする。
【００１４】
請求項４にかかる発明のエッジパルス生成回路は、請求項１乃至３のいずれか１つに記載の発明において、前記差動増幅器の一方の入力に第１の抵抗素子の片端を、他方の入力に第２の抵抗素子の片端を接続し、該第１および第２の抵抗素子の他端を第２の基準電位に接続したことを特徴とする。
【００１５】
請求項５にかかる発明のエッジパルス生成回路は、請求項１乃至３のいずれか１つに記載の発明において、前記差動増幅器の入力のうち、前記第１の遅延手段の出力が接続された側の入力に第１の抵抗素子の片端を接続し、該第１の抵抗素子の他端を第２の基準電位に接続したことを特徴とする。
【００１６】
請求項６にかかる発明のエッジパルス生成回路は、請求項１乃至５のいずれか１つに記載の発明において、前記差動増幅器を、２入力の排他的論理和回路、一方の入力が反転している２入力の論理積回路などの論理回路に置き換えたことを特徴とする。
【発明の効果】
【００１７】
本発明のエッジパルス生成回路によれば、遅延素子をインダクタ素子と容量素子とで形成している、すなわち、受動素子で形成しているので、遅延素子は増幅作用を持っていない。これにより、エッジパルス生成回路の入力信号が劣化して振幅が小さくなっている場合でも、差動増幅器の正側入力と負側入力の振幅は一致するので、正常動作が行える。よって、集積回路の外部からやってくる劣化した信号を直接受信することが可能となる。
【００１８】
さらに、差動増幅器の入力側に抵抗素子を付加することにより、集積回路外部とのインピーダンス整合が取れ、より高速な信号の受信が可能となる。
【００１９】
また、遅延素子を差動増幅器と同一集積回路上の受動素子で形成することにより、エッジパルス幅の変動が抑えられる。前述したように、能動素子の場合、遅延値は±５０％以上の変動幅を持っているが、集積回路における受動素子の場合、素子の値の変動幅は±１０％以内に収まるので、これにより、エッジパルス幅の変動も±１０％以内に抑えることができる。これにより、より高速の信号を扱うことができるようになる。なぜならば、より信号が高速になるほど、立ち上がり時間と立ち下がり時間の影響が大きくなり、特に、エッジパルス幅が小さくなる方向に変動した場合は、エッジパルスそのものが消えてしまう可能性もあるからである。エッジパルス幅の変動が小さくなれば、高速信号であっても、安定してエッジパルスを出力することが可能となる。
【００２０】
さらに、遅延素子を差動増幅器と同一集積回路上に形成することにより、集積回路を実装する実装基板のレイアウトには影響を与えない。すなわち、伝送線路を使用する場合のように実装基板の面積が増大したり、レイアウとが複雑になったりすることもない。
【発明を実施するための最良の形態】
【００２１】
本発明のエッジパルス生成回路では、遅延素子をインダクタ素子と容量素子の受動素子で形成し、かつ、差動増幅器と同一集積回路上に形成している。エッジパルス生成回路の入力は２分岐され、２分岐された一端と差動増幅器の正側入力との間と、２分岐された他端と差動増幅器の負側入力との間の、双方、あるいは片方に、遅延素子が挿入され、差動増幅器の正側と負側の両入力の遅延差は、入力信号の１ビット以下に設定される。また、集積回路外部からの高速信号を受信するため、差動増幅器の入力側には、インピーダンス整合用の抵抗素子が接続される。
【００２２】
これにより、入力信号が劣化している場合でも信号の受信が可能となり、集積回路外部からの高速信号を直接受信することも可能となる。また、エッジパルス幅の変動も小さくでき、集積回路を実装する基板のレイアウトにも影響を与えることがない。以下、詳しく説明する。
【実施例１】
【００２３】
図１に、本発明の実施例１のエッジパルス生成回路を示す。実施例１は、遅延素子１ａ、抵抗素子２ａ，２ｂ、差動増幅器３からなり、これらは同一の半導体集積回路４に集積されている。遅延素子１ａは、インダクタ素子Ｌが１個と容量素子Ｃが１個からなるＬ型回路を１段として、ｎ段（ｎは１以上）を直列に接続した構成となっており、遅延素子１ａの遅延値τ１は、入力信号の１ビット幅以下の値に設定されている。エッジパルス生成回路の入力端子には、半導体集積回路４の外部からの信号が入力され、かつ、差動増幅器３の一方の入力側（ここでは正側入力）と遅延素子１ａの入力側が接続される。遅延素子１ａの出力側は、差動増幅器３の他方の入力側（ここでは負側入力）に接続される。差動増幅器３の正側入力は抵抗素子２ａの一端に、負側入力は抵抗素子２ｂの一端にそれぞれ接続され、それら抵抗素子２ａ，２ｂの他端は基準電位Ｖ１の端子に接続されている。
【００２４】
ここで、遅延素子１ａの遅延値τ１は、
τ１＝ｎ×√（Ｌ・Ｃ）                    (1)
と表される。Ｌはインダクタ素子Ｌのインダクタンス値、Ｃは容量素子Ｃの容量値、ｎは前述したように、インダクタ素子１個と容量素子１個からなるＬ型回路を１段としたときの遅延素子１ａの段数である。抵抗素子２ｂの値Ｒ２は、遅延素子１ａとインピーダンス整合がとれる値に設定され、かつ、抵抗素子２ａの値Ｒ１は、抵抗素子２ｂと合わせて、エッジパルス生成回路の入力の系とインピーダンス整合が取れるように設定される。例えば、抵抗素子２ｂの値Ｒ２は、
Ｒ２＝√（Ｌ／Ｃ）                        (2)
と表され、抵抗素子２ａの値Ｒ１は、
Ｚ０＝（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）      (3)
から求められる。ここで、Ｚ０は、エッジパルス生成回路の入力の系のインピータンスである。一般にＺ０は５０Ωであることが多い。
【００２５】
次に、実施例１の動作を図２に示すタイムチャートを用いて説明する。入力信号は、図１２で説明した従来例の動作と同じように、劣化して振幅が小さくなっているとする。実施例１においては、遅延素子１ａが受動素子であるインダクタ素子Ｌと容量素子Ｃから形成されているため、遅延素子１ａでは信号の増幅も減衰もなく、入力信号と同じ振幅を保ったまま、遅延値τ１のみが付加され出力される（図２の中段の波形）。差動増幅器３は、入力信号と遅延素子１ａの出力信号の電位差、すなわち、図２における上段の波形と中段の波形の電位差を増幅するので、図２の下段に示すように、入力信号のエッジ位置からら始まり時間τ１の幅を持つパルスを出力する。ここでは、入力信号の立ち上がりエッジでは正側のパルスが、立ち下がりエッジでは負側のパルスが出力される。パルスが出力される箇所以外では、差動増幅器３の正側入力と負側入力の電位は等しいため、正側パルスと負側パルスの中間レベルが出力される。
【００２６】
本実施例によれば、上に述べたように、入力信号が劣化して振幅が小さくなっていた場合でも正常に動作し、従来例における図１２の例のような誤動作は発生しない。また、抵抗素子２ａ，２ｂにより、集積回路４の外部とのインピータンス整合が取れているので、より高速な信号を直接受信することができる。また、遅延素子１ａを受動素子で形成しているので、遅延値τ１の変動も小さくなり、その結果、パルス幅の変動も小さく抑えられる。かつ、遅延素子１ａと抵抗素子２ａ，２ｂ、差動増幅器３を、同一の集積回路４に集積しているので、伝送線路を使用する場合のように集積回路４を実装する基板の面積が大きくなったり、基板のレイアウトが複雑になったりすることもない。
【００２７】
ここでは、差動増幅器３の正側入力をエッジパルス生成回路の入力端子に、負側入力を遅延素子１ａの出力側に接続しているが、逆に、差動増幅器３の負側入力をエッジパルス生成回路の入力端子に、正側入力を遅延素子１ａの出力側に接続しても構わない。この場合、入力信号の立ち上がりエッジでは負側のパルスが、立ち下がりエッジでは正側パルスが出力され、図２のタイムチャートとは、パルスの極性が逆になるが、本発明の効果をなんら損なうものではない。
【実施例２】
【００２８】
図３に本発明の実施例２のエッジパルス生成回路を示す。実施例２は、遅延素子１ａ，１ｂ、抵抗素子２ａ，２ｂ、差動増幅器３からなり、それらが同一の半導体集積回路４に集積されている。実施例１に比べて、エッジパルス生成回路の入力端子と差動増幅器３の正側入力の間に遅延素子１ｂが挿入されている点が異なり、他の構成は同じである。ここで、遅延素子１ａの段数をｎ段、遅延素子１ｂの段数をｍ段（ただし、ｎ＞ｍとする）、両遅延素子１ａ，１ｂの間の遅延差をτ１とする、τ１は、
τ１＝（ｎ−ｍ）×√（Ｌ・Ｒ）          (4)
と表される。遅延差τ１は、入力信号の１ビット幅以下の値に設定される。また、抵抗素子の値の条件として、抵抗素子２ａの値Ｒ１と遅延素子１ｂのインピーダンス整合を取るという条件が、実施例１に対して追加される。
【００２９】
実施例２の動作は、図３に示すタイムチャートで表され、エッジパルス生成回路の出力端子には、実施例１と同様に、パルス幅τ１を持つパルスが出力される。
【００３０】
本実施例においても、遅延素子１ａ，１ｂは受動素子であり、かつ、羞動増幅器３と同一集積回路に集積され、抵抗素子２ａ，２ｂによりインピーダンス整合が取れているという特徴は維持しているので、実施例１と同様に、入力信号が劣化していても正常動作が行われ、より高速な信号も受信でき、パルス幅変動も少なく、かつ、実装基板の面積拡大やレイアウトの複雑さの増加も発生しないという、本発明の効果が得られる。
【００３１】
また、図３においては、遅延素子１ｂの出力側を差動増幅器３の正側入力に、遅延素子１ａの出力側を差動増幅器３の負側入力にそれぞれ接続しているが、これを逆に、遅延素子１ｂの出力側を負側入力に、遅延素子１ａの出力側を正側入力に接続しても、エッジパルス生成回路から出力されるパルスの極性が逆になるだけで、本発明の効果を何ら損なうものではない。
【００３２】
さらに、ここでは、ｎ＞ｍとして、遅延素子１ａの遅延値を遅延素子１ｂの遅延値よりも大きくしたが、逆にｎ＜ｍとしても同様の動作と効果が得られる。また、式(4)では、遅延素子１ａと遅延素子１ｂにおけるインダクタンス値Ｌと容量値Ｃの値が同じであるとしたが、インダクタンス値Ｌと容量値Ｃの値を遅延素子１ａと遅延素子１ｂとで異ならせることにより、両遅延素子１ａ，１ｂによる遅延差τ１を設定することも可能である。
【実施例３】
【００３３】
図５に本発明の実施例３のエッジパルス生成回路を示す。実施例３は、図１に示す実施例１から、差動増幅器３の正側入力に接続されている抵抗素子２ａを取り除いたものであり、他の構成は実施例１に同じである。本実施例では、集積回路４の外部とのインピーダンス整合を抵抗素子１ｂのみでとるので、次式、
Ｒ２＝Ｚ０＝√（Ｌ／Ｃ）            (5)
と式(1)から、Ｒ２，Ｌ，Ｃなどの値を求めていく。
【００３４】
本実施例の動作は、実施例１と同じく、図２に示すタイムチャートで表され、遅延素子１ａの遅延値τ１の幅をもつパルスが出力される。
【００３５】
本実施例においても、実施例１と同様の特徴を維持しているので、同様の効果が得られるのは明らかである。また、実施例１での説明と同様に、差動増幅器３の正側入力と負側入力を入れ替えても、本発明の効果を損なうものではないことも明らかである。
【実施例４】
【００３６】
図６に本発明の実施例４のエッジパルス生成回路を示す。実施例４は、図１に示す実施例１の差動増幅器３を２入力の排他的論理和回路５に置き換えたものであり、他の構成は実施例１と同じである。
【００３７】
実施例４の動作を表すタイムチャートを図７に示す。本実施例では、差動増幅器３に代えて排他的論理和回路５を用いているので、入力信号のエッジの位置に、遅延素子１ａの遅延値τ１の幅を持ち、かつ、正の振幅を持ったパルスが出力される。パルスが出力される箇所以外は、排他的論理和回路５の両入力のレベルが同じなので、論理レベル「０」の電位が出力される。
【００３８】
本実施例においても、遅延素子１ａは受動素子であり、かつ、排他的論理和回路５と同一集積回路４に集積され、抵抗素子２ａ，２ｂによりインピーダンス整合が取れているという特徴は維持しているので、実施例１同様に、入力信号が劣化していても正常動作が行え、より高速な信号も受信でき、パルス幅変動も少なく、かつ、実装基板の面積増大やレイアウトの複雑さの増加も発生しないという、本発明の効果が得られる。
【実施例５】
【００３９】
図８に本発明の実施例５のエッジパルス生成回路を示す。実施例５は、図１に示す実施例１の差動増幅器３を一方の入力を反転する２入力の論理積回路６に置き換えたものであり、他の構成は、実施例１に同じである。
【００４０】
実施例５の動作を示すタイムチャートを図９に示す。本実施例では、差動増幅器３に代えて論理積回路６を用いるので、入力信号の立ち上がりエッジ位置のみに、遅延素子１ａの遅延値τ１の幅をもち、かつ、正の振幅をもったパルスが出力される。実施例４とは異なり、入力信号の立ち下がりエッジの位置にはパルスは出力されない。パルスが出力される箇所以外では、論理レベル「０」の電位が出力される。
【００４１】
本実施例においても、実施例１の特徴は維持しており、同様の効果が得られることは明らかである。また、実施例４における排他的論理和回路５や実施例５における論理積回路６以外にも、他の論理回路をもちいることは可能であり、遅延素子を受動素子で構成し、かつ、同一集積回路上に集積し、さらに、抵抗素子によりインピーダンス整合を取るという特徴を備えることで、入力信号が劣化しても正常動作が行われ、より高速な信号も受信でき、パルス幅変動も少なく、実装基板の面積増大やレイアウトの複雑さの増加も発生しないという、本発明の効果を得ることができる。また、実施例１から５の構成を示す図面（図１，３，５，６，８）においては、差動増幅器３、排他的論理和回路５、論理積回路６の出力、すなわち、エッジパルス生成回路の出力を、単相信号出力として示しているが、これを反転信号も備えた差動信号出力とすることも可能である。出力の差動信号化によっても、本発明の特徴は維持され、同様の効果が得られることは明らかである。
【図面の簡単な説明】
【００４２】
【図１】実施例１のエッジパルス生成回路の構成を示す図である。
【図２】実施例１の動作を説明するタイムチャートである。
【図３】実施例２のエッジパルス生成回路の構成を示す図である。
【図４】実施例２の動作を説明するタイムチャートである。
【図５】実施例３のエッジパルス生成回路の構成を示す図である。
【図６】実施例４のエッジパルス生成回路の構成を示す図である。
【図７】実施例４の動作を説明するタイムチャートである。
【図８】実施例５のエッジパルス生成回路の構成を示す図である。
【図９】実施例５の動作を説明するタイムチャートである。
【図１０】従来のエッジパルス生成回路の構成を示す図である。
【図１１】従来のエッジパルス生成回路の動作を説明するタイムチャートである。
【図１２】入力信号が劣化して振幅が小さくなった場合の従来のエッジパルス生成回路の動作を説明するタイムチャートである。
【符号の説明】
【００４３】
１ａ，１ｂ，１１：遅延素子
２ａ，２ｂ：抵抗素子
３：差動増幅器
４：半導体集積回路
５：排他的論理和回路
６：論理積回路
【図１】
2006101058.tif 000003
【図２】
2006101058.tif 000004
【図３】
2006101058.tif 000005
【図４】
2006101058.tif 000006
【図５】
2006101058.tif 000007
【図６】
2006101058.tif 000008
【図７】
2006101058.tif 000009
【図８】
2006101058.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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