(57)【要約】  【課題】  初期設定データの消失を防止してその書き換えを短時間で行うことを可能とした不揮発性半導体記憶装置を提供する。  【解決手段】  不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列され、同じ初期設定データが第１及び第２の少なくとも二つの領域に記憶されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、前記メモリセルアレイから前記センスアンプ回路に読み出された初期設定データが転送保持されて、メモリ動作条件を規定する働きをする初期設定データレジスタと、一つのコマンド入力に従って前記メモリセルアレイの第１及び第２の領域に記憶された初期設定データを順次書き換えるシーケンス制御を行うコントローラとを有する。  【選択図】  図１
2006004478.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列され、同じ初期設定データが第１及び第２の少なくとも二つの領域に記憶されたメモリセルアレイと、
前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、
前記メモリセルアレイから前記センスアンプ回路に読み出された初期設定データが転送保持されて、メモリ動作条件を規定する働きをする初期設定データレジスタと、
一つのコマンド入力に従って前記メモリセルアレイの第１及び第２の領域に記憶された初期設定データを順次書き換えるシーケンス制御を行うコントローラとを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記コントローラは、電源投入を検出して前記メモリセルアレイの初期設定データを読み出して前記初期設定データレジスタに転送する制御を行う
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記コマンド入力に続いて入力されるアドレスデータ及び前記メモリセルアレイの初期設定データを書き換えるために入力される新しい初期設定データをそれぞれ、前記第１及び第２の領域の書き換えが終了するまで保持するアドレスレジスタ及びバッファメモリを有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
第１及び第２の領域の書き換えシーケンスのパス又はフェイルを判定してフラグを出力するパス／フェイル判定回路と、
前記パス／フェイル判定回路が出力するフラグに基づいて、第１及び第２の領域へのアクセスを切り換える選択回路とを有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイは、複数のＮＡＮＤセルユニットを配列して構成された複数ブロックを有し、同じ初期設定データが複数のブロックに記憶される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にメモリセルアレイ内に初期設定データ記憶領域を持つＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
大規模半導体メモリでは通常、不良チップ救済のために冗長回路方式が用いられる。即ちメモリセルアレイには冗長セルアレイが用意され、ウェハテストにより見出された不良アドレス情報をプログラミングするためのフューズ回路も用意される。フューズ回路をプログラミングすると、不良アドレスが入力されたときに、フューズ回路が保持する不良アドレスとの一致検出により、不良カラム或いは不良ロウを冗長カラム或いは冗長ロウにより自動的に置換する制御が行われる。
【０００３】
フューズ回路は、以上のような不良アドレス情報の他、メモリの動作条件を決定する各種初期設定データを記憶するためにも用いられる。ＥＥＰＲＯＭにおいても同様である。
【０００４】
しかし、フューズ回路は一旦プログラミングすると、やり直しがきかない。そこで、フューズ回路に代わる初期設定データ記憶回路として、ＥＥＰＲＯＭのメモリセルと同じ電気的書き換え可能な不揮発性メモリセルを用いる方式も行われている。
【０００５】
なかでも、ＥＥＰＲＯＭのメモリセルアレイ内に初期設定データ記憶領域を設定する方式は、回路構成が簡単になり、また検証や修正も容易であるという利点を有する（特許文献１参照）。この特許文献１では、初期設定データを、相補関係を有する１セットのデータとして記憶することも提案されている。これは、初期設定データの有効性を確認して確保する上で好ましい。
【０００６】
メモリセルアレイに書かれた初期設定データは、電源投入時に自動的に読み出されて、初期設定データレジスタに転送され、保持される。以後、この初期設定データレジスタに保持されたデータにより規定された動作条件でメモリが動作することになる。
【０００７】
更に、初期設定データの信頼性をより高いものとするために、同じ初期設定データをメモリセルアレイ内の複数のブロックに記憶する方式も提案されている（特許文献２参照）。これにより、たとえ一つのブロックが記憶する初期設定データが破壊されたとしても、別のブロックが同じ初期設定データを持つために、フラッシュメモリの動作条件設定が可能になる。
【特許文献１】特開２００１−１７６２９０号公報
【特許文献２】特開２００２−１１７６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
メモリセルアレイ内に初期設定データを記憶する方式は、その初期設定データを容易に検証したり書き換えたりできるので、好ましい。特に、その初期設定データの一部をユーザーにも書き換え可能とすることは、ユーザーにとっても便利である。
【０００９】
しかし、複数ブロックに記憶された初期設定データを独立のシーケンスで書き換えようとすると、時間と手間がかかる。センスアンプ回路にロードされた１ページの書き込みデータは一括して書き込まれるが、例えば１ページが８×６６ビットで構成され、入出力端子が８個であるとすれば、１ページ分の書き込みデータの入力に、６６回のシリアルデータ入力が必要である。複数ブロックについて、各ページ書き込み毎にこの様なシリアルデータ入力を行わなければならないとすると、非常に長い書き換え時間を要することになる。
【００１０】
一方、複数ブロックの初期設定データを一括して書き換えようとすると、初期設定データの破壊が問題になる。それらのブロック全体を消去した後、新しい初期設定データの書き込みを行っている途中で例えば電源が遮断され、或いはフラッシュメモリがシステムから抜き取られる等の事態が生じた場合、初期設定データが消失してしまう。この場合再度電源を投入しても、基本的なメモリ動作条件の初期化がなされず、以後正常なメモリ動作ができなくなる。
【００１１】
この発明は、初期設定データの消失を防止してその書き換えを短時間で行うことを可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列され、同じ初期設定データが第１及び第２の少なくとも二つの領域に記憶されたメモリセルアレイと、
前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、
前記メモリセルアレイから前記センスアンプ回路に読み出された初期設定データが転送保持されて、メモリ動作条件を規定する働きをする初期設定データレジスタと、
一つのコマンド入力に従って前記メモリセルアレイの第１及び第２の領域に記憶された初期設定データを順次書き換えるシーケンス制御を行うコントローラとを有することを特徴とする。
【発明の効果】
【００１３】
初期設定データの消失を防止してその書き換えを短時間で行うことを可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１５】
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はメモリセルアレイ１の構成を示している。メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵを配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５と、その両端をそれぞれソース線ＣＥＬＳＲＣ及びビット線ＢＬに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。
【００１６】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ１５に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００１７】
１ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎが配置される。また、１ワード線を共有するメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページ（或いは２ページ）を構成する。
【００１８】
ロウデコーダ２は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線及び選択ゲート線ドライバを含む。センスアンプ回路３は、ビット線に接続されてデータ読み出しを行うと共に、書き込みデータを保持するデータラッチを兼ねる。
【００１９】
センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ５を介しデータバス１２を介して行われる。センスアンプ回路３には、カラム選択を行うカラムゲートが付属し、カラムデコーダ４はこのカラムゲート制御を行う。このカラム制御により、センスアンプ回路３とメモリセルアレイ１の間では、１ページ単位でデータ転送（読み出し及び書き込み）が行われるのに対し、センスアンプ回路３と外部入出力端子との間は、例えば１バイト単位でシリアルデータ転送が行われる。
【００２０】
入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“Ｃｏｍ”は、コントローラ８でデコードされる。コントローラ８は、外部制御信号とコマンドに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。
【００２１】
内部電圧発生回路９は、コントローラ８により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高いて内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ１４は、チップが読み出し又は書き込みのレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。またパワーオンリセット回路１３は電源投入を検出して、コントローラ８に初期化動作を行わせる。
【００２２】
メモリセルアレイ１には、メモリの動作条件を決定する各種初期設定データを記憶するための初期設定データ記憶領域１３が設定されている。具体的に初期設定データは、（１）不良セル置換のための不良アドレスデータ、（２）内部電圧発生回路９が発生する書き込み電圧等の電圧設定データ、（３）プロセスばらつき等に応じて、内部電圧発生回路９が発生する内部電圧を調整するための電圧調整データ、（４）書き込みや消去の制御ループ数の制御パラメータ、等を含む。またメモリ動作条件とは関係ないが、（５）メーカーＩＤやデバイスＩＤ等のＩＤコードも含まれる。
【００２３】
初期設定データ記憶領域１３は、メモリ出荷前にプログラミングされる。電源を投入すると、パワーオンリセット回路１１がこれを検出して、コントローラ８は自動的に初期設定データをセンスアンプ回路３に読み出し、これをデータバス１２を介して初期設定データレジスタ１０に転送する初期化動作を行う。初期設定データレジスタ１０に各種初期設定データが保持され、以後メモリの動作条件がこれにより規定されることになる。
【００２４】
具体的に、初期設定データレジスタ１０に保持された電圧設定データ、電圧調整データに基づいて、内部電圧発生回路９が出力する各種内部電圧が決定され、制御パラメータに基づいて書き込みや消去の制御ループ数が決定される。また、アドレス一致検出回路７により、外部から入力されたアドレスと初期設定データレジスタ１０が保持する不良アドレスとの一致検出が行われ、不良アドレスの置換制御が行われるようになっている。
【００２５】
図３は、初期設定動作の制御フローを示している。電源投入を検出すると、パワーオンリセットがかかり（ステップＳ１）、一定時間の待機（ステップＳ２）の後、ステータスレジスタ１４をＲ／Ｂ＝“Ｌ”のビジー状態にセットする（ステップＳ３）。そして、初期設定データ記憶領域１３を順次読み出して、これを初期設定データレジスタ１０に転送する動作制御を行う（ステップＳ４）。全ての初期設定データの読み出しと転送が終了したら、Ｒ／Ｂ＝“Ｈ”のレディ状態をセットする（ステップＳ５）。
【００２６】
この実施の形態のフラッシュメモリは、初期設定データ記憶領域１３として実際には、同じ初期設定データが記憶される少なくとも二つの領域を有しかつ、それら二つの領域の初期設定データ書き換えに際して、初期設定データが電源遮断等により破壊されることがなくかつ、短時間でデータ書き換えができるようにしていることが特徴である。この点を以下に具体的に説明する。
【００２７】
図４は、具体的にこの実施の形態のフラッシュメモリが、それぞれ独立にロウデコーダ２とセンスアンプ回路３を持つ二つのメモリセルアレイ１（即ち二つのプレーンＰＬＡＮＥ０，１）を有する場合について、それぞれに設定される初期設定データ記憶領域１３ａ，１３ｂとそのデータ書き換えにかかわるコントローラ８の内部構成を示している。各プレーンＰＬＡＮＥ０，１共に、複数のブロックＢＬＫ０〜ＢＬＫｎ−１により構成されるが、それらのうち一つずつのブロックＲＦ−ＢＬＫ０，ＲＦ−ＢＬＫ１が同じ初期設定データを記憶する初期設定データ記憶領域１３ａ，１３ｂとして設定されている。
【００２８】
初期設定データ記憶領域１３ａ，１３ｂであるブロックＲＦ−ＢＬＫ０，ＲＦ−ＢＬＫ１は、通常はデータ書き換えを行わない、フューズ代替回路のＲＯＭ領域であるという意味で、以下“ＲＯＭフューズブロック”という。
【００２９】
コントローラ８内には、メモリセルアレイ１の１ブロック分のデータを一時記憶できるバッファメモリ（データレジスタ）２１が用意されている。
【００３０】
ＲＯＭフューズブロックＲＦ−ＢＬＫ０，１に記憶されている同じ初期設定データを書き換えるには、一旦これらのブロックを消去することが必要である。しかしこれらのＲＯＭフューズブロックＲＦ−ＢＬＫ０，１を全て消去した後、新たな初期設定データを書き込むことにすると、その書き込み途中で電源が遮断された場合、元の初期設定データはなくなってしまう。
【００３１】
そこでこの実施の形態では、一つのコマンド入力により、二つのＲＯＭフューズブロックＲＦ−ＢＬＫ０，１のデータ書き換えをシーケンシャルに行う。図５を参照して、具体的にＲＯＭフューズブロックＲＦ−ＢＬＫ０，１のデータ書き換えの動作を説明する。
【００３２】
コマンド入力によりデータ書き換え動作が開始される。コマンド入力に続いて、アドレス及び書き換えるべき初期設定データを順次入力する（ステップＳ１１）。アドレスは、例えば二つのプレーンＰＬＡＮＥ０，１のＲＯＭフューズブロックＲＦ−ＢＬＫ０，１に共通に割り付けられたブロックアドレスとそのブロック内の先頭ページアドレスを含むものであり、これはアドレスレジスタ６に保持される。新しい全ての初期設定データは、データバス１２を介してコントローラ８内のバッファメモリ２１に転送され、書き換えシーケンスが終了するまで保持される。
【００３３】
二つのプレーンＰＬＡＮＥ０，１の選択は、プレーン選択回路２３により行われる。最初に選択されるのは例えばプレーンＰＬＡＮＥ０であり、まずその内のＲＯＭフューズブロックＲＦ−ＢＬＫ０の消去動作が行われる（ステップＳ１２）。このブロック消去は、ブロック内の全ワード線に０Ｖを与え、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａを与えることにより行われる。これにより、ＲＯＭフューズブロックＲＦ−ＢＬＫ０の全メモリセルは、浮遊ゲートの電子が放出されて“１”データの消去状態になる。
【００３４】
但し実際のデータ消去は、消去電圧印加と、ベリファイ読み出しの繰り返しにより行われる。そして、センスアンプ回路３によるベリファイ読み出し結果に基づいて、パス／フェイル判定回路２２により、消去のパス又はフェイルの判定が行われる。
【００３５】
ブロック消去に失敗したら、フェイルフラグを出力して（ステップＳ３１）、データ書き換え動作は終了する。ブロック消去がパスしたら、バッファメモリ２１が保持する初期設定データのうち、１ページ分のデータをセンスアンプ回路３に転送する（ステップＳ１３）。そして、全ページの書き込みが完了したか否か判断して（ステップＳ１４）、ＮＯであれば、ページ書き込みを行う（ステップＳ１５）。
【００３６】
具体的にページ書き込みは、センスアンプ回路３が保持する書き込みデータに基づいて選択ブロックの各ＮＡＮＤセルユニットのチャネルをプリチャージし、選択ページ対応の選択ワード線に書き込み電圧Ｖｐｇｍを、非選択ワード線及び選択ゲート線にパス電圧Ｖｐａｓｓを印加して行われる。これにより、“０”データが与えられたメモリセルでは、浮遊ゲートに電子が注入されてしきい値電圧が正の“０”データ状態になる。“１”データが与えられたメモリセルでは、電子注入が生ぜず、“１”データ状態を維持する。
【００３７】
実際の書き込みは、書き込み電圧印加とベリファイ読み出しを繰り返すことにより行われる。そして、パス／フェイル判定回路２２により、センスアンプ回路３のベリファイ読み出し結果に基づいて書き込みパス又はフェイルの判定がなされる。
【００３８】
書き込みがフェイルの場合は、フェイルフラグを出力して（ステップＳ３１）、シーケンスを終了する。１ページの書き込みがパスしたら、ページアドレスをインクリメントし（ステップＳ１６）、次のページデータをセンスアンプ回路３に転送する（ステップＳ１３）。以下、同様の書き込みを繰り返す。
【００３９】
全ページの書き込みが完了したら、プレーン選択回路２３により、プレーンの切り換えを行う（ステップＳ２０）。具体的にプレーン選択回路２３は、パス／フェイル判定回路２２の出力を監視して、ステップＳ１４での書き込み完了の判定結果を受けて、プレーンＰＬＡＮＥ１へのアクセス切り換えを行う。
【００４０】
このプレーン切り換えは、プレーンＰＬＡＮＥ０の全ページ書き込み完了を受けて行われるので、アドレスレジスタが保持するページアドレスは初期化される。そして、選択されたプレーンＰＬＡＮＥ１のＲＯＭフューズブロックＲＦ−ＢＬＫ１を消去する（ステップＳ２１）。消去がパスしたら、以下、プレーンＰＬＡＮＥ０におけるデータ書き換えと同様に、ページデータをセンスアンプ回路３に転送し（ステップＳ２２）、ページアドレスをインクリメントしながら（ステップＳ２５）、全ページ書き込み完了の判定（ステップＳ２３）とページ書き込み（ステップＳ２４）を繰り返す。
【００４１】
ステップＳ２３で全ページ書き込み完了が判定されたら、パスフラグを出力して（ステップＳ３０）、一連のデータ書き換えシーケンスを終了する。消去（ステップＳ２１）及び書き込み（ステップＳ２４）がフェイルの場合もフェイルフラグを出力して（ステップＳ３１）、シーケンスを終了する。
【００４２】
以上のようにこの実施の形態では、同じ初期設定データが記憶されている二つのＲＯＭフューズブロックＲＦ−ＢＬＫ０，１の書き換えを、単一のコマンド入力によって、シーケンシャルに行うようにしている。初期設定データは、シーケンスの最後までコントローラ内のバッファメモリ２１に保持され、これが１ページずつ内部転送されて、ＲＯＭフューズブロックＲＦ−ＢＬＫ０，１の書き換えに供される。従って、ブロックの書き換えを別々のシーケンスで行う場合に比べて、短時間で初期設定データの書き換えが可能である。
【００４３】
また、例えばＲＯＭフューズブロックＲＦ−ＢＬＫ０の書き換え動作中に電源が遮断されたとしても、ＲＯＭフューズブロックＲＦ−ＢＬＫ１には元の初期設定データが残されている。従って、再度電源をオンすれば、ＲＯＭフューズブロックＲＦ−ＢＬＫ１の初期設定データが読み出されてフラッシュメモリの初期化動作が行われ、支障なく、改めて初期設定データの書き換えを行うことができる。
【００４４】
以上では、ＮＡＮＤ型フラッシュメモリを説明したが、この発明はこれに限られるものではなく、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリにも同様に適用が可能である。
【図面の簡単な説明】
【００４５】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図３】同フラッシュメモリのパターオンリセット動作の制御フローを示す図である。
【図４】同フラッシュメモリのＲＯＭフューズブロック書き換えに関係する部分の構成を示す図である。
【図５】同フラッシュメモリのＲＯＭフューズブロック書き換えのシーケンスを示す図である。
【符号の説明】
【００４６】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレスレジスタ、７…アドレス一致検出回路、８…コントローラ、９…内部電圧発生回路、１０…初期設定データレジスタ、１１…パワーオンリセット回路、１２…データバス、１３（１３ａ，１３ｂ）…初期設定データ記憶領域、１４…ステータスレジスタ、２１…バッファメモリ、２２…ＰＡＳＳ／ＦＡＩＬ判定回路、２３…プレーン選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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