(57)【要約】【課題】導通損失低減を可能にした縦型パワーＭＯＳＦＥＴを提供する。【解決手段】半導体基板１と、半導体基板１上に堆積され、第1導電型の導電層２ａと、導電層２の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域６と、ウェル領域６の内部に設けられた第1導電型のソース領域８とを有する半導体層２と、半導体層２の上に形成されたチャネル層９と、チャネル層９の上にゲート絶縁膜４を介して設けられたゲート電極１１とを含む半導体装置である。ウェル領域の隣接間隔をａ、ウェル領域においてソース領域を含まない領域の長さをＬ、ソース領域の一辺の長さをＷｓ、チャネルの集積密度をDchとしたとき、Dch×(2L+a)≧0.8となるようにソース領域の一辺の長さＷｓを定めてソース領域を構成した。【選択図】図１
2006237116.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に堆積され、第1導電型の導電層と、前記導電層の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域と、前記ウェル領域の内部に設けられた第1導電型のソース領域とを有する半導体層と、
前記半導体層の上に形成されたチャネル層と、前記チャネル層の上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、
前記ウェル領域の隣接間隔をａ、前記ウェル領域において前記ソース領域を含まない領域の長さをＬ、前記ソース領域の一辺の長さをＷｓ、チャネルの集積密度をDchとしたとき、
Dch×(2L+a)≧0.8
となるようにソース領域の一辺の長さＷｓを定めてソース領域を構成した
ことを特徴とする半導体装置。
【請求項２】
前記ソース領域は上面から見た平面形状が四角形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域の一辺の長さＷｓが、
0.38（2L+a）≦Ｗｓ≦2.62（2L+a）
であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース領域は上面から見た平面形状が六角形状であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ソース領域の一辺の長さＷｓが、
0.22（2L+a）≦Ｗｓ≦1.51（2L+a）
であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ソース領域は上面から見た平面形状が三角形状であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ソース領域の一辺の長さＷｓが、
0.66（2L+a）≦Ｗｓ≦4.53（2L+a）
であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体は化合物半導体であることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記半導体はバンドギャップが2eV以上のワイドバンドギャップ半導体であることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体は炭化珪素であることを特徴とする請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ウェル領域および前記第１導電型の導電層のうち、少なくともウェル領域の上方にエピタキシャル成長層を有することを特徴とする請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
eを電子の素電荷、εを前記半導体の誘電率としたとき、
前記第１導電型の導電層の不純物濃度Nd(cm-3)と厚みd(cm)が、
3×105×ε≦Nd×d×e≦2×106×ε
を満たすことを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に高耐圧かつ大電流を制御する縦型ＳｉＣパワーＭＯＳＦＥＴとしての半導体装置に関するものである。
【背景技術】
【０００２】
従来の縦型のシリコン（Ｓｉ）パワーＭＯＳＦＥＴにおいては絶縁破壊性能が劣っており、耐圧特性を稼ぐには不純物を低濃度にドープした領域（ドリフト領域）を所定以上の厚膜に形成することが必要である。しかしこうすると、ＳｉパワーＭＯＳＦＥＴのドリフト抵抗が増して、ひいてはＭＯＳＦＥＴの導通損失に相当するオン抵抗（オン抵抗＝チャネル抵抗＋ドリフト抵抗）が増大することになる。また、ＳｉパワーＭＯＳＦＥＴの電流容量は、Ｓｉ素子の特性劣化に繋がる温度上昇によって制約されている。こうした理由からＳｉパワーＭＯＳＦＥＴには、電流容量やオン抵抗によって決まる半導体素子の特性改善に限界が見えつつあると言える。
【０００３】
そこで、従来のＳｉパワーＭＯＳＦＥＴの限界を打破する半導体材料として、ワイドバンドギャップ半導体である炭化珪素（シリコンカーバイド；ＳｉＣ）が注目されている。ＳｉＣは、高絶縁耐圧性および熱伝導特性並びに高温耐性に優れた物性を有し、パワーＭＯＳＦＥＴに適した材料である。より具体的には、ＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣの高絶縁耐圧性によってドリフト領域を薄くできかつその領域の不純物密度を高めることも可能であり、これによってドリフト抵抗の大幅な低減が図られ得る。また、ＳｉＣパワーＭＯＳＦＥＴは、高温状態で動作可能であると共に熱伝導性に優れているため、その電流容量の向上が容易である。
【０００４】
もっともその反面、ＳｉＣパワーＭＯＳＦＥＴにおいては、ＳｉＣ層の表面に熱酸化処理によってゲート絶縁層としてのＳｉＯ２層を積層すると、ＳｉＣ層とＳｉＯ２層との界面に、多数のキャリアをトラップする界面準位が高密度に形成され、こうした高密度の界面準位により、充分なチャネル移動度（チャネルにおけるキャリア移動度）が達成されず、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗（チャネル抵抗）の増加の一要因になっている。
【０００５】
このような状況において、従来はチャネル移動度を向上させることでチャネル抵抗による損失を低減する試みがなされており、チャネル集積度の向上による損失の低減はなされていない（特許文献１参照）。
【特許文献１】特表２００２−５０２１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の従来例に記載のＳｉＣパワーＭＯＳＦＥＴでは、チャネル移動度に着目しウェル領域を大きく取れば、スイッチング損失は効果的に抑制し得るものと期待できるが、このようなＭＯＳＦＥＴにおいては、チャネル抵抗による損失が増加し、全体での損失は増加すると本願発明者は考察している。
【０００７】
本発明は、斯かる事情に鑑みてなされたものであって、チャネル移動度ではなくチャネル集積度に着目し、このチャネル集積度を向上させることによってチャネル抵抗低減を可能にした低損失縦型パワーＭＯＳＦＥＴを提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明で得られる半導体装置は、半導体基板と、前記半導体基板上に堆積され、第1導電型の導電層と、前記導電層の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域と、前記ウェル領域の内部に設けられた第1導電型のソース領域とを有する半導体層と、前記半導体層の上に形成されたチャネル層と、前記チャネル層の上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、前記ウェル領域の隣接間隔をａ、前記ウェル領域において前記ソース領域を含まない領域の長さをＬ、前記ソース領域の一辺の長さをＷｓ、チャネルの集積密度をDchとしたとき、Dch×(2L+a)≧0.8となるようにソース領域の一辺の長さＷｓを定めてソース領域を構成したことを特徴とする。
【０００９】
本発明の効果が得られる場合の一例として、前記ソース領域は上面から見た形状が四角形状である場合が考えられる。
【００１０】
そのとき、前記ソース領域の一辺の長さＷｓが、0.38（2L+a）≦Ｗｓ≦2.62（2L+a）であると良い。
【００１１】
本発明の効果が得られる場合の一例として、前記ソース領域は上面から見た形状が六角形状である場合が考えられる。
【００１２】
そのとき、前記ソース領域の一辺の長さＷｓが、0.22（2L+a）≦Ｗｓ≦1.51（2L+a）であると良い。
【００１３】
本発明の効果が得られる場合の一例として、前記ソース領域は上面から見た形状が三角形状である場合が考えられる。
【００１４】
そのとき、前記ソース領域の一辺の長さＷｓが、0.66（2L+a）≦Ｗｓ≦4.53（2L+a）であると良い。
【００１５】
望ましくは、前記半導体は化合物半導体であると良い。
【００１６】
さらに望ましくは、前記半導体はバンドギャップが2eV以上のワイドバンドギャップ半導体であると良い。
【００１７】
さらに望ましくは、前記半導体は炭化珪素であると良い。
【００１８】
また、前記ウェル領域および前記第１導電型の導電層のうち、少なくともウェル領域の上方にエピタキシャル成長層を有することが望ましい。
【００１９】
また、前記第１導電型の導電層の不純物濃度Nd(cm-3)と厚みd(cm)が、3×105×ε≦Nd×d×e≦2×106×εを満たすことが望ましい。ただし、e:電子の素電荷、ε:前記半導体の誘電率である。
【発明の効果】
【００２０】
本発明によれば、チャネル集積度を向上することでチャネル抵抗を低減し、導通損失低減を可能にした半導体装置が得られる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態に係る半導体装置について、パワーＭＯＳＦＥＴの場合を例にとり、図面を参照しつつ説明する。
【００２２】
以下の説明および添付図面において、「ｎ」または「ｐ」は導電型を示し、これらを記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。
【００２３】
図１は、本発明の実施の形態に係るｎチャネル型のパワーＭＯＳＦＥＴ１００の平面図（図１（ａ））および断面図（図１（ｂ））である。図１に示すように、本実施形態では、単位セル構造が正方形の場合を示している。図１に示すように、ＳｉＣからなるn型の半導体基板１の表面には、ＳｉＣからなるＳｉＣ成長層２（半導体層）が、エピタキシャル成長により形成されている。このＳｉＣ成長層２は、不純物（窒素）を含みドリフト電流が流れるｎ型のドリフト層本体部２ａ（導電領域）と、その上方から選択的に不純物イオン（アルミニウムイオン）を注入することにより形成されたｐ型のウェル領域６と、ウェル領域６の領域内において高濃度に不純物イオン（窒素イオン）を注入することにより形成されたn型のソース領域８と、ウェル領域６の領域内においてそれよりも高濃度に不純物イオン（アルミニウムイオン）をＳｉＣ成長層２の表層に対して注入して形成されたｐ型の高濃度コンタクト層７と、を有している。ウェル領域６は3μm程度の間隔aを開けて配置され、ゲート長Lは1μm、ソース領域８の大きさは一辺5μm程度である。一方、半導体基板１の裏面にはオーミック接触したニッケル金属からなるドレイン電極５が配置されている。
【００２４】
ＳｉＣ成長層２の表面には、ＳｉＣからなるＳｉＣ成長層３（チャネル層）が、ドリフト層表面に接触してウェル領域６に延びるようにエピタキシャル成長により形成されていることが望ましい。これにより、チャネル領域９の表面平坦性が向上しＭＯＳＦＥＴ１００のチャネル移動度が向上するとともに、しきい値制御が容易となる。ただし、ＳｉＣ成長層３は必須ではない。
【００２５】
また、ソース領域８と高濃度コンタクト層７の上方のＳｉＣ成長層３の少なくとも一部は電極の接触抵抗低減のため選択的にエッチングされていることが望ましく、ソース領域８および高濃度コンタクト層７とオーミック接触するニッケル金属からなるソース電極１０が配置されている。なおここでは、ソース電極１０とのオーミック接触を確実に得るため、高濃度コンタクト層７はウェル領域６よりも不純物濃度を高めているが、この濃度条件は必須ではない。
【００２６】
また、ＳｉＣ成長層３には、熱酸化処理により形成されたゲート絶縁層４（ＳｉＯ２層）が、ＳｉＣ成長層本体部２ａの全域とソース領域８の一部とを覆うように接触して配置されている。
【００２７】
ゲート絶縁層４の上には、アルミニウム金属からなるゲート電極１１が、ゲート絶縁層４を介してＳｉＣ成長層本体部２ａの全域とソース領域８の一部とを覆うようにして配置されている。そして、図１に示すように、チャネル領域９は、ゲート電極１１とウェル領域６によって挟まれかつゲート絶縁層４に隣接する層に相当し、このチャネル領域９は、ゲート電極１１とドレイン電極５との間の電位差がゼロボルトの状態で空乏化する程度の不純物密度を有している。
【００２８】
また、ウェル６の間隔aは、ＭＯＳＦＥＴのゲート電圧オフ時にドレイン電極５に所定電圧（ソース電極１０とドレイン電極５との間の電位差：０Ｖを超えかつ４０Ｖ以下）を印加した状態においてウェル領域６の間の全域が空乏化するよう決められる。こうして、空乏層によってウェル領域６の間を閉じることができてゲート絶縁膜４が、ドレイン電極５の電圧に基づく高電界に曝されることを防止し得る。
【００２９】
勿論、ＭＯＳＦＥＴ１００のゲート電圧オン時に、ウェル領域６の間の空乏層が開く程度には、ウェル領域６の間隔を開けておく必要があると言えるが、ドリフト層本体部２ａの不純物濃度によってｐｎ接合における空乏層の伸び方が変化するため、不純物濃度の条件等に応じてウェル領域６の間隔の下限値は適宜、設計される。
【００３０】
こうして、半導体基板１と、ＳｉＣ成長層２と、ＳｉＣ成長層３と、ゲート絶縁層４と、ドレイン電極５と、ソース電極１０と、ゲート電極１１と、によって構成されたＭＯＳＦＥＴ１００が得られる。
【００３１】
このようなＭＯＳＦＥＴ１００においては、ゲート電極１１にプラス電圧を印加すれば、電界によりチャネル領域９に電子が引きつけられるためキャリヤが生成し、これによりチャネル領域９がオンする。
【００３２】
こうすると、ソース領域８からチャネル領域９と、ＳｉＣ成長層本体部３と、ドリフト層本体部２ａとを経てドレイン電極５に向かって電子が移動できるようになり、ドリフト電流がドリフト層本体部２ａの内部を縦方向（下から上へ）に流れる。すなわち、このデバイスは、ゲート電圧印加によってドリフト電流をスイッチング制御可能な縦型パワーＭＯＳＦＥＴである。
【００３３】
ＭＯＳＦＥＴ１００のオン抵抗は、ソース領域８の抵抗（ソース抵抗）、チャネル領域９の抵抗(チャネル抵抗)、成長層２の抵抗（ドリフト抵抗）、基板１の抵抗(基板抵抗)等が直列接続したものと考えることができる。ソース抵抗は微細化により無視できる程度まで低減可能で、基板抵抗は基板１により一義的に決まるため、ドリフト抵抗とチャネル抵抗がオン抵抗の大部分を占める。バルク中での移動度に比べチャネル移動度が低い化合物半導体では、特にチャネル抵抗の占める割合が大きく、中でも、絶縁破壊電界が高いワイドバンドギャップ半導体（バンドギャップが2eV以上）を用いた半導体装置では、ドリフト層の薄膜化、高濃度化が可能なためドリフト抵抗の低減が可能で、チャネル抵抗の占める割合が大きくなる。ＳｉＣにおいても、ＳｉＣを熱酸化して形成したＳｉＯ２とＳｉＣの界面に発生する多量の界面準位のためチャネル移動度はバルク中の移動度に比べて低く、チャネルによる損失は大きいが、絶縁破壊電界が高いためドリフト抵抗は小さくできる。このような、チャネル抵抗がオン抵抗の大部分を占めるような場合には、チャネルの集積密度を向上させてチャネル抵抗を低減することが特に重要である。
【００３４】
ウェル間隔aは成長層２の濃度により最適値が決まり、ゲート長Lはオフ時のリークを防ぐため1μm程度必要である。Lとaが定まったとき、ソース領域８の大きさを適切に決めることによってチャネルの集積密度Dchを上げることができ、チャネル部分での損失を低減できる。なお、チャネルの集積密度Dchとは、単位面積あたりの前記ソース領域の周辺長のことを言い、例えば正方形状のセルにおいて、セルサイズA(μm)、ソースの1辺の大きさWs(μm)とすると、A=Ws+2L+aとなり、Dch(μm-1)=4Ws/A2と表せる。例えば、前記成長層２の濃度1×1016ｃｍ−3、厚さ7μmの時を考える。成長層２の濃度からウェル間隔はa=3μm程度が望ましく、チャネル抵抗を低減するためL=1μmとし、チャネル移動度がμch=30cm2/Vsであるとする。このときのオン抵抗とチャネル集積度の関係を図2に示す。図2より、Dch≒1/(2L+a)とすることでオン抵抗は最小となる。Dch×(2L+a)＞0.8であればオン抵抗は最小値の120%以下に収まり、かつグラフの傾きも小さい。グラフの傾きが小さいことはプロセスのばらつきの影響を受けにくいことを意味し、素子の特性ばらつきを抑制可能である。このように、チャネル移動度が低かったり他の部分の損失が小さいためにチャネル抵抗の損失が相対的に大きく全損失を増加させている場合であっても、チャネル集積密度を向上することで全損失を低減でき、ドリフト抵抗を低減可能なワイドバンドギャップ半導体の利点が活かせる。これによって、低損失で特性ばらつきの小さなパワーＭＯＳＦＥＴが得られる。さらに望ましくは、チャネルの集積密度が0.9/（2L+a）以上であることにより、より一層低損失で特性ばらつきの小さなパワーＭＯＳＦＥＴが得られる。
【００３５】
チャネルの集積密度の向上は、四角形状のセル構造とすることで実現可能である。正方形状のセル構造において、チャネルの集積密度Dchは、ソース領域８の１辺の長さをWsとすると、Dch=4Ws/(Ws+2L+a)2となり、Ws=2L+aで最大値1/(2L+a)をとる。ソース領域８の１辺の長さを0.38（2L+a）≦Ws≦2.62（2L+a）とすることにより、チャネルの集積密度をDch×(2L+a)≧0.8にでき、低損失なパワーＭＯＳＦＥＴが得られる。さらに望ましくは、ソース領域８の１辺の長さを0.52（2L+a）≦Ws≦1.92（2L+a）とすることによりチャネルの集積密度をDch×(2L+a)≧0.9にでき、より一層低損失なパワーＭＯＳＦＥＴが得られる。また、長方形状のセル構造では、ソース領域８の長辺の長さを（2L+a）以上、短辺の長さを（2L+a）以下とすると良い。
【００３６】
また、チャネルの集積密度の向上は、六角形状のセル構造でも実現可能である。六角形状のセル構造において、チャネルの集積密度Dchは、ソース領域８の１辺の長さをWsとすると、Dch=2.31Ws/(Ws+0.58(2L+a))2となり、Ws=0.58(2L+a)で最大値1/(2L+a)をとる。ソース領域８の１辺の長さを0.22（2L+a）≦Ws≦1.51（2L+a）とすることにより、チャネルの集積密度を0.8/（2L+a）以上にでき、低損失なパワーＭＯＳＦＥＴが得られる。さらに望ましくは、ソース領域８の１辺の長さを0.30（2L+a）≦Ws≦1.11（2L+a）とすることによりチャネルの集積密度を0.9/（2L+a）以上にでき、より一層低損失なパワーＭＯＳＦＥＴが得られる。
【００３７】
また、チャネルの集積密度の向上は、三角形状のセル構造でも実現可能である。三角形状のセル構造において、チャネルの集積密度は、ソース領域８の１辺の長さをWsとすると、6.93Ws/(Ws+1.73(2L+a))2となり、Ws=1.73(2L+a)で最大値1/(2L+a)をとる。ソース領域８の１辺の長さを0.66（2L+a）≦Ws≦4.53（2L+a）とすることにより、チャネルの集積密度を0.8/（2L+a）以上にでき、低損失なパワーＭＯＳＦＥＴが得られる。さらに望ましくは、ソース領域８の１辺の長さを0.90（2L+a）≦Ws≦2.73（2L+a）とすることによりチャネルの集積密度を0.9/（2L+a）以上にでき、より一層低損失なパワーＭＯＳＦＥＴが得られる。
【００３８】
本実施形態のパワーＭＯＳＦＥＴは、上述のように、正方形状のセル構造に限らず、長方形、六角形、三角形、あるいはくし型のセル構造を用いることが可能である。長方形、六角形、三角形でセルを構成した場合のパワーＭＯＳＦＥＴの平面図を、図４、図５、図６に示す。断面形状については、図１と基本的には同様であるので、平面図のみの記載とし、断面図は省略する。
【００３９】
また、上述した構造によりチャネル抵抗を低減した場合に、さらに損失を低減するには、ドリフト抵抗の低減も有効である。そのためには成長層２のドーピング濃度Nd(cm-3)を適切な値に設定する必要がある。ＳｉＣのようなワイドバンドギャップ半導体は絶縁破壊電界が高く、オフの状態で最大2MV/cm程度の高電界となるように設計することもできる。この時、成長層２はオフ時にすべて空乏化するように設計することで、耐圧保持に寄与せずドリフト抵抗を増加させるだけの冗長な部分を含まない、オン損失を低減する上で適切な設計となる。この時、Ndは2000000ε/d/e以下になる。ここで、εは半導体の誘電率(F/cm)、dはドリフト層厚み(cm)、eは電子の素電荷(C)である。一方では、ドリフト抵抗は前記成長層２の濃度Ndにほぼ反比例して増加するため、濃度が低すぎると望ましくない。このため、Ndを300000ε/d/e以上にする必要がある。すなわち、Ndを300000ε/d/e以上2000000ε/d/e以下にすることでドリフト抵抗を低減可能である。ただし、Ndを300000ε/d/e以上にする必要があるのは多数キャリヤデバイスの場合だけで、IGBTのような少数キャリヤデバイスの場合にはこの限りではない。
【００４０】
さらに望ましくは、Ndを500000ε/d/e以上1500000ε/d/e以下にすることで、絶縁破壊に関しては余裕を持った設計を行うことができ、ドリフト抵抗に関してはより一層損失低減が可能である。
【００４１】
次に、以上のように構成されたＭＯＳＦＥＴ１００の製造方法を、図面を参照して詳しく説明する。
【００４２】
図３（ａ）〜（ｅ）は、本発明の実施の形態に係るＭＯＳＦＥＴの各製造工程を説明する断面図である。
【００４３】
最初に、図３（ａ）の工程において、ＣＶＤ法によって添加不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、ＳｉＣ成長層２（ｎ型の不純物半導体）が半導体基板１の上にエピタキシャル成長される。ＳｉＣ成長層２の厚さは、約７μｍであり、不純物濃度は、約1×1016ｃｍ−3である。なお、半導体基板１としては、例えば、主面が（０００１）から[１１−２０]方向に８度のオフ角度をつけた直径７５ｍｍの４Ｈ−ＳｉＣ基板が用いられる。この半導体基板１における不純物濃度は、約1×1018ｃｍ−３である。また、低濃度な不純物を含むＳｉＣ成長層２の成長前にＳｉＣ成長層２よりも高濃度の不純物を含むバッファ層を形成しても良い。
【００４４】
次に、図３（ｂ）の工程において、ＳｉＣ成長層２の表面に、例えばＳｉＯ２からなるウェル領域形成用注入マスク（図示せず）が形成される。このＳｉＯ２注入マスクは、Ａｌイオン（添加不純物）の注入によってウェル領域６（ｐ型の不純物半導体）として機能する部分のみが開口するようにＳｉＣ成長層２の表面を覆っている。そしてこの状態で、ＳｉＯ２注入マスクの上方からＳｉＣ成長層２の内部に対してＡｌイオン注入が多段階に亘って実行される。その後、このＳｉＯ２注入マスクが適宜の方法により除去される。
【００４５】
続いて、ＳｉＣ成長層２の表面に、例えばＳｉＯ２からなるソース領域形成用注入マスク（図示せず）が形成される。このＳｉＯ２注入マスクは、Ｎイオン（添加不純物）の注入によってソース領域８（n型の不純物半導体）として機能する部分のみが開口するようにＳｉＣ成長層２の表面を覆っている。そしてこの状態で、ＳｉＯ２注入マスクの上方からＳｉＣ成長層２の内部に対してＮイオン注入が多段階に亘って実行される。その後、このＳｉＯ２注入マスクが適宜の方法により除去される。
【００４６】
続いて、ＳｉＣ成長層２の表面に、例えばＳｉＯ２からなる高濃度コンタクト層形成用注入マスク（図示せず）が形成される。このＳｉＯ２注入マスクは、Ａｌイオン（添加不純物）の注入によって高濃度コンタクト層７（p型の不純物半導体）として機能する部分のみが開口するようにＳｉＣ成長層２の表面を覆っている。そしてこの状態で、ＳｉＯ２注入マスクの上方からＳｉＣ成長層２の内部に対してＡｌイオン注入が多段階に亘って実行される。その後、このＳｉＯ２注入マスクが適宜の方法により除去される。
【００４７】
続いて、ＳｉＣ成長層２に対し結晶回復のための活性化アニール処理が、約1500℃〜1800℃の温度条件下において実行される。これによって、図２(ｂ)に示すように、ＳｉＣ成長層２の一部が、不純物濃度2×1018ｃｍ−3のウェル領域６に、ウェル領域６の一部が不純物濃度1×1019ｃｍ−3のソース領域８に、ウェル領域６の一部が不純物濃度5×1019ｃｍ−3の高濃度コンタクト層７に変換される。ただし、後述のＳｉＣ成長層３の形成を行わない場合は、しきい値制御のため、ウェル領域６のうち、ゲート絶縁膜４と接する面の近傍は不純物濃度が低い方が望ましく、不純物濃度1×1017ｃｍ−3程度とする。
【００４８】
次に、図３（ｃ）の工程において、ＣＶＤ法によって、添加不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、ＳｉＣ成長層３（ｎ型の不純物半導体）がＳｉＣ成長層２の全面にエピタキシャル成長される。ＳｉＣ成長層３の厚さは、約0.2μｍであり、ＳｉＣ成長層３の不純物濃度は、約1×1016ｃｍ−3である。
【００４９】
次に、熱酸化により、ＳｉＣ成長層３の表面にゲート絶縁層４を形成する。ゲート絶縁層４の厚さは、約0.1μmである。なお、基板裏面に形成される酸化膜（図示せず）は除去する。
【００５０】
次に、図３（ｄ）の工程において、ＳｉＣ成長層３の表面に、例えばＳｉＯ２からなるソース電極形成用マスク（図示せず）が形成される。このＳｉＯ２マスクは、ソース領域８の上方の一部のソース電極１０を形成する部分のみが開口するようにＳｉＣ成長層３の表面を覆っている。そしてこの状態でエッチングを行い、ソース領域８と高濃度コンタクト層７を露出させる。その後、電子ビーム（ＥＢ）蒸着法によって基板１の表裏両面の全域にニッケル金属層を形成して、リフトオフ処理と、金属および半導体の間のオーミック接触用の1000℃程度での加熱処理とを行うことによって、図１に示すように、ソース電極１０と、ドレイン電極５とが形成される。
【００５１】
次に、ゲート絶縁膜４の表面にＥＢ蒸着法によってＡｌ金属層を形成して、パターニング処理を行うことでゲート電極１１が形成される。
【００５２】
こうして作製されたＭＯＳＦＥＴ１００（図１）のチャネル領域９の幅（チャネル長）Ｌは1μｍであり、ウェル領域６の間隔aは3μｍであった。また、ウェル領域６の深さは１μｍであり、高濃度コンタクト層７の深さは0.3μｍであり、ソース領域８の厚さは0.3μｍであった。
【００５３】
なお、本実施形態の説明においては、ｎチャネル型のＭＯＳＦＥＴを例に説明したが、ｐチャネル型のＭＯＳＦＥＴであっても同様の効果が得られる。
【００５４】
また、所定の導電型のＳｉＣ半導体基板にこれと同じ導電型のＳｉＣ成長層をエピタキシャル成長することによりＭＯＳＦＥＴを作製しているが、ＳｉＣ成長層と異なる導電型のＳｉＣ半導体基板を用いる方法により、ＩＧＢＴを作製しても本発明の効果が得られる。
【００５５】
また、主面が４Ｈ−ＳｉＣ（０００１）オフ面である基板を用いたが、主面が４Ｈ−ＳｉＣ（０００１）オフ面以外の面である基板を用いても良く、４Ｈ−ＳｉＣ以外のポリタイプからなるＳｉＣ基板を用いても良い。さらには、ＳｉＣ以外の半導体材料を用いても良い。
【産業上の利用可能性】
【００５６】
本発明によれば、導通損失低減を可能にした半導体装置が得られ、省エネを実現するパワー半導体装置等に適用できる。
【図面の簡単な説明】
【００５７】
【図１】（ａ）本発明の実施の形態に係る縦型パワーＭＯＳＦＥＴの構成の平面図（ｂ）同図（ａ）のＡ−Ａ´における断面図
【図２】本発明の実施の形態に係る縦型パワーＭＯＳＦＥＴにおけるオン抵抗とチャネル集積密度の関係を示す図
【図３】本発明の実施の形態に係る半導体装置の製造工程の各段階を説明する断面図
【図４】本発明の実施の形態に係る縦型パワーＭＯＳＦＥＴの他の構成例を示した平面図
【図５】本発明の実施の形態に係る縦型パワーＭＯＳＦＥＴの他の構成例を示した平面図
【図６】本発明の実施の形態に係る縦型パワーＭＯＳＦＥＴの他の構成例を示した平面図
【符号の説明】
【００５８】
１    半導体基板
２    ＳｉＣ成長層（半導体層）
３    ＳｉＣ成長層（チャネル層）
４    ゲート絶縁層
５    ドレイン電極
６    ウェル領域
７    高濃度コンタクト層
８    ソース領域
９    チャネル領域
１０    ソース電極
１１    ゲート電極
【図１】
2006237116.tif 000003
【図２】
2006237116.tif 000004
【図３】
2006237116.tif 000005
【図４】
2006237116.tif 000006
【図５】
2006237116.tif 000007
【図６】
2006237116.tif 000008