(57)【要約】【課題】  静電から回路を保護する静電保護素子及びそれを搭載した半導体装置に関し、素子を大型化することなく、十分な耐量を得ることができる静電保護素子及び半導体装置を提供することを目的とする。【解決手段】  本発明の半導体装置は、ＰＮ接合をオンさせて放電を行ない、内部回路（１３）を保護する静電保護素子（１１、１２）が搭載された半導体装置において、静電保護素子（１１、１２：２００）は、Ｎ型エピタキシャル層（２１２）の下部に形成されたＰ型埋め込み層（２１４）と、Ｎ型エピタキシャル層（２１２）の表面部分からＰ型埋め込み層（２１４）に連結するように形成されたＰ型拡散層（２１５）とを有し、Ｐ型埋め込み層（２１４）及びＰ型拡散層（２１５）と、Ｎ型エピタキシャル層（２１２）との接合面でＰＮ接合を構成したことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＰＮ接合をオンさせて放電を行ない、内部回路を保護する静電保護素子が搭載された半導体装置において、
前記静電保護素子は、Ｎ型エピタキシャル層の下部に形成されたＰ型埋め込み層と、
前記Ｎ型エピタキシャル層の表面部分から前記Ｐ型埋め込み層に連結するように形成されたＰ型拡散層とを有し、
前記Ｐ型埋め込み層及び前記Ｐ型拡散層と、前記Ｎ型エピタキシャル層との接合面で前記ＰＮ接合を構成したことを特徴とする半導体装置。
【請求項２】
周囲をＰ型分離領域により分離されており、
前記Ｐ型拡散層は、Ｐ型分離領域と同じプロセスにより形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
Ｐ型半導体基板上にＮ型埋め込み層を形成する第１の工程と、
前記Ｎ型埋め込み層上にＰ型埋め込み層を形成する第２の工程と、
前記Ｐ型埋め込み層上に第１のＰ型拡散層を形成するとともに、前記Ｐ型半導体基板上に第１の分離領域を形成する第３の工程と、
Ｎ型エピタキシャル層を形成する第４の工程と、
前記Ｎ型エピタキシャル層の上に第２のＰ型拡散層及び第２の分離領域を形成する第５の工程と、
前記Ｎ型エピタキシャル層上にＮ＋型拡散層を形成する第６の工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１のＰ型拡散層と前記第２のＰ型拡散層、並びに、前記第１の分離領域と前記第２の分離領域とは、前記Ｎ型エピタキシャル層を拡散して互いに結合されることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、静電気を電源又は接地に逃がし、内部回路を静電気から保護する静電保護素子を有する半導体装置並びにその製造方法に関する。
【背景技術】
【０００２】
図４は半導体装置のブロック構成図を示す。
【０００３】
半導体装置１０は、入出力ポートＰ２が抵抗Ｒ１を介して内部回路１３に接続されている。このとき、入力ポートＰ２と電源ポートＰ１との間に静電保護素子１１が接続されており、入力ポートＰ２と接地ポートＰ３との間に静電保護素子１２が接続されている。静電保護素子１１は、ダイオードであり、アノードが入力ポートＰ２に接続され、カソードが電源ポートＰ１に接続されている。静電保護素子１１は、入力ポートＰ２に正極性の静電ノイズが発生した場合にオンし、静電ノイズを電源ポートＰ１に放電する。
【０００４】
また、保護素子１２は、ダイオードであり、アノードが接地ポートＰ３に接続され、カソードが入力ポートＰ２に接続されている。静電保護素子１２は、入力ポートＰ２に負極性の静電ノイズが発生した場合にオンし、静電ノイズを接地ポートＰ３に放電する。
【０００５】
図５は従来の静電保護素子１１の一例の断面構造図を示す。
【０００６】
従来の静電保護素子１１は、Ｐ型半導体基板１１１上に形成されたＮ型エピタキシャル層１１２の表面に形成されたＰ型拡散層１１３によりＰ型領域を形成し、このＰ型領域とＮ型エピタキシャル層１１２との間にＰＮ接合面を形成していた（例えば、特許文献１参照）。なお、Ｎ型エピタキシャル層１１２は、Ｐ型拡散層１１３の周囲に形成されたＮ＋型拡散層１１４を介して端子に接続される。なお、静電保護素子１１の周囲には、分離拡散層１１５が形成されている。
【０００７】
なお、静電保護素子１２も同様な構成とされている。
【０００８】
一般に、耐量は、Ｎ＋拡散層１１４に対向するＰ型拡散層１１３の面積に比例することが知られている。このため、耐量を上げるためには静電保護素子１１の面積を大きくする必要があった。
【特許文献１】特開２００２−２８９７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかるに、従来の半導体装置では、高集積化に伴う素子の縮小化に伴い、静電保護素子のＰ型拡散層が浅くなっている。Ｐ型拡散層が浅くなると、Ｎ＋拡散層と対向する面積が小さくなるため、耐量が低くなる。よって、必要な耐量を得るために静電保護素子１が大型化している。
【００１０】
本発明は上記の点に鑑みてなされたもので、静電保護素子を大型化することなく、十分な静電耐量を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、ＰＮ接合をオンさせて放電を行ない、内部回路（１３）を保護する静電保護素子（１１、１２）が搭載された半導体装置において、静電保護素子（１１、１２：２００）は、Ｎ型エピタキシャル層（２１２）の下部に形成されたＰ型埋め込み層（２１４）と、Ｎ型エピタキシャル層（２１２）の表面部分からＰ型埋め込み層（２１４）に連結するように形成されたＰ型拡散層（２１５）とを有し、Ｐ型埋め込み層（２１４）及びＰ型拡散層（２１５）と、Ｎ型エピタキシャル層（２１２）との接合面でＰＮ接合を構成したことを特徴とする。
【００１２】
また、周囲をＰ型分離領域（２１７）により分離されており、Ｐ型拡散層（２１５）は、Ｐ型分離領域（２１７）と同じプロセスにより形成されたことを特徴とする。
【００１３】
さらに、本発明の半導体装置の製造方法は、Ｐ型半導体基板（２１１）上にＮ型埋め込み層（２１３）を形成する第１の工程と、Ｎ型埋め込み層（２１３）上にＰ型埋め込み層（２１４）を形成する第２の工程と、Ｐ型埋め込み層（２１４）上に第１のＰ型拡散層（２１５ａ）を形成するとともに、Ｐ型半導体基板（２１１）上に第１の分離領域（２１７ａ）を形成する第３の工程と、Ｎ型エピタキシャル層（２１２）を形成する第４の工程と、Ｎ型エピタキシャル層（２１２）の上に第２のＰ型拡散層（２１５ｂ）及び第２の分離領域（２１７ｂ）を形成する第５の工程と、Ｎ型エピタキシャル層（２１２）上にＮ＋型拡散層（２１６）を形成する第６の工程とを有することを特徴とする。
【００１４】
また、第１のＰ型拡散層（２１５ａ）と第２のＰ型拡散層（２１５ｂ）、並びに、第１の分離領域（２１７ａ）と第２の分離領域（２１７ｂ）とは、Ｎ型エピタキシャル層（２１１）を拡散して互いに結合されることを特徴とする。
【００１５】
なお、上記参照符号は、あくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。
【発明の効果】
【００１６】
本発明によれば、Ｐ型埋め込み層を形成し、形成されたＰ型埋め込み層をＰ型拡散層と結合することにより、平面形状を大きくすることなく、Ｐ型領域とＮ型領域との接合面積を拡大できるため、静電保護素子のサイズを大きくすることなく、耐量を上げることが可能となる。
【発明を実施するための最良の形態】
【００１７】
図１は本発明の一実施例の構成図を示す。図１（Ａ）は断面図、図１（Ｂ）は平面図を示す。
【００１８】
本実施例の半導体装置は、静電保護素子２００を図４に示す半導体装置１０の静電保護素子１１、１２として適用する。本実施例の静電保護素子２００は、Ｐ型半導体基板２１１上に、Ｎ型エピタキシャル層２１２、Ｎ型埋め込み層２１３、Ｐ型埋め込み層２１４、Ｐ型拡散層２１５、Ｎ＋型拡散層２１６を形成し、その周囲をＰ型分離領域２１７で分離した構成とされている。
【００１９】
Ｎ型埋め込み層２１３は、Ｐ型分離領域２１７の内周側の略全面に亘って形成されている。Ｐ型埋め込み層２１４は、Ｎ型埋め込み層２１３上にＰ型半導体基板２１１に接触しないように、Ｎ型埋め込み層２１３の外形より小さい外形となるように形成されている。
【００２０】
Ｐ型拡散層２１５は、Ｐ型分離領域２１７と同じ工程で形成されており、Ｎ型エピタキシャル層２１２を貫通してＰ型埋め込み層２１４に連結されている。静電保護素子２００は、このＰ型拡散層２１５を介して外部に接続される。Ｎ＋型拡散層２１６は、Ｎ型エピタキシャル層２１２上に拡散によって形成される。静電保護素子２００は、このＮ＋型拡散層２１６を介して外部に接続される。
【００２１】
上記の構成により、Ｐ型埋め込み層２１４及びＰ型拡散層２１５とＮ型エピタキシャル層２１２との接合面がＰＮ接合面として作用する。よって、ＰＮ接合面の面積を大きくすることができる。
【００２２】
なお、上記実施例では、静電保護素子１１、１２は、同じ構造として説明しているが、静電保護素子１２は、Ｐ型半導体基板２１１及びＰ型分離領域２１７とＮ型エピタキシャル層２１２のＰＮ接合を使用したものとしてもよい。
【００２３】
〔製造方法〕
図２、図３は本発明の一実施例の製造工程を説明すための図を示す。
【００２４】
まず、図２（Ａ）に示すようにＰ型半導体基板２１１上にＮ型埋め込み層２１３を形成する。
【００２５】
次に、図２（Ｂ）に示すようにＮ型埋め込み層２１３上にＰ型埋め込み層２１４を形成する。
【００２６】
次に、図２（Ｃ）に示すようにＰ型埋め込み層２１４上に第１のＰ型拡散層２１５ａを形成するとともに、Ｐ型半導体基板２１１上にＰ型の第１の分離領域２１７ａを形成する。
【００２７】
次に、図３（Ａ）に示すようにＮ型エピタキシャル層２１２を形成する。なお、熱が加わることによって、Ｎ型埋め込み層２１３、Ｐ型埋め込み層２１４、第１のＰ型拡散層２１５ａ、第１の分離領域２１７ａがＮ型エピタキシャル層２１２側に僅かに拡散される。
【００２８】
次に、図３（Ｂ）に示すようにＮ型エピタキシャル層２１２の上に第２のＰ型拡散層２１５ｂ及び第２の分離領域２１７ｂを形成する。なお、熱が加わることによって第１のＰ型拡散層２１５ａ及び第１の分離領域２１７ａが、さらに、Ｎ型エピタキシャル層２１２側に拡散される。
【００２９】
次に、Ｎ＋型拡散層２１６を形成した後、熱処理することにより、第１のＰ型拡散層２１５ａ及び第１の分離領域２１７ａ及び第２のＰ型拡散層２１５ｂ並びに第２の分離領域２１７ｂがＮ型エピタキシャル層２１２側に拡散し、図３（Ｃ）に示すように第１のＰ型拡散層２１５ａと第２のＰ型拡散層２１５ｂとが互いに連結されるとともに、第１の分離領域２１７ａと第２の分離領域２１７ｂとが互いに連結される。
【００３０】
以上により、図１に示すような構造の静電保護素子２００が半導体基板２１１上に形成される。
【００３１】
このとき、Ｐ型拡散層２１５は、分離領域２１７と同じ工程で形成することができるため、特別な工程を設けることなく、Ｐ型埋め込み層２１４と連結させることが可能となる。
【００３２】
〔効果〕
このように、本実施例によれば、Ｐ型基板２１１上にＮ型埋め込み層２１３を形成し、Ｎ型埋め込み層２１３上にＰ型埋め込み層２１４を形成し、このＰ型埋め込み層２１４にＰ型拡散層２１５を接続することによりＰ型領域とＮ型領域との接合面を拡大した構成とすることにより、静電保護素子２００のＰ型領域とＮ型領域との接合面が拡大することができる。これによって、素子サイズを大きくすることなく、静電保護素子２００の耐量を上げることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施例の構成図である。
【図２】本発明の一実施例の製造工程を説明するための図である。
【図３】本発明の一実施例の製造工程を説明するための図である。
【図４】半導体装置のブロック構成図である。
【図５】静電保護素子の断面図である。
【符号の説明】
【００３４】
２００  静電保護素子
２１１  Ｐ型半導体基板、２１２  Ｎ型エピタキシャル層
２１３  Ｎ型埋め込み層、２１４  Ｐ型埋め込み層
２１５  Ｐ型拡散層、２１５ａ  第１のＰ型拡散層、２１５ｂ  第２のＰ型拡散層
２１６  Ｎ＋型拡散層
２１７  分離領域、２１７ａ  第１の分離領域、２１７ｂ  第２の分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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