(57)【要約】【課題】  ３次元半導体メモリ装置において、データ転送時の充放電に必要な配線容量を減らして低消費電力化する。【解決手段】  第１の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する。  【選択図】  図２
2006012358.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップ上に積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、
前記入出力ビットの数分設けられ、前記メモリセルアレイチップをその積層方向に貫通する形態で前記第１の半導体チップと接続するチップ間配線とを有する積層型半導体メモリ装置。
【請求項２】
第１の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、
前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する積層型半導体メモリ装置。
【請求項３】
請求項２記載の積層型半導体メモリ装置において、
サブバンクは、複数のバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が同じである積層型半導体メモリ装置。
【請求項４】
請求項２記載の積層型半導体メモリ装置において、
サブバンクは、複数のバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が異なる積層型半導体メモリ装置。
【請求項５】
請求項２記載の積層型半導体メモリ装置において、
サブバンクは、１つのバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が同じである積層型半導体メモリ装置。
【請求項６】
請求項２記載の積層型半導体メモリ装置において、
サブバンクは、１つのバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が異なる積層型半導体メモリ装置。
【請求項７】
請求項２ないし請求項６のいずれかに記載の積層型半導体メモリ装置において、
各メモリセルアレイチップは前記チップ間配線から電気的に切り離された状態とする絶縁手段を備える積層型半導体メモリ装置。
【請求項８】
請求項７記載の積層型半導体メモリ装置において、
チップ間配線はデータ転送に用いられ、いずれかのメモリセルアレイチップがデータ転送を行っているときにはその他のメモリセルアレイチップが前記チップ間配線から電気的に切り離された状態となるように絶縁手段を制御する制御手段とを有する積層型半導体メモリ装置。
【請求項９】
請求項１ないし請求項８のいずれかに記載の積層型半導体メモリ装置において、
第１の半導体チップは外部とのインターフェース回路を有するインターフェースチップである積層型半導体メモリ装置。
【請求項１０】
請求項１ないし請求項８のいずれかに記載の積層型半導体メモリ装置において、
第１の半導体チップはマイクロプロセッサー回路を有するプロセッサーチップである積層型半導体メモリ装置。
【請求項１１】
請求項１ないし請求項１０のいずれかに記載の積層型半導体メモリ装置において、
メモリセルアレイがＤＲＡＭであることを特徴とする積層型半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、メモリセルアレイチップを含む半導体チップを複数枚積層した半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体集積回路の微細化によって集積密度が向上し、ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）やＳＲＡＭ（スタティック型ランダムアクセスメモリ）は大容量化が進んできた。しかしながら半導体の微細化には限界があるために、更に集積密度を上げるためには新たな技術の導入が求められている。
【０００３】
メモリの集積密度を上げるための一技術として半導体チップを積層した３次元半導体が提案されている。半導体チップを積層してチップ面積を変えずに大規模集積回路を実現する手段が特許文献１（特開平４−１９６２６３号公報）に記載されており、半導体集積回路本体の上に積層した別チップにメモリ回路を集積することが開示されている。また、特許文献２（特開２００２−２６２８３号公報）には、メモリセルアレイを多層化してさらに大容量化した多層メモリ構造が、記載されている。
【０００４】
半導体チップを多層化した場合には、今までの半導体チップ面内の配線に加えて、半導体チップ間の配線が必要となる。半導体チップ間の配線としては、配線密度を高めるために半導体チップを貫通した貫通配線が提案されている。非特許文献１(K. Takahashi et al., Japanese Journal of Applied Physics, 40, 3032(2001))では、シリコンチップを５０μｍまで薄膜化し、シリコンチップに１０μｍ角の孔を開けて、そこにメタルを充填して半導体チップ間配線用の貫通配線を形成することが開示されている。この貫通配線によって半導体チップ間配線は半導体チップ面内に２次元に配置することができ、数百本の半導体チップ間配線も可能になる。
【０００５】
半導体チップは一辺のサイズが十ｍｍ以上であるため面内の配線が長くなるが、半導体チップ間配線長は積層する半導体チップの厚さである５０μｍ程度なので短い。したがって、積層した複数の半導体チップ間でデータを転送する場合、貫通配線のように半導体チップの面内に２次元に配置した半導体チップ間配線を数多く使うことによって３次元の配線の総配線長を減らすことが可能である。
【０００６】
図７は、半導体チップ間配線を用いることなく、複数のメモリセルアレイが平面的に配置されたメモリセルアレイの配線を示す平面図、図８は、ｎ個のバンク２０を持つメモリセルアレイチップの平面図である。
【０００７】
従来のメモリセルアレイチップは、図７に示すように、メモリアクセス動作をインターリーブするためにバンク構成とされたメモリセルアレイ１０が複数設けられている。各メモリセルアレイ１０には、読み出し、書き込み動作を行うための行デコーダ１２および列でコーダ１３が設けられている。また、各メモリセルアレイ１０が全入出力ビット（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）のＤＱ１１（入出力１ビット分のデータ線であり、ペア線の場合もある）を持つために、各ビットに対してチップ間配線を一本使用してチップ間でのデータ転送を行う場合には、チップ面内全域に配置されたすべてのバンクからＤＱ線をビットごとに集めるために、チップ面内にチップサイズ程度の長さの配線が複数本必要となる。
【０００８】
図８に示すように、各バンクは全入出力ビットに対してメモリ領域を持つため、チップ面内の全域に分布したバンクをつなぐＤＱ線の面内配線が必要となる。
【０００９】
さらに、この面内配線は積層するメモリセルアレイチップの枚数分必要である。これに対し、一つ一つのメモリセルアレイ１０に入出力ビット分のチップ間配線を設けた場合には、面内のバンク同士の長い配線を必要とせず、積層するチップ数が増えても３次元の配線長の増加を抑えることができる。
【特許文献１】特開平４−１９６２６３号公報
【特許文献２】特開２００２−２６２８３号公報
【非特許文献１】K. Takahashi et al., Japanese Journal of Applied Physics, 40, 3032(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、チップ間配線を半導体チップが積層された半導体メモリ装置に適用することは配線長の増加を抑えることについて効果的である。しかしながら、３次元配線のチップ間配線に用いる貫通配線は通常の面内配線よりも容量が大きいという問題点がある。太さが１μｍ以下のチップ面内の配線と比べて、プロセス上の制約から貫通配線は１０μｍ以上の太さが必要であり、配線の周りがシリコン基板チップに囲まれ、なおかつ、周囲長が大きい貫通配線は基板との寄生容量が大きくなる。
【００１１】
例えば、断面が直径２０μｍの円状の貫通配線が２５０ｎｍ厚の絶縁膜を挟んでシリコン基板を貫通している場合、基板の厚さが５０μｍ、つまり貫通配線長５０μｍでは容量が０．４５ｐＦとなる。通常使われている面内配線が１ｍｍあたり０．２ｐＦ程度であることから、この貫通配線容量は面内配線の約２ｍｍ分に相当する大きさである。したがって、チップ間のデータ転送にチップ間配線を多数本用いる場合には、総配線長が短くなるにもかかわらず配線容量は小さくならない。特に１チップが複数のバンク構成を持つメモリセルアレイチップの場合には、１ビットのＤＱ線あたり、バンクの数だけチップ間配線を設ける必要がある。このような配線容量の増加はメモリ装置の消費電力を増加させるという問題点がある。
【００１２】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであり、３次元半導体メモリ装置において、チップ間でのデータの転送時の充放電に必要な配線容量を減らすことを可能にしてメモリ装置の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の積層型半導体メモリ装置は、第１の半導体チップ上に積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、
前記入出力ビットの数分設けられ、前記メモリセルアレイチップをその積層方向に貫通する形態で前記第１の半導体チップと接続するチップ間配線とを有する。
【００１４】
本発明の他の形態による積層型半導体メモリ装置は、第１の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、
前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する。
【００１５】
この場合、サブバンクは、複数のバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が同じであるとしてもよい。
【００１６】
また、サブバンクは、複数のバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が異なるとしてもよい。
【００１７】
また、サブバンクは、１つのバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が同じであるとしてもよい。
【００１８】
また、サブバンクは、１つのバンクメモリが分割されたものであり、各メモリセルアレイチップはバンクメモリの構成が異なるとしてもよい。
【００１９】
また、各メモリセルアレイチップは前記チップ間配線から電気的に切り離された状態とする絶縁手段を備えることとしてもよい。
【００２０】
さらに、チップ間配線はデータ転送に用いられ、いずれかのメモリセルアレイチップがデータ転送を行っているときにはその他のメモリセルアレイチップが前記チップ間配線から電気的に切り離された状態となるように絶縁手段を制御する制御手段とを有する積層型半導体メモリ装置。
【００２１】
上記のいずれにおいても、第１の半導体チップは外部とのインターフェース回路を有するインターフェースチップであるとしてもよい。
【００２２】
また、第１の半導体チップはマイクロプロセッサー回路を有するプロセッサーチップであるとしてもよい。
【００２３】
また、メモリセルアレイがＤＲＡＭであるとしてもよい。
【発明の効果】
【００２４】
本発明によれば、メモリセルアレイチップを積層した３次元半導体メモリ装置において、メモリセルアレイのバンクを入出力ビット数だけ分割したサブバンクにして入出力ビットごとにまとめて配置する。入出力ビットごとにサブバンクからのＤＱ線をチップ間配線に接続することにより、チップ面内のおけるＤＱ線の長さと、チップ間配線の本数を最小にする。これによって配線容量を減らして３次元半導体メモリ装置の低消費電力化が可能である。
【発明を実施するための最良の形態】
【００２５】
次に、本発明の実施例について図面を参照にして詳細に説明する。
【００２６】
まず、本発明の要部構成について図１の平面図を参照して説明する。
【００２７】
本発明では、バンクを入出力ビット数ｊだけ分割して全体でｊ×ｎ個のサブバンク２１から構成されるものとし、サブバンクを入出力ビットごとにまとめて配置する。サブバンク２１を１入出力ビットごとにまとめたメモリ領域２２内でサブバンクからのＤＱ線を集めてチップ間配線につなぎ、ビットごとにデータ転送を行う。
【００２８】
上記のように構成される本発明では、ビットごとにサブバンク２１をまとめたメモリ領域２２内で、面内配線を使ってサブバンクをつなげば良く、チップ面内配線長が短くなり、チップ面内の配線容量を小さくできる。さらに、チップ間配線の本数はバンク数ｎに依存せずに入出力ビット数のｊ本だけで良いので、チップ間の配線容量も小さい。したがって、メモリセルアレイチップを積層した３次元メモリ装置において、メモリセルと他のチップ間のデータ転送における配線充放電のための電力が抑えられる。
【００２９】
（実施例１）
図２は本発明による積層型半導体メモリ装置の第１の実施例の構成を示す図である。
【００３０】
本実施例は、外部とのインターフェース回路が集積されたインターフェースチップ３０の上部に、メモリ容量５１２ＭｂのＤＲＡＭであるメモリセルアレイチップ３１が積層されている。メモリセルアレイチップ３１の入出力ビットは、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３の４ビットであり、バンクはＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３の４バンクである。
【００３１】
各バンクは入出力ビット数である４つに分割されている。例えばＢＫ０バンクは、ＤＱ０のメモリセルからなるＢＫ０（ＤＱ０）と、ＤＱ１のメモリセルからなるＢＫ０（ＤＱ１）と、ＤＱ２のメモリセルからなるＢＫ０（ＤＱ２）と、ＤＱ３のメモリセルからなるＢＫ０（ＤＱ３）との４つのサブバンクに分割されている。同様に、ＢＫ１（ＤＱ０）〜ＢＫ１（ＤＱ３）、ＢＫ２（ＤＱ０）〜ＢＫ２（ＤＱ３）、ＢＫ３（ＤＱ０）〜ＢＫ３（ＤＱ３）と分割され、サブバンク数は１６である。それぞれのサブバンクはアドレス信号の列デコーダと行デコーダ（ともに不図示）を備える。
【００３２】
メモリセルアレイチップ３１内で、サブバンクは入出力ビットごとにまとめて配置されている。本実施例では入出力ビット数が４であるので、メモリセルアレイチップ３１面内は４つのＤＱ領域に分けられ、各ＤＱ領域にはすべてのバンクのサブバンクが配置されている。各ＤＱ領域は４つのサブバンクで構成され、４つのサブバンクの中央には貫通配線であるチップ間配線３２が一本設けられ、その貫通配線に４つのサブバンクのＤＱ線がつながる。この配置ではすべてのサブバンクの近傍にチップ間配線３２が設けられているので、メモリセルアレイチップ３１面内でバンクからのＤＱ線のための面内配線をほとんど必要としない。
【００３３】
メモリセルアレイチップ３１とインターフェースチップ３０との間は、４ＤＱ分で４本のチップ間配線でつながり、これが両チップ間のデータバスとなる。一本のチップ間配線で異なるＤＱのデータを送ることは困難であることを考えると、入出力４ビット構成では４本のチップ間配線が最小の本数である。したがって、面内配線においても、チップ間配線においても配線容量が小さく、ＤＲＡＭの消費電力の増加を抑えることができる。
【００３４】
図２に示す実施例は、メモリの構成が入出力ビット数４、バンク数４であるが、それぞれの数を増やしても、バンクを入出力ビット数のサブバンクに分割し、サブバンクを入出力ビットごとにまとめて配置することにより、配線容量を抑えて低消費電力化することが可能である。
【００３５】
図３は５１２Ｍｂ容量のＤＲＡＭについて、サブバンクの数と容量について、入出力ビット数とバンク数との関係を表したものである。
【００３６】
（実施例２）
次に、本発明の第２の実施例について図４を参照して説明する。図４は、本発明の第２実施例である３次元半導体ＤＲＡＭ装置の構成を示す図である。本実施例は、外部とのインターフェース回路が集積されたインターフェースチップ５０の上部にメモリ容量５１２ＭｂのＤＲＡＭのメモリセルアレイチップ５１が４枚積層されている。
【００３７】
すべてのメモリセルアレイチップ５１は同じメモリの構成を持ち、入出力ビットはＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３の４ビットであり、バンクはＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３の４バンクである。各バンクは入出力ビット数である４つに分割されている。例えばＢＫ０バンクは、ＤＱ０のメモリセルからなるＢＫ０（ＤＱ０）と、ＤＱ１のメモリセルからなるＢＫ０（ＤＱ１）と、ＤＱ２のメモリセルからなるＢＫ０（ＤＱ２）と、ＤＱ３のメモリセルからなるＢＫ０（ＤＱ３）との４つのサブバンクに分割されている。同様に、ＢＫ１（ＤＱ０）〜ＢＫ１（ＤＱ３）、ＢＫ２（ＤＱ０）〜ＢＫ２（ＤＱ３）、ＢＫ３（ＤＱ０）〜ＢＫ３（ＤＱ３）と分割され、サブバンク数は１６である。それぞれのサブバンクはアドレス信号の列デコーダと行デコーダを持つ（ともに不図示）。
【００３８】
すべてのメモリセルアレイチップ５１のサブバンク配置が同じであるので、すべてのメモリセルアレイチップ５１がこれらを貫通するチップ間配線５２を共有してＤＱ線とすることができる。チップ間配線５２はインターフェースチップ５０に設けられた入出力バッファ５３と接続されて入出力バッファ５３およびチップ間配線５２を用いたメモリの書込および読出動作が行われる。４枚のメモリセルアレイチップ５１を積層しても、すべてのチップ間のデータ転送を４本のチップ間配線で行うことができ、またチップ面内でもサブバンクからチップ間配線までの面内配線をほとんど必要としないため、配線による消費電力を低く抑えることができる。
【００３９】
また、あるチップのメモリセルアレイチップにアクセスしている間は、他のチップはＤＱ線として使うチップ間配線から電気的に切り離しても良い。この場合、メモリセルアレイチップ面内のメモリセルアレイのＤＱ線のデータアンプとチップ間配線との間にトライステートバッファやトランスファーゲートスイッチなどを絶縁手段として設け、メモリセルアレイチップが択一的に選択されるように制御を行う制御手段を装置内のいずれかに設けて配線を電気的に切り離せば、そのチップのＤＱ線につながるすべての回路の容量負荷がチップ間配線に及ばないので、電力低減のためにさらに有利である。
【００４０】
本実施例では、図４に示したように、積層した上下のチップですべてのサブバンクの配置を等しくしているが、ＤＱ線を共通にする目的には、同じＤＱのサブバンクを集めた領域を上下で同じ位置に持ってくれば良いので、ＤＱ領域内に集めたサブバンクの配置は任意でもかまわない。また、積層するメモリセルアレイチップの枚数をさらに増加して、メモリ装置の容量を増やしても良い。
【００４１】
（実施例３）
次に、本発明の第３の実施例について図５を参照して説明する。図５は、本発明の第３実施例である３次元半導体ＤＲＡＭ装置の構成を示す図である。本実施例は、外部とのインターフェース回路を集積したインターフェースチップ６０の上部に、メモリ容量５１２ＭｂのＤＲＡＭのメモリセルアレイチップ６１が４枚積層されている。メモリセルアレイチップ６１は入出力４ビット、４バンクのメモリセルアレイにより構成されている。
【００４２】
実施例２では、すべてのメモリセルアレイチップ５１は同じメモリの構成を持っていたが、本実施例では、バンクについてチップ間で異なる４つのバンクを持つ。すなわち、４積層のＤＲＡＭ装置のメモリ構成は、入出力ビットＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３の４ビットであり、バンクはＢＫ０〜ＢＫ１５までの１６バンクである。そして、各バンクは入出力ビット数である４つに分割されているため、サブバンク数は６４である。それぞれのサブバンクはアドレス信号の列デコーダと行デコーダ（ともに不図示）を持つ。
【００４３】
すべてのメモリセルアレイチップ６１が積層方向に関して一つのチップ間配線６２を共有してＤＱ線とするために、各メモリセルアレイチップ６１内では、サブバンクをＤＱごとに集めて配置し、なおかつ、各メモリセルアレイチップ６１のＤＱ領域が積層方向に同じ位置となるようにしている。チップ間配線６２はインターフェースチップ６０に設けられた入出力バッファ６３と接続されて入出力バッファ６３およびチップ間配線６２を用いたメモリの書込および読出動作が行われる。
【００４４】
上下のチップ間で同じＤＱ領域のバンク構成は異なるので、メモリアクセスをバンク間でインターリーブするためには、ある各メモリセルアレイチップ６１のメモリに対してデータ転送している間は、他のチップのサブバンクはＤＱ線であるチップ間配線６２から電気的に切り離された状態にする。特に、各メモリセルアレイチップ６１面内のメモリセルアレイのＤＱ線のデータアンプとチップ間配線６２との間にトライステートバッファやトランスファーゲートスイッチなどを絶縁手段として設け、メモリセルアレイチップが択一的に選択されるように制御を行う制御手段を装置内のいずれかに設けて配線を電気的に切り離せば、その各メモリセルアレイチップ６１のＤＱ線につながるすべての回路の容量負荷がチップ間配線６２に及ばないので、電力低減のためにさらに有利である。
【００４５】
上記のように、本実施例ではサブバンクをＤＱごとに集めて配置することにより、メモリセルアレイチップの数に関わらずに、すべてのチップ間のデータ転送をＤＱの種類分のチップ間配線で行うことができる。例えば８枚のメモリセルアレイチップを積層し、積層したチップ同士が異なるバンク構成であっても、すべてのチップ間のデータ転送を４本のチップ間配線で行うことができ、またチップ面内でもサブバンクからチップ間配線までの面内配線をほとんど必要としないため、配線による消費電力を低く抑えることができる。
【００４６】
（実施例４）
次に、本発明の第４の実施例について図６を参照して説明する。図６は、本発明の第４実施例である３次元半導体ＤＲＡＭ装置の構成を示す図である。
【００４７】
本実施例は、外部とのインターフェース回路を集積したインターフェースチップ７０の上部にメモリ容量１２８ＭｂのＤＲＡＭのメモリセルアレイチップ７１が８枚積層されている。メモリセルアレイチップ７１を構成する各メモリセルアレイは入出力４ビットである。
【００４８】
第１ないし第３の実施例ではメモリセルアレイはメモリセルアレイチップ内で複数のバンク構成とされていたが、本実施例では１バンク構成である。すなわち、８積層のＤＲＡＭ装置のメモリ構成は、入出力ビットＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３の４ビットであり、バンクはＢＫ０〜ＢＫ７までの８バンクである。なお、複数のメモリセルアレイチップを１バンク構成としてもよい。それぞれのバンクはアドレス信号の列デコーダと行デコーダを持つ（ともに不図示）。すべてのメモリセルアレイチップ７１は入出力ビットごとに積層方向に関して一つのチップ間配線７２を共有してＤＱ線とする。チップ間配線７２はインターフェースチップ７０に設けられた入出力バッファ７３と接続されて入出力バッファ７３およびチップ間配線７２を用いたメモリの書込および読出動作が行われる。
【００４９】
第１ないし第３の実施例のように、メモリセルアレイチップ面内で複数のバンク構成を持つ場合と比較して、本実施例のようにチップの積層によって複数バンクとする場合には、図１に示したようなバンク間でのＤＱ線の面内配線がもともと不要になる上、入出力ビット数分となるチップ間配線数を増やすことなく、バンク数をチップの積層で増やすことができる利点がある。ただし、メモリアクセスをバンク間でインターリーブするためには、あるメモリセルアレイチップのバンクのメモリに対してデータ転送している間は、他のメモリセルアレイチップのバンクのメモリはＤＱ線であるチップ間配線から電気的に切り離された状態である必要がある。
【００５０】
各メモリセルアレイチップ７１面内のメモリセルアレイのＤＱ線のデータアンプとチップ間配線７２との間にトライステートバッファやトランスファーゲートスイッチなどを絶縁手段として設け、メモリセルアレイチップが択一的に選択されるように制御を行う制御手段を装置内のいずれかに設けて配線を電気的に切り離せば、その各メモリセルアレイチップ７１のＤＱ線につながるすべての回路の容量負荷がチップ間配線７２に及ばないので、電力低減のためにさらに有利である。
【００５１】
以上説明した各実施例では、メモリをＤＲＡＭとしたが、ＳＲＡＭでも同様の構成が可能である。また、各実施例ではメモリセルアレイチップをインターフェースチップ上に積層して両チップ間でのデータ転送を行うが、各実施例と同じサブバンク構成のメモリセルアレイチップを、マイクロプロセッサーを集積した半導体チップ上に積層して、ＤＱごとにサブバンクとプロセッサーとのメモリ間のデータ転送を行っても良い。また、インターフェース回路またはマイクロプロセッサー回路を集積した半導体チップにもメモリセルアレイを集積し、チップ間のメモリセルアレイ同士でデータ転送を行っても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明によるメモリセルアレイの構成を示す図である。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】図２に示した実施例を５１２ＭｂＤＲＡＭに適用したときのビット数とバンク数の構成に対応するサブバンク数（上段）とサブバンク容量（下段）を示す図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】本発明の第４の実施例の構成を示す図である。
【図７】メモリセルアレイチップの従来例の構成を示す図である。
【図８】メモリセルアレイの従来例の構成を示す図である。
【符号の説明】
【００５３】
１０    バンク
１１    ＤＱ線
１２    列デコーダ
１３    行デコーダ
２０    バンク
２１    サブバンク
２２    入出力１ビットのメモリ領域
３０    インターフェースチップ
３１    メモリセルアレイチップ
３２    チップ間配線
３３    入出力バッファ
５０    インターフェースチップ
５１    メモリセルアレイチップ
５２    チップ間配線
５３    入出力バッファ
６０    インターフェースチップ
６１    メモリセルアレイチップ
６２    チップ間配線
６３    入出力バッファ
７０    インターフェースチップ
７１    メモリセルアレイチップ
７２    チップ間配線
７３    入出力バッファ
【図１】
2006012358.tif 000003
【図２】
2006012358.tif 000004
【図３】
2006012358.tif 000005
【図４】
2006012358.tif 000006
【図５】
2006012358.tif 000007
【図６】
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【図７】
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【図８】
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