(57)【要約】【課題】ＳＴＩ上端部近傍のシリコン基板に集中する応力を緩和することによって、結晶欠陥や転位の発生を抑制する。【解決手段】ゲート電極１６の側壁に酸化シリコン膜からなるサイドウォールスペーサ１９を形成するためのエッチングを行う際、オーバーエッチング量を通常よりも多めに実施することによって、ＳＯＩ基板１をエッチングし、素子分離溝１０の上端部のＳＯＩ基板１に４０ｎｍ以上、より好ましくは７０ｎｍ以上の順方向テーパ（ｔ２）を形成する。このとき、素子分離溝１０に埋め込んだ酸化シリコン膜９は、ＳＯＩ基板１よりも高い選択比でエッチングされるので、その表面は、テーパ（ｔ２）の下端部よりもさらに下方に後退する。【選択図】図１２
2006237208.tif 000002
【特許請求の範囲】
【請求項１】
２層のシリコン層とそれらの間に介在する絶縁層とからなるＳＯＩ基板の主面に複数の活性領域と、前記複数の活性領域を互いに分離する素子分離溝とが形成され、
前記複数の活性領域の少なくとも一部には、ＭＩＳトランジスタが形成され、
前記素子分離溝には、絶縁膜が埋め込まれ、
前記素子分離溝の上端部の前記ＳＯＩ基板には、その上端部から下端部までの直線距離が４０ｎｍ以上の順方向テーパが設けられていることを特徴とする半導体装置。
【請求項２】
前記順方向テーパは、その上端部から下端部までの直線距離が７０ｎｍ以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離溝に埋め込まれた前記絶縁膜の表面の高さは、前記順方向テーパの下端部よりも下方に位置していることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記複数の活性領域の他の一部には、バイポーラトランジスタが形成され、前記バイポーラトランジスタが形成された前記活性領域を囲む前記素子分離溝の内側には、前記ＳＯＩ基板の前記絶縁層に達する深溝が設けられていることを特徴とする請求項１記載の半導体装置。
【請求項５】
（ａ）２層のシリコン層とそれらの間に介在する絶縁層とからなるＳＯＩ基板の主面に第１酸化シリコン膜を形成し、前記第１酸化シリコン膜の上部に、素子分離領域が開口された窒化シリコン膜を形成する工程と、
（ｂ）前記窒化シリコン膜をマスクにしたドライエッチングで前記素子分離領域の前記ＳＯＩ基板に溝を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記溝の上端部に露出した前記第１酸化シリコン膜を等方性エッチングして活性領域方向に後退させることにより、前記溝の上端部の前記ＳＯＩ基板に第１の順方向テーパを形成する工程と、
（ｄ）前記溝の内部に第１絶縁膜を埋め込むことによって、前記素子分離領域の前記ＳＯＩ基板に素子分離溝を形成する工程と、
（ｅ）前記窒化シリコン膜を除去した後、前記素子分離溝に囲まれた前記ＳＯＩ基板の活性領域の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記ＳＯＩ基板の主面に形成した第２酸化シリコン膜を異方性エッチングすることによって、前記ゲート電極の側壁に前記第２酸化シリコン膜からなるサイドウォールスペーサを形成する工程とを含み、
前記工程（ｆ）のエッチングを行う際、前記ＳＯＩ基板の表面をオーバーエッチングすることによって、前記素子分離溝の上端部の前記ＳＯＩ基板に、前記第１の順方向テーパよりも大きい第２の順方向テーパを形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の順方向テーパは、その上端部から下端部までの直線距離が４０ｎｍ以上であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の順方向テーパは、その上端部から下端部までの直線距離が７０ｎｍ以上であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程（ｆ）で前記ＳＯＩ基板の表面をオーバーエッチングすることによって、前記素子分離溝に埋め込まれた前記第１絶縁膜の表面の高さを、前記第２の順方向テーパの下端部よりも下方に後退させることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
前記ＳＯＩ基板にバイポーラトランジスタを形成する工程と、前記バイポーラトランジスタが形成される活性領域を囲む前記素子分離溝の内側に、前記ＳＯＩ基板の前記絶縁層に達する深溝を形成する工程とをさらに含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）の後、前記工程（ｄ）に先だって、前記ＳＯＩ基板を熱処理することにより、前記溝の内壁に第３酸化シリコン膜を形成する工程とをさらに含むことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＳＯＩ(Silicon On Insulator)基板にＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する素子分離溝を形成する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体素子の微細化および高集積化に伴い、選択酸化（Local Oxidization of Silicon；ＬＯＣＯＳ）法に代わる素子分離構造として、半導体基板に形成した溝の内部に絶縁膜を埋め込む素子分離溝の導入が進められている。
【０００３】
上記素子分離溝は、選択酸化法に比べて（ａ）素子分離間隔を縮小することができ、（ｂ）素子分離膜厚の制御が容易で、フィールド反転電圧の設定が容易であり、（ｃ）溝の内部の側壁と底部とで不純物を打ち分けることによって、反転防止層を拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対して有利であると考えられている。
【０００４】
ところが、上記素子分離溝は、半導体基板の主面に対して垂直に近い急峻な側壁を有する溝の内部に酸化シリコンなどの絶縁膜を埋め込んでいることから、素子分離溝内の絶縁膜と半導体基板との熱膨張係数差などに起因して、素子分離溝の上端部近傍の半導体基板に応力が集中し、結晶欠陥や転位が発生し易いことが知られている。素子分離溝の上端部近傍の半導体基板に上記のような結晶欠陥や転位が発生すると、この領域に形成されるＭＩＳトランジスタのソース、ドレインでリーク電流が発生し、回路の信頼性や製造歩留まりを低下させることになる。
【０００５】
従来、素子分離溝の上端部近傍の半導体基板に集中する応力を緩和する対策として、素子分離溝の上端部近傍の半導体基板にテーパを設けることが提案されている（特許文献１〜特許文献４など）。
【０００６】
例えば特許文献１（特開２００３−３２４１４６号公報）には、半導体基板の活性領域上にある酸化シリコン膜と窒化シリコン膜との積層膜の側壁にボロンおよびリンを含んだ酸化シリコン膜からなるサイドウォールスペーサを形成し、このサイドウォールスペーサおよび上記窒化シリコン膜をマスクにしたウェットエッチングで基板をエッチングすることにより、トレンチ溝の上端部の半導体基板に２０ｎｍ〜２００ｎｍの順テーパを形成する技術が開示されている。
【特許文献１】特開２００３−３２４１４６号公報
【特許文献２】特開平１０−３０８４４２号公報
【特許文献３】特開平０６−２３２２４９号公報
【特許文献４】特開２００３−０９２４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、回路の高速化と低消費電力化を図る目的で、２層のシリコン層とそれらの間に介在する絶縁層とからなるＳＯＩ基板上に回路素子を形成する半導体デバイスが増加しつつある。
【０００８】
ところが、ＳＯＩ基板は、シリコン層と絶縁層（通常は酸化シリコン層）との熱膨張係数差に起因して基板内に応力が蓄積されることから、通常のシリコン基板に比べて、素子分離溝の上端部近傍に応力が集中し易いという特徴がある。
【０００９】
また、ＳＯＩ基板にＭＩＳトランジスタとバイポーラトランジスタとを形成する、いわゆるＢｉ−ＣＭＯＳ型半導体装置の場合は、熱処理工程も増加するために、素子分離溝の上端部近傍に集中する応力がさらに増加する。さらに、バイポーラトランジスタは、容量低減の観点から、活性領域の周囲にＳＯＩ基板の絶縁層に達する深い溝を形成してその内部に絶縁膜を埋め込む構造を採用しているため、これも素子分離溝の上端部近傍に応力が集中する原因となる。
【００１０】
このように、ＳＯＩ基板を使った半導体デバイスは、通常のシリコン基板を使った半導体デバイスに比べて、素子分離溝の上端部近傍に大きな応力が集中することから、従来のテーパ形成技術では、素子分離溝の上端部近傍の半導体基板に発生する結晶欠陥や転位を十分に抑制できないことが、本発明者の検討によって明らかになった。
【００１１】
本発明の目的は、素子分離溝の上端部近傍のＳＯＩ基板に集中する応力を緩和して、結晶欠陥や転位の発生を抑制することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の半導体装置は、２層のシリコン層とそれらの間に介在する絶縁層とからなるＳＯＩ基板の主面に複数の活性領域と、前記複数の活性領域を互いに分離する素子分離溝とが形成され、前記複数の活性領域の少なくとも一部には、ＭＩＳトランジスタが形成され、前記素子分離溝には、絶縁膜が埋め込まれ、前記素子分離溝の上端部の前記ＳＯＩ基板には、その上端部から下端部までの直線距離が４０ｎｍ以上の順方向テーパが設けられているものである。
【００１５】
本発明による半導体装置の製造方法は、（ａ）２層のシリコン層とそれらの間に介在する絶縁層とからなるＳＯＩ基板の主面に第１酸化シリコン膜を形成し、前記第１酸化シリコン膜の上部に、素子分離領域が開口された窒化シリコン膜を形成する工程と、
（ｂ）前記窒化シリコン膜をマスクにしたドライエッチングで前記素子分離領域の前記ＳＯＩ基板に溝を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記溝の上端部に露出した前記第１酸化シリコン膜を等方性エッチングして活性領域方向に後退させることにより、前記溝の上端部の前記ＳＯＩ基板に第１の順方向テーパを形成する工程と、
（ｄ）前記溝の内部に第１絶縁膜を埋め込むことによって、前記素子分離領域の前記ＳＯＩ基板に素子分離溝を形成する工程と、
（ｅ）前記窒化シリコン膜を除去した後、前記素子分離溝に囲まれた前記ＳＯＩ基板の活性領域の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記ＳＯＩ基板の主面に形成した第２酸化シリコン膜を異方性エッチングすることによって、前記ゲート電極の側壁に前記第２酸化シリコン膜からなるサイドウォールスペーサを形成する工程とを含み、
前記工程（ｆ）のエッチングを行う際、前記ＳＯＩ基板の表面をオーバーエッチングすることによって、前記素子分離溝の上端部の前記ＳＯＩ基板に、前記第１の順方向テーパよりも大きい第２の順方向テーパを形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
素子分離溝の上端部近傍のＳＯＩ基板に集中する応力を緩和して、結晶欠陥や転位の発生を抑制することが可能となるので、ＳＯＩ基板を使った半導体装置の信頼性および製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
本実施の形態は、バイポーラトランジスタと、ｎチャネル型ＭＩＳトランジスタ（以下、ｎＭＩＳトランジスタという）と、ｐチャネル型ＭＩＳトランジスタ（以下、ｐＭＩＳトランジスタという）とで回路を構成するＢｉ−ＣＭＯＳ型半導体装置に適用したものであり、以下、その製造方法を図１〜図１４を用いて工程順に説明する。
【００２０】
まず、図１に示すようなＳＯＩ基板１を用意する。ＳＯＩ基板１は、ｐ型の単結晶シリコンからなる支持基板１ａおよびシリコン層１ｃを酸化シリコン層１ｂを介して貼り合わせたもので、シリコン層１ｃの厚さは１μｍ程度である。
【００２１】
次に、図２に示すように、ＳＯＩ基板１の主面の一部（ｐＭＩＳトランジスタ形成領域）にｐ型不純物をイオン注入し、他部（ｎＭＩＳトランジスタ形成領域およびバイポーラトランジスタ形成領域）にｎ型不純物をイオン注入することによって、素子分離用のｎ型埋込み層２およびｐ型埋込み層３をそれぞれ形成した後、ＳＯＩ基板１の主面上にシリコンのエピタキシャル層４を成長させる。エピタキシャル層４の厚さは０．５μｍ程度である。
【００２２】
次に、図３に示すように、ＳＯＩ基板１を熱処理してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成し、続いて酸化シリコン膜５上にＣＶＤ(Chemical Vapor Deposition)法で膜厚１２０ｎｍ程度の窒化シリコン膜６を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで素子分離溝形成領域の窒化シリコン膜６と酸化シリコン膜５を除去する。ＳＯＩ基板１と窒化シリコン膜６との間に形成する酸化シリコン膜５は、ＳＯＩ基板１と窒化シリコン膜６との界面に生じる応力を緩和し、この応力に起因してＳＯＩ基板１の表面に転位などの欠陥が発生するのを防ぐためのバッファ層である。
【００２３】
次に、図４に示すように、窒化シリコン膜６をマスクにして素子分離溝形成領域のＳＯＩ基板１をエッチングすることにより、深さ３５０ｎｍ程度の溝７を形成する。
【００２４】
次に、図５に示すように、フッ酸系のウェットエッチング液を用いてＳＯＩ基板１の表面を等方性エッチングすることにより、溝７の上端部に露出した酸化シリコン膜５を活性領域方向に後退させる。このとき、溝７の内壁のＳＯＩ基板１も僅かにエッチングされるので、溝７の上端部のＳＯＩ基板１に小さな順方向テーパ（ｔ１）が形成される。
【００２５】
次に、図６に示すように、ＳＯＩ基板１を熱処理することによって、溝７の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜８を形成する。この酸化シリコン膜８は、前記図４の工程で溝７の内壁に生じたドライエッチングのダメージを回復させると共に、後の工程で溝７の内部に埋め込む酸化シリコン膜とＳＯＩ基板１の界面応力を緩和するためのバッファ層である。
【００２６】
次に、図７に示すように、ＳＯＩ基板１上に酸化シリコン膜９を堆積する。酸化シリコン膜９は、溝７の内部を完全に埋め込むことのできる膜厚（例えば５００〜６００ｎｍ程度）で堆積する。また、酸化シリコン膜９は、例えば酸素とテトラエトキシシラン((Ｃ2Ｈ5)4Ｓｉ)とを使ったＣＶＤ法によって成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で堆積する。
【００２７】
次に、ＳＯＩ基板１を約１０００〜１１５０℃で熱酸化することによって、上記酸化シリコン膜９の膜質を改善するためのデンシファイ（焼き締め）を行った後、図８に示すように化学的機械研磨(Chemical Mechanical Polishing)法で溝７の上部の酸化シリコン膜９を研磨することによって、その表面を平坦化する。この研磨は、窒化シリコン膜６をストッパに用いて行なうが、窒化シリコン膜６上に酸化シリコン膜９が残らないようにするために、若干のオーバー研磨を行った時点を終点とする。ここまでの工程で、溝７の内部に酸化シリコン膜９が埋め込まれた素子分離溝１０がほぼ完成する。
【００２８】
次に、熱リン酸系のウェットエッチング液を用いて窒化シリコン膜６を除去した後、図９に示すように、バイポーラトランジスタ形成領域に形成された素子分離溝１０の内部に深溝１１を形成する。深溝１１を形成するには、まず、フォトレジスト膜（図示せず）をマスクにして素子分離溝１０の内部の酸化シリコン膜９とその下部のＳＯＩ基板１をドライエッチングすることによって、酸化シリコン層１ｂに達する深溝１１を形成する。次に、ＳＯＩ基板１上にＣＶＤ法で酸化シリコン膜１２を堆積することによって、深溝１１の内部に酸化シリコン膜１２を埋め込んだ後、深溝１１の外部の酸化シリコン膜１２をエッチバックする。このとき、ｐＭＩＳトランジスタ形成領域とｎＭＩＳトランジスタ形成領域とを分離する素子分離溝１０の内部に深溝１１を形成してもよい。
【００２９】
次に、ｎＭＩＳトランジスタ形成領域のＳＯＩ基板１にｐ型不純物をイオン注入し、ｐＭＩＳトランジスタ形成領域のＳＯＩ基板１にｎ型不純物をイオン注入した後、ＳＯＩ基板１を約９５０℃で熱処理し、上記不純物を拡散させる。これにより、図１０に示すように、ｎＭＩＳトランジスタ形成領域のＳＯＩ基板１にｐ型ウエル１３が形成され、ｐＭＩＳトランジスタ形成領域のＳＯＩ基板１およびバイポーラトランジスタ形成領域のＳＯＩ基板１にｎ型ウエル１４が形成される。続いて、フッ酸系のウェットエッチングを用いてＳＯＩ基板１の表面の酸化シリコン膜５を除去した後、ＳＯＩ基板１を約８００〜８５０℃で熱酸化することによって、その表面に膜厚７ｎｍ程度の清浄なゲート酸化膜１５を形成する。
【００３０】
次に、図１１に示すように、ｎＭＩＳトランジスタとｐＭＩＳトランジスタのそれぞれのゲート電極１６を形成する。ゲート電極１６を形成するには、ＳＯＩ基板１上にＣＶＤ法でｎ型多結晶シリコン膜を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしたドライエッチングでｎ型多結晶シリコン膜をパターニングする。続いて、ｐ型ウエル１３にｎ型不純物をイオン注入してｎ−型半導体領域１７を形成し、ｎ型ウエル１４にｐ型不純物をイオン注入してｐ−型半導体領域１８を形成する。ｎ−型半導体領域１７は、ｎＭＩＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするために形成し、ｐ−型半導体領域１８は、ｐＭＩＳトランジスタをＬＤＤ構造にするために形成する。
【００３１】
次に、図１２に示すように、ゲート電極１６の側壁に酸化シリコン膜からなるサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９を形成するには、ＳＯＩ基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングする。このとき、素子分離溝１０に埋め込んだ酸化シリコン膜９や深溝１１に埋め込んだ酸化シリコン膜１２もエッチングされるので、その表面が後退する。
【００３２】
本実施の形態では、上記サイドウォールスペーサ１９を形成するためのエッチングを行う際、オーバーエッチング量を通常よりも多めに実施する（例えば２０％以上）。このようにすると、酸化シリコン膜９、１２の表面がエッチングされて後退するだけでなく、ＳＯＩ基板１のシリコンも僅かにエッチングされて後退する。
【００３３】
前述したように、本実施の形態では、素子分離溝形成領域のＳＯＩ基板１をエッチングして溝７を形成した後、ＳＯＩ基板１の表面を等方性エッチングすることにより、溝７の上端部のＳＯＩ基板１に小さなテーパ（ｔ１）を形成しておく（図５参照）。このため、上記のオーバーエッチングによってＳＯＩ基板１の表面を後退させると、素子分離溝１０の上端部のＳＯＩ基板１に形成されていたテーパ（ｔ１）が成長し、さらに大きい順方向テーパ（ｔ２）が形成される。テーパ（ｔ２）の好ましい大きさは、その上端部から下端部までの直線距離が少なくとも４０ｎｍ以上であり、より好ましくは７０ｎｍ以上である。また、このオーバーエッチングを行うと、素子分離溝１０に埋め込んだ酸化シリコン膜９や深溝１１に埋め込んだ酸化シリコン膜１２は、ＳＯＩ基板１よりも高い選択比でエッチングされるので、それらの表面は、上記テーパ（ｔ２）の下端部よりもさらに下方に後退する。
【００３４】
このように、素子分離溝１０の上端部のＳＯＩ基板１に大きいテーパ（ｔ２）を形成することにより、素子分離溝１０の上端部のＳＯＩ基板１に集中する応力が緩和されるので、ＭＩＳトランジスタのソース、ドレインが形成される領域である素子分離溝１０の上端部のＳＯＩ基板１に結晶欠陥や転位が生じ難くなる。この結果、上記の結晶欠陥や転位に起因するＭＩＳトランジスタのリーク電流が低減されるので、Ｂｉ−ＣＭＯＳ  ＬＳＩの信頼性および製造歩留まりを向上させることができる。
【００３５】
また、本実施の形態によれば、素子分離溝１０に埋め込んだ酸化シリコン膜９の表面や深溝１１に埋め込んだ酸化シリコン膜１２の表面をテーパ（ｔ２）の下端部よりも下方に後退させる。これにより、酸化シリコン膜９、１２の体積が低減されるので、酸化シリコン膜９、１２とＳＯＩ基板１との間に生じる応力も緩和され、結晶欠陥や転位がさらに生じ難くなるという効果も得られる。
【００３６】
次に、図１３に示すように、ｐ型ウエル１３にｎ型不純物をイオン注入することによってｎＭＩＳトランジスタのｎ＋型半導体領域（ソース、ドレイン）２０を形成し、ｎ型ウエル１４にｐ型不純物をイオン注入することによってｐＭＩＳトランジスタのｐ＋型半導体領域（ソース、ドレイン）２１を形成する。一方、バイポーラトランジスタ形成領域のｎ型ウエル１４の一部にｎ型不純物をイオン注入することによってコレクタ引き出し領域２２を形成し、他の一部にｐ型不純物をイオン注入することによってベース領域２３を形成する。
【００３７】
次に、図１４に示すように、ＳＯＩ基板１上にＣＶＤ法で酸化シリコン膜２４を堆積し、続いてベース領域２３の上部の酸化シリコン膜２４をエッチングして開口２５を形成した後、開口２５の上部にエミッタ引き出し電極２６を形成する。エミッタ引き出し電極２６は、ＳＯＩ基板１上にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして形成する。その後、ＳＯＩ基板１を熱処理し、エミッタ引き出し電極２６中のｎ型不純物をベース領域２３の表面の一部に拡散させることによって、エミッタ領域２７を形成する。
【００３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＢｉ−ＣＭＯＳ型半導体装置に適用した場合について説明したが、それに限定されるものではなく、ＳＯＩ基板を使った半導体装置に広く適用することができる。
【産業上の利用可能性】
【００４０】
本発明の半導体装置は、ＳＯＩ基板を使った半導体装置に適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態であるＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図２】図１に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図３】図２に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図４】図３に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図５】図４に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図６】図５に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図７】図６に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図８】図７に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図９】図８に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図１０】図９に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図１１】図１０に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図１２】図１１に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図１３】図１２に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図１４】図１３に続くＢｉ−ＣＭＯＳ型半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【符号の説明】
【００４２】
１  ＳＯＩ基板
１ａ  支持基板
１ｂ  酸化シリコン層
１ｃ  シリコン層
２  ｎ型埋込み層
３  ｐ型埋込み層
４  エピタキシャル層
５  酸化シリコン膜
６  窒化シリコン膜
７  溝
８、９  酸化シリコン膜
１０  素子分離溝
１１  深溝
１２  酸化シリコン膜
１３  ｐ型ウエル
１４  ｎ型ウエル
１５  ゲート酸化膜
１６  ゲート電極
１７  ｎ−型半導体領域
１８  ｐ−型半導体領域
１９  サイドウォールスペーサ
２０  ｎ＋型半導体領域（ソース、ドレイン）
２１  ｐ＋型半導体領域（ソース、ドレイン）
２２  コレクタ引き出し領域
２３  ベース領域
２４  酸化シリコン膜
２５  開口
２６  エミッタ引き出し電極
２７  エミッタ領域
ｔ１、ｔ２  テーパ
【図１】
2006237208.tif 000003
【図２】
2006237208.tif 000004
【図３】
2006237208.tif 000005
【図４】
2006237208.tif 000006
【図５】
2006237208.tif 000007
【図６】
2006237208.tif 000008
【図７】
2006237208.tif 000009
【図８】
2006237208.tif 000010
【図９】
2006237208.tif 000011
【図１０】
2006237208.tif 000012
【図１１】
2006237208.tif 000013
【図１２】
2006237208.tif 000014
【図１３】
2006237208.tif 000015
【図１４】
2006237208.tif 000016