(57)【要約】【課題】  従来の半導体記憶装置においてダミービット線を複数用いて構成するレプリカ回路では、半導体製造技術の微細化によりトランジスタのオフリーク電流が増加したため、ダミービット線を充電する際にオフリーク電流により所望の電位に充電できなくなった。この結果、ダミービット線への充電時間あるいは放電時間も所望の時間とは異なるため、最適な動作タイミングの設定が出来ない。【解決手段】  ダミーメモリセルアレイにおいて、第１のダミービット線２５はドレイン領域２１とダミービット線２５とを接続するため、コンタクトおよびビアホール２８〜３０とメタル電極２３，２４を介して接続され、第２のダミービット線４６はドレイン領域４７とコンタクトしない構成とする。【選択図】  図１
2006146982.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、前記第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
前記第一の列選択回路に接続され、前記第一の列選択回路により選択された複数の前記ビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
前記第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
前記第二の列選択回路に接続され、前記第二のメモリセルアレイの前記複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
前記第二のメモリセルアレイにおいて、前記第二の列選択回路により同時に選択される複数のビット線のうち少なくとも一列のビット線には全てのメモリセルが接続され、少なくとも一列のビット線には一ビット以上のメモリセルを接続していない構成であることを特徴とする半導体記憶装置。
【請求項２】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、前記メモリセルのドレインと前記ビット線を接続しない構成を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、マスクＲＯＭのデータ書き込みを行うマスクと同一のマスクによりメモリセルのドレインとビット線を接続しない構成を形成することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、前記メモリセルのソースを接地電位としない構成を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、前記メモリセルのゲートを配置しない構成を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、前記第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
前記第一の列選択回路に接続され、前記第一の列選択回路により選択された複数の前記ビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
前記第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
前記第二の列選択回路に接続され、前記第二のメモリセルアレイの前記複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
前記第二のメモリセルアレイにおいて、前記第二の列選択回路により同時に選択される複数のビット線は少なくとも一ビット以上のメモリセルを接続していない構成であることを特徴とする半導体記憶装置。
【請求項７】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、前記メモリセルのドレインとビット線を接続しない構成を有することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、マスクＲＯＭのデータ書き込みを行うマスクと同一のマスクによりメモリセルのドレインとビット線を接続しない構成を形成することを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、前記メモリセルのソースを接地電位としない構成を有することを特徴とする請求項６記載の半導体記憶装置。
【請求項１０】
第二のメモリセルアレイにおいて、メモリセルをビット線に接続しない手段として、前記メモリセルのゲートを配置しない構成を有することを特徴とする請求項６記載の半導体記憶装置。
【請求項１１】
複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、前記第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
前記第一の列選択回路に接続され、前記第一の列選択回路により選択された複数の前記ビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
前記第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
前記第二の列選択回路に接続され、前記第二のメモリセルアレイの前記複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
前記第二のビット線充電回路は、第一のビット線充電回路に対し、ビット線への充電電流が大きく設定されている構成であることを特徴とする半導体記憶装置。
【請求項１２】
複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、前記第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
前記第一の列選択回路に接続され、前記第一の列選択回路により選択された複数の前記ビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
前記第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
前記第二の列選択回路に接続され、前記第二のメモリセルアレイの前記複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
前記第二のメモリセルアレイにおいて、前記第二の列選択回路により同時に選択される複数のビット線のうち少なくとも一列のビット線には全てのメモリセルを接続し、少なくとも一列のビット線に接続されるメモリセルの閾値電圧はその他のトランジスタの閾値電圧より高くなっている構成であることを特徴とする半導体記憶装置。
【請求項１３】
複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、前記第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
前記第一の列選択回路に接続され、前記第一の列選択回路により選択された複数の前記ビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
前記第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
前記第二の列選択回路に接続され、前記第二のメモリセルアレイの前記複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
前記第二のメモリセルアレイにおいて、前記第二の列選択回路により同時に選択される複数のビット線のうち少なくとも一列のビット線には全てのメモリセルを接続し、少なくとも一列のビット線に接続されるメモリセルのゲート電圧には負電圧が供給される構成であることを特徴とする半導体記憶装置。
【請求項１４】
複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、前記第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
前記第一の列選択回路に接続され、前記第一の列選択回路により選択された複数の前記ビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
前記第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
前記第二の列選択回路に接続され、前記第二のメモリセルアレイの前記複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
前記第二のメモリセルアレイにおいて、前記第二の列選択回路により同時に選択される複数のビット線は少なくとも一ビット以上のメモリセルの閾値電圧がその他のトランジスタの閾値電圧より高くなっている構成であることを特徴とする半導体記憶装置。
【請求項１５】
複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、前記第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
前記第一の列選択回路に接続され、前記第一の列選択回路により選択された複数の前記ビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
前記第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
前記第二の列選択回路に接続され、前記第二のメモリセルアレイの前記複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
前記第二のメモリセルアレイにおいて、前記第二の列選択回路により同時に選択される複数のビット線は少なくとも一ビット以上のメモリセルのゲート電圧には負電位が供給される構成であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マスクＲＯＭ等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来のマスクＲＯＭ等の半導体記憶装置では、消費電流低減の手法として、適正な読み出し動作時間を制御するために、通常のセンスアンプ回路とメモリセル回路と同じ構成のダミーセンスアンプ回路とダミーメモリセル回路を有するレプリカ回路が利用される。以下、従来のマスクＲＯＭにおけるレプリカ回路の動作方法を図面を参考にしながら説明する。
【０００３】
図７は従来のマスクＲＯＭの読み出し回路図である。センスアンプ回路１は、プリチャージ信号ＮＰＲをゲート入力とするＰ型トランジスタ２と、Ｐ型トランジスタ２と直列に接続されたＮ型トランジスタ３と、Ｎ型トランジスタ３のソースノードＳＡを入力とし、出力をＮ型トランジスタ３のゲート入力としたインバータ４と、ＳＡを入力とし、ＳＯＵＴ０を出力とするインバータチェーン５と、ＮＰＲを入力とし、ＳＡを出力とする充電回路６で構成される。充電回路６はＰ型トランジスタ６（１）とＮ型トランジスタ６（２）で構成される。カラムゲート７は、カラム選択信号ＣＬ１〜ＣＬｎをゲート入力とし、ＳＡと、ビット線ＢＬ１〜ＢＬｎ間に接続されたｎ個のＮ型トランジスタ８（１）〜８（ｎ）で構成される。メモリセルアレイ９は、ワード線ＷＬ１〜ＷＬｍをゲート入力とし、ソースを接地電位に接続し、アレイ状配置されたメモリセル１０（１，１）〜１０（ｎ，ｍ）で構成される。これらのメモリセルは、記憶するデータに応じてドレインをビット線に接続するか否かを製造工程中に決定する。ここでは全メモリセルのドレインがビット線に接続されているとする。列選択回路１６はＹアドレス信号ＡＤＹを入力とし、カラム選択信号ＣＬ１〜ＣＬｎを出力とする。行選択回路１７はＸアドレス信号ＡＤＸを入力とし、ワード線ＷＬ１〜ＷＬｍを出力とする。
【０００４】
制御信号発生回路６０において、ダミーセンスアンプ回路１１は、センスアンプ回路１と同様の構成である。ダミーカラムゲート１２は、ゲート入力が電源接続された、カラムゲート７と同じ構成のトランジスタ１３（１）、１３（２）で構成される。ダミーメモリセルアレイ１４は、ゲート入力を接地電位とし、ダミービット線ＤＢＬ１、ＤＢＬ２に接続された、メモリセル１０と同じ構成の例えば１ビット線に１ビット以上のダミーメモリセル１５（１，１）〜１５（２，ｍ）で構成される。ＮＡＮＤゲート１８は外部クロック信号ＣＬＫと、インバータ２０の出力を入力とし、ＮＰＲを出力する。インバータ２０はダミーセンスアンプ１１の出力ＳＯＵＴＤを入力とする。インバータ１９は、クロック信号ＣＬＫを入力とし、ダミーセンスアンプ回路１１への入力ＮＤＰＲを出力する。
【０００５】
図８（ａ）は従来のメモリセルアレイの平面図、図８（ｂ），（ｃ），（ｄ）はそれぞれ図８（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。このメモリセルアレイは、Ｐ型基板３２上に形成されたソース、ドレイン領域であるＮ型の不純物拡散領域３１,２１と、ソース，ドレイン領域に挟まれたチャネル領域と、チャネル領域上に形成されたゲート絶縁膜３３と、ゲート絶縁膜３３上に形成されたゲート電極２７と、メモリセルペア間を分離する分離領域２２と、ドレイン領域２１と上層配線とを接続するために層間絶縁膜に設けられたコンタクトおよびビアホール２８，２９，３０と、メタル電極２３，２４と、メタル配線からなるビット線２５と、ゲート電極２７と平行に配置され、ゲート電極２７と同電位のメタル配線２６と、ビット線２５と平行に配置されたソース電位供給配線３９と、基板電位供給用Ｐ型不純物拡散領域４０と、ソース電位供給配線３９と基板電位供給用Ｐ型不純物拡散領域４０とを接続するコンタクトおよびビアホール３４，３５，３６と、メタル電極３７，３８と、ソース電位供給用コンタクトおよびビアホール４１，４２，４３とで構成される。
【０００６】
以降、図９のタイミングチャート図を用いて、図７の回路動作を説明する。ＣＬＫ信号がｔ０でＬレベルからＨレベルになると、ＮＡＮＤゲート１８を介したプリチャージ信号ＮＰＲがＬレベルになる。これにより、Ｎ型トランジスタ２がオンし、ＳＡがチャージされる。しかし、列選択回路１６に選択されたカラム信号ＣＬ１〜ＣＬｎ、および行選択回路１７によって選択されたワード線ＷＬ１〜ＷＬｍによって選択されたメモリセルのドレインがビット線に接続されているため、ＳＡのレベルはインバータチェーン５の判定レベルまでチャージされず、ＳＯＵＴ０はＬレベルが出力される。その際、プリチャージ信号ＮＰＲがＬレベルの期間はメモリセル１０を介して貫通電流が流れ続ける。同様に、ＣＬＫ信号がｔ０でＬレベルからＨレベルになると、インバータ１９を介したプリチャージ信号ＮＤＰＲがＬレベルになり、ＤＳＡがチャージされる。ダミーメモリセル１５（１，１）〜１５（２，ｍ）は全てダミービット線ＤＢＬ１，ＤＢＬ２に接続され、かつダミーワード線が全て接地電位に固定されているため、ＤＳＡのレベルはインバータチェーンの判定レベルまでチャージされ、ＳＯＵＴＤはＨレベルが出力される。ＳＯＵＴＤはインバータ２０を介してＮＡＮＤゲート１８に入力されるため、プリチャージ信号ＮＰＲがＨレベルに変化し、Ｐ型トランジスタ２をオフさせるため、貫通電流は停止する。
【０００７】
上記の通り、センスアンプ動作期間において、通常のメモリセルおよびセンスアンプ回路と同じ構成のダミーメモリセルとダミーセンスアンプを利用したレプリカ回路を構成しているため、適正なタイミングを得られる。更に、製造ばらつき等に起因する動作ばらつきにより、通常のセンスアンプ動作が完了する前にレプリカ回路の読み出し動作が完了することによる、誤動作を防ぐために、ダミービット線を多数設けて、タイミングマージンを確保する（例えば、特許文献１参照）。
【特許文献１】特開平０８−０３６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、製造技術の微細化によりトランジスタのオフリーク電流が大幅に増加してきており、従来のレプリカ回路では、ダミーメモリセルを全て接続したダミービット線を複数利用しているため、ダミービット線へ充電回路から供給される電流が不足しダミービット線を所定の電位まで充電できなくなり、所望のタイミングマージンが確保できなくなるという問題があった。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明の半導体記憶装置は、複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
第一の列選択回路に接続され、第一の列選択回路により選択された複数のビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
第二の列選択回路に接続され、前記第二のメモリセルアレイの複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
第二のメモリセルアレイにおいて、第二の列選択回路により同時に選択される複数のビット線のうち少なくとも一列のビット線には全てのメモリセルが接続され、少なくとも一列のビット線には一ビット以上のメモリセルを接続していない構成であることを特徴とする。
【００１０】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、メモリセルのドレインとビット線を接続しない構成であることを特徴とする。
【００１１】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、マスクＲＯＭのデータ書き込みを行うマスクと同一のマスクによりメモリセルのドレインとビット線を接続しない構成を形成することを特徴とする。
【００１２】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、メモリセルのソースを接地電位としない構成を有することを特徴とする。
【００１３】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、メモリセルのゲートを配置しない構成を有することを特徴とする。
【００１４】
課題を解決するための本発明の半導体記憶装置の他の手段は、複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
第一の列選択回路に接続され、第一の列選択回路により選択された複数のビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
第二の列選択回路に接続され、第二のメモリセルアレイの複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
第二のメモリセルアレイにおいて、第二の列選択回路により同時に選択される複数のビット線は少なくとも一ビット以上のメモリセルを接続していない構成であることを特徴とする。
【００１５】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、メモリセルのドレインとビット線を接続しない構成を有することを特徴とする。
【００１６】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、マスクＲＯＭのデータ書き込みを行うマスクと同一のマスクによりメモリセルのドレインとビット線を接続しない構成を形成することを特徴とする。
【００１７】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、メモリセルのソースを接地電位としない構成を有することを特徴とする。
【００１８】
上記構成において、第二のメモリセルアレイの、メモリセルをビット線に接続しない手段として、メモリセルのゲートを配置しない構成を有することを特徴とする。
【００１９】
課題を解決するための本発明の半導体記憶装置の他の手段は、複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
第一の列選択回路に接続され、第一の列選択回路により選択された複数のビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
第二の列選択回路に接続され、前記第二のメモリセルアレイの複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
第二のビット線充電回路は、第一のビット線充電回路に対し、ビット線への充電電流が大きく設定されている構成であることを特徴とする。
【００２０】
課題を解決するための本発明の半導体記憶装置の他の手段は、複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
第一の列選択回路に接続され、第一の列選択回路により選択された複数のビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
第二の列選択回路に接続され、前記第二のメモリセルアレイの複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
第二のメモリセルアレイにおいて、第二の列選択回路により同時に選択される複数のビット線のうち少なくとも一列のビット線には全てのメモリセルを接続し、少なくとも一列のビット線に接続されるメモリセルの閾値電圧はその他のトランジスタの閾値電圧より高くなっている構成であることを特徴とする。
【００２１】
課題を解決するための本発明の半導体記憶装置の他の手段は、複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
第一の列選択回路に接続され、第一の列選択回路により選択された複数のビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
第二の列選択回路に接続され、前記第二のメモリセルアレイの複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
第二のメモリセルアレイにおいて、第二の列選択回路により同時に選択される複数のビット線のうち少なくとも一列のビット線には全てのメモリセルを接続し、少なくとも一列のビット線に接続されるメモリセルのゲート電圧には負電圧が供給される構成であることを特徴とする。
【００２２】
課題を解決するための本発明の半導体記憶装置の他の手段は、複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
第一の列選択回路に接続され、第一の列選択回路により選択された複数のビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
第二の列選択回路に接続され、前記第二のメモリセルアレイの複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
第二のメモリセルアレイにおいて、第二の列選択回路により同時に選択される複数のビット線は少なくとも一ビット以上のメモリセルの閾値電圧がその他のトランジスタの閾値電圧より高くなっている構成であることを特徴とする。
【００２３】
課題を解決するための本発明の半導体記憶装置の他の手段は、複数のメモリセルをビット線方向及びワード線方向にマトリクス状に記憶容量分を配置してなる第一のメモリセルアレイと、
アドレス入力に対応して、第一のメモリセルアレイのビット線及びワード線を各々選択する第一の列選択回路及び行選択回路と、
第一の列選択回路に接続され、第一の列選択回路により選択された複数のビット線を各々充電する複数の第一のビット線充電回路と、
複数のメモリセルをビット線方向及びワード線方向マトリクス状に配置してなる第二のメモリセルアレイと、
第二のメモリセルアレイの複数のビット線を同時に選択する第二の列選択回路と、
第二の列選択回路に接続され、前記第二のメモリセルアレイの複数のビット線に充電を行う単一の第二のビット線充電回路とを備え、
第二のメモリセルアレイにおいて、第二の列選択回路により同時に選択される複数のビット線は少なくとも一ビット以上のメモリセルのゲート電圧には負電位が供給される構成であることを特徴とする。
【発明の効果】
【００２４】
この発明の半導体記憶装置によれば、充電回路から複数のダミービット線への電流供給を十分に行うことができ、ダミービットを所定の電位まで充電することができ、所望のタイミングマージンを確保することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２６】
本発明の第１の実施の形態の半導体記憶装置について図１を用いて説明する。図１（ａ）は第１の実施の形態におけるダミーメモリセルアレイの平面図、図１（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ図１（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図、Ｄ−Ｄ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００２７】
図１では、図１（ａ）のＤ−Ｄ線断面図すなわち図１（ｅ）が図８と異なり、ダミービット線とダミーメモリセルのドレイン領域を接続する部分が、ビアホール２９、３０に相当するビアホール４９，５０と、メタル電極２３、２４に相当するメタル電極４４，４５と、第１のダミービット線２５と平行に配置された第２のダミービット線４６とで構成され、Ｎ型の不純物領域であるドレイン領域２１とメタル電極２３間のコンタクトホール２８に相当するコンタクトホールを、ドレイン領域４７とメタル電極４４間に設けない構成としている。
【００２８】
これにより、充電回路により充電される二つのダミービット線のうち、一方は全てダミーメモリセルが接続され、他方はダミーメモリセルが接続されてないため、充電回路の電流供給に対してダミーメモリセルのオフリーク電流が過剰に増加することなく、ダミービット線の充電電位をメモリアレイ内の通常のビット線と同等にすることができる。
【００２９】
尚、図１ではダミービット線単位にコンタクトホールを無くす構成としたが、二つのダミービット線に生じるダミーメモリセルによるオフリーク電流が、充電回路の電流供給によりメモリアレイ内の通常のビット線と同等にできる範囲の数だけ任意にダミーメモリセルをダミービット線に接続し、残りのダミーメモリセルについてはコンタクトホールを無くす構成としても同じ効果が得られる。
【００３０】
また、ビアホール４９あるいはビアホール５０を無くす構成としても同等の効果が得られる。
【００３１】
本発明の第２の実施の形態の半導体記憶装置について図２を用いて説明する。図２（ａ）は第２の実施の形態におけるダミーメモリセルアレイの平面図、図２（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ図２（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図、Ｄ−Ｄ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）および図１と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００３２】
この第２の実施の形態では、第１の実施の形態と異なりドレイン領域４７上のコンタクトホール４８を有し、ダミービット線４６のソース領域５１は、他に接続することなくフローティング状態とし、ダミービット線２５のソース領域５８は、接地電位となるソース電位供給配線３９のソース領域５９と切り離されている。
【００３３】
これにより、充電回路により充電される二つのダミービット線のうち、一方は全てダミーメモリセルが接続され、他方はダミーメモリセルのソース領域がフローティングであるため、オフリーク電流を生じること無く、充電回路の電流供給に対してダミーメモリセルのオフリーク電流が過剰に増加することなく、ダミービット線の充電電位をメモリアレイ内の通常のビット線と同等にすることができる。
【００３４】
尚、図２ではダミービット線単位にソース領域をフローティングにする構成としたが、二つのダミービット線に生じるダミーメモリセルによるオフリーク電流が、充電回路の電流供給によりメモリアレイ内の通常のビット線と同等にできる範囲の数だけ任意にダミーメモリセルをダミービット線に接続し、残りのダミーメモリセルについてはソース領域をフローティングとする構成としても同じ効果が得られる。
【００３５】
本発明の第３の実施の形態の半導体記憶装置について図３を用いて説明する。図３（ａ）は第３の実施の形態におけるダミーメモリセルアレイの平面図、図３（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ図３（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図、Ｄ−Ｄ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）および図２と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００３６】
ダミーメモリセルのゲート電極２７（図８）を形成しないで、ソース、ドレイン領域２１，３１（図８）をビット線方向に共通に接続して拡散領域５２としている。
【００３７】
これにより、充電回路により充電される二つのダミービット線のうち、一方は全てダミーメモリセルが接続され、他方はダミーメモリセルがトランジスタとして形成されないため、他方のダミービット線からオフリーク電流を生じること無く、充電回路の電流供給に対してダミーメモリセルのオフリーク電流が過剰に増加することがないため、ダミービット線の充電電位をメモリアレイ内の通常のビット線と同等にすることができる。
【００３８】
尚、図３ではダミービット線単位にダミーメモリセルを形成しない構成としたが、二つのダミービット線に生じるダミーメモリセルによるオフリーク電流が、充電回路の電流供給によりメモリアレイ内の通常のビット線と同等にできる範囲の数だけ任意にダミーメモリセルをダミービット線に接続し、残りのダミーメモリセルについてはトランジスタを形成しない構成としても同じ効果が得られる。
【００３９】
本発明の第４の実施の形態の半導体記憶装置について図４を用いて説明する。図４は第４の実施形態におけるマスクＲＯＭの読み出し回路図である。図中、図７と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００４０】
ダミーメモリセルアレイ６１はダミーメモリセル１５（１，１）〜１５（１，ｍ）とダミーメモリセル５４（２，１）〜５４（２，ｍ）からなり、ダミーメモリセル５４（２，１）〜５４（２，ｍ）の閾値電圧は他のメモリセルおよびダミーメモリセルの閾値電圧より高く設定されている。
【００４１】
これにより、充電回路により充電される二つのダミービット線のうち、一方はダミーメモリセルの閾値電圧が高く設定されているため、大きなオフリーク電流を生じること無く、充電回路の電流供給に対してダミーメモリセルのオフリーク電流が過剰に増加することなく、ダミービット線の充電電位をメモリアレイ内の通常のビット線と同等にすることができる。
【００４２】
尚、図４ではダミービット線単位にダミーメモリセルの閾値電圧を高くする構成としたが、二つのダミービット線に生じるダミーメモリセルによるオフリーク電流が、充電回路の電流供給によりメモリアレイ内の通常のビット線と同等にできる範囲の数だけ任意にダミーメモリセルの閾値電圧を高くする構成としても同じ効果が得られる。
【００４３】
本発明の第５の実施の形態の半導体記憶装置について図５を用いて説明する。図５は第５の実施形態におけるマスクＲＯＭの読み出し回路図である。    
図中、図７と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００４４】
ダミーメモリセルアレイ６４はダミーメモリセル１５（１，１）〜１５（１，ｍ）とダミーメモリセル６３（２，１）〜６３（２，ｍ）からなる。負電圧発生回路６２はダミーメモリセル６３（２，１）〜６３（２，ｍ）のソース電位に対し負電位となる負電圧信号ＤＷＬを制御信号発生回路５７のダミーメモリセルアレイ６４の一部のトランジスタで構成されたダミーメモリセル６３（２，１）〜６３（２，ｍ）のゲートに接続している。
【００４５】
これにより、充電回路により充電される二つのダミービット線のうち、一方はダミーメモリセルのゲートにダミーメモリセルのソースに対して負電位となる電位が入力されるため、大きなオフリーク電流を生じること無く、充電回路の電流供給に対してダミーメモリセルのオフリーク電流が過剰に増加することなく、ダミービット線の充電電位をメモリアレイ内の通常のビット線と同等にすることができる。
【００４６】
尚、図５ではダミービット線単位にダミーメモリセルのゲートにダミーメモリセルのソースに対して負電位となる電位を入力する構成としたが、二つのダミービット線に生じるダミーメモリセルによるオフリーク電流が、充電回路の電流供給によりメモリアレイ内の通常のビット線と同等にできる範囲の数だけ任意にダミーメモリセルのゲートを負電位とする構成としても同じ効果が得られる。
【００４７】
本発明の第６の実施の形態の半導体記憶装置について図６を用いて説明する。図６は第６の実施形態におけるマスクＲＯＭの読み出し回路図である。図中、図７と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００４８】
ダミーセンスアンプ５５において、Ｐ型トランジスタ５６はセンスアンプ１のＰ型トランジスタ６（１）より電流能力を２倍高く設定している。
【００４９】
これにより、充電回路から供給される電流により、二本のダミービット線から生じるオフリーク電流による電位効果を生じることなくメモリアレイ内の通常のビット線と同等にすることができる。
【００５０】
なお、この発明において、メモリセルをビット線に接続しない手段として、マスクＲＯＭのデータ書き込みを行うマスクと同一のマスクによりメモリセルのドレインとビット線を接続しない構成を形成することが可能である。
【産業上の利用可能性】
【００５１】
本発明にかかる半導体記憶装置は、ダミービット線のオフリークを抑え、読み出し動作における適正なタイミングマージンを確保することができる等の効果を有し、マスクＲＯＭ等に有用である。
【図面の簡単な説明】
【００５２】
【図１】（ａ）は本発明の第１の実施の形態におけるダミーメモリセルアレイの平面図、（ｂ）は（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図、（ｄ）は（ａ）のＣ−Ｃ線断面図、（ｅ）は（ａ）のＤ−Ｄ線断面図である。
【図２】（ａ）は本発明の第２の実施の形態におけるダミーメモリセルアレイの平面図、（ｂ）は（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図、（ｄ）は（ａ）のＣ−Ｃ線断面図、（ｅ）は（ａ）のＤ−Ｄ線断面図である。
【図３】（ａ）は本発明の第３の実施の形態におけるダミーメモリセルアレイの平面図、（ｂ）は（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図、（ｄ）は（ａ）のＣ−Ｃ線断面図、（ｅ）は（ａ）のＤ−Ｄ線断面図である。
【図４】本発明の第４の実施の形態におけるレプリカ回路図である。
【図５】本発明の第５の実施の形態におけるレプリカ回路図である。
【図６】本発明の第６の実施の形態におけるレプリカ回路図である。
【図７】従来の半導体記憶装置のレプリカ回路図である。
【図８】（ａ）は従来の半導体記憶装置のメモリセルアレイの平面図、（ｂ）は（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図、（ｄ）は（ａ）のＣ−Ｃ線断面図である。
【図９】従来の半導体記憶装置のレプリカ回路のタイミングチャートである。
【符号の説明】
【００５３】
１  センスアンプ回路
６  充電回路
７  列選択回路
９  メモリセルアレイ
１１  ダミーセンスアンプ回路
１２  ダミー列選択回路
１４  ダミーメモリセルアレイ
１６  列選択回路
１７  行選択回路
２１  ドレイン領域
２５  ビット線
４６  ビット線
４７  ドレイン領域
６０  制御信号発生回路
ＢＬ１〜ＢＬｎ  ビット線
ＷＬ１〜ＷＬｎ  ワード線
ＤＢＬ１〜ＤＢＬｎ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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