(57)【要約】  【課題】  ＣＭＯＳロジック部と、用途の異なる複数のＤＲＡＭ部とを同一半導体基板上に混載したＤＲＡＭ混載デバイスにおいて、十分な信号保持特性を確保しながら低消費電力及び高速性能を同時に満足できるようにする。  【解決手段】  動作速度が大きい第１のＤＲＡＭ部１０２を構成するメモリセルの容量を、動作速度が小さい第２のＤＲＡＭ部１０３を構成するメモリセルの容量よりも大きくする。【選択図】      図１
2006012973.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、複数の第１のメモリセルからなる第１のＤＲＡＭ部と、
前記半導体基板上に設けられ、複数の第２のメモリセルからなる第２のＤＲＡＭ部とを備え、
前記第１のＤＲＡＭ部の動作速度は前記第２のＤＲＡＭ部の動作速度よりも大きく、
前記第１のメモリセルの容量は前記第２のメモリセルの容量よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１のＤＲＡＭ部の動作電圧と前記第２のＤＲＡＭ部の動作電圧とは同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１のメモリセルのそれぞれにおける容量素子のサイズは、前記複数の第２のメモリセルのそれぞれにおける容量素子のサイズよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数の第１のメモリセルのそれぞれにおける容量素子は、前記複数の第２のメモリセルのそれぞれにおける容量素子と同一の構造を複数有していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数の第２のメモリセルのそれぞれにおける容量素子の下部電極は個別のプラグを介して、前記半導体基板と電気的に接続されており、
前記複数の第１のメモリセルのそれぞれにおける容量素子の下部電極は、前記第２のメモリセルの前記下部電極と同一の構造を持ち且つ互いに隣接する複数の電極部分から構成されていると共に、前記複数の電極部分のそれぞれは共通のプラグを介して、前記半導体基板と電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の第２のメモリセルのそれぞれにおける容量素子の下部電極は個別のプラグを介して、前記半導体基板における個別の不純物層と電気的に接続されており、
前記複数の第１のメモリセルのそれぞれにおける容量素子の下部電極は、前記第２のメモリセルの前記下部電極と同一の構造を持ち且つ互いに隣接する複数の電極部分から構成されていると共に、前記複数の電極部分のそれぞれは個別のプラグを介して、前記半導体基板における共通の不純物層と電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
半導体基板における第１のメモリ領域の上及び第２のメモリ領域の上に層間絶縁膜を形成する工程と、
前記第１のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第１のプラグを形成すると共に、前記第２のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第２のプラグを形成する工程と、
前記第２のメモリ領域の前記層間絶縁膜の上に、前記第２のプラグと電気的に接続する第２の容量下部電極を形成すると共に、前記第１のメモリ領域の前記層間絶縁膜の上に、前記第１のプラグと電気的に接続し且つ前記第２の容量下部電極よりも大きい第１の容量下部電極を形成する工程と、
前記第１の容量下部電極の上及び前記第２の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、前記第１のメモリ領域の前記層間絶縁膜の上に第１の容量素子を形成すると共に前記第２のメモリ領域の前記層間絶縁膜の上に第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板における第１のメモリ領域の上及び第２のメモリ領域の上に層間絶縁膜を形成する工程と、
前記第１のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第１のプラグを形成すると共に、前記第２のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第２のプラグを形成する工程と、
前記第２のメモリ領域の前記層間絶縁膜の上に、前記第２のプラグと電気的に接続する第２の容量下部電極を形成すると共に、前記第１のメモリ領域の前記層間絶縁膜の上に、前記第１のプラグと電気的に接続し且つ前記第２の容量下部電極と同一の構造を持つ複数の電極部分よりなる第１の容量下部電極を形成する工程と、
前記第１の容量下部電極の上及び前記第２の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、前記第１のメモリ領域の前記層間絶縁膜の上に第１の容量素子を形成すると共に前記第２のメモリ領域の前記層間絶縁膜の上に第２の容量素子を形成する工程とを備え、
前記複数の電極部分のそれぞれは前記第１のプラグと接続することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板における第１のメモリ領域に第１の不純物層を形成すると共に前記半導体基板における第２のメモリ領域に第２の不純物層を形成する工程と、
前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板における前記第１のメモリ領域の上及び前記第２のメモリ領域の上に層間絶縁膜を形成する工程と、
前記第１のメモリ領域の前記層間絶縁膜に、前記第１の不純物層と電気的に接続する複数の第１のプラグを形成すると共に、前記第２のメモリ領域の前記層間絶縁膜に、前記第２の不純物層と電気的に接続する第２のプラグを形成する工程と、
前記第２のメモリ領域の前記層間絶縁膜の上に、前記第２のプラグと電気的に接続する第２の容量下部電極を形成すると共に、前記第１のメモリ領域の前記層間絶縁膜の上に、前記複数の第１のプラグと電気的に接続し且つ前記第２の容量下部電極と同一の構造を持つ複数の電極部分よりなる第１の容量下部電極を形成する工程と、
前記第１の容量下部電極の上及び前記第２の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、前記第１のメモリ領域の前記層間絶縁膜の上に第１の容量素子を形成すると共に前記第２のメモリ領域の前記層間絶縁膜の上に第２の容量素子を形成する工程とを備え、
前記複数の電極部分のそれぞれは前記複数の第１のプラグのそれぞれを介して、前記第１の不純物層と電気的に接続されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳロジック部と、互いに用途の異なる複数のＤＲＡＭ部とを同一半導体基板上に混載した半導体装置、具体的には、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満足するＤＲＡＭ混載システムＬＳＩに関するものである。
【背景技術】
【０００２】
近年、多様化する半導体装置への要求を満足するために、従来別々のチップに搭載されていた、ＣＭＯＳ（complementary metal oxide semiconductor ）ロジック部と、記憶装置としての汎用ＤＲＡＭ（dynamic random access memory）部とを同一のチップに混載するＤＲＡＭ混載システムＬＳＩ（large-scale integrated）チップが注目されるようになった。
【０００３】
ＤＲＡＭ混載システムＬＳＩチップとは、例えば、画像処理等を行なうことを目的とする場合においては、画像情報としての信号を蓄積する記憶装置となるＤＲＡＭ部と、ＤＲＡＭ部から必要な情報を取り出して、その情報に基づいて演算処理を行なうＣＭＯＳロジック部とを同一のチップに混載したもののことである。
【０００４】
以上のようなＤＲＡＭ混載システムＬＳＩチップによると、ＣＭＯＳロジック部とＤＲＡＭ部とを互いに異なるチップに搭載してデータ又は情報のやり取りを行なっていた従来技術と比べて、通信速度が速くなるというメリットがある。尚、ＣＭＯＳロジック部と複数のＤＲＡＭ部とを混載する半導体装置は、例えばシリコン基板上に形成されたＣＭＯＳロジック部と、トレンチ型キャパシタ又はスタック型キャパシタを有するＤＲＡＭ部とから構成される。ここで、トレンチ型キャパシタは、特定種類のセルキャパシタ（メモリセルのキャパシタ）がシリコン基板中に形成されたものである。また、スタック型キャパシタは、特定種類のセルキャパシタがシリコン基板上に形成されたものである。
【０００５】
尚、従来、ＣＭＯＳロジック部及びＤＲＡＭ部の占める面積が大きかったため、ＣＭＯＳロジック部とＤＲＡＭ部とを同一チップに混載することが技術的に困難であった。ところが、近年の微細化技術の進歩により、ＤＲＡＭ混載システムＬＳＩチップであっても１００ｍｍ2 以下のチップサイズが実現されている。このため、ＣＭＯＳロジック部と、用途に応じたＤＲＡＭ部とがそれぞれ単数個ずつ同一チップに搭載されていた時代から、ＣＭＯＳロジック部と、用途に応じたＤＲＡＭ部とがそれぞれ複数個ずつ同一チップに搭載される時代になった。
【特許文献１】特開２０００−２３２０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＤＲＡＭ混載システムＬＳＩチップにおいては、チップ上に複数のＤＲＡＭ部が搭載されている場合、全てのＤＲＡＭ部が同一構造のセルキャパシタにより構成されているため、高速アクセスが求められるＤＲＡＭ部と、十分な信号保持特性を必要とするＤＲＡＭ部とを両立させることが困難になるという問題点がある。以下、具体的に説明する。
【０００７】
図１４（ａ）は、従来のＤＲＡＭ混載システムＬＳＩチップの概略構成を示す平面図である。図１４（ａ）に示すように、チップ１０上には、ＣＭＯＳロジック部１１が搭載されていると共に、同一のセルキャパシタ構造を有する第１のＤＲＡＭ部１２及び第２のＤＲＡＭ部１３が搭載されている。ここで、第１のＤＲＡＭ部１２はＣＭＯＳロジック部１１に付属するものであるため、高速に動作することを目的とする。一方、第２のＤＲＡＭ部１３は、信号を十分な時間（例えば動作温度８５〜１００℃で数ｍｓｅｃ程度以上）保持しながら低消費電力で動作することを目的とする。
【０００８】
ところで、ＤＲＡＭの個々のメモリセルに記憶された信号の状態は、メモリセルのキャパシタに蓄積された電荷によって判定される。図１４（ｂ）は、図１４（ａ）に示す第１のＤＲＡＭ部１２及び第２のＤＲＡＭ部１３のそれぞれのセルキャパシタに蓄積された電荷と基準電荷との関係を示す図である。図１４（ｂ）に示すように、判定の基準となる基準電荷をＱｓに設定したとすると、第１のＤＲＡＭ部１２及び第２のＤＲＡＭ部１３のそれぞれにおける個々のメモリセルに記憶された信号の状態は、セルキャパシタに基準電荷Ｑｓよりも大きい電荷Ｑｈが蓄積されている場合にはｈｉｇｈと判定される一方、セルキャパシタに基準電荷Ｑｓよりも小さい電荷Ｑｌが蓄積されている場合にはｌｏｗと判定される。
【０００９】
しかしながら、メモリセルに記憶された信号がｈｉｇｈと判定される電荷Ｑｈがセルキャパシタに蓄積されていたとしても、例えば、セルキャパシタを構成する容量絶縁膜でのリーク電流、トランスファーゲートのオフリーク電流又は基板コンタクト部（セルキャパシタと半導体基板との接続部）から半導体基板へのリーク電流等に起因して、セルキャパシタの信号保持状態が変わってしまうことがある。その結果、ＤＲＡＭ部のセルキャパシタにｈｉｇｈと判定される電荷が蓄積されていた場合であっても、時間の経過に伴ってセルキャパシタに蓄積されていた電荷が流出することにより、メモリセルに記憶された信号の状態がｈｉｇｈと判定されなくなってしまうことがある。ここで、セルキャパシタに最初に蓄積される電荷をＱｈ、最初に電荷Ｑｈが蓄積されてから経過した時間（電荷保持時間）をｔ、電荷保持時間ｔの経過後にセルキャパシタに蓄積されている電荷をＱ’、セルキャパシタに蓄積された電荷を流失させるリーク電流をＩleakとしたとき、Ｑ’は次式（１）で表すことができる。但し、式（１）において、便宜的にリーク電流Ｉleakの大きさは時間に対して一定であるものとした。
【００１０】
Ｑ’＝Ｑｈ−Ｉleak×ｔ  ・・・  （１）
式（１）に示すように、ＤＲＡＭ部のセルキャパシタに蓄積されている電荷は時間と共に減少する。このため、十分な信号保持特性の実現を優先する場合には、言い換えると、電荷Ｑ’が基準電荷Ｑｓ以下になるまでの電荷保持時間ｔを長くすることを目的とする場合には、セルキャパシタに最初に蓄積される電荷Ｑｈを大きくする必要がある。すなわち、セルキャパシタ容量を例えば３０ｆＦ程度の大きな容量にする必要がある。
【００１１】
図１４（ｃ）は、図１４（ａ）に示す第２のＤＲＡＭ部１３（書き込まれた信号を十分な時間保持することを目的とするＤＲＡＭ部）のメモリセルの等価回路図である。図１４（ｃ）に示すように、セルキャパシタＣの一方の電極はトランスファートランジスタＴを介してビット線１４に接続されていると共に、セルキャパシタＣの他方の電極にはプレート電位Ｖｐが印加されている。また、トランスファートランジスタＴのゲート電極はワード線１５に接続されている。このとき、セルキャパシタＣの容量を前述のように例えば３０ｆＦに設定すると共にセルキャパシタＣに印加される電圧ＶD を１．０Ｖに設定すると、セルキャパシタＣに蓄積される電荷は３０ｆＣになる。
【００１２】
一方、第１のＤＲＡＭ部１２（信号が高速で読み書きされるＤＲＡＭ部、つまり高周波で動作するＤＲＡＭ部）では、セルキャパシタに印加される電圧（動作電圧）の切り替えが第２のＤＲＡＭ部１３と比べて高速であるため、キャパシタに印加されるべき電圧が所定の電圧まで十分に達する前に次の動作が開始されてしまい、その結果、キャパシタに蓄積される電荷量が所望の値まで達しないということが生じる。具体的には、第１のＤＲＡＭ部１２のメモリセルの等価回路図が、図１４（ｃ）に示す第２のＤＲＡＭ部１３のメモリセルの等価回路図と同様であるとすると、キャパシタＣに印加される電圧ＶD が所定の電圧である１．０Ｖまで到達しない事態（例えばキャパシタＣに０．７Ｖ程度の電圧しか印加されない事態）が起こり、その結果、キャパシタＣに蓄積される電荷が例えば３０ｆＦ×０．７Ｖ＝２１ｆＣ程度までしか到達しないことになる。
【００１３】
すなわち、メモリセルに記憶された信号（情報）のｌｏｗ／ｈｉｇｈ判定を行なう際に、キャパシタ部に実際の情報と異なる電荷蓄積量しか残っておらず、その結果、誤動作が起こるという問題が発生してしまう。また、第１のＤＲＡＭ部１２の電荷蓄積量を確保するために、第１のＤＲＡＭ部１２の動作電圧と共に第２のＤＲＡＭ部１３の動作電圧も高電圧化した場合には、電荷蓄積（信号を十分な時間保持すること）を目的とした第２のＤＲＡＭ部１３も含めて、消費電力が増大することになってしまう。
【００１４】
前記に鑑み、本発明は、ＣＭＯＳロジック部と、用途の異なる複数のＤＲＡＭ部とを同一半導体基板上に混載したＤＲＡＭ混載デバイスにおいて、十分な信号保持特性を確保しながら低消費電力及び高速性能を同時に満足できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板上に設けられ、複数の第１のメモリセルからなる第１のＤＲＡＭ部と、半導体基板上に設けられ、複数の第２のメモリセルからなる第２のＤＲＡＭ部とを備え、第１のＤＲＡＭ部の動作速度は第２のＤＲＡＭ部の動作速度よりも大きく、第１のメモリセルの容量は第２のメモリセルの容量よりも大きい。
【００１６】
本発明の半導体装置によると、同一の半導体基板上に第１のＤＲＡＭ部及び第２のＤＲＡＭ部が設けられていると共に、動作速度が大きい第１のＤＲＡＭ部を構成する第１のメモリセルの容量が、動作速度が小さい第２のＤＲＡＭ部を構成する第２のメモリセルの容量よりも大きく設定されている。ここで、第１のＤＲＡＭ部の動作電圧と第２のＤＲＡＭ部の動作電圧とが同じであると仮定した場合において、第１のＤＲＡＭ部の動作速度が大きいことに起因して第１のメモリセルへの印加電圧が所定の電圧まで到達しなかったとしても、第１のメモリセルの容量が大きいため、第１のメモリセルに十分な電荷を蓄積することができる。例えば、第１のメモリセルのキャパシタに蓄積される電荷量を、第２のメモリセルのキャパシタに蓄積される電荷量と同等にすることができる。このため、第１のＤＲＡＭ部を高速動作させたとしても、第１のメモリセルに記憶された信号が誤信号となることはないので、誤動作の発生を防止して高速処理を行なうことができる。また、後述する従来のＤＲＡＭ混載デバイスのように、高速動作が必要な第１のＤＲＡＭ部の動作電圧を大きくする必要がないので、消費電力を低減することができる。一方、第２のＤＲＡＭ部においては、動作速度が小さいために第２のメモリセルへの印加電圧が十分に高くなるので、十分な電荷保持特性（信号保持特性）を実現でき、それにより所望のＤＲＡＭ動作を期待できる。
【００１７】
以上のように、本発明の半導体装置によると、互いに異なる容量を持つ複数種類のメモリセルを用いて複数のＤＲＡＭ部が構成されているため、各ＤＲＡＭ部の用途に応じて各メモリセル（正確にはメモリセル中の容量素子（キャパシタ））の持つ容量を最適化することによって、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【００１８】
それに対して、同一の半導体基板上に動作速度の異なるＤＲＡＭ部が複数設けられ且つ全てのＤＲＡＭ部を構成するメモリセルの容量がいずれも等しく設定された従来のＤＲＡＭ混載デバイスにおいては、動作速度の大きいＤＲＡＭ部を構成するメモリセルの容量素子に、動作速度の小さいＤＲＡＭ部を構成するメモリセルの容量素子に印加される電圧よりも低い電圧が印加される。これは、動作速度の大きいＤＲＡＭ部において容量素子に十分に電圧が印加される前に次の動作が開始されてしまうためである。このため、動作速度の大きいＤＲＡＭ部を構成するメモリセルの容量素子には、該容量素子の基準電荷以下の電荷しか蓄積されないという事態が発生する。また、この電荷の不足を補うために動作電圧を高く設定したとすると、消費電力が増大してしまうという別の問題が発生する。
【００１９】
本発明の半導体装置において、第１のＤＲＡＭ部の動作電圧と第２のＤＲＡＭ部の動作電圧とは同じであってもよい。
【００２０】
本発明の半導体装置において、複数の第１のメモリセルのそれぞれにおける容量素子のサイズは、複数の第２のメモリセルのそれぞれにおける容量素子のサイズよりも大きいことが好ましい。
【００２１】
このようにすると、第１のメモリセルの容量を第２のメモリセルの容量よりも確実に大きくすることができる。具体的には、第１のメモリセルの容量下部電極の形状を、隣接する複数の第２のメモリセルの容量下部電極のそれぞれの形状を組み合わせた形状に設定してもよい。このようにすると、異なる容量値を持つ複数のメモリセル領域を同一の半導体基板上に形成した場合においても、容量下部電極のみについて、その基準形状を維持しつつ各メモリセル領域毎に異なるレイアウト設計を行なえば、その他の部材については、例えば基板と容量下部電極との接続プラグ又は不純物層等については、各メモリセル領域毎に異なったレイアウトを設計する必要がない。その結果、製造プロセスを複雑化することなく、第１のメモリセルの容量素子を形成する領域を第２のメモリセルの容量素子を形成する領域よりも大きくすることができる。従って、第１のメモリセルが持つ第１の容量を、第２のメモリセルが持つ第２の容量よりも大きくでき、それにより前述の本発明の半導体装置の効果を確実に得ることができる。
【００２２】
本発明の半導体装置において、複数の第１のメモリセルのそれぞれにおける容量素子は、複数の第２のメモリセルのそれぞれにおける容量素子と同一の構造を複数有していることが好ましい。
【００２３】
このようにすると、第１のメモリセルの容量を第２のメモリセルの容量よりも確実に大きくすることができる。
【００２４】
また、この場合、複数の第２のメモリセルのそれぞれにおける容量素子の下部電極は個別のプラグを介して、半導体基板と電気的に接続されており、複数の第１のメモリセルのそれぞれにおける容量素子の下部電極は、第２のメモリセルの下部電極と同一の構造を持ち且つ互いに隣接する複数の電極部分から構成されていると共に、該複数の電極部分のそれぞれは共通のプラグを介して、半導体基板と電気的に接続されていてもよい。このようにすると、異なる容量値を持つ複数のメモリセル領域を同一の半導体基板上に形成した場合においても、プラグのみについてメモリセル領域毎に異なるレイアウト設計を行なえば、その他の部材については、例えば容量下部電極又は不純物層等については、各メモリセル領域毎に異なったレイアウトを設計する必要がない。その結果、新規なレイアウト設計や複雑な製造プロセスの実施を抑制しつつ、第１のメモリセルの容量素子を形成する領域を第２のメモリセルの容量素子を形成する領域よりも大きくすることができる。従って、第１のメモリセルが持つ第１の容量を、第２のメモリセルが持つ第２の容量よりも大きくでき、それにより前述の本発明の半導体装置の効果を確実に得ることができる。
【００２５】
また、この場合、複数の第２のメモリセルのそれぞれにおける容量素子の下部電極は個別のプラグを介して、半導体基板における個別の不純物層と電気的に接続されており、複数の第１のメモリセルのそれぞれにおける容量素子の下部電極は、第２のメモリセルの下部電極と同一の構造を持ち且つ互いに隣接する複数の電極部分から構成されていると共に、該複数の電極部分のそれぞれは個別のプラグを介して、半導体基板における共通の不純物層と電気的に接続されていてもよい。このようにすると、異なる容量値を持つ複数のメモリセル領域を同一の半導体基板上に形成した場合においても、不純物層のみについて各メモリセル領域毎に異なるレイアウト設計を行なえば、その他の部材については、例えば容量下部電極又はプラグ等については、各メモリセル領域毎に異なったレイアウトを設計する必要がない。その結果、新規なレイアウト設計や複雑な製造プロセスの実施を抑制しつつ、第１のメモリセルの容量素子を形成する領域を第２のメモリセルの容量素子を形成する領域よりも大きくすることができる。従って、第１のメモリセルが持つ第１の容量を、第２のメモリセルが持つ第２の容量よりも大きくでき、それにより前述の本発明の半導体装置の効果を確実に得ることができる。
【００２６】
本発明に係る第１の半導体装置の製造方法は、半導体基板における第１のメモリ領域の上及び第２のメモリ領域の上に層間絶縁膜を形成する工程と、第１のメモリ領域の層間絶縁膜に、半導体基板と電気的に接続する第１のプラグを形成すると共に、第２のメモリ領域の層間絶縁膜に、半導体基板と電気的に接続する第２のプラグを形成する工程と、第２のメモリ領域の層間絶縁膜の上に、第２のプラグと電気的に接続する第２の容量下部電極を形成すると共に、第１のメモリ領域の層間絶縁膜の上に、第１のプラグと電気的に接続し且つ第２の容量下部電極よりも大きい第１の容量下部電極を形成する工程と、第１の容量下部電極の上及び第２の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、第１のメモリ領域の層間絶縁膜の上に第１の容量素子を形成すると共に第２のメモリ領域の層間絶縁膜の上に第２の容量素子を形成する工程とを備えている。
【００２７】
第１の半導体装置の製造方法によると、同一半導体基板における第１のメモリ領域及び第２のメモリ領域のそれぞれの上に、容量下部電極のみ構成が異なる容量素子を形成する。具体的には、第１のメモリ領域の容量下部電極の形状を、第２のメモリ領域において隣接する複数の容量下部電極のそれぞれの形状を組み合わせた形状に設定するなどして、第１の容量下部電極を第２の容量下部電極よりも大きくする。このため、第１のメモリ領域の第１の容量素子の容量を、第２のメモリ領域の第２の容量素子の容量よりも大きくすることができる。従って、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合において、そのＤＲＡＭ部を高速動作させた場合にも（言い換えると、そのＤＲＡＭ部に電圧を高速で印加した場合にも）、そのＤＲＡＭ部の動作電圧を大きくすることなく、そのＤＲＡＭ部のメモリセルに十分な電荷を蓄積することができる。すなわち、第１の容量素子を有するメモリセルに記憶された信号が誤信号となることはないので、誤動作の発生を防止して高速処理を行なうことができると共に、動作電圧を大きくする必要がないので、消費電力を低減することができる。一方、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合において、そのＤＲＡＭ部を低速動作させる場合には、第２の容量素子を有するメモリセルへの印加電圧が十分に高くなるので、十分な電荷保持特性（信号保持特性）を実現でき、それにより所望のＤＲＡＭ動作を期待できる。
【００２８】
以上のように、第１の半導体装置の製造方法によると、互いに異なる容量を持つ複数種類の容量素子を用いて複数のＤＲＡＭ部を構成することができるため、各ＤＲＡＭ部の用途に応じて各容量素子の容量を最適化することによって、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【００２９】
本発明に係る第２の半導体装置の製造方法は、半導体基板における第１のメモリ領域の上及び第２のメモリ領域の上に層間絶縁膜を形成する工程と、第１のメモリ領域の層間絶縁膜に、半導体基板と電気的に接続する第１のプラグを形成すると共に、第２のメモリ領域の層間絶縁膜に、半導体基板と電気的に接続する第２のプラグを形成する工程と、第２のメモリ領域の層間絶縁膜の上に、第２のプラグと電気的に接続する第２の容量下部電極を形成すると共に、第１のメモリ領域の層間絶縁膜の上に、第１のプラグと電気的に接続し且つ第２の容量下部電極と同一の構造を持つ複数の電極部分よりなる第１の容量下部電極を形成する工程と、第１の容量下部電極の上及び第２の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、第１のメモリ領域の層間絶縁膜の上に第１の容量素子を形成すると共に第２のメモリ領域の層間絶縁膜の上に第２の容量素子を形成する工程とを備え、複数の電極部分のそれぞれは第１のプラグと接続する。
【００３０】
第２の半導体装置の製造方法によると、同一半導体基板における第１のメモリ領域及び第２のメモリ領域のそれぞれの上に容量素子を形成する際に、第１のメモリ領域には、第２のメモリ領域の容量素子と同一の構造を複数有する容量素子を形成する。具体的には、第１のメモリ領域には、第２のメモリ領域の容量下部電極（第２の容量下部電極）と同一の構造を持つ複数の電極部分よりなる容量下部電極（第１の容量下部電極）を形成すると共に、該複数の電極部分を共通のプラグ（第１のプラグ）に接続する。すなわち、第２の容量下部電極を個別のプラグ（第２のプラグ）により半導体基板と電気的に接続する一方、第１の容量下部電極を構成する複数の電極部分を、第２のプラグよりも大きい第１のプラグにより半導体基板と電気的に接続する。以上のように、プラグのみについてメモリ領域毎に異なるレイアウトを行なえば、その他の部材については、例えば容量下部電極又は不純物層等については、各メモリ領域毎に異なったレイアウトを行なう必要がない。その結果、複雑な製造プロセスの実施を抑制しつつ、第１のメモリ領域における第１の容量素子の容量を、第２のメモリ領域における第２の容量素子の容量よりも大きくすることができる。従って、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合において、そのＤＲＡＭ部を高速動作させた場合にも（言い換えると、そのＤＲＡＭ部に電圧を高速で印加した場合にも）、そのＤＲＡＭ部の動作電圧を大きくすることなく、そのＤＲＡＭ部のメモリセルに十分な電荷を蓄積することができる。すなわち、第１の容量素子を有するメモリセルに記憶された信号が誤信号となることはないので、誤動作の発生を防止して高速処理を行なうことができると共に、動作電圧を大きくする必要がないので、消費電力を低減することができる。一方、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合において、そのＤＲＡＭ部を低速動作させる場合には、第２の容量素子を有するメモリセルへの印加電圧が十分に高くなるので、十分な電荷保持特性（信号保持特性）を実現でき、それにより所望のＤＲＡＭ動作を期待できる。
【００３１】
以上のように、第２の半導体装置の製造方法によると、互いに異なる容量を持つ複数種類の容量素子を用いて複数のＤＲＡＭ部を構成することができるため、各ＤＲＡＭ部の用途に応じて各容量素子の容量を最適化することによって、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【００３２】
本発明に係る第３の半導体装置の製造方法は、半導体基板における第１のメモリ領域に第１の不純物層を形成すると共に半導体基板における第２のメモリ領域に第２の不純物層を形成する工程と、第１の不純物層及び第２の不純物層が形成された半導体基板における第１のメモリ領域の上及び第２のメモリ領域の上に層間絶縁膜を形成する工程と、第１のメモリ領域の層間絶縁膜に、第１の不純物層と電気的に接続する複数の第１のプラグを形成すると共に、第２のメモリ領域の層間絶縁膜に、第２の不純物層と電気的に接続する第２のプラグを形成する工程と、第２のメモリ領域の層間絶縁膜の上に、第２のプラグと電気的に接続する第２の容量下部電極を形成すると共に、第１のメモリ領域の層間絶縁膜の上に、複数の第１のプラグと電気的に接続し且つ第２の容量下部電極と同一の構造を持つ複数の電極部分よりなる第１の容量下部電極を形成する工程と、第１の容量下部電極の上及び第２の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、第１のメモリ領域の層間絶縁膜の上に第１の容量素子を形成すると共に第２のメモリ領域の層間絶縁膜の上に第２の容量素子を形成する工程とを備え、複数の電極部分のそれぞれは複数の第１のプラグのそれぞれを介して、第１の不純物層と電気的に接続されている。
【００３３】
第３の半導体装置の製造方法によると、同一半導体基板における第１のメモリ領域及び第２のメモリ領域のそれぞれの上に容量素子を形成する際に、第１のメモリ領域には、第２のメモリ領域の容量素子と同一の構造を複数有する容量素子を形成する。具体的には、第１のメモリ領域には、第２のメモリ領域の容量下部電極（第２の容量下部電極）と同一の構造を持つ複数の電極部分よりなる容量下部電極（第１の容量下部電極）を形成すると共に、複数の電極部分のそれぞれを、個別のプラグ（複数の第１のプラグのそれぞれ）を介して共通の不純物層（第１の不純物層）と電気的に接続する。すなわち、第２の容量下部電極を個別のプラグ（第２のプラグ）を介して個別の不純物層（第２の不純物層）と電気的に接続する一方、第１の容量下部電極を構成する複数の電極部分を各第１のプラグを介して、第２の不純物層よりも大きい第１の不純物層と電気的に接続する。以上のように、不純物層のみについて各メモリセル領域毎に異なるレイアウトを行なえば、その他の部材については、例えば容量下部電極又はプラグ等については、各メモリセル領域毎に異なったレイアウトを行なう必要がない。その結果、複雑な製造プロセスの実施を抑制しつつ、第１のメモリ領域における第１の容量素子の容量を、第２のメモリ領域における第２の容量素子の容量よりも大きくすることができる。従って、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合において、そのＤＲＡＭ部を高速動作させた場合にも（言い換えると、そのＤＲＡＭ部に電圧を高速で印加した場合にも）、そのＤＲＡＭ部の動作電圧を大きくすることなく、そのＤＲＡＭ部のメモリセルに十分な電荷を蓄積することができる。すなわち、第１の容量素子を有するメモリセルに記憶された信号が誤信号となることはないので、誤動作の発生を防止して高速処理を行なうことができると共に、動作電圧を大きくする必要がないので、消費電力を低減することができる。一方、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合において、そのＤＲＡＭ部を低速動作させる場合には、第２の容量素子を有するメモリセルへの印加電圧が十分に高くなるので、十分な電荷保持特性（信号保持特性）を実現でき、それにより所望のＤＲＡＭ動作を期待できる。
【００３４】
以上のように、第３の半導体装置の製造方法によると、互いに異なる容量を持つ複数種類の容量素子を用いて複数のＤＲＡＭ部を構成することができるため、各ＤＲＡＭ部の用途に応じて各容量素子の容量を最適化することによって、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【発明の効果】
【００３５】
本発明によると、第１のＤＲＡＭ部の動作速度が大きいことに起因して第１のＤＲＡＭ部における第１のメモリセルへの印加電圧が所定の電圧まで到達しなかったとしても、第１のメモリセルの容量が大きいため、第１のメモリセルに十分な電荷を蓄積することができる。このため、第１のＤＲＡＭ部を高速動作させたとしても、第１のメモリセルに記憶された信号が誤信号となることはないため、誤動作の発生を防止することができるので、高速処理を行なうことができる。また、動作電圧を大きくすることなく、第１のＤＲＡＭ部に高速動作をさせることができるので、消費電力を低減することができる。一方、第２のＤＲＡＭ部においては、動作速度が小さいために第２のメモリセルへの印加電圧が十分に高くなるので、十分な信号保持特性を実現でき、それにより所望のＤＲＡＭ動作を期待できる。従って、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３７】
図１（ａ）は、第１の実施形態に係る半導体装置の概略構成を示す平面図である。
【００３８】
図１（ａ）に示すように、チップ１００上に、ＣＭＯＳロジック部１０１、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されている。第１のＤＲＡＭ部１０２は、高速処理されるデータの一時蓄積、つまり高速移動する電荷を蓄積することを目的とする。これに対して、第２のＤＲＡＭ部１０３は、書き込まれた信号を十分な時間（例えば動作温度８５〜１００℃程度で数百ｍｓｅｃ程度以上）保持することを目的とする。
【００３９】
本実施形態の特徴は、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３を構成するメモリセルの容量を、それぞれの用途に応じて異なる値に設定しているところにある。具体的には、第２のＤＲＡＭ部１０３と比べて動作速度が大きい第１のＤＲＡＭ部１０２を構成するメモリセルの容量を、第２のＤＲＡＭ部１０３を構成するメモリセルの容量よりも大きく設定している。
【００４０】
図１（ｂ）は、図１（ａ）に示す第１のＤＲＡＭ部１０２を構成するメモリセルの等価回路図であり、図１（ｃ）は、図１（ａ）に示す第２のＤＲＡＭ部１０３を構成するメモリセルの等価回路図である。
【００４１】
図１（ｂ）に示すように、第１のＤＲＡＭ部１０２を構成する各メモリセルは、第１のトランスファーゲート１０４Ａと第１のキャパシタ（容量素子）１０５Ａとからなる。第１のキャパシタ１０５Ａの一方の電極は第１のトランスファートランジスタ１０４Ａを介して第１のビット線１０７Ａに接続されていると共に、第１のキャパシタ１０５Ａの他方の電極にはプレート電圧Ｖｐａが印加されている。また、第１のトランスファートランジスタ１０４Ａのゲート電極は第１のワード線１０６Ａに接続されている。尚、第１のキャパシタ１０５Ａの容量はＣａであり、第１のキャパシタ１０５Ａの電源電圧はＶDDa （但し本実施形態ではＶｐａ＝１／２・ＶDDa とする）であり、第１のキャパシタ１０５Ａに蓄積される電荷はＱａであるとする。
【００４２】
一方、図１（ｃ）に示すように、第２のＤＲＡＭ部１０３を構成する各メモリセルは、第２のトランスファートランジスタ１０４Ｂと第２のキャパシタ（容量素子）１０５Ｂとからなる。第２のキャパシタ１０５Ｂの一方の電極は第２のトランスファートランジスタ１０４Ｂを介して第２のビット線１０７Ｂに接続されていると共に、第２のキャパシタ１０５Ｂの他方の電極にはプレート電圧Ｖｐｂが印加されている。また、第２のトランスファートランジスタ１０４Ｂのゲート電極は第２のワード線１０６Ｂに接続されている。尚、第２のキャパシタ１０５Ｂの容量はＣｂであり、第２のキャパシタ１０５Ｂの電源電圧はＶDDb （但し本実施形態ではＶｐｂ＝１／２・ＶDDb とする）であり、第２のキャパシタ１０５Ｂに蓄積される電荷はＱｂであるとする。
【００４３】
続いて、図１（ｂ）に示す第１のキャパシタ１０５Ａ及び図１（ｃ）に示す第２のキャパシタ１０５Ｂのそれぞれの電荷蓄積特性について説明する。
【００４４】
図１（ｄ）は、図１（ｂ）に示す第１のキャパシタ１０５Ａの容量Ｃａと、第１のキャパシタ１０５Ａの両電極間に印加される動作電圧（＝ＶDDa −Ｖｐａ）との関係を示すグラフである。
【００４５】
また、図１（ｅ）は、図１（ｃ）に示す第２のキャパシタ１０５Ｂの容量Ｃｂと、第２のキャパシタ１０５Ｂの両電極間に印加される動作電圧（＝ＶDDb −Ｖｐｂ）との関係を示すグラフである。
【００４６】
具体的には、第１のＤＲＡＭ部１０２の第１のキャパシタ１０５Ａにおいては、例えばＣａ＝１５ｆＦ及び（ＶDDa −Ｖｐａ）＝Ｖ１＝０．７５Ｖに設定されている。それに対して、第２のＤＲＡＭ部１０３の第２のキャパシタ１０５Ｂにおいては、Ｃｂ＝１０ｆＦ及び（ＶDDb −Ｖｐｂ）＝Ｖ１＝０．７５Ｖに設定されている。
【００４７】
また、本実施形態においては、第１のＤＲＡＭ部１０２の動作速度が例えば１００ＭＨｚ以上（具体的には数百ＭＨｚ程度）であるとし、第２のＤＲＡＭ部１０３の動作速度が例えば１００ＭＨｚ未満（具体的には数十ＭＨｚ程度）であるとする。このように各ＤＲＡＭ部１０２及び１０３の間に動作速度の差が存在する場合、動作速度が小さい第２のＤＲＡＭ部１０３を構成する第２のキャパシタ１０５Ｂに印加される電圧はＶ１まで十分に昇圧される。一方、動作速度の大きい第１のＤＲＡＭ部１０２を構成する第１のキャパシタ１０５Ａに印加される電圧はＶ１までは昇圧されず、Ｖ１よりも低い値、例えばＶ２＝０．５Ｖ程度までしか昇圧されない。
【００４８】
このとき、第１のキャパシタ１０５Ａ及び第２のキャパシタ１０５Ｂのそれぞれに蓄積される電荷は、図１（ｄ）及び図１（ｅ）のそれぞれにおける斜線領域の面積の値を持つ物理量として表すことができる。従って、第１のキャパシタ１０５Ａに蓄積される電荷Ｑａは次式（２）により７．５ｆＣになる。
【００４９】
Ｑａ＝Ｃａ×Ｖ２＝１５ｆＦ×０．５Ｖ＝７．５ｆＣ  ・・・  （２）
一方、第２のキャパシタ１０５Ｂに蓄積される電荷Ｑｂは次式（３）により７．５ｆＣになる。
【００５０】
Ｑｂ＝Ｃｂ×Ｖ１＝１０ｆＦ×０．７５Ｖ＝７．５ｆＣ  ・・・  （３）
以上のように、本実施形態においては、第１のキャパシタ１０５Ａに蓄積される電荷Ｑａと、第２のキャパシタ１０５Ｂに蓄積される電荷Ｑｂとが互いにほぼ同じ電荷量となるように設定することが可能になる。このため、本実施形態によると、動作速度の大きい第１のＤＲＡＭ部１０２でも、また、動作速度の小さい第２のＤＲＡＭ部１０３でも、ＤＲＡＭ動作が行なわれる際にキャパシタに十分な電荷を蓄積することができるため、例えばＨｉｇｈ／Ｌｏｗの判定を誤動作なく実施することが可能になる。言い換えると、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３を同一の電圧で動作させた場合にも、高速動作する第１のＤＲＡＭ部１０２においても電荷保持を目的として低速動作する第２のＤＲＡＭ部１０３においても同様なＤＲＡＭ動作をさせることができる。さらに、高速動作が必要な第１のＤＲＡＭ部１０２の動作電圧を大きくする必要がないので、消費電力を低減することができる。
【００５１】
すなわち、本実施形態のように、各ＤＲＡＭ部のメモリセルの容量を各ＤＲＡＭ部の個々の用途に応じて最適化することにより、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすＤＲＡＭ混載デバイスを実現することができる。
【００５２】
一方、本実施形態において、従来の半導体装置と同様にＣａ＝Ｃｂ＝１０ｆＦと設定した場合には、第１のキャパシタ１０５Ａに蓄積される電荷は１０ｆＦ×０．５Ｖ＝５．０ｆＣとなり、前述のＱａ＝７．５ｆＣと比べて２ｆＣ以上小さくなる。
【００５３】
尚、第１の実施形態において、第１のキャパシタ１０５Ａ及び第２のキャパシタ１０５Ｂのそれぞれの容量、並びに第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれの動作速度については、各ＤＲＡＭ部の目的に応じた範囲内で任意に設定することができる。但し、第２のＤＲＡＭ部１０３と比べて動作速度が大きい第１のＤＲＡＭ部１０２を構成するメモリセル（第１のキャパシタ１０５Ａ）の容量Ｃａを、第２のＤＲＡＭ部１０３を構成するメモリセル（第２のキャパシタ１０５Ｂ）の容量Ｃｂよりも大きく設定する必要がある。
【００５４】
また、第１の実施形態において、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれの動作電圧を同じに設定したが、各動作電圧を異なるように設定してもよい。
【００５５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００５６】
図２（ａ）は、第２の実施形態に係る半導体装置の概略構成を示す平面図である。
【００５７】
図１（ａ）に示す第１の実施形態と同様に、図２（ａ）に示すように、チップ１００上に、ＣＭＯＳロジック部１０１、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されている。第１のＤＲＡＭ部１０２は、高速処理されるデータの一時蓄積、つまり高速移動する電荷を蓄積することを目的とする。これに対して、第２のＤＲＡＭ部１０３は、書き込まれた信号を十分な時間（例えば動作温度８５〜１００℃程度で数百ｍｓｅｃ程度以上）保持することを目的とする。
【００５８】
図２（ｂ）は、図２（ａ）に示す第１のＤＲＡＭ部１０２が搭載される第１のメモリ領域（ＲA ）におけるメモリセル構造の断面図であり、図２（ｃ）は、図２（ａ）に示す第２のＤＲＡＭ部１０３が搭載される第２のメモリ領域（ＲB ）におけるメモリセル構造の断面図である。
【００５９】
図２（ｂ）に示すように、第１のメモリ領域ＲA の半導体基板２００における素子分離２０１によって囲まれた素子領域の上にゲート絶縁膜（図示省略）を介して第１のゲート電極２０３Ａが形成されていると共に、該素子領域における第１のゲート電極２０３Ａの両側には第１の不純物拡散層２０６Ａが形成されている。第１のゲート電極２０３Ａと第１の不純物拡散層２０６Ａとによって第１のメモリ領域ＲA のトランスファートランジスタが構成される。
【００６０】
一方、図２（ｃ）に示すように、第２のメモリ領域ＲB の半導体基板２００における素子分離２０１によって囲まれた素子領域の上にゲート絶縁膜（図示省略）を介して第２のゲート電極２０３Ｂが形成されていると共に、該素子領域における第２のゲート電極２０３Ｂの両側には第２の不純物拡散層２０６Ｂが形成されている。第２のゲート電極２０３Ｂと第２の不純物拡散層２０６Ｂとによって第２のメモリ領域ＲB のトランスファートランジスタが構成される。
【００６１】
また、図２（ｂ）及び（ｃ）に示すように、ゲート電極２０３Ａ及び２０３Ｂが形成された半導体基板２００の上には第１の層間絶縁膜２０７が形成されている。また、第１のメモリ領域ＲA の第１の層間絶縁膜２０７には、第１の不純物拡散層２０６Ａと接続する第１のコンタクトプラグ２０８Ａが形成されていると共に、第２のメモリ領域ＲB の第１の層間絶縁膜２０７には、第２の不純物拡散層２０６Ｂと接続する第２のコンタクトプラグ２０８Ｂが形成されている。
【００６２】
また、図２（ｂ）及び（ｃ）に示すように、コンタクトプラグ２０８Ａ及び２０８Ｂが埋め込まれた第１の層間絶縁膜２０７の上には第２の層間絶縁膜２１２が形成されている。ここで、第１のメモリ領域ＲA の第２の層間絶縁膜２１２には、第１のコンタクトプラグ２０８Ａに達するキャパシタ形成用凹部が形成されていると共に、第２のメモリ領域ＲB の第２の層間絶縁膜２１２には、第２のコンタクトプラグ２０８Ｂに達するキャパシタ形成用凹部が形成されている。第１のメモリ領域ＲA のキャパシタ形成用凹部の底部及び壁面を覆うように、第１のコンタクトプラグ２０８Ａと電気的に接続する第１の容量下部電極２０９Ａが形成されている。また、第２のメモリ領域ＲB のキャパシタ形成用凹部の底部及び壁面を覆うように、第２のコンタクトプラグ２０８Ｂと電気的に接続する第２の容量下部電極２０９Ｂが形成されている。
【００６３】
本実施形態の特徴は、第１のメモリ領域ＲA に形成された第１の容量下部電極２０９Ａの面積が、第２のメモリ領域ＲB に形成された第２の容量下部電極２０９Ｂの面積よりも大きいことである。具体的には、図３に示すように、第１の容量下部電極２０９Ａの形状を、第２の容量下部電極２０９Ｂと同様の形状を持つ仮想電極部分２０９Ｃを２つ組み合わせた形状に設定してもよい。
【００６４】
また、図２（ｂ）及び（ｃ）に示すように、第１の容量下部電極２０９Ａ及び第２の容量下部電極２０９Ｂのそれぞれを覆うように容量絶縁膜２１０が形成されていると共に、該容量絶縁膜２１０を覆うように容量上部電極２１１が形成されている。これにより、第１のメモリ領域ＲA に第１のＤＲＡＭ部１０２のセルキャパシタが形成されると共に、第２のメモリ領域ＲB に第２のＤＲＡＭ部１０３のセルキャパシタが形成される。尚、図示は省略しているが、各メモリ領域ＲA 及びＲB においては各セルキャパシタ（つまりはメモリセル）がマトリックス状に配列されている。
【００６５】
また、図２（ｂ）及び（ｃ）に示すように、各メモリ領域ＲA 及びＲB のセルキャパシタの上を含む第２の層間絶縁膜２１２の上には第３の層間絶縁膜２１５が形成されていると共に、第３の層間絶縁膜２１５には、各メモリ領域ＲA 及びＲB のセルキャパシタ（正確には容量上部電極２１１）のそれぞれと電気的に接続する複数のプラグ２１４が形成されている。また、第３の層間絶縁膜２１５の上には、各プラグ２１４と電気的に接続する配線層２１３が形成されている。
【００６６】
以下、第２の実施形態に係る半導体装置の製造方法、具体的には図２（ｂ）及び（ｃ）に示す半導体装置の製造方法について、図面を参照しながら説明する。
【００６７】
図４（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図４（ａ）〜（ｅ）において、図２（ｂ）及び（ｃ）に示す第２の実施形態に係る半導体装置と同一の部材には同一の符号を付す。
【００６８】
まず、図４（ａ）に示すように、第１のメモリ領域ＲA の半導体基板２００における素子分離２０１によって囲まれたメモリセル形成領域の上にゲート絶縁膜（図示省略）を介して第１のゲート電極２０３Ａを形成すると共に、第２のメモリ領域ＲB の半導体基板２００における素子分離２０１によって囲まれたメモリセル形成領域の上にゲート絶縁膜（図示省略）を介して第２のゲート電極２０３Ｂを形成する。次に、半導体基板２００における第１のゲート電極２０３Ａ及び第２のゲート電極２０３Ｂのそれぞれの両側に不純物を注入することにより、第１の不純物拡散層２０６Ａ及び第２の不純物拡散層２０６Ｂを形成する。その後、半導体基板２００の上に全面に亘って第１の層間絶縁膜２０７を堆積した後、第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれの第１の層間絶縁膜２０７に、第１の不純物拡散層２０６Ａ及び第２の不純物拡散層２０６Ｂのそれぞれに達するコンタクトホールをフォトリソグラフィ法及びエッチングにより形成する。その後、半導体基板２００の上に全面に亘って導電膜を、各コンタクトホールが完全に埋まるように形成した後、各コンタクトホールの外側の不要な導電膜を除去することにより、第１の不純物拡散層２０６Ａと電気的に接続する第１のコンタクトプラグ２０８Ａ、及び第２の不純物拡散層２０６Ｂと電気的に接続する第２のコンタクトプラグ２０８Ｂを形成する。
【００６９】
次に、図４（ｂ）に示すように、半導体基板２００の上に全面に亘って第２の層間絶縁膜２１２を堆積した後、図４（ｃ）に示すように、第１のメモリ領域ＲA の第２の層間絶縁膜２１２に、第１のコンタクトプラグ２０８Ａに達するキャパシタ形成用凹部を形成すると共に、第２のメモリ領域ＲB の第２の層間絶縁膜２１２に、第２のコンタクトプラグ２０８Ｂに達するキャパシタ形成用凹部を形成する。続いて、第１のメモリ領域ＲA のキャパシタ形成用凹部の底部及び壁面を覆うように第１の容量下部電極２０９Ａを形成すると共に、第２のメモリ領域ＲB のキャパシタ形成用凹部の底部及び壁面を覆うように第２の容量下部電極２０９Ｂを形成する。ここで、容量下部電極２０９Ａ及び２０９Ｂの材料として例えばリン含有シリコンを用いる。また、前述のように、本実施形態の特徴として、第１の容量下部電極２０９Ａの形成領域の面積を、第２の容量下部電極２０９Ｂの形成領域の面積よりも大きくする。すなわち、本実施形態においては、各メモリ領域ＲA 及びＲB のキャパシタ形成用凹部を形成するための第２の層間絶縁膜２１２のパターニング工程で用いるマスクのレイアウトが、第１のメモリ領域ＲA と第２のメモリ領域ＲB との間で異なっている。
【００７０】
次に、図４（ｄ）に示すように、第１の容量下部電極２０９Ａ及び第２の容量下部電極２０９Ｂのそれぞれを覆うように、例えばシリコン酸化膜とシリコン窒化膜との積層膜（ＯＮ膜）からなる容量絶縁膜２１０を形成した後、容量絶縁膜２１０を覆うように、例えばリン含有シリコンからなる容量上部電極２１１を形成する。これにより、第１のメモリ領域ＲA に第１のＤＲＡＭ部１０２のセルキャパシタが形成されると共に、第２のメモリ領域ＲB に第２のＤＲＡＭ部１０３のセルキャパシタが形成される。
【００７１】
その後、半導体基板２００の上に全面に亘って第３の層間絶縁膜２１５を形成した後、図４（ｅ）に示すように、第３の層間絶縁膜２１５に、各メモリ領域ＲA 及びＲB の容量上部電極２１１と電気的に接続する複数のプラグ２１４を形成し、その後、第３の層間絶縁膜２１５の上に、各プラグ２１４と電気的に接続する配線層２１３を形成する。以上の工程によって、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれが第１のメモリ領域ＲA 及び第２のメモリ領域ＲB に形成される。
【００７２】
以上に説明したように、第２の実施形態によると、同一の半導体基板２００における第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれの上に、容量下部電極２０９のみ構成が異なるセルキャパシタを形成する。具体的には、第１のメモリ領域ＲA における第１の容量下部電極２０９Ａの形状を、第２のメモリ領域ＲB において隣接する複数の第２の容量下部電極２０９Ｂのそれぞれの形状を組み合わせた形状に設定するなどして、第１の容量下部電極２０９Ａを第２の容量下部電極２０９Ｂよりも大きくする。このため、第１のメモリ領域ＲA のセルキャパシタのセル容量を、第２のメモリ領域ＲB のセルキャパシタのセル容量よりも大きくすることができる。従って、セル容量が大きいメモリセルからなる第１のＤＲＡＭ部１０２を第１のメモリ領域ＲA に形成した場合において、第１のＤＲＡＭ部１０２を高速動作させた場合にも、第１のＤＲＡＭ部１０２の動作電圧を大きくすることなく、第１のＤＲＡＭ部１０２のメモリセルに十分な電荷を蓄積することができる。すなわち、第１のＤＲＡＭ部１０２において、メモリセルに記憶された信号が誤信号となることはないので、誤動作の発生を防止して高速処理を行なうことができると共に、動作電圧を大きくする必要がないので、消費電力を低減することができる。一方、セル容量が小さいメモリセルからなる第２のＤＲＡＭ部１０３を第２のメモリ領域ＲB に形成した場合において、第２のＤＲＡＭ部１０３を低速動作させるため、第２のＤＲＡＭ部１０３のメモリセルへの印加電圧が十分に高くなるので、十分な電荷保持特性（信号保持特性）を実現でき、それにより所望のＤＲＡＭ動作を期待できる。
【００７３】
すなわち、本実施形態によると、互いに異なる容量を持つ複数種類のセルキャパシタを用いて複数のＤＲＡＭ部を構成するため、各ＤＲＡＭ部の用途に応じて各セルキャパシタの容量を最適化することによって、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【００７４】
また、第２の実施形態によると、第１の容量下部電極２０９Ａの形状を、隣接する複数の第２の容量下部電極２０９Ｂのそれぞれの形状を組み合わせた形状に設定するため、次のような効果が得られる。すなわち、異なる容量値を持つ複数のメモリセル領域を同一の半導体基板２００上に形成する場合においても、容量下部電極２０９のみについて、その基準形状を維持しつつ各メモリセル領域毎に（つまりは第１のメモリ領域ＲA と第２のメモリ領域ＲB との間で）異なるレイアウト設計を行なえば、その他の部材については、例えばコンタクトプラグ２０９又は不純物拡散層２０６等については、各メモリセル領域毎に異なったレイアウトを設計する必要がない。その結果、製造プロセスを複雑化することなく、第１のメモリ領域ＲA におけるキャパシタ形成領域を第２のメモリ領域ＲB におけるキャパシタ形成領域よりも大きくすることができる。従って、第１のメモリ領域ＲA のメモリセルが容量を、第２のメモリ領域ＲB のメモリセルが持つ容量よりも大きくでき、それにより前述の本実施形態の効果を確実に得ることができる。
【００７５】
尚、第２の実施形態において、第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれに、カップ状の容量下部電極２０９を形成し、該容量下部電極２０９の底部及び内壁面のみをセルキャパシタとして利用した。しかし、これに代えて、図５（ａ）に示すように、カップ状の容量下部電極２０９の底部及び内壁面に加えて外壁面もセルキャパシタとして利用してもよい。或いは、カップ状の容量下部電極２０９つまりはカップ状のセルキャパシタに代えて、他の構造を持つセルキャパシタ、例えば図５（ｂ）に示すような円柱構造を持つセルキャパシタを用いてもよい。
【００７６】
また、第２の実施形態において、第１の容量下部電極２０９Ａ及び第２の容量下部電極２０９Ｂ又は容量上部電極２１１の材料としてリン含有シリコンを用いたが、これに代えて、他の不純物を含有したシリコン又は他の金属を用いてもよい。
【００７７】
また、第２の実施形態において、容量絶縁膜２１０としてＯＮ膜を用いたが、これに代えて、他の種類の絶縁膜を用いてもよい。
【００７８】
（第２の実施形態の変形例）
以下、本発明の第２の実施形態の変形例に係る半導体装置について図面を参照しながら説明する。
【００７９】
本変形例の平面構成は、図２（ａ）に示す第２の実施形態の平面構成と同様である。図６（ａ）は、本変形例の第１のＤＲＡＭ部１０２が搭載される第１のメモリ領域ＲA におけるメモリセル構造の断面図であり、図６（ｂ）は、本変形例の第２のＤＲＡＭ部１０３が搭載される第２のメモリ領域ＲB におけるメモリセル構造の断面図である。尚、図６（ａ）及び（ｂ）において、図２（ｂ）及び（ｃ）に示す第２の実施形態と同一の部材には同一の符号を付すことにより、説明を省略する。
【００８０】
図６（ａ）及び（ｂ）に示すように、本変形例が第２の実施形態と異なっている点は、キャパシタ構造としてスタック型構造に代えてトレンチ型構造を用いている点である。すなわち、本変形例において、各メモリ領域ＲA 及びＲB のセルキャパシタは、半導体基板２００に設けられたトレンチに埋め込まれており、各セルキャパシタの容量下部電極２０９は不純物拡散層２０６と直接接続されている。
【００８１】
以上のような本変形例によっても、第２の実施形態と同様の効果が得られる。
【００８２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００８３】
図７（ａ）は、第３の実施形態に係る半導体装置の概略構成を示す平面図である。
【００８４】
図１（ａ）に示す第１の実施形態と同様に、図７（ａ）に示すように、チップ１００上に、ＣＭＯＳロジック部１０１、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されている。第１のＤＲＡＭ部１０２は、高速処理されるデータの一時蓄積、つまり高速移動する電荷を蓄積することを目的とする。これに対して、第２のＤＲＡＭ部１０３は、書き込まれた信号を十分な時間（例えば動作温度８５〜１００℃程度で数百ｍｓｅｃ程度以上）保持することを目的とする。
【００８５】
図７（ｂ）は、図７（ａ）に示す第１のＤＲＡＭ部１０２が搭載される第１のメモリ領域（ＲA ）におけるメモリセル構造の断面図であり、図７（ｃ）は、図７（ａ）に示す第２のＤＲＡＭ部１０３が搭載される第２のメモリ領域（ＲB ）におけるメモリセル構造の断面図である。
【００８６】
図７（ｂ）に示すように、第１のメモリ領域ＲA の半導体基板２００における素子分離２０１によって囲まれた素子領域の上にゲート絶縁膜（図示省略）を介して第１のゲート電極２０３Ａが形成されていると共に、該素子領域における第１のゲート電極２０３Ａの両側には第１の不純物拡散層２０６Ａが形成されている。第１のゲート電極２０３Ａと第１の不純物拡散層２０６Ａとによって第１のメモリ領域ＲA のトランスファートランジスタが構成される。
【００８７】
一方、図７（ｃ）に示すように、第２のメモリ領域ＲB の半導体基板２００における素子分離２０１によって囲まれた素子領域の上にゲート絶縁膜（図示省略）を介して第２のゲート電極２０３Ｂが形成されていると共に、該素子領域における第２のゲート電極２０３Ｂの両側には第２の不純物拡散層２０６Ｂが形成されている。第２のゲート電極２０３Ｂと第２の不純物拡散層２０６Ｂとによって第２のメモリ領域ＲB のトランスファートランジスタが構成される。
【００８８】
また、図７（ｂ）及び（ｃ）に示すように、ゲート電極２０３Ａ及び２０３Ｂが形成された半導体基板２００の上には第１の層間絶縁膜２０７が形成されている。また、第１のメモリ領域ＲA の第１の層間絶縁膜２０７には、第１の不純物拡散層２０６Ａと接続する第１のコンタクトプラグ３０１が形成されていると共に、第２のメモリ領域ＲB の第１の層間絶縁膜２０７には、第２の不純物拡散層２０６Ｂと接続する第２のコンタクトプラグ２０８Ｂが形成されている。尚、後述する理由によって、第１のコンタクトプラグ３０１は第２のコンタクトプラグ２０８Ｂよりも太く形成されている。
【００８９】
また、図７（ｂ）及び（ｃ）に示すように、コンタクトプラグ３０１及び２０８Ｂが埋め込まれた第１の層間絶縁膜２０７の上には第２の層間絶縁膜２１２が形成されている。ここで、第１のメモリ領域ＲA の第２の層間絶縁膜２１２には、第１のコンタクトプラグ３０１に達する複数（例えば２つ）のキャパシタ形成用凹部が形成されていると共に、第２のメモリ領域ＲB の第２の層間絶縁膜２１２には、第２のコンタクトプラグ２０８Ｂに達する単一のキャパシタ形成用凹部が形成されている。第１のメモリ領域ＲA の各キャパシタ形成用凹部の底部及び壁面を覆うように、第１のコンタクトプラグ３０１とそれぞれ電気的に接続する電極部分２０９Ａ及び電極部分３０２が形成されている。すなわち、第１のメモリ領域ＲA の容量下部電極（第１の容量下部電極）は、互いに隣接する電極部分２０９Ａ及び電極部分３０２から構成されている。また、第２のメモリ領域ＲB のキャパシタ形成用凹部の底部及び壁面を覆うように、第２のコンタクトプラグ２０８Ｂと電気的に接続する第２の容量下部電極２０９Ｂが形成されている。ここで、第１の容量下部電極を構成する各電極部分２０９Ａ及び電極部分３０２のそれぞれの構造及び形状は第２の容量下部電極２０９Ｂと同じである。
【００９０】
すなわち、図８（ａ）に示すように、第２のメモリ領域ＲB の各セルキャパシタの第２の容量下部電極２０９Ｂはそれぞれ個別のプラグ２０８Ｂにより第２の不純物拡散層２０６Ｂと電気的に接続されている。
【００９１】
それに対して、本実施形態の特徴として、図８（ｂ）に示すように、第１のメモリ領域ＲA の各セルキャパシタの第１の容量下部電極はそれぞれ、第２の容量下部電極２０９Ｂと同一の構造を持ち且つ互いに隣接する複数の電極部分２０９Ａ及び３０２から構成されていると共に、各電極部分２０９Ａ及び３０２のそれぞれは共通のプラグ３０１により第１の不純物拡散層２０６Ａと電気的に接続されている。尚、図８（ｂ）においては、比較のため、第２のメモリ領域ＲB のプラグ２０８Ｂと同じ構造を持つ仮想プラグ２０８Ｃを図示している。
【００９２】
また、図７（ｂ）及び（ｃ）に示すように、第１の容量下部電極を構成する電極部分２０９Ａ及び３０２並びに第２の容量下部電極２０９Ｂのそれぞれを覆うように容量絶縁膜２１０が形成されていると共に、該容量絶縁膜２１０を覆うように容量上部電極２１１が形成されている。これにより、第１のメモリ領域ＲA に第１のＤＲＡＭ部１０２のセルキャパシタが形成されると共に、第２のメモリ領域ＲB に第２のＤＲＡＭ部１０３のセルキャパシタが形成される。尚、図示は省略しているが、各メモリ領域ＲA 及びＲB においては各セルキャパシタ（つまりはメモリセル）がマトリックス状に配列されている。
【００９３】
また、図７（ｂ）及び（ｃ）に示すように、各メモリ領域ＲA 及びＲB のセルキャパシタの上を含む第２の層間絶縁膜２１２の上には第３の層間絶縁膜２１５が形成されていると共に、第３の層間絶縁膜２１５には、各メモリ領域ＲA 及びＲB のセルキャパシタ（正確には容量上部電極２１１）のそれぞれと電気的に接続する複数のプラグ２１４が形成されている。また、第３の層間絶縁膜２１５の上には、各プラグ２１４と電気的に接続する配線層２１３が形成されている。
【００９４】
以下、第３の実施形態に係る半導体装置の製造方法、具体的には図７（ｂ）及び（ｃ）に示す半導体装置の製造方法について、図面を参照しながら説明する。
【００９５】
図９（ａ）〜（ｅ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図９（ａ）〜（ｅ）において、図７（ｂ）及び（ｃ）に示す第３の実施形態に係る半導体装置と同一の部材には同一の符号を付す。
【００９６】
まず、図９（ａ）に示すように、第１のメモリ領域ＲA の半導体基板２００における素子分離２０１によって囲まれたメモリセル形成領域の上にゲート絶縁膜（図示省略）を介して第１のゲート電極２０３Ａを形成すると共に、第２のメモリ領域ＲB の半導体基板２００における素子分離２０１によって囲まれたメモリセル形成領域の上にゲート絶縁膜（図示省略）を介して第２のゲート電極２０３Ｂを形成する。次に、半導体基板２００における第１のゲート電極２０３Ａ及び第２のゲート電極２０３Ｂのそれぞれの両側に不純物を注入することにより、第１の不純物拡散層２０６Ａ及び第２の不純物拡散層２０６Ｂを形成する。その後、半導体基板２００の上に全面に亘って第１の層間絶縁膜２０７を堆積する。
【００９７】
次に、第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれの第１の層間絶縁膜２０７に、第１の不純物拡散層２０６Ａ及び第２の不純物拡散層２０６Ｂのそれぞれに達するコンタクトホールをフォトリソグラフィ法及びエッチングにより形成する。その後、半導体基板２００の上に全面に亘って、導電膜を、各コンタクトホールが完全に埋まるように形成した後、各コンタクトホールの外側の不要な導電膜を除去することにより、図９（ｂ）に示すように、第１の不純物拡散層２０６Ａと電気的に接続する第１のコンタクトプラグ３０１、及び第２の不純物拡散層２０６Ｂと電気的に接続する第２のコンタクトプラグ２０８Ｂを形成する。
【００９８】
ここで、第１のメモリ領域ＲA に形成されるコンタクトプラグ３０１の大きさ（太さ）は、後に形成される第１の容量下部電極の大きさ、つまり第２のメモリ領域ＲB に形成される第２の容量下部電極２０９Ｂを複数個組み合わせた大きさと対応させる。すなわち、本実施形態においては、各メモリ領域ＲA 及びＲB のコンタクトプラグを形成するための第１の層間絶縁膜２０７のパターニング工程で用いるマスクのレイアウトが、第１のメモリ領域ＲA と第２のメモリ領域ＲB との間で異なっている。
【００９９】
次に、図９（ｃ）に示すように、半導体基板２００の上に全面に亘って第２の層間絶縁膜２１２を堆積した後、第１のメモリ領域ＲA の第２の層間絶縁膜２１２に、第１のコンタクトプラグ３０１に達する複数（例えば２つ）のキャパシタ形成用凹部を形成すると共に、第２のメモリ領域ＲB の第２の層間絶縁膜２１２に、第２のコンタクトプラグ２０８Ｂに達するキャパシタ形成用凹部を形成する。続いて、第１のメモリ領域ＲA の各キャパシタ形成用凹部の底部及び壁面を覆うように電極部分２０９Ａ及び電極部分３０２を形成し、それによって第１の容量下部電極を形成すると共に、第２のメモリ領域ＲB のキャパシタ形成用凹部の底部及び壁面を覆うように第２の容量下部電極２０９Ｂを形成する。ここで、各電極部分２０９Ａ及び３０２は同一のコンタクトプラグ３０１と電気的に接続する。また、第１の容量下部電極を構成する各電極部分２０９Ａ及び３０２並びに第２の容量下部電極２０９Ｂの材料として例えばリン含有シリコンを用いる。尚、本実施形態においては、第１の容量下部電極を構成する各電極部分２０９Ａ及び３０２の構造及び形状は第２の容量下部電極２０９Ｂと同じであるので、各メモリ領域ＲA 及びＲB のキャパシタ形成用凹部を形成するための第２の層間絶縁膜２１２のパターニング工程で用いるマスクのレイアウトは、第１のメモリ領域ＲA と第２のメモリ領域ＲB との間で同じである。
【０１００】
次に、図９（ｄ）に示すように、第１の容量下部電極を構成する各電極部分２０９Ａ及び３０２並びに第２の容量下部電極２０９Ｂのそれぞれを覆うように、例えばシリコン酸化膜とシリコン窒化膜との積層膜（ＯＮ膜）からなる容量絶縁膜２１０を形成した後、容量絶縁膜２１０を覆うように、例えばリン含有シリコンからなる容量上部電極２１１を形成する。これにより、第１のメモリ領域ＲA に第１のＤＲＡＭ部１０２のセルキャパシタが形成されると共に、第２のメモリ領域ＲB に第２のＤＲＡＭ部１０３のセルキャパシタが形成される。
【０１０１】
その後、半導体基板２００の上に全面に亘って第３の層間絶縁膜２１５を形成した後、図９（ｅ）に示すように、第３の層間絶縁膜２１５に、各メモリ領域ＲA 及びＲB の容量上部電極２１１と電気的に接続する複数のプラグ２１４を形成し、その後、第３の層間絶縁膜２１５の上に、各プラグ２１４と電気的に接続する配線層２１３を形成する。以上の工程によって、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれが第１のメモリ領域ＲA 及び第２のメモリ領域ＲB に形成される。
【０１０２】
以上に説明したように、第３の実施形態によると、同一の半導体基板２００における第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれの上にセルキャパシタを形成する際に、第１のメモリ領域ＲA には、第２のメモリ領域ＲB のセルキャパシタと同一の構造を複数有するセルキャパシタを形成する。具体的には、第１のメモリ領域ＲA には、第２のメモリ領域ＲB の容量下部電極（第２の容量下部電極２０９Ｂ）と同一の構造を持つ複数の電極部分２０９Ａ及び３０２よりなる容量下部電極（第１の容量下部電極）を形成すると共に、該複数の電極部分２０９Ａ及び３０２を共通のプラグ（第１のプラグ）３０１を介して半導体基板２００に接続する。これにより、第１のメモリ領域ＲA に形成されたセルキャパシタのセル容量を、第２のメモリセル領域ＲB に形成されたセルキャパシタのセル容量よりも大きくすることができる。
【０１０３】
すなわち、第３の実施形態によると、半導体基板２００と容量下部電極とを接続するプラグのみについてメモリ領域ＲA 及びＲB 毎に異なるレイアウトを行なえば、その他の部材については、例えば容量下部電極又は不純物拡散層等については、各メモリ領域ＲA 及びＲB 毎に異なったレイアウトを行なう必要がない。その結果、複雑な製造プロセスの実施を抑制しつつ、第１のメモリ領域ＲA におけるセルキャパシタの容量を、第２のメモリ領域ＲB におけるセルキャパシタの容量よりも大きくすることができる。従って、セル容量が大きいメモリセルからなる第１のＤＲＡＭ部１０２を第１のメモリ領域ＲA に形成した場合において、第１のＤＲＡＭ部１０２を高速動作させた場合にも、第１のＤＲＡＭ部１０２の動作電圧を大きくすることなく、第１のＤＲＡＭ部１０２のメモリセルに十分な電荷を蓄積することができる。すなわち、第１のＤＲＡＭ部１０２において、メモリセルに記憶された信号が誤信号となることはないので、誤動作の発生を防止して高速処理を行なうことができると共に、動作電圧を大きくする必要がないので、消費電力を低減することができる。一方、セル容量が小さいメモリセルからなる第２のＤＲＡＭ部１０３を第２のメモリ領域ＲB に形成した場合において、第２のＤＲＡＭ部１０３を低速動作させるため、第２のＤＲＡＭ部１０３のメモリセルへの印加電圧が十分に高くなるので、十分な電荷保持特性（信号保持特性）を実現でき、それにより所望のＤＲＡＭ動作を期待できる。
【０１０４】
以上のように、本実施形態によると、互いに異なる容量を持つ複数種類のセルキャパシタを用いて複数のＤＲＡＭ部を構成するため、各ＤＲＡＭ部の用途に応じて各セルキャパシタの容量を最適化することによって、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【０１０５】
尚、第３の実施形態において、第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれに、カップ状の電極部分２０９Ａ及び３０２並びにカップ状の容量下部電極２０９Ｂを形成し、該電極部分２０９Ａ及び３０２又は容量下部電極２０９Ｂの底部及び内壁面のみをセルキャパシタとして利用した。しかし、これに代えて、カップ状の電極部分２０９Ａ及び３０２並びにカップ状の容量下部電極２０９Ｂの底部及び内壁面に加えて外壁面もセルキャパシタとして利用してもよい（図５（ａ）参照）。或いは、カップ状の電極部分又は容量下部電極つまりはカップ状のセルキャパシタに代えて、他の構造を持つセルキャパシタ、例えば円柱構造を持つセルキャパシタを用いてもよい（図５（ｂ）参照）。
【０１０６】
また、第３の実施形態において、電極部分２０９Ａ及び３０２並びに容量下部電極２０９Ｂ又は容量上部電極２１１の材料としてリン含有シリコンを用いたが、これに代えて、他の不純物を含有したシリコン又は他の金属を用いてもよい。
【０１０７】
また、第３の実施形態において、容量絶縁膜２１０としてＯＮ膜を用いたが、これに代えて、他の種類の絶縁膜を用いてもよい。
【０１０８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１０９】
図１０（ａ）は、第４の実施形態に係る半導体装置の概略構成を示す平面図である。
【０１１０】
図１（ａ）に示す第１の実施形態と同様に、図１０（ａ）に示すように、チップ１００上に、ＣＭＯＳロジック部１０１、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されている。第１のＤＲＡＭ部１０２は、高速処理されるデータの一時蓄積、つまり高速移動する電荷を蓄積することを目的とする。これに対して、第２のＤＲＡＭ部１０３は、書き込まれた信号を十分な時間（例えば動作温度８５〜１００℃程度で数百ｍｓｅｃ程度以上）保持することを目的とする。
【０１１１】
図１０（ｂ）は、図１０（ａ）に示す第１のＤＲＡＭ部１０２が搭載される第１のメモリ領域（ＲA ）におけるメモリセル構造の断面図であり、図１０（ｃ）は、図１０（ａ）に示す第２のＤＲＡＭ部１０３が搭載される第２のメモリ領域（ＲB ）におけるメモリセル構造の断面図である。
【０１１２】
図１０（ｂ）に示すように、第１のメモリ領域ＲA の半導体基板２００における素子分離２０１によって囲まれた素子領域の上にゲート絶縁膜（図示省略）を介して第１のゲート電極２０３Ａが形成されていると共に、該素子領域における第１のゲート電極２０３Ａの両側には第１の不純物拡散層４０１が形成されている。第１のゲート電極２０３Ａと第１の不純物拡散層４０１とによって第１のメモリ領域ＲA のトランスファートランジスタが構成される。ここで、第１の不純物拡散層４０１の形成領域は、後述する複数のコンタクトプラグと接続可能な範囲に設定される。
【０１１３】
一方、図１０（ｃ）に示すように、第２のメモリ領域ＲB の半導体基板２００における素子分離２０１によって囲まれた素子領域の上にゲート絶縁膜（図示省略）を介して第２のゲート電極２０３Ｂが形成されていると共に、該素子領域における第２のゲート電極２０３Ｂの両側には第２の不純物拡散層２０６Ｂが形成されている。第２のゲート電極２０３Ｂと第２の不純物拡散層２０６Ｂとによって第２のメモリ領域ＲB のトランスファートランジスタが構成される。
【０１１４】
また、図１０（ｂ）及び（ｃ）に示すように、ゲート電極２０３Ａ及び２０３Ｂが形成された半導体基板２００の上には第１の層間絶縁膜２０７が形成されている。また、第１のメモリ領域ＲA の第１の層間絶縁膜２０７には、第１の不純物拡散層４０１と接続する複数（例えば２つ）のコンタクトプラグ２０８Ａ及び４０２が形成されていると共に、第２のメモリ領域ＲB の第１の層間絶縁膜２０７には、第２の不純物拡散層２０６Ｂと接続するコンタクトプラグ２０８Ｂが形成されている。尚、コンタクトプラグ２０８Ａ及び４０２の構造及び形状はコンタクトプラグ２０８Ｂと同じである。
【０１１５】
また、図１０（ｂ）及び（ｃ）に示すように、コンタクトプラグ２０８Ａ、４０２及び２０８Ｂが埋め込まれた第１の層間絶縁膜２０７の上には第２の層間絶縁膜２１２が形成されている。ここで、第１のメモリ領域ＲA の第２の層間絶縁膜２１２には、コンタクトプラグ２０８Ａ及び４０２のそれぞれに達する複数（具体的には２つ）のキャパシタ形成用凹部が形成されていると共に、第２のメモリ領域ＲB の第２の層間絶縁膜２１２には、コンタクトプラグ２０８Ｂに達する単一のキャパシタ形成用凹部が形成されている。第１のメモリ領域ＲA の各キャパシタ形成用凹部の底部及び壁面を覆うように、コンタクトプラグ２０８Ａ及び４０２のそれぞれと電気的に接続する電極部分２０９Ａ及び電極部分４０３が形成されている。すなわち、第１のメモリ領域ＲA の容量下部電極（第１の容量下部電極）は、互いに隣接する電極部分２０９Ａ及び電極部分４０３から構成されている。また、第２のメモリ領域ＲB のキャパシタ形成用凹部の底部及び壁面を覆うように、コンタクトプラグ２０８Ｂと電気的に接続する第２の容量下部電極２０９Ｂが形成されている。ここで、第１の容量下部電極を構成する各電極部分２０９Ａ及び電極部分４０３のそれぞれの構造及び形状は第２の容量下部電極２０９Ｂと同じである。
【０１１６】
すなわち、図１１（ａ）に示すように、第２のメモリ領域ＲB の各セルキャパシタの第２の容量下部電極２０９Ｂはそれぞれ個別のプラグ２０８Ｂを介して、半導体基板２００における個別の不純物拡散層２０６Ｂと電気的に接続されている。
【０１１７】
それに対して、本実施形態の特徴として、図１１（ｂ）に示すように、第１のメモリ領域ＲA の各セルキャパシタの第１の容量下部電極はそれぞれ、第２の容量下部電極２０９Ｂと同一の構造を持ち且つ互いに隣接する複数の電極部分２０９Ａ及び４０３から構成されていると共に、各電極部分２０９Ａ及び４０３のそれぞれは個別のプラグ２０８Ａ及び４０２を介して、半導体基板２００における共通の不純物拡散層４０１と電気的に接続されている。
【０１１８】
また、図１０（ｂ）及び（ｃ）に示すように、第１の容量下部電極を構成する電極部分２０９Ａ及び４０３並びに第２の容量下部電極２０９Ｂのそれぞれを覆うように容量絶縁膜２１０が形成されていると共に、該容量絶縁膜２１０を覆うように容量上部電極２１１が形成されている。これにより、第１のメモリ領域ＲA に第１のＤＲＡＭ部１０２のセルキャパシタが形成されると共に、第２のメモリ領域ＲB に第２のＤＲＡＭ部１０３のセルキャパシタが形成される。尚、図示は省略しているが、各メモリ領域ＲA 及びＲB においては各セルキャパシタ（つまりはメモリセル）がマトリックス状に配列されている。
【０１１９】
また、図１０（ｂ）及び（ｃ）に示すように、各メモリ領域ＲA 及びＲB のセルキャパシタの上を含む第２の層間絶縁膜２１２の上には第３の層間絶縁膜２１５が形成されていると共に、第３の層間絶縁膜２１５には、各メモリ領域ＲA 及びＲB のセルキャパシタ（正確には容量上部電極２１１）のそれぞれと電気的に接続する複数のプラグ２１４が形成されている。また、第３の層間絶縁膜２１５の上には、各プラグ２１４と電気的に接続する配線層２１３が形成されている。
【０１２０】
以下、第４の実施形態に係る半導体装置の製造方法、具体的には図１０（ｂ）及び（ｃ）に示す半導体装置の製造方法について、図面を参照しながら説明する。
【０１２１】
図１２（ａ）〜（ｅ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１２（ａ）〜（ｅ）において、図１０（ｂ）及び（ｃ）に示す第４の実施形態に係る半導体装置と同一の部材には同一の符号を付す。
【０１２２】
まず、図１２（ａ）に示すように、第１のメモリ領域ＲA の半導体基板２００における素子分離２０１によって囲まれたメモリセル形成領域の上にゲート絶縁膜（図示省略）を介して第１のゲート電極２０３Ａを形成すると共に、第２のメモリ領域ＲB の半導体基板２００における素子分離２０１によって囲まれたメモリセル形成領域の上にゲート絶縁膜（図示省略）を介して第２のゲート電極２０３Ｂを形成する。次に、半導体基板２００における第１のゲート電極２０３Ａ及び第２のゲート電極２０３Ｂのそれぞれの両側に不純物を注入することにより、第１の不純物拡散層４０１及び第２の不純物拡散層２０６Ｂを形成する。ここで、第１の不純物拡散層４０１の形成領域は、複数のコンタクトプラグ２０８Ａ及び４０２（図１２（ｂ）参照）のそれぞれと接続可能な範囲に設定される一方、第２の不純物拡散層２０６Ｂの形成領域は、単一のコンタクトプラグ２０８Ｂと接続可能な範囲に設定される。すなわち、本実施形態においては、各メモリ領域ＲA 及びＲB の不純物拡散層を形成するための半導体基板２００への不純物注入工程で用いるマスクのレイアウトが、第１のメモリ領域ＲA と第２のメモリ領域ＲB との間で異なっている。
【０１２３】
次に、半導体基板２００の上に全面に亘って第１の層間絶縁膜２０７を堆積した後、第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれの第１の層間絶縁膜２０７に、第１の不純物拡散層４０１に達する複数（例えば２つ）のコンタクトホール、及び第２の不純物拡散層２０６Ｂに達する単一のコンタクトホールをフォトリソグラフィ法及びエッチングにより形成する。その後、半導体基板２００の上に全面に亘って、導電膜を、各コンタクトホールが完全に埋まるように形成した後、各コンタクトホールの外側の不要な導電膜を除去することにより、図１２（ｂ）に示すように、第１の不純物拡散層４０１と電気的に接続するコンタクトプラグ２０８Ａ及び４０２、並びに第２の不純物拡散層２０６Ｂと電気的に接続するコンタクトプラグ２０８Ｂを形成する。ここで、第１のメモリ領域ＲA に形成されるコンタクトプラグ２０８Ｂ及び４０２は同一の不純物拡散層４０１と電気的に接続される。
【０１２４】
次に、図１２（ｃ）に示すように、半導体基板２００の上に全面に亘って第２の層間絶縁膜２１２を堆積した後、第１のメモリ領域ＲA の第２の層間絶縁膜２１２に、コンタクトプラグ２０８Ａ及び４０２のそれぞれに達する複数（具体的には２つ）のキャパシタ形成用凹部を形成すると共に、第２のメモリ領域ＲB の第２の層間絶縁膜２１２に、第２のコンタクトプラグ２０８Ｂに達するキャパシタ形成用凹部を形成する。続いて、第１のメモリ領域ＲA の各キャパシタ形成用凹部の底部及び壁面を覆うように電極部分２０９Ａ及び電極部分４０３を形成し、それによって第１の容量下部電極を形成すると共に、第２のメモリ領域ＲB のキャパシタ形成用凹部の底部及び壁面を覆うように第２の容量下部電極２０９Ｂを形成する。ここで、第１の容量下部電極を構成する各電極部分２０９Ａ及び４０３並びに第２の容量下部電極２０９Ｂの材料として例えばリン含有シリコンを用いる。尚、本実施形態においては、第１の容量下部電極を構成する各電極部分２０９Ａ及び４０３の構造及び形状は第２の容量下部電極２０９Ｂと同じであるので、各メモリ領域ＲA 及びＲB のキャパシタ形成用凹部を形成するための第２の層間絶縁膜２１２のパターニング工程で用いるマスクのレイアウトは、第１のメモリ領域ＲA と第２のメモリ領域ＲB との間で同じである。
【０１２５】
次に、図１２（ｄ）に示すように、第１の容量下部電極を構成する各電極部分２０９Ａ及び４０３並びに第２の容量下部電極２０９Ｂのそれぞれを覆うように、例えばシリコン酸化膜とシリコン窒化膜との積層膜（ＯＮ膜）からなる容量絶縁膜２１０を形成した後、容量絶縁膜２１０を覆うように、例えばリン含有シリコンからなる容量上部電極２１１を形成する。これにより、第１のメモリ領域ＲA に第１のＤＲＡＭ部１０２のセルキャパシタが形成されると共に、第２のメモリ領域ＲB に第２のＤＲＡＭ部１０３のセルキャパシタが形成される。
【０１２６】
その後、半導体基板２００の上に全面に亘って第３の層間絶縁膜２１５を形成した後、図１２（ｅ）に示すように、第３の層間絶縁膜２１５に、各メモリ領域ＲA 及びＲB の容量上部電極２１１と電気的に接続する複数のプラグ２１４を形成し、その後、第３の層間絶縁膜２１５の上に、各プラグ２１４と電気的に接続する配線層２１３を形成する。以上の工程によって、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれが第１のメモリ領域ＲA 及び第２のメモリ領域ＲB に形成される。
【０１２７】
以上に説明したように、第４の実施形態によると、同一の半導体基板２００における第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれの上にセルキャパシタを形成する際に、第１のメモリ領域ＲA には、第２のメモリ領域ＲB のセルキャパシタと同一の構造を複数有するセルキャパシタを形成する。具体的には、第１のメモリ領域ＲA には、第２のメモリ領域ＲB の容量下部電極（第２の容量下部電極２０９Ｂ）と同一の構造を持つ複数の電極部分２０９Ａ及び４０３よりなる容量下部電極（第１の容量下部電極）を形成すると共に、複数の電極部分２０９Ａ及び４０３のそれぞれを、個別のプラグ（プラグ２０８Ａ及び４０２のそれぞれ）を介して共通の不純物拡散層（第１の不純物拡散層）４０１と電気的に接続する。すなわち、第２の容量下部電極２０９Ｂを個別のプラグ２０８Ｂを介して個別の不純物拡散層２０６Ｂと電気的に接続する一方、第１の容量下部電極を構成する複数の電極部分２０９Ａ及び４０３をそれぞれ個別のプラグ２０８Ａ及び４０２を介して、第２の不純物拡散層２０６Ｂよりも大きい第１の不純物拡散層４０１と電気的に接続する。これにより、第１のメモリ領域ＲA に形成されたセルキャパシタのセル容量を、第２のメモリセル領域ＲB に形成されたセルキャパシタのセル容量よりも大きくすることができる。
【０１２８】
すなわち、第４の実施形態によると、プラグを介して容量下部電極と電気的に接続される不純物拡散層のみについてメモリ領域ＲA 及びＲB 毎に異なるレイアウトを行なえば、その他の部材については、例えば容量下部電極又はプラグ等については、各メモリ領域ＲA 及びＲB 毎に異なったレイアウトを行なう必要がない。その結果、複雑な製造プロセスの実施を抑制しつつ、第１のメモリ領域ＲA におけるセルキャパシタの容量を、第２のメモリ領域ＲB におけるセルキャパシタの容量よりも大きくすることができる。従って、セル容量が大きいメモリセルからなる第１のＤＲＡＭ部１０２を第１のメモリ領域ＲA に形成した場合において、第１のＤＲＡＭ部１０２を高速動作させた場合にも、第１のＤＲＡＭ部１０２の動作電圧を大きくすることなく、第１のＤＲＡＭ部１０２のメモリセルに十分な電荷を蓄積することができる。すなわち、第１のＤＲＡＭ部１０２において、メモリセルに記憶された信号が誤信号となることはないので、誤動作の発生を防止して高速処理を行なうことができると共に、動作電圧を大きくする必要がないので、消費電力を低減することができる。一方、セル容量が小さいメモリセルからなる第２のＤＲＡＭ部１０３を第２のメモリ領域ＲB に形成した場合において、第２のＤＲＡＭ部１０３を低速動作させるため、第２のＤＲＡＭ部１０３のメモリセルへの印加電圧が十分に高くなるので、十分な電荷保持特性（信号保持特性）を実現でき、それにより所望のＤＲＡＭ動作を期待できる。
【０１２９】
以上のように、本実施形態によると、互いに異なる容量を持つ複数種類のセルキャパシタを用いて複数のＤＲＡＭ部を構成するため、各ＤＲＡＭ部の用途に応じて各セルキャパシタの容量を最適化することによって、ＣＭＯＳロジック部と共に複数のＤＲＡＭ部が同一チップ上に搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成することができる。
【０１３０】
尚、第４の実施形態において、第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれに、カップ状の電極部分２０９Ａ及び４０３並びにカップ状の容量下部電極２０９Ｂを形成し、該電極部分２０９Ａ及び４０３又は容量下部電極２０９Ｂの底部及び内壁面のみをセルキャパシタとして利用した。しかし、これに代えて、カップ状の電極部分２０９Ａ及び４０３並びにカップ状の容量下部電極２０９Ｂの底部及び内壁面に加えて外壁面もセルキャパシタとして利用してもよい（図５（ａ）参照）。或いは、カップ状の電極部分又は容量下部電極つまりはカップ状のセルキャパシタに代えて、他の構造を持つセルキャパシタ、例えば円柱構造を持つセルキャパシタを用いてもよい（図５（ｂ）参照）。
【０１３１】
また、第４の実施形態において、電極部分２０９Ａ及び４０３並びに容量下部電極２０９Ｂ又は容量上部電極２１１の材料としてリン含有シリコンを用いたが、これに代えて、他の不純物を含有したシリコン又は他の金属を用いてもよい。
【０１３２】
また、第４の実施形態において、容量絶縁膜２１０としてＯＮ膜を用いたが、これに代えて、他の種類の絶縁膜を用いてもよい。
【０１３３】
（第４の実施形態の変形例）
以下、本発明の第４の実施形態の変形例に係る半導体装置について図面を参照しながら説明する。
【０１３４】
本変形例の平面構成は、図１０（ａ）に示す第４の実施形態の平面構成と同様である。図１３（ａ）は、本変形例の第１のＤＲＡＭ部１０２が搭載される第１のメモリ領域ＲA におけるメモリセル構造の断面図であり、図１３（ｂ）は、本変形例の第２のＤＲＡＭ部１０３が搭載される第２のメモリ領域ＲB におけるメモリセル構造の断面図である。尚、図１３（ａ）及び（ｂ）において、図１０（ｂ）及び（ｃ）に示す第４の実施形態と同一の部材には同一の符号を付すことにより、説明を省略する。
【０１３５】
図１３（ａ）及び（ｂ）に示すように、本変形例が第４の実施形態と異なっている点は、キャパシタ構造としてスタック型構造に代えてトレンチ型構造を用いている点である。すなわち、本変形例において、各メモリ領域ＲA 及びＲB のセルキャパシタは、半導体基板２００に設けられたトレンチに埋め込まれており、各セルキャパシタの容量下部電極２０９は不純物拡散層と直接接続されている。
【０１３６】
以上のような本変形例によっても、第４の実施形態と同様の効果が得られる。
【産業上の利用可能性】
【０１３７】
本発明は、ＤＲＡＭ混載システムＬＳＩに関し、ＣＭＯＳロジック部と、互いに用途の異なる複数のＤＲＡＭ部とを同一半導体基板上に混載した半導体装置に適用した場合、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に達成できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０１３８】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体装置の概略構成を示す平面図であり、（ｂ）及び（ｃ）は、（ａ）に示す第１のＤＲＡＭ部及び第２のＤＲＡＭ部のそれぞれを構成するメモリセルの等価回路図であり、（ｄ）及び（ｅ）は、（ａ）に示す第１のＤＲＡＭ部及び第２のＤＲＡＭ部のそれぞれのセルキャパシタの電荷蓄積特性を示す図である。
【図２】（ａ）は、本発明の第２の実施形態に係る半導体装置の概略構成を示す平面図であり、（ｂ）は、（ａ）に示す第１のＤＲＡＭ部が搭載される第１のメモリ領域ＲA におけるメモリセル構造の断面図であり、（ｃ）は、（ａ）に示す第２のＤＲＡＭ部が搭載される第２のメモリ領域ＲB におけるメモリセル構造の断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の第１のメモリ領域ＲA に形成された第１の容量下部電極の形状を示す図である。
【図４】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２〜第４の実施形態に係る半導体装置のセルキャパシタ構造のバリエーションを示す断面図である。
【図６】（ａ）及び（ｂ）は本発明の第２の実施形態の変形例に係る半導体装置の第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれにおけるメモリセル構造の断面図である。
【図７】（ａ）は、本発明の第３の実施形態に係る半導体装置の概略構成を示す平面図であり、（ｂ）は、（ａ）に示す第１のＤＲＡＭ部が搭載される第１のメモリ領域ＲA におけるメモリセル構造の断面図であり、（ｃ）は、（ａ）に示す第２のＤＲＡＭ部が搭載される第２のメモリ領域ＲB におけるメモリセル構造の断面図である。
【図８】（ａ）は本発明の第３の実施形態に係る半導体装置の第２のメモリ領域ＲB に形成された容量下部電極及びコンタクトプラグの形状を示す図であり、（ｂ）は本発明の第３の実施形態に係る半導体装置の第１のメモリ領域ＲA に形成された容量下部電極及びコンタクトプラグの形状を示す図である。
【図９】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）は、本発明の第４の実施形態に係る半導体装置の概略構成を示す平面図であり、（ｂ）は、（ａ）に示す第１のＤＲＡＭ部が搭載される第１のメモリ領域ＲA におけるメモリセル構造の断面図であり、（ｃ）は、（ａ）に示す第２のＤＲＡＭ部が搭載される第２のメモリ領域ＲB におけるメモリセル構造の断面図である。
【図１１】（ａ）は本発明の第４の実施形態に係る半導体装置の第２のメモリ領域ＲB に形成された容量下部電極、コンタクトプラグ及び不純物拡散層の形状を示す図であり、（ｂ）は本発明の第４の実施形態に係る半導体装置の第１のメモリ領域ＲA に形成された容量下部電極、コンタクトプラグ及び不純物拡散層の形状を示す図である。
【図１２】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】（ａ）及び（ｂ）は本発明の第４の実施形態の変形例に係る半導体装置の第１のメモリ領域ＲA 及び第２のメモリ領域ＲB のそれぞれにおけるメモリセル構造の断面図である。
【図１４】（ａ）は、従来のＤＲＡＭ混載システムＬＳＩチップの概略構成を示す平面図であり、（ｂ）は、（ａ）に示す第１のＤＲＡＭ部及び第２のＤＲＡＭ部のそれぞれのセルキャパシタに蓄積される電荷と基準電荷との関係を示す図であり、（ｃ）は、（ａ）に示す第２のＤＲＡＭ部のメモリセルの等価回路図である。
【符号の説明】
【０１３９】
１００    チップ
１０１    ＣＭＯＳロジック部
１０２    第１のＤＲＡＭ部
１０３    第２のＤＲＡＭ部
１０４Ａ  第１のトランスファートランジスタ
１０４Ｂ  第２のトランスファートランジスタ
１０５Ａ  第１のセルキャパシタ
１０５Ｂ  第２のセルキャパシタ
１０６Ａ  第１のワード線
１０６Ｂ  第２のワード線
１０７Ａ  第１のビット線
１０７Ｂ  第２のビット線
２００    半導体基板
２０１    素子分離
２０３Ａ  第１のゲート電極
２０３Ｂ  第２のゲート電極
２０６Ａ  第１の不純物拡散層
２０６Ｂ  第２の不純物拡散層
２０７    第１の層間絶縁膜
２０８Ａ  第１のコンタクトプラグ
２０８Ｂ  第２のコンタクトプラグ
２０８Ｃ  仮想プラグ
２０９Ａ  第１の容量下部電極
２０９Ｂ  第２の容量下部電極
２０９Ｃ  仮想電極部分
２１０    容量絶縁膜
２１１    容量上部電極
２１２    第２の層間絶縁膜
２１３    配線層
２１４    プラグ
２１５    第３の層間絶縁膜
３０１    第１のコンタクトプラグ
３０２    第１の容量下部電極となる電極部分
４０１    第１の不純物拡散層
４０２    第１のコンタクトプラグ
４０３    第１の容量下部電極となる電極部分
【図１】
2006012973.tif 000003
【図２】
2006012973.tif 000004
【図３】
2006012973.tif 000005
【図４】
2006012973.tif 000006
【図５】
2006012973.tif 000007
【図６】
2006012973.tif 000008
【図７】
2006012973.tif 000009
【図８】
2006012973.tif 000010
【図９】
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【図１０】
2006012973.tif 000012
【図１１】
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【図１２】
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【図１３】
2006012973.tif 000015
【図１４】
2006012973.tif 000016