(57)【要約】【課題】  半導体記憶装置のセル領域の素子分離領域を浅く、周辺領域の素子分離領域をセル領域の素子分離領域より深く、容易に、且つ短時間で形成する。【解決手段】  セル領域のゲート電極として用いる多結晶シリコン３に比べて周辺領域の多結晶シリコン６よりもの膜厚を薄く形成し、周辺領域のゲート絶縁膜７が露出するまでセル領域及び周辺領域の多結晶シリコン３、６をエッチングした後、周辺領域のゲート絶縁膜７を除去し、セル領域のゲート絶縁膜４が露出するまでセル領域の多結晶シリコン３及び周辺領域のシリコン基板１をエッチングして、周辺領域に素子分離溝１０を形成し、続けて、素子分離溝１０のみを更に深くエッチングする。次に、セル領域のゲート絶縁膜４を除去した後、セル領域に素子分離溝９を形成すると共に、素子分離溝１０を更に深くエッチングを行うことにより、セル領域に浅い素子分離溝９、周辺領域に深い素子分離溝１０を形成する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板上のセル領域に第１のゲート絶縁膜を介して、第１の多結晶シリコンを堆積させ、前記半導体基板上の周辺領域に第２のゲート絶縁膜を介して、前記第１の多結晶シリコンの膜厚よりも薄く、第２の多結晶シリコンを堆積させる第１工程と、
前記第1の多結晶シリコン及び前記第２の多結晶シリコン上にマスク材を形成し、前記マスク材をパターニングする第２工程と、
前記マスク材をマスクとして、前記第２の多結晶シリコンがなくなるまで前記第１の多結晶シリコン及び前記第２の多結晶シリコンをエッチングする第３工程と、
前記マスク材をマスクとして、前記第２のゲート絶縁膜がなくなるまで前記周辺領域および前記セル領域をエッチングする第４工程と、
前記マスク材をマスクとして、前記第１の多結晶シリコン及び前記周辺領域の半導体基板を第1の多結晶シリコンがなくなるまでエッチングし、前記周辺領域の半導体基板に第１の溝を形成する第５工程と、
前記マスク材をマスクとして、前記第１のゲート絶縁膜がなくなるまで前記周辺領域及び前記セル領域をエッチングする第６工程と、
前記マスク材をマスクとして、前記セル領域の半導体基板及び前記第1の溝をエッチングすることにより、所望深さの第２の溝を形成し、前記第１の溝を更に深くする第７工程と、
前記第１の溝及び前記第２の溝に絶縁膜を埋め込むことによって、前記セル領域に第１の素子分離領域を形成し、前記周辺領域に前記第１の素子分離領域より深い第２の素子分離領域を形成する第８工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第２工程において、前記第1の多結晶シリコン上に間隔の狭いマスクを形成し、前記第２の多結晶シリコン上に前記第1の多結晶シリコン上のマスクより広い間隔のマスクを形成することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第1の多結晶シリコンの膜厚は、前記第３工程で前記第1のゲート絶縁膜が露出しない程度に厚いことを特徴とする請求項１又は請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第５工程と前記第６工程との間に、前記マスク材をマスクとして、前記第１の溝を更に深くエッチングする第９工程を更に含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項５】
前記第３乃至第７工程、または前記第９工程のエッチングに、異方性エッチングを用いることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の半導体記憶装置では、多数のトランジスタ素子間を電気的に分離するため、素子分離領域をトランジスタ素子間に形成する必要がある。この素子分離領域の形成方法としては、従来、トランジスタ素子間の素子分離領域の半導体基板表面を選択的に酸化するＬＯＣＯＳ（Local Oxidation of Silicon）や素子分離領域の半導体基板中に幅及び深さの異なる複数の素子分離溝（トレンチ）を設け、この素子分離溝に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）などがあるが、近年は、ＳＴＩによる素子分離領域の形成が一般に行われている。
【０００３】
近年、半導体記憶装置においては、トランジスタ素子の微細化とともに、セル領域におけるトランジスタ間の距離が小さくなってきている。このトランジスタ素子間の距離の減少に伴い、素子分離溝の幅が必然的に狭くなり、アスペクト比が上昇し、絶縁膜の埋め込みを困難にしている。一方、セル領域の素子分離領域における絶縁膜の埋め込みを容易にするために、素子分離溝の深さを浅くすると、トランジスタ素子間のパンチスルー耐圧の劣化が問題点になる。このパンチスルー耐圧の問題は、微小電流で機能するセル領域に比べ、大電流を必要とする周辺領域において、特に問題となる。
【０００４】
従来、この絶縁膜の埋め込み問題とパンチスルー耐圧の問題を解決するために、セル領域と周辺領域の素子分離領域の深さをセル領域より周辺領域の方が深なるようにすることが行われている。従来、この製造方法として、最初にセル領域に浅い素子分離領域の形成を行った後、周辺領域に深い素子分離領域の形成を行ってきた（例えば、特許文献１参照。）。しかしながら、この製造方法では、製造プロセスが複雑で、通常の素子分離形成に比べ、時間がかかってしまう。
【特許文献１】特表２００４−５１０３３０号公報（１６頁、ＦＩＧ．４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、容易に、且つ短時間で、セル領域に浅い素子分離領域を、周辺領域にセル領域より深い素子分離領域を形成することができる半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、半導体基板上のセル領域に第１のゲート絶縁膜を介して、第１の多結晶シリコンを堆積させ、前記半導体基板上の周辺領域に第２のゲート絶縁膜を介して、前記第１の多結晶シリコンの膜厚よりも薄く、第２の多結晶シリコンを堆積させる第１工程と、前記第1の多結晶シリコン及び前記第２の多結晶シリコン上にマスク材を形成し、前記マスク材をパターニングする第２工程と、前記マスク材をマスクとして、前記第２の多結晶シリコンがなくなるまで前記第１の多結晶シリコン及び前記第２の多結晶シリコンをエッチングする第３工程と、前記マスク材をマスクとして、前記第２のゲート絶縁膜がなくなるまで前記周辺領域および前記セル領域をエッチングする第４工程と、前記マスク材をマスクとして、前記第１の多結晶シリコン及び前記周辺領域の半導体基板を第1の多結晶シリコンがなくなるまでエッチングし、前記周辺領域の半導体基板に第１の溝を形成する第５工程と、前記マスク材をマスクとして、前記第１のゲート絶縁膜がなくなるまで前記周辺領域及び前記セル領域をエッチングする第６工程と、前記マスク材をマスクとして、前記セル領域の半導体基板及び前記第1の溝をエッチングすることにより、所望深さの第２の溝を形成し、前記第１の溝を更に深くする第７工程と、前記第１の溝及び前記第２の溝に絶縁膜を埋め込むことによって、前記セル領域に第１の素子分離領域を形成し、前記周辺領域に前記第１の素子分離領域より深い第２の素子分離領域を形成する第８工程とを備えることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、容易に、且つ短時間で、セル領域に浅い素子分離領域を、周辺領域にセル領域より深い素子分離領域を形成することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【０００９】
図１から図４は、本発明の実施例１に係る半導体記憶装置の製造方法を示す断面図である。
【００１０】
まず、図1（ａ）に示すように、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いて半導体基板としてのシリコン基板１上の全面にセル領域におけるトランジスタの第１のゲート酸化膜２を形成した後、第１のゲート絶縁膜２上の全面にトランジスタのゲート電極となる第１の多結晶シリコン３を堆積させる。その後、第１の多結晶シリコン３上の全面に素子分離領域を形成するためのマスク材として用いるシリコン酸化膜４を形成する。
【００１１】
次に、周辺領域のトランジスタ形成のため、セル領域をレジスト（図示せず）でカバーし、周辺領域の第１のゲート絶縁膜２と第１の多結晶シリコン３とシリコン酸化膜４を異方性エッチング（ＲＩＥ：Reactive Ion Etching）およびフッ化アンモニウム溶液によりそれぞれ除去し、周辺領域のシリコン基板１を露出させる。
【００１２】
次に、図１（ｂ）に示すように、露出された周辺領域のシリコン基板１上に第２のゲート酸化膜５を形成した後、周辺領域のトランジスタのゲート電極となる第２の多結晶シリコン６を堆積する。このとき、周辺領域の第２のゲート絶縁膜５の膜厚は、セル領域の第１のゲート絶縁膜２の膜厚より厚く形成する。また、セル領域の第１の多結晶シリコン３の膜厚は、周辺領域の第２の多結晶シリコン６の膜厚よりも１．６倍以上厚く形成する。ここで、セル領域の第１の多結晶シリコン３の膜厚を、周辺領域の第２の多結晶シリコン６の膜厚よりも１．６倍以上厚くするのは、次の理由である。即ち、後述のセル領域の第１の多結晶シリコン３及び周辺領域の第２の多結晶シリコン６をエッチングする工程において、周辺領域の第２のゲート絶縁膜５が露出された後も、周辺領域の第２の多結晶シリコン６を完全に除去するために、エッチング（オーバーエッチング）を行う。そのため、例えば、第２のゲート絶縁膜５の検知時間の５０％相当時間オーバーエッチングを行ったとすれば、ＲＩＥの対酸化膜選択比１：４０であることから、セル領域の第１の多結晶シリコン３は、周辺領域の第２の多結晶シリコン６に比べ、膜厚は１．６倍以上必要となる。
【００１３】
次に、図１（ｃ）に示すように、堆積されたセル領域上の第２の多結晶シリコン６を除去するために、周辺領域の第２の多結晶シリコン６をレジスト（図示せず）でカバーした後、セル領域上の第２の多結晶シリコン６をＲＩＥで除去し、セル領域の第１の多結晶シリコン３上のシリコン酸化膜４をフッ化アンモニウム溶液によりそれぞれ除去する。
【００１４】
次に、図２（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）形成時のハードマスクとして使用するシリコン酸化膜７を第１の多結晶シリコン３及び第２の多結晶シリコン６上に形成し、更にシリコン酸化膜７上にレジストを塗布し、リソグラフィ技術によりパターニングを行い、所望パターンを有するレジスト８を形成する。ここで、レジスト８の幅がトランジスタのゲート電極の配線幅となる。
【００１５】
このレジスト８のパターニングにおいては、セル領域に比べ周辺領域のトランジスタに大電流を流す必要があるので、セル領域よりも周辺領域のトランジスタのゲート電極の配線幅を太くする必要があり、そのため、周辺領域のレジスト８の幅をセル領域よりも太くする。また、ここでは、セル領域に幅狭い素子分離領域を形成し、周辺領域にセル領域の素子分離領域より幅広い素子分離領域を形成するため、セル領域におけるレジスト８の間隔は狭く、周辺領域のレジスト８の間隔はセル領域のレジスト８の間隔よりも広く形成する。しかし、セル領域と周辺領域の素子分離領域を同じ幅に形成する場合には、セル領域と周辺領域上のレジスト８を同じ間隔にすれば良い。
【００１６】
次に、図２（ｂ）に示すように、レジスト８をマスクにしてＲＩＥによりシリコン酸化膜７を加工した後、レジスト８を剥離する。以上より、ゲート電極形成のマスクとなるシリコン酸化膜７を形成できる。
【００１７】
その後、図２（ｃ）に示すように、シリコン酸化膜７をマスクにして、ＲＩＥを用いて周辺領域のゲート絶縁膜５が露出するまでセル領域の第１の多結晶シリコン３及び周辺領域の第２の多結晶シリコン６の選択的エッチングを行う。このとき、周辺領域の第２の多結晶シリコン６は、セル領域の第１の多結晶シリコン３よりも膜厚が薄く形成されているので、周辺領域の第２のゲート絶縁膜５が露出された時点では、セル領域の第１の多結晶シリコン３は、すべてエッチング除去されずに一部残っている。
【００１８】
次に、図３（ａ）に示すように、ＲＩＥのエッチング条件をシリコンに対し選択比の高いシリコン酸化膜のエッチング条件に切り替えて、周辺領域の第２のゲート酸化膜５を選択的にエッチングし、シリコン基板１の上面を露出させる。
【００１９】
その後、図３（ｂ）に示すように、再度、ＲＩＥのエッチング条件をシリコンのエッチング条件に切り替えて、シリコン酸化膜７をマスクにして、セル領域の残った第１の多結晶シリコン３及び周辺領域の露出されたシリコン基板１をセル領域の第１のゲート絶縁膜２が露出されるまで選択的にエッチングする。このとき、周辺領域には、セル領域の残った第１の多結晶シリコン３の膜厚に相当する深さの幅広い第２の素子分離溝１０が形成される。
【００２０】
次に、図３（ｃ）に示すように、図３（ｂ）でのエッチングにおけるセル領域の第１のゲート絶縁膜２を露出させた後、そのまま、ＲＩＥを用いてシリコンをエッチングする条件で、シリコン酸化膜７をマスクにして、周辺領域のシリコン基板１のみを選択的にエッチングし、第２の素子分離溝１０を更に深く形成する。このとき、セル領域の第１のゲート酸化膜２はエッチング条件がシリコンの条件と異なるので、エッチングされず、周辺領域のシリコン基板１のみがエッチングされる為、エッチングの時間設定によって周辺領域の素子分離領域の第２の素子分離溝１０の深さをコントロールすることが可能である。
【００２１】
次に、セル領域にエッチング加工を施すために、ＲＩＥをシリコン酸化膜のエッチング条件にし、シリコン酸化膜７をマスクにして、セル領域の第１のゲート絶縁膜２をＲＩＥにより選択的にエッチングし、シリコン基板１を露出させる。
【００２２】
その後、図３（ｄ）に示すように、ＲＩＥのシリコン酸化膜のエッチング条件からシリコンのエッチング条件に変更し、シリコン酸化膜７をマスクにして、セル領域及び周辺領域のシリコン基板１を選択的にエッチングし、セル領域に幅の狭い第１の素子分離溝９を形成すると共に周辺領域の第２の素子分離溝１０を更に深く形成する。このとき、周辺領域に形成されるＳＴＩの第２の素子分離溝１０の深さは、図３（ｃ）で行ったオーバーエッチング分の膜厚とセル領域でエッチングした分の膜厚を足し合わせた深さとなる。
【００２３】
以上より、セル領域に幅狭で浅い第１の素子分離溝９と周辺領域に幅広で深い第２の素子分離溝１０を形成することができる。つまり、これまでのＲＩＥによる一連のエッチング工程は、ＲＩＥのエッチング条件をシリコン膜やシリコン酸化膜に切り替えるだけで、セル領域と周辺領域とで幅及び深さの異なる第１及び第２の素子分離溝９、１０を形成することができる。
【００２４】
その後、図４（ａ）に示すように、セル領域及び周辺領域の第１及び第２の素子分離溝９、１０にバイアススパッタ法やＣＶＤ法などを用いて、絶縁膜１１を埋め込み、図４（ｂ）に示すように、ＲＩＥにより埋め込んだ絶縁膜１１を掘り下げ、ＳＴＩの落とし込みを図り、第１の多結晶シリコン３及び第２の多結晶シリコン６上のシリコン酸化膜７を除去することにより、セル領域と周辺領域で幅及び深さの異なる第１及び第２の素子分離領域１２、１３をもった半導体記憶装置を形成することができる。
【００２５】
以上の第１の実施形態によれば、セル領域と周辺領域のゲート電極となる多結晶シリコンの膜厚をセル領域よりも周辺領域の方を薄く形成し、エッチングする多結晶シリコンの膜厚を変えている。従って、リソグラフィ工程の追加が必要なく、工程数を大幅に増加させることなく、簡単な製造プロセスで、短時間に、セル領域内に素子分離領域の素子分離溝を幅狭で、浅く、周辺領域に素子分離領域の素子分離溝を幅広で深く形成することができる。この結果、セル領域の素子分離領域における絶縁膜の埋め込みを容易にでき、また、セル領域での接合リーク電流を抑制しつつ、周辺領域のトランジスタの接合耐圧が確保された半導体記憶装置を製造することができる。
【００２６】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。例えば、第２の素子分離領域が実施例ほどの深さを必要としない場合には、図３（ｃ）に示すような、第１のゲート絶縁膜２を露出させた後、シリコン酸化膜７をマスクにして、周辺領域のシリコン基板１のみを選択的にエッチングして、第２の素子分離溝１０を更に深く形成する工程を省略しても良い。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例１に係る半導体記憶装置の製造方法を示す工程断面図。
【図２】本発明の実施例１に係る半導体記憶装置の製造方法を示す工程断面図。
【図３】本発明の実施例１に係る半導体記憶装置の製造方法を示す工程断面図。
【図４】本発明の実施例１に係る半導体記憶装置の製造方法を示す工程断面図。
【符号の説明】
【００２８】
１  半導体基板（シリコン基板）
２  第１のゲート絶縁膜
３  第１の多結晶シリコン
４  シリコン酸化膜
５  第２のゲート絶縁膜
６  第２の多結晶シリコン
７  シリコン酸化膜(マスク)
８  レジスト
９  第１の素子分離溝
１０  第２の素子分離溝
１１  絶縁膜
１２  第１の素子分離領域
１３  第２の素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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