(57)【要約】【課題】半導体集積回路の設計変更にあたって所要配線量を減らす。配線遅延を抑制して修正作業労力を削減する。【解決手段】レイアウト設計時、遅延時間調整用のバッファとして、入力端間を短絡したＮＯＲゲート１２７，１２９やＮＯＲゲート１２８，１３０よりなるインバータを配置する。レイアウト設計後に論理モジュール１を設計変更する際、たとえばＮＡＮＤゲート１３０をＥＣＯ用セルとして使用して配線変更を行う。追加する配線３０６は論理モジュール１内の短距離で済み、ＮＡＮＤゲート１３０は信号伝達経路上にあるから配線の往復が不要となる。配線の追加量が削減されるから遅延調整作業量が低減する。論理モジュール１間に確保する配線スペースも小さくて済む。【選択図】    図４
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【特許請求の範囲】
【請求項１】
スタンダードセルをレイアウトして論理モジュールを設計する半導体集積回路の設計方法であって、入力端間を短絡した論理セルを論理モジュール内の信号伝達経路上に配置しておき、当該論理モジュールに対しレイアウト設計後の段階で設計変更がある場合、前記論理セルを用いて配線変更を行うことを特徴とする半導体集積回路の設計方法。
【請求項２】
時間調整用セルと置き換えることにより前記論理セルを配置したことを特徴とする請求項１記載の半導体集積回路の設計方法。
【請求項３】
スタンダードセルをレイアウトして論理モジュールを設計する半導体集積回路の設計方法であって、論理モジュールに含まれる論理セルを多入力化したうえで多入力化した部分を短絡しておき、当該論理モジュールに対しレイアウト設計後の段階で設計変更がある場合、前記論理セルの多入力化した部分を用いて配線変更を行うことを特徴とする半導体集積回路の設計方法。
【請求項４】
前記論理セルは、検査用のマルチプレクサを構成するものであることを特徴とする請求項３記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スタンダードセルをレイアウトして論理モジュールを設計する半導体集積装置の設計方法に関し、特にレイアウト設計後の設計変更の困難性を緩和する技術に関する。
【背景技術】
【０００２】
スタンダードセルによるセルベースＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の設計において、レイアウト設計後に発見された不具合を修正する場合、配線設計で対処することになるが、この作業は遅延時間等による制約から困難性の高いものになる。しかも、配線設計の変更だけで対処しきれないときはレイアウト設計等、配線設計より前の段階に戻って設計変更を余儀なくされる。この設計上の制約を緩和するために従来、たとえば特許文献１に記載されるように、予め未使用のセルをＥＣＯ（Ｅｎｇｉｎｅｅｒ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）用セルとして論理モジュールとは別に配置しておく手法が一般的であった。
【０００３】
ここで従来のＥＣＯ用セルによる配線設計変更を説明する。図１，２は従来の配線設計変更の手法を示す回路図であり、図１は設計変更前の配線状態を示し、図２は設計変更後の配線状態を示す。図１において、１は論理モジュールであり、ここでは簡素な構成例としてＤフリップフロップ１１１〜１１４やバッファ１２１〜１２６からなる順序回路を示す。Ｄフリップフロップ１１１のＱ出力端はバッファ１２１〜１２３を介してＤフリップフロップ１１２のＤ入力に接続される。同様の回路がＤフリップフロップ１１３，１１４及びバッファ１２４〜１２６より構成されている。２はＥＣＯ用セルであり、ここではその一例としてＯＲ（論理和）ゲート２１を示す。
【０００４】
上記のような回路において、たとえば図２に示すように、Ｄフリップフロップ１１４のＤ入力を変更し、Ｄフリップフロップ１１１のＱ出力とＤフリップフロップ１１３のＱ出力とのＯＲをとった信号を入力したいという設計変更の要請があったとする。この場合、たとえばバッファ１２４の出力端とバッファ１２５の入力端の間の配線３０１（図１参照）を削除すると共に、バッファ１２１の出力端とＯＲゲート２１の入力端との間に配線３０２を追加し、バッファ１２４の出力端とＯＲゲート２１の他の入力端との間に配線３０３を追加し、さらにＯＲゲート２１の出力端とバッファ１２５の入力端との間に配線３０４を追加する。このような配線設計の変更を行って設計変更の要請に対処していた。
【特許文献１】実開平１−８７５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の従来の手法では、レイアウト設計の段階において、論理モジュール１を構成するスタンダードセル間にＥＣＯ用セル２を適宜離間して設置することになる。論理的に無意味であるＥＣＯ用セル２は面積利用効率の面からその設置数を多くするにも限界があり、ＥＣＯ用セル２の近傍のスタンダードセルで構成される複数の論理モジュール１がそのＥＣＯ用セル２を予備として共有する形態となる。
【０００６】
このため、論理モジュール１を構成するスタンダードセルとＥＣＯ用セル２との配線距離は長くならざるを得ず、しかも必ずＥＣＯ用セル２を挿入接続する形で配線されるため往復の配線３０２〜３０４を追加することが必要となり、配線距離の数倍の配線追加量を必要とする問題があった。特に昨今、回路の微細化に伴ってセル遅延よりも配線遅延が顕著となる傾向にあって、かかる問題は深刻となっている。つまり、追加した配線による遅延時間の調整作業に要する労力が増大する。
【０００７】
この発明は、かかる事情に鑑み、半導体集積回路の設計変更にあたって、必要となる配線量を減らして配線遅延を効果的に抑制し、修正作業の労力を低減すると共に遅延時間調整用セルの数を削減し得る技術を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために請求項１記載の発明は、スタンダードセルをレイアウトして論理モジュールを設計する半導体集積回路の設計方法であって、入力端間を短絡した論理セルを論理モジュール内の信号伝達経路上に配置しておき、当該論理モジュールに対しレイアウト設計後の段階で設計変更がある場合、前記論理セルを用いて配線変更を行うことを特徴とする半導体集積回路の設計方法を提供する。
【０００９】
また請求項２記載の発明は、時間調整用セルと置き換えることにより前記論理セルを配置したことを特徴とする請求項１記載の半導体集積回路の設計方法を提供するものである。
【００１０】
また請求項３記載の発明は、スタンダードセルをレイアウトして論理モジュールを設計する半導体集積回路の設計方法であって、論理モジュールに含まれる論理セルを多入力化したうえで多入力化した部分を短絡しておき、当該論理モジュールに対しレイアウト設計後の段階で設計変更がある場合、前記論理セルの多入力化した部分を用いて配線変更を行うことを特徴とする半導体集積回路の設計方法を提供する。
【００１１】
また請求項４記載の発明は、前記論理セルは、検査用のマルチプレクサを構成するものであることを特徴とする請求項３記載の半導体集積回路の設計方法を提供する。
【発明の効果】
【００１２】
この発明によれば、入力端間を短絡した論理セルを配置し、あるいは既存の論理セルの入力を多入力化してその多入力した部分を短絡しておき、これらの論理セルをＥＣＯ用セルとして位置づけるので、従来のように通常のセルの間にＥＣＯセルを配置する必要がなくなる利点がある。
【００１３】
またレイアウト設計後に論理モジュールの設計変更を行う際、論理モジュール内にある論理セルをＥＣＯ用セルとして使用できるので、追加する配線の距離は短縮され、しかもＥＣＯ用セルは信号伝達経路上にあるから配線を往復させる必要がなくなって、配線追加による配線増加量を大幅に削減できる利点がある。それゆえ配線変更の労力が低減するだけでなく、配線追加に伴う遅延時間の調整作業の労力も低減することが可能となる利点がある。
【００１４】
また、既存のセル、たとえば遅延時間調整用セルや検査用のマルチプレクサを構成する論理セルに置き換えることにより、入力端間を短絡した論理セルを配置する形態をとれば、レイアウト設計におけるセル配置作業も簡単であり、所要面積の増加も抑えられる利点がある。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いてこの発明の実施形態を説明する。
図３，４は、この発明の第１の実施形態に係る論理モジュールの構成例を示す回路図であり、図３は設計変更前の配線状態を示し、図４は設計変更後の配線状態を示す。
【００１６】
図３において、１は論理モジュールであり、ここでは簡素な構成例としてＤフリップフロップ１１１〜１１４からなる伝達回路を例示する。Ｄフリップフロップ１１１のＱ出力端は、図１，２の構成例と同様に、遅延時間調整用の複数のバッファを介してＤフリップフロップ１１２のＤ入力端に接続されるものとする。
【００１７】
この実施形態では、かかるバッファとして論理ゲートの入力端間を短絡したものを使用し、このバッファをＥＣＯ用のセルとして位置付けたものである。すなわちＤフリップフロップ１１１のＱ出力は、２入力のＮＯＲ（負論理出力論理和）ゲート１２７の入力端に接続されている。ＮＯＲゲート１２７は２入力端間が短絡されていて、論理的にはインバータを構成している。ＮＯＲゲート１２７の出力端は２入力のＮＡＮＤ（負論理出力論理積）ゲート１２８の入力端に接続されている。
【００１８】
ＮＡＮＤゲート１２８は、ＮＯＲゲート１２７と同様に、２入力端間が短絡されていて論理的にはインバータを構成している。ＮＡＮＤゲート１２８の出力端は、Ｄフリップフロップ１１２のＤ入力端に接続されている。一方、Ｄフリップフロップ１１３，１１４間も同様の構成によりＮＯＲゲート１２９とＮＡＮＤゲート１３０を介して接続されている。
【００１９】
ここで図１，２に示した従来の構成例の場合と同様に、Ｄフリップフロップ１１４のＤ入力への入力信号を変更し、Ｄフリップフロップ１１１，１１３のそれぞれのＱ出力のＯＲをとった信号を入力として与えたいという設計変更の要請があった場合の配線の変更の例を図４に示す。
【００２０】
同図に示すように、この設計変更の要請については、たとえばＮＡＮＤゲート１３０をＥＣＯ用のセルとして用いて配線を変更することにより対処できる。すなわち、ＮＡＮＤゲート１３０の入力端間を短絡していた配線３０５を削除すると共に、ＮＯＲゲート１２７の出力端とＮＡＮＤゲート１３０の入力端との間に配線３０６を追加する。なお、ＮＯＲゲート１２９の出力端とＮＡＮＤゲート１３０の他の入力端との間の配線３０７はそのままとする。
【００２１】
このような配線の変更を行うことにより上記の要請を満足する接続状態となる。このとき追加する配線は、論理モジュール１の内部のスタンダードセル間の短い距離を接続する配線３０６だけで済む。しかもＥＣＯ用セルとして使用されるＮＡＮＤゲート１３０は信号伝達経路上に位置するから、配線を往復させる必要がなくなる。このため、追加する配線量を大幅に削減できる。それゆえ配線変更作業に要する労力が低減し、更に配線追加に伴う遅延時間が短縮するから調整作業に要する労力も低減する。
【００２２】
また、レイアウト設計時、論理モジュール１間にＥＣＯ用セルを適当な割合で配置する作業が不要となり、設計変更時の追加配線のために論理モジュール１間に確保する配線スペースが小さくて済む利点がある。しかもＮＯＲゲート１２７やＮＡＮＤゲート１２８の配置については、既存のバッファやインバータ等を画一的に置換するだけで対処することができる利点がある。
【００２３】
また、設計変更後の論理を実現する接続パターンは、たとえばＮＯＲゲート１２９の入力端間を短絡する配線を削除すると共にその入力端の一方とＤフリップフロップ１１１のＱ出力端とを接続する形態でも良い等、例示した接続パターン以外にもあり得るが、どの接続パターンを選択するかは諸般の設計的事項を考慮して適宜決定すればよい。
【００２４】
次にこの発明の第２の実施形態を説明する。図５，６はこの発明の第２の実施形態に係る論理モジュールの構成例を示す回路図であり、図５は設計変更前の配線状態を示し、図６は設計変更後の配線状態を示す。
【００２５】
この発明によれば、Ｄフリップフロップやバッファ等からなる簡素な構成の回路の場合、入力端間を短絡して論理的に無意味化した論理セルを信号伝達経路上に新たに追加してＥＣＯ用セルとする手法をとる形態をとることもできる。第２の実施形態はかかる形態の一例を示し、図５に示すように、Ｄフリップフロップ１１１〜１１４として、Ｄ入力端にＥＣＯ用のセル４１〜４４を付加したものに置き換えて論理モジュール１を設計するものである。
【００２６】
ＥＣＯ用４１において、２入力のＡＮＤ（論理積）ゲート４１１，４１２の入力端間はすべて短絡されて論理的に無意味化されており、ＡＮＤゲート４１１，４１２の出力端はＯＲゲート４１３の入力端に接続されている。ＯＲゲート４１３の出力端は、Ｄフリップフロップ１１１のＤ入力端に接続されている。他のＥＣＯ用セル４２〜４４も同様にしてゲート４２１〜４２３，４３１〜４３３，４４１〜４４３から構成されており、各Ｄフリップフロップ１１２〜１１４に付加されている。
【００２７】
Ｄフリップフロップ１１１のＱ出力端は、時間調整用のバッファ１２１の入力端に接続されている。またバッファ１２１の出力端は、ＥＣＯ用セル４２の入力端（ＡＮＤゲート４２１，４２２の入力端）に接続されている。Ｄフリップフロップ１１３，１１４間も同様にバッファ１２３とＥＣＯ用セル４４とを介して接続されている。
【００２８】
ここで、第１の実施形態と同様に、Ｄフリップフロップ１１４のＤ入力信号をＤフリップフロップ１１１，１１２のそれぞれのＱ出力のＯＲをとった信号に変更したいという設計変更の要請があったものとする。この場合、図６に示すように、たとえばＡＮＤゲート４４１，４４２の入力端間を短絡する配線３０８を削除すると共に、バッファ１２１の出力端とＡＮＤゲート４４１の入力端とを接続する配線３０９を追加する。このような配線変更を行うことにより、上記の設計変更の要請を満足する接続状態を実現できる。この際、追加する配線は配線３０９だけでよいから追加配線量を削減できる等、第１の実施例で説明したのと同等の利点が得られる。
【００２９】
次にこの発明の第３の実施形態を説明する。図７，８はこの発明の第３の実施形態に係る論理モジュールの構成例を示す回路図であり、図７は設計変更前の配線状態を示し、図８は設計変更後の配線状態を示す。
【００３０】
図７に示すように、第３の実施形態では、Ｄ入力端にスキャンテスト用のマルチプレクサ５１〜５４を備えたＤフリップフロップ１１１〜１１４を備えた論理モジュールへのこの発明の適用例を示す。
【００３１】
同図に示すように、Ｄフリップフロップ１１１のＤ入力端に設置されるマルチプレクサ５１は、通常時のデータとスキャンテスト時のデータを切り替えるＡＮＤゲート５１１〜５１３と、ＡＮＤゲート５１１〜５１３の出力を加算するＯＲゲート５１４から構成される。この実施形態では、ＡＮＤゲート５１１〜５１３として３入力のものを使用し、３つの入力端のうち２つの間を短絡し、その短絡した入力端に通常のデータが入力される配線を接続する。この短絡した入力端をＥＣＯ用の端子として位置付ける。
【００３２】
すなわち、マルチプレクサ５１において、スキャンテスト用のＴＥ（テストイネーブル）信号入力用の配線は、インバータ５１５の入力端とＡＮＤゲート５１３とに接続されている。ＡＮＤゲート５１３の他の入力端には、ＴＩ（テストイン）信号入力用の配線が接続されている。インバータ５１５の出力端は、ＡＮＤゲート５１１，５１２の入力端に接続されている。ＡＮＤゲート５１１，５１２の他の入力端間はすべて互いに短絡されている。ＯＲゲート５１４の入力端には、それぞれＡＮＤゲート５１１〜５１３の出力端が接続されている。ＯＲゲート５１４の出力端はＤフリップフロップ１１１のＤ入力端に接続されている。
【００３３】
通常時はＴＥ信号がＬ（ロー）レベルをとり、ＡＮＤゲート５１１，５１２がオン、ＡＮＤゲート５１３がオフとなっていて、ＡＮＤゲート５１１，５１２に入力されるデータがＯＲゲート５１４を介してＤフリップフロップ１１１のＤ入力端に伝達される。スキャンテスト時はＴＥ信号がＨ（ハイ）レベルとなり、ＡＮＤゲート５１１，５１２がオフ、ＡＮＤゲート５１３がオンとなる。ＡＮＤゲート５１３は、ＯＲゲート５１４を介してＴＩ信号をＤフリップフロップ１１１のＤ入力端に伝達する。他のマルチプレクサ５２〜５４も同様にしてゲート５２１〜５２４，５３１〜５３４，５４１〜５４４やインバータ５２５，５３５，５４５から構成され、Ｄフリップフロップ１１２〜１１４に付加されている。
【００３４】
Ｄフリップフロップ１１１のＱ出力端は、時間調整用のバッファ１２１の入力端に接続されている。またバッファ１２１の出力端は、マルチプレクサ５２の入力端（ＡＮＤゲート５２１，５２２の入力端）に接続されている。これにより、Ｄフリップフロップ１１１，１１２からなる順序回路が構成され、スキャンテスト時にはこの順序回路はスキャンパスの一部として機能する。Ｄフリップフロップ１１３，１１４も同様の構成の順序回路を構成する。
【００３５】
ここで第３の実施形態でも、他の実施形態と同様に、Ｄフリップフロップ１１４のＤ入力信号をＤフリップフロップ１１１，１１３のそれぞれのＱ出力のＯＲをとった信号に変更したいという設計変更の要請があったものとする。この場合、図８に示すように、ＡＮＤゲート５４１，５４２の入力端間を短絡する配線３１０を削除すると共に、バッファ１２１の出力端とＡＮＤゲート５４１の入力端とを接続する配線３１１を追加する。
【００３６】
このような配線変更を行うことにより、上記の設計変更の要請を満足する接続状態を実現できる。この際、追加する配線は配線３１１だけでよいから追加配線量を削減できる等、第１の実施例で説明したのと同等の利点が得られる。
【００３７】
以上、この発明の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００３８】
【図１】従来の配線設計変更の手法を示す回路図であり、設計変更前の配線状態を示す図である。
【図２】従来の配線設計変更の手法を示す回路図であり、設計変更後の配線状態を示す図である。
【図３】この発明の第１の実施形態に係る論理モジュールの構成例を示す回路図であり、設計変更前の配線状態を示す図である。
【図４】この発明の第１の実施形態に係る論理モジュールの構成例を示す回路図であり、設計変更後の配線状態を示す図である。
【図５】この発明の第２の実施形態に係る論理モジュールの構成例を示す回路図であり、設計変更前の配線状態を示す図である。
【図６】この発明の第２の実施形態に係る論理モジュールの構成例を示す回路図であり、設計変更後の配線状態を示す図である。
【図７】この発明の第３の実施形態に係る論理モジュールの構成例を示す回路図であり、設計変更前の配線状態を示す図である。
【図８】この発明の第３の実施形態に係る論理モジュールの構成例を示す回路図であり、設計変更後の配線状態を示す図である。
【符号の説明】
【００３９】
１…論理モジュール  ２…ＥＣＯ用セル  ２１，４１３，４２３，４３３，４３４，５１４，５２４，５３４，５４４…ＯＲゲート  １１１〜１１４…Ｄフリップフロップ  １２１〜１２６…バッファ  １２７，１２９…ＮＯＲゲート  １２８，１３０…ＮＡＮＤゲート  ３０６〜３１１…配線  ４１〜４４…ＥＣＯ用セル  ４１１，４１２，４２１，４２２，４３１，４３２，４４１，４４２，５１１〜５１３，５２１〜５２３，５３１〜５３３，５４１〜５４３…ＡＮＤゲート  ５１〜５４…マルチプレクサ  ５１５，５２５，５３５，５４５…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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