(57)【要約】【課題】開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタにおいて、より精度よくエミッタ領域を形成したバイポーラトランジスタ、及びこのバイポーラトランジスタを備えた半導体装置、並びにその製造方法を提供する。【解決手段】ベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより開口部内にサイドウォールを形成しながらベース層を露出させてベース−エミッタ接合面を自己整合的に形成する。第１の絶縁層は、下側絶縁膜と、ベース層と導通可能な半導体膜と、上側絶縁膜とを積層して形成する。第２の絶縁層のエッチングは２段階で行い、第１段階のエッチングで第１の絶縁層上のベース層を露出させ、このベース層をエッチングによって除去した後に第２段階のエッチングを行ってベース−エミッタ接合面を形成する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタにおいて、
前記ベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより前記開口部内にサイドウォールを形成しながら前記ベース層を露出させてベース−エミッタ接合面を自己整合的に形成したことを特徴とするバイポーラトランジスタ。
【請求項２】
前記第１の絶縁層は、下側絶縁膜と、前記ベース層と導通可能な半導体膜と、上側絶縁膜とを積層して形成したことを特徴とする請求項１記載のバイポーラトランジスタ。
【請求項３】
前記第２の絶縁層のエッチングは２段階で行い、第１段階のエッチングで前記第１の絶縁層上の前記ベース層を露出させ、このベース層をエッチングによって除去した後に第２段階のエッチングを行って前記ベース−エミッタ接合面を形成したことを特徴とする請求項２記載のバイポーラトランジスタ。
【請求項４】
前記第２の半導体層は、前記開口部内側の開口幅寸法の２分の１より大きい厚み寸法としたことを特徴とする請求項３記載のバイポーラトランジスタ。
【請求項５】
前記下側絶縁膜の開口縁は、前記半導体膜の開口縁よりも後退させたことを特徴とする請求項２〜４のいずれか１項に記載のバイポーラトランジスタ。
【請求項６】
開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタを備えた半導体装置において、
前記バイポーラトランジスタは、
前記ベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより前記開口部内にサイドウォールを形成しながら前記ベース層を露出させてベース−エミッタ接合面を自己整合的に形成していることを特徴とする半導体装置。
【請求項７】
開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタの製造方法において、
前記ベース層の上面に第２の絶縁層を積層する工程と、
この第２の絶縁層をエッチングして前記開口部内にサイドウォールを形成しながら前記ベース層を露出させることによりベース−エミッタ接合面を自己整合的に形成する工程と
を有することを特徴とするバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタ、及びこのバイポーラトランジスタを備えた半導体装置、並びにその製造方法に関するものであって、特に、ベース層とエミッタ層との接合面となるベース−エミッタ接合面を自己整合的に形成するバイポーラトランジスタ、及びこのバイポーラトランジスタを備えた半導体装置、並びにその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体基板に所要のバイポーラトランジスタを形成して半導体装置を製造する場合には、半導体基板にエピタキシャル成長によってコレクタ層を形成し、このコレクタ層の上面にベース領域部分を開口した第１の絶縁膜を介してベース層を形成し、このベース層の上面にエミッタ領域部分を開口した第２の絶縁膜を介してエミッタ層を形成することにより、バイポーラトランジスタを形成している。
【０００３】
この場合、第２の絶縁膜にエミッタ用の開口を形成する際に、このエミッタ用の開口がベース領域部分から外れることを防止するために、第１の絶縁膜に形成するベース用の開口をできるだけ大きく形成している。
【０００４】
したがって、ベース層とコレクタ層とが接合したベース−コレクタ接合面が大きくなることによってベース−コレクタ間の接合容量が増加し、バイポーラトランジスタの電気的特性が低下することとなっていた。
【０００５】
そこで、ベース層とエミッタ層とが接合するベース−エミッタ接合面を自己整合的に形成することによってベース−コレクタ接合面を大面積化させることを抑制し、電気的特性の低下を抑制したバイポーラトランジスタが提案されている。
【０００６】
このバイポーラトランジスタでは、まず、コレクタ層となるエピタキシャル層の上面にベース−コレクタ接合面を形成するための開口部を設けた絶縁膜を設け、この絶縁膜上にベース層を形成することにより開口部に沿った凹状部をベース層に形成している。
【０００７】
次いで、ベース層の上面には窒化シリコン膜を設けることにより窒化シリコン膜にも凹状部を形成し、この窒化シリコン膜の凹状部に酸化シリコン膜を充填している。
【０００８】
その後、窒化シリコン膜と酸化シリコン膜のポリシリコン膜形成に対するインキュベーション時間の差を利用して、窒化シリコン膜の上面にのみポリシリコン膜が形成される条件でポリシリコン膜を形成し、酸化シリコン膜の上面にはポリシリコン膜で被覆されない開口部を形成している。
【０００９】
そして、このポリシリコン膜をマスクとして開口部から酸化シリコン膜と窒化シリコン膜とを順次エッチングすることによりベース層を露出させ、このベース層の露出部分に不純物を注入して自己整合的にエミッタを構成し、バイポーラトランジスタを構成している（例えば、特許文献１参照。）。
【特許文献１】特開平１１−１６９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、窒化シリコン膜と酸化シリコン膜のポリシリコン膜形成に対するインキュベーション時間の差を利用したポリシリコン膜からなるマスクの形成は、現実的には酸化シリコン膜上でのインキュベーションが安定的に維持できないことによって確実に形成することが困難であって、精度よくエミッタ領域を形成することが困難であった。
【００１１】
本発明者はこのような現状に鑑み、より精度よくエミッタ領域を形成可能とするために研究開発を行い、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１２】
本発明のバイポーラトランジスタでは、開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタにおいて、ベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより開口部内にサイドウォールを形成しながらベース層を露出させてベース−エミッタ接合面を自己整合的に形成した。
【００１３】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）第１の絶縁層は、下側絶縁膜と、ベース層と導通可能な半導体膜と、上側絶縁膜とを積層して形成したこと。
（２）第２の絶縁層のエッチングは２段階で行い、第１段階のエッチングで第１の絶縁層上のベース層を露出させ、このベース層をエッチングによって除去した後に第２段階のエッチングを行ってベース−エミッタ接合面を形成したこと。
（３）第２の半導体層は、開口部内側の開口幅寸法の２分の１より大きい厚み寸法としたこと。
（４）下側絶縁膜の開口縁は、半導体膜の開口縁よりも後退させたこと。
【００１４】
また、本発明のバイポーラトランジスタを備えた半導体装置では、開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタを備えた半導体装置において、バイポーラトランジスタは、ベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより開口部内にサイドウォールを形成しながらベース層を露出させてベース−エミッタ接合面を自己整合的に形成した。
【００１５】
また、本発明のバイポーラトランジスタの製造方法では、開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタの製造方法において、ベース層の上面に第２の絶縁層を積層する工程と、この第２の絶縁層をエッチングして開口部内にサイドウォールを形成しながらベース層を露出させることによりベース−エミッタ接合面を自己整合的に形成する工程とを有することとした。
【発明の効果】
【００１６】
請求項１記載のバイポーラトランジスタでは、開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタにおいて、ベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより開口部内にサイドウォールを形成しながらベース層を露出させてベース−エミッタ接合面を自己整合的に形成したことによって、精度よくエミッタ領域を形成可能とすることができるのでエミッタサイズ、及びベースサイズを縮小させることができ、バイポーラトランジスタサイズの縮小化を図って特性の向上させたバイポーラトランジスタを提供できる。
【００１７】
請求項２記載のバイポーラトランジスタでは、請求項１記載のバイポーラトランジスタにおいて、第１の絶縁層は、下側絶縁膜と、ベース層と導通可能な半導体膜と、上側絶縁膜とを積層して形成したことによって、半導体層をベース引き出し層として利用することができ、ベース層とエミッタ層とのベース−エミッタ接合面以外での接触を確実に防止とする絶縁構造を容易に構成できる。
【００１８】
請求項３記載のバイポーラトランジスタでは、請求項２記載のバイポーラトランジスタにおいて、第２の絶縁層のエッチングは２段階で行い、第１段階のエッチングで第１の絶縁層上のベース層を露出させ、このベース層をエッチングによって除去した後に第２段階のエッチングを行ってベース−エミッタ接合面を形成したことによって、ベース層とエミッタ層とのベース−エミッタ接合面以外での接触を確実に防止とする絶縁構造を構成しながら、ベース−エミッタ接合面を自己整合的に確実に形成できる。
【００１９】
請求項４記載のバイポーラトランジスタでは、請求項３記載のバイポーラトランジスタにおいて、第２の半導体層は、開口部内側の開口幅寸法の２分の１より大きい厚み寸法としたことによって、開口部内側に所要形状のサイドウォールを形成できるので、開口部内側のベース層においてベース−エミッタ接合面以外にベース層が露出してエミッタ層と接続されることを確実に防止できる。
【００２０】
請求項５記載のバイポーラトランジスタでは、請求項２〜４のいずれか１項に記載のバイポーラトランジスタにおいて、下側絶縁膜の開口縁は、半導体膜の開口縁よりも後退させたことによって、下側絶縁膜と上側絶縁膜との間に設けた半導体膜とベース層との接触面積を大きくすることができ、より確実に電気的に導通可能とすることができる。
【００２１】
請求項６記載のバイポーラトランジスタを備えた半導体装置では、開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタを備えた半導体装置において、バイポーラトランジスタは、ベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより開口部内にサイドウォールを形成しながらベース層を露出させてベース−エミッタ接合面を自己整合的に形成したことによって、精度よくエミッタ領域を形成可能とすることができるのでエミッタサイズ、及びベースサイズを縮小させることができ、バイポーラトランジスタサイズの縮小化を図って特性を向上させたバイポーラトランジスタサイズを備えた半導体装置を提供できる。
【００２２】
請求項７記載のバイポーラトランジスタの製造方法では、開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタの製造方法において、ベース層の上面に第２の絶縁層を積層する工程と、この第２の絶縁層をエッチングして開口部内にサイドウォールを形成しながらベース層を露出させることによりベース−エミッタ接合面を自己整合的に形成する工程とを有することによって、精度よくエミッタ領域を形成可能とすることができるのでエミッタサイズ、及びベースサイズを縮小させることができ、バイポーラトランジスタサイズの縮小化を図ってバイポーラトランジスタの特性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
本発明のバイポーラトランジスタ、及びこのバイポーラトランジスタを備えた半導体装置、並びにその製造方法では、開口部を有する第１の絶縁層を設けた半導体基板の上面に、ベース層を非選択エピタキシャル成長により形成したバイポーラトランジスタであって、このバイポーラトランジスタのベース層の上面に第２の絶縁層を積層し、その後、この第２の絶縁層をエッチングすることにより開口部内にサイドウォールを形成しながらベース層を露出させてベース−エミッタ接合面を自己整合的に形成しているものである。
【００２４】
このように、ベース−エミッタ接合面を自己整合的に形成することによって精度よくエミッタ領域を形成でき、バイポーラトランジスタのエミッタサイズ、及びベースサイズを縮小させることができるので、バイポーラトランジスタサイズの縮小化を図って特性の向上を図ることができる。
【００２５】
しかも、第１の絶縁層は、下側絶縁膜と、ベース層と導通可能な半導体膜と、上側絶縁膜とを積層して形成して、半導体層をベース引き出し層として利用することによって、ベース層とエミッタ層とのベース−エミッタ接合面以外での接触を防止する絶縁構造を形成しやすくすることができる。
【００２６】
さらに、第２の絶縁層のエッチングは、第１の絶縁層上のベース層を露出させる第１段階のエッチングと、この第１段階のエッチングによって露出したベース層をエッチングによって除去した後にベース−エミッタ接合面を形成する第２段階のエッチングの２段階で行うことによって、ベース層とエミッタ層とのベース−エミッタ接合面以外での接触を防止する絶縁構造を形成しながら、ベース−エミッタ接合面を自己整合的に確実に形成できる。
【００２７】
特に、第２の半導体層は、開口部内側の開口幅寸法の２分の１より大きい厚み寸法とすることによって、開口部内側に所要形状のサイドウォールを確実に形成でき、開口部内側のベース層においてベース−エミッタ接合面以外にベース層が露出してエミッタ層と接続されることを確実に防止できる。
【００２８】
以下において、本発明の要部であるバイポーラトランジスタの製造工程について図面に基づいて詳説する。
【００２９】
本実施形態では、基板面方位が（１００）結晶面によるｐ型シリコン基板10を用いており、この半導体基板10には、Sb2O3の固体ソース拡散によるｎ型のコレクタ埋め込み領域を形成した後に、エピタキシャル成長によってｎ型エピタキシャル層を形成している。ｎ型エピタキシャル層は、抵抗率1〜5Ωｃｍで厚さ0.4〜2.0μｍとしている。
【００３０】
半導体基板10には、図１に示すように、LOCOS（Local Oxidation of Silicon）法により素子分離酸化シリコン膜11を形成している。この素子分離酸化シリコン膜11は、例えば、まず半導体基板10の表面を熱酸化して厚さ50nmの酸化シリコンによるパッド層を形成し、このパッド層の上にＣＶＤ法によってシリコンナイトライド（Si3N4）層を形成することによって耐酸化マスク層を形成し、この耐酸化マスク層を既知のフォトリソグラフィ技術によるパターンニングして素子分離酸化シリコン膜11の形成部分に開口を設け、その後、スチーム酸化することによって形成している。素子分離酸化シリコン膜11は、例えば厚さ300〜800ｎｍとしている。
【００３１】
素子分離酸化シリコン膜11の形成後、耐酸化マスク層を除去した後に、素子分離酸化シリコン膜11の下方側の半導体基板10には、ボロン（B）のイオン注入を複数回繰り返して行って、ｐ型の素子分離領域を形成している。
【００３２】
さらに、半導体基板10のコレクタ電極取り出し領域には、リン（P）のイオン注入を複数回繰り返して行い、コレクタ埋め込み領域と接続したコレクタ電極取り出し領域を形成している。
【００３３】
このように所要の素子分離がなされ、コレクタ電極取り出し領域及びコレクタ電極取り出し領域が形成された後、半導体基板10の上面には、図１に示すように、下側絶縁膜12aと、半導体膜12bと、上側絶縁膜12cとを順次積層した第１絶縁層12を形成している。
【００３４】
下側絶縁膜12aは、減圧CVD法にてテトラエトキシシラン（ＴＥＯＳ）を用いて半導体基板10の全面に形成した酸化シリコン膜であり、下側絶縁膜12aの形成後、熱処理を行って緻密化している。
【００３５】
半導体膜12bは、減圧ＣＶＤ法にて下側絶縁膜12aの上面全面に形成した多結晶シリコン膜である。半導体膜12bは、後述するようにベース引き出し層として利用するため、ｐ型不純物たとえばボロン系ガスを成膜時に添加してボロンドープ多結晶シリコンとして抵抗の低減を図ってもよいし、半導体膜12bの形成後にイオンインプランテーションによりボロンを導入して抵抗の低減を図ってもよい。
【００３６】
上側絶縁膜12cは、減圧ＣＶＤ法にてＴＥＯＳを用いて半導体膜12bの上面全面に形成した酸化シリコン膜であり、上側絶縁膜12cの形成後、熱処理を行って緻密化している。
【００３７】
なお、下側絶縁膜12aと、半導体膜12bと、上側絶縁膜12cと順次成膜した後に、一括して熱処理を行うことにより、下側絶縁膜12a、上側絶縁膜12cをそれぞれ同時に緻密化してもよい。
【００３８】
第１絶縁層12の形成後、第１絶縁層12の上面にはレジストマスク（図示せず）を形成し、このレジストマスクを用いて第１絶縁層12にベース領域を形成するための開口部13を形成する（図１参照）。
【００３９】
開口部13の形成は、レジストマスクの形成後にドライエッチングにて上側絶縁膜12c、半導体膜12b、下側絶縁膜12aを順次エッチングし、下側絶縁膜12aに所定厚さの膜を残して異方性エッチングを行った後に、ウェットエッチングにより下側絶縁膜12aをさらにエッチングして開口部13を形成することにより、開口部13の形成にともなって露出したベース開口表面に生じるダメージを抑制し、その後形成するエピタキシャルベースの結晶品質の劣化を抑制している。
【００４０】
開口部13の形成にともなって露出したベース開口表面は、ベース−コレクタ接合面である。
【００４１】
その後、ベース−コレクタ接合面の自然酸化膜を、希釈ＨＦを用いたウェットエッチングによって除去し、さらに、減圧ＣＶＤ法を用いて炉内での水素ベーク処理によりベース−コレクタ接合面の自然酸化膜除去処理を行った後、炉内にて非選択エピタキシャル成膜により、図２に示すようにＳｉＧｅ混晶層からなるベース層14を成膜する。
【００４２】
ここで、ベース層７は、ベース−コレクタ接合面上ではエピタキシャルＳｉＧｅ混晶層となっており、開口部13の周辺及び第１絶縁層12の上面では多結晶ＳｉＧｅ混晶層７−２となっている。
【００４３】
なお、このＳｉＧｅ混晶層の形成においては、Ｇｅの濃度を任意の深さで変化させ、また、任意の膜厚深さにおいてＰ型不純物であるボロンを添加するものとしている。また、任意の膜厚深さにおいてカーボンを添加することもできる。なお、カーボン添加はＧｅ添加による結晶歪みの緩和と、Ｐ型不純物であるボロンの拡散抑制を目的として添加する。
【００４４】
このように、ベース層７の形成は非選択エピタキシャル成膜で行うことにより、マイクロローディング効果を抑制して、バイポーラトランジスタにおける電気特性の変動を抑制することができる。
【００４５】
ベース層14の形成後、図３に示すように、ベース層14の全面上面に第２絶縁層15を形成する。第２絶縁層15は、減圧CVD法にてＴＥＯＳを用いて形成した酸化シリコン膜15aと、減圧CVD法にて形成したシリコンナイトライド膜15bとで構成している。酸化シリコン膜15aは、後述するシリコンナイトライド膜15bのエッチングに対するストッパ層であって、ストッパ層としての機能が果たせる程度の膜厚であればよい。
【００４６】
一方、第２絶縁層15の大部分を占めるシリコンナイトライド膜15bの膜厚は、開口部13の内側の開口幅寸法Ｗの２分の１より大きくしている。このように、シリコンナイトライド膜15bを形成することによって、後述するように開口部13の内側に所要形状のサイドウォールを形成できる。
【００４７】
第２絶縁層15の形成後、図４に示すように、シリコンナイトライド膜15bを第１段階目のドライエッチングにより全面エッチバックして、開口部13に充填されたシリコンナイトライド膜15bを残すようにしている。このときのエッチング条件は酸化シリコン膜に対して選択性を持たせている。
【００４８】
次いで、図５に示すように、ウェットエッチングまたはドライエッチングにより酸化シリコン膜15aをエッチングして、ベース層14を露出させている。
【００４９】
次いで、図６に示すように、ベース層14をシリコンナイトライド膜15bと酸化シリコン膜15aと上側絶縁膜12cに対して選択的にエッチングし、ベース層14と半導体膜12bの接続部の付近までベース層14をエッチングしている。ここで、エッチングには、等方性の傾向が強いドライエッチング、またはウェットエッチングを用いることもできる。また、このエッチング後に、露出しているベース層14にボロンソースをイオン注入することにより、ベース層14のさらなる抵抗減少を図ることもできる。
【００５０】
次いで、図７に示すように、全面に減圧ＣＶＤ法にてＴＥＯＳを用いて酸化シリコン膜16を形成する。このとき、酸化シリコン膜16の膜厚は、次に行う自身のエッチバック後もベース層14を被覆するために、図７中のＷ２で示される部位の長さ、すなわちベース層14の膜圧とほぼ等しい寸法の少なくとも１／２以上としている。
【００５１】
次いで、図８に示すように、酸化シリコン膜16をドライエッチングにて全面エッチバックを行い、ベース層14は酸化シリコン膜16で被覆されているが、シリコンナイトライド膜15bは露出した状態としている。
【００５２】
次いで、図９に示すように、シリコンナイトライド膜15bの第２段階目のドライエッチングにより、シリコンナイトライド膜15bによって開口部13内にサイドウォール17を形成している。このとき、ドライエッチング条件としては酸化シリコン膜に対して選択性を持たせている。
【００５３】
ここで形成されたシリコンナイトライド膜15bのサイドウォール17間で規定された部分がセルフアラインエミッタ開口部に相当し、ベース−エミッタ接合面となる。
【００５４】
なお、サイドウォール17の形成において、ベース−エミッタ接合面の酸化シリコン膜15aがエッチングされ、その下部のベース層14がエッチングされるとベース層14の膜厚バラツキ要因となるため、サイドウォール17の形成後もベース−エミッタ接合面の酸化シリコン膜15aが残るようにすることが望ましい。なお、ベース層14がエッチングされる場合もエッチング起因のバラツキが電気特性に対して許容範囲であれば、その条件を用いることもできる。
【００５５】
次いで、図１０に示すように、ベース−エミッタ接合面に残存する酸化シリコン膜15aをウェットエッチングにより除去する。
【００５６】
次いで、図１１に示すように、エミッタ電極用の多結晶シリコン層18を減圧ＣＶＤ法により成膜した後、従来技術と同様に、リンをイオン注入し、熱処理を加えてエミッタを形成している。または、エミッタ電極材料として、リンドープアモルファスシリコン（ＰＤＡＳ）を用いることもできる。
【００５７】
次いで、図１２に示すように、エミッタ電極形状をレジストマスクとドライエッチングを用いて加工した後に、エミッタ電極の表面とベース電極取り出し用の半導体膜12bの表面にシリサイド19を形成している。
【００５８】
他の実施形態として、図１３〜１５に示すように、下側絶縁膜12aの開口縁は、半導体膜12bの開口縁よりも後退させておくことにより、下側絶縁膜12aと上側絶縁膜12cとの間に設けた半導体膜12bとベース層14との接触面積を大きくすることができ、より確実に電気的に導通可能とすることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図２】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図３】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図４】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図５】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図６】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図７】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図８】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図９】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図１０】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図１１】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図１２】本発明に係るバイポーラトランジスタの製造工程説明図である。
【図１３】他の実施形態の説明図である。
【図１４】他の実施形態の説明図である。
【図１５】他の実施形態の説明図である。
【符号の説明】
【００６０】
10  半導体基板
11  素子分離酸化シリコン膜
12a 下側絶縁膜
12b 半導体膜
12c 上側絶縁膜
12  第１絶縁層
13  開口部
14  ベース層
15  第２絶縁層
15a 酸化シリコン膜
15b シリコンナイトライド膜
16  酸化シリコン膜
17  サイドウォール
18  多結晶シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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