(57)【要約】【課題】  簡易な構成で精度の高い参照電位を生成することのできる強誘電体メモリ装置を提案する。【解決手段】  本発明の強誘電体メモリ装置は、強誘電体キャパシタＣｆｅの分極状態に対応付けて所定の論理値を記憶するメモリセルＭＣと、強誘電体キャパシタＣｆｅと略同一の特性を有する強誘電体キャパシタＣｄｆｅの分極状態に対応付けて所定の電荷量を保持するダミーセルＤＭＣと、メモリセルＭＣから出力される電荷量に応じた電位を出力するビット線ＢＬと、ビット線ＢＬと略同一の容量特性を有しダミーセルＤＭＣから出力される電荷に応じた電位を出力するダミービット線ＤＢＬ１と、ダミービット線ＤＢＬ１の電位を参照電位に変化させる電位制御手段ＣＤと、ビット線ＢＬの電位とダミービット線ＤＢＬ１の参照電位とを比較してメモリセルＭＣに記憶された論理値を判別する判別手段ＳＡとを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
（ａ）第１強誘電体キャパシタを含み、前記第１強誘電体キャパシタの分極状態に対応付けて所定の論理値を記憶するメモリセルと、
（ｂ）前記第１強誘電体キャパシタと略同一の特性を有する第２強誘電体キャパシタを含み、前記第２強誘電体キャパシタの分極状態に対応付けて所定の電荷量を保持するダミーセルと、
（ｃ）前記メモリセルから出力される電荷量に応じた電位を出力するビット線と、
前記ビット線と略同一の容量特性を有し、前記ダミーセルから出力される電荷に応じた電位を出力するダミービット線と、
（ｄ）前記ダミービット線の電位を参照電位に変化させる電位制御手段と、
（ｅ）前記ビット線の電位と前記ダミービット線の参照電位とを比較して前記メモリセルに記憶された論理値を判別する判別手段と、
を備える、強誘電体メモリ装置。
【請求項２】
（ａ）第１強誘電体キャパシタを含み、前記第１強誘電体キャパシタの分極状態に対応付けて所定の論理値を記憶するメモリセルと、
（ｂ）前記第１強誘電体キャパシタと略同一の特性を有する第２強誘電体キャパシタを含み、前記第２強誘電体キャパシタの分極状態に対応付けて所定の電荷量を保持するダミーセルと、
（ｃ）前記メモリセルから出力される電荷量に応じた電位を出力するビット線と、
（ｄ）前記ビット線と略同一の容量特性を有し、前記ダミーセルから出力される電荷に応じた電位を出力する第１ダミービット線と、
（ｅ）所定電位に制御される第２ダミービット線と、
（ｆ）前記第１ダミービット線と前記第２ダミービット線を容量結合させて前記第１ダミービット線の電位を参照電位に変化させる電位制御手段と、
（ｇ）前記ビット線の電位と前記ダミービット線の参照電位とを比較して前記メモリセルに記憶された論理値を判別する判別手段と、
を備える、強誘電体メモリ装置。
【請求項３】
請求項２に記載の強誘電体メモリ装置であって、前記メモリセルからの情報読み出し時に前記第１強誘電体キャパシタから出力される電荷量が多い状態を論理値"１"とし、前記電荷量が少ない状態を論理値"０"とした場合に、前記第２強誘電体キャパシタは論理値"０"に対応する分極状態に保持される、強誘電体メモリ装置。
【請求項４】
請求項２又は請求項３に記載の強誘電体メモリ装置であって、前記電位制御手段は前記第１ダミービット線と前記第２ダミービット線との間に形成される寄生容量である、強誘電体メモリ装置。
【請求項５】
請求項４に記載の強誘電体メモリ装置であって、前記寄生容量は常誘電体キャパシタである、強誘電体メモリ装置。
【請求項６】
請求項１乃至請求項５のうち何れか１項に記載の強誘電体メモリ装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体キャパシタを用いた不揮発性メモリ装置に関し、特に、情報の読み出し時にメモリセルから出力されるデータ信号の論理値を判別するための基準となる参照電位の生成技術に関する。
【背景技術】
【０００２】
１Ｔｒ１Ｃ型の強誘電体メモリ装置に記憶された"０"又は"１"の情報を読み出したときに強誘電体キャパシタから出力される微弱なデータ信号を増幅する際に、読み出された情報が"０"又は"１"の何れの論理値であるかを判定するための参照電位が必要である。参照電位の生成手段として、従来では定電位回路を用いる構成と、擬似的なメモリセル（ダミーセル）を用いる構成が知られている。特開平９−１３４５９４号公報においては、情報の読み出し時に参照電位を生成するためにダミーセルからの取り出し電荷量の差を利用する技術が提案されている。
【特許文献１】特開平９−１３４５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記特許文献に提案されている構成では、正規のメモリセルとダミーセルのそれぞれを別に動作させるための制御信号を生成する必要があり、回路構成が複雑になる。
【０００４】
そこで、本発明は簡易な構成で精度の高い参照電位を生成することのできる強誘電体メモリ装置及びこれを備えた電子機器を提案することを課題とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明の強誘電体メモリ装置は、（ａ）第１強誘電体キャパシタを含み、第１強誘電体キャパシタの分極状態に対応付けて所定の論理値を記憶するメモリセルと、（ｂ）第１強誘電体キャパシタと略同一の特性を有する第２強誘電体キャパシタを含み、第２強誘電体キャパシタの分極状態に対応付けて所定の電荷量を保持するダミーセルと、（ｃ）メモリセルから出力される電荷量に応じた電位を出力するビット線と、（ｄ）ビット線と略同一の容量特性を有し、ダミーセルから出力される電荷に応じた電位を出力するダミービット線と、（ｅ）ダミービット線の電位を参照電位に変化させる電位制御手段と、（ｆ）ビット線の電位とダミービット線の参照電位とを比較してメモリセルに記憶された論理値を判別する判別手段と、を備える。かかる構成により、簡易な構成で精度の高い参照電位を生成できる強誘電体メモリ装置を提供できる。
【０００６】
本発明の強誘電体メモリ装置は、（ａ）第１強誘電体キャパシタを含み、第１強誘電体キャパシタの分極状態に対応付けて所定の論理値を記憶するメモリセルと、（ｂ）第１強誘電体キャパシタと略同一の特性を有する第２強誘電体キャパシタを含み、第２強誘電体キャパシタの分極状態に対応付けて所定の電荷量を保持するダミーセルと、（ｃ）メモリセルから出力される電荷量に応じた電位を出力するビット線と、（ｄ）ビット線と略同一の容量特性を有し、ダミーセルから出力される電荷に応じた電位を出力する第１ダミービット線と、（ｅ）所定電位に制御される第２ダミービット線と、（ｆ）第１ダミービット線と第２ダミービット線を容量結合させて第１ダミービット線の電位を参照電位に変化させる電位制御手段と、（ｇ）ビット線の電位とダミービット線の参照電位とを比較して前記メモリセルに記憶された論理値を判別する判別手段と、を備える。第１ダミービット線と第２ダミービット線の容量結合を通じて第１ダミービット線の電位を参照電位に変化させることができるため、簡易な構成で精度の高い参照電位を生成できる強誘電体メモリ装置を提供できる。
【０００７】
本発明の強誘電体メモリ装置において、メモリセルからの情報読み出し時に第１強誘電体キャパシタから出力される電荷量が多い状態を論理値"１"とし、電荷量が少ない状態を論理値"０"とした場合に、第２強誘電体キャパシタは論理値"０"に対応する分極状態に保持されるのが望ましい。第１ダミービット線の電位は論理値"０"の情報を読み出したときの電位になるので、この電位を上述の容量結合により適度に昇圧させることでデータ判別の基準となる参照電位に変化させることができる。
【０００８】
電位制御手段としては、例えば、第１ダミービット線と第２ダミービット線との間に形成される寄生容量を用いることができる。このような寄生容量としては常誘電体キャパシタが好適である。常誘電体キャパシタであれば電荷取り出しによるキャパシタの劣化が少ないため、参照電位の制御を精度よく実現できる。
【０００９】
本発明の電子機器は本発明の強誘電体メモリ装置を具備する。ここで、電子機器とは本発明に関わる強誘電体メモリ装置を備えた所定の機能を有する機器一般をいい、その構成に特に限定は無いが、例えば、記憶装置を必要とするコンピュータ装置、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等のあらゆる機器が含まれる。
【発明を実施するための最良の形態】
【００１０】
図１は本実施形態に関わる強誘電体メモリ装置の回路構成を示している。強誘電体メモリ装置は、メモリセルＭＣをｎ行ｍ列に配列してなるセルアレイＣＡと、ダミーセルＤＭＣをｎ行１列に配列してなるダミーセルアレイＤＣＡとを含んで構成されている。メモリセルＭＣは情報（"０"又は"１"の論理値）の書き込み／読み出しの対象となるセルを選択するためのトランジスタＭＣＴｒと、情報を記憶する強誘電体キャパシタ（第１強誘電体キャパシタ）Ｃｆｅから成る１Ｔｒ１Ｃ型のセルとして構成されており、強誘電体キャパシタＣｆｅが保持する自発分極電荷量に対応付けて情報を記憶している。各々のメモリセルＭＣには、ワード線ＷＬ、プレート線ＰＬ、及びビット線ＢＬがそれぞれ配線されており、トランジスタＭＣＴｒのゲート端子はワード線ＷＬに、ソース端子は強誘電体キャパシタＣｆｅの一方の電極に、ドレイン端子はビット線ＢＬにそれぞれ接続し、更にプレート線ＰＬは強誘電体キャパシタＣｆｅの他方の電極に接続している。各々のビット線ＢＬ１〜ＢＬｍにはこれらビット線ＢＬ１〜ＢＬｍとグランドＧＮＤとの導通／遮断をスイッチング制御するトランジスタＴｒＤＩＳが形成されている。トランジスタＴｒＤＩＳはＤＩＳ信号によってオン／オフ制御される。
【００１１】
本明細書では、説明の便宜上、強誘電体キャパシタＣｆｅの自発分極量（残留分極量）を±Ｐｒとしたとき、自発分極量がＰｒの状態を論理値"０"に対応付け、自発分極量が−Ｐｒの状態を論理値"１"に対応付けるものとする。情報の読み出しサイクルにおいてはメモリセルＭＣに論理値"１"が記憶されている状態では反転時電荷量として（Ｐｓ＋Ｐｒ）の電荷がビット線ＢＬ上に出力され、論理値"０"が記憶されている状態では反転時電荷量として（Ｐｓ−Ｐｒ）の電荷がビット線ＢＬ上に出力される。ここで、Ｐｓは飽和分極量とする。
【００１２】
一方、ダミーセルＤＭＣは上述したメモリセルＭＣと同様に強誘電体キャパシタ（第２強誘電体キャパシタ）ＣｄｆｅとトランジスタＤＭＣＴｒを含んで構成されており、各々のダミーセルＤＭＣにはワード線ＷＬ、プレート線ＰＬ、及びダミービット線（第１ダミービット線）ＤＢＬ１が配線されている。トランジスタＤＭＣＴｒのゲート端子はワード線ＷＬに、ソース端子は強誘電体キャパシタＣｄｆｅの一方の電極に、ドレイン端子はダミービット線ＤＢＬにそれぞれ接続し、更にプレート線ＰＬは強誘電体キャパシタＣｄｆｅの他方の電極に接続している。ダミービット線ＤＢＬ１にはダミービット線ＤＢＬ１とグランドＧＮＤとの導通／遮断をスイッチング制御するトランジスタＴｒＤＩＳが設けられている。センスアンプ（判別手段）ＳＡは情報の読み出しサイクルにおいてメモリセルＭＣからビット線ＢＬに出力された電荷によって充電されたビット線ＢＬの電位と、ダミービット線ＤＢＬ１の参照電位Ｖrefとを差動増幅してデータ判別を行う。センスアンプＳＡのオン／オフはＳＡＯＮ信号によって制御される。
【００１３】
尚、ワード線ＷＬとプレート線ＰＬの制御は共有化されており、制御し易い構成となっている。また、トランジスタＭＣＴｒ、ＤＭＣＴｒ、及びＴｒＤＩＳはＮＭＯＳトランジスタの場合を例示しているが、ＮＭＯＳトランジスタに限られるものではなく、各種のスイッチング素子を用いることができる。
【００１４】
上述の構成において、ダミーセルＤＭＣを構成する強誘電体キャパシタＣｄｆｅの特性はメモリセルＭＣを構成する強誘電体キャパシタＣｆｅの特性と略同一になるように形状や膜厚などの各種パラメータがほぼ同一に形成されており、更に、ビット線ＢＬ１〜ＢＬｍとグランドＧＮＤとの間に形成される寄生容量ＣＢＬはダミービット線ＤＢＬとグランドＧＮＤとの間に形成される寄生容量ＣＤＢＬと略同一になるようにこれらの配線の配線長や配線幅等が形成されている。このような条件下でダミーセルＤＭＣの強誘電体キャパシタＣｄｆｅを論理値"０"に対応する分極状態に設定すると、ダミーセルＤＭＣからダミービット線ＤＢＬに出力された電荷Ｑ１（＝Ｐｓ−Ｐｒ）によってダミービット線ＤＢＬは電位ＶＢＬ０に充電される。この電位ＶＢＬ０は論理値"０"が書き込まれたメモリセルＭＣから情報の読み出しサイクルにおいてビット線ＢＬに出力された電荷ＱＭＣ（＝Ｐｓ−Ｐｒ）によってビット線ＢＬが充電される電位に等しい。ダミービット線ＤＢＬ１の電位はメモリセルＭＣから読み出されるデータ信号のデータ判別の基準となる参照電位Ｖrefとして利用されるが、当該電位がＶＢＬ０に等しいままではセンスアンプＳＡにおいてデータ判別が出来ないため、ダミービット線ＤＢＬ１の電位を所望の参照電位Ｖrefに昇圧する必要がある。論理値"１"が書き込まれたメモリセルＭＣから情報の読み出しサイクルにおいてビット線ＢＬに出力された電荷（Ｐｓ＋Ｐｒ）によってダミービット線ＤＢＬが充電される電位をＶＢＬ１とした場合、参照電位Ｖrefは（１）式の関係を満たす必要がある。
ＶＢＬ０＜Ｖref＜ＶＢＬ１  …（１）
【００１５】
本実施形態ではダミービット線ＤＢＬ１とは別のダミービット線（第２ダミービット線）ＤＢＬ２を更にもう１本用意し、これら２本のダミービット線ＤＢＬ１，ＤＢＬ２の間の容量結合を介してダミービット線ＤＢＬ１の電位を（１）式を満たす参照電位Ｖrefに制御する。ダミービット線ＤＢＬ１，ＤＢＬ２の間には常誘電体膜が介在しており、常誘電体キャパシタＣＤが形成される。メモリセルＭＣからの情報の読み出しサイクルにおいてダミービット線ＤＢＬ２にＶcap信号を与えると、ダミービット線ＤＢＬ１にはダミーセルＤＭＣから供給される電荷Ｑ１に加えて、常誘電体キャパシタＣＤから電荷Ｑ２が供給されるので、ダミービット線ＤＢＬ２に供給される合計電荷量をＱＤＭＣとすると、（２）式〜（４）式が成立する。
ＱＤＭＣ（＝Ｑ１＋Ｑ２）＞ＱＭＣ（＝Ｑ１）  …（２）
ＱＤＭＣ＝ＣＤＢＬ×Ｖref  …（３）
ＱＭＣ＝ＣＢＬ×ＶＢＬ０  …（４）
【００１６】
ここで、ＣＤＢＬとＣＢＬは等しくなるようにビット線ＢＬとダミービット線ＤＢＬ１が形成されているため、（２）式〜（４）式より、ＶＢＬ０＜Ｖrefの関係を満たす。このように、常誘電体キャパシタＣＤはダミービット線ＤＢＬ１の電位を制御する電位制御手段として機能する。
【００１７】
参照電位Ｖrefが（１）式を満たすために必要な常誘電体キャパシタＣＤの容量値について図４を参照しながら説明を加える。同図は強誘電体キャパシタＣｄｆｅのヒステリシス特性を示しており、直線Ｌは論理値"０"を読み出す際に現れる電荷ＱＤＭＣと常誘電体キャパシタＣＤから現れる電荷ＱＣＤの合成容量に等しく、直線Ｌと直線Ｄの交点ｃは常誘電体キャパシタＣＤの容量値の増大に伴って点ａから点ｂに向って移動する。ダミービット線ＤＢＬ１の電位は、点ａではＶＢＬ０になり、点ｂではＶＢＬ１になる。従って、点ｃが点ａと点ｂの間の直線Ｄ上に位置するように直線Ｌの傾きを定めることにより参照電位Ｖrefは（１）式の条件を満たす。このようにして定めた直線Ｌの傾きから常誘電体キャパシタＣＤの容量値を求めることができる。尚、参照電位Ｖrefの値としては、Ｖref＝（ＶＢＬ０＋ＶＢＬ１）／２に設定するのが望ましい。
【００１８】
尚、ダミービット線ＤＢＬ１に情報を書き込む際に常誘電体キャパシタＣＤの影響を受けないように、ダミービット線ＤＢＬ２には当該ダミービット線ＤＢＬ２をフローティング状態にするためのスイッチＳＷが設けられており、情報の読み出しサイクル実行時にスイッチＳＷが閉じられた状態でダミービット線ＤＢＬ２にＶcap信号が供給されるように構成されている。
【００１９】
常誘電体キャパシタＣＤを形成するには、例えば、図２（Ａ）に示すようにダミービット線ＤＢＬ１，ＤＢＬ２を同一平面内（又は同一レイヤ）において隣接するように形成する構成、同図（Ｂ）に示すようにダミービット線ＤＢＬ２をダミービット線ＤＢＬ１よりも上層に形成する構成、同図（Ｃ）に示すようにダミービット線ＤＢＬ２をダミービット線ＤＢＬ１よりも下層に形成する構成などが好適である。何れの構成においても、参照電位Ｖrefが（１）式の条件を満たすように、ダミービット線ＤＢＬ１，ＤＢＬ２間の距離と対向面積、その間の常誘電体（例えば、シリコン酸化膜、シリコン窒化膜など）の誘電率を調整すればよい。
【００２０】
図３は情報の読み出しサイクルにおけるタイミングチャートを示している。読み出しサイクルが開始されると、ワード線ＷＬ１は０ＶからＶｃｃに立ち上げられ、トランジスタＭＣＴｒ，ＤＭＣＴｒはオフからオンに遷移する。これにより、強誘電体キャパシタＣｆｅの一端はビット線ＢＬに接続し、強誘電体キャパシタＣｄｆｅの一端はダミービット線ＤＢＬに接続する。ワード線ＷＬ１が０ＶからＶｃｃに立ち上がった後にＤＩＳ信号はＶｃｃから０Ｖに立ち下がり、０Ｖにプリチャージされていたビット線ＢＬとダミービット線ＤＢＬ１はそれぞれフローティング状態に遷移する。次いで、プレート線ＰＬ１は０ＶからＶｃｃに立ち上がり、メモリセルＭＣに記憶されていた情報が読み出され、その情報に応じてビット線ＢＬの電位が変化する。"１"の情報が読み出された場合にはビット線ＢＬの電位は実線に示すように変化し、"０"の情報が読み出された場合にはビット線ＢＬの電位は点線に示すように変化する。同時に、ダミーセルＤＭＣから"０"の情報が読み出され、ダミービット線ＤＢＬ１の電位がＶＢＬ０に昇圧する。次いで、スイッチＳＷをオフからオンに切り替え、同時もしくは次いで、ダミービット線ＤＢＬ２に供給されるＶcap信号が０ＶからＶｃｃに立ち上げられると、ダミービット線ＤＢＬ１の電位が容量カップリングによりＶＢＬ０からＶrefまで昇圧する。ダミービット線ＤＢＬ１の電位が参照電位Ｖrefまで十分に昇圧した後、ＳＡＯＮ信号は０ＶからＶｃｃに立ち上げられ、センスアンプＳＡによるデータ判別が行われる。データ判別を行うに足りる十分な時間が経過した後、Ｖcap信号はＶｃｃから０Ｖに立ち下げられ、これに続いてワード線ＷＬ１、プレート線ＰＬ１、及びＳＡＯＮ信号の電位もＶｃｃから０Ｖに立ち下げられる。情報の読み取り終了後にＤＩＳ信号は０ＶからＶｃｃに立ち上げられ、トランジスタＴｒＤＩＳがオフからオンになることによりビット線ＢＬとダミービット線ＤＢＬ１は０Ｖにプリチャージされる。
【００２１】
本実施形態によれば、ダミービット線ＤＢＬに出力される参照電位ＶrefはメモリセルＭＣから"０"の情報が読み出された場合のビット線ＢＬの電位ＶＢＬ０よりも高くなるように設定することができ、データ判別の基準となる参照電位Ｖrefを簡易に生成できる。常誘電体キャパシタＣＤはダミービット線ＤＢＬ１，ＤＢＬ２を隣接形成し、又は上層と下層にそれぞれ形成するだけでよいので、面積的なデメリットは少ない。また、常誘電体キャパシタＣＤは取り出し電荷量の劣化がほとんどないので、精度よく参照電位Ｖrefを制御できる。また、ダミーセルＤＭＣの制御はメモリセルＭＣの制御とほぼ同一であるため、制御回路を簡略化できる。また、強誘電体キャパシタＣｄｆｅの自発分極量の大小に応じて参照電位Ｖrefを制御する構成よりも、メモリセルＭＣとダミーセルＤＭＣのそれぞれを構成する強誘電体キャパシタＣｆｅ，Ｃｄｆｅが全て同一の特性となるようにプロセス制御する構成の方が加工バラツキを低減することができる。また、情報の読み出し動作を繰り返すことによる経年劣化により強誘電体キャパシタＣｆｅ，Ｃｄｆｅから取り出す電荷量が低下するような劣化が生じたとしても、メモリセルＭＣの読み出し回数とダミーセルＤＭＣの読み出し回数は同数になるため、両者の劣化の度合いは同程度になり、この劣化の影響によるデータの誤読み出しはほとんどない。
【００２２】
尚、上述の例では強誘電体キャパシタＣｄｆｅに"０"の情報を記憶しておいてダミービット線ＤＢＬ１の電位をＶＢＬ０から参照電位Ｖrefに昇圧させる構成としたが、本発明はこれに限られるものではなく、例えば、強誘電体キャパシタＣｄｆｅに"１"の情報を記憶しておいてダミービット線ＤＢＬ１の電位をＶＢＬ１から参照電位Ｖrefに降圧させる構成にしてもよい。
【図面の簡単な説明】
【００２３】
【図１】本実施形態に関わる強誘電体メモリ装置の回路構成図である。
【図２】第１ダミービット線と第２ダミービット線の位置関係を示す図である。
【図３】情報読み出しサイクルにおけるタイミングチャートである。
【図４】強誘電体キャパシタのヒステリシス特性曲線である。
【符号の説明】
【００２４】
ＣＡ…セルアレイ  ＤＣＡ…ダミーセルアレイ  ＭＣ…メモリセル  ＤＭＣ…ダミーセル  ＭＣＴｒ…トランジスタ  ＤＭＣＴｒ…トランジスタ  Ｃｆｅ…強誘電体キャパシタ  Ｃｄｆｅ…強誘電体キャパシタ  ＷＬ…ワード線  ＰＬ…プレート線  ＢＬ…ビット線  ＤＢＬ１…ダミービット線  ＤＢＬ２…ダミービット線  ＣＤ…常誘電体キャパシタ  ＳＷ…スイッチ  ＣＢＬ…寄生容量  ＣＤＢＬ…寄生容量  ＳＡ…センスアンプ  ＴｒＤＩＳ…トランジスタ
【図１】
2006004536.tif 000003
【図２】
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【図３】
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【図４】
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