(57)【要約】【課題】チャージポンピング効率を最大化できる内部電圧発生回路を提供すること。【解決手段】基準電圧ＶＲ１とポンピング電圧ＶＰＰとを受け取って、周期信号ＯＳＣを生成する周期信号生成部（１１０、１２０）と、周期信号ＯＳＣによってポンピング制御信号ＰＳ９、ＰＳ１０、Ｇ１１、Ｇ１２と、電源電圧をポンピングしポンピング電圧を生成するブートストラップの両端ノード間をプリチャージさせるプリチャージ制御信号ＰＢ１を出力するポンプ制御ロジック部（１３０）と、ポンピング制御信号によってブートストラップの両端ノードを外部電圧でプリチャージし、ブートストラップの両端ノードの電圧とポンピング電圧とを電荷分配した後、プリチャージ制御信号の活性化によってブートストラップの両端ノードを接続してプリチャージさせて、昇圧された前記ポンピング電圧を生成するチャージポンピング部（１４０）とを備える。【選択図】図１５
2006311786.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧及びポンピング電圧を受け取って、周期信号を生成する周期信号生成部と、
前記周期信号によってポンピング動作を制御するためのポンピング制御信号と、電源電圧をポンピングし、前記ポンピング電圧を生成するブートストラップの両端ノードの間をプリチャージさせるためのプリチャージ制御信号とを出力するポンプ制御ロジック部と、
前記ポンピング制御信号によって前記ブートストラップの両端ノードを外部電圧でプリチャージし、前記ブートストラップの両端ノードの電圧とポンピング電圧とを電荷分配した後、前記プリチャージ制御信号の活性化によって前記ブートストラップの両端ノードを接続し、前記ブートストラップの両端ノードをプリチャージさせて、一定レベル昇圧された前記ポンピング電圧を生成するチャージポンピング部と
を備えることを特徴とする内部電圧発生回路。
【請求項２】
前記周期信号生成部が、
前記基準電圧をシフトし、レベルシフトされた基準電圧を出力するレベルシフタと、
レベルシフトされた前記基準電圧によってポンピング電圧レベルを感知し、ポンピングイネーブル信号を出力するポンピング電圧レベル検出部と、
前記ポンピングイネーブル信号によって前記周期信号を生成するリングオシレータと
を備えることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項３】
前記ポンプ制御ロジック部が、
前記周期信号を一定時間遅延し、前記ブートストラップの両端ノードをブートストラップするための第１ポンピング制御信号グループを出力する第１論理手段と、
前記周期信号を論理演算し、前記ブートストラップされた前記ブートストラップの両端ノードを前記外部電圧にプリチャージするための第２ポンピング制御信号グループを出力する第２論理手段と、
前記第２ポンピング制御信号を論理演算し、前記電荷分配後に、前記プリチャージ制御信号を活性化する第３論理手段と
を備えることを特徴とする請求項２に記載の内部電圧発生回路。
【請求項４】
前記第１論理手段が、前記周期信号を一定時間遅延し、第１ポンピング制御信号と、該第１ポンピング制御信号と位相が反対である第２ポンピング制御信号とを生成するインバータチェーンを備えることを特徴とする請求項３に記載の内部電圧発生回路。
【請求項５】
前記第２論理手段が、前記周期信号と一定時間遅延された前記周期信号とを論理演算し、前記周期信号の立ち下りエッジ及び立ち上がりエッジの前に、第３ポンピング制御信号及び第４ポンピング制御信号をそれぞれ活性化する複数の論理素子を備えることを特徴とする請求項３に記載の内部電圧発生回路。
【請求項６】
前記第３論理手段が、前記第３ポンピング制御信号と前記第４ポンピング制御信号とをＮＯＲ演算し、前記第３ポンピング制御信号及び前記第４ポンピング制御信号の活性化後に、前記プリチャージ制御信号をそれぞれ活性化する複数の論理素子を備えることを特徴とする請求項５に記載の内部電圧発生回路。
【請求項７】
前記ポンプ制御ロジック部が、
前記周期信号を一定時間遅延し、前記ブートストラップの両端ノードをブートストラップするための第１ポンピング制御信号グループを出力する第１論理手段と、
前記周期信号を一定時間遅延し、前記第１ポンピング制御信号と位相が反対である第２ポンピング制御信号グループを出力する第２論理手段と、
前記周期信号と一定時間遅延された前記周期信号とを論理演算し、ブートストラップされた前記ブートストラップの両端ノードを前記外部電圧にプリチャージするための第３ポンピング制御信号グループを出力する第３論理手段と、
前記第３ポンピング制御信号と位相が反対である第４ポンピング制御信号グループを出力する第４論理手段と、
前記周期信号と一定時間遅延された前記周期信号とを論理演算し、前記電荷分配後に、前記プリチャージ制御信号を活性化する第５論理手段と
を備えることを特徴とする請求項２に記載の内部電圧発生回路。
【請求項８】
前記第１論理手段が、前記周期信号を一定時間遅延し、位相が相互に反対である第１ポンピング制御信号と第２ポンピング制御信号とを出力するインバータチェーンを備えることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項９】
前記第２論理手段が、前記周期信号を一定時間遅延し、位相が相互に反対である第１ポンピング制御信号と第２ポンピング制御信号とを出力するインバータチェーンを備えることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項１０】
前記第３論理手段が、
前記周期信号と反転遅延された前記周期信号とを論理演算する第１論理演算部と、
前記第１論理演算部の出力をそれぞれ相互に異なる時間で遅延し、第１ポンピング制御信号、第２ポンピング制御信号及び第３ポンピング制御信号を出力するインバータチェーンと
を備えることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項１１】
前記第４論理手段が、
前記周期信号と反転遅延された前記周期信号とを論理演算する第１論理演算部と、
前記第１論理演算部の出力をそれぞれ相互に異なる時間で遅延し、第９ポンピング制御信号、第１０ポンピング制御信号及び第１１ポンピング制御信号と位相が相互に反対である第１ポンピング制御信号、第２ポンピング制御信号及び第３ポンピング制御信号を出力するインバータチェーンと
を備えることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項１２】
前記第５論理手段が、
前記周期信号と一定時間遅延された前記周期信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、
前記周期信号と一定時間遅延された前記周期信号とをＮＯＲ演算するＮＯＲゲートと、
前記第３論理演算部と前記第１ＮＡＮＤゲートの出力とをＮＡＮＤ演算する前記プリチャージ制御信号を出力する第２ＮＡＮＤゲートと
を備えることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項１３】
前記チャージポンピング部が、
前記プリチャージ制御信号の電圧レベルをポンピングし、プリチャージ駆動信号を出力するプリチャージ制御部と、
前記プリチャージ制御信号がローにイネーブルされる場合、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードをプリチャージさせ、２倍に昇圧された電圧を出力する交差接続構造のダブルチャージポンピング部と
を備えることを特徴とする請求項２に記載の内部電圧発生回路。
【請求項１４】
前記プリチャージ制御部が、
ポンピング電圧の印加端に並列接続され、交差接続構造を有する第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタと接地電圧端との間に接続され、それぞれのゲート端子を介して前記プリチャージ制御信号と反転された前記プリチャージ制御信号とが印加される第１及び第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１３に記載の内部電圧発生回路。
【請求項１５】
前記ダブルチャージポンピング部が、
電源電圧を昇圧し、前記ブートストラップの両端ノードをブートストラップする複数のスイッチング素子と、
前記ポンピング制御信号によって前記ブートストラップの両端ノードに電圧を選択的に充電する複数のＭＯＳキャパシタと、
前記プリチャージ制御信号のイネーブル時に、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードを接続させるスイッチングトランジスタと
を備えることを特徴とする請求項１３に記載の内部電圧発生回路。
【請求項１６】
前記チャージポンピング部が、
前記プリチャージ制御信号の電圧レベルをポンピングし、プリチャージ駆動信号を出力するプリチャージ制御部と、
前記プリチャージ制御信号がローにイネーブルされる場合、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードをプリチャージさせ、３倍に昇圧された電圧を出力するトリプルチャージポンピング部と
を備えることを特徴とする請求項２に記載の内部電圧発生回路。
【請求項１７】
前記プリチャージ制御部が、
ポンピング電圧印加端に並列接続され、交差接続構造を有する第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタと接地電圧端との間に接続され、それぞれのゲート端子を介して前記プリチャージ制御信号と反転された前記プリチャージ制御信号とが印加される第１及び第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１６に記載の内部電圧発生回路。
【請求項１８】
前記トリプルチャージポンピング部が、
電源電圧を昇圧し、前記ブートストラップの両端ノードをブートストラップするための一定の時間差をおいて、順次ターンオンされる複数のスイッチング素子と、
複数の前記スイッチング素子のターンオン時に、前記ポンピング制御信号によって前記ブートストラップの両端ノードに電圧を選択的に充電する複数のキャパシタ素子と、
前記プリチャージ制御信号のイネーブル時に、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードを選択的に接続させるスイッチング部と
を備えることを特徴とする請求項１６に記載の内部電圧発生回路。
【請求項１９】
基準電圧とポンピング電圧とを受け取って、周期信号を生成する周期信号生成部と、
前記周期信号によってポンピング動作を制御するためのポンピング制御信号と、接地電圧をポンピングし、前記バックバイアス電圧を生成するブートストラップの両端ノード間をプリチャージさせるためのプリチャージ制御信号とを出力するポンプ制御ロジック部と、
前記ポンピング制御信号によって前記ブートストラップの両端ノードを外部電圧にプリチャージし、前記ブートストラップの両端ノードの電圧と前記接地電圧とを電荷分配した後、前記プリチャージ制御信号の活性化によって前記ブートストラップの両端ノードを接続し、前記ブートストラップの両端ノードをプリチャージさせて、一定レベル昇圧された前記バックバイアス電圧を生成するチャージポンピング部と
を備えることを特徴とする内部電圧発生回路。
【請求項２０】
前記周期信号生成部が、
前記基準電圧をシフトし、レベルシフトされた基準電圧を出力するレベルシフタと、
レベルシフトされた前記基準電圧によってバックバイアス電圧レベルを感知して、バックバイアスのイネーブル信号を出力するバックバイアス電圧レベル検出部と、
前記バックバイアスのイネーブル信号によって前記周期信号を生成するリングオシレータと
を備えることを特徴とする請求項１９に記載の内部電圧発生回路。
【請求項２１】
前記ポンプ制御ロジック部が、
前記周期信号を一定時間遅延し、前記ブートストラップの両端ノードをブートストラップするための第１ポンピング制御信号グループを出力する第１論理手段と、
前記周期信号を論理演算し、前記ブートストラップされる前記ブートストラップの両端ノードを前記外部電圧にプリチャージするための第２ポンピング制御信号グループを出力する第２論理手段と、
前記第２ポンピング制御信号を論理演算して前記電荷分配後に、前記プリチャージ制御信号を活性化する第３論理手段と
を備えることを特徴とする請求項２０に記載の内部電圧発生回路。
【請求項２２】
前記第１論理手段が、前記周期信号を一定時間遅延し、第１ポンピング制御信号と、該第１ポンピング制御信号と位相が反対である第２ポンピング制御信号とを生成するインバータチェーンを備えることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項２３】
前記第２論理手段が、前記周期信号と一定時間遅延された前記周期信号とを論理演算し、前記周期信号の立ち下りエッジ及び立ち上がりエッジ前に、第１ポンピング制御信号及び第２ポンピング制御信号をそれぞれ活性化する複数の論理素子を備えることを特徴とする請求項２１に記載の内部電圧発生回路。
【請求項２４】
前記第３論理手段が、前記第１ポンピング制御信号と前記第２ポンピング制御信号とをＮＡＮＤ演算し、前記第１ポンピング制御信号及び前記第２ポンピング制御信号の活性化後に、前記プリチャージ制御信号をそれぞれ活性化する複数の論理素子を備えることを特徴とする請求項２３に記載の内部電圧発生回路。
【請求項２５】
前記ポンプ制御ロジック部が、
前記周期信号を一定時間遅延し、前記ブートストラップの両端ノードをブートストラップするための第１ポンピング制御信号グループを出力する第１論理手段と、
前記周期信号を一定時間遅延し、前記第１ポンピング制御信号と位相が反対である第２ポンピング制御信号グループを出力する第２論理手段と、
前記周期信号と一定時間遅延された前記周期信号とを論理演算し、ブートストラップされた前記ブートストラップの両端ノードを前記外部電圧にプリチャージするための第３ポンピング制御信号グループを出力する第３論理手段と、
前記第３ポンピング制御信号と位相が反対である第４ポンピング制御信号グループを出力する第４論理手段と、
前記周期信号と一定時間遅延された前記周期信号とを論理演算し、前記電荷分配後に、前記プリチャージ制御信号を活性化する第５論理手段と
を備えることを特徴とする請求項２０に記載の内部電圧発生回路。
【請求項２６】
前記第１論理手段が、前記周期信号を一定時間遅延し、位相が相互に反対である第１ポンピング制御信号と第２ポンピング制御信号とを出力するインバータチェーンを備えることを特徴とする請求項２５に記載の内部電圧発生回路。
【請求項２７】
前記第２論理手段が、前記周期信号を一定時間遅延し、位相が相互に反対である第１ポンピング制御信号と第２ポンピング制御信号とを出力するインバータチェーンを備えることを特徴とする請求項２５に記載の内部電圧発生回路。
【請求項２８】
前記第３論理手段が、
前記周期信号と反転遅延される前記周期信号とを論理演算する第１論理演算部と、
前記第１論理演算部の出力をそれぞれ相互に異なる時間だけ遅延し、第１ポンピング制御信号、第２ポンピング制御信号及び第３ポンピング制御信号を出力するインバータチェーンと
を備えることを特徴とする請求項２５に記載の内部電圧発生回路。
【請求項２９】
前記第４論理手段が、
前記周期信号と反転遅延される前記周期信号とを論理演する第１論理演算部と、
前記第１論理演算部の出力をそれぞれ相互に異なる時間だけ遅延し、第１ポンピング制御信号、第２ポンピング制御信号及び第３ポンピング制御信号を出力するインバータチェーンと
を備えることを特徴とする請求項２５に記載の内部電圧発生回路。
【請求項３０】
前記第５論理手段が、
前記周期信号と一定時間遅延された前記周期信号とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、
前記周期信号と一定時間遅延された前記周期信号とをＮＯＲ演算するＮＯＲゲートと、
前記第１ＮＡＮＤゲートと前記ＮＯＲゲートの出力とをＮＡＮＤ演算し、前記プリチャージ制御信号を出力する第２ＮＡＮＤゲートと
を備えることを特徴とする請求項２５に記載の内部電圧発生回路。
【請求項３１】
前記チャージポンピング部が、
前記プリチャージ制御信号の電圧レベルをポンピングし、プリチャージ駆動信号を出力するプリチャージ制御部と、
前記プリチャージ制御信号がローにイネーブルされる場合、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードをプリチャージさせ、２倍に昇圧された電圧を出力する交差接続構造のダブルチャージポンピング部と
を備えることを特徴とする請求項２５に記載の内部電圧発生回路。
【請求項３２】
前記プリチャージ制御部が、
ポンピング電圧印加端に並列接続され、交差接続構造を有する第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタと接地電圧端との間に接続され、それぞれのゲート端子を介して反転された前記プリチャージ制御信号と一定時間遅延された前記プリチャージ制御信号とが印加される第１及び第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項３１に記載の内部電圧発生回路。
【請求項３３】
前記ダブルチャージポンピング部が、
前記接地電圧をポンピングし、前記ブートストラップの両端ノードをブートストラップする複数のスイッチング素子と、
前記ポンピング制御信号によって前記ブートストラップの両端ノードに電圧を選択的に充電する複数のＭＯＳキャパシタと、
前記プリチャージ制御信号のイネーブル時に、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードを接続させるスイッチングトランジスタと
を備えることを特徴とする請求項３１に記載の内部電圧発生回路。
【請求項３４】
前記チャージポンピング部が、
前記プリチャージ制御信号の電圧レベルをポンピングし、プリチャージ駆動信号を出力するプリチャージ制御部と、
前記プリチャージ制御信号がローにイネーブルされる場合、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードをプリチャージさせ、３倍に昇圧された電圧を出力するトリプルチャージポンピング部と
を備えることを特徴とする請求項２０に記載の内部電圧発生回路。
【請求項３５】
前記プリチャージ制御部が、
ポンピング電圧印加端に並列接続され、交差接続構造を有する第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタと接地電圧端との間に接続され、それぞれのゲート端子を介して前記プリチャージ制御信号と反転された前記プリチャージ制御信号とが印加される第１及び第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項３４に記載の内部電圧発生回路。
【請求項３６】
前記トリプルチャージポンピング部が、
前記接地電圧をポンピングし、前記ブートストラップの両端ノードをブートストラップするための一定の時間差をおいて、順次ターンオンされる複数のスイッチング素子と、
複数の前記スイッチング素子のターンオン時に、前記ポンピング制御信号によって前記ブートストラップの両端ノードに電圧を選択的に充電する複数のキャパシタ素子と、
前記プリチャージ制御信号のイネーブル時、前記プリチャージ駆動信号によって前記ブートストラップの両端ノードを選択的に接続させるスイッチング部と
を備えることを特徴とする請求項３４に記載の内部電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電圧発生回路に関し、特に、外部電源電圧と接地電圧レベルとを電源電圧よりも高いポンピング電圧レベルまたは接地電圧よりも低いバックバイアス電圧レベルにチャージポンピングするための内部電源発生装置で、ポンピング効率を最大に向上させることができる技術に関する。
【背景技術】
【０００２】
一般に、半導体メモリ素子であるＤＲＡＭでは、セルをアクセスするために、セルトランジスタのゲート、または、ワードラインに外部電源電圧ＶＣＣよりも高い電位であるポンピング電圧ＶＰＰを印加し、セルデータが消失されないようにする。また、セルに格納されているデータの消失を防止するために、セルトランジスタのバルクに外部電位である接地電圧ＶＳＳよりも低いバックバイアス電圧ＶＢＢを印加する。
【０００３】
チャージポンプの効率は、このようなポンピング電圧ＶＰＰとバックバイアス電圧ＶＢＢとを生成するにあたり非常に大きな影響を及ぼす。したがって、少ない（あるいは、同じ）面積を有し、効率が高いチャージポンプを具現することは非常に重要な課題であると言える。
【０００４】
図１は、ポンピング電圧ＶＰＰを生成するための従来の内部電圧発生回路構成を示すブロック図である。
【０００５】
図１の内部電圧発生回路は、レベルシフタ１、ＶＰＰレベル検出部２、リングオシレータ３、ポンプ制御ロジック部４及びダブルチャージポンピング部５を備える。
【０００６】
ここで、レベルシフタ１は、レファレンス電圧ＶＲＥＦのレベルをシフトし、所望のレベルの基準電圧ＶＲ１を出力する。ＶＰＰレベル検出部２は、基準電圧ＶＲ１によってポンピング電圧ＶＰＰのレベルを検出し、ポンピングイネーブル信号ＰＰＥを出力する。リングオシレータ３は、ポンピングイネーブル信号ＰＰＥによって一定の周期の周期信号ＯＳＣを生成する。ポンプ制御ロジック部４は、周期信号ＯＳＣによってチャージポンプを制御するためのポンピング制御信号ＰＳ１、ＰＳ２、Ｇ１、Ｇ２を生成する。ダブルチャージポンピング部５は、ポンピング制御信号ＰＳ１、ＰＳ２、Ｇ１、Ｇ２によってポンピング電圧ＶＰＰを生成し、ＶＰＰレベル検出部２に出力する。
【０００７】
図２Ａ及び図２Ｂは、図１のポンプ制御ロジック部４に関する回路図及び信号のタイミングチャートである。
【０００８】
ポンプ制御ロジック部４は、複数のインバータＩＮＶ１〜ＩＮＶ８とＮＡＮＤゲートＮＤ１、ＮＤ２とを備える。そして、周期信号ＯＳＣによって、図２Ｂと同じ波形を有する複数のポンピング制御信号ＰＳ１、ＰＳ２、Ｇ１、Ｇ２を生成する。
【０００９】
図３Ａ及び図３Ｂは、図１のダブルチャージポンピング部５に関する回路図及び動作タイミングチャートである。
【００１０】
ダブルチャージポンピング部５は、ＮＭＯＳトランジスタＮ１〜Ｎ７、ＰＭＯＳトランジスタＰ１、Ｐ２及びＭＯＳキャパシタＭＣ１〜ＭＣ４を備える。ダブルチャージポンピング部５は、複数のポンピング制御信号ＰＳ１、ＰＳ２、Ｇ１、Ｇ２によってポンピング動作を行い、ポンピング電圧ＶＰＰのレベルを高める。
【００１１】
次いで、ポンピング動作が持続され、ポンピング電圧ＶＰＰが目標にした電圧レベルに到達すると、ＶＰＰレベル検出部２でこれを感知し、ポンピングイネーブル信号ＰＰＥをローレベル（以下、単にローとも記す）で出力してポンピング動作が中止される。
【００１２】
このような一連の動作によって、ポンピングされたチャージは、ポンピング電圧ＶＰＰと接地電圧ＶＳＳ印加端との間に備えられたＭＯＳキャパシタＭＣ１〜ＭＣ４に格納され、平均的に一定のレベルを維持するようになり、ワードラインを駆動するために用いられる。万一、ワードラインを駆動してＭＯＳキャパシタＭＣ１〜ＭＣ４に格納された電流を消費するようになると、ポンピング電圧ＶＰＰのレベルは低くなり、ＶＰＰレベル検出部２は、これを感知して再びポンピング電圧イネーブル信号ＰＰＥをハイレベル（以下、単にハイとも記す）にイネーブルする。
【００１３】
このような構成を有する従来の内部電圧発生回路の動作過程を図３Ｂを参照して説明すると以下の通りである。
【００１４】
ポンプ制御ロジック部４で生成されたポンピング制御信号ＰＳ１、ＰＳ２、Ｇ１、Ｇ２が、ダブルチャージポンピング部５に入力され、ポンピング制御信号ＰＳ１が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移する。この瞬間、ブートストラップ信号ＰＳ１＿ｂは、ブートストラップされて電源電圧ＶＣＣから２倍の電源電圧２ＶＣＣレベルに遷移する。これと同時に、ポンピング制御信号ＰＳ２は、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移してブートストラップ信号ＰＳ２＿ｂは、ブートストラップされて２倍の電源電圧２ＶＣＣで電源電圧ＶＣＣレベルに遷移する。
【００１５】
これによって、２倍の電源電圧２ＶＣＣレベルであるブートストラップ信号ＰＳ１＿ｂのチャージが、ＰＭＯＳトランジスタＰ１を介してポンピング電圧ＶＰＰ端に出力される。このように僅かな時間の間、ブートストラップ信号ＰＳ１＿ｂの電圧とポンピング電圧ＶＰＰとは、チャージシェアリングをして安定した状態に到達する。
【００１６】
次いで、ポンピング制御信号Ｇ２が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ブートストラップ信号Ｇ２＿ｂの電圧がブートストラップされる。これによって、ポンピング制御信号Ｇ２の電圧が、電源電圧ＶＣＣから２倍の電源電圧２ＶＣＣレベルになると、ＮＭＯＳトランジスタＮ３がターンオンされ、ブートストラップ信号ＰＳ２＿ｂを電源電圧ＶＣＣレベルにプリチャージする。また、ポンピング制御信号Ｇ２が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号Ｇ２＿ｂの電圧が電源電圧ＶＣＣレベルになると、ＮＭＯＳトランジスタＮ３がターンオフされ、プリチャージが完了する。
【００１７】
この時、ポンピング制御信号ＰＳ１は、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ１＿ｂが電源電圧ＶＣＣレベルとなる。ポンピング制御信号ＰＳ２は、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ２＿ｂが２倍の電源電圧２ＶＣＣレベルとなる。これによって、ＰＭＯＳトランジスタＰ２を介してブートストラップ信号ＰＳ２＿ｂの電圧とポンピング電圧ＶＰＰとの間にチャージシェアリングがなされる。
【００１８】
次いで、ブートストラップ信号ＰＳ２＿ｂとポンピング電圧ＶＰＰとが、チャージシェアリングをして安定した状態に到達すると、ポンピング制御信号Ｇ１が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移する。そして、ブートストラップ信号Ｇ１＿ｂがブートストラップされ、電源電圧ＶＣＣから２倍の電源電圧２ＶＣＣレベルになると、ＮＭＯＳトランジスタＮ２がターンオンされ、ブートストラップ信号ＰＳ１＿ｂを電源電圧ＶＣＣにプリチャージする。また、ポンピング制御信号Ｇ１が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号Ｇ１＿ｂが電源電圧ＶＣＣレベルになると、ＮＭＯＳトランジスタＮ２がターンオフされ、プリチャージが完了する。
【００１９】
ところが、図３Ｂに示しているように、ブートストラップ信号ＰＳ１＿ｂ、ＰＳ２＿ｂノードは、最大２倍の電源電圧である２ＶＣＣまでしかブートストラップされなくなる。そして、プリチャージ電圧が、電源電圧ＶＣＣレベルに留まるようになり、ポンピング電圧ＶＰＰも最大２倍の電源電圧２ＶＣＣレベルまでしかポンピングされない。
【００２０】
一般に、ダブルポンピング電圧チャージポンプの電流効率は、（（２ＶＣＣ−ＶＰＰ）×Ｃ/２ＶＣＣ×Ｃ）×１００であり、理論上、最大でポンピング可能なポンピング電圧ＶＰＰレベルは、２倍の電源電圧である２ＶＣＣとなる。ここで、Ｃは、ブートストラップ信号ＰＳ１＿ｂ、ＰＳ２＿ｂノードの静電容量である。例えば、電源電圧ＶＣＣ＝２.５Ｖであり、ポンピング電圧ＶＰＰの目標レベルを３.５Ｖとすると、電流効率は３０％であり、最大でポンピング可能なポンピング電圧ＶＰＰレベルは５Ｖとなる。ここで、電流効率は、ポンピング電圧ＶＰＰ側に格納されるチャージの量を電源電圧ＶＤＤ側から供給されるチャージの量で除した値である。
【００２１】
一方、図４は、バックバイアス電圧ＶＢＢを生成するための従来の内部電圧発生回路の構成を示すブロック図である。
【００２２】
図４の内部電圧発生回路は、レベルシフタ６、ＶＢＢレベル検出部７、リングオシレータ８、ポンプ制御ロジック部９及びダブルチャージポンピング部１０を備える。
【００２３】
ここで、レベルシフタ６は、レファレンス電圧ＶＲＥＦをレベルシフトし、所望のレベルの基準電圧ＶＲ１を出力する。ＶＢＢレベル検出部７は、基準電圧ＶＲ１を入力とし、ＭＯＳ抵抗によってバックバイアス電圧ＶＢＢのレベルを検出し、バックバイアスのイネーブル信号ＢＢＥを出力する。
【００２４】
リングオシレータ８は、バックバイアスのイネーブル信号ＢＢＥによって周期が一定の周期信号ＯＳＣを生成する。ポンプ制御ロジック部９は、周期信号ＯＳＣによってチャージポンプを制御するためのポンピング制御信号ＰＳ３、ＰＳ４、Ｇ３、Ｇ４を生成する。ダブルチャージポンピング部１０は、ポンピング制御信号ＰＳ３、ＰＳ４、Ｇ３、Ｇ４によってバックバイアス電圧ＶＢＢを生成し、ＶＢＢレベル検出部７に出力する。
【００２５】
図５Ａ及び図５Ｂは、図７のポンプ制御ロジック部９に関する回路図及び信号タイミングチャートである。
【００２６】
ポンプ制御ロジック部９は、複数のインバータＩＮＶ９〜ＩＮＶ１６とＮＡＮＤゲートＮＤ３、ＮＤ４とを備える。そして、周期信号ＯＳＣによって、図５Ｂと同じ波形を有する複数のポンピング制御信号ＰＳ３、ＰＳ４とプリチャージのためのポンピング制御信号Ｇ３、Ｇ４とを生成する。
【００２７】
ここで、ポンピング制御信号Ｇ３は、ポンピング制御信号ＰＳ３が電源電圧ＶＣＣレベルである間に、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移してブートストラップ信号ＰＳ３＿ｂと接地電圧ＶＳＳノードとをプリチャージさせるために用いられる。この時、ポンピング制御信号Ｇ４は、電源電圧ＶＣＣレベルを維持する。同じように、ポンピング制御信号Ｇ４は、ポンピング制御信号ＰＳ４が、電源電圧ＶＣＣレベルである間に、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ３＿ｂと接地電圧ＶＳＳノードとをプリチャージさせるために用いられる。この時、ポンピング制御信号Ｇ３は、電源電圧ＶＣＣレベルを維持する。
【００２８】
図６Ａ及び図６Ｂは、図７のダブルチャージポンピング部１０に関する回路図及び動作タイミングチャートである。
【００２９】
ダブルチャージポンピング部１０は、ＮＭＯＳトランジスタＮ８〜Ｎ１０、ＰＭＯＳトランジスタＰ３〜Ｐ８及びＭＯＳキャパシタＭＣ５〜ＭＣ８を備える。ダブルチャージポンピング部１０は、複数のポンピング制御信号ＰＳ３、ＰＳ４、Ｇ３、Ｇ４によってポンピング動作を行い、バックバイアス電圧ＶＢＢのレベルを低くする。
【００３０】
このような構成を有するダブルチャージポンピング部１０は、ポンピング制御信号ＰＳ３が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ３＿ｂが電源電圧ＶＣＣから接地電圧ＶＳＳレベルにブートストラップされると、ＮＭＯＳトランジスタＮ１０がターンオンする。この時、ポンピング制御信号ＰＳ４は、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ４＿ｂが接地電圧ＶＳＳから電源電圧ＶＣＣレベルにブートストラップされる。
【００３１】
これによって、バックバイアス電圧ＶＢＢ端とブートストラップ信号ＰＳ４＿ｂノードとの間にチャージシェアリングが起こり、少し後に、二つのノードは安定した状態に到達するようになる。次いで、ポンピング制御信号Ｇ３が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すると、ＰＭＯＳトランジスタＰ３がターンオンされ、ブートストラップ信号ＰＳ３＿ｂノードが接地電圧ＶＳＳレベルにプリチャージされ、これによってＮＭＯＳトランジスタＮ１０がターンオフする。
【００３２】
反対に、ポンピング制御信号ＰＳ４が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ４＿ｂが電源電圧ＶＣＣから接地電圧ＶＳＳレベルにブートストラップされると、ＮＭＯＳトランジスタＮ９がターンオンする。この時、ポンピング制御信号ＰＳ３は、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ３＿ｂノードが接地電圧ＶＳＳから電源電圧ＶＣＣレベルにブートストラップされる。
【００３３】
これによって、バックバイアス電圧ＶＢＢとブートストラップ信号ＰＳ３＿ｂノードとの間にチャージシェアリングが起こり、少し後に、二つのノードは安定した状態に到達するようになる。次いで、ポンピング制御信号Ｇ４が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すると、ＰＭＯＳトランジスタＰ４がターンオンし、ブートストラップ信号ＰＳ４＿ｂノードが接地電圧ＶＳＳレベルにプリチャージされ、これによってＮＭＯＳトランジスタＮ９は、ターンオフする。
【００３４】
ところが、図６Ｂに示されているように、ブートストラップ信号ＰＳ３＿ｂ、ＰＳ４＿ｂのノードが最大でポンピング可能なバックバイアス電圧ＶＢＢレベルは電源電圧ＶＣＣである。
【００３５】
一般に、ダブルバックバイアスＶＢＢチャージポンプの電流効率は、（（−ＶＣＣ−ＶＢＢ）×Ｃ/−ＶＣＣ×Ｃ）×１００であり、理論上、最大ポンピング可能なバックバイアス電圧ＶＢＢレベルは、電源電圧ＶＣＣとなる。ここで、Ｃは、ブートストラップ信号ＰＳ３＿ｂ、ＰＳ４＿ｂノードの静電容量である。例えば、電源電圧ＶＣＣ＝２.５Ｖであり、バックバイアス電圧ＶＢＢの目標レベルが−１Ｖであれば、電流効率は６０％であり、理論上、最大でポンピング可能なバックバイアス電圧ＶＢＢレベルは−２.５Ｖとなる。ここで、電流効率は、バックバイアス電圧ＶＢＢ側に格納されるチャージの量を、電源電圧ＶＣＣ側から供給されるチャージの量で除した値である。
【００３６】
一方、図７は、トリプルポンピング電圧ＶＰＰを生成するための従来の内部電圧発生回路の構成を示すブロック図である。
【００３７】
図７の内部電圧発生回路は、レベルシフタ１１、ＶＰＰレベル検出部１２、リングオシレータ１３、ポンプ制御ロジック部１４及びトリプルチャージポンピング部１５を備える。
【００３８】
図８Ａ及び図８Ｂは、図７のポンプ制御ロジック部１４に関する詳細回路図及び信号タイミングチャートである。
【００３９】
ポンプ制御ロジック部１４は、複数のインバータＩＮＶ１７〜ＩＮＶ３０を備え、リングオシレータ１３で印加された周期信号ＯＳＣを用いて複数のポンピング制御信号Ｇ５、Ｇ６、Ｇ７、ＰＳ５、ＰＳ６を生成する。ここで、ポンピング制御信号Ｇ５ｂ、Ｇ６ｂ、Ｇ７ｂ、ＰＳ５ｂ、ＰＳ６ｂは、ポンピング制御信号Ｇ５、Ｇ６、Ｇ７、ＰＳ５、ＰＳ６と同じタイミングを有し、位相が反対の信号である。この二つのグループの信号が、図８Ｂのようなタイミングでトリプルチャージポンピング部１５に入力され、３倍に増幅されたポンピング電圧ＶＰＰを生成する。
【００４０】
図９Ａ及び図９Ｂは、図７のトリプルチャージポンピング部１５の内部構成を示す回路図である。
【００４１】
まず、図９Ａに示しているトリプルチャージポンピング部１５Ａは、複数のＮＭＯＳトランジスタＮ１１〜Ｎ１６、複数のＭＯＳキャパシタＭＣ９〜ＭＣ１８及びキャパシタＣ１、Ｃ２を備える。
【００４２】
そして、図９Ｂに示しているトリプルチャージポンピング部１５ｂは、複数のＰＭＯＳトランジスタＰ９〜Ｐ１４、ＭＯＳキャパシタＭＣ１９〜ＭＣ２８、インバータＩＮＶ３１〜ＩＮＶ３６及びキャパシタＣ３、Ｃ４を備える。
【００４３】
図１０Ａ及び図１０Ｂは、図５のトリプルチャージポンピング部１５に関する動作を示すタイミングチャートである。
【００４４】
まず、ポンピング制御信号Ｇ５が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ＮＭＯＳトランジスタＮ１１がターンオンする。この時、ポンピング制御信号ＰＳ５が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ５＿ｂが電源電圧ＶＣＣレベルに遷移すると、ブートストラップ信号ＰＳ５＿ｂの電圧が、電源電圧ＶＣＣとプリチャージされ、電源電圧ＶＣＣレベルとなる。
【００４５】
次いで、ポンピング制御信号Ｇ５が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すると、ＮＭＯＳトランジスタＮ１１がターンオフする。この時、ポンピング制御信号ＰＳ５が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ５＿ｂが２倍の電源電圧２ＶＣＣレベルになると、ポンピング制御信号Ｇ６が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ＮＭＯＳトランジスタＮ１２がターンオンする。
【００４６】
この時、ポンピング制御信号ＰＳ６は、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ６＿ｂが電源電圧ＶＣＣレベルとなる。次いで、ブートストラップ信号ＰＳ６＿ｂは、ブートストラップ信号ＰＳ５＿ｂとプリチャージされ、電源電圧ＶＣＣレベルとなる。そして、ポンピング制御信号Ｇ６が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すると、ＮＭＯＳトランジスタＮ１２はターンオフし、ポンピング制御信号ＰＳ６は、再び接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ６＿ｂが２倍の電源電圧２ＶＣＣレベルとなる。
【００４７】
また、ポンピング制御信号Ｇ７が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ＮＭＯＳトランジスタＮ１３がターンオンし、ポンピング電圧ＶＰＰは、２倍の電源電圧２ＶＣＣレベルであるブートストラップ信号ＰＳ６＿ｂの電圧とチャージシェアリングをするようになる。このような動作によって、ブートストラップ信号ＰＳ５＿ｂは、最大２倍の電源電圧２ＶＣＣレベルまでチャージポンピングが可能であり、ブートストラップ信号ＰＳ６＿ｂは、３倍の電源電圧３ＶＣＣレベルまでチャージポンピングが可能である。そして、ポンピング制御信号Ｇ５ｂ、Ｇ６ｂ、Ｇ７ｂ、ＰＳ５ｂ、ＰＳ６ｂは、ポンピング制御信号Ｇ５、Ｇ６、Ｇ７、ＰＳ５、ＰＳ６と反対の位相を有し、同じ方式のポンピングを行う。すなわち、交差接続（cross-coupled）されたトリプルチャージポンピング部１５は、交互にポンピング電圧ＶＰＰにチャージを供給するようになる。
【００４８】
従来のトリプルチャージポンピング部１５のブートストラップ信号ＰＳ５＿ｂ、ＰＳ６＿ｂは、プリチャージレベルが、それぞれ電源電圧ＶＣＣ及び２倍の電源電圧２ＶＣＣレベルであるため、最大ポンピング可能なレベルはそれぞれ２倍の電源電圧２ＶＣＣ及び３倍の電源電圧３ＶＣＣレベルになる。
【００４９】
ところが、図１０Ａ及び図１０Ｂに示しているように、ブートストラップ信号ＰＳ５＿ｂ、ＰＳ５ｂ＿ｂのノードは、最大２倍の電源電圧２ＶＣＣレベルまでしかブートストラップされなくなる。そして、プリチャージ電圧が、電源電圧ＶＣＣレベルに留まるようになり、結果的にブートストラップ信号ＰＳ６＿ｂ、ＰＳ６ｂ＿ｂのノードは、最大３倍の電源電圧３ＶＣＣレベルまでしかブートストラップされず、プリチャージも２倍の電源電圧２ＶＣＣレベルとなる。結果的に、ブートストラップ信号ＰＳ６＿ｂ、ＰＳ６ｂ＿ｂで生成できるポンピング電圧ＶＰＰのレベルは、最大３倍の電源電圧３ＶＣＣレベルまでである。
【００５０】
一般に、トリプルチャージポンプの電流効率は、（（３ＶＣＣ−ＶＰＰ）×Ｃ/３ＶＣＣ×Ｃ）×１００で、理論上、最大にポンピング可能なポンピング電圧ＶＰＰレベルは、３倍の電源電圧３ＶＣＣレベルとなる。ここでＣは、ブートストラップ信号ＰＳ５＿ｂ、ＰＳ５ｂ＿ｂとブートストラップ信号ＰＳ６＿ｂ、ＰＳ６ｂ＿ｂノードとの静電容量である。例えば、電源電圧ＶＣＣ＝１.５Ｖで、ポンピング電圧ＶＰＰの目標レベルを３.５Ｖとすると、電流効率は２２％であり、理論上、最大でポンピング可能なポンピング電圧ＶＰＰレベルは４.５Ｖとなる。ここで、電流効率は、ポンピング電圧ＶＰＰ側に格納されるチャージの量を電源電圧ＶＤＤ側から供給されるチャージの量で除した値である。
【００５１】
一方、図１１は、トリプルバックバイアス電圧ＶＢＢを生成するための従来の内部電圧発生回路の構成を示すブロック図である。
【００５２】
図１１の内部電圧発生回路は、レベルシフタ１６、ＶＢＢレベル検出部１７、リングオシレータ１８、ポンプ制御ロジック部１９及びトリプルチャージポンピング部２０を備える。
【００５３】
図１２Ａ及び図１２Ｂは、図１１のポンプ制御ロジック部１９に関する詳細回路図及び信号タイミングチャートである。
【００５４】
ポンプ制御ロジック部１９は、複数のインバータＩＮＶ３７〜ＩＮＶ５０を備え、リングオシレータ１８から印加された周期信号ＯＳＣを用いて、ポンピング制御信号Ｇ８、Ｇ９、Ｇ１０、ＰＳ７、ＰＳ８を生成する。ここで、ポンピング制御信号Ｇ８ｂ、Ｇ９ｂ、Ｇ１０ｂ、ＰＳ７ｂ、ＰＳ８ｂは、ポンピング制御信号Ｇ８、Ｇ９、Ｇ１０、ＰＳ７、ＰＳ８と同じタイミングを有し、位相が反対の信号である。この二つのグループの信号が、図１２Ｂのようなタイミングでトリプルチャージポンピング部２０に入力され、３倍に増幅されたバックバイアス電圧ＶＢＢを生成する。
【００５５】
図１３Ａ及び図１３Ｂは、図１１のトリプルチャージポンピング部２０の内部構成を示す回路図である。
【００５６】
まず、図１３Ａに示すトリプルチャージポンピング部２０Ａは、複数のＮＭＯＳトランジスタＮ１７〜Ｎ２２、複数のＭＯＳキャパシタＭＣ２９〜ＭＣ３８及びキャパシタＣ５、Ｃ６を備える。
【００５７】
そして、図１３Ｂに示しているトリプルチャージポンピング部２０ｂは、複数のＰＭＯＳトランジスタＰ１５〜Ｐ２０、ＭＯＳキャパシタＭＣ３９〜ＭＣ４８、インバータＩＮＶ５１〜ＩＮＶ５６及びキャパシタＣ７、Ｃ８を備える。
【００５８】
図１４Ａ及び図１４Ｂは、図１１のトリプルチャージポンピング部２０に関する動作を示すタイミングチャートである。
【００５９】
まず、ポンピング制御信号Ｇ８が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ＮＭＯＳトランジスタＮ１７がターンオンする。この時、ポンピング制御信号ＰＳ７が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ７＿ｂが電源電圧ＶＣＣレベルに遷移すると、ブートストラップ信号ＰＳ７＿ｂの電圧がプリチャージされて接地電圧ＶＳＳレベルとなる。
【００６０】
次いで、ポンピング制御信号Ｇ８が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すると、ＮＭＯＳトランジスタＮ１７がターンオフする。この時、ポンピング制御信号ＰＳ７が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ７＿ｂが電源電圧ＶＣＣレベルになると、ポンピング制御信号Ｇ９が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ＮＭＯＳトランジスタＮ１８がターンオンする。
【００６１】
この時、ポンピング制御信号ＰＳ８は、接地電圧ＶＳＳから電源電圧ＶＣＣレベルになり、ブートストラップ信号ＰＳ８＿ｂが電源電圧ＶＣＣレベルになり、ブートストラップ信号ＰＳ８＿ｂが接地電圧ＶＳＳレベルとなる。そして、ポンピング制御信号Ｇ９が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ＮＭＯＳトランジスタＮ１８がターンオフすると、ポンピング制御信号ＰＳ８は、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ８＿ｂが電源電圧ＶＣＣレベルとなる。
【００６２】
この時、ポンピング制御信号Ｇ１０は、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ＮＭＯＳトランジスタＮ１９がターンオンする。そして、ブートストラップ信号ＰＳ８＿ｂとバックバイアス電圧ＶＢＢとの間にチャージシェアリングが起こるようになり、バックバイアス電圧ＶＢＢが接地電圧ＶＳＳレベルよりも低くなる。このような動作によって、ブートストラップ信号ＰＳ７＿ｂは、最大電源電圧ＶＣＣまでポンピングが可能であり、ブートストラップ信号ＰＳ８＿ｂは、最大（絶対値の最大、以下同様）で−２倍の電源電圧−２ＶＣＣまでポンピングが可能である。これによって、最終的に可能なバックバイアス電圧ＶＢＢのポンピングレベルが−２倍の電源電圧−２ＶＣＣになる。
【００６３】
そして、ポンピング制御信号Ｇ８ｂ、Ｇ９ｂ、Ｇ１０ｂ、ＰＳ７ｂ、ＰＳ８ｂは、ポンピング制御信号Ｇ８、Ｇ９、Ｇ１０、ＰＳ７、ＰＳ８と反対の位相を有し、同じ方式のポンピングを行う。すなわち、交差接続構造のトリプルＶＢＢチャージポンプは、交互にバックバイアス電圧ＶＢＢにチャージを供給するようになる。
【００６４】
しかし、従来のトリプルＶＢＢチャージポンプのブートストラップ信号ＰＳ７＿ｂ、ＰＳ８＿ｂは、プリチャージレベルが、それぞれ接地電圧ＶＳＳ及び電源電圧ＶＣＣレベルであるため、ブートストラップされた時、最大でポンピング可能な電圧レベルはそれぞれ電源電圧ＶＣＣ及び−２倍の電源電圧−２ＶＣＣなる。
【００６５】
図１４Ａ及び図１４Ｂに示しているように、ブートストラップ信号ＰＳ７＿ｂ、ＰＳ７ｂ＿ｂノードは、最大電源電圧ＶＣＣまでしかブートストラップされず、プリチャージも接地電圧ＶＳＳレベルに留まるようになる。そして、ブートストラップ信号ＰＳ８＿ｂ、ＰＳ８ｂ＿ｂノードは、最大で−２倍の電源電圧−２ＶＣＣにしかブートストラップされず、プリチャージも電源電圧ＶＣＣレベルとなる。その結果、ブートストラップ信号ＰＳ８＿ｂ、ＰＳ８ｂ＿ｂで生成できるバックバイアス電圧ＶＢＢレベルは、最大で−２倍の電源電圧−２ＶＣＣになる。
【００６６】
一般に、トリプルＶＢＢチャージポンプの電流効率は、（（−２ＶＣＣ−ＶＢＢ）×Ｃ/−２ＶＣＣ×Ｃ）×１００で、理論上、最大でポンピング可能なバックバイアス電圧ＶＢＢレベルは、−２倍の電源電圧−２ＶＣＣレベルとなる。ここで、Ｃは、ブートストラップ信号ＰＳ７＿ｂ、ＰＳ７ｂ＿ｂとブートストラップ信号ＰＳ８＿ｂ、ＰＳ８ｂ＿ｂノードとの静電容量である。例えば、電源電圧ＶＣＣ＝１.５Ｖで、バックバイアス電圧ＶＢＢの目標レベルを−２Ｖとすると、電流効率は３３％であり、理論上、最大でポンピング可能なバックバイアス電圧ＶＢＢレベルは−３Ｖとなる。ここで、電流効率はバックバイアス電圧ＶＢＢ側に格納されるチャージの量を接地電圧ＶＳＳ側から供給されるチャージの量で除した値である。
【００６７】
以上のように、従来の内部電圧発生回路は、ブートストラップされるブートストラップ信号ＰＳ１＿ｂ、ＰＳ２＿ｂがポンピング電圧ＶＰＰとチャージシェアリングをした後、残っているチャージは全て捨てられる。これによって、従来の装置では電流の効率が非常に悪くなるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００６８】
そこで、本発明は、上記した従来の問題点を解決するためになされたものであって、その目的は、チャージリサイクルによって電荷分配後にブートストラップノード間をプリチャージさせ、プリチャージレベルを向上させることによってチャージポンピング効率を最大化できる内部電圧発生回路を提供することにある。
【課題を解決するための手段】
【００６９】
上記目的を達成するために、本発明の第１の内部電圧発生回路は、レベルシフトされた基準電圧によってポンピング電圧レベルを感知し、ポンピングイネーブル信号を出力するポンピング電圧レベル検出部と、前記ポンピングイネーブル信号によって前記周期信号を生成するリングオシレータと、前記周期信号によってポンピング動作を制御するためのポンピング制御信号と、接源電圧をポンピングし、ポンピング電圧を生成するブートストラップの両端ノード間をプリチャージさせるためのプリチャージ制御信号とを出力するポンプ制御ロジック部と、前記ポンピング制御信号によって前記ブートストラップの両端ノードを外部電圧にプリチャージし、前記ブートストラップの両端ノードの電圧とポンピング電圧とを電荷分配した後、前記プリチャージ制御信号の活性化によって前記ブートストラップの両端ノードを接続し、前記ブートストラップの両端ノードをプリチャージさせて、一定レベル昇圧されたポンピング電圧を生成するチャージポンピング部とを備えることを特徴とする。
【００７０】
また、本発明の第２の内部電圧発生回路は、レベルシフトされた基準電圧によってバックバイアス電圧レベルを感知し、バックバイアスのイネーブル信号を出力するバックバイアス電圧レベル検出部と、前記バックバイアスのイネーブル信号によって前記周期信号を生成するリングオシレータと、前記周期信号によってポンピング動作を制御するためのポンピング制御信号と、接地電圧をポンピングし、前記バックバイアス電圧を生成するブートストラップの両端ノードの間をプリチャージさせるためのプリチャージ制御信号とを出力するポンプ制御ロジック部と、前記ポンピング制御信号によって前記ブートストラップの両端ノードを外部電圧でプリチャージし、前記ブートストラップの両端ノードの電圧とポンピング電圧とを電荷分配した後、前記プリチャージ制御信号の活性化によって前記ブートストラップの両端ノードを接続し、前記ブートストラップの両端ノードをプリチャージさせて、一定レベル下降された前記バックバイアス電圧を生成するチャージポンピング部とを備えることを特徴とする。
【発明の効果】
【００７１】
本発明によれば、チャージポンプの効率を改善し、電源駆動能力を確保して安定した内部電圧レベルを得ることができると同時に、レイアウト面積を減少させることができる効果が得られる。
【発明を実施するための最良の形態】
【００７２】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００７３】
図１５は、本発明の実施の形態に係るポンピング電圧ＶＰＰを生成するための内部電圧発生回路の構成を示すブロック図である。
【００７４】
本発明は、レベルシフタ１００、ＶＰＰレベル検出部１１０、リングオシレータ１２０、ポンプ制御ロジック部１３０及びダブルチャージポンピング部１４０を備える。
【００７５】
ここで、レベルシフタ１００は、レファレンス電圧ＶＲＥＦをレベルシフトし、所望のレベルの基準電圧ＶＲ１を出力する。ＶＰＰレベル検出部１１０は、基準電圧ＶＲ１によってポンピング電圧ＶＰＰのレベルを検出し、ポンピングイネーブル信号ＰＰＥを出力する。リングオシレータ１２０は、ポンピングイネーブル信号ＰＰＥによって一定の周期信号ＯＳＣを生成する。
【００７６】
ポンプ制御ロジック部１３０は、周期信号ＯＳＣによってチャージポンプを制御するためのポンピング制御信号ＰＳ９、ＰＳ１０、Ｇ１１、Ｇ１２及びプリチャージ制御信号ＰＢ１を生成する。ダブルチャージポンピング部１４０は、ポンピング制御信号ＰＳ９、ＰＳ１０、Ｇ１１、Ｇ１２とプリチャージ制御信号ＰＢ１とによって、ポンピング電圧ＶＰＰを生成してＶＰＰレベル検出部１１０に出力する。
【００７７】
図１６は、図１５のレベルシフタ１００に関する詳細を示す回路図である。
【００７８】
レベルシフタ１００は、ＰＭＯＳトランジスタＰ２１〜Ｐ２３と、ＮＭＯＳトランジスタＮ２３〜Ｎ２９及び抵抗Ｒ１〜Ｒ５とを備える。このような構成を有するレベルシフタ１００は、電流ミラータイプのＮＭＯＳトランジスタＮ２３、Ｎ２４のゲートに、それぞれ印加される基準電圧ＶＲＥＦとノードＮＯＤＥ１の出力電圧とを比較し、ノードＮＯＤＥ１の電圧を基準電圧ＶＲＥＦと同様に出力する。
【００７９】
また、正常動作モードでは、スイッチの役割を果たす複数のＮＭＯＳトランジスタＮ２６〜Ｎ２９の中からデフォルト信号の活性化によってＮＭＯＳトランジスタＮ２７をターンオンさせ、その出力値でもって基準電圧ＶＲＥＦと同じレベルの電圧を出力する。
【００８０】
万一、他のレベルの基準電圧が必要となる場合、すなわち、基準電圧ＶＲ１が基準電圧ＶＲＥＦと相互に異なる場合、デフォルト信号ＤＦを非活性化させる。そして、トリミング信号ＴＲ１〜ＴＲ３のうちの一つをイネーブルさせ、ＮＭＯＳトランジスタＮ２６、Ｎ２８、Ｎ２９のうちの一つをターンオンさせることによって、基準電圧ＶＲＥＦよりも高いか、または、低い電圧を出力する。
【００８１】
ここで、デフォルト信号ＤＦを非活性化させ、トリミング信号ＴＲ１〜ＴＲ３を活性化させるためには、テストモードコードを入力するか、ヒューズカッティング（切断）を行う。このように生成された基準電圧ＶＲ１は、ＶＰＰレベル検出部１２０に出力される。
【００８２】
図１７は、図１５のＶＰＰレベル検出部１２０に関する詳細を示す回路図である。
【００８３】
ＶＰＰレベル検出部１２０は、抵抗Ｒ６〜Ｒ９、ヒューズＦ１、Ｆ２、ＰＭＯＳトランジスタＰ２４、Ｐ２５、ＮＭＯＳトランジスタＮ３０〜Ｎ３２及びインバータＩＮＶ５７を備える。このような構成を有するＶＰＰレベル検出部１２０は、ポンピング電圧ＶＰＰをフィードバック入力とし、基準電圧ＶＲ１とノードＮＯＤＥ２のレベルとを比較し、ポンピングイネーブル信号ＰＰＥを出力する。
【００８４】
すなわち、ポンピング電圧ＶＰＰのレベルが目標とする電圧よりも低くなると、直列接続された抵抗の一つのノードであるＮＯＤＥ２の電圧レベルが基準電圧ＶＲ１よりも低くなり、これによってポンピングイネーブル信号ＰＰＥがハイになる。一方、ポンピング電圧ＶＰＰのレベルが、目標とする電圧以上になると、ノードＮＯＤＥ２の電圧レベルが基準電圧ＶＲ１よりも高くなって、ポンピングイネーブル信号ＰＰＥがローになる。
【００８５】
そして、ポンピング電圧ＶＰＰの目標レベルを高くするか、低くする必要がある場合、ヒューズＦ１、Ｆ２をカッティングし、ノードＮＯＤＥ２の両側の抵抗比を変化させて、調整する。このようなポンピング電圧ＶＰＰ発生回路は、レベル検出器の応答特性良く、安定で、電源消費が少ない回路を具現できる。
【００８６】
図１８は、図１５のリングオシレータ１３０に関する詳細を示す回路図である。
【００８７】
リングオシレータ１３０は、ＮＡＮＤゲートＮＤ５と複数のインバータＩＮＶ５８〜ＩＮＶ６３とを備える。このような構成を有するリングオシレータ１３０は、ポンピングイネーブル信号ＰＰＥがハイである時に動作し、周期信号ＯＳＣを生成する。
【００８８】
図１９Ａ及び図１９Ｂは、図１５のポンプ制御ロジック部１３０に関する回路図及び信号を示すタイミングチャートである。
【００８９】
ポンプ制御ロジック部１３０は、複数のインバータＩＮＶ６４〜ＩＮＶ７３、ＮＡＮＤゲートＮＤ６、ＮＤ７及びＮＯＲゲートＮＯＲ１を備える。ここで、ＮＯＲゲートＮＯＲ１は、ポンピング制御信号Ｇ１１、Ｇ１２をＮＯＲ演算し、インバータＩＮＶ７２、ＩＮＶ７３は、ＮＯＲゲートＮＯＲ１の出力を遅延してプリチャージ制御信号ＰＢ１を生成する。
【００９０】
このようなポンプ制御ロジック部１３０は、周期信号ＯＳＣによって図１９Ｂと同じ波形を有する複数のポンピング制御信号ＰＳ９、ＰＳ１０、Ｇ１１、Ｇ１２とプリチャージ制御信号ＰＢ１とを生成する。
【００９１】
図２０Ａ及び図２０Ｂは、図１５のダブルチャージポンピング部１４０に関する回路図及び動作を示すタイミングチャートである。
【００９２】
ダブルチャージポンピング部１４０は、プリチャージ制御部１４１とチャージポンピング部１４２とを備える。プリチャージ制御部１４１は、ＰＭＯＳトランジスタＰ２６、Ｐ２７、ＮＭＯＳトランジスタＮ３３、Ｎ３４、及びインバータＩＮＶ７４を備える。そして、チャージポンピング部１４２は、ＮＭＯＳトランジスタＮ３５〜Ｎ４１、ＰＭＯＳトランジスタＰ２８〜Ｐ３０、及びＭＯＳキャパシタＭＣ４９〜ＭＣ５２を備える。
【００９３】
ここで、プリチャージ制御部１４１のＰＭＯＳトランジスタＰ２６、Ｐ２７は、ポンピング電圧ＶＰＰ印加端に並列接続され、相互に交差接続されている。ＮＭＯＳトランジスタＮ３３は、ＰＭＯＳトランジスタＰ２６と接地電圧端との間に接続され、ゲート端子を介してポンプ制御ロジック部１３０の出力であるプリチャージ制御信号ＰＢ１が印加される。ＮＭＯＳトランジスタＮ３４は、ＰＭＯＳトランジスタＰ２７と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ７４によって反転されたプリチャージ制御信号ＰＢ１が印加される。そして、ＰＭＯＳトランジスタＰ２７とＮＭＯＳトランジスタＮ３４との共通端子を介してプリチャージ駆動信号ＰＢｄ１を出力する。
【００９４】
すなわち、ポンプ制御ロジック部１３０から出力されたプリチャージ制御信号ＰＢ１は、ポンピング制御信号ＰＳ９、ＰＳ１０、Ｇ１１、Ｇ１２と共にダブルチャージポンピング部１４０に入力され、ブートストラップされたブートストラップ信号ＰＳ９＿ｂ、ＰＳ１０＿ｂの電圧とポンピング電圧ＶＰＰとをチャージシェアリングした後、捨てることになる残ったチャージを、再び使用することができるようにし、電流効率を向上させることができる。
【００９５】
また、チャージポンピング部１４２は、従来の技術のチャージポンピング部に比べて、ブートストラップ信号ＰＳ９＿ｂ、ＰＳ１０＿ｂの両端ノード間に接続され、ゲート端子を介してプリチャージ駆動信号ＰＢｄ１が印加されるプリチャージ用のＰＭＯＳトランジスタＰ３０をさらに備える。このようなＰＭＯＳトランジスタＰ３０は、プリチャージ制御信号ＰＢ１をローにイネーブルした場合、ブートストラップ信号ＰＳ９＿ｂ、ＰＳ１０＿ｂの両端ノード間をプリチャージさせる。
【００９６】
したがって、ポンピング制御信号Ｇ１１、Ｇ１２を用いて、ブートストラップ信号ＰＳ９＿ｂ、ＰＳ１０＿ｂのノードを電源電圧ＶＣＣレベルにプリチャージする。次いで、再び、プリチャージ制御信号ＰＢ１をローにイネーブルさせることによって、ポンピング電圧ＶＰＰとチャージシェアリングし、残ったチャージを捨てないで再使用するようになる。これによって、ブートストラップ信号ＰＳ９＿ｂ、ＰＳ１０＿ｂのプリチャージレベルを、ＶＣＣ＋（ＶＰＰ−ＶＣＣ）/２レベルに高め、ポンプの電流効率を向上させることによって、最大でポンピングできるポンピング電圧ＶＰＰレベルが高くなる。
【００９７】
このような構成を有する本発明の実施の形態に係る内部電圧発生回路の動作を、図２０Ｂのタイミングチャートを参照して説明すると以下の通りである。
【００９８】
まず、ポンピング制御信号ＰＳ９が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ブートストラップ信号ＰＳ９＿ｂの電圧レベルがブートストラップされる。次いで、ポンピング電圧ＶＰＰとチャージシェアリングした後、ＮＭＯＳトランジスタＮ３７をターンオンさせ、ポンピング電圧−電源電圧ＶＰＰ−ＶＣＣレベルであるブートストラップ信号ＰＳ１０＿ｂが、電源電圧ＶＣＣレベルにプリチャージされる。
【００９９】
次いで、プリチャージ制御信号ＰＢ１がローにイネーブルされると、ポンピング電圧ＶＰＰレベルであるブートストラップ信号ＰＳ９＿ｂの電圧を、電源電圧ＶＣＣレベルにプリチャージされているブートストラップ信号ＰＳ１０＿ｂの電圧と再度プリチャージさせるようになる。これによって、ブートストラップ信号ＰＳ９＿ｂ、ＰＳ１０＿ｂのレベルを、それぞれポンピング電圧ＶＰＰと電源電圧ＶＣＣからＶＣＣ＋（ＶＰＰ−ＶＣＣ）/２、あるいは、ＶＰＰ−（ＶＰＰ−ＶＣＣ）/２レベルにする。
【０１００】
このような方式で、ブートストラップ信号ＰＳ９＿ｂが、ポンピング電圧ＶＰＰからポンピング電圧−電源電圧ＶＰＰ−ＶＣＣレベルに遷移する時、電源電圧ＶＣＣ側に消費されるチャージを、ブートストラップ信号ＰＳ１０＿ｂノードに供給できるようになる。
【０１０１】
こうなると、ブートストラップ信号ＰＳ９＿ｂは、ポンピング電圧−電源電圧ＶＰＰ−ＶＣＣよりも低いＶＰＰ−ＶＣＣ−（ＶＰＰ−ＶＣＣ）/２レベルに遷移する。次いで、ＮＭＯＳトランジスタＮ３７がターンオンすると、ブートストラップ信号ＰＳ９＿ｂノードは、電源電圧ＶＣＣレベルにプリチャージされるようになる。そして、ブートストラップ信号ＰＳ１０＿ｂに供給されたチャージは、次の瞬間、ポンピング制御信号ＰＳ１０が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移する時、ブートストラップ信号ＰＳ１０＿ｂノードを２ＶＣＣ＋（ＶＰＰ−ＶＣＣ）/２までポンピングできるようになる。
【０１０２】
図２０Ｂに示しているタイミングチャートを参照すると、ブートストラップ信号ＰＳ９＿ｂ、ＰＳ１０＿ｂのノードは、最大２ＶＣＣ＋（ＶＰＰ−ＶＣＣ）/２までブートストラップでき、プリチャージもＶＣＣ＋（ＶＰＰ−ＶＣＣ）/２、あるいは、ＶＰＰ−（ＶＰＰ−ＶＣＣ）/２までポンピングができることになる。
【０１０３】
その結果、ポンピング電圧ＶＰＰも最大２ＶＣＣ＋（ＶＰＰ−ＶＣＣ）/２までポンピングできることが分かる。ここで、電流効率をポンピング電圧ＶＰＰ側に格納されるチャージの量を、電源電圧ＶＣＣ側から供給されるチャージの量で除した値であり、電圧効率はポンピング電圧ＶＰＰの目標レベルを最大にポンピング可能なポンピング電圧ＶＰＰレベルで除した値である。
【０１０４】
本発明に係るチャージポンプが有する電流効率は、（（（（２ＶＣＣ−ＶＰＰ）＋（ＶＰＰ−ＶＣＣ）/２×Ｃ）/２ＶＣＣ×Ｃ）×１００）になり、理論上、最大でポンピング可能なＶＰＰレベルは、２ＶＣＣ＋（ＶＰＰ−ＶＣＣ）/２となる。例えば、ＶＣＣ＝２.５Ｖでポンピング電圧ＶＰＰの目標レベルを３.５Ｖと仮定すると、電流効率は４０％、理論上、最大ポンピング可能なポンピング電圧ＶＰＰレベルは５.５Ｖとなる。
【０１０５】
図２１は、本発明の実施の形態に係るバックバイアス電圧ＶＢＢを生成するための内部電圧発生回路の構成を示すブロック図である。
【０１０６】
図２１の内部電圧発生回路は、レベルシフタ２００、ＶＢＢレベル検出部２１０、リングオシレータ２２０、ポンプ制御ロジック部２３０及びダブルチャージポンピング部２４０を備える。
【０１０７】
ここで、レベルシフタ２００は、レファレンス電圧ＶＲＥＦをレベルシフトし、所望レベルの基準電圧ＶＲ１を出力する。ＶＢＢレベル検出部２１０は、基準電圧ＶＲ１によってバックバイアス電圧ＶＢＢのレベルを検出し、バックバイアスイネーブル信号ＢＢＥを出力する。リングオシレータ２２０は、バックバイアスのイネーブル信号ＢＢＥによって、周期が一定の周期信号ＯＳＣを生成する。
【０１０８】
ポンプ制御ロジック部２３０は、周期信号ＯＳＣによってチャージポンプを制御するためのポンピング制御信号ＰＳ１１、ＰＳ１２、Ｇ１３、Ｇ１４及びプリチャージ制御信号ＰＢ２を生成する。ダブルチャージポンピング部２４０はポンピング制御信号ＰＳ１１、ＰＳ１２、Ｇ１３、Ｇ１４とプリチャージ制御信号ＰＢ２によってバックバイアス電圧ＶＢＢを生成し、ＶＢＢレベル検出部２１０に出力する。
【０１０９】
図２２は、図２１のＶＢＢレベル検出部２１０に関する詳細を示す回路図である。
【０１１０】
ＶＢＢレベル検出部２１０は、ＰＭＯＳトランジスタＰ３１〜Ｐ３５、ＮＭＯＳトランジスタＮ４２〜４４、及びインバータＩＮＶ７５、ＩＮＶ７６を備える。このようなＶＢＢレベル検出部２１０は、ＤＲＡＭコア領域で用いるコア電圧ＶＣＯＲＥをソースとし、接地電圧ＶＳＳをドレインとするＰＭＯＳ抵抗ドライバ形態で構成される。
【０１１１】
ここで、ＶＢＢレベル検出部２１０は、それぞれのゲート入力を接地電圧ＶＳＳとバックバイアス電圧ＶＢＢとする二つのＰＭＯＳトランジスタＰ３１、Ｐ３２を備える。万一、バックバイアス電圧ＶＢＢレベルの絶対値が特定レベル以下になると、すなわち、バックバイアス電圧ＶＢＢが目標値より接地電圧ＶＳＳレベルに近づくと、バックバイアス電圧ＶＢＢが印加されるＰＭＯＳトランジスタＰ３２の抵抗値が大きくなる。
【０１１２】
これによって、ノードＤＥＴの電位が高くなり、インバータＩＮＶ７５、ＩＮＶ７６によりバックバイアスのイネーブル信号ＢＢＥがローにイネーブルされる。このようにイネーブルされるバックバイアスのイネーブル信号ＢＢＥは、リングオシレータ２２０に出力される。
【０１１３】
図２３は、図２１のリングオシレータ２２０に関する詳細を示す回路図である。
【０１１４】
リングオシレータ２２０は、ＮＯＲゲートＮＯＲ２と複数のインバータＩＮＶ７７〜ＩＮＶ８２とを備える。このような構成を有するリングオシレータ２２０は、バックバイアスのイネーブル信号ＢＢＥがローである時に動作し、周期信号ＯＳＣを生成する。
【０１１５】
図２４Ａ及び図２４Ｂは、図２３のポンプ制御ロジック部２３０に関する回路図及び信号を示すタイミングチャートである。
【０１１６】
ポンプ制御ロジック部２３０は、複数のインバータＩＮＶ８３〜ＩＮＶ９３、ＮＡＮＤゲートＮＤ８〜ＮＤ１０を備える。ここで、ＮＡＮＤゲートＮＤ１０は、ポンピング制御信号Ｇ１３、Ｇ１４をＮＡＮＤ演算し、インバータＩＮＶ９１〜ＩＮＶ９３は、ＮＡＮＤゲートＮＤ１０の出力を反転遅延し、プリチャージ制御信号ＰＢ２を生成する。
【０１１７】
このようなポンプ制御ロジック部２３０は、周期信号ＯＳＣによって、図２４Ｂと同じ波形を有する複数のポンピング制御信号ＰＳ１１、ＰＳ１２、Ｇ１３、Ｇ１４とプリチャージ制御信号ＰＢ２とを生成する。
【０１１８】
図２５Ａ及び図２５Ｂは、図２３のダブルチャージポンピング部２４０に関する回路図及び動作を示すタイミングチャートである。
【０１１９】
ダブルチャージポンピング部２４０は、プリチャージ制御部２４１とチャージポンピング部２４２とを備える。プリチャージ制御部２４１は、ＰＭＯＳトランジスタＰ３６、Ｐ３７、ＮＭＯＳトランジスタＮ４５、Ｎ４６及びインバータＩＮＶ９４、ＩＮＶ９５を備える。そして、チャージポンピング部２４２は、ＮＭＯＳトランジスタＮ４７〜Ｎ５０、ＰＭＯＳトランジスタＰ３８〜Ｐ４３及びＭＯＳキャパシタＭＣ５３〜ＭＣ５６を備える。
【０１２０】
ここで、プリチャージ制御部２４１のＰＭＯＳトランジスタＰ３６、Ｐ３７は、ポンピング電圧ＶＰＰ印加端に並列接続され、相互にクロスカップド接続する。ＮＭＯＳトランジスタＮ４５は、ＰＭＯＳトランジスタＰ３６と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ９４によって反転されたプリチャージ制御信号ＰＢ２が印加される。ＮＭＯＳトランジスタＮ４６は、ＰＭＯＳトランジスタＰ３７と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ９４、ＩＮＶ９５によって遅延されたプリチャージ制御信号ＰＢ２が印加される。そして、ＰＭＯＳトランジスタＰ３７とＮＭＯＳトランジスタＮ４６との共通ドレイン端子を介してプリチャージ駆動信号ＰＢｄ２を出力する。
【０１２１】
すなわち、ポンプ制御ロジック部２３０から出力されたプリチャージ制御信号ＰＢ２は、ポンピング制御信号ＰＳ１１、ＰＳ１２、Ｇ１３、Ｇ１４と共にダブルチャージポンピング部２４０に入力され、ブートストラップされるブートストラップ信号ＰＳ１１＿ｂ、ＰＳ１２＿ｂの電圧とバックバイアス電圧ＶＢＢとをチャージシェアリングした後、捨てることになる残ったチャージを再び使用することができるようにし、電流効率を向上させるようになる。
【０１２２】
また、チャージポンピング部２４２は、従来の技術のチャージポンピング部に比べて、ブートストラップ信号ＰＳ１１＿ｂ、ＰＳ１２＿ｂの両端ノード間に接続され、ゲート端子を介してプリチャージ駆動信号ＰＢｄ２が印加されるプリチャージ用のＮＭＯＳトランジスタＮ５０をさらに備える。このようなＮＭＯＳトランジスタＮ５０は、プリチャージ制御信号ＰＢ２をローにイネーブルした場合、ブートストラップ信号ＰＳ１１＿ｂ、ＰＳ１２＿ｂの両端ノード間をプリチャージさせる。
【０１２３】
したがって、ポンピング制御信号Ｇ１３、Ｇ１４を用いて、ブートストラップ信号ＰＳ１１＿ｂ、ＰＳ１２＿ｂのノードを接地電圧ＶＳＳレベルにプリチャージする。次いで、再び、プリチャージ制御信号ＰＢ２がローにイネーブルされ、バックバイアス電圧ＶＢＢとチャージシェアリングし、残ったチャージを消費せずに再使用できるようになる。これによって、ブートストラップ信号ＰＳ１１＿ｂ、ＰＳ１２＿ｂのプリチャージレベルをＶＳＳ−（ＶＳＳ−ＶＢＢ）/２に低くし、ポンプの電流効率を向上させることによって最大にポンピングできるバックバイアス電圧ＶＢＢレベルが低くなる。
【０１２４】
このような構成を有する本発明の実施の形態に係る内部電圧発生回路の動作を、図２５Ｂのタイミングチャートを参照して説明すると以下の通りである。
【０１２５】
まず、ブートストラップ信号ＰＳ１１＿ｂが、電源電圧ＶＣＣレベルにブートストラップされ、ブートストラップ信号ＰＳ１２＿ｂが電源電圧ＶＣＣレベルにブートストラップされた後、ブートストラップ信号ＰＳ１１＿ｂとバックバイアス電圧ＶＢＢがチャージシェアリングする。
【０１２６】
次いで、ＰＭＯＳトランジスタＰ３９がターンオンし、電源電圧ＶＣＣレベルであるブートストラップ信号ＰＳ１２＿ｂを接地電圧ＶＳＳレベルにプリチャージさせる。次いで、プリチャージ制御信号ＰＢ２がローにイネーブルされ、接地電圧ＶＳＳレベルを維持しているブートストラップ信号ＰＳ１２＿ｂがバックバイアス電圧ＶＢＢレベルにプリチャージされているブートストラップ信号ＰＳ１１＿ｂと再度プリチャージされる。これによって、ブートストラップ信号ＰＳ１１＿ｂ、ＰＳ１２＿ｂのレベルを、それぞれバックバイアス電圧ＶＢＢと接地電圧ＶＳＳレベルとでＶＳＳ−（ＶＳＳ−ＶＢＢ）/２にプリチャージさせるようになる。
【０１２７】
したがって、ブートストラップ信号ＰＳ１１＿ｂが、バックバイアス電圧ＶＢＢから−（ＶＳＳ−ＶＢＢ）/２に遷移することによって、接地電圧ＶＳＳ側に抜け出るチャージを、ブートストラップ信号ＰＳ１２＿ｂ方向に供給できるようになる。これによって、その次の瞬間に、ブートストラップ信号ＰＳ１２＿ｂは、電源電圧ＶＣＣより低い−ＶＣＣ＋（ＶＢＢ−ＶＳＳ）/２あるいは−ＶＣＣ−（ＶＳＳ−ＶＢＢ）/２レベルに遷移するようになる。この時、ブートストラップ信号ＰＳ１１＿ｂは、（ＶＢＢ−ＶＳＳ）/２＋ＶＣＣレベルにブートストラップされ、以後プリチャージトランジスタであるＰＭＯＳトランジスタＰ３８がターンオンすると、接地電圧ＶＳＳレベルにプリチャージされる。
【０１２８】
図２５Ｂに示しているように、ブートストラップ信号ＰＳ１１＿ｂ、ＰＳ１２＿ｂノードは、最大−ＶＣＣ＋（ＶＢＢ−ＶＳＳ）/２までブートストラップでき、プリチャージもＶＳＳ−（ＶＳＳ−ＶＢＢ）/２あるいはＶＢＢ＋（ＶＳＳ−ＶＢＢ）/２まで可能である。これによって、バックバイアス電圧ＶＢＢも最大で−ＶＣＣ＋（ＶＢＢ−ＶＳＳ）/２までポンピングできるようになる。
【０１２９】
その結果、上記のような動作によって、本発明の内部電圧発生回路のポンプが有する電流効率は（（（（−ＶＣＣ−ＶＢＢ＋（ＶＢＢ−ＶＳＳ））/２×Ｃ）/−ＶＣＣ×Ｃ）×１００）となり、理論上、最大でポンピング可能なバックバイアス電圧ＶＢＢレベルは、−ＶＣＣ＋（ＶＢＢ−ＶＳＳ）/２となる。例えば、電源電圧ＶＣＣ＝２.５Ｖでバックバイアス電圧ＶＢＢの目標レベルを−１Ｖとすると、電流効率は８０％で、理論上、最大にポンピング可能なバックバイアス電圧ＶＢＢレベルは−３Ｖとなる。ここで、電流効率は、バックバイアス電圧ＶＢＢ側に格納されるチャージの量を接地電圧ＶＳＳ側から供給されるチャージの量で除した値である。
【０１３０】
一方、図２６は、本発明の別の実施の形態に係るポンピング電圧ＶＰＰを生成するための内部電圧発生回路に関する構成を示すブロック図である。
【０１３１】
図２６の内部電圧発生回路は、レベルシフタ３００、ＶＰＰレベル検出部３１０、リングオシレータ３２０、ポンプ制御ロジック部３３０及びトリプルチャージポンピング部３４０を備える。
【０１３２】
ここで、レベルシフタ３００は、レファレンス電圧ＶＲＥＦをレベルシフトし、所望レベルの基準電圧ＶＲ１を出力する。ＶＰＰレベル検出部３１０は、基準電圧ＶＲ１によってポンピング電圧ＶＰＰのレベルを検出し、ポンピングイネーブル信号ＰＰＥを出力する。リングオシレータ３２０は、ポンピングイネーブル信号ＰＰＥによって、周期が一定の周期信号ＯＳＣを生成する。
【０１３３】
ポンプ制御ロジック部３３０は、周期信号ＯＳＣによってチャージポンプを制御するためのポンピング制御信号ＰＳ１３、ＰＳ１４、Ｇ１５、Ｇ１６、Ｇ１７及びプリチャージ制御信号ＰＢ３を生成する。トリプルチャージポンピング部３４０は、ポンピング制御信号ＰＳ１３、ＰＳ１４、Ｇ１５、Ｇ１６、Ｇ１７とプリチャージ制御信号ＰＢ３とによって、ポンピング電圧ＶＰＰを生成してＶＰＰレベル検出部３１０に出力する。
【０１３４】
ここで、レベルシフタ３００、ＶＰＰレベル検出部３１０及びリングオシレータ３２０の構成は、従来と同じであるため、ここではその詳細な構成の説明を省略する。
【０１３５】
図２７Ａ及び図２７Ｂは、図２６のポンプ制御ロジック部３３０に関する回路図及び信号を示すタイミングチャートである。
【０１３６】
ポンプ制御ロジック部３３０は、複数のインバータＩＮＶ９６〜ＩＮＶ１１２、ＮＡＮＤゲートＮＤ１１〜ＮＤ１４、複数の遅延部Ｄ１〜Ｄ４及びＮＯＲゲートＮＯＲ３を備える。ここで、ＮＡＮＤゲートＮＤ１３は、遅延部Ｄ３の遅延信号と周期信号ＯＳＣとをＮＡＮＤ演算する。そして、ＮＯＲゲートＮＯＲ３は、遅延部Ｄ４の遅延信号と周期信号ＯＳＣとをＮＯＲ演算する。また、ＮＡＮＤゲートＮＤ１４は、ＮＡＮＤゲートＮＤ１３とＮＯＲゲートＮＯＲ３との出力をＮＡＮＤ演算し、インバータＩＮＶ１１２は、ＮＡＮＤゲートＮＤ１４の出力を反転してプリチャージ制御信号ＰＢ３を生成する。
【０１３７】
このようなポンプ制御ロジック部３３０は、周期信号ＯＳＣによって図２７Ｂと同じ波形を有する複数のポンピング制御信号ＰＳ１３、ＰＳ１４、Ｇ１５、Ｇ１６、Ｇ１７とプリチャージ制御信号ＰＢ３とを生成する。
【０１３８】
図２８Ａ及び図２８Ｂは、それぞれ図２６のトリプルチャージポンピング部３４０に関する詳細を示す回路図である。
【０１３９】
図２８Ａのトリプルチャージポンピング部３４０Ａは、プリチャージ制御部３４１とチャージポンピング部３４２とを備える。プリチャージ制御部３４１は、ＰＭＯＳトランジスタＰ４４、Ｐ４５、ＮＭＯＳトランジスタＮ５１、Ｎ５２、及びインバータＩＮＶ１１３を備える。そして、チャージポンピング部３４２は、ＮＭＯＳトランジスタＮ５３〜Ｎ５８、ＰＭＯＳトランジスタＰ４６〜Ｐ４７、ＭＯＳキャパシタＭＣ５７〜ＭＣ６６、キャパシタＣ９、Ｃ１０を備える。
【０１４０】
ここで、プリチャージ制御部３４１のＰＭＯＳトランジスタＰ４４、Ｐ４５は、ポンピング電圧ＶＰＰ印加端に並列接続され、相互に交差接続されている。ＮＭＯＳトランジスタＮ５１は、ＰＭＯＳトランジスタＰ４４と接地電圧端との間に接続され、ゲート端子を介してポンプ制御ロジック部３３０の出力であるプリチャージ制御信号ＰＢ３が印加される。ＮＭＯＳトランジスタＮ５２は、ＰＭＯＳトランジスタＰ４５と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ１１３によって反転されたプリチャージ制御信号ＰＢ３が印加される。そして、ＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ５２との共通ドレイン端子を介してプリチャージ駆動信号ＰＢｄ３を出力する。
【０１４１】
また、図２８Ｂのトリプルチャージポンピング部３４０Ｂは、プリチャージ制御部３４３とチャージポンピング部３４４とを備える。プリチャージ制御部３４３は、ＰＭＯＳトランジスタＰ４８、Ｐ４９、ＮＭＯＳトランジスタＮ５９、Ｎ６０、及びインバータＩＮＶ１１４を備える。そして、チャージポンピング部３４４は、ＰＭＯＳトランジスタＰ５０〜Ｐ５５、ＭＯＳキャパシタＭＣ６７〜ＭＣ７０、インバータＩＮＶ１１５〜ＩＮＶ１２０、及びキャパシタＣ１１、Ｃ１２を備える。
【０１４２】
ここで、プリチャージ制御部３４３のＰＭＯＳトランジスタＰ４８、Ｐ４９は、ポンピング電圧ＶＰＰ印加端に並列接続され、相互に交差接続されている。ＮＭＯＳトランジスタＮ５９は、ＰＭＯＳトランジスタＰ４８と接地電圧端との間に接続され、ゲート端子を介してポンプ制御ロジック部３３０の出力であるプリチャージ制御信号ＰＢ３が印加される。ＮＭＯＳトランジスタＮ６０は、ＰＭＯＳトランジスタＰ４９と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ１１４によって反転されたプリチャージ制御信号ＰＢ３が印加される。そして、ＰＭＯＳトランジスタＰ４９とＮＭＯＳトランジスタＮ６０との共通ドレイン端子を介してプリチャージ駆動信号ＰＢＣ３を出力する。
【０１４３】
ここで、本発明の実施の形態に係るチャージポンピング部３４２、３４４は、それぞれブートストラップ信号ＰＳ１３＿ｂ、ＰＳ１３ｂ＿ｂの両端ノードの間、ブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂの両端ノードの間にプリチャージ用のＰＭＯＳトランジスタＰ４６、Ｐ４７、Ｐ５６、Ｐ５７を備える。そして、プリチャージ制御信号ＰＢ３がローにイネーブルされる時、ブートストラップ信号ＰＳ１３＿ｂ、ＰＳ１３ｂ＿ｂの両端ノードとブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂの両端ノードとの間をプリチャージする。
【０１４４】
すなわち、ポンプ制御ロジック部３３０から出力されたプリチャージ制御信号ＰＢ３は、ポンピング制御信号ＰＳ１３、ＰＳ１４、Ｇ１５、Ｇ１６、Ｇ１７と共にトリプルチャージポンピング部３４０に入力され、ブートストラップされたブートストラップ信号ＰＳ１３＿ｂ、ＰＳ１３ｂ＿ｂがブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂの電圧とチャージシェアリングする。次いで、ブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂとポンピング電圧ＶＰＰとをチャージシェアリングした後、捨てることになる残ったチャージを再使用できるようにし、電流効率を向上させる。
【０１４５】
このような本発明の実施の形態に係るトリプルチャージポンピング部３４０の動作を説明すると、以下の通りである。
【０１４６】
まず、ポンピング制御信号Ｇ１５を用いて、ブートストラップ信号ＰＳ１３＿ｂが電源電圧ＶＣＣレベルにプリチャージされた後、再びプリチャージ制御信号ＰＢ３がローにイネーブルされる。そして、ブートストラップ信号ＰＳ１３ｂ＿ｂをプリチャージさせることによって、チャージシェアリングし、残ったチャージを消費せずにこれを用いて、ブートストラップ信号ＰＳ１３＿ｂ、ＰＳ１３ｂ＿ｂのプリチャージレベルを、それぞれＶＣＣ＋（ＰＳ１４ｂ＿ｂ−ＶＣＣ）/２と、ＶＣＣ＋（ＰＳ１４＿ｂ−ＶＣＣ）/２レベルとに高めることができる。
【０１４７】
また、ポンピング制御信号Ｇ１６を用いて、ブートストラップ信号ＰＳ１４＿ｂを２倍の電源電圧２ＶＣＣレベルにプリチャージさせた後、再びプリチャージ制御信号ＰＢ３信号がローにイネーブルされる。そして、ブートストラップ信号ＰＳ１４ｂ＿ｂをプリチャージさせることによって、チャージシェアリングし、残ったチャージを消費せずにこれを用いて、ブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂのプリチャージレベルをそれぞれ２ＶＣＣ＋（ＰＳ１４ｂ＿ｂ−２ＶＣＣ）/２と、２ＶＣＣ＋（ＰＳ１４＿ｂ−２ＶＣＣ）/２とのレベルに高めることができる。
【０１４８】
ここで、ブートストラップ信号ＰＳ１４ｂ＿ｂ、ＰＳ１４＿ｂは、ポンピング電圧ＶＰＰレベルであるため、ブートストラップ信号ＰＳ１４ｂ＿ｂ、ＰＳ１４＿ｂはプリチャージ時に、２ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２となる。そして、ブートストラップ信号ＰＳ１４ｂ＿ｂ、ＰＳ１４＿ｂは、ブートストラップになった時、最大３ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２まで昇圧できる。こうなると、ブートストラップ信号ＰＳ１４ｂ＿ｂ、ＰＳ１４＿ｂのノードでポンピング電圧ＶＰＰノードに伝えることのできるチャージポンプの電流効率は、（３ＶＣＣ−ＶＰＰ＋（ＶＰＰ−２ＶＣＣ）/２）/３ＶＣＣとなり、最大でポンピングできるポンピング電圧ＶＰＰレベルは、３ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２となる。
【０１４９】
このような構成を有する本発明の形態に係る内部電圧発生回路の動作を、図２９Ａ及び図２９Ｂのタイミングチャートを参照して説明すると以下の通りである。
【０１５０】
まず、ポンピング制御信号Ｇ１５が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ＮＭＯＳトランジスタＮ５３がターンオンすると、ブートストラップ信号ＰＳ１３＿ｂのノードが電源電圧ＶＣＣにプリチャージされる。次いで、ポンピング制御信号Ｇ１５が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すると、ＮＭＯＳトランジスタＮ５３がターンオフし、ポンピング制御信号ＰＳ１３が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ブートストラップ信号ＰＳ１３＿ｂのノードが、２倍の電源電圧２ＶＣＣにブートストラップされる。
【０１５１】
次いで、ポンピング制御信号Ｇ１６が、接地電圧ＶＳＳから電源電圧ＶＣＣに遷移し、ＮＭＯＳトランジスタＮ５４がターンオンすると、２倍の電源電圧２ＶＣＣレベルであるブートストラップ信号ＰＳ１３＿ｂがＰＳ１４＿ｂと電源電圧ＶＣＣレベルとにプリチャージされる。また、ポンピング制御信号Ｇ１６が、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すると、ＮＭＯＳトランジスタＮ５４がターンオフする。次いで、ポンピング制御信号ＰＳ１４が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ１４＿ｂが２倍の電源電圧２ＶＣＣレベルとなる。
【０１５２】
最後に、ポンピング制御信号Ｇ１７が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ブートストラップ信号ＰＳ１４＿ｂとポンピング電圧ＶＰＰとは、チャージシェアリングするようになる。したがって、ブートストラップ信号ＰＳ１３＿ｂが、ブートストラップ信号ＰＳ１４＿ｂの電圧とチャージシェアリングし、ブートストラップ信号ＰＳ１４＿ｂとなる。そして、ブートストラップ信号ＰＳ１３ｂ＿ｂが、電源電圧ＶＣＣにプリチャージされた後、プリチャージ制御信号ＰＢ３がローにイネーブルされると、ブートストラップ信号ＰＳ１３＿ｂ、ＰＳ１３ｂ＿ｂもまたプリチャージされる。
【０１５３】
これによって、ブートストラップ信号ＰＳ１３＿ｂ、ＰＳ１３ｂ＿ｂのノードが全てＶＣＣ＋（ＰＳ１４＿ｂ−ＶＣＣ）/２レベルに遷移するようになり、次の瞬間に、ＰＳ１３ｂが接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移する時、ブートストラップ信号ＰＳ１３ｂ＿ｂの電圧レベルを２ＶＣＣ＋（ＰＳ１４＿ｂ−ＶＣＣ）/２レベルまで昇圧させることができる。同じ方式で、ブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂのプリチャージレベルを２倍の電源電圧２ＶＣＣから２ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２まで昇圧させ、最終的に、最大にポンピング可能なポンピング電圧ＶＰＰレベルを３ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２まで昇圧させるようになる。
【０１５４】
このような動作は、ポンピング制御信号ＰＳ１３、ＰＳ１４、Ｇ１５、Ｇ１６、Ｇ１７グループと位相が反対であるポンピング制御信号ＰＳ１３ｂ、ＰＳ１４ｂ、Ｇ１５ｂ、Ｇ１６ｂ、Ｇ１７bグループの信号が交互に遷移し、ポンピング動作を行う間続く。
【０１５５】
図２９Ａ及び図２９Ｂに示されているように、ブートストラップ信号ＰＳ１３＿ｂ、ＰＳ１３ｂ＿ｂノードは、それぞれ最大で２ＶＣＣ＋（ＰＳ１４ｂ＿ｂ−ＶＣＣ）/２と２ＶＣＣ＋（ＰＳ１４＿ｂ−ＶＣＣ）/２までブートストラップでき、プリチャージは、それぞれＶＣＣ＋（ＰＳ１４ｂ＿ｂ−ＶＣＣ）/２とＶＣＣ＋（ＰＳ１４＿ｂ−ＶＣＣ）/２まで向上することが分かる。
【０１５６】
そして、ブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂのノードは、最大で３ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２までブートストラップでき、プリチャージも２ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２まで向上することが分かる。これによって、ブートストラップ信号ＰＳ１４＿ｂ、ＰＳ１４ｂ＿ｂで生成されるポンピング電圧ＶＰＰレベルは、最大３ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２まで可能である。
【０１５７】
その結果、上記のような動作によって、本発明の内部電圧発生回路のポンプが有する電流効率は、（（（（３ＶＣＣ−ＶＰＰ）＋（ＶＰＰ−２ＶＣＣ）/２）×Ｃ）/３ＶＣＣ×Ｃ）×１００）となり、理論上、最大にポンピング可能なポンピング電圧ＶＰＰレベルは、３ＶＣＣ＋（ＶＰＰ−２ＶＣＣ）/２となる。例えば、電源電圧ＶＣＣ＝１.５Ｖで、ポンピング電圧ＶＰＰの目標レベルを３.５Ｖであると仮定すると、電流効率は３３％、理論上、最大ポンピング可能なポンピング電圧ＶＰＰレベルは５Ｖとなる。
【０１５８】
一方、図３０は、本発明の別の実施の形態に係るバックバイアス電圧ＶＢＢを生成する内部電圧発生回路に関する別構成を示すブロック図である。
【０１５９】
本発明は、レベルシフタ４００、ＶＢＢレベル検出部４１０、リングオシレータ４２０、ポンプ制御ロジック部４３０及びトリプルチャージポンピング部４４０を備える。
【０１６０】
ここで、レベルシフタ４００は、レファレンス電圧ＶＲＥＦをレベルシフトし、所望のレベルの基準電圧ＶＲ１を出力する。ＶＢＢレベル検出部４１０は、基準電圧ＶＲ１によってバックバイアス電圧ＶＢＢのレベルを検出し、バックバイアスイネーブル信号ＢＢＥを出力する。リングオシレータ４２０は、バックバイアスのイネーブル信号ＢＢＥによって、周期が一定の周期信号ＯＳＣを生成する。
【０１６１】
ポンプ制御ロジック部４３０は、周期信号ＯＳＣによってチャージポンプを制御するためのポンピング制御信号ＰＳ１５、ＰＳ１６、Ｇ１８、Ｇ１９、Ｇ２０及びプリチャージ制御信号ＰＢ４を生成する。トリプルチャージポンピング部４４０は、ポンピング制御信号ＰＳ１５、ＰＳ１６、Ｇ１８、Ｇ１９、Ｇ２０とプリチャージ制御信号ＰＢ４とによってバックバイアス電圧ＶＢＢを生成してＶＢＢレベル検出部４１０に出力する。
【０１６２】
ここで、レベルシフタ４００、ＶＢＢレベル検出部４１０及びリングオシレータ４２０の構成は、従来と同じであるため、ここではその詳細な構成の説明を省略する。
【０１６３】
図３１Ａ及び図３１Ｂは、図３０のポンプ制御ロジック部４３０に関する回路図及び信号を示すタイミングチャートである。
【０１６４】
ポンプ制御ロジック部４３０は、複数のインバータＩＮＶ１２１〜ＩＮＶ１３７、ＮＡＮＤゲートＮＤ１５〜ＮＤ１８、複数の遅延部Ｄ５〜Ｄ８及びＮＯＲゲートＮＯＲ４を備える。ここで、ＮＡＮＤゲートＮＤ１７は、遅延部Ｄ７の遅延信号と周期信号ＯＳＣとをＮＡＮＤ演算する。そして、ＮＯＲゲートＮＯＲ４は、遅延部Ｄ８の遅延信号と周期信号ＯＳＣとをＮＯＲ演算する。また、ＮＡＮＤゲートＮＤ１８は、ＮＡＮＤゲートＮＤ１７とＮＯＲゲートＮＯＲ４との出力をＮＡＮＤ演算し、インバータＩＮＶ１３７は、ＮＡＮＤゲートＮＤ１８の出力を反転し、プリチャージ制御信号ＰＢ４を生成する。
【０１６５】
このようなポンプ制御ロジック部４３０は、周期信号ＯＳＣによって、図３１Ｂと同じ波形を有する複数のポンピング制御信号ＰＳ１５、ＰＳ１６、Ｇ１８、Ｇ１９、Ｇ２０とプリチャージ制御信号ＰＢ４とを生成する。
【０１６６】
図３２Ａ及び図３２Ｂは、それぞれ図３０のトリプルチャージポンピング部４４０に関する詳細を示す回路図である。
【０１６７】
図３２Ａのトリプルチャージポンピング部４４０Ａは、プリチャージ制御部４４１とチャージポンピング部４４２とを備える。プリチャージ制御部４４１は、ＰＭＯＳトランジスタＰ５８、Ｐ５９、ＮＭＯＳトランジスタＮ６１、Ｎ６２及びインバータＩＮＶ１３８、ＩＮＶ１３９を備える。そして、チャージポンピング部４４２は、ＮＭＯＳトランジスタＮ６３〜Ｎ７０、ＭＯＳキャパシタＭＣ７１〜ＭＣ８０及びキャパシタＣ１３、Ｃ１４を備える。
【０１６８】
ここで、プリチャージ制御部４４１のＰＭＯＳトランジスタＰ５８、Ｐ５９は、ポンピング電圧ＶＰＰ印加端に並列接続され、相互に交差接続されている。ＮＭＯＳトランジスタＮ６１は、ＰＭＯＳトランジスタＰ５８と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ１３８によって反転されたプリチャージ制御信号ＰＢ４が印加される。ＮＭＯＳトランジスタＮ６２は、ＰＭＯＳトランジスタＰ５９と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ１３８、ＩＮＶ１３９により遅延されたプリチャージ制御信号ＰＢ４が印加される。そして、ＰＭＯＳトランジスタＰ５９とＮＭＯＳトランジスタＮ６２との共通ドレイン端子を介してプリチャージ駆動信号ＰＢｄ４を出力する。
【０１６９】
また、図３２Ｂのトリプルチャージポンピング部４４０ｂは、プリチャージ制御部４４３とチャージポンピング部４４４とを備える。プリチャージ制御部４４３は、ＰＭＯＳトランジスタＰ６０、Ｐ６１、ＮＭＯＳトランジスタＮ７１、Ｎ７２、及びインバータＩＮＶ１４０、ＩＮＶ１４１を備える。そして、チャージポンピング部４４４は、ＰＭＯＳトランジスタＰ６２〜Ｐ６７、ＭＯＳキャパシタＭＣ８１〜ＭＣ９０、インバータＩＮＶ１４２〜ＩＮＶ１４７及びキャパシタＣ１５、Ｃ１６を備える。
【０１７０】
ここで、プリチャージ制御部４４３のＰＭＯＳトランジスタＰ６０、Ｐ６１は、ポンピング電圧ＶＰＰ印加端に並列接続され、相互に交差接続されている。ＮＭＯＳトランジスタＮ７１は、ＰＭＯＳトランジスタＰ６０と接地電圧端との間に接続され、ゲート端子を介してポンプ制御ロジック部４３０の出力であるプリチャージ制御信号ＰＢ４が印加される。ＮＭＯＳトランジスタＮ７２は、ＰＭＯＳトランジスタＰ６１と接地電圧端との間に接続され、ゲート端子を介してインバータＩＮＶ１４０、ＩＮＶ１４１によって遅延されたプリチャージ制御信号ＰＢ４が印加される。そして、ＰＭＯＳトランジスタＰ６１とＮＭＯＳトランジスタＮ７２との共通ドレイン端子を介してプリチャージ駆動信号ＰＢｄ４を出力する。
【０１７１】
ここで、本発明のチャージポンピング部４４２、４４４は、それぞれブートストラップ信号ＰＳ１５＿ｂ、ＰＳ１５ｂ＿ｂの両端ノードの間と、ブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６ｂ＿ｂの両端ノードの間とに、プリチャージ用のＮＭＯＳトランジスタＮ６９、Ｎ７０、Ｎ７３、Ｎ７４を備える。そして、プリチャージ制御信号ＰＢ４が、ローにイネーブルされる時、ブートストラップ信号ＰＳ１５＿ｂ、ＰＳ１５ｂ＿ｂの両端ノードの間と、ブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６ｂ＿ｂの両端ノードの間とをプリチャージする。
【０１７２】
すなわち、ポンプ制御ロジック部４３０から出力されたプリチャージ制御信号ＰＢ４は、ポンピング制御信号ＰＳ１５、ＰＳ１６、Ｇ１８、Ｇ１９、Ｇ２０と共にトリプルチャージポンピング部４４０に入力され、ブートストラップされたブートストラップ信号ＰＳ１５＿ｂ、ＰＳ１５ｂ＿ｂがブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６ｂ＿ｂの電圧とチャージシェアリングする。次いで、ブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６＿ｂとポンピング電圧ＶＰＰとをチャージシェアリングした後、捨てることになる残ったチャージを再使用することができるようにし、電流効率を向上させる。
【０１７３】
したがって、上述された本発明は、ポンピング制御信号Ｇ１８を用いて、ブートストラップ信号ＰＳ１５＿ｂを接地電圧ＶＳＳにプリチャージする。次いで、またプリチャージ制御信号ＰＢ４がローにイネーブルされると、ブートストラップ信号ＰＳ１５ｂ＿ｂとプリチャージされてチャージシェアリングをし、残ったチャージを消費せず、これを用いてブートストラップ信号ＰＳ１５＿ｂ、ＰＳ１５ｂ＿ｂのプリチャージレベルをそれぞれ（ＰＳ１６ｂ＿ｂ−ＶＳＳ）/２、及び（ＰＳ１６＿ｂ−ＶＳＳ）/２のレベルに低くする。
【０１７４】
また、ポンピング制御信号Ｇ１９を用いて、ブートストラップ信号ＰＳ１６＿ｂが電源電圧ＶＣＣレベルにプリチャージされる。次いで、また、ポンピング制御信号ＰＢ４がローにイネーブルされると、また、ブートストラップ信号ＰＳ１６ｂ＿ｂとプリチャージされてチャージシェアリングし、残ったチャージを消費せず、これを用いてブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６ｂ＿ｂのプリチャージレベルをそれぞれ−ＶＣＣ＋（ＶＢＢ−（−ＶＣＣ））/２に低くすることができる。これによって、ポンプの電流効率及び最大でポンピングできるバックバイアス電圧ＶＢＢレベルは、それぞれ−（（−２ＶＣＣ−ＶＢＢ）＋（ＶＢＢ−（−ＶＣＣ））/２）×Ｃ/（−２ＶＣＣ）×Ｃ、及び−２ＶＣＣ＋（ＶＢＢ−（−ＶＣＣ））/２となる。
【０１７５】
このような構成を有する本発明のポンピング動作を説明すると以下の通りである。
【０１７６】
まず、ポンピング制御信号Ｇ１８が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ＮＭＯＳトランジスタＮ６３がターンオンすると、ＰＳ１５が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ１５＿ｂが電源電圧ＶＣＣにプリチャージされる。次いで、ポンピング制御信号Ｇ１８が、電源電圧ＶＣＣから接地電圧ＶＳＳに遷移し、ＮＭＯＳトランジスタＮ６３がターンオフすると、ブートストラップ信号ＰＳ１５が電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ１５＿ｂが電源電圧ＶＣＣレベルにブートストラップされる。
【０１７７】
次いで、ポンピング制御信号Ｇ１９が、接地電圧ＶＳＳから電源電圧ＶＣＣに遷移し、ＮＭＯＳトランジスタＮ６４がターンオンすると、ＰＳ１５が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップ信号ＰＳ１６＿ｂが電源電圧ＶＣＣレベルとなる。そして、電源電圧ＶＣＣレベルであるブートストラップ信号ＰＳ１５＿ｂが、ブートストラップ信号ＰＳ１６＿ｂと接地電圧ＶＳＳレベルとにプリチャージされる。また、ポンピング制御信号Ｇ１９が電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ＮＭＯＳトランジスタＮ６４がターンオフされた後、ＰＳ１６が電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移し、ブートストラップ信号ＰＳ１６＿ｂが電源電圧ＶＣＣレベルとなる。
【０１７８】
最後に、ポンピング制御信号Ｇ２０が、接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すると、ブートストラップ信号ＰＳ１６＿ｂとバックバイアス電圧ＶＢＢとは、チャージシェアリングするようになる。したがって、ブートストラップ信号ＰＳ１５＿ｂが、ブートストラップ信号ＰＳ１６＿ｂとチャージシェアリングをし、ブートストラップ信号ＰＳ１６＿ｂになり、ブートストラップ信号ＰＳ１５ｂ＿ｂが接地電圧ＶＳＳレベルにプリチャージされた後、プリチャージ制御信号ＰＢ４をローにイネーブルさせる。
【０１７９】
次いで、ブートストラップ信号ＰＳ１５＿ｂ、ＰＳ１５ｂ＿ｂが、再びプリチャージされると、ブートストラップ信号ＰＳ１５＿ｂ、ＰＳ１５ｂ＿ｂのノードが全て（ＰＳ１６＿ｂ−（ＶＳＳ））/２レベルとなる。この次の瞬間に、ポンピング制御信号ＰＳ１５ｂが、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移する時、ブートストラップ信号ＰＳ１５ｂ＿ｂを−ＶＣＣ＋（ＰＳ２＿ｂ−（ＶＳＳ））/２レベルにする。同じ方式で、ブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６ｂ＿ｂのプリチャージレベルを電源電圧ＶＣＣで、−ＶＣＣ＋（ＶＢＢ−（−ＶＳＳ））/２まで低くし、最終的に、最大にポンピング可能なバックバイアス電圧ＶＢＢレベルを、−２ＶＣＣ＋（ＶＢＢ−（−ＶＣＣ））/２まで低くする。
【０１８０】
このような動作は、ポンピング制御信号ＰＳ１５、ＰＳ１６、Ｇ１８、Ｇ１９、Ｇ１０グループとその位相が反対であるブートストラップ信号ＰＳｂ１５、ＰＳ１６ｂ、Ｇ１８ｂ、Ｇ１９ｂ、Ｇ１０ｂグループとが交互に遷移し、ポンピング動作を行う間続けられる。
【０１８１】
図３３Ａ及び図３３Ｂに示しているように、ブートストラップ信号ＰＳ１５＿ｂ、ＰＳ１５ｂ＿ｂノードは、それぞれ最大−ＶＣＣ＋（ＰＳ２’＿ｂ−（−ＶＣＣ））/２、及び−ＶＣＣ＋（ＰＳ２＿ｂ−（−ＶＣＣ））/２までブートストラップでき、プリチャージは、それぞれ（ＰＳ２’＿ｂ−（−ＶＣＣ））/２、及び（ＰＳ２＿ｂ−（−ＶＣＣ））/２までポンピングされることが分かる。
【０１８２】
そして、ブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６ｂ＿ｂノードは、最大で、−２ＶＣＣ＋（ＶＢＢ−（−ＶＣＣ））/２までブートストラップでき、プリチャージも、−ＶＣＣ＋（ＶＢＢ−（−ＶＣＣ））/２までポンピングされることが分かる。これによって、ブートストラップ信号ＰＳ１６＿ｂ、ＰＳ１６ｂ＿ｂで生成できるバックバイアス電圧ＶＢＢレベルは、最大で、−２ＶＣＣ＋（ＶＢＢ−（−ＶＣＣ））/２まで可能である。
【０１８３】
その結果に、上記のような動作によって、本発明の技術のポンプが有する電流効率は、−（（（（−２ＶＣＣ−ＶＢＢ）＋（ＶＢＢ−（−ＶＣＣ））/２×Ｃ）/−２ＶＣＣ×Ｃ）×１００）となり、理論上、最大でポンピング可能なバックバイアス電圧ＶＢＢレベルは、−２ＶＣＣ＋（ＶＢＢ−（−２ＶＣＣ））/２となる。例えば、電源電圧ＶＣＣ＝１.５Ｖで、バックバイアス電圧ＶＢＢの目標レベルを−２Ｖと仮定すると、電流効率は５０％であり、理論上、最大ポンピング可能なバックバイアス電圧ＶＢＢレベルは−３.５Ｖとなる。
【０１８４】
尚、本発明は、上記した本実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１８５】
【図１】従来のＶＰＰ電圧発生回路に関する構成を示すブロック図である。
【図２Ａ】図１のポンプ制御ロジック部に関する回路図及びタイミングチャートである。
【図２Ｂ】図１のポンプ制御ロジック部に関する回路図及びタイミングチャートである。
【図３Ａ】図１のダブルチャージポンピング部に関する回路図及びタイミングチャートである。
【図３Ｂ】図１のダブルチャージポンピング部に関する回路図及びタイミングチャートである。
【図４】従来のＶＢＢ電圧発生回路に関する構成を示すブロック図である。
【図５Ａ】図４のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図５Ｂ】図４のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図６Ａ】図４のダブルチャージポンピング部に関する回路図及び動作を示すタイミングチャートである。
【図６Ｂ】図４のダブルチャージポンピング部に関する回路図及び動作を示すタイミングチャートである。
【図７】従来の別のＶＰＰ電圧発生回路に関する構成を示すブロック図である。
【図８Ａ】図７のポンプ制御ロジック部に関する回路図及びタイミングチャートである。
【図８Ｂ】図７のポンプ制御ロジック部に関する回路図及びタイミングチャートである。
【図９Ａ】図７のトリプルチャージポンピング部に関する回路図である。
【図９Ｂ】図７のトリプルチャージポンピング部に関する回路図である。
【図１０Ａ】図７のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【図１０Ｂ】図７のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【図１１】従来のさらに別のＶＢＢ電圧発生回路に関する構成を示すブロック図である。
【図１２Ａ】図１１のポンプ制御ロジック部に関する回路図及びタイミングチャートである。
【図１２Ｂ】図１１のポンプ制御ロジック部に関する回路図及びタイミングチャートである。
【図１３Ａ】図１１のトリプルチャージポンピング部に関する回路図である。
【図１３Ｂ】図１１のトリプルチャージポンピング部に関する回路図である。
【図１４Ａ】図１１のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【図１４Ｂ】図１１のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【図１５】本発明の実施の形態に係る内部電圧発生回路の構成を示すブロック図である。
【図１６】図１５のレベルシフタに関する回路図である。
【図１７】図１５のＶＰＰレベル検出部に関する回路図である。
【図１８】図１５のリングオシレータに関する回路図である。
【図１９Ａ】図１５のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図１９Ｂ】図１５のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図２０Ａ】図１５のダブルチャージポンピング部に関する回路図及び動作を示すタイミングチャートである。
【図２０Ｂ】図１５のダブルチャージポンピング部に関する回路図及び動作を示すタイミングチャートである。
【図２１】本発明の別の実施の形態に係る内部電圧発生回路の構成を示すブロック図である。
【図２２】図２１のＶＢＢレベル検出部に関する回路図である。
【図２３】図２１のリングオシレータに関する回路図である。
【図２４Ａ】図２３のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図２４Ｂ】図２３のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図２５Ａ】図２３のダブルチャージポンピング部に関する回路図及び動作を示すタイミングチャートである。
【図２５Ｂ】図２３のダブルチャージポンピング部に関する回路図及び動作を示すタイミングチャートである。
【図２６】本発明のさらに別の実施の形態に係る内部電圧発生回路の構成を示すブロック図である。
【図２７Ａ】図２６のポンプ制御ロジック部に関する回路図及び信号タイミングチャートである。
【図２７Ｂ】図２６のポンプ制御ロジック部に関する回路図及び信号タイミングチャートである。
【図２８Ａ】図２６のトリプルチャージポンピング部に関する回路図である。
【図２８Ｂ】図２６のトリプルチャージポンピング部に関する回路図である。
【図２９Ａ】図２６のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【図２９Ｂ】図２６のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【図３０】本発明のさらに別の実施の形態に係る内部電圧発生回路の構成を示すブロック図である。
【図３１Ａ】図３０のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図３１Ｂ】図３０のポンプ制御ロジック部に関する回路図及び信号を示すタイミングチャートである。
【図３２Ａ】図３０のトリプルチャージポンピング部に関する回路図である。
【図３２Ｂ】図３０のトリプルチャージポンピング部に関する回路図である。
【図３３Ａ】図３０のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【図３３Ｂ】図３０のトリプルチャージポンピング部に関する動作を示すタイミングチャートである。
【符号の説明】
【０１８６】
１００    レベルシフタ
１１０    ＶＰＰレベル検出器
１２０    リングオシレータ
１３０    ポンプ制御ロジック部
１４０    ダブルチャージポンピング部
ＶＰＰ    ポンピング電圧
ＶＲＥＦ  レファレンス電圧
ＶＲ１    基準電圧
ＰＰＥ    ポンピングイネーブル信号
ＯＳＣ    周期信号
ＰＳ９、ＰＳ１０、Ｇ１１、Ｇ１２    ポンピング制御信号
ＰＢ１    プリチャージ制御信号
【図１】
2006311786.tif 000003
【図２Ａ】
2006311786.tif 000004
【図２Ｂ】
2006311786.tif 000005
【図３Ａ】
2006311786.tif 000006
【図３Ｂ】
2006311786.tif 000007
【図４】
2006311786.tif 000008
【図５Ａ】
2006311786.tif 000009
【図５Ｂ】
2006311786.tif 000010
【図６Ａ】
2006311786.tif 000011
【図６Ｂ】
2006311786.tif 000012
【図７】
2006311786.tif 000013
【図８Ａ】
2006311786.tif 000014
【図８Ｂ】
2006311786.tif 000015
【図９Ａ】
2006311786.tif 000016
【図９Ｂ】
2006311786.tif 000017
【図１０Ａ】
2006311786.tif 000018
【図１０Ｂ】
2006311786.tif 000019
【図１１】
2006311786.tif 000020
【図１２Ａ】
2006311786.tif 000021
【図１２Ｂ】
2006311786.tif 000022
【図１３Ａ】
2006311786.tif 000023
【図１３Ｂ】
2006311786.tif 000024
【図１４Ａ】
2006311786.tif 000025
【図１４Ｂ】
2006311786.tif 000026
【図１５】
2006311786.tif 000027
【図１６】
2006311786.tif 000028
【図１７】
2006311786.tif 000029
【図１８】
2006311786.tif 000030
【図１９Ａ】
2006311786.tif 000031
【図１９Ｂ】
2006311786.tif 000032
【図２０Ａ】
2006311786.tif 000033
【図２０Ｂ】
2006311786.tif 000034
【図２１】
2006311786.tif 000035
【図２２】
2006311786.tif 000036
【図２３】
2006311786.tif 000037
【図２４Ａ】
2006311786.tif 000038
【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３Ａ】
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【図３３Ｂ】
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