(57)【要約】【課題】  キャパシタ特性の劣化を防いだ、高アスペクト比のキャパシタを有する半導体記憶装置の製造方法を提供する。【解決手段】  メモリセル領域の選択用トランジスタのソース及びドレインのいずれか一方と接続された導電性プラグと周辺回路領域の回路の一部である第１の導電層とが埋設された絶縁膜を半導体基板上に形成する工程と、絶縁膜上に第１の層間絶縁膜を形成する工程と、第１の導電層と第１の層間絶縁膜よりも上層に設けられる第２の導電層とを繋ぐための接続プラグ４２，４３を第１の層間絶縁膜に形成する工程と、接続プラグを形成した後、キャパシタの下部電極５１を第１の層間絶縁膜に形成する工程と、容量絶縁膜５２を形成する工程と、キャパシタの上部電極５３を形成する工程とを有する。【選択図】  図１
2006245113.tif 000002
【特許請求の範囲】
【請求項１】
情報を保持するための複数のキャパシタ及び該キャパシタ毎に設けられた選択用トランジスタを含むメモリセル領域と、該メモリセル領域と電気的に接続される回路が設けられた周辺回路領域とを有する半導体記憶装置の製造方法であって、
前記選択用トランジスタのソース及びドレインのいずれか一方と接続された導電性プラグと前記回路の一部である第１の導電層が埋設された絶縁膜を半導体基板上に形成する工程と、
前記絶縁膜上に第１の層間絶縁膜を形成する工程と、
前記第１の導電層と前記第１の層間絶縁膜よりも上層に設けられる第２の導電層とを繋ぐための接続プラグを前記第１の層間絶縁膜に形成する工程と、
前記接続プラグを形成した後、前記導電性プラグに接続する、前記キャパシタの下部電極を前記第１の層間絶縁膜に形成する工程と、
前記下部電極に接して容量絶縁膜を形成する工程と、
前記容量絶縁膜に接する、前記キャパシタの上部電極を形成する工程と、
を有する半導体記憶装置の製造方法。
【請求項２】
前記選択用トランジスタのソース及びドレインのうち前記一方と異なる側に接続されたビット線が前記絶縁膜に設けられた請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記キャパシタの高さが３μｍ以上である請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記第１の導電層がタングステン膜、又はタングステン膜を含む積層膜である請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記第１の導電層が前記ビット線と同一層に設けられている請求項２に記載の半導体記憶装置の製造方法。
【請求項６】
前記第２の導電層がアルミニウム膜を含む積層膜である請求項１に記載の半導体記憶装置の製造方法。
【請求項７】
前記接続プラグが、ＣＶＤ法により形成される窒化チタン膜、又は窒化チタン膜を含む膜である請求項１に記載の半導体記憶装置の製造方法。
【請求項８】
前記窒化チタン膜を四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）の混合ガスを用いて形成する請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記窒化チタン膜を５５０℃以上で形成する請求項７に記載の半導体記憶装置の製造方法。
【請求項１０】
前記下部電極が窒化チタン膜である請求項１に記載の半導体記憶装置の製造方法。
【請求項１１】
前記容量絶縁膜が、酸化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜及び酸化ジルコニウム膜のうちのいずれか、又はこれらの膜の少なくとも１つを含む積層膜である請求項１に記載の半導体記憶装置の製造方法。
【請求項１２】
前記上部電極が窒化チタン膜である請求項１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記接続プラグの形成温度が前記容量絶縁膜の成膜温度よりも高い請求項１に記載の半導体記憶装置の製造方法。
【請求項１４】
前記接続プラグの形成温度が前記容量絶縁膜の結晶化温度よりも高い請求項１に記載の半導体記憶装置の製造方法。
【請求項１５】
前記接続プラグの形成の熱負荷が前記キャパシタの特性のリーク電流を１０倍以上に増大させるものである請求項１に記載の半導体記憶装置の製造方法。
【請求項１６】
前記接続プラグの形成温度が前記上部電極の成膜温度よりも高い請求項１に記載の半導体記憶装置の製造方法。
【請求項１７】
前記接続プラグを形成する工程の後、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程を行い、
その後、前記第１の層間絶縁膜及び第２の層間絶縁膜に前記下部電極を形成する請求項１から１６のいずれか１項記載の半導体記憶装置の製造方法。
【請求項１８】
前記下部電極の形成にポリシリコン膜を用いる請求項１７に記載の半導体記憶装置の製造方法。
【請求項１９】
前記接続プラグがタングステン膜を含む請求項１７に記載の半導体記憶装置の製造方法。
【請求項２０】
情報を保持するための複数のキャパシタ及び該キャパシタ毎に設けられた選択用トランジスタを含むメモリセル領域と、該メモリセル領域と電気的に接続される回路が設けられた周辺回路領域とを有する半導体記憶装置の製造方法であって、
前記選択用トランジスタのソース及びドレインのいずれか一方と接続された導電性プラグと前記回路の一部である第１の導電層とが埋設された絶縁膜を半導体基板上に形成する工程と、
前記絶縁膜上に層間絶縁膜を形成する工程と、
前記第１の導電層を露出させる第１の開孔及び前記導電性プラグを露出させる第２の開孔を前記層間絶縁膜に形成する工程と、
前記第１の開孔に導電性膜を埋め込んで、前記第１の導電層と前記層間絶縁膜よりも上層に設けられる第２の導電層とを繋ぐための接続プラグを形成する工程と、
前記第２の開孔に導電性膜を埋め込んで、前記キャパシタの下部電極を形成する工程と、
前記接続プラグ及び下部電極の形成後、前記メモリセル領域における前記層間絶縁膜を除去する工程と、
前記下部電極に接して容量絶縁膜を形成する工程と、
前記容量絶縁膜に接する、前記キャパシタの上部電極を形成する工程と、
を有する半導体記憶装置の製造方法。
【請求項２１】
前記接続プラグ及び前記下部電極を同一工程で形成する請求項２０に記載の半導体記憶装置の製造方法。
【請求項２２】
前記接続プラグ及び前記下部電極が少なくとも窒化チタン膜を含む請求項２０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴い、キャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造、及びＳＴＣ（Ｓｔａｃｋｅｄ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ）構造を採用するに到っている。すなわち、キャパシタをビット線上に形成することでキャパシタの底面積（投影面積）を大きく取れるようにし、また、キャパシタの高さを大きく取れるようにして、キャパシタ電極の面積を増加させている。その代表例が特許文献１に開示されている。なお、同開示例に依れば、周辺回路部においてシリコン拡散層とキャパシタ下層の接続プラグをキャパシタに先立って形成しており、そのコンタクト・プラグ形成の熱処理に起因するキャパシタ劣化を防止している。
【０００３】
ところが、微細化の進行に伴いキャパシタ高さも増大するが、同時にキャパシタ上下の配線層を繋ぐ接続の高さも増大することになる。この高アスペクト比の接続プラグを如何に形成するかが別の課題として生じる。すなわち、従来接続プラグを形成する方法としては、コンタクト孔の開孔後、スパッタ法により形成した窒化チタン（ＴｉＮ）膜を下敷き膜として、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成したタングステン（Ｗ）膜により埋込み、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によりプラグ形状に加工する方法が採られている。このような高アスペクト比の接続プラグの形成時に、窒化チタン膜をスパッタ法により形成したのでは下敷き膜としての機能を十分に発揮することができず、タングステン膜に段切れ等の問題を生じることになる。この問題を解決するため、窒化チタン膜をＣＶＤ法で形成する方法が近年採用されつつある。この方法によると、タングステン膜の段切れが防止された点で一応の効果を奏している。
【特許文献１】特開平１１―２４３１８０号公報（第７−第９頁、第２−第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、接続プラグの下敷き膜としての窒化チタン膜の形成温度は５５０℃以上、典型的には６００℃程度とするのが一般的であるため、特許文献１の開示例におけるキャパシタ上下の導電層を繋ぐプラグ３８に窒化チタン膜のＣＶＤ形成技術をそのまま適用すれば、そのＣＶＤの熱負荷に起因してキャパシタが劣化することとなる。
【０００５】
このことを以下に詳細に説明する。図３３は半導体記憶装置の代表的従来例を示す縦断面図である。この図のメモリセル領域において、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に２つの選択用トランジスタが形成されており、各々の選択用トランジスタはシリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４とソース領域及びドレイン領域となる一対の拡散層領域５、６とから成り、各々の選択用トランジスタの拡散層領域６は一体として共有化されている。選択用トランジスタは層間絶縁膜２１と層間絶縁膜３１上に形成されたビット線８（タングステン膜）と上記一方の拡散層領域６とが層間絶縁膜２１を貫通するポリシリコンプラグ１１ａと接続されている。このポリシリコンプラグ１１ａには導電性不純物が拡散されているため、導電性プラグとして機能する。以下、ポリシリコンプラグについては同様である。
【０００６】
ビット線８は層間絶縁膜２２に覆われ、この層間絶縁膜２２上に形成された層間絶縁膜３２と層間絶縁膜２３に設けられた孔内に、第１の窒化チタン膜より成る下部電極５１と、酸化アルミニウム膜５２より成る容量絶縁膜と、第２の窒化チタン膜５３より成る上部電極とを積層してキャパシタが構成されている。下部電極５１はその底面でポリシリコンプラグ１２と接続され、さらにポリシリコンプラグ１２はその下方のポリシリコンプラグ１１を介してトランジスタの拡散層領域５に電気的に接続されている。
【０００７】
また、上部電極の第２の窒化チタン膜５３上には、第２層配線６１が形成され、両者は層間絶縁膜２４を貫通して形成された接続プラグ４４によって電気的に接続されている。一方、周辺回路領域において、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に周辺回路用のトランジスタが形成されており、このトランジスタはゲート絶縁膜３を介して形成されたゲート電極４とソース領域及びドレイン領域となる一対の拡散層領域７、７ａとから成る。このトランジスタの一方の拡散層領域７は金属プラグ４１と４３を介して第２層配線６１と電気的に接続されており、他方の拡散層領域７ａは金属プラグ４１ａを介して第１層配線８ａと電気的に接続されている。さらに、第１層配線８ａは、金属プラグ４２を介して第２層配線６１ａと電気的に接続されている。
【０００８】
次に、図３３に示した半導体記憶装置の製造方法の従来例を、図３４から図４４を用いて説明する。シリコン基板１０の主面を分離絶縁膜２によって区画し、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ４１，４１ａ、ビット線８及び第１層配線８ａを形成する（図３４）。ここでは、ビット線８及び第１層配線８ａをタングステン膜とするが、タングステン膜を含む積層膜であってもよい。ビット線８及び第１層配線８ａの上に形成した層間絶縁膜２２を貫通したコンタクト孔をポリシリコン膜で埋め込んだ後、エッチバックしてポリシリコンプラグ１２を形成する（図３５）。次に、層間絶縁膜３２として窒化シリコン膜と、層間絶縁膜２３として厚さ３μｍの酸化シリコン膜を順次形成し（図３６）、これらの層間絶縁膜２３，３２を貫くシリンダ孔９６を形成し、そのシリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させる（図３７）。
【０００９】
次に、下部電極として第１の窒化チタン膜５１ａをＣＶＤ法により形成する（図３８）。つづいて、ホトレジスト膜を孔内に形成して孔内の窒化チタン膜を保護しつつ、孔上部の窒化チタン膜をエッチバック除去して、さらにホトレジスト膜を除去してコップ型の下部電極５１を得る（図３９）。次に、酸化アルミニウム膜５２をＡＬＤ法（原子層気相成長法）により形成し、つづいて上部電極として成膜温度が５００℃のＣＶＤ法により第２の窒化チタン膜５３を形成し（図４０）、第２の窒化チタン膜５３をホトリソグラフィー技術とドライエッチング技術により上部電極形状に加工して（図４１）、高さが３μｍのシリンダ形状のキャパシタを得る。次に、酸化シリコン膜より成る層間絶縁膜２４を形成し（図４２）、層間絶縁膜２４を貫いて接続孔９４を開孔し、層間絶縁膜２４，２３，３２，２２を貫いて接続孔９３，９２を開孔する（図４３）。
【００１０】
次に、接続孔９２，９３，９４に第３の窒化チタン膜とタングステン膜を埋め込んだ後に、接続孔外の第３の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４２，４３，４４を形成する（図４４）。ここで、第３の窒化チタン膜は、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）を原料ガスとして、成膜温度が６００℃のＣＶＤ法により形成する。成膜温度を６００℃とするのは、これより低い温度では、窒化チタン膜の応力が大きくなって剥離の問題が生じること、窒化チタン膜中の残留塩素量が大きくなって第２層配線６１、６１ａが腐食する問題を生じることによる。
【００１１】
つづいて、チタン膜とアルミニウム膜と窒化チタン膜とを順にスパッタ法により形成し、これらの積層膜をリソグラフィー技術とドライエッチング技術を用いてパターニングして、第２層配線６１、６１ａを形成した（図３３）。
【００１２】
図４５は本従来例で得られたキャパシタのＩ−Ｖ特性のグラフを示す。このキャパシタの形成条件と測定条件を以下に示す。
形成条件
シリンダ孔：２１０ｎｍ径の円筒状、深さ３μｍ
下部電極：２０ｎｍ厚の窒化チタン膜（成膜温度：６００℃、ＣＶＤ法）
酸化アルミニウム膜：６ｎｍ厚（成膜温度：４００℃、ＡＬＤ法）
上部電極    ：２０ｎｍ厚の窒化チタン膜（成膜温度：５００℃、ＣＶＤ法）
測定条件
測定ＴＥＧ：２７４ｋビットのアレイ
温度：９０℃
図４５に示すグラフの縦軸は測定ＴＥＧのキャパシタ単体に流れるリーク電流の値を示し、横軸は測定ＴＥＧの上部電極と下部電極間に印加する電圧値を示す。図４５のグラフに示す破線はキャパシタの形成直後、すなわち図４１の状態での特性を示す。一方、図４５のグラフに示す実線は第２層配線の形成後、すなわち図３３の状態での特性を示す。破線で示す特性よりも、実線で示す特性は、リーク電流が１０倍以上大きい。この原因は、解析の結果、金属プラグ４１，４２，４３を形成するときの窒化チタン膜のＣＶＤプロセスに起因することが判った。このように、キャパシタは熱負荷への耐性が小さい素子であるため、キャパシタ形成後はなるべくプロセス温度を低減することが必要である。
【００１３】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、キャパシタ特性の劣化を防いだ、高アスペクト比のキャパシタを有する半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の半導体記憶装置の製造方法は、情報を保持するための複数のキャパシタ及び該キャパシタ毎に設けられた選択用トランジスタを含むメモリセル領域と、該メモリセル領域と電気的に接続される回路が設けられた周辺回路領域とを有する半導体記憶装置の製造方法であって、
前記選択用トランジスタのソース及びドレインのいずれか一方と接続された導電性プラグと前記回路の一部である第１の導電層が埋設された絶縁膜を半導体基板上に形成する工程と、
前記絶縁膜上に第１の層間絶縁膜を形成する工程と、
前記第１の導電層と前記第１の層間絶縁膜よりも上層に設けられる第２の導電層とを繋ぐための接続プラグを前記第１の層間絶縁膜に形成する工程と、
前記接続プラグを形成した後、前記導電性プラグに接続する、前記キャパシタの下部電極を前記第１の層間絶縁膜に形成する工程と、
前記下部電極に接して容量絶縁膜を形成する工程と、
前記容量絶縁膜に接する、前記キャパシタの上部電極を形成する工程と、
を有するものである。
【００１５】
本発明では、接続プラグを形成した後にキャパシタの下部電極、容量絶縁膜および上部電極を形成しているため、キャパシタにかかる熱負荷が軽減する。
【発明の効果】
【００１６】
本発明では、キャパシタのリーク電流が増大することを抑制し、キャパシタ特性の劣化を防げる。そのため、キャパシタの信頼性が向上する。その上、キャパシタの上下に形成される導電層同士を接続する、高アスペクト比のコンタクト・プラグの導電性材料をＣＶＤ法で形成すれば、コンタクト・プラグの段切れの問題が生じないため、配線の信頼性が向上する。本発明をＤＲＡＭなどの半導体記憶装置に適用すれば、半導体記憶装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体記憶装置の製造方法は、高アスペクト比のキャパシタを形成する前に、キャパシタの上下層に設けられる導電層同士を繋ぐための接続プラグを形成することを特徴とする。本発明の上記及び他の目的、ならびに特徴及び利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
【実施例１】
【００１８】
本発明の一実施の形態である半導体記憶装置の構成について説明する。
【００１９】
図１は本実施例の半導体記憶装置の一構成例を示す断面図である。
【００２０】
図１に示すように、本実施例の半導体記憶装置は、周辺回路領域において、接続プラグ４２，４３が接続プラグ４７ａ，４７ｂを介して第２層配線６１，６１ａと接続される構成である。
【００２１】
次に、本発明の一実施の形態である半導体記憶装置の製造方法について図２から図１２を用いて説明する。
【００２２】
まず従来例と同様にして、分離絶縁膜２、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ４１，４１ａ、ビット線８及び第１層配線８ａ、層間絶縁膜３１，２２、ポリシリコンプラグ１２、層間絶縁膜３２，２３を順次形成する（図３６参照）。
【００２３】
次に、層間絶縁膜２３，３２，２２を貫いて接続孔９２,９３を開孔する（図２）。次に、接続孔９２，９３に第３の窒化チタン膜とタングステン膜を埋め込む（図３）。ここでは、四塩化チタンとアンモニアを原料ガスとして成膜温度６００℃のＣＶＤ法により第３の窒化チタン膜を形成し、つづいてタングステン膜を成膜温度が４００℃のＣＶＤ法により形成した。その後、接続孔外の第３の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４２，４３を形成する（図４）。
【００２４】
次に、層間絶縁膜２３と３２を貫くシリンダ孔９６を形成し、そのシリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させる（図５）。次に、下部電極として第１の窒化チタン膜５１ａをＣＶＤ法により形成し（図６）、従来例と同様の方法で、孔上部の窒化チタン膜をエッチバック除去する等してコップ型の下部電極５１を得る（図７）。次に、従来例と同様の方法で、酸化アルミニウム膜５２と第２の窒化チタン膜５３を形成し（図８）、第２の窒化チタン膜５３を上部電極形状に加工し（図９）、層間絶縁膜２４を形成する（図１０）。次に、層間絶縁膜２４を貫いて接続孔９４，９４ａ，９４ｂを開孔する（図１１）。次に、接続孔９４，９４ａ，９４ｂに第４の窒化チタン膜とタングステン膜を埋め込んだ後に、接続孔外の第４の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４７，４７ａ，４７ｂを形成した（図１２）。ここで、第４の窒化チタン膜は、成膜温度が４００℃のスパッタ法で形成したが、孔深さが浅い（２００ｎｍ程度）ため、その上でのタングステンの段切れ等の問題は生じなかった。次に、チタン膜とアルミニウム膜と窒化チタン膜と順にスパッタ法により形成し、これらの積層膜をパターニングして第２層配線６１、６１ａを形成した（図１）。
【００２５】
本実施例による半導体記憶装置の製造方法では、第２層配線６１，６１ａを形成した状態（図１）でのキャパシタのＩ−Ｖ特性は、図１４のグラフの破線で示すＩ−Ｖ特性、すなわちキャパシタ形成直後のＩ−Ｖ特性と同じであった。このように、高温処理を要する窒化チタン膜のＣＶＤ法による形成プロセスを、キャパシタ形成プロセスの前に行うことで、キャパシタのリーク電流の増大を抑制し、キャパシタ特性の劣化を防止することができた。
【００２６】
本実施例のようにビット線がキャパシタよりも下層に形成されていると、キャパシタの上部に形成される導電層とキャパシタの下層に形成される導電層とを接続するための金属プラグ４２，４３が高アスペクト比の開孔に形成されることとなる。本実施例では、さらにキャパシタの高さが３μｍ以上あっても、金属プラグ４２，４３を形成する際、その開孔の側壁と底部に形成する第３の窒化チタン膜をＣＶＤ法で形成しているため、段切れの問題が生じない。なお、金属プラグ４２，４３を窒化チタン膜とタングステン膜の積層膜にしたが、窒化チタン膜で形成してもよい。また、第３の窒化チタン膜の成膜温度は５５０℃以上であればよいが、６００℃以上である方が望ましい。
【００２７】
また、金属プラグ４２，４３を形成した後にキャパシタを形成しているため、第３の窒化チタン膜の成膜温度を、容量絶縁膜の成膜温度や結晶化温度よりも高くすることが可能となる。容量絶縁膜を形成した後に結晶化温度よりも高い温度の熱処理が行われると、結晶化が助長され、キャパシタのリーク電流が増大することになる。
【００２８】
なお、本実施例では金属プラグ４７，４７ａ，４７ｂをスパッタ法により形成した窒化チタン膜とタングステン膜を用いて第２層配線とは別に形成した例を示したが、窒化チタン膜とアルミニウム膜をスパッタ法により形成してリフロー技術を適用することにより金属プラグと第２層配線とを同時に形成することも可能であるし、窒化タンタル膜と銅膜の溝配線形成技術（いわゆるダマシン技術）を用いて形成することも可能である。
【００２９】
また、本実施例では下部電極として窒化チタン膜を用いたＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）型キャパシタを有する半導体記憶装置への適用例を示したが、ポリシリコン膜を用いたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型キャパシタを有する半導体記憶装置へ適用することも可能である。
【００３０】
また、本実施例では容量絶縁膜として酸化アルミニウム膜を用いた例を示したが、これに代えて酸化ハフニウム膜や酸化タンタル膜、酸化ジルコニウム膜を用いてもよいし、これらの積層膜を用いてもよい。特に酸化ハフニウム膜を用いる場合には５００℃を超える温度での熱処理により結晶化が助長されることに起因してリーク電流が著しく増大するが、本発明を適用することでリーク電流の大幅な低減が可能である。
【実施例２】
【００３１】
本実施例と実施例１との違いは，金属プラグ４２，４３の形成後に層間絶縁膜を一層追加して，下部電極の膜と金属プラグが接して反応するのを防いでいることである。本実施例では、例えば、下部電極にポリシリコン膜を用いて、金属プラグがタングステン膜を含んでいても、両者が反応して珪化タングテンが形成されて金属プラグの抵抗値が上昇したり、ポリシリコンの成膜時に異常成長が生じたりするような問題を回避できる。
【００３２】
本発明の一実施の形態であるＭＩＭ型キャパシタを有する半導体記憶装置の製造方法について、図１３から図２２を用いて説明する。
【００３３】
まず実施例１と同様に、分離絶縁膜２、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ４１，４１ａ、ビット線８及び第１層配線８ａ、層間絶縁膜３１，２２、ポリシリコンプラグ１２、層間絶縁膜３２，２３、金属プラグ４２，４３を順次形成する（図４参照）。次に、層間絶縁膜２５として１００ｎｍ厚の酸化シリコン膜を形成する（図１３）。次に、層間絶縁膜２５，２３，３２を貫くシリンダ孔９６を形成し、そのシリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させる（図１４）。
【００３４】
次に、下部電極としてポリシリコン膜５４ａをＣＶＤ法により形成し（図１５）、従来例と同様の方法で、孔上部のポリシリコン膜をエッチバック除去する等してコップ型の下部電極５４を得る（図１６）。次に、従来例と同様の方法で、酸化アルミニウム膜５２と第２の窒化チタン膜５３を形成し（図１７）、この第２の窒化チタン膜５３を上部電極形状に加工し（図１８）、層間絶縁膜２４を形成する（図１９）。つづいて、実施例１と同様の方法で、接続孔９４，９４ａ，９４ｂを開孔し（図２０）、金属プラグ４７，４７ａ，４７ｂを形成し（図２１）、第２層配線６１、６１ａを形成する（図２２）。
【００３５】
本実施例によれば、金属プラグ４７，４７ａ，４７ｂのタングステンと下部電極のポリシリコン膜５４ａとは、層間絶縁膜２５により隔てられ、直接接することが無いので、珪化タングステンが生成したり、ポリシリコンの成長時に異常成長が生じたりする問題がない。なお、実施例１に記載した製造方法を本実施例に適用してもよい。
【実施例３】
【００３６】
本実施例はペデスタル（柱状）構造の下部電極を有するキャパシタへの適用例である。
【００３７】
本発明の一実施の形態である半導体記憶装置の製造方法について、図２３から図３２を用いて説明する。
【００３８】
まず従来例と同様に、分離絶縁膜２、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ４１，４１ａ、ビット線８及び第１層配線８ａ、層間絶縁膜２２、ポリシリコンプラグ１２、層間絶縁膜３２，２３を順次形成する（図３６参照）。次に、層間絶縁膜２３，３２を貫くシリンダ孔９６を開孔して、そのシリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させ、一方で、層間絶縁膜２３，３２，２２を貫く接続孔９２，９３を開孔して、その接続孔の底面に第１層配線８ａと金属プラグ４１の表面を露出させる（図２３）。
【００３９】
次に、第１の窒化チタン膜５５ａをＣＶＤ法により形成して、シリンダ孔９６と接続孔９２，９３を埋め込む（図２４）。次に、シリンダ孔と接続孔外の第１の窒化チタン膜をＣＭＰ法により除去する（図２５）。次に、通常のホトリソグラフィー技術とドライエッチング技術により、メモリセル部分の層間絶縁膜２３を除去する（図２６）。次に、従来例と同様の方法で、酸化アルミニウム膜５２と第２の窒化チタン膜５３を形成し（図２７）、この第２の窒化チタン膜５３を上部電極形状に加工し（図２８）、層間絶縁膜２４を形成する（図２９）。つづいて、実施例１と同様の方法で、接続孔９４，９４ａ，９４ｂを開孔して（図３０）、金属プラグ４７，４７ａ，４７ｂを形成し（図３１）、第２層配線６１，６１ａを形成する（図３２）。
【００４０】
本実施例に示すように、本発明はペデスタル（柱状）構造の下部電極を有するキャパシタへも適用できる。また、本実施例に示すように、下部電極５５と金属プラグ４２，４３の窒化チタン膜を同時に形成して工程数を削減することができる。もちろん、下部電極５５と金属プラグ４２，４３を別々に形成したり、別の材料としたりすることも可能であることは言うまでもない。
【００４１】
なお、本発明の活用例としては、ＤＲＡＭに限らず、ＤＲＡＭを含む混載ＬＳＩが挙げられる。
【００４２】
また、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【００４３】
【図１】実施例１の半導体記憶装置の一構成例を示す縦断面図である。
【図２】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図５】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図６】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図７】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図８】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図９】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１０】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１１】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１２】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１３】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１４】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１５】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１６】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１７】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１８】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１９】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２０】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２１】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２２】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２３】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２４】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２５】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２６】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２７】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２８】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２９】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３０】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３１】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３２】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３３】従来の半導体記憶装置の一構成例を示す縦断面図である。
【図３４】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３５】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３６】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３７】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３８】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図３９】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４０】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４１】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４２】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４３】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４４】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４５】従来の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【符号の説明】
【００４４】
２    分離絶縁膜
３    ゲート絶縁膜
４    ゲート電極
５，６，７，７ａ    拡散層領域
８    ビット線
８ａ    第１層配線
１０    シリコン基板
１１，１１ａ，１２    ポリシリコンプラグ
２１，２２，２３，２４，２５    層間絶縁膜
３１，３２    層間絶縁膜
４１，４１ａ，４２，４３    金属プラグ
４４，４７，４７ａ，４７ｂ    接続プラグ
５１，５４，５５    下部電極
５１ａ，５５ａ    第１の窒化チタン膜
５４ａ    ポリシリコン膜
５２    酸化アルミニウム膜
５３    第２の窒化チタン膜
６１，６１ａ    第２層配線
９２，９３，９４，９４ａ，９４ｂ    接続孔
９６    シリンダ孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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