(57)【要約】【課題】  本発明は、LSI(大規模集積回路)の高集積化に好適なＭＯＳ型半導体装置の提供、すなわち、待機時のソースとドレイン間のリーク電流の削減、及び、動作時から待機時へ移行する時の、ソースとドレイン間の電流のカットオフ特性を改善したＭＯＳ型半導体装置の提供を課題とする。【解決手段】  上記の課題を解決するため、絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極を有するＭＯＳ型半導体装置を提供する。そして、上記のゲート電極は、主ゲート電極と前記主ゲート電極が有する側面の内の一の側面に接するように配置された副ゲート電極とを備えることを特徴とする。【選択図】    図２
2006245377.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極とを有するＭＯＳ型半導体装置であって、
前記ゲート電極は
主ゲート電極と
前記主ゲート電極が有する側面の内の一の側面に燐接するように配置され、ソース電極とドレイン電極間の電流を制御する電圧が印加される副ゲート電極とを備えることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記主ゲート電極により支配されるＭＯＳチャネル部の閾値と前記副ゲート電極により支配されるＭＯＳチャネル部の閾値とが同一であることを特徴とする請求項１に記載したＭＯＳ型半導体装置。
【請求項３】
絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極と、バイアス手段を有するＭＯＳ型半導体装置であって、
前記ゲート電極は
主ゲート電極と
前記主ゲート電極が有する側面の内の一の側面に接するように配置された副ゲート電極とを備え、
前記バイアス手段は、前記主ゲート電極に印加された印加電圧に対して、ソース電極とドレイン電極間の電流を抑える方向に変位させた変位電圧を副ゲート電極に印加することを特徴とするＭＯＳ型半導体装置。
【請求項４】
前記変位電圧は、前記印加電圧に対して、一定な差分をもって追随して変化する電圧であることを特徴とする請求項３に記載したＭＯＳ型半導体装置。
【請求項５】
シリコン基板と、その上に形成された絶縁層と、絶縁層上のシリコン層とを有するＳＯＩ基板を用いて、前記シリコン層をエッチングして、前記半導体領域を形成する半導体領域形成工程と、
前記半導体領域の表面に前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体領域に接するように前記主ゲート電極を形成する工程と、
前記主ゲート電極の少なくとも一つの側面に、前記副ゲート電極をサイドウオール状に形成する工程とを備えることを特徴とする
請求項１に記載したＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、LSI(大規模集積回路)の高集積化に好適なＭＯＳ型半導体装置に関する。特に、待機時のソースとドレイン間のリーク電流の削減、及び、動作時から待機時へ移行する時の、ソースとドレイン間の電流のカットオフ特性を改善したことを特徴とするＭＯＳ型半導体装置、いわゆる、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）及びその製造方法に関する。
【背景技術】
【０００２】
近年、LSIの高集積化に伴い、ＭＯＳＦＥＴの微細化が進行している。しかし、ＭＯＳＦＥＴを微細化するにあたり、ＭＯＳＦＥＴの特性の劣化、例えば、待機時のソースとドレイン間のリーク電流の増大、及び、動作時から待機時へ移行する時の、ソースとドレイン間の電流のカットオフ特性の劣化が起こるという問題点がある。そのことを、ＭＯＳＦＥＴの閾値という観点からみると、上記の問題点は、短チャネル効果に基づく閾値電圧の低下という問題点となる。リーク電流の増大や、カットオフ特性の劣化により、ＭＯＳＦＥＴのゲート電極の電圧が、閾値電圧付近であるときでも、ＭＯＳＦＥＴのソースとドレイン間の電流が増大するからである。
【０００３】
そこで、上記の問題点に対処しなければ、ＭＯＳＦＥＴの微細化はできないため、例えば、特許文献１（特開平5-315605）に示すＭＯＳ型半導体装置のような試みがされている。
【０００４】
図１は、特許文献１に示すＭＯＳ型半導体装置を示したものである。図１において、１は半導体基板、２はソース・ドレイン領域、３は副ゲート電極、４は主ゲート電極、５はゲート絶縁膜をそれぞれ示す。図１のＭＯＳ型半導体装置は、半導体基板１の表面に形成されたゲート絶縁膜５、ゲート絶縁膜５上の主ゲート電極４、ゲート絶縁膜５上にあって、かつ、ゲート電極４の両側にある副ゲート電極３、及び、主ゲート電極４の両側に位置し、半導体基板１の表面にあるソース・ドレイン領域２から構成されている。主ゲート電極４及び副ゲート電極３は、例えば、ポリシリコンで構成されている。そして、主ゲート電極４及び副ゲート電極３を構成するポリシリコンには、同一導電型の不純物が含まれている。ただし、半導体基板１に対しての副ゲート電極３のポリシリコンの仕事関数差を、半導体基板１に対しての主ゲート電極４のポリシリコンの仕事関数差より高くするため、副ゲート電極３のポリシリコンの不純物濃度は主ゲート電極４のポリシリコンの不純物濃度よりも高い。その結果、副ゲート電極３部分のＭＯＳＦＥＴの閾値電圧が、主ゲート電極４部分のＭＯＳＦＥＴの閾値電圧よりも高くなる。
【０００５】
従って、図１のＭＯＳ型半導体装置では、短チャネル効果に基づく閾値電圧の低下を抑制することができる。
【特許文献１】特開平５−３１５６０５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示すＭＯＳ半導体装置では、製造工程の簡略化が困難である。主ゲート電極部分のＭＯＳＦＥＴの閾値と副ゲート電極部分のＭＯＳＦＥＴの閾値を異なるものとしなければならないからである。また、製造工程による、特許文献１のＭＯＳ半導体装置の閾値のばらつきの緩和が容易ではない。主ゲート電極部分のＭＯＳＦＥＴの閾値と、副ゲート電極部分のＭＯＳＦＥＴの閾値は、製造工程で制御することとしているため、製造ばらつきの影響を受けるからである。
【０００７】
例えば、特許文献１に示すＭＯＳ半導体装置では、副ゲート電極を構成するポリシリコンの不純物濃度と主ゲート電極を構成する不純物濃度は異なる。また、副ゲート電極を構成するポリシリコンの不純物濃度と主ゲート電極を構成する不純物濃度を同一とする場合には、閾値電圧を異なるものとするため、副ゲート電極下のゲート絶縁膜の厚さは、主ゲート電極下のゲート絶縁膜の厚さに比較し、厚くする必要がある。従って、特許文献１に示すＭＯＳ半導体装置の製造工程は複雑な製造工程となる。なぜなら、副ゲート電極部分と主ゲート電極部分とを同様な工程で形成することはできず、一方のゲート電極を形成する工程に比較し、余分な工程が必要だからである。
【０００８】
また、副ゲート電極による閾値電圧と主ゲート電極による閾値電圧の差を、ＭＯＳ半導体装置の製造の後で、適宜変更することはできないため、製造に起因して、閾値電圧の差がばらつく問題点もある。特許文献１に示すＭＯＳ半導体装置では、製造時の状況により、副ゲート電極による閾値電圧と主ゲート電極による閾値電圧が決定されてしまうからである。
【０００９】
さらに、主ゲート電極による閾値と副ゲート電極による閾値との合成で表される、ゲート電極全体の閾値も、製造時の状況により、ＭＯＳ半導体装置間でばらつくこととなる。そして、そのばらつきを緩和するために、基板にバックバイアスをかけることが通常である。しかし、SOI基板を用いて、ＭＯＳ半導体装置を形成する場合のように、バックバイアスを掛けにくい場合には、ＭＯＳ半導体装置間でのばらつきを緩和することができない。なお、SOI基板を用いて、ＭＯＳ半導体装置を形成する場合に、バックバイアスを掛けにくいのは、SOI基板を構成する埋込酸化膜が、厚いため、有効なバックバイアスをＭＯＳ半導体装置にかけるには、大きな電圧を必要とするからである。さらに、ＭＯＳ半導体装置に印加する電圧から、そのような大きな電圧を得ることは困難だからである。
【００１０】
そこで、短チャネル効果による閾値の低下を防止することができ、かつ、製造工程が簡略であり、製造に起因したＭＯＳ半導体装置の閾値のばらつきを緩和することができる、LSIの高集積化に適したＭＯＳ型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極を有するＭＯＳ型半導体装置を提供する。そして、上記のゲート電極は、主ゲート電極と前記主ゲート電極が有する側面の内の一の側面に接するように配置された副ゲート電極とを備えることを特徴とする。
【００１２】
なお、主ゲート電極により支配されるＭＯＳチャネル部の閾値と副ゲート電極により支配されるＭＯＳチャネル部の閾値とが同一であることが望ましい。
【００１３】
また、ＭＯＳ型半導体装置はさらにバイアス手段を有し、前記バイアス手段は、前記主ゲート電極に印加された電圧に対して、追従して変動し、ソース電極とドレイン電極間の電流を抑える方向に変位させた変位電圧を副ゲート電極に印加することが望ましい。
【発明の効果】
【００１４】
絶縁性支持基板上の半導体領域に形成され、同一の閾値を有する、主ゲート電極により支配されるＭＯＳチャネル領域と、副ゲート電極により支配されるＭＯＳチャネル領域とを有するＭＯＳ型半導体装置において、副ゲート電極に、主ゲート電極に印加された電圧に対して追随する電圧であって、ソース電極とドレイン電極間の電流を抑える方向に変位させた変位電圧を加えることにより、製造時点でのＭＯＳ型半導体装置のＩ−Ｖ特性を変化させることができる。そうすると、待機時のＭＯＳ型半導体装置のソース電極とドレイン電極間の電流を抑えることができる。一方、動作時のＭＯＳ型半導体装置のソース電極とドレイン電極間の電流は、製造時点のＭＯＳ型半導体装置の電流と比較し、ほぼ同等とすることができる。
【００１５】
従って、ＭＯＳＦＥＴを微細化するにあたり、ＭＯＳＦＥＴの特性の劣化が防止される。一方、主ゲート電極により支配されるMOSチャネル領域と、副ゲート電極に支配されるMOSチャネル領域とが、同一の閾値を有するため、余分な製造工程の必要がない。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例１、実施例２、及び、実施例３について説明する
【実施例１】
【００１７】
図２、図３、図４、及び、図５を用いて、実施例１に係る副ゲート電極を有するMOSFET(Metal oxide semiconductor field effect transistor)について説明する。
【００１８】
図２は、実施例１に係る副ゲート電極を有するMOSFETを示す図であり、図２Ａと図２Ｂとから構成されている。そして、図２において、10はSOI(silicon on insulator)基板を構成するBOX層(Buried oxide layer:埋込絶縁層)、11はSOI基板を構成するシリコン層、12は実施例１のMOSFETのソース領域及びドレイン領域、13は副ゲート電極、14は主ゲート電極、15はゲート絶縁膜、16は導電性の材料からなる配線、17は絶縁層、18は副ゲート電極13と配線16とを接続する副ゲートコンタクト、19はバイアス手段、20は主ゲート電極14と配線16とを接続する主ゲートコンタクト、21はソース領域及びドレイン領域12と配線16とを接続するソース/ドレインコンタクト、22は副ゲート電極13を有するMOSFETを画する活性領域、23はゲート電極をそれぞれ表す。なお、図２Ａと図２Ｂにおいて、共通の部分は、共通の番号であらわしている。
【００１９】
図２Ａは副ゲート電極13を有するMOSFETの断面図であり、図２ＢのＡ−Ａ’断面を示している。そして、実施例１のMOSFETは、絶縁性支持基板、例えば、SOI基板を構成するBOX層10上にある、半導体領域、例えば、SOI基板を構成するシリコン層11の表面に形成されている。また、実施例１のMOSFETは、シリコン層11の表面に形成されたゲート絶縁膜15、ゲート絶縁膜15を介してシリコン層11に接するように配置されたゲート電極23、ソース電極及びドレイン領域12、図２Ｂで図示するバイアス手段19を有する。
【００２０】
ゲート電極23は、主ゲート電極14、及び、主ゲート電極14が有する側面の内の一の側面に接するように配置された副ゲート電極13から構成されている。なお、主ゲート電極14と副ゲート電極13を構成する導電材料は同一であることが望ましい。ただし、導電材料がポリシリコンである場合には、含まれる不純物の濃度も同一であることが望ましい。また、主ゲート電極14及び副ゲート電極13の下部にあるゲート絶縁膜15の厚さは等しいことが望ましい。すなわち、主ゲート電極14が支配するMOSチャネル領域の閾値と、副ゲート電極13が支配するMOSチャネル領域の閾値は、製造工程によって、差異が生ずることがなく、等しいことが望ましい。
【００２１】
バイアス手段19は、主ゲート電極14に印加された電圧に対して、ソース領域及びドレイン領域12間の電流を抑える方向に変位させた変位電圧を副ゲート電極13に印加する機能を有する。
【００２２】
絶縁層17は主ゲート電極14と副ゲート電極13を電気的に分離する役割をしている。図２Ａに断面が示されている配線16は、副ゲート電極13と副ゲートコンタクト18を介して接続しており、副ゲート電極13に、バイアス手段19からの電圧を伝える役割をしている。
【００２３】
図２Ｂは副ゲート電極13を有するMOSFETの平面図を示す。主ゲート電極14は実施例１のMOSFETを画する活性領域22を横切るように配置されている。副ゲート電極13は主ゲート電極14と活性領域22との共通領域を覆うように配置されている。独立した４本の配線16は、実施例１のMOSFET上に配置されている。配線16の内の２本は、MOSFETのソース領域及びドレイン領域12とソース／ドレインコンタクト21を介して接続している。配線16の内の1本は、MOSFETの主ゲート電極14と主ゲートコンタクト20を介して接続している。配線16の内の１本は、MOSFETの副ゲート電極13と副ゲートコンタクト18を介して接続している。バイアス手段19は、主ゲート電極14に接続する配線16と副ゲート電極13に接続する配線16とを介して、主ゲート電極14と副ゲート電極13に接続している。
【００２４】
図３は、図２のバイアス手段の詳細を説明する図である。そして、図３は、図３Ａ、及び、図３Ｂから構成されている。
【００２５】
図３Ａは、バイアス手段の具体例（図３Ａにおいて、一定差分型バイアス手段という。）を示す図である。そして、図３Ａにおいて、30は正電源、31は接地電源．32は入力端子、33は出力端子、34は負電源、35は電圧変換回路、36はグラフ、37は降圧電源、40はインバータをそれぞれ示す。
【００２６】
入力端子32は、図２の主ゲート電極に印加される電圧が入力される端子である。出力端子33は、一定差分型バイアス手段が図２の副ゲート電極に印加する電圧を出力する端子である。インバータ40は入力端子32に印加された信号対して、反転論理を有する信号を出力する。また、インバータ40は接地電源31、例えば、0Vと正電源30、例えば1.0Vとにより動作する。電圧変換回路35は入力端子32からの信号及びインバータ40からの信号を受け、動作する。電圧変換回路35は負電源から供給される負電位、例えば、-0.4Vと、正電源30、例えば、1.0Vを受けて動作する。電圧変換回路35は正電源30から負電位分を差し引いた電圧(以下、降圧電圧という)、例えば、0.6Vを出力する降圧電源37を有する。そして、降圧電源37は、ゲート電極とドレイン電極が正電源30へ接続され、ソース電極から降圧電圧を供給するNチャネル型トランジスタから構成される。従って、降圧電圧はNチャネル型トランジスタの閾値分、例えば、0.4V分、正電源30の電圧から低い電圧となる。電圧変換回路35は、降圧電源37と負電源34との間にカレントミラー回路を有する。カレントミラー回路は、二つのNチャネル型トランジスタが降圧電源37と負電源34との間に直列に接続されているトランジスタ直列部を有する。そのカレントミラー回路は、二つのトランジスタ直列部が並列に接続され、差動増幅を行う回路である。従って、電源変換回路35に対して、正電源30の電位と接地電源31の電位間の電位を示す信号が入力されると、電源変換回路35は、降圧電源37の電位と負電源34の電位間の電位を示す信号が出力される。
【００２７】
そうすると、グラフ36に示すように、図３Ａの一定差分型バイアス手段は、入力端子32に印加される電圧が、接地電位から最大電圧、例えば、1.0Vまで変化する場合に、それに応じて、出力端子33から負電位、例えば、-0.4Vから最大電圧から負電位分を差し引いた電圧、すなわち、0.6Vまで変化する。なお、図３Ａの一定差分型バイアス手段は、図２に示すMOSFETが、Ｎチャネル型であった場合に適用されるバイアス手段である。
【００２８】
ここで、グラフ36において、横軸は時間、縦軸は電圧を表す。また、Ａで示した折れ線は入力端子32に入力される電圧の時間変化を示す。さらに、Ｂで示した折れ線は出力端子33から出力される電圧の時間変化を示す。
【００２９】
表現をかえると、入力端子32に入力された電圧(すなわち、主ゲート電極に対して入力される電圧)に対して、出力端子33から出力される電圧(すなわち副ゲート電極に対して出力される電圧)は、一定の差分をもって追随して変位する変位電圧となる。そして、図２に示すMOSFETがＮチャネル型である場合には、図３Ａのバイアス手段が出力する上記の変位電圧は、グラフ36に示すように、一定の差分低い電圧である。
【００３０】
一方、図２に示すMOSFETが、Ｐチャネル型である場合には、図３Ａのバイアス手段が出力する上記の変位電圧は、一定の差分高い電圧となる。後に、図４に示すのと同様な効果を得る為である。そして、図４と同様な効果が得られるのは、Ｐチャネル型MOSFETは正電源側にソースが接続されているため、主ゲート電極の電圧が正電源の同電位であるときにOFF、主ゲート電極の電圧が接地電位であるときに、ONとなるからである。すなわち、Ｎチャネル型MOSFETとは逆の動作をするからである。
【００３１】
図３Ｂは、バイアス手段の具体例（以下、差分変動型バイアス手段）を示す図である。そして、図３Ｂにおいて、30は正電源、31は接地電源、32は入力端子、33は出力端子、34は負電源、38はグラフ、39は電圧変換回路、40はインバータをそれぞれ示す。なお、図３Ａと同様な機能を有する部分には、図３Ａと同様な番号を付した。
【００３２】
すなわち、図３Ｂの正電源30、接地電源31、入力端子32、出力端子33、負電源34、及び、インバータ40は、図３Ａの対応する部分と同様な機能を有する。電圧変換回路39は入力端子32からの信号及びインバータ40からの信号を受け、動作する。また、電圧変換回路39は負電源34から供給される負電位、例えば、-0.4Vと、正電源30、例えば、1.0Vを受けて動作する。電圧変換回路39は、正電源30と負電源34との間に接続されているカレントミラー回路から構成されている。そのカレントミラー回路は、二つのNチャネル型トランジスタが正電源30と負電源34との間に直列に接続されているトランジスタ直列部を有する。そして、カレントミラー回路は、二つのトランジスタ直列部が並列に接続され、差動増幅を行う回路である。従って、電源変換回路39には、正電源30の電位と接地電源31の電位間の電位を示す信号が入力されるが、電源変換回路39は正電源30の電位と負電源34の電位間の電位を示す信号を出力する。
【００３３】
そうすると、グラフ38に示すように、図３Ｂの差分変動型バイアス手段は、入力端子32に印加される電圧が、接地電位から最大電圧、例えば、1.0Vまで変化する場合に、それに応じて、出力端子33から負電位、例えば、-0.4Vから、最大電圧から正電源30、例えば1.0Vまで変化する。なお、図３Ｂの差分変動型バイアス手段は、図２に示すMOSFETが、Ｎチャネル型であった場合に適用されるバイアス手段である。
【００３４】
ここで、グラフ38において、横軸は時間、縦軸は電圧を表す。また、Ａで示した折れ線は入力端子32に入力される電圧の時間変化を示す。さらに、Ｂで示した折れ線は出力端子33から出力される電圧の時間変化を示す。
【００３５】
表現をかえると、入力端子32に入力された電位（主ゲート電極に対して入力される電圧）に対して、出力端子33から出力される電圧（副ゲート電極に対して出力される電圧）は、主ゲート電極が接地電位であるときには、副ゲート電極の電圧は負電位であり、主ゲート電極が正電源30の電位に向け上昇するときは、副ゲート電極の電圧は追随して上昇して、正電源30の電位となる。すなわち、図２に示すMOSFETがＮチャネル型である場合には、図３Ｂのバイアス手段が出力する上記の変位電圧は、グラフ38に示すように、主ゲート電極の電圧に追随して変動するが、差分が変動し、かつ、低い電圧である。
【００３６】
一方、図２に示すMOSFETが、Ｐチャネル型である場合には、図３Ａのバイアス手段が出力する上記の変移電圧は、主ゲート電極の電圧に追随して変動するが、差分が変動し、かつ、高い電圧である。後に、図４に示すのと同様な効果を得る為である。そして、図４と同様な効果が得られるのは、Ｐチャネル型MOSFETは正電源側にソースが接続されているため、主ゲート電極の電圧が正電源の同電位であるときにOFF、主ゲート電極の電圧が接地電位であるときに、ONとなるからである。すなわち、Ｎチャネル型MOSFETとは逆の動作をするからである。
【００３７】
図４は、図２のMOSFETの等価回路、及び、そのMOSFETトランジスタのＩ−Ｖ特性を説明する図である。
【００３８】
図４において、45は副ゲート電極に接続する副ゲート電極端子、46は主ゲート電極に接続する主ゲート電極端子、47は副ゲート電極に係るMOSFET、48は主ゲート電極に係るMOSFET、49はソース領域に接続するソース端子、50はドレイン領域に接続するドレイン端子、51はグラフをそれぞれ示す。
【００３９】
そして、図４の等価回路は、副ゲート電極に係るMOSFET47と主ゲート電極に係るMOSFET48が、ソース端子49とドレイン端子50との間に直列に接続されていることを示す。すなわち、ソース端子49とドレイン端子50間に流れる電流は、副ゲート電極端子45に印加される電圧、及び、主ゲート電極端子46に印加される電圧により制御される。なお、副ゲート電極に係るMOSFET47と主ゲート電極に係るMOSFET48が双方ともNチャネルMOSFETである場合には、主ゲート電極端子46に印加される電圧は、例えば、接地電位から1.0V程度の範囲内の電圧である。また、副ゲート電極端子45に印加される電圧は、例えば、主ゲート電極端子46に印加される電圧より、常に、0.4V低い電圧である。
【００４０】
グラフ51はMOSFETのＩ−Ｖ特性を示す。グラフ51において、縦軸はソース端子49とドレイン端子50間の電流(グラフ51においてはIdと表記する)を、対数表示で、1.0E-13から1.0E+01の範囲で示し、横軸は主ゲート電極端子46に印加されている電圧(グラフ51においてはVgと表記する)を0Vから1.2Vの範囲で示す。
【００４１】
また、グラフ51において、白四角マークとその白四角マークを接続するプロット線は、副ゲート電極端子45がないMOSFETのＩ−Ｖ特性を示す。Vgが0Vの時において、すなわち、ソース端子49とドレイン端子50間の電流がカットオフされる状態において、ソース端子49とドレイン端子50間のリーク電流が比較的大きい。一方、Vgが1.0Vの時において、すなわち、動作状態において、ソース端子49とドレイン端子50間の動作電流が比較的大きい。「バツ（斜めクロス）」マークとその「バツ（斜めクロス）」マークを接続するプロット線は、副ゲート電極端子45に0.2Vの固定電位を印加した場合のMOSFETのＩ−Ｖ特性を示す。白抜き三角マークと白抜き三角マークを接続するプロット線は、副ゲート電極端子45に0Vの固定電位を印加した場合のMOSFETのＩ−Ｖ特性を示す。黒四角マークとその黒四角マークを接続するプロット線は、副ゲート電極端子45に-0.2Vの固定電位を印加した場合のMOSFETのＩ−Ｖ特性を示す。白抜き菱形マークと白抜き菱形マークを接続するプロット線は、副ゲート電極端子45に-0.4Vの固定電位を印加した場合のMOSFETのＩ−Ｖ特性を示す。Vgが0Vの時において、すなわち、ソース端子49とドレイン端子50間の電流がカットオフされる状態において、ソース端子49とドレイン端子50間のリーク電流が比較的小さい。一方、Vgが1.0Vの時において、すなわち、動作状態において、ソース端子49とドレイン端子50間の動作電流が比較的小さい。なお、グラフ51に示すMOSFETのＩ−Ｖ特性は、MOSFETのバックゲート電圧が0Vの時のＩ−Ｖ特性である。
【００４２】
太い黒線は、図２のMOSFETのＩ−Ｖ特性を示す。図２のMOSFETでは、主ゲート電極端子46に0Vが印加されているときには、副ゲート電極端子45には、-0.4Vが印加されている。従って、太い黒線と白抜き菱形マークを接続したプロット線は、Vgが0Vであるときの縦軸上で交差する。同様に、主ゲート電極端子46に0.2V、0.4V、0.6V、0.8V、及び、1.0Vが印加されると、副ゲート電極端子45には、-0.2V、0V、0.2V、0.4V、及び、0.6Vが印加される。従って、太い黒線は、黒四角マークを接続するプロット線、白抜き三角マークを接続するプロット線、及び、バツ(斜めクロス)マークを接続するプロット線と、Vgが0.2V、0.4V、及び、0.6Vであるときの縦軸上で、交差する。なお、図２のMOSFETのバックゲート電圧は0Vである。
【００４３】
そうすると、図２のMOSFETのＩ−Ｖ特性は、Vgが0Vの時において、すなわち、ソース端子49とドレイン端子50間の電流がカットオフされる状態において、ソース端子49とドレイン端子50間のリーク電流が比較的小さい。一方、Vgが1.0Vの時において、すなわち、動作状態において、ソース端子49とドレイン端子50間の動作電流が比較的大きい。すなわち、図２のMOSFETのＩ−Ｖ特性は、副ゲート電極端子45の電位を0.2V、0V、-0.2V、及び、-0.4Vと固定した場合のMOSFETのＩ−Ｖ特性のうち、カットオフ状態では、一番リーク電流が小さい状態(すなわち、副ゲート電極端子45の電位が-0.4Vの状態と同じ)をとる。一方、図２のMOSFETのＩ−Ｖ特性は、動作状態(Vgが1.0Vのとき)において、動作電流が大きい状態(すなわち、副ゲート電極端子45の電位が0.6Vであるときの状態)をとることになる。すなわち、Vgの電圧に対して、副ゲート電極端子45の電圧が、ソース端子49とドレイン端子50間の電流がカットオフされる方向に変位した電圧であって、追随して変位する電圧である場合には、図２のMOSFETのＩ−Ｖ特性は動的に変化することになる。
【００４４】
ところで、SOI基板上にないMOSFETでは、MOSFETのバックゲート電圧は負電圧である。MOSFETの閾値の製造工程におけるバラツキを抑えるためである。しかし、SOI基板上のMOSFETでは、MOSFETにバックゲート電圧をかけるためには、BOX層の裏側から電圧をかける必要があり、BOX層に高電圧がかかるため、BOX層に負担がかかる。そのため、バックゲート電圧は上記のように0Vであることが通常である。従って、SOI基板上のMOSFETの閾値の製造工程におけるバラツキは抑えることができなくなる。
【００４５】
しかし、SOI基板上のMOSFETが、図２のMOSFETと同様な構成であるなら、副ゲート電極47に印加する電圧を、それぞれのMOSFETにおいて、製造工程におけるばらつきに応じて制御することにより、MOSFETの閾値のばらつきを抑えることができる。
【００４６】
図５は図２ＢのＡＡ’断面を示す図である。そして、図５は、図２のMOSFETの製造工程の途中状態を示すため、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、及び、図５Ｆから構成されている。そして、図５において、60はSOI基板のBOX層、61はSOI基板のシリコン層、62はシリコン層61上のゲート絶縁膜、63aはポリシリコン層、63bは不純物層、64は層間絶縁層、65はポリシリコン層、66は層間絶縁層、67コンタクト窓、68は配線層をそれぞれ示す。
【００４７】
図５Ａは、SOI基板のシリコン層61上にゲート絶縁膜62を熱酸化法又はCVD(chemical vapor deposition)法により形成したところを示した図である。
【００４８】
図５Ｂは、ゲート絶縁膜62に上に順次、ポリシコン層63a、及び、層間絶縁層64を堆積されたところを示した図である。すなわち、図５Ａの工程を終了した後、以下の工程を行う。まず、ポリシリコン層63aをCVD法により、ゲート絶縁膜62上に堆積する。その後、ポリシリコン層63a上に層間絶縁層64をCVD法により堆積させる。
【００４９】
図５Ｃは、ゲート絶縁膜62上にポリシリコン層63aからなるゲート電極を形成し、さらに、ポリシリコン層65を堆積したところを示した図である。すなわち、図５Ｂの工程を終了した後、以下の工程を行う。まず、層間絶縁層64上にレジストを塗布する。次に、フォトリソグラフィー技術により、ゲート電極に対応するレジストパターンを形成する。次に、レジストパターンをマスクに、層間絶縁層64及びポシリコン層63aの異方性エッチングを行い、ゲート電極を形成する。なお、ゲート電極の幅は、例えば、25nmから40nm程度であることが望ましい。その後、レジストパターンを除去する。次に、熱酸化工程を行って、ポリシリコン層63aの側面を酸化する。次に、ポリシリコン層65をCVD法により堆積する。
【００５０】
図５Ｄは、不純物層63bを形成し、ソース領域及びドレイン領域を形成したところを示した図である。すなわち、図５Ｃの工程を終了した後、以下の工程を行う。まず、ポリシリコン層65上にレジストを塗布する。フォトリソグラフィー技術により副ゲート電極に対応するレジストパターンを形成する。次に、レジストパターンをマスクに、ポリシリコン層65の異方性エッチングを行うことにより、副ゲート電極が形成される。その後、レジストを除去する。
【００５１】
ここで、副ゲート電極用のポリシリコン層65は、主ゲート電極用のポリシリコン層63aと同一のポリシリコンからなり、特に不純物濃度等に差を設けないことが望ましい。また、副ゲート電極部分のゲート絶縁層62と、主ゲート電極部分のゲート絶縁層62とは、図５Ａの工程において、同時に形成されたものであり、ゲート絶縁層62の厚さに差を設けないことが望ましい。すなわち、副ゲート電極部分と主ゲート電極部分とが支配するMOSチャネル領域において、製造工程により、電極材質に差を設け、あるいは、ゲート絶縁膜の厚さに差を設けて、閾値を、別々の値に設定しないことが望ましい。ゲート絶縁膜の厚さに差をもたせるには、余分な工程が必要となり、工程が複雑化するからである。
【００５２】
また、主ゲート電極用のポリシリコン層63aの側面部分において、副ゲート電極用のポリシリコン層65の幅は10nmから15nmが望ましい。あまりに、幅が厚すぎると、MOSFETの駆動能力が低下してしまうからである。一方、あまりに、幅が薄すぎるとMOSFETの閾値の制御ができないからである。
【００５３】
次に、イオン注入法により、副ゲート電極パターンをマスクに不純物をSOI基板のシリコン層61に注入する。その後、熱処理を行うことにより、不純物の活性化を行い、ソース領域及びドレイン領域を形成する。
【００５４】
図５Ｅは、層間絶縁層66にコンタクト窓67を形成したところを示した図である。すなわち、図５Ｄの工程を終了した後、以下の工程を行う。まず、CVD法により、全面に、層間絶縁層66を堆積する。次に、CMP(chemical mechanical polish)法により、層間絶縁層66の平坦化を行う。次に、層間絶縁層66上にレジストを塗布する。次に、フォトリソグラフィー技術により、コンタクト窓67を形成するための開口レジストパターンを形成する。次に、開口レジストパターンをマスクに、層間絶縁層66の異方性エッチングを行うことにより、コンタクト窓67を形成する。
【００５５】
図５Ｆは、配線層68を形成したところを示した図である。すなわち、図５Ｅの工程を終了した後、以下の工程を行う。まず、CVD法、又は、スパッタ法により、金属材料、例えば、アルミニウム(AL)、タングステン(W)等を堆積させ、配線層68を形成する。次に、配線層68の上にフォトレジストを塗布する。次に、フォトリソグラフィー技術により、配線を形成するための、配線用レジストパターンを形成する。次に、配線用レジストパターンをマスクに、配線層68の異方性エッチングを行うことにより、配線を形成する。
【００５６】
実施例１のMOSFETは、絶縁性支持基板上の半導体領域に形成され、同一の閾値を有する、主ゲート電極により支配されるＭＯＳチャネル領域と、副ゲート電極により支配されるＭＯＳチャネル領域とを有するＭＯＳ型半導体装置である。従って、副ゲート電極に、主ゲート電極に印加された電圧に対して追随する電圧であって、ソース電極とドレイン電極間の電流を抑える方向に変位させた変位電圧を加えることにより、ＭＯＳ型半導体装置のＩ−Ｖ特性を動的に変化させることができる。そうすると、待機時のＭＯＳ型半導体装置のソース電極とドレイン電極間の電流を抑えることもできる。また、動作時のＭＯＳ型半導体装置のソース電極とドレイン電極間の電流は、通常のＭＯＳ型半導体装置の電流と比較し、ほぼ同等とすることができる。また、実施例１のMOSFETは、主ゲート電極に印加する電圧に対して、副ゲート電極に印加する上記の変位電圧を出力するバイアス手段を含む。従って、主ゲート電極に、電圧が印加されると、副ゲート電極に、バイアス手段により、Ｉ−Ｖ特性が動的に変化する電圧が印加される。
【００５７】
従って、実施例１のMOSFETによれば、短チャネル効果による閾値の低下を防止することができる。また、実施例１のMOSFETによれば、製造に起因したＭＯＳ半導体装置の閾値のばらつきを緩和することができる。さらに、実施例１のMOSFETによれば、主ゲート電極が支配するチャネル領域と、副ゲート電極が支配するチャネル領域の閾値を同一とすることにより、余分な工程を必要としない。
【実施例２】
【００５８】
図６を用いて、実施例２について説明する。そして、実施例２は、副ゲート電極が主ゲート電極の片側にのみ配置されたものであり、実施例１の変形例である。
【００５９】
図６は、実施例２のMOSFETについて説明する図であり、図６Ａ及び図６Ｂから構成されている。
【００６０】
図６Ａは、実施例２のMOSFETの平面図である。図６Ａにおいて、70は実施例２のMOSFETの各部に接続する配線、71は副ゲート電極、72は副ゲート電極71と配線70を接続するコンタクト、73は実施例２のMOSFETを画定する活性化領域、74は主ゲート電極、75は実施例２のMOSFETのソース領域と配線を接続するコンタクト、76は実施例２のドレイン領域と配線を接続するコンタクト、77は主ゲート電極と配線を接続するコンタクト、78はバイアス手段をそれぞれ示す。
【００６１】
実施例２のMOSFETは、ソース領域、ドレイン領域、ゲート領域を含む活性化領域73、活性化領域73に横切って配置されている主ゲート電極74と、主ゲート電極74の左側の側面にサイドウオール状に接するように配置された副ゲート電極71とから構成されている。なお、主ゲート電極74の左側には、ソース領域、右側には、ドレイン領域があることが望ましい。副ゲート電極71がドレイン領域側にあるほうが、より効果的に、実施例２のMOSFETの短チャネル効果を防止できるからである。
【００６２】
そして、活性化領域73に含まれるドレイン領域は、コンタクト75を介して配線70と接続している。活性化領域73に含まれるソース領域は、コンタクト76を介して配線70と接続している。主ゲート電極74はコンタクト77を介して配線70と接続している。副ゲート電極71はコンタクト72を介して配線70と接続している。バイアス手段は配線70を介して、主ゲート電極74と副ゲート電極と接続している。実施例２のバイアス手段は、実施例１のバイアス手段と同様な機能をもち、主ゲート電極に印加された電圧に対して、所定の変位を有する電圧を副ゲート電極へ出力する。
【００６３】
図６Ｂは実施例２のMOSFETの断面を示す断面図である。そして、図６Ｂは、図６ＡのＡ−Ａ’間の断面を示す。
【００６４】
図６Ｂにおいて、79はSOI基板のBOX層、80はSOI基板のシリコン層、81は実施例２のMOSFETのドレイン領域又はソース領域、82は主ゲート電極、83は副ゲート電極、84aは主ゲート電極82と副ゲート電極83から構成されるゲート電極全体、84bはゲート絶縁膜をそれぞれ示す。
【００６５】
実施例２のMOSFETは、BOX層79とシリコン層80からなる、SOI基板のシリコン層80上に形成されている。また、ゲート電極84aはゲート絶縁膜84bを介してシリコン層80上に接するように配置されている。ゲート電極84aは主ゲート電極82とサイドウオール状の副ゲート電極から構成されている。ソース領域又はドレイン領域81は、ゲート電極84aの両側に配置されている。
【００６６】
そして、以下の工程により、実施例２のMOSFETは、製造される。
まず、SOI基板のシリコン層80上に、ゲート絶縁膜84bを熱酸化法又はCVD法により形成する。
【００６７】
次に、ポリシリコン層を堆積し、ポリシリコン層上にフォトリソグラフィー技術でレジストパターンを作成し、ポリシリコン層を異方性エッチングすることにより、主ゲート電極82を形成する。ここで、主ゲート電極82の幅は、25nmから40nm程度であることが望ましい。次に、主ゲート電極82の表面に熱酸化法により、絶縁層を形成する。
【００６８】
次に、全面にポリシリコン層を堆積し、ポリシコン層上にフォトリソグラフィー技術でレジストパターンを作成し、ポリシリコン層を異方性エッチングすることにより、副ゲート電極83を形成する。ここで、副ゲート電極83形成用のレジストパターンは、図６Ａのコンタクト72が存在する部分のみから構成されており、主ゲート電極82上には存在しない。副ゲート電極83のサイドウオール状部分は、異方性エッチングの性質を利用して、主ゲート電極74の側面に、ポリシリコン層を残して形成されるものだからである。従って、この段階では、主ゲート電極82の両側にサイドウオールが形成されている。そこで、次に、フォトリソグラフィー技術により、主ゲート電極82の右側のサイドウオールを除去するため、主ゲート電極82の右側に開口を有するレジストパターンを形成する。そして、開口パターンをマスクにサイドウオールを、等方性エッチングすることにより、除去する。
【００６９】
ここで、副ゲート電極83用のサイドウオールの幅は、10nmから15nmの範囲であることが望ましい。あまりにサイドウオールの幅が厚い場合は、MOSFETの駆動能力が低下してしまうからである。一方、サイドウオールの幅が薄い場合には、MOSFETの閾値の制御ができないからある。
【００７０】
次に、全面に層間絶縁層をCVD法により形成する。次に、コンタクト72、75、76、77を形成するため、フォロリソフラフィー技術により、層間絶縁層上にコンタクト72、75、76、77用の開口レジストパターンを形成する。次に、開口レジストパターンをマスクにコンタクト72、75、76、77を形成する。
【００７１】
次に、全面に金属材料をCVD法又はスパッタ法により堆積させて、金属層を形成する。次に、配線70を形成するため、フォトリソグラフィー技術により、配線用のレジストパターンを形成する。そして、配線用のレジストパターンをマスクに金属層を異方性エッチングすることにより、配線70を形成する。
【００７２】
実施例２のMOSFETは、SOI基板の表面に形成されており、ゲート電極、ゲート絶縁膜、ソース領域又はドレイン領域、及び、バイアス手段を有している。そして、そのゲート電極は、主ゲート電極と、主ゲート電極の一方の側面にサイドウオール状に接する副ゲート電極から構成されている。また、バイアス手段は、主ゲート電極に印加された電圧に対して、一定の変位を有する変位電圧を、副ゲート電極へ出力する。
【００７３】
実施例２のMOSFETは、実施例１のMOSFETに比較すると、副ゲート電極が一方の側面にしかないが、実施例１のMOSFETと同様な効果を奏する。一方、副ゲート電極が一方にしかないため、より、微細なMOSFETを形成できるという効果がある。
【実施例３】
【００７４】
図７及び図８を用いて、実施例３に係る副ゲート電極を有するMOSFETについて説明する。実施例３のMOSFETは、SOI基板のBOX層上に形成され、かつ、副ゲート電極を有するfin型FETに関するものである。
【００７５】
図７は、実施例３のfin型FETの平面図を示す図である。図７において、85は配線、86はfin型FETが形成されている孤立した半導体領域、87はソース領域、88はドレイン領域、89は半導体領域86のソース領域又はドレイン領域と配線85を接続するためのコンタクト、90は実施例３のfin型FETの主ゲート電極、91は実施例３のfin型FETの副ゲート電極、92は主ゲート電極90と配線85を接続するためのコンタクト、93は副ゲート電極91と配線85を接続するコンタクト、94はバイアス手段をそれぞれ示す。
【００７６】
実施例３のMOSFETは、SOI基板のBOX層上であって、孤立し、かつ、立体的な、半導体領域86の表面に、帯状態に形成されたゲート電極、半導体領域86の一部分に形成され、ゲート電極の一方の側に隣接するように配置されたソース領域87、半導体領域86の一部分に形成され、ゲート電極の他方の側に隣接するように配置されたドレイン領域88、及び、バイアス手段94を有する。そして、上記のゲート電極は、主ゲート電極90と、主ゲート電極の側面に接するように配置された副ゲート電極91とから構成されている。なお、主ゲート電極90と、副ゲート電極91は、帯状態であることはいうまでもない。ただし、副ゲート電極91は帯状態の領域の他に、配線85との接続を図るため、コンタクト93を配置するための領域も有している。主ゲート電極90は、帯状態の領域と、配線85に接続するためのコンタクト92とをかねている。
【００７７】
バイアス手段は、主ゲート電極90と副ゲート電極91に、配線85、コンタクト92、及び、コンタクト93を介して接続されており、主ゲーと電極90に印加された電圧に対して、ソース領域87とドレイン領域88間の電流を抑える方向に変位させた変位電圧を副ゲート電極91に印加する。なお、実施例３のMOSFETがNチャネル型である場合には、上記の変位電圧は、主ゲート電極90に印加された電圧に対して、マイナス方向に変位した変位電圧である。一方、実施例３のMOSFETがＰチャネル型である場合には、上記の変位電圧は、主ゲート電極90に印加された電圧に対して、プラス方向に変位した変位電圧である。また、そのような変位電圧を発生させるためには、図３Ａ及び図３Ｂのバイアス手段と同様な構成とするのが望ましい。
【００７８】
ソース領域87は、コンタクト89を介して配線85に接続しており、配線85を介してソース電圧が印加されている。ドレイン領域88は、コンタクト89を介して配線85に接続しており、配線85を介してドレイン電圧が印加されている。
【００７９】
図８は、図７に示す実施例３のMOSFETの断面を示した図であり、図８Ａの断面図と、図８Ｂの断面図とから構成されている。
【００８０】
図８において、96はSOI基板上のBOX層、97a、97bは層間絶縁層、98は主ゲート電極、99はゲート絶縁膜、100はBOX層上の立体的な孤立半導体領域、101配線、102はソース領域、103はドレイン領域、104は副ゲート電極をそれぞれ示す。また、上記の番号は、共通部分については、図８Ａと図８Ｂで共通して使用する。
【００８１】
図８Ａは、図７のＡ−Ａ’断面を示した断面図である。図８Ａに示す、実施例３のMOSFETの断面図は、SOI基板のBOX層96上の孤立半導体領域100に形成されており、孤立半導体領域100の表面にゲート絶縁膜99が形成されているところを示している。また、図８Ａ断面図は、孤立半導体領域100の表面に、ゲート絶縁膜99を介して、配置されている主ゲート電極98、主ゲート電極98上の層間絶縁層97a、及び、実施例３のMOSFET間を絶縁する層間絶縁層97bを示す。さらに、図８Ａ断面図は、主ゲート電極98が、コンタクトを介して、主ゲート電極98に電圧を印加するための配線101と接続することを示す。
【００８２】
図８Ｂは、図７のＡ−Ａ’断面を示した断面図である。図８Ａの断面図に示した要素に加えて、図８Ｂに示す実施例３のMOSFETの断面図は、実施例３のMOSFETの副ゲート電極104を示す。上記の副ゲート電極104は、主ゲート電極98の両側に配置されている。また、図８Ｂに示す実施例３のMOSFETの断面図は、実施例３のMOSFETのソース領域102とドレイン領域103を示す。上記のソース領域102とドレイン領域103はそれぞれ、副ゲート電極104の横に、接するように配置されている。そのソース領域102は、コンタクトを介して、ソース領域に電圧を供給する配線101へ接続している。また、ドレイン領域103は、コンタクトを介して、ドレイン領域に電圧を供給する配線101へ接続している。
【００８３】
図７及び図８に示す、実施例３のMOSFETの製造工程は、概略以下のようである。
【００８４】
まず、孤立半導体領域100を形成する半導体領域形成工程を行う。そして、半導体領域形成工程は、以下のようにして行う。まず、SOI基板のシリコン層に絶縁層をCVD法により堆積する。次に、レジストを全面に塗布し、フォトリソグラフィー技術により、孤立半導体領域100を形成するためのレジストパターンを形成する。次に、レジストパターンをマスクに、絶縁層及びSOI基板のシリコン層を異方性エッチングにより、エッチングすることで、孤立半導体領域100を形成する。その後、孤立半導体領域100上の絶縁層は除去する。
【００８５】
次に、主ゲート電極98及び副ゲート電極104を形成するゲート電極形成工程を行う。そして、ゲート電極形成工程は以下のようにして行う。まず、熱酸化法又はCVD法により、孤立半導体領域100の表面にゲート絶縁膜99を形成する。次に、CVD法により、ポリシリコン層、及び、ポシリコン層上の層間絶縁層97aを堆積する。そして、層間絶縁層97a上にレジストを塗布し、フォトリソグラフィー法により、主ゲート電極98用のレジストパターンを形成する。その後、そのレジストパターンをマスクに、層間絶縁層97a及びポリシリコン層を異方性エッチングすることにより、主ゲート電極98を形成する。ここで、主ゲート電極98の幅は、25nmから40nm程度であることが望ましい。次に、熱酸化法又はCVD法により、主ゲート電極98の表面に絶縁層を形成する。その後、CVD法により、ポリシリコン層を堆積させる。次に、レジストを塗布し、フォトリソグラフィー技術により、副ゲート電極104と配線101とを接続するコンタクトを配置する領域用にレジストパターンを形成する。なお、主ゲート電極98の側面に配置する、副ゲート電極104のパターンのためには、レジストパターンを形成する必要がない。次に、ポリシリコン層を、コンタクトを配置する領域用のレジストパターンをマスクに異方性エッチングする。そうすると、主ゲート電極98の側面には、異方性エッチングの性質上、サイドウオールが形成され、そのサイドウオールが副ゲート電極104となる。次に、上記のサイドウオールの内、副ゲート電極104を形成した部分のサイドウオールを除去するため、レジストを塗布して、フォトリソグラフィー技術により、開口レジストパターンを形成する。そして、その開口レジストパターンをマスクに余分なサイドウオールを除去する。その後、レジストを除去する。
【００８６】
ここで、副ゲート電極104用のサイドウオールの幅は、10nmから15nmの範囲であることが望ましい。あまりにサイドウオールの幅が厚い場合は、MOSFETの駆動能力が低下してしまうからである。一方、サイドウオールの幅が薄い場合には、MOSFETの閾値の制御ができないからある。
【００８７】
次に、配線101を形成する配線形成工程を行う。そして、配線形成工程は、以下のように行う。まず、CVD法により、全面に層間絶縁層97bを堆積し、CMP法により平坦化をする。次に、主ゲート電極98、副ゲート電極、ソース領域、及び、ドレイン領域に対してコンタクト孔を形成するため、レジストを塗布し、フォトリソグラフィー技術により、開口パターンを形成する。その開口パターンをマスクに、層間絶縁層97bにコンタクト孔を形成する。その後、レジストは除去する。次に、CVD法又はスパッタ法により、金属材料からなる金属層を、堆積させる。配線101を形成するため、レジストを塗布し、フォトリソグラフィー技術により、配線レジストパターンを形成する。次に配線レジストパターンをマスクに、金属材料を異方性エッチングして、配線101を形成する。
【００８８】
実施例３のMOSFETは、fin型FETであり、SOI基板のBOX層上であって、孤立し、かつ、立体的な、半導体領域86の表面に、帯状態に形成されたゲート電極、半導体領域86の一部分に形成され、ゲート電極の一方の側に隣接するように配置されたソース領域87、半導体領域86の一部分に形成され、ゲート電極の他方の側に隣接するように配置されたドレイン領域88、及び、バイアス手段94を有する。そして、上記のゲート電極は、主ゲート電極90と、主ゲート電極の側面に接するように配置された副ゲート電極91とから構成されている。
【００８９】
バイアス手段は、主ゲート電極90と副ゲート電極91に、配線85、コンタクト92、及び、コンタクト93を介して接続されており、主ゲーと電極90に印加された電圧に対して、ソース領域87とドレイン領域88間の電流を抑える方向に変位させた変位電圧を副ゲート電極91に印加する。
【００９０】
実施例３のMOSFETは、実施例１のMOSFETに比較すると、fin型FETである点で異なるが、実施例１のMOSFETと同様な効果を奏する。一方、実施例３のMOSFETがfin型FETであることにより、実施例１のMOSFETに比較すると、微細なMOSFETを形成できるという効果がある。
以下に本発明の特徴を付記する。
（付記１）
絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極とを有するＭＯＳ型半導体装置であって、
前記ゲート電極は
主ゲート電極と
前記主ゲート電極が有する側面の内の一の側面に接するように配置され、ソース電極とドレイン電極間の電流を制御する電圧が印加される副ゲート電極とを備えることを特徴とするＭＯＳ型半導体装置。
（付記２)
前記主ゲート電極により支配されるＭＯＳチャネル部の閾値と前記副ゲート電極により支配されるＭＯＳチャネル部の閾値とが同一であることを特徴とする付記１に記載したＭＯＳ型半導体装置。
（付記３）
絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極と、バイアス手段を有するＭＯＳ型半導体装置であって、
前記ゲート電極は
主ゲート電極と
前記主ゲート電極が有する側面の内の一の側面に接するように配置された副ゲート電極とを備え、
前記バイアス手段は、前記主ゲート電極に印加された印加電圧に対して、ソース電極とドレイン電極間の電流を抑える方向に変位させた変位電圧を副ゲート電極に印加することを特徴とするＭＯＳ型半導体装置。
（付記４）
前記絶縁性支持基板上の半導体領域は、シリコン基板と、その上に形成された絶縁層と、絶縁層上のシリコン層とを有するＳＯＩ基板を用いて、前記シリコン層をエッチングして形成されたことを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記５）
前記主ゲート電極と前記副ゲート電極は、同一の導電材料で形成されていることを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記６）
前記半導体領域には接地電位が印加されていることを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記７）
前記変位電圧は、前記印加電圧に対して、一定の差分をもって追随して変化する電圧であることを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記８）
前記変位電圧は、前記ソース領域と、前記ドレイン領域の導電型がＮ型である場合には、前記印加電圧に対して、一定電圧分低いことを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記９）
前記変位電圧は、前記ソース領域と、前記ドレイン領域の導電型がＰ型である場合には、前記印加電圧に対して、一定電圧分高いことを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記10）
前記ソース領域と、前記ドレイン領域の導電型がＮ型である場合であって、
前記印加電圧が接地電位であるときは、前記変位電圧は負電位であり、
前記印加電圧が、前記印加電圧の最大値に向け上昇するときは、前記変位電圧は、同じ電圧となるように、上昇することを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記11）
前記ソース領域と、前記ドレイン領域の導電型がＰ型である場合であって、
前記印加電圧が、前記印加電圧の最大値であるときは、前記変位電圧は、前記印加電圧の最大値より大きな電圧であり、
前記印加電圧が、接地電圧に向け下降するときは、前記変位電圧は、接地電圧となるように、下降することを特徴とする付記３に記載したＭＯＳ型半導体装置。
（付記12）
シリコン基板と、その上に形成された絶縁層と、絶縁層上のシリコン層とを有するＳＯＩ基板を用いて、前記シリコン層をエッチングして、前記半導体領域を形成する半導体領域形成工程と、
前記半導体領域の表面に前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体領域に接するように前記主ゲート電極を形成する工程と、
前記主ゲート電極の少なくとも一つの側面に、前記副ゲート電極をサイドウオール状に形成する工程とを備えることを特徴とする
付記１に記載したＭＯＳ型半導体装置の製造方法。
【産業上の利用可能性】
【００９１】
本発明は、LSI(大規模集積回路)の高集積化に好適なＭＯＳ型半導体装置を提供することができる。特に、待機時のソースとドレイン間のリーク電流の削減、及び、動作時から待機時へ移行する時の、ソースとドレイン間の電流のカットオフ特性を改善したことを特徴とするＭＯＳ型半導体装置を提供することができる。
【図面の簡単な説明】
【００９２】
【図１】図１は、特許文献１に示すＭＯＳ型半導体装置を示したものである。
【図２】図２は、実施例１に係る副ゲート電極を有するMOSFETを示す図であり、図２Ａと図２Ｂとから構成されている。
【図３】図３は、図２のバイアス手段の詳細を説明する図である。
【図４】図４は、図２のMOSFETの等価回路、及び、そのMOSFETトランジスタのＩ−Ｖ特性を説明する図である。
【図５】図５は図２ＢのＡＡ’断面を示す図である。
【図６】図６は、実施例２のMOSFETについて説明する図であり、図６Ａ及び図６Ｂから構成されている。
【図７】図７は、実施例３のfin型FETの平面図を示す図である。
【図８】図８は、図７に示す実施例３のMOSFETの断面を示した図であり、図８Ａの断面図と、図８Ｂの断面図とから構成されている。
【符号の説明】
【００９３】
１  半導体基板
２  ソース・ドレイン領域
３  副ゲート電極
４  主ゲート電極
５  ゲート絶縁膜
10  BOX層
11  シリコン層
12  ソース領域及びドレイン領域
13  副ゲート電極
14  主ゲート電極
15  ゲート絶縁膜
16  配線
17  絶縁層
18  副ゲートコンタクト
19  バイアス手段
20  主ゲートコンタクト
21  ソース/ドレインコンタクト
22  活性領域
23  ゲート電極
30  正電源
31  接地電源
32  入力端子
33  出力端子
34  負電源
35、39  電圧変換回路
36、38  グラフ
37  降圧電源
40  インバータ
45  副ゲート電極端子
46  主ゲート電極端子
47  副ゲート電極に係るMOSFET
48  主ゲート電極に係るMOSFET
49  ソース端子
50  ドレイン端子
51  グラフ
60  SOI基板のBOX層
61  SOI基板のシリコン層
62  ゲート絶縁膜
63a  ポリシリコン層
63b  不純物層
64  層間絶縁層
65  ポリシリコン層
66  層間絶縁層
67  コンタクト窓
68  配線層
70  配線
71  副ゲート電極
72、75、76、77  コンタクト
73  活性化領域
74  主ゲート電極
78  バイアス手段
79  SOI基板のBOX層
80  SOI基板のシリコン層
81  ドレイン領域又はソース領域
82  主ゲート電極
83  副ゲート電極
84a  ゲート電極全体
84b  ゲート絶縁膜
85  配線
86  半導体領域
87  ソース領域
88  ドレイン領域
89、92、93  コンタクト
90  fin型FETの主ゲート電極
91  fin型FETの副ゲート電極
94  バイアス手段
96  BOX層
97a、97b  層間絶縁層
98  主ゲート電極
99  ゲート絶縁膜
100  立体的な孤立半導体領域
101  配線
102  ソース領域
103  ドレイン領域
104  副ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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