(57)【要約】【課題】  時間をずらした動作の方法に付随するノイズの問題を実質的になくすデュアルポートメモリを提供する。【解決手段】  デュアルポートメモリセルの第１および第２のワード線は、当該セルに関連付けられる４本のビット線すべてが同時に移動するように同時に活性化される。デュアルポートメモリは、付加的な外部の制御信号を必要とせずに単純な制御論理回路を用いる。この発明の方法ではロックアウト時間または書込制限はない。この発明のデュアルポートメモリは、リフレッシュを隠すための方法と動作速度を上げるための方法とを含む。【選択図】        図８
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【特許請求の範囲】
【請求項１】
デュアルポートメモリセルのアレイを動作する方法であって、
前記アレイにおける前記デュアルポートメモリセルの第１のポートを読出すかまたはこれに書込むステップと、
前記アレイにおける前記デュアルポートメモリセルの第２のポートにおいてリフレッシュするステップと、
読出／書込アドレスをリフレッシュアドレスと比較するステップと、
前記読出／書込アドレスと前記リフレッシュアドレスとが異なる場合、第１のデュアルポートメモリセルの第１のポートに関連付けられるワード線と第２のデュアルポートメモリセルの第２のポートに関連付けられるワード線とを同時に活性化するステップとを含む、方法。
【請求項２】
前記読出／書込アドレスと前記リフレッシュアドレスとが同じである場合、選択されたデュアルポートメモリの第１のポートに関連付けられるワード線のみを活性化するステップをさらに含む、請求項１に記載の方法。
【請求項３】
メモリ速度に影響を及ぼさないように、メモリセットアップ時間中に前記読出／書込アドレスと前記リフレッシュアドレスとを比較するステップをさらに含む、請求項１に記載の方法。
【請求項４】
集積回路メモリであって、
第１および第２のワード線のバスを含むデュアルポートメモリセルのアレイと、
リフレッシュタイマと、
前記リフレッシュタイマに結合される入力とリフレッシュアドレスを生成するための出力とを有するリフレッシュアドレス発生器と、
読出／書込アドレスをリフレッシュアドレスと比較するための比較器と、
前記比較器に結合される入力と、前記比較器のデータ状態に応じて前記第１および前記第２のワード線のバスを選択的に駆動するための第１および第２の出力とを有する行デコーダとを含む、集積回路メモリ。
【請求項５】
前記読出／書込アドレスと前記リフレッシュアドレスとが異なる場合、第１のデュアルポートメモリセルの第１のポートに関連付けられるワード線と第２のデュアルポートメモリセルの第２のポートに関連付けられるワード線とを同時に活性化するための手段をさらに含む、請求項４に記載の集積回路メモリ。
【請求項６】
前記読出／書込アドレスと前記リフレッシュアドレスとが同じである場合、選択されたデュアルポートメモリの第１のポートに関連付けられるワード線のみを活性化するための手段をさらに含む、請求項４に記載の集積回路メモリ。
【請求項７】
メモリ速度に影響を及ぼさないように、メモリセットアップ時間中に前記読出／書込アドレスと前記リフレッシュアドレスとを比較するための手段をさらに含む、請求項４に記載の集積回路。
【請求項８】
前記第１のワード線のバスは６４ビット、１２８ビットまたは２５６ビットの幅のワード線の群を含む、請求項４に記載の集積回路。
【請求項９】
前記第２のワード線のバスは６４ビット、１２８ビットまたは２５６ビットの幅のワード線の群を含む、請求項４に記載の集積回路。
【請求項１０】
前記デュアルポートメモリアレイは、第１の相補のビット線、第１のビット線、第２の相補のビット線および第２のビット線をさらに含む、請求項４に記載の集積回路。
【請求項１１】
デュアルポートメモリセルのアレイを動作する方法であって、
第１の読出／書込アドレスをリフレッシュアドレスと比較するステップと、
前記読出／書込アドレスと前記リフレッシュアドレスとが異なる場合、第１のデュアルポートメモリセルの第１のポートに関連付けられるワード線と第２のデュアルポートメモリセルの第２のポートに関連付けられるワード線とを同時に活性化するステップとを含む、方法。
【請求項１２】
前記読出／書込アドレスと前記リフレッシュアドレスとが同じである場合、選択されたデュアルポートメモリのポートのうちの１つに関連付けられるワード線のみを活性化するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
メモリ速度に影響を及ぼさないように、レイテンシを用いて前記第１の読出／書込アドレスと前記リフレッシュアドレスとを比較するステップをさらに含む、請求項１１に記載の方法。
【請求項１４】
集積回路メモリであって、
第１および第２のワード線のバスを含むデュアルポートメモリセルのアレイと、
アドレスバッファに結合される入力と第１および第２の出力とを有する第１のＦＩＦＯと、
前記第１のＦＩＦＯの前記第１の出力に結合される入力と、出力とを有する第２のＦＩＦＯと、
前記第１のＦＩＦＯの前記第２の出力を前記第２のＦＩＦＯの前記出力と比較するための比較器と、
前記比較器に結合される入力と前記比較器のデータ状態に応じて前記第１および前記第２のワード線のバスを選択的に駆動するための第１および第２の出力とを有する行デコーダとを含む、集積回路メモリ。
【請求項１５】
前記第１および前記第２のＦＩＦＯによって供給される第１の読出／書込アドレスと第２の読出／書込アドレスとが異なる場合、第１のデュアルポートメモリセルの第１のポートに関連付けられるワード線と、第２のデュアルポートメモリセルの第２のポートに関連付けられるワード線とを同時に活性化するための手段をさらに含む、請求項１４に記載の集積回路メモリ。
【請求項１６】
前記第１および前記第２のＦＩＦＯによって供給される第１の読出／書込アドレスと第２の読出／書込アドレスとが同じである場合、選択されたデュアルポートメモリのポートのうちの１つに関連付けられるワード線のみを活性化するための手段をさらに含む、請求項１４に記載の集積回路メモリ。
【請求項１７】
前記第１のＦＩＦＯが前記入力と前記第１および前記第２の各出力との間に２分の１のクロックサイクル遅延をもたらす、請求項１４に記載の集積回路メモリ。
【請求項１８】
前記第２のＦＩＦＯが２分の１のクロックサイクル遅延をもたらす、請求項１４に記載の集積回路メモリ。
【請求項１９】
前記第１のワード線のバスは６４ビット、１２８ビットまたは２５６ビットの幅のワード線の群を含む、請求項１４に記載の集積回路。
【請求項２０】
前記第２のワード線のバスは６４ビット、１２８ビットまたは２５６ビットの幅のワード線の群を含む、請求項１４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
この発明は概して集積回路メモリの分野に関する。より特定的には、この発明は、デュアルポート集積回路メモリアーキテクチャと動作の方法とに関する。
【背景技術】
【０００２】
標準的なシングルポートまたは「１Ｔ／１Ｃ」ＤＲＡＭセル１０が図１に示される。ＤＲＡＭセル１０はパストランジスタ１８および記憶キャパシタ２２を含む。セル１０は、トランジスタ１８のゲートに結合されるワード線１６、ならびにビット線１２および相補のビット線１４をさらに含む。ビット線１２はトランジスタ１８のドレインに結合され、相補のビット線１４はセルのアレイにおける他の１Ｔ／１Ｃセルにおいてトランジスタのドレインに結合される（図１には図示せず）。
【０００３】
標準的なデュアルポートまたは「２Ｔ／１Ｃ」ＤＲＡＭセル２０が図２に示される。ＤＲＡＭセル２０は、記憶キャパシタ３８に各々結合される２つのパストランジスタ３４および３６を含む。セル２０は、トランジスタ３４のゲートに結合されるワード線４２と、トランジスタ３６のゲートに結合される付加的なワード線４４とをさらに含む。セル２０はまた、１組の２本のビット線２４および２８、ならびに２本の相補のビット線２６および３２を含む。ビット線２４はトランジスタ３４のドレインに結合され、ビット線２８はトランジスタ３６のドレインに結合される。相補のビット線２６および３２は、セルのアレイにおける他の２Ｔ／１Ｃセルにおいてトランジスタのドレインに結合される（図３に最も良く示される）。ビット線２４および２６ならびにワード線４２はポートＡに関連付けられる。ビット線２８および３２は、ポートＢと称されセルにアクセスするための第２のポートと方法とに関連付けられる。
【０００４】
ここで図３を参照すると、２Ｔ／１Ｃメモリセルのアレイの部分３０が示される。アレイ部分３０はビット線とワード線との接続を示すために２行×３列のセルを含む。１行目のセルにおいては、セル２０Ａおよび２０Ｃはビット線４６の第１の組における２本のビット線に接続される。セル２０Ｂはビット線４６の第１の組における２本の相補のビット線に接続される。２行目のセルにおいては、セル２０Ｄおよび２０Ｆがビット線４８の第２の組における２本のビット線に接続される。セル２０Ｅはビット線４８の第２の組における２本の相補のビット線に接続される。２本のワード線の第１の組はセル２０Ａおよび２０Ｄを含む１列目のセルに結合され、２本のワード線の第２の組はセル２０Ｂおよび２０Ｅを含む２列目のセルに結合され、２本のワード線の第３の組はセル２０Ｃおよび２０Ｆを含む３列目のセルに結合される。図３に示される相互接続パターンは、アレイ全体におけるセルの行および列の数に対処するのに必要なだけ拡張される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１に示される標準的なＤＲＡＭセル１０は、アレイにおけるセル間のディスターブの問題が最小限にされる同時アクセス法に従って動作する。しかしながら、多くの先行技術は、リフレッシュ動作または読出／書込動作については、図２に示されるデュアルポートＤＲＡＭセル２０を動作するための時間をずらしたアクセス法を用いる。この種類のアクセスはノイズの問題およびデータディスターブを招く可能性があり、これにより、いくつかのメモリセルが検知されている一方で、同じサブアレイにおける他のメモリセルが復元されて、メモリセルの組の間にノイズがもたらされる可能性がある。
【０００６】
ここで図４を参照すると、デュアルポート２Ｔ／２Ｃメモリアレイの部分４０がより詳細に示される。特に、１対のビット線のデータ状態を分離するためのセンスアンプ５２、５４、５６および５８が示される。集積回路におけるセンスアンプ５２〜５８の実際の物理的な位置は図４に示される位置と異なっていてもよい。加えて、図４には、信号経路としての役割を果たして、アレイにおける選択されたメモリセルまたはビット線のデータ状態に悪影響を及ぼす可能性のある寄生キャパシタ５３、５５および５７が示される。
【０００７】
デュアルポートメモリアレイの時間をずらしたアクセスについてのディスターブの問題が図５のタイミング図５０においてより詳細に示される。メモリの第１のポートにアクセスするためのワード線の信号６２が示される。メモリの第２のポートにアクセスするためのワード線の信号６４がまた示されるが、これはクロックサイクルの２分の１だけ遅れている。第１のポートに対するビット線の波形６６および６８が示される。当該ビット線の波形はビット線の信号が生成される第１の部分と、ビット線の信号がセンスアンプによって分離される第２の部分とを含む。ビット線の波形７２および７４はワード線の波形に応じてクロックサイクルの２分の１だけ遅れる。デュアルポートセルへのこの種類の連続アクセスはディスターブの問題につながるおそれがある。臨界センシング時間７６は、メモリの第２のポートに対しビット線の信号が生成されているときにメモリの第１のポートに対するビット線の信号が分離されている場合に生じる。第１のポート上の大きなビット線の信号は第２のポート上の生成中の信号のデータ状態に悪影響を及ぼす可能性があり、これは同時アクセスを用いるシングルポートメモリについては通常発生しない。
【０００８】
したがって、単純で費用効率の高いデュアルポートメモリアーキテクチャと、デュアルポートメモリを動作する先行技術の時間をずらした方法に付随するディスターブの問題をなくす動作の方法とが所望される。
【課題を解決するための手段】
【０００９】
発明の概要
この発明に従って、デュアルポートメモリのためのアーキテクチャと動作の方法とが、時間をずらした動作の公知の方法に付随するノイズの問題を実質的になくす。この発明のデュアルポートメモリのアーキテクチャと動作の方法とが有するディスターブおよびノイズの問題に対する耐性は、今日広く用いられている従来の１Ｔ／１ＣシングルポートＤＲＡＭに見出される耐性と実質的に同じである。
【００１０】
好ましい動作の方法においては、デュアルポートメモリセルの第１および第２のワード線は、セルに関連付けられる４本のビット線すべてが同時に動くように同時に活性化される。さらに、これは、セルがすべて所与のサブアレイにおいて単一のワード線に沿って同時に検知される従来の１Ｔ／１Ｃ  ＤＲＡＭと同じノイズ耐性を与え、ディスターブの問題が最小限にされる。
【００１１】
この発明のデュアルポートメモリは、付加的な外部の制御信号を必要とせずに単純な制御論理回路を用いる。この発明の方法では、先行技術の設計において見出されるようなロックアウト時間または書込制限はない。
【００１２】
この発明のデュアルポートメモリは、リフレッシュを隠すための第１の実施例と動作速度を上げるための第２の実施例とを含む。
【００１３】
リフレッシュを隠すための第１の実施例においては、ポートＡを用いてメモリセルを読出すかまたはこれに書込む。ポートＢを用いてリフレッシュを行なう。オンチップアドレス発生器をリフレッシュタイマとともに用いてリフレッシュアドレスを生成する。必要で
あれば、リフレッシュアドレスと読出／書込アドレスとを比較する。これらは、異なっている場合、別々のセルに対するポートＡ上のワード線とポートＢ上のワード線とが全く同時に活性化されるように行デコーダに同時に加えられる。リフレッシュアドレスと読出／書込アドレスとが同じである場合、リフレッシュは必要とされず、ポートＢ上のワード線は非活性状態である。
【００１４】
したがって、ワード線Ｂは、ワード線のアドレスがワード線Ａのアドレスとは異なる場合にのみハイになり得る。これらが同じである場合、セルはワード線Ａによってリフレッシュされている。ワード線Ａおよびワード線Ｂがともに同じセルにおいてハイになる場合、ビット線の信号が半分にされ、ポートのうちの１つだけが活性化される。
【００１５】
ワード線Ａのアドレスとワード線Ｂのアドレスとの比較は、メモリのアドレスセットアップ時間中になされてもよく、全体的な動作速度にはあまり影響を及ぼさない。
【００１６】
第２の実施例においては、メモリセルの２つのポートを動作して動作速度を実質的に上げることができる。デュアルポートメモリの場合、動作速度は実質上２倍にされる。この実施例では、外部のアドレスがワード線のサイクル速度の２倍の速度でメモリに入る。レイテンシを用いて高速のアドレス指定を比較し、このため、２つの連続したワード線のアドレスが同じである場合、デュアルポートセルのポートのうち１つしか選択されない。２つのアドレスが異なる場合、ポートＡおよびポートＢのワード線がともに同時に活性化状態となり、データが読出され得るかまたは選択されたセルに書込まれ得る。
【００１７】
クロックレイテンシにより２つの連続した行アドレスを比較することが可能となる。アドレスが異なる場合、メモリのポートＡおよびポートＢは２分の１の速度で用いられる。これらが同じである場合、ポートＡのみが用いられる。データの書込および読出を最高速度で行なうことができる。内部のワード線またはＲＡＳサイクル時間は、この発明の方法では緩やかな半分の速度で流れ得る。
【発明を実施するための最良の形態】
【００１８】
添付の図面に関連して好ましい実施例の以下の説明を参照することにより、この発明の上述および他の特徴および目的ならびにこれらを達成する態様がより明らかとなり、この発明自体が最も良く理解されるだろう。
【００１９】
詳細な説明
【実施例１】
【００２０】
ここで図６を参照すると、集積回路メモリ６０は、第１および第２のワード線のバスＷＬＡおよびＷＬＢを含むデュアルポートメモリセルのアレイ７８と、外部のアドレスバス上で受信されるアドレスに応じて読出／書込アドレスを生成するためのアドレス発生器９２と、リフレッシュタイマ８８と、リフレッシュタイマ８８に結合される入力およびリフレッシュアドレスを生成するための出力を有するリフレッシュアドレス発生器８４と、読出／書込アドレスをリフレッシュアドレスと比較するための比較器８６と、当該比較器８６に結合される入力ならびに当該比較器８６のデータ状態に応じて第１および第２のワード線のバスＷＬＡおよびＷＬＢを選択的に駆動するための第１および第２の出力を有する行デコーダ８２とを含む。論理制御ブロック９３がまた図６に示される。論理制御ブロックはクロック信号およびコマンド信号を受信し、アドレス発生器９２に結合される制御信号出力を備える。ＷＬＡおよびＷＬＢワード線のバスは６４ビット、１２８ビットまたは２５６ビットの幅を有するが、但し、他の幅を用いてもよい。メモリアレイ７８におけるメモリセルは前述の図２および図３に示される種類のものである。
【００２１】
メモリ６０を動作する方法は、アレイ７８におけるデュアルポートメモリセルの第１のポート（Ａ）を読出すかまたはこれに書込むステップと、アレイにおけるデュアルポートメモリセルの第２のポート（Ｂ）でリフレッシュするステップと、読出／書込アドレスをリフレッシュアドレスと比較するステップと、読出／書込アドレスとリフレッシュアドレスとが異なる場合、第１のデュアルポートメモリセルの第１のポート（Ａ）に関連付けられるワード線と第２のデュアルポートメモリセルの第２のポート（Ｂ）に関連付けられるワード線とを同時に活性化するステップとを含む。たとえば、図３においては、２つの異なる２ポートのメモリセルがメモリセル２０Ａおよびメモリセル２０Ｂであってもよい。
【００２２】
読出／書込アドレスとリフレッシュアドレスとが同じである場合、選択されたデュアルポートメモリの第１のポート（Ａ）に関連付けられるワード線のみが活性化される。たとえば、図３においては、メモリセル２０Ａに対するワード線ＷＬＡのみが活性化される。
【００２３】
この発明の方法においては、読出／書込アドレスをリフレッシュアドレスと比較するステップはメモリセットアップ時間中に行なわれ得るので、メモリ速度には影響を及ぼさない。
【００２４】
この発明の方法が図７のタイミング図に関してさらに詳細に説明される。メモリ９４に対するクロック信号が、異なるメモリセルに対する４つの別個のワード線の信号９６、９８、１０２および１０４とともに示される。第１および第２のポートのワード線の信号が常に同時に活性化されることに留意されたい。ワード線の信号９６および９８は第１のメモリサイクルに関連付けられ、ワード線の信号１０２および１０４は第２のメモリサイクルに関連付けられる。
【実施例２】
【００２５】
ここで図８を参照すると、集積回路メモリ８０は、第１および第２のワード線のバスＷＬＡおよびＷＬＢを含むデュアルポートメモリセルのアレイ７８と、読出／書込アドレスを生成するためのアドレス発生器９２と、当該アドレス発生器９２に結合される入力ならびに第１および第２の出力を有する第１のＦＩＦＯ１０６と、当該第１のＦＩＦＯ１０６の第１の出力に結合される入力および出力を有する第２のＦＩＦＯ１０８と、当該第１のＦＩＦＯ１０６の第２の出力を当該第２のＦＩＦＯ１０８の出力と比較するための比較器８６と、当該比較器８６に結合される入力ならびに当該比較器８６のデータ状態に応じて第１および第２のワード線のバスＷＬＡおよびＷＬＢを選択的に駆動するための第１および第２の出力を有する行デコーダ８２とを含む。論理制御ブロック９３はアドレス発生器９２に結合され、クロックおよびコマンド入力信号を受信する。メモリ８０においては、第１のＦＩＦＯ１０６は入力と第１および第２の各出力との間に２分の１のクロックサイクル遅延をもたらす。第２のＦＩＦＯ１０８も、入力と出力との間に２分の１のクロックサイクル遅延をもたらす。データ入力信号１２８を受信し、データ出力信号１３０を供給するためのＩ／Ｏバッファ９５がまた図８に示される。
【００２６】
この発明に従ったメモリ８０を動作する方法は、第１の読出／書込アドレスを第２の連続したリフレッシュアドレスと比較するステップと、第１の読出／書込アドレスと第２の読出／書込アドレスとが異なる場合、第１のデュアルポートメモリセルの第１のポート（Ａ）に関連付けられるワード線および第２のデュアルポートメモリセルの第２のポート（Ｂ）に関連付けられるワード線を同時に活性化するステップとを含む。たとえば、図３においては、２つの異なる２ポートのメモリセルはメモリセル２０Ａおよびメモリセル２０Ｂであってもよい。
【００２７】
第１の読出／書込アドレスと第２の読出／書込アドレスとが同じである場合、選択されたデュアルポートメモリのポートのうちの１つに関連付けられるワード線のみが活性化さ
れる。たとえば、図３においては、メモリセル２０Ａに対するワード線ＷＬＡのみが活性化される。
【００２８】
この発明の方法はレイテンシ３を用いて第１の連続した読出／書込アドレスと第２の連続した読出／書込アドレスとを比較するので、メモリ速度には影響を及ぼさない。図８に示されるデュアルポートメモリ８０に対するメモリ速度における有効な改善は約２倍である。
【００２９】
この発明の方法が図９のタイミング図に関してさらに詳細に説明される。タイミング図９０はメモリクロック信号１１０を含む。アドレスバス１１２およびコマンドバス１１４が示される。アドレスバスは外部のアドレスを含み、コマンドバスは読出、書込またはＮＯＰ（動作なし）を要求する情報を含む。１つの標準的なコマンドバスはデコードされた／ＣＥ信号および／ＷＥ信号を含む。別の標準的なコマンドバスは／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号を含む。４本のワード線の信号１１６、１１８、１２０および１２２が示される。信号１１６および１１８は、連続した読出／書込アドレスが異なる場合のアレイにおける異なるメモリセルに対するワード線の信号の活性化を示し、この場合、アドレス０およびアドレス１上の２つの連続した読出である。ワード線の信号１１６がアドレス０でもって第１のメモリセルの第１のポートを活性化するためのものであり、ワード線の信号１１８がアドレス１でもって第２のメモリセルの第２のポートを活性化するためのものであることに留意されたい。対照的に、ワード線の信号１２０および１２２は、同じ連続した読出／書込アドレス２に対する信号ワード線の信号の活性化を示す。第１のポートのワード線の信号１２０のみが活性化されるのに対して、第２のポートのワード線の信号１２２は非活性状態のままであることに留意されたい。ＤＩＮ、Ｄ２ＡおよびＤ２Ｂデータワードはすべて同じアドレスに対応するので、１本のワード線のみが選択されるだけでよく、第２のデータワードＤ２Ｂがセルに書込まれる。ワード線がともに連続した読出に対するそれの上で同時に選択される場合、障害が発生するだろう。ビット線の組に対し１つのセルキャパシタを用いるので、有効な「ハーフ充電」により、正しいデータの検知に失敗することとなる。
【００３０】
第１および第２のアドレス比較のためのクロックレイテンシ期間１２４および１２６が示される。読出要求が連続的にＦＩＦＯ１０６および１０８にパイプライン入力され、アレイ７８において並行して実行され、次いでＩ／Ｏバッファ９５を介して連続的にパイプライン出力されるのでレイテンシ３が用いられることに留意されたい。
【００３１】
最後に、ＤＩＮデータ入力信号１２８が受信され、Ｑデータ出力信号１３０がＩ／Ｏバッファ９５によって供給される。
【００３２】
特定のメモリアーキテクチャおよび動作の方法に関連してこの発明の原理を以上に記載してきたが、上述の記載は例示としてのみなされるものであり、この発明の範囲を限定するものではないことが明瞭に理解されるべきである。特に、以上の開示の教示が当業者に対して他の変形を示唆することが認識される。このような変形はそれ自体が既に公知であり、この明細書中に既に記載されている特徴の代わりにまたはこれに加えて用いることのできる他の特徴を含み得る。本願では、請求項は特定の特徴の組合せに対して作成されているが、この明細書中の開示の範囲が明示的または暗示的に開示されている如何なる新規の特徴もしくは特徴の如何なる新規な組合せ、または当業者にとって明らかであるその如何なる一般化または変形をも含み、これらがいずれの請求項においても現在クレームされている同じ発明に関連するか否か、およびこれらがこの発明が直面する同様の技術的な問題のいずれかまたはすべてを軽減するか否かに拘らないことを理解すべきである。出願人は、この出願またはこれより発生する出願すべての審査手続において、そのような特徴および／またはそのような特徴の組合せに対して新しい請求項を作成する権利をこれにより
留保する。
【図面の簡単な説明】
【００３３】
【図１】先行技術のシングルポートメモリセルを示す概略図である。
【図２】先行技術の２ポートのメモリセルを示す概略図である。
【図３】先行技術の２ポートのメモリセルアレイの一部を示す概略図である。
【図４】センスアンプおよび寄生容量をさらに含む、図３のメモリセルアレイ部分を示す概略図である。
【図５】２ポートのメモリを動作する先行技術の時間をずらした方法におけるさまざまな波形を示すタイミング図である。
【図６】この発明に従ったデュアルポートメモリの第１の実施例を示すブロック図である。
【図７】図６のデュアルポートメモリに関連付けられるタイミング図である。
【図８】この発明に従ったデュアルポートメモリの第２の実施例を示すブロック図である。
【図９】図８のデュアルポートメモリに関連付けられるタイミング図である。
【符号の説明】
【００３４】
７８  アレイ、８２  行デコーダ、８４  リフレッシュアドレス発生器、８６  比較器、８８  リフレッシュタイマ、９２  アドレス発生器、９３  論理制御ブロック。
【図１】
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【図２】
2006012375.tif 000004
【図３】
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【図４】
2006012375.tif 000006
【図５】
2006012375.tif 000007
【図６】
2006012375.tif 000008
【図７】
2006012375.tif 000009
【図８】
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【図９】
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