(57)【要約】【課題】  溶解温度幅が広く、かつ、素子への半田層の這い上がりが低くできる半田層を備えた、サブマウント及びその製造方法を提供する。【解決手段】  片面あるいは両面に半田層４，５を被着し、半田層４で半導体素子を接合するサブマウント１であって、少なくとも半導体素子が接合される半田層４において、半田層を構成する元素の組成比を半田層の深さ方向に変化させる。好ましくは、この半田層４の組成は、半導体素子を接合する表面側の融点がその裏面側の融点よりも低くなるような組成分布とすればよい。半導体素子を搭載する接合工程において、従来の共晶組成の半田よりも幅の広い温度範囲で接合でき、かつ、より低い温度での接合ができる。特に、低温においては半導体素子への半田の這い上がり高さを小さくできるので、効果的に、半導体素子の短絡不良を防止することができる。【選択図】  図１
2006286945.tif 000002
【特許請求の範囲】
【請求項１】
サブマウント基板上に半田層を被着し、該半田層で半導体素子を接合するサブマウントであって、
上記半田層を構成する元素の組成比が半田層の深さ方向に変化していることを特徴とする、サブマウント。
【請求項２】
前記半田層の組成比は、上記半導体素子を接合する表面側の融点がその裏面側の融点よりも低くなるように半田層の深さ方向で変化していることを特徴とする、請求項１に記載のサブマウント。
【請求項３】
前記半田層の表面側の融点と裏面側の融点との差が１０℃よりも大きいことを特徴とする、請求項２に記載のサブマウント。
【請求項４】
前記半田層を構成する材料が、Ａｕ，Ａｇ，Ｃｕ，Ｚｎ，Ｉｎ，Ｂｉ，Ｆｅ，Ｐｂ，Ｔｉ，Ａｌ，Ｓｂ，Ｎｉを少なくとも１種以上含む金属材料とＳｎとの合金であることを特徴とする、請求項１〜３の何れかに記載のサブマウント。
【請求項５】
前記サブマウント基板を構成する材料が、窒化アルミニウム、炭化珪素、シリコンの何れかであることを特徴とする、請求項１に記載のサブマウント。
【請求項６】
複数の構成元素からなる半田層をサブマウント基板上に被着し、該半田層に半導体素子を接合するサブマウントの製造方法であって、
上記半田層を、半田層の構成元素毎の蒸着により半田層の深さ方向に組成比を変化して成膜することを特徴とする、サブマウントの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置などに用いられるサブマウント及びその製造方法に関する。
【背景技術】
【０００２】
通常、半導体装置をパッケージ化する場合、放熱板あるいは放熱器に搭載し、半導体装置から発生する熱の放熱を行っている。さらに、半導体装置と放熱板との間には両者の熱膨張率の違いを緩和するため、あるいは、放熱特性を改善するために熱伝導度率の高い基板、すなわち、サブマウント材を介在させる場合がある。このサブマウントに用いる基板としては、窒化アルミニウム（ＡｌＮ）などが挙げられる。
【０００３】
特許文献１〜３には、サブマウントにおいて、半導体レーザ（ＬＤ）チップがマウントされる第１面及び放熱用金属ブロックに接着される第２面の両面に、バリア層と、金（Ａｕ）と錫（Ｓｎ）の合金層又は錫と鉛（Ｐｂ）の合金層とを形成した光半導体素子用サブマウントが開示されている。この合金層は蒸着によって形成され、その合金組成は、例えば、Ａｕ：Ｓｎ＝７０：３０（元素比）の所謂、共晶組成となるように調整されている。合金層を溶解することで、サブマウントにＬＤチップ及び放熱用金属ブロックを接合している。
【０００４】
特許文献１及び３では、熱を発生する半導体レーザダイオードの動作層をサブマウントに接合し、放熱特性を良好にできることが開示されている。この場合、基板上にエピタキシャル成長で形成される非常に薄い動作層の表面を下側にする、所謂ジャンクションダウンで接合する。したがって、接合の際に、半田層のｐｎ接合への付着による短絡不良が発生し易い。
【０００５】
このように、サブマウントはダイボンドされる際のハンダ材的な作用と共に、ダイボンド中の放熱用金属ブロックの熱膨張による光半導体素子の歪を緩和するために非常に重要な部品である。
【０００６】
従来技術では、溶解前の半田層の形態として、半田層を構成する元素からなる共晶組成で合金化した構造の半田層（以後、適宜、合金半田層と呼ぶ）を用いていた。つまり、溶解前の半田層をサブマウント基板上に形成する工程において、半田層を形成する金属元素の構成比を、所望の共晶組成となるように調整する方法が一般的である。Ｓｎ元素とＡｕ，Ａｇ，Ｐｂなどの金属元素の何れか又はこれらの組み合わせで構成する半田、例えば、Ａｕ−Ｓｎ合金半田層であれば、Ａｕ：Ｓｎ＝７０：３０（元素比）となるように調整していた。
【０００７】
サブマウントと半導体発光素子を接合する際の、一つの要求として、その接合温度のバラツキの低減がある。サブマウントと半導体発光素子を接合する際、サブマウントに形成された半田層を完全に液相となるまで加熱溶解し、半導体素子側に形成された電極と接触させ、その後冷却して固化することで、溶解された半田層を介してサブマントと半導体発光素子の二者を接合している。半田層の加熱方法としては、抵抗加熱炉やヒートステージなどを使用した広範囲の加熱方法、或いは局所ランプ加熱やホットガス加熱などの局所的急加熱方法などがあり、パッケージの形態や作業性などにより加熱方法は選択される。
しかしながら、局所的急加熱方法を用いて加熱を行なった場合、サブマウントや半導体素子の材料の違い、あるいは、加熱装置の性能などのためにしばしば加熱温度にバラツキが起こる。加熱装置の温度が目標とする接合温度に対して低い場合には、未溶解接合や半田の濡れ低下などの不良が発生し易い。逆に、加熱装置の温度が目標とする接合温度に対して高い場合には、半導体素子チップ破壊などによる不良が発生することがある。
【０００８】
また、接合の際の半田層の半導体素子への這い上がりによる短絡不良を防止するために、特許文献１においては、半田層を蒸着により形成し、その厚さを約５０００Å（０．５μｍ）と薄くしている。また、特許文献３においては、半田層の流れ防止のために、サブマウント基板に半田流れ防止用溝を設け、半田を溝に流れ込むようにしている。
【０００９】
【特許文献１】特開平１−１３８７７７号公報
【特許文献２】特公平６−３８１５号公報
【特許文献３】特公平８−３１６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特に、Ａｕ−Ｓｎ共晶半田のような「鉛フリー」と呼ばれる鉛を含まない比較的高融点半田を用いる場合には、高温加熱による半導体素子チップの破壊を防ぐために、できるだけ低い加熱温度で半導体素子チップを接合することが多い。このため、上記の半導体素子チップの破壊による不良が発生し易くなり、その改善が課題となっている。
【００１１】
上記の加熱温度の変動による接合不良、すなわち接合バラツキに影響する要因の一つに、半田層の溶解温度幅がある。
【００１２】
さらに、半田層の這い上がりによる半導体素子の短絡不良を防止するためには、サブマウント基板の溝加工などが必要になるので、工程数が増加するという課題がある。
【００１３】
上記課題に鑑み、本発明の目的は、サブマウントへ搭載する素子への半田接合時において、溶解温度幅が広く、かつ、素子への半田層の這い上がりが低くできる半田層を備えた、サブマウント及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明者らは、この半田層の溶解温度幅に着目して鋭意研究を行なった。従来、共晶組成の合金半田層においては、平衡状態相図における所謂共晶点以下の温度においては完全な固体として存在し、これを融点まで昇温することで、初めて半田層は液相状態となり、半導体素子の電極との相互拡散が起こり、接合ができる、つまり、半田層が溶け始める温度から完全に液相となる温度までの範囲、すなわち、溶解温度幅は０℃である。このため、半田層の溶解温度、つまり、融点以上で最小限の加熱量において接合した場合、少しでも溶解温度から低くなった場合には半田層は固相であり、全く半導体素子チップとは接合しなくなるという知見を得て、本発明を想到するに至った。
【００１５】
上記目的を達成するため、本発明のサブマウントは、半導体素子を接合する半田層において、半田層を構成する元素の組成比が半田層の深さ方向に変化していることを特徴とする。
上記構成によれば、半田層の組成比が深さ方向に変化しているので、半田の溶解温度幅を、半田層表面の組成により得られる融点温度から、半田層裏面に至るまでの組成により得られる融点温度まで広くすることができる。このとき、半田層表面の融点温度以上であれば半田層中に液相を含む状態になるため、半導体素子を接合する際に、半導体素子の電極との相互拡散が起こり、サブマウントの機能を果すために十分な接合を形成することができる。さらに、半導体素子を接合する際に生じる半田層の這い上がり高さを小さくすることができる。
【００１６】
上記構成において、好ましくは、半田層の組成比は、半導体素子を接合する表面側の融点がその裏面側の融点よりも低くなるように半田層の深さ方向で変化している。半田層の表面側の融点と裏面側の融点との差は１０℃よりも大きいことが好ましい。
半田層を構成する材料は、Ａｕ，Ａｇ，Ｃｕ，Ｚｎ，Ｉｎ，Ｂｉ，Ｆｅ，Ｐｂ，Ｔｉ，Ａｌ，Ｓｂ，Ｎｉを少なくとも１種以上含む金属材料とＳｎとの合金である。サブマウント基板を構成する材料は、好ましくは、窒化アルミニウム、炭化珪素、シリコンの何れかである。
上記構成によれば、さらに、半導体素子を接合する際に生じる半田層の這い上がり高さを小さくすることができる。
【００１７】
本発明のサブマウントの製造方法は、複数の構成元素からなる半田層をサブマウント基板に被着し、半田層に半導体素子を接合するサブマウントの製造方法であって、半田層を、半田層の構成元素毎の蒸着により半田層の深さ方向に組成比を変化して成膜することを特徴とする。
【００１８】
上記構成によれば、深さ方向に組成比が変化する半田層を、例えば、２元同時蒸着により成膜することで、深さ方向に組成比が変化する半田層を有するサブマウントを精度よく製造することができる。
【発明の効果】
【００１９】
本発明によれば、半田層の深さ方向に組成比を変化させ、半田層表面の融点温度と、半田層裏面の融点温度との差があることにより、半田層により接合する半導体素子との間の接合温度範囲を広くすることができる。
したがって、半導体素子を搭載したときに接合バラツキの小さく、かつ、半田層の加熱温度を、溶解温度幅内で任意に設定することで、半田層の溶解部分、つまりは液相量を任意に調整できる効果があるので、接合する半導体素子への半田這い上がり高さの小さいサブマウントを得ることができる。したがって、半田這い上がり高さが大きくなるときに生じ易い短絡不良を、効果的に防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面により詳細に説明する。
図１は本発明のサブマウントの構造を模式的に示す断面図である。図１に示すように、本発明のサブマウント１において、サブマウント基板２の上面に、サブマウント基板２の一部又は全部を覆うようにした電極層３と、この電極層３表面の所定箇所に、半田層４を形成している。
一方、サブマウント１の半導体素子を搭載する上面の反対側の面、すなわち、金属放熱体を被着するサブマウント基板２裏面の一部あるいは全部を覆うように電極層５及び半田層６が形成されている。
ここで、電極層３の所定箇所としては、素子が発光ダイオードなどの場合には、全面でもよいし、電極パターンであってもよい。また、電極層３の一部には、外部端子との接続のために金線やアルミニウム線を接続し、電気回路を形成してもよい。電極層３及び電極層５は同じ材料であってもよい。また、半田層４及び半田層６は同じ材料で形成することができる。
【００２１】
上記半田層４は、この半田層４を構成する元素の組成比が半田層４の深さ方向に変化している。つまり、半田層を構成する元素の深さ方向の組成比、すなわち、組成比分布（以下、適宜に組成分布と呼ぶ）を均一ではなく、不均一な組成分布としている。
図２及び３は、それぞれ、本発明の半田層４の融点分布と、組成分布を模式的に示す図である。図において、横軸は半田層４の表面を０とした深さ方向の距離（任意目盛り）を示し、縦軸はそれぞれ融点と、半田層の組成（任意目盛り）を示している。
本発明の特徴の一つは、図２に示すように半田層４の半導体素子と接合する側、つまり表面４Ａ側の融点ＴA を半田層の裏面４Ｂ側の融点ＴB よりも低くなるような組成としている点にある。
【００２２】
このような半田層４が金属Ａ及びＢから構成される場合には、図４に示すように、その表面側にて金属Ａの組成を高くし、裏面側にてその組成を低くする。そして、金属Ｂにおいては、金属Ａとは逆に、半田層の表面側にて組成を低くして、裏面側にてその組成を高くする。組成の変化は直線的に変化させて、不均一な組成分布を形成する場合を示しているが、半田層４の表面から裏面まで、例えば、曲線的に、あるいは階段状に連続的に変化させて、不均一な組成分布としてもよい。
これにより、半田層の表面側４Ａの融点ＴA をその裏面側４Ｂの融点ＴB よりも低くすることができる。
【００２３】
半田層４は、複数の構成元素からなる半田を用いることができる。この場合、半田層４の構成元素については、Ａｕ（金），Ａｇ（銀），Ｃｕ（銅），Ｚｎ（亜鉛），Ｉｎ（インジウム），Ｇａ（ガリウム），Ｂｉ（ビスマス），Ｆｅ（鉄），Ｐｂ（鉛），Ｔｉ（チタン），Ａｌ（アルミニウム），Ｓｂ（アンチモン），Ｎｉ（ニッケル）を少なくとも１種以上含む金属材料とＳｎ（錫）との合金であると良いが、特に、Ｐｂフリー半田であることが望ましい。
【００２４】
次に、半田層４の組成の一例を説明する。
図４は、半田層４の平衡状態図の一部を模式的に示すもので、ＡｇとＳｎとからなる半田層４のＳｎが多い側の所謂、相図である。図において、横軸はＳｎの組成（元素％）を示し、縦軸は温度（℃）を示している。この場合、半田層４において、表面側４Ａの組成（元素比）を、Ａｇ：Ｓｎ＝６：９４とすれば、融点ＴA を約２５０°とすることができる。そして、半田層の裏面４Ｂの組成（元素比）を、Ａｇ：Ｓｎ＝１４：８６とすれば、融点ＴB を約３００°とすることができる。したがって、Ｓｎの組成を半田層の表面側４Ａで高くし裏面側４Ｂに向かって低くすれば、半田層４の表面側４Ａの融点ＴA をその裏面側４Ｂの融点ＴB よりも低くすることができる。
上記半田層４の組成とすれば、半田層４の上下方向に不均一な組成分布が形成されているので、半田層４内には融点の分布を生じさせることができ、半田層４が溶け始める温度と完全に溶解する温度の幅が生じる。この場合、半田層の表面側４Ａの融点と、半田層の裏面側４Ｂの融点との差が１０℃よりも大きいことが好ましい。この値以下では、後述する半導体素子との接合において発生する半田層４の這い上がりを効果的に防止できないので好ましくない。
これにより、半田層４の融点幅に広がりが生じ、半田層４で生じる液相量の調整が可能となる。
【００２５】
電極層３の構成元素としては金属が望ましく、更にはＡｕ，Ｐｔ（白金），Ａｇ，Ｃｕ，Ｆｅ，Ａｌ，Ｔｉ（チタン），Ｗ（タングステン），Ｎｉを少なくとも一つ含むことが望ましい。
【００２６】
サブマウント基板２としては、ＡｌＮ（窒化アルミニウム）、ＳｉＣ（炭化ケイ素）及びＳｉ（シリコン）の何れかを用いることができる。また、サブマウント基板２の側面にも、上記と同様な電極層３を形成してサブマウント基板２の上面と下面を電気的に接続してもよい。
【００２７】
次に、本発明のサブマウントによる半導体素子の実装について説明する。
図５に示すように本発明のサブマウント１において、半導体素子７は半田層４により半田接合される。半導体素子とは、レーザーダイオード又は発光ダイオードのような発光素子、ダイオード、高周波増幅やスイッチングに使用されるトランジスタやサイリスタのような能動素子、集積回路などを含む。
【００２８】
本発明のサブマウント１の特徴の一つは、発光素子などの半導体素子７を接合するサブマウント１において、半田層４に組成分布を設け、その表面側４Ａの融点を裏面側４Ｂの融点よりも低くすることで、半田層４の溶解温度幅を広くした点にある。
このため、半田層４と半導体素子７との接合においては、最初に半田層４の表面側４Ａが液相になるので、均一組成の半田層の場合に比較すると、最初に生じる液相量を小さくすることができる。このため、半田層の表面側４Ａが、溶解開始温度以上であれば、半田層４中の表面側４Ａは液相を含む状態になるため、半導体素子７を接合したときには、半導体素子７の電極との相互拡散が起こり、容易に接合ができると推定される。
これにより、本発明のサブマウント１によれば、半導体素子７に這い上がる半田の量を低減化することができる。したがって、半導体レーザダイオードのような素子で短絡故障を効果的に防止することができる。このため、本発明のサブマウント１を用いた半導体装置における短絡故障を効果的に防止することができるので歩留まりの向上が図れる。
【００２９】
次に、本発明のサブマウントの製造方法について説明する。
最初に、サブマウント基板２を用意し、その両面をラッピング装置により研削する。さらに、ポリッシング装置などを用い、仕上げ研磨を実施する。
次に、研磨済みサブマウント基板２を洗浄して表面清浄化を行い、サブマウント基板２の素子搭載側の面で電極層３を所定の回路パターンで形成するため、パターニング工程を行なう。パターニング工程はフォトリソグラフィ法を用い、電極層３の膜が形成されるべき領域以外のサブマウント基板２の表面にレジスト膜を形成する。
次に、電極層３となる金属層を、レジスト膜を含むサブマウント基板２の全面に真空蒸着法などにより成膜する。真空蒸着としては、電子ビーム蒸着法、抵抗加熱法、スパッタ法などの方法を用いることができる。
そして、リフトオフ工程によりサブマウント基板２の上面に電極層３の形成を行なう。具体的には、上記パターニング工程において形成されたレジスト膜とレジスト膜上に蒸着した金属層とを共に、レジスト剥離液によりレジスト膜の膨潤を利用して除去する。これにより、サブマウント基板２上に所定のパターンを有する電極層３を形成することができる。レジスト剥離液としては、アセトン、イソプロピルアルコール、その他のレジスト剥離液を用いることができる。
次に、電極層３の表面を清浄化し、所定のパターンの半田層４を形成するためのパターニング工程を行う。パターニングには、フォトリソグラフィ法を用いることができる。ここで、電極層３の清浄化には、ウェット洗浄やプラズマ又はＵＶ照射中のオゾン分解のようなドライ洗浄を用いることができる。
【００３０】
次に、半田層４を成膜する。この成膜には、原料となる合金半田を構成する元素毎に独立した蒸着源から蒸着させる方法が好適である。例えば、半田層４がＡｇとＳｎのような２元合金からなる場合には、２つの蒸着源を用いた電子ビーム蒸着法により形成することができる。原料の成膜には、抵抗加熱蒸着法を用いても良い。また、真空蒸着法以外に、スパッタ法やメッキ法などを用いても良い。
ここで、半田層４の組成は、それぞれの原料の蒸発速度と膜生成速度から、所定の膜組成分布になるように設計し、それぞれの蒸発速度を制御することで、半田層４の深さ方向に組成比を変化させ、不均一な組成分布を形成するように蒸着すればよい。また、半田層４の各深さにおける組成の面内分布は、蒸着装置中の基板保持ドームの形状や原料の蒸発機構を適正化することで、均一にすることが望ましい。
【００３１】
次に、半田層４のリフトオフ工程を行い、電極層３上に半田層４のパターン形成を行なう。具体的には、上記パターニング工程において形成されたレジスト膜とレジスト膜上に蒸着した半田層４とを共にレジスト剥離液によりレジスト膜の膨潤を利用して除去する。これにより、電極層３上に所定のパターンを有する半田層４を形成することができる。レジスト剥離液としては、アセトン、イソプロピルアルコールやその他のレジスト剥離液を用いることができる。
【００３２】
次に、サブマウント基板２の裏面側にも、電極層５及び半田層６を形成し、最後に、サブマウント基板２を所定の寸法で分割する。
図６は、本発明のサブマウントの製造方法におけるダイシング工程を模式的に示す部分断面図である。図６に示すように、上記の方法で製造したサブマウント基板２１は、点線で示した位置２２でダイヤモンドディスクを用いたダイシング法などにより切削して分離することにより、所望の寸法のサブマウント１を得ることができる。このダイシング法は、レーザーを用いたスクライブ若しくは溶断する方法でもよい。
これにより、本発明のサブマウント１の製造方法によれば、半導体素子７との半田接合性がよいサブマウント１を、歩留まりよく製造することができる。
【実施例】
【００３３】
以下、実施例に基づいて、本発明をさらに詳細に説明する。最初に、実施例のサブマウントの製造方法について説明する。
高熱伝導性（１７０〜２７０Ｗ／ｍＫ）の焼結窒化アルミニウム基板２の両面を平均粗さ（Ｒａ）を０．２μｍ以下となるように、ラッピング装置によって研削し、ポリッシング装置を用いて仕上げ研磨を行なった。
次に、研磨した窒化アルミニウム基板２をウェット洗浄法により表面清浄化した。
続いて、素子を搭載する側の面に、フォトリソグラフィ法により電極層３を形成しない領域をレジスト膜で被覆した。サブマウント１の寸法を１ｍｍ×２ｍｍ角となるように、電極層３のパターンを形成した。
次に、真空蒸着装置によりＡｕ層を、０．２〜０．４μｍの厚さに堆積し、剥離液としてアセトンを用いてリフトオフ工程を行なって電極層３を形成した。
続いて、電極層３と同様にフォトリソグラフィ法および真空蒸着法を用い、リフトオフにより半田層４を形成した。最初に、Ａｇ及びＳｎの蒸発源を備えた電子ビーム蒸着装置により、窒化アルミニウム基板２表面に形成した電極層３に半田層４を形成した。この半田層４の組成は、その表面側４Ａ及び裏面側４Ｂの組成を、それぞれ、Ａｇ：Ｓｎ（元素比）＝６：９４及びＡｇ：Ｓｎ＝１４：８６となるように傾斜を付けて形成し、その厚さは１０μｍとした。
次に、剥離液としてアセトンを用いてリフトオフ工程を行ない、半田層４のパターンを形成した。
最後に、得られた窒化アルミニウム基板２を、ダイシング装置を用いて、１ｍｍ×２ｍｍ角に切断し、実施例のサブマウント１を製造した。
【００３４】
次に、比較例について説明する。
（比較例１）
半田層４には、組成に不均一な分布を設けないでＡｇ：Ｓｎ（元素比）＝６：９４の均一の組成分布とした以外は、実施例と同じ工程でサブマウントを製造した。
【００３５】
（比較例２）
半田層４には、組成に不均一な分布を設けないでＡｇ：Ｓｎ（元素比）＝１４：８６の均一の組成分布とした以外は、実施例と同じ工程でサブマウントを製造した。
【００３６】
次に、実施例及び比較例で得たサブマウントの諸特性について説明する。
最初に、実施例及び比較例で製造したサブマウント１の接合時の半田層４の這い上がり高さｈを測定した。
図７は、半田層４の這い上がり高さｈを模式的に示す断面図である。図示するように、這い上がり高さｈは、半導体装置７の電極下部からの半田層の最も高い点までの高さである。半田層４の這い上がり高さｈの測定は、半田層４を加熱し、各接合温度で半導体素子を接合し、そのときの半田層４の這い上がり高さを光学顕微鏡又は走査型電子顕微鏡で測定した。
【００３７】
表１は、実施例及び比較例の半田這い上がり高さｈの測定結果を示す表である。表から明らかなように、実施例においては、接合温度を２２０〜３１５℃まで変化させたときに、２７０℃から接合できることが分かった。２４５，２７０，２９５，３１５℃における半田這い上がり高さｈは、それぞれ、０．９μｍ，１．５μｍ，４．８μｍ，８．７μｍであった。
【表１】
2006286945.tif 000003
【００３８】
一方、比較例１の場合には、２４５℃から接合できることが分かり、２４５，２７０，２９５，３１５℃における半田這い上がり高さｈは、それぞれ、８．２μｍ，９．１μｍ，９．１μｍ，９．４μｍとなった。比較例１の半田層４が均一な組成であるために、２４５〜３１５℃の何れの温度でも、実施例と比較して、半田這い上がり高さｈは大きくなった。
【００３９】
また、比較例２の場合には、半田層組成のＡｇ量が多いために融点が高く、２９０℃にならないと接合できない。そして、２９５，３１５℃における半田這い上がり高さｈは、それぞれ、０．５μｍ，８．２μｍとなることが分かった。
【００４０】
実施例及び比較例のサブマウントの半導体素子との半田接合性について説明する。
半田接合強度を調べるために、加熱装置により、サブマウント１の半田層４を溶解させた後に、半導体素子７を上部から接合し、接合させたのちに冷却したサンプルを作製し、評価用テープによるテープ剥離テストと、剥離状態の観察を行った。テープ剥離テストは、一般に金属の密着強度測定に用いられる手法と同じであり、使用するテープは一定の粘着力を持つものを使用した。接合した半導体素子７の電極のうち、テープ剥離テストにより剥離の起こったものを接合不良とし、不良個数の割合をもって接合状態とした。
ここで、半導体素子７としては、電極が３００μｍ角の寸法を有する発光ダイオードを用い、サンプル数は、実施例及び比較例共に各１００個とした。
【００４１】
表２に示すように、実施例では、接合温度が２２０℃及び２４５℃ではテープ剥離率が、それぞれ９７％及び１９％であるが、２７０℃から３１５℃の各温度でのテープ剥離率は生じなかった。
また、比較例１では、接合温度が２２０℃ではテープ剥離率が９７％であるが、２４５℃から３１５℃の各温度でのテープ剥離率は生じなかった。
一方、比較例２では、接合温度が、２２５℃及び２４５℃ではテープ剥離率が１００％で接合できず、２７０℃及び２９５℃では、それぞれ９５％、３５％となり、３１５℃で０％、つまり、テープ剥離無しで接合することができた。
【表２】
2006286945.tif 000004
【００４２】
上記実施例及び比較例によれば、サブマウント１において、発光ダイオード７を接合するために半田層４の組成を深さ方向に変化させ、不均一な組成分布をもたせることによって、接合温度を３１５℃まで許容した場合には、実施例では、２７０〜３１５℃の温度幅４５℃の間で接合ができた。また、比較例１では、２４５〜３１５℃の温度幅７０℃の間で接合ができるのに対して、比較例２では３１５℃でしか接合できないことが判明した。また、実施例の場合には、テープ剥離が生じない接合温度の何れでも、半田這い上がり高さｈを比較例１及び比較例２の場合よりも小さくすることができた。特に、接合温度が、２７０℃では、実施例の半田這い上がり高さｈが１．５μｍであるのに対して、比較例１では、約９μｍ程度である。
このように、実施例においては、半導体素子７と半田層４との接合温度範囲を広くすることができ、かつ、接合が可能な範囲の低温にすれば、比較例１に比べて半田這い上がり高さｈを小さくすることができた。
【００４３】
本発明は、上記実施例に記載の発光ダイオードやパッケージ構造に限定されるものではなく、サブマウントを有する半導体装置であれば適用でき、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、合金材料の組み合わせやその不均一な組成分布は、実施例のＡｇ−Ｓｎに限らない。また、ステムを用いた発光ダイオードだけに限定されることなく、各種リードフレームや表面実装パッケージを用いた半導体装置７に使用できる。
【図面の簡単な説明】
【００４４】
【図１】本発明のサブマウントの構造を模式的に示す断面図である。
【図２】（Ａ）は本発明の半田層を模式的に示す図であり、（Ｂ）は本発明の半田層の融点分布を模式的に示す図である。
【図３】本発明の半田層の組成分布を模式的に示す図である。
【図４】半田層の平衡状態図の一部を模式的に示す図である。
【図５】本発明のサブマウントに半導体素子を搭載した構造を模式的に示す断面図である。
【図６】本発明のサブマウントの製造方法におけるダイシング工程を模式的に示す部分断面図である。
【図７】半田層の這い上がり高さｈを模式的に示す断面図である。
【符号の説明】
【００４５】
1 ：サブマウント
2 ：サブマウント基板
3 ：電極層（素子搭載側）
4 ：半田層（素子搭載側）
5 ：電極層（金属放熱体側）
6 ：半田層（金属放熱体側）
７：半導体素子（発光ダイオード）
２１：分割前のサブマウント基板
２２：ダイシングライン位置  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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