(57)【要約】【課題】簡単な構成で、高速動作が可能なデータ入出力を可能にすること。【解決手段】第１のデータ入出力装置１０を、第２のデータ入出力装置２０に対してクロックを送信するための送信クロック端子１０３と、上記クロックのタイミングに同期した送信データを出力する出力タイミング制御回路１０４を有する送信データ出力部と、上記送信データを上記第２のデータ入出力装置２０に対して送信するための送信データ端子１０７と、上記クロックとは異なる外部クロックを受信するための受信クロック端子１１０と、上記外部クロックに同期した受信データを上記第２のデータ入出力装置２０から入力する入力タイミング制御回路１１５を有する受信データ入力部と、上記受信データを受信するための受信データ端子１１６と、を備えるＩＣチップとして構成する。【選択図】図１
2006146430.tif 000002
【特許請求の範囲】
【請求項１】
外部装置に対してクロックを送信するための送信クロック端子と、
上記クロックのタイミングに同期した送信データを出力する出力タイミング制御回路を有する送信データ出力部と、
上記送信データ出力部から出力された上記送信データを上記外部装置に対して送信するための送信データ端子と、
上記クロックとは異なる外部クロックを受信するための受信クロック端子と、
上記受信クロック端子によって受信する上記外部クロックに同期した受信データを上記外部装置から入力する入力タイミング制御回路を有する受信データ入力部と、
上記受信データ入力部に入力される上記受信データを受信するための受信データ端子と、
を具備することを特徴とするデータ入出力装置。
【請求項２】
上記クロックと上記外部クロックとは非同期である一方、上記クロックと上記送信データ、及び、上記外部クロックと上記受信データとはそれぞれ同期されていることを特徴とする請求項１に記載のデータ入出力装置。
【請求項３】
上記送信データ端子及び上記受信データ端子は、双方向のデータ端子として兼用されることを特徴とする請求項１に記載のデータ入出力装置。
【請求項４】
上記送信データ及び上記受信データの少なくとも一方は画像データであることを特徴とする請求項１に記載のデータ入出力装置。
【請求項５】
上記クロックのタイミングに同期した第１の制御信号を出力する制御信号出力タイミング制御回路を有する制御信号出力部と、
上記制御信号出力部から出力された上記第１の制御信号を上記外部装置に対して送信するための制御信号送信端子と、
上記受信クロック端子によって受信する上記外部クロックに同期した第２の制御信号を上記外部装置から入力する制御信号入力タイミング制御回路を有する制御信号入力部と、
上記制御信号入力部に入力される上記第２の制御信号を受信するための制御信号受信端子と、
を更に具備する、
ことを特徴とする請求項１に記載のデータ入出力装置。
【請求項６】
上記制御信号送信端子及び上記制御信号受信端子は、双方向の制御信号端子として兼用されることを特徴とする請求項５に記載のデータ入出力装置。
【請求項７】
第１のデータ入出力装置と第２のデータ入出力装置とからなるデータ入出力システムにおいて、
上記第１のデータ入出力装置は、
第１のクロックを発生するクロック発生部と、
上記第２のデータ入出力装置に対して、上記クロック発生部で発生した上記第１のクロックを送信するための送信クロック端子と、
上記クロック発生部で発生した上記第１のクロックのタイミングに同期した第１のデータを出力する出力タイミング制御回路を有する送信データ出力部と、
上記送信データ出力部から出力された上記第１のデータを上記第２のデータ入出力装置に対して送信するための送信データ端子と、
上記クロック発生部で発生した上記第１のクロックとは異なる第２のクロックを受信するための受信クロック端子と、
上記受信クロック端子によって受信する上記第２のクロックに同期した第２のデータを上記第２のデータ入出力装置から入力する入力タイミング制御回路を有する受信データ入力部と、
上記受信データ入力部に入力される上記第２のデータを受信するための受信データ端子と、
を備え、
上記第２のデータ入出力装置は、
上記第１のデータ入出力装置の上記送信クロック端子と接続され、上記第１のクロックを受信するためのクロック入力端子と、
上記第１のデータ入出力装置の上記出力データ端子と接続され、上記第１のデータを受信するためのデータ入力端子と、
上記クロック入力端子によって受信する上記第１のクロックに同期した、上記データ入力端子で受信した上記第１のデータを入力するタイミング制御回路を有するデータ入力部と、
上記クロック入力端子で受信した上記第１のクロックを元に生成された第２のクロックに、上記第１のデータ入出力装置に対して出力すべき上記第２のデータを同期させて出力する出力タイミング制御回路を有するデータ出力部と、
上記第１のデータ入出力装置の上記受信データ端子に接続され、上記データ出力部から出力された上記第２のデータを出力するためのデータ出力端子と、
上記第１のデータ入出力装置の上記受信クロック端子と接続され、上記第２のクロックを出力するためのクロック出力端子と、
を備える、
ことを特徴とするデータ入出力システム。
【請求項８】
上記第１のクロックと上記第２のクロックとは非同期である一方、上記第１のクロックと上記第１のデータ、及び、上記第２のクロックと上記第２のデータとはそれぞれ同期されていることを特徴とする請求項７に記載のデータ入出力システム。
【請求項９】
上記第１のデータ入出力装置の上記送信データ端子及び上記受信データ端子は、双方向の送受信データ端子として兼用され、
上記第２のデータ入出力装置の上記データ入力端子及び上記データ出力端子は、双方向のデータ入出力端子として兼用される、
ことを特徴とする請求項７に記載のデータ入出力システム。
【請求項１０】
上記第１のデータ及び上記第２のデータの少なくとも一方は画像データであることを特徴とする請求項７に記載のデータ入出力システム。
【請求項１１】
上記第１のデータ入出力装置は、
上記第１のクロックのタイミングに同期した第１の制御信号を出力する制御信号出力タイミング制御回路を有する制御信号出力部と、
上記制御信号出力部から出力された上記第１の制御信号を上記第２のデータ入出力装置に対して送信するための制御信号送信端子と、
上記受信クロック端子によって受信する上記第２のクロックに同期した第２の制御信号を上記第２のデータ入出力装置から入力する制御信号入力タイミング制御回路を有する制御信号入力部と、
上記制御信号入力部に入力される上記第２の制御信号を受信するための制御信号受信端子と、
を更に備え、
上記第２のデータ入出力装置は、
上記第１のデータ入出力装置の制御信号送信端子と接続され、上記第１の制御信号を受信するための制御信号入力端子と、
上記クロック入力端子によって受信する上記第１のクロックに同期した、上記制御信号入力端子で受信した上記第１の制御信号を入力する制御入力タイミング制御回路を有する制御入力部と、
上記第２のクロックのタイミングに同期した上記第２の制御信号を出力する制御出力タイミング制御回路を有する制御出力部と、
上記制御出力部から出力された上記第２の制御信号を上記第１のデータ入出力装置に対して送信するための制御信号出力端子と、
を更に備える、
ことを特徴とする請求項７に記載のデータ入出力システム。
【請求項１２】
上記第１のデータ入出力装置の上記制御信号送信端子及び上記制御信号受信端子は、双方向の制御信号送受信端子として兼用され、
上記第２のデータ入出力装置の上記制御信号入力端子及び上記制御信号出力端子は、双方向の制御信号入出力端子として兼用される、
ことを特徴とする請求項１１に記載のデータ入出力システム。
【請求項１３】
第１のデータ入出力装置と第２のデータ入出力装置との間でのデータ通信方法であって、
上記第１のデータ入出力装置から上記第２のデータ入出力装置に対してデータを送信する際は、
上記第１のデータ入出力装置において、送信すべきデータを該第１のデータ入出力装置が備えるクロック発生部で発生した第１のクロックのタイミングに同期した第１のデータとした上で上記第２のデータ入出力装置に送信すると共に、その第１のクロックも上記第２のデータ入出力装置に送信し、
上記第２のデータ入出力装置においては、上記第１のクロック及びその第１のクロックに同期した上記第１のデータを受信して入力し、
上記第２のデータ入出力装置から上記第１のデータ入出力装置に対してデータを送信する際は、
上記第２のデータ入出力装置において、上記受信した上記第１のクロックを元に第２のクロックを生成し、送信すべきデータを該第２のクロックのタイミングに同期した第２のデータとした上で上記第１のデータ入出力装置に送信すると共に、その第２のクロックも上記第１のデータ入出力装置に送信し、
上記第１のデータ入出力装置においては、上記第２のクロック及びその第２のクロックに同期した上記第２のデータを受信して入力する、
ことを特徴とするデータ通信方法。
【請求項１４】
上記第２のデータ入出力装置が、上記入力した第１のデータをバッファリングするための入力データバッファを備え、
該入力データバッファがバッファリング可能なデータ量よりも少ない所定のデータ量分、上記第１のデータをバッファリングしたとき、上記第２のデータ入出力装置から上記第１のデータ入出力装置に対して、上記第１のデータの送信停止を指示する信号を送信する、
ことを特徴とする請求項１３に記載のデータ通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部装置との間でデータ転送を行うデータ入出力装置、並びに、そのようなデータ入出力装置を用いたデータ入出力システム及びデータ通信方法に関する。
【背景技術】
【０００２】
特許文献１には、論理素子の動作速度、配線による遅延、これらの値のばらつきに影響されずに、より高い周波の共通クロック信号になるよう、クロック基準信号出力と、共通クロック信号との位相差に基づいて補正データを作成する技術が開示されている。
【特許文献１】特開平３−１７１９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、遅延に対応するための補正回路、設定等を行うのは複雑化、規模の増大を招く。
【０００４】
本発明は、上記の点に鑑みてなされたもので、簡単な構成で、高速動作が可能なデータ入出力を可能にするデータ入出力装置、データ入出力システム、及びデータ通信方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の目的を達成するために、本発明のデータ入出力装置の一態様は、
外部装置に対してクロックを送信するための送信クロック端子と、
上記クロックのタイミングに同期した送信データを出力する出力タイミング制御回路を有する送信データ出力部と、
上記送信データ出力部から出力された上記送信データを上記外部装置に対して送信するための送信データ端子と、
上記クロックとは異なる外部クロックを受信するための受信クロック端子と、
上記受信クロック端子によって受信する上記外部クロックに同期した受信データを上記外部装置から入力する入力タイミング制御回路を有する受信データ入力部と、
上記受信データ入力部に入力される上記受信データを受信するための受信データ端子と、
を具備することを特徴とする。
【０００６】
また、本発明のデータ入出力システムの一態様は、
第１のデータ入出力装置と第２のデータ入出力装置とからなるデータ入出力システムにおいて、
上記第１のデータ入出力装置は、
第１のクロックを発生するクロック発生部と、
上記第２のデータ入出力装置に対して、上記クロック発生部で発生した上記第１のクロックを送信するための送信クロック端子と、
上記クロック発生部で発生した上記第１のクロックのタイミングに同期した第１のデータを出力する出力タイミング制御回路を有する送信データ出力部と、
上記送信データ出力部から出力された上記第１のデータを上記第２のデータ入出力装置に対して送信するための送信データ端子と、
上記クロック発生部で発生した上記第１のクロックとは異なる第２のクロックを受信するための受信クロック端子と、
上記受信クロック端子によって受信する上記第２のクロックに同期した第２のデータを上記第２のデータ入出力装置から入力する入力タイミング制御回路を有する受信データ入力部と、
上記受信データ入力部に入力される上記第２のデータを受信するための受信データ端子と、
を備え、
上記第２のデータ入出力装置は、
上記第１のデータ入出力装置の上記送信クロック端子と接続され、上記第１のクロックを受信するためのクロック入力端子と、
上記第１のデータ入出力装置の上記出力データ端子と接続され、上記第１のデータを受信するためのデータ入力端子と、
上記クロック入力端子によって受信する上記第１のクロックに同期した、上記データ入力端子で受信した上記第１のデータを入力するタイミング制御回路を有するデータ入力部と、
上記クロック入力端子で受信した上記第１のクロックを元に生成された第２のクロックに、上記第１のデータ入出力装置に対して出力すべき上記第２のデータを同期させて出力する出力タイミング制御回路を有するデータ出力部と、
上記第１のデータ入出力装置の上記受信データ端子に接続され、上記データ出力部から出力された上記第２のデータを出力するためのデータ出力端子と、
上記第１のデータ入出力装置の上記受信クロック端子と接続され、上記第２のクロックを出力するためのクロック出力端子と、
を備える、
ことを特徴とする。
【０００７】
また、本発明のデータ通信方法の一態様は、
第１のデータ入出力装置と第２のデータ入出力装置との間でのデータ通信方法であって、
上記第１のデータ入出力装置から上記第２のデータ入出力装置に対してデータを送信する際は、
上記第１のデータ入出力装置において、送信すべきデータを該第１のデータ入出力装置が備えるクロック発生部で発生した第１のクロックのタイミングに同期した第１のデータとした上で上記第２のデータ入出力装置に送信すると共に、その第１のクロックも上記第２のデータ入出力装置に送信し、
上記第２のデータ入出力装置においては、上記第１のクロック及びその第１のクロックに同期した上記第１のデータを受信して入力し、
上記第２のデータ入出力装置から上記第１のデータ入出力装置に対してデータを送信する際は、
上記第２のデータ入出力装置において、上記受信した上記第１のクロックを元に第２のクロックを生成し、送信すべきデータを該第２のクロックのタイミングに同期した第２のデータとした上で上記第１のデータ入出力装置に送信すると共に、その第２のクロックも上記第１のデータ入出力装置に送信し、
上記第１のデータ入出力装置においては、上記第２のクロック及びその第２のクロックに同期した上記第２のデータを受信して入力する、
ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、簡単な構成で、高速動作が可能なデータ入出力を可能にするデータ入出力装置、データ入出力システム、及びデータ通信方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施するための最良の形態を図面を参照して説明する。
【００１０】
［第１実施形態］
図１は、本発明の第１実施形態に係るデータ入出力システムの構成を示す図である。
【００１１】
このデータ入出力システムは、本発明の第１実施形態に係るデータ入出力である第１のデータ入出力装置１０と、同じく本発明の第１実施形態に係るデータ入出力である第２のデータ入出力装置２０とからなる。ここで、第１のデータ入出力装置１０はマスタ装置、第２のデータ入出力装置２０はスレーブ装置として機能するものであり、それぞれＩＣチップの形態で提供される。
【００１２】
上記第１のデータ入出力装置１０は、第１のクロックＣＬＫ１を発生するクロック発生部１０１を有している。このクロック発生部１０１で発生された第１のクロックＣＬＫ１は、バッファ１０２を介して送信クロック端子１０３に与えられ、該送信クロック端子１０３から図示しない基板上の配線を通して上記第２のデータ入出力装置２０に対し送信される。また、上記第１のクロックＣＬＫ１は、送信データ出力部の一部を構成する出力タイミング制御回路１０４のクロック端子、及び、制御信号出力部の一部を構成する制御信号出力タイミング制御回路１０５のクロック端子にもそれぞれ与えられる。
【００１３】
ここで、上記出力タイミング制御回路１０４は、フリップフロップ（Ｆ／Ｆ）で構成され、この第１のデータ入出力装置１０に入力されて該Ｆ／Ｆのデータ端子に与えられたデータを、上記クロック発生部１０１で発生した上記第１のクロックＣＬＫ１のタイミングに同期して出力する。そして、その出力されたデータは、同じく送信データ出力部の一部を構成するバッファ１０６を介して送信データ端子１０７に与えられる。なお、特に図示はしていないが、実際には、上記出力タイミング制御回路１０４による遅延や配線容量による遅延等を考慮して、上記送信クロック端子１０３に与えられる第１のクロックＣＬＫ１のタイミングと上記送信データ端子１０７に与えられるデータとが確実に同期するよう、適宜ディレイ素子を配してディレイ調整している。そして、上記送信データ端子１０７に与えられたデータは、該送信データ端子１０７から第１のデータＤＡＴ１として、図示しない基板上の配線を通して上記第２のデータ入出力装置２０に対し送信される。
【００１４】
これにより、図２（Ａ）に示すように、第１のクロックＣＬＫ１のタイミングに同期した第１のデータＤＡＴＡ１が、第１のデータ入出力装置１０から第２のデータ入出力装置２０に送信されることになる。
【００１５】
また、上記制御信号出力タイミング制御回路１０５も同様にＦ／Ｆで構成され、この第１のデータ入出力装置１０に入力されて該Ｆ／Ｆのデータ端子に与えられた制御信号を、上記クロック発生部１０１で発生した上記第１のクロックＣＬＫ１のタイミングに同期して出力する。そして、この出力された制御信号は、同じく制御信号出力部の一部を構成するバッファ１０８を介して制御信号送信端子１０９に与えられる。なお、この場合も特に図示はしていないが、上記送信クロック端子１０３に与えられる第１のクロックＣＬＫ１のタイミングに上記制御信号送信端子１０９に与えられる制御信号が確実に同期するよう、適宜ディレイ素子を配してディレイ調整している。そして、上記制御信号送信端子１０９に与えられた制御信号は、該制御信号送信端子１０９から第１の制御信号ＤＥＮ１として、図示しない基板上の配線を通して上記第２のデータ入出力装置２０に対し送信される。なおここで、上記第１の制御信号ＤＥＮ１は、データ通信のイネーブル信号である。
【００１６】
また、この第１のデータ入出力装置１０は、上記第２のデータ入出力装置２０から図示しない基板上の配線を通して送られてきた第２のクロックＣＬＫ２を受信するための受信クロック端子１１０を備える。ここで、上記第２のクロックＣＬＫ２は、図２（Ａ）に示すように、上記クロック発生部１０１で発生した上記第１のクロックＣＬＫ１とは非同期となっているものである。上記受信クロック端子１１０で受信した第２のクロックＣＬＫ２は、バッファ１１１を介して、制御信号入力部の一部を構成する制御信号入力タイミング制御回路１１２に与えられる。この制御信号入力タイミング制御回路１１２はＦ／Ｆで構成され、上記第２のクロックＣＬＫ２はこのＦ／Ｆのクロック端子に与えられる。この制御信号入力タイミング制御回路１１２のデータ端子には、制御信号受信端子１１３で受信した、上記第２のクロックＣＬＫ２に同期した第２の制御信号ＧＲＮＴ２が、制御信号入力部の一部を構成するバッファ１１４を介して入力される。ここで、上記第２の制御信号ＧＲＮＴ２は、上記第１の制御信号ＤＥＮ１に応じて、上記第２のデータ入出力装置２０から図示しない基板上の配線を通して送られてくるデータ通信の許可信号である。そして、上記制御信号入力タイミング制御回路１１２を構成するＦ／Ｆは、そのクロック端子に与えられる上記第２のクロックＣＬＫ２のタイミングに従って、そのデータ端子に入力された上記第２の制御信号ＧＲＮＴ２を出力する。これにより、上記第２のクロックＣＬＫ２のタイミングに同期している上記第２の制御信号ＧＲＮＴ２を、該第１のデータ入出力装置１０に入力させることができる。
【００１７】
以上の構成により、上記第１のデータ入出力装置１０は、データ出力装置として機能することができる。
【００１８】
また更に、この第１のデータ入出力装置１０は、データ入力装置として機能することができる。そのために、上記第１のデータ入出力装置１０においては、上記受信クロック端子１１０で受信した第２のクロックＣＬＫ２が、上記バッファ１１１を介して、受信データ入力部の一部を構成する入力タイミング制御回路１１５にも与えられるようになっている。この入力タイミング制御回路１１５はＦ／Ｆで構成され、上記第２のクロックＣＬＫ２はこのＦ／Ｆのクロック端子に与えられる。この入力タイミング制御回路１１５を構成するＦ／Ｆのデータ端子には、受信データ端子１１６で受信した上記第２のクロックＣＬＫ２に同期した第２のデータＤＡＴ２が、受信データ入力部の一部を構成するバッファ１１７を介して入力される。そして、この入力タイミング制御回路１１５を構成するＦ／Ｆは、そのクロック端子に与えられる上記第２のクロックＣＬＫ２のタイミングに従って、そのデータ端子に入力された第２のデータＤＡＴ２を出力する。これにより、図２（Ａ）に示すように上記第２のクロックＣＬＫ２のタイミングに同期している上記第２のデータＤＡＴＡ２を、該第１のデータ入出力装置１０に入力させることができる。
【００１９】
なおこの場合、上記第２の制御信号は、データ通信の許可信号であるＧＲＮＴ２ではなく、データ通信のイネーブル信号であるＤＥＮ２となる。また、上記第１の制御信号は、データ通信のイネーブル信号であるＤＥＮ１ではなく、データ通信の許可信号であるＧＲＮＴ１となる。
【００２０】
このような第１のデータ入出力装置１０に対して、上記第２のデータ入出力装置２０は、上記第１のデータ入出力装置１０のような独自のクロック発生部を持たないこと以外は、上記第１のデータ入出力装置１０と同様の構成を有している。
【００２１】
即ち、上記第２のデータ入出力装置２０は、図示しない基板上の配線を介して上記第１のデータ入出力装置１０の上記送信クロック端子１０３と接続され、上記第１のクロックＣＬＫ１を受信するためのクロック入力端子２０１を有している。このクロック入力端子２０１で受信した上記第１のクロックＣＬＫ１は、バッファ２０２を介して、データ入力部の一部を構成するタイミング制御回路２０３に与えられる。このタイミング制御回路２０３はＦ／Ｆで構成され、上記第１のクロックＣＬＫ１はこのＦ／Ｆのクロック端子に与えられる。このタイミング制御回路２０３を構成するＦ／Ｆのデータ端子には、上記第１のデータ入出力装置１０の上記送信データ端子１０７と図示しない基板上の配線を介して接続されたデータ入力端子２０４で受信した、上記第１のクロックＣＬＫ１に同期した第１のデータＤＡＴ１が、同じく上記データ入力部の一部を構成するバッファ２０５を介して入力される。そして、上記タイミング制御回路２０３を構成するＦ／Ｆは、そのクロック端子に与えられる上記第１のクロックＣＬＫ１のタイミングに従って、そのデータ端子に入力された第１のデータＤＡＴ１を出力する。このようにして、図２（Ａ）に示すように上記第１のクロックＣＬＫ１のタイミングに同期している上記第１のデータＤＡＴＡ１を、該第２のデータ入出力装置２０に入力させることができる。
【００２２】
また、上記バッファ２０２から出力された第１のクロックＣＬＫ１は、制御入力部の一部を構成する制御入力タイミング制御回路２０６にも与えられるようになっている。この制御入力タイミング制御回路２０６はＦ／Ｆで構成され、上記第１のクロックＣＬＫ１はこのＦ／Ｆのクロック端子に与えられる。この制御入力タイミング制御回路２０６のデータ端子には、上記第１のデータ入出力装置１０の制御信号送信端子１０９と図示しない基板上の配線を介して接続された制御信号入力端子２０７で受信した、上記第１のクロックＣＬＫ１に同期した第１の制御信号ＤＥＮ１が、同じく制御入力部の一部を構成するバッファ２０８を介して入力される。そして、この制御入力タイミング制御回路２０６を構成するＦ／Ｆは、そのクロック端子に与えられる上記第１のクロックＣＬＫ１のタイミングに従って、そのデータ端子に入力された上記第１の制御信号ＤＥＮ１を出力する。このようにして、上記第１のクロックＣＬＫ１のタイミングに同期している上記第１の制御信号ＤＥＮ１を、該第２のデータ入出力装置２０に入力させることができる。
【００２３】
以上の構成により、上記第２のデータ入出力装置２０は、データ入力装置として機能することができる。
【００２４】
また更に、この第２のデータ入出力装置２０は、データ出力装置として機能することができる。そのために、上記第２のデータ入出力装置２０においては、上記バッファ２０２から出力された第１のクロックＣＬＫ１が、配線容量等によって上記第１のデータ入出力装置１０の送信クロック端子１０３から送信された第１のクロックＣＬＫ１とは非同期となった第２のクロックＣＬＫ２として、バッファ２０９を介してクロック出力端子２１０に与えられ、該クロック出力端子２１０から図示しない基板上の配線を通して上記第１のデータ入出力装置１０の上記受信クロック端子１１０に対し送信されるようになっている。また、この第２のクロックＣＬＫ２は、データ出力部の一部を構成する出力タイミング制御回路２１１のクロック端子、及び、制御出力部の一部を構成する制御出力タイミング制御回路２１２のクロック端子にもそれぞれ与えられる。
【００２５】
ここで、上記出力タイミング制御回路２１１はＦ／Ｆで構成され、この第２のデータ入出力装置２０に入力されて該Ｆ／Ｆのデータ端子に与えられたデータを、上記第２のクロックＣＬＫ２のタイミングに同期して出力する。そして、その出力されたデータは、同じくデータ出力部の一部を構成するバッファ２１３を介してデータ出力端子２１４に与えられる。なお、特に図示はしていないが、実際には、上記出力タイミング制御回路２１１による遅延や配線容量による遅延等を考慮して、上記クロック出力端子２１０に与えられる第２のクロックＣＬＫ２のタイミングと上記データ出力端子２１４に与えられるデータとが確実に同期するよう、適宜ディレイ素子を配してディレイ調整している。そして、上記データ出力端子２１４に与えられたデータは、該データ出力端子２１４から第２のデータＤＡＴ２として、図示しない基板上の配線を通して上記第１のデータ入出力装置１０の上記受信データ端子１１６に対し送信される。
【００２６】
これにより、図２（Ａ）に示すように第２のクロックＣＬＫ２のタイミングに同期した第２のデータＤＡＴＡ２が、該第２のデータ入出力装置２０から上記第１のデータ入出力装置１０に送信されることになる。
【００２７】
また、上記制御出力タイミング制御回路２１２も同様にＦ／Ｆで構成され、この第２のデータ入出力装置２０に入力されて該Ｆ／Ｆのデータ端子に与えられた制御信号を、上記第２のクロックＣＬＫ２のタイミングに同期して出力する。そして、この出力された制御信号は、同じく制御出力部の一部を構成するバッファ２１５を介して制御信号出力端子２１６に与えられる。なお、この場合も特に図示はしていないが、上記クロック出力端子２１０に与えられる第２のクロックＣＬＫ２のタイミングに上記制御信号出力端子２１６に与えられる制御信号が確実に同期するよう、適宜ディレイ素子を配してディレイ調整している。そして、上記制御信号出力端子２１６に与えられた制御信号は、該制御信号出力端子２１６から第２の制御信号ＤＥＮ２として、図示しない基板上の配線を通して上記第１のデータ入出力装置１０の上記制御信号受信端子１１３に対し送信される。
【００２８】
以上のように、本第１実施形態によれば、通信する双方にクロック発信部を有する一般的な通信、双方に共通クロックを入力する回路とは異なり、上記第１のクロックＣＬＫ１と上記第２のクロックＣＬＫ２とは非同期としている。しかしながら、上記第１のクロックＣＬＫ１と上記第１のデータＤＡＴ１とは同期され、また、上記第２のクロックＣＬＫ２と上記第２のデータＤＡＴ２とは同期されるようにしてデータの送受信を行うようにしている。従って、２つのデータ入出力装置間で同期を取る必要がないので、遅延に対応するための補正回路、設定等を不要とし、簡単な構成で、データを入出力できる。また、それぞれが独自のクロックに従って高速にデータを入出力することができる。
【００２９】
さらに、データ入出力装置は複数系統有しても良く、マルチチップ構成で外部Ｉ／Ｆを利用できる。このとき、元となるクロックは、少なくとも１系統、マスタとなるデータ入出力装置のＩＣチップに存在すれば良い。
【００３０】
これにより、マルチチップ構成として利用できるため、機能の拡張、性能向上のための様々な構成に対応可能となる。
【００３１】
［第２実施形態］
図３は、このような第２実施形態に係るデータ入出力システムの構成を示す図である。本実施形態に係るデータ入出力システムは、本発明の第２実施形態に係るデータ入出力である第１のデータ入出力装置１０と、同じく本発明の第２実施形態に係るデータ入出力である第２のデータ入出力装置２０とからなる。ここで、第１のデータ入出力装置１０はマスタ装置、第２のデータ入出力装置２０はスレーブ装置として機能するものであり、それぞれＩＣチップの形態で提供される。
【００３２】
そして、上記第１のデータ入出力装置１０の送信データ端子及び受信データ端子が双方向の送受信データ端子として兼用され、また、上記第２のデータ入出力装置２０のデータ入力端子及びデータ出力端子が双方向のデータ入出力端子として兼用されるものである。この場合、両データ入出力装置間の配線のうち、少なくともデータ通信用の配線は双方向バスとして構成される。
【００３３】
即ち、このような第２実施形態に係るデータ入出力システムにおいては、第１のデータ入出力装置１０は、ｎ個の双方向の送受信データ端子１１８−１〜１１８−ｎを有している。これら送受信データ端子１１８−１〜１１８−ｎには、上記第１実施形態における送信データ出力部と同様の構成である出力タイミング制御回路１０４−１〜１０４−ｎ及びバッファ１０６−１〜１０６−ｎが接続されている。また、上記第１実施形態における受信データ入力部のような入力タイミング制御回路１１５−１〜１１５−ｎ及びバッファ１１７−１〜１１７−ｎが接続されている。但しこの場合、入力タイミング制御回路１１５−１〜１１５−ｎとバッファ１１７−１〜１１７−ｎとの間には、ディレイ１１９−１〜１１９−ｎが配されている。これは、入力タイミング制御回路１１５−１〜１１５−ｎを構成するＦ／Ｆのクロック端子に与えられるクロックとして、受信クロック端子１１０で受信した第２のクロックＣＬＫ２をバッファ１１１を介してクロックツリー１２０に入力し、該クロックツリー１２０で生成したクロックを用いているので、入力タイミング制御回路１１５−１〜１１５−ｎを構成するＦ／Ｆのデータ端子の前で、その分の時間を遅延させるために設けているものである。
【００３４】
さらに、この第１のデータ入出力装置１０では、２つの双方向の制御信号送受信端子１２１ａ，１２１ｂを有している。これら制御信号送受信端子１２１ａ，１２１ｂには、上記第１実施形態における制御信号出力部と同様の構成である制御信号出力タイミング制御回路１０５ａ，１０５ｂ及びバッファ１０８ａ，１０８ｂが接続されている。また、上記第１実施形態における制御信号入力部のような制御信号入力タイミング制御回路１１２ａ，１１２ｂ及びバッファ１１４ａ，１１４ｂが接続されている。但しこの場合も、上記クロックツリー１２０による遅延時間を補償するためのディレイ１２２ａ，１２２ｂが、制御信号入力タイミング制御回路１１２ａ，１１２ｂとバッファ１１４ａ，１１４ｂとの間に配されている。
【００３５】
一方、第２のデータ入出力装置２０は、ｎ個の双方向のデータ入出力端子２１７−１〜２１７−ｎを有している。これらデータ入出力端子２１７−１〜２１７−ｎには、上記第１実施形態におけるデータ出力部と同様の構成である出力タイミング制御回路２１１−１〜２１１−ｎ及びバッファ２１３−１〜２１３−ｎが接続されている。また、上記第１実施形態におけるデータ入力部のようなタイミング制御回路２０３−１〜２０３−ｎ及びバッファ２０５−１〜２０５−ｎが接続されている。但しこの場合、タイミング制御回路２０３−１〜２０３−ｎとバッファ２０５−１〜２０５−ｎとの間には、ディレイ２１８−１〜２１８−ｎが配されている。これは、タイミング制御回路２０３−１〜２０３−ｎを構成するＦ／Ｆのクロック端子に与えられるクロックとして、クロック入力端子２０１で受信した第１のクロックＣＬＫ１をバッファ２０２を介してクロックツリー２１９に入力し、該クロックツリー２１９で生成したクロックを用いているので、タイミング制御回路２０３−１〜２０３−ｎを構成するＦ／Ｆのデータ端子の前で、その分の時間を遅延させるために設けているものである。
【００３６】
さらに、この第２のデータ入出力装置２０では、２つの双方向の制御信号入出力端子２２０ａ，２２０ｂを有している。これら制御信号入出力端子２２０ａ，２２０ｂには、上記第１実施形態における制御出力部と同様の構成である制御出力タイミング制御回路２１２ａ，２１２ｂ及びバッファ２１５ａ，２１５ｂが接続されている。また、上記第１実施形態における制御入力部のような制御入力タイミング制御回路２０６ａ，２０６ｂ及びバッファ２０８ａ，２０８ｂが接続されている。但しこの場合も、上記クロックツリー２１９による遅延時間を補償するためのディレイ２２１ａ，２２１ｂが、制御入力タイミング制御回路２０６ａ，２０６ｂとバッファ２０８ａ，２０８ｂとの間に配されている。
【００３７】
このような構成としても、上記第１実施形態と同様の効果を奏することができる。さらに、本実施形態では、ｎビットのデータを一度に通信できるので、更なる高速化を成し遂げることができる。
【００３８】
但し、受け側となるデータ通信装置で受信したデータを、例えば当該データ通信装置のＩＣチップ外に設けられたＳＤＲＡＭ等に格納するような、動作速度の遅い外部装置に転送することを考慮した場合、図２（Ｂ）に示すように、例えば第２のデータ入出力装置２０であればタイミング制御回路２０３−１〜２０３−ｎの後段に入力データバッファ２２２を設けることが好ましい。この入力データバッファ２２２は、例えばＳＤＲＡＭの通信単位として１ページを１６バイトのバースト長とした場合、４ページ分の容量を持つように構成する。
【００３９】
この場合、図４に示すように、入力データバッファ２２２の残りページ数（つまり空き容量）が１ページになったところで、制御出力タイミング制御回路２１２ｂのデータ端子に与えられる制御信号ＧＲＮＴ２が立ち下がる。そして、第１のクロックＣＬＫ１とは非同期の第２のクロックＣＬＫ２に同期して、制御信号ＧＲＡＮＴ２が上記制御信号入出力端子２２０ｂから第１のデータ入出力装置１０へ出力される。このとき、この制御信号ＧＲＡＮＴ２は、図示しない基板上の配線での配線容量等により、更には第１のデータ入出力装置１０の制御信号送受信端子１２１ｂで受信された後のディレイ１２２ｂにより、遅延を持って制御信号入力タイミング制御回路１１２ｂに該第１のデータ入出力装置１０に入力されることになる。従って、上記第２のデータ入出力装置２０からの上記制御信号ＧＲＡＮＴ２の出力後、上記第１のデータ入出力装置１０の上記送受信データ端子１１８−１〜１１８−ｎからのデータ出力が直ちに停止されるということはできず、若干の遅れを持って停止され、同様に、上記制御信号送受信端子１２１ａからの制御信号ＤＥＮ１も遅れて停止される。
【００４０】
そして、入力データバッファ２２２からＳＤＲＡＭ等へのデータ転送が進み、その残りページ数が２ページに戻ったならば、上記制御出力タイミング制御回路２１２ｂのデータ端子に与えられる制御信号ＧＲＮＴ２を立ち上げて、第２のクロックＣＬＫ２に同期して、その制御信号ＧＲＡＮＴ２を上記制御信号入出力端子２２０ｂから第１のデータ入出力装置１０へ出力する。これにより、上述の遅れを持って、上記第１のデータ入出力装置１０の上記制御信号送受信端子１２１ａからの制御信号ＤＥＮ１が出力されると共に、上記送受信データ端子１１８−１〜１１８−ｎからのデータ出力が再開されることとなる。
【００４１】
このように、入力データバッファ２２２の残りページ数が１ページになったときに、第１のデータ入出力装置１０からのデータ出力を停止させることで、この入力データバッファ２２２がオーバフローしないようにすることができる。
【００４２】
なお、ここでは第２のデータ入出力装置２０の入力データバッファ２２２のみ説明したが、第１のデータ入出力装置１０においても同様の入力データバッファを設けても良いことは勿論である。また、上記図４では、入力データバッファ２２２の残りページ数が１ページになったところで制御信号ＧＲＡＮＴ２が立ち下がる場合について述べたが、上記制御信号ＧＲＡＮＴ２を立ち下げられてから制御信号ＤＥＮ１が立ち下がるまでに転送されるデータを確保できるタイミングであれば良い。
【００４３】
以上説明したような本実施形態に係るデータ入出力システムは、例えば、図５に示すような、ＲＧＢそれぞれ別個に撮像する３つの撮像部３０−１〜３０−３を持つ所謂三板式のデジタルカメラに適用すると好適である。
【００４４】
即ち、このデジタルカメラは、画像データに対しガンマ補正等の各種画像処理を行う画像処理部４０と、画像データを格納するＳＤＲＡＭ５０−１，５０−２と、図示しない液晶ディスプレイ等へ画像データを表示するための表示Ｉ／Ｆ６０と、図示しない記録媒体に画像データを記録するためのカードＩ／Ｆ７０とを持つものである。
【００４５】
ここで、ＳＤＲＡＭ５０−１は例えば画像処理部４０で処理後の画像データを格納するのに使用し、ＳＤＲＡＭ５０−２は例えば撮像部３０−１〜３０−３で撮像した画像データを合成するために、それら撮像部３０−１〜３０−３からの画像データを格納するのに使用することができる。そのため、撮像部３０−１で撮像した画像データを高速に転送するために、本実施形態による第１のデータ入出力装置１０としてのデータ入出力部１０−１と本実施形態による第２のデータ入出力装置２０としてのデータ入出力部２０−１とを設け、また、撮像部３０−３で撮像した画像データを高速に転送するために、本実施形態による第１のデータ入出力装置１０としてのデータ入出力部１０−２と本実施形態による第２のデータ入出力装置２０としてのデータ入出力部２０−２とを設けている。
【００４６】
また、データ入出力部１０−２からデータ入出力部１０−１に出力するデータとしては、ＳＤＲＡＭ５０−２上での画像合成処理の結果のデータが考えられ、これがデータ入出力部１０−１から画像処理部４０に転送されて画像処理が行われることとなる。
【００４７】
このような構成とすることにより、高速にデータの転送が行えるので、撮像から最終的な不図示の記録媒体への画像データの書き込みまでを高速に実行することが可能なデジタルカメラを提供できるようになる。
【００４８】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００４９】
例えば、上記実施形態では、高速転送すべきデータとして画像データを例に挙げたが、音声データ等、どのようなデータであっても構わない。
【図面の簡単な説明】
【００５０】
【図１】図１は本発明の第１実施形態に係るデータ入出力システムの構成を示す図である。
【図２】図２（Ａ）は第１実施形態に係るデータ入出力システムの動作を説明するためのタイミングチャートを示す図であり、図２（Ｂ）は本発明の第２実施形態に係るデータ入出力システムの変形例における第２のデータ入出力装置の構成を説明するための図である。
【図３】図３は本発明の第２実施形態に係るデータ入出力システムの構成を示す図である。
【図４】図４は第２実施形態に係るデータ入出力システムの変形例の動作を説明するためのタイミングチャートを示す図である。
【図５】図５は第２実施形態に係るデータ入出力システムを適用したデジタルカメラの構成を示す図である。
【符号の説明】
【００５１】
１０…第１のデータ入出力装置、  １０−１，１０−２，２０−１，２０−２…データ入出力部、  ２０…第２のデータ入出力装置、  ３０−１〜３０−３…撮像部、  ４０…画像処理部、  ５０−１，５０−２…ＳＤＲＡＭ、  ６０…表示Ｉ／Ｆ、  ７０…カードＩ／Ｆ、  １０１…クロック発生部、  １０２，１０６，１０６−１〜１０６−ｎ，１０８，１０８ａ，１０８ｂ，１１１，１１４，１１４ａ，１１４ｂ，１１７，１１７−１〜１１７−ｎ，２０２，２０５，２０５−１〜２０５−ｎ，２０８，２０８ａ，２０８ｂ，２０９，２１３，２１３−１〜２１３−ｎ，２１５，２１５ａ，２１５ｂ…バッファ、  １０３…送信クロック端子、  １０４，１０４−１〜１０４−ｎ，２１１，２１１−１〜２１１−ｎ…出力タイミング制御回路、  １０５，１０５ａ，１０５ｂ…制御信号出力タイミング制御回路、  １０７…送信データ端子、  １０９…制御信号送信端子、  １１０…受信クロック端子、  １１２，１１２ａ，１１２ｂ…制御信号入力タイミング制御回路、  １１３…制御信号受信端子、  １１５，１１５−１〜１１５−ｎ…入力タイミング制御回路、  １１６…受信データ端子、  １１８−１〜１１８−ｎ…送受信データ端子、  １１９−１〜１１９−ｎ，１２２ａ，１２２ｂ，２１８−１〜２１８−ｎ，２２１ａ，２２１ｂ…ディレイ、  １２０，２１９…クロックツリー、  １２１ａ，１２１ｂ…制御信号送受信端子、  ２０１…クロック入力端子、  ２０３，２０３−１〜２０３−ｎ…タイミング制御回路、  ２０４…データ入力端子、  ２０６，２０６ａ，２０６ｂ…制御入力タイミング制御回路、  ２０７…制御信号入力端子、  ２１０…クロック出力端子、  ２１２，２１２ａ，２１２ｂ…制御出力タイミング制御回路、  ２１４…データ出力端子、  ２１６…制御信号出力端子、  ２１７−１〜２１７−ｎ…データ入出力端子、  ２２０ａ，２２０ｂ…制御信号入出力端子、  ２２２…入力データバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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