(57)【要約】【課題】ゲート電極の膜厚が厚い回路部におけるトランジスタのゲート遅延を小さくしてより高性能なトランジスタを製造する。【解決手段】ゲート絶縁膜１１を形成し、ゲート絶縁膜１２上にゲート電極１３を形成し、ソース／ドレイン拡散層１４を形成し、各ゲート電極の側壁に窒化シリコン膜１６を形成し、全面に酸化シリコン膜１７を形成し、酸化シリコン膜１７をゲート電極１３と同じ高さまでエッチバックして表面を平坦化し、ゲート電極１３をエッチングして酸化シリコン膜１７との段差１８を形成し、段差１８をタングステン膜２０で充填し、第１回路部上に選択的にレジスト４１を形成し、レジスト４１をマスクに第２回路部におけるタングステン膜２０をエッチングして酸化シリコン膜１７との段差２１を形成し、段差２１をタングステン膜２０とは異なる材料で充填する。【選択図】    図５
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【特許請求の範囲】
【請求項１】
半導体基板の第１回路部上及び第２回路部上にゲート絶縁膜を形成する工程と、
上記第１回路部及び第２回路部の上記ゲート絶縁膜上に第１導電膜からなるゲート電極を形成する工程と、
上記第１回路部及び第２回路部における上記半導体基板にソース／ドレイン拡散層を形成する工程と、
上記各ゲート電極の側壁に第１絶縁膜からなるスペーサを形成する工程と、
全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、
上記ゲート電極を深さ方向に所定の厚みだけエッチングして上記第１絶縁膜との第１段差を形成する工程と、
上記第１段差を第２導電膜で充填する工程と、
上記第１段差を第２導電膜で充填した後、上記第１回路部上に選択的にレジストを形成する工程と、
上記レジストをマスクに上記第２回路部における上記第２導電膜をエッチングして上記第１絶縁膜との第２段差を形成する工程と、
上記第２段差を上記第２導電膜とは異なる材料で充填する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の第１回路部上及び第２回路部上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に第１導電膜を形成する工程と、
上記第１導電膜上にダミー膜を形成する工程と、
上記ダミー膜及び上記第１導電膜をパターニングして上記第１回路部及び第２回路部にゲート電極を形成する工程と、
上記第１回路部及び第２回路部における上記半導体基板にソース／ドレイン拡散層を形成する工程と、
上記ダミー膜及び上記第１導電膜の側壁に第１絶縁膜からなるスペーサを形成する工程と、
全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、
上記ダミー膜をエッチングして第１絶縁膜との第１段差を形成する工程と、
上記第１段差を第２導電膜で充填する工程と、
上記第１段差を第２導電膜で充填した後、上記第１回路部上に選択的にレジストを形成する工程と、
上記レジストをマスクに上記第２回路部における上記第２導電膜をエッチングして上記第１絶縁膜との第２段差を形成する工程と、
上記第２段差を上記第２導電膜とは異なる材料で充填する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１絶縁膜が窒化シリコン系の膜であり、前記第２絶縁膜が酸化シリコン系の膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１導電膜がシリコン系の膜であり、前記第２導電膜が金属系の膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の側壁を酸化する工程をさらに具備したことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項６】
半導体基板の第１回路部上及び第２回路部上にゲート絶縁膜を形成する工程と、
上記第１回路部及び第２回路部の上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記第１回路部及び第２回路部における上記半導体基板にソース／ドレイン拡散層を形成する工程と、
上記各ゲート電極の側壁に第１絶縁膜からなるスペーサを形成する工程と、
全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、
上記第１回路部上に選択的にエッチングマスク材を形成する工程と、
上記エッチングマスク材をマスクに上記第２回路部における上記ゲート電極をエッチングして段差を形成する工程と、
上記段差を上記ゲート電極とは異なる材料で充填する工程と
を具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係り、特に高集積ＤＲＡＭのゲート電極の製造方法に関する。
【背景技術】
【０００２】
従来のメタルゲート電極のＭＯＳトランジスタの製造方法を図１９を用いて説明する。
【０００３】
Ｐ型半導体基板２１１上にゲート絶縁膜２１２を形成し、続いてポリシリコン膜２１３、ポリシリコンとタングステン膜との反応を押さえるためのバリアメタル２１４及びタングステン膜２１５を堆積する。次に周知のリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いてゲート電極をパターニングする。次に、ゲート電極をマスクに、イオン注入法を用いてＮ型不純物を打ち込み、半導体基板２１１にソース／ドレイン拡散領域２１６を形成する（図１９（ａ））。
【０００４】
次に窒化シリコン膜２１７を全面に堆積し、ＲＩＥ法でエッチバックして、ゲート電極の側壁に窒化シリコン膜２１７からなるサイドウォールスペーサを形成する（図１９（ｂ））。
【０００５】
このような従来の製造方法では、ゲート電極に対して自己整合的に隣接するコンタクトホールを形成することができない。すなわち、コンタクトホールを形成するには、図１９（ｃ）に示すように、全面に絶縁膜２１８を堆積した後に、図示しないマスクを用いてこの絶縁膜２１８に対してコンタクトホール２１９を形成する必要がある。さらに、ゲート電極形成後（図１９（ｂ））は、その一部にタングステン膜が露出している。このため、ゲート側壁を酸化することができず、ＲＩＥダメージあるいはイオン注入ダメージを回復させることができない。さらにサイドウォールスペーサである窒化シリコン膜２１７の形成に際して、メタル上に堆積した窒化シリコン膜は絶縁膜上あるいはポリシリコン上に堆積した窒化シリコン膜より膜質が劣化することが分かっており、良質なサイドウォールを形成することができない、等の問題があった。
【０００６】
なお、特許文献１ないし９には、ゲート電極の側壁にサイドウォールを形成するＭＯＳトランジスタの製造方法、あるいはゲート電極を２層のメタル層で形成するＭＯＳトランジスタの製造方法が記載されている。
【特許文献１】特開平０２−００３２４４号公報
【特許文献２】特開平０３−２４８４３３号公報
【特許文献３】特開平０８−０３７２９６号公報
【特許文献４】特開平０７−２７３３２６号公報
【特許文献５】特開平０７−０９４７１５号公報
【特許文献６】特開平０４−１２３４３９号公報
【特許文献７】特開平０５−１２１７５９号公報
【特許文献８】特開平０７−０９９３１０号公報
【特許文献９】特願平０８−１０８８３８号（特開平０９−２９３８６２号公報）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情を考慮してなされたものであり、その目的は、一部の回路部におけるゲート電極の膜厚を他の回路部と異ならせることができ、ゲート電極の膜厚が厚い回路部におけるトランジスタのゲート遅延を小さくしてより高性能なトランジスタが製造できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の半導体装置の製造方法は、半導体基板の第１回路部上及び第２回路部上にゲート絶縁膜を形成する工程と、上記第１回路部及び第２回路部の上記ゲート絶縁膜上に第１導電膜からなるゲート電極を形成する工程と、上記第１回路部及び第２回路部における上記半導体基板にソース／ドレイン拡散層を形成する工程と、上記各ゲート電極の側壁に第１絶縁膜からなるスペーサを形成する工程と、全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ゲート電極を深さ方向に所定の厚みだけエッチングして上記第１絶縁膜との第１段差を形成する工程と、上記第１段差を第２導電膜で充填する工程と、上記第１段差を第２導電膜で充填した後、上記第１回路部上に選択的にレジストを形成する工程と、上記レジストをマスクに上記第２回路部における上記第２導電膜をエッチングして上記第１絶縁膜との第２段差を形成する工程と、上記第２段差を上記第２導電膜とは異なる材料で充填する工程とを具備したことを特徴とする。
【０００９】
この発明の半導体装置の製造方法は、半導体基板の第１回路部上及び第２回路部上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に第１導電膜を形成する工程と、上記第１導電膜上にダミー膜を形成する工程と、上記ダミー膜及び上記第１導電膜をパターニングして上記第１回路部及び第２回路部にゲート電極を形成する工程と、上記第１回路部及び第２回路部における上記半導体基板にソース／ドレイン拡散層を形成する工程と、上記ダミー膜及び上記第１導電膜の側壁に第１絶縁膜からなるスペーサを形成する工程と、全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ダミー膜をエッチングして第１絶縁膜との第１段差を形成する工程と、上記第１段差を第２導電膜で充填する工程と、上記第１段差を第２導電膜で充填した後、上記第１回路部上に選択的にレジストを形成する工程と、上記レジストをマスクに上記第２回路部における上記第２導電膜をエッチングして上記第１絶縁膜との第２段差を形成する工程と、上記第２段差を上記第２導電膜とは異なる材料で充填する工程とを具備したことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、一部の回路部におけるゲート電極の膜厚を他の回路部と異ならせることができ、ゲート電極の膜厚が厚い回路部におけるトランジスタのゲート遅延を小さくしてより高性能なトランジスタが製造できる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照してこの発明を実施の形態により説明する。
【００１２】
図１（ａ）〜（ｊ）は、この発明に係る半導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、この発明の第１の実施の形態による工程を示している。
【００１３】
まず、Ｐ型のシリコン半導体基板１１上にゲート絶縁膜１２を形成し、続いてＮ型不純物がドープされたポリシリコン膜１３を全面に堆積した後、周知のリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いてゲート電極をパターニングする。次に、上記ゲート電極をマスクに、イオン注入法を用いてＰ、Ａｓ等のＮ型不純物を打ち込み、半導体基板１１にソース／ドレイン拡散層１４を形成する（図１（ａ））。
【００１４】
次に、ＲＩＥダメージあるいはイオン注入ダメージの回復のために酸化を行い、ゲート電極の露出面に酸化シリコン膜１５を形成する（図１（ｂ））。
【００１５】
次に、窒化シリコン膜１６を全面に堆積した後、ＲＩＥ法によるエッチバックを行って、ゲート電極の側壁に窒化シリコン膜１６からなるサイドウォールスペーサを形成する（図１（ｃ））。
【００１６】
次に、全面に酸化シリコン膜１７を堆積し、ＣＭＰ（Chemical Mechanical Polishing ）法を用いてゲート電極が露出するまで酸化シリコン膜１７を削り、表面を平坦化する（図１（ｄ））。
【００１７】
次に、ＲＩＥ法を用いてポリシリコン膜１３を深さ方向に選択エッチングし、酸化シリコン膜１７との段差１８を形成する。このとき、ポリシリコン膜１３の側壁に存在している酸化シリコン膜１５を、希ＨＦ処理液等を用いてポリシリコン膜１３と同程度の深さまでエッチングする（図１（ｅ））。
【００１８】
次に、上記段差１８を完全に埋め込まない程度の厚みに、ＴｉＮまたはＷＮ等からなるバリアメタル１９をスパッタリング法を用いて全面に堆積し、続いて高融点金属膜、例えばタングステン膜２０をＣＶＤ（Chemical Vapor Deposition）法を用いて全面に堆積し、段差１８を完全に充填する。そして、次にＣＭＰ法を用いて酸化シリコン膜１７が露出するまでタングステン膜２０及びバリアメタル１９を削り、表面を平坦化する（図１（ｆ））。
【００１９】
その後、ＲＩＥ法を用いて上記タングステン膜２０及びバリアメタル１９をエッチングし、酸化シリコン膜１７との段差２１を形成する（図１（ｇ））。
【００２０】
次に、全面に窒化シリコン膜２２を堆積して段差２１を充填し、さらにＣＭＰ法を用いて酸化シリコン膜１７が露出するまで窒化シリコン膜２２を削り、表面を平坦化する（図１（ｈ））。
【００２１】
次に、所定のコンタクトホールパターンを用い、窒化シリコン膜２２、１６に対して選択比の高い条件を用いて酸化シリコン膜１７をＲＩＥ法によりエッチングすることにより、ゲート電極に隣接したコンタクトホール２３を形成する（図１（ｉ））。
【００２２】
次に、Ｎ型不純物がドープされたポリシリコン膜２４を堆積してコンタクトホール２３を充填し、この後にＣＭＰ法を用いて酸化シリコン膜１７及び窒化シリコン膜２２が露出するまでポリシリコン膜２４を削り、表面を平坦化する（図１（ｊ））。
【００２３】
このようにして、ゲート電極に対して自己整合的に隣接するコンタクト（ポリシリコン膜２４）を形成することができる。ここで、ゲート電極にメタル材料（タングステン膜）を用いているので、ポリシリコン電極等と比べてシート抵抗が小さくなり、ゲート遅延の小さな高性能なトランジスタを製造することができる。さらに、ゲート電極の側壁を酸化することができるので、ＲＩＥダメージあるいはイオン注入ダメージを回復させることができるという効果も得られる。
【００２４】
またさらに、サイドウォールスペーサである窒化シリコン膜１６の形成に際して、従来ではメタル上に堆積させていたが、この実施の形態ではポリシリコン膜１３上の酸化シリコン膜１５上に堆積するので、窒化シリコン膜１６の劣化を引き起こすことなく、良質なサイドウォールスペーサを形成することができる。
【００２５】
図２（ａ）〜（ｊ）は、この発明に係る半導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、この発明の第２の実施の形態による工程を示している。
【００２６】
まず、Ｐ型のシリコン半導体基板１１上にゲート絶縁膜１２を形成し、続いてＮ型不純物がドープされたポリシリコン膜１３を全面に堆積し、このポリシリコン膜１３の表面を酸化して酸化シリコン膜３１を形成する。続いてポリシリコン膜３２を全面に堆積する。ここで、上層のポリシリコン膜３２はダミー膜として使用される。次に、周知のリソグラフィ法及びＲＩＥ法を用いてゲート電極をパターニングする。次に、上記ゲート電極をマスクに、イオン注入法を用いてＰ、Ａｓ等のＮ型不純物を打ち込み、半導体基板１１にソース／ドレイン拡散層１４を形成する（図２（ａ））。
【００２７】
次に、ＲＩＥダメージあるいはイオン注入ダメージの回復のために酸化を行い、ゲート電極の露出面に酸化シリコン膜１５を形成する（図２（ｂ））。
【００２８】
次に、窒化シリコン膜１６を全面に堆積し、この後、ＲＩＥ法によるエッチバックで、ゲート電極の側壁に窒化シリコン膜１６からなるサイドウォールスペーサを形成する（図２（ｃ））。
【００２９】
次に、全面に酸化シリコン膜１７を堆積し、ＣＭＰ法を用いてゲート電極が露出するまで酸化シリコン膜１７を削り、表面を平坦化する（図２（ｄ））。
【００３０】
次に、ＲＩＥ法あるいは等方性エッチングであるＣＤＥ（Chemical Dry Etching）法を用いてポリシリコン膜３２をエッチング除去し、さらに酸化シリコン膜３１、１５をエッチングし、酸化シリコン膜１７との段差１８を形成する（図２（ｅ））。このとき、ゲート電極の一部（下部電極）となるポリシリコン膜１３の膜厚は、先の第１の実施の形態ではＲＩＥ法によるエッチング量で制御されるが、この実施の形態ではポリシリコン膜１３の堆積膜厚で制御されるために、制御性が良いという利点がある。
【００３１】
次に、上記段差１８を完全に埋め込まない程度の厚みに、Ｔｉをスパッタリング法を用いて堆積し、熱処理を施し、ポリシリコン膜１３と反応させ、ＴｉＳｉ2 膜を形成し、未反応のＴｉを除去することによりポリシリコンとタングステン膜の反応防止層（バリアメタル１９）を、ポリシリコン膜１３上に選択的に形成する。続いてタングステン膜２０を全面に堆積して段差１８を完全に充填した後、ＣＭＰ法を用いて酸化シリコン膜１７が露出するまでタングステン膜２０及びバリアメタル１９を削り、表面を平坦化する（図２（ｆ））。もちろん、第１の実施の形態と同様に、バリアメタルとタングステンを連続して堆積する方法を用いても良い。
【００３２】
その後の工程は第１の実施の形態の場合と同様なので説明は省略する。なお、図２（ｇ）〜図２（ｊ）は、図１（ｇ）〜図１（ｊ）に対応している。
【００３３】
この実施の形態による方法でも、ゲート電極に対して自己整合的に隣接するコンタクトを形成することができる。また、ゲート電極にメタル材料を用いているので、ポリシリコン電極等と比べてシート抵抗が小さくなり、ゲート遅延の小さな高性能なトランジスタを製造することができる。さらに、ゲート電極の側壁を酸化することができるので、ＲＩＥダメージあるいはイオン注入ダメージを回復させることができるという効果も同様に得られる。
【００３４】
またさらに、サイドウォールスペーサである窒化シリコン膜１６をポリシリコン膜１３上の酸化シリコン膜１５上に堆積するので、窒化シリコン膜１６の劣化を引き起こすことなく、良質なサイドウォールスペーサが形成できるという効果も同様に得られる。
【００３５】
図３（ａ）、（ｂ）はこの発明の第３の実施の形態による一部の工程を示している。
【００３６】
この第３の実施の形態に係る方法もこの発明をＭＯＳＦＥＴの製造に実施したものであり、図２（ａ）〜（ｅ）までの工程は第２の実施の形態と同様なのでその説明は省略する。そして、前記図２（ｅ）の工程において段差１８を形成した後は、窒化シリコン膜３３を全面に堆積し、次にＲＩＥ法によるエッチバックで段差１８の内壁に窒化シリコン膜３３からなるサイドウォールスペーサを形成する（図３（ａ））。
【００３７】
その後は、第２の実施の形態の場合と同様の方法により、自己整合コンタクト（ポリシリコン膜２４）を有するメタルゲート電極のトランジスタが完成する（図３（ｂ））。
【００３８】
この第３の実施の形態に係る方法では、第２の実施の形態と同様の効果が得られる他に、ゲート電極の上部電極であるタングステン膜２０と自己整合コンタクト（ポリシリコン膜２４）との間には窒化シリコン膜１６、３３が存在しているので、ゲート電極とポリシリコン膜２４の短絡確率を著しく減少させることができるという効果が得られる。
【００３９】
図４（ａ）〜（ｇ）は、この発明に係る半導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、この発明の第４の実施の形態による工程を示している。
【００４０】
この実施の形態において、前記図２（ａ）〜（ｅ）までの工程は第２の実施の形態と同様なのでその説明は省略する。そして、前記図２（ｅ）の工程において段差１８を形成した後は、窒化シリコン膜１６を熱リン酸溶液等を用いてエッチングし、ポリシリコン膜１３と同程度の深さとする（図４（ａ））。
【００４１】
次に、上記段差１８を完全に埋め込まない程度の厚みに、バリアメタル１９をスパッタリング法により堆積し、続いてタングステン膜２０を全面に堆積して段差１８を完全に充填した後、ＣＭＰ法を用いて酸化シリコン膜１７が露出するまでタングステン膜２０及びバリアメタル１９を削り、表面を平坦化する（図４（ｂ））。
【００４２】
その後、ＲＩＥ法を用いてタングステン膜２０を深さ方向に途中までエッチングし、段差２１を形成する（図４（ｃ））。
【００４３】
次に、全面に窒化シリコン膜２２を堆積して段差２１を充填し、さらにＣＭＰ法を用いて酸化シリコン膜１７が露出するまで窒化シリコン膜２２を削り、表面を平坦化する（図４（ｄ））。
【００４４】
次に、所定のコンタクトホールパターンを用い、窒化シリコン膜２２に対して選択比の高い条件を用いて酸化シリコン膜１７をＲＩＥ法によりエッチングすることにより、ゲート電極に隣接したコンタクトホール２３を形成する（図４（ｅ））。
【００４５】
次に、窒化シリコン膜３４を全面に堆積し、ＲＩＥ法によりエッチバックして、コンタクトホール２３の内壁に窒化シリコン膜３４からなるサイドウォールスペーサを形成する（図４（ｆ））。
【００４６】
次に、Ｎ型不純物がドープされたポリシリコン膜２４を堆積してコンタクトホール２３を充填し、この後にＣＭＰ法を用いて酸化シリコン膜１７及び窒化シリコン膜２２が露出するまでポリシリコン膜２４を削り、表面を平坦化する（図４（ｇ））。
【００４７】
この実施の形態による方法でも、先の第２の実施の形態の方法と同様の効果を得ることができる。さらに、ゲート電極の一部となるタングステン膜２０は窒化シリコン膜１６の真上にも形成されるため、チャネル長を維持したままでゲート幅を広く形成することができる。従って、ゲート電極のシート抵抗がさらに小さくなり、ゲート遅延の小さいより高性能なトランジスタを製造することができる。
【００４８】
図５（ａ）、（ｂ）は、この発明に係る半導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、この発明の第５の実施の形態による工程を示している。
【００４９】
この実施の形態において、前記図２（ａ）〜（ｆ）までの工程は第２の実施の形態と同様なのでその説明は省略する。そして、前記図２（ｆ）の工程の後に、周知のリソグラフィ法を用いて、自己整合コンタクトの無い領域を覆うようなパターンを有するレジスト４１を形成する。ＤＲＡＭの場合、自己整合コンタクトのある領域はメモリセル部に該当し、自己整合コンタクトの無い領域は周辺回路部に該当する。次に、レジスト４１をマスクにＲＩＥ法を用いてタングステン膜２０を深さ方向に途中までエッチングし、上記メモリセル部のみに前記段差２１を形成する（図５（ａ））。
【００５０】
その後は、第２の実施の形態と同様の方法でメモリセル部に自己整合コンクトを有するメタルゲート電極のトランジスタが完成する（図５（ｂ））。
【００５１】
この実施の形態による方法でも、先の第２の実施の形態の方法と同様の効果を得ることができる。さらに、周辺回路部においては、ゲート電極の一部となるタングステン膜２０の膜厚が厚く形成されるため、周辺回路部におけるトランジスタのゲート電極のシート抵抗がさらに小さくなり、ゲート遅延の小さいより高性能なトランジスタを製造することができる。
【００５２】
次にこの発明の第６の実施の形態について説明する。この第６の実施の形態は、この発明を高集積ＤＲＡＭに実施したものである。高集積ＤＲＡＭの一例として、「L. Nesbit et al., ”A 0.6 μm 256Mb Trench DRAM Cell With Self-Aligned Buried Strap “ , 1993 IEDM Technical Digest, pp.627-630 」及び「G.Bronner et al.,”A Fully Planarized 0.25 μm CMOS Technology Digest of Technical Papers, pp.15-16, 1995」に記載されているＢＥＳＴ（BuriEd STrap）セルが挙げられる。
【００５３】
図６、図７、図８及び図９は、このようなＢＥＳＴセルの製造にこの発明を実施した第６の実施の形態に係るパターン平面図及び断面図であり、図７、図８及び図９はそれぞれ図６中のＡ−Ａ′線に沿った断面を示している。なお、図６のパターン平面図中の符号と図７、図８及び図９の断面図中の符号とは対応している。
【００５４】
まず、半導体基板に埋め込みＮ型ウエル（Ｎ−ｗｅｌｌ）５１を形成し、周知のリソグラフィ法及びＲＩＥ法を用いて半導体基板に達するようなトレンチ５２を形成する。この後、トレンチ５２から基板に対してＮ型の不純物、例えばＡｓを拡散させてＮ＋拡散層（図示せず）を形成する。次に、トレンチ５２の内壁にＯＮ膜５３を形成し、ポリシリコン膜５４で充填した後、ポリシリコン膜５４をトレンチ中部までエッチバックする（図７（ａ））。
【００５５】
次に、トレンチ５２の内壁に沿って酸化膜カラー５５を形成する（図７（ｂ））。
【００５６】
次に、トレンチ５２をポリシリコン膜５６で再度充填した後、ポリシリコン膜５６をエッチバックして、酸化膜カラー５５上部の一部を露出させる。そして、次に、露出した酸化膜カラー５５をエッチングして、側壁コンタクトホール５７を形成する（図８（ａ））。
【００５７】
次に、ポリシリコン膜５８を埋め込み、表面までエッチバックし、熱処理を施して埋め込みストラップ５９を形成する（図８（ｂ））。
【００５８】
続いて、所定の位置にＳＴＩ（Shallow Trench Isolation）６０を形成し、イオン注入法によりＰ型ウエル（Ｐ−ｗｅｌｌ）６１を形成する（図８（ｃ））。
【００５９】
この後は、先の第２の実施の形態と同様に方法でゲート酸化膜１２、ゲート電極、ソース／ドレイン拡散層１４、サイドウォールスペーサからなるＭＯＳＦＥＴ６２を形成する（図８（ｄ））。
【００６０】
さらに、ゲート電極上に自己整合的に形成されたビット線コンタクト及びビット線６３を形成する（図９）。以下、周知の方法で配線層を形成してＤＲＡＭが完成する。
【００６１】
このような方法によれば、半導体基板に形成されたＰ型ウエル６１上に、ゲート酸化膜、ポリシリコン膜、バリアメタル、タングステン膜、窒化シリコン膜が積層されたゲート電極、ソース／ドレイン拡散層、サイドウォールスペーサより構成されるＭＯＳＦＥＴ６２が形成されている。このＭＯＳＦＥＴ近傍にはトレンチ５２が形成され、トレンチ下部において、埋め込みＮ型ウエル５１、ＯＮ膜５３、ポリシリコン膜５４より構成されるキャパシタが形成されている。また、トレンチ中部には、内壁に沿って酸化膜カラー５５が形成され、内部にはポリシリコン膜５６が形成されている。ＭＯＳＦＥＴの一方のソース／ドレイン拡散層は埋め込みストラップ５９と接続し、トレンチ上部に形成された側壁コンタクトホール５７を介してポリシリコン膜５８と接続している。ポリシリコン膜５４、５６及び５８は互いに接続され、トレンチを充填している。トレンチ上部において、埋め込みストラップ５９と対向するように素子分離領域であるＳＴＩ６０が形成されている。基板上には、ソース／ドレイン拡散層と電気的に接続されたビット線６３が形成されている。
【００６２】
ところで、ＤＲＡＭの集積化は３年で４倍のスピードで進んでおり、最近ではメモリセルの微細化がリソグラフィの進歩を追い越しているのが実情である。その結果、リソグラフィ限界を打破する種々の自己整合技術が開発されている。特に、ビット線コンタクトをゲート電極に対して自己整合的に形成する技術は６４Ｍ−ＤＲＡＭ以降は必須であると言われている。
【００６３】
一方、微細化が進むにつれ、メタル配線の加工技術が著しく難しくなってきており、また微細配線の信頼性を確保することも困難な状況になりつつある。そこで、例えば、「K. Noda et al., ”A Boosted Dual Word-line Decoding Scheme for 256Mb DRAMs“ 1992 Syposium on VLSI Circuits Digest of Technical Papers, pp.112-113, 1992」に記載されているように、デコーダ構成を工夫することでメタル配線のピッチを緩和する試みが注目されている。
【００６４】
図１０は、上記文献に記載されているＤＲＡＭのデコーダ部分の構成を示している。ロウデコーダ７１は相補なメインワード線ＭＷＬ０、／ＭＷＬ０をドライブするための信号を出力する。一方、ワードドライブデコーダ７２からの昇圧出力が与えられるノードと接地との間には２個のＮチャネルＭＯＳＦＥＴ７３、７４が直列に接続されている。そして、上記メインワード線ＭＷＬ０、／ＭＷＬ０の一方の信号は、ゲートが昇圧電圧のノードに接続されたＮチャネルＭＯＳＦＥＴ７５を介して上記一方のＮチャネルＭＯＳＦＥＴ７３のゲートに供給され、メインワード線ＭＷＬ０、／ＭＷＬ０の他方の信号は上記他方のＮチャネルＭＯＳＦＥＴ７４のゲートに供給される。そして、上記２個のＮチャネルＭＯＳＦＥＴ７３、７４の直列接続の信号がサブワード線ＳＷＬに供給される。
【００６５】
ここで、上記サブワード線ＳＷＬであるメモリセルのゲート電極のシート抵抗が問題となり、よりシート抵抗の小さな電極材料が望まれる。そこで、前記のようにメタルをゲート電極材料として用いたトランジスタを図１０のＤＲＡＭのメモリセルとして使用することにより、ゲート電極のシート抵抗を十分に低減することができる。
【００６６】
さらに、例えば「S. Miyano et al. ,”A 1.6Gbyte/s Data Transfer Rate 8Mb Embedded DRAM “ IEEE Journal of Solid-state Circuit, Vol.30, No.11,pp.1281-1285, 1995」に記載されているように、ＤＲＡＭとロジックとを一つのチップに混載する技術がある。図１１はこの文献に記載されたＤＲＡＭのチップ構成を示しており、チップ８１内にはＤＲＡＭ部８２とロジック部８３とが形成されている。
【００６７】
この場合、ロジック部８３のトランジスタパフォーマンスを確保するためにトランジスタのゲート電極は低抵抗が望まれる。このような背景を考慮すると、前記のようなメタルをゲート電極材料として用いたトランジスタで図１１中のロジック部８３を構成することにより、ロジック部８３のトランジスタパフォーマンスを十分に確保することができる。
【００６８】
次に、この発明の第７の実施の形態を図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｆ）及び図１６を用いて説明する。
【００６９】
この第７の実施の形態は、この発明をＳＴＣ型ＤＲＡＭセルの製造に適用したものであり、図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）は使用されるマスクパターンを、図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｆ）及び図１６は工程途中の図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）中の各断面をそれぞれ示している。
【００７０】
まず、図１２（ａ）に示すアクティブ領域パターン９１を用いて、周知のＳＴＩ（Shallow Trench Isolation）法で、Ｐ型シリコン半導体基板１０１の表面に素子分離酸化膜１０２を形成する（図１４（ａ））。
【００７１】
次に、半導体基板１０１の表面にゲート酸化膜１０３を形成した後、先の第２の実施の形態の場合と同様の方法及び図１２（ｂ）に示すゲート電極パターン９２を用いて、ポリシリコン膜１０４、バリアメタル１０５、タングステン膜１０６及び窒化シリコン膜１０７の積層膜からなるゲート電極をパターニングする。続いて、ゲート電極をマスクにＮ型不純物をイオン注入し、ソース／ドレイン拡散層１０８を形成する。続いて、ゲート電極の側壁に窒化シリコン膜１０９を形成（図１４（ｂ））。
【００７２】
次に、全面に酸化シリコン膜１１０を堆積し、ＣＭＰ法を用いて窒化シリコン膜３６が露出するまで酸化シリコン膜１１０を削り、表面を平坦化する（図１４（ｃ））。
【００７３】
次に、図１２（ｃ）に示すポリプラグパターン９３を用いて、窒化シリコン膜１０７、１０９に対して高選択な条件で酸化シリコン膜１１０をエッチングし、ゲート電極に自己整合的にコンタクトホールを形成した後、全面にポリシリコン膜１１１を堆積し、コンタクトホールを完全に埋め込み、その後、ＣＭＰ法で窒化シリコン膜１０７が露出するまでポリシリコン膜１１１を削り、表面を平坦化する（図１４（ｄ））。
【００７４】
次に、全面に酸化シリコン膜１１２を形成し、図１２（ｄ）に示すビット線コンタクトパターン９４を用いて、コンタクトホール１１３を形成する（図１５（ａ）、（ｂ））。
【００７５】
次に、図１３（ａ）に示すビット線パターン９５を用いて、周知の Damascene法で上記酸化シリコン膜１１２に溝を形成し、その後、窒化シリコン膜１１４をその溝が埋まらない程度の膜厚で堆積し、続いて全面をＲＩＥ法を用いてエッチバックし、溝の側壁に窒化シリコン膜１１４からなるサイドウォールを形成する。次に、バリアメタル１１５及びタングステン膜１１６を堆積して溝を充填する。次に、ＣＭＰ法を用いて酸化シリコン膜１１２が露出するまでタングステン膜１１６及びバリアメタル１１５を削り、表面を平坦化すると同時にタングステン膜１１６からなるビット線を形成する。その後、ＲＩＥ法を用いてタングステン膜１１６及びバリアメタル１１５を選択的にエッチングして前記第２の実施の形態と同様の段差を形成する。次に、窒化シリコン膜１１７を堆積してこの段差を充填し、その後、ＣＭＰ法を用いて、酸化シリコン膜１１２が露出するまで窒化シリコン膜１１７を削り、表面を平坦化する（図１５（ｃ）、（ｄ））。
【００７６】
次に、図１３（ｂ）に示すストレージノードコンタクトパターン９６を用いて、窒化シリコン膜１１７に対して選択比の高い条件を用いて酸化シリコン膜１１２をＲＩＥ法によりエッチングし、コンタクトホール１１８を形成する。次に、窒化シリコン膜１１９を堆積し、全面を同様のＲＩＥ法を用いてエッチバックし、コンタクトホール１１８の側壁に窒化シリコン膜１１９からなるサイドウォールを形成する。次に、バリアメタル１２０及びタングステン膜１２１を順次堆積し、コンタクトホール１１８を充填する。次に、ＣＭＰ法を用いて酸化シリコン膜１１１２及び窒化シリコン膜１１７が露出するまでタングステン膜１２１及びバリアメタル１２０を削り、表面を平坦化する（図１５（ｅ）、（ｆ））。
【００７７】
次に、キャパシタの下部電極となるルテニウム膜１２２をスパッタリング法で堆積し、図１３（ｃ）に示すストレージノードパターン９７を用いて、ルテニウム膜１２２からなるストレージノード電極を形成する。続いて、キャパシタ絶縁膜であるＢＳＴＯ（バリウム・ストロンチウム・チタンオキサイド）膜１２３及び上部電極となるルテニウム膜１２４を堆積し、メモリキャパシタが形成される（図１６）。これ以降は、周知の方法で配線層を形成し、ＤＲＡＭが完成する。
【００７８】
この第７の実施の形態でも、第６の実施の形態の場合と同様の効果が得られ、さらにＳＴＣキャパシタ型のＤＲＡＭと組み合わせれば、メモリセル部と周辺回路部の段差があるために、格別の効果がある旨が、先の文献「K. Noda et al.,”A Boosted Dual Word-line Decoding Scheme for 256Mb DRAMs“ 1992 Syposium on VLSI Circuits Digest of Technical Papers, pp.112-113, 1992」に記載されている。
【００７９】
次に、この発明の第８の実施の形態を図１７を用いて説明する。
【００８０】
この実施の形態に係る方法では、まず、Ｐ型のシリコン半導体基板１１上にゲート絶縁膜１２を形成し、続いてＮ型不純物がドープされたポリシリコン膜１３を全面に堆積した後、周知のリソグラフィ法及びＲＩＥ法を用いてゲート電極をパターニングする（図１７（ａ））。
【００８１】
次に、ゲート電極をマスクにイオン注入法を用いてＰ、Ａｓ等のＮ型不純物を打ち込み、半導体基板１１にソース／ドレイン拡散層１４を形成する。続いて、ＲＩＥダメージあるいはイオン注入ダメージの回復のために酸化を行い、ゲート電極の露出面に酸化膜１５を形成する（図１７（ｂ））。
【００８２】
次に、酸化シリコン膜１７を全面に堆積した後、ＣＭＰ法を用いてゲート電極が露出するまで酸化シリコン膜１７を研磨し、表面を平坦化する（図１７（ｃ））。
【００８３】
次に、ＲＩＥ法を用いてポリシリコン膜１３を選択的にエッチングし、酸化シリコン膜１７との段差１８を形成する。（図１７（ｄ））。
【００８４】
次に、上記段差１８を完全に埋め込まない程度の厚みに、ＴｉＮまたはＷＮ等からなるバリアメタル１９をスパッタリング法を用いて全面に堆積し、続いて高融点金属膜、例えばタングステン膜２０をＣＶＤ法を用いて全面に堆積し、段差１８を完全に充填する。そして、次にＣＭＰ法を用いて酸化シリコン膜１７が露出するまでタングステン膜２０及びバリアメタル１９を削り、表面を平坦化する（図１７（ｅ））。
【００８５】
このようにして、ゲート電極にメタルを用いることによってシート抵抗の低減が図られたメタルゲートトランジスタが形成される。
【００８６】
次に、この発明の第９の実施の形態を図１８を用いて説明する。
【００８７】
この実施の形態に係る方法では、まず、Ｐ型のシリコン半導体基板１５０上に、Ｎ型不純物がドープされたシリコン酸化膜（例えばＡｓＳＧ、ＰＳＧ）１５１を所定の厚みに堆積し、このシリコン酸化膜１５１を所定のマスクパターンを用いてパターニングし、所定の間隔を隔てた複数のシリコン酸化膜１５１を形成する。続いて、これら各シリコン酸化膜１５１に含まれるＮ型不純物を半導体基板１５０内に拡散させてソース／ドレイン拡散層１５２を形成する（図１８（ａ））。
【００８８】
次に、全面に、ＳｉＮ、Ｔａ2 Ｏ5 、ＳＴＯ（ＳｒＴｉＯ3 ）、ＢＳＴＯ（Ｂａx Ｓr 1-x ＴｉＯ3 ）のいずれかからなるゲート絶縁膜１５３を所定の膜厚に堆積する（図１８（ｂ））。
【００８９】
次に全面にタングステン膜１５４を堆積し、ＣＭＰ法を用いて平坦化する（図１８（ｃ））。これにより、シリコン酸化膜１５１相互間がタングステン膜１５４によって埋め込まれる。
【００９０】
次にタングステン膜１５４を深さ方向に所定の厚みだけエッチングしてシリコン酸化膜１５１との段差を形成した後、全面に窒化シリコン膜１５５を堆積して上記段差を充填し、さらにＣＭＰ法を用いて窒化シリコン膜１５５を削り、表面を平坦化することによりゲート電極を形成する（図１８（ｄ））。
【００９１】
次に、所定のコンタクトホールパターンを用い、窒化シリコン膜１５５に対して選択比の高い条件を用いてゲート絶縁膜１５３及びその下部のシリコン酸化膜１５１をＲＩＥ法によりエッチングすることにより、ゲート電極に隣接したコンタクトホール１５６を形成する（図１８（ｅ））。
【００９２】
この後は、例えば前記図１（ｊ）の工程と同様に、上記コンタクトホール１５６内を例えば不純物がドープされたポリシリコン膜で充填し、ＣＭＰ法で平坦化する。
【００９３】
この方法により形成される半導体装置では、ゲート電極にメタル（タングステン膜１５４）を用いることでシート抵抗の低減が図られる。
【００９４】
しかも、この実施の形態による方法では、ゲート絶縁膜１５３の端部、すなわちソース／ドレイン拡散層１５２と接する符号１５７の部分における膜厚が他の部分よりも厚くなるので、端部における絶縁破壊耐圧を向上させることができる。さらに、上記コンタクトホール１５６を形成する際に、窒化シリコン膜１５５と接するゲート絶縁膜１５３上部も一部エッチングされ、丸くなる。このため、次の工程でコンタクトホール１５６内をポリシリコン膜で充填する際に、ポリシリコン膜を十分に充填させることができるという効果も得られる。
【図面の簡単な説明】
【００９５】
【図１】この発明の第１の実施の形態によるＭＯＳＦＥＴの製造工程を示す断面図。
【図２】この発明の第２の実施の形態によるＭＯＳＦＥＴの製造工程を示す断面図。
【図３】この発明の第３の実施の形態によるＭＯＳＦＥＴの製造工程の一部を示す断面図。
【図４】この発明の第４の実施の形態によるＭＯＳＦＥＴの製造工程を示す断面図。
【図５】この発明の第５の実施の形態によるＭＯＳＦＥＴの製造工程の一部を示す断面図。
【図６】この発明の第６の実施の形態によるＭＯＳＦＥＴの製造工程で使用されるマスクのパターン平面図。
【図７】この発明の第６の実施の形態によるＭＯＳＦＥＴの製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】ＤＲＡＭのデコーダ部分の構成を示す回路図。
【図１１】ＤＲＡＭとロジックとを混載したチップを示すブロック図。
【図１２】この発明の第７の実施の形態によるＭＯＳＦＥＴの製造工程で使用されるマスクのパターン平面図。
【図１３】この発明の第７の実施の形態によるＭＯＳＦＥＴの製造工程で使用されるマスクのパターン平面図。
【図１４】この発明の第７の実施の形態によるＭＯＳＦＥＴの製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】この発明の第８の実施の形態によるＭＯＳＦＥＴの製造工程を示す断面図。
【図１８】この発明の第９の実施の形態によるＭＯＳＦＥＴの製造工程を示す断面図。
【図１９】従来のメタルゲート電極のＭＯＳトランジスタの製造工程を示す断面図。
【符号の説明】
【００９６】
１１…Ｐ型のシリコン半導体基板、１２…ゲート絶縁膜、１３…ポリシリコン膜、１４…ソース／ドレイン拡散層、１５…酸化膜、１６…窒化シリコン膜、１７…酸化シリコン膜、１８…段差、１９…バリアメタル、２０…タングステン膜、２１…段差、２２…窒化シリコン膜、２３…コンタクトホール、２４…ポリシリコン膜、３１…酸化シリコン膜、３２…ポリシリコン膜、３３…窒化シリコン膜、３４…窒化シリコン膜、４１…レジスト、５１…Ｎ型ウエル、５２…トレンチ、５３…ＯＮ膜、５４…ポリシリコン膜、５５…酸化膜カラー、５６…ポリシリコン膜、５７…側壁コンタクトホール、５８…ポリシリコン膜、５９…埋め込みストラップ、６０…ＳＴＩ、６１…Ｐ型ウエル、６２…ＭＯＳＦＥＴ、６３…ビット線、７１…ロウデコーダ、７２…ワードドライブデコーダ、７３，７４，７５…ＮチャネルＭＯＳＦＥＴ、８１…チップ、８２…ＤＲＡＭ部、８３…ロジック部、９１…アクティブ領域パターン、９２…ゲート電極パターン、９３…ポリプラグパターン、９４…ビット線コンタクトパターン、９５…ビット線パターン、９６…ストレージノードコンタクトパターン、１０１…半導体基板、１０２…素子分離酸化膜、１０３…ゲート酸化膜、１０４…ポリシリコン膜、１０５…バリアメタル、１０６…タングステン膜、１０７…窒化シリコン膜、１０８…ソース／ドレイン拡散層、１０９…窒化シリコン膜、１１０…酸化シリコン膜、１１１…ポリシリコン膜、１１２…酸化シリコン膜、１１３…コンタクトホール、１１４…窒化シリコン膜、１１５…バリアメタル、１１６…タングステン膜、１１７…窒化シリコン膜、１１８…コンタクトホール、１１９…窒化シリコン膜、１２０…バリアメタル、１２１…タングステン膜、１２２…ルテニウム膜、１２３…ＢＳＴＯ膜、１２４…ルテニウム膜、ＭＷＬ０，／ＭＷＬ０…メインワード線、ＳＷＬ…サブワード線。
【図１】
2006352158.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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