(57)【要約】【課題】下地の薄膜とは材料の異なる薄膜をＣＭＰ法で研磨する工程を含む半導体装置の製造方法において、この研磨工程より前の工程での不良を、ウエハプロセス内の早い段階で発見できるようにする。【解決手段】ロット内の全ウエハについて、ＣＭＰ法による研磨工程の処理時間を計測し、前記処理時間の最大値と最小値との差を算出し、前記差の算出値とその設定値とを比較し、前記算出値が設定値より大きい場合には、このロット内に、前記研磨工程より前の工程が適正に行われなかった異常ウエハが存在すると判断する。【選択図】図３
2006269748.tif 000002
【特許請求の範囲】
【請求項１】
ウエハ表面に形成された第１の薄膜の上に、第１の薄膜とは異なる材料からなる第２の薄膜を形成した後に、前記第２の薄膜をＣＭＰ法による研磨処理で除去する研磨工程を備え、前記研磨工程は、ＣＭＰ法による研磨処理の終点検出を、ウエハの被研磨面からの反射光に基づいて行う半導体装置の製造方法において、
ロット内の全ウエハについて前記研磨工程の処理時間を計測し、前記処理時間の最大値と最小値との差を算出し、前記差の算出値とその設定値とを比較し、前記算出値が設定値より大きい場合には、このロット内に、前記研磨工程より前の工程が適正に行われなかった異常ウエハが存在すると判断することを特徴とする半導体装置の製造方法。
【請求項２】
素子分離領域に対応する部分が開口された第１の薄膜を、ウエハの半導体基板表面に形成する工程と、
前記第１の薄膜をマスクとして前記半導体基板をエッチングすることにより、素子分離領域に溝を形成するエッチング工程と、
前記第１の薄膜の上に、第１の薄膜とは異なる材料からなる第２の薄膜を形成するとともに、前記溝に前記材料を充填する工程と、
前記第２の薄膜をＣＭＰ法による研磨処理で除去して前記溝内の前記材料を露出させる研磨工程と、
を備え、
前記研磨工程は、ＣＭＰ法による研磨処理の終点検出を、ウエハの被研磨面からの反射光に基づいて行う半導体装置の製造方法において、
ロット内の全ウエハについて前記研磨工程の処理時間を計測し、前記処理時間の最大値と最小値との差を算出し、前記差の算出値とその設定値とを比較し、前記算出値が設定値より大きい場合には、このロット内に前記エッチング工程が適正に行われなかった異常ウエハが存在すると判断することを特徴とする半導体装置の製造方法。
【請求項３】
異常ウエハが存在すると判断した場合には、当該異常ウエハを前記研磨工程の次工程へ送らないようにする請求項１または２記載の半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の方法が実行されるように構成された半導体装置の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によるウエハの研磨工程を含み、この研磨処理の終点検出をウエハの被研磨面からの反射光に基づいて行う半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の素子からなる半導体装置は、各素子がお互いに意図しない干渉を行わないように素子分離を行う必要がある。素子分離の方法としては、半導体基板の表面をＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法で熱酸化して、フィールド酸化膜を形成する方法と、半導体基板に溝を設けて、この溝内にＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコンを堆積する方法が挙げられる。後者はＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法と称されている。
【０００３】
ＳＴＩ法による素子分離工程（素子分離領域の形成方法）の一例を、図１および２を用いて以下に説明する。
先ず、シリコン基板１０１上に、シリコン酸化膜１０３を１００［Å］程度形成する。次に、このシリコン酸化膜１０３上にシリコン窒化膜１０５を１５００［Å］程度形成する。このシリコン酸化膜１０３とシリコン窒化膜１０５の形成は、それぞれＣＶＤ法により行う。次に、このシリコン窒化膜１０５上に、素子分離領域の上方のみを開口部１２１ａとしたレジストパターン１２１を形成する。図１（Ａ）はこの状態を示す。
【０００４】
次に、このレジストパターン１２１をマスクとして、シリコン窒化膜１０５とシリコン酸化膜１０３を順次エッチングすることにより、素子分離領域の上方からシリコン窒化膜１０５とシリコン酸化膜１０３を除去する。このエッチングは、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）等の異方性ドライエッチングによって行う。次に、レジストパターン１２１をアッシングにより除去する。これにより、シリコン窒化膜１０５とシリコン酸化膜１０３に、素子分離領域に対応する開口部１０３ａ，１０５ａが形成される。図１（Ｂ）はこの状態を示す。
【０００５】
次に、開口部１０３ａ，１０５ａを有するシリコン窒化膜１０５およびシリコン酸化膜１０３をマスクとして、シリコン基板１０１をエッチングする。このエッチングは、ＲＩＥ等の異方性ドライエッチングによって行う。これにより、シリコン基板１０１の素子分離領域に溝１０１ａが形成される。図１（Ｃ）はこの状態を示す。このとき、シリコン窒化膜１０５の上面もエッチングされるため、ロット内でシリコン窒化膜１０５の膜厚にばらつきが生じる。
【０００６】
次に、シリコン基板１０１に熱酸化処理を施して、溝１０１ａの内壁と底面とに熱酸化膜１０９を形成する。この熱酸化処理は、溝１０１ａの内壁と底面から結晶欠陥を取り除く目的で行う。
次に、シリコン基板１０１の上面全体に、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）−ＣＶＤ法で酸化シリコンを堆積することにより、シリコン基板１０１上に酸化シリコン膜１１１を形成する。その際に、表面に熱酸化膜１０９が形成された溝１０１ａ内に、酸化シリコン１１１ａが充填される。図１（Ｄ）はこの状態を示す。
【０００７】
次に、ＣＭＰ法による研磨処理で、酸化シリコン膜１１１を除去して、溝１０１ａ内の酸化シリコンを露出させる。この研磨処理は３段階で行う。第１段階では、図１（Ｅ）に示すように、酸化シリコン膜１１１の上面を平坦にしながら、酸化シリコン膜１１１の厚さが所定厚さとなるまで研磨を行う。第２段階では、終点検出を行いながら、シリコン窒化膜１０５が露出するまで酸化シリコン膜１１１を研磨する。図２（Ａ）はこの状態を示す。この終点検出方法としては、ウエハの被研磨面からの反射光に基づいて行う方法がある（例えば、下記の特許文献１参照）。
【０００８】
第３段階では、図２（Ａ）の状態から更に研磨して、シリコン窒化膜１０５と溝１０１ａ内の酸化シリコン１１１ａの上部を所定量だけ除去する。図２（Ｂ）はこの状態を示す。これにより、シリコン窒化膜１０５の厚さを５５０〜９５０［Å］とする。
次に、素子領域に残されたシリコン窒化膜１０５と、シリコン酸化膜１０３とを順次エッチングして除去する。図２（Ｃ）はこの状態を示す。これにより、素子分離領域に酸化シリコンからなる絶縁層（素子分離層）１３０が形成されて、ＳＴＩ法による素子分離が完了する。
【０００９】
次に、図２（Ｄ）に示すように、絶縁層１３０で分離された各素子領域に、ＭＯＳトランジスタ１５０等を形成する。
【特許文献１】特開２００４−１６５４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
薄膜をＣＭＰ法で研磨する際に、研磨の状態を、被研磨面からの反射光の強度でモニタしておき、研磨の終点（下地の薄膜が露出したこと）を反射光強度の変化により検出する方法では、ロット内で下地の薄膜の厚さにばらつきがあると、前記厚さが極端に厚いものや薄いものでは終点が誤って検出されることがある。例えば、前述のＳＴＩ法による素子分離工程では、溝１０１ａ形成の際に生じる、シリコン窒化膜１０５の膜厚のロット内でのばらつきによって、一部のウエハで終点が誤検出される可能性もある。
【００１１】
しかしながら、従来は、終点が誤検出されることを意識していなかったため、ＣＭＰ法による研磨の処理時間をモニタしていながら、ロット内に処理時間のばらつきがあった場合でも、そのまま次工程に送っていた。その結果、不良が発見されないままにウエハプロセスが終了して、チップ検査で不良となることもあった。
本発明は、このような従来技術の問題点に着目してなされたものであり、下地の薄膜とは材料の異なる薄膜をＣＭＰ法で研磨する工程を含む半導体装置の製造方法において、この研磨工程より前の工程での不良を、ウエハプロセス内の早い段階で発見できるようにして、半導体装置の製造効率を向上させることを課題とする。
【課題を解決するための手段】
【００１２】
〔発明１〕
上記課題を解決するために、発明１の半導体装置の製造方法は、ウエハ表面に形成された第１の薄膜の上に、第１の薄膜とは異なる材料からなる第２の薄膜を形成した後に、前記第２の薄膜をＣＭＰ法による研磨処理で除去する研磨工程を備え、前記研磨工程は、ＣＭＰ法による研磨処理の終点検出を、ウエハの被研磨面からの反射光に基づいて行う半導体装置の製造方法において、ロット内の全ウエハについて前記研磨工程の処理時間を計測し、前記処理時間の最大値と最小値との差を算出し、前記差の算出値とその設定値とを比較し、前記算出値が設定値より大きい場合には、このロット内に、前記研磨工程より前の工程が適正に行われなかった異常ウエハが存在すると判断することを特徴とする。
【００１３】
発明１の方法によれば、前記研磨工程より前の工程での不良の有無を、研磨工程の処理時間の計測によって判断するため、研磨工程より前の工程での不良をウエハプロセス内の早い段階で発見できる。そして、例えば、当該異常ウエハを前記研磨工程の次工程へ送らないようにすることにより、半導体装置の製造効率を向上できる。
また、発明１の方法が実行されるように構成された半導体装置の製造装置を用いれば、発明１の方法を、人手に頼らず自動で行うことができる。
【００１４】
〔発明２〕
上記課題を解決するために、発明２の半導体装置の製造方法は、素子分離領域に対応する部分が開口された第１の薄膜をウエハの半導体基板表面に形成する工程と、前記第１の薄膜をマスクとして前記半導体基板をエッチングすることにより、素子分離領域に溝を形成するエッチング工程と、前記第１の薄膜の上に、第１の薄膜とは異なる材料からなる第２の薄膜を形成するとともに、前記溝に前記材料を充填する工程と、前記第２の薄膜をＣＭＰ法による研磨処理で除去して前記溝内の前記材料を露出させる研磨工程と、を備え、前記研磨工程は、ＣＭＰ法による研磨処理の終点検出を、ウエハの被研磨面からの反射光に基づいて行う半導体装置の製造方法において、ロット内の全ウエハについて前記研磨工程の処理時間を計測し、前記処理時間の最大値と最小値との差を算出し、前記差の算出値とその設定値とを比較し、前記算出値が設定値より大きい場合には、このロット内に前記エッチング工程が適正に行われなかった異常ウエハが存在すると判断することを特徴とする。
【００１５】
発明２の方法によれば、前記エッチング工程での不良の有無を、研磨工程の処理時間の計測によって判断するため、前記エッチング工程での不良をウエハプロセス内の早い段階で発見できる。そして、例えば、当該異常ウエハを前記研磨工程の次工程へ送らないようにすることにより、半導体装置の製造効率を向上できる。
また、発明２の方法が実行されるように構成された半導体装置の製造装置を用いれば、発明２の方法を、人手に頼らず自動で行うことができる。
【００１６】
なお、発明２は発明１の具体的な例であり、発明２の「エッチング工程」は発明１の「研磨工程より前の工程」に相当する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について説明する。
この実施形態では、先ず、前述の図１（Ａ）〜（Ｅ）の工程を行った後、終点検出を行いながらＣＭＰ法による第２段階の研磨を行って、図２（Ａ）の状態とする。すなわち、図１（Ｅ）の状態からの酸化シリコン膜（第２の薄膜）１１１の研磨の状態を、被研磨面からの反射光の強度でモニタしておき、研磨の終点（シリコン窒化膜１０５が露出したこと）を反射光強度の変化により検出する。
【００１８】
そして、この第２段階の研磨にかかった時間（処理時間）を１ロットの全てのウエハ（２５枚）について計測し、処理時間の最大値と最小値との差を算出する。図３は、その一例を示すグラフである。このグラフの横軸はウエハの番号（ＩＤナンバー）であり、縦軸は処理時間である。
この例では、図３のグラフから、処理時間の最大値は、＃０３の７０秒であり、最小値は＃０８の５４秒であり、両者の差は１６秒である。ここで、前記差の適正値は、図１（Ｃ）の状態でのシリコン窒化膜（第１の薄膜）１０５の厚さが適正範囲の最小値である時の処理時間と最大値である時の処理時間との差であり、これを、予め多数の実績値から各条件毎に求めておく。そして、この適正値を前記差の設定値とする。この例では前記適正値が１０秒であるため、前記差の設定値を１０秒とする。
【００１９】
次に、前記差の算出値と設定値とを比較したところ、この例では算出値（１６秒）が設定値（１０秒）より大きかったため、このロット内に図１（Ｃ）の状態とするためのエッチング工程が適正に行われなかったウエハが存在すると判断する。そして、このロットの全ウエハを次工程へ送ることを停止して、この判断を知らせるメールを関係者に配信する。その後に、対応を検討して決める。或いは、このロットの全ウエハから前記エッチング工程が適正に行われなかったウエハ（例えば＃０３と＃０８のウエハ）を除いて次工程に送るとともに、その旨を知らせるメールを関係者に配信する。
【００２０】
なお、算出値が設定値以下であった場合には、メールの配信を行わずに、このロットの全ウエハを次工程に送る。
この方法によれば、ＣＭＰ法による研磨の処理時間の計測によって、図１（Ｃ）の状態とするためのエッチング工程が適正に行われなかったウエハ（異常ウエハ）が存在することが発見できる。よって、その異常ウエハを次工程へ送らないようにすることにより、ウエハを無駄に処理する時間が削減されるため、半導体装置の製造効率を向上することができる。
【００２１】
また、本発明の方法を自動で実施できる装置としては、本発明の方法が実行されるように構成されたプログラムが記憶された制御装置を用い、ウエハケースを自動で搬送し、ロボットがウエハケースから特定のウエハを抜き取るようにしたものが挙げられる。
なお、この実施形態では、発明１の方法を、ＳＴＩ法による素子分離工程に適用した場合について説明しており、発明２の方法に相当する。発明１の方法はこれに限定されず、コンタクトプラグの形成工程等に適用することもできる。
【００２２】
例えば、タングステンプラグの形成工程では、ウエハ表面に形成された層間絶縁膜にコンタクトホールを形成した後、先ず、スパッタリング法によりウエハ全面にＴｉＮ膜などからなる密着層を、コンタクトホールの内壁および底面と層間絶縁膜の上面に形成する。
次に、ＣＶＤ法によりタングステンをウエハ全面に堆積することにより、コンタクトホール内をタングステンで埋め、密着層の上にタングステン膜を形成する。次に、ＣＭＰ法により層間絶縁膜が露出するまでウエハ表面を研磨して、タングステン膜と密着層を除去する。これにより、コンタクトホール内に密着層を介してタングステンプラグが形成される。
【００２３】
このＣＭＰ法による研磨処理の終点検出を、ウエハの被研磨面からの反射光に基づいて行う際に、下地の密着層の膜厚にロット内でばらつきがあると、終点が誤検出される場合がある。そのため、この研磨にかかった時間（処理時間）を１ロットの全てのウエハについて計測し、処理時間の最大値と最小値との差を算出し、その算出値と設定値とを比較する。この場合の設定値（処理時間の適正値）は、密着層の厚さが適正範囲の最小値である時の処理時間と最大値である時の処理時間との差である。そして、前記算出値が設定値より大きい場合に、研磨工程の前工程である密着層の形成工程が適正に行われなかったウエハが存在すると判断する。
【図面の簡単な説明】
【００２４】
【図１】ＳＴＩ法による素子分離工程（素子分離領域の形成方法）の一例を説明する断面図である。
【図２】ＳＴＩ法による素子分離工程（素子分離領域の形成方法）の一例を説明する断面図である。
【図３】研磨にかかった時間（処理時間）を１ロットの全てのウエハについて計測した一例を示すグラフである。
【符号の説明】
【００２５】
１０１  シリコン基板、１０１ａ  溝、１０３  シリコン酸化膜（第１の薄膜）、１０３ａ  素子分離領域に対応する開口部、１０５  シリコン窒化膜（第１の薄膜）、
１０５ａ  素子分離領域に対応する開口部、１０９  熱酸化膜、１１１  酸化シリコン膜（第２の薄膜）、１１１ａ  酸化シリコンからなる充填物、１２１  レジストパターン、１２１ａ  開口部、１３０  酸化シリコンからなる絶縁層（素子分離層）、１５０  ＭＯＳトランジスタ
【図１】
2006269748.tif 000003
【図２】
2006269748.tif 000004
【図３】
2006269748.tif 000005