(57)【要約】【課題】高性能な半導体装置及びその製造方法並びに表示装置を提供する。【解決手段】半導体装置１は、絶縁性基板４と、その上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５と、を備え、その単結晶シリコン薄膜トランジスタ５は、最上層のコレクタ１５、中間層のベース１６及び最下層のエミッタ１７により積層構造が構成された素子部１０と、素子部１０のコレクタ１５よりも上層側に設けられてコレクタ１５に電気的に接続されたコレクタ電極１１と、エミッタ１７よりも下層側に設けられてエミッタ１７に電気的に接続されたエミッタ電極１３と、を有する。【選択図】図１１
2006344666.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
上記絶縁性基板上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタと、
を備え、
上記単結晶シリコン薄膜トランジスタは、
最上層のコレクタ、中間層のベース及び最下層のエミッタにより積層構造が構成された素子部と、
上記素子部のコレクタよりも上層側に設けられて該コレクタに電気的に接続されたコレクタ電極と、
上記素子部のエミッタよりも下層側に設けられて該エミッタに電気的に接続されたエミッタ電極と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
上記絶縁性基板上に、ＭＯＳ構造の単結晶シリコン薄膜トランジスタをさらに備えたことを特徴とする半導体装置。
【請求項３】
請求項２に記載された半導体装置において、
上記絶縁性基板上に、非単結晶シリコン薄膜トランジスタをさらに備えたことを特徴とする半導体装置。
【請求項４】
絶縁性基板と、
上記絶縁性基板上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタと、
シリコン薄膜トランジスタにより構成されたアクティブマトリクス基板を包含する表示装置であって、
上記単結晶シリコン薄膜トランジスタは、
最上層のコレクタ、中間層のベース及び最下層のエミッタにより積層構造が構成された素子部と、
上記素子部のコレクタよりも上層側に設けられて該コレクタに電気的に接続されたコレクタ電極と、
上記素子部のエミッタよりも下層側に設けられて該エミッタに電気的に接続されたエミッタ電極と、
を有することを特徴とする表示装置。
【請求項５】
単結晶シリコン基板上に、最上層のコレクタ、中間層のベース及び最下層のエミッタにより積層構造が構成された縦型バイポーラ構造トランジスタ素子部と、ゲート、ソース及びドレインで構成されたＭＯＳ構造のトランジスタ素子部と、を形成する素子部形成ステップと、
上記縦型バイポーラ構造トランジスタ素子部及びＭＯＳ構造トランジスタ素子部を形成した単結晶シリコン基板上を覆うように第１平坦化膜を形成する第１平坦化膜形成ステップと、
上記単結晶シリコン基板に上記第１平坦化膜を介して剥離用物質をイオンにして注入することにより剥離層を形成する剥離層形成ステップと、
上記剥離層を形成した上記単結晶シリコン基板に、上記縦型バイポーラ構造トランジスタ素子部のベース及びエミッタにそれぞれ電気的に接続されたベース電極及びエミッタ電極、並びに、上記ＭＯＳ構造トランジスタ素子部のゲート、ソース及びドレインのそれぞれに電気的に接続されたゲート電極、ソース電極及びドレイン電極を形成する第１電極形成ステップと、
上記ベース電極及びエミッタ電極、並びに、ゲート電極、ソース電極及びドレイン電極を形成した単結晶シリコン基板上を覆うように第２平坦化膜を形成する第２平坦化膜形成ステップと、
上記単結晶シリコン基板を上記第２平坦化膜の表面が接触面となるように絶縁性基板に接合する基板接合ステップと、
上記絶縁性基板上に設けた上記単結晶シリコン基板を、上記剥離層に沿って素子部形成側部分の反対側の部分を除去する基板除去ステップと、
上記単結晶シリコン基板の素子部形成側部分から薄膜化を行う薄膜化ステップと、
上記薄膜化により露出させた上記縦型バイポーラ構造トランジスタ素子部のコレクタに電気的に接続されるコレクタ電極、および各トランジスタを電気的に接続する配線を形成する第２電極形成ステップと、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載された半導体装置の製造方法において、
上記剥離用物質は、水素及び不活性ガスの混合物であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載された半導体装置の製造方法において、
上記第１平坦化膜形成ステップの後で且つ上記剥離層形成ステップの前に、上記縦型バイポーラ構造トランジスタ素子部の形成部分の上記第１平坦化膜の膜厚さの方が、上記ＭＯＳ構造トランジスタ素子部の形成部分の上記第１平坦化膜の膜厚さよりも薄くなるように、該第１平坦化膜に段差部を形成する段差部形成ステップをさらに備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタを備えた半導体装置及びその製造方法並びに表示装置に関する。
【背景技術】
【０００２】
近年、改良が進むアクティブマトリクス型液晶表示装置、OLED（Organic Light  Emitting  Diode）表示装置などの半導体装置等では、より高速な情報処理速度及びより高性能な高周波特性が求められている。そこで、半導体装置の高速性及び高周波特性の向上を目的として、半導体装置についての様々な構造が研究されている。
【０００３】
このような半導体装置として、バイポーラ構造のトランジスタを有するものが知られている。ここで、バイポーラ（Bipolar）とは、バイポーラ（双極性）トランジスタと呼ばれるデバイスの総称である。バイポーラ構造のトランジスタは、ｐ型及びn型半導体素子が、n-ｐ-nあるいはｐ-n-ｐと並んだ構成をした電流動作型のデバイスである。また、バイポーラ構造のトランジスタには、横型のものと縦型のものとがあり、後者のほうが、その高周波特性等の性能が高く、より高速に動作する等の利点がある。
【０００４】
ここで、縦型バイポーラ構造のトランジスタが形成された半導体装置として、例えば、特許文献１には、トレンチ分離（ＳＴＩ）領域が素子分離領域及びコレクタ引き出し領域とベース層との間に形成されたｐ型シリコン基板に、イオン注入により形成されたコレクタウェルとｐウェル注入層とベース層とを備える縦型バイポーラ構造のトランジスタが形成された半導体装置であって、コレクタウェル内のベース層直下を除くＳＴＩ下及びコレクタ引き出し領域に、コレクタウェルよりも不純物濃度が高い高濃度注入層を備えるものが開示されている。そして、これによれば、ｐ型シリコン基板を用いたＣＭＯＳ完全コンパチブルなＢｉＣＭＯＳプロセスにおいて作製したバイポーラ構造のトランジスタのコレクタ抵抗を低減することができる、と記載されている。
【０００５】
また、特許文献２には、上面を有する基板内に形成され、誘電体材料よりなる内側端部と上面とを有する浅いトレンチ分離（ＳＴＩ）領域と、基板内にあって、１対のＳＴＩ領域の間に形成されたドープト・コレクタ領域と、基板の上面にあって、１対のＳＴＩ領域の間に形成されたカウンタドープト・真性ベース領域とを備え、真性ベース領域と１対のＳＴＩ領域との間にマージンがあり、真性ベース領域はエッジを有し、真性ベース領域上に、エッジから離れて形成されたドープト・エミッタ領域と、ＳＴＩ領域と真性ベース領域との間のマージン内に形成され、真性ベース領域のエッジと並置された誘電体材料よりなる浅い分離エクステンション領域と、浅い分離エクステンション領域を覆い、真性ベース領域上に部分的に延びて物理的および電気的に接触する外部ベース領域とを備えた縦型バイポーラ構造のトランジスタが形成された半導体装置が開示されている。そして、これによれば、縦型バイポーラ構造のトランジスタの寄生容量を低減することができる、と記載されている。
【特許文献１】特開2004-079719
【特許文献２】特開2004-304190
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１及び２に示すような従来の半導体装置では、図１３に示すように、縦型バイポーラ構造のトランジスタ１００の素子部（ベース１０１・エミッタ１０２・コレクタ１１０を構成する層）の最下層に位置するコレクタ１１０にコレクタ形成層１０３を介して電気的に接続されたコレクタ電極１０４が形成される。そして、このコレクタ電極１０４は、通常、半導体基板１０５の表面に形成されるので、コレクタ１１０を素子部の最下層から半導体基板１０５の表面へ亘り形成するために、コレクタ１１０の領域を延長してリーチスルー１０６を形成している。
【０００７】
ところが、コレクタ１１０の領域が広いと、ベース１０１及びエミッタ１０２と、コレクタ電極１０４との距離が長くなるので、エミッタ１０２からコレクタ１１０までのキャリアの走行時間が長くなり、トランジスタの高速性及び高周波特性等の性能に悪影響が及ぼされるという問題がある。
【０００８】
また、リーチスルー１０６を形成するには多数の製造プロセスが必要となるので、それに伴い製造歩留まりが低くなる可能性があるという問題がある。
【０００９】
さらに、リーチスルー１０６を形成するスペースも必要であるので、半導体装置のサイズが大きくなってしまうという問題もある。
【００１０】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、高性能な半導体装置及びその製造方法並びに表示装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、絶縁性基板と、その上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタと、を備え、その単結晶シリコン薄膜トランジスタは、最上層のコレクタ、中間層のベース及び最下層のエミッタにより積層構造が構成された素子部と、素子部のコレクタよりも上層側に設けられてコレクタに電気的に接続されたコレクタ電極と、素子部のエミッタよりも下層側に設けられて該エミッタに電気的に接続されたエミッタ電極と、を有することを特徴とする。
【００１２】
このため、エミッタとコレクタ電極との距離が短くなり、エミッタからコレクタへのキャリアの走行時間が短くなる。従って、トランジスタの高速性及び高周波特性等の性能が高くなる。また、コレクタの領域を延長してリーチスルーを形成する必要がないため、従来のものより半導体装置製造プロセスが簡略化され、さらに、半導体装置の省スペース化が可能となる。
【００１３】
本発明に係る半導体装置は、上記絶縁性基板上に、ＭＯＳ構造の単結晶シリコン薄膜トランジスタをさらに備えてもよい。
【００１４】
これによると、同一の絶縁性基板上にバイポーラ構造の単結晶シリコン薄膜トランジスタ及びＭＯＳ構造の単結晶シリコン薄膜トランジスタを備えたＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタを形成することができる。このとき、ＭＯＳ構造の単結晶シリコン薄膜トランジスタは絶縁性基板上に設けられているため、ＳＯＩ（Silicon On Insulator)構造を形成している。ここで、ＳＯＩ構造は、デバイスが絶縁体層の上にシリコン層を設けたＳＯＩ基板上に形成されており、シリコンウェハそのものを用いるのと比べて基板のもつ容量を無視できるため、デバイスの高性能化が可能となる。従って、このようなＭＯＳ構造の単結晶シリコン薄膜トランジスタを上記の縦型バイポーラ構造の単結晶シリコン薄膜トランジスタと同一絶縁性基板上に設けると、従来と比べてより高速かつ高性能なＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタが得られる。
【００１５】
本発明に係る半導体装置は、上記縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ及びＭＯＳ構造の単結晶シリコン薄膜トランジスタが形成された絶縁性基板上に、非単結晶シリコン薄膜トランジスタをさらに備えてもよい。
【００１６】
このため、半導体集積回路等において、高性能のトランジスタ特性を要する部位に上記ＭＯＳ構造の単結晶シリコン薄膜トランジスタを用い、トランジスタの性能が単結晶程度まで高くなくても良い部位には非単結晶シリコン薄膜トランジスタを用いる、というように使い分ける際に、高性能な半導体デバイスとして用いることができる。
【００１７】
本発明に係る表示装置は、絶縁性基板と、その上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタと、を備えたアクティブマトリクス基板を包含し、その単結晶シリコン薄膜トランジスタは、最上層のコレクタ、中間層のベース及び最下層のエミッタにより積層構造が構成された素子部と、素子部のコレクタよりも上層側に設けられてコレクタに電気的に接続されたコレクタ電極と、素子部のエミッタよりも下層側に設けられて該エミッタに電気的に接続されたエミッタ電極と、を有することを特徴とする。
【００１８】
上記のアクティブマトリクス基板を表示装置のタイミングコントローラ等のようなデバイスに用いると、その部位に特に必要である高速性及び高周波特性を与えることができる。
【００１９】
本発明に係る半導体装置の製造方法は、単結晶シリコン基板上に、最上層のコレクタ、中間層のベース及び最下層のエミッタにより積層構造が構成された縦型バイポーラ構造トランジスタ素子部と、ゲート、ソース及びドレインで構成されたＭＯＳ構造のトランジスタ素子部と、を形成する素子部形成ステップを備える。また、縦型バイポーラ構造トランジスタ素子部及びＭＯＳ構造トランジスタ素子部を形成した単結晶シリコン基板上を覆うように第１平坦化膜を形成する第１平坦化膜形成ステップと、単結晶シリコン基板に上記第１平坦化膜を介して剥離用物質をイオンにして注入することにより剥離層を形成する剥離層形成ステップを備える。さらに、剥離層を形成した上記単結晶シリコン基板に、上記縦型バイポーラ構造トランジスタ素子部のベース及びエミッタにそれぞれ電気的に接続されたベース電極及びエミッタ電極、並びに、上記ＭＯＳ構造トランジスタ素子部のゲート、ソース及びドレインのそれぞれに電気的に接続されたゲート電極、ソース電極及びドレイン電極を形成する第１電極形成ステップと、ベース電極及びエミッタ電極、並びに、ゲート電極、ソース電極及びドレイン電極を形成した単結晶シリコン基板上を覆うように第２平坦化膜を形成する第２平坦化膜形成ステップを備える。また、単結晶シリコン基板を上記第２平坦化膜の表面が接触面となるように絶縁性基板に接合する基板接合ステップと、絶縁性基板上に設けた上記単結晶シリコン基板を、上記剥離層に沿って素子部形成側部分の反対側の部分を除去する基板除去ステップと、単結晶シリコン基板の素子部形成側部分から薄膜化を行う薄膜化ステップと、上記薄膜化により露出させた上記縦型バイポーラ構造トランジスタ素子部のコレクタに電気的に接続されるコレクタ電極、および各トランジスタを電気的に接続する配線を形成する第２電極形成ステップと、を備えたことを特徴とする。
【００２０】
これによると、同一の絶縁性基板上に縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ及びＭＯＳ構造の単結晶シリコン薄膜トランジスタを備えたＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタを形成できるが、このとき、ＭＯＳ構造の単結晶シリコン薄膜トランジスタがＳＯＩ構造を形成している。さらに、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタは、そのエミッタとコレクタ電極との距離が短くなり、エミッタからコレクタへのキャリアの走行時間が短くなる。従って、従来と比べてより高速かつ高性能なＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタが得られる。
【００２１】
本発明に係る半導体装置の製造方法は、上記の剥離用物質が、水素及び不活性物質の混合物であってもよい。
【００２２】
水素は有効な剥離用物質であるが、Ｓｉデバイスのアクセプタの活性度を低下させる場合がある。従って、不活性物質を混合させれば、より水素の割合が減少し、これによって水素起因のアクセプタの活性度低下の軽減効果が得られる。
【００２３】
本発明に係る半導体装置の製造方法は、第１平坦化膜を形成した後で且つ剥離層を形成する前に、縦型バイポーラ構造トランジスタ素子部の形成部分の第１平坦化膜の膜厚さの方が、ＭＯＳ構造トランジスタ素子部の形成部分の第１平坦化膜の膜厚さよりも薄くなるように、第１平坦化膜に段差部を形成させてもよい。
【００２４】
このように段差部を形成した第１平坦化膜を介して剥離用物質をイオンにして単結晶シリコン基板に注入すると、第１平坦化膜の膜厚さによってできる表面形状に対応した形状の剥離層が単結晶シリコン基板中に形成される。すなわち、剥離層が、縦型バイポーラ構造トランジスタ素子部の下方では深く、且つ、ＭＯＳ構造トランジスタ素子部の下方では浅く形成される。すると、この剥離層で単結晶シリコン基板の一部を剥離させた後にそれぞれのトランジスタ上に残っている単結晶シリコン層を同時にエッチング等で除去するだけで、単結晶シリコン層が厚い部分と薄い部分との差を変えずに、薄膜化を行うことができる。従って、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタに比べて薄いＭＯＳ構造の単結晶シリコン薄膜トランジスタに形成する単結晶シリコン層の薄膜化を容易に行うことができる。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、高性能な半導体装置及びその製造方法並びに表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態に係る半導体装置１を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００２７】
（半導体装置の構成）
図１１に示すように、本実施形態に係る半導体装置１は、ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２と非単結晶シリコン薄膜トランジスタ３とが、絶縁性基板４上の異なる領域に集積されたものである。
【００２８】
ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２は、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５と、ｎ型ＭＯＳ構造及びｐ型ＭＯＳ構造の単結晶シリコン薄膜トランジスタ７，８からなるＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６とが同一絶縁性基板４上に形成されている。
【００２９】
縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５は、以下に示す第１平坦化膜３０及び第２平坦化膜３１を介して、絶縁性基板４上に形成されている。縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５は、縦型バイポーラ構造トランジスタ素子部１０、並びに、コレクタ電極１１、ベース電極１２及びエミッタ電極１３で構成されている。
【００３０】
縦型バイポーラ構造トランジスタ素子部１０は、縦型で三層に重なる積層構造を形成する、コレクタ（アクティブコレクタ）１５、ベース１６及びエミッタ１７で構成されている。コレクタ１５は縦型バイポーラ構造トランジスタ素子部１０の最上層に、ベース１６は中間層に、そしてエミッタ１７は最下層にそれぞれ形成されている。また、コレクタ１５及びエミッタ１７はｎ型単結晶シリコンで形成されており、ベース１６はｐ型単結晶シリコンで形成されている。すなわち、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５はｎｐｎ型のトランジスタを構成している。また、コレクタ（アクティブコレクタ）１５は外部コレクタ領域と異なる濃度プロファイルで作成されている。さらに、ベース１６は、両サイドに外部ベース領域１８が形成されている。外部ベース１８は高濃度ｐ型ポリシリコン領域２０からの拡散により形成される。高濃度ｐ型ポリシリコン領域２０は、その両サイド及び下面にＳｉＯ２膜２１が形成されている。高濃度ｐ型ポリシリコン領域２０下面のＳｉＯ２膜２１は、その中央に開口部２２が形成されている。この開口部２２に嵌め込むように、且つ、高濃度ｐ型ポリシリコン領域２０の下面に接するようにベース電極１２が形成されている。
【００３１】
エミッタ１７は、高濃度ｎ型ポリシリコン領域２５からの拡散により形成される。高濃度ｎ型ポリシリコン領域２５は、その下面に接するように、且つ、その溝に嵌め込むようにエミッタ電極１３が形成されている。
【００３２】
コレクタ電極１１は、コレクタ１５の上面に接するように形成されている。
【００３３】
コレクタ電極１１はそれぞれAlやAl合金で形成される。コレクタ電極は金属で形成されなくても良い。
【００３４】
ベース電極１２及びエミッタ電極１３は、それぞれTiやTiNで形成されている。これは、絶縁性基板とシリコン基板を接合後、基板除去および接合強度向上のために行う熱処理の温度に耐えうる金属を選ぶ必要があるためである。また、これらの電極には、それぞれ電気配線（不図示）がなされており、これにより、トランジスタの論理回路が構成されている。
【００３５】
第１平坦化膜３０は、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５及びＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６の下側に形成されている。第１平坦化膜３０は、その下側表面に段差部３２が形成されている。段差部３２は、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５の両下端部から、下方へ拡がるようにそれぞれ形成されている。
【００３６】
第２平坦化膜３１は、第１平坦化膜３０の下側全体に亘り形成されている。第２平坦化膜３１は、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５の下方では厚く、ＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６の下方では薄く形成されている。また、第１平坦化膜３０及び第２平坦化膜３１は、ＳｉＯ２等の無機系の絶縁膜や有機基を有する無機成分を主体とする絶縁材料（有機基を含むポリシロキサン等）からなる絶縁膜で形成されている。
【００３７】
ＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６は、並設されたｎ型ＭＯＳ構造の単結晶シリコン薄膜トランジスタ７及びｐ型ＭＯＳ構造の単結晶シリコン薄膜トランジスタ８で構成されている。
【００３８】
ｎ型ＭＯＳ構造の単結晶シリコン薄膜トランジスタ７は、ＭＯＳ構造トランジスタ素子部９（ｎ型ソース４０、ｎ型ドレイン４１及びゲート４２）、並びに、ソース電極４５、ドレイン電極４６及びゲート電極４７で構成されている。
【００３９】
ｐ型ＭＯＳ構造の単結晶シリコン薄膜トランジスタ８は、ＭＯＳ構造トランジスタ素子部９’（ｐ型ソース５０、ｐ型ドレイン５１及びゲート５２）、並びに、ソース電極５５、ドレイン電極５６及びゲート電極５７で構成されている。
【００４０】
これらのソース４０，５０及びドレイン４１，５１は、第１平坦化膜３０の上面全体に亘り形成されたゲート酸化膜（ＳｉＯ２膜）７０の上面に、それぞれゲート４２，５２の幅と同じだけ間隔を空けて並設されている。ｐ型のソース５０及びドレイン５１のそれぞれ外側で且つゲート酸化膜膜７０の上面に、酸化膜（ＳｉＯ２膜）で形成された素子分離壁７１が設けられている。ゲート酸化膜７０は、ソース４０，５０及びドレイン４１，５１の下側に位置する部分に開口部７２が形成されている。ソース電極４５，５５及びドレイン電極４６，５６は、それぞれソース４０，５０及びドレイン４１，５１の下面に接するように、ゲート酸化膜７０の開口部７２に嵌め込まれている。
【００４１】
ゲート４２，５２は、ゲート酸化膜７０の下面に接するように且つソース電極４５，５５及びドレイン電極４６，５６の中間位置に形成されている。ゲート４２，５２は高濃度ポリシリコンで形成されている。ゲート電極４７，５７は、ゲート４２，５２の下面に接するように形成されている。
【００４２】
これらの電極４５〜４７，５５〜５７は、TiやTiNで形成されている。これは、絶縁性基板とシリコン基板を接合後、基板除去及び接合強度向上のために行う熱処理の温度に耐えうる金属を選ぶ必要があるためである。また、これらの電極には、それぞれ不図示の電気配線がなされており、これにより、トランジスタで構成される論理回路が接続されている。
【００４３】
非単結晶シリコン薄膜トランジスタ３は、絶縁性基板４上に、ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２と並設されている。非単結晶シリコン薄膜トランジスタ３は、ＣＭＯＳ構造のトランジスタであり、ソース１２０、ドレイン１２１及びゲート１２２、並びに、ソース電極１２５，ゲート電極１２７及びドレイン電極１２６からなるｎ型ＭＯＳ構造の非単結晶シリコン薄膜トランジスタと、ソース１３０、ドレイン１３１及びゲート１３２、並びに、ソース電極１３５，ゲート電極１３７及びドレイン電極１３６からなるｐ型ＭＯＳ構造の非単結晶シリコン薄膜トランジスタとで構成されている。非単結晶シリコン薄膜トランジスタ３は、ゲート酸化膜（ＳｉＯ２膜）１４０を挟んで上層にはゲート１２２，１３２及びその上面にそれぞれ形成されたゲート電極１２７，１３７、下層にはソース１２，１３０及びドレイン１２１，１３１がそれぞれシリコン非単結晶層８１を挟んで形成されている。また、ソース１２０，１３０及びドレイン１２１，１３１の上側には、ゲート酸化膜１４０を挟んでそれぞれソース電極１２５，１３５及びドレイン電極１２６，１３６が形成されている。さらに、各電極１２５〜１２７及び１３５〜１３７の間には、層間酸化膜（ＳｉＯ２膜）１４１が形成されている。
【００４４】
絶縁性基板４は、高歪点ガラスであるバリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラス等で形成されている。
【００４５】
以上の構成の半導体装置１が、図１２のように、表示装置９４のアクティブマトリクス基板９５に駆動素子として集積されている。トランジスタの性能が単結晶程度まで高くなくても良い表示装置９４の画面９６及びゲートドライバ９７には、非単結晶シリコン薄膜トランジスタ３の集積回路が設けられている。また、ソースドライバ９８には、非単結晶シリコン薄膜トランジスタ３又はＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の集積回路が設けられており、これらはコストと性能とを考慮して選択される。さらに、高速性及び高周波特性が重視される高付加価値周辺回路９９には、ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の集積回路が設けられている。
【００４６】
（半導体装置の製造方法）
次に、半導体装置１の製造方法について説明する。
【００４７】
（素子部形成ステップ）
まず、図１に示すように、単結晶シリコン基板９０上に通常のＢｉＣＭＯＳプロセスを用いて、予め設計したパターンで酸化、拡散、エピタキシャル成長、リソグラフィー、エッチング等のプロセスを適宜繰り返すことにより、各々、素子分離壁７１で絶縁された縦型バイポーラ構造トランジスタ素子部１０（コレクタ１５、ベース１６及びエミッタ１７）並びにＣＭＯＳ構造トランジスタ素子部９（ソース４０、ドレイン４１及びゲート４２）及び素子部９’（ソース５０、ドレイン５１及びゲート５２）を形成する。
【００４８】
単結晶シリコン基板９０の加工はLSI製造設備を使い、ＣＭＯＳ構造トランジスタのゲート幅としては、容易に０．５um以下の微細加工を行うことが可能である。
【００４９】
また、このとき、縦型バイポーラ構造トランジスタ素子部１０は、最上層がエミッタ１７、中間層がベース１６、最下層がコレクタ１５となっている。
【００５０】
（第１平坦化膜形成ステップ）
次いで、図２に示すように、これらのトランジスタを覆うように、ＳｉＯ２膜を単結晶シリコン基板９０全面に亘って形成し、ＣＭＰ（Chemical and Mechanical Polishing）等により平坦化することにより、第１平坦化膜３０を形成する。ここで、ＣＭＰは、支持用のヘッド（キャリア）に取り付けたウェハと研磨用の定盤に取り付けられた研磨布（パッド）と、そこへ供給される研磨液（スラリー）の間の機械的研磨と化学作用の兼ね合いにより、基板表面の研磨を行う技術である。
【００５１】
（段差部形成ステップ）
続いて、図３に示すように、第１平坦化膜３０に対して、縦型パイポーラ構造トランジスタ素子部１０の上方部だけその膜厚さが薄くなるように、エッチング等により段差部３２を形成する。このとき、単結晶シリコン基板９０中での縦型バイポーラ構造トランジスタ素子部１０の深さが、ＭＯＳ構造トランジスタ素子部９，９’の深さに比べて深い分だけ、段差を形成する。段差部３２の形状は、下方から斜め上方へ拡がるように形成するのがよい。段差部３２の形状を下方から鉛直上方へ延びるように形成すると、下記のようにイオン注入を行った場合、単結晶シリコン基板９０中に形成される剥離層９１の、段差部３２の鉛直方向に延びる部分に対応する部分が形成できない。すると、剥離層９１が不連続となり、単結晶シリコン基板９０の一部を剥離できなくなるためである。
【００５２】
（剥離層形成ステップ）
次に、図４に示すように、段差部３２を設けた第１平坦化膜３０の上方から、剥離物質として、水素をイオンにして注入する。イオン注入 は、加速電圧１００ないし１５０ｋｅＶ程度、ドーズ量約５×１０16／ｃｍ２程度で行う。注入したイオンは、それぞれのトランジスタの下方まで侵入し、剥離層９１を形成する。ここで、注入したイオンは、第１平坦化膜３０の厚さに対応して、縦型バイポーラ構造トランジスタ素子部１０の下方ではより深く侵入し、ＭＯＳ構造トランジスタ素子部９，９’の下方ではより浅く侵入するため、第１平坦化膜３０の表面形状と同様な形状の剥離層９１が形成される。また、イオン注入飛程は、縦型バイポーラ構造トランジスタ素子部１０及びＭＯＳ構造トランジスタ素子部９，９’を通過し、単結晶シリコン基板の底に到達する間に剥離層９１が形成されるように、イオン注入エネルギーを制御することにより設定する。さらに、注入イオンとしては水素及びヘリウムの混合物であってもよい。また、水素と混合する物質は不活性ガスであればよく、ヘリウムでなくてもよい。
【００５３】
（第１電極形成ステップ）
次いで、図５に示すように、縦型バイポーラ構造トランジスタ素子部１０のエミッタ１７にエミッタ電極１３、及び、ベース１６にベース電極１２を形成することにより、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５及びＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６を形成する。また、ＭＯＳ構造トランジスタ素子部９，９’のソース４０，５０、ドレイン４１，５１及びゲート４２，５２にそれぞれソース電極４５，５５、ドレイン電極４６，５６及びゲート電極４７，５７を形成する。これらの電極４５〜４７，５５〜５７（第１電極）は、溶融点の高い金属を電極として放電溶解させ，この溶融粒子を高速で吹き付けるスパッタ法等により形成する。電極材料としては、TiやTiNが用いられる。これは、絶縁性基板とシリコン基板を接合後、基板除去及び接合強度向上のために行う熱処理の温度に耐えうる金属を選ぶ必要があるためである。
【００５４】
（第２平坦化膜形成ステップ）
続いて、図６に示すように、これらのトランジスタ５，６を覆うように、ＳｉＯ２膜を単結晶シリコン基板９０全面に亘って形成し、ＣＭＰ等で平坦化することにより、第２平坦化膜３１を形成する。
【００５５】
（基板接合ステップ）
次に、図７に示すように、単結晶シリコン基板９０を、第２平坦化膜３１の表面が接触面となるように所定の位置にアライメントし、室温で密着させて絶縁性基板４に接合する。絶縁性基板４の表面は厚さ１００nm程度の酸化膜で覆っておいてもよい。一般に、絶縁性基板と、単結晶シリコン基板(表面を酸化処理済み)とを接着剤なしで接合させるには、それらの表面状態の清浄度や、活性度が極めて重要である。
【００５６】
従って、単結晶シリコン基板９０と絶縁性基板４は、表面状態の清浄度や、活性度を良好なものにするために、接合前にＳＣ１液と呼ばれる液体で接合前に洗浄・乾燥させる。
【００５７】
ＳＣ１液は、市販のアンモニア水（ＮＨ４ＯＨ：３０％）と、過酸化水素水（Ｈ２Ｏ２：３０％）と純水（Ｈ２０）を混合して、作製する。一例としては、上記薬液を、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２０＝５：１２：６０の割合で混合する。この薬液の液温は、室温のままとし、上記単結晶シリコン基板９０と絶縁性基板４とを上記ＳＣ１液に５分間浸して洗浄する。
【００５８】
その後、単結晶シリコン基板９０と絶縁性基板４とを純水（比抵抗値１０ＭΩｃｍ以上）で流水のもとに、１０分間洗浄し、スピンドライヤーなどで迅速に乾燥させる。そしてこれら単結晶シリコン基板９０の表面と、絶縁性基板４の表面とを互いに接触させ、僅かな力で押す。これにより、単結晶シリコン基板９０と絶縁性基板４とは、自発的に接着する。単結晶シリコン基板９０と絶縁性基板４との接合は、van der Waals力による寄与及び水素結合による寄与等によって可能となる。この接合は、両基板４，９０の表面の上記３つの寄与のバランスが近いものほど接合性が良い。
【００５９】
ここで、絶縁性基板４上にあらかじめ非単結晶シリコン薄膜トランジスタを作成しておいてもよい。この場合、単結晶シリコン基板を接合する領域には、絶縁性基板表面もしくは酸化膜のみで覆われている必要がある。
【００６０】
なお、非単結晶シリコン薄膜トランジスタは、単結晶シリコン基板を接合後に作成しても良い。
【００６１】
（基板除去ステップ）
次いで、図８に示すように、絶縁性基板４上に接合された単結晶シリコン基板９０に熱処理（４５０℃〜６００℃で３０分の電気炉によるアニールまたはランプアニール）を施し、剥離層９１の温度をＳｉから水素が離脱する温度以上に昇温する。そして、剥離層９１に沿って素子部形成側部分と反対側の部分を、剥離させることによって除去する。このとき、剥離層９１には段差部３２が形成されているため、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５の上方では、ＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６の上方と比べて、単結晶シリコン基板９０が盛り上がった形状となっている。
【００６２】
また、このときの熱処理により、Van der Waals力や水素結合で接合されていた単結晶シリコン基板９０と絶縁性基板４との界面でＳｉ−ＯＨ＋ −Ｓｉ−ＯＨ →Ｓｉ−Ｏ−Ｓｉ＋Ｈ２Ｏの反応が生じ、これらの基板４，９０の接合を原子同士の強固な結合に変化させることができる。
【００６３】
（薄膜化ステップ）
次に、図９のように、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５のコレクタ１５が露出するように、また、ＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６のソース４０，５０及びドレイン４１，５１の寄生容量を削減するために、単結晶シリコン基板９０に上面からエッチング等を施してこれらのトランジスタ５，６の薄膜化を行う。このとき、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５及びＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６は高さが異なっている。しかし、単結晶シリコン基板９０に段差部３２が形成されており、それぞれのトランジスタ５，６の上方の単結晶層の厚みが異なっている。従って、単結晶シリコン基板９０の上面を均一に薄膜化していくことで容易に上記の露出化を行うことができる。
【００６４】
（第２電極形成ステップ）
続いて、図１０のように、露出させた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５のコレクタ１５の上面に、スパッタ法等によりコレクタ電極（第２電極）１１を形成する。電極材料としては、ＡｌやＡｌ合金が用いられる。Ａｌは、Ｓｉとの接触性、ＳｉＯ２に対する密着性、ホトレジストマスクによるエッチング加工性等、Ｓｉデバイスに対して優れた適合性を有するためである。また、Ａｌ合金としては、Ａｌ−ＳｉやＡｌ−Ｓｉ−Ｃｕ合金等が好適である。また、この電極は金属でなくてもよい。例えば、高濃度にドーピングされたポリシリコンでも良い。
【００６５】
あらかじめ絶縁性基板上４上に非単結晶シリコン薄膜トランジスタを作成している場合、図１１のように、この非単結晶シリコン薄膜トランジスタ３のゲート電極（１２７、１３７）、ソース電極（１２５、１３５）、ドレイン電極（１２６、１３６）も上記コレクタ電極と同時に作成する。コレクタ電極を金属で作成しない場合は、コレクタ電極と非単結晶シリコン薄膜トランジスタの電極は同時に作成しなくてもよい。
【００６６】
以上の作業により、半導体装置１を製造する。
【００６７】
ここで、本実施形態では、ｎｐｎ型の縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５を形成したが、それぞれｐ型、ｎ型及びｐ型の単結晶シリコンを用いてｐｎｐ型の縦型バイポーラ構造の単結晶シリコン薄膜トランジスタを形成してもよい。
【００６８】
また、本実施形態において作成したバイポーラトランジスタは最上層がコレクタのものを示したが、これに限るものではない。すなわち、最上層がエミッタ、最下層がコレクタとなってもよい。
【００６９】
また、本実施形態において示したバイポーラトランジスタは、ポリシリコンエミッタを用いているが、エミッタを拡散またはイオン注入と拡散によって作成したバイポーラトランジスタでもよい。
【００７０】
（作用効果）
次に、作用効果について説明する。
【００７１】
本実施形態に係る半導体装置１は、絶縁性基板４と、その上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５と、を備え、その単結晶シリコン薄膜トランジスタ５は、最上層のコレクタ１５、中間層のベース１６及び最下層のエミッタ１７により積層構造が構成された素子部１０と、素子部１０のコレクタ１５よりも上層側に設けられてコレクタ１５に電気的に接続されたコレクタ電極１１と、エミッタ１７よりも下層側に設けられてエミッタ１７に電気的に接続されたエミッタ電極１３と、を有することを特徴とする。
【００７２】
このため、エミッタ１７とコレクタ電極１１との距離が短くなり、エミッタ１７からコレクタ１５へのキャリアの走行時間が短くなる。従って、トランジスタの高速性及び高周波特性等の性能が高くなる。また、コレクタ１５の領域を延長してリーチスルーを形成する必要がないため、従来のものより半導体装置製造プロセスが簡略化され、さらに、半導体装置の省スペース化が可能となる。
【００７３】
また、半導体装置１は、上記絶縁性基板４上に、ＭＯＳ構造の単結晶シリコン薄膜トランジスタ６をさらに備えてもよい。
【００７４】
これによると、同一の絶縁性基板４上にバイポーラ構造の単結晶シリコン薄膜トランジスタ５及びＭＯＳ構造の単結晶シリコン薄膜トランジスタ６を備えたＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２を形成することができる。このとき、ＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６は絶縁性基板上に設けられたＳＯＩ構造を形成しているため、デバイスの高性能化が可能となる。従って、このようなＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６を上記の縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５と同一絶縁性基板４上に設けると、従来と比べてより高速かつ高性能なＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタが得られる。
【００７５】
さらに、半導体装置１は、上記縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５及びＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６が形成された絶縁性基板上に、非単結晶シリコン薄膜トランジスタ３をさらに備えてもよい。
【００７６】
このため、半導体集積回路等において、高性能トランジスタ特性を要する部位にＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６を用い、トランジスタの性能が単結晶程度まで高くなくても良い部位には非単結晶シリコン薄膜トランジスタ３を用いる、というように使い分ける際に、高性能な半導体デバイスとして用いることができる。
【００７７】
本実施形態に係る表示装置９０は、絶縁性基板４と、その上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５と、を備えたアクティブマトリクス基板９５を包含し、その単結晶シリコン薄膜トランジスタ５は、最上層のコレクタ１５、中間層のベース１６及び最下層のエミッタ１７により積層構造が構成された素子部１０と、素子部１０のコレクタ１５よりも上層側に設けられてコレクタ１５に電気的に接続されたコレクタ電極１１と、素子部１５のエミッタ１７よりも下層側に設けられてエミッタ１７に電気的に接続されたエミッタ電極１３と、を有することを特徴とする。
【００７８】
上記のアクティブマトリクス基板９５を表示装置のタイミングコントローラ等のようなデバイスに用いると、その部位に特に必要である高速性及び高周波特性を与えることができる。
【００７９】
本実施形態に係る半導体装置１の製造方法は、単結晶シリコン基板９０上に、最上層のコレクタ１５、中間層のベース１６及び最下層のエミッタ１７により積層構造が構成された縦型バイポーラ構造トランジスタ素子部１０と、ゲート４２，５２、ソース４０，５０及びドレイン４１，５１で構成されたＣＭＯＳ構造トランジスタ素子部９，９’と、を形成する素子部形成ステップを備える。また、縦型バイポーラ構造トランジスタ素子部１０及びＣＭＯＳ構造トランジスタ素子部９，９’を形成した単結晶シリコン基板９０上を覆うように第１平坦化膜３０を形成する第１平坦化膜形成ステップと、単結晶シリコン基板９０に上記第１平坦化膜３０を介して剥離用物質をイオンにして注入することにより剥離層９１を形成する剥離層形成ステップを備える。さらに、剥離層９１を形成した上記単結晶シリコン基板９０に、上記縦型バイポーラ構造トランジスタ素子部１０のベース１６及びエミッタ１７にそれぞれ電気的に接続されたベース電極１２及びエミッタ電極１３、並びに、ＣＭＯＳ構造トランジスタ素子部９，９’のゲート４２，５２、ソース４０，５０及びドレイン４１，５１のそれぞれに電気的に接続されたゲート電極４７，５７、ソース電極４５，５５及びドレイン電極４６，５６を形成する第１電極形成ステップと、ベース電極１２及びエミッタ電極１３、並びに、ゲート電極４７，５７、ソース電極４５，５５及びドレイン電極４６，５６を形成した単結晶シリコン基板９０上を覆うように第２平坦化膜３１を形成する第２平坦化膜形成ステップを備える。また、単結晶シリコン基板９０を第２平坦化膜３１の表面が接触面となるように絶縁性基板４に接合する基板接合ステップと、絶縁性基板４上に設けた単結晶シリコン基板９０を、剥離層９１に沿って素子部形成側部分の反対側の部分を除去する基板除去ステップと、単結晶シリコン基板９０の素子部形成側部分から薄膜化を行う薄膜化ステップと、上記薄膜化により露出させた上記縦型バイポーラ構造トランジスタ素子部１０のコレクタ１５に電気的に接続されたコレクタ電極１１を形成する第２電極形成ステップと、を備えたことを特徴とする。
【００８０】
これによると、同一の絶縁性基板４上に縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５及びＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６を備えたＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２を形成できるが、このとき、ＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６がＳＯＩ構造を形成している。さらに、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５は、そのエミッタ１７とコレクタ電極１１との距離が短くなり、エミッタ１７からコレクタ１５へのキャリアの走行時間が短くなる。従って、従来と比べてより高速かつ高性能なＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタが得られる。
【００８１】
また、半導体装置１の製造方法は、上記の剥離用物質が、水素及び不活性物質の混合物であってもよい。
【００８２】
水素は有効な剥離用物質であるが、Ｓｉデバイスのアクセプタの活性度を低下させる場合がある。従って、不活性物質を混合させれば、より水素の割合が減少し、これによって水素起因のアクセプタの活性度低下の軽減効果が得られる。
【００８３】
さらに、半導体装置１の製造方法は、第１平坦化膜３０を形成した後で且つ剥離層９１を形成する前に、縦型バイポーラ構造トランジスタ素子部１０形成部分の第１平坦化膜３０の膜厚さの方が、ＣＭＯＳ構造トランジスタ素子部９，９’の形成部分の第１平坦化膜３０の膜厚さよりも薄くなるように、第１平坦化膜３０に段差部３２を形成させてもよい。
【００８４】
このように段差部３２を形成した第１平坦化膜３０を介して剥離用物質をイオンにして単結晶シリコン基板９０に注入すると、第１平坦化膜３０の膜厚さによってできる表面形状に対応した形状の剥離層９１が単結晶シリコン基板９０中に形成される。すなわち、剥離層９１が、縦型バイポーラ構造トランジスタ素子部１０の下方では深く、且つ、ＣＭＯＳ構造トランジスタ素子部９，９’の下方では浅く形成される。すると、この剥離層９１で単結晶シリコン基板９０の一部を剥離させた後にそれぞれのトランジスタ５，６上に残っている単結晶シリコン層を同時にエッチング等で除去するだけで、単結晶シリコン層が厚い部分と薄い部分との差を変えずに、薄膜化を行うことができる。従って、縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５に比べて薄いＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ６に形成する単結晶シリコン層の薄膜化を容易に行うことができる。
【産業上の利用分野】
【００８５】
以上説明したように、本発明は、縦型バイポーラ構造の単結晶Ｓｉ薄膜トランジスタを備えた半導体装置及びその製造方法並びに表示装置について有用である。
【図面の簡単な説明】
【００８６】
【図１】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における素子部形成ステップを示す断面図である。
【図２】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における第１平坦化膜形成ステップを示す断面図である。
【図３】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における段差部形成ステップを示す断面図である。
【図４】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における剥離層形成ステップを示す断面図である。
【図５】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における第１電極形成ステップを示す断面図である。
【図６】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における第２平坦化膜形成ステップを示す断面図である。
【図７】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における基板接合ステップを示す断面図である。
【図８】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における基板除去ステップを示す断面図である。
【図９】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における薄膜化ステップを示す断面図である。
【図１０】ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ２の製造方法における第２電極形成ステップを示す断面図である。
【図１１】本発明の実施形態に係る半導体装置１の断面図である。
【図１２】本発明の実施形態に係る表示装置９４の平面図である。
【図１３】従来の縦型バイポーラ構造のトランジスタ１００の断面図である。
【符号の説明】
【００８７】
１  半導体装置
２  ＢｉＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ
３  非単結晶シリコン薄膜トランジスタ
４  絶縁性基板
５  縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ
６  ＣＭＯＳ構造の単結晶シリコン薄膜トランジスタ
７  ｎ型ＭＯＳ構造の単結晶シリコン薄膜トランジスタ
８  ｐ型ＭＯＳ構造の単結晶シリコン薄膜トランジスタ
９，９’ＣＭＯＳ構造トランジスタ素子部
１０  縦型バイポーラ構造トランジスタ素子部
１１，１０４  コレクタ電極
１２  ベース電極
１３  エミッタ電極
１５，１１０  コレクタ
１６，１０１  ベース
１７，１０２  エミッタ
３０  第１平坦化膜
３１  第２平坦化膜
３２  段差部
４０，１２０  ｎ型ソース
４１，１２１  ｎ型ドレイン
４２，１２２  ｎ型ゲート
４５，５５，１２５，１３５  ソース電極
４６，５６，１２６，１３６  ドレイン電極
４７，５７，１２７，１３７  ゲート電極
５０，１３０  ｐ型ソース
５１，１３１  ｐ型ドレイン
５２，１３２  ｐ型ゲート
７１，７３，１１１  素子分離壁
８１  シリコン非単結晶層
９０  単結晶シリコン基板
９１  剥離層
９４  表示装置
９５  アクティブマトリクス基板
１０５  半導体基板
１０６  リーチスルー
１０７  外部ベース
１０８  高濃度ｐ型ポリシリコン領域
１０９  高濃度ｎ型ポリシリコン領域
１１２  ＳｉＯ２膜
【図１】
2006344666.tif 000003
【図２】
2006344666.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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