(57)【要約】【課題】転送元からのデータ転送要求に対して異なったバスを介したデータ転送を行うことができるデータ転送制御装置を提供することを目的とする。【解決手段】外部２０からデータを受信した場合にデータ転送要求信号ＤＲＥＱを出力する外部接続手段１６と、データ転送要求信号ＤＲＥＱを受信した場合に、外部接続手段１６から第１のバス１１を介して当該第１のバス１１に接続された第１の格納手段１３にデータを転送する第１の転送手段１７と、データ転送要求信号ＤＲＥＱを受信した場合に、外部接続手段１６から第２のバス１２を介して当該第２のバス１２に接続された第２の格納手段１４にデータを転送する第２の転送手段１８と、外部接続手段１６が出力したデータ転送要求信号ＤＲＥＱを第１又は第２の転送手段１７，１８の何れか一方に受信させる制御手段１５と、を備えるデータ転送制御装置。【選択図】図１
2006004038.tif 000002
【特許請求の範囲】
【請求項１】
外部からデータを受信した場合にデータ転送要求信号を出力する外部接続手段と、
前記データ転送要求信号を受信した場合に、前記外部接続手段から第１のバスを介して当該第１のバスに接続された第１の格納手段にデータを転送する第１の転送手段と、
前記データ転送要求信号を受信した場合に、前記外部接続手段から第２のバスを介して当該第２のバスに接続された第２の格納手段にデータを転送する第２の転送手段と、
前記外部接続手段が出力したデータ転送要求信号を前記第１又は第２の転送手段の何れか一方に受信させる制御手段と、
を備えることを特徴とするデータ転送制御装置。
【請求項２】
前記制御手段は、前記第１のバスが他のジョブにより使用されていない場合には、前記データ転送要求信号を前記第１の転送手段に受信させ、前記第１のバスが他のジョブにより使用されている場合には、前記データ転送要求信号を前記第２の転送手段に受信させることを特徴とする請求項１に記載のデータ転送制御装置。
【請求項３】
前記データ転送要求信号を前記第１の転送手段に受信させるための第１の信号線の接続と、前記データ転送要求信号を前記第２の転送手段に受信させるための第２の信号線の接続とを切替えて、何れか一方の前記信号線を接続し他方の前記信号線の接続を遮断する接続切替手段を備え、
前記制御手段は、前記接続切替手段により前記第１及び第２の信号線の接続を切替えることによって、前記データ転送要求信号を前記第１又は第２の転送手段の何れか一方に受信させることを特徴とする請求項１又は２に記載のデータ転送制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送制御装置に関し、詳しくは、転送元からのデータ転送要求に対して、データ転送に使用するバスを切替えて何れかのバスに接続された転送先へデータ転送を行うデータ転送制御装置に関するものである。
【背景技術】
【０００２】
同じバスを使用する複数のデータ転送要求に対して、当該バスを介してＤＭＡ（Direct Memory Access）転送を行うバスコントローラ（ＤＭＡＣ：Direct Memory Access Controller）がある。例えば図３に示すように、外部の入出力装置９１のＩ／Ｏインターフェース（Input/Output Interface）９２と接続されたＩ／Ｏインターフェース９３は、入出力装置９１からデータが転送された場合に、バスコントローラ９４に対してＤＭＡ転送要求信号（以下、「ＤＲＥＱ」という。）を出力する。バスコントローラ９４は、出力されたＤＲＥＱに対して、ＣＰＵ９６によりバス９５の使用を許可された場合には、Ｉ／Ｏインターフェース９３にＤＭＡ転送許可信号（以下、「ＤＡＣＫ」という。）を出力し、Ｉ／Ｏインターフェース９３からバス９５を介してメモリ９７にデータをＤＭＡ転送する。一方、バスコントローラ９４は、バス９５が他のジョブにより使用中のため、バス９５の使用が許可されない場合には、バス９５が開放されてその使用を許可された後にＩ／Ｏインターフェース９３にＤＡＣＫを出力し、Ｉ／Ｏインターフェース９３からバス９５を介してメモリ９７にデータをＤＭＡ転送するようになっている。
【０００３】
ところで、例えば、他の転送元９８からメモリ９７へのデータ転送中に、Ｉ／Ｏインターフェース９３からバスコントローラ９４にＤＲＥＱが出力された場合、他の転送元９８からバス９５を介したメモリ９７へのデータ転送がＩ／Ｏインターフェース９３からバス９５を介したメモリ９７へのデータ転送に比べて優先順位が低いとしても、バスコントローラ９４は、他の転送元９８からのデータ転送が完了しバス９５の使用を許可されるまでＩ／Ｏインターフェース９３からのデータ転送を行うことができない。このことを考慮して、特許文献１には、優先順位の高いデータ転送を優先して行うデータ転送制御装置が開示されている。このデータ転送制御装置においては、同じバスを使用してデータ転送を行う複数のＤＭＡＣを設けるとともに、これらに優先順位を付け、優先順位の高い上位ＤＭＡＣからＤＭＡ転送要求があった場合、優先順位の低い下位ＤＭＡＣがデータ転送を行っているときには、制御部が下位ＤＭＡＣのデータ転送を一時停止させて、上位ＤＭＡＣが優先してデータ転送を行っている。
【特許文献１】特開平７−１６８７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されている従来のデータ転送制御装置においても、Ｉ／Ｏインターフェースは、それぞれ優先順位の高い低いに関係なく所定のバスを介したデータ転送を行う所定のＤＭＡＣにのみＤＲＥＱを出力し、他のバスを介したデータ転送を行う別のＤＭＡＣにはＤＲＥＱを出力しない。そのため、この別のＤＭＡＣによってＩ／Ｏインターフェースから他のバスを介して当該他のバスに接続されたメモリにデータ転送を行うことができないという問題があった。
【０００５】
本発明は、かかる問題を解決すべくなされたものであり、転送元からのデータ転送要求に対して異なったバスを介したデータ転送を行うことができるデータ転送制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
当該目的を達成するために、請求項１に記載のデータ転送制御装置は、外部からデータを受信した場合にデータ転送要求信号を出力する外部接続手段と、前記データ転送要求信号を受信した場合に、前記外部接続手段から第１のバスを介して当該第１のバスに接続された第１の格納手段にデータを転送する第１の転送手段と、前記データ転送要求信号を受信した場合に、前記外部接続手段から第２のバスを介して当該第２のバスに接続された第２の格納手段にデータを転送する第２の転送手段と、前記外部接続手段が出力したデータ転送要求信号を前記第１又は第２の転送手段の何れか一方に受信させる制御手段と、を備えることを特徴としている。
【０００７】
請求項２に記載のデータ転送制御装置は、請求項１に記載のデータ転送制御装置において、前記制御手段は、前記第１のバスが他のジョブにより使用されていない場合には、前記データ転送要求信号を前記第１の転送手段に受信させ、前記第１のバスが他のジョブにより使用されている場合には、前記データ転送要求信号を前記第２の転送手段に受信させることを特徴としている。
【０００８】
請求項３に記載のデータ転送制御装置は、請求項１又は２に記載のデータ転送制御装置において、前記データ転送要求信号を前記第１の転送手段に受信させるための第１の信号線の接続と、前記データ転送要求信号を前記第２の転送手段に受信させるための第２の信号線の接続とを切替えて、何れか一方の前記信号線を接続し他方の前記信号線の接続を遮断する接続切替手段を備え、前記制御手段は、前記接続切替手段により前記第１及び第２の信号線の接続を切替えることによって、前記データ転送要求信号を前記第１又は第２の転送手段の何れか一方に受信させることを特徴としている。
【発明の効果】
【０００９】
請求項１に記載のデータ転送制御装置によれば、制御手段はデータ転送要求信号を第１の転送手段又は第２の転送手段の何れか一方に受信させるので、第１のバスに接続された第１の格納手段と第２のバスに接続された第２の格納手段との何れの格納手段にも外部接続手段からデータを転送することができる。
【００１０】
請求項２に記載のデータ転送制御装置によれば、第１のバスの使用状態に応じて第１又は第２のバスの何れか一方を介して、外部接続手段からデータを転送することができる。また、制御手段は第１のバスが使用されている場合には第２の転送手段にデータ転送要求信号を受信させるので、使用されている第１のバスが開放されるまで外部接続手段からのデータ転送を待機させることなく、第２のバスを介してデータを転送することができる。
【００１１】
請求項３に記載のデータ転送制御装置によれば、接続切替手段により第１及び第２の信号線の接続を切替えることによって、データ転送要求信号を第１又は第２の転送手段の何れか一方に受信させる機能を機械的に簡易に実現することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態に係るデータ転送制御装置について図面に基づき説明する。このデータ転送制御装置１０は、図１に示すように、第１バス１１、第２バス１２、第１バス１１に接続された第１メモリ１３、第２バス１２に接続された第２メモリ１４、第２バス１２に接続されたＣＰＵ（Central Processing Unit）１５、第１バス１１と第２バス１２とに接続されたＩ／Ｏインターフェース（Input/Output Interface）１６、第１バス１１を介してＤＭＡ（Direct Memory Access）転送を行う第１バスコントローラ（ＤＭＡＣ：Direct Memory Access Controller）１７、及び第２バス１２を介してＤＭＡ転送を行う第２バスコントローラ（ＤＭＡＣ）１８を備え、Ｉ／Ｏインターフェース１６を介して外部の入出力装置２０のＩ／Ｏインターフェース２１に接続されている。
【００１３】
第１バス１１は、データ転送制御装置１０内の第１メモリ１３、Ｉ／Ｏインターフェース１６及び第１バス１１に接続された他の各種構成部（不図示）の間でデータを送受信するためのデータバスである。第２バス１２は、データ処理装置１０内の第２メモリ１４、ＣＰＵ１５、Ｉ／Ｏインターフェース１６及び第２バス１２に接続された他の各種構成部（不図示）の間でデータを送受信するためのデータバスであり、データ転送制御装置１０内のシステムバスとしての役割も果たす。第１メモリ１３は、データ転送制御装置１０の動作の実行に伴って取得される各種データを格納する書き込み及び読み出しが可能なメモリであり、第１バス１１を介して転送されるデータを格納する。第２メモリ１４は、データ転送制御装置１０の動作の実行に伴って取得される各種データを格納する書き込み及び読み出しが可能なメモリであり、第２バス１２を介して転送されるデータを格納する。ＣＰＵ１５は、データ転送制御装置１０全体の各構成部１１乃至１４，１６乃至１８及び前記他の各種構成部の動作制御を行う。
【００１４】
Ｉ／Ｏインターフェース１６は、外部の入出力装置２０と第１メモリ１３及び第２メモリ１４との間にてＩ／Ｏインターフェース２１を介してデータを転送するためのものであり、入出力装置２０から受信したデータを一時的に格納するメモリ（不図示）を備えている。また、Ｉ／Ｏインターフェース１６は、ＬＳＩ（Large Scale Integrated Circuit）等の回路及びレジスタ（共に不図示）を備え、入出力装置２０から受信したデータをメモリに格納した場合に、ＣＰＵ１５によってレジスタに格納された設定情報に従って、ＤＭＡ転送要求信号（以下、「ＤＲＥＱ」という。）を出力する。ここで具体的には、Ｉ／Ｏインターフェース１６は、ＣＰＵ１５によって第１バス１１を介してデータ転送を行うことを示す設定情報がレジスタに格納されると、第１バスコントローラ１７に接続された信号線に対してＤＲＥＱを出力し、ＣＰＵ１５によって第２バス１２を介してデータ転送を行うことを示す設定情報がレジスタに格納されると、第２バスコントローラ１８に接続された信号線に対してＤＲＥＱを出力する。
【００１５】
第１バスコントローラ１７は、Ｉ／Ｏインターフェース１６等の第１バス１１に接続された転送元（不図示を含む。）からのデータ転送要求に応じて、第１メモリ１３等の第１バス１１に接続された転送先（不図示を含む。）に第１バス１１を介して前記転送元からデータをＤＭＡ転送する。第１バスコントローラ１７は、Ｉ／Ｏインターフェース１６からＤＲＥＱを受信した場合、ＣＰＵ１５により第１バス１１の使用を許可されたとき、Ｉ／Ｏインターフェース１６に信号線を介してＤＭＡ転送許可信号（以下、「ＤＡＣＫ」という。）を出力し、Ｉ／Ｏインターフェース１６から第１バス１１を介して第１メモリ１３にデータをＤＭＡ転送する。第２バスコントローラ１８は、Ｉ／Ｏインターフェース１６等の第２バス１２に接続された転送元（不図示を含む。）からのデータ転送要求に応じて、第２メモリ１４等の第２バス１２に接続された転送先（不図示を含む。）に第２バス１２を介して前記転送元からデータをＤＭＡ転送する。第２バスコントローラ１８は、Ｉ／Ｏインターフェース１６からＤＲＥＱを受信した場合、ＣＰＵ１５により第２バス１２の使用を許可されたとき、Ｉ／Ｏインターフェース１６に信号線を介してＤＡＣＫを出力し、Ｉ／Ｏインターフェース１６から第２バス１２を介して第２メモリ１４にデータをＤＭＡ転送する。
【００１６】
次に、このように構成されたデータ転送制御装置１０において、Ｉ／Ｏインターフェース１６が外部の入出力装置２０から受信したデータを、Ｉ／Ｏインターフェース１６から第１メモリ１３又は第２メモリ１４に転送を行う場合の動作について説明する。外部の入出力装置２０は、Ｉ／Ｏインターフェース２１を介してデータ転送制御装置１０にデータを送信する。Ｉ／Ｏインターフェース１６は、この入出力装置２０から受信したデータを自身のメモリに一時的に格納する。このとき、ＣＰＵ１５は、第１バス１１及び第２バス１２の使用状態に基づいて、第１バスコントローラ１７又は第２バスコントローラ１８の何れによってＩ／Ｏインターフェース１６のメモリに格納されたデータを転送するかを選択した設定情報をＩ／Ｏインターフェース１６のレジスタに格納する。ＣＰＵ１５は、例えば、第１バス１１が他のジョブによって使用されていない場合には、第１バスコントローラ１７を選択し、第１バス１１が他のジョブによって使用されている場合には、第２バスコントローラ１８を選択する。また、ＣＰＵ１５は、第１バス１１が他のジョブによって使用されていない場合には、第１バスコントローラ１７を選択し、第１バス１１が他のジョブによって使用されている場合には、所定の時間が経過しても第１バス１１が他のジョブによって使用されているときのみ、第２バスコントローラ１８を選択するものであってもよい。また、ＣＰＵ１５は、第１バス１１及び第２バス１２の何れか一方の他のジョブによって使用されていないバスを介してデータ転送を行うように、第１バスコントローラ１７又は第２バスコントローラ１８かの何れか一方を選択するものであってもよい。Ｉ／Ｏインターフェース１６は、ＣＰＵ１５によってレジスタに格納された設定情報に従って、第１バスコントローラ１７又は第２バスコントローラ１８の何れか一方に信号線を介してＤＲＥＱを出力する。
【００１７】
第１バスコントローラ１７がＤＲＥＱを受信した場合、第１バスコントローラ１７は、ＣＰＵ１５により第１バス１１の使用を許可されたときには、Ｉ／Ｏインターフェース１６に信号線を介してＤＡＣＫを出力する。他方、第１バス１１の使用を許可されないときには、第１バス１１の使用を許可された後に、Ｉ／Ｏインターフェース１６に信号線を介してＤＡＣＫを出力する。ＤＡＣＫを出力した第１バスコントローラ１７は、第１バス１１を介してＩ／Ｏインターフェース１６から第１メモリ１３にデータをＤＭＡ転送する。
【００１８】
一方、第２バスコントローラ１８がＤＲＥＱを受信した場合、第２バスコントローラ１８は、ＣＰＵ１５により第２バス１２の使用を許可されたときには、Ｉ／Ｏインターフェース１６に信号線を介してＤＡＣＫを出力する。他方、第２バス１２の使用を許可されないときには、第２バス１２の使用を許可された後に、Ｉ／Ｏインターフェース１６に信号線を介してＤＡＣＫを出力する。ＤＡＣＫを出力した第２バスコントローラ１８は、第２バス１２を介してＩ／Ｏインターフェース１６から第２メモリ１４にデータをＤＭＡ転送する。
【００１９】
本実施の形態で示したデータ転送制御装置１０は、原稿から読み取った画像データなどに対して各種処理を行うコピー機、ファクシミリ機、スキャナ機及びこれらの複合機などの画像データを処理する画像データ処理装置に利用することができる。これにより、例えば、外部に接続された通信コーデック等のＩ／Ｏインターフェースを介して、外部からファクシミリ受信した画像データを、データバスに接続されたメモリやシステムバスに接続されたメモリに選択して格納することができる。なお、これらのメモリは、当該メモリに格納された画像データを９０°回転させて出力する等のために設けたＬＳＩを介してバスに接続されていてもよい。
【００２０】
なお、本実施の形態で示したデータ転送制御装置１０においては、Ｉ／Ｏインターフェース１６に設けたレジスタにＣＰＵ１５からの設定情報を格納することによって、Ｉ／Ｏインターフェース１６が出力したＤＲＥＱを、ソフト的に第１バスコントローラ１７又は第２バスコントローラ１８の何れか一方に受信させていた。しかしながら、これに代えて、本発明の別の実施の形態に係るデータ転送制御装置１０´を図２に示すように、ＣＰＵ１５からの命令によってＤＲＥＱの受信先を切替えることができるスイッチ１９を設けてもよい。このスイッチ１９は、Ｉ／Ｏインターフェース１６が出力するＤＲＥＱを第１バスコントローラ１７に受信させるための第１信号線Ｌ１と第２バスコントローラ１８に受信させるための第２信号線Ｌ２とを備え、ＣＰＵ１５からの命令によって、何れか一方の信号線を接続し他方の信号線の接続を遮断する接続状態を切替えることが機械的にできるようになっている。ＣＰＵ１５からの命令に基づいてスイッチ１９の接続状態が切替えられることによって、Ｉ／Ｏインターフェース１６が出力したＤＲＥＱを、第１バスコントローラ１７又は第２バスコントローラ１８の何れか一方に選択的に受信させることができる。
【産業上の利用可能性】
【００２１】
本発明に係るデータ転送制御装置は、転送元からのデータ転送要求に対して、データ転送に使用するバスを切替えて何れかのバスに接続された転送先にデータ転送を行うことが必要な機器等にて利用することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態に係るデータ制御装置１０の構成図である。
【図２】本発明の別の実施の形態に係るデータ制御装置１０´の構成図である。
【図３】従来のデータ転送制御装置の構成図である。
【符号の説明】
【００２３】
１０  データ制御装置
１１  第１バス（第１のバス）
１２  第２バス（第２のバス）
１３  第１メモリ（第１の格納手段）
１４  第２メモリ（第２の格納手段）
１５  ＣＰＵ（制御手段）
１６  Ｉ／Ｏインターフェース（外部接続手段）
１７  第１バスコントローラ（第１の転送手段）
１８  第２バスコントローラ（第２の転送手段）
１９  スイッチ（接続切替手段）
２０  入出力装置（外部）
Ｌ１  第１信号線（第１の信号線）
Ｌ２  第２信号線（第２の信号線）
【図１】
2006004038.tif 000003
【図２】
2006004038.tif 000004
【図３】
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