(57)【要約】【課題】  半導体装置外部記憶装置に対して、高速なクロックで連続した情報読み出しを行った場合、回路の非同期化や特殊なクロックを用いることなく、正確に取り込むべきデータを判別する。【解決手段】  外部記憶装置に対して読み出し要求の制御信号２１５を、出力Ｉ／Ｏパッドを介して出力し、これを入力Ｉ／Ｏパッド２６５ｂから帰還入力した帰還制御信号２３３に対して遅延装置２３０を用いて遅延調整を行う。そして、この遅延調整を行った遅延調整制御信号２３７を用いて、受信回路２５０の並列受信構成への入力データ信号２８９の取り込みタイミングを制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部記憶装置から読み出される読み出しデータを入力データ信号として受信する受信手段を備えた半導体装置において、
前記外部記憶装置へ前記読み出しデータの読み出しを要求する制御信号を出力する読み出し要求手段と、
前記制御信号を前記外部記憶装置に対して出力可能な出力Ｉ／Ｏパッドと、
前記出力Ｉ／Ｏパッドを介して出力された前記制御信号を帰還制御信号として帰還入力可能な入力Ｉ／Ｏパッドと、
前記入力Ｉ／Ｏパッドを介して入力される前記帰還制御信号に遅延を与えて遅延調整制御信号とする遅延手段とを備え、
前記受信手段は、前記遅延調整制御信号に基づく制御により、前記外部記憶装置から入力された前記入力データ信号を受信する
ことを特徴とする半導体装置。
【請求項２】
外部記憶装置から読み出される読み出しデータを入力データ信号として受信する受信手段を備えた半導体装置において、
前記外部記憶装置への前記読み出しデータの読み出しを要求する制御信号を出力する読出し要求手段と、
前記制御信号を前記外部記憶装置に対して出力し、且つ、出力された前記制御信号を帰還制御信号として帰還入力することが可能な入出力Ｉ／Ｏパッドと、
前記入出力Ｉ／Ｏパッドから前記半導体装置内へ入力される前記帰還制御信号に遅延を与えて遅延調整制御信号とする遅延手段とを備え、
前記受信手段は、前記遅延調整制御信号に基づく制御により、前記外部記憶装置から入力された前記入力データ信号を受信する
ことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２記載の半導体装置において、
前記受信手段は、順次入力される前記入力データ信号を並列構成の受信部により所定単位毎に並列受信する
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記受信手段は、前記並列構成の受信部を複数備え、これら複数の並列構成の受信部のそれぞれを独立に用いることにより、順次入力される前記入力データ信号を受信する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ間における情報の授受に関わるインターフェース回路を有し、半導体チップ間に形成されたデータバスの情報の授受を正確かつ円滑に実行可能な半導体装置に関する。
【背景技術】
【０００２】
半導体チップと半導体チップ外部にある記憶装置との間でデータの授受を行うときに、半導体チップに入力されるデータを特定のタイミングで内部回路に取り込む場合、最適な取り込みタイミングにおいて遅延値を考慮して設計を行う必要がある。遅延値は温度・電圧条件やチップ外部の負荷容量などによって決まるが、半導体チップの基板上の配置や動作環境に依存するため特定することが難しい。
【０００３】
そのため、従来では図４に示すような半導体装置１００を用いていた。この半導体装置１００は、外部からの入力データを受信する受信回路１０５と、クロックを発生するクロック装置１１０とを備え、これら受信回路１０５及びクロック装置１１０は、インターフェース回路となる出力Ｉ／Ｏ１２０、クロック用入力Ｉ／Ｏ１３０及びデータ入力Ｉ／Ｏ１４０を介して外部との信号の授受を行う。ここで、出力Ｉ／Ｏ１２０は、出力バッファ１２５と出力パッド１２７とで構成され、クロック用入力Ｉ／Ｏ１３０は、入力バッファ１３５と入力パッド１３７とで構成され、また、データ入力Ｉ／Ｏ１４０は、入力バッファ１４５と入力パッド１４７とで構成される。１１３は、クロック装置１１０から出力されるクロック信号、１３３は、受信回路１０５に入力されるクロック信号、また、１４３は、受信回路１０５に入力される入力データである。
【０００４】
このような構成において、情報の授受を行う外部記憶装置へのクロック信号１１３を出力Ｉ／Ｏ１２０を介して出力させ、その結果として入力データ１４３が入力Ｉ／Ｏ１４０から半導体装置１００に入力される。このとき、その入力データ１４３を取り込むタイミングを決定するクロック信号１３３は、クロック信号１１３を出力Ｉ／Ｏ１２０を介して半導体装置１００の外部へ出力したものを帰還させて入力される。これにより、クロック信号１３３及び入力データ１４３の双方は、チップ外部での負荷容量の影響を受けるので、入力データ１４３を取り込むタイミングを最適にすることが容易となる。このようにして、受信回路１０５で値を確定させていた。
【０００５】
また、図５に示すような構成の半導体装置１５０も用いていた。この半導体装置１５０は、外部からの入力データを受信する受信回路１５５と、クロックを発生するクロック装置１６０とを備え、これら受信回路１５５及びクロック装置１６０は、インターフェース回路となる入出力Ｉ／Ｏ１７０、入力Ｉ／Ｏ１８０を介して外部との信号の授受を行う。ここで、入出力Ｉ／Ｏ１７０は、入力バッファ１７７、出力バッファ１７９及び入出力パッド１７５とからなり、出力バッファ１７９の出力は入出力パッド１７５に接続されると共に入力バッファ１７７の入力と接続されている。この構成により、クロック装置１６０の出力したクロック信号１６５は、クロック信号１７８として半導体装置１５０内に帰還される。帰還されたクロック信号１７８は、遅延装置１９０を介して受信回路１５５に入力される。ここで、このクロック信号１７８は、遅延装置１９０により遅延が与えられ、遅延したクロック信号１９５となって受信回路１５５に入力される。
【０００６】
一方、入力Ｉ／Ｏ１８０は、入力パッド１８５と入力バッファ１８７とから構成され、外部からの入力データを、入力データ信号１８３として受信回路１５５に入力する。
【０００７】
このような構成により、入出力パッド１７５から帰還されるクロック信号１７８には、チップ外部での負荷容量の影響を受けており、このクロック信号１７８の遅延調整が遅延装置１９０で行われる。これにより、外部の負荷容量の影響を受けた入力データ信号１８３とほぼ同じ負荷容量の影響を外部から受けたクロック信号１７８に対して、遅延装置１９０により遅延調整を加えてやることにより、入力データ信号１８３に対して遅延調整クロック信号１９５の遅延の影響を近づけることができ、図４に示した半導体装置１００よりも少ない端子数により、最適な取り込みタイミングで入力データ信号１８３を取り込んでいた。これら従来技術については、特許文献１に記載がある。
【特許文献１】特開２００４−２０６２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図４に示す半導体装置１００及び図５に示す半導体装置１５０において、半導体装置外部の記憶装置に対して、高速なクロックで連続した情報の読み出しを行った場合、クロックの遅延調整だけでは複数の読み出し要求信号に対して取り込むべきデータを判別することが難しいという課題があった。そして、このような高速なクロックであり、また、連続した情報の読出しを行うためには非同期化したクロックを用いなければならないというデメリットを有していた。
【０００９】
上記課題を解決するために、本発明は、同期クロックを用いて、高速なクロックで連続した情報の読み出しを、最適なタイミングで行うこと目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明では、外部記憶装置に対して入力データの読み出し要求する読み出し要求手段を備え、この読み出し要求手段の出力する制御信号を、外部の負荷容量の影響を受けるような形で帰還させ、この帰還させた制御信号に対して遅延装置による遅延調整を行い、この遅延調整後の遅延調整制御信号を用いて受信手段による外部入力データの受信制御を行う。
【００１１】
すなわち、請求項１記載の発明の半導体装置は、外部記憶装置から読み出される読み出しデータを入力データ信号として受信する受信手段を備えた半導体装置において、前記外部記憶装置へ前記読み出しデータの読み出しを要求する制御信号を出力する読み出し要求手段と、前記制御信号を前記外部記憶装置に対して出力可能な出力Ｉ／Ｏパッドと、前記出力Ｉ／Ｏパッドを介して出力された前記制御信号を帰還制御信号として帰還入力可能な入力Ｉ／Ｏパッドと、前記入力Ｉ／Ｏパッドを介して入力される前記帰還制御信号に遅延を与えて遅延調整制御信号とする遅延手段とを備え、前記受信手段は、前記遅延調整制御信号に基づく制御により、前記外部記憶装置から入力された前記入力データ信号を受信することを特徴とする。
【００１２】
請求項２記載の発明の半導体装置は、外部記憶装置から読み出される読み出しデータを入力データ信号として受信する受信手段を備えた半導体装置において、前記外部記憶装置への前記読み出しデータの読み出しを要求する制御信号を出力する読出し要求手段と、前記制御信号を前記外部記憶装置に対して出力し、且つ、出力された前記制御信号を帰還制御信号として帰還入力することが可能な入出力Ｉ／Ｏパッドと、前記入出力Ｉ／Ｏパッドから前記半導体装置内へ入力される前記帰還制御信号に遅延を与えて遅延調整制御信号とする遅延手段とを備え、前記受信手段は、前記遅延調整制御信号に基づく制御により、前記外部記憶装置から入力された前記入力データ信号を受信することを特徴とする。
【００１３】
請求項３記載の発明は、請求項１又は請求項２記載の半導体装置において、前記受信手段は、順次入力される前記入力データ信号を並列構成の受信部により所定単位毎に並列受
信することを特徴とする。
【００１４】
請求項４記載の発明は、請求項３記載の半導体装置において、前記受信手段は、前記並列構成の受信部を複数備え、これら複数の並列構成の受信部のそれぞれを独立に用いることにより、順次入力される前記入力データ信号を受信することを特徴とする。
【００１５】
以上により、請求項１記載の発明では、出力Ｉ／Ｏパッドから外部記憶装置へ出力した読み出し要求のための制御信号を入力Ｉ／Ｏパッドを介して帰還させ、この帰還制御信号の遅延を調整した遅延調整制御信号を用いて、受信手段に入力される入力データ信号の取り込みタイミングを制御する。これにより、入力データ信号と同じように外部回路上の負荷容量の影響が加味された帰還制御信号を用い、更に、この帰還制御信号に遅延調整を行った遅延調整制御信号を、受信回路のタイミング調整に用いるので、正確なタイミング調整ができ、クロックが高速かつ連続した読み出し処理という条件下においても、読み出し処理が始まるタイミングを確実に認知できるため、外部条件によらず確実な入力データ信号の取り込みを可能にする。
【００１６】
請求項２記載の発明では、入出力Ｉ／Ｏパッドから外部記憶装置へ出力した読み出し要求のための制御信号を、同じ入出力Ｉ／Ｏパッドを介して帰還させ、この帰還制御信号の遅延を調整した遅延調整制御信号を用いて、受信手段に入力される入力データ信号の取り込みタイミングを制御する。これにより、入力データ信号と同じように外部回路上の負荷容量の影響が加味された帰還制御信号を用い、更に、この帰還制御信号に遅延調整を行った遅延調整制御信号を、受信回路のタイミング調整に用いるので、正確なタイミング調整ができ、クロックが高速かつ連続した読み出し処理という条件下においても、読み出し処理が始まるタイミングを確実に認知できるため、外部条件によらず確実な入力データ信号の取り込みを可能にする。また、外部記憶装置との信号授受に用いる入力、出力のためのパッドを１つの入出力用として共用しているので、読み出し要求端子数が削減される。
【００１７】
請求項３記載の発明では、受信手段が入力データ信号を並列に受信する並列構成の受信部を備えているので、高速クロックの入力データ信号に対しても、余裕のあるタイミングで取り込むことを可能にする。
【００１８】
請求項４記載の発明では、並列構成の受信部を複数備え、これら複数の並列構成の受信部を独立に用いるので、連続した読み出し要求時に先の入力データ信号と次の読み出し要求タイミングが重なる場合においても、確実に入力データ信号を保持することを可能にする。
【発明の効果】
【００１９】
以上説明したように、請求項１〜４記載の発明によれば、外部回路の負荷容量の影響が加味された、読み出し要求のための制御信号に対して、更に遅延調整を行った遅延調整制御信号を、受信回路の入力データ信号の取り込みタイミングを決定する制御に用いるので、外部負荷容量や温度・電圧等の外部条件に左右されず、正確に入力タイミング調整を行うことができるので、高速クロックによる入力データ信号の受信や、連続した入力データ信号の受信に対しても、余裕を持って確実に入力データ信号の取り込むことを可能にする。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面に基づいて説明を行う。
【００２１】
図１は、本実施の形態における半導体装置２００のブロック図を示している。
【００２２】
この半導体装置２００は、外部記憶装置のデータを読み出しすために外部と信号の授受を行うものであり、読み出し要求のための制御信号を発生する読み出し要求発生装置（読み出し要求手段）２１０、クロックを発生するクロック装置２２０、外部記憶装置から読み出されたデータを入力データ信号として受信する受信回路（受信手段）２５０、遅延装置（遅延手段）２３０及び２４０を備えると共に、読み出し要求発生装置２１０と外部との入出力インターフェースである入出力Ｉ/Ｏ２６０、クロック装置２２０と外部との入
出力インターフェースである入出力Ｉ/Ｏ２７０、受信回路２５０が外部との入力インタ
ーフェースである入力Ｉ／Ｏ２８０とを備えている。
【００２３】
２１５は、読み出し要求発生装置２１０から出力される制御信号、２３３は、入出力Ｉ／Ｏ２６０を介して外部から帰還される帰還制御信号、２３７は、帰還制御信号に対して遅延装置２３０により遅延調整が行われた後の遅延調整制御信号、２２５は、クロック装置２２０が出力するクロック信号、２４５は、入出力Ｉ／Ｏ２７０を介して外部から帰還される帰還クロック信号、２４７は、帰還クロック信号に対して遅延装置２４０により遅延調整が行われた後の遅延調整クロック信号、２８９は、入力Ｉ／Ｏ２８０を介して外部から入力されてくる入力データ信号である。ここで、受信回路２５０は、入力データ信号を所定の単位毎に区切ることにより、並列に受信することが可能である。図１における受信回路２５０の中で破線により囲まれたそれぞれが、この並列構成の受信部を示している。また、図１に示すように、受信回路２５０には、この並列構成の受信部が複数面備えられている。そして、２５５ａ、２５５ｂ及び２５５ｃは、このような並列構成の受信部から出力される出力信号を示している。
【００２４】
また、上記説明した入出力Ｉ／Ｏ２６０は、出力Ｉ／Ｏパッド２６５ａと、この出力Ｉ／Ｏパッド２６５ａに制御信号２１５を送る出力バッファ２６３と、入力Ｉ／Ｏパッド２６５ｂと、この入力Ｉ／Ｏパッド２６５ｂから入力された外部からの制御信号を帰還制御信号２３３として遅延装置２３０へ送る入力バッファ２６７とから構成されている。そして、入出力Ｉ／Ｏ２７０は、入出力Ｉ／Ｏパッド２７５と、この入出力Ｉ／Ｏパッド２７５にクロック信号２２５を送る出力バッファ２７３と、前記入出力Ｉ／Ｏパッド２７５から入力された外部からのクロック信号を帰還クロック信号２４５として遅延装置２４０に送る入力バッファ２７７とから構成されている。更に、入力Ｉ／Ｏ２８０は、入力Ｉ／Ｏパッド２８５と、この入力Ｉ／Ｏパッドを介して外部から入力される入力データを入力データ２８９として受信回路２５０に送る入力バッファ２８７とから構成されている。
【００２５】
このような構成において、半導体装置２００は、外部記憶装置に対する読み出し要求のための制御信号を、出力Ｉ／Ｏパッド２６５ａを介して信号２６６ａとして出力し、この信号２６６ａの帰還信号２６６ｂを入力Ｉ／Ｏパッド２６５ｂで受ける。また、クロック信号を入出力Ｉ／Ｏパッド２７５を介して信号２７６として外部装置へ出力し、この帰還信号を同じ入出力Ｉ／Ｏパッド２７５で受ける。更に、受信回路２５０は、外部から入力される信号２８６を入力Ｉ／Ｏパッド２８５で受ける。
【００２６】
ここで、外部回路を伝わる信号は、それぞれ、外部回路中の負荷容量の影響を受ける。制御信号２６６ａには容量２６８ａが、帰還制御信号２６６ｂには容量２６８ｂが、クロック信号２７６には容量２７８が、また、入力データ２８６には容量２８８が負荷容量となって影響を受けることを、図１は示している。
【００２７】
このように構成された半導体装置２００では、外部記憶装置に対して送られた読み出し要求のための制御信号２１５が帰還された帰還制御信号２３３と、受信回路２５０に入力される入力データ２８９とは、何れも外部の負荷容量の影響を受けていることから、同程度の遅延が加わっており、更に、帰還制御信号２３３に対しては、遅延装置２３０により遅延値が調整される。このため、遅延調整制御信号２３７を用いると、入力データ２８９
に対する受信回路２５０の動作タイミングを正確に制御することが可能となり、高速なクロックで、しかも連続した情報の読み出しを行う場合にも対応することができる。
【００２８】
また、これに加えて、受信回路２５０は並列に受信可能な構成となっているため、余裕のあるタイミングでの取り込みが可能である。
【００２９】
そして、この並列受信可能な構成が複数面備えられていることにより、連続した読み出し要求に対しても、より余裕のあるタイミングでの取り込みが可能である。
【００３０】
ここで、図３に半導体装置２００の動作についてのタイミングチャートを示す。
【００３１】
図３（ａ）のクロックに対して、図３（ｂ）の読み出し要求のための制御信号が、タイミング３１０に続くタイミング３１１として示す間隔で読み出し要求発生装置２１０から出力される。図３（ｃ）は、帰還クロック信号２４５に対して遅延調整を行った遅延調整クロック信号２４７のチャートを示している。そして、図３（ｄ）は、帰還制御信号２３３に対して遅延調整を行った遅延調整制御信号２３７のチャートを示している。図３（ｂ）のタイミング３１０及び３１１に対応する図３（ｄ）の遅延調整制御信号（読み出し要求）はタイミング３２０に続くタイミング３２１の間隔で受信回路２５０に入力される。図３（ｅ）は、外部から入力される入力データ信号２８９のチャートを示している。ここでは、高速なタイミング３３０、３３１及び３３２で入力データ信号が入ってきており、さらに、次の入力データ信号がタイミング３３３及び３３４のように連続して入ってくる様子が示されている。このように、高速且つ連続に入力されてくる入力データに対して、本実施の形態では、遅延調整クロック信号を用いて、更に、遅延調整制御信号によるタイミング合わせを行うことにより、図３（ｆ）〜（ｈ）に示すように、入力データ受信信号１（所定単位の入力データ信号）はタイミング３４１で、入力データ受信信号２（所定単位の入力データ信号）はタイミング３４２で、また、入力データ受信信号３（所定単位の入力データ信号）はタイミング３４３で、余裕をもって取り込まれる。このようにして取り込まれた入力データ受信信号１〜３は、受信回路２５０から出力２５５ａ〜ｃとして出力される。また、図３（ｅ）のタイミング３３３及び３３４にて連続して入力されてくるそれぞれの入力データ（所定単位の入力データ信号）に対しては、先のタイミング３３０、３３１、３３２で入力される入力データ信号の取り込みを行う並列構成の受信部に対して、別の面の並列構成の受信部を用いて独立に取り込み動作を行うことができる。
【００３２】
以上のように、本実施の形態に示した半導体装置２００の構成によれば、高速且つ連続に入力される入力データ信号も、確実に保持することが可能となる。
【００３３】
また、本実施の形態では、図１を用いて、読み出し要求発生装置２１０に対するインターエースを、入出力Ｉ／Ｏ２６０のように、出力用と入力用とでパッド２６５ａ及び２６５ｂの２つを個別に有する構成を示したが、図２に示す入出力Ｉ／Ｏ２６１のように、入出力Ｉ／Ｏパッド２６５ｃ１つにより構成してもよい。この入出力Ｉ／Ｏ２６１によれば、入出力Ｉ／Ｏパッド２６５ｃから入力バッファ２６７へ帰還される帰還制御信号２３３に、図１の場合と同様の外部の負荷容量の影響が加わり、最適なタイミング調整を可能とすると共に、端子数を削減し、面積コストを抑えることが可能となる。
【００３４】
また、読み出し要求が連続して行う必要が無い場合は、受信回路２５０を複数面備えることなく、上記課題を解決できる。
【００３５】
更に、入力データ信号２８９をバースト転送する必要が無い場合、あるいはクロックが低速で充分に入力データ信号２８９を取り込むことができ、タイミングが厳しくない場合は、受信回路２５０を並列構成にすることなく、上記課題を解決できる。
【００３６】
また、本実施の形態における半導体装置２００は、クロックの周波数に関わらず、外部記憶装置への正確な情報読み出しを実現できるが、特に高速なクロックを用いる場合に最適である。
【産業上の利用可能性】
【００３７】
本発明にかかる半導体装置は、正確なタイミング調整を行うことができるので、高速なクロックを用いて連続した情報読み出しを行う場合、回路の非同期化を用いることなく、複数の取り込み情報のうち取り込むべき情報を正確に判別して情報の授受を行う受信に対して有効である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態における半導体装置の、外部記憶装置との間の信号受け渡し回路ブロック図である。
【図２】本発明の実施の形態における半導体装置の、別のインターフェース形式による外部記憶装置との間の信号受け渡し回路ブロック図である。
【図３】本発明の実施の形態における半導体装置と外部記憶装置との間の信号受け渡しタイミングチャート図である。
【図４】従来の半導体装置の、外部記憶装置との間の信号受け渡し回路ブロック図である。
【図５】従来の別の半導体装置の、外部記憶装置との間の信号受け渡し回路ブロック図である。
【符号の説明】
【００３９】
２１０                          読み出し要求発生装置
（読み出し要求手段）
２１５                          読み出し要求制御信号
２２０                          クロック装置
２３０、２４０                  遅延装置（遅延手段）
２３３                          帰還制御信号
２３７                          遅延調整制御信号
２５０                          受信回路（受信手段）
２６０、２６１、２７０          入出力Ｉ／Ｏ
２６５ａ                        出力Ｉ／Ｏパッド
２６５ｂ、２８５                入力Ｉ／Ｏパッド
２６５ｃ、２７５                入出力Ｉ／Ｏパッド
２８９                          入力データ信号
【図１】
2006352362.tif 000003
【図２】
2006352362.tif 000004
【図３】
2006352362.tif 000005
【図４】
2006352362.tif 000006
【図５】
2006352362.tif 000007