(57)【要約】【課題】  少ない素子数でクロック信号の入力の有無を判定可能なクロック検出回路を提供する。【解決手段】  クロック検出回路１００において、第１キャパシタＣ１は一端が接地される。第１トランジスタＭ１のソースには電源電圧Ｖｄｄが印加され、ドレインは第１キャパシタＣ１の他端に接続される。第１トランジスタＭ１のゲートにはインバータ１２を介してクロック信号ＣＬＫが入力される。第１抵抗Ｒ１は、第１キャパシタＣ１の他端と接地電位間に設けられる。クロック信号ＣＬＫに応じて第１トランジスタＭ１がオンオフを繰り返し、第１キャパシタＣ１が充電されて第１電圧Ｖｃ１が上昇する。第１電圧Ｖｃ１がコンパレータ１０のしきい値電圧を超えると、クロック検出信号ＣＬＫＤＥＴはハイレベルとなる。【選択図】  図１
2006311176.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるクロック信号を検出するクロック検出回路であって、
一端が接地された第１キャパシタと、
前記第１キャパシタの他端と固定電位間に設けられ、制御端子に前記クロック信号が入力される第１トランジスタと、
前記第１キャパシタの他端と接地電位間に設けられた第１抵抗と、
を備え、前記第１キャパシタの他端の電圧を検出結果として出力することを特徴とするクロック検出回路。
【請求項２】
前記第１トランジスタから前記第１キャパシタへの電流経路上に設けられた第２抵抗をさらに備えることを特徴とする請求項１に記載のクロック検出回路。
【請求項３】
前記第１キャパシタの他端に接続されるシュミットバッファをさらに備え、当該シュミットバッファの出力を検出結果として出力することを特徴とする請求項１または２に記載のクロック検出回路。
【請求項４】
外部から入力されるクロック信号を検出するクロック検出回路であって、
一端が接地された第１キャパシタと、
制御端子に前記クロック信号が入力され、一端が前記第１キャパシタの他端に接続される第１トランジスタと、
前記第１トランジスタの他端と固定電位間に設けられ、その制御端子に、前記クロック信号の反転信号が入力される第２トランジスタと、
前記第１トランジスタと前記第２トランジスタの接続点と、接地電位間に設けられた第２キャパシタと、
を備え、前記第１キャパシタの他端の電圧を検出結果として出力することを特徴とするクロック検出回路。
【請求項５】
前記第１トランジスタから前記第１キャパシタへの電流経路上に設けられた第２抵抗をさらに備えることを特徴とする請求項４に記載のクロック検出回路。
【請求項６】
前記第１キャパシタの他端に接続されるシュミットバッファをさらに備え、当該シュミットバッファの出力を検出結果として出力することを特徴とする請求項４または５に記載のクロック検出回路。
【請求項７】
外部から入力されるクロック信号にもとづいてデータ処理を行う信号処理回路であって、
前記クロック信号を検出する請求項１から６のいずれかに記載のクロック検出回路を備え、当該クロック検出回路により前記クロック信号が非入力状態と判定される間、回路動作を停止することを特徴とする信号処理回路。
【請求項８】
第１、第２筐体が連結部を介して連結された情報端末装置であって、
第１筐体に実装されたクロック信号生成回路と、
前記第１、第２筐体にそれぞれ実装される第１、第２ユニットを含み、前記第１、第２ユニット間で信号の送受信を行う信号伝送回路と、
を備え、
前記信号処理回路の第１ユニットは、請求項１から６のいずれかに記載のクロック検出回路を含み、当該クロック検出回路は、前記クロック信号生成回路から出力されるクロック信号の停止を検出すると、前記第１、第２ユニット間のデータの送受信を停止し、省電力モードに移行することを特徴とする情報端末装置。
【請求項９】
前記信号伝送回路は、前記クロック検出回路により前記クロック信号の停止を検出すると、前記第２ユニットを停止した後に、前記第１ユニットを停止することを特徴とする請求項８に記載の情報端末装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の検出技術に関する。
【背景技術】
【０００２】
携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）などの電子機器には、各種のデジタル信号処理回路が内蔵され、各信号処理回路は、その電子機器の動作に必要な信号処理を行っている。こうした電子機器は、電池寿命を延ばすために、
その非動作時において、内部に用いられる信号処理回路の電流経路を遮断して省電力化を図る場合がある。この場合、各信号処理回路を省電力状態に移行させるために、各信号処理回路にイネーブル信号を送出し、このイネーブル信号にもとづいて消費電流を低減する待機モードと、通常動作を行う動作モードを切り替える。
【０００３】
携帯電話などの小型情報端末は、近年、液晶パネルを含む第１筐体と、操作部を含む第２筐体が連結される折り畳み型のものが主流となっている。図１０は、このような折り畳み型の携帯電話を模式的に示す図である。第１筐体２１０と第２筐体２２０は、ヒンジ構造の連結部２３０を介して連結されている。
図１１は、この携帯電話２００の内部の回路ブロック図を示す。第２筐体２２０には、ＣＰＵ２２２、クロック信号生成回路２２４が実装される。クロック信号生成回路２２４は、クロック信号ＣＬＫを生成し、各デジタル回路に対して供給する。ＣＰＵ２２２は、通信や画像処理などに必要なさまざまな演算処理を行う。
第１筐体２１０に実装される液晶ドライバ２１４は、入力された画像データにもとづき、液晶パネル２１２をマトリクス駆動し、液晶パネル２１２に必要なデータを表示する。
【０００４】
第１筐体２１０、第２筐体２２０間の連結部２３０は、可動構造となっているため、多くの信号ラインを敷設することが困難である。そこで携帯電話２００には、信号伝送回路２４０が搭載される。この信号伝送回路２４０は、低電圧差動信号ＬＶＤＳ（Low Voltage Differential Signal)などを用い、第１筐体２１０、第２筐体２２０間でデータ転送を効率よく行うための信号処理回路であり、第１筐体２１０に第１ユニット（レシーバ）２４０ａが、第２筐体２２０に第２ユニット（トランスミッタ）２４０ｂがそれぞれ実装される。この信号伝送回路２４０の第２ユニット２４０ｂには、たとえばＣＰＵ２２２にて処理された画像データが入力される。第２ユニット２４０ｂは、第１ユニット２４０ａに画像データを転送する。第１ユニット２４０ａは、第２ユニット２４０ｂから送信された画像データを受信し、液晶ドライバ２１４に送出する。液晶ドライバ２１４は、その画像データにもとづき、液晶パネル２１２を駆動する。
【０００５】
携帯電話２００は、ユーザが操作しない間、液晶パネル２１２のバックライトを消灯し、他の信号処理回路を待機状態として省電力モードに移行する。省電力モードにおいては、液晶パネル２１２はオフされるため、第１筐体２１０と第２筐体２２０間でデータの送受信を行う必要はない。したがって、信号伝送回路２４０は、ユーザが操作しない間、待機状態として消費電流を低減することが望ましい。ここで液晶ドライバ２１４や他の信号処理回路には、共通のクロック信号ＣＬＫが入力されているため、このクロック信号ＣＬＫの有無によって動作、非動作状態を切り替えることができれば、信号伝送回路２４０に、動作、非動作を切り替えるイネーブル信号を入力する必要がないため、信号線を減らすことができる。特許文献１には、入力クロック信号の有無を検出するクロック検出回路が開示されている。
【特許文献１】特開平１１−２２０３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のクロック検出回路は、クロック信号の検出にフリップフロップなどの論理ゲートを必要とするため、携帯電話２００などの小型化が要求される電子機器に搭載される信号伝送回路２４０においては、さらに素子数を低減する必要があった。
本発明はこうした課題に鑑みてなされたものであり、少ない素子数でクロック信号の入力の有無を判定可能なクロック検出回路の提供にある。また、本発明の別の目的は、イネーブル信号を用いずに、クロック信号により動作・非動作状態を切り替え可能な信号処理回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、外部から入力されるクロック信号を検出するクロック検出回路に関する。このクロック検出回路は、一端が接地された第１キャパシタと、第１キャパシタの他端と固定電位間に設けられ、制御端子にクロック信号が入力される第１トランジスタと、第１キャパシタの他端と接地電位間に設けられた第１抵抗と、を備え、第１キャパシタの他端の電圧を検出結果として出力する。
【０００８】
この態様によると、クロック信号が入力される間、第１トランジスタがオンオフを繰り返し、オンの期間、第１キャパシタが充電され、オフの期間、第１抵抗により第１キャパシタが放電される。その結果、クロック信号が入力される間、第１キャパシタの電圧は上昇するため、第１キャパシタの電圧によりクロック信号の有無を判定することができる。
【０００９】
クロック検出回路は、第１トランジスタから第１キャパシタへの電流経路上に設けられた第２抵抗をさらに備えてもよい。
第２抵抗を設けることにより、第１キャパシタの充電速度を制御することができ、クロック信号のハイレベルとローレベルにおける、充電と放電の速度を、最適値に調節することができる。また、第２抵抗を設けることにより、第１トランジスタがオンしている間、固定電位から第１トランジスタ、第１抵抗を介して接地に流れる電流を抑制することができ、クロック検出回路の消費電流を低減することができる。
【００１０】
クロック検出回路は、第１キャパシタの他端に接続されるシュミットバッファをさらに備え、当該シュミットバッファの出力を検出結果として出力してもよい。
シュミットバッファを設けることにより、第１キャパシタの他端の電圧が、シュミットバッファのしきい値電圧付近で変動しても、シュミットバッファの出力、すなわち本クロック検出回路の出力を一定値に保つことができる。
【００１１】
本発明の別の態様もまた、外部から入力されるクロック信号を検出するクロック検出回路である。このクロック検出回路は、一端が接地された第１キャパシタと、制御端子にクロック信号が入力され、一端が第１キャパシタの他端に接続される第１トランジスタと、第１トランジスタの他端と固定電位間に設けられ、その制御端子に、クロック信号の反転信号が入力される第２トランジスタと、第１トランジスタと第２トランジスタの接続点と接地電位間に設けられた第２キャパシタと、を備え、第１キャパシタの他端の電圧を検出結果として出力する。
【００１２】
第１トランジスタと第２トランジスタは交互にオンオフを繰り返し、第２トランジスタがオンの期間、第２キャパシタが充電され、第１トランジスタがオンの期間、第２キャパシタに充電された電荷が第１キャパシタに転送される。その結果、クロック信号が入力される期間、第１キャパシタの電圧は上昇する。第１トランジスタと、第２トランジスタを設けることにより、クロック信号がハイレベル、あるいはローレベルのいずれで停止した場合にも、第１キャパシタの電圧は低下するため、クロック信号の有無を検出することができる。
【００１３】
クロック検出回路は、第１トランジスタから第１キャパシタへの電流経路上に設けられた第２抵抗をさらに備えてもよい。
第２抵抗を設けることにより、第２キャパシタから第１キャパシタへの電荷転送速度を調節することができる。第１キャパシタの電圧は、第１抵抗による放電速度と、第２抵抗を介しての充電速度により決定されるため、第１、第２抵抗の抵抗値を適切に選択することにより、定常状態における第１キャパシタの電圧変動を一定に保つことができる。
【００１４】
クロック検出回路は、第１キャパシタの他端に接続されるシュミットバッファをさらに備え、当該シュミットバッファの出力を検出結果として出力してもよい。
シュミットバッファを設けることにより、第１キャパシタの他端の電圧が、シュミットバッファのしきい値電圧付近で変動しても、シュミットバッファの出力、すなわち本クロック検出回路の出力を一定値に保つことができる。
【００１５】
本発明のさらに別の態様は、信号処理回路である。この信号処理回路は、外部から入力されるクロック信号にもとづいてデータ処理を行う信号処理回路であって、クロック信号を検出する上述のクロック検出回路を備え、当該クロック検出回路によりクロック信号が非入力状態と判定される間、回路動作を停止する。
【００１６】
この態様によると、別途イネーブル信号を入力する必要が無くなるため、回路の端子数や配線数を低減することができる。
【００１７】
本発明のさらに別の態様は、第１、第２筐体が連結部を介して連結された情報端末装置に関する。この情報端末装置は、第１筐体に実装されたクロック信号生成回路と、第１、第２筐体にそれぞれ実装される第１、第２ユニットを含み、第１、第２ユニット間で信号の送受信を行う信号伝送回路と、を備える。信号処理回路の第１ユニットは、上述のクロック検出回路を含み、当該クロック検出回路は、クロック信号生成回路から出力されるクロック信号の停止を検出すると、第１、第２ユニット間のデータの送受信を停止し、省電力モードに移行する。また、信号伝送回路は、クロック検出回路によりクロック信号の停止を検出すると、第２ユニットを停止した後に、第１ユニットを停止してもよい。
この態様によると、信号の送受信が不要な期間において、クロック信号生成回路のクロック信号を停止することにより、信号伝送回路も停止することができ、別途イネーブル信号を入力する必要が無くなるため、回路の端子数や配線数を低減することができる。
【００１８】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明によれば、クロック信号の入力の有無を判定するクロック検出回路を、少ない素子数で構成することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施の形態）
図１は、第１の実施の形態に係るクロック検出回路１００の構成を示す回路図である。図２は、図１のクロック検出回路が搭載される信号処理回路の構成を示す図である。図２の信号処理回路は、たとえば図１１の信号伝送回路２４０である。信号伝送回路２４０の第２ユニット２４０ｂは、クロック検出回路１００、送信部２４２を含む。また、第１ユニット２４０ａは、受信部２４４を含む。送信部２４２は、外部から入力されるデータＤＡＴＡを受信部２４４に送信する。クロック信号ＣＬＫは、送信部２４２に入力されており、送信部２４２はこのクロック信号ＣＬＫにもとづいて信号の送信を行う。
【００２１】
クロック検出回路１００には、クロック信号ＣＬＫが入力される。クロック検出回路１００はクロック信号ＣＬＫの入力の有無を判定し、送信部２４２に通知する。送信部２４２は、クロック信号ＣＬＫの入力が停止すると、第１ユニット２４０ａを低消費電力モードに遷移させ、その後、送信部２４２自身も低消費電力モードに遷移する。
【００２２】
図１のクロック検出回路１００は、コンパレータ１０、第１抵抗Ｒ１、第１キャパシタＣ１、第１トランジスタＭ１、インバータ１２を含む。
このクロック検出回路１００は、外部から入力されるクロック信号ＣＬＫを検出し、クロックが入力されるときハイレベルとなるクロック検出信号ＣＬＫＤＥＴを出力する。
【００２３】
第１キャパシタＣ１は、一端が接地されている。第１トランジスタＭ１は、第１キャパシタＣ１の他端と固定電位である電源電圧Ｖｄｄ間に設けられる。第１トランジスタＭ１は、ＰチャンネルのＭＯＳＦＥＴであって、ソースが電源電圧Ｖｄｄに接続され、ドレインが第１キャパシタＣ１に接続されている。第１トランジスタＭ１の制御端子であるゲートには、クロック信号ＣＬＫが、インバータ１２により反転して入力される。第１トランジスタＭ１は、クロック信号ＣＬＫがハイレベルのときオンし、ローレベルのときオフする。
【００２４】
第１抵抗Ｒ１は、第１キャパシタＣ１と並列に接続されており、第１キャパシタＣ１の他端と接地電位間に設けられる。第１抵抗Ｒ１は、第１キャパシタＣ１に蓄えられた電荷を放電する放電回路として機能する。
【００２５】
第１キャパシタＣ１の他端の電圧（以下、単に第１電圧Ｖｃ１ともいう）は、コンパレータ１０に入力される。コンパレータ１０は、第１キャパシタＣ１の他端の第１電圧Ｖｃ１としきい値電圧Ｖｔｈを比較し、しきい値電圧Ｖｔｈより高いときハイレベルのクロック検出信号ＣＬＫＤＥＴを出力する。コンパレータ１０は、２段の直列に接続したインバータを用いて構成してもよいし、電圧比較器を用いてもよい。
【００２６】
以上のように構成されたクロック検出回路１００の動作を説明する。
図３は、図１のクロック検出回路１００の動作状態を示す時間波形図である。図３は、上から、クロック信号ＣＬＫ、第１キャパシタＣ１の第１電圧Ｖｃ１、コンパレータ１０の出力であるクロック検出信号ＣＬＫＤＥＴを示す。
時刻Ｔ０にクロック信号ＣＬＫが入力されると、第１トランジスタＭ１のゲートは、ハイレベルとローレベルを交互に繰り返し、第１トランジスタＭ１は、クロック信号ＣＬＫに応じてオンオフが制御される。
時刻Ｔ０に、クロック信号ＣＬＫがハイレベルとなり、第１トランジスタＭ１がオンすると、第１キャパシタＣ１の第１電圧Ｖｃ１は、電源電圧Ｖｄｄまで上昇する。
【００２７】
時刻Ｔ１にクロック信号ＣＬＫがローレベルとなると、第１トランジスタＭ１がオフする。第１トランジスタＭ１がオフすると、第１キャパシタＣ１に蓄えられた電荷は、第１抵抗Ｒ１を介して放電される。このとき、第１電圧Ｖｃ１は、第１抵抗Ｒ１および第１キャパシタＣ１のＣＲ時定数に従って低下していく。
時刻Ｔ２にクロック信号ＣＬＫが再びハイレベルとなると、第１トランジスタＭ１がオンし、第１キャパシタＣ１が電源電圧Ｖｄｄにより充電され、第１電圧Ｖｃ１は、電源電圧Ｖｄｄ付近まで上昇する。
【００２８】
コンパレータ１０は、第１電圧Ｖｃ１としきい値電圧Ｖｔｈを比較し、Ｖｃ１＞Ｖｔｈのときハイレベルを出力する。その結果、コンパレータ１０の出力であるクロック検出信号ＣＬＫＤＥＴは、時刻Ｔ０以降ハイレベルとなる。
【００２９】
クロック信号ＣＬＫが停止し、ローレベルで固定されると、第１トランジスタＭ１はオフ状態が持続するため、第１キャパシタＣ１に蓄えられた電荷は、第１抵抗Ｒ１を介して放電されるため、第１電圧Ｖｃ１は徐々に低下していき、コンパレータ１０のしきい値電圧を下回った時点でクロック検出信号ＣＬＫＤＥＴはローレベルとなる。
【００３０】
このように本実施の形態に係るクロック検出回路１００によれば、クロック信号ＣＬＫにもとづいて第１キャパシタＣ１を充電し、第１キャパシタＣ１に現れる第１電圧Ｖｃ１をしきい値電圧と比較して出力することにより、クロック信号ＣＬＫの入力の有無を検出することができる。
【００３１】
図４は、図１のクロック検出回路１００の変形例を示す回路図である。以降の図において、既出の構成要素と同一または同等の構成要素には同一の符号を付し、適宜説明を省略するものとする。
図４のクロック検出回路１００は、図１のクロック検出回路１００の構成要素に加えて、第２抵抗Ｒ２をさらに備える。第２抵抗Ｒ２は、一端が第１キャパシタＣ１に接続され、他端が第１トランジスタＭ１のドレインに接続される。すなわち第２抵抗Ｒ２は、第１トランジスタＭ１から第１キャパシタＣ１への電流経路上に設けられている。第２抵抗Ｒ２は、第１トランジスタＭ１のソースと電源電圧Ｖｄｄ間に設けてもよい。
【００３２】
また、図４の変形例においては、第１キャパシタＣ１に現れる第１電圧Ｖｃ１としきい値電圧を比較するコンパレータとして、ヒステリシスを有するシュミットバッファ１６が用いられている。シュミットバッファ１６は、その出力がローレベルのとき、第１しきい値電圧Ｖｔｈ１と第１電圧Ｖｃ１を比較し、その出力がハイレベルのとき、第１しきい値電圧Ｖｔｈ１より低い第２しきい値電圧Ｖｔｈ２と第１電圧Ｖｃ１を比較する。
【００３３】
以上のように構成された図４のクロック検出回路１００の動作について説明する。図５は、図４のクロック検出回路１００の動作状態を示す時間波形図である。図５は、上から、クロック信号ＣＬＫ、第１キャパシタＣ１の第１電圧Ｖｃ１、シュミットバッファ１６の出力であるクロック検出信号ＣＬＫＤＥＴを示す。
時刻Ｔ０に、クロック信号ＣＬＫがハイレベルとなり、第１トランジスタＭ１がオンする。第１トランジスタＭ１がオンすると、第１キャパシタＣ１は、第１トランジスタＭ１、第２抵抗Ｒ２を介して充電される。この充電期間において、第１電圧Ｖｃ１は、第１キャパシタＣ１と第２抵抗Ｒ２のＣＲ時定数に従って上昇する。
【００３４】
時刻Ｔ１にクロック信号ＣＬＫがローレベルとなると、第１トランジスタＭ１がオフする。時刻Ｔ１から、つぎにクロック信号ＣＬＫがハイレベルとなる時刻Ｔ２までの期間、第１キャパシタＣ１は第１抵抗Ｒ１を介して放電されるため、第１電圧Ｖｃ１は、第１キャパシタＣ１、第１抵抗Ｒ１のＣＲ時定数に従って低下する。時刻Ｔ２に再びクロック信号ＣＬＫがハイレベルとなると、第１電圧Ｖｃ１は上昇する。このように、クロック信号ＣＬＫがハイレベルとローレベルを繰り返すたびに、第１キャパシタＣ１の第１電圧Ｖｃ１は上昇していく。時刻Ｔ３に、第１電圧Ｖｃ１が第１しきい値電圧Ｖｔｈ１を上回ると、シュミットバッファ１６の出力であるクロック検出信号ＣＬＫＤＥＴはハイレベルとなる。その後の放電により、第１電圧Ｖｃ１が第１しきい値電圧Ｖｔｈ１を下回っても、第２しきい値電圧Ｖｔｈ２までは低下しないため、クロック検出信号ＣＬＫＤＥＴはハイレベルのまま安定する。
【００３５】
ここで、１クロックごとの第１電圧Ｖｃ１の放電時の変動幅は、ΔＶｃ１＝Ｖｐｒｅ×｛１−ｅｘｐ（−Ｔｏｆｆ／Ｃ１・Ｒ１）｝で与えられる。ここで、Ｖｐｒｅは放電開始直前の第１電圧Ｖｃ１、Ｔｏｆｆは第１トランジスタＭ１のオフ時間を表す。シュミットバッファ１６のヒステリシス幅Ｖｈｙｓ＝Ｖｔｈ１−Ｖｔｈ２は、変動幅ΔＶｃ１より大きく設定すればよい。ヒステリシス幅Ｖｈｙｓは、変動幅ΔＶｃ１の最大値より高く設定すればよく、たとえばＶｐｒｅ＝４Ｖ、Ｔｏｆｆ＝３５０ｎｓ、Ｃ１＝３０ｐＦ、Ｒ１＝１ＭΩとすると、ヒステリシス幅Ｖｈｙｓは、５０ｍＶ程度に設定すればよい。
ヒステリシス幅Ｖｈｙｓを、第１電圧Ｖｃ１の変動幅ΔＶｃ１より大きく設定することにより、第１電圧Ｖｃ１が充放電を繰り返して上昇していく過程において、クロック検出信号ＣＬＫＤＥＴがチャタリングするのを防止し、安定にクロック信号ＣＬＫの検出を行うことができる。
【００３６】
また、本変形例によれば、第２抵抗Ｒ２を設けることにより、図１のクロック検出回路１００に比べて、次の効果を得ることができる。図１のクロック検出回路１００では、入力されるクロック信号ＣＬＫの周波数が変化したり、デューティ比が変化することにより、第１抵抗Ｒ１による放電時間が変動することになる。その結果、１クロックごとの第１電圧Ｖｃ１の変動幅が周波数に応じて変化することになる。一方、図４のクロック検出回路１００では、図５に示すように、第１電圧Ｖｃ１は、第１トランジスタＭ１がオンの期間に上昇し、第１トランジスタＭ１がオフの期間に下降する。ここで、充電時間Ｔｃｈと放電時間Ｔｄｉｓは、それぞれクロック信号ＣＬＫの周波数に反比例するため、一周期内での第１電圧Ｖｃ１の上昇幅と下降幅は、ともにクロック信号ＣＬＫの周波数に応じて変化する。したがって、クロック信号ＣＬＫの周波数が変動した場合でも、一周期内での第１電圧Ｖｃ１の変動を、第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値により調節することができるため、シュミットバッファ１６のヒステリシス幅Ｖｈｙｓを小さく設定することができ、設計を容易に行うことができる。
【００３７】
また、第２抵抗Ｒ２を設けることにより、第１トランジスタＭ１がオンしている間、電源電圧Ｖｄｄから第１トランジスタＭ１、第１抵抗Ｒ１を介して接地に流れる電流を抑制することができ、クロック検出回路１００の消費電流を低減することができる。
【００３８】
（第２の実施の形態）
第１の実施の形態に係るクロック検出回路１００では、クロック信号ＣＬＫがハイレベルで停止した場合、第１電圧Ｖｃ１は電源電圧Ｖｄｄで充電され続けるため、クロック検出信号ＣＬＫＤＥＴとしてハイレベルが出力され続ける。したがって、ハイレベルで停止する可能性があるクロック信号ＣＬＫの入力の有無を検出することはできない。
以下で説明する第２の実施の形態では、クロック信号ＣＬＫがローレベル、ハイレベルのいずれで停止した場合にも、入力の有無を検出することができるクロック検出回路１００について説明する。
【００３９】
図６は、第２の実施の形態に係るクロック検出回路１１０の構成を示す回路図である。
本実施の形態に係るクロック検出回路１１０は、シュミットバッファ１６、第１抵抗Ｒ１、第１キャパシタＣ１、第２キャパシタＣ２、第１トランジスタＭ１、第２トランジスタＭ２、インバータ１２、インバータ１４を含む。
【００４０】
第１キャパシタＣ１は、一端が接地されている。第１トランジスタＭ１はＰチャンネルＭＯＳトランジスタであって、ドレインが第１キャパシタＣ１の他端に接続され、その制御端子であるゲートには、クロック信号ＣＬＫがインバータ１４、インバータ１２を介して入力される。第１トランジスタＭ１は、クロック信号ＣＬＫがハイレベルのときオフし、ローレベルのときオンする。
第１抵抗Ｒ１は、第１キャパシタＣ１と並列に接続されており、第１キャパシタＣ１の他端と接地電位間に設けられる。第１抵抗Ｒ１は、第１キャパシタＣ１に蓄えられた電荷を放電する放電回路として機能する。
【００４１】
第２キャパシタＣ２は、第１トランジスタＭ１のソースと接地電位間に接続される。以下、第２キャパシタＣ２の電圧を第２電圧Ｖｃ２という。第２トランジスタＭ２は、ＰチャンネルＭＯＳトランジスタであって、そのドレインが第１トランジスタＭ１のソースに接続され、ソースには電源電圧Ｖｄｄが印加される。第２トランジスタＭ２の制御端子であるゲートには、クロック信号ＣＬＫがインバータ１４を介して反転して入力される。第２トランジスタＭ２は、クロック信号ＣＬＫがハイレベルときオンし、ローレベルのときオフする。
すなわち、第１トランジスタＭ１と第２トランジスタＭ２のゲートには、論理値が反転した信号が入力されており、クロック信号ＣＬＫに応じて交互にオンオフを繰り返すように構成される。
【００４２】
第１キャパシタＣ１に現れる第１電圧Ｖｃ１は、シュミットバッファ１６に入力される。シュミットバッファ１６は、その出力がローレベルのとき、第１しきい値電圧Ｖｔｈ１と第１電圧Ｖｃ１を比較し、その出力がハイレベルのとき、第１しきい値電圧Ｖｔｈ１より低い第２しきい値電圧Ｖｔｈ２と第１電圧Ｖｃ１を比較し、Ｖｃ１＞Ｖｔｈのときハイレベルのクロック検出信号ＣＬＫＤＥＴを出力する。シュミットバッファ１６は、ヒステリシスコンパレータと置換してもよい。
【００４３】
以上のように構成されたクロック検出回路１１０の動作を説明する。
図７は、図６のクロック検出回路１１０の動作状態を示す時間波形図である。図７は、上から、クロック信号ＣＬＫ、第２キャパシタＣ２の第２電圧Ｖｃ２、第１キャパシタＣ１の第１電圧Ｖｃ１、シュミットバッファ１６の出力であるクロック検出信号ＣＬＫＤＥＴを示す。
時刻Ｔ０にクロック信号ＣＬＫが入力されると、第１トランジスタＭ１、第２トランジスタＭ２のゲートは、ハイレベルとローレベルを交互に繰り返し、第１トランジスタＭ１、第２トランジスタＭ２は、一方がオンのとき他方がオフとなる相補的な関係を保ちつつ、クロック信号ＣＬＫに応じてオンオフが制御される。
時刻Ｔ０に、クロック信号ＣＬＫがハイレベルとなり、第２トランジスタＭ２がオンすると、第２キャパシタＣ２が充電され、第２電圧Ｖｃ２は、電源電圧Ｖｄｄまで上昇する。
【００４４】
時刻Ｔ１にクロック信号ＣＬＫがローレベルとなると、第２トランジスタＭ２がオフし、第１トランジスタＭ１がオンする。このとき、第２キャパシタＣ２に蓄えられた電荷は、第１トランジスタＭ１を介して第１キャパシタＣ１に転送されるため、第１電圧Ｖｃ１は上昇する。その後、第１トランジスタＭ１がオンの期間、第１キャパシタＣ１、第２キャパシタＣ２に蓄えられた電荷は、第１抵抗Ｒ１を介して放電されるため、第１電圧Ｖｃ１、第２電圧Ｖｃ２はそれぞれ時定数に従って低下していく。
【００４５】
時刻Ｔ２に、クロック信号ＣＬＫが再びハイレベルとなると、第２トランジスタＭ２がオンし、第２キャパシタＣ２が充電されて第２電圧Ｖｃ２は電源電圧Ｖｄｄまで上昇する。時刻Ｔ２から時刻Ｔ３までの間、第１トランジスタＭ１がオフしており、第１キャパシタＣ１に蓄えられた電荷は、第１抵抗Ｒ１を介して放電され、第１電圧Ｖｃ１はＣＲ時定数に従って低下し続ける。
【００４６】
図６のクロック検出回路１１０において、第１キャパシタＣ１の第１電圧Ｖｃ１は、第１トランジスタＭ１、第２トランジスタＭ２が交互にオンオフすることにより、徐々に上昇していく。時刻Ｔ３に、第１電圧Ｖｃ１がシュミットバッファ１６のしきい値電圧Ｖｔｈ１に達すると、クロック検出信号ＣＬＫＤＥＴはハイレベルとなる。
第１の実施の形態と同様に、シュミットバッファ１６のヒステリシス幅Ｖｈｙｓは、第１電圧Ｖｃ１の変動幅より小さく設定されるため、第１電圧Ｖｃ１が第１抵抗Ｒ１による放電により低下しても、クロック検出信号ＣＬＫＤＥＴはチャタリングせずに、安定してハイレベルを保ち続ける。
【００４７】
クロック信号ＣＬＫがローレベルの状態で停止すると、第２トランジスタＭ２はオフ、第１トランジスタＭ１がオンの状態となる。このとき、第１キャパシタＣ１、第２キャパシタＣ２に対する充電経路は、第２トランジスタＭ２により遮断されるため、各キャパシタに蓄えられた電荷は、第１抵抗Ｒ１により放電され、第１電圧Ｖｃ１、第２電圧Ｖｃ２がともに低下していく。その結果、第１電圧Ｖｃ１がシュミットバッファ１６のしきい値電圧Ｖｔｈ２を下回ると、クロック検出信号ＣＬＫＤＥＴはローレベルとなり、クロック信号ＣＬＫが非入力状態と判定される。
【００４８】
クロック信号ＣＬＫがハイレベルの状態で停止すると、第２トランジスタＭ２はオン、第１トランジスタＭ１がオフの状態となる。このとき、第１キャパシタＣ１から第２キャパシタＣ２への電荷の転送経路となる第１トランジスタＭ１が遮断されるため、第１キャパシタＣ１に蓄えられた電荷は、第１抵抗Ｒ１により放電され、第１電圧Ｖｃ１が低下していく。その結果、第１電圧Ｖｃ１がシュミットバッファ１６のしきい値電圧Ｖｔｈ２を下回ると、クロック検出信号ＣＬＫＤＥＴはローレベルとなり、クロック信号ＣＬＫが非入力状態と判定される。
【００４９】
このように、図６のクロック検出回路１１０によれば、クロック信号ＣＬＫがハイレベル、ローレベルのいずれで停止した場合においても、その入力の有無を判定することができる。
【００５０】
図８は、図６のクロック検出回路１１０の変形例を示す回路図である。図８のクロック検出回路１１０は、図６のクロック検出回路１１０に加えて、第１トランジスタＭ１から第１キャパシタＣ１への電流経路上に設けられた第２抵抗Ｒ２をさらに備える。第２抵抗Ｒ２は、第１トランジスタＭ１のドレイン、ソースのいずれ側に設けてもよい。
【００５１】
図９は、図８のクロック検出回路１１０の動作状態を示す時間波形図である。図９は、上から、クロック信号ＣＬＫ、第２キャパシタＣ２の第２電圧Ｖｃ２、第１キャパシタＣ１の第１電圧Ｖｃ１、シュミットバッファ１６の出力であるクロック検出信号ＣＬＫＤＥＴを示す。
時刻Ｔ０にクロック信号ＣＬＫが入力されると、第１トランジスタＭ１、第２トランジスタＭ２のゲートは、ハイレベルとローレベルを交互に繰り返し、第１トランジスタＭ１、第２トランジスタＭ２は、一方がオンのとき他方がオフとなる相補的な関係を保ちつつ、クロック信号ＣＬＫに応じてオンオフが制御される。
時刻Ｔ０に、クロック信号ＣＬＫがハイレベルとなり、第２トランジスタＭ２がオンすると、第２キャパシタＣ２が充電され、第２電圧Ｖｃ２は、電源電圧Ｖｄｄまで上昇する。
【００５２】
時刻Ｔ１にクロック信号ＣＬＫがローレベルとなると、第２トランジスタＭ２がオフし、第１トランジスタＭ１がオンする。このとき、第２キャパシタＣ２に蓄えられた電荷は、第１トランジスタＭ１および第２抵抗Ｒ２を介して第１キャパシタＣ１に転送される。第２キャパシタＣ２から第１キャパシタＣ１への電荷転送経路には、第２抵抗Ｒ２が設けられているため、第１電圧Ｖｃ１は時定数を持って上昇する。この間の第２キャパシタＣ２は、電荷が失われるため、時定数を持って低下していく。
【００５３】
時刻Ｔ２にクロック信号ＣＬＫが再びハイレベルとなると、第２トランジスタＭ２がオンし、第２キャパシタＣ２が充電されて第２電圧Ｖｃ２は電源電圧Ｖｄｄまで上昇する。時刻Ｔ２から時刻Ｔ３までの間、第１トランジスタＭ１がオフしており、第１キャパシタＣ１に蓄えられた電荷は、第１抵抗Ｒ１を介して放電され、第１電圧Ｖｃ１はＣＲ時定数に従って低下する。
【００５４】
図８のクロック検出回路１１０において、第１キャパシタＣ１の第１電圧Ｖｃ１は、第１トランジスタＭ１、第２トランジスタＭ２が交互にオンオフすることにより、徐々に上昇していく。時刻Ｔ４に、第１電圧Ｖｃ１がシュミットバッファ１６のしきい値電圧Ｖｔｈ１に達すると、クロック検出信号ＣＬＫＤＥＴはハイレベルとなる。
こうして、図８のクロック検出回路１１０によれば、クロック信号ＣＬＫの入力の有無を好適に検出することができる。クロック信号ＣＬＫは、図６のクロック検出回路１１０と同様に、ハイレベル、ローレベルのいずれで停止してもよい。
【００５５】
次に、図８のクロック検出回路１１０において、第２抵抗Ｒ２を設けたことによる効果を説明する。
図６のクロック検出回路１１０においては、図７に示すように、第１電圧Ｖｃ１は、クロック信号ＣＬＫのほぼ一周期に渡って放電される。したがって、クロック信号ＣＬＫの周波数が変化した場合には、放電時間が変動することになるため、一周期内の第１電圧Ｖｃ１の変動量は、周波数に応じて変化することになる。上述のように、シュミットバッファ１６のヒステリシス幅Ｖｈｙｓは、第１電圧Ｖｃ１の変動幅にもとづいて設定するため、周波数が変動するアプリケーションに対しては、ヒステリシス幅Ｖｈｙｓをあらかじめ大きな値に設定する必要があり、設計が困難になる。
【００５６】
一方で、図８のクロック検出回路１１０においては、図９に示すように、第１電圧Ｖｃ１は、第１トランジスタＭ１がオンの期間に上昇し、第１トランジスタＭ１がオフの期間に低下する。ここで、充電時間Ｔｃｈと放電時間Ｔｄｉｓは、それぞれクロック信号ＣＬＫの周波数に反比例するため、一周期内での第１電圧Ｖｃ１の上昇幅と下降幅は、ともにクロック信号ＣＬＫの周波数に応じて変化する。したがって、クロック信号ＣＬＫの周波数が変動した場合でも、一周期内での第１電圧Ｖｃ１の変化量を第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値により調節することができるため、シュミットバッファ１６のヒステリシス幅Ｖｈｙｓを小さく設定することができ、設計を容易に行うことができる。
【００５７】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５８】
実施の形態において、第１トランジスタＭ１、第２トランジスタＭ２はいずれもＰチャンネルのＭＯＳトランジスタの場合について説明したが、いずれもＮチャンネルＭＯＳトランジスタとしてもよいし、ＰチャンネルとＮチャンネルを組み合わせて用いてもよい。いずれのタイプのトランジスタを用いるかは、採用する半導体製造プロセスなどに応じて決めればよい。
【００５９】
また、本実施の形態に係るクロック検出回路は、図２に示す信号処理回路以外にも、クロック信号にもとづき動作するさまざまな信号処理回路に用いることができる。
【図面の簡単な説明】
【００６０】
【図１】第１の実施の形態に係るクロック検出回路の構成を示す回路図である。
【図２】図１のクロック検出回路が搭載される信号処理回路の構成を示す図である。
【図３】図１のクロック検出回路の動作状態を示す時間波形図である。
【図４】図１のクロック検出回路の変形例を示す回路図である。
【図５】図４のクロック検出回路の動作状態を示す時間波形図である。
【図６】第２の実施の形態に係るクロック検出回路の構成を示す回路図である。
【図７】図６のクロック検出回路の動作状態を示す時間波形図である。
【図８】図６のクロック検出回路の変形例を示す回路図である。
【図９】図８のクロック検出回路の動作状態を示す時間波形図である。
【図１０】折り畳み型の携帯電話を模式的に示す図である。
【図１１】図１０の携帯電話の内部の回路ブロック図を示す図である。
【符号の説明】
【００６１】
１００  クロック検出回路、  １１０  クロック検出回路、  １０  コンパレータ、  １２  インバータ、  １４  インバータ、  １６  シュミットバッファ、  Ｒ１  第１抵抗、  Ｒ２  第２抵抗、  Ｃ１  第１キャパシタ、  Ｃ２  第２キャパシタ、  Ｍ１  第１トランジスタ、  Ｍ２  第２トランジスタ、  ２００  携帯電話、  ２１０  第１筐体、  ２１２  液晶パネル、  ２１４  液晶ドライバ、  ２２０  第２筐体、  ２２２  ＣＰＵ、  ２２４  クロック信号生成回路、  ２３０  連結部、  ２４０  信号伝送回路、  ２４０ａ  第１ユニット、  ２４０ｂ  第２ユニット、  Ｖｃ１  第１電圧、  Ｖｃ２  第２電圧、  ＣＬＫ  クロック信号、  ＣＬＫＤＥＴ  クロック検出信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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