(57)【要約】【課題】  任意の位相調整を行ったとしても位相調整に起因したバラツキの影響を受け難いと共に、３相以上の駆動方式を採用する場合においても転送不良を低減することができる水平レジスタ転送パルスを生成する。【解決手段】  基準信号から所定の位相調整がなされた調整後ＴＡＰ出力信号Ｘを生成する位相調整手段と、調整後ＴＡＰ出力信号、基準信号及び水平ブランキングパルスに基づいて水平レジスタ転送パルスを生成する水平ブランキング期間生成手段とを有する水平レジスタ転送パルス生成回路において、調整後ＴＡＰ出力信号と基準信号との位相差に応じて調整後ＴＡＰ出力信号に合成するマスキングパルスを適宜選択して水平レジスタ転送パルスを生成する。【選択図】    図１
2006311274.tif 000002
【特許請求の範囲】
【請求項１】
水平レジスタ転送パルスを生成するための基準となる基準信号から所定の位相調整がなされた出力信号を生成する位相調整手段と、
前記出力信号、前記基準信号及び水平ブランキングパルスに基づいて、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平ブランキング期間生成手段とを有する水平レジスタ転送パルス生成回路において、
前記水平ブランキング期間生成手段は、同水平ブランキング期間生成手段に入力する水平ブランキングパルスに基づいて生成されるマスキングパルスよりも所定位相だけ遅延した遅延マスキングパルスを生成する遅延マスキングパルス生成手段と、
前記出力信号と前記基準信号との位相差を判別する判別手段とを備え、
該判別手段による判別の結果、前記出力信号と前記基準信号との位相差が所定位相未満の場合には前記マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成し、
前記出力信号と前記基準信号との位相差が所定位相以上の場合には前記遅延マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成する
ことを特徴とする水平レジスタ転送パルス生成回路。
【請求項２】
前記水平ブランキング期間生成手段は、前記マスキングパルス若しくは前記遅延マスキングパルスを入力するゲート端子と、前記出力信号を反転した信号を入力するデータ端子を有するラッチ回路と、
該ラッチ回路の出力信号と、前記出力信号に基づいて水平レジスタ転送パルスを生成する論理和回路とを備え、
前記判別手段による判別の結果、前記出力信号と前記基準信号との位相差が所定位相未満の場合には前記ラッチ回路に前記マスキングパルスが入力され、
前記出力信号と前記基準信号との位相差が所定位相以上の場合には前記ラッチ回路に前記遅延マスキングパルスが入力される様に構成された
ことを特徴とする請求項１に記載の水平レジスタ転送パルス生成回路。
【請求項３】
水平レジスタ転送パルスを生成するための基準となる基準信号から所定の位相調整がなされた出力信号を生成する位相調整手段と、
前記出力信号、前記基準信号及び水平ブランキングパルスに基づいて、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平ブランキング期間生成手段とを有する水平レジスタ転送パルス生成回路を備える撮像装置において、
前記水平ブランキング期間生成手段は、同水平ブランキング期間生成手段に入力する水平ブランキングパルスに基づいて生成されるマスキングパルスよりも所定位相だけ遅延した遅延マスキングパルスを生成する遅延マスキングパルス生成手段と、
前記出力信号と前記基準信号との位相差を判別する判別手段とを備え、
該判別手段による判別の結果、前記出力信号と前記基準信号との位相差が所定位相未満の場合には前記マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成し、
前記出力信号と前記基準信号との位相差が所定位相以上の場合には前記遅延マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水平レジスタ転送パルス生成回路及び撮像装置に関する。詳しくは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型固体撮像素子の水平レジスタの駆動に用いる水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路及びこうした回路を有するＣＣＤ固体撮像素子を具備した撮像装置に係るものである。
【背景技術】
【０００２】
従来、ＣＣＤ型固体撮像素子を具備した撮像装置では、ＣＣＤ型固体撮像素子の受光部に設けた各受光素子で蓄積した電荷をそれぞれ垂直レジスタに転送し、この垂直レジスタに転送した電荷を水平レジスタに転送し、この水平レジスタに転送した電荷を出力回路に転送して出力している。
【０００３】
ここで、水平レジスタで電荷を転送する場合には、垂直レジスタの動作を停止させた状態で水平レジスタを駆動させることにより、１水平ライン分の電荷情報の取り出しを行っており、この１水平ライン分の電荷の転送後、水平レジスタの駆動を停止させて垂直レジスタを駆動させることにより、垂直レジスタから水平レジスタに次の１水平ライン分の電荷情報を転送している。
【０００４】
そして、垂直レジスタから水平レジスタへの１水平ライン分の電荷情報のライン転送と、水平レジスタでの１水平ライン分の電荷情報の転送とを１画像分繰り返すことにより、１画像分の電荷情報の取り出しを行って、画像データを得るようにしている。
【０００５】
この様な垂直レジスタから水平レジスタへの１水平ライン分の電荷情報のライン転送の際は水平ブランキング期間を設けて、水平レジスタの駆動を停止させている。
【０００６】
水平レジスタ転送パルスに水平ブランキング期間を設ける場合には、水平ブランキング期間を示す信号で水平レジスタ転送パルスをマスクすることによって、水平ブランキング期間を設けた水平レジスタ転送パルスを生成している。
【０００７】
以下、水平レジスタ転送パルスを生成する従来の水平レジスタ転送パルス生成回路について説明する。
図４は従来の水平レジスタ転送パルス生成回路を説明するための模式的なブロック図であり、図４中符合Ａで示す水平レジスタ転送パルス生成回路は、ＣＣＤ型固体撮像素子を有する撮像装置に内蔵されたタイミングジェネレータ回路１０１内に設けてある。なお、図４中符合１０６ａ、１０６ｂ及び１０７はそれぞれ入力バッファであり、符合１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ及び１０９ｅはそれぞれ出力バッファである。
【０００８】
このタイミングジェネレータ回路では、図示しない他の回路との同期信号ｓ１１や、制御信号ｓ１２が、それぞれ入力バッファ１０６ａ、１０６ｂを介して入力される様に構成されており、入力された同期信号や制御信号はロジック回路から成る信号入出力制御部１０２で処理される様に構成されている。
【０００９】
信号入出力制御部では、入力された同期信号や制御信号及び後述する内部メインクロック信号に基づいて所定の処理を行い、垂直レジスタ転送パルスＶφやシャッタパルス等に用いる所定の信号を生成し、出力バッファを介して出力することができる様に構成されている。また、同期信号や制御信号及び内部メインクロック信号ＩＭＣＫに基づいて、後述する位相調整回路１０５に入力する位相調整制御信号ｓ４０を生成して出力すると共に、水平ブランキング期間合成回路１０４に入力する水平ブランキングパルスＨＢＬＫを生成して出力している。
【００１０】
水平レジスタ転送パルス生成回路は、入力バッファ１０７を介して入力された基本クロック信号ＣＫを分周する分周器１１２と、この分周器で生成されたクロック信号に基づいて複数のＴＡＰ出力信号を生成するディレイロックドループ手段であるディレイロックドループ回路（以下「ＤＬＬ回路」と称する。）１０３と、このＤＬＬ回路で生成された複数のＴＡＰ出力信号から水平レジスタの駆動方式に応じた数のＴＡＰ出力信号を選択して、選択したＴＡＰ出力信号の位相の調整を行う位相調整回路１０５と、位相調整回路で位相の調整を行ったＴＡＰ出力信号（以下、調整後ＴＡＰ出力信号と称する。）Ｘ１，Ｘ２に上記した信号入出力制御部で生成された水平ブランキングパルスＨＢＬＫを合成して水平レジスタ転送パルスＨ１，Ｈ２を生成する水平ブランキング期間合成手段である水平ブランキング期間合成回路１０４から構成されている。なお、ここでは２相駆動である水平レジスタを駆動するための水平レジスタ転送パルスを生成する場合を想定して説明を行なっているが、３相駆動である水平レジスタを駆動するための水平レジスタ転送パルスを生成する場合には、調整後ＴＡＰ出力信号Ｘ１，Ｘ２，Ｘ３に水平ブランキングパルスＨＢＬＫを合成して水平レジスタ転送パルスＨ１，Ｈ２及びＨ３を生成することとなる。４相駆動以上の水平レジスタの場合も同様である。
【００１１】
水平ブランキング期間合成回路は、図５で示す様に、フリップフロップ回路２０１で水平ブランキングパルスＨＢＬＫを内部メインクロック信号ＩＭＣＫに同期させてマスキングパルスである同期水平ブランキングパルスＨＷＤ（以下、単にＨＷＤと称する。）を生成し、このＨＷＤを入力するデータ端子と、調整後ＴＡＰ出力信号Ｘを反転させた信号を入力するゲート端子を有するラッチ回路２０２と、このラッチ回路の出力信号と調整後ＴＡＰ出力信号Ｘとに基づいて水平レジスタ転送パルスＨを生成する論理和回路２０３から構成されている。
【００１２】
なお、位相調整回路で選択するＴＡＰ出力信号の数は、水平レジスタの駆動方式に応じた数であり、水平レジスタが２相駆動である場合には２つのＴＡＰ出力信号を選択し、水平レジスタが３相駆動である場合には３つのＴＡＰ出力信号を選択し、水平レジスタが４相駆動である場合には４つのＴＡＰ出力信号を選択するといった具合である。
【００１３】
また、位相調整回路は、通常、遅延素子から成る遅延量調整回路１１０ａ−１，１１０ａ−２，・・・，１１０ａ−ｎと、入力されるパルスの立ち上がりエッジまたは立ち下がりエッジをそれぞれ遅延させてデューティ比を調整するデューティ比調整回路１１０ｂ−１，１１０ｂ−２，・・・，１１０ｂ−ｎとで構成されており、信号入出力制御部から入力された位相調整制御信号に基づいて水平レジスタ転送パルスを生成する様に構成されている（例えば、特許文献１参照。）。
【００１４】
上記の様に、ＨＷＤと調整後ＴＡＰ出力信号Ｘとを合成することによって、図６（ａ）で示す様に、ＨＷＤがハイレベル（以下、Ｈレベルと称する。）である期間にはパルスが立ち下がらずにＨレベルを維持する様な水平レジスタ転送パルスＨを生成することができる。なお、図６（ａ）ではＨＷＤがＨレベルである期間には水平レジスタ転送パルスが立ち下がらずにＨレベルを維持する場合を例に挙げて説明を行ったが、ＨＷＤがＨレベルである期間には水平レジスタ転送パルスが立ち上がらずにローレベル（以下、Ｌレベルと称する。）を維持する様な水平レジスタ転送パルスを生成しても良い。
【００１５】
【特許文献１】特開２００３−２３３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上記した様な遅延素子を用いて位相調整を行う場合には、調整可能な遅延量が回路規模に影響されることにより制御範囲を大きくすることが困難であり、しかも、製造プロセス、電源電圧、使用温度等に起因したバラツキの影響によって、一定の位相関係を維持することが困難であった。
即ち、調整後ＴＡＰ出力信号Ｘにはある程度のバラツキが生じることとなり、ＨＷＤがＨレベルとなるタイミングがこのバラツキが生じる領域（図６中符合Ｌで示す領域であり、以下この領域を「バラツキ領域」と称する。）内である場合には、水平レジスタ転送パルスが調整後ＴＡＰ出力信号Ｘのバラツキに大きく影響されてしまうこととなり、かかる点は改良の余地が残されていた。
【００１７】
具体的には、調整後ＴＡＰ出力信号Ｘの立下りタイミングの後のＬレベル時にＨＷＤが立ち上がる場合には、水平レジスタ転送パルスのタイミングチャートは図６（ｂ）で示すものとなる。一方、調整後ＴＡＰ出力信号Ｘの立下りタイミングの前のＨレベル時にＨＷＤが立ち上がる場合には、水平レジスタ転送パルスのタイミングチャートは図６（ｃ）で示すものとなる。この様に、調整後ＴＡＰ出力信号Ｘのバラツキに起因する調整後ＴＡＰ出力信号Ｘの立ち上がりタイミングのズレによって水平レジスタ転送パルスＨのタイミングチャートが異なるといった結果を招いてしまうことがある。なお、図６（ｄ）で示す様にバラツキ領域内にＨＷＤが立ち上がらない場合には、この様な問題は生じない。
【００１８】
また、上記した従来の水平レジスタ転送パルスの生成では、水平レジスタが３相以上の駆動方式を採用する場合において、転送不良を生じることがあり、かかる点も改良の余地が残されていた。
【００１９】
以下、水平レジスタが３相以上の駆動方式を採用する場合における転送不良について説明を行う。なお、水平レジスタが転送パルスＨ１、Ｈ２及びＨ３を印加することによって電荷の転送を行う３相駆動の場合には、一般に、図７（ａ）で示す様に、各々の転送パルスが１２０度の位相差を有することによって水平レジスタが電荷転送を行っている。また、図７中符合（１）〜（３）は転送パルスＨ１、Ｈ２及びＨ３の各パルスの対応関係を明確にするための便宜的なものである。
【００２０】
さて、調整後ＴＡＰ出力信号Ｘ３が立ち下がった後であり調整後ＴＡＰ出力信号Ｘ１が立ち上がる前にＨＷＤが立ち上がる場合には、水平レジスタ転送パルスのタイミングチャートは図７（ｂ）で示すものとなる。即ち、水平レジスタ転送パルスＨ１、Ｈ２及びＨ３のいずれについても符号（２）のタイミングでマスクが開始されることとなる。
これに対して、調整後ＴＡＰ出力信号Ｘ２が立ち下がった後であり調整後ＴＡＰ出力信号Ｘ３が立ち上がる前にＨＷＤが立ち上がる場合には、水平レジスタ転送パルスのタイミングチャートは図７（ｃ）で示すものとなる。即ち、水平レジスタ転送パルスＨ１及びＨ２については符号（２）のタイミングでマスクが開始されるのに対して、水平レジスタ転送パルスＨ３については（１）で示すタイミングでマスクが開始されることとなる。この様に、水平レジスタ転送パルスによってマスクが開始されるタイミングが異なることは転送不良が生じる一因となる。
即ち、マスキングパルスの立ち上がり位置によって、転送パルスへのマスクが開始されるタイミングにズレが生じ、このことに起因して転送不良が生じることがある。
【００２１】
なお、３相以上の駆動方式を採用する場合については上記と同様に電荷の転送不良が生じることが考えられるが、２相駆動については、一方の水平レジスタ転送パルスを反転することによって他方の水平レジスタ転送パルスを生成しているために、上記した様な転送不良が生じることは無いと考えられる。
【００２２】
本発明は以上の点に鑑みて創案されたものであって、任意の位相調整を行ったとしても位相調整に起因したバラツキの影響を受け難いと共に、３相以上の駆動方式を採用する場合において転送不良を低減することができる水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路及びこうした回路を有する撮像装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２３】
上記の目的を達成するために、本発明に係る水平レジスタ転送パルス生成回路は、水平レジスタ転送パルスを生成するための基準となる基準信号から所定の位相調整がなされた出力信号を生成する位相調整手段と、前記出力信号、前記基準信号及び水平ブランキングパルスに基づいて、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平ブランキング期間生成手段とを有する水平レジスタ転送パルス生成回路において、前記水平ブランキング期間生成手段は、同水平ブランキング期間生成手段に入力する水平ブランキングパルスに基づいて生成されるマスキングパルスよりも所定位相だけ遅延した遅延マスキングパルスを生成する遅延マスキングパルス生成手段と、前記出力信号と前記基準信号との位相差を判別する判別手段とを備え、該判別手段による判別の結果、前記出力信号と前記基準信号との位相差が所定位相未満の場合には前記マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成し、前記出力信号と前記基準信号との位相差が所定位相以上の場合には前記遅延マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成している。
【００２４】
また、上記の目的を達成するために、本発明に係る撮像装置は、水平レジスタ転送パルスを生成するための基準となる基準信号から所定の位相調整がなされた出力信号を生成する位相調整手段と、前記出力信号、前記基準信号及び水平ブランキングパルスに基づいて、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平ブランキング期間生成手段とを有する水平レジスタ転送パルス生成回路を備える撮像装置において、前記水平ブランキング期間生成手段は、同水平ブランキング期間生成手段に入力する水平ブランキングパルスに基づいて生成されるマスキングパルスよりも所定位相だけ遅延した遅延マスキングパルスを生成する遅延マスキングパルス生成手段と、前記出力信号と前記基準信号との位相差を判別する判別手段とを備え、該判別手段による判別の結果、前記出力信号と前記基準信号との位相差が所定位相未満の場合には前記マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成し、前記出力信号と前記基準信号との位相差が所定位相以上の場合には前記遅延マスキングパルス及び前記出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成している。
【００２５】
ここで、判別手段による判別の結果、出力信号と基準信号との位相差が所定位相未満の場合にはマスキングパルス及び出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成し、出力信号と基準信号との位相差が所定位相以上の場合には遅延マスキングパルス及び出力信号を合成して水平ブランキング期間を設けた水平レジスタ転送パルスを生成することによって、即ち、製造プロセス、電源電圧、使用温度等に起因したバラツキの影響によって生じる出力信号のバラツキに応じて、出力信号と合成する信号を異ならせることによって、出力信号の有するバラツキの影響を低減することができる。
また、３相以上の駆動方式を採用する場合においては、各水平レジスタ転送パルスに応じてマスク開始タイミングを異ならせることができる。
また、２相の駆動方式の場合には、複数のマスキングパルスを設けることにより、図６で示したようなバラツキ領域の回避の冗長性に寄与する。
【発明の効果】
【００２６】
上記した本発明の水平レジスタ転送パルス生成回路では、任意の位相調整を行ったとしても位相調整に起因した位相調整後の出力信号のバラツキの影響を受け難い水平レジスタ転送パルスを生成することができる。また、３相以上の駆動方式を採用する場合において、各水平レジスタ転送パルスに応じてマスク開始タイミングを異ならせることができるために、転送不良を低減することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した水平レジスタ転送パルス生成回路を説明するための模式的なブロック図であり、図１中符合ａで示す水平レジスタ転送パルス生成回路は、ＣＣＤ固体撮像素子を有する撮像装置内に内蔵されたタイミングジェネレータ回路１内に設けてある。なお、図１中符合６ａ、６ｂ及び７はそれぞれ入力バッファであり、符合８ａ、８ｂ、８ｃ、８ｄ、９ａ、９ｂ、９ｃ、９ｄ及び９ｅはそれぞれ出力バッファである。
【００２８】
このタイミングジェネレータ回路では、上記した従来のタイミングジェネレータと同様に、図示しない他の回路との同期信号ｓ１１や、制御信号ｓ１２が、それぞれ入力バッファ６ａ、６ｂを介して入力される様に構成されており、入力された同期信号や制御信号はロジック回路から成る信号入出力制御部２で処理される様に構成されている。
【００２９】
信号入出力部では、上記した従来のタイミングジェネレータと同様に、入力された同期信号や制御信号及び後述する内部メインクロック信号に基づいて所定の処理を行い、垂直レジスタ転送パルスＶφやシャッタパルス等に用いる所定の信号を生成し、出力バッファを介して出力ができる様に構成されている。また、同期信号や制御信号及び内部メインクロック信号ＩＭＣＫに基づいて、後述する位相調整回路５に入力する位相調整制御信号ｓ４０を生成して出力すると共に、水平ブランキング期間合成回路４に入力する水平ブランキングパルスＨＢＬＫを生成して出力している。
【００３０】
水平レジスタ転送パルス生成回路では、上記した従来のタイミングジュネレータと同様に、入力バッファ７を介して入力された基本クロック信号ＣＫを分周する分周器１２と、この分周器で生成されたクロック信号に基づいて複数のＴＡＰ出力信号を生成するＤＬＬ回路３と、このＤＬＬ回路で生成された複数のＴＡＰ出力信号から水平レジスタの駆動方式に応じた数のＴＡＰ出力信号を選択して、選択したＴＡＰ出力信号の位相の調整を行う位相調整回路５と、位相調整回路で位相調整を行った調整後ＴＡＰ出力信号Ｘに上記した信号入出力制御部で生成された水平ブランキングパルスＨＢＬＫを合成して水平レジスタ転送パルスを生成する水平ブランキング期間合成手段である水平ブランキング期間合成回路４から構成されている。なお、ここでは２相駆動である水平レジスタを駆動するための水平レジスタ転送パルスを生成する場合を想定して説明を行なっているが、３相駆動である水平レジスタを駆動するための水平レジスタ転送パルスを生成する場合には、調整後ＴＡＰ出力信号Ｘ１，Ｘ２，Ｘ３に水平ブランキングパルスＨＢＬＫを合成して水平レジスタ転送パルスＨ１，Ｈ２及びＨ３を生成することとなる。４相駆動以上の水平レジスタの場合も同様である。
【００３１】
水平ブランキング期間合成回路は、第１のフリップフロップ回路２１で水平ブランキングパルスＨＢＬＫを内部メインクロック信号ＩＭＣＫに同期させてマスキングパルスである同期水平ブランキングパルスＨＷＤ（１）（以下、単にＨＷＤ（１）と称する。）を生成すると共に、第２のフリップフロップ回路２２でＨＷＤ（１）を内部メインクロック信号ＩＭＣＫの反転信号と同期させて、ＨＷＤ（１）と比較して所定量だけ遅延した遅延マスキングパルスＨＷＤ（２）（以下、単にＨＷＤ（２））を生成し、このＨＷＤ（１）とＨＷＤ（２）を入力信号として、判定機２３による判定結果に基づいてＨＷＤ（１）若しくはＨＷＤ（２）を出力信号ＨＷＤとして出力するセレクタ２４を有し、このセレクタの出力信号を入力するデータ端子と、調整後ＴＡＰ出力信号Ｘを反転させた信号を入力するゲート端子を有するラッチ回路２５と、このラッチ回路の出力信号と調整後ＴＡＰ出力信号Ｘとに基づいて水平レジスタ転送パルスを生成する論理和回路２６から構成されている。
【００３２】
なお、位相調整回路で選択するＴＡＰ出力信号の数が水平レジスタの駆動方式に応じた数である点、位相調整回路が遅延素子から成る遅延量調整回路１０ａ−１，１０ａ−２，・・・，１０ａ−ｎと、入力されるパルスの立ち上がりエッジまたは立下りエッジをそれぞれ遅延させてデューティ比調整回路１０ｂ−１，１０ｂ−２，・・・，１０ｂ−ｎとで構成されており、信号入出力制御部から入力された位相調整制御信号に基づいて水平レジスタ転送パルスを生成する様に構成されている点については上記した従来のタイミングジェネレータと同様である。
【００３３】
以下、上記したタイミングジェネレータ回路を用いて［Ａ］２相駆動の水平レジスタの水平レジスタ転送パルスを生成する場合、［Ｂ］３相駆動の水平レジスタの水平レジスタ転送パルスを生成する場合について説明を行う。
【００３４】
［Ａ］２相駆動の水平レジスタの水平レジスタ転送パルスを生成する場合（図２参照。）
各々が１８０度の位相差を有する水平レジスタ転送パルスＨ１、Ｈ２を印加することによって電荷の転送を行う２相駆動の水平レジスタの水平レジスタ転送パルスＨ１を生成する際には、ＨＷＤ（１）がＨレベルとなるタイミングが調整後ＴＡＰ出力信号Ｘ１のバラツキ領域内である場合に、ＨＷＤ（２）がＨレベルとなるタイミングが調整後ＴＡＰ出力信号Ｘ１のバラツキ領域外となる様にＨＷＤ（１）に対するＨＷＤ（２）の遅延量の調整を行う。
【００３５】
次に、水平ブランキング期間合成回路の判定機によって、調整後ＴＡＰ出力信号Ｘ１と基準信号との位相差を判定し、ＨＷＤ（１）がＨレベルとなるタイミングが調整後ＴＡＰ出力信号Ｘ１のバラツキ領域内となる場合には、セレクタによって出力信号ＨＷＤとしてＨＷＤ（２）を出力する。一方、ＨＷＤ（１）がＨレベルとなるタイミングが調整後ＴＡＰ出力信号Ｘ１のバラツキ領域外となる場合には、セレクタによって出力信号ＨＷＤとしてＨＷＤ（１）を出力する。
【００３６】
上記の様にして得られたＨＷＤと調整後ＴＡＰ出力信号Ｘ１を反転させた信号をラッチ回路に入力し、このラッチ回路の出力信号と調整後ＴＡＰ出力信号Ｘ１とに基づいて２相駆動の水平レジスタの水平レジスタ駆動パルスＨ１を得ることができる。なお、Ｈ１を反転させることによって水平レジスタ駆動パルスＨ２を得ることができる。
【００３７】
上記した様に、ＨＷＤ（１）がＨレベルとなるタイミングが調整後ＴＡＰ出力信号Ｘ１のバラツキ領域内となる場合（図２（ａ）で示すタイミングの場合）にＨＷＤ（２）をＨＷＤとして選択し、ＨＷＤ（２）と調整後ＴＡＰ出力信号Ｘ１とに基づいて水平レジスタ駆動パルスＨ１及びＨ２を生成し、ＨＷＤ（２）がＨレベルとなるタイミングが調整後ＴＡＰ出力信号Ｘ１のバラツキ領域外となる場合（図２（ｂ）で示すタイミングの場合）にＨＷＤ（１）をＨＷＤとして選択し、ＨＷＤと調整後ＴＡＰ出力信号Ｘ１とに基づいて水平レジスタ駆動パルス信号Ｈ１及びＨ２を生成することによって、ＨＷＤがＨレベルとなるタイミングは調整後ＴＡＰ出力信号Ｘ１のバラツキ領域外となるために、調整後ＴＡＰ出力のバラツキに起因して水平レジスタ駆動パルスＨ１及びＨ２が影響を受けることは無い。
【００３８】
［Ｂ］３相駆動の水平レジスタの水平レジスタ転送パルスを生成する場合（図３参照。）
各々が１２０度の位相差を有する水平レジスタ転送パルスＨ１、Ｈ２及びＨ３を印加することによって電荷の転送を行う３相駆動の水平レジスタの水平レジスタ転送パルスＨ１、Ｈ２及びＨ３を生成する際には、ＨＷＤ（１）とＨＷＤ（２）が１８０度の位相差を有する様にＨＷＤ（１）に対してＨＷＤ（２）を１８０度遅延させる。
【００３９】
次に、水平ブランキング期間合成回路の判定機によって、調整後ＴＡＰ出力信号Ｘ（Ｘ１、Ｘ２、Ｘ３）と基準信号との位相差を判定し、基準信号との位相差が１８０度未満の場合（図３で示すタイミングではＸ１とＸ２の場合）には、セレクタによって出力信号ＨＷＤとしてＨＷＤ（１）を出力する。一方、基準信号との位相差が１８０以上の場合（図３で示すタイミングではＸ３の場合）には、セレクタによって出力信号ＨＷＤとしてＨＷＤ（２）を出力する。
【００４０】
上記の様にして得られたＨＷＤと調整後ＴＡＰ出力信号Ｘ（Ｘ１、Ｘ２、Ｘ３）を反転させた信号をラッチ回路に入力し、このラッチ回路の出力信号と調整後ＴＡＰ出力信号Ｘ（Ｘ１、Ｘ２、Ｘ３）とに基づいて３相駆動の水平レジスタの水平レジスタ駆動パルスＨ１、Ｈ２及びＨ３を得ることができる。
【００４１】
上記した様に、ＨＷＤ（１）とＨＷＤ（２）とに１８０度の位相差を形成し、基準信号との位相差が１８０度未満の調整後ＴＡＰ出力信号の場合にはＨＷＤ（１）をＨＷＤとして選択し、基準信号との位相差が１８０度以上の調整後ＴＡＰ出力信号の場合にはＨＷＤ（２）をＨＷＤとして選択し、ＨＷＤと調整後ＴＡＰ出力信号とに基づいて水平レジスタ駆動パルス信号Ｈ１、Ｈ２及びＨ３を生成することによって、水平レジスタ駆動パルスの位相差に応じたタイミングでマスクを開始することができ、転送不良を抑制することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明を適用した水平レジスタ転送パルス生成回路を説明するための模式的なブロック図である。
【図２】２相駆動の水平レジスタの水平レジスタ転送パルスの生成を説明するためのタイミングチャートである。
【図３】３相駆動の水平レジスタの水平レジスタ転送パルスの生成を説明するためのタイミングチャートである。
【図４】従来の水平レジスタ転送パルス生成回路を説明するための模式的なブロック図である。
【図５】水平ブランキング期間合成回路を説明するための模式的なブロック図である。
【図６】水平レジスタ転送パルスの生成を説明するためのタイミングチャート（１）である。
【図７】水平レジスタ転送パルスの生成を説明するためのタイミングチャート（２）である。
【符号の説明】
【００４３】
１    タイミングジェネレータ回路
２    出力制御部
３    ＤＬＬ回路
４    水平ブランキング期間合成回路
５    位相調整回路
６ａ、６ｂ、７    入力バッファ
８ａ、８ｂ、８ｃ、８ｄ、９ａ、９ｂ、９ｃ、９ｄ、９ｅ    出力バッファ
１２    分周器
２１    第１のフリップフロップ回路
２２    第２のフリップフロップ回路
２３    判定機
２４    セレクタ
２５    ラッチ回路
２６    論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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