(57)【要約】【課題】  理想クロック条件と伝搬クロック条件との２種類のモードを有するタイミングモデルを用いて、効率良く、機能ブロックを含んだＬＳＩの設計を行う方法を提供する。【解決手段】  複数のフリップフロップを含む機能ブロックを用いたＬＳＩ設計方法であって、第１モードと第２モードで使用可能なタイミングモデルを準備するステップと、機能ブロックを１又は複数含む機能要素の機能設計を行うステップと、機能設計で定められた機能要素に対し、機能ブロックのタイミングモデルを第１モードで用いて論理合成するステップと、論理合成された機能要素に対し、タイミングモデルを第１モードで用いて第１タイミング解析を行うステップと、論理合成と第１タイミング解析の結果に基づきレイアウトを行うステップと、レイアウト後にタイミングモデルを第２モードで用いて第２タイミング解析を行うステップと、を含むことを特徴とするＬＳＩ設計方法。【選択図】      図５
2006012008.tif 000002
【特許請求の範囲】
【請求項１】
複数のフリップフロップを含む機能ブロックを用いたＬＳＩ設計方法であって、
第１モードと第２モードで使用可能なタイミングモデルを準備するステップと、
前記機能ブロックを１又は複数含む機能要素の機能設計を行うステップと、
前記機能設計で定められた前記機能要素に対し、前記機能ブロックの前記タイミングモデルを前記第１モードで用いて論理合成するステップと、
前記論理合成された前記機能要素に対し、前記タイミングモデルを前記第１モードで用いて第１タイミング解析を行うステップと、
前記論理合成と前記第１タイミング解析の結果に基づきレイアウトを行うステップと、
前記レイアウト後に前記タイミングモデルを前記第２モードで用いて第２タイミング解析を行うステップと、
を含むことを特徴とするＬＳＩ設計方法。
【請求項２】
前記タイミングモデルは、独立に定義されるクロック遅延時間を含み、前記第１モードは、前記クロック遅延時間を使用しないモードであり、前記第２モードは、前記クロック遅延時間を使用するモードであることを特徴とする、請求項１に記載のＬＳＩ設計方法。
【請求項３】
前記クロック遅延時間情報は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの平均遅延時間で定義されることを特徴とする、請求項２に記載のＬＳＩ設計方法。
【請求項４】
前記クロック遅延時間情報は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの最小遅延時間と最大遅延時間とで定義されることを特徴とする、請求項２に記載のＬＳＩ設計方法。
【請求項５】
前記クロック遅延時間情報は、前記機能ブロックのタイミング情報算出に係るフリップフロップ個々の遅延時間で定義されることを特徴とする、請求項２に記載のＬＳＩ設計方法。
【請求項６】
機能ブロックに対するタイミングモデルを用いてＬＳＩ設計するためのプログラムであって、
前記機能ブロック内部の入力セットアップ時間を設定する第１設定手段と、
前記機能ブロック内部の入力ホールド時間を設定する第２設定手段と、
前記機能ブロック内部の出力遅延時間を設定する第３設定手段と、
前記第１、第２、第３設定手段とは独立に前記機能ブロック内部のクロック遅延時間を設定する第４設定手段と、
してコンピュータを機能させるためのＬＳＩ設計用プログラム。
【請求項７】
前記クロック遅延時間は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの平均遅延時間で定義されることを特徴とする、請求項６に記載のＬＳＩ設計用プログラム。
【請求項８】
前記クロック遅延時間は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの最小遅延時間と最大遅延時間とで定義されることを特徴とする、請求項６に記載のＬＳＩ設計用プログラム。
【請求項９】
前記クロック遅延時間は、前記機能ブロックのタイミング情報算出に係るフリップフロップ個々の遅延時間で定義されることを特徴とする、請求項６に記載のＬＳＩ設計用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能ブロックのタイミングモデル、及びそれを用いたＬＳＩ設計方法に関する。
【背景技術】
【０００２】
近年、システムＬＳＩなどでコアとなる機能ブロックをＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）化し、再利用することで設計期間の短縮、生産性の向上を図る手法が一般化している。
ＩＰを利用するＬＳＩの設計方法、特にレイアウト設計方法が、例えば、特許文献１に記載されている。
【０００３】
ところで、ＩＰを利用したＬＳＩ設計においては、ＩＰ内部のタイミング情報が盛り込まれたタイミングモデルを用いて論理合成やタイミング検証などが行われる。このタイミング情報は、ＩＰ内部の入力セットアップ時間、入力ホールド時間及び出力遅延時間からなり、各々の時間には既にＩＰ内部のクロック遅延時間が含まれて定義されている。また、論理合成、プリレイアウトタイミング検証、ポストレイアウトタイミング検証、いずれのステップにおいても同一のタイミングモデルが使用される。
【特許文献１】特許第３４２０１９５号公報（第６−８頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常のＬＳＩ設計においては、クロックの遅延時間をゼロと想定する、いわゆる理想クロック条件の元で論理合成が行われる。しかしながら、ＩＰを用いて上位階層の設計を行う場合、上述したように、ＩＰのタイミングモデルは既に内部のクロック遅延時間を含んだ伝搬クロック条件として定義されている。この上位階層の理想クロック条件とＩＰ内部の伝搬クロック条件との違いがタイミング制約に大きく影響するため、所望の性能を満足するＬＳＩを設計することが困難になる。従って、論理合成においては、ＩＰ内部のクロック遅延時間を無視した理想クロック条件に設定された別のタイミングモデルを使用する必要がある。プリレイアウトタイミング検証においても同様である。
【０００５】
一方、物理的なレイアウトが完了した後に行われるタイミング解析、いわゆるポストレイアウトタイミング検証においては、クロック遅延時間が含まれた伝搬クロック条件のタイミングモデルが必要となる。
現状においては、理想クロック条件と伝搬クロック条件を同時に満たすタイミングモデルは存在せず、設計ステップに応じて二種類のタイミングモデルを準備する必要があり、設計環境が煩雑になりやすく、また、設計効率の低下を招く恐れがある。
【０００６】
なお、特許文献１に係るＬＳＩの設計方法においては、このような問題に関する記載はなされていない。
【課題を解決するための手段】
【０００７】
本発明に係るＬＳＩ設計方法は、複数のフリップフロップを含んだ機能ブロックを用いてＬＳＩを設計する方法であって、第１モードと第２モードで使用可能なタイミングモデルを準備するステップと、機能ブロックを１又は複数含む機能要素の機能設計を行うステップと、機能設計で定められた機能要素に対し、機能ブロックのタイミングモデルを第１モードで用いて論理合成するステップと、論理合成された機能要素に対し、タイミングモデルを第１モードで用いて第１タイミング解析を行うステップと、論理合成と第１タイミング解析の結果に基づきレイアウトを行うステップと、レイアウト後にタイミングモデルを第２モードで用いて第２タイミング解析を行うステップと、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、タイミングモデルを２つのモードで使用することができるので、例えば、第１モードをクロック遅延時間を含まない理想クロック条件とし、第２モードをクロック遅延時間を含む伝搬クロック条件とすれば、一つのタイミングモデルを理想クロック条件と伝搬クロック条件とで使い分けることができる。これにより、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなり、設計環境及び設計効率が向上する。
【発明を実施するための最良の形態】
【０００９】
（１）第１実施形態
〔ＩＰ構成〕
図１は、本発明の第１実施形態に係る機能ブロック（ＩＰ）１００の概略構成図である。ＩＰ１００は、外部接点として、データ入力端子（ＩＮ）１０１と、クロック入力端子（ＣＬＫ）１０２と、データ出力端子（ＯＵＴ）１０３とを備えている。内部には、クロックを基準として動作するフリップフロップ（Ｆ／Ｆ）１０４及び１０５と、クロックを必要としない組み合わせ回路１０６〜１０８とを備えている。クロック遅延の差異（クロックスキュー：ＣＬＯＣＫ  ＳＫＥＷ）を調整するため、ＩＮ１０１とＦ／Ｆ１０４の間にはバッファ１０９が、ＩＮ１０１とＦ／Ｆ１０５の間にはバッファ１１０が配置されている。
〔タイミングモデル〕
ＩＰ１００のタイミングモデルには、ＣＬＫ１０２から入力されるクロックを基準とするＩＮセットアップ時間Ｔ２０１と、ＩＮホールド時間Ｔ２０２と、ＯＵＴ遅延時間Ｔ２０３とからなるタイミング情報が盛り込まれる。以下、Ｔ２０１、Ｔ２０２及びＴ２０３の具体的な算出式を示す。  
ＩＮセットアップ時間（Ｔ２０１）＝Ｆ／Ｆ１０４セットアップ時間（Ｔ２０４）＋組み合わせ回路１０６遅延時間（Ｔ２０５）−Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）
・・・（１）
ＩＮホールド時間（Ｔ２０２）＝Ｆ／Ｆ１０４ホールド時間（Ｔ２０７）−組み合わせ回路１０６遅延時間（Ｔ２０５）＋Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）
・・・（２）
ＯＵＴ遅延時間（Ｔ２０３）＝Ｆ／Ｆ１０５遅延時間（Ｔ２０８）＋組み合わせ回路１０８遅延時間（Ｔ２０９）＋Ｆ／Ｆ１０５クロック遅延時間（Ｔ２１０）
・・・（３）
ここで、図１及び式（１）を見ると、ＩＰ１００のＩＮセットアップ時間（Ｔ２０１）は、ＩＰのデータ入力初段に相当するＦ／Ｆ１０４と、ＩＮ１０１とＦ／Ｆ１０４の間に位置する組み合わせ回路１０６と、に係る時間のみで決定されることがわかる。ＩＰ１００のＩＮホールド時間（Ｔ２０２）も同様に、Ｆ／Ｆ１０４と、組み合わせ回路１０６とに係る時間のみで決定される。また、ＩＰ１００のＯＵＴ遅延時間（Ｔ２０３）は、ＩＰのデータ出力前段に相当するＦ／Ｆ１０５と、Ｆ／Ｆ１０５とＯＵＴ１０３の間に位置する組み合わせ回路１０８と、に係る時間のみで決定されることがわかる。図１に示すＩＰ例に限らず、一般にＩＰのタイミングモデルにおいては、そのタイミング情報の算出に必要とされるのは入力初段及び出力前段のＦ／Ｆ回路とそれに隣接する組み合わせ回路のみで、内部の回路構成はタイミング情報には関与しない。
【００１０】
従来のタイミングモデルの場合、ＩＮセットアップ時間（Ｔ２０１）、ＩＮホールド時間（Ｔ２０２）、ＯＵＴ遅延時間（Ｔ２０３）の各々おいて、それぞれを構成する時間要素、例えば、式（１）に示すＩＮセットアップ時間（Ｔ２０１）であれば、Ｆ／Ｆ１０４ホールド時間（Ｔ２０７）、組み合わせ回路１０６遅延時間（Ｔ２０５）、Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）などは独立の要素として定義されておらず、従って、要素毎の切り分けはできない。
【００１１】
本発明のタイミングモデルに係る特徴は、式（１）〜（３）中において、Ｆ／Ｆのクロック遅延時間Ｔ２０６及びＴ２１０を独立要素として定義することにある。これにより、クロック遅延情報をオプション化し、タイミング情報に自由に付加又は除去することができるようにするものである。
第１実施形態では、上述したクロック遅延情報として、タイミング情報算出に係る全フリップフロップの平均遅延時間を用いる。すなわち、Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）とＦ／Ｆ１０５クロック遅延時間（Ｔ２１０）の平均遅延時間をＩＰ内部クロック遅延時間（Ｔ３０７）として独立定義する。これにより、理想クロック条件と伝搬クロック条件でタイミングモデルの共通化を図ることができる。具体的には、クロック遅延情報を使用しない理想クロック条件下のタイミングモデルを式（４）〜（６）として、これを第１モードと定義する。また、クロック遅延情報を使用する伝搬クロック条件下のタイミングモデルを式（７）〜（９）として、これを第２モードと定義する。タイミングモデル自体は共通であるが、クロック遅延時間を含むか否かでモードが異なるものである。理想クロック条件と伝搬クロック条件とのモード切り替えは、ツール上でクロック遅延時間を独立定義のオプション設定とすれば簡便に行えるようになる。
＊  理想クロック条件（第１モード）
理想クロックＩＮセットアップ時間（Ｔ３０１）＝Ｆ／Ｆ１０４セットアップ時間（Ｔ２０４）＋組み合わせ回路１０６遅延時間（Ｔ２０５）
・・・（４）
理想クロックＩＮホールド時間（Ｔ３０２）＝Ｆ／Ｆ１０４ホールド時間（Ｔ２０７）−組み合わせ回路１０６遅延時間（Ｔ２０５）
・・・（５）
理想クロックＯＵＴ遅延時間（Ｔ３０３）＝Ｆ／Ｆ１０５遅延時間（Ｔ２０８）＋組み合わせ回路１０８遅延時間（Ｔ２０９）
・・・（６）
＊  伝搬クロック条件（第２モード）
伝搬クロックＩＮセットアップ時間（Ｔ３０４）＝理想クロックＩＮセットアップ時間（Ｔ３０１）−ＩＰ内部クロック遅延時間（Ｔ３０７）
・・・（７）
伝搬クロックＩＮホールド時間（Ｔ３０５）＝理想クロックＩＮホールド時間（Ｔ３０２）＋ＩＰ内部クロック遅延時間（Ｔ３０７）
・・・（８）
伝搬クロックＯＵＴ遅延時間（Ｔ３０６）＝理想クロックＯＵＴ遅延時間（Ｔ３０３）＋ＩＰ内部クロック遅延時間（Ｔ３０７）
・・・（９）
図２は、第１実施形態に係るタイミングモデルの概略図である。ＩＰ内部クロック遅延時間（Ｔ３０７）を独立パラメータとして設定している。
〔設計方法〕
ＩＰとそのタイミングモデルを用いたＬＳＩ設計の概要を、図５を参照して説明する。
【００１２】
まず、ＩＰを含む機能要素、たとえばＣＰＵやＲＡＭなどの機能設計（ＲＴＬ設計）を行う（Ｓ１）。
次に、ＲＴＬ設計された機能要素に対し、理想クロック条件に設定された第１モードのタイミングモデル（式（４）〜（６））と、別途規定されるタイミング制約とを用いて論理合成を行う（Ｓ２）。これにより、部品情報や配線接続情報などを含んだレイアウト前ネットリストが生成される（Ｓ３）。
【００１３】
また、論理合成された機能要素に対し、同理想クロック条件に設定された第１モードのタイミングモデル（式（４）〜（６））を用いてプリレイアウトタイミング解析を行う（Ｓ４）。この時のタイミング解析は、テストパターンを使用しない静的なタイミング検証（スタティックタイミング検証）である。また、レイアウト前であるため、仮配線遅延情報を用いて検証が行われる。
【００１４】
次に、レイアウト前ネットリストと、タイミング解析の結果と、論理合成時と同様のタイミング制約と、によりレイアウトを行う（Ｓ５）。レイアウトでは、まず、与えられたタイミング制約によりＩＰ及びその他の構成部品（セル）を配置する。ここでの配置対象は、クロックを必要とするＩＰやセル（Ｆ／Ｆなど）のことである。次に、機能要素のクロック入力から機能要素内部のクロック供給対象であるＩＰやセルにクロックツリー合成（ＣＴＳ：Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）を行い、スキュー調整する。次に、クロックを必要としないセル（組み合わせ回路）の配置を行い、最後にタイミングの最適化（Ｔｉｍｉｎｇ  Ｏｐｔｉｍｉｚｅ）を実施する。
【００１５】
レイアウトが完了すると、そのアウトプットとしてレイアウト後ネットリストが生成される（Ｓ６）。
最後に、ポストレイアウトタイミング解析（Ｓ７）を実施する。プリレイアウトタイミング解析同様、スタティックなタイミング検証である。ただし、ここでは伝搬クロック（式（７）〜（９））に設定された第２モードのタイミングモデルを使用する。また、レイアウトが完了しているため、解析に必要な配線遅延情報は実配線遅延情報を使用する。この配線遅延情報はＳＤＦ（Ｓｔａｎｄａｒｄ  Ｄｅｌａｙ  Ｆｏｒｍａｔ）と呼ばれる標準フォーマットで得られる。ポストレイアウトタイミング解析がパスして設計が終了する。
〔作用効果〕
第１実施形態に係るＬＳＩ設計法によれば、タイミングモデル内のクロック遅延時間（Ｔ３０７）を独立要素として定義し、ツール上のオプション設定で理想クロック条件の第１モードと伝搬クロック条件の第２モードの切り替えを簡便にできるようにすることで、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなる。その結果、設計環境及び設計効率が向上する。
（２）第２実施形態
〔ＩＰ構成〕
第２実施形態のＩＰ構成は、第１実施形態と同じである。
〔タイミングモデル〕
第２実施形態では、ＩＰ内部のクロック遅延情報として、タイミング情報算出に係る全フリップフロップの最小遅延時間と最大遅延時間を用い、ＩＰ外部に対して一番厳しいタイミング制約となるクロック遅延条件を設定するものである。本実施例では、タイミング情報算出に係る全フリップフロップはＦ／Ｆ１０４とＦ／Ｆ１０５の２つしか存在しないので、この内どちらか一方のクロック遅延時間が最小クロック遅延時間、もう一方が最大クロック遅延時間に相当することになる。最小遅延、最大遅延は、物理的なレイアウトやクロックパスに存在するバッファの数などによって決まる。今、最小クロック遅延時間を（Ｔ４０４）、最大クロック遅延時間を（Ｔ４０５）として独立定義する。これにより、理想クロック条件と伝搬クロック条件でタイミングモデルの共通化を図ることができる。具体的には、クロック遅延情報を使用する伝搬クロック条件下のタイミングモデルを式（１０）〜（１２）として、これを第２モードと定義する。理想クロック条件と伝搬クロック条件とのモード切り替えは、ツール上でクロック遅延時間を独立定義のオプション設定とすれば簡便に行えるようになる。
＊  理想クロック条件（第１モード）
第１実施例の式（４）〜（６）に同じである。
＊  伝搬クロック条件（第２モード）
伝搬クロックＩＮセットアップ時間（Ｔ４０１）＝理想クロックＩＮセットアップ時間（Ｔ３０１）−ＩＰ内部最小クロック遅延時間（Ｔ４０４）
・・・（１０）
伝搬クロックＩＮホールド時間（Ｔ４０２）＝理想クロックＩＮホールド時間（Ｔ３０２）＋ＩＰ内部最大クロック遅延時間（Ｔ４０５）
・・・（１１）
伝搬クロックＯＵＴ遅延時間（Ｔ４０３）＝理想クロックＯＵＴ遅延時間（Ｔ３０３）＋ＩＰ内部最大クロック遅延時間（Ｔ４０５）
・・・（１２）
ここで、外部回路に対して一番厳しいタイミング制約となるのは、伝搬クロックＩＮセットアップ時間（Ｔ４０１）、伝搬クロックＩＮホールド時間（Ｔ４０２）、伝搬クロックＯＵＴ遅延時間（Ｔ４０３）のそれぞれが最大値を示すときである。式（１０）によれば、伝搬クロックＩＮセットアップ時間（Ｔ４０１）の算出にあたり、クロック遅延時間は（−）で定義されている。従って、クロック遅延時間を最小にすれば一番厳しい条件となる。つまり、ここではＩＰ内部最小クロック遅延時間（Ｔ４０４）を定義することになる。一方、式（１１）及び式（１２）によれば、伝搬クロックＩＮホールド時間（Ｔ４０２）と伝搬クロックＯＵＴ遅延時間（Ｔ４０３）の算出にあたり、クロック遅延時間は（＋）で定義されている。従って、クロック遅延時間を最大にすれば一番厳しい条件となる。つまり、ここでは共にＩＰ内部最大クロック遅延時間（Ｔ４０５）を定義することになる。
【００１６】
図３は、第２実施形態に係るタイミングモデルの概略図である。ＩＰ内部最小クロック遅延時間（Ｔ４０４）及びＩＰ内部最大クロック遅延時間（Ｔ４０５）を独立パラメータとして設定している。
〔設計方法〕
第１実施例と同じ手法である。
【００１７】
論理合成（Ｓ１）とプリレイアウトタイミング解析（Ｓ４）では、理想クロック条件に設定された第１モードのタイミングモデル（式（４）〜（６））が用いられる。一方、ポストレイアウトタイミング解析（Ｓ７）では、伝搬クロック（式（１０）〜（１２））に設定された第２モードのタイミングモデルが用いられる。
〔作用効果〕
第２実施形態に係るＬＳＩ設計法によれば、タイミングモデル内の最小クロック遅延時（Ｔ４０４）間及び最大クロック遅延時間（Ｔ４０５）を独立要素として定義し、ツール上のオプション設定で理想クロック条件の第１モードと伝搬クロック条件の第２モードの切り替えを簡便にできるようにすることで、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなる。その結果、設計環境及び設計効率が向上する。
【００１８】
さらに、最小クロック遅延時間及び最大クロック遅延時間を用いることで、ＩＰ外部の回路に対し一番厳しいタイミング制約条件を課すことになり、実際のクロック遅延と差し替えた場合でもタイミング違反が発生することはない。
（３）第３実施形態
〔ＩＰ構成〕
第３実施形態のＩＰ構成は、第１実施形態と同じである。
〔タイミングモデル〕
第３実施形態では、ＩＰ内部のクロック遅延情報として、タイミング情報算出に係るフリップフロップの個々の遅延時間を用いる。すなわち、Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）とＦ／Ｆ１０５クロック遅延時間（Ｔ２１０）とをそのまま個別情報として独立定義する。これにより、理想クロック条件と伝搬クロック条件でタイミングモデルの共通化を図ることができる。具体的には、クロック遅延情報を使用する伝搬クロック条件下のタイミングモデルを式（１３）〜（１５）として、これを第２モードと定義する。理想クロック条件と伝搬クロック条件とのモード切り替えは、ツール上でクロック遅延時間を独立定義のオプション設定とすれば簡便に行えるようになる。
＊  理想クロック条件（第１モード）
第１実施例の式（４）〜（６）に同じである。
＊  伝搬クロック条件（第２モード）
伝搬クロックＩＮセットアップ時間（Ｔ５０１）＝理想クロックＩＮセットアップ時間（Ｔ３０１）−Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）
・・・（１３）
伝搬クロックＩＮホールド時間（Ｔ５０２）＝理想クロックＩＮホールド時間（Ｔ３０２）＋Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）
・・・（１４）
伝搬クロックＯＵＴ遅延時間（Ｔ５０３）＝理想クロックＯＵＴ遅延時間（Ｔ３０３）＋Ｆ／Ｆ１０５クロック遅延時間（Ｔ２１０）  
・・・（１５）
図４は、第３実施形態に係るタイミングモデルの概略図である。Ｆ／Ｆ１０４クロック遅延時間（Ｔ２０６）及びＦ／Ｆ１０５クロック遅延時間（Ｔ２１０）を独立パラメータとして設定している。
〔設計方法〕
第１実施例と同じ手法である。
【００１９】
論理合成（Ｓ１）とプリレイアウトタイミング解析（Ｓ４）では、理想クロック条件に設定された第１モードのタイミングモデル（式（４）〜（６））が用いられる。一方、ポストレイアウトタイミング解析（Ｓ７）では、伝搬クロック（式（１３）〜（１５））に設定された第２モードのタイミングモデルが用いられる。
〔作用効果〕
第３実施形態に係るＬＳＩ設計法によれば、タイミングモデル内のフリップフロップの個々の遅延時間（Ｔ２０６及び２１０）を独立要素として定義し、ツール上のオプション設定で理想クロック条件の第１モードと伝搬クロック条件の第２モード切り替えを簡便にできるようにすることで、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなる。その結果、設計環境及び設計効率が向上する。
【００２０】
さらに、フリップフロップ個々の遅延時間を用いることで、現実に即したタイミング制約となるため、実際のクロック遅延と差し替えた場合でもタイミング違反が発生することはない。また、過剰なタイミング制約により、ＬＳＩ全体の設計が困難になるのを避けることができる。
【図面の簡単な説明】
【００２１】
【図１】第１、第２及び第３実施形態に係る機能ブロック（ＩＰ）の概略構成図。
【図２】第１実施形態のタイミングモデル概略図。
【図３】第２実施形態のタイミングモデル概略図。
【図４】第３実施形態のタイミングモデル概略図。
【図５】ＬＳＩ設計方法を説明するフローチャート。
【００２２】
１００  機能ブロック（ＩＰ）
１０１  データ入力端子（ＩＮ）
１０２  クロック入力端子（ＣＬＫ）
１０３  データ出力端子（ＯＵＴ）
１０４、１０５  フリップフロップ（Ｆ／Ｆ）
１０６〜１０８  組み合わせ回路
１０９、１１０  バッファ
【図１】
2006012008.tif 000003
【図２】
2006012008.tif 000004
【図３】
2006012008.tif 000005
【図４】
2006012008.tif 000006
【図５】
2006012008.tif 000007