(57)【要約】【課題】本発明は、千鳥配設された複数の発光素子アレイユニットを仕様に合わせて適切に駆動する画像書込装置及び当該画像書込装置を用いた画像形成装置に関する。【解決手段】デジタル複写装置１は、光書込部２６のＬＥＤヘッド２６ａ〜２６ｃが千鳥状に配列され、そのＬＥＤ書込制御回路５１が、１ライン分の画像データをＬＥＤヘッド２６ａ〜２６ｃ毎に分割して各ＬＥＤヘッド２６ａ〜２６ｃに転送して、当該ＬＥＤヘッド２６ａ〜２６ｃの各ＬＥＤを駆動させて主走査するが、これらのデータ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号を予め複数種類用意し、これらの信号を組み合わせて、ＬＥＤヘッド２６ａ〜２６ｃを２値、多値、静的発光、動的発光等の各種仕様に対応させて動作させる。【選択図】          図２
2006218704.tif 000002
【特許請求の範囲】
【請求項１】
複数個の発光素子が一方向に配列された発光素子アレイと当該発光素子アレイからの発光光を感光体に結像させる結像手段とを有し当該感光体の軸方向の長さよりも短い複数の発光素子アレイユニットが、副走査方向に所定量位置ずれするとともに主走査方向で所定量重なる状態で千鳥状に配列され、データ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号に基づいて、１ライン分の画像データを前記発光素子アレイユニット毎に分割して各発光素子アレイユニットに転送して、当該発光素子アレイユニットの各発光素子を駆動させる画像書込装置において、前記データ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号を予め複数種類用意し、これらの信号を組み合わせて、前記発光素子アレイを２値、多値、静的発光、動的発光等の各種仕様に対応させて動作させることを特徴とする画像書込装置。
【請求項２】
前記画像書込装置は、前記画像データの主走査方向での分割数を外部から任意に設定可能であることを特徴とする請求項１記載の画像書込装置。
【請求項３】
前記画像書込装置は、前記画像データを、主走査方向において任意のデータ数おきに取り出して、並べ換えするとともに、当該並べ換えを何データおきに行うかを外部から任意に設定可能であることを特徴とする請求項１記載の画像書込装置。
【請求項４】
前記画像書込装置は、前記画像データの主走査方向での分割数を外部から任意に設定する分割数設定機能と、前記画像データを、主走査方向において任意のデータ数おきに取り出して、並べ換えるとともに、当該並べ換えを何データおきに行うかを外部から任意に設定する並べ換え設定機能とを備えるとともに、これらの分割数設定機能と並べ換え設定機能のいずれかを選択に応じて実行することを特徴とする請求項１記載の画像書込装置。
【請求項５】
前記画像書込装置は、前記光量補正／印字選択信号をＨｉｇｈアクティブにするか、Ｌｏｗアクティブにするかを外部から任意に設定可能であることを特徴とする請求項１から請求項４のいずれかに記載の画像書込装置。
【請求項６】
前記画像書込装置は、前記光量補正／印字選択信号のＨｉｇｈ／Ｌｏｗの切換回数を外部から任意に設定可能であることを特徴とする請求項１から請求項４のいずれかに記載の画像書込装置。
【請求項７】
前記画像書込装置は、前記画像データのパラレル転送のビット数を外部から任意に設定可能であることを特徴とする請求項１から請求項６のいずれかに記載の画像書込装置。
【請求項８】
前記画像書込装置は、各データの有効幅時間を外部から任意に設定可能であることを特徴とする請求項１から請求項７のいずれかに記載の画像書込装置。
【請求項９】
前記画像書込装置は、前記データ転送クロックの周期及びデューティを外部から任意に設定可能であることを特徴とする請求項１から請求項８のいずれかに記載の画像書込装置。
【請求項１０】
前記画像書込装置は、前記データ転送クロックのクロック数を前記転送するデータ数に合わせて外部から任意に設定可能であることを特徴とする請求項１から請求項９のいずれかに記載の画像書込装置。
【請求項１１】
前記画像書込装置は、前記リセット信号をＨｉｇｈアクティブにするか、Ｌｏｗアクティブにするかを外部から任意に設定可能であることを特徴とする請求項１から請求項１０のいずれかに記載の画像書込装置。
【請求項１２】
前記画像書込装置は、前記リセット信号をアクティブにする時間を外部から任意に設定可能であることを特徴とする請求項１から請求項１１のいずれかに記載の画像書込装置。
【請求項１３】
前記画像書込装置は、ストローブ発光信号の信号数を外部から任意に設定可能であることを特徴とする請求項１から請求項１２のいずれかに記載の画像書込装置。
【請求項１４】
前記画像書込装置は、ストローブ発光信号のパルスの周期、デューティを前記各発光素子アレイ毎に外部から任意に設定可能であることを特徴とする請求項１から請求項１３のいずれかに記載の画像書込装置。
【請求項１５】
前記画像書込装置は、前記画像データのラッチ信号のパルス数を外部から任意に設定可能であることを特徴とする請求項１から請求項１４のいずれかに記載の画像書込装置。
【請求項１６】
前記画像書込装置は、前記画像データのラッチ信号のパルス幅を外部から任意に設定可能であることを特徴とする請求項１から請求項１５のいずれかに記載の画像書込装置。
【請求項１７】
画像書込部により感光体上に光照射して当該感光体上に静電潜像を形成し、当該静電潜像を現像剤で現像した現像剤像を最終的にシートに転写して画像形成する画像形成装置において、前記画像書込部として、請求項１から請求項１６のいずれかに記載の画像書込装置が用いられていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像書込装置及び画像形成装置に関し、詳細には、千鳥配設された複数の発光素子アレイユニットを仕様に合わせて適切に駆動する画像書込装置及び当該画像書込装置を用いた画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式を利用した複写機、プリンタ及びファクシミリ装置等の画像形成装置においては、一様に帯電された感光体上に、光書込部で画像データにより変調された書込光を照射して、感光体上に静電潜像を形成し、この静電潜像の形成された感光体に現像部によりトナー（現像剤）を供給して感光体を現像する。画像形成装置は、この感光体上のトナー像（現像剤像）を転写部で記録紙に転写した後、定着部で記録紙上に転写したトナー画像を加熱・加圧して定着させて画像形成している。
【０００３】
このような画像形成装置の画像書込部としては、光源としてレーザを出射するＬＤ（Laser Diode ）とポリゴンモータにより回転駆動するポリゴンミラーを備えたレーザビーム走査光学系を用いたＬＤ走査方式と、光源としてＬＥＤ（Light Emitting Diode）等の発光素子をアレイ状に配列した発光素子アレイ方式とが一般に用いられている。
【０００４】
発光素子アレイ方式は、ＬＤ走査方式のポリゴンミラーのような可動部がなく、高信頼性であり、また、Ａ０幅等の大判サイズのプリント出力を必要とする広幅機の場合には、主走査方向に光ビームを走査させるための光学的空間が不要であり、ＬＥＤアレイとセルフォックレンズ等の光学素子を一体化した発光素子アレイユニットであるＬＥＤヘッド（ＬＰＨ：LED Print Head）を配置することで対応することができ、装置全体を小型化することができるので、ＬＤ走査方式から置き換わってきている。
【０００５】
一方、発光素子アレイ方式は、発光素子アレイユニットとして、画像書込幅以上の長尺の発光素子アレイユニットを用いる必要があるが、Ａ０幅等の大判サイズのプリント出力を必要とする幅広機では、発光素子アレイユニットが長尺になるのに応じて、使用するＬＥＤ素子ドライバＩＣが増えて生産の歩留まりが低下し、また、発光素子アレイユニットが長くなり、書込ビーム配列の精度を維持するために、高精度の部品を用いる必要があり、部品単価も小型のプリンタや複写機の発光素子アレイユニットに比較して、非常に高価なものとなってしまう。また、この長尺の発光素子アレイユニットのうちの１ドットでも故障すると、発光素子アレイユニット毎交換しなければならず、この観点からも高価なものとなる。
【０００６】
そこで、従来、図２１に示すように、３つのＬＥＤヘッド１００１ａ〜１００１ｃを主走査方向に配置し、分割露光を行う方法を用いることでコストの削減を行っている（特許文献１参照）。この場合、Ａ０幅の感光体に対して露光を行うには、Ａ３幅よりも多少大きい３本のＬＥＤヘッド１００１ａ〜１００１ｃを図２１に示すように、主走査方向に千鳥状に配置して、全体としてＡ０幅以上にして、Ａ０幅分に分割露光する。
【０００７】
このようにＬＥＤヘッドを千鳥状に配置することで、感光体の主走査方向及び副走査方向に位置ズレが生じる。この位置ズレによってＬＥＤヘッドの繋ぎ目が画像にスジとして現れてしまうため、この位置ズレを補正する技術が従来種々提案されている。
【０００８】
例えば、本出願人は、先に、発光素子の分割数及び各ドットのブロック割り当てをライン毎に任意に変更して、１ブロックの点灯数が常に目標点灯数とほぼ等しくなるようにし、点灯率による駆動電流の変動や画像濃度の変動を防止する技術を提案している（特許文献２参照）。
【０００９】
【特許文献１】特開２００１−３２８２９２号公報
【特許文献２】特開２００３−２５６３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来技術にあっては、特許文献２記載の従来技術にあっては、駆動電流の変動や画像濃度の変動を防止することはできるが、ＬＥＤヘッドの繋ぎ目に発生するスジについては、解消することができない。
【００１１】
また、近年、ＬＥＤの使用も種々多様になって生きており、画像形成装置の小規模な改良や新たな機種の投入に際して、ＬＥＤヘッドの仕様が変更されることが多い。このような場合、各ＬＥＤヘッドの仕様によってＬＰＨとのインタフェース、ＬＰＨのＡＳＩＣ及びＦＰＧＡ（Field Programable Gate Array）の大幅な改訂版が毎回必要となり、設計期間、コスト、人員の負担が多くなる。
【００１２】
したがって、このような問題に対応するためには、小規模の改良や新たな機種の投入においても画像形成装置に求められるニーズや仕様、コストに応じて、これらの仕様の異なるＬＥＤヘッドに柔軟に対応できる画像書込装置が要望されている。
【００１３】
そこで、本発明は、現在のＬＥＤ駆動方式の主流である静的点灯方式と動的点灯方式の２つの駆動方式、２値、多値のＬＥＤヘッド等のＬＥＤヘッドの種類、さらに、今後使用する可能性のある幅広画像形成装置用のＬＥＤヘッドを複数繋げてさらに幅広の画像形成装置用の書込を実現するＬＥＤヘッド等を用いる場合において、各ＬＥＤヘッドに仕様差があっても、広く対応可能な画像書込装置及びこの画像書込装置を用いた画像形成装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
請求項１記載の発明の画像書込装置は、複数個の発光素子が一方向に配列された発光素子アレイと当該発光素子アレイからの発光光を感光体に結像させる結像手段とを有し当該感光体の軸方向の長さよりも短い複数の発光素子アレイユニットが、副走査方向に所定量位置ずれするとともに主走査方向で所定量重なる状態で千鳥状に配列され、データ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号に基づいて、１ライン分の画像データを前記発光素子アレイユニット毎に分割して各発光素子アレイユニットに転送して、当該発光素子アレイユニットの各発光素子を駆動させる画像書込装置において、前記データ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号を予め複数種類用意し、これらの信号を組み合わせて、前記発光素子アレイを２値、多値、静的発光、動的発光等の各種仕様に対応させて動作させることにより、上記目的を達成している。
【００１５】
この場合、例えば、請求項２に記載するように、前記画像書込装置は、前記画像データの主走査方向での分割数を外部から任意に設定可能であってもよい。
【００１６】
また、例えば、請求項３に記載するように、前記画像書込装置は、前記画像データを、主走査方向において任意のデータ数おきに取り出して、並べ換えするとともに、当該並べ換えを何データおきに行うかを外部から任意に設定可能であってもよい。
【００１７】
さらに、例えば、請求項４に記載するように、前記画像書込装置は、前記画像データの主走査方向での分割数を外部から任意に設定する分割数設定機能と、前記画像データを、主走査方向において任意のデータ数おきに取り出して、並べ換えるとともに、当該並べ換えを何データおきに行うかを外部から任意に設定する並べ換え設定機能とを備えるとともに、これらの分割数設定機能と並べ換え設定機能のいずれかを選択に応じて実行してもよい。
【００１８】
また、例えば、請求項５に記載するように、前記画像書込装置は、前記光量補正／印字選択信号をＨｉｇｈアクティブにするか、Ｌｏｗアクティブにするかを外部から任意に設定可能であってもよい。
【００１９】
さらに、例えば、請求項６に記載するように、前記画像書込装置は、前記光量補正／印字選択信号のＨｉｇｈ／Ｌｏｗの切換回数を外部から任意に設定可能であってもよい。
【００２０】
また、例えば、請求項７に記載するように、前記画像書込装置は、前記画像データのパラレル転送のビット数を外部から任意に設定可能であってもよい。
【００２１】
さらに、例えば、請求項８に記載するように、前記画像書込装置は、各データの有効幅時間を外部から任意に設定可能であってもよい。
【００２２】
また、例えば、請求項９に記載するように、前記画像書込装置は、前記データ転送クロックの周期及びデューティを外部から任意に設定可能であってもよい。
【００２３】
さらに、例えば、請求項１０に記載するように、前記画像書込装置は、前記データ転送クロックのクロック数を前記転送するデータ数に合わせて外部から任意に設定可能であってもよい。
【００２４】
また、例えば、請求項１１に記載するように、前記画像書込装置は、前記リセット信号をＨｉｇｈアクティブにするか、Ｌｏｗアクティブにするかを外部から任意に設定可能であってもよい。
【００２５】
さらに、例えば、請求項１２に記載するように、前記画像書込装置は、前記リセット信号をアクティブにする時間を外部から任意に設定可能であってもよい。
【００２６】
また、例えば、請求項１３に記載するように、前記画像書込装置は、ストローブ発光信号の信号数を外部から任意に設定可能であってもよい。
【００２７】
さらに、例えば、請求項１４に記載するように、前記画像書込装置は、ストローブ発光信号のパルスの周期、デューティを前記各発光素子アレイ毎に外部から任意に設定可能であってもよい。
【００２８】
また、例えば、請求項１５に記載するように、前記画像書込装置は、前記画像データのラッチ信号のパルス数を外部から任意に設定可能であってもよい。
【００２９】
さらに、例えば、請求項１６に記載するように、前記画像書込装置は、前記画像データのラッチ信号のパルス幅を外部から任意に設定可能であってもよい。
【００３０】
請求項１７記載の発明の画像形成装置は、画像書込部により感光体上に光照射して当該感光体上に静電潜像を形成し、当該静電潜像を現像剤で現像した現像剤像を最終的にシートに転写して画像形成する画像形成装置において、前記画像書込部として、請求項１から請求項１６のいずれかに記載の画像書込装置が用いられていることにより、上記目的を達成している。
【発明の効果】
【００３１】
本発明の画像書込装置によれば、主走査幅よりも短く千鳥状に配設されている複数の発光素子アレイを、データ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号に基づいて、１ライン分の画像データを発光素子アレイユニット毎に分割して各発光素子アレイユニットに転送して、当該発光素子アレイユニットの各発光素子を駆動させて主走査するに際して、データ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号を予め複数種類用意し、これらの信号を組み合わせて、発光素子アレイを２値、多値、静的発光、動的発光等の各種仕様に対応させて動作させているので、静的点灯方式と動的点灯方式の駆動方式、２値、多値等の発光素子アレイの種類、さらに、今後使用する可能性のある幅広画像形成装置用の発光素子アレイを複数繋げてさらに幅広の画像形成装置用の書込を実現する発光素子アレイ等を用いる場合において、各発光素子アレイに仕様差があっても、広く対応することができる。
【００３２】
本発明の画像形成装置によれば、感光体上に静電潜像を形成する画像書込部として、請求項１から請求項１６のいずれかに記載の画像書込装置を用いているので、画像書込部の発光素子アレイの仕様差を吸収して、幅広く対応して、安価に画像形成することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【実施例１】
【００３４】
図１〜図２０は、本発明の画像書込装置及び画像形成装置の一実施例を示す図であり、図１は、本発明の画像書込装置及び画像形成装置の一実施例を適用したデジタル複写装置１の正面概略構成図である。
【００３５】
図１において、デジタル複写装置１は、本体筐体２内に、給紙部３、搬送部４、画像形成部５、定着部６、排紙部７及び画像読取部８等が収納されており、さらに、手差しトレイ１０、原稿台１１、分離チャージャ１２、搬送タンク１３及び排紙トレイ１４等が設けられているとともに、操作部１５（図２参照）等が設けられている。
【００３６】
給紙部３には、複数の転写紙２１がそれぞれ給紙台２２上にセットされ、搬送部４は、レジストローラ２３等を備えて、給紙部３の適宜の転写紙２１をレジストローラ２３でタイミング調整した後、画像形成部５に搬送する。また、搬送部４は、手差しトレイ１０上にセットされた転写紙２１についても、レジストローラ２３でタイミング調整した後、画像形成部５に搬送する。
【００３７】
画像形成部５は、図１の反時計方向に回転駆動される感光体２４を中心として、帯電部２５、光書込部（光書込装置）２６、現像部２７、転写部２８、クリーニング部２９等を備えており、帯電部２５は、例えば、グリッド付きのスコロトロンチャージャが用いられていて、感光体２４を一様に帯電させる。画像形成部５は、帯電部２５により一様に帯電された感光体２４に、画像読取部８で読み取った原稿の画像データに基づいて点灯制御される光を光書込部２６が照射することで、光の照射された部分の感光体２４の表面の電荷を光導電現象でアースに流して消滅させて静電潜像を形成して、静電潜像の形成された感光体２４に現像部２７がトナー（現像剤）を付着させてトナー画像（現像剤像）を形成する。すなわち、現像部２７内のトナーは、撹拌によって負に帯電されており、バイアスは、−７００Ｖに印加されていて、感光体２４の光の照射部分にだけトナーが付着する。画像形成部５は、感光体２４上に形成したトナー画像を、給紙部３から搬送されてきた転写紙２１に転写部２８で転写し、転写の完了した転写紙２１を分離チャージャ１２により分離して、搬送タンク１３で定着部６に搬送する。また、画像形成部５は、転写の完了した感光体２４上の残留トナーをクリーニング部２９でクリーニングし、清浄にクリーニングされた感光体２４を図示しない除電部で除電した後、帯電部２５で一様に帯電させて、再度画像形成に供する。
【００３８】
そして、この光書込部２６は、図２及び図３に示すように、例えば、感光体２４がＡ０幅の書込幅を有しているときには、Ａ３幅の３つのＬＥＤヘッド（ＬＰＨ：LED Print Head、発光素子アレイユニット）２６ａ、２６ｂ、２６ｃとＬＥＤ書込制御回路５１及び図示しないＳＡＬ（セルフォックレンズアレイ）等の結像手段等を有し、ＬＥＤヘッド２６ａ〜２６ｃは、感光体２４の軸方向（主走査方向）にアレイ状に配設されているとともに、感光体２４の回転方向（副走査方向）に位置ずれして千鳥状に配設されている。そして、各ＬＥＤヘッド２６ａ〜２６ｃは、図示しないが、所定数、例えば、４０個のＬＥＤアレイ（発光素子アレイ）が列状に等間隔で配列されており、各ＬＥＤアレイは、例えば、それぞれ１９２個のＬＥＤ素子が列状に配列されて、総数で、７６８０（１９２×４０＝７６８０）個のＬＥＤ素子が配列されている。各ＬＥＤ素子には、各ＬＥＤアレイ毎にドライバが接続されており、各ドライバには、ＬＥＤ書込制御回路５１が接続されている。
【００３９】
ＬＥＤ書込制御回路（画像データ転送制御手段）５１は、各ＬＥＤヘッド２６ａ〜２６ｃの各ドライバにその時間だけそのＬＥＤ素子を点灯させるストローブ信号ＳＴＢ、データ転送用のクロックＣＬＫ、データ転送を開始するためのリセット信号ＲＥＳＥＴ、データをセレクトする信号、光量補正と通常画像のデータを切り換えるロード信号ＬＯＡＤ等を出力する。
【００４０】
ＬＥＤ書込制御回路５１は、画像データを、各ＬＥＤヘッド２６ａ〜２６ｃの各ドライバに転送し、各ドライバは、それぞれ内部で転送されてくる画像データをラッチして、各ＬＥＤ素子の点灯・消灯を行う。
【００４１】
再び、図１において、定着部６は、所定の定着温度に加熱される加熱ローラと加熱ローラに圧接されている加圧ローラを備え、画像形成部５から搬送されてくるトナー画像の形成されている転写紙２１を搬送しつつ加熱・加圧して、トナー画像を転写紙２１に定着させて、定着の完了した転写紙２１を排紙部７に排出する。
【００４２】
排紙部７は、排紙ローラ７ａ、７ｂを備え、これらの排紙ローラ７ａ、７ｂで、定着の完了した転写紙２１を排紙トレイ１４上に排出する。
【００４３】
上記画像読取部８は、ローラ３１、密着センサ３２、密着センサ３２と対向する位置に配設されている白色ローラ３３及びローラ３４等を備え、原稿台１１上にセットされた原稿をローラ３１により密着センサ３２と白色ローラ３３の間に搬送する。画像読取部８は、ローラ３１により密着センサ３２と白色ローラ３３との間に搬送されてきた原稿を白色ローラ３３、ローラ３１及びローラ３４で搬送しつつ密着センサ３２で原稿を主走査及び副走査して、原稿の画像を読み取る。すなわち、密着センサ３２は、その光源（例えば、ＬＥＤ）から原稿に読取光を照射し、原稿で反射された画像情報を含む反射光を光電変換してアナログの画像信号を出力する。画像読取部８は、読み取りの完了した原稿をローラ３４により原稿排紙トレイ１６上に排出する。なお、白色ローラ３３は、照明ムラや密着センサ３２の画素毎の感度ムラに等に起因するバラツキを補正するシェーディング補正に利用され、デジタル複写装置１は、この白色ローラ３３を読み取ったときの密着センサ３２の出力するデータをシェーディングデータ（白基準データ）として用いてシェーディング補正する。
【００４４】
そして、デジタル複写装置１は、図２に示すように回路ブロック構成されており、上記画像読取部８、画像形成部５、操作部１５等を備えているとともに、画像処理部４０等を備えている。
【００４５】
画像読取部８は、上記密着センサ３２を備えているとともに、画像増幅回路８１、Ａ／Ｄ変換回路８２、シェーディング補正回路８３、画像処理回路８４、同期制御回路８５、読取制御回路８６及びスキャナ駆動部８７等を有しており、上記密着センサ３２の読み取った原稿のアナログ画像信号が画像増幅回路８１に入力される。画像増幅回路８１は、密着センサ３２から入力されるアナログ画像信号を増幅してＡ／Ｄ変換回路８２に出力し、Ａ／Ｄ変換回路８３は、画像増幅回路８１で増幅されたアナログ画像信号を画素毎の多値デジタル画像データに変換して、シェーディング補正回路８３に出力する。シェーディング補正回路８３は、同期制御回路８５から入力されるクロックに同期してＡ／Ｄ変換回路８２の変換した多値デジタル画像データを取り込んで、光量ムラ、コンタクトガラスの汚れ、密着センサ３２の感度ムラ等によるひずみを補正して、画像処理回路８４に出力し、画像処理回路８４は、シェーディング補正回路８３でシェーディング補正された多値デジタル画像データをデジタル画像データ（デジタル記録画像データ）に変換して、画像処理部４０の画像メモリ部４１に出力する。
【００４６】
画像処理部４０は、画像メモリ部４１、システム制御部４２及び駆動制御回路４３等を備えており、また、画像形成部５は、上記ＬＥＤヘッド２６ａ、２６ｂ、２６ｃとＬＥＤ書込制御回路５１を備えているとともに、プリンタ駆動部５２を備えている。
【００４７】
画像処理部４０の画像メモリ部４１には、上記画像読取部８の画像処理回路８４からのデジタル画像データが書き込まれ、画像メモリ部４１に書き込まれた画像データは、同期信号クロックにより画像形成部５のＬＥＤ書込制御回路５１に転送される。
【００４８】
システム制御部４２は、デジタル複写装置１の全体の制御を行って、読取制御回路８６、画像メモリ部４１、ＬＥＤ書込制御回路５１での画像データの転送制御を行い、また、駆動制御回路４３を介してスキャナ駆動部８７とプリンタ駆動部５２を制御してモータ等を駆動させて、原稿の搬送や転写紙２１の搬送を円滑に制御する。
【００４９】
画像形成部５は、上記画像メモリ部４１からデジタル画像データが同期信号クロックによりＬＥＤ書込制御回路５１に転送され、ＬＥＤ書込制御回路５１は、この転送されてきたデジタル画像データを１画素単位にビット変換して各ＬＥＤヘッド２６ａ、２６ｂ、２６ｃのＬＥＤ素子に出力して、各ＬＥＤ素子の発光制御を行う。
【００５０】
そして、この画像メモリ部４１からＬＥＤ書込制御回路５１へのデジタル画像データの流れとしては、画像メモリ部４１からイーブン（Ｅ）、オッド（Ｏ）の２ｂｉｔの画像データが２ラインパラレルの２５ＭＨｚでＬＥＤ書込制御回路５１に送られてくる。このＬＥＤ書込制御回路５１に２ラインで送られてきたデジタル記憶画像データは、ＬＥＤ書込制御回路５１内で一旦、１ラインに合成された後、各々のＬＥＤヘッド２６ａ、２６ｂ、２６ｃの仕様に合わせたフォーマットに変換されて、最終的に、各ＬＥＤヘッド２６ａ、２６ｂ、２６ｃに転送される。
【００５１】
操作部１５は、デジタル複写装置１に動作をさせるための各種操作を行う操作パネル６１と操作制御回路６２を備えており、操作制御回路６２は、操作パネル６１の操作内容を画像処理部４０のシステム制御部４２に渡し、また、システム制御部４２からの情報を操作パネル６１の表示部に表示出力する。
〔ＬＥＤ書込制御回路５１〕
以下、ＬＥＤ書込制御回路５１について説明する。ＬＥＤ書込制御回路５１は、具体的には、図４に示すように回路構成されており、画像データ入力部９０、第１ＦＰＧＡ制御部９１、第２ＦＰＧＡ制御部９２、６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６と６個のＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６からなる画像データＲＡＭ部９３、ＦＭ（フィールドメモリ）９４ａ〜９４ｃからなる画像データ遅延部９４、光量補正ＲＯＭ部９５、ダブルコピーＲＡＭ部９６、ダウンロード部９７及びリセット回路部（ＲＥＳＥＴ  ＩＣ）９８等を備えている。以下、ＬＥＤ書込制御回路５１の各部について、説明する。
＜画像データ入力部９０＞
画像データ入力部９０には、画像メモリ部４１から２ｂｉｔの画像信号イーブン（ＰＫＤＥ）とオッド（ＰＫＤＯ）及びタイミング信号が入力され、これらの信号は、画像メモリ部４１の低電圧作動信号素子ＬＶＤＳドライバを使用してパラレルからシリアルに変換されている。したがって、画像データ入力部９０は、ＬＶＤＳレシーバを使用して、シリアル信号をパラレル信号に変換し、２つ画像信号ＰＫＤＥ（１．．０）、ＰＫＤＯ（１．．０）、２５ＭｚのクロックＸＰＣＬＫ及びタイミング信号ＸＰＬＳＹＮＣ、ＸＰＬＧＡＴＥ、ＸＰＦＧＡＴＥ＿ＩＰＵとして、第１ＦＰＧＡ制御部９１に入力させる。
【００５２】
第１ＦＰＧＡ制御部９１は、タイミング信号ＸＰＬＳＹＮＣとＸＰＦＧＡＴＥ＿ＩＰＵを、第１ＦＰＧＡ制御部９１の内部クロックと同期させ、画像信号処理時間分遅らせて、ＲＬＳＹＮＣ、ＲＦＧＡＴＥとして、第２ＦＰＧＡ制御部９２に出力する。
＜画像データＲＡＭ部９３＞
第１ＦＰＧＡ制御部９１は、入力される画像信号を内部でラッチ遅延して、それぞれ処理した後に、ＥＤ（１．．０）、ＯＤ（１．．０）として、ＳＲＡＭアドレス信号ＡＤＲＡ（１０．．０）及びＢＡＤＲ（１０．．）とともに画像データＲＡＭ部９３の６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６に２５ＭＨｚで転送する。
【００５３】
すなわち、ＬＥＤ書込制御回路５１は、Ａ群として６個のＳＲＡＭ９３Ａ＿１〜９３Ａ＿６を設け、主走査１ライン分の画像データを、Ａ群のＳＲＡＭ９３Ａ＿１に、ＬＥＤヘッド２６ａの１分割目の画像データを格納し、Ａ群のＳＲＡＭ９３Ａ＿２に、ＬＥＤヘッド２６ａの２分割目の画像データを格納し、Ａ群のＳＲＡＭ９３Ａ＿３に、ＬＥＤヘッド２６ｂの１分割目の画像データを格納し、Ａ群のＳＲＡＭ９３Ａ＿４に、ＬＥＤヘッド２６ｂの２分割目の画像データを格納し、Ａ群のＳＲＡＭ９３Ａ＿５に、ＬＥＤヘッド２６ｃの１分割目の画像データを格納し、Ａ群のＳＲＡＭ９３Ａ＿６に、ＬＥＤヘッド２６ｃの２分割目の画像データを格納する。
【００５４】
そして、２５ＭＨｚで６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６に順次格納された画像データは、４．７５ＭＨｚで６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６から順次読み出されてＡ群ＳＲＡＭ９３Ａ＿１、Ａ群ＳＲＡＭ９３Ａ＿２から読み出されたＬＥＤヘッド２６ａの画像データは、第２ＦＰＧＡ制御部９２へＳＯＤＡ１（３．．０）、ＳＯＤＡ２（３．．０）、ＳＯＤＢ１（３．．０）、ＳＯＤＢ２（３．．０）として入力され、Ａ群ＳＲＡＭ９３Ａ＿３、Ａ群ＳＲＡＭ９３Ａ＿４から読み出されたＬＥＤヘッド２６ｂの画像データ及びＡ群ＳＲＡＭ９３Ａ＿５、Ａ群ＳＲＡＭ９３Ａ＿６から読み出されたＬＥＤヘッド２６ｃの画像データは、画像データ遅延部９４のＦＭ９４ａ〜９４ｃまたは第１ＦＰＧＡ制御部９１に送られる。
【００５５】
ＬＥＤ書込制御回路５１は、６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６から画像データの読み出しを行っている間に、次のラインの画像データをＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６に、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６の場合と同様に、格納する。
【００５６】
上記リード及びライト動作をＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６をトグル動作させることで、ライン間の繋ぎを行っている。
＜画像データ遅延部９４＞
光書込部２６は、図３に示したように、Ａ３幅のＬＥＤヘッド２６ａ、２６ｂ、２６ｃが千鳥状に配設されているため、ＬＥＤヘッド２６ｂが、ＬＥＤヘッド２６ａを基準として、メカニカルレイアウト上、副走査方向にずらして取り付けられている。
【００５７】
したがって、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６から出力される画像信号を同時に処理してＬＥＤヘッド２６ｂに転送すると、ＬＰＨの仕様によっては、ＬＥＤヘッド２６ａに対して、ＬＥＤヘッド２６ｂは、副走査方向にずれて印刷されてしまう。
【００５８】
そこで、ＬＥＤ書込制御回路５１は、このようなメカ的なずれを補正するために、４．７５ＭＨｚでＡ群ＳＲＡＭ９３Ａ＿３、Ａ群９３Ａ＿４とＢ群ＳＲＡＭ９３Ｂ＿３、Ｂ群ＳＲＡＭ９３Ｂ＿４から出力されたＬＥＤヘッド２６ｂの２分割分の画像データを画像データ遅延部９４のＦＭ９４ａに転送ライン順に４．７５ＭＨｚで１００ライン（固定）書き込む。次に、ＬＥＤ書込制御回路５１は、書き込まれた順に４．７５ＭＨｚでＦＭ９４ａから画像データを読み出すと同時に、カスケード接続されているＦＭ９４ｂにずれている分に相当するライン数分（可変）書き込む。次に、ＬＥＤ書込制御回路５１は、ＦＭ９４ｂから書き込まれた順に４．７５ＭＨｚで画像データを読み出して、ＦＭＯＤ２（７．．０）として、第２ＦＰＧＡ制御部９２に入力する。
【００５９】
したがって、ＬＥＤヘッド２６ｂへの画像データは、ＬＥＤヘッド２６ａに対してずれている分に相当するライン数分遅延される。この遅延させるライン数は、ＬＥＤヘッド２６ｂの部品精度や組み付けバラツキ等により個々に異なるため、ＬＥＤ書込制御回路５１は、１ライン（４２．３μｍ）単位で制御することができるようになっている。
【００６０】
また、光書込部２６は、図３に示したように、Ａ３幅の３本のＬＥＤヘッド２６ａ、２６ｂ、２６ｃを千鳥状に配設しているため、ＬＥＤヘッド２６ｃが、ＬＥＤヘッド２６ａを基準として、メカニカルレイアウト上、副走査方向にずらして取り付けられている。
【００６１】
したがって、ＬＰＨの仕様によっては、６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６と６個のＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６から出力される画像データを同時に処理してＬＥＤヘッド２６ｃに転送すると、ＬＥＤヘッド２６ａに対して、ＬＥＤヘッド２６ｃは、副走査方向にずれて印刷されてしまう。
【００６２】
そこで、ＬＥＤ書込制御回路５１は、このようなメカ的なずれを補正するために、４．７５ＭＨｚでＡ群ＳＲＡＭ９３Ａ＿５、９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿５、９３Ｂ＿６から出力されたＬＥＤヘッド２６ｃの２分割分の画像データをＦＭ９４ｃに、転送ライン順に４．７５ＭＨｚで、ずれている分に相当するライン数分だけ書き込む。次に、ＬＥＤ書込制御回路５１は、ＦＭ９４ｃに書き込まれた順に、４．７５ＭＨｚで、ＦＭ９４ｃから画像データを読み出して、ＦＭＯＤ３（７．．０）として第２ＦＰＧＡ制御部９２へ入力する。したがって、ＬＥＤヘッド２６ｃへの画像データは、ずれている分に相当するライン数分遅延される。この遅延させるライン数は、ＬＥＤヘッド２６ｃの部品精度や組み付けバラツキ等により個々に異なるため、１ライン（４２．３μｍ）単位で制御することができるようになっている。
＜光量補正ＲＯＭ部９５＞
ＬＥＤ書込制御回路５１は、ＬＥＤヘッド２６ａ、２６ｂ、２６ｃは、各ＬＥＤ素子の光量バラツキを補正するために、ＬＥＤ素子毎に補正データとＬＥＤ素子群毎にＬＥＤアレイチップ補正データの入った光量補正ＲＯＭ部９５に光量補正ＲＯＭ９５ａ〜９５ｃを搭載しており、デジタル複写装置１の電源が投入されると、この光量補正ＲＯＭ９５ａ〜９５ｃの光量バラツキ補正データを各ＬＥＤヘッド２６ａ、２６ｂ、２６ｃに転送する。
【００６３】
すなわち、電源投入時及びＬＥＤ書込制御回路５１がリセットした後、ＬＥＤ書込制御回路５１は、最初に、ＬＥＤヘッド２６ａ内に搭載されている光量補正用ＲＯＭ９５ａから第２ＦＰＧＡ制御部９２からのアドレス信号ＨＯＳＥＩＡＤＲ（１２．．０）により「００００Ｈ」から順番に読み出され、光量補正データをＨＯＳＥＩＤ（４．．０）として、第２ＦＰＧＡ制御部９２に入力する。ＬＥＤ書込制御回路５１は、第２ＦＰＧＡ制御部９２の内部で、「００００ｈ」のデータをラッチし、「０００１ｈ」のデータと同時にＬＥＤヘッド２６ａに９．５ＭＨｚで並列転送する。この処理を補正データ数分まで繰り返し行って、ＬＥＤヘッド２６ａの光量補正を行う。
【００６４】
ＬＥＤ書込制御回路５１は、このようにして、ＬＥＤヘッド２６ａへ光量補正データを転送して、ＬＥＤ２６ａの光量補正を行うと、順次、ＬＥＤヘッド２６ｂ、２６ｃについても、ＬＥＤヘッド２６ａと同様に光量補正を行う。
【００６５】
そして、このように転送した光量補正データは、ＬＥＤヘッド２６ａ、２６ｂ、２６ｃの電源をＯＦＦしない限り、ＬＥＤヘッド２６ａ、２６ｂ、２６ｃ内部で保持される。
【００６６】
また、ＬＰＨの仕様で、光量補正ＲＯＭ９５ａ〜９５ｃからなる光量補正ＲＯＭ部９５をＬＥＤヘッド２６ａ、２６ｂ、２６ｃ内に内蔵している場合には、その光量補正ＲＯＭ９５ａ〜９５ｃのＳＥＬ信号、ＲＥＳＥＴ信号、データラッチ信号等の制御信号を送ることで、ＬＥＤヘッド２６ａ、２６ｂ、２６ｃの光量補正を行うことができる。
＜ダブルコピーＲＡＭ部９６＞
また、デジタル複写装置１は、主走査方向最大４２０ｍｍ（Ａ２縦サイズ）までの画像を、最大８４１ｍｍ（Ａ０縦サイズ）の用紙に同じ画像を並べて２回印字し、コピー、プリンタ機能の生産性を２倍にするダブルコピー機能を備えている。
【００６７】
このダブルコピー時、デジタル複写装置１は、画像メモリ部４１から画像データ（Ｅ〔１．．０〕、Ｏ〔１．．０〕）をＸＰＬＳＹＮＣの１／２以下でＬＥＤ書込制御回路５１に転送するため、これを利用して、１つのＸＰＬＳＹＮＣの中で、画像データのダビング操作を行う。すなわち、ＬＥＤ書込制御回路５１は、画像メモリ部４１から２５ＭＨｚで送られてきた画像信号（Ｅ〔１．．０〕、Ｏ〔１．．０〕）を、第１ＦＰＧＡ制御部９１からＥＤＷ（１．．０）、ＯＤＷ（１．．０）としてダブルコピーＲＡＭ部９６にアドレス信号ＷＡＤＲ（１３．．０）とともに転送して、ダブルコピーＲＡＭ部９６に画像データを格納すると同時に、画像データＲＡＭ部９３の６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６に格納する。ＬＥＤ書込制御回路５１は、画像メモリ部４１からの画像データ格納終了と同時に、ダブルコピーＲＡＭ部９６に格納した画像データを読み出して、第１ＦＰＧＡ制御部９１に入力し、画像メモリ部４１から送られてきた画像データと同様に、６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６に追加読み込みさせる。したがって、６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６には、ダブルコピー画像の主走査１ライン分が格納されたことになる。ＬＥＤ書込制御回路５１は、この動作を６個のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６と６個のＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６をトグルさせることで、ライン間の繋ぎを行う。
＜ダウンロード部９７＞
ＬＥＤ書込制御回路５１は、書込制御プログラムを格納するダウンロード部９７を備えており、ダウンロード部９は、例えば、ＥＰＲＯＭ（Erasable and Programmable ＲＯＭ）で構成されている。このようにダウンロード部９７を備えているのは、上記第１ＦＰＧＡ制御部９１、第２ＦＰＧＡ制御部９２がＳＲＡＭ（Static ＲＡＭ ）タイプのＣＰＬＤであり、電源がオフされることで、第１ＦＰＧＡ制御部９１及び第２ＦＰＧＡ制御部９２内部の書込制御プログラムが全て消去され、電源がオンされたときに、この書込制御プログラムを毎回ダウンロード（コンフィギュレーション）する必要があるからである。すなわち、電源が投入されると、ＬＥＤ書込制御回路５１は、第１ＦＰＧＡ制御部９１と第２ＦＰＧＡ制御部９２に順次ダウンロード部９７からＤＯＷＮＲＯＡＤとしてプログラムをシリアルデータで転送し、ダウンロードを行う。
＜リセット回路９８＞
さらに、ＬＥＤ書込制御回路５１は、また、リセット回路９８を備えており、システムの初期化を行う。すなわち、電源オン時及びＬＥＤ書込制御回路５１の供給電源の電圧降下が発生すると、リセット回路９８が、システムリセット信号ＲＥＳＥＴを出力する。システムリセット信号ＲＥＳＥＴは、第１ＦＰＧＡ制御部９１及び第２ＦＰＧＡ制御部９２に入力され、第１ＦＰＧＡ制御部９１及び第２ＦＰＧＡ制御部９２は、それぞれシステムリセット信号ＲＥＳＥＴに基づいて内部カウンタのリセットを行って、システムの初期化を行う。
【００６８】
そして、上記システム制御部４２は、制御信号入力データバスＬＤＡＴＡ（７．．０）、アドレスバスＬＡＤＲ（６．．０）、ラッチ信号ＶＤＢＣＳ、ＸＰＦＧＡＴＥ＿ＩＯＢ、ＸＰＳＧＡＴＥ、ＸＴＬＧＡＴＥを、第１ＦＰＧＡ制御部９１及び第２ＦＰＧＡ制御部９２に入力することで、ＬＥＤ書込制御回路５１への書込条件（ダブルコピーの有無、書込用紙サイズ等）の設定・制御を行う。
〔第１ＦＰＧＡ制御部９１、第２ＦＰＧＡ制御部９２〕
次に、ＬＥＤ書込制御回路５１の内部回路の制御説明を、第１ＦＰＧＡ制御部９１の回路ブロック図である図５及び第２ＦＰＧＡ制御部９２の回路ブロック図である図６に基づいて行う。
【００６９】
第１ＦＰＧＡ制御部９１は、画像処理部４０の画像メモリ部４１からの各２ビットイーブンデータとオッドデータをＳＲＡＭに書き込み、読み出す制御を行い、また、テストパタ−ンとのセレクトを可能として、データ転送に必要なゲート信号を生成させている。第２ＦＰＧＡ制御部９２は、第１ＦＰＧＡ制御部９１での制御によりＳＲＡＭ群９３Ａ＿１〜９３Ａ＿６、９３Ｂ＿〜９３Ｂ＿６に格納された２ビットイーブン・オッドデータを１ライン合成し、さらに、２ビットデータを５ビットデータに変換してＬＥＤヘッド２６ａへ転送する制御を行う。
【００７０】
すなわち、図５において、第１ＦＰＧＡ制御部９１は、信号セレクト部１０１、レジスタ１０２、データ入力細線化部１０３、テストパターン生成部１０４、セレクタ１０５、ダブルコピー制御部１０６、データフォーマット変換部１０７、ＳＲＡＭ書込制御部１０８、ＳＲＡＭ読出制御部１０９、フィールドメモリ書込制御部１１０、ブロック切換制御部１１１、書込パルス発生部１１２及びアドレスセレクタ１１３等を備えており、データ入力細線化部１０３には、画像メモリ部４１からの信号が入力され、また、信号セレクタ部１０１及びレジスタ１０２には、システム制御部４２からの信号が入力される。
【００７１】
図６において、第２ＦＰＧＡ制御部９２は、データ入力部１２１、セレクタ１２２、レジスタ１２３、フォーマット変換部１２４、テストパターン発生回路１２５、γ補正・２値化部１２６、γ補正・繋ぎ目光量補正・２値化部１２７、γ補正・２値化部１２８、Ｐセンサ１２９、転送制御部１３０、ストローブ出力制御部１３１、光量補正ＲＯＭ読出制御部１３２及びフィールドメモリ読出制御部１３３等を備えている。
〔第１ＦＰＧＡ制御部９１〕
以下、第１ＦＰＧＡ制御部９１の各部毎に順次説明する。
＜データ入力細線化部１０３＞
データ入力細線化部１０３は、注目画素に対して前後のデータを考慮して、注目画素を変換する。データ入力細線化部１０３の細線化がＯＮされる条件としては、システム制御部４２からの細線化信号がレジスタ１０２にＨｉｇＨ入力された場合である。
＜信号セレクト部１０１＞
信号セレクト部１０１は、転送基準クロックＸＰＣＬＫと内部回路に装備されているＴＥＳＴ＿ＣＬＫをレジスタ１０２からのＥＸＴＭＯＤ信号によりＳＲＡＭ書込制御部１０８に書込クロックＳＷＣＬＫを選択して出力し、また、選択された書込クロックＳＷＣＬＫから内部ＬＳＹＮＣ回路を用いて主走査書込開始信号ＷＳＴＴＰを生成して、出力する。また、信号セレクト部１０１は、画像処理部４０からの画像領域信号ＸＰＬＧＡＴＥを、マスク領域設定するために、レジスタ画像マスクＩＳＲＥＧにより範囲を指定して画像有効範囲信号ＰＬＧＡＴＥＩＳとして、主走査書込開始信号ＷＳＴＴＰとの選択をレジスタ１０２からのＴＥＳＴＭＯＤにて行い、主走査の書込開始信号ＷＲＳＴＡＲＴ信号を出力する。さらに、信号セレクト部１０１は、副走査のゲート信号のセレクトについては、画像処理部４０から出力された画像期間信号ＸＰＦＧＡＴＥと内部ＬＳＹＮＣに同期したＩＯＢＦＧＡＴＥを用いてレジスタＴＥＳＴＭＯＤにて選択し、書込期間信号ＳＷＦＧＡＴＥを出力する。次に、信号セレクト部１０１は、内部ＬＳＹＮＣ生成回路によって生成された書込開始信号ＷＳＴＴＰと画像処理部４０から出力された主走査画素開始信号ＸＰＬＳＹＮＣを用いてレジスタ１０２からのＴＥＳＴＭＯＤ信号により選択し、出力する。信号セレクト部１０１は、出力された信号をＳＹＳＣＬＫ同期回路で内部基準クロックＳＹＳＣＬＫと同期をはかり、読出主走査画像開始信号ＲＬＳＹＮＣとして出力する。さらに、信号セレクト部１０１は、読出主走査画像開始信号ＲＬＳＹＮＣを、１ライン遅延回路で選択された書込期間信号ＳＷＦＧＡＴＥと同期させて読み出し、画像期間信号ＲＦＧＡＴＥとして出力する。
【００７２】
そして、信号セレクト部１０１は、上記動作によって出力した各ゲート信号を、次段のＳＲＡＭ書込制御部１０８、ＳＲＡＭ読出制御部１０９、フロック切換制御部１１１、ダブルコピー制御部１０６及びテストパタ−ン生成部１０４へ転送する。
＜テストパターン生成部１０４＞
上記テストパターン生成部１０４は、信号セレクト部１０１で生成された主走査書込開始信号ＷＳＴＴＰと副走査書込期間信号ＳＷＦＧＡＴＥを、それぞれ主走査カウンタと副走査カウンタに入力し、主走査カウント値ＬＣＯＵＮＴ、副走査カウント値ＦＣＯＵＮＴを生成して、内部の組み合わせ回路を用いて、主走査カウント値ＬＣＯＵＮＴと副走査カウント値ＦＣＯＵＮＴを組合わせることによりパタ−ンを生成する。テストパターン生成部１０４は、生成した各々のパタ−ンを、レジスタ１０２からのパタ−ン選択によってセレクトして、データＴＰＤＡＴＡを出力し、２ビット変換した後、２ビットデータＰＫＥＤＴＰ、ＰＫＯＤＴＰとして出力する。
＜セレクタ１０５＞
セレクタ１０５は、上記データ入力細線化部１０３から出力された２ビットイーブンデータＰＫＥＤＩ３・オッドデータＰＫＯＤＩ３とテストパターン生成部１０４から出力されたテストパタ−ン２ビットイーブンデータＰＫＥＤＴＰ・オッドデータＰＫＯＤＴＰを操作部１５の操作によって選択されて、画像処理部４０から入力されてレジスタ１０２より転送されたパタ−ン選択信号により両者の選択を行い、データＰＫＥＤ４、ＰＫＯＤ４を出力する。
＜ダブルコピー制御部１０６＞
ダブルコピー制御部１０６は、転送基準クロックＸＰＣＬＫと信号セレクト部１０１からの書込開始信号ＷＲＳＴＡＲＴ及びレジスタ１０２からのダブルコピー信号をカウンタ生成回路に入力し、カウンタ生成回路が、レジスタ設定されたカウント分、転送基準クロックＸＰＣＬＫに同期したカウンタを出力する。ダブルコピー制御部１０６は、出力された信号を、ＳＲＡＭ書込制御部１０８とＳＲＡＭ読出制御部１０９及びセレクタ１０５に入力する。ＳＲＡＭ書込制御部１０８は、カウンタと信号セレクト部１０１からの書込開始信号ＷＲＳＴＡＲＴとレジスタ１０２からのダブルコピー信号が入力され、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６への書込期間信号ＷＣＰ＿ＷＥＮを出力する。ＳＲＡＭ読出制御部１０９は、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６への書込期間信号ＷＣＰ＿ＷＥＮが入力され、当該信号が終了した後、ＳＲＡＭ読出期間信号ＷＣＰ＿ＲＥＮを発生させる。ダブルコピー制御部１０６は、外部回路のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６への制御信号、書込信号ＷＲＷ、読出信号ＲＤＷ、カウンタＷＡＤＲを、ＳＲＡＭ書込制御部１０８から出力された書込期間信号ＷＣＰ＿ＷＥＮとＳＲＡＭ読出制御部１０９から出力された読出期間信号ＷＣＰ＿ＲＥＮを組み合わせ回路と反転回路、セレクタにより生成させて、出力する。
【００７３】
ダブルコピー制御部１０６は、データ入力細線化部５２１、テストパターン生成部１０４で生成されセレクタ１０５で選択されて出力されるデータ、ＰＫＥＤ４、ＰＫＯＤ４を、ＳＲＡＭ書込制御部１０８からの書込期間信号ＷＣＰ＿ＷＥＮと信号セレクト部１０１からの書込開始信号ＷＲＳＴＡＲＴ及び書込期間信号ＳＷＦＧＡＴＥによりセレクトして、データＰＫＥＤ５、ＰＫＯＤ５とし、さらに、ＳＲＡＭ書込制御部１０８からの書込期間信号ＷＣＰ＿ＷＥＮにより入力データのセレクトを行って、データＥＤＷ、ＯＤＷを出力する。このデータＥＤＷ、ＯＤＷは、外部回路であるＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６のデータであり、双方向性をもち、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６からの読出信号を入力することで、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６から読み出すことができる。
【００７４】
ダブルコピー制御部１０６は、上記入力データをＳＲＡＭ読出期間信号ＷＣＰ＿ＲＥＮによりセレクトして、データＰＫＥＤＤ、ＰＫＯＤＤとし、さらに、データＰＫＥＤＤ、ＰＫＯＤＤと入力データＰＫＥＤ４、ＰＫＯＤ４を、ＳＲＡＭ書込制御部１０８からの書込期間信号ＷＣＰ＿ＷＥＮとレジスタ１０２からのダブルコピー信号により選択し、最終的な出力データＰＫＥＤ、ＰＫＯＤを出力する。
＜ブロック切換制御部１１１＞
ブロック切換制御部１１１は、入力書込クロックＳＷＣＬＫと読出主走査画像開始信号ＲＬＳＹＮＣ、読出画像期間信号ＲＦＧＡＴＥが入力され、読出画像期間が有効のときに、主走査ライン毎に切りかわるブロック信号ＢＬＯＣＫを出力して、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６とＢ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６の切り換えを行う。
＜ＳＲＡＭ書込制御部１０８＞
ＳＲＡＭ書込制御部１０８は、入力書込クロックＳＷＣＬＫと基準同期クロックＳＹＳＣＫ及びレジスタ１０２からのクリア信号ＭＣＬＲ、ＳＲＥＳＥＴをリセットパルス生成回路に入力させて、リセットパルスＳＲＥＳＲＰを出力させ、ＳＲＡＭ書込制御と書込アドレスカウンタに入力させる。ＳＲＡＭ書込制御部９１は、レジスタ１０２からの書込スタ−トアドレスＨＳＴＡＤＲＳと書込開始ＳＲＡＭブロックＨＳＴＢＬＫ、書込終了アドレスＨＥＮＡＤＲＳと書込終了ＳＲＡＭブロックＨＥＮＢＬＫに基づいてどのＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６、Ｂ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６から書込動作を開始するか、そして、どの条件で次のＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６、Ｂ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６へ移行するか、また、スタ−ト位置に戻すかを処理し、ＳＲＡＭ書込処理シ−ケンサｓｅｑ＿ｐを出力する。ＳＲＡＭ書込制御部１０８は、ＳＲＡＭ書込処理シ−ケンサｓｅｑ＿ｐを書込アドレスカウンタに入力し、ＳＲＡＭ書込処理シ−ケンサｓｅｑ＿ｐによりＳＲＡＭ書込アドレスカウンタＷＣＮＴを設定して出力させる。
＜ＳＲＡＭ読出制御部１０９＞
ＳＲＡＭ読出制御部１０９は、基準同期クロックＳＹＳＣＫと読出主走査画像開始信号ＲＬＳＹＮＣ、読出画像期間信号ＲＦＧＡＴＥを読出カウンタ生成回路に入力し、基準同期クロックＳＹＳＣＫを４分周してＳＲＡＭ読出タイミングカウンタＳＲＲＤＣＫを出力して、ＳＲＡＭ読出制御回路に入力させる。さらに、ＳＲＡＭ読出制御回路は、ＳＲＡＭ書込制御部１０８からのＳＲＡＭ書込処理シ−ケンサｓｅｑ＿ｐとＳＲＡＭ書込アドレスカウンタＷＣＮＴ、リセットパルスＳＲＥＳＲＰを入力して、ＳＲＡＭ読出アドレスカウンタＲＣＮＴを出力する。ＳＲＡＭ読出制御部１０９は、出力されたＳＲＡＭ読出アドレスカウンタＲＣＮＴとブロック切換制御部１１１からのライン切換ＢＬＯＣＫ信号と読出主走査画像開始信号ＲＬＳＹＮＣ、読出画像期間信号ＲＦＧＡＴＥを読出イネ−ブル信号生成回路を用いてＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６、Ｂ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６のどちらを有効にするかの信号であるＡ群ＳＲＡＭ読出信号ＲＤＡ、Ｂ群ＳＲＡＭ読出信号ＲＤＢを出力する。
＜書込パルス生成部１１２＞
第１ＦＰＧＡ制御部９１の書込パルス生成部１１２は、ＳＲＡＭ書込制御部１０８からのＳＲＡＭ書込処理シ−ケンサｓｅｑ＿ｐとブロック切換制御部１１１からのライン切換ＢＬＯＣＫ信号を書込パルス生成回路を使って、例えば、ＢＬＯＣＫ信号がＨｉｇｈであれば書込イネ−ブル信号ＷＥＡ１〜６を選択し、ＳＲＡＭ書込処理シ−ケンサｓｅｑ＿ｐの該当するＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６、Ｂ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６をＨｉｇｈイネ−ブルにする。したがって、主走査１ライン目は、書込イネ−ブル信号ＷＥＡ１〜６を順番にイネ−ブルしていき、次のラインでは、書込イネ−ブル信号ＷＥＢ１〜６を順番にイネ−ブルしていく。書込パルス生成部１１２は、出力された書込イネ−ブル信号ＷＥＡ１〜６とＷＥＢ１〜６を、書込信号生成回路に入力し、書込信号生成回路が、入力書込クロックＳＷＣＬＫと同期させてＡ群ＳＲＡＭ書込信号ＷＲＡ１〜６、Ｂ群ＳＲＡＭ書込信号ＷＲＢ１〜６を出力する。さらに、書込パルス生成部１１２は、ＳＲＡＭ書込信号を有効にするために、ゲート信号をＳＲＡＭ書込ブロック信号によってＡ群ＳＲＡＭバッファゲート信号ＡＳＥＬとＢ群ＳＲＡＭバッファゲート信号ＢＳＥＬを出力させる。
＜アドレスセレクタ１１３＞
第１ＦＰＧＡ制御部９１のアドレスセレクタ１１３は、ブロック切換制御部１１１から出力された読出画像期間が有効のとき主走査ライン毎に切りかわるブロック信号ＢＬＯＣＫとＳＲＡＭ書込制御部１０８から出力されたＳＲＡＭ書込アドレスカウンタＷＣＮＴとＳＲＡＭ読出制御部１０９から出力されたＲＣＮＴをラインブロック信号の切り換えにより、Ａ群ＳＲＡＭアドレスＡＡＤＲとＢ群ＳＲＡＭアドレスＢＡＤＲを出力する。
＜データフォーマット変換部１０７＞
第１ＦＰＧＡ制御部９１のデータフォーマット変換部１０７は、図７に示すように、入力２ビットイーブンデータＰＫＥＤと入力２ビットオッドデータＰＫＯＤを１ラインに合成し、その後、レジスタ１０２の設定値であるｄｉｖｉｄｅ１によって１ラインのデータを指定数に分割して、ａｐｐｌａｙで、分割した１ラインのデータのどこまでを１つのＬＰＨ（ＬＥＤヘッド２６ａ〜２６ｃ）に指定するかを決める。ここで、データフォーマット変換部１０７は、ＬＥＤ２６ａ、２６ｃに対応するデータに関しては、ＬＥＤ２６ａ、２６ｃが反対向きに配置されているため、データの順序を逆さまにする。データフォーマット変換部１０７は、その後、ｄｉｖｉｄｅ２によってデータを分割し、その分割したデータ群をＢｌｏｃｋとして、最後にｄｉｖｉｄｅ３によって、この分割したＢｌｏｃｋを最小データブロックＤａｔａとする。
【００７５】
次に、データフォーマット変換部１０７は、このＤＡＴＡ群の並べ換えを行う。すなわち、図８に示すように、レジスタ１０２の設定値各ＢｌｏｃｋからＤａｔａ  Ｇｅｔ  ｉｎｔｅｒｖａｌ〔５：０〕個データブロックＤＡＴＡおきに、Ｄａｔａ  Ｇｅｔ  ｎｕｍｂｅｒ〔５：０〕個データブロックＤＡＴＡを、取り出して新たなデータ群とする。データフォーマット変換部１０７は、ＤＡＴＡを取り出す順番については、図９に示すように、各データＢｌｏｃｋに割り当てられたＤａｔａ  Ｏｒｄｅｒのレジスタ値によって昇順、降順に取り出す。データフォーマット変換部１０７は、Ｄａｔａ  Ｇｅｔ  ｎｕｍｂｅｒ〔５：０〕個データブロックＤＡＴＡを、全てのＢｌｏｃｋから全Ｄａｔａ抜き出し、順にならべて最終的に分割ラインデータとする。
【００７６】
この各レジスタ値で行った例としては、図１０の例１及び例２のように示すことができ、レジスタＤＯＦＦにおいて、遅延、繋ぎ目補正の必要がないとされている場合には、直接第２ＦＰＧＡ制御部９２へ送る。
＜フィールドメモリ書込制御部１１０＞
第１ＦＰＧＡ制御部９１のフィールドメモリ書込制御部１１０は、Ａ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６、Ｂ群ＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６から出力されたＬＥＤヘッド２６ｂ、２６ｃ相当のデータをＦＭ９４ａ〜９４ｃに書き込むためのゲート信号を生成するブロックであり、ＬＥＤヘッド２６ｂのデータには２個のＦＭ９４ａ、９４ｂを使用し、ＦＭ９４ａに１００ライン分のデータを書き込んだ（格納）後、ＦＭ９４ｂへデータ転送させ、ＬＥＤヘッド２６ｃのデータは、ＦＭ９４ｃに書込む。
【００７７】
フィールドメモリ書込制御部１１０は、まず、基準同期クロックＳＹＳＣＫと読出主走査画像開始信号ＲＬＳＹＮＣ、読出画像期間信号ＲＦＧＡＴＥを用いて副走査カウンタ生成回路で、１００ライン遅延させてＦＭ９４ａからＦＭ９４ｂにデータ転送させるためのラインカウンタＳＳＤＣＮＴを出力する。次に、フィールドメモリ書込制御部１１０は、ＳＲＡＭ読出制御部１０９からのＳＲＡＭ読出アドレスカウンタＲＣＮＴ、基準クロックＳＹＳＣＫを４分周したＳＲＲＤＣＫを用いてＦＭ書込アドレスリセット信号生成回路で、読出主走査画像開始信号ＲＬＳＹＮＣがオンされるとＦＭ書込アドレスリセット信号ＦＭＷＲＳＴが生成出力されて、ＦＭ９４ａ〜９４ｃのアドレスが初期化されるようにする。フィールドメモリ書込制御部１１０は、上記ＦＭ書込アドレスリセット信号ＦＭＷＲＳＴを、変換器で、ＦＭ９４ａ、９４ｂとＦＭ９４ｃの書込アドレスリセット信号ＦＭ２ＲＳＴＷ、ＦＭ３ＲＳＴＷを出力する。フィールドメモリ書込制御部１１０は、ＦＭ９４ａ〜９４ｃの書込アドレスリセットが入ると、後述するように、書込イネ−ブル信号をオンして、データをＦＭ９４ａに書き込ませて、副走査ライン１００ラインデータが書き込まれると（格納されると）、ＦＭ９４ａの読出アドレスをリセットさせて、データをＦＭ９４ｂへ転送させるために、ＦＭ９４ａの読出アドレスリセット信号生成回路にＦＭ読出アドレスリセット信号ＦＭＲＲＳＴ１を出力させる。フィールドメモリ書込制御部１１０は、また、ＦＭ書込オン時間を決定させるため、ＦＭ書込イネ−ブル信号生成回路にてＦＭ書込イネ−ブル信号ＦＭＷＥを出力させる。フィールドメモリ書込制御部１１０は、上記ＦＭ書込イネ−ブル信号ＦＭＷＥを、変換器でＦＭ９４ｂ、９４ｃの書込イネ−ブル信号ＦＭ２ＷＥ、ＦＭ３ＷＥとするとともに、ＦＭ９４ｃの読出イネ−ブル信号ＦＭ３ＲＥとしても使用する。また、フィールドメモリ書込制御部１１０は、ＦＭ９４ａ〜９４ｃのクロックとして、基準クロックＳＹＳＣＫを４分周したＳＲＲＤＣＫを使用してクロックＦＭＷＣＬＫを生成し、出力されたクロックＦＭＷＣＬＫを変換器に入力させて、ＦＭ９４ｂ、９４ｃの書込クロック信号ＦＭ２ＳＷＣＫ、ＦＭ３ＳＷＣＫに変更して出力させるとともに、ＦＭ９４ｂの読出クロックＦＭ２ＳＲＣＫとしても使用する。
【００７８】
フィールドメモリ書込制御部１１０は、ＳＲＡＭ読出制御部１０９からのＡ群ＳＲＡＭ９３Ａ＿１〜９３Ａ＿６、Ｂ群ＳＲＡＭＳＲＡＭ９３Ｂ＿１〜９３Ｂ＿６の読出信号ＲＤＡ、ＲＤＢを書込バッファゲートに入力し、ＦＭ９４ａ及びＦＭ９４ｃにおいて、Ａ群ＳＲＡＭデータを書込か、Ｂ群ＳＲＡＭデータを書込かセレクトし、ＦＭ９４ａ用Ａ群ＳＲＡＭデータ書込バッファゲートＦＭ１ＤＡＳＥＬ、ＦＭ９４ａ用Ｂ群ＳＲＡＭデータ書込バッファゲートＦＭ１ＤＢＳＥＬ、ＦＭ９４ｃ用Ａ群ＳＲＡＭデータ書込バッファゲートＦＭ３ＤＡＳＥＬ、ＦＭ９４ｃ用Ｂ群ＳＲＡＭデータ書込バッファゲートＦＭ３ＤＢＳＥＬを出力する。このとき、上記ゲート信号は、Ａ群とＢ群のトグル動作となる。
＜レジスタ１０２＞
第１ＦＰＧＡ制御部９１のレジスタ１０２は、画像処理部４０からアドレス・データが入力され、回路内部クロックＳＹＳＣＬＫでラッチして、入力データを確定させて出力する。
〔第２ＦＰＧＡ制御部９２〕
次に、第２ＦＰＧＡ制御部９２について、図７に基づいて説明する。第２ＦＰＧＡ制御部９２では、内部クロックＳＹＳＣＫを基準同期クロックとして各制御ブロックに入力しており、全体の流れは、ＦＭ９４ａ〜９４ｃのデータの読出ゲート信号の生成とＬＥＤヘッド２６ａ〜２６ｃに転送するためのゲート信号の生成を行う。第２ＦＰＧＡ制御部９２は、第１ＦＰＧＡ制御部９１での制御からＳＲＡＭ９３Ａ＿１〜９３Ａ＿６、９３Ｂ＿１〜９３Ｂ＿６群に格納されたＬＥＤヘッド２６ａの２ビットイーブン・オッドデータをフォ−マット変換し、さらに、ガンマ変換、２値化してＬＥＤヘッド２６ａへ転送する。同様に、第２ＦＰＧＡ制御部９２は、ＦＭ９４ａ〜９４ｃに格納されたＬＥＤヘッド２６ｂ及びＬＥＤヘッド２６ｃのデータを読み出し、ＬＥＤヘッド２６ａのデータ同様、２ビットイーブン・オッドデータをフォ−マット変換し、さらに、２ビットデータを５ビットデータに変換、２値化して、ＬＥＤヘッド２６ｂ、２６ｃへ各々転送させる。以下、第２ＦＰＧＡ制御部９２の各ブロックの詳細な説明を行う。
＜テストパターン発生回路１２５＞
テストパターン発生回路１２５は、第２ＦＰＧＡ制御部９２の内部カウンタ・ＬＥＤヘッド転送制御を行うもので、基準同期クロックＳＹＳＣＫと第１ＦＰＧＡ制御部９１から出力された読出主走査画像開始信号ＲＬＳＹＮＣを用いて、主走査ＬＣＮＴと副走査ＦＣＮＴを出力させ、出力される主走査カウンタ値と副走査カウンタ値の出力のうち、副走査カウンタ値がテストパターン生成回路に入力されて、テストパターン生成回路が、この副走査カウンタ値から、内部テストパタ−ンＴＰＤＡＴＡを出力する。一方、主走査カウンタは、Ｐセンサ生成、ＬＥＤヘッド転送信号１、ＬＥＤヘッド転送信号２、クロック生成回路に渡される。Ｐセンサ生成回路１２９は、主走査カウンタを画像濃度検知用として使用し、ＬＥＤヘッド２６ｂのＡブロックの規定された部分のみに出力させる。出力された信号はＰＳＬＧＡＴＥである。ＬＥＤヘッド転送信号生成１ではＬＥＤヘッド画像データクロック有効範囲信号ＨＣＬＫＥＮを出力し、ＬＥＤヘッド転送信号２に送られ、ＬＥＤヘッド２６ａ〜２６ｃへの画像データ有効範囲のみクロックＨＣＬＫを出力する。クロック生成回路では、基準クロックＳＹＳＣＫを主走査カウンタ毎にクリアした２分周のクロックＣＬＫＥＮ９５と４分周したＣＬＫＥＮ４７５を出力する。
＜光量補正ＲＯＭ読出制御部１３２＞
第２ＦＰＧＡ制御部９２の光量補正ＲＯＭ読出制御部１２は、光量補正に関しては各ＬＥＤヘッドによって仕様が異なるため、レジスタ１２３のＬＲＴＹＰＥによって、外付けＲＯＭ用、内蔵ＲＯＭ用の２つの光量補正制御方法を選択する。
【００７９】
まず、外付けＲＯＭ用の制御について説明する。デジタル複写装置１の電源オンによって光量補正用カウンタＦＣＮＴに基準同期クロックＳＹＳＣＫと第１ＦＰＧＡ制御部９１から出力された読出主走査画像開始信号ＲＬＳＹＮＣと光量補正開始信号ＫＨＳＴＡＴを入力させ、副走査カウンタＫＨＦＣＮＴを生成出力する。光量補正ＲＯＭ読出制御部１３２は、この出力された副走査カウンタＫＨＦＣＮＴをもとにセレクタ・比較回路にて光量補正用ＰＲＯＭ部９５のＲＯＭ９５ａ〜９５ｃへのアクセスイネ−ブル信号ＲＯＭＣＥ１、２、３を出力する。３本の信号は、ＬＥＤヘッド２６ａ〜２６ｃの３本分の光量補正用ＰＲＯＭアクセス信号で、ＬＥＤヘッド２６ａから光量補正制御を行う。また、本回路内にて、光量補正終了信号ＫＨＳＴＣＬＲ及び各ＬＥＤヘッド２６ａ〜２６ｃへの光量補正開始信号ＫＨＬＯＡＤＲを生成し、ゲート信号として出力する。光量補正用ＲＯＭ９５ａ〜９５ｃのアドレス設定は、ＲＯＭアドレス生成回路にて生成される。光量補正用ＲＯＭ９５ａ〜９５ｃ内のデータ転送は、ＬＥＤヘッド１本分の光量補正データが格納されており、ＬＥＤヘッド２６ａ〜２６ｃは、２分割のデータ転送方式であるので、光量補正用ＲＯＭ９５ａ〜９５ｃへの格納データは、Ａブロック目の１番目のデータ、次にＢブロック目の１番目のデータと交互に配列されている。そこで、データＲＯＭＤＴ５ビットデータをＲＯＭ出力データラッチ回路に入力し、３度、カウンタＫＨＬＣＮＴにてラッチさせ、データをＬＥＤヘッドＡブロック光量補正データＫＨＤＡＴＡ１ＲとＢブロック光量補正データＫＨＤＡＴＡ２Ｒに分割し、同時出力する。さらに、ＬＥＤヘッド２６ａ〜２６ｃへの転送クロックを光量補正有効範囲回路にて生成し、ＣＴＣＫＲを出力する。
【００８０】
次に、ＬＥＤヘッド２６ａ〜２６ｃが内蔵ＲＯＭを持っている場合の光量補正方法を説明する。内蔵ＲＯＭを持っているＬＥＤヘッド２６ａ〜２６ｃでは、ＬＥＤヘッド制御用のＬＳＩからは光量補正セレクト信号、光量補正リセット信号、データラッチ信号、ストローブクロックといった制御信号を送る必要がある。
【００８１】
この場合、図１１及び図１２に示すように、レジスタ１２３から各信号に対して設定値を読み出すことで、これらの信号を生成し、ＬＥＤヘッド２６ａ〜２６ｃに転送して、光量補正を行う。これらの制御は、レジスタ１２３により、図１２に示すように、ＲＯＭＴＹＰＥによって選択される。
＜フィールドメモリ読出制御部１３３＞
第２ＦＰＧＡ制御部９２のフィールドメモリ読出制御部１３３は、ＬＥＤヘッド２６ｂ及びＬＥＤヘッド２６ｃの取り付けがＬＥＤヘッド２６ａに対し感光体２４の回転方向に位置がずれて接続された分のデータを遅延させるためのＦＭ９４ａ〜９４ｃのゲート信号生成を行っている。フィールドメモリ読出制御部１３３は、図示しないが、カウンタ副走査回路、ＦＭ遅延期間生成回路及びフィールドメモリ読出リセット生成回路からなるＦＭ９４ｂ、９４ｃの読み出しを開始するリセット信号の生成部とフィールドメモリ書込範囲回路によるＦＭ読出イネ−ブル信号部とカウンタにてＦＭ９４ａ〜９４ｃに格納されたデータを読み出すためのクロックと遅延された副走査分後端に遅延させるための回路からなる。基準クロックＳＹＳＣＫは、各回路に入力されている。フィールドメモリ読出制御部１３３は、まず、第１ＦＰＧＡ制御部９１によって生成された読出主走査画像開始信号ＲＬＳＹＮＣを読出開始信号生成にわたし、クロックに同期した読出信号ＲＬＳＹＮＣＤＤを出力する。フィールドメモリ読出制御部１３３は、読出開始信号生成から出力された読出信号ＲＬＳＹＮＣＤＤを各ブロックに入力させ、カウンタでは、基準クロックＳＹＳＣＫをカウントさせて同期した読出信号ＲＬＳＹＮＣＤＤによってリセットをかけ、再びカウントアップさせる。
【００８２】
フィールドメモリ読出制御部１３３は、ＦＭ９４ｂ、９４ｃの読み出しを開始するリセット信号（ＦＭ３ＲＳＴＲ、ＦＭ２ＲＳＴＲ）の生成を、以下のように行う。すなわち、第１ＦＰＧＡ制御部９１によって生成された読出画像期間信号ＲＦＧＡＴＥとクロックに同期した読出信号ＲＬＳＹＮＣＤＤをカウンタ副走査回路に入力し、ＦＭ９４ｂ用のカウンタＤＬＣＮＴ２及びＦＭ９４ｃ用のカウンタＤＬＣＮＴ３を出力して、ＦＭ読出リセット生成回路と遅延された副走査分後端に遅延させるための回路へ渡す。また、フィールドメモリ読出制御部１３３は、操作部１５からキー入力によりレジスタ１２３に設定された副走査遅延設定値ＦＭ用ＦＭ２ＤＬとＦＭ用ＦＭ３ＤＬ及びクロックに同期した読出信号ＲＬＳＹＮＣ２ＤをＦＭ遅延期間生成回路に渡し、ＦＭ遅延期間生成回路が、各々ＦＭ９４ｂ（ＬＥＤヘッド２６ｂ用）、ＦＭ９４ｃ（ＬＥＤヘッド２６ｃ用）の遅延期間イネ−ブル信号ＤＬＣＮＴ２、３を出力する。カウンタ副走査回路、ＦＭ遅延期間生成回路、カウンタから出力された信号をＦＭ読出リセット生成回路に入力することで、ＦＭ読出リセット生成回路が、ＦＭ読出リセット信号ＦＭ２ＲＳＴＲとＦＭ読出リセット信号ＦＭ３ＲＳＴＲを出力する。パルス幅は、前記カウンタから出力された４カウント分としている。
【００８３】
フィールドメモリ読出制御部１３３は、ＦＭ９４ｂ、９４ｃのクロック（ＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２）の生成を、以下のように行う。すなわち、カウンタから出力されたＲＤＣＫを入力し、カウンタによって４分周したクロックＦＭ３ＳＲＣＫ、ＦＭ２ＳＲＣＫ２を出力させる。
【００８４】
フィールドメモリ読出制御部１３３は、ＦＭ９４ｂ、９４ｃの読出範囲（ＦＭ３ＲＥ、ＦＭ２ＲＥ２）の生成を、以下のように行う。すなわち、フィールドメモリ読出制御部１３３のＦＭ読出範囲生成回路は、カウンタから出力されたＲＤＣＫを入力して、４クロック分を１カウントとしてカウントアップさせ、最大画素数でカウントでクリアしたカウンタにより、第１ＦＰＧＡ制御部９１で生成された読出画像期間信号ＲＦＧＡＴＥと後述するＬＥＤヘッド２６ｂの遅延されたＤＭＳＫ２の期間有効にする、ＦＭ９４ｃ用デ―タ読出イネ−ブル信号ＦＭ３ＲＥとＦＭ９４ｂ用デ―タ読出イネ−ブル信号ＦＭ２ＲＥ２を出力する。したがって、副走査の遅延開始の設定が可能となり、次に遅れて出力した分副走査を遅延させるために、ＦＭ遅延ＦＧＡＴＥ生成回路で、各ＬＥＤヘッド２６ａ〜２６ｃの副走査遅延ＦＧＡＴＥを生成し、ＤＭＳＫ１、ＤＭＳＫ２、ＤＭＳＫ３を出力する。
【００８５】
そして、操作部１５でのキー入力によってレジスタ１２３に設定された副走査遅延設定値ＦＭ用ＦＭ２ＤＬとＦＭ用ＦＭ３ＤＬにより、３本のＬＥＤヘッド２６ａ〜２６ｃの副走査を調整することができ、調整方法は、ＬＥＤヘッド２６ａ〜２６ｃの取り付けが、メカ的に合っていることを前提に、デフォルト値を設定しておき、副走査調整用テストチャート（格子など）を出力し、ズレ分を考慮して、さらに、操作部１５からキー入力を行う。
＜データ入力部１２１＞
セレクト部１２２は、基準同期クロックＳＹＳＣＫと第１ＦＰＧＡ制御部９１から出力された読出主走査画像開始信号ＲＬＳＹＮＣと読出画像期間信号ＲＦＧＡＴＥを入力したデータ切換信号生成回路によって、読出画像期間の間、読出主走査画像開始信号をトリガとして切り換えさせた信号ＢＡＮＫＳＥＬを出力し、データ変換部へ入力させる。データ変換部には、テストパターン発生回路１２５の生成したクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５、さらに、ＬＥＤヘッド２６ｂの副走査遅延ＦＧＡＴＥ、ＤＭＳＫ２を入力する。データは、ＬＥＤヘッド２６ａ用のデータとなり、ＳＲＡＭ群のＡ群ＳＲＡＭ９３Ａ＿１、９３Ａ＿２とＢ群ＳＲＡＭ９３Ｂ＿１、９３Ｂ＿２からの出力であり、Ａ群ＳＲＡＭ９３Ａ＿１から出力された２ビット単位の２画素分のデータを４ビット単位とし、データＳＯＤＡ１を入力する。以下、データは、Ｂ群ＳＲＡＭ９３Ｂ＿１から出力された２ビット単位の２画素分のデータを４ビットのＳＯＤＢ１、Ａ群ＳＲＡＭ９３Ａ＿２から出力された２ビット単位の２画素分のデータを４ビットのＳＯＤＡ２、Ｂ群ＳＲＡＭ９３Ｂ＿２から出力された２ビット単位の２画素分のデータを４ビットのＳＯＤＢ２とする。ここでは、Ａ群ＳＲＡＭ９３Ａ＿１、Ｂ群ＳＲＡＭ９３Ｂ＿１についてのデータフォ−マットをについて説明する。セレクト部１２２は、Ａ群ＳＲＡＭ９３Ａ＿１、Ｂ群ＳＲＡＭ９３Ｂ＿１の４ビットデータＳＯＤＡ１、ＳＯＤＢ１については、データ切換信号ＢＡＮＫＡＳＥＬがＨｉｇｈの期間、Ａ群のＳＲＡＭ９３Ａ＿１からの出力ＳＯＤＡ１を選択し、この４ビットデータＳＯＤＡ１を出力する。次に、セレクト部１２２は、データ切換信号ＢＡＮＫＡＳＥＬがＬｏｗの期間には、Ｂ群ＳＲＡＭ９３Ｂ＿１からの出力ＳＯＤＢ１を選択し、この４ビットデータＳＯＤＢ１を出力する。セレクト部１２２は、Ａ群のＳＲＡＭ９３Ａ＿２からの４ビット出力データＳＯＤＡ２、Ｂ群ＳＲＡＭ９３Ｂ＿２からの４ビット出力データＳＯＤＢ２についても上記同様の制御を行って出力する。
＜フォーマット変換部１２４＞
フォーマット変換部１２４は、ＬＥＤヘッド２６ｂのデータフォ−マット変換、ＬＥＤヘッド２６ａ〜２６ｃのデータフォ−マット変換を行う。以下に、ＬＥＤヘッド２６ｂに対するデータフォ−マット変換について説明する。フォーマット変換部１２４は、基準同期クロックＳＹＳＣＫと第１ＦＰＧＡ制御部９１から出力された読出主走査画像開始信号ＲＬＳＹＮＣと読出画像期間信号ＲＦＧＡＴＥ及びテストパターン発生回路１２５の生成したクロックＣＬＫＥＮ９５とＣＬＫＥＮ４７５が入力され、ＦＭ９４ｂからの８ビットデータを変換して、ＬＥＤヘッド２６ｂのデータとして出力する。ＦＭ９４ｂからの８ビット出力データは、上位４ビットが、ＳＲＡＭ９３Ａ＿４、ＳＲＡＭ９３Ｂ＿４からの２ビットデータであり、下位４ビットが、ＳＲＡＭ９３Ａ＿３、ＳＲＡＭ９３Ｂ＿３からの２ビットデータとなっている。フォーマット変換部１２４は、前者の上位４ビットを、出力データＩＭＤＡＴＡ２へ、後者の下位４ビットを、出力データＩＭＤＡＴＡ１へ出力する。フォーマット変換部１２４は、４ビットデータから２ビットシルアルへの変換を、ＬＥＤヘッド２６ａについての変換と同様に行い、また、ＬＥＤヘッド２６ｃに対しても、同様に行う。
＜γ補正・２値化部１２６及びγ補正・２値化部１２８＞
ＬＥＤヘッド２６ａ、２６ｃの画像データに対するγ補正・２値化部１２６、１２８は、ＬＥＤヘッド２６ａのデータガンマ補正・ビット変換、２値化、ＬＥＤヘッド２６ｃのデータガンマ補正・ビット変換、２値化を行う。以下に、ＬＥＤヘッド２６ａでのデータガンマ補正・ビット変換、２値化について説明する。
【００８６】
γ補正・２値化部１２６は、図１３に示すように、γ補正・γテーブルを有し、入力２ビットデータＩＭＤＡＴＡ１を、データ値が「００」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ０として出力し、データ値が「０１」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ１として出力し、データ値が「１０」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ２として出力し、データ値が「１１」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ３として出力する。また、γ補正・２値化部１２６は、（出力５ビットデータＧＭＭＯＤＡＴ１）入力データＩＭＤＡＴＡ２についても同様に処理し、通常は、上述のように、２ビットデータを５ビットデータへ変換する。
【００８７】
また、γ補正・２値化部１２６は、図１４に示すように、レジスタ設定にて２値化ＯＮ／ＯＦＦにするとともに、２値化スレッシュ値を設定することによって、２値化スレッシュ値未満は、「０」、２値化スレッシュ値以上は、「１」というように、１ｂｉｔのデータに変換して、２値化出力を行う。
【００８８】
さらに、γ補正・２値化部１２９は、ＬＥＤヘッド２６ｃのデータに対して、上記γ補正・２値化部１２６の場合と同様に処理する。
＜繋ぎ目光量補正・２値化部１２７＞
第２ＦＰＧＡ制御部９２のγ補正・繋ぎ目光量補正・２値化部１２７は、ＬＥＤヘッド２６ｂのデータに対して、ガンマ補正・ビット変換及び繋ぎ目光量補正を行う。
【００８９】
すなわち、まず、繋ぎ目光量補正・２値化部１２７によるビット変換処理について説明する。繋ぎ目光量補正ドットは、ＡＤＪＬ、ＡＤＪＬ２、ＡＤＪＬ３、ＡＤＪＲ、ＡＤＪＲ２、ＡＤＪＲ３とし、使用するレジスタ値は、ＬＥＤヘッド２６ａ−２６ｂ間繋ぎ目補正ＥＮＡＢＬＥ信号ＣＮＡＤＪＬ、ＬＥＤヘッド２６ａ−２６ｂ間繋ぎ目部検知信号ＣＮＤＡＴ１、注目画素「０１」の場合の画像補正データＡＤＪＬ１、注目画素「１０」の場合の画像補正データＡＤＪＬ２、注目画素「１１」の場合の画像補正データＡＤＪＬ３、ＬＥＤヘッド２６ｂ−２６ｃ間繋ぎ目補正ＥＮＡＢＬＥ信号ＣＮＡＤＪＲ、ＬＥＤヘッド２６ｂ−２６ｃ間繋ぎ目部検知信号ＣＮＤＡＴ２、注目画素「０１」の場合の画像補正データＡＤＪＲ１、注目画素１０の場合の画像補正データＡＤＪＲ２、注目画素「１１」の場合の画像補正データＡＤＪＲ３とする。
【００９０】
ＬＥＤヘッド２６ｂの画像有効範囲を固定し、ＬＥＤヘッド全ドット数に対し左右数百ドットは余白領域であるので、この値からＬＥＤヘッド２６ｂの左右の画像有効領域の最端部のｄｏｔが分かる。
【００９１】
そして、γ補正・繋ぎ目光量補正・２値化部１２７は、基準同期クロックＳＹＳＣＫと第１ＦＰＧＡ制御部９１から出力された読出主走査画像開始信号ＲＬＳＹＮＣと読出画像期間信号ＲＦＧＡＴＥ及びテストパターン発生回路１２５によって生成されたクロックＣＬＫＥＮ９５からカウンタを生成し、カウンタ値がそれを用いて左端部のカウント値にカウントになると、信号ＣＮＡＤＡＴ１をＨｉｇｈにする。この信号ＣＮＡＤＡＴ１は、ＬＥＤヘッド２６ｂのＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドットとなる。また、γ補正・繋ぎ目光量補正・２値化部１２７は、カウンタ値が右端部のカウントになると、信号ＣＮＡＤＡＴ２をＨｉｇｈにする。この信号ＣＮＡＤＡＴ２は、ＬＥＤヘッド２６ｂのＢブロックデータＩＭＤＡＴＡ２の繋ぎ目光量補正有効ドットとなる。
【００９２】
γ補正・繋ぎ目光量補正・２値化部１２７は、上記生成された繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１とＣＮＡＤＡＴ２をデータ変換器に対して与え、さらに、レジスタ１２３によって設定された５ビットガンマ補正データＧＭＤＴ０、ＧＭＤＴ１、ＧＭＤＴ２、ＧＭＤＴ３と同じくレジスタ１２３によって設定された５ビット繋ぎ目光量補正データＡＤＪＬ１、２、３、ＡＤＪ２Ｌ１、２、３とデータ入力部１２１から出力された２ビットデータＩＭＤＡＴＡ１、ＩＭＤＡＴＡ２も入力する。γ補正・繋ぎ目光量補正・２値化部１２７のデータ変換器は、図１３に示したように、入力２ビットデータＩＭＤＡＴＡ１に対して、データ値が「００」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ０を出力し、データ値が「０１」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ１を出力し、データ値が「１０」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ２を出力し、データ値が「１１」の場合は、レジスタ設定された５ビットガンマ補正データＧＭＤＴ３を出力する。また、γ補正・繋ぎ目光量補正・２値化部１２７は、（出力５ビットデータＧＭＭＯＤＡＴ１）入力データＩＭＤＡＴＡ２についても同様に処理し、通常は、上述のように、２ビットデータを５ビットデータへ変換する。
【００９３】
次に、γ補正・繋ぎ目光量補正・２値化部１２７による繋ぎ目光量補正処理について説明する。ＬＥＤヘッド２６ａ〜２６ｃは、その端部がオーバーラップする状態で配列されており、第１ＦＰＧＡ制御部９１のＳＲＡＭ制御にてデータのシフトは可能となるが、第１ＦＰＧＡ制御部９１でのＳＲＡＭ制御は１ビット単位であり、１ビット以下でのデータのシフトはできない。仮に、ＬＥＤヘッド２６ａの終端ビットデータとＬＥＤヘッド２６ｂの画像有効開始ビットデータにおいて、１ドット以下で離れている場合、画像に白スジが発生する可能性がある。
【００９４】
そこで、ＬＥＤヘッド２６ｂでの画像有効範囲は固定されているので、ＬＥＤヘッド２６ａの画像データを第１ＦＰＧＡ制御部９１のＳＲＡＭ制御によって１ドットＬＥＤヘッド２６ｂ側へ移動させ、画像データをオーバーラップさせる。
【００９５】
このようにすると、今度は、黒スジが発生してしまう。そこで、操作部１５からキー入力して、レジスタ１２３から繋ぎ目光量補正モード有りに設定すると、上記生成したＬＥＤヘッド２６ｂのＡブロックデータＩＭＤＡＴＡ１の繋ぎ目光量補正有効ドット信号ＣＮＡＤＡＴ１により入力２ビットデータＩＭＤＡＴＡ１の左端部に注目させ、レジスタＡＤＪＬ１、２、３、ＡＤＪ２Ｌ１、２、３の繋ぎ目光量補正データに従って５ビット可変することができる。レジスタＡＤＪＬ１、２、３、ＡＤＪ２Ｌ１、２、３の繋ぎ目光量補正データは、それぞれ入力データ「０１」、「１０」、「１１」に相当し、ＭＡＸ３２値の変換を行うことができる。したがって、黒スジが発生した場合、左端部の入力２ビットデータＩＭＤＡＴＡ１が「１１」であれば、レジスタの繋ぎ目光量補正データを小さな値に５ビット変換することで黒スジが目立たなくなる。ＬＥＤヘッド２６ｂの右端部においても同様の制御を行うことで対応することができる。
【００９６】
また、γ補正・繋ぎ目光量補正・２値化部１２７は、レジスタ設定にて２値化ＯＮにすることによって、図１４に示したように、２値化スレッシュ値未満は、「０」、２値化スレッシュ値以上は、「１」と１ｂｉｔのデータに２値化して、２値化出力を行う。
＜転送制御部１３０、ストローブ出力制御部１３１＞
第２ＦＰＧＡ制御部９２のＬＥＤヘッド２６ａ〜２６ｃへのデータ転送制御を行うデータ転送制御部１３０、ストローブ出力制御部１３１について、図１５〜図１９に基づいて説明する。
【００９７】
まず、図１５に示すように、ＬＰＨデータ転送光量補正／印字選択信号であるＳＥＬ信号を、レジスタ設定ＳＥＬＴＹＰＥのＨ／Ｌによって、Ｈｉｇｈ  ａｃｔｉｖｅにするか、Ｌｏｗ  ａｃｔｉｖｅにするか設定する。また、画像データが送られている間は、常にアクティブ固定にするＴＹＰＥＩと分割印刷データ転送終了毎に一定期間非アクティブにするＴＹＰＥIIのいずれかを選択する。ＴＹＰＥIIを選択した場合は、合わせて、非アクティブ時間をＳＥＬ  Ｉｎｔｅｒｖａｌで設定する。
【００９８】
次に、各ＬＰＨのブロックに送るデータ転送時のパラレルｂｉｔ数の設定は、レジスタｐａｒａｌｌｅｌによって何パラレルにするかによって設定する。
【００９９】
また、転送時の転送クロックの設定は、図１６に示すように、レジスタ設定値Ｃｌｏｃｋ  Ｄｕｔｙ、Ｃｌｏｃｋ  Ｃｙｃｌｅ、Ｃｌｏｃｋ  Ｎｕｍｂｅｒによってそれぞれクロックのデューティ、クロックサイクル、パルス数を設定し、、転送データのデータ幅は、Ｄａｔａ  Ｗｉｄｔｈによって設定する。
【０１００】
転送時のデータ転送のフォーマットについては、まず、レジスタｆｏｒｍａｔにおいて、２値データであるのか、多値データであるのかを選択し、この２値データか多値データかの情報と何ビットパラレル転送するのかを、うまく組み合わせることにより、各ＬＰＨのデータ転送の仕様に合わせる。
【０１０１】
図１６は、２値データで、ｐａｒａ  ｔｒａｎｓ〔３：０〕＝４の場合を示しており、図１７は、多値データで、ｐａｒａ  ｔｒａｎｓ〔３：０〕＝５、Ｃｌｏｃｋ  ｎｕｍｂｅｒ〔１５：０〕＝ｎの場合について示している。
【０１０２】
次に、リセット（Ｒｅｓｅｔ）信号について説明する。図１８及び図１９に示すように、リセット信号の設定は、レジスタリセット信号をＲＨ／Ｌによって、Ｈｉｇｈ  ａｃｔｉｖｅにするか、Ｌｏｗ  ａｃｔｉｖｅにするかを設定する。また、アクティブ時間の設定も、Ｒｅｓｅｔ  Ｄｕｔｙによって行う。
【０１０３】
また、データラッチ信号の設定は、図１８及び図１９に示すように、レジスタ設定のＤＨ  ｒｅｓｅｔ  Ｄｕｔｙでアクティブ時間、ＤＨ  ｒｅｓｅｔ  ｎｕｍｂｅｒで信号の個数を設定する。
【０１０４】
さらに、各ＬＰＨのストローブ発光信号の設定について、図１９に基づいて説明する。レジスタ設定のＳＴＢ  Ｎｕｍ、ＳＴＢ  Ｃｌｋ  Ｎｕｍ、ＳＴＢ（１〜ｎ）Ｄｕｔｙ、ＳＴＢ（１〜ｎ）Ｃｙｃｌｅを設定することにより、ストローブ発光信号の本数、ストローブ発光信号のクロックの数、ストローブ発光信号のデューティ、サイクルを任意に設定し、ＬＰＨの仕様の違いからくるストローブ信号数の差、ストローブ信号の違いに対応する。
【０１０５】
最後に、レジスタにて、図２０に示すように、各種タイミングを設定することで、各ＬＰＨのタイミングの仕様にも適応できるようにする。
【０１０６】
上述のように、本実施例のデジタル複写装置１は、その光書込部２６の発光素子アレイである３つのＬＥＤヘッド２６ａ〜２６ｃが主走査方向に直交する副走査方向に所定量位置ずれして、主走査方向で所定量重なる状態で千鳥状に配列され、そのＬＥＤ書込制御回路５１が、データ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号に基づいて、１ライン分の画像データをＬＥＤヘッド２６ａ〜２６ｃ毎に分割して各ＬＥＤヘッド２６ａ〜２６ｃに転送して、当該ＬＥＤヘッド２６ａ〜２６ｃの各ＬＥＤを駆動させて主走査するが、これらのデータ分割パターン、光量補正／印字選択信号、データ転送方式、データ転送クロック、リセット信号、ストローブ発光パターン及び画像データのラッチ信号等の各種信号を予め複数種類用意しており、これらの信号を組み合わせて、ＬＥＤヘッド２６ａ〜２６ｃを２値、多値、静的発光、動的発光等の各種仕様に対応させて動作させている。
【０１０７】
したがって、静的点灯方式と動的点灯方式の駆動方式、２値、多値等の発光素子アレイ（ＬＥＤヘッド）の種類、さらに、今後使用する可能性のある幅広画像形成装置用の発光素子アレイを複数繋げてさらに幅広の画像形成装置用の書込を実現する発光素子アレイ等を用いる場合において、各発光素子アレイに仕様差があっても、広く対応することができる。
【０１０８】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、画像データの主走査方向での分割数を外部から任意に設定可能としているので、各種発光素子アレイのデータフォーマットの仕様に対応することができる。
【０１０９】
さらに、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、画像データを、主走査方向において任意のデータ数おきに取り出して、並べ換えするとともに、当該並べ換えを何データおきに行うかを外部から任意に設定可能としているので、各種発光素子アレイのデータフォーマットの仕様に対応することができる。
【０１１０】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、画像データの主走査方向での分割数を外部から任意に設定する分割数設定機能と、画像データを、主走査方向において任意のデータ数おきに取り出して、並べ換えるとともに、当該並べ換えを何データおきに行うかを外部から任意に設定する並べ換え設定機能とを備えるとともに、これらの分割数設定機能と並べ換え設定機能のいずれかを選択に応じて実行するので、各種発光素子アレイのデータフォーマットの仕様により一層適切に対応することができる。
【０１１１】
さらに、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、光量補正／印字選択信号をＨｉｇｈアクティブにするか、Ｌｏｗアクティブにするかを外部から任意に設定可能としているので、各種発光素子アレイのＬＰＨデータ転送光量補正／印字選択信号の仕様に対応することができる。
【０１１２】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、光量補正／印字選択信号のＨｉｇｈ／Ｌｏｗの切換回数を外部から任意に設定可能としているので、各種発光素子アレイのＬＰＨデータ転送光量補正／印字選択信号の仕様に対応することができるとともに、ライン間で光量補正を行って、濃度ムラを抑えることができ、画質を向上させることができる。
【０１１３】
さらに、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、画像データのパラレル転送のビット数を外部から任意に設定可能としているので、各種発光素子アレイののＬＰＨデータ転送の仕様に対応することができる。
【０１１４】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、各データの有効幅時間を外部から任意に設定可能としているので、各発光素子アレイのＬＰＨデータ転送の仕様に対応することができる。
【０１１５】
さらに、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、データ転送クロックの周期及びデューティを外部から任意に設定可能としているので、各種発光素子アレイのＬＰＨデータ転送クロックの仕様に対応することができる。
【０１１６】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、データ転送クロックのクロック数を転送するデータ数に合わせて外部から任意に設定可能としているので、各種発光素子アレイのＬＰＨデータ転送クロックの仕様に対応することができる。
【０１１７】
さらに、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、リセット信号をＨｉｇｈアクティブにするか、Ｌｏｗアクティブにするかを外部から任意に設定可能としているので、各種発光素子アレイのリセット信号の仕様に対応することができる。
【０１１８】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、リセット信号をアクティブにする時間を外部から任意に設定可能としているので、各種発光素子アレイのリセット信号の仕様に対応することができる。
【０１１９】
さらに、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、ストローブ発光信号の信号数を外部から任意に設定可能としているので、各種発光素子アレイのストローブ発光信号の仕様に対応することができる。
【０１２０】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、ストローブ発光信号のパルスの周期、デューティを各ＬＥＤヘッド２６ａ〜２６ｃ毎に外部から任意に設定可能としているので、各種発光素子アレイのストローブ発光信号の仕様に対応することができる。
【０１２１】
さらに、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、画像データのラッチ信号のパルス数を外部から任意に設定可能としているので、各種発光素子アレイの印刷データラッチ信号の仕様に対応することができる。
【０１２２】
また、本実施例のデジタル複写装置１のＬＥＤ書込制御回路５１は、画像データのラッチ信号のパルス幅を外部から任意に設定可能としているので、各種発光素子アレイの印刷データラッチ信号の仕様に対応することができる。
【０１２３】
そして、本実施例のデジタル複写装置１は、このようなＬＥＤ書込制御回路５１を有した光書込部２６を画像形成部５に備えているので、光書込部２６の発光素子アレイであるＬＥＤヘッドが、静的点灯方式と動的点灯方式の駆動方式、２値、多値等の発光素子アレイ（ＬＥＤヘッド）の種類が変更されても、当該変更後の発光素子アレイの仕様に適切に対応することができるとともに、幅広の発光素子アレイを複数繋げてさらに幅広の書込にも適切に対応することができる。
【０１２４】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２５】
ＬＥＤヘッド等の発光素子アレイを複数千鳥状に配列して光書込を行う場合に、各種仕様の異なる発光素子アレイに適切に対応する光書込装置及びこの光書込装置を用いた画像形成装置に適用することができる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の画像書込装置及び画像形成装置の一実施例を適用したデジタル複写装置の正面概略構成図。
【図２】図１のデジタル複写装置の要部ブロック構成図。
【図３】図２のＬＥＤヘッドの配列を示す平面図。
【図４】図２のＬＥＤ書込制御回路の回路ブロック構成図。
【図５】図４の第１ＦＰＧＡ制御部の回路ブロック構成図。
【図６】図４の第２ＦＰＧＡ制御部の回路ブロック構成図。
【図７】図５の第１ＦＰＧＡ制御部のデータフォーマット変換部の動作説明図。
【図８】図５の第１ＦＰＧＡ制御部のデータフォーマット変換部によるデータ並べ換え処理の説明図。
【図９】図８のデータ並べ換え処理でデータを取り出す順番の説明図。
【図１０】図８のデータ並べ換え処理の具体例を示す図。
【図１１】図６の第２ＦＰＧＡ制御部の光量補正ＲＯＭ読出制御部による光量補正処理を示すタイミングチャート。
【図１２】図１１の光量補正処理での各種信号の設定の説明図。
【図１３】図６の第２ＦＰＧＡ制御部のγ補正・２値化部によるγ補正処理の説明図。
【図１４】図６の第２ＦＰＧＡ制御部のγ補正・２値化部による２値化処理の説明図。
【図１５】図６の転送制御部とストローブ出力制御部のデータ転送処理でのＳＥＬ信号の設定の説明図。
【図１６】図６の転送制御部とストローブ出力制御部での２値データのデータ転送処理の説明図。
【図１７】図６の転送制御部とストローブ出力制御部での多値データのデータ転送処理の説明図。
【図１８】図６の転送制御部とストローブ出力制御部でのデータラッチ信号の設定の説明図。
【図１９】図６の転送制御部とストローブ出力制御部でのリセット信号、データホールド信号及びストローブ信号の設定の説明図。
【図２０】図６の転送制御部とストローブ出力制御部でのデータ転送のタイミングの説明図。
【図２１】従来の光書込部のＬＥＤヘッドの配置状態を示す平面図。
【符号の説明】
【０１２７】
１  デジタル複写装置
２  本体筐体
３  給紙部
４  搬送部
５  画像形成部
６  定着部
７  排紙部
７ａ、７ｂ  排紙ローラ
８  画像読取部
１０  手差しトレイ
１１  原稿台
１２  分離チャージャ
１３  搬送タンク
１４  排紙トレイ
１５  操作部
２１  転写紙
２２  給紙台
２３  レジストローラ
２４  感光体
２５  帯電部
２６  光書込部
２６ａ、２６ｂ、２６ｃ  ＬＥＤヘッド
２７  現像部
２８  転写部
２９  クリーニング部
３１  ローラ
３２  密着センサ
３２  密着センサ
３３  白色ローラ
３４  ローラ
４０  画像処理部
４１  画像メモリ部
４２  システム制御部
４３  駆動制御回路
５１  ＬＥＤ書込制御回路
５２  プリンタ駆動部
６１  操作パネル
６２  操作制御回路
８１  画像増幅回路
８２  Ａ／Ｄ変換回路
８３  シェーディング補正回路
８４  画像処理回路
８５  同期制御回路
８６  読取制御回路
８７  スキャナ駆動部
９０  画像データ入力部
９１  第１ＦＰＧＡ制御部
９２  第２ＦＰＧＡ制御部
９３Ａ＿１〜９３Ａ＿６  Ａ群ＳＲＡＭ
９３Ｂ＿１〜９３Ｂ＿６  Ｂ群ＳＲＡＭ
９３  画像データＲＡＭ部
９４  画像データ遅延部
９４ａ〜９４ｃ  ＦＭ（フィールドメモリ）
９５  光量補正ＲＯＭ部
９６  ダブルコピーＲＡＭ部
９７  ダウンロード部
９８  リセット回路部
１０１  信号セレクト部
１０２  レジスタ
１０３  データ入力細線化部
１０４  テストパターン生成部
１０５  セレクタ
１０６  ダブルコピー制御部
１０７  データフォーマット変換部
１０８  ＳＲＡＭ書込制御部
１０９  ＳＲＡＭ読出制御部
１１０  フィールドメモリ書込制御部
１１１  ブロック切換制御部
１１２  書込パルス発生部
１１３  アドレスセレクタ
１２１  データ入力部
１２２  セレクタ
１２３  レジスタ
１２４  フォーマット変換部
１２５  テストパターン発生回路
１２６  γ補正・２値化部
１２７  γ補正・繋ぎ目光量補正・２値化部
１２８  γ補正・２値化部
１２９  Ｐセンサ
１３０  転送制御部
１３１  ストローブ出力制御部
１３２  光量補正ＲＯＭ読出制御部
１３３  フィールドメモリ読出制御部
【図１】
2006218704.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006218704.tif 000009
【図８】
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【図９】
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【図１０】
2006218704.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006218704.tif 000017
【図１６】
2006218704.tif 000018
【図１７】
2006218704.tif 000019
【図１８】
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【図１９】
2006218704.tif 000021
【図２０】
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【図２１】
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