(57)【要約】【課題】  水平系の駆動パルスをデジタル的に精度良く発生させることができる固体撮像素子駆動装置を実現する。【解決手段】  分周回路１１によって分周されたパルスは、遅延素子チェーン１２によって段階的に遅延され、遅延素子チェーン１２は、該段階的に遅延させた複数の遅延信号を遅延信号サンプリング回路１４及びセレクタ１６に出力する。遅延信号サンプリング回路１４は、送られてきた遅延信号をサンプリングして遅延量再計算部１５に出力する。遅延量再計算部１５は、該送られてきた信号に基づいて、システムクロックの半周期で通過した遅延信号の段数を識別し、該識別した段数と、ユーザによって入力された遅延量設定値に基づいて遅延量を計算し、該計算した遅延量となる遅延信号の段数をセレクタ１６に出力する。セレクタ１６は該送られてきた段数となる遅延信号をセレクトし、ＡＮＤ／ＯＲ論理回路５に出力する。【選択図】  図３
2006245910.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を遅延させて遅延信号を発生させる遅延手段と、
前記遅延手段により発生された遅延信号を出力する出力手段と、
水平同期信号を取得する取得手段と、
前記出力手段により出力される遅延信号の遅延量を、前記取得手段により取得された水平同期信号により得られる水平ブランキング期間のタイミングで補正する補正手段と、
を備えたことを特徴とする固体撮像素子駆動装置。
【請求項２】
前記遅延手段は、
デジタル信号を段階的に遅延させて遅延量の異なる複数の遅延信号を発生させ、
前記出力手段は、
前記遅延手段により発生された遅延量の異なる複数の遅延信号のうち１つの遅延信号を出力させ、
前記補正手段は、
前記取得手段により取得された水平同期信号により得られる水平ブランキング期間のタイミングで、前記出力手段により出力させる遅延信号を、前記遅延手段により発生された遅延量の異なる複数の遅延信号の中から１つの遅延信号を選択することにより、前記出力手段により出力させる遅延信号の遅延量を補正することを特徴とする請求項１記載の固体撮像素子駆動装置。
【請求項３】
前記補正手段は、
前記遅延手段により発生された遅延信号から、前記出力手段により出力される遅延信号の遅延量を計算する計算手段を含み、
前記計算手段により計算された遅延量に基づいて、前記出力手段により出力される遅延信号の遅延量を、前記取得手段により取得された水平同期信号により得られる水平ブランキング期間のタイミングで補正することを特徴とする請求項１又は２記載の固体撮像素子駆動装置。
【請求項４】
前記計算手段は、
ユーザによって入力された遅延量設定値に基づいて、前記遅延手段により発生された遅延量の異なる複数の遅延信号から、前記出力手段により出力される遅延信号の遅延量を計算することを特徴とする請求項３記載の固体撮像素子駆動装置。
【請求項５】
前記計算手段は、
前記遅延手段から発生された遅延量の異なる複数の遅延信号のうち、遅延量が前記デジタル信号の半周期以内の遅延信号の数に基づいて、前記出力手段により出力される遅延信号の遅延量を計算することを特徴とする請求項３又は４記載の固体撮像素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子駆動装置及びそのプログラムに係り、詳しくは、水平系の駆動パルスを発生してＣＣＤ等の固体撮像素子に出力する固体撮像素子駆動装置に関する。
【背景技術】
【０００２】
固体撮像素子の一種であるＣＣＤを駆動させるためには、垂直系パルスを垂直転送ＣＣＤに、水平系パルスを水平転送ＣＣＤに印加させることにより、フォトダイオードに蓄積された電荷を読み出していた。
また、このＣＣＤ駆動における水平系パルス（水平クロック、リセットパルス、サンプリングパルス）は、厳密な任意のパルス幅、任意のタイミングが必要であり、例えば、下記特許文献に示すように、アナログ的に調整していた。
【０００３】
【特許文献１】公開特許公報  特開平１０−１０８０７７（段落「００１２」〜段落「００１８」参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したように、アナログ的にＣＣＤ駆動における水平系パルスを発生させていたため、デジタル信号処理ＬＳＩの他に、アナログ水平系パルス発生回路が必要となり、小型化が困難になるという問題点があった。
【０００５】
そこで本発明は、かかる従来の問題点に鑑みてなされたものであり、水平系の駆動パルスをデジタル的に精度良く発生させることができる固体撮像素子駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的達成のため、請求項１記載の発明による固体撮像素子駆動装置は、デジタル信号を遅延させて遅延信号を発生させる遅延手段と、
前記遅延手段により発生された遅延信号を出力する出力手段と、
水平同期信号を取得する取得手段と、
前記出力手段により出力される遅延信号の遅延量を、前記取得手段により取得された水平同期信号により得られる水平ブランキング期間のタイミングで補正する補正手段と、
を備えたことを特徴とする。
【０００７】
また、例えば、請求項２に記載されているように、前記遅延手段は、
デジタル信号を段階的に遅延させて遅延量の異なる複数の遅延信号を発生させ、
前記出力手段は、
前記遅延手段により発生された遅延量の異なる複数の遅延信号のうち１つの遅延信号を出力させ、
前記補正手段は、
前記取得手段により取得された水平同期信号により得られる水平ブランキング期間のタイミングで、前記出力手段により出力させる遅延信号を、前記遅延手段により発生された遅延量の異なる複数の遅延信号の中から１つの遅延信号を選択することにより、前記出力手段により出力させる遅延信号の遅延量を補正するようにしてもよい。
【０００８】
また、例えば、請求項３に記載されているように、前記補正手段は、
前記遅延手段により発生された遅延信号から、前記出力手段により出力される遅延信号の遅延量を計算する計算手段を含み、
前記計算手段により計算された遅延量に基づいて、前記出力手段により出力される遅延信号の遅延量を、前記取得手段により取得された水平同期信号により得られる水平ブランキング期間のタイミングで補正するようにしてもよい。
【０００９】
また、例えば、請求項４に記載されているように、前記計算手段は、
ユーザによって入力された遅延量設定値に基づいて、前記遅延手段により発生された遅延量の異なる複数の遅延信号から、前記出力手段により出力される遅延信号の遅延量を計算するようにしてもよい。
【００１０】
また、例えば、請求項５に記載されているように、前記計算手段は、
前記遅延手段から発生された遅延量の異なる複数の遅延信号のうち、遅延量が前記デジタル信号の半周期以内の遅延信号の数に基づいて、前記出力手段により出力される遅延信号の遅延量を計算するようにしてもよい。
【発明の効果】
【００１１】
本発明によれば、温度や電圧の影響により遅延信号の遅延量の変動があった場合でも遅延信号の遅延量を補正するので、適切な遅延量を持つ遅延信号を出力することができ、適切な水平系パルスを出力することができる。
また、固体撮像素子の水平読み出し周期毎に（水平ブランキング期間に）、遅延信号の遅延量を補正するので、１ライン毎に適切な水平系パルスを出力することができ、画像の綺麗なフレームを得ることができる。
また、デジタル的に遅延信号の遅延量を補正するので、固体撮像素子駆動装置を小型化することができ、デジタルカメラなどの小型機器に本発明の固体撮像素子駆動装置を搭載することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本実施の形態について、図面を参照して詳細に説明する。
[実施の形態]
Ａ．ＣＣＤ駆動装置の構成
図１は、本発明の固体撮像素子駆動回路をＣＣＤ（図示略）の水平転送ＣＣＤに印加させるパルスを発生させるＣＣＤ駆動装置に適用した場合の電気的な概略構成を示すブロック図である。
ＣＣＤ駆動装置１は、ＮＯＴ回路２、遅延信号発生回路３、遅延信号発生回路４、ＡＮＤ／ＯＲ論理回路５、マスク回路６から構成される。
【００１３】
ＮＯＴ回路２の入力端子には、遅延信号発生回路３の入力端子が接続され、ＮＯＴ回路２の出力端子には、遅延信号発生回路４の入力端子が接続されている。なお、ＮＯＴ回路２の入力端子には、図示しないシステムクロックパルス発生回路から送られてきたシステムクロックパルスが入力される。このシステムクロックパルス発生回路から送られてくるシステムクロックパルスは、例えば、図２に示すような波形を有する。
【００１４】
遅延信号発生回路３の出力端子と、遅延信号発生回路４の出力端子は、ＡＮＤ／ＯＲ論理回路５の第１入力端子、第２入力端子にそれぞれ接続されている。なお、遅延信号発生回路３と、遅延信号発生回路４は、図示しない水平同期信号発生回路から送られてきた水平同期信号が入力される。
ＡＮＤ／ＯＲ論理回路５の出力端子は、マスク回路６の入力端子に接続され、マスク回路６の出力端子は、図示しないＣＣＤの水平転送部である水平転送ＣＣＤ（ＨＣＣＤ）に接続されている。このマスク回路６からＣＣＤを駆動させるための水平系パルスが出力される。
【００１５】
Ｂ.ＣＣＤ駆動装置の動作
次に、ＣＣＤ駆動装置１の動作について説明する。
図示しないシステムクロックパルス発生回路から送られてきたシステムクロックパルスは、ＮＯＴ回路２、及び、遅延信号発生回路３に入力される。
このＮＯＴ回路２は、入力されたシステムクロックパルスを反転させて、遅延信号発生回路４に出力する。
【００１６】
遅延信号発生回路３、遅延信号発生回路４は、該入力されたパルスを遅延させ、該遅延させた遅延信号をＡＮＤ／ＯＲ論理回路５に出力するものである。このとき、遅延信号発生回路３、遅延信号発生回路４は、水平同期信号発生回路から送られてきた水平同期信号により得られる水平ブランキング期間のタイミングで、出力させる遅延信号の遅延量を適切な遅延量に補正して出力させる。遅延信号発生回路については、後で詳細に説明する。遅延信号発生回路３から出力される遅延信号１、及び、遅延信号発生回路４から出力される遅延信号２は、例えば、図２に示すような波形を有する。
【００１７】
ＡＮＤ／ＯＲ論理回路５は、遅延信号発生回路３から送られてきた遅延信号１と遅延信号発生回路４から送られてきた遅延信号２との組み合わせにより生成されたパルスをマスク回路６に出力する。このＡＮＤ／ＯＲ論理回路５は、送られてきた２つの遅延信号を必要に応じてＡＮＤ処理、又は、ＯＲ処理して出力するものである。
マスク回路６は、ＡＮＤ／ＯＲ論理回路５から出力されたパルスに対してマスク処理が必要な期間は、マスク処理を行って水平系パルスを出力する。このマスク回路６から出力される水平系パルスは、例えば、図２に示すような波形を示す。
なお、図２は、それぞれのパルスの一例を示すものである。
ここで、一般的に２層駆動により水平転送ＣＣＤを駆動させるので、２つの駆動パルスが必要になる。このため、図１に示したＣＣＤ駆動装置１を２つ設け、２つの水平系パルスにより水平転送ＣＣＤを駆動させることが必要となる。
【００１８】
次に、遅延信号発生回路について説明する。
Ｃ−１.遅延信号発生回路の構成
図３は、遅延信号発生回路の電気的な概略構成を示すブロック図である。
遅延信号発生回路３、４は、分周回路１１、遅延素子チェーン１２、ＮＯＴ回路１３、遅延信号サンプリング回路１４、遅延量再計算部１５、セレクタ１６から構成されている。
【００１９】
分周回路１１の入力端子には、パルスが入力される。この分周回路１１に入力されるパルスは、遅延信号発生回路３の分周回路１１の場合には図示しないシステムクロックパルス発生回路から送られてきたシステムクロックパルスであり、遅延信号発生回路４の分周回路１１の場合にはＮＯＴ回路２で反転されたシステムクロックパルスとなる。
分周回路１１の出力端子は、遅延素子チェーン１２の入力端子に接続されている。遅延素子チェーンの出力端子は、第１の出力端子、第２の出力端子、第３の出力端、・・・、第ｎ−１の出力端子、第ｎの出力端子というように、１〜ｎ個までの出力端子を有し、第１の出力端子〜第ｎの出力端子は、遅延信号サンプリング回路１４及びセレクタ１６に接続されている。この遅延信号サンプリング回路１４及びセレクタ１６は、遅延素子チェーンの出力端子と同数の入力端子を有し、遅延素子チェーンの第１の出力端子〜第ｎの出力端子は、それぞれ遅延信号サンプリング回路１４及びセレクタ１６の第１の入力端子〜第ｎの入力端子に接続されている。
【００２０】
遅延信号サンプリング回路１４は、第１の出力端子〜第ｎの出力端子を有し、遅延量再計算部１５に接続されている。この遅延量再計算部１５も同様に第１の入力端子〜第ｎの入力端子を有し、遅延信号サンプリング回路１４の第１の出力端子〜第ｎの入力端子は、それぞれ遅延量再計算部１５の第１の入力端子〜第ｎの入力端子に接続されている。
また、遅延量再計算部１５の出力端子は、セレクタ１６に接続されている。
セレクタ１６の出力端子は、ＡＮＤ／ＯＲ論理回路５に接続されている。
【００２１】
Ｃ−２．遅延信号発生回路の動作
分周回路１１は、システムクロックパルス発生回路から送られてきたシステムクロックを分周し、該分周したパルスを遅延素子チェーン１２に出力する。ここで、遅延信号発生回路３の分周回路１１から出力されるパルスを分周信号１とし、遅延信号発生回路４の分周回路１１から出力されるパルスを分周信号２とする。図２に、この分周信号１、分周信号２の波形を示す。
【００２２】
図２に示すように、遅延信号発生回路３の分周回路１１から出力される分周信号１と、遅延信号発生回路４の分周回路１１から出力される分周信号２との位相が異なるのは、遅延信号発生回路３にはシステムクロックパルス発生回路から送られてきたシステムクロックが直接入力されるのに対し、遅延信号発生回路４にはＮＯＴ回路２で反転されたシステムクロックが入力されるためである。
遅延素子チェーン１２は、入力されたパルスを段階的（０段〜ｎ−１段）に遅延させ、該遅延させた複数の遅延信号をそれぞれ遅延信号サンプリング回路１４に出力する（発生手段）。
【００２３】
この段階的に遅延された複数の遅延信号のうち、全く遅延がされていない遅延信号を１段目の遅延信号（つまり、遅延素子チェーン１２に入力されたパルス）と呼び、１段階遅延された遅延信号を２段目の遅延信号とし、２段階遅延された遅延信号を３段目の遅延信号と呼び、・・・、ｎ−１段階遅延された遅延信号をｎ段目の遅延信号と呼ぶことにする。また、この１段目の遅延信号は、遅延素子チェーン１２の第１の出力端子から出力され、２段目の遅延信号は、遅延素子チェーン１２の第２の出力端子から出力されるというように、１段目の遅延信号〜ｎ段目の遅延信号は、それぞれ遅延素子チェーン１２の第１の出力端子〜第ｎの出力端子から出力される。
この遅延素子チェーン１２は、複数の遅延バッファを有し、この複数の遅延バッファにより入力されたパルスを段階的に遅延させることができる。しかし、遅延バッファは、温度や電圧の変化により遅延させる遅延量が変動してしまう。そのため、温度や電圧が変化された場合でも適切な遅延量の遅延信号をＡＮＤ／ＯＲ回路５に出力するため、デジタル的に以下のような動作を行なう。なお、各遅延バッファは全て同じ性能を持つバッファである。
【００２４】
ＮＯＴ回路１３は、図示しないシステムクロックパルス発生回路から直接又はＮＯＴ回路２を介して送られてきたシステムクロックパルスを反転させて遅延信号サンプリング回路１４に出力する。
遅延信号サンプリング回路１４は、遅延素子チェーン１２から送られてきた複数の遅延信号（第１の遅延信号〜第ｎの遅延信号）を、ＮＯＴ回路１３から送られてきたパルスでサンプリングして遅延量再計算部１５に出力する。この遅延信号サンプリング回路１４については、後で詳細に説明する。
【００２５】
遅延量再計算部１５は、遅延信号サンプリング回路１４から出力された信号に基づいて、システムクロックパルスの半周期で通過した遅延信号の段数（数）を識別する。つまり、遅延信号の遅延量がシステムクロックパルスの半周期より小さい遅延信号の段数（数）を識別する。例えば、遅延信号の遅延量がシステムクロックパルスの半周期より小さい遅延信号は、第１段目の遅延信号から１２段目の遅延信号までだとすると、識別する段数は１２段となる。そして、該識別した段数と、ユーザによって入力された遅延量設定値とに基づき遅延量を計算し（計算手段）、該計算した遅延量となる遅延信号の段数をセレクタ１６に出力する。この遅延量の計算は、例えば、ユーザが遅延量設定値を５０％と入力し、識別した半周期で通過した遅延信号の段数を１２段とすると、計算された遅延量は、半周期で通過した遅延信号の段数である１２段の５０％の段数、つまり、６段目の遅延信号の遅延量となる。そして、該計算した遅延量となる遅延信号の段数「６段目」をセレクトするようにセレクタ１６に出力する。また、ユーザが遅延量設定値を３０％と入力し、識別した半周期で通過した遅延信号の段数を１２段とすると、計算された遅延量は、４段目の遅延信号の遅延量となる。なお、１段目の遅延信号は全く遅延がされていない遅延信号であり、段が大きくなることにより遅延される遅延量が大きくなることは言うまでもない。
【００２６】
セレクタ１６は、図示しない水平同期信号発生回路から送られてきた水平同期信号により得られる水平ブランキング期間のタイミングで、遅延量再計算部１５から送られてきた段数となる遅延信号を、遅延素子チェーン１２から送られてきた複数の遅延信号の中からセレクトし（補正手段）、ＡＮＤ／ＯＲ論理回路５に出力する。例えば、遅延量再計算部１５から６段目をセレクトするように送られてきた場合には、６段目の遅延信号をセレクトし（補正手段）、ＡＮＤ／ＯＲ論理回路５に６段目の遅延信号を出力する（出力手段）。これにより、適切な遅延量を持つ遅延信号がＡＮＤ／ＯＲ論理回路５に出力されることとなる。
【００２７】
Ｄ−１.遅延素子チェーンについて
次に、遅延信号発生回路３、４の遅延素子チェーン１２について説明する。
図４は、遅延素子チェーンの電気的な概略構成を示すブロック図である。
遅延素子チェーン１２は、複数の遅延バッファ２０（１、２、３、・・・、ｎ−２、ｎ−１、ｎ）によって構成されている。この遅延バッファ２０は、入力されたパルスを所定量遅延させるものである。
【００２８】
分周回路１１から送られてきたパルスは、遅延バッファ２０−１、遅延信号サンプリング回路１４及びセレクタ１６に出力される。ここで遅延信号サンプリング回路１４及びセレクタ１６に出力されるパルスを１段目の遅延信号と呼び、この１段目の遅延信号は第１の出力端子から出力される。
遅延バッファ２０−１は、分周回路１１から送られてきたパルスを所定量遅延させ、遅延バッファ２０−２、遅延信号サンプリング回路１４及びセレクタ１６に出力する。ここで、遅延信号サンプリング回路１４及びセレクタ１６に出力される遅延信号を２段目の遅延信号と呼び、この２段目の遅延信号は第２の出力端子から出力される。
【００２９】
遅延バッファ２０−２は、遅延バッファ２０−１から送られてきたパルスを更に所定量遅延させ、遅延バッファ２０−３、遅延信号サンプリング回路１４及びセレクタ１６に出力する。ここで遅延信号サンプリング回路１４及びセレクタ１６に出力される遅延信号を３段目の遅延信号と呼び、この３段目の遅延信号は第３の出力端子から出力される。
遅延バッファ２０−３は、遅延バッファ２０−２から送られてきたパルスを更に所定量遅延させ、遅延バッファ２０−４、遅延信号サンプリング回路１４及びセレクタ１６に出力する。ここで遅延信号サンプリング回路１４及びセレクタ１６に出力される遅延信号を４段目の遅延信号と呼び、この４段目の遅延信号は第４の出力端子から出力される。
このように、遅延素子チェーン１２は、分周回路１１から送られてきたパルスを段階的に遅延させ、該遅延させたそれぞれの段階のパルスを遅延信号サンプリング回路１４及びセレクタ１６に出力する。つまり、１段目の遅延信号からｎ段目の遅延信号を遅延信号サンプリング回路１４及びセレクタ１６に出力する。
【００３０】
Ｄ−２．遅延信号サンプリング回路について
次に、遅延信号発生回路３、４の遅延信号サンプリング回路１４について説明する。
遅延信号サンプリング回路１４は、複数のＤフリップフロップ３０を有し、遅延素子チェーン１２から送られてきた１段目の遅延信号は、Ｄフリップフロップ３０−１の入力端子（Ｄ）に入力され、２段目の遅延信号は、フリップフロップ３０−２の入力端子（Ｄ）に入力され、３段目の遅延信号は、フリップフロップ３０−３の入力端子（Ｄ）に入力される。このように、１段目の遅延信号からｎ段目の遅延信号は、遅延信号サンプリング回路１４のフリップフロップ回路３０−１からフリップフロップ回路３０−ｎの入力端子（Ｄ）にそれぞれ入力される。また、フリップフロップ３０のＣＫ端子には、ＮＯＴ回路１３から送られてきたパルスが入力される。
【００３１】
これにより、システムクロックパルスの半周期になる前に、Ｄフリップフロップ３０に遅延信号が入力されると、Ｄフリップフロップ３０の出力信号は１となるが、システムクロックパルスの半周期後に、Ｄフリップフロップ３０に遅延信号が入力されると、Ｄフリップフロップ３０の出力信号は０となる。つまり、遅延信号の遅延量がシステムクロックパルスの半周期より小さい場合は、Ｄフリップフロップ３０の出力信号は１となり、遅延信号の遅延量がシステムクロックパルスの半周期より大きい場合は、Ｄフリップフロップの出力信号は０となる。
【００３２】
具体的に説明すると、１段目の遅延信号から１２段目の遅延信号の遅延量がシステムクロックパルスの半周期より小さい場合には、Ｄフリップフロップ３０−１からＤフリップフロップ３０−１２までの出力信号は１となり、Ｄフィリップフロップ３０−１３以降のＤフリップフロップの出力は０となる。
【００３３】
そして、各Ｄフリップフロップ３０の出力信号は遅延量再計算部１５に入力され、遅延量再計算部１５は、システムクロックパルスの半周期より小さい遅延量の遅延信号の段数（数）を識別する。この識別は、フリップフロップ３０から出力された出力信号が１となる数を数えることによりサンプリングされた遅延信号の段数を識別することができる。
【００３４】
Ｅ．このように、実施の形態によれば、温度や電圧の影響により遅延バッファの遅延させる遅延量の変動があった場合でも、適切な遅延量を持つ遅延信号をＡＮＤ／ＯＲ論理回路５に出力することができ、適切な水平系パルスを出力することができる。
また、ＣＣＤの水平読み出し周期毎に（水平ブランキング期間に）、ＡＮＤ／ＯＲ論理回路５に出力させる遅延信号の遅延量を補正するので、１ライン毎に適切な水平系パルスを出力することができ、画像の綺麗なフレームを得ることができる。
また、デジタル的にＡＮＤ／ＯＲ論理回路５に出力させる遅延信号の遅延量を補正するので、ＣＣＤ駆動装置を小型化することができ、デジタルカメラなどの小型機器に本発明の固体撮像素子駆動装置を搭載することができる。
【００３５】
なお、分周回路１１に入力されるパルスを反転させたパルスを遅延信号サンプリング回路１４に入力するようにしたが、システムクロックの逆相クロックを入力するようにしたが、分周回路１１に入力されるパルスをそのまま入力するようにしてもよい。また、正確ににタイミングを刻めるクロックであれば他のクロックを入力させるようにしてもよい。
また、上記実施の形態においては、固体撮像素子の一種であるＣＣＤを例に上げて説明したが、水平系の駆動パルスにより駆動される固体撮像素子であれば他の種類の固体撮像素子であってもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態のＣＣＤ駆動装置のブロック図である。
【図２】本発明の実施の形態の動作を説明するための波形図である。
【図３】遅延信号発生回路のブロック図である。
【図４】遅延素子チェーンのブロック図である。
【図５】遅延信号サンプリング回路のブロック図である。
【符号の説明】
【００３７】
１      ＣＣＤ駆動装置
２      ＮＯＴ回路
３      遅延信号発生回路
４      遅延信号発生回路
５      ＡＮＤ／ＯＲ論理回路
６      マスク回路
１１    分周回路
１２    遅延素子チェーン
１３    ＮＯＴ回路
１４    遅延信号サンプリング回路
１５    遅延量再計算部
１６    セレクタ
２０    遅延バッファ
３０    Ｄフリップフロップ
【図１】
2006245910.tif 000003
【図２】
2006245910.tif 000004
【図３】
2006245910.tif 000005
【図４】
2006245910.tif 000006
【図５】
2006245910.tif 000007