(57)【要約】【課題】  微細化によるメモリセル間の干渉を低減し、かつ、メモリセル間の容量結合比を容易に制御可能な不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡと、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられ、素子分離領域の延伸方向に対して垂直方向の断面において、素子形成領域と対向する下辺が素子形成領域の幅よりも狭い浮遊ゲート電極ＦＧと、浮遊ゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられた制御ゲート電極ＣＧとを備えている。【選択図】  図２
2006269814.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された複数の素子分離領域と、
隣り合う前記素子分離領域間に設けられた素子形成領域と、
前記素子形成領域上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭い浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備えた不揮発性半導体記憶装置。
【請求項２】
前記浮遊ゲート電極は、第１及び第2の元素を有し、前記浮遊ゲート電極の第１の元素の含有率は、前記浮遊ゲート電極の上面より底面で高くなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の元素がゲルマニウムであり、前記第２の元素がシリコンであることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板に形成された複数の素子分離領域と、
隣り合う前記素子分離領域間に設けられた素子形成領域と、
前記素子形成領域上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備え、
前記素子形成領域の延伸方向に対して垂直方向の断面において、前記素子形成領域の少なくとも一部分の側部の幅は、該素子形成領域の上面の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記素子形成領域は第１の元素および第２の元素を含有し、
前記素子形成領域の延伸方向に対して垂直方向の断面において、前記第1の元素の含有率は、前記素子形成領域の側部の幅が最も狭くなる深さにおいて最大であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第1の元素がゲルマニウムであり、前記第２の元素がシリコンであることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記素子形成領域の延伸方向に対して垂直方向の断面において、前記素子形成領域の側部の幅が最も狭くなる位置は、前記浮遊ゲート電極の両端と重なり合う拡散層の一部であるエクステンション層の深さと同程度か、或いは、それより深い位置であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項８】
前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域の少なくとも一部分の側部の幅は、該素子形成領域の上面の幅よりも狭く、前記素子形成領域と対向する前記浮遊ゲートの下辺が前記素子形成領域の幅よりも狭いことを特徴とする請求項１記載の不揮発性半導体装置。
【請求項９】
前記不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１から請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に浮遊ゲート電極材料を堆積し、
前記浮遊ゲート電極材料および前記第１のゲート絶縁膜を貫通して前記半導体基板に達する複数のトレンチを形成し、
前記トレンチの延伸方向に対して垂直方向の断面において、素子形成領域と対向する前記浮遊ゲート電極材料の下辺が前記素子形成領域表面の幅よりも狭くなるように前記浮遊ゲート電極材料の側壁をエッチングして浮遊ゲート電極を形成し、
前記浮遊ゲート電極上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に制御ゲート電極を形成することを具備した不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記浮遊ゲート電極を形成するときに、前記浮遊ゲート電極材料の側壁を該側壁に対して斜め方向から異方性エッチングすることを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記浮遊ゲート電極を形成するときに、前記トレンチの延伸方向に対して垂直方向の断面において、前記浮遊ゲート電極材料の側壁及び前記素子形成領域の側壁を、前記浮遊ゲート電極材料の側壁に対して斜め方向から同時に異方性エッチングすることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
第1の元素の含有率が前記浮遊ゲート電極材料の上面近傍よりも底面近傍において高くなるように、前記浮遊ゲート電極材料の堆積工程の初期において堆積ガスに含まれる前記第1の元素の混合比を高くし、その後、前記浮遊ゲート電極材料のエッチングガスとの反応性が前記第1の元素よりも低い第２の元素の混合比を高くすることを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第1の元素がゲルマニウムであり、前記第２の元素がシリコンであることを特徴とする請求項１３に記載の半導体製造装置の製造方法。
【請求項１５】
半導体基板上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に浮遊ゲート電極材料を堆積し、
前記浮遊ゲート電極材料および前記第１のゲート絶縁膜を貫通して前記半導体基板に達する複数のトレンチを形成するとともに、前記トレンチの延伸方向に対して垂直方向の断面において、少なくとも一部分の側部の幅が上面の幅よりも狭い素子形成領域を形成し、
前記浮遊ゲート電極材料上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に制御ゲート電極を形成することを具備した不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記半導体基板は、半導体バルク上に設けられ第1の元素および第２の元素を含有する混合層と、該混合層上に設けられた前記第１の元素の混合比が前記混合層より低い半導体層とを備え、
前記素子形成領域の形成において、前記複数のトレンチは、前記浮遊ゲート電極材料、前記第１のゲート絶縁膜、前記半導体層および前記混合層を貫通し、前記半導体バルクに達するように形成され、前記素子形成領域の側部の幅は、前記混合層を選択的にエッチングすることによって前記素子形成領域の上面の幅よりも狭く形成されることを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記第1の元素がゲルマニウムであり、前記第２の元素がシリコンであることを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記素子形成領域の側壁に設けられた窪みは、該素子形成領域内に形成される前記エクステンション層の深さと同等か、或いはより深い位置に設けられることを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１０から請求項１８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリはビット線コントロールを選択トランジスタに一任したため、ＮＯＲ型フラッシュやＤＲＡＭに比較してセル面積を小さくすることができる。従って、ＮＡＮＤ型フラッシュメモリは低コストで製造することができる。
【０００３】
しかし、ＮＡＮＤ型フラッシュメモリを微細化していくと、メモリセルのサイズの微細化と共にメモリセル間の間隔（ＳＴＩの幅）も縮小される。これは、メモリセルの近接効果を発生し、メモリセル間の干渉の原因となる。メモリセル間の干渉は、隣り合う浮遊ゲート電極の互いの電位を平均化するように作用する。よって、データを書き込んだ状態とデータを消去した状態と間の閾値差（ΔＶＴＨ）が狭くなり、その結果、データの書込み不良を引き起こす。
【非特許文献１】A novel self-aligned shallow trench isolation cell for 90 nm 4 Gbit NAND flash EEPROMs; M. Ichige, et al., VLSI Technology, 2003. Digest of Technical papers. 2003 Symposium on, 10-12 June 2003 Pages: 89-90
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、微細化によるメモリセル間の干渉を低減し、かつ、メモリセル間の容量結合比を容易に制御可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された複数の素子分離領域と、隣り合う前記素子分離領域間に設けられた素子形成領域と、前記素子形成領域上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられ、前記素子分離領域の延伸方向に対して垂直方向の断面において、前記素子形成領域と対向する下辺が前記素子形成領域の幅よりも狭い浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備えている。
【０００６】
本発明に係る他の実施形態に従った不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された複数の素子分離領域と、隣り合う前記素子分離領域間に設けられた素子形成領域と、前記素子形成領域上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた制御ゲート電極とを備え、
前記素子形成領域の延伸方向に対して垂直方向の断面において、前記素子形成領域の少なくとも一部分の側部の幅は、該素子形成領域の上面の幅よりも狭いことを特徴とする。
【０００７】
本発明に係る実施形態に従った不揮発性半導体記憶装置の製造方法は、半導体基板上に第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に浮遊ゲート電極材料を堆積し、前記浮遊ゲート電極材料および前記第１のゲート絶縁膜を貫通して前記半導体基板に達する複数のトレンチを形成し、前記トレンチの延伸方向に対して垂直方向の断面において、素子形成領域と対向する前記浮遊ゲート電極材料の下辺が前記素子形成領域表面の幅よりも狭くなるように前記浮遊ゲート電極材料の側壁をエッチングして浮遊ゲート電極を形成し、前記浮遊ゲート電極上に第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に制御ゲート電極を形成することを具備する。
【０００８】
本発明に係る他の実施形態に従った不揮発性半導体記憶装置の製造方法は、半導体基板上に第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に浮遊ゲート電極材料を堆積し、前記浮遊ゲート電極材料および前記第１のゲート絶縁膜を貫通して前記半導体基板に達する複数のトレンチを形成するとともに、前記トレンチの延伸方向に対して垂直方向の断面において、少なくとも一部分の側部の幅が上面の幅よりも狭い素子形成領域を形成し、前記浮遊ゲート電極材料上に第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に制御ゲート電極を形成することを具備する。
【発明の効果】
【０００９】
本発明による不揮発性半導体記憶装置は、微細化によるメモリセル間の干渉を低減し、かつ、メモリセル間の容量結合比を容易に制御することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は本発明を限定するものではない。図面は、現実の装置を模式的に示したものであり、縮尺どおりには示してはいない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１００（以下、単に、メモリ１００ともいう）の平面図である。メモリ１００は、ビット線ＢＬと、選択ゲート電極ＳＧと、浮遊ゲート電極ＦＧと、制御ゲート電極ＣＧと、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）とを備えている。選択ゲート電極ＳＧを設けたため、ビット線ＢＬを各メモリセルに対して設ける必要がない。その結果、ＮＡＮＤ型フラッシュメモリ１００はＤＲＡＭやＮＯＲ型フラッシュメモリよりも微細化に有利である。
【００１２】
一般に、ビット毎にビット線コンタクトを形成する必要の無いＮＡＮＤ型フラッシュメモリでは、素子の微細化に伴い、隣り合う浮遊ゲート電極ＦＧ間の幅が狭くなる。これは、上述のように近接効果を強める原因となる。
【００１３】
図２（Ａ）は、図１に示すＡ−Ａ線に沿った断面図である。図２（Ｂ）は、図１に示すＢ−Ｂ線に沿った断面図である。メモリ１００は、半導体基板１０と、素子形成領域としてのアクティブエリアＡＡと、第１のゲート絶縁膜（トンネル絶縁膜）２０と、浮遊ゲート電極ＦＧと、第２のゲート絶縁膜３０と、制御ゲート電極ＣＧと、拡散層４０とを備えている。
【００１４】
ＳＴＩは、図１に示すようにストライプ状に半導体基板１０に複数形成されており、素子分離領域として作用する。アクティブエリアＡＡが隣り合うＳＴＩの間に設けられている。第１のゲート絶縁膜２０はアクティブエリアＡＡ上に設けられている。浮遊ゲート電極ＦＧは第１のゲート絶縁膜２０上に設けられている。第２のゲート絶縁膜３０は浮遊ゲート電極ＦＧ上に設けられている。制御ゲート電極ＣＧは第２のゲート絶縁膜３０上に設けられている。
【００１５】
図２（Ｂ）に示すように、拡散層４０は、隣り合う浮遊ゲート電極ＦＧ間のアクティブエリアＡＡの表面に形成されている。拡散層４０間のチャネル長をＬとする。また、図２（Ａ）に示すように、チャネル幅をＷとする。チャネル長方向ＤＬは、ＳＴＩの延伸方向であり、拡散層４０間に電荷が流れる方向である。チャネル幅方向ＤＷは、チャネル長方向ＤＬに対して直行する方向である。
【００１６】
図２（Ａ）に示すように、浮遊ゲート電極の側面にテーパーＴＰが形成されている。これにより、アクティブエリアＡＡと対向する浮遊ゲート電極ＦＧの下辺は、チャネル幅方向ＤＷの断面においてアクティブエリアＡＡの幅よりも狭い。換言すると、浮遊ゲート電極ＦＧの下辺はチャネル幅Ｗよりも狭く形成されている。その結果、後述のように、メモリセル間の近接効果を抑制することができる。尚、テーパーＴＰは、隣接するビットの浮遊ゲートＦＧ間に制御ゲートＣＧが挟まれていない全領域に渡って形成されていることが望ましい。
【００１７】
図３から図８（Ｂ）は、本発明に係る実施形態に従ったメモリ１００の製造方法の流れを示す断面図である。図３から図７は、図１のＡ−Ａ線に沿った方向（チャネル幅方向ＤＷ）の断面を示している。図８（Ａ）および図８（Ｂ）は、図１のＢ−Ｂ線に沿った方向（チャネル長方向ＤＬ）の断面を示している。尚、この製造方法では浮遊ゲート電極の上面から底面までの側壁全体にテーパーＴＰが形成されている。しかし、その効果は、浮遊ゲート電極の下部のみにテーパーＴＰが形成されたメモリ（図２（Ａ）参照）と同様である。
【００１８】
まず、図３に示すように、半導体基板１０上に、第１のゲート絶縁膜２０、浮遊ゲート電極ＦＧおよびマスク材料１５のそれぞれの材料をこの順番で形成する。第１のゲート絶縁膜２０は、例えば、半導体基板１０を直接酸化したり、ＳｉＯ２を堆積することによって形成される。浮遊ゲート電極材料（ＦＧ）およびマスク材料１５は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。ゲートパターニングした後、図４に示すトレンチ１２を形成する。トレンチ１２は、浮遊ゲート電極ＦＧおよび第１のゲート絶縁膜２０を貫通して、半導体基板１０に達するように形成される。これにより、浮遊ゲート電極ＦＧの側壁が各トレンチ１２の内側に現れる。トレンチ１２は、マスク材料１５をマスクとして用いて、例えば、ＲＩＥ法によって形成される。
【００１９】
次に、浮遊ゲート電極ＦＧの一方の側壁を、この側壁に対して斜め方向から異方性エッチングする。即ち、この側壁は、半導体基板１０上方から半導体基板１０表面へ向かう方向を基準として、チャネル幅方向ＤＷに傾斜した方向からエッチングされる。以下、このエッチングを“斜めエッチング”ともいう。この斜めエッチングは、例えば、ＲＩＥ法を用いればよい。これにより、図５に示すように、浮遊ゲート電極ＦＧの側壁にテーパーＴＰが形成される。
【００２０】
同様に、浮遊ゲート電極ＦＧの他方の側壁を、この側壁に対して斜め方向から異方性エッチングする。これにより、図６に示すように、浮遊ゲート電極ＦＧの両方の側壁にテーパーＴＰが形成される。
【００２１】
次に、図７に示すようにトレンチ１２内に絶縁物１７を堆積する。絶縁物１７は、例えば、第１のゲート絶縁膜２０と同様にシリコン酸化膜から成る。このとき、絶縁物１７は、浮遊ゲート電極ＦＧの上面まで堆積され、その後、浮遊ゲート電極ＦＧの側壁の途中までエッチバックされる。このエッチバックにより、図６に示したマスク材料１５も除去される。
【００２２】
続いて、第２のゲート絶縁膜３０を浮遊ゲート電極ＦＧ上に形成する。次に、制御ゲート電極ＣＧの材料を第２のゲート電極３０上に堆積する。絶縁物１７が浮遊ゲート電極ＦＧの側壁の途中までエッチバックされているので、制御ゲート電極ＣＧの材料は、隣り合う浮遊ゲート電極ＦＧの側壁間に自己整合的に入り込む。
【００２３】
さらに、図８（Ａ）に示すように、フォトリソグラフィ技術およびＲＩＥ法を用いて制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧをエッチングする。ここで、図８（Ａ）は、チャネル長方向ＤＬの素子断面を示していることに注意されたい。この工程で、浮遊ゲート電極ＦＧは、メモリセルＭＣごとに個別化される。次に、不純物をアクティブエリアＡＡにイオン注入した後アニールすることによって拡散層４０を形成する。さらに、保護膜１９を堆積する。その後、公知の方法を用いてコンタクトや配線等を形成し、メモリ１００が完成する。
【００２４】
図９は、従来のＮＡＮＤ型フラッシュメモリのチャネル幅方向の断面図である。図１０は、第１の実施形態によるＮＡＮＤ型フラッシュメモリ１００のチャネル幅方向ＤＷの断面図である。図９および図１０は、理解を容易にするために誇張して描かれている。
【００２５】
図１０を参照して、チャネル幅方向ＤＷにおける浮遊ゲート電極ＦＧの断面形状の条件を説明する。浮遊ゲート電極ＦＧの断面形状は、数式１を満たすことが好ましい。
【数１】
2006269814.tif 000003
【００２６】
ＨＦＧは、浮遊ゲート電極ＦＧの高さ（厚み）である。Ｈsideは浮遊ゲート電極ＦＧのうちテーパーＴＰが成形されていない側壁の厚みである。図１０に示すメモリ１００では、Ｈsideはゼロである。しかしながら、図２（Ａ）に示す浮遊ゲート電極ＦＧのように、Ｈsideがゼロより大きい場合であっても本実施形態の効果は失われない。θは、アクティブエリアＡＡ表面に対してテーパーＴＰが成す角度である。ＴＯＸは第１のゲート絶縁膜の厚みである。ＴONOは第２のゲート絶縁膜３０の厚みである。Wはゲート幅である。αは制御すべき容量結合比（Ｃｒ＝Ｃ２／（Ｃ１＋Ｃ２））の加減である。βは制御すべき容量結合比の上限である。ここで、Ｃ１及びＣ２は第１及び第２のゲート絶縁膜に関する容量である。浮遊ゲート電極ＦＧの両側壁にテーパーＴＰを設けた場合、γは２である。後述の変形例のように、浮遊ゲート電極ＦＧの片側の側壁のみにテーパーＴＰを設けた場合、γは１である。  
さらに、図９および図１０を参照して、第１の実施形態の効果を説明する。上述のように、メモリセル間の干渉等の近接効果は、メモリセル同士の容量結合によって生じる。容量は、絶縁物を挟んで対向する２つの導電体間の間隔に反比例し、これらの導電体の対向面積に比例する。特に、素子の微細化に伴い、ＳＴＩの幅が狭くなる。従って、素子の微細化によって近接効果の主因となる容量は、隣り合う浮遊ゲート電極ＦＧの下部間の容量ＣＦＧ１である。
【００２７】
隣り合う浮遊ゲート電極ＦＧの上部には、制御ゲート電極ＣＧが介在する。よって、容量ＣＦＧ２は、近接効果に影響を与える容量ではない。
【００２８】
一方、浮遊ゲート電極ＦＧとそれに隣接するメモリセルＭＣのアクティブエリアＡＡとの間の距離も、微細化によって狭くなる。よって、このメモリセルＭＣの浮遊ゲート電極ＦＧとそれに隣接するメモリセルＭＣのアクティブエリアＡＡとの間の容量ＣＦＡも近接効果の原因となり得る容量である。但し、浮遊ゲート電極ＦＧとアクティブエリアＡＡとの距離は、隣り合う浮遊ゲート電極ＦＧ間の距離と比較して遠い。よって、容量ＣＦＡは、容量ＣＦＧ１に対して2次的な近接効果となる。
【００２９】
ここで、図９に示す従来のメモリと図１０に示す本実施形態によるメモリ１００とを比較する。本実施形態では、テーパーＴＰが浮遊ゲート電極ＦＧの側壁に形成されている。それにより、チャネル幅方向ＤＷにおいて、浮遊ゲート電極ＦＧの下辺の幅がアクティブエリアＡＡの幅よりも狭い。従って、隣り合う浮遊ゲート電極ＦＧ間の距離が従来よりも広がる。その結果、容量ＣＦＧ１が小さくなる。また、或るメモリセルＭＣの浮遊ゲート電極ＦＧとそれに隣接するメモリセルＭＣのアクティブエリアＡＡとの間の距離も従来よりも浮遊ゲートＦＧ下部で広がる。その結果、容量ＣＦＡも小さくなる。その結果、隣り合うメモリセルＭＣ間の近接効果が抑制される。
【００３０】
このように、隣り合うメモリセルＭＣ間の近接効果が抑制されることによって、１つのメモリセルＭＣ内の結合容量比を容易に制御することができる。例えば、浮遊ゲート電極ＦＧとアクティブエリアＡＡとの容量をＣ１とし、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの容量をＣ２とした場合、結合容量比Ｃｒは、Ｃ２／（Ｃ１＋Ｃ２）と表すことができる。結合容量比Ｃｒは、メモリセルＭＣへのデータの書込みおよび読出しに関わる重要なパラメータであり、Ｃ１もＣ２も近接効果の主因である容量ＣＦＧ１よりも大きくなければならない。本実施形態によれば、容量ＣＦＧ１が低下するので、容量Ｃ１およびＣ２の取り得る範囲が広がる。その結果、結合容量比Ｃｒの制御が容易になる。また、浮遊ゲート電極ＦＧとアクティブエリアＡＡとの対向面積が小さくなるため、容量Ｃ１がＣ２に比べて小さくなる。これにより、結合容量比Ｃｒが大きくなるという効果も得られる。
【００３１】
（第１の実施形態の変形例１）
第１の実施形態では、チャネル幅方向ＤＷに傾斜した方向から浮遊ゲート電極ＦＧの側壁をエッチングし、浮遊ゲート電極ＦＧの側壁にテーパーＴＰを設けた。これに代え、あるいは、これに加え、図８（Ａ）に示した製造段階において、チャネル長方向ＤＬに傾斜した方向から浮遊ゲート電極ＦＧの側壁をエッチングしてもよい。これにより、チャネル長方向ＤＬの断面形状において、浮遊ゲート電極ＦＧの側壁にテーパーＴＰが形成される。即ち、チャネル長方向ＤＬの断面において、図８（Ｂ）に示すように、浮遊ゲート電極ＦＧの下辺はチャネル長Ｌよりも狭くなる。
【００３２】
この変形例によれば、第１の実施形態の効果がより顕著になる。また、浮遊ゲート電極ＦＧと拡散層４０との対向面積が小さくなる。これにより、浮遊ゲート電極ＦＧと拡散層４０との間の容量（以下、オーバーラップ容量という）が小さくなる。その結果、隣り合うメモリセルＭＣが拡散層４０を介して干渉し合うことを防止することができる。但し、浮遊ゲート電極ＦＧの四方の側壁にテーパーＴＰを設ける場合、浮遊ゲート電極ＦＧを成形するために斜めエッチングを４回実行する必要がある。
【００３３】
（第１の実施形態の変形例２）
図１１は、本発明に係る第１の実施形態の変形例２を示す断面図である。この変形例では、浮遊ゲート電極ＦＧの片側の側壁のみを斜めエッチングしている。このように、浮遊ゲート電極ＦＧの片側の側壁のみにテーパーＴＰを形成した場合であっても、浮遊ゲート電極ＦＧの下辺の幅がアクティブエリアＡＡの幅よりも狭くなる。従って、第１の実施形態と同様の効果を得ることができる。さらに、この変形例によれば、浮遊ゲート電極ＦＧの片側の側壁のみをＲＩＥでエッチングすれば足りる。よって、製造コストを抑制できる。
【００３４】
（第２の実施形態）
図１２から図１４は、本発明に係る第２の実施形態に従ったＮＡＮＤ型フラッシュメモリ１００の製造方法の流れを示す断面図である。図１２から図１４は、チャネル幅方向ＤＷの断面を示している。第２の実施形態による製造方法は、メモリ１００を製造することができる。
【００３５】
まず、図１２に示すように、半導体基板１０上に第１のゲート絶縁膜２０、浮遊ゲート電極ＦＧおよびマスク材料１５のそれぞれの材料をこの順番で堆積する。浮遊ゲート電極ＦＧの材料、例えば、ポリシリコンを堆積するときには、堆積工程で用いられるガスにゲルマニウムを混合する。このとき、ゲルマニウムの混合量は、堆積工程の当初において比較的多く、その後、徐々に低下させる。これにより、ゲルマニウムの含有率は、浮遊ゲート電極ＦＧの上面から底面に向かって高くなる。
【００３６】
次に、図１３に示すように、ＳＴＩを形成する領域内にあるマスク材料１５をゲートパターニングする。次に、マスク材料１５をマスクとして用いて、ＲＩＥ法によりトレンチ１２が形成される。このとき、エッチングガスとのゲルマニウムの反応性がシリコンに比べて高いので浮遊ゲート電極ＦＧの側壁はゲルマニウム含有量に基づいて選択的にエッチングされる。通常、塩素系のガスを用いたＲＩＥ法によれば、ゲルマニウム含有量が多いほどエッチングレートが高い。従って、図１４に示すように両方の側壁にテーパーＴＰを有する浮遊ゲート電極ＦＧが形成される。その後、第１の実施形態における図７および図８（Ａ）を参照して説明した工程を経てメモリ１００が完成する。
【００３７】
第２の実施形態によれば、トレンチ１２の形成と同時に、ゲルマニウム含有量に基づいて浮遊ゲート電極ＦＧの側壁をエッチングする。よって、浮遊ゲート電極ＦＧにテーパーＴＰを形成するための追加のエッチング工程を必要とすることなく、自己整合的に浮遊ゲート電極ＦＧの側壁にテーパーＴＰを形成することが可能である。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００３８】
第２の実施形態において、浮遊ゲート電極ＦＧの上面から底面に亘る側壁全体にテーパーＴＰが形成されている。しかし、第２の実施形態を用いることによって、図２（Ａ）に示すように浮遊ゲート電極の下部のみにテーパーＴＰを形成することができる。この場合、浮遊ゲート電極ＦＧの堆積の途中からゲルマニウムの混合量をゼロにすればよい。これによりゲルマニウムの含有率は浮遊ゲート電極ＦＧの上部においてゼロになる。その結果、トレンチ１２の形成工程において、浮遊ゲート電極の下部の側壁のみにテーパーＴＰが設けられる。
【００３９】
（第２の実施形態の変形例）
第２の実施形態では、テーパーＴＰはチャネル幅方向ＤＷの断面において浮遊ゲート電極ＦＧの側壁に設ける方法として説明した。しかしながら、ＤＬ方向のエッチングも同じ反応ガスを用いたＲＩＥで行えばＤＬ方向の断面においても同様のテーパーが自動的に形成される。また、ＤＬ方向のエッチングを、Ｇｅとの反応性の低い反応ガスを用いたＲＩＥで行えばＤＬ方向断面でのテーパーは形成されない。このように、第２の実施形態においてもテーパーを形成する方向を選択することが出来る。さらに、ＤＬ方向とＤＷ方向の両方の断面にテーパーを形成した場合と、あるいは、ＤＬ方向とＤＷ方向のいずれか一方の断面にテーパーを形成した場合とで、ＲＩＥの工程数が変わらないという製造上の利点もある。
【００４０】
図１５から図１８（Ｂ）を用いて、ＤＬ及びＤＷ方向の両断面にテーパーを形成する製造方法の流れを示す断面図である。尚、図１６（Ａ）、図１７（Ａ）および図１８（Ａ）はチャネル幅方向ＤＷの断面を示す。図１６（Ｂ）、図１７（Ｂ）および図１８（Ｂ）はチャネル長方向ＤＬの断面を示す。図１４に示した工程の後、図１５に示すようにトレンチ１２内に絶縁物１７を充填する。平坦化した後、第２のゲート絶縁膜３０の材料を浮遊ゲート電極ＦＧ上に形成する。さらに、制御ゲート電極ＣＧの材料を第２のゲート絶縁膜３０上に堆積する。
【００４１】
図１６（Ａ）および図１６（Ｂ）に示すように、マスク材料６０を制御ゲート電極ＣＧ上に形成する。パターニングした後マスク材料６０をマスクとして用いて、制御ゲート電極ＣＧ、第２のゲート絶縁膜３０、浮遊ゲート電極ＦＧおよび第１のゲート絶縁膜２０をＲＩＥでエッチングする。
【００４２】
このエッチングにより、図１７（Ａ）および図１７（Ｂ）に示すように、チャネル幅方向へ延びる制御ゲート電極ＣＧが形成される。また、浮遊ゲート電極ＦＧが、メモリセルごとに個別化される。また、このエッチング工程において浮遊ゲート電極ＦＧの下部でゲルマニウム含有量が高いのでテーパーＴＰがチャネル長方向ＤＬの断面において、浮遊ゲート電極ＦＧの側壁に形成される。その結果、浮遊ゲート電極ＦＧの四方の側壁にテーパーＴＰが形成される。
【００４３】
次に、図１８（Ａ）および図１８（Ｂ）に示すように、浮遊ゲート電極ＦＧ間の不純物をアクティブエリアＡＡにイオン注入した後アニールすることによって拡散層４０を形成する。続いてマスク材６０を除去する。その後、公知の方法を用いてコンタクト等を形成し、メモリ１００が完成する。
【００４４】
この変形例によれば、第１の実施形態の変形例１と同様の効果が得られる。また、この変形例によれば、制御ゲート電極ＣＧのエッチングと同時に、ゲルマニウム含有量に基づいて浮遊ゲート電極ＦＧの側壁をエッチングする。よって、浮遊ゲート電極ＦＧにテーパーＴＰを形成するための追加のエッチング工程を必要とすることなく、自己整合的に浮遊ゲート電極ＦＧの側壁にテーパーＴＰを形成することが可能である。また、このように人為的にテーパーＴＰを入れる浮遊ゲート電極ＦＧの製造工程において、Ｇｅ以外にもＳｉと異なる反応速度比を有する第１の元素と反応ガスとの組み合わせでもまったく同様のプロセスを組むことが出来る。更に、Ｓｉをも第２の元素に置き換えることができる。反応ガスも第１及び第２の元素に応じてそれぞれ使い分けることができる。
【００４５】
（第３の実施形態）
図１９（Ａ）および図１９（Ｂ）は、本発明に係る第３の実施形態に従ったＮＡＮＤ型フラッシュメモリ２００（以下、単に、メモリ２００ともいう）の断面図である。図１９（Ａ）は、図１に示すＡ−Ａ線に沿った断面図に相当する。図１９（Ｂ）は、図１に示すＢ−Ｂ線に沿った断面図に相当する。第３の実施形態は、図１９（Ａ）に示すようにチャネル幅方向ＤＷの断面においてアクティブエリアＡＡの側壁に窪みＣが設けられている。この窪みＣによって、ＳＴＩの延伸方向に対して垂直方向の断面において、アクティブエリアＡＡの少なくとも一部分の側部の幅は、このアクティブエリアＡＡの上面の幅よりも狭くなっている。この窪みＣは、アクティブエリアＡＡ内でオフリーク電流が流れる位置と同じ深さに設けられている。具体的には、拡散層エクステンション深さと同等かそれより深い位置が理想的である。これにより、後述のように、オフリーク電流を低減させることができる。また、アクティブエリアＡＡのゲルマニウム含有率は、アクティブエリアＡＡのうち窪みＣが形成された深さにおいて最大である。もちろん、このＧｅも上述したように反応速度比を調節するため、反応ガスと共に他の元素と置き換えることが出来る。これにより、窪みＣが容易に形成することができる。第３の実施形態のその他の構成要素は第１および第２の実施形態と同様でよい。
【００４６】
図２０から図２１は、メモリ２００の製造方法の流れを示す断面図である。まず、図２０に示す半導体基板１０を準備する。半導体基板１０は、半導体バルク１１と、シリコン・ゲルマニウム（ＳｉＧｅ）層１６と、半導体層１７とを備えている。半導体層１７は、シリコン・ゲルマニウム層１６上に設けられている。半導体バルク１１および半導体層１７は、例えば、シリコン単結晶から成り、シリコン・ゲルマニウム層１６は、ゲルマニウムとシリコンの混合層である。半導体基板１０は、シリコン基板へゲルマニウムをイオン注入することによって形成され得る。あるいは、半導体基板１０は、半導体バルク１１上にゲルマニウムを混ぜながらエピタキシャル成長させ、さらに、ゲルマニウムを含有しないシリコン単結晶をエピタキシャル成長させることによって形成してもよい。
【００４７】
次に、第１の実施形態と同様に、半導体基板１０上に、第１のゲート絶縁膜２０、浮遊ゲート電極ＦＧおよびマスク材料１５のそれぞれの材料をこの順番で形成する。
【００４８】
続いて、図２１に示すように、複数のトレンチ１２が、浮遊ゲート電極ＦＧ、第１のゲート絶縁膜２０、半導体層１７およびシリコン・ゲルマニウム層１６を貫通して、半導体バルク１１に達するように形成される。トレンチ１２は、マスク材料１５をマスクとして用いて、例えば、ＲＩＥ法によって形成される。シリコン・ゲルマニウム層１６のエッチングレートは半導体層１７および半導体バルク１１のそれよりも速くなるので、シリコン・ゲルマニウム層１６が選択的にエッチングされる。その結果、シリコン・ゲルマニウム層１６が横方向へエッチングされ、窪みＣがアクティブエリアＡＡの側壁に形成される。その後、第１の実施形態における図７および図８（Ａ）を参照して説明した工程を経てメモリ２００が完成する。このように、アクティブエリアＡＡのシリコン・ゲルマニウム層１６を設けることによって、アクティブエリアＡＡの側壁に窪みＣを容易に形成することができる。
【００４９】
一般に、図２２に示すように、オフリーク電流は、アクティブエリアＡＡの表面から或る深さＤｃの位置を流れる。オフリーク電流の深さＤｃは、アクティブエリアＡＡの不純物プロファイルによるが、概ね、エクステンション層の深さと同等かそれよりやや深い位置と考えられる。
【００５０】
第３の実施形態によれば、窪みＣは、アクティブエリアＡＡ内でオフリーク電流が流れる位置と同じ深さに設けられている。その結果、アクティブエリアＡＡの側壁近傍を流れるオフリーク電流を除去することができる。第１および第２の実施形態のように、ＦＧにＴＰを入れると、この領域でオフリークが増大するので、この増大分を抑制する効果がある。この効果については、第４の実施形態の説明にて詳述する。
【００５１】
尚、通常、ＳＴＩ用のトレンチを形成した場合、アクティブエリアの側壁は、順テーパー状になる。即ち、ＳＴＩの延伸方向に対して垂直方向の断面において、アクティブエリアの側部の幅は、その上部から底部に向かって太くなる。従って、従来の製造工程を用いた場合、本実施形態のように、アクティブエリアＡＡの側部に窪みＣを設けることはできない。
【００５２】
（第４の実施形態）
図２３（Ａ）および図２３（Ｂ）は、本発明に係る第４の実施形態に従ったＮＡＮＤ型フラッシュメモリ３００（以下、単に、メモリ３００ともいう）の断面図である。図２３（Ａ）は、図１に示すＡ−Ａ線に沿った断面図に相当する。図２３（Ｂ）は、図１に示すＢ−Ｂ線に沿った断面図に相当する。第４の実施形態は、第２の実施形態と第３の実施形態との組合せである。従って、第４の実施形態は、第２の実施形態および第３の実施形態の両方の効果を有する。
【００５３】
図２４は、浮遊ゲート電極ＦＧの自己電位ＶＦＧと拡散層４０間に流れるドレイン電流Ｉｄとの関係を示すグラフである。このグラフを参照すると、例えば、ＶＦＧが−０．５Ｖのとき、第１の実施形態におけるＩｄは約７．３１ｎＡであり、第４の実施形態および従来例におけるＩｄは約３．５８ｎＡであった。これは、第１の実施形態のオフリーク電流が第４の実施形態および従来例のそれぞれに比べて大きいことを意味する。
【００５４】
第１の実施形態では、浮遊ゲート電極ＦＧの側壁にテーパーＴＰを設けている。これによって、アクティブエリアＡＡの側壁近傍において、浮遊ゲート電極ＦＧとアクティブエリアＡＡとが対向しなくなる。これにより、アクティブエリアＡＡの側壁近傍におけるオフリーク電流が増大すると考えられる。
【００５５】
これに対処するために、第４の実施形態では、アクティブエリアＡＡの側壁近傍のうちオフリーク電流の流れる位置に窪みＣが形成されている。これにより、オフリーク電流の増大を防止することができる。このように、第４の実施形態は、第１および第２の実施形態と第３の実施形態とを組み合わせることによってその両方の効果を得ることができるだけでなく、第１および第２の実施形態の導入によって生じるオフリーク電流の増加を効果的に防止することができる。
【００５６】
図２５および図２６は、メモリ３００の製造方法の流れを示す断面図である。まず、図２５に示すように半導体基板１０を準備する。半導体基板１０は、第３の実施形態におけるものと同様でよい。従って、半導体基板１０は、半導体バルク１１と、シリコン・ゲルマニウム層１６と、半導体層１７とを備えている。次に、第２の実施形態と同様に、半導体基板１０上に、第１のゲート絶縁膜２０、浮遊ゲート電極ＦＧおよびマスク材料１５のそれぞれの材料をこの順番で形成する。浮遊ゲート電極ＦＧの材料を堆積するときには、第２の実施形態と同様に、堆積工程で用いられるガスにゲルマニウムを混合する。このとき、ゲルマニウムの混合量は、堆積工程の当初において多く、その後、徐々に低下させる。これにより、ゲルマニウムの含有率は、浮遊ゲート電極ＦＧの上面から底面に向かって上昇する。
【００５７】
続いて、図２６に示すように、複数のトレンチ１２が、浮遊ゲート電極ＦＧ、第１のゲート絶縁膜２０、半導体層１７およびシリコン・ゲルマニウム層１６を貫通して、半導体バルク１１に達するように形成される。トレンチ１２は、マスク材料１５をマスクとして用いて、例えば、ＲＩＥ法によって形成される。シリコンとＧｅの反応速度の違いにより、第２の実施形態と同様に、浮遊ゲート電極ＦＧの側壁にテーパーＴＰが形成される。さらに、窪みＣがアクティブエリアＡＡの側壁に形成される。その後、第１の実施形態における図７および図８（Ａ）を参照して説明した工程を経てメモリ３００が完成する。
【００５８】
尚、第３および第４の実施形態において、窪みＣの形状は矩形であるが、これに限らない。例えば、図２７に示すように、窪みＣは、湾曲形または円弧形であってもよい。このとき、アクティブエリアは鼓形となる。これにより、オフリーク電流を抑制しやすくなる。
【００５９】
窪みＣはアクティブエリアＡＡの側壁の一部に設けられてもよい。あるいは、図２７に示すように、窪みＣは、アクティブエリアＡＡの側壁全体に設けられてもよい。但し、アクティブエリアＡＡの表面領域を狭小化しないようにする必要がある。
【００６０】
第４の実施形態によれば、ＳＴＩ用のトレンチ１２を形成するエッチング工程において、浮遊ゲート電極ＦＧのテーパーＴＰおよびアクティブエリアＡＡの窪みＣが同時に自己整合的に形成される。よって、第４の実施形態による製造方法を用いることによって、メモリ３００を容易に製造することができる。
【００６１】
さらに、シリコン・ゲルマニウム層１６は、ゲルマニウムの注入工程を追加するか、あるいは、追加のエピタキシャル工程でゲルマニウムを混入させるだけで形成可能である。浮遊ゲート電極ＦＧの材料は、その堆積工程でゲルマニウムを混入すれば足りる。よって、第４の実施形態による製造方法は、従来の製造方法にエピタキシャル工程を追加するだけで実現することができる。また、Ｇｅの代わりに、Ｓｉと反応性の異なる第1の元素を用いることも出来る。このとき第1の元素とシリコンの反応速度比を調節するように反応ガスを選択することが望ましい。これにより、ＤＬ方向及びＤＷ方向のどうちらか一方、或いは、両方に、ＦＧのＴＰを入れるかどうか選択できる。
【００６２】
（第５の実施形態）
図２８は、本発明に係る第５の実施形態に従ったメモリ４００の断面図である。メモリ４００は、窪みＣの形状が図２３（Ａ）に示したメモリ３００と異なる。しかし、メモリ４００の効果は、メモリ３００のそれと同様であるので製造方法のみ説明する。
【００６３】
図２９から図３１は、メモリ４００の製造方法の流れを示す断面図である。前述の第４の実施形態では、テーパーＴＰおよび窪みＣは、ゲルマニウムの濃度変化を利用して形成された。第５の実施形態では、テーパーＴＰおよび窪みＣは、斜め方向からエッチングすることによって形成される。尚、図２８（Ａ）及び、図２９から図３１は、図１のＡ−Ａ線に沿った方向の断面に相当する。
【００６４】
まず、第１の実施形態と同様に、半導体基板１０上に、第１のゲート絶縁膜２０、浮遊ゲート電極ＦＧおよびマスク材料１５の各材料をこの順番で形成する。次に、図２９に示すトレンチ１２を形成する。トレンチ１２は、第１の実施形態のそれと同様に形成される。但し、トレンチ１２の深さは、オフリーク電流が流れる位置と同じ深さ、あるいは、その深さより幾分浅く形成されることが好ましい。これにより、図３１に示すように、オフリーク電流が流れる位置と同じ深さに窪みＣが形成されるからである。
【００６５】
次に、図３０に示すように、浮遊ゲート電極ＦＧの側壁およびトレンチ１２の側壁を、斜め方向から異方性エッチングする。このエッチングは、図４を参照して説明したものと同様のエッチングでよい。但し、本実施形態では、浮遊ゲート電極ＦＧの側壁だけでなく、トレンチ１２の側壁をもエッチングする。従って、エッチングガスの入射角、浮遊ゲート電極ＦＧの厚みまたはマスク材料１５の厚みを調節する必要がある。
【００６６】
続いて、浮遊ゲート電極ＦＧの他方の側壁およびトレンチ１２の他方の側壁を、同様に斜めエッチングする。その結果、図３１のようにテーパーＴＰおよび窪みＣが浮遊ゲート電極ＦＧの両側壁およびトレンチ１２の両側壁に形成される。その後、図７および図８（Ａ）を参照して説明した工程を経てメモリ４００が完成する。
【００６７】
第５の実施形態によれば、ゲルマニウムを含まない通常のバルクシリコン基板を用いて、第４の実施形態と同様の効果を有するＮＡＮＤ型フラッシュメモリを形成することができる。
【００６８】
また、第５の実施形態では、斜めエッチングを用いて浮遊ゲート電極ＦＧおよびトレンチ１２の各側壁を成形する。従って、図３２（Ａ）および図３２（Ｂ）に示すように、浮遊ゲート電極ＦＧの片側の側壁のみにテーパーＴＰを形成し、かつトレンチ１２の片側の側壁のみに窪みＣを形成することが可能である。
【００６９】
さらに、第５の実施形態は、第１の実施形態の変形例１と組み合わせることができる。これにより、トレンチ１２の側壁に窪みＣを設け、尚且つ、浮遊ゲート電極ＦＧの四方の側壁にテーパーＴＰを設けることができる。
【００７０】
尚、第３から第５の実施形態によるメモリ２００、３００および４００の平面図は、図１に示すものと同様であるので省略した。
【００７１】
以上の実施形態では、浮遊ゲート電極ＦＧの側壁にテーパーＴＰが設けられた。また、本発明は、メモリセルの浮遊ゲート電極だけでなく、ＭＯＳＦＥＴのゲート電極にも適用することができる。これによって、オーバーラップ容量を低減することができる。その結果、トランジスタの設計の自由度が高まる。
【００７２】
また、第２―第4の実施形態における浮遊ゲートＦＧのテーパーＴＰは、Ｇｅの濃度分布をコンロールすることによって調節できる。このとき、図３３のように浮遊ゲートＦＧをＴ字型に加工することもできる。
【００７３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。  
【図面の簡単な説明】
【００７４】
【図１】本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１００の平面図。
【図２】図１に示すＡ−Ａ線に沿った断面図（Ａ）と、Ｂ−Ｂ線に沿った断面図（Ｂ）。
【図３】メモリ１００の製造方法の流れを示す断面図。
【図４】図３に続く、メモリ１００の製造方法を示す断面図。
【図５】図４に続く、メモリ１００の製造方法を示す断面図。
【図６】図５に続く、メモリ１００の製造方法を示す断面図。
【図７】図６に続く、メモリ１００の製造方法を示す断面図。
【図８】図７に続く、メモリ１００の製造方法を示す断面図。
【図９】従来のＮＡＮＤ型フラッシュメモリのチャネル幅方向の断面図。
【図１０】第１の実施形態によるＮＡＮＤ型フラッシュメモリ１００のチャネル幅方向ＤＷの断面図。
【図１１】本発明に係る第１の実施形態の変形例２を示す断面図。
【図１２】本発明に係る第２の実施形態に従ったＮＡＮＤ型フラッシュメモリの製造方法の流れを示す断面図。
【図１３】図１２に続く、第２の実施形態に従った製造方法を示す断面図。
【図１４】図１３に続く、第２の実施形態に従った製造方法を示す断面図。
【図１５】第２の実施形態の変形例による製造方法の流れを示す断面図。
【図１６】図１５に続く、第２の実施形態の変形例による製造方法を示す断面図。
【図１７】図１６に続く、第２の実施形態の変形例による製造方法を示す断面図。
【図１８】図１７に続く、第２の実施形態の変形例による製造方法を示す断面図。
【図１９】本発明に係る第３の実施形態に従ったＭＡＮＤ型フラッシュメモリ２００の断面図。
【図２０】メモリ２００の製造方法の流れを示す断面図。
【図２１】図２１に続く、メモリ２００の製造方法を示す断面図。
【図２２】オフリーク電流の流れる位置を示す図。
【図２３】本発明に係る第４の実施形態に従ったＮＡＮＤ型フラッシュメモリ３００の断面図。
【図２４】浮遊ゲート電極ＦＧの自己電位ＶＦＧと拡散層４０間に流れるドレイン電流Ｉｄとの関係を示すグラフ。
【図２５】メモリ３００の製造方法の流れを示す断面図。
【図２６】図２６に続く、メモリ３００の製造方法を示す断面図。
【図２７】窪みＣの変形例を示す図。
【図２８】本発明に係る第５の実施形態に従ったメモリ４００の断面図。
【図２９】メモリ４００の製造方法の流れを示す断面図。
【図３０】図２９に続く、メモリ４００の製造方法を示す断面図。
【図３１】図３０に続く、メモリ４００の製造方法を示す断面図。
【図３２】第５の実施形態の変形例を示す断面図。
【図３３】第2から第4の実施例の変形例としてＴ字型ＦＧを示す断面図。
【符号の説明】
【００７５】
１００  メモリ
ＢＬ  ビット線
ＳＧ  選択ゲート電極
ＦＧ  浮遊ゲート電極
ＣＧ  制御ゲート電極
１０  半導体基板
２０  第１のゲート絶縁膜
３０  第２のゲート絶縁膜
４０  拡散層
ＡＡ  アクティブエリア
ＴＰ  テーパー
Ｃ  窪み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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