(57)【要約】【課題】  従来の半導体装置では、過電圧から素子を保護するために設けられたＮ型の拡散領域が狭く、ブレークダウン電流が集中し、保護用のＰＮ接合領域が破壊されてしまうという問題があった。【解決手段】  本発明の半導体装置では、基板２とエピタキシャル層３とにＰ型の埋込拡散層４が形成されている。Ｎ型の埋込拡散層５が、Ｐ型の埋込拡散層４と重畳するように形成され、素子形成領域の下方に過電圧保護用のＰＮ接合領域１９が形成されている。ＰＮ接合領域１９のブレークダウン電圧は、ソース−ドレイン間のブレークダウン電圧よりも低い。この構造により、ブレークダウン電流が、ＰＮ接合領域１９に集中することを防止し、過電圧から半導体素子を保護することができる。【選択図】  図１
2006237222.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数層のエピタキシャル層を堆積し、前記エピタキシャル層を半導体素子の形成領域として用いる半導体装置において、
前記半導体素子の形成領域の下方には、一導電型の埋込拡散層と前記一導電型の埋込拡散層上に導出する逆導電型の埋込拡散層とが形成され、前記一導電型の埋込拡散層と前記逆導電型の埋込拡散層との第１の接合領域のブレークダウン電圧は、前記半導体素子の電流経路に形成されている第２の接合領域のブレークダウン電圧よりも低いことを特徴とする半導体装置。
【請求項２】
前記逆導電型の埋込拡散層は、前記一導電型の埋込拡散層とその形成領域を重畳して形成されている逆導電型の第１の埋込拡散層と、前記一導電型の埋込拡散層の上方に形成されている逆導電型の第２の埋込拡散層とが連結して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、ＮＰＮトランジスタ、ＰＮＰトランジスタ、Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
一導電型の半導体基板と、
前記半導体基板上に形成されている逆導電型の第１のエピタキシャル層と、
前記半導体基板と前記第１のエピタキシャル層とに形成されている一導電型の埋込拡散層と、
前記半導体基板と前記第１のエピタキシャル層とに形成され、前記一導電型の埋込拡散層とその形成領域を重畳して形成されている逆導電型の第１の埋込拡散層と、
前記一導電型の埋込拡散層と前記逆導電型の第１の埋込拡散層との第１の接合領域と、
前記第１のエピタキシャル層上に形成されている逆導電型の第２のエピタキシャル層と、
前記第１及び第２のエピタキシャル層に形成され、前記第１の埋込拡散層と連結する逆導電型の第２の埋込拡散層と、
前記第２の埋込拡散層上方に形成されている半導体素子とを有し、
第１の接合領域のブレークダウン電圧は、前記半導体素子の電流経路に形成されている第２の接合領域のブレークダウン電圧よりも低いことを特徴とする半導体装置。
【請求項５】
前記第１の接合領域は、前記逆導電型の第１の埋込拡散層の底面及びその近傍領域に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体素子は、ＮＰＮトランジスタ、ＰＮＰトランジスタ、Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧から半導体素子を保護する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置では、例えば、Ｎチャネル型のＬＤＭＯＳトランジスタを形成するため、Ｐ型半導体基板上にＮ型のエピタキシャル層を堆積している。エピタキシャル層には、バックゲート領域として用いるＰ型の拡散領域を形成している。Ｐ型の拡散領域には、ソース領域として用いるＮ型の拡散領域を形成している。また、エピタキシャル層には、ドレイン領域として用いるＮ型の拡散領域を形成している。そして、ドレイン領域下方に位置し、半導体基板とエピタキシャル層とに渡り、Ｎ型の埋込領域が形成されている。このとき、埋込領域と半導体基板とで形成されるＰＮ接合領域のブレークダウン電圧は、ＬＤＭＯＳトランジスタのソース−ドレイン間のブレークダウン電圧よりも低くなるように構成されている。この構造により、ＬＤＭＯＳトランジスタを破壊する過電圧がドレイン電極に印加された場合でも、埋込領域と半導体基板とで形成されるＰＮ接合領域がブレークダウンする。その結果、上記過電圧により、ＬＤＭＯＳトランジスタが破壊されることを防ぐことができる（例えば、特許文献１参照。）。
【特許文献１】特表平１０−５０６５０３号公報（第４−５、７頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置では、ドレイン領域に印加される過電圧により、ＬＤＭＯＳトランジスタが破壊されることを防ぐために、ドレイン領域の下方にＮ型の埋込領域が形成されている。Ｎ型の埋込領域は、ドレイン領域の幅とほぼ同等の幅を有するように形成されている。この構造により、ドレイン領域に過電圧が印加され、Ｎ型の埋込領域とＰ型の半導体基板とのＰＮ接合領域がブレークダウンすると、ブレークダウン電流が、ＰＮ接合領域に集中する。そのため、ＰＮ接合領域は、電流集中及びその集中による発熱により破壊されるという問題がある。
【０００４】
また、従来の半導体装置では、上記ＰＮ接合領域での電流集中を防ぐために、Ｎ型の埋込領域を広い領域に渡り形成することで対処することも可能である。ここで、従来の半導体装置では、既知のＲＥＳＵＲＦ原理を用いて素子の耐圧特性の向上を目的としている。そのため、Ｎ型の埋込領域は、分離領域側へ大きく形成することとなる。一方、Ｎ型の埋込領域は、ＰＮ接合領域を形成するために、ＬＤＭＯＳトランジスタに追加された構造である。つまり、Ｎ型の埋込領域を広い領域に渡り形成すると、ドレイン領域と分離領域間が広がり、素子が形成されない無効領域が広がる。そのため、チップサイズに対して、素子形成領域を効率的に配置出来ない問題がある。
【課題を解決するための手段】
【０００５】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体基板上に複数層のエピタキシャル層を堆積し、前記エピタキシャル層を半導体素子の形成領域として用いる半導体装置において、前記半導体素子の形成領域の下方には、一導電型の埋込拡散層と前記一導電型の埋込拡散層上に導出する逆導電型の埋込拡散層とが形成され、前記一導電型の埋込拡散層と前記逆導電型の埋込拡散層との第１の接合領域のブレークダウン電圧は、前記半導体素子の電流経路に形成されている第２の接合領域のブレークダウン電圧よりも低いことを特徴とする。従って、本発明では、半導体素子に過電圧が印加されると、第１の接合領域が、第２の接合領域より先にブレークダウンする。この構造により、過電圧が印加されることにより、半導体素子が破壊されることを防ぐことができる。
【０００６】
また、本発明の半導体装置では、前記逆導電型の埋込拡散層は、前記一導電型の埋込拡散層とその形成領域を重畳して形成されている逆導電型の第１の埋込拡散層と、前記一導電型の埋込拡散層の上方に形成されている逆導電型の第２の埋込拡散層とが連結して形成されていることを特徴とする。従って、本発明では、一導電型の埋込拡散層と逆導電型の第１の埋込拡散層とにより第１の接合領域を形成している。この構造により、第１の接合領域のブレークダウン電圧を所望の範囲に調整し易くなる。
【０００７】
また、本発明の半導体装置では、前記半導体素子は、ＮＰＮトランジスタ、ＰＮＰトランジスタ、Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタであることを特徴とする。従って、本発明では、半導体素子の形成領域に形成された任意の半導体素子に対して、過電圧保護構造を実現することができる。
【０００８】
また、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に形成されている逆導電型の第１のエピタキシャル層と、前記半導体基板と前記第１のエピタキシャル層とに形成されている一導電型の埋込拡散層と、前記半導体基板と前記第１のエピタキシャル層とに形成され、前記一導電型の埋込拡散層とその形成領域を重畳して形成されている逆導電型の第１の埋込拡散層と、前記一導電型の埋込拡散層と前記逆導電型の第１の埋込拡散層との第１の接合領域と、前記第１のエピタキシャル層上に形成されている逆導電型の第２のエピタキシャル層と、前記第１及び第２のエピタキシャル層に形成され、前記第１の埋込拡散層と連結する逆導電型の第２の埋込拡散層と、前記第２の埋込拡散層上方に形成されている半導体素子とを有し、第１の接合領域のブレークダウン電圧は、前記半導体素子の電流経路に形成されている第２の接合領域のブレークダウン電圧よりも低いことを特徴とする。従って、本発明では、半導体基板と第１のエピタキシャル層とに一導電型の埋込拡散層及び逆導電型の第１の埋込拡散層を形成し、第１の接合領域を形成している。第１及び第２のエピタキシャル層に逆導電型の第２の埋込拡散層を形成し、逆導電型の第１及び第２の埋込拡散層を連結させている。この構造により、過電圧保護構造を実現している。
【発明の効果】
【０００９】
本発明では、任意の半導体素子が形成される領域の下方に、Ｐ型の埋込拡散層とＮ型の埋込拡散層とを重畳させ、ＰＮ接合領域を形成している。該ＰＮ接合領域のブレークダウン電圧は、半導体素子の電流経路に形成されたＰＮ接合領域のブレークダウン電圧より低くなるように、形成されている。この構造により、過電圧から半導体素子が破壊されることを防ぐことができる。
【００１０】
また、本発明では、ＰＮ接合領域が、Ｎ型の埋込拡散層上面の広い領域に渡り形成されている。この構造により、ＰＮ接合領域ではブレークダウン電流が拡散し、ＰＮ接合領域の破壊を防ぐことができる。
【００１１】
また、本発明では、素子形成領域の下方に、Ｎ型の埋込拡散層を形成し、ＰＮ接合領域を形成している。この構造により、Ｎ型の埋込拡散層が効率的に配置され、無効領域を低減することができる。そして、実動作領域に半導体素子を効率的に配置し、チップサイズの微細化を実現できる。
【００１２】
また、本発明では、Ｐ型の埋込拡散層と、該Ｐ型の埋込拡散層に重畳して形成されたＮ型の埋込拡散層とのＰＮ接合領域により、過電圧保護構造を形成している。この構造により、ＰＮ接合領域近傍のＰ型の埋込拡散層は、高濃度の不純物濃度に維持され、所望のブレークダウン電圧を容易に設定できる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の一実施の形態である半導体装置について、図１〜図４を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、過電圧保護構造であるＰＮ接合領域を形成する領域の濃度プロファイルである。図３は、過電圧保護構造を有する半導体装置と過電圧保護構造を有しない半導体装置との素子特性の比較図である。図４は、本実施の形態の半導体装置を説明するための断面図である。
【００１４】
図１に示す如く、Ｎチャネル型のＬＤＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、１層目のＮ型のエピタキシャル層３と、Ｐ型の埋込拡散層４と、Ｎ型の埋込拡散層５と、２層目のＮ型のエピタキシャル層６と、Ｎ型の埋込拡散層７と、Ｐ型の拡散層８と、ドレイン領域として用いられるＮ型の拡散層９、１０と、バックゲート領域として用いられるＰ型の拡散層１１、１２と、ソース領域として用いられるＮ型の拡散層１３と、Ｎ型の拡散層１４と、ゲート酸化膜１５と、ゲート電極１６とから構成されている。
【００１５】
１層目のＮ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上面に堆積されている。
【００１６】
Ｐ型の埋込拡散層４が、基板２及びエピタキシャル層３の両領域に形成されている。Ｐ型の埋込拡散層４は、例えば、ホウ素（Ｂ）を拡散させ、形成されている。尚、図では、Ｐ型の埋込拡散層４は、基板２全体に渡り形成されているが、少なくともＮ型の埋込拡散層５とＰＮ接合領域を形成する領域に形成されていれば良い。また、本実施の形態でのＰ型の埋込拡散層４が本発明の「一導電型の埋込拡散層」に対応する。
【００１７】
Ｎ型の埋込拡散層５が、基板２及びエピタキシャル層３の両領域に形成されている。Ｎ型の埋込拡散層５は、例えば、アンチモン（Ｓｂ）を拡散させ、形成されている。図示したように、Ｎ型の埋込拡散層５は、分離領域１７で区画された、ＬＤＭＯＳトランジスタ１の形成領域に渡り、形成されている。また、不純物の拡散係数の違いにより、Ｐ型の埋込拡散層４がＮ型の埋込拡散層５よりも這い上がっている。尚、本実施の形態でのＮ型の埋込拡散層５が本発明の「逆導電型の第１の埋込拡散層」に対応する。
【００１８】
２層目のＮ型のエピタキシャル層６が、１層目のＮ型のエピタキシャル層３上面に堆積されている。
【００１９】
Ｎ型の埋込拡散層７が、１層目及び２層目のエピタキシャル層３、６の両領域に形成されている。Ｎ型の埋込拡散層７は、例えば、アンチモン（Ｓｂ）を拡散させ、形成されている。図示したように、Ｎ型の埋込拡散層７は、Ｐ型の埋込拡散層４の上方から拡散し、Ｎ型の埋込拡散層５と連結している。尚、本実施の形態でのＮ型の埋込拡散層７が本発明の「逆導電型の第２の埋込拡散層」に対応する。また、本実施の形態でのＮ型の埋込拡散層５、７が本発明の「逆導電型の埋込拡散層」に対応する。
【００２０】
Ｐ型の拡散層８が、エピタキシャル層６に形成されている。Ｐ型の拡散層８には、ＬＤＭＯＳトランジスタ１のソース領域、ドレイン領域及びバックゲート領域が形成されている。
【００２１】
Ｎ型の拡散層９、１０が、Ｐ型の拡散層８に形成されている。Ｎ型の拡散層９、１０は、ドレイン領域として用いられ、二重拡散構造である。Ｎ型の拡散層９、１０は、Ｐ型の拡散層１１を囲むように一環状に形成されている。
【００２２】
Ｐ型の拡散層１１、１２が、Ｐ型の拡散層８に形成されている。Ｐ型の拡散層１１はバックゲート領域として用いられ、Ｐ型の拡散層１２はバックゲート導出領域として用いられている。
【００２３】
Ｎ型の拡散層１３が、Ｐ型の拡散層１１に形成されている。Ｎ型の拡散層１３はソース領域として用いられる。Ｎ型の拡散層１３は、Ｐ型の拡散層１２を囲むように一環状に形成されている。Ｎ型の拡散層９とＮ型の拡散層１３との間に位置するＰ型の拡散層１１が、チャネル領域として用いられる。そして、Ｐ型の拡散層１２とＮ型の拡散層１３には、ソース電極がコンタクトしている。つまり、Ｐ型の拡散層１２には、ソース電位と同電位であるバックゲート電位が印加される。尚、本実施の形態では、ソース電位及びバックゲート電位は接地電位である。
【００２４】
Ｎ型の拡散層１４が、Ｐ型の拡散層８とＰ型の分離領域１７との間のエピタキシャル層６に形成されている。Ｎ型の拡散層１４は、エピタキシャル層６上方の配線等により、Ｎ型の拡散層１０が接続する出力パッドに接続している。この構造により、Ｎ型の拡散層１４には、ドレイン電位が印加される。また、図示したように、Ｎ型の拡散層１４の下方には、Ｎ型のエピタキシャル層３、６を介してＮ型の埋込拡散層５、７が形成されている。Ｎ型の埋込拡散層５、７には、Ｎ型の拡散層１４を介してドレイン電位が印加される。
【００２５】
ゲート酸化膜１５が、バックゲート領域等が形成されるエピタキシャル層６表面に形成されている。
【００２６】
ゲート電極１６が、ゲート酸化膜１５上に形成されている。ゲート電極１６は、例えば、ポリシリコン膜、タングステンシリコン膜等により所望の膜厚となるように形成されている。
【００２７】
最後に、エピタキシャル層６の所望の領域には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１８が形成されている。図示していないが、エピタキシャル層６上面には、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等の絶縁層が形成されている。
【００２８】
次に、図に太い実線で示すように、ＬＤＭＯＳトランジスタ１が形成されている領域の下方に、Ｐ型の埋込拡散層４とＮ型の埋込拡散層５とのＰＮ接合領域１９が形成されている。上述したように、Ｎ型の埋込拡散層５には、ドレイン電位が印加される。一方、図示していないが、Ｐ型の分離領域１７は接地電位となり、Ｐ型の埋込拡散層４は分離領域１７を介して接地電位となる。つまり、ＰＮ接合領域１９には逆バイアスが印加され、ＬＤＭＯＳトランジスタ１の通常の動作時には、オープン状態である。尚、本実施の形態でのＰＮ接合領域１９が本発明の「第１の接合領域」に対応する。
【００２９】
また、図に太い実線で示すように、ＬＤＭＯＳトランジスタ１の電流経路には、Ｎ型の拡散層９とＰ型の拡散層１１とのＰＮ接合領域２０が形成されている。Ｎ型の拡散層９には、Ｎ型の拡散層１０を介してドレイン電位が印加される。一方、Ｐ型の拡散層１１には、Ｐ型の拡散層１２を介してバックゲート電位が印加される。つまり、ＰＮ接合領域２０には、ＰＮ接合領域１９と同様に、逆バイアスが印加される。尚、本実施の形態でのＰＮ接合領域２０が本発明の「第２の接合領域」に対応する。また、「第２の接合領域」としては、Ｐ型の拡散層８及びＮ型の拡散層９を形成しない構造では、Ｎ型のエピタキシャル層６とＰ型拡散層１１との接合領域の場合でも良い。
【００３０】
この構造により、ＰＮ接合領域１９とＰＮ接合領域２０とは、実質、同条件の逆バイアスが印加される。そして、ＬＤＭＯＳトランジスタ１のソース−ドレイン間には、ドレイン領域を介して、例えば、モーター負荷等のＬ負荷ターンオフ時に発生する過電圧等が印加される。この場合、ＰＮ接合領域２０がブレークダウンする前に、ＰＮ接合領域１９をブレークダウンさせることで、ＬＤＭＯＳトランジスタ１の破壊を防ぐことができる。詳細は後述するが、本実施の形態では、ＰＮ接合領域１９のブレークダウン電圧が、ＰＮ接合領域２０のブレークダウン電圧（ソース−ドレイン間のブレークダウン電圧）よりも低くなるように、Ｐ型の埋込拡散層４及びＮ型の埋込拡散層５の不純物濃度が決められている。つまり、Ｎ型の埋込拡散層５の底面及びその近傍領域に、高不純物濃度のＰ型の埋込拡散層４を形成することで、空乏層の広がる領域を狭くしている。尚、ＰＮ接合領域１９が形成される領域は、Ｐ型の埋込拡散層４の不純物濃度状態により、Ｎ型の埋込拡散層５の側面にも形成されることもある。
【００３１】
図２では、図１に示すＬＤＭＯＳトランジスタ１のＡ−Ａ断面において、ＰＮ接合領域１９を構成するＰ型の埋込拡散層４及びＮ型の埋込拡散層５、７の濃度プロファイルを示している。尚、横軸には不純物濃度を示している。縦軸には基板表面からの離間距離を示している。そして、基板表面からエピタキシャル層表面側への離間距離を正とし、基板表面から基板底面側への離間距離を負としている。
【００３２】
図示したように、Ｐ型の埋込拡散層４では、基板２表面から−４（μｍ）程度の領域に不純物濃度のピークが形成されている。Ｎ型の埋込拡散層５では、基板２とエピタキシャル層３との境界領域に不純物濃度のピークが形成されている。Ｎ型の埋込拡散層７では、基板２表面から６（μｍ）程度の領域に不純物濃度のピークが形成されている。そして、ＰＮ接合領域１９は、基板２表面から−３〜−４（μｍ）程度の領域に形成されている。ＰＮ接合領域１９近傍でのＰ型の埋込拡散層４の不純物濃度は、１．０×１０１６〜１．０×１０１７（／ｃｍ２）程度である。つまり、Ｐ型の埋込拡散層４は、ＰＮ接合領域１９近傍では、高不純物濃度の状態となるように形成されている。この濃度プロファイルは、Ｐ型の埋込拡散層４に、更に、高不純物濃度のＮ型の埋込拡散層５を重畳して形成することで実現できる。
【００３３】
一方、図１に示したように、本実施の形態では、Ｐ型の埋込拡散層４の不純物濃度が高く、更に、不純物の拡散係数の違いにより、Ｐ型の埋込拡散層４は、Ｎ型の埋込拡散層５より這い上がってしまう。そのため、Ｎ型の埋込拡散層５の上面に高不純物濃度のＮ型の埋込拡散層７を形成し、両拡散層５、７を連結させる。
【００３４】
この構造により、Ｐ型の埋込拡散層４に対しＮ型の埋込拡散層７が導出した形状となり、ＰＮ接合領域１９に逆バイアスを印加することができる。そして、ＰＮ接合領域１９近傍のＰ型の埋込拡散層４を高不純物濃度とし、ＰＮ接合領域１９のブレークダウン電圧が、ＰＮ接合領域２０のブレークダウン電圧よりも低くすることができる。
【００３５】
図３では、ＬＤＭＯＳトランジスタ１のＢＶｄｓが４０（Ｖ）に設計され、実線は過電圧保護構造（ＰＮ接合領域１９）を有する場合を示し、点線は過電圧保護構造（ＰＮ接合領域１９）を有しない場合を示す。実線で示す構造では、ＰＮ接合領域１９が３０（Ｖ）程度のブレークダウン電圧となるように設計されているため、ソース−ドレイン間には、３０（Ｖ）程度以上の電圧が印加されない。一方、点線で示す構造では、ソース−ドレイン間に３８（Ｖ）程度の電圧が印加され、ＰＮ接合領域２０でブレークダウンする。上述したように、過電圧保護構造としてＰＮ接合領域１９を有することで、過電圧が印加された場合でも、ＬＤＭＯＳトランジスタ１が破壊され難い構造が実現できる。
【００３６】
尚、ＰＮ接合領域１９のブレークダウン電圧は、Ｐ型の埋込拡散層４、Ｎ型の埋込拡散層５の不純物濃度の調整やＰ型の埋込拡散層４、Ｎ型の埋込拡散層５の拡散幅等により任意の設計変更が可能である。そして、ＰＮ接合領域１９のブレークダウン電圧を低く設定し過ぎると、ＬＤＭＯＳトランジスタの電流能力が悪化する場合もある。そのため、ＰＮ接合領域１９のブレークダウン電圧は、素子特性が考慮されて、所望の範囲に設定することができる。
【００３７】
更に、図１に示したように、本実施の形態では、ＬＤＭＯＳトランジスタ１の下方に、Ｐ型の埋込拡散層４とＮ型の埋込拡散層５とが広く形成されている。そして、ＬＤＭＯＳトランジスタ１の下方には、ＰＮ接合領域１９を広く形成することができる。この構造により、Ｎ型の埋込拡散層５が効率的に配置され、実動作領域の中で素子が配置されない無効領域の増加を防止し、チップサイズを縮小できる。更に、ＰＮ接合領域１９がブレークダウンし、発生するブレークダウン電流は、基板２へと流出する。このとき、ＰＮ接合領域１９が広い領域に渡り形成されていることで、ブレークダウン電流の集中及びその集中による発熱を防ぎ、ＰＮ接合領域１９の破壊を防止することができる。
【００３８】
図４に示す如く、本実施の形態では、素子形成領域にＮＰＮトランジスタ２１、ＰＮＰトランジスタ２２、ＣＭＯＳトランジスタ２３等を形成する場合でも、過電圧保護構造としてのＰＮ接合領域２４、２５、２６を形成することができる。尚、ＰＮ接合領域２４、２５、２６の構造及びその効果は、図１を用いて説明したＰＮ接合領域１９と同様であるので、上述した説明を参照とし、ここではその説明を割愛する。
【００３９】
ＮＰＮトランジスタ２１では、例えば、コレクタ電極に過電圧が印加された際には、ＰＮ接合領域２４が、電流経路のＰＮ接合領域２７よりも早くブレークダウンする。そして、ＮＰＮトランジスタ２１の破壊を防ぐことができる。
【００４０】
ＰＮＰトランジスタ２２では、例えば、ベース電極に過電圧が印加された際には、ＰＮ接合領域２５が、電流経路のＰＮ接合領域２８よりも早くブレークダウンする。そして、ＰＮＰトランジスタ２２の破壊を防ぐことができる。
【００４１】
ＣＭＯＳトランジスタ２３では、例えば、Ｎチャネル型トランジスタのドレイン電極、または、Ｐチャネル型のソース電極に過電圧が印加された際には、ＰＮ接合領域２６が、電流経路のＰＮ接合領域２９、３０よりも早くブレークダウンする。そして、ＣＭＯＳトランジスタ２３の破壊を防ぐことができる。
【００４２】
本実施の形態では、ＮＰＮトランジスタ２１、ＰＮＰトランジスタ２２、ＣＭＯＳトランジスタ２３等をディスクリート素子として用いる場合でも、半導体集積回路として用いる場合でも、過電圧保護構造を用いることができる。
【００４３】
尚、本実施の形態では、基板上に２層のエピタキシャル層を積層し、過電圧保護構造及び半導体素子を形成する場合について説明したが、この場合に限定するものではない。例えば、基板上に１層のエピタキシャル層を形成する場合、あるいは、基板上に複数層のエピタキシャル層を形成する場合でも良い。つまり、半導体素子の電流経路に形成されるＰＮ接合領域よりも、先に、ブレークダウンするＰＮ接合領域を半導体素子の下方に形成することで、同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４４】
次に、本発明の一実施の形態である半導体装置の製造方法について、図５から図１０を参照し、詳細に説明する。尚、以下の説明では、図１に示した半導体装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００４５】
図５から図１０は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、Ｎチャネル型のＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００４６】
先ず、図５に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２表面から、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層４を形成する領域に、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００４７】
次に、図６に示す如く、Ｐ型の埋込拡散層４が形成された基板２表面から、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層５を形成する領域に、Ｎ型不純物、例えば、アンチモン（Ｓｂ）をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００４８】
次に、図７に示す如く、基板２をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板２上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層３を成長させる。この工程により、Ｐ型の埋込拡散層４及びＮ型の埋込拡散層５は、エピタキシャル層３へと拡散する。このとき、ホウ素（Ｂ）はアンチモン（Ｓｂ）よりも拡散係数が大きいため、Ｐ型の埋込拡散層４は、Ｎ型の埋込拡散層５よりも這い上がる。
【００４９】
その後、エピタキシャル層３表面から、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層７を形成する領域に、Ｎ型不純物、例えば、アンチモン（Ｓｂ）をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
【００５０】
次に、図８に示す如く、再び、基板２をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、エピタキシャル層３上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層６を成長させる。この工程により、Ｎ型の埋込拡散層７は、エピタキシャル層３、６へと拡散し、Ｎ型の埋込拡散層５、７が連結する。
【００５１】
その後、エピタキシャル層６表面から、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層８及びＮ型の拡散層９を形成する。
【００５２】
次に、図９に示す如く、基板２全体に熱処理を与え、エピタキシャル層６の所望の領域にＬＯＣＯＳ酸化膜１８を形成する。そして、エピタキシャル層６表面にシリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を堆積する。公知のフォトリソグラフィ技術を用い、シリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を選択的に除去し、ゲート酸化膜１５及びゲート電極１６を形成する。
【００５３】
その後、エピタキシャル層６表面から、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層１１を形成する領域に、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。この工程では、ゲート電極１６の一端側を利用し、Ｐ型の拡散層１１が自己整合技術により形成される。
【００５４】
最後に、図１０に示す如く、エピタキシャル層６表面から、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１０、１３、１４及びＰ型の拡散層１２を形成する。その後、エピタキシャル層６上に絶縁層３１として、例えば、ＢＰＳＧ膜、ＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層３１にコンタクトホール３２、３３、３４を形成する。
【００５５】
次に、コンタクトホール３２、３３、３４内壁等にバリアメタル膜３５を形成する。その後、コンタクトホール３２、３３、３４内をタングステン（Ｗ）膜３６で埋設する。そして、タングステン（Ｗ）膜３６上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、ソース電極３７及びドレイン電極３８を形成する。尚、図１０に示した断面では、ゲート電極１６への配線層は図示していないが、その他の領域で配線層と接続している。また、図示していないが、Ｎ型の拡散層１４上に形成された電極３９は、ドレイン電極３８と同電位となるように、電気的に接続されている。
【００５６】
上述したように、本実施の形態では、Ｐ型の埋込拡散層４に重畳するようにＮ型の埋込拡散層５を形成する。そして、Ｎ型の埋込拡散層５の底面に位置するＰ型の埋込拡散層４の不純物濃度を高濃度に維持する。この製造方法により、両埋込拡散層４、５のＰＮ接合領域のブレークダウン電圧を所望の範囲に調整し易い。
【００５７】
また、本実施の形態では、Ｎ型の埋込拡散層５上に、更に、Ｎ型の埋込拡散層７を形成し、両埋込拡散層４、５を連結させる。この製造方法により、Ｐ型の埋込拡散層４から連結したＮ型の埋込拡散層５、７を導出させることができる。
【００５８】
尚、本実施の形態では、２つのＮ型の埋込拡散層を連結させることで、過電圧保護構造であるＰＮ接合領域を形成する場合について説明したが、この場合に限定する必要はない。例えば、１回の拡散工程により、あるいは、複数回の拡散工程により、所望のＮ型の埋込拡散層を形成する場合でも良い。つまり、過電圧保護構造で用いることができるＰＮ接合領域を形成する方法であれば、任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】本発明の実施の形態における過電圧保護構造を形成する領域の濃度プロファイルを説明するための図である。
【図３】本発明の実施の形態における半導体装置のソース−ドレイン間の電流値とソース−ドレイン間の電圧値との関係を説明するための図である。
【図４】本発明の実施の形態における半導体装置を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００６０】
１  Ｎチャネル型ＬＤＭＯＳトランジスタ
２  Ｐ型の単結晶シリコン基板
３  Ｎ型のエピタキシャル層
４  Ｐ型の埋込拡散層
５  Ｎ型の埋込拡散層
６  Ｎ型のエピタキシャル層
７  Ｎ型の埋込拡散層
１９  ＰＮ接合領域
２０  ＰＮ接合領域
２１  ＮＰＮトランジスタ
２２  ＰＮＰトランジスタ
２３  ＣＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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