(57)【要約】【課題】基板上のトランジスタ部分のプラグと上部強誘電体キャパシタ電極とを接続する配線のあわせずれ防止のために余分なスペースが必要で、セルサイズの微細化に限界がある。【解決手段】強誘電体メモリの強誘電体キャパシタとトランジスタ４５が自己整合的に設けられることにより、キャパシタの電極９０とトランジスタ４５の拡散層４０とを同じ配線９０により接続することにより、あわせずれの問題を回避しセルサイズの微細化を達成する。【選択図】図１
2006269764.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたＭＩＳトランジスタと、
前記ＭＩＳトランジスタの上方に層間膜を介して形成され、前記ＭＩＳトランジスタのチャネル長と等しい幅をもつ強誘電体膜とを備え、
前記ＭＩＳトランジスタの拡散層と、前記強誘電体膜の側壁とを同一の配線層が接続することを特徴とする強誘電体記憶装置。
【請求項２】
前記強誘電体記憶装置はチェーン型構造を用いた強誘電体記憶装置であることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】
基板の主面に絶縁膜を形成する工程と、
前記絶縁膜上に電極を堆積する工程と、
前記電極上に層間膜を堆積する工程と、
前記層間膜上に強誘電体膜を堆積する工程と、
前記強誘電体膜と前記層間膜と前記絶縁膜を自己整合的に加工する工程と、
前記基板中に拡散層を形成する工程と、
前記強誘電体膜と前記拡散層に接する電極を形成する工程と
を有することを特徴とする強誘電体記憶装置の製造方法。
【請求項４】
基板上に形成されたＭＩＳトランジスタと、
前記ＭＩＳトランジスタの上方に層間膜を介して形成され、強誘電体膜の電極間をむすぶ方向が前記ＭＩＳトランジスタのチャネル長方向に沿うように配置された強誘電体キャパシタと、
前記ＭＩＳトランジスタの拡散層と、前記強誘電体キャパシタの電極とを同一の配線層が接続することを特徴とする強誘電体記憶装置。
【請求項５】
前記配線層が、隣り合う二つのセル間を埋め込むことを特徴とする請求項１または請求項４記載の強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置および製造方法に関する。
【背景技術】
【０００２】
強誘電体記憶装置は、高速・低電力である不揮発性メモリとして注目され、ＩＣカードやＦｅＲＡＭ混載マイコンなどへの適用を主流として検討されている。今後さらにアプリケーションを広げるためには、より容量の大きい強誘電体記憶装置が要求されている。大容量化には、セル面積の縮小が必須である。そのためには、セルの回路方式およびセルキャパシタ構造の改良が行われている。
【０００３】
セル回路方式の改良としては、従来の２トランジスタ／２キャパシタ（２Ｔ２Ｃ）構造から１トランジスタ／１キャパシタ（１Ｔ１Ｃ）構造への移行、また複数のセルが１つのビットラインを共有するチェーン型強誘電体記憶装置などへの改良が行われている。
【０００４】
一方、セルキャパシタ構造の改良としては、キャパシタ面積を広げるために、平面型（プレーナ型）キャパシタ構造からプラグ上スタックドキャパシタ（ＣＯＰ型）構造、さらに強誘電体の側壁にも電極を形成する３Ｄ構造への変更が検討されてきた。さらなるセル面積の縮小のためには、縦型キャパシタ構造とよばれる強誘電体の両電極を結ぶ方向がトランジスタのチャネル方向に沿うような構造への改良が検討されている（例えば特許文献１参照。）。しかし、この縦型キャパシタ構造は、Ｐ２００２−２８９７９７号公報  図７に示すように基板上のトラジスタに備えられたコンタクトホール８とその上部に備えられたキャパシタ電極１４（１）とのあわせずれを防止するための余分なスペースが必要であり、これによりセルサイズの縮小が困難であった。
【特許文献１】特開２００２−２８９７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、セルサイズの微細化可能な強誘電体記憶装置および製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板上に形成されたＭＩＳトランジスタと、前記ＭＩＳトランジスタの上方に層間膜を介して形成され、前記ＭＩＳトランジスタのチャネル長と等しい幅をもつ強誘電体膜とを備え、前記ＭＩＳトランジスタの拡散層と、前記強誘電体膜の側壁とを同一の配線層が接続することを特徴とする。
【０００７】
また、本発明の一態様によれば、基板の主面に絶縁膜を形成する工程と、前記絶縁膜上に電極を堆積する工程と、前記電極上に層間膜を堆積する工程と、前記層間膜上に強誘電体膜を堆積する工程と、前記強誘電体膜と前記層間膜と前記絶縁膜を自己整合的に加工する工程と、前記基板中に拡散層を形成する工程と、前記強誘電体膜と前記拡散層に接する電極を形成する工程とを有することを特徴とする。
【０００８】
さらに、本発明の一態様によれば、基板上に形成されたＭＩＳトランジスタと、前記ＭＩＳトランジスタの上方に層間膜を介して形成され、強誘電体膜の電極間をむすぶ方向が前記ＭＩＳトランジスタのチャネル長方向に沿うように配置された強誘電体キャパシタと、前記ＭＩＳトランジスタの拡散層と、前記強誘電体キャパシタの電極とを同一の配線層が接続することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、セルサイズの微細化可能な強誘電体記憶装置の構造および製造方法を提供する。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る強誘電体記憶装置の構造を示すビット線方向の断面図である。
【００１２】
シリコンの基板１０上には、たとえばシリコン酸化膜あるいは窒素添加シリコン酸化膜からなるゲート絶縁膜２０を介して、たとえば不純物添加多結晶シリコンからなるゲート電極３０、基板１０中の拡散層４０からなるトランジスタ部分４５がある。
【００１３】
ゲート電極の側壁は、ゲート電極側壁７０により周囲から絶縁されている。
【００１４】
ゲート電極３０の上には、シリコン窒化膜またはシリコン酸化膜、または窒素添加シリコン酸化膜などからなる第一の層間膜５０、および、アルミナなどからなる第二の層間膜６０を介して、その上部にたとえばＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘＯ３））からなる強誘電体膜８０が備えられている。強誘電体膜８０の材料は、ＰＺＴでなくとも、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、あるいはＢＬＴ（（ＢｉＬａ）４Ｔｉ３Ｏ１２）およびこれらの材料にＳｒ，Ｂａ、Ｃａ，Ｌａ、Ｎｂ，Ｗ、Ｍｇ、Ｃｏ，Ｆｅ，Ｎｉ，Ｍｎなどの元素を添加した強誘電体材料などでもよい。
【００１５】
トランジスタのチャネル長方向に両電極が向かいあう形で電極９０、９１が備えられている。電極膜９０、９１としては、たとえばＰｔ，ＲｕＯ２，ＩｒＯ２などがある。トランジスタと強誘電体膜８０が自己整合的に設置されており、トランジスタのチャネル長と、強誘電体膜８０の２つの電極９０，９１間の距離が等しい構造をもつ。等しいとは、その差が加工時に生じる誤差内に収まっていることを意味する。
【００１６】
電極９０、９１は、配線層によってトランジスタの拡散層４０に電気的に接続されている。
【００１７】
隣り合う素子間はたとえばＳｉＯ２、ＢＰＳＧ、ＢＳＧ，ＰＳＧあるいはこれらのフッ素添加膜からなる第三の層間膜１００で埋め込まれている。
【００１８】
トランジスタ４５と層間膜を介した強誘電体膜８０およびその電極９０、９１をひとつのセルと定義され、複数のセルが直列に接続された構成となっている構造をチェーン型構造とよぶ。セルはたとえば８個直列に接続することが可能であり、８個でなくとも１６個でも３２個でもそれ以上でもよい。このときチェーン型では隣接するセル同士で拡散層領域を共有する。また、チェーンの一端の拡散層は、この１チェーンを選択するか否かを決定するブロック選択トランジスタ（図示せず）を介してビット線１２０と接続している。チェーンの反対端はプレート線が接続され、さらに、各セルは紙面に垂直な方向にゲート電極を介してワード線に接続された構成になっている。
【００１９】
次に、実施例１に係る強誘電体メモリの製造工程を図２、図３のビット線方向の工程断面図を用いて説明する。
【００２０】
まず、図２（ａ）に示すように、基板１０の上に絶縁膜２０ａ、電極３０ａ、第一の層間膜５０ａ、第二の層間膜６０ａ、および強誘電体膜８０ａを堆積する。ここで熱処理により強誘電体膜８０ａの結晶化を行ってもよい。また、強誘電体膜の結晶化を促進するための下地膜として、薄いアルミナ膜、薄いＳＴＯ（ＳｒＴｉＯ３）膜、あるいは薄いＢＳＴＯ膜などを強誘電体膜の下に堆積しておいてもよい。
【００２１】
次に、強誘電体膜８０ａ上に、加工のための犠牲膜１３０を全面に堆積する。犠牲膜１３０としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などによるシリコン酸化膜の単層を用いてもよいし、たとえばシリコン窒化膜とシリコン酸化膜などの堆積積層膜などを用いてもよい。図２（ａ）では簡単のために犠牲膜１３０は単層で示してある。この犠牲膜１３０は将来除去され、残らない。ここでシリコン酸化膜とシリコン窒化膜の積層膜を用いた場合には、シリコン酸化膜は加工の際の表面が平坦なフォトリソグラフィーのマスク材として機能し、シリコン窒化膜はあとの工程で拡散層にイオン注入する際に強誘電体膜を保護する犠牲膜としても機能する効果がある。
【００２２】
次に、図２（ｂ）に示すように、フォトリソグラフィーおよびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて、犠牲膜１３０をマスク１３０ａに加工する。
【００２３】
次に、このマスク１３０ａを用いたＲＩＥにより、強誘電体膜８０ａ、第二の層間膜６０ａ、第一の層間膜５０ａ、ゲート電極３０ａを除去し、図３（ａ）に示すように溝１４０を形成する。
【００２４】
ここで、トランジスタのゲート側壁の酸化および強誘電体膜のダメージを回復する目的でアニールを行う。このアニールの工程で強誘電体膜の結晶化を一緒に行ってもよい。アニールの条件は、例えば、酸素雰囲気中でアニール温度が約７００℃、約1時間程度である。このアニールによって、トランジスタのゲート電極のゲート電極側壁７０は酸化され絶縁膜で覆われる。また、この熱処理時に溝１４０底部に絶縁膜１５０も形成される。このときのゲート電極側壁７０の酸化膜の厚さは、ゲート電極と後で形成される配線間に駆動電圧の電圧差がかかったときに酸化膜中にトンネル電流が流れない程度に厚くする必要がある。たとえばシリコン酸化膜であれば約５ｎｍから約２０ｎｍの厚さが好ましい。
【００２５】
次に、イオン注入によって基板１０中に拡散層４０を形成し、その後ＲＩＥを用いて溝１４０の底部の絶縁膜１５０および犠牲膜１３０ａシリコン酸化膜をエッチングする。このときマスク１３０ａは除去される。溝１４０の底部のシリコン酸化膜１５０は、ゲート絶縁膜の一部と約７００℃のアニール時に基板１０の表面の酸化により形成された酸化膜からなり、絶縁膜１５０もこのＲＩＥによって除去される。
【００２６】
次に図３（ｂ）に示すように、溝１４０の側壁に一定膜厚でキャパシタの電極９０ａを堆積する。電極９０ａは、溝１４１の底部で基板１０の拡散層４０と電気的に接合している。電極９０ａの成膜方法は、溝の側壁と溝底部に段差被覆性よく堆積できるＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などが望ましいが、他の手法によっても、溝の上端部と底部で膜厚が不均一であっても問題にはならない。次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【００２７】
次に電極９０ａの間の溝１４１に第三の層間膜を堆積し、溝１４１を完全に埋め込んだ後、平坦化のためのＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。
【００２８】
続いて、図４（ａ）に示されるように、キャパシタ上部の電極が除去され電極９０ｂ、９０ｃに分離されるまで強誘電体膜の上部の電極をＣＭＰで取り除く。このとき第三の層間膜１００の平坦化のためのＣＭＰ工程と強誘電体膜の上部電極を取り除くＣＭＰ工程は連続しておこなってもよい。
【００２９】
次に図４（ｂ）に示されるように、その上部に第四の層間膜１１０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１２０を形成する。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【００３０】
本実施例によれば、従来の強誘電体記憶装置とは異なりトランジスタのコンタクトホールとキャパシタの電極を２回のフォトリソグラフィーによって形成する必要がない。すなわち、トランジスタと強誘電体キャパシタとが自己整合的に形成され、トランジスタのコンタクトホールと上部強誘電体キャパシタのあわせずれをカバーするための余分なスペースが不要になり、微細化（高集積化）した強誘電体記憶装置およびその製造方法を提供できる。
【００３１】
また、本実施例によれば、電極９０ｃ、９０ｄはトランジスタの拡散層４０と、隣り合うセルのそれぞれの強誘電体膜８０に接しているので、本実施例の強誘電体記憶装置は、とくにチェーン型強誘電体記憶装置において、キャパシタ電極とコンタクト部分の作成が極めて容易な構造となっている。
【実施例２】
【００３２】
実施例１では、電極９０を強誘電体膜の側壁に薄く堆積させるが、本実施例では、キャパシタの電極とトランジスタの拡散層へのコンタクトが導電材料の埋め込み配線層により形成されている。
【００３３】
本実施例の平面図を図５（ａ）に、断面図を図５（ｂ）および図５（ｃ）に示す。なお、図１から図４と対応する部分には図１から図４と同一の符号を付してあり、詳細な説明は省略する。
【００３４】
図５（ｂ）は図５（ａ）のＡ−ａ線に沿って切断して示す断面図、図５（ｃ）は図５（ａ）のＢ−ｂ線に沿って切断して示す断面図である。
【００３５】
複数の縞状の電極領域は電極材料２１０によって埋め込まれ、複数の縞状の素子分離領域は第五の層間膜２００によって埋め込まれている。
【００３６】
図５（ｂ）に示すように、第四の層間膜１１０下で隣り合う素子間は電極２１０で埋め込まれ、図５（ｃ）に示すように、第四の層間膜１１０下で隣り合う素子間は第五の層間膜２００で埋め込まれている点が、実施例１と異なる。それ以外の構造については、図５（ｂ）に示すように、基板１０上にゲート絶縁膜２０、ゲート電極３０、ゲート電極側壁７０、拡散層４０からなるトランジスタ４５と、第一の層間膜５０、第二の層間膜６０を介して上部に強誘電体膜８０を備え、その上部に第四の層間膜１１０を介してビット線１２０を備えている点は実施例１と同様である。
【００３７】
また、８個のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層は、ブロック選択トランジスタ（図示せず）を介してビット線１２０と接続し、チェーンの反対端はプレート線が接続され、さらに、各セルは紙面に垂直な方向にゲート電極を介してワード線に接続された構成になっている点も実施例１と同様である。
【００３８】
次に、実施例２に係る強誘電体メモリの製造工程を図５（ｂ）と図５（ｃ）の断面図を用いて説明する。
【００３９】
まず、実施例１と同様にトランジスタ部分および強誘電体膜部分を形成し、拡散層を形成する図２（ａ）と（ｂ）および図３（ａ）に相当する工程をおこなう。このあと、本実施例では図５（ｂ）に示すように、隣り合う強誘電体膜８０の間を電極材料２１０で埋め込む。このときには、例えば、ＭＯＣＶＤ法を用いてＰｔの堆積を行ったあと、ＣＭＰで表面の電極材料を平坦化する。続いてフォトリソグラフィーとＲＩＥを用いて、素子分離する領域の電極材料を取り除き、続いて電極材料を取り除いた溝をシリコン酸化膜などの第五の層間膜２００で埋め込む。この後、実施例１の図４（ｂ）で示したように、強誘電体膜８０の上に形成された電極部分をＣＭＰによって削り、その上に第四の層間膜および導電材料によりビット線１２０を形成し、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１２０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成させる。
【００４０】
本実施例でも実施例１と同様な効果が得られる。さらに、キャパシタ電極材料を直接埋め込むことにより、工程数の短縮を図れるようになる。メモリセルが微細化し、セルトランジスタのゲート間が接近している場合には、本実施例のように電極材料をゲート間あるいはキャパシタの強誘電体材料間を導電材料により埋め込むほうが工程が短く容易である。
【実施例３】
【００４１】
本実施例による強誘電体記憶装置の平面図を図６（ａ）に、断面図を図６（ｂ）および図６（ｃ）に示す。図６（ｂ）は図６（ａ）のＣ−ｃ線に沿って切断して示す断面図、図６（ｃ）は図６（ａ）のＤ−ｄ線に沿って切断して示す断面図である。
【００４２】
図６（ａ）では、複数の縞状の埋め込み素子領域は第五の層間膜２００によって埋め込まれ、複数の縞状の電極領域は第一の電極２１０ｂと第二の電極２１０ｃによって埋め込まれている。第一の電極材料２１０ｂは第二の電極材料２１０ｃの両端部分にある。
【００４３】
図６（ｂ）に示すように、強誘電体膜８０ｂのトランジスタ４５のチャネル長に沿う方向の長さはチャネル長よりも短い。さらに、強誘電体膜８０ｂの側壁には第一の電極材料２１０ｂが堆積し、隣り合う素子間は第二の電極材料２１０ｃで埋め込まれている。図６（ｃ）でも強誘電体膜８０ｂのチャネル長に沿う方向の長さは、チャネル長よりも短く、隣あう素子間は第五の層間膜２００で埋め込まれている。
【００４４】
それ以外の構造については実施例１と同様である。図６（ｂ）に示すように、基板１０上にゲート絶縁膜２０、ゲート電極３０、ゲート電極側壁７０、拡散層４０からなるトランジスタ４５と、第一の層間膜５０、第二の層間膜６０を介して上部に強誘電体膜８０を備え、その上部に第四の層間膜１１０を介してビット線１２０を備えている点は実施例１と同様である。
【００４５】
また、８個のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層は、ブロック選択トランジスタ（図示せず）を介してビット線と接続し、チェーンの反対端はプレート線が接続され、さらに、各セルは紙面に垂直な方向にゲート電極を介してワード線に接続された構成になっている点も実施例１と同様である。
【００４６】
図７は、本発明の実施例３に係る強誘電体記憶装置の製造方法を示す工程断面図である。
【００４７】
まず、実施例１と同様にして、トランジスタ４５を形成し、強誘電体膜上に犠牲マスクを形成するまでの図２（ａ）（ｂ）の工程を行う。このあと、本実施例では図７（ａ）に示されるように、マスク１３０ｂを用いたＲＩＥにより、強誘電体膜をエッチングし、溝１４０ｂを形成する。次に、第一の電極を溝１４０ｂを完全に埋め込むように堆積し、ＣＭＰによってマスク１３０ｂの上部で平坦化する。次に図７（ａ）に示すように、フォトリソグラフィーとＲＩＥを用いてエッチングし、強誘電体膜８０の側壁に第一の電極材料２１０ｂが残る構造にする。このときマスク１３０ｂの側壁にも第一の電極材料２１０ｂが残るが問題にはならないので残しておく。
【００４８】
次に、マスク１３０ｂと第一の電極材料２１０ｂをマスクにして、第二の層間膜６０ａ、第一の層間膜５０ａ、ゲート電極３０ａの加工をＲＩＥを用いて行う。
【００４９】
ここで、トランジスタのゲート電極側壁の酸化と強誘電体膜のダメージを回復する目的でアニールを行う。アニールの条件は、例えば、酸素雰囲気中でアニール温度が約７００℃、約1時間程度である。このアニールによって、トランジスタのゲート電極の側壁は酸化され、ゲート電極はゲート電極側壁７０によって絶縁される。
【００５０】
次に、イオン注入により基板１０中に拡散層４０を形成し、その後ＲＩＥを用いて全面のシリコン酸化膜をエッチングする。ここでマスク１３０ｂおよび溝１４０ｂの底部の絶縁膜も除去される。
【００５１】
このあと、本実施例では図７（ｂ）に示すように、溝１４０ｂを第二の電極材料２１０ｃで埋め込む。第二の電極２１０ｃは第一の電極２１０ｂと同じ材料を用いてもいいし、タングステンなどＣＭＯＳプロセスとの親和性がよい別の材料を用いてもよい。
【００５２】
このあと、本実施例では実施例２と同様に、フォトリソグラフィーとＲＩＥを用いて、素子分離する領域の第一の電極２１０ｂ，第二の電極２１０ｃを取り除く。ここで、実施例３においては、ＲＩＥにより電極材料をエッチングする際に、第二の電極２１０ｃと、第一の電極２１０ｂが同時にエッチングできるようにすることが望ましい。例えばエッチング条件として塩素系のエッチングを用い、上記第一の電極２１０ｂと第二の電極２１０ｃのエッチング選択比が１に近く、それに対してゲート絶縁膜のエッチングレートが非常に小さいような条件を選ぶとよい。第一の電極２１０ｂと第二の電極２１０ｃが異なるエッチング条件である場合には、溝底部の過剰なエッチングによる溝１４０ｂの底部へのダメージを避けるために、あらかじめ溝の底部にチタンと窒化チタンの積層膜などを堆積しておくこともできる。このチタンおよび窒化チタンの積層膜も塩素系のエッチングにより除去することができる。
【００５３】
さらにこの工程に続いて電極を取り除いた溝をシリコン酸化膜などの第五の層間膜２００で埋め込み、ＣＭＰなどで表面を平坦化すると同時に、強誘電体膜上部の電極材料を取り除く。このあと、実施零１と同様にビット線、ワード線、プレート線への接続のための工程等を経て強誘電体記憶装置の形成を完成させる。
【００５４】
本実施例でも実施例１と同様な効果が得られる。さらに、実施例１および実施例２では、強誘電体膜８０の電極間の距離はトランジスタのチャネル長とほぼ等しくなるように形成されるが、本実施例では、工程は複雑になるが、強誘電体８０の電極間の距離をトランジスタのチャネル長とは独立に設定することが可能であり、記憶装置の動作電圧によって強誘電体８０のキャパシタ膜厚を最適化することが可能となる。また、キャパシタの電極材料と拡散層のコンタクト材料とを独立に選択することが可能である点で、実施例１および実施例2に対して有利である。
【００５５】
なお、本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、電極の材料はＩｒ，Ｒｕなどの金属材料でもよく、ＩｒＯ２、ＲｕＯ２などの導電性のある酸化物で形成してもよい。各実施例では、チェーン型強誘電体記憶装置について説明したが、本発明はチェーン型ではないコンベンショナルな強誘電体記憶装置にも適用できる。また、チェーン型、コンベンショナル型いずれの場合にも、１トランジスタ／１キャパシタ（１Ｔ１Ｃ）構造、２トランジスタ／２キャパシタ（２Ｔ２Ｃ）構造（ＩＳＳＣＣ  １９９８  ｐ１３０等に記載されている方式）および１トランジスタ／２キャパシタ（１Ｔ２Ｃ）構造を備える強誘電体記憶装置にも適用できる。また、各種立体スタック構造にも適用できる。本発明の用紙を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５６】
【図１】実施例１に係る強誘電体記憶装置の断面構造を示す図。
【図２】実施例１に係る強誘電体記憶装置の製造工程を示す図。
【図３】実施例１に係る強誘電体記憶装置の製造工程を示す図。
【図４】実施例１に係る強誘電体記憶装置の製造工程を示す図。
【図５】実施例２に係る強誘電体記憶装置の構造および製造工程を示す図。
【図６】実施例３に係る強誘電体記憶装置の構造を示す図。
【図７】実施例３に係る強誘電体記憶装置の製造工程を示す図。
【符号の説明】
【００５７】
１０  基板
２０  ゲート絶縁膜
２０ａ  絶縁膜
３０  ゲート電極
３０ａ  電極
４０、４０ａ  拡散層
４５  トランジスタ
５０、５０ａ  第一の層間膜
６０、６０ａ  第二の層間膜
７０  ゲート電極の側壁
８０、８０ａ、８０ｂ  強誘電体膜
９０、９０ａ、９０ｂ、９０ｃ、９１  電極
１００  第三の層間膜
１１０  第四の層間膜
１２０  ビット線
１３０  犠牲膜
１３０ａ  マスク
１４０、１４０ａ、１４１  溝
１５０  絶縁膜
２００、２００ａ  第五の層間膜
２１０、２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ  電極
４５  トランジスタ
【図１】
2006269764.tif 000003
【図２】
2006269764.tif 000004
【図３】
2006269764.tif 000005
【図４】
2006269764.tif 000006
【図５】
2006269764.tif 000007
【図６】
2006269764.tif 000008
【図７】
2006269764.tif 000009