(57)【要約】【課題】ドリフト領域が窒化ガリウム等のワイドバンドギャップ半導体で構成されたパワー半導体装置において、チャネル領域の抵抗成分をシリコンデバイスと同程度にすること。シリコンデバイスの製造プロセスで作製可能な構成とすること。しきい値のばらつきをシリコンデバイスと同程度にすること。【解決手段】シリコンの支持基板２の上に窒化ガリウムの第１の半導体層３を積層し、さらにその上にシリコンの第２の半導体層４を積層する。この第２の半導体層４に半導体素子の表面構造部を、シリコンの微細加工技術などの既存の高度な加工技術を用いて作製する。また、チップ外周部分に、第２の半導体層４を除去して第１の半導体層３を露出させた構成の耐圧構造部を設ける。【選択図】        図１
2006245243.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体材料からなる第１の半導体層と、
前記第１の半導体層上に積層されたシリコンよりなる第２の半導体層と、
前記第２の半導体層に形成された１以上の半導体素子の表面構造部と、
前記第１の半導体層の、前記第２の半導体層よりも外側の領域に設けられた耐圧構造部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記耐圧構造部は、前記第２の半導体層が部分的に除去されて前記第１の半導体層が露出した構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記耐圧構造部の、前記第１の半導体層の露出部分に、同第１の半導体層と導電型が異なる不純物領域が前記第２の半導体層の周囲を囲むように設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記耐圧構造部には、前記不純物領域に電気的に接続し、かつ前記第１の半導体層を覆う絶縁膜により同第１の半導体層から絶縁された導電部が設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記耐圧構造部において露出する前記第１の半導体層の露出部分が前記第２の半導体層から前記第１の半導体層へ近づくに連れて広くなる錐台形状に成形されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１の半導体層と前記第２の半導体層の間に、シリコンよりもバンドギャップの広い半導体材料からなる一層以上の半導体層が設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１の半導体層は、バンドギャップが３ｅＶ以上の半導体材料でできていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第１の半導体層は、窒化ガリウム系化合物半導体材料でできていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の半導体層は、支持基板の上に積層されていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記支持基板は、シリコンでできていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の半導体層に、金属−絶縁膜−半導体構造を有する絶縁ゲート型半導体素子の表面構造部が形成されていることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
【請求項１２】
シリコンよりもバンドギャップの広い半導体材料からなる第１の半導体層上にシリコンを成長させて第２の半導体層を積層する工程と、
前記第２の半導体層上にトレンチ形成用のマスクを形成する工程と、
前記第２の半導体層をエッチングしてトレンチを形成し、該トレンチの底に前記第１の半導体層が露出した時点でエッチングを停止する工程と、
前記マスクを除去した後、前記第２の半導体層の残った部分をマスクとして前記トレンチの底が前記第１の半導体層と前記第２の半導体層の界面よりも深くなるまで前記第１の半導体層を自己整合的にエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
第１の主面に、第１導電型の不純物拡散領域とゲート部を備えた１以上の半導体素子の表面構造部を有し、第２の主面に裏面電極を有する半導体装置を製造するにあたって、
シリコンよりもバンドギャップの広い半導体材料からなる第１導電型の第１の半導体層上にシリコンを成長させて第２導電型の第２の半導体層を積層する工程と、
前記第２の半導体層上にトレンチ形成用のマスクを形成する工程と、
前記第２の半導体層をエッチングしてトレンチを形成し、該トレンチの底に前記第１の半導体層が露出した時点でエッチングを停止する工程と、
前記マスクを除去した後、前記第２の半導体層の残った部分をマスクとして前記トレンチの底が前記第１の半導体層と前記第２の半導体層の界面よりも深くなるまで前記第１の半導体層を自己整合的にエッチングする工程と、
前記トレンチの内面にゲート絶縁膜を形成する工程と、
前記トレンチの、前記ゲート絶縁膜の内側部分を導電体で埋める工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜を化学気相成長法により形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜をスパッタ法により形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にドリフト領域がシリコンよりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体とする）で構成されたパワー半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、高周波デバイス用半導体導素子では、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体が用いられている。例えば、特許文献１には、シリコンからなるｐ型導電性基板上に順に、高抵抗の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ、０＜ｘ≦１）からなるバッファ層、アンドープの窒化ガリウムからなるキャリア走行層、およびｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ、０＜ｙ≦１）からなる表面障壁層（キャリア供給層）が積層され、表面障壁層の上にショットキー性を有するゲート電極が選択的に形成された構成のヘテロ接合電界効果トランジスタが開示されている。
【０００３】
ところで、近時、パワー半導体装置の分野でも、窒化ガリウム系化合物半導体等のワイドバンドギャップ半導体を用いる試みがなされている。例えば、特許文献２に開示された絶縁ゲート型バイポーラトランジスタは、基板結晶上に順に、窒化ガリウム系化合物半導体からなるｐ型半導体層およびｎ型半導体層が積層され、このｎ型半導体層上に、ｎ型半導体層よりも広いバンドギャップを有する窒化ガリウム系化合物半導体からなるｐ型不純物拡散領域およびｎ型不純物拡散領域が選択的に形成された構成となっている。そして、ゲート電極は、ｎ型半導体層の露出面からｐ型不純物拡散領域の露出面にかけて絶縁層を介して形成されており、エミッタ電極およびコレクタ電極は、それぞれｎ型不純物拡散領域の上面およびｐ型半導体層の下面に形成されている。
【０００４】
【特許文献１】特開２００４−３６３５６３号公報
【特許文献２】特開平１１−３５４７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献２に開示された半導体装置では、チャネル領域の抵抗成分が通常のシリコンを用いたデバイス（以下、シリコンデバイスとする）よりも大幅に大きくなるという欠点がある。その理由は、通常のシリコンを用いたＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造において得られる反転層の移動度が数百ｃｍ2／Ｖｓ程度（５００ｃｍ2／Ｖｓ程度との報告がある）であるのに対して、窒化ガリウム系化合物半導体を用いた場合の反転層の移動度は数十ｃｍ2／Ｖｓ程度と極めて低いからである。これは、半導体導体材料として炭化ケイ素（ＳｉＣ）を用いた場合も同様である。
【０００６】
また、イオン注入法によって窒化ガリウムや炭化ケイ素などのワイドバンドギャップ半導体に不純物を導入するのは容易でない。炭化ケイ素では、１６００℃の高温での熱処理が必要となる。また、窒化ガリウムでは、高温になると結晶構造が不安定になるため、熱処理を１０００℃以下の温度で行わなければならない。そのため、イオン注入法により窒化ガリウム中に導入した不純物を活性化させることができない。従って、例えば上記特許文献２に開示された半導体装置を作製するにあたっては、ドリフト領域となるｎ型の窒化ガリウム系化合物半導体層上に、有機金属気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法などの結晶成長法を実施してｐ型やｎ型の窒化ガリウム系化合物半導体の不純物拡散領域を形成することになる。
【０００７】
その際、チップ端部の半導体の導電型をｎ型に保って耐圧を確保するために、何らかの選択成長を行ったり、選択エッチングを行う必要があり、製造プロセスが複雑化するという問題点がある。さらには、窒化ガリウムの結晶を成長させる際の不純物密度の制御性が悪いため、窒化ガリウムを用いたデバイス（以下、窒化ガリウムデバイスとする）では、シリコンデバイスと比較して、しきい値のばらつきが非常に大きくなってしまう。そのため、例えば、窒化ガリウムデバイスを並列に接続して大容量回路を構成した場合、電流分担が不均一になるなどの問題が発生するおそれがある。
【０００８】
また、上記特許文献１に開示された半導体装置は、高周波デバイス向けの横型ＨＥＭＴ構造の素子であるため、チャネル領域の移動度は高いが、そのままの構成で高耐圧のスイッチング素子として用いるには好ましくない。例えば、上記特許文献１に開示された半導体装置では、ゲートがショットキー構造であるため、＋２Ｖ以上のゲート電圧がかかると、ショットキー接合が順方向にバイアスされ、ゲート電流が増大して破壊してしまう。また、ゲート電圧を負バイアスして２次元ガスのチャネルを切断することによってオフ状態となるため、高耐圧化を図るにはゲートを長くする必要がある。そのため、耐圧が高くなるほどゲート容量が増大し、高速スイッチング性能が失われてしまう。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、ドリフト領域が窒化ガリウム等のワイドバンドギャップ半導体で構成され、チャネル領域の抵抗成分がシリコンデバイスと同程度のパワー半導体装置およびその製造方法を提供することを目的とする。また、本発明は、ドリフト領域が窒化ガリウム等のワイドバンドギャップ半導体で構成され、シリコンデバイスの製造プロセスで作製可能な構成を有するパワー半導体装置およびその製造方法を提供することを目的とする。さらに、本発明は、ドリフト領域が窒化ガリウム等のワイドバンドギャップ半導体で構成され、しきい値のばらつきがシリコンデバイスと同程度のパワー半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、シリコンよりもバンドギャップの広い半導体材料からなる第１の半導体層と、前記第１の半導体層上に積層されたシリコンよりなる第２の半導体層と、前記第２の半導体層に形成された１以上の半導体素子の表面構造部と、前記第１の半導体層の、前記第２の半導体層よりも外側の領域に設けられた耐圧構造部と、を備えることを特徴とする。
【００１１】
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記耐圧構造部は、前記第２の半導体層が部分的に除去されて前記第１の半導体層が露出した構造であることを特徴とする。請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記耐圧構造部の、前記第１の半導体層の露出部分に、同第１の半導体層と導電型が異なる不純物領域が前記第２の半導体層の周囲を囲むように設けられていることを特徴とする。
【００１２】
請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記耐圧構造部には、前記不純物領域に電気的に接続し、かつ前記第１の半導体層を覆う絶縁膜により同第１の半導体層から絶縁された導電部が設けられていることを特徴とする。請求項５の発明にかかる半導体装置は、請求項２に記載の発明において、前記耐圧構造部において露出する前記第１の半導体層の露出部分が前記第２の半導体層から前記第１の半導体層へ近づくに連れて広くなる錐台形状に成形されていることを特徴とする。
【００１３】
請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第１の半導体層と前記第２の半導体層の間に、シリコンよりもバンドギャップの広い半導体材料からなる一層以上の半導体層が設けられていることを特徴とする。請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１の半導体層は、バンドギャップが３ｅＶ以上の半導体材料でできていることを特徴とする。請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、前記第１の半導体層は、窒化ガリウム系化合物半導体材料でできていることを特徴とする。
【００１４】
請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第１の半導体層は、支持基板の上に積層されていることを特徴とする。請求項１０の発明にかかる半導体装置は、請求項９に記載の発明において、前記支持基板は、シリコンでできていることを特徴とする。請求項１１の発明にかかる半導体装置は、請求項１〜１０のいずれか一つに記載の発明において、前記第２の半導体層に、金属−絶縁膜−半導体構造を有する絶縁ゲート型半導体素子の表面構造部が形成されていることを特徴とする。
【００１５】
また、請求項１２の発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体材料からなる第１の半導体層上にシリコンを成長させて第２の半導体層を積層する工程と、前記第２の半導体層上にトレンチ形成用のマスクを形成する工程と、前記第２の半導体層をエッチングしてトレンチを形成し、該トレンチの底に前記第１の半導体層が露出した時点でエッチングを停止する工程と、前記マスクを除去した後、前記第２の半導体層の残った部分をマスクとして前記トレンチの底が前記第１の半導体層と前記第２の半導体層の界面よりも深くなるまで前記第１の半導体層を自己整合的にエッチングする工程と、を含むことを特徴とする。
【００１６】
請求項１３の発明にかかる半導体装置の製造方法は、第１の主面に、第１導電型の不純物拡散領域とゲート部を備えた１以上の半導体素子の表面構造部を有し、第２の主面に裏面電極を有する半導体装置を製造するにあたって、シリコンよりもバンドギャップの広い半導体材料からなる第１導電型の第１の半導体層上にシリコンを成長させて第２導電型の第２の半導体層を積層する工程と、前記第２の半導体層上にトレンチ形成用のマスクを形成する工程と、前記第２の半導体層をエッチングしてトレンチを形成し、該トレンチの底に前記第１の半導体層が露出した時点でエッチングを停止する工程と、前記マスクを除去した後、前記第２の半導体層の残った部分をマスクとして前記トレンチの底が前記第１の半導体層と前記第２の半導体層の界面よりも深くなるまで前記第１の半導体層を自己整合的にエッチングする工程と、前記トレンチの内面にゲート絶縁膜を形成する工程と、前記トレンチの、前記ゲート絶縁膜の内側部分を導電体で埋める工程と、を含むことを特徴とする。
【００１７】
請求項１４の発明にかかる半導体装置の製造方法は、請求項１３に記載の発明において、前記ゲート絶縁膜を化学気相成長法により形成することを特徴とする。請求項１５の発明にかかる半導体装置の製造方法は、請求項１３に記載の発明において、前記ゲート絶縁膜をスパッタ法により形成することを特徴とする。
【００１８】
上記請求項１〜１１の発明によれば、半導体素子の表面構造部をシリコンの微細加工技術などの既存の高度な加工技術を用いて作製することができるので、その表面構造部が比較的複雑な構造であっても、容易に作製することができる。また、半導体素子の表面構造部を、イオン注入法と熱拡散処理という既に正確な制御性が確立されたシリコンプロセスを用いて作製することによって、しきい値のばらつきを極めて小さくすることができる。
【００１９】
また、反転層領域がシリコンで構成されるので、シリコンと同程度の高い反転層移動度が得られる。従って、反転層領域の抵抗成分を従来のシリコンデバイスとほぼ同程度に低く抑えることができる。さらに、第１の半導体層の厚さを従来のシリコンデバイスの厚さのおおよそ１／１０程度に薄くすることができるので、例えば第１の半導体層をドリフト層とする縦型のＭＩＳ型半導体装置を作製した場合に、オン抵抗のうちのドリフト層の抵抗成分が従来のシリコンデバイスのおおよそ１／１０にすることができる。従って、ドリフト層の抵抗成分にチャネル抵抗やその他の部分による抵抗成分を加えた総合的なオン抵抗を大幅に小さくすることができる。
【００２０】
請求項２〜５の発明によれば、第１の半導体層が窒化ガリウムなどのワイドバンドギャップ半導体で構成されており、チップ外周部の第１の半導体層に耐圧構造部を形成することによって、第１の半導体層がシリコンでできている場合よりも短い寸法で高い素子耐圧を得ることができる。従って、チップの無効面積の割合を大幅に低減することができる。
【００２１】
請求項１１の発明によれば、絶縁ゲート型半導体素子のゲート耐圧がゲート絶縁膜の耐圧で決まるので、ゲート電極に数十Ｖ程度の正極性および負極性のいずれの電圧も印加することができる。また、ゲート構造は素子耐圧によらないので、高耐圧素子であっても高速スイッチング性能を得ることができる。
【００２２】
請求項１２〜１５の発明によれば、半導体素子の表面構造部をシリコンの微細加工技術などの既存の高度な加工技術を用いて作製することができる。特に、トレンチ内にゲート絶縁膜とゲート電極を有するトレンチゲート型の半導体素子のように、トレンチ構造を有する半導体素子のトレンチを、その底が第１の半導体層と第２の半導体層の界面よりも深くなるように容易に形成することができる。また、そのトレンチの内面に容易にゲート絶縁膜を形成することができる。
【発明の効果】
【００２３】
本発明にかかる半導体装置およびその製造方法によれば、ドリフト領域が窒化ガリウム等のワイドバンドギャップ半導体で構成されたパワー半導体装置において、以下の効果を奏する。すなわち、チャネル領域の抵抗成分をシリコンデバイスと同程度にすることができる。また、シリコンデバイスの製造プロセスで作製することができる。また、しきい値のばらつきをシリコンデバイスと同程度にすることができる。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
図１は、本発明にかかる半導体装置の全体を示す断面図である。図１に示すように、ドレイン電極１、支持基板２の上にドリフト層となる第１の半導体層３が積層され、この第１の半導体層３の上に第２の半導体層４が積層されている。この第２の半導体層４に半導体素子の表面構造部が作製される。半導体素子の種類については特に限定しないが、ここでは一例として縦型のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とする。支持基板２は、特に限定しないが、例えばｎ型シリコン基板である。縦型の半導体素子の場合には、支持基板２は低抵抗材料であるのが好ましい。
【００２６】
第１の半導体層３は、例えばバンドギャップが３ｅＶ以上のワイドバンドギャップ半導体、特に限定しないが、例えばｎ型の窒化ガリウム系半導体、ｎ型の炭化ケイ素またはｎ型のダイアモンド（Ｃ）などでできている。ここで、窒化ガリウム系半導体には、窒化ガリウムの他に窒化アルミニウムガリウムが含まれる。ｐベース層となる第２の半導体層４はｐ型のシリコンでできている。第２の半導体層４の表面から第２の半導体層４を貫通して、第１の半導体層３に達するトレンチ５が形成されている。トレンチ５の底は、第１の半導体層３と第２の半導体層４の界面よりも深くなっている。
【００２７】
トレンチ５の内面にはゲート絶縁膜６が形成されており、さらにその内側はゲート電極７で埋められている。ゲート絶縁膜６は、例えば二酸化ケイ素（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）または酸化ハフニウム（ＨｆＯ2）などでできている。ゲート電極７は、ポリシリコンや、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、イリジウム（Ｉｒ）、金（Ａｕ）、銀（Ａｇ）もしくは亜鉛（Ｚｎ）などの金属またはそれらの合金やシリサイドなどでできている。
【００２８】
第２の半導体層４においてトレンチ５の外側には、ソース領域となるｎ型の不純物拡散領域８が形成されている。また、第２の半導体層４においてｎ型不純物拡散領域８の隣にはｐ型の不純物拡散領域９が形成されている。ゲート電極７は絶縁膜１０により覆われており、ｎ型不純物拡散領域８とｐ型不純物拡散領域９の両方に接触するソース電極１１から絶縁されている。
【００２９】
耐圧構造部は、図１およびその拡大図である図２に示すように、チップ外周部において第１の半導体層３を露出させた構造となっている。このような構造を作製するには、第２の半導体層４を選択的にドライエッチングし、第１の半導体層３が露出した時点でエッチングを終了すればよい。第１の半導体層３が窒化ガリウムでできている場合には、例えばＣＦ4などのフッ素系の反応ガスを用いてドライエッチングを行えばよい。
【００３０】
あるいは、第２の半導体層４を構成するシリコンの結晶方位が＜１１１＞方向である場合には、ドライエッチングに代えて、アルカリ溶液、例えば水酸化カリウム（ＫＯＨ）溶液を用いた湿式異方性エッチングを行えばよい。この場合には、結晶方位が＜１１１＞方向のシリコンよりなる島状の第２の半導体層４が形成される。いずれの形成方法によっても、このような第１の半導体層３が露出した耐圧構造を作製することによって、ガードリングなどの耐圧構造を設けなくても、６００Ｖ程度の耐圧を確保することができる。
【００３１】
本実施の形態のパワーＭＯＳＦＥＴを作製するにあたっては、同様の構成のシリコンデバイスの製造プロセスを適用することができる。ただし、トレンチ５の形成途中で、トレンチ５が開けられる部分の材料がシリコンから窒化ガリウム等のワイドバンドギャップ半導体に変わるため、例えば以下のようにしてトレンチゲート構造を作製する。
【００３２】
図３〜図８は、トレンチゲート構造の作製手順を説明する断面図である。まず、第１の半導体層３上に積層された第２の半導体層４の表面に例えばシリコンの酸化膜（ＳｉＯ2）やフォトレジストなどからなるエッチングマスク１２を積層する。エッチングマスク１２がシリコンの酸化膜である場合には、熱酸化法により酸化膜を生成させたり、化学気相成長（ＣＶＤ）法により酸化膜を堆積する。そして、このエッチングマスク１２にトレンチエッチング用のパターンを形成する（図３）。
【００３３】
次いで、ＲＩＥ（反応性エッチング）などの異方性エッチングを行い、第２の半導体層４にトレンチ５を形成する（図４）。なお、図４は、エッチングの途中の状態を示している。このエッチング中に、トレンチ５の底に第１の半導体層３が露出したことを検知した時点で、エッチングを停止する（図５）。そして、エッチングマスク１２を除去する。その後、残っている第２の半導体層４のシリコンをマスクとして自己整合的に第１の半導体層３をエッチングして、トレンチ５をさらに深くする（図６）。この二段階目のエッチングは、ＲＩＥによる異方性エッチングでもよいし、通常のドライエッチングによる等方性エッチングでもよい。
【００３４】
トレンチの形成が終了したら、ゲート絶縁膜６を形成する（図７）。その際、ＣＶＤ法やスパッタ法を用いてもよいし、例えば第１の半導体層３が窒化ガリウムまたは炭化ケイ素でできている場合には、それぞれ熱酸化により酸化ガリウム（Ｇａ2Ｏ3）または二酸化ケイ素を生成してもよい。次いで、ＣＶＤ法やスパッタ法によりゲート電極７となる導電体を堆積する（図８）。そして、ゲート絶縁膜６およびゲート電極７を所望のパターンに成形してトレンチゲート構造ができあがる。これ以降のプロセスは、例えばトレンチゲート構造を有するＭＯＳＦＥＴなどの通常のシリコンデバイスと同様である。
【００３５】
図９は、耐圧構造部の別の構成を示す断面図である。図９に示す耐圧構造部は、第１の半導体層３の露出部分の一部に、チップ外周に沿って第２の半導体層４を囲むように、ガードリングとなるｐ型の不純物領域１３を設けたものである。図示例では、ガードリングの数は１本であるが、２本以上のガードリングを設けてもよい。図９に示す耐圧構造を設けることによって、図２に示す耐圧構造よりも高い耐圧が得られる。
【００３６】
図１０は、耐圧構造部の別の構成を示す断面図である。図１０に示す耐圧構造部は、図９に示す耐圧構造部において、第１の半導体層３の露出部分を絶縁膜１４で被覆し、その絶縁膜１４の開口部を介してガードリングとなるｐ型不純物領域１３にフィールドプレート１５を接触させたものである。絶縁膜１４は、例えば二酸化ケイ素、窒化ケイ素または窒化アルミニウムなどでできている。
【００３７】
図１１は、耐圧構造部の別の構成を示す断面図である。図１１に示す耐圧構造部は、第１の半導体層３の終端部を、第２の半導体層４から支持基板２へ近づくに連れて第１の半導体層３が広くなる錐台状（メサ状）のベベル構造にしたものである。第１の半導体層３の終端部をこのような形状にするには、図１２に示すように、第２の半導体層４と、第１の半導体層３の、第２の半導体層４寄りの部分をエッチングマスク１６で被覆した状態で第１の半導体層３を等方的にドライエッチングし、支持基板２が露出したらエッチングを終了すればよい。エッチングマスク１６としては、例えばフォトレジストを用いてもよいし、シリコンの酸化膜や窒化膜（Ｓｉ3Ｎ4）を用いてもよい。
【００３８】
以上説明したように、実施の形態によれば、半導体素子の表面構造部をシリコンの微細加工技術などの既存の高度な加工技術を用いて作製することができるので、その表面構造部が比較的複雑な構造であっても、容易に作製することができる。例えば、ＭＯＳＦＥＴの表面構造部を、イオン注入法と熱拡散処理という既に正確な制御性が確立されたシリコンプロセスを用いて作製することによって、しきい値のばらつきを極めて小さくすることができる。
【００３９】
それに対して、第２の半導体層４がシリコンではなく、炭化ケイ素である場合には、半導体素子の表面構造部に設けられる不純物拡散領域を形成する際に１６００℃以上の高温で熱処理を行う必要がある。そのため、高性能な熱処理装置が必要となり、装置のコストがかさむという欠点や、所定の温度までの加熱や冷却に時間がかかり、スループットが低下するという欠点がある。また、第２の半導体層４が窒化ガリウムである場合には、１０００℃以上の高温環境下で窒化ガリウムが不安定になるため、１０００℃よりも低い温度で半導体素子の表面構造部を作製する必要がある。その場合には、イオン注入法などの一般的な手法によって不純物拡散領域、特にｐ型の不純物拡散領域を作製することは極めて困難である。
【００４０】
また、実施の形態によれば、反転層領域がシリコンでできているので、シリコンと同程度の高い反転層移動度が得られる。従って、反転層領域の抵抗成分を従来のシリコンデバイスとほぼ同程度に低く抑えることができる。さらに、第１の半導体層３の厚さを従来のシリコンデバイスの厚さのおおよそ１／１０程度に薄くすることができるので、例えば第１の半導体層３をドリフト層とする縦型のＭＩＳ型半導体装置を作製した場合に、オン抵抗のうちのドリフト層の抵抗成分を従来のシリコンデバイスのおおよそ１／１０にすることができる。従って、ドリフト層の抵抗成分にチャネル抵抗やその他の部分による抵抗成分を加えた総合的なオン抵抗を大幅に小さくすることができる。
【００４１】
例えば、従来のシリコンでできた耐圧６００ＶのＭＯＳＦＥＴでは、その理論的なオン抵抗の限界値は５３ｍΩｃｍである。そして、シミュレーションなどを用いた分析によって、そのオン抵抗のうちの約９２％、すなわち４８．８ｍΩｃｍがドリフト層の抵抗成分で占められていることがわかっている。残りの４．２ｍΩｃｍは、チャネル抵抗など、ドリフト層以外の部分の抵抗成分である。ここで、ドリフト層の厚さが従来の１／１０になれば、ドリフト層の抵抗率が従来と同じであるとしても、総合的なオン抵抗は、従来の１／６程度の９．１ｍΩｃｍ（＝４８．８ｍΩｃｍ×（１／１０）＋４．２ｍΩｃｍ）となり、大幅に低減される。
【００４２】
また、実施の形態によれば、チップ外周部の第１の半導体層３に耐圧構造部を形成することによって、短い寸法で高い素子耐圧を得ることができる。例えば、第１の半導体層３が窒化ガリウムなどのワイドバンドギャップ半導体で構成されている場合、第１の半導体層３がシリコンでできている場合よりも１桁大きい電界強度が許容される。従って、例えば第１の半導体層３を窒化ガリウムで構成し、６００Ｖの耐圧を得ようとすれば、耐圧構造部の幅は５０μｍ以下で十分である。一例として、一辺の長さが３ｍｍの正方形チップ（面積は９．０ｍｍ2）において、耐圧構造部の幅が５０μｍであれば、チップの有効面積は８．４１ｍｍ2（＝（３−０．０５×２）2）となり、無効面積の占める割合は６．６％になる。
【００４３】
それに対して、第１の半導体層３がシリコンでできている場合には、シリコンのバンドギャップが１．１ｅＶであるため、高い耐圧を得ようとすると最大電界を０．３ＭＶ／ｃｍ以下にする必要がある。そのため、例えば６００Ｖの耐圧を得ようとすれば、耐圧構造部の幅は３００μｍ以上となる。耐圧構造部の幅を３００μｍとすると、一辺の長さが３ｍｍの正方形チップでは、チップの有効面積は５．７６ｍｍ2（＝（３−０．３×２）2）となり、無効面積の占める割合は３６％になる。従って、実施の形態によれば、チップの無効面積の割合を大幅に低減することができる。
【００４４】
また、実施の形態によれば、ゲート耐圧がゲート絶縁膜６の耐圧で決まるので、ゲート電極７に数十Ｖ程度の正極性および負極性のいずれの電圧も印加することができる。また、ゲート構造は素子耐圧によらないので、高耐圧素子であっても高速スイッチング性能を得ることができる。
【００４５】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、支持基板２の材料が第１の半導体層３の材料と同じであってもよい。すなわち、第１の半導体層３が窒化ガリウムでできている場合、支持基板２も窒化ガリウムでできていてもよい。この場合、支持基板２と第１の半導体層３を別々のものとし、支持基板２の上に第１の半導体層３をエピタキシャル成長させてもよい。あるいは、支持基板２と第１の半導体層３は同じものであり、第１の半導体層３を含めて支持基板２としてもよい。
【００４６】
また、第１の半導体層３が窒化ガリウムでできている場合、支持基板２がシリコン、炭化シリコンまたはサファイア（Ａｌ2Ｏ3）でできており、支持基板２と第１の半導体層３の間に窒化アルミニウムなどでできたバッファ層が設けられていてもよい。さらに、半導体素子が横型の素子である場合には、支持基板２が絶縁性の材料でできていてもよい。また、第２の半導体層４に形成される半導体素子の数は、１個でもよいし、３個以上でもよい。また、ＭＯＳＦＥＴ以外の半導体素子、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やショットキーダイオードなどを作製してもよい。なお、本発明は、ｐ型とｎ型の導電型を逆にしても同様に成り立つ。
【産業上の利用可能性】
【００４７】
以上のように、本発明にかかる半導体装置およびその製造方法は、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明にかかる半導体装置の全体を示す断面図である。
【図２】図１の耐圧構造部を拡大して示す断面図である。
【図３】図１のトレンチゲート構造の作製手順を説明する断面図である。
【図４】図１のトレンチゲート構造の作製手順を説明する断面図である。
【図５】図１のトレンチゲート構造の作製手順を説明する断面図である。
【図６】図１のトレンチゲート構造の作製手順を説明する断面図である。
【図７】図１のトレンチゲート構造の作製手順を説明する断面図である。
【図８】図１のトレンチゲート構造の作製手順を説明する断面図である。
【図９】耐圧構造部の別の構成を示す断面図である。
【図１０】耐圧構造部の別の構成を示す断面図である。
【図１１】耐圧構造部の別の構成を示す断面図である。
【図１２】図１１の耐圧構造部の形成方法を説明する断面図である。
【符号の説明】
【００４９】
１  ドレイン電極
２  支持基板
３  第１の半導体層
４  第２の半導体層
５  トレンチ
１２  トレンチ形成用のマスク
１３  不純物領域
１４  絶縁膜
１５  導電部（フィールドプレート）
【図１】
2006245243.tif 000003
【図２】
2006245243.tif 000004
【図３】
2006245243.tif 000005
【図４】
2006245243.tif 000006
【図５】
2006245243.tif 000007
【図６】
2006245243.tif 000008
【図７】
2006245243.tif 000009
【図８】
2006245243.tif 000010
【図９】
2006245243.tif 000011
【図１０】
2006245243.tif 000012
【図１１】
2006245243.tif 000013
【図１２】
2006245243.tif 000014