(57)【要約】【課題】従来に比べて少ない専有面積のインダクタを提供すること。【解決手段】半導体基板上に形成されたインダクタであって、第１層のスパイラル状伝送線路11、第２層の伝送線路12、第３層のスパイラル状伝送線路13を構成要素とし、伝送線路11と伝送線路13とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路11の出力部は接続点con1において伝送線路12の入力部に接続し、伝送線路12の第１の出力部は接続点con2において伝送線路13の入力部に接続し、伝送線路12の第２の出力部は接続点con4において半導体基板上に形成されたキャパシタ15の１つの端子に接続していることを特徴とするインダクタを構成する。【選択図】    図１
2006245273.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層とは異なる第２の層内に形成された第２の伝送線路とを構成要素とし、
該第１の伝送線路と該第２の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第２の伝送線路に沿って重なり部分を有し、
該第１の伝送線路と該第２の伝送線路とは接続部あるいは回路を介して接続することを特徴とするインダクタ。
【請求項２】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、
該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の第１の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の第２の出力部は該半導体基板上に形成されたキャパシタの１つの端子に接続することを特徴とするインダクタ。
【請求項３】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路及び第３の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第４の伝送線路とを構成要素とし、
該第１の伝送線路と該第４の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第４の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第１の端子に接続し、該キャパシタの第２の端子は該第３の伝送線路の入力部に接続し、該第３の伝送線路の出力部は該第４の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項４】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、
該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第１の端子に接続し、該キャパシタの第２の端子は該第３の伝送線路の入力部に接続することを特徴とするインダクタ。
【請求項５】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、
該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項６】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路と、該第２の層内に形成された第４の伝送線路と、該第１の層内に形成された第５の伝送線路と、該第２の層内に形成された第６の伝送線路と、該第３の層内に形成された第７の伝送線路とを構成要素とし、
該第１の伝送線路と該第２の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第２の伝送線路に沿って重なり部分を有し、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第３の伝送線路と該第４の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第３及び第４の伝送線路に沿って重なり部分を有し、該第３の伝送線路と該第５の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第３及び第５の伝送線路に沿って重なり部分を有し、該第５の伝送線路と該第６の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第５及び第６の伝送線路に沿って重なり部分を有し、該第５の伝送線路と該第７の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第５及び第６の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第３の伝送線路の出力部は該第４の伝送線路の入力部に接続部を介して接続し、該第４の伝送線路の出力部は該第５の伝送線路の入力部に接続部を介して接続し、該第５の伝送線路の出力部は該第６の伝送線路の入力部に接続部を介して接続し、該第６の伝送線路の出力部は該第７の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項７】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、
該第１の伝送線路と該第２の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第２の伝送線路に沿って重なり部分を有し、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の出力部は該第２の伝送線路の入力部及び該第３の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項８】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、
該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の第１の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第１の伝送線路の第２の出力部は該半導体基板上に形成されたキャパシタの１つの端子に接続することを特徴とするインダクタ。
【請求項９】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路と、該第３の層の該第２の層とは反対側に重なる第４の層内に形成された第４の伝送線路とを構成要素とし、
該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第２の伝送線路と該第４の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第２及び第４の伝送線路に沿って重なり部分を有し、
該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第３の伝送線路の出力部は該第４の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項１０】
上記伝送線路のうちの少なくとも２つが、上記半導体基板の基板面に垂直な方向から見たときに、該２つの伝送線路に沿って重なり部分を有し、該２つの伝送線路が、共にスパイラル形状を有するか、または、共にメアンダ形状を有することを特徴とする請求項１ないし９のいずれかに記載のインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインダクタに関する。
【背景技術】
【０００２】
図２０と図２１に従来のインダクタの一例を示す。
【０００３】
図２０において、インダクタは伝送線路191、192、193、194によって構成され、伝送線路191及び193がスパイラル状であり、これらの間を伝送線路192が、接続点con1とcon3とにおいて、直列に接続している。伝送線路193の、接続点con3とは反対側の端は接続点con2において、伝送線路194に接続している。伝送線路191と192との間、及び、伝送線路193と194との間には絶縁層が介在している。また、キャパシタ195が、接続点con3において、インダクタに接続している。
【０００４】
図２１において、メアンダ状の伝送線路201が、接続点con1において、キャパシタ202と接続している。
【０００５】
上記のインダクタとキャパシタとの組み合わせの等価回路は、図２に示したものと同様であり、インダクタとキャパシタによるＴ型回路として広く知られているものである。キャパシタの、インダクタに接続されていない側の端子をグランドに接続すれば、ローパスフィルタ（下記非特許文献１のp191 図5-1 (c)参照）として使用できる。また、ローパス型の整合回路としても広く用いられている。
【０００６】
【非特許文献１】Arthur  B.  Williams  著  加藤康雄  監  訳  「電子フィルタ  第３版」  マグロウヒル出版株式会社  1990.4.25  発行
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図２０及び図２１からも分かるとおり、上記Ｔ型回路の構成には、サイズの大きなインダクタが２つ必要なため、高価な半導体基板上において、大きな面積を専有してしまうという問題があった。
【０００８】
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、従来に比べて少ない専有面積のインダクタを提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明においては、請求項１に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層とは異なる第２の層内に形成された第２の伝送線路とを構成要素とし、該第１の伝送線路と該第２の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第２の伝送線路に沿って重なり部分を有し、該第１の伝送線路と該第２の伝送線路とは接続部あるいは回路を介して接続することを特徴とするインダクタを構成する。
【００１０】
また、本発明においては、請求項２に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の第１の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の第２の出力部は該半導体基板上に形成されたキャパシタの１つの端子に接続することを特徴とするインダクタを構成する。
【００１１】
また、本発明においては、請求項３に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路及び第３の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第４の伝送線路とを構成要素とし、該第１の伝送線路と該第４の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第４の伝送線路に沿って重なり部分を有し、該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第１の端子に接続し、該キャパシタの第２の端子は該第３の伝送線路の入力部に接続し、該第３の伝送線路の出力部は該第４の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【００１２】
また、本発明においては、請求項４に記載のように、
半導体基板上に形成されたインダクタであって、
該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第１の端子に接続し、該キャパシタの第２の端子は該第３の伝送線路の入力部に接続することを特徴とするインダクタを構成する。
【００１３】
また、本発明においては、請求項５に記載のように、半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【００１４】
また、本発明においては、請求項６に記載のように、半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路と、該第２の層内に形成された第４の伝送線路と、該第１の層内に形成された第５の伝送線路と、該第２の層内に形成された第６の伝送線路と、該第３の層内に形成された第７の伝送線路とを構成要素とし、該第１の伝送線路と該第２の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第２の伝送線路に沿って重なり部分を有し、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第３の伝送線路と該第４の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第３及び第４の伝送線路に沿って重なり部分を有し、該第３の伝送線路と該第５の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第３及び第５の伝送線路に沿って重なり部分を有し、該第５の伝送線路と該第６の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第５及び第６の伝送線路に沿って重なり部分を有し、該第５の伝送線路と該第７の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第５及び第６の伝送線路に沿って重なり部分を有し、該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第３の伝送線路の出力部は該第４の伝送線路の入力部に接続部を介して接続し、該第４の伝送線路の出力部は該第５の伝送線路の入力部に接続部を介して接続し、該第５の伝送線路の出力部は該第６の伝送線路の入力部に接続部を介して接続し、該第６の伝送線路の出力部は該第７の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【００１５】
また、本発明においては、請求項７に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、該第１の伝送線路と該第２の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第２の伝送線路に沿って重なり部分を有し、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第１の伝送線路の出力部は該第２の伝送線路の入力部及び該第３の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【００１６】
また、本発明においては、請求項８に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路とを構成要素とし、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第１の伝送線路の第１の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第１の伝送線路の第２の出力部は該半導体基板上に形成されたキャパシタの１つの端子に接続することを特徴とするインダクタを構成する。
【００１７】
また、本発明においては、請求項９に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層に重なる第２の層内に形成された第２の伝送線路と、該第２の層の該第１の層とは反対側に重なる第３の層内に形成された第３の伝送線路と、該第３の層の該第２の層とは反対側に重なる第４の層内に形成された第４の伝送線路とを構成要素とし、該第１の伝送線路と該第３の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第３の伝送線路に沿って重なり部分を有し、該第２の伝送線路と該第４の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第２及び第４の伝送線路に沿って重なり部分を有し、該第１の伝送線路の出力部は該第２の伝送線路の入力部に接続部を介して接続し、該第２の伝送線路の出力部は該第３の伝送線路の入力部に接続部を介して接続し、該第３の伝送線路の出力部は該第４の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【００１８】
また、本発明においては、請求項１０に記載のように、
上記伝送線路のうちの少なくとも２つが、上記半導体基板の基板面に垂直な方向から見たときに、該２つの伝送線路に沿って重なり部分を有し、該２つの伝送線路が、共にスパイラル形状を有するか、または、共にメアンダ形状を有することを特徴とする請求項１ないし９のいずれかに記載のインダクタを構成する。
【発明の効果】
【００１９】
本発明の実施によって、従来に比べて少ない専有面積のインダクタを提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態においては、半導体基板上の第１の層内に形成された第１の伝送線路と、該第１の層とは異なる第２の層内に形成された第２の伝送線路とを構成要素とし、該第１の伝送線路と該第２の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第１及び第２の伝送線路に沿って細長い形状の重なり部分を有し、該第１の伝送線路と該第２の伝送線路とは直接あるいは他の回路を介して接続することを特徴とするインダクタを構成する。
【実施例】
【００２１】
以下、本発明を実施するための最良の形態を実施例によって詳細に説明する。
【００２２】
（実施例１）
図１は、本発明の第１の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１の層内に形成された伝送線路（第１層の伝送線路と呼ぶ、以下同様）11、第２層の伝送線路12、第３層の伝送線路13を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３の層（第３層と呼ぶ、以下同様）、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００２３】
図１の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路11と伝送線路13とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図１の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００２４】
図１の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図１の（a）におけるcon1〜con4によって示されている。伝送線路11の出力部は接続点con1において伝送線路12の入力部に接続し、伝送線路12の第１の出力部は接続点con2において伝送線路13の入力部に接続し、伝送線路12の第２の出力部は接続点con4において半導体基板上に形成されたキャパシタ15の１つの端子に接続している。また、伝送線路13の出力部は、接続点con3において、第３層よりも半導体基板に近い（あるいは遠い）第４層の伝送線路14の入力部に接続している。
【００２５】
伝送線路11と伝送線路13とはスパイラル（渦巻き）形状を有し、インダクタとして働き、この２つのインダクタが直列に接続し、その接続点にキャパシタ15が接続し、図２に示したＴ型回路を形成している。信号は伝送線路11の入力部から入力され、伝送線路14の出力部から出力される。
【００２６】
なお、このＴ型回路の周囲にはグランドプレーン16が設けられている。
【００２７】
本実施例において、伝送線路11及び13が、それぞれ、請求項１に記載の第１及び第２の伝送線路に該当し、伝送線路13が請求項１に記載の回路に該当している。
【００２８】
（実施例２）
図３は、本発明の第２の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路31、第２層の伝送線路32、33、第３層の伝送線路34を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００２９】
図３の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路31と伝送線路34とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図３の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００３０】
図３の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図３の（a）におけるcon1〜con5によって示されている。伝送線路31の出力部は接続点con1において伝送線路32の入力部に接続し、伝送線路32の出力部は接続点con4においてキャパシタ36の第１の端子に接続し、半導体基板上に形成されたキャパシタ36の第２の端子はcon5において伝送線路33の入力部に接続し、伝送線路33の出力部は接続点con2において伝送線路34の入力部に接続している。また、伝送線路34の出力部は、接続点con3において、第３層よりも半導体基板に近い（あるいは遠い）第４層の伝送線路35の入力部に接続している。
【００３１】
伝送線路31と伝送線路34とはスパイラル形状を有し、インダクタとして働き、この２つのインダクタがキャパシタ36を介して直列に接続し、図４に示した回路を形成している。信号は伝送線路31の入力部から入力され、伝送線路35の出力部から出力される。
【００３２】
なお、この回路の周囲にはグランドプレーン37が設けられている。
【００３３】
本実施例において、伝送線路31及び34が、それぞれ、請求項１に記載の第１及び第２の伝送線路に該当し、伝送線路32、キャパシタ36及び伝送線路33が請求項１に記載の回路を構成している。
【００３４】
なお、伝送線路33を省いて、キャパシタ36の第２の端子を伝送線路34の入力部に接続しても、本実施例と同等の効果が得られる。
【００３５】
（実施例３）
図５は、本発明の第３の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路51、第２層の伝送線路52、第３層の伝送線路53を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００３６】
図５の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路51と伝送線路52とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路51と伝送線路53とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図５の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００３７】
本実施例が実施例１と異なる点は、伝送線路52もスパイラル形状を有し、同一専有面積において、実施例１に比べて高いインダクタンスを有することにある。
【００３８】
図５の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図５の（a）におけるcon1〜con4によって示されている。伝送線路51の出力部は接続点con1において伝送線路52の入力部に接続し、伝送線路52の第１の出力部は接続点con2において伝送線路53の入力部に接続し、伝送線路52の第２の出力部は接続点con4において半導体基板上に形成されたキャパシタ55の１つの端子に接続している。また、伝送線路53の出力部は、接続点con3において、第３層よりも半導体基板に近い（あるいは遠い）第４層の伝送線路54の入力部に接続している。
【００３９】
伝送線路51と伝送線路52と伝送線路53とはスパイラル形状を有し、インダクタとして働き、この２つのインダクタが直列に接続し、その接続点にキャパシタ55が接続し、図６に示したＴ型回路を形成している。信号は伝送線路51の入力部から入力され、伝送線路54の出力部から出力される。
【００４０】
なお、この回路の周囲にはグランドプレーン56が設けられている。
【００４１】
（実施例４）
図７は、本発明の第４の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路71、第２層の伝送線路72、第３層の伝送線路73を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００４２】
図７の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路71と伝送線路73とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図７の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００４３】
図７の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図７の（a）におけるcon1〜con3によって示されている。伝送線路71の出力部は接続点con1において伝送線路72の入力部に接続し、伝送線路72の出力部は接続点con2において伝送線路73の入力部に接続している。また、伝送線路73の出力部は、接続点con3において、第３層よりも半導体基板に近い（あるいは遠い）第４層の伝送線路74の入力部に接続している。
【００４４】
本実施例が実施例１と異なる点は、キャパシタ15が回路構成のための要素となっていない点である。
【００４５】
伝送線路71と伝送線路73とはスパイラル形状を有し、インダクタとして働き、この２つのインダクタが直列に接続して１つのインダクタとなっている。信号は伝送線路71の入力部から入力され、伝送線路74の出力部から出力される。
【００４６】
なお、このインダクタの周囲にはグランドプレーン75が設けられている。
【００４７】
（実施例５）
図８は、本発明の第５の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路81、第２層の伝送線路82、第３層の伝送線路83を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００４８】
図８の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路81と伝送線路82とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路81と伝送線路83とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図８の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００４９】
本実施例が実施例４と異なる点は、伝送線路82もスパイラル形状を有し、同一専有面積において、実施例４に比べて高いインダクタンスを有することにある。
【００５０】
図８の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホールを通して行うことができる。そのような接続点の位置は、図８の（a）におけるcon1〜con3によって示されている。伝送線路81の出力部は接続点con1において伝送線路82の入力部に接続し、伝送線路82の出力部は接続点con2において伝送線路83の入力部に接続している。また、伝送線路83の出力部は、接続点con3において、第３層よりも半導体基板に近い（あるいは遠い）第４層の伝送線路84の入力部に接続している。
【００５１】
本実施例が実施例３と異なる点は、キャパシタ55が回路構成のための要素となっていない点である。
【００５２】
伝送線路81と伝送線路82と伝送線路83とはスパイラル形状を有し、インダクタとして働き、この２つのインダクタが直列に接続して１つのインダクタとなっている。信号は伝送線路81の入力部から入力され、伝送線路84の出力部から出力される。
【００５３】
なお、このインダクタの周囲にはグランドプレーン85が設けられている。
【００５４】
（実施例６）
図９は、本発明の第６の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路91、95、第２層の伝送線路92、94、96、第３層の伝送線路93、97を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００５５】
図９の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路91と伝送線路92とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路91と伝送線路93とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路93と伝送線路94とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路93と伝送線路95とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路95と伝送線路96とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路95と伝送線路97とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有ている。なお、図９の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００５６】
本実施例の特徴は、第１層〜第３層に伝送線路を密に形成し、これによって、専有面積当たりのインダクタンスを高めている点にある。
【００５７】
図９の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホールを通して行うことができる。そのような接続点の位置は、図９の（a）におけるcon1〜con7によって示されている。伝送線路91の出力部は接続点con1において伝送線路92の入力部に接続し、伝送線路92の出力部は接続点con2において伝送線路93の入力部に接続し、伝送線路93の出力部は接続点con3において伝送線路94の入力部に接続し、伝送線路94の出力部は接続点con4において伝送線路95の入力部に接続し、伝送線路95の出力部は接続点con5において伝送線路96の入力部に接続し、伝送線路96の出力部は接続点con6において伝送線路97の入力部に接続している。また、伝送線路97の出力部は、接続点con7において、第３層よりも半導体基板に近い（あるいは遠い）第４層の伝送線路98の入力部に接続している。
【００５８】
伝送線路91〜97は、図９の（a）に示したように、直列接続した状態で、スパイラル形状を有し、１つのインダクタとして働く。信号は伝送線路91の入力部から入力され、伝送線路98の出力部から出力される。
【００５９】
なお、このインダクタの周囲にはグランドプレーン99が設けられている。
【００６０】
（実施例７）
図１０は、本発明の第７の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路101、第２層の伝送線路102、第３層の伝送線路103を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００６１】
図１０の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路101と伝送線路102とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路101と伝送線路103とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図１０の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路101、102、103はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００６２】
図１０の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図１０の（a）におけるcon1によって示されている。伝送線路101の出力部は、接続点con1において、伝送線路102の入力部及び伝送線路103の入力部に接続している。
【００６３】
上記の接続によって、図１１に示したように、インダクタを構成要素としたＴ型回路が形成され、伝送線路101の入力部がポート１（図中、port1として示す、以下同様）となり、伝送線路102、103の出力部が、それぞれ、ポート２、３となる。信号はポート１から入力され、ポート２、３から出力される。
【００６４】
（実施例８）
図１２は、本発明の第８の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路121、第３層の伝送線路122を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第１層の順に重なっており、第３層と第１層との間に第２層が介在する。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００６５】
図１２の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路121と伝送線路122とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図１２の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路121、122はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００６６】
図１２の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図１２の（a）におけるcon1〜con3によって示されている。伝送線路121の入力部と伝送線路122の入力部とは接続点con1において接続し、伝送線路121の出力部は接続点con2において第３層の伝送線路123の入力部に接続し、伝送線路122の出力部は、接続点con3において、第３層よりも半導体基板に近い（あるいは遠い）第４層の伝送線路124の入力部に接続している。
【００６７】
上記の接続によって、図１３に示したように、インダクタを構成要素とした回路が形成され、伝送線路121、122の入力部がポート１となり、伝送線路123、124の出力部が、それぞれ、ポート２、３となる。信号はポート１から入力され、ポート２、３から出力される。
【００６８】
本実施例において、伝送線路121及び122が、それぞれ、請求項１に記載の第１及び第２の伝送線路に該当し、伝送線路121と伝送線路122とが上記接続部を介して接続している。
【００６９】
（実施例９）
図１４は、本発明の第９の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路141、第２層の伝送線路142を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層の順であってもよい。
【００７０】
図１４の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路141と伝送線路142とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図１４の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路141、142はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００７１】
図１４の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図１４の（a）におけるcon1によって示されている。伝送線路141の出力部は、con1において、伝送線路142の出力部と、第２層よりも半導体基板に近い（あるいは遠い）第３層の伝送線路143の入力部とに接続している。
【００７２】
上記の接続によって、図１５に示したように、インダクタを構成要素とした回路が形成され、伝送線路141、142の入力部が、それぞれ、ポート１、２となり、伝送線路143の出力部が３となる。信号はポート１、２から入力され、ポート３から出力される。
【００７３】
本実施例において、伝送線路141及び142が、それぞれ、請求項１に記載の第１及び第２の伝送線路に該当し、伝送線路141と伝送線路142とが上記接続部を介して接続している。
【００７４】
（実施例１０）
図１６は、本発明の第１０の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路161、第２層の伝送線路162、第３層の伝送線路163を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００７５】
図１６の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路161と伝送線路162とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路161と伝送線路163とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図１６の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路161、162、163はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００７６】
図１６の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図１６の（a）におけるcon1〜con3によって示されている。伝送線路161の第１の出力部は接続点con1において伝送線路162の入力部に接続し、伝送線路162の出力部は接続点con2において伝送線路163の入力部に接続し、伝送線路161の第２の出力部は、con3において、半導体基板上に形成されたキャパシタ164の１つの端子に接続している。上記の接続によって、図２に示したＴ型回路が構成される。信号は伝送線路161の入力部から入力され、伝送線路163の出力部から出力される。
【００７７】
なお、このＴ型回路の周囲にはグランドプレーン165が設けられている。
【００７８】
本実施例における、メアンダ形状を有する伝送線路を、スパイラル形状を有する伝送線路で置き換え、該スパイラル形状を有する伝送線路のうちの少なくとも２つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、本実施例における効果と同様の効果が得られる。
【００７９】
（実施例１１）
図１７は、本発明の第１１の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路171、第２層の伝送線路172、第３層の伝送線路173を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層の順であってもよい。
【００８０】
図１７の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路171と伝送線路172とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路171と伝送線路173とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図１７の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路171、172、173はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００８１】
図１７の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図１７の（a）におけるcon1、con2によって示されている。伝送線路171の出力部は接続点con1において伝送線路172の入力部に接続し、伝送線路172の出力部は接続点con2において伝送線路173の入力部に接続している。上記の接続によって、１つのインダクタが構成される。信号は伝送線路171の入力部から入力され、伝送線路173の出力部から出力される。
【００８２】
なお、このインダクタの周囲にはグランドプレーン174が設けられている。
【００８３】
（実施例１２）
図１８は、本発明の第１２の実施例を説明する図である。本実施例は、半導体基板（図示せず）上に構成され、第１層の伝送線路181、第２層の伝送線路182、第３層の伝送線路183、第４層の伝送線路184を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第３層、第２層、第１層、第４層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第１層、第２層、第３層、第４層の順であってもよい。
【００８４】
図１８の（a）は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路181〜184の各々は、互いに、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図１８の（a）においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路181〜184はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【００８５】
図１８の（b）は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図１８の（a）におけるcon1、con2、con3によって示されている。伝送線路181の出力部は接続点con1において伝送線路182の入力部に接続し、伝送線路182の出力部は接続点con2において伝送線路183の入力部に接続し、伝送線路183の出力部は接続点con3において伝送線路184の入力部に接続している。上記の接続によって、１つのインダクタが構成される。信号は伝送線路181の入力部から入力され、伝送線路184の出力部から出力される。
【００８６】
なお、このインダクタの周囲にはグランドプレーン185が設けられている。
【００８７】
本実施例におけるメアンダ形状を有する伝送線路をスパイラル形状を有する伝送線路で置き換え、該スパイラル形状を有する伝送線路のうちの少なくとも２つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、本実施例における効果と同様の効果が得られる。
【００８８】
また、実施例１〜９におけるスパイラル形状を有する伝送線路をメアンダ形状を有する伝送線路で置き換え、該メアンダ形状を有する伝送線路のうちの少なくとも２つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、それぞれの実施例における効果と同様の効果が得られる。
【００８９】
なお、上記の実施例のすべてにおいて、半導体基板の基板面に垂直な方向から見たときに、伝送線路に沿って細長い形状の重なり部分を有する２つの伝送線路には、同一の向きに電流が流れるようになっている。このようにすることによって、インダクタのインダクタンスは、単層の場合と比較して、著しく増大する。
【００９０】
図１９は、実施例４におけるインダクタ（図７に示す）のインダクタンスと、従来の、単層で形成したインダクタのインダクタンスとを実測によって比較した結果を示している。図中、前者を「図７タイプ」、後者を「従来タイプ」で表記してある。この場合、従来タイプのインダクタに比べて、図７タイプのインダクタは、伝送線路の合計長さは約２倍であるが、約３倍のインダクタンスを有していることが判る。このように、本発明の実施によって、伝送線路の合計長さの倍率に比例するとして計算されるインダクタンスよりも大きいインダクタンスが得られることも、本発明の著しい効果の１つである。
【００９１】
本発明に係るインダクタの構造を、図１、図３、図５、あるいは図１６に示すような構造とすることにより、専有面積を大幅に縮小したＴ型回路を実現できる。この場合の伝送線路部分は、図１８のような構成でも良い。このような構成とすることにより、例えば図２０、図２１に示すような従来の構造と比べると、伝送線路部分の面積を約半分あるいはそれ以下にすることが可能である。
【００９２】
さらに、開口部を持ったグランドプレーンを周囲に配置することにより、この開口部によってインダクタのＱ値を改善しつつ、グランドプレーンに電界や磁界を誘導することによって基板の影響を低減できる。さらには、このグランドプレーンを利用し、図１、図５あるいは図１６におけるキャパシタの、伝送線路とは接続していない端子とグランドプレーンとを接続することにより、容易にローパス型の回路が構成できる。
【００９３】
また、図１、図３、図５あるいは図１６においてキャパシタをグランドプレーンの下に置くことにより、インダクタとキャパシタの寄生結合を低減できる。
【００９４】
さらには、図１０のような構造とすることにより、インダクタのみによるＴ型回路も構成できる。この場合、従来のインダクタに比べて、同じインダクタンスを有するインダクタの専有面積を約１/３にすることが可能である。換言すれば、同じ専有面積当たりのインダクタンスを３倍、あるいは、図１９と同様なことが起こって、３倍よりも大きくすることが可能である。
【００９５】
また、図１２や図１４に示す構造とすることにより、並列のインダクタの専有面積を削減できる。この場合、従来のインダクタに比べて、専有面積を約半分にすることが可能である。この回路は、信号分配器等に適する。
【００９６】
また、図９に示すような構造のインダクタとすることにより、同じインダクタンスでの比較において、従来に比べて専有面積の大幅な削減が可能である。
【図面の簡単な説明】
【００９７】
【図１】実施例１の構成を説明する図である。
【図２】実施例１の等価回路である。
【図３】実施例２の構成を説明する図である。
【図４】実施例２の等価回路である。
【図５】実施例３の構成を説明する図である。
【図６】実施例３の等価回路である。
【図７】実施例４の構成を説明する図である。
【図８】実施例５の構成を説明する図である。
【図９】実施例６の構成を説明する図である。
【図１０】実施例７の構成を説明する図である。
【図１１】実施例７の等価回路である。
【図１２】実施例８の構成を説明する図である。
【図１３】実施例８の等価回路である。
【図１４】実施例９の構成を説明する図である。
【図１５】実施例９の等価回路である。
【図１６】実施例１０の構成を説明する図である。
【図１７】実施例１１の構成を説明する図である。
【図１８】実施例１２の構成を説明する図である。
【図１９】本発明に係るインダクタのインダクタンスを従来のインダクタのインダクタンスと比較した図である。
【図２０】従来のインダクタの一例を示す図である。
【図２１】従来のインダクタの一例を示す図である。
【符号の説明】
【００９８】
11：第１層の伝送線路、12：第２層の伝送線路、13：第３層の伝送線路、14：第４層の伝送線路、15：キャパシタ、16：グランドプレーン、31：第１層の伝送線路、32、33：第２層の伝送線路、34：第３層の伝送線路、35：第４層の伝送線路、36：キャパシタ、37：グランドプレーン、51：第１層の伝送線路、52：第２層の伝送線路、53：第３層の伝送線路、54：第４層の伝送線路、55：キャパシタ、56：グランドプレーン、71：第１層の伝送線路、72：第２層の伝送線路、73：第３層の伝送線路、74：第４層の伝送線路、75：グランドプレーン、81：第１層の伝送線路、82：第２層の伝送線路、83：第３層の伝送線路、84：第４層の伝送線路、85：グランドプレーン、91：第１層の伝送線路、92：第２層の伝送線路、93：第３層の伝送線路、94：第２層の伝送線路、95：第１層の伝送線路、96：第２層の伝送線路、97：第３層の伝送線路、98：第４層の伝送線路、99：グランドプレーン、101：第１層の伝送線路、102：第２層の伝送線路、103：第３層の伝送線路、121：第１層の伝送線路、122：第３層の伝送線路、123：第２層の伝送線路、124：第４層の伝送線路、141：第１層の伝送線路、142：第２層の伝送線路、143：第３層の伝送線路、161：第１層の伝送線路、162：第２層の伝送線路、163：第３層の伝送線路、164：キャパシタ、165：グランドプレーン、171：第１層の伝送線路、172：第２層の伝送線路、173：第３層の伝送線路、174：グランドプレーン、181：第１層の伝送線路、182：第２層の伝送線路、183：第３層の伝送線路、184：第２層の伝送線路、185：グランドプレーン、191、192、193、194：伝送線路、195：キャパシタ、201：伝送線路、202：キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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