(57)【要約】【課題】機能面に振動子などを持つ機能素子が組み込まれ、機能素子の気密封止が可能であり、小型化や薄型化に対応可能である半導体装置とその製造方法を提供する。【解決手段】基板１０上にキャビティ用開口部１５ｂが形成された第１樹脂層１５が形成されており、機能面１６ｓに可動部または振動子が形成された機能素子１６ａを有するマイクロデバイス１６が、マイクロデバイスの機能面１６ｓがキャビティ用開口部１５ｂを塞いで機能面１６ｓとキャビティ用開口部１５ｂの内面とでキャビティＶを構成するように、マウントされており、マイクロデバイス１６の機能面１６ｓを除く面を被覆して、マイクロデバイス１６と第１樹脂層１５の上層に第２樹脂層(１９，２１，２３，２７)が形成されている構成とする。【選択図】図１
2006311183.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、キャビティ用開口部が形成された第１樹脂層と、
機能面に可動部または振動子が形成された機能素子を有し、前記機能面が前記キャビティ用開口部を塞いで前記機能面と前記キャビティ用開口部の内面とでキャビティを構成するようにマウントされたマイクロデバイスと、
前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１樹脂層の上層に形成された第２樹脂層と
を有する半導体装置。
【請求項２】
前記第１樹脂層及び前記第２樹脂層中に埋め込まれて配線が形成されている
請求項１に記載の半導体装置。
【請求項３】
前記キャビティが、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている
請求項１に記載の半導体装置。
【請求項４】
前記マイクロデバイスの前記機能面にバンプが形成されており、
前記キャビティ用開口部内において前記基板に電極が形成されており、
前記キャビティ内において前記バンプと前記電極が接合している
請求項１に記載の半導体装置。
【請求項５】
前記マイクロデバイスの前記機能面にダミーバンプが形成されており、
前記キャビティ用開口部内において前記基板にダミー電極が形成されており、
前記キャビティ内において前記ダミーバンプと前記ダミー電極が接合している
請求項４に記載の半導体装置。
【請求項６】
前記配線に接続するように、前記第１樹脂層及び前記第２樹脂層に半導体チップが埋め込まれている
請求項１に記載の半導体装置。
【請求項７】
前記基板は、半導体素子が形成された半導体基板である
請求項１に記載の半導体装置。
【請求項８】
基板に第１樹脂層を形成する工程と、
前記第１樹脂層にキャビティ用開口部を形成する工程と、
機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスを、前記機能面が前記キャビティ用開口部を塞いで前記機能面と前記キャビティ用開口部の内面とでキャビティを構成するように、マウントする工程と、
前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１樹脂層の上層に第２樹脂層を形成する工程と
を有する半導体装置の製造方法。
【請求項９】
前記第１樹脂層を形成する工程及び前記第２樹脂層を形成する工程において、前記第１樹脂層及び前記第２樹脂層中に配線を埋め込んで形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記機能面と前記キャビティ用開口部の内面とで構成される前記キャビティが、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されるように、前記マイクロデバイスをマウントする工程を真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気下で行う
請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記マイクロデバイスの前記機能面にバンプを形成する工程をさらに有し、
前記キャビティ用開口部内となる位置において前記基板に電極を形成する工程をさらに有し、
前記マイクロデバイスをマウントする工程において、前記機能面と前記キャビティ用開口部の内面とで形成するキャビティの領域内において前記バンプと前記電極を接合する
請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記バンプとしてスタッドバンプを形成し、
前記マイクロデバイスをマウントする工程において、超音波接合により前記スタッドバンプと前記電極を接合する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１樹脂層が未硬化の状態で前記マイクロデバイスをマウントする工程を行い、
前記マイクロデバイスをマウントする工程において、前記マイクロデバイスを加熱し、前記マイクロデバイスと接触する部分における前記キャビティ用開口部の縁部における前記第１樹脂層の表層部に熱を伝導して軟化させ、前記マイクロデバイスと前記第１樹脂層の密着度を高める
請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記マイクロデバイスをマウントする工程の後に、前記第１樹脂層を硬化する工程をさらに有する
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記マイクロデバイスの前記機能面にダミーバンプを形成する工程をさらに有し、
前記キャビティ用開口部内となる位置において前記基板にダミー電極を形成する工程とさらに有し、
前記マイクロデバイスをマウントする工程において、前記キャビティ内において前記ダミーバンプと前記ダミー電極を接合する
請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記第１樹脂層を形成する工程及び／または前記第２樹脂層を形成する工程において、前記配線に接続するように、前記第１樹脂層及び前記第２樹脂層に半導体チップを埋め込む
請求項８に記載の半導体装置の製造方法。
【請求項１７】
前記基板として、半導体素子が形成された半導体基板を使用する
請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子、あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つ機能素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やパーソナルコンピュータに代表されるモバイル機器においては、小型軽量化や多機能および高機能化が進んでおり、これらの機器を構成する部品や基板も同様に小型、薄型、軽量化や高密度実装化が進んでいる。また、半導体等のデバイスの実装に関しても、実装面積の小型化や伝達信号の高速化に伴い、モールドやセラミックパッケージによる実装から、いわゆるフリップチップ実装技術によりデバイスのベアチップを直接基板に実装し、封止する試みがとられている。
【０００３】
ところが、このフリップチップによるデバイスのダイレクト実装方法は、たとえば、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つマイクロデバイスの場合、機能面を封止材等で覆うことができないため、セラミックや金属、あるいはガラスなどの基板を用いて気密封止するパッケージ構造がとられている。
【０００４】
図１２はＭＥＭＳなどのパッケージ構造の従来例を示す断面図である。
例えば、セラミック、金属、ガラスなどのパッケージ部材（１００ａ，１００ｂ，１００ｃ）を積層して凹部１００ｄが設けられたパッケージ１００に、ＭＥＭＳなどの機能面１０１ａに可動部または振動子を持つマイクロデバイスが設けられた半導体チップ１０１が機能面１０１ａを上面にして収容され、外部との電気的な接続のために凹部内に設けられた電極１０２にワイヤボンディング１０３で接続されている。
さらに、金属、セラミックあるいはガラスなどからなるリッド１０４で凹部１００ｄが覆われて、封止剤１０５で封止され、凹部１００ｄとリッド１０４から気密封止されたキャビティ１０６が構成される。キャビティ１０６は、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。
【０００５】
また、特許文献１には、絶縁層と配線層とが積層された配線基板内のキャビティに、機能面に振動子または可動部を持つマイクロデバイスが設けられた半導体チップが実装されており、キャビティに露出する絶縁層の表面、及び中空部内面における絶縁層と配線層との境界を覆うようにしてキャビティ内面に疎水性材料の膜が形成され、キャビティの上面が金属膜で覆われて構成されている素子内装基板が開示されている。
【０００６】
しかしながら、図１２及び特許文献１に示された構造では、半導体チップをスムーズに収容するために、半導体チップの大きさよりもキャビティを相当大きくする必要があることから、マイクロデバイスを組み込んだモジュールまたは半導体装置のサイズや厚みが大きくなってしまうという不利益があり、また、製造するときに、マイクロデバイスを気密封止するためのセラミック基板や樹脂基板などのキャビティを構成するための基板が予め必要であることから、製造工程が多いという不利益がある。
【特許文献１】特開２００４−１７９５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、小型化や薄型化が可能でキャビティを構成するための基板が不要となる半導体装置と、その製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明の半導体装置は、基板と、前記基板上に形成され、キャビティ用開口部が形成された第１樹脂層と、機能面に可動部または振動子が形成された機能素子を有し、前記機能面が前記キャビティ用開口部を塞いで前記機能面と前記キャビティ用開口部の内面とでキャビティを構成するようにマウントされたマイクロデバイスと、前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１樹脂層の上層に形成された第２樹脂層とを有する。
【０００９】
上記の本発明の半導体装置は、基板上にキャビティ用開口部が形成された第１樹脂層が形成されており、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスが、マイクロデバイスの機能面がキャビティ用開口部を塞いで機能面とキャビティ用開口部の内面とでキャビティを構成するように、マウントされている。
さらに、マイクロデバイスの機能面を除く面を被覆して、マイクロデバイスと第１樹脂層の上層に第２樹脂層が形成されている。
【００１０】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、基板に第１樹脂層を形成する工程と、前記第１樹脂層にキャビティ用開口部を形成する工程と、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスを、前記機能面が前記キャビティ用開口部を塞いで前記機能面と前記キャビティ用開口部の内面とでキャビティを構成するように、マウントする工程と、前記マイクロデバイスの前記機能面を除く面を被覆して、前記マイクロデバイスと前記第１樹脂層の上層に第２樹脂層を形成する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法は、基板に第１樹脂層を形成し、第１樹脂層にキャビティ用開口部を形成する。
次に、機能面に可動部または振動子が形成された機能素子を有するマイクロデバイスを、機能面がキャビティ用開口部を塞いで機能面とキャビティ用開口部の内面とでキャビティを構成するように、マウントする。
次に、マイクロデバイスの機能面を除く面を被覆して、マイクロデバイスと第１樹脂層の上層に第２樹脂層を形成する。
【発明の効果】
【００１２】
本発明の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、キャビティが従来より小さくなって小型化や薄型化が可能であり、積層する樹脂層とマイクロデバイスでキャビティが構成されているのでキャビティを構成するための基板を予め用意する必要がない。
【００１３】
また、本発明の半導体装置の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスを気密封止して組み込んで製造する際に、キャビティを従来より小さくでき、小型化や薄型化して製造することが可能であり、積層する樹脂層とマイクロデバイスでキャビティを構成するので、製造するときにキャビティを構成するための基板を予め用意する必要がない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【００１５】
第１実施形態
図１は、本実施形態に係る半導体装置の模式断面図である。
ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子を備えたマイクロデバイスを内蔵してパッケージ化した半導体装置である。
【００１６】
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に下部配線１２、酸化シリコンなどからなる誘電体膜１３、及び電極１４が積層されている。下部配線１２及び電極１４は、例えば、アルミニウム、銅、金、銀、タングステン、パラジウム、白金などの導電性材料から構成される。
【００１７】
誘電体膜１３及び電極１４を被覆して、例えば、エポキシ樹脂などからなる第１樹脂層１５が１５〜２０μｍの膜厚で形成されている。
第１樹脂層１５には、電極１４に達する第１配線用開口部１５ａと、電極１４を含むようにしてマイクロデバイスに対応する形状で開口されてなるキャビティ用開口部１５ｂが形成されている。
【００１８】
上記のキャビティ用開口部１５ｂを塞ぐように、マイクロデバイス１６がマウントされている。
マイクロデバイス１６は、機能面１６ｓにＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子１６ａが形成されたデバイスであり、図面上はＭＥＭＳを示している。例えば、数μｍ〜１００μｍ程度の板厚、あるいは７００μｍ程度の板厚である。
ここで、キャビティ用開口部１５ｂの外周における第１樹脂層１５の縁部とマイクロデバイス１６の機能面１６ｓの縁部とが１００μｍ以上、例えば１００〜２００μｍ程度の幅で密着しており、キャビティ用開口部１５ｂの内面と機能面１６ｓから構成されるキャビティＶが封止されている。
また、マイクロデバイス１６の機能面１６ｓに、例えば金のスタッドバンプ１６ｂが形成されており、キャビティＶ内に存在する電極１４に接合している。
キャビティＶは、例えば、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。
【００１９】
一方、第１配線用開口部１５ａ内に埋め込まれて電極１４に接続するプラグ部分と一体になって、第１樹脂層１５上にシード層１７ａおよび銅層１７ｂからなる第１配線１７が形成されている。
【００２０】
第１配線１７を被覆して、第１樹脂層１５の上層に、例えばエポキシ樹脂などからなる第２樹脂層１９が１０〜数１０μｍあるいは数１００μｍの膜厚で形成されている。第２樹脂層１９は、例えばマイクロデバイス１７より一回り大きなパターンでマイクロデバイスの部分を開口するようにパターニングされている。さらに、第２樹脂層１９には、第１配線１７に達する第２配線用開口部が形成されている。
【００２１】
第２配線用開口部内に埋め込まれて、第１配線１７に接続するプラグ部分と一体になって、第２樹脂層１９上にシード層２０ａおよび銅層２０ｂからなる第２配線２０が形成されている。
【００２２】
第２配線２０を被覆して、第２樹脂層１９の上層に、例えばエポキシ樹脂などからなる第３樹脂層２１が１０〜数１０μｍあるいは数１００μｍの膜厚で形成されている。第３樹脂層２１は、マイクロデバイスの部分において、例えば第２樹脂層１９の開口パターン一回り大きなパターンで開口するようにパターニングされている。このように、第２樹脂層１９及び第３樹脂層２１はマイクロデバイス１６の大きさより段々と大きくなるパターンで階段状に開口するようにパターン加工されている。
さらに、第３樹脂層２１には第２配線２０に達する第３配線用開口部が形成されている。
【００２３】
第３配線用開口部内に埋め込まれて、第２配線２０に接続するプラグ部分と一体になって、第３樹脂層２１上にシード層２２ａおよび銅層２２ｂからなる第３配線２２が形成されている。
【００２４】
さらに、第３樹脂層２１の上層において、マイクロデバイス部分における第３樹脂層２１及び第２樹脂層１９の階段状の開口部と、マイクロデバイス１６の機能面以外の面を埋め込んで、例えばエポキシ樹脂などからなる第４樹脂層２３が１０〜数１０μｍあるいは数１００μｍの膜厚で形成されている。さらに、第４樹脂層２３には、第３配線２２に達する第４配線用開口部が形成されている。
【００２５】
第４配線用開口部内に埋め込まれて、第３配線２２に接続するプラグ部分と一体になって、第４樹脂層２３上にシード層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
【００２６】
第４配線２４に接続して、銅などからなる導電性ポスト２６が形成されており、その間隙における第４樹脂層２３の上層に、例えば、エポキシ樹脂を主成分にしてシリカ充填材を加えた材用や、シリコン系あるいはポリイミド系などの熱硬化樹脂系材料からなる絶縁性のバッファ層２７が形成されている。
さらに、バッファ層２７を貫通している導電性ポスト２６の上面にバンプ（突起電極）２８が形成されている。
【００２７】
上記の本実施形態の半導体装置は、基板上にキャビティ用開口部が形成された第１樹脂層が形成され、機能面に可動部または振動子が形成された機能素子を有し、機能面がキャビティ用開口部を塞いで機能面とキャビティ用開口部の内面とでキャビティを構成するようにマイクロデバイスはマウントされており、さらにマイクロデバイスの機能面を除く面を被覆して、マイクロデバイスと第１樹脂層の上層に第２〜第４樹脂層及びバッファ層からなる樹脂層が形成されている。
第１樹脂層と、第２〜第４樹脂層及びバッファ層中には、第１〜第４配線などの配線が埋め込まれて形成されている。
【００２８】
上記の本実施形態に係る半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、キャビティが従来より小さくなって小型化や薄型化が可能であり、積層する樹脂層とマイクロデバイスの表面でキャビティが構成されているのでキャビティを構成するための基板を予め用意する必要がなく、製造コストや製造時間を削減できる。
【００２９】
また、マイクロデバイスの機能面にダミーバンプが形成されており、キャビティ用開口部内において基板にダミー電極が形成されており、キャビティ内においてダミーバンプとダミー電極が接合していることが好ましい。これにより、マイクロデバイスの接合強度を高めてより強固に接合することができる。
【００３０】
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法などによりシリコン基板１０上に酸化シリコンを成膜して下地絶縁膜１１とし、下部配線１２をパターン形成し、さらに酸化シリコンなどから誘電体膜１３を形成してパターン開口した後、開口部内に電極１４をパターン形成する。
下部配線１２及び電極１４は、例えば、スパッタリング法、ＣＶＤ法、メッキ法あるいは蒸着法などにより、アルミニウム、銅、金、銀、タングステン、パラジウム、白金などの導電性材料を成膜し、パターン加工して形成する。
【００３１】
次に、図２（ｂ）に示すように、例えばスピンコート法などにより、マイクロデバイスのスタッドバンプの高さより薄い膜厚となるように、例えば１５〜２０μｍの膜厚で感光性のエポキシ樹脂を形成し、第１配線用開口部及びキャビティ用開口部を開口するパターンで露光及び現像を行って、第１配線用開口部１５ａ及びキャビティ用開口部１５ｂが形成された第１樹脂層１５を形成する。
このとき、第１樹脂層１５は未硬化としておき、以下のマイクロデバイス１６のマウント後に硬化処理を行うようにする。
【００３２】
次に、図２（ｃ）に示すように、例えば機能面１６ｓにＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの可動部または振動子を持つ機能素子１６ａが形成されたデバイスであるマイクロデバイス１６をマウントする。
マイクロデバイス１６には、機能面１６ｓに、第１樹脂層の膜厚より高い７０μｍの高さのスタッドバンプ１６ｂが形成されている。
【００３３】
上記のマイクロデバイス１６のマウントとしては、まず、図３（ａ）に示すように、マイクロデバイス１６の機能面１６ｓをキャビティ用開口部１５ｂ側に向けて、マイクロデバイス１６のスタッドバンプ１６ｂとキャビティ用開口部内の電極１４とを位置合わせしてマイクロデバイスを載置し、スタッドバンプ１６ｂと電極１４とを超音波Ｕを用いた超音波接合により、接合する。
ここでは、第１樹脂層１５のガラス転移温度以下の温度、例えば加熱しない条件に設定された超音波発振装置のステージ上に基板１０を真空吸着などで固定し、例えば第１樹脂層１５の熱硬化性の樹脂が硬化せずに軟化する８０〜１２０℃程度の温度（例えば１２０℃）に温度設定した超音波印加コレットによりマイクロデバイス１６を保持し、スタッドバンプ１６ｂと電極１４とを位置合わせして接触させ、超音波印加コレットにより、スタッドバンプ１６ｂがつぶれてマイクロデバイス１６が第１樹脂層１５に接触しないような荷重をマイクロデバイス１６にかけ、超音波Ｕを印加する。
【００３４】
上記の接合が完了したら、超音波印加を停止し、図３（ｂ）に示すように、超音波印加コレットによってマイクロデバイスにかける荷重Ｐを大きくして、スタッドバンプ１６ｂをつぶす。
この結果、図３（ｃ）に示すように、キャビティ用開口部１５ｂの外周における第１樹脂層１５の縁部と、マイクロデバイス１６の機能面１６ｓの縁部とを接触させる。第１樹脂層１５の縁部と機能面１６ｓの縁部が接触する部分Ｃの幅は１００μｍ以上、例えば１００〜２００μｍ程度とする。
このとき、超音波印加コレットの熱が第１樹脂層１５に伝導し、第１樹脂層１５の熱硬化性の樹脂が硬化せずに軟化し、第１樹脂層１５の縁部と機能面１６ｓの縁部が接触する部分Ｃの密着度が高められて、キャビティ用開口部１５ｂの内面と機能面１６ｓから構成されるキャビティＶが封止される。
さらに、上記のようにキャビティＶを構成した後、例えば１３０℃で３０分、さらに２００℃で１時間の熱処理を印加することで、第１樹脂層１５の最終的な硬化処理を行い、気密封止を完了させる。
また、上記の封止の工程を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気で行うことにより、キャビティＶ内を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気にそれぞれ保持することができる。
【００３５】
次に、例えばセミアディティブ法により第１配線を形成する。
即ち、図４（ａ）に示すように、例えば、スパッタリング法によりＴｉＣｕあるいはＣｒＣｕを成膜し、第１配線用開口部内を含めて全面にシード層１７ａを形成する。
【００３６】
次に、図４（ｂ）に示すように、例えば、第１配線用開口部内及び第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１配線用開口部内及び第１配線の形成領域を開口するパターンのレジスト膜１８を成膜する。
【００３７】
次に、図４（ｃ）に示すように、例えば、レジスト膜１８をマスクとし、シード層１７ａを電極とする電解メッキにより、例えば第１樹脂層１５上での膜厚が５μｍ程度となるように銅をメッキして、レジスト膜１８に開口した第１配線用開口部内及び第１配線の形成領域に銅層１７ｂを形成する。
【００３８】
次に、図５（ａ）に示すように、例えば、アッシング処理などによりレジスト膜１８を除去し、さらに図５（ｂ）に示すように、銅層１７ｂをマスクとしてシード層１７ａをエッチング加工する。
以上で、第１配線用開口部１５ａ内のプラグ部分と一体にして、シード層１７ａ及び銅層１７ｂからなる第１配線１７が形成される。
【００３９】
次に、図５（ｃ）に示すように、第１樹脂層１５の製造工程と同様にして、マイクロデバイスの部分において、マイクロデバイスより一回り大きなパターンで開口し、第２配線用開口部が形成された第２樹脂層１９を形成する。
さらに、第１配線の製造工程と同様にして、第２配線用開口部内のプラグ部分と一体にして、シード層２０ａ及び銅層２０ｂからなる第２配線２０を形成する。
【００４０】
次に、図６（ａ）に示すように、第１樹脂層１５の製造工程と同様にして、マイクロデバイスの部分において、第２樹脂層１９の開口部より一回り大きなパターンで開口し、第３配線用開口部が形成された第３樹脂層２１を形成する。
さらに、第１配線の製造工程と同様にして、第３配線用開口部内のプラグ部分と一体にして、シード層２２ａ及び銅層２２ｂからなる第３配線２２を形成する。
【００４１】
次に、図６（ｂ）に示すように、第１樹脂層１５の製造工程と同様にして、第３樹脂層２１の上層において、マイクロデバイス部分における第３樹脂層２１及び第２樹脂層１９の階段状の開口部と、マイクロデバイス１６の機能面以外の面を埋め込んで、第４配線用開口部が形成された第４樹脂層２３を形成する。
さらに、第１配線の製造工程と同様にして、第４配線用開口部内のプラグ部分と一体にして、シード層２４ａ及び銅層２４ｂを形成する。ここでは、次工程で導電性ポストを形成するために、シード層２４ａをエッチングしないで残しておく。
【００４２】
次に、図７（ａ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して導電性ポスト用開口部２５ａがパターン開口されたポスト形成マスク２５を形成する。
【００４３】
次に、図７（ｂ）に示すように、例えばシード層２４ａを電極とする電解メッキにより、導電性ポスト用開口部２５ａ内に、高さ１００μｍ、径１５０μｍの導電性ポスト２６を形成する。
【００４４】
次に、図８（ａ）に示すように、ドライフィルムあるいはレジスト膜を除去し、さらに図８（ｂ）に示すように、導電性ポスト２６および銅層２４ｂをマスクとしてシード層２４ａをエッチング加工する。これにより、第４配線用開口部内のプラグ部分と一体にして、シード層２４ａおよび銅層２４ｂからなる第４配線２４が形成される。
【００４５】
次に、図９（ａ）に示すように、例えば、エポキシ樹脂を主成分にしてシリカ充填材を加えた材用や、シリコン系あるいはポリイミド系などの熱硬化樹脂系材料を印刷、スピンコート法またはインクジェット法などにより成膜し、例えば１２０μｍの膜厚で絶縁性のバッファ層２７を形成する。
【００４６】
次に、図９（ｂ）に示すように、バッファ層２７の樹脂硬化後に、研削により導電性ポスト２６の頭出しを行う。
次に、導電性ポスト２６に接続するように、例えばハンダボールの搭載あるいはハンダバンプの印刷などにより、バンプ（突起電極）２８を形成することにより、図１に示す半導体装置を製造することができる。
【００４７】
上記の本実施形態に係る半導体装置の製造方法によれば、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスを気密封止して組み込む際に、キャビティを従来より小さくできるので、小型化や薄型化して製造することが可能であり、積層する樹脂層とマイクロデバイスの表面でキャビティを構成するので、製造するときにキャビティを構成するための基板を予め用意する必要がなく、製造コストや製造時間を削減できる。
【００４８】
上記の本実施形態に係る半導体装置の製造方法において、マイクロデバイスの機能面にダミーバンプを形成しておき、キャビティ用開口部内となる位置において基板にダミー電極を形成しておくことで、マイクロデバイスをマウントする際にキャビティ内においてダミーバンプとダミー電極を接合することが好ましい。これにより、マイクロデバイスの接合強度を高めてより強固に接合することができる。
【００４９】
第２実施形態
図１０は本実施形態に係る半導体装置の模式断面図である。
第１実施形態に係る半導体装置と共通の部材については同一の符号を用いている。
【００５０】
第１実施形態に係る半導体装置に対して、第１配線１７〜第４配線２４などからなる配線に接続するように、第１樹脂層１５及びその上層に積層された第２樹脂層１９、第３樹脂層２１、第４樹脂層２３とバッファ層などからなる樹脂層に、半導体チップ３１が埋め込まれていることが異なる。
例えば、第１樹脂層１５の上層に、ダイアタッチフィルム３０で半導体チップ３１が固定され、第４樹脂層２３によって埋め込まれている。第４樹脂層２３には半導体チップ３１のパッドに達する開口部が形成されており、第４配線２４が接続して形成されている構成である。
また、下部配線１２及び電極１４の間に容量絶縁膜が形成されて、静電容量素子Ｃａｐが構成されている。インダクタンスや電気抵抗素子などのその他の受動素子が構成されていてもよい。受動素子は、例えば、インダクタンスと静電容量素子などの組み合わせによってＬＰＦ（ローパスフィルタ）やＢＰＦ（バンドパスフィルタ）などのフィルタ回路を構成できる。
【００５１】
例えば、半導体チップ３１にはトランジスタなどの能動素子が構成されている。
半導体チップの能動素子と静電容量素子Ｃａｐなどの受動素子を組み合わせたシステムインパッケージ（ＳｉＰ）を構成することが可能であり、ＳｉＰの再配線層（第１〜第４配線など）が埋め込まれてなる樹脂層中に、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスを埋め込んだ構成とすることも可能である。
【００５２】
また、上記のようにＳｉＰの再配線層が埋め込まれてなる樹脂層中に、トランジスタなどが形成された半導体チップを埋め込む代わりに、基板としてトランジスタなどが形成された半導体基板を用いても上記と同様の構成を実現できる。
【００５３】
上記の本実施形態に係る半導体装置は、第１実施形態の半導体装置と同様に、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、キャビティが従来より小さくなって小型化や薄型化が可能であり、積層する樹脂層とマイクロデバイスの表面でキャビティが構成されているのでキャビティを構成するための基板を予め用意する必要がなく、製造コストや製造時間を削減できる。
【００５４】
上記の本実施形態に係る半導体装置は、樹脂層の積層途中の工程で半導体チップを埋め込み、あるいは基板として半導体基板を用いることを除いて、実質的に第１実施形態と同様に製造することができ、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込んで製造する際に、キャビティを従来より小さくでき、小型化や薄型化が可能であり、積層する樹脂層とマイクロデバイスの表面でキャビティが構成されているのでキャビティを構成するための基板を予め用意する必要がなく、製造コストや製造時間を削減できる。
【００５５】
第３実施形態
上記の実施形態では、図面上、機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスとしてＭＥＭＳについて示しているが、これに限らず、例えば図１１に示す構造のＦ−ＢＡＲや、ＳＡＷ素子などを備えたマイクロデバイスを内蔵するようにしてもよい。
図１１は、Ｆ−ＢＡＲの一例の構成を示す模式断面図である。
例えば、デバイス基板４０に、所定の共振領域を構成する空隙４１を介して、下部電極４２、圧電膜４３および上部電極４４の積層体からなる弾性共振膜が形成されている。
下部電極４２および上部電極４４は、例えばＡｌ、Ｐｔ、Ａｕ、Ｃｕ、Ｗ、Ｍｏ、Ｔｉなどの導電性材料からなり、例えば０．１〜０．５μｍの膜厚で形成されている。
また、圧電膜４３は窒化アルミニウムや酸化亜鉛などの圧電材料からなり、ｃ軸に高配向した緻密な膜となっており、優れた圧電特性と弾性特性を備えた圧電膜であり、例えば１．５μｍ以下の膜厚で形成されている。
空隙４１は、下部電極４２の端部に屈曲して形成された足部により支えられており、空隙４１の高さは例えば数μｍ程度である。
下部電極４２、上部電極４４および圧電膜４３の膜厚や空隙４１の高さなどは、共振周波数に合わせて適宜調整することができる。
【００５６】
本発明によれば、感光性の絶縁樹脂膜を、配線を積層させる際の絶縁膜として、かつキャビティ構造を形成するために気密封止剤として使用している。ＭＥＭＳなどが形成されたマイクロデバイスの機能面を気密接合面とすることにより、少工程数、少材料数により生産性に優れた半導体装置の提供が可能である。
【００５７】
また、封止する樹脂層の層厚をマイクロデバイスに形成するスタットバンプよりも低くすることにより、超音波接合における振幅損失を最小限に抑制し、電極へのダメージが無く、電極接合および封止接合の両方を確実に実現することが可能である。
【００５８】
また、感光性の樹脂により凹型キャビティを形成することにより、キャビティ内のデッドスペースを最小限にすることで低背かつ小型な半導体装置の提供を可能にし、さらにＭＥＭＳなどのマイクロデバイスを個別にシリコン半導体素子基板上へ搭載することにより、キャビティ構造を備えた一つの半導体装置上に多種多様な半導体チップ搭載が可能であり、自由度の高い半導体装置の提供が可能である。
【００５９】
また、気密封止はシリコン基板、ＭＥＭＳなどのマイクロデバイス及び気密封止樹脂で封止されるので、複合材料により形成された有機樹脂基板を使用する方法よりも脱ガスが少なく、ＭＥＭＳの駆動部への悪影響が少なくなり、長寿命化が見込まれる。
【００６０】
本発明は上記の実施形態に限定されない。
例えば、ＭＥＭＳの他、ＳＡＷ素子やＦ−ＢＡＲなどの機能素子を有するマイクロデバイスを内蔵した半導体装置とすることも可能である。
樹脂層や配線を積層させる層数は実施形態に限らず、何層であってもよい。
静電容量素子やインダクタンス、電気抵抗素子などの受像素子を適宜組み込むことが可能である。さらに、トランジスタなどの能動素子が形成された半導体チップを適宜組み込むことが可能である。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６１】
本発明の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つ半導体素子を有する半導体装置に適用できる。
本発明の半導体装置の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つ半導体素子を有する半導体装置を製造するのに適用できる。
【図面の簡単な説明】
【００６２】
【図１】図１は本発明の第１実施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図６】図６（ａ）及び図６（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図７】図７（ａ）及び図７（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図８】図８（ａ）及び図８（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図９】図９（ａ）及び図９（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図１０】図１０は本発明の第２実施形態に係る半導体装置の模式断面図である。
【図１１】図１１は本発明の第３実施形態に係る半導体装置のマイクロデバイスが有するＦ−ＢＡＲの模式断面図である。
【図１２】図１２は従来例に係る半導体装置の模式断面図である。
【符号の説明】
【００６３】
１０…基板、１１…下地絶縁膜、１２…下部配線、１３…誘電体膜、１４…電極、１５…第１樹脂層、１５ａ…第１配線用開口部、１５ｂ…キャビティ用開口部、１６…マイクロデバイス、１６ａ…機能素子、１６ｂ…スタットバンプ、１６ｓ…機能面、１７…第１配線、１７ａ…シード層、１７ｂ…銅層、１８…レジスト膜、１９…第２樹脂層、２０…第２配線、２０ａ…シード層、２０ｂ…銅層、２１…第３樹脂層、２２…第３配線、２２ａ…シード層、２２ｂ…銅層、２３…第４樹脂層、２４…第４配線、２４ａ…シード層、２４ｂ…銅層、２５…ポスト形成マスク、２５ａ…導電性ポスト用開口部、２６…導電性ポスト、２７…バッファ層、２８…バンプ、３０…ダイアタッチフィルム、３１…半導体チップ、４０…デバイス基板、４１…空隙、４２…下部電極、４３…圧電膜、４４…上部電極、Ｃａｐ…静電容量素子
【図１】
2006311183.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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