(57)【要約】      （修正有）【課題】デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにする。【解決手段】  半導体装置は、上部がシリサイド化されたゲート電極２２を有するＰ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００を備え、ゲート電極２２におけるＰ型ＭＯＳトランジスタ１００部分は、Ｐ型不純物が導入されたポリシリコンを含み、そのＮ型ＭＯＳトランジスタ２００部分は、Ｎ型不純物が導入されたポリシリコンを含む。Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００の互いのドレインは、シリサイド化されたポリシリコンを含む共有配線２３により接続されている。共有配線２３の線幅は、ゲート電極２２の線幅よりも大きくなるように設定されている。【選択図】      図３
2006012961.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型不純物が導入されたシリコンを含む第１のゲート電極を有するＰ型ＭＩＳトランジスタと、
Ｎ型不純物が導入されたシリコンを含む第２のゲート電極を有するＮ型ＭＩＳトランジスタと、
前記Ｐ型ＭＩＳトランジスタ及び前記Ｎ型ＭＩＳトランジスタとを互いに接続し、電源電流又は接地電流の経路となり且つシリサイド化されたシリコンを含む共有配線とを備え、
前記第１のゲート電極及び前記第２のゲート電極は、上部をそれぞれシリサイド化されることにより互いに電気的に接続されており、
前記共有配線の線幅は、前記第１のゲート電極及び前記第２のゲート電極の線幅よりも大きく設定されていることを特徴とする半導体装置。
【請求項２】
前記共有配線は、Ｐ型不純物が導入されたＰ型のポリシリコン又はノンドープのポリシリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記共有配線は、Ｐ型不純物が導入されたＰ型のポリシリコンからなるＰ型領域と、Ｎ型不純物が導入されたＮ型のポリシリコンからなるＮ型領域とにより構成されており、
前記Ｐ型領域の線幅は、前記第１のゲート電極及び前記第２のゲート電極の線幅よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のゲート電極及び前記第２のゲート電極は半導体基板上に形成され、
前記共有配線は、前記半導体基板上における前記第１のゲート電極及び前記第２のゲート電極の側方の領域に形成されており、
前記共有配線の上には絶縁膜を介在させた配線が形成されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記Ｐ型トランジスタのソースは電源線と接続され、前記Ｎ型トランジスタのソースは接地線と接続され、前記共有配線は前記Ｐ型トランジスタ及び前記Ｎ型トランジスタの互いのドレインと接続されることにより、前記第１のゲート電極及び前記第２のゲート電極はインバータ回路を構成することを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第１のゲート電極及び前記第２のゲート電極の線幅は０．１５μｍ未満であり、前記共有配線の線幅は０．１５μｍ以上であることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記共有配線の線幅は、前記第１のゲート電極及び前記第２のゲート電極の線幅の１．２倍以上であることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にシリサイド化されたデュアルゲート電極を有するＭＩＳ型の半導体装置に関する。
【背景技術】
【０００２】
周知の通り、ＣＭＯＳデバイスの低電圧化に伴うＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧の高精度化に伴い、デュアルゲート構造が主流の技術となってきている。すなわち、ＮＭＯＳトランジスタにはＮ型の不純物が導入され、ＰＭＯＳトランジスタにはＰ型の不純物が導入されたポリシリコンからなるゲート電極が用いられる。このような、デュアルゲート構造は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ゲート電極に共通のポリシリコンパターンを用いる場合に、ゲート電極内でＰＮ接合部が生じる。従って、ＰＮ接合部を有するポリシリコンパターンの上部をシリサイド化したシリサイド化ゲート電極がデュアルゲート構造と共に採用される場合が多い。
【特許文献１】特開２００１−７７２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デュアルゲート構造を構成するポリシリコン上のシリサイド部分には、シリサイドの凝集によって、ある確率で物理的に断線が生じる。シリサイドの断線を防止するためのプロセスにはいくつかの提案はこれまでもなされている。しかしながら、チップがますます大規模に集積化され、その結果、ゲート電極の線幅（ゲート長）が０．１μｍ以下に微細化されつつある現在、シリサイド部分に生じる断線を防止する技術的な難度は非常に高い。
【０００４】
シリサイド部分に断線が生じたとしても、該シリサイド部分の直下には導電性のポリシリコンが存在するため、ＰＮ接合部又は不純物濃度が低く高抵抗となっているポリシリコン上でシリサイド部分の断線が生じた場合を除き、シリサイド部分の断線がそのまま電気的な断線にはつながらない。しかしながら、断線にまで至らずとも、シリサイド部分の薄膜化による抵抗の上昇が回路動作に遅延を生じさせる等の不具合を引き起こす。
【０００５】
本発明は、前記従来の問題に鑑み、デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
本願発明者は、デュアルゲート構造を有するＭＩＳ型トランジスタにおけるシリサイド配線に対して種々の検討を加えた結果、以下のような知見を得ている。
【０００７】
まず、本願発明者は、シリサイド配線は幅が０．１μｍであっても、通常はシート抵抗が５Ω／□と非常に低抵抗であるが、凝集によりシリサイド部分に断線が発生した場合には、１ｋΩ以上の直列抵抗が挿入されたのと同等の抵抗上昇となって現われることに着目した。
【０００８】
この抵抗上昇が回路遅延に与える影響を定量化した結果を図１に示す。図１の検証に用いたトランジスタは、線幅（ゲート長）が０．１μｍで上部がシリサイド化されたポリシリコンからなるデュアルゲート電極を有するＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタからなるインバータを構成し、該インバータの各ドレインが０．１μｍの幅を有し且つその上部がシリサイド化されたポリシリコンからなる共有配線により電気的に接続されるように構成されている。
【０００９】
さらに、このように構成された１２５段のインバータを直列に接続した状態で遅延のシミュレーションを行なった。
【００１０】
図１にシリサイド部分の断線により抵抗値が上昇した場合の遅延の劣化率の寄生抵抗値依存性をシミュレーションにより求めた結果を示す。図１において、グラフＡはデュアルゲート電極を示し、グラフＢは共有配線を示している。図１から分かるように、インバータにおける充放電による電流が流れるデュアルゲート電極（グラフＡ）の場合は、５ｋΩの抵抗上昇が発生しても遅延の劣化率は４％に過ぎない。これに対し、電源電圧ＶDDから接地電圧ＶSSに至る電流パスであり、ＯＮ電流が流れることにより電圧降下が発生する共有配線（グラフＢ）の場合は、５ｋΩの抵抗上昇により遅延の劣化率が２８％にも上昇してしまう。
【００１１】
このように、本願発明者は、シリサイド部分の断線による回路遅延を防止するには、電圧降下が生じる電源電圧から接地電圧に至る電流パスにおけるシリサイド部分の断線を防止することが極めて有効であるという知見を得ている。
【００１２】
さらに、本願発明者は、製造後の初期段階においては断線に至らず高抵抗化していないシリサイド細線が電流を印加するうちに断線に至る現象を確認している。
【００１３】
図２に１ｍＡの直流電流を４８時間印加し続けた場合に高抵抗化するシリサイド化されたＰ型ポリシリコン細線の発生頻度の細線幅依存性を示す。図２から分かるように、線幅が０．１μｍのシリサイド細線は５箇所／ｍの発生頻度で断線するのに対して、線幅が０．１５μｍのシリサイド細線は発生頻度が検出限界以下となる。なお、ここでは図示していないが、シリサイド化されたＮ型ポリシリコンからなる細線での発生頻度は線幅が０．１μｍであっても検出限界以下である。
【００１４】
以上の知見から、シリサイド化されたポリシリコンからなる細線（シリサイド細線）が回路の動作中にそのシリサイド部分に断線が発生し、この断線により生じる回路遅延による動作不良を防止するには、電圧降下が生じる電源電圧から接地電圧に至る電流パスにおけるシリサイド細線の線幅を、トランジスタのゲート長寸法に拘わらず、シリサイド部分の断線を防止できる程度に設定することが有効である。
【００１５】
本発明は、これらの知見に基づいてなされたものであり、具体的には以下の構成によって実現される。
【００１６】
本発明に係る半導体装置は、Ｐ型不純物が導入されたシリコンを含む第１のゲート電極を有するＰ型ＭＩＳトランジスタと、Ｎ型不純物が導入されたシリコンを含む第２のゲート電極を有するＮ型ＭＩＳトランジスタと、Ｐ型ＭＩＳトランジスタ及びＮ型ＭＩＳトランジスタとを互いに接続し、電源電流又は接地電流の経路となり且つシリサイド化されたシリコンを含む共有配線（ジャンパ）とを備え、第１のゲート電極及び第２のゲート電極は、上部をそれぞれシリサイド化されることにより互いに電気的に接続されており、共有配線の線幅は、第１のゲート電極及び第２のゲート電極の線幅よりも大きく設定されていることを特徴とする。
【００１７】
ところで、シリサイド化されたゲート電極の線幅は、ゲート長としてデバイス特性のパラメータとなるため、線幅を容易に変更することはできない。上記の知見から、シリサイド化されたゲート電極のシリサイド部分に断線が生じて寄生抵抗が増大したとしても、遅延の劣化率は大きくは変動しない。これに対し、Ｐ型及びＮ型のＭＩＳトランジスタ同士を接続し且つ電源電流又は接地電流の経路となる共有配線の場合は、シリサイド部分に断線が生じて寄生抵抗が増大すると、遅延の劣化率が大きく上昇する。
【００１８】
従って、本発明の半導体装置は、電源電流又は接地電流の経路となり且つシリサイド化されたシリコンを含む共有配線の線幅が、シリサイド化された第１のゲート電極及び第２のゲート電極の線幅よりも大きく設定されているため、共有配線はシリサイド部分が断線しにくくなるので、Ｐ型及びＮ型のＭＩＳトランジスタ同士を接続して電源電流又は接地電流の経路となり且つシリサイド化された共有配線を含む半導体装置における遅延の劣化を防止することができる。
【００１９】
本発明の半導体装置において、共有配線はＰ型不純物が導入されたＰ型のポリシリコン又はノンドープのポリシリコンからなることが好ましい。このようにすると、共有配線がＰ型のポリシリコンからなる場合に、その線幅をゲート電極よりも大きくすることによる遅延の劣化防止の効果が顕著となる。一般に、ゲート電極に導入する不純物は、Ｎ型ＭＩＳトランジスタのゲート電極にはヒ素又はリン、Ｐ型ＭＩＳトランジスタのゲート電極にはボロンが用いられる。しかしながら、ボロンはゲート酸化膜中を拡散するため、Ｐ型ＭＩＳトランジスタの特性を安定させるためにはヒ素又はリンと比べてボロンの不純物濃度を抑える必要がある。従って、一旦シリサイドが断線した場合には、Ｎ型ポリシリコンと比較してＰ型ポリシリコンにおけるシリサイドの断線部分の寄生抵抗が高抵抗化する。また、理由は明らかではないが、ヒ素又はリンが注入されたＮ型ポリシリコンのシリサイドと比較してボロンが注入されたＰ型ポリシリコンのシリサイドの方が断線する確率が高いことを本願発明者は見出している。このため、共有配線としてＰ型不純物が導入されたＰ型のポリシリコン又はノンドープのポリシリコンを用いる場合には、その線幅をゲート電極よりも大きくすることによって遅延の劣化防止の効果がより顕著となる。
【００２０】
本発明の半導体装置において、共有配線は、Ｐ型不純物が導入されたＰ型のポリシリコンからなるＰ型領域と、Ｎ型不純物が導入されたＮ型のポリシリコンからなるＮ型領域とにより構成されており、Ｐ型領域の線幅は、第１のゲート電極及び第２のゲート電極の線幅よりも大きいことが好ましい。このように、共有配線がＰ型領域とＮ型領域とに分割されている場合には、大きな寄生抵抗が発生するＰ型領域の線幅を、各ゲート電極の線幅よりも大きくすることによって遅延の劣化防止の効果が大きくなる。
【００２１】
本発明の半導体装置において、第１のゲート電極及び第２のゲート電極は半導体基板上に形成され、共有配線は、半導体基板上における第１のゲート電極及び第２のゲート電極の側方の領域に形成されており、共有配線の上には絶縁膜を介在させた配線が形成されていることが好ましい。このようにすると、シリサイド化されたシリコンを含む共有配線を、シリサイド化されたシリコンを含む第１のゲート電極及び第２のゲート電極と同一の工程で形成することができる。その上、共有配線はゲート電極と同様に半導体基板上に形成されているため、ゲート電極と共有配線の上方に絶縁膜を介在させて形成される配線の障害とはならない。
【００２２】
本発明の半導体装置において、Ｐ型トランジスタのソースは電源線と接続され、Ｎ型トランジスタのソースは接地線と接続され、共有配線はＰ型トランジスタ及びＮ型トランジスタの互いのドレインと接続されることにより、第１のゲート電極及び第２のゲート電極はインバータ回路を構成することが好ましい。
【００２３】
本発明の半導体装置において、第１のゲート電極及び第２のゲート電極の線幅は０．１５μｍ未満であり、共有配線の線幅は０．１５μｍ以上であることが好ましい。
【００２４】
本発明の半導体装置において、共有配線の線幅は、第１のゲート電極及び第２のゲート電極の線幅の１．２倍以上であることが好ましい。
【発明の効果】
【００２５】
本発明に係る半導体装置によると、電源電流又は接地電流の経路となり且つシリサイド化されたシリコンを含む共有配線はそのシリサイド部分が断線しにくくなるため、シリサイド化されたデュアルゲートを持つＰ型及びＮ型のＭＩＳトランジスタにおける遅延の劣化を防止することができるので、半導体装置の動作不良を防止することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２７】
図３（ａ）及び図３（ｂ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面構成を示している。
【００２８】
図３（ａ）及び図３（ｂ）に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１０の上部には、素子分離領域１１により区画され且つ互いに間隔をおいてＰ型拡散領域２０及びＮ型拡散領域２１が形成されている。
【００２９】
Ｐ型拡散領域２０及びＮ型拡散領域２１を含む素子分離領域１１の上には、上部がシリサイド化されたポリシリコンからなるゲート電極２２が線状に形成されている。これにより、Ｐ型拡散領域２０とゲート電極２２とによりＰ型ＭＯＳトランジスタ１００が形成され、Ｎ型拡散領域２１とゲート電極２２とによりＮ型ＭＯＳトランジスタ２００が形成される。
【００３０】
ゲート電極２２は、線幅（ゲート長）が０．１０μｍで、下部がポリシリコンからなり、上部は例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等によりシリサイド化されている。さらに、ゲート電極２２のポリシリコンからなる下部は、図３（ａ）に示す境界線４０を境にして、そのＰ型ＭＯＳトランジスタ１００側は、Ｐ型不純物としてボロン（Ｂ）が１×１０19ａｔｏｍ／ｃｍ3 の濃度で導入されたＰ型ゲート電極であり、そのＮ型ＭＯＳトランジスタ２００側は、Ｎ型不純物としてリン（Ｐ）又はヒ素（Ａｓ）が１×１０20ａｔｏｍ／ｃｍ3 の濃度で導入されたＮ型ゲート電極である。このように、ゲート電極２２は、いわゆるデュアルゲート構造を有している。
【００３１】
ゲート電極２２におけるＰＮ接合部分は、層間絶縁膜３８上に形成された入力信号用配線３１とコンタクトプラグ３０を介して接続されている。
【００３２】
Ｐ型ＭＯＳトランジスタ１００におけるＰ型拡散領域２０のソースは、層間絶縁膜３８上に形成された、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属からなる電源配線３２とコンタクトプラグ３０を介して接続され、また、Ｎ型ＭＯＳトランジスタ２００におけるＮ型拡散領域２１のソースは、層間絶縁膜３８上に形成された金属からなる接地配線３３とコンタクトプラグ３０を介して接続されている。
【００３３】
Ｐ型ＭＯＳトランジスタ１００におけるＰ型拡散領域２０のドレインは、層間絶縁膜３８上に形成された出力信号用配線３４とコンタクトプラグ３０を介して接続されている。
【００３４】
Ｐ型ＭＯＳトランジスタ１００におけるドレインとＮ型ＭＯＳトランジスタ２００におけるドレインとは、第１の共有配線３５、第２の共有配線２３及び第３の共有配線３６により電気的に接続されており、これにより、Ｐ型ＭＯＳトランジスタ１００とＮ型ＭＯＳトランジスタ２００とは、ゲート電極２２を入力端子とし、ドレインを出力端子とするインバータ回路が構成されている。
【００３５】
第２の共有配線２３は、半導体基板１０における素子分離領域１１上にゲート電極２２と並行に形成され、線幅が０．１５μｍでゲート電極２２と同一の構成で形成されている。具体的には、図３（ａ）に示すように、第２の共有配線２３は、境界線４０に対してＰ型ＭＯＳトランジスタ１００側に位置するため、図３（ｂ）に示すように、配線下部２３ａはＰ型ポリシリコンにより構成され、配線上部２３ｂは金属シリサイドにより構成されている。
【００３６】
これに対し、第１の共有配線３５は、層間絶縁膜３８上に金属により形成されており、Ｎ型ＭＯＳトランジスタ２００におけるＮ型拡散領域２１のドレインと第２の共有配線２３とを、第１の共有配線３５の両端部に設けられた各コンタクトプラグ３０を介して接続する。
【００３７】
また、第３の共有配線３６は、層間絶縁膜３８上に金属配線により形成されており、Ｐ型ＭＯＳトランジスタ１００におけるＰ型拡散領域２０のドレインと第２の共有配線２３とを、第３の共有配線３６の両端部に設けられた各コンタクトプラグ３０を介して接続する。
【００３８】
第１の実施形態においては、電源配線３２及び接地配線３３は、ゲート電極２２におけるゲート長方向に延びるように互いに並行に配置されており、さらに、層間絶縁膜３８上の電源配線３２及び接地配線３３との間の領域に、ゲート電極２２の上方で交差するように、金属からなる信号配線３７が形成されている。従って、第２の共有配線２３は、層間絶縁膜３８上に配置された信号配線３７と、Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ１００のドレインを接続する共有配線３５、３６とが同一面（層間絶縁膜３８）上で交差しないように、ゲート電極２２と同一面（基板）上に形成されている。従って、ゲート電極２２を形成する工程と同一の工程で第２の共有配線２３を形成することができる。
【００３９】
以上説明したように、第１の実施形態によると、ゲート電極２２のＰ型部分と同一の構成を有する第２の共有配線２３は、その線幅がゲート電極２２のＰ型部分の線幅よりも大きい０．１５μｍに設定されている。第２の共有配線２３は、電源電位ＶDDから接地電位ＶSSに至る電流パスに形成されているため、ＯＮ電流が流れることにより配線抵抗による電圧降下が発生する。
【００４０】
前述したように、電流の印加に起因するシリサイド部分の断線は、線幅が０．１μｍのポリシリコン上では数箇所／ｍの頻度で発生するのに対し、線幅が０．１５μｍのポリシリコン上では検出限界以下に抑えることができる。従って、ゲート電極２２と同等の構成を有し、且つ、電源電位ＶDDから接地電位ＶSSに至る電流パスに形成される第２の共有配線２３は、デュアルゲート電極よりもその線幅を大きく形成されているため、インバータ回路の動作中に発生するシリサイド部分の断線を防止することができるので、回路遅延による動作不良をなくすことができる。
【００４１】
なお、第２の共有配線２３の線幅は０．１５μｍ以上が好ましい。また、第２の共有配線２３の線幅はゲート電極２２の線幅の１．２倍以上としてもよい。
【００４２】
また、第１の実施形態においては、第２の共有配線２３にＰ型のポリシリコンを用いたが、ノンドープのポリシリコンを用いてもよい。
【００４３】
また、第２の実施形態に示した第２の共有配線２３のレイアウトは、一例であって、第１の実施形態に示したレイアウトに限られないことはいうまでもない。
【００４４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４５】
図４は本発明の第２の実施形態に係る半導体装置の平面構成を示している。なお、図４において、図３（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４６】
第１の実施形態との相違点のみを説明すると、図４に示すように、第２の共有配線２３Ａは、Ｐ型ＭＯＳトランジスタ１００側だけでなく、境界線４０を超えてＮ型ＭＯＳトランジスタ２００側にも形成されており、その結果、第２の共有配線２３Ａの配線下部は、Ｐ型ＭＯＳトランジスタ１００側がＰ型ポリシリコンにより構成され、Ｎ型ＭＯＳトランジスタ２００側がＮ型ポリシリコンにより構成されている。
【００４７】
前述したように、シリサイド化されたＮ型ポリシリコンは、Ｐ型ポリシリコンに電流を印加した際に生じるシリサイド部分の断線の発生頻度が著しく低い。従って、第２の実施形態においては、第２の共有配線２３ＡにおけるＮ型ポリシリコン部分ではその線幅をゲート電極２２の線幅（ゲート長）と同一の０．１μｍとし、第２の共有配線２３ＡにおけるＰ型ポリシリコン部分では、ゲート電極２２よりも大きい０．１５μｍの線幅に設定している。
【００４８】
このように、第２の実施形態によると、ゲート電極２２と同一の構成を有する第２の共有配線２３Ａは、そのＰ型部分の線幅がゲート電極２２のＰ型部分の線幅よりも大きい０．１５μｍに設定されているため、インバータ回路の動作中に発生するシリサイド部分の断線を防止することができるので、回路遅延による動作不良をなくすことができる。
【００４９】
なお、第２の共有配線２３ＡのＮ型部分は必ずしもそのＰ型部分よりも線幅を小さくする必要はないが、前述したように、寄生抵抗の増大による遅延の劣化がＰ型部分と比べて小さい。従って、第２の実施形態のように、第２の共有配線２３ＡのＮ型部分の線幅をＰ型部分よりも小さくすることにより、レイアウト面積の増加を最小限に抑えることができる。
【００５０】
ところで、トランジスタにおける拡散領域を跨ぐ部分の長さであるゲート幅が相対的に小さいＳＲＡＭ(static random access memory）セルにおいて、シリサイド化されたＰ型ポリシリコンからなる細線を電源電位から接地電位に至る電流パスに用い、そのシリサイド部分が断線した場合には、ＳＲＡＭセルに設けられトランジスタのＯＮ抵抗は元から大きいため、遅延に対する影響は極めて小さい。
【００５１】
ここで、図５に電源電位から接地電位に至る電流パスに形成されるポリシリコン配線のシリサイド部分の断線により抵抗値が上昇した場合の遅延の劣化率の寄生抵抗値依存性をシミュレーションにより求めた結果を示す。図５において、グラフＣはＳＲＡＭセルにおけるインバータ回路（フリップフロップ回路）を示し、グラフＤはロジック回路におけるインバータ回路を示している。ＳＲＡＭセルにおけるフリップフロップ回路は、Ｎ型トランジスタ及びＰ型トランジスタのいずれのゲート幅も０．２μｍである。一方、ロジック回路におけるインバータ回路のゲート幅は、Ｎ型トランジスタが１．０μｍであり、Ｐ型トランジスタが１．５μｍである。図５から分かるように、ＳＲＡＭセルのインバータ回路（グラフＣ）の場合は、５ｋΩの抵抗上昇が発生しても遅延の劣化は６％に過ぎず、またＳＲＡＭ内に流れる電流は非常に小さいため高抵抗化も発生しない。さらには、ＳＲＡＭセルは冗長救済を行なうことも可能である。これに対し、ロジック回路におけるインバータ回路（グラフＤ）の場合は、５ｋΩの抵抗上昇により遅延の劣化率が２８％に上昇してしまう。
【００５２】
このことから、本発明は、ＳＲＡＭセルに設けられるインバータ回路よりも、ＯＮ抵抗が小さいロジック回路に設けられるインバータ回路に適している。
【産業上の利用可能性】
【００５３】
本発明に係る半導体装置は、電源電流又は接地電流の経路となり且つシリサイド化されたシリコンを含む共有配線におけるシリサイド部分が断線しにくくなるため、遅延の劣化を防止することができ、半導体装置の動作不良を防止することができるという効果を有し、シリサイド化されたデュアルゲート電極を有するＭＩＳ型の半導体装置等として有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の知見を説明するグラフであって、シリサイド部分の断線により抵抗値が上昇した場合の遅延の劣化率の寄生抵抗値依存性を、デュアルゲート電極の場合とドレインの共有配線の場合とを比較して示したグラフである。
【図２】本発明の他の知見を説明するグラフであって、１ｍＡの直流電流を４８時間印加し続けた場合に高抵抗化するシリサイド化されたＰ型ポリシリコン細線の発生頻度の細線幅依存性を示すグラフである。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図５】本発明の特徴を説明するグラフであって、電源電位から接地電位に至る電流パスに形成されるポリシリコン配線のシリサイド部分の断線により抵抗値が上昇した場合の遅延の劣化率の寄生抵抗値依存性を、ＳＲＡＭセルに設けるインバータ回路とロジック回路に設けるインバータ回路とを比較して示したグラフである。
【符号の説明】
【００５５】
１００  Ｐ型ＭＯＳトランジスタ
２００  Ｎ型ＭＯＳトランジスタ
１０    半導体基板
１１    素子分離領域
２０    Ｐ型拡散領域
２１    Ｎ型拡散領域
２２    ゲート電極（デュアルゲート）
２３    第２の共有配線（共有配線）
２３ａ  配線下部
２３ｂ  配線上部
２３Ａ  第２の共有配線（共有配線）
３０    コンタクトプラグ
３１    入力信号用配線
３２    電源配線
３３    接地配線
３４    出力信号用配線
３５    第１の共有配線
３６    第２の共有配線
３７    信号配線
３８    層間絶縁膜
４０    境界線
【図１】
2006012961.tif 000003
【図２】
2006012961.tif 000004
【図３】
2006012961.tif 000005
【図４】
2006012961.tif 000006
【図５】
2006012961.tif 000007
【手続補正書】
【提出日】平成17年1月20日(2005.1.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また、第１の実施形態に示した第２の共有配線２３のレイアウトは、一例であって、第１の実施形態に示したレイアウトに限られないことはいうまでもない。