(57)【要約】【課題】  メタルゲート電極を用い、かつ、信頼性が高く量産化が容易な半導体装置を提供する。【解決手段】  半導体基板上に形成された複数のＭＯＳＦＥＴを備え、前記複数のＭＯＳＦＥＴのうちの少なくとも１つとしての特定のＭＯＳＦＥＴにおけるゲート電極は、最下層の第１の金属層と、この第１の金属層の上層としてのプラチナシリサイドあるいはパラジウムシリサイドのいずれかの層と、を有するものとして構成される。【選択図】  図１
2006245417.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のＭＯＳＦＥＴを備え、
前記複数のＭＯＳＦＥＴのうちの少なくとも１つとしての特定のＭＯＳＦＥＴにおけるゲート電極は、最下層の第１の金属層と、この第１の金属層の上層としてのプラチナシリサイドあるいはパラジウムシリサイドのいずれかの層と、を有するものである、
ことを特徴とする半導体装置。
【請求項２】
前記複数のＭＯＳＦＥＴとして少なくとも１つのＣＭＯＳを有し、そのＣＭＯＳにおけるｎ型ＭＯＳＦＥＴが前記特定のＭＯＳＦＥＴであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の金属層は、インジウムと、アンチモンと、これらの元素を含む合金と、のうちのいずれかで構成された金属層であることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の金属層の膜厚は５ｎｍ以下であることを特徴とする、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上に成膜したゲート絶縁膜上に多結晶シリコン膜を成膜し、
前記多結晶シリコン膜のうちの一部の領域に第１の金属を導入し、
前記多結晶シリコン膜を全体的にシリサイド化してシリサイド膜を形成し、
前記ゲート絶縁膜と前記シリサイド膜との間に、前記第１の金属からなる金属層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の金属は、インジウムと、アンチモンと、これらの元素で構成された合金と、のうちの１つであり、
前記シリサイド膜は、プラチナシリサイドあるいはパラジウムシリサイドのいずれかである、
ことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＯＳＦＥＴのゲート電極には、多結晶シリコンが主に用いられている。その理由は、多結晶シリコンからなるゲート電極とこの下層のゲート酸化膜との界面が安定であること、多結晶シリコンからなるゲート電極とこの下層のゲート酸化膜との密着性が良好であること、があげられる。また、このＭＯＳＦＥＴでは、ｎ型とｐ型ＭＯＳＦＥＴのそれぞれで多結晶シリコン膜中へイオン注入する不純物元素を変えることによって、ｎ型ＭＯＳＦＥＴのゲート電極の仕事関数が約４．１ｅＶ、ｐ型ＭＯＳＦＥＴのゲート電極の仕事関数が約５．２ｅＶとされる。このように、ｎ型ＭＯＳＦＥＴのゲート電極の仕事関数を小さくし、ｐ型ＭＯＳＦＥＴのゲート電極の仕事関数を大きくすることで、しきい値の低電圧化やスイッチングの低電圧化が行われている。
【０００３】
もっとも、多結晶シリコンをゲート電極に用いた従来のＭＯＳＦＥＴでは、微細化が進むにつれて、ゲートの空乏化の問題が無視できなくなってきた。そして、この空乏化により、スイッチングの低電圧化が困難となってきた。このゲートの空乏化はゲート電極を構成する多結晶シリコン膜が半導体であるために発生する。多結晶シリコン膜中のドナーあるいはアクセプター濃度には上限があることから、多結晶シリコンをゲート電極に用いる方法では、空乏化をなくすことはできない。そこで、ゲート空乏化をなくし、微細化されたＭＯＳＦＥＴでもスイッチングを低電圧化する方法として、メタルゲート電極を用いる方法が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、これまで提案されていたメタルゲート電極には、多くの問題があった。例えば、あるメタルゲート電極を用いたＣＭＯＳには、信頼性が低く、量産化が極めて困難であるという問題があった。このため、ＣＭＯＳのゲート電極として、メタルゲート電極は実用化されておらず、多結晶シリコンからなる電極が用いられていた。
【０００５】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、メタルゲート電極を用い、かつ、信頼性が高く量産化が容易な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、
半導体基板上に形成された複数のＭＯＳＦＥＴを備え、
前記複数のＭＯＳＦＥＴのうちの少なくとも１つとしての特定のＭＯＳＦＥＴにおけるゲート電極は、最下層の第１の金属層と、この第１の金属層の上層としてのプラチナシリサイドあるいはパラジウムシリサイドのいずれかの層と、を有するものである、
ことを特徴とする。
【０００７】
さらに、本発明の半導体装置の製造方法は、
半導体基板上に成膜したゲート絶縁膜上に多結晶シリコン膜を成膜し、
前記多結晶シリコン膜のうちの一部の領域に第１の金属を導入し、
前記多結晶シリコン膜を全体的にシリサイド化してシリサイド膜を形成し、
前記ゲート絶縁膜と前記シリサイド膜との間に、前記第１の金属からなる金属層を形成する、
ことを特徴とする。
【発明の効果】
【０００８】
メタルゲート電極を用い、かつ、信頼性が高く量産化が容易な半導体装置およびその製造方法を提供可能である。
【発明を実施するための最良の形態】
【０００９】
図１６は、本発明者の実施にかかるメタルゲート電極を有するＣＭＯＳの一例を示す図である。シリコン基板０００には、素子分離領域００１が形成されている。そして、図中中央の素子分離領域００１の左側にｎ型ＭＯＳＦＥＴが、右側にｐ型ＮＯＳＦＥＴが、形成されている。図中右側のｐ型ＭＯＳＦＥＴでは、シリコン基板０００の一部に、浅い接合領域００７、深い接合領域００９、およびコバルトシリサイド０１０が形成されている。また、基板０００上には、厚さ約１ｎｍのシリコン酸化窒化膜（silicon oxynitride）(SION）からなるｐ側ゲート絶縁膜００２Ｐが形成されている。このｐ側ゲート絶縁膜００２Ｐ上には、厚さ約１０ｎｍのタングステン窒化物膜（ｐ側ゲート電極）００５Ｐ、多結晶ポリシリコン膜００６Ｐ、コバルトシリサイド０１０Ｐ、が順次形成されている。これらのゲート電極部の側面は、ゲート側壁００８によって覆われている。一方、図中左側のｎ型ＭＯＳＦＥＴは、シリコン基板０００の一部に、浅い接合領域００７、深い接合領域００９、およびコバルトシリサイド０１０が形成されている。また、基板０００上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｎ側ゲート絶縁膜００２Ｎが形成されている。このｎ側ゲート絶縁膜００２Ｎ上には、厚さ約１０ｎｍのチタン窒化物膜（ｎ側ゲート電極）００３、厚さ約１０ｎｍのタングステン窒化物膜００５Ｎ、多結晶ポリシリコン膜００６Ｎ、コバルトシリサイド０１０Ｎ、が順次形成されている。これらのゲート電極部の側面は、ゲート側壁００８によって覆われている。
【００１０】
図１６のＣＭＯＳの製造方法は、次のとおりである。  
まず、図１７に示すように、シリコン基板０００上に、ＳＴＩ技術等を用いて素子分離領域００１を形成する。続いて、厚さ約１ｎｍのシリコン酸化窒化膜からなるゲート絶縁膜００２、厚さ約１０ｎｍのチタン窒化物膜００３、を形成する。
【００１１】
次に、図１７のチタン窒化物膜００３上に、レジスト００４を形成する。その後、図１８に示すように、リソグラフィー技術を用いてｐ型ＭＯＳＦＥＴ形成領域のみレジスト００４を開口し、過酸化水素水によるウェットエッチングにより、ｐ型ＭＯＳＦＥＴ領域に形成されたチタン窒化物膜００３を除去する。
【００１２】
次に、レジスト００４を剥離した後、図１９に示すように、厚さ約１０ｎｍのタングステン窒化物膜００５、多結晶ポリシリコン膜００６、を順次形成する。この多結晶ポリシリコン膜００６をリンなどを含んだ膜すれば、イオン注入技術による不純物の注入工程が省略される。その後、８００℃程度の熱を加え、多結晶ポリシリコン膜００６の不純物活性化を行う。
【００１３】
次に、図２０に示すように、リソグラフィー技術とエッチング技術を用いて、多結晶ポリシリコン膜００６、タングステン窒化物膜００５、チタン窒化物膜００３の加工を行って、ｎ側ゲート電極部００３、００５Ｎ、００６Ｎおよびｐ側ゲート電極部００５Ｐ、００６Ｐを形成する。
【００１４】
次に、図２１から分かるように、ゲート電極部をマスクに不純物のイオン注入を行って活性化を行うことで、ソース・ドレインの浅い接合領域００７を形成する。続いて、図１７に示すように、シリコン窒化膜からなるゲート側壁００８を形成すると共に、ソース・ドレイン上のゲート絶縁膜００２のエッチングを行う。その後、イオン注入と活性化を行うことで、ソース・ドレインの深い接合領域００９を形成する。
【００１５】
次に、サリサイド技術を用いて、ソース・ドレイン上と、ゲート上と、にコバルトシリサイド０１０を形成して、図１６のＣＭＯＳが完成する。
【００１６】
このようにして形成されたＣＭＯＳでは、n型ＭＯＳＦＥＴのゲート電極を仕事関数が小さいチタン窒化物膜、p型ＭＯＳＦＥＴのゲート電極を仕事関数が大きいタングステン窒化物膜、としてスイッチングを低電圧化している。
【００１７】
しかし、図１６のＣＭＯＳは、量産化が必ずしも容易ではない。すなわち、図１６のＣＭＯＳは、ｎ型ＭＯＳＦＥＴのゲート電極部にはチタン窒化物膜００３が存在するのに対し、ｐ型ＭＯＳＦＥＴのゲート電極部にはこれが存在せず、n型ＭＯＳＦＥＴとp型ＭＯＳＦＥＴでゲート電極部の構造が異なる。この構造を製造するため、図１８に示すように、ウェットエッチングによりp型ＭＯＳＦＥＴ領域に成膜されたチタン窒化物膜００３を除去している。しかし、この除去の際に、ｐ型ＭＯＳＦＥＴ領域のゲート絶縁膜００２がウェットエッチング溶液にさらされるため、図中右側のゲート絶縁膜００２に、エッチングによるピンホールの発生が起こることがある。このピンホールにより、ゲート絶縁膜００２の信頼性が著しく劣化する問題がある。また、n型ＭＯＳＦＥＴとp型ＭＯＳＦＥＴでゲート電極部の構造が異なるため、図１９から分かるように、両方のゲート電極部を同時にゲート加工することが難しい。さらに、図２０から分かるように、チタン窒化物膜００３やタングステン窒化物膜００５Ｐと、ゲート絶縁膜００２と、の間で選択比のあるエッチングを行うことも難しい。また、タングステン窒化物膜００５や、チタン窒化物膜００３の成膜技術として、スパッタ成膜を用いた場合には、タングステン原子やチタン原子が、ゲート絶縁膜００２中に注入されてしまう問題が発生しやすく、ゲート絶縁膜００２の信頼性を低下させる問題がある。これを避けるために、成膜技術としてＣＶＤを用いても、成膜ガスに含まれる不純物がタングステン窒化物膜００５や、チタン窒化物膜００３に取り込まれ、それがゲート絶縁膜００２の信頼性を著しく劣化させる。
【００１８】
本発明は、上記の装置の欠点を解消すべく本発明者によってなされたものである。
【００１９】
以下、図面を参照しつつ、本発明の実施の形態のＣＭＯＳ（半導体装置）について説明する。本実施形態のＣＭＯＳの特徴の１つは、例えば図１に示すように、ｎ型ＭＯＳＦＥＴのゲート電極部に、ｎ側ゲート絶縁膜（第２ゲート絶縁膜）１０２Ｎ上に形成されアンチモンからなる薄膜（１ｎｍ以下）のｎ側ゲート電極（第１ゲート電極）１１１と、アンチモンが添加されたプラチナシリサイドからなるｎ側ゲート配線層１１０Ｎと、を有する構造を用いた点である。このアンチモンからなるｎ側ゲート電極１１０は、図８から分かるように、ｎ型ＭＯＳＦＥＴ領域の多結晶ポリシリコン膜１０３Ｎにアンチモンを添加しておき、多結晶ポリシリコン膜１０３Ｎ上にプラチナ膜１１２を形成し、サリサイド技術を用いて多結晶ポリシリコン膜１０３Ｎをプラチナシリサイド膜にし、その際にアンチモン原子を析出させる（雪かき効果）ことによって、得ることができる。このＣＭＯＳは、ｎ側ゲート電極１１１に仕事関数が小さいアンチモンを、ｐ側ゲート電極１１０Ｐに仕事関数が大きいＰｔＳｉを、用いたので、しきいち電圧やスイッチング電圧を低くすることができる。また、その製造方法においてｎ側とｐ側のゲート電極部を同時に形成することができるので（図８参照）、信頼性が高く量産化が容易である。以下では、２つの実施の形態について説明する。
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態のＣＭＯＳを示す断面図である。シリコン基板１００には、素子分離領域１０１が形成されている。そして、この素子分離領域１０１の左側にｎ型ＭＯＳＦＥＴが、右側にｐ型ＮＯＳＦＥＴが、形成されている。図中右側のｐ型ＭＯＳＦＥＴでは、シリコン基板１００の一部に、浅い接合領域１１５、深い接合領域１１６、およびニッケルシリサイド１０８が形成されている。また、この基板１００上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｐ側ゲート絶縁膜１０２Ｐが形成されている。このｐ側ゲート絶縁膜１０２Ｐ上には、厚さ約５０ｎｍのプラチナシリサイド（ＰｔＳｉ）膜１１０Ｐが形成されている。このプラチナシリサイド膜１１０Ｐは、ｐ側ゲート電極となる。ここで、このｐ側ゲート電極１１０Ｐとｐ側ゲート絶縁膜１０２Ｐをあわせてｐ側ゲート電極部と呼ぶ。このｐ側ゲート電極部の側面は、ゲート側壁１０６によって覆われている。一方、図中左側のｎ型ＭＯＳＦＥＴは、シリコン基板１００の一部に、浅い接合領域１１５、深い接合領域１１６、およびニッケルシリサイド１０８が形成されている。また、基板１００上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｎ側ゲート絶縁膜１０２Ｎが形成されている。このｎ側ゲート絶縁膜１０２Ｎ上には、薄膜（１ｎｍ以下）のアンチモン析出層１１１が形成されている。このアンチモン析出層１１１は、ｎ側ゲート電極となる。このｎ側ゲート電極１１１上には、プラチナシリサイド（ＰｔＳｉ）膜１１０Ｎが形成されており、このプラチナシリサイド膜１１０Ｎはｎ側ゲート配線層となる。ここで、このｎ側ゲート配線層１１１、ｎ側ゲート電極１１０Ｎおよびｎ側ゲート絶縁膜１０２Ｎをあわせてｎ側ゲート電極部と呼ぶ。このｎ側ゲート電極部の側面は、ゲート側壁１０６によって覆われている。
【００２１】
図１のＣＭＯＳは、ｎ側ゲート電極１１１が金属であるアンチモン、ｐ側ゲート電極１１０Ｐが他の金属であるＰｔＳｉ、により形成され、デュアルメタルゲート電極を有する構造となっている。
【００２２】
次に、図１のＭＯＳＦＥＴの製造方法について、図２〜図８を参照にして説明する。  
（１）まず、図２に示すように、シリコン基板上１００上に、ＳＴＩ技術等を用いて素子分離領域１０１を形成する。続いて、1nm程度のシリコン酸化窒化膜からなるゲート絶縁膜１０２を成膜し、５０ｎｍ程度の多結晶ポリシリコン膜１０３を成膜する。ここで、図中、左側がn型MOSFET形成領域、右側がp型MOSFET形成領域である。
【００２３】
（２）次に、図３に示すように、多結晶ポリシリコン膜１０３上にマスクＭを形成し、リソグラフィー技術とイオン注入技術を用いて、図中左側のn型MOSFET領域の多結晶ポリシリコン膜１０３中にアンチモンを注入する。この時のアンチモンのイオン注入ドーズ量は、１Ｅ１６／ｃｍ２程度である。
【００２４】
（３）次に、図３のマスクＭを剥離した後、多結晶ポリシリコン膜１０３上に、図４から分かるように、シリコン窒化膜からなる厚さ２０ｎｍ程度のキャップ膜１０４を成膜する。その後、図４に示すように、リソグラフィー技術とエッチング技術を用いて、キャップ膜１０４と多結晶ポリシリコン膜１０３のゲート加工を行い、ｐ側の多結晶ポリシリコン膜１０４Ｐおよびｎ側の多結晶シリコン膜１０４Ｎを形成する。
【００２５】
（４）次に、図５から分かるように、ウェットエッチングにより、ｐ側ゲート電極部およびｎ側ゲート電極部以外の（ソース・ドレイン領域表面の）ゲート絶縁膜１０２を除去し、ｐ側ゲート絶縁膜１０２Ｐおよびｎ側ゲート絶縁膜１０２Ｎを形成する。続いて、ゲート電極部をマスクとして不純物のイオン注入を行い、熱処理を行って、ソース・ドレインの浅い接合領域１１５を形成する。続いて、図５に示すように、例えばシリコン窒化膜による３０ｎｍ程度のゲート側壁１０６を形成する。その後、このゲート側壁１０６およびゲート電極部をマスクとして不純物のイオン注入を行い、ソース・ドレインの深い接合領域１１６を形成する。
【００２６】
（５）次に、図６に示すように、Ｓｉが露出しているソース・ドレイン表面に、サリサイド技術を用いて、選択的に、ニッケルシリサイド１０８を形成する。続いて、層間膜１０９を堆積してＣＭＰなどで平坦化を行う事で、キャップ膜１０４の上面およびゲート側壁１０６の上面を露出させる。
【００２７】
（６）次に、図７に示すように、ＲＩＥなどを用いて、ゲート側壁１０６とキャップ膜１０４のエッチングを行い、多結晶ポリシリコン膜１０３の上面を露出させる。
【００２８】
（７）次に、図８に示すように、厚さ約８０ｎｍのＰｔ膜１１２を、スパッタにより形成する。その後、サリサイド技術を用いて多結晶ポリシリコン膜１０３Ｎ、１０３ＰをＰｔＳｉ膜１１０Ｎ、１１０Ｐにし、未反応のＰｔ膜を王水などで除去して、図１のＣＭＯＳが完成する。上記のサリサイド技術では、多結晶ポリシリコン膜１０３Ｎ、１０３Ｐの全てがＰｔＳｉになるようにＰｔの膜厚とサリサイドの熱工程を調整する。具体的な例としては、４００℃程度の熱処理を行って多結晶ポリシリコン膜１０３Ｎ、１０３Ｐを全てＰｔＳｉ膜１１０N、１１０Ｐに変換する。このサリサイド反応中に、n型ＭＯＳＦＥＴ領域の多結晶ポリシリコン（Ｓｂ）膜１０３Ｎ中に含まれていたアンチモン原子の一部が、形成されたＰｔＳｉ膜から吐き出される現象が起きる（雪かき効果）。この結果、アンチモンはゲート絶縁膜１０２ＮとＰｔＳｉ膜１１０Ｎとの界面や、ゲート側壁１０６とＰｔＳｉ１１０Ｎとの界面に追いやられて析出する。少なくとも、ｎ側ゲート絶縁膜１０２Ｎとｎ側ＰｔＳｉ（Ｓｂ）膜１１０Ｎとの間に、数原子層程度、つまり厚さ約１ｎｍ以下のアンチモン析出層１１１が形成される。このアンチモン析出層１１１の形成後も、ｎ側ＰｔＳｉ（Ｓｂ）膜１１０Ｎにはアンチモンが残留しており、このアンチモンは、図中下側ほど濃度が高くなるように分布する。このようにして形成されたアンチモン析出層１１１は、ｎ側ゲート電極となる。このようにして、アンチモン析出層１１１をｎ側ゲート電極（ｎ側メタルゲート電極）とする図１のＣＭＯＳが完成する。
【００２９】
以上の製造方法により形成される図１のＣＭＯＳは、メタルゲート電極を用いたにもかかわらず、ゲート電極に多結晶シリコンを用いた従来のＣＭＯＳに比べ、信頼性や量産性が低下しない。
【００３０】
すなわち、図１のＣＭＯＳは、アンチモン析出層１１１を加工する工程なしに製造できるので、絶縁膜１０２Ｎ、１０２Ｐにピンホールが発生するおそれがほとんどない（図１４参照）。このため、信頼性が低下しない。
【００３１】
また、図１のＣＭＯＳは、図４から分かるように、ｐ側ゲート電極部とｎ側ゲート電極部の主成分が同一であり、両方の電極部を同時に加工することができる。そして、この加工の際に行われる多結晶ポリシリコン膜１０３の加工は、従来と同様の確立された技術をそのまま用いることができる。また、図１のＣＭＯＳは、ｎ側のメタルゲート電極１１１が析出により形成されるので、このメタルゲート電極１１１の成膜や加工などが必要ない。これらの理由により、量産性も低下しない。
【００３２】
これに対し、従来提案されていたメタルゲート電極では、例えば図１５、１６に示すように、タングステン窒化物膜００５や、チタン窒化物膜００３の成膜や加工が必要になってしまった。これらのため、信頼性や量産性が低下していた。
【００３３】
また、図１のＣＭＯＳでは、多結晶シリコンを用いた従来のＣＭＯＳに比べ、スイッチングを低電圧化することができる。
【００３４】
すなわち、図１のＣＭＯＳは、ｎ側のゲート電極１１１がアンチモン析出層であり、p型のゲート電極１１０ＰはＰｔＳｉ膜であるデュアルメタルゲート電極である。このようにメタルゲート電極を用いているため、空乏化をなくし、スイッチングの低電圧化が可能となる。また、図１のＣＭＯＳは、ｐ側ゲート電極１１０Ｐを構成するＰｔＳｉの仕事関数が、４．９eV程度である。また、ｎ側ゲート電極１１１を構成するアンチモンの仕事関数が、本発明者の実験によれば、４．２ｅＶ程度である。このように、ｐ側ゲート電極１１０Ｐに仕事関数が大きい金属を、ｎ側ゲート電極１１１に仕事関数が小さい金属を、それぞれ用いたので、スイッチングを低電圧化することができる。
【００３５】
また、ｎ側のゲート電極１１１を構成するアンチモンは、他の層への拡散が少なく、酸素原子等の吸収も少ない。このため、この拡散や吸収の観点からも、スイッチングの低電圧化等の電気特性を高くすることができる。
【００３６】
もっとも、従来は、電極の材料にアンチモンを用いることは極めて困難であると考えられていた。なぜなら、アンチモンは４００℃程度の低温で昇華してしまうため、サリサイドの熱処理工程と併用することができないからである。しかし、図１のＣＭＯＳでは、厚さ１ｎｍ以下のアンチモン析出層１１１上に、厚さ５０ｎｍのプラチナシリサイド（Ｓｂ）膜１１０Ｎが形成されている。このため、このプラチナシリサイド（Ｓｂ）膜１１０Ｎが保護層となり、サリサイドの熱処理工程を行っても、アンチモン析出層１１１が昇華しない。
【００３７】
また、仕事関数の観点から見ると、ｎ側メタルゲート電極１１１の材料にアンチモンを用いることは、従来の技術常識に反することである。なぜなら、ｎ側メタルゲート電極の材料には仕事関数が４．６ｅＶ未満の金属を用いなければならないことが知られているが、アンチモンの仕事関数は４．５〜４．９ｅＶ程度（例えば、応用物理データブック（丸善）の４９５ページ参照）であり、アンチモンはｎ側メタルゲート電極の材料として適切ではないと考えられていたからである。しかしながら、本発明者の実験によれば、図１のようにアンチモンをｎ側メタルゲート電極１１１の材料に用いたｎ型ＭＯＳＦＥＴでは、良好な電気特性が得られた。そして、本発明者は、このｎ側メタルゲート電極について詳細に解析した結果、絶縁膜１０２Ｎ上に形成した薄膜のアンチモンでは、仕事関数が約４．２ｅＶになっていることが分かった。以下、図９を用いて説明する。
【００３８】
図９は、ゲート酸化膜（Gate Oxide）上に形成された薄膜のアンチモン（Ｓｂ）の仕事関数を求める実験データである。横軸はゲート絶縁膜の厚さ（ｎｍ）を、縦軸は１００ｋＨｚにおけるフラットバンド電圧Ｖｆｂの値を、それぞれ示している。この実験では、まず、ゲート酸化膜（ゲート絶縁膜）の厚さを１０ｎｍにして、フラットバンド電圧を計測し、この値をプロットする。次に、ゲート酸化膜の厚さを半分にして、フラットバンド電圧を計測する。次に、この２点を結び、縦軸との交点を求める。この交点を、シリコンおよびプラチナシリサイド（ＰｔＳｉ）と比較することで、アンチモンの仕事関数は約４．２ｅＶと求められる。
【００３９】
このように、従来の技術常識ではアンチモンの仕事関数は４．５〜４．９ｅＶ程度であるのに対し、本発明者の実験によれば、絶縁膜１０２Ｎ上に形成した薄膜のアンチモンでの仕事関数は約４．２ｅＶであった。この理由について、本発明者は、従来のアンチモンの仕事関数のデータは単体の塊のアンチモンに高電子を照射して測定していたが、絶縁膜１０２Ｎ上に形成した薄膜のアンチモンの仕事関数は、この塊のアンチモンとは異なった値になっているからであると考えている。
【００４０】
このようにして、ｎ側メタルゲート電極１１１にアンチモンを用いることで、良好な電気特性が得られることが分かった。
【００４１】
以上説明した図１のＣＭＯＳでは、アンチモン析出層１１１の厚さを約１ｎｍ以下としたが、これをさらに厚くすることもできる。このアンチモン析出層１１１は、前述のように、ｎ側の多結晶ポリシリコン膜１０３Ｎにアンチモン原子をイオン注入し、このアンチモン原子をシリサイドの雪かき効果により析出させることで、形成している。このため、アンチモン析出層１１１を厚くするためには、イオン注入するアンチモン原子の量を増やせば良い。例えば、イオン注入のドーズ量を１Ｅ１６／ｃｍ２のオーダーとすると、シリサイドを形成する前における多結晶ポリシリコン膜１０３Ｎ中のアンチモン濃度が平均２％程度になり、アンチモン析出層１１１の膜厚が１ｎｍ程度になる。アンチモン析出層を１ｎｍよりも厚くする場合は、ドーズ量をさらに増やせば良い。ただし、生産性や信頼性の観点から、アンチモン析出層は、５ｎｍ以下、好ましくは１ｎｍ以下にすることが好ましい。
【００４２】
また、図１のＣＭＯＳでは、ｎ型ＭＯＳＦＥＴのｎ側ゲート電極１１１をアンチモンにより構成したが、アンチモンの代わりにインジウムを用いることもできる。つまり、前述の図３の工程で、アンチモンの代わりにインジウムをイオン注入することで、ｎ側ゲート電極１１１をインジウム析出層とすることもできる。インジウムの仕事関数は、少なくとも４．６ｅＶ未満であり、本発明者の実験によれば約４．１ｅＶである。この約４．１ｅＶは、多結晶シリコンを用いた従来のゲート電極とほぼ同じ値である。これに加え、ゲート電極を金属であるインジウムにすれば、ゲート電極を多結晶シリコンとした場合と異なり、ゲートの空乏化が起こらない。このため、従来のＣＭＯＳに比べ、しきい値の低電圧化やスイッチングの低電圧化を行うことができる。
【００４３】
また、前述の図３の工程でアンチモンとインジウムを同時にイオン注入して、ｎ型ＭＯＳＦＥＴのｎ側ゲート電極１１１をアンチモンとインジウムの合金にすることもできる。この場合、アンチモンとインジウムの比率により、仕事関数を変化させることが出来る。
【００４４】
また、図１のＣＭＯＳでは、ｐ側ゲート電極１１０Ｐにプラチナシリサイドを用いたが、これをパラジウムシリサイドにすることもできる。パラジウムシリサイドもプラチナシリサイドと同様に仕事関数が４．９ｅＶ程度、少なくとも４．６ｅＶよりも大きいので、ｐ側ゲート電極として好ましい。
【００４５】
また、図１のＣＭＯＳは、図３の工程でｐ型ＭＯＳＦＥＴ領域の多結晶ポリシリコン膜１０３に何もイオン注入を行わずに製造したが、必要に応じて、テルルまたはセレンをイオン注入して製造してもよい。これにより、ｐ側ゲート絶縁膜１０２Ｐ（図１）とｐ側ゲート電極１１０Ｐの界面付近にテルルまたはセレンが追いやられ、この界面付近のテルルまたはセレンの濃度が高くなる。この濃度が数十％程度になるようにすればｐ側ゲート絶縁膜１１０Ｐの仕事関数を変化させることができる。なお、テルルまたはセレンは金属ではないので、仕事関数を変化させるために完全な析出層を形成する必要はない。
【００４６】
また、図１のＣＭＯＳでは、ＰｔＳｉ膜に含まれる不純物の量を変化させることで、ゲート電極の仕事関数を一定の範囲内で任意の値に設計することができる。このため、同一の基板上に、しきい値が異なる複数のＭＯＳＦＥＴを形成することもできる。また、パワー素子のような場合には、必要に応じて、しきい値を意図的に高くすることもできる。
【００４７】
（第２の実施の形態）
第２の実施の形態のＣＭＯＳが第１の実施の形態（図１）と異なる点の１つは、例えば図１０から分かるように、Ｓｉ基板２００と、このＳｉ基板上に形成された絶縁膜２０１と、この絶縁膜２０１上に形成された厚さ約１０ｎｍのＳＯＩ層２０２と、を有するＳＯＩ（シリコン・オン・インシュレーター）基板を用いた点である。また、ｎ側のショットキー・ソース・ドレイン電極２２３にも、アンチモン析出層を用いた点である。
【００４８】
即ち、図１０は、本発明の第２の実施の形態のＣＭＯＳを示す断面図である。Ｓｉ基板２００と、このＳｉ基板上に形成された絶縁膜２０１と、この絶縁膜２０１上に形成された厚さ約１０ｎｍのＳＯＩ層２０２と、を有するＳＯＩ基板のＳＯＩ層２０２には、素子分離領域２１１が形成されている。そして、この素子分離領域２１１の左側にｎ型ＭＯＳＦＥＴが、右側にｐ型ＮＯＳＦＥＴが、形成されている。図中右側のｐ型ＭＯＳＦＥＴでは、ＳＯＩ層２０２の一部に、ＰｔＳｉからなるソース・ドレイン電極２１２と、チャネル領域２２１と、が形成されている。また、ＳＯＩ層２０２上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｐ側ゲート絶縁膜２０３Ｐが形成されている。このｐ側ゲート絶縁膜２０３Ｐ上には、厚さ約２０ｎｍのプラチナシリサイド（ＰｔＳｉ）膜２０４Ｐが形成されている。このプラチナシリサイド膜２０４Ｐは、ｐ側ゲート電極となる。一方、図中左側のｎ型ＭＯＳＦＥＴは、ＳＯＩ層２０２の一部に、アンチモン析出層からなるショットキー・ソース・ドレイン電極２２０、ＰｔＳｉ（Ｓｂ）からなるソース・ドレイン配線層２２４、およびチャネル領域２２１、が形成されている。また、ＳＯＩ層２０２上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｐ側ゲート絶縁膜２０３Ｎが形成されている。このｎ側ゲート絶縁膜２０３Ｎ上には、薄膜（５ｎｍ以下）のアンチモン析出層２０６が形成されている。このアンチモン析出層２０６は、ｎ側ゲート電極となる。このｎ側ゲート電極２０６上には、プラチナシリサイド（Ｓｂ）膜２４０Ｎが形成されており、このプラチナシリサイド膜２４０Ｎはｎ側ゲート配線層となる。
【００４９】
次に、図１０のＣＭＯＳの製造方法について説明する。  
（１）まず、図１１に示すように、Ｓｉ基板２００と、絶縁膜２０１と、厚さ１０ｎｍのＳＯＩ（シリコン・オン・インシュレーター）層２０２とを有するＳＯＩ基板を準備する。ここで、図中左側がn型MOSFET形成領域で、右側がp型MOSFET形成領域である。
【００５０】
（２）次に、図１２に示すように、ＳＯＩ層２０２に、ＳＴＩ技術等を用いて素子分離領域２１１を形成する。続いて、１ｎｍ程度の例えばシリコン酸化窒化膜によるゲート絶縁膜２０３を成膜し、２０ｎｍ程度の多結晶ポリシリコン膜２０４を成膜する。
【００５１】
（３）次に、図１３に示すように、リソグラフィー技術とエッチング技術を用いて、多結晶ポリシリコン膜２０４のゲート加工を行って、ｎ側の多結晶シリコン膜２０４Ｎおよびｐ側の多結晶シリコン膜２０４Ｐを形成する。続いて、ウェットエッチングで、ｐ側ゲート電極部およびｎ側ゲート電極部以外の（ソース・ドレイン領域表面の）ゲート絶縁膜２０３を除去し、ｐ側ゲート絶縁膜２０３Ｐおよびｎ側ゲート絶縁膜２０３Ｎを形成する。
【００５２】
（４）次に、図１４に示すように、リソグラフィー技術によりp型ＭＯＳＦＥＴ領域をレジストＲで覆い、ｎ型ＭＯＳＦＥＴ領域にアンチモンのイオン注入を行う。これにより、ｎ側の多結晶ポリシリコン膜２０４Ｎには、アンチモンが注入され、多結晶ポリシリコン（Ｓｂ）膜２０５Ｎとなる。また、ｎ側のソース・ドレイン領域にも、アンチモンが注入されソース・ドレイン領域２２２となる。この時のアンチモンのイオン注入ドーズ量は、例えば２Ｅ１６／ｃｍ２程度とする。
【００５３】
（５）次に、図１４のレジストＲを除去する。Ｐ型ＭＯＳＦＥＴにおいても、ソース・ドレイン領域２１２、チャネル領域２２１を従来のようにして形成する。ここで、アンチモンをｎ側の多結晶ポリシリコン（Ｓｂ）膜２０５Ｎ中やｎ側のソース・ドレイン領域２２２中に拡散させるための熱処理を行っても良い。その後、図１５に示すように、膜厚２０ｎｍのＰｔ膜２３０をスパッタで成膜する。
【００５４】
（６）次に、サリサイド技術を用いて、図１５のｎ側多結晶ポリシリコン（Ｓｂ）膜２０５Ｎ、ｎ側ソース・ドレイン領域２２２、ｐ側多結晶ポリシリコン膜２０４Ｐ、およびｐ側ソースド・レイン領域２１２を、サリサイド技術を用いて、ＰｔＳｉにする。このときに、これらの領域２０５Ｎ、２２２、２０４Ｐ、２１２の全てがＰｔＳｉになるように熱工程を調整する。また、必要に応じて、Ｐｔ膜２３０の厚さも調整する。本実施形態では、ソース・ドレイン領域２２２、２１２の厚さが約１０ｎｍであるのに対し、多結晶ポリシリコン膜２０５Ｎ、２０４Ｐの厚さが約２０ｎｍであり、多結晶ポリシリコン膜２０５Ｎ、２０４Ｐの方が厚いため、多結晶ポリシリコン膜２０５Ｎ、２０４Ｐの全てがＰｔＳｉになるようにサリサイドの熱工程やＰｔ膜２３０の厚さを調整すればよい。具体的には、Ｐｔ膜の厚さは２０ｎｍ、熱処理の温度は４００℃とする。この熱処理により、サリサイド反応が起こる。このサリサイド反応中に、ｎ側多結晶ポリシリコン（Ｓｂ）膜２０５Ｎに含まれているアンチモン原子が吐き出され（雪かき効果）、ｎ側ＰｔＳｉ（Ｓｂ）膜２４０（図１０）が形成されると共に吐き出されたアンチモンが５ｎｍ以下のアンチモン析出層（ｎ側ゲート電極）２０６として析出する。また、ｎ側のソース・ドレイン領域２２２（図１５）でも、この領域２２２に含まれているアンチモン原子が、図中左側、右側および下側に追いやられる現象がおきる（雪かき効果）。この結果、ｎ側ＰｔＳｉ（Ｓｂ）膜２２４が形成されると共にアンチモン析出層からなるソース・ドレイン電極２２０が形成される。この後、未反応のPt膜２３０を、王水などで除去し、図１０のＣＭＯＳが形成される。
【００５５】
以上説明した方法により形成される図１０のＣＭＯＳでは、第１の実施の形態と同様に、ゲート電極に多結晶シリコンを用いた従来のＣＭＯＳに比べ、信頼性や量産性が低下しない。
【００５６】
また、図１０のＣＭＯＳは，ｎ側ゲート電極２０６はアンチモン析出層であり、p側ゲート電極２０４ＰはＰｔＳｉ膜であり、デュアルメタルゲート電極のＣＭＯＳである。これにより、第１の実施の形態と同様に、スイッチングを低電圧化することができる。
【００５７】
さらに、図１０のＣＭＯＳは、ｎ側ソース・ドレイン電極２２０がアンチモン析出層、ｐ側ソース・ドレイン電極２１２がＰｔＳｉ膜、のデュアル・ショットキー・ソース・ドレイン電極のＣＭＯＳである。これにより、さらに電気特性を向上させることができる。
【００５８】
また、図１０のＣＭＯＳは、その製造の際（図１４）においてｎ側多結晶ポリシリコン（Ｓｂ）膜２０５Ｎおよびｎ側ソース・ドレイン領域２２２に含ませるＳｂの量を変化させることで、ゲート電極の仕事関数を一定の範囲内で任意の値に設計することができる。このため、同一の基板上に、しきい値が異なる複数のＭＯＳＦＥＴを形成することもできる。また、パワー素子のような場合には、必要に応じて、しきい値を意図的に高くすることもできる。この特徴は、本実施形態のようにＳＯＩ基板を用いた素子で、特に有効である。このＳＯＩ基板では、動作の際、チャネル部２２１のシリコンを完全に空乏化させて動作させる。つまり、完全空乏型の動作をする。これは完全に空乏化させる事で、より低い垂直電界でチャネルを形成する事が出来て、ＭＯＳＦＥＴの駆動力を向上させる等のメリットがあるためである。しかし、ＳＯＩ基板には、この様なメリットを持つ反面、チャネル部２２１の不純物濃度を変化させることが困難であるというデメリットがある。これは、チャネル部の不純物濃度を高くすると、チャネル部２２１の完全空乏化が起こらなくなってしまうためである。つまり、ＳＯＩ基板では、チャネル部２２１の不純物濃度を変えることによりしきい値を変化させることはできない。このため、ＳＯＩ基板では、しきい値を変化させるためには、ゲート電極の仕事関数を変化させる必要がある。ところが、従来のポリシリコンをゲート電極に用いたＣＭＯＳでは、ｎ側のゲート電極の仕事関数は４．１ｅＶ、ｐ側のゲート電極の仕事関数は５．２ｅＶと固定されていた。このため、この従来のＣＭＯＳでは、同一の基板上にしきい値が異なる複数のＭＯＳＦＥＴを形成したり、必要に応じてしきい値を意図的に高くしたりすることは困難であった。これに対し、本実施形態のＣＭＯＳでは、上述の様にゲート電極の仕事関数を任意に変化させる事が可能であるので、同一の基板上にしきい値が異なる複数のＭＯＳＦＥＴを形成したり、必要に応じてしきい値を意図的に高くしたりすることができる。
【００５９】
以上説明した図１０のＣＭＯＳでは、完全空乏型の動作をする素子としてＳＯＩを例に用いたが、これ以外の場合でも、完全空乏型の動作をする限りは、本実施形態の特徴は同様である。例えば、 ２つのゲートを持つダブルゲートＭＯＳＦＥＴでも、同様に完全空乏型で動作させる事が出来る。このダブルゲートＭＯＳＦＥＴとは、向かい合わせに形成した１対の同電位のゲート電極の間に、半導体からなるチャネルを形成したＭＯＳＦＥＴである。これらの場合にも、しきい値を変化させる為には、ゲート電極の仕事関数を変化させる必要がある。
【００６０】
また、第１および第２の実施の形態では、ｎ型ＭＯＳＦＥＴにおいて、アンチモン、インジウム、またはアンチモンとインジウムの両方、の雪かき効果を利用する方法について説明した。しかし、本発明は、ｐ型ＭＯＳＦＥＴにおいて、セレン、テルル、またはセレンとテルルの両方、の雪かき効果を利用する方法に用いることもできる。
【００６１】
さらに、第１および第２の実施の形態の変形例として、図２２、図２３に示すように、ｐ型ＭＯＳＦＥＴを、セレンまたはテルルのいずれか、或いは両方を１Ｅ２１／ＣＭ３以上含む高濃度層１１１（図２２）、２０６Ｐ、２２０Ｐ（図２３）を備えるものとして構成することもできる。図２３においては、２０６Ｐがセレンやテルルの析出層からなるＰ側ゲート電極、２２０Ｐがセレンやテルルの析出層からなるソース・ドレイン電極である。また、例えば、２４０Ｐはプラチナシリサイド膜、２２４Ｐはプラチナシリサイド膜からなるソース・ドレイン配線層である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態のＣＭＯＳを示す断面図。
【図２】本発明の第１の実施の形態のＣＭＯＳの製造方法を示す断面図。
【図３】本発明の第１の実施の形態のＣＭＯＳの製造方法を示す断面図で、図２に続く図。
【図４】本発明の第１の実施の形態のＣＭＯＳの製造方法を示す断面図で、図３に続く図。
【図５】本発明の第１の実施の形態のＣＭＯＳの製造方法を示す断面図で、図４に続く図。
【図６】本発明の第１の実施の形態のＣＭＯＳの製造方法を示す断面図で、図５に続く図。
【図７】本発明の第１の実施の形態のＣＭＯＳの製造方法を示す断面図で、図６に続く図。
【図８】本発明の第１の実施の形態のＣＭＯＳの製造方法を示す断面図で、図７に続く図。
【図９】本発明者によって行われた、ゲート酸化膜（Gate Oxide）上に形成された薄膜のアンチモン（Ｓｂ）の仕事関数を求める実験のデータを示す図。
【図１０】本発明の第２の実施の形態のＣＭＯＳを示す断面図。
【図１１】本発明の第２の実施の形態のＣＭＯＳの製造方法を示す断面図。
【図１２】本発明の第２の実施の形態のＣＭＯＳの製造方法を示す断面図で、図１１に続く図。
【図１３】本発明の第２の実施の形態のＣＭＯＳの製造方法を示す断面図で、図１２に続く図。
【図１４】本発明の第２の実施の形態のＣＭＯＳの製造方法を示す断面図で、図１３に続く図。
【図１５】本発明の第２の実施の形態のＣＭＯＳの製造方法を示す断面図で、図１４に続く図。
【図１６】本発明者の従来の実施にかかる、メタルゲート電極を用いたＣＭＯＳを示す断面図。
【図１７】そのメタルゲート電極を用いたＣＭＯＳの製造方法を示す断面図。
【図１８】メタルゲート電極を用いたＣＭＯＳの製造方法を示す断面図で、図１７に続く図。
【図１９】メタルゲート電極を用いたＣＭＯＳの製造方法を示す断面図で、図１８に続く図。
【図２０】メタルゲート電極を用いたＣＭＯＳの製造方法を示す断面図で、図１９に続く図。
【図２１】メタルゲート電極を用いたＣＭＯＳの製造方法を示す断面図で、図２０に続く図。
【図２２】本発明の第１の実施の形態のＣＭＯＳの変形例を示す断面図。
【図２３】本発明の第２の実施の形態のＣＭＯＳの変形例を示す断面図。
【符号の説明】
【００６３】
１００    半導体基板
１１０Ｎ  プラチナシリサイド膜
１１１    第１の金属層（アンチモン析出層）
【図１】
2006245417.tif 000003
【図２】
2006245417.tif 000004
【図３】
2006245417.tif 000005
【図４】
2006245417.tif 000006
【図５】
2006245417.tif 000007
【図６】
2006245417.tif 000008
【図７】
2006245417.tif 000009
【図８】
2006245417.tif 000010
【図９】
2006245417.tif 000011
【図１０】
2006245417.tif 000012
【図１１】
2006245417.tif 000013
【図１２】
2006245417.tif 000014
【図１３】
2006245417.tif 000015
【図１４】
2006245417.tif 000016
【図１５】
2006245417.tif 000017
【図１６】
2006245417.tif 000018
【図１７】
2006245417.tif 000019
【図１８】
2006245417.tif 000020
【図１９】
2006245417.tif 000021
【図２０】
2006245417.tif 000022
【図２１】
2006245417.tif 000023
【図２２】
2006245417.tif 000024
【図２３】
2006245417.tif 000025
【手続補正書】
【提出日】平成18年3月7日(2006.3.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図１６は、本発明者の実施にかかるメタルゲート電極を有するＣＭＯＳの一例を示す図である。シリコン基板０００には、素子分離領域００１が形成されている。そして、図中中央の素子分離領域００１の左側にｎ型ＭＯＳＦＥＴが、右側にｐ型ＭＯＳＦＥＴが、形成されている。図中右側のｐ型ＭＯＳＦＥＴでは、シリコン基板０００の一部に、浅い接合領域００７、深い接合領域００９、およびコバルトシリサイド０１０が形成されている。また、基板０００上には、厚さ約１ｎｍのシリコン酸化窒化膜（silicon oxynitride）(SION）からなるｐ側ゲート絶縁膜００２Ｐが形成されている。このｐ側ゲート絶縁膜００２Ｐ上には、厚さ約１０ｎｍのタングステン窒化物膜（ｐ側ゲート電極）００５Ｐ、多結晶ポリシリコン膜００６Ｐ、コバルトシリサイド０１０Ｐ、が順次形成されている。これらのゲート電極部の側面は、ゲート側壁００８によって覆われている。一方、図中左側のｎ型ＭＯＳＦＥＴは、シリコン基板０００の一部に、浅い接合領域００７、深い接合領域００９、およびコバルトシリサイド０１０が形成されている。また、基板０００上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｎ側ゲート絶縁膜００２Ｎが形成されている。このｎ側ゲート絶縁膜００２Ｎ上には、厚さ約１０ｎｍのチタン窒化物膜（ｎ側ゲート電極）００３、厚さ約１０ｎｍのタングステン窒化物膜００５Ｎ、多結晶ポリシリコン膜００６Ｎ、コバルトシリサイド０１０Ｎ、が順次形成されている。これらのゲート電極部の側面は、ゲート側壁００８によって覆われている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
次に、レジスト００４を剥離した後、図１９に示すように、厚さ約１０ｎｍのタングステン窒化物膜００５、多結晶ポリシリコン膜００６、を順次形成する。この多結晶ポリシリコン膜００６をリンなどを含んだ膜とすれば、イオン注入技術による不純物の注入工程が省略される。その後、８００℃程度の熱を加え、多結晶ポリシリコン膜００６の不純物活性化を行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
次に、図２１から分かるように、ゲート電極部をマスクに不純物のイオン注入を行って活性化を行うことで、ソース・ドレインの浅い接合領域００７を形成する。続いて、図２１に示すように、シリコン窒化膜からなるゲート側壁００８を形成すると共に、ソース・ドレイン上のゲート絶縁膜００２のエッチングを行う。その後、イオン注入と活性化を行うことで、ソース・ドレインの深い接合領域００９を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
（７）次に、図８に示すように、厚さ約８０ｎｍのＰｔ膜１１２を、スパッタにより形成する。その後、サリサイド技術を用いて多結晶ポリシリコン膜１０３Ｎ、１０３ＰをＰｔＳｉ膜１１０Ｎ、１１０Ｐにし、未反応のＰｔ膜を王水などで除去して、図１のＣＭＯＳが完成する。上記のサリサイド技術では、多結晶ポリシリコン膜１０３Ｎ、１０３Ｐの全てがＰｔＳｉになるようにＰｔの膜厚とサリサイドの熱工程を調整する。具体的な例としては、４００℃程度の熱処理を行って多結晶ポリシリコン膜１０３Ｎ、１０３Ｐを全てＰｔＳｉ膜１１０N、１１０Ｐに変換する。このサリサイド反応中に、n型ＭＯＳＦＥＴ領域の多結晶ポリシリコン（Ｓｂ）膜１０３Ｎ中に含まれていたアンチモン原子の一部が、形成されたＰｔＳｉ膜から吐き出される現象が起きる（雪かき効果）。この結果、アンチモンはゲート絶縁膜１０２ＮとＰｔＳｉ膜１１０Ｎとの界面や、ゲート側壁１０６とＰｔＳｉ膜１１０Ｎとの界面に追いやられて析出する。少なくとも、ｎ側ゲート絶縁膜１０２Ｎとｎ側ＰｔＳｉ（Ｓｂ）膜１１０Ｎとの間に、数原子層程度、つまり厚さ約１ｎｍ以下のアンチモン析出層１１１が形成される。このアンチモン析出層１１１の形成後も、ｎ側ＰｔＳｉ（Ｓｂ）膜１１０Ｎにはアンチモンが残留しており、このアンチモンは、図中下側ほど濃度が高くなるように分布する。このようにして形成されたアンチモン析出層１１１は、ｎ側ゲート電極となる。このようにして、アンチモン析出層１１１をｎ側ゲート電極（ｎ側メタルゲート電極）とする図１のＣＭＯＳが完成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
このように、従来の技術常識ではアンチモンの仕事関数は４．５〜４．９ｅＶ程度であるのに対し、本発明者の実験によれば、絶縁膜１０２Ｎ上に形成した薄膜のアンチモンでの仕事関数は約４．２ｅＶであった。この理由について、本発明者は、従来のアンチモンの仕事関数のデータは単体の塊のアンチモンに光電子を照射して測定していたが、絶縁膜１０２Ｎ上に形成した薄膜のアンチモンの仕事関数は、この塊のアンチモンとは異なった値になっているからであると考えている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
また、図１のＣＭＯＳは、図３の工程でｐ型ＭＯＳＦＥＴ領域の多結晶ポリシリコン膜１０３に何もイオン注入を行わずに製造したが、必要に応じて、テルルまたはセレンをイオン注入して製造してもよい。これにより、ｐ側ゲート絶縁膜１０２Ｐ（図１）とｐ側ゲート電極１１０Ｐの界面付近にテルルまたはセレンが追いやられ、この界面付近のテルルまたはセレンの濃度が高くなる。この濃度が数十％程度になるようにすればｐ側ゲート電極１１０Ｐの仕事関数を変化させることができる。なお、テルルまたはセレンは金属ではないので、仕事関数を変化させるために完全な析出層を形成する必要はない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
（第２の実施の形態）
第２の実施の形態のＣＭＯＳが第１の実施の形態（図１）と異なる点の１つは、例えば図１０から分かるように、Ｓｉ基板２００と、このＳｉ基板上に形成された絶縁膜２０１と、この絶縁膜２０１上に形成された厚さ約１０ｎｍのＳＯＩ層２０２と、を有するＳＯＩ（シリコン・オン・インシュレーター）基板を用いた点である。また、ｎ側のショットキー・ソース・ドレイン電極２２０にも、アンチモン析出層を用いた点である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
即ち、図１０は、本発明の第２の実施の形態のＣＭＯＳを示す断面図である。Ｓｉ基板２００と、このＳｉ基板上に形成された絶縁膜２０１と、この絶縁膜２０１上に形成された厚さ約１０ｎｍのＳＯＩ層２０２と、を有するＳＯＩ基板のＳＯＩ層２０２には、素子分離領域２１１が形成されている。そして、この素子分離領域２１１の左側にｎ型ＭＯＳＦＥＴが、右側にｐ型ＭＯＳＦＥＴが、形成されている。図中右側のｐ型ＭＯＳＦＥＴでは、ＳＯＩ層２０２の一部に、ＰｔＳｉからなるソース・ドレイン電極２１２と、チャネル領域２２１と、が形成されている。また、ＳＯＩ層２０２上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｐ側ゲート絶縁膜２０３Ｐが形成されている。このｐ側ゲート絶縁膜２０３Ｐ上には、厚さ約２０ｎｍのプラチナシリサイド（ＰｔＳｉ）膜２０４Ｐが形成されている。このプラチナシリサイド膜２０４Ｐは、ｐ側ゲート電極となる。一方、図中左側のｎ型ＭＯＳＦＥＴは、ＳＯＩ層２０２の一部に、アンチモン析出層からなるショットキー・ソース・ドレイン電極２２０、ＰｔＳｉ（Ｓｂ）からなるソース・ドレイン配線層２２４、およびチャネル領域２２１、が形成されている。また、ＳＯＩ層２０２上には、厚さ約１ｎｍのシリコン酸化窒化膜からなるｎ側ゲート絶縁膜２０３Ｎが形成されている。このｎ側ゲート絶縁膜２０３Ｎ上には、薄膜（５ｎｍ以下）のアンチモン析出層２０６が形成されている。このアンチモン析出層２０６は、ｎ側ゲート電極となる。このｎ側ゲート電極２０６上には、プラチナシリサイド（Ｓｂ）膜２４０Ｎが形成されており、このプラチナシリサイド膜２４０Ｎはｎ側ゲート配線層となる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2006245417.tif 000026