(57)【要約】【課題】  ＣＭＯＳ固体撮像装置において、画素を微細化して行った場合にも、シェーディング発生の抑制を図る。【解決手段】  光電変換部ＰＤとトランジスタ２５とを含む画素２６を複数配列した画素領域を備え、各画素２６に共通の半導体ウェル領域２８が形成され、共通の半導体ウェル領域２８に対して基準電圧を与えるウェルコンタクト３１が、各画素２６に複数個（３１Ａ，３１Ｂ）設けられて成る。【選択図】      図１
2006269546.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部とトランジスタとを含む画素を複数配列した画素領域を備え、
前記各画素に共通の半導体ウェル領域が形成され、
前記共通の半導体ウェル領域に対して基準電圧を与えるウェルコンタクトが、前記各画素に複数個設けられて成る
ことを特徴とする固体撮像装置。
【請求項２】
前記各画素のウェルコンタクトの数が２個である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記各画素の光電変換部と同じアクティブ領域に前記ウェルコンタクトが、複数個設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記各画素のウェルコンタクトの数が２個である
ことを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記各画素の光電変換部と同じアクティブ領域にウェルコンタクトが１つ以上設けられ、
さらに同じ画素内の別のアクティブ領域にウェルコンタクトが１つ以上設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記各画素のウェルコンタクトの数が２個である
ことを特徴とする請求項７記載の固体撮像装置。
【請求項７】
上下方向もしくは左右方向、あるいは斜め方向の前記画素間で光電変換部を含むアクティブ領域がつながり、
前記各画素間でつながっている前記アクティブ領域に前記ウェルコンタクトが複数個設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項８】
前記各画素間のウェルコンタクトの数が２個である
ことを特徴とする請求項７記載の固体撮像装置。
【請求項９】
上下方向もしくは左右方向、あるいは斜め方向の前記画素間で光電変換部を含むアクティブ領域がつながり、
前記各画素間でつながっている前記アクティブ領域に前記ウェルコンタクトが１つ以上設けられ、
前記各画素のアクティブ領域に前記ウェルコンタクトが１つ以上設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項１０】
上下方向もしくは左右方向、あるいは斜め方向の前記画素間で光電変換部を含むアクティブ領域がつながり、
前記各画素間でつながっている前記アクティブ領域に前記ウェルコンタクトが１つ以上設けられ、
前記各画素内の光電変換部と同じアクティブ領域とは別のアクティブ領域に前記ウェルコンタクトが１つ以上設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項１１】
前記各画素内の光電変換部と同じアクティブ領域とは別のアクティブ領域にウェルコンタクトが複数設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項１２】
前記ウェルコンタクトが、
基準電圧を供給する電極と、
前記共通の第１導電型の半導体ウェル領域の表層に形成された前記第１導電型の第１の不純物導入領域と、
前記電極が接続されるように前記第１の不純物導入領域に形成され、前記第１の不純物導入領域よりも高濃度の第１導電型コンタクト部とを有して成る
ことを特徴とする請求項１から請求項１１のいずれかに記載の固体撮像装置。
【請求項１３】
前記ウェルコンタクトが、
基準電圧を供給する電極と、
前記共通の第１導電型の半導体ウェル領域の表層に形成され、前記電極が接続されるように前記共通の第１導電型の半導体ウェル領域よりも高濃度の第１導電型コンタクト部とを有して成る
ことを特徴とする請求項１から請求項１１のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特にＣＭＯＳイメージセンサ等の固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置、特にＣＭＯＳイメージセンサにおいては、画素をアレイ状に多数配置し（画素をアレイ状に多数配置している領域を画素領域と呼ぶことにする）、共通となるｐ型半導体ウェル領域（以下、ｐウェルという）ウェル電位を画素領域周辺部のすぐ外側、すなわち最外周画素のすぐ外側から与える場合、その基準ウェル電位与えるコンタクト（ウェルコンタクトと呼ぶことにする）に近い画素領域周辺部と遠い画素領域中心部ではその時定数が異なる。このような場合、全面ドレイン配線にて各画素に電源を供給していると、ドレイン電圧が変化すると全面ドレイン配線とｐウェルとのカップリングによってｐウェルのウェル電位が変動する。その結果、時定数の大きい画素領域中心部では画素領域周辺部と比較して長時間にわたってウェル電位が変動する。このことから、画素領域中心部と画素領域周辺部で出力が異なるいわゆるシェーディングという現象が見られることがある。
【０００３】
このシェーディング現象について図面を用いて説明する。図１２に一般的なＣＭＯＳイメージセンサにおける画素構成を示す。このＣＭＯＳイメージセンサの単位画素１は、光電変換部であるフォトダイオードＰＤと、３つのＭＯＳトランジスタ、すなわちフォトダイオードＰＤからの信号電荷を読み出す転送トランジスタ２、リセットトランジスタ３及び増幅トランジスタ４とから構成される。転送トランジスタ２のソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタ３のソースに接続される。転送トランジスタ２のゲートには転送配線５が接続され、リセットトランジスタ３のゲートにはリッセト配線６が接続される。一方、転送トランジスタ２とリセットトランジスタ３間のフローティング・ディフージョン（ＦＤ）が増幅トランジスタ４のゲートに接続され、増幅トランジスタのソースが垂直信号線７に接続される。さらに、リセットトランジスタ３のドレイン及び増幅トランジスタ４のドレインがドレイン端子ｔに接続される。このような画素１を有するＣＭＯＳイメージセンサにおいて、ドレイン端子ｔは、電圧が可変であり、ローレベルとハイレベルに変化する。
【０００４】
図１３Ｂは、図１３Ａに示す画素領域（例えば、水平方向に約１３０万画素、垂直方向に約１０００画素の画素アレイ）１１のａーｂ断面でのダーク（暗）時出力分布である。なお、各画素にはウェルコンタクトを配置していない。ウェルコンタクトを配置していない場合、中心部では、周辺部と比較して大きく出力が変化しているのが分かる。これが共通ｐウェルのウェル電位変動によって引き起こされているダークシェーディングである。
【０００５】
上述したようなシェーディングの原因となる共通ｐウェルの基準電位が画素領域内で異なることを防止する方法として、画素内にウェルコンタクトを形成する方法がある（特許文献１参照）。このようにウェルコンタクトを画素内に設けることにより、ドレイン端子の電圧変化時等においてもウェル電位が安定し、画素領域内で基準電圧が同じとなり、シェーディングを抑制することが可能となる。
【特許文献１】特公平８−２１７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
より具体的なウェルコンタクトを形成する方法としては、光電変換部、すなわちフォトダイオードと同じアクティブ領域（活性領域）内にウェルコンタクトを１つ形成する方法が提案されている（特願２００３ー３７５２０２号参照）。この方法を用いることで、画素サイズを大きくすることなくシェーディングを抑制することが可能である。
【０００７】
ところで、ＭＯＳの微細加工技術の進歩に伴い、ＣＭＯＳイメージセンサもその微細加工技術を用いて画素の微細化が進む。端的に言えば、配線は細くなりコンタクトサイズは小さくなる。つまり、微細化が進むと配線抵抗は増える傾向にある。従来は画素領域の外側から配線を引き込み各画素にコンタクトを形成して共通ｐウェルに基準電圧を供給していた（この配線をウェル配線と呼ぶことにする）。
【０００８】
しかしながら、上記のような微細化が進むとその配線抵抗が増大し、ｐウェルの抵抗よりウェル配線の配線抵抗の方が大きいという状況が発生する。この場合、ウェルコンタクトを形成しているとはいえ、ウェル配線の時定数によってウェル電位が不安定になり、シェーディングが発生することが懸念されている。従来のウェルコンタクトは、ウェル配線の抵抗値が共通ｐウェルの抵抗と比較して小さいことが前提であり、配線自体の時定数がｐウェルに対して影響を与えない状況下での使用を想定していた。
【０００９】
このような問題を解決するには、ウェル配線の時定数を小さくする必要がある。通常の画素セル設計において、画素に関係する配線はデザインルールの最小値近くの線幅、スペースでレイアウトされていることが多く、配線を太くしてレイアウトするとフォトダイオードに配線がかかってしまい、感度低下を招く。よって、配線に関する対策はあまりにデメリットが大きい。
【００１０】
一方、ウェル配線を細くして行った場合に、ウェル配線の抵抗成分の中で、配線部の抵抗ではなくウェルコンタクトのコンタクト抵抗が大きく影響していることが判明した。
【００１１】
本発明は、上述の点を鑑み、画素を微細化して行った場合にも、シェーディングの発生を抑制できる固体撮像装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明に係る固体撮像装置は、光電変換部とトランジスタとを含む画素を複数配列した画素領域を備え、各画素に共通の半導体ウェル領域が形成され、共通の半導体ウェル領域に対して基準電圧を与えるウェルコンタクトが、各画素に複数設けられて成ることを特徴とする。
【００１３】
本発明の固体撮像装置では、共通の半導体ウェル領域に対して基準電圧を与えるウェルコンタクトを、各画素に複数設けることにより、画素の微細化に伴ってウェル配線を細くして行った場合にも、ウェルコンタクトのコンタクト抵抗が低減され、ウェル配線の抵抗成分の低減が図れる。
【発明の効果】
【００１４】
本発明に係る固体撮像装置によれば、各画素にウェルコンタクトを複数個設けることにより、ウェル配線の抵抗成分の増加を抑制し、画素を微細化して行った場合にも、シェーディングの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
ウェル配線を細くして行ったときに、ウェル配線の抵抗成分としては、配線部ではなくコンタクト部が多くを占める。すなわち、コンタクト抵抗が多くを占めることが分かってきた。ウェル配線から共通ｐウェルへのコンタクト抵抗を低減することができれば、ウェルコンタクトの持つウェル電位安定化能力は向上する。
【００１６】
この問題を解決するには単純にウェルコンタクトを複数個形成すれば良いことになる。このいたって単純な方法が敬遠されてきた最大の理由は、ウェルコンタクトによって暗時白点（以下、単に白点という）が多発するであろうことが問題視されてきたからである。しかしながら、いくつかの対策を施すことによって、ウェルコンタクトに起因する白点は激減する。この対策を活用することによって、白点増加を抑制しつつ、共通ｐウェルのウェル電位変動によるシェーディングを抑制できる。
【００１７】
前述の図１２に示すこのような画素１を有するＣＭＯＳイメージセンサにおいて、ドレイン端子ｔは、電圧が可変であり、ローレベルとハイレベルに変化する。本実施の形態はまさに、このドレイン配線が画素領域全面に展開している際に、ドレイン電圧が変化すると、共通ｐウェルとのカップリングによってｐウェルのウェル電位が変動することを抑制し、ウェル電位が変動することによって引き起こされるシェーディングなどの画質劣化につながる諸現象を防止するものである。
【００１８】
今まで述べてきたのは、ウェルコンタクトがフォトダイオードＰＤと同じアクティブ領域にウェルコンタクトが１つ配置されている場合であるが、課題でも述べたように、ウェル配線の抵抗増大に伴って、ウェルコンタクトのウェル電位安定化能力の低下が予測される。そこで、本実施の形態では、ウェルコンタクトを各画素当たり複数個配置するように成す。
【００１９】
以下、図面を参照して本発明に係る固体撮像装置の実施の形態を詳細説明する。
【００２０】
図１に本発明に係る固体撮像装置、すなわちＣＭＯＳイメージセンサの第１実施の形態を示す。なお、図１は画素の部分を示す。本実施の形態のＣＭＯＳイメージセンサ２１においては、光電変換部となるフォトダイオードＰＤと複数のトランジスタ（図示の場合は転送ゲート２３とソース・ドレイン領域２４を有する転送トランジスタ２５のみを示し、他のリセットトランジスタ、増幅トランジスタは省略する）とを含む画素２６を複数配置した画素領域を備えると共に、各画素２６に共通の第１導電型の半導体ウェル領域、本例ではｐ型の半導体ウェル領域（以下、共通ｐウェルという）２８を備えている。
【００２１】
そして、フォトダイオードＰＤと同じアクティブ領域２９内に複数個、本例では２個のウェルコンタクト３１（３１Ａ，３１Ｂ）を配置して構成される。ここで、フォトダイオードＰＤは、一部凹み部３３が形成されるような形状に形成され、この凹み部３３に対応するアクティブ領域２９に２個のウェルコンタクト３１（３１Ａ，３１）が形成される。ウェルコンタクト３１としては、３個以上でも良いが、フォトダイオードＰＤの面積が減少し飽和信号量の低下を招くので、そのバランスで好ましい個数が決められる。ウェル配線３４は、水平方向に配列された両ウェルコンタクト３１Ａ，３１Ｂと接続するように、一部フォトダイオードＰＤを横切るように形成される。図１の画素２６内において、アクティブ領域２９及びトランジスタ２５以外の部分は素子分離領域３５として形成される。
【００２２】
図７にウェルコンタクト３１の部分の断面構造の一例を示す。シリコン半導体基板３７に共通ｐウェル２８が形成され、この共通ｐウェル２８のアクティブ領域に対応する部分にフォトダイオードＰＤが形成される。共通ｐウェル２８にはウェル電位安定化を目的として、基準電圧を供給するウェルコンタクト３１が設けられる。このウェルコンタクト３１は、層間絶縁膜３８中に形成された基準電圧を供給する電極３９と、共通ｐウェル２８の表層に形成されたｐ型不純物導入領域４１と、ｐ型不純物導入領域４１内に形成されて電極３９と接続されるものでｐ型不純物導入領域４１よりも高濃度のコンタクト部４２とから成る。
【００２３】
そして、ｐ型不純物導入領域４１は、少なくともその不純物濃度が１×１０１９ｃｍ−３以下となるように形成される。また、電極３９は、例えばタングステンプラグ４３からなり、その側面にはチタン、窒化チタン、チタンの３層からなるバリアメタル層４４が形成されている。さらに電極３９上には、図示しないがウェル配線が接続される。
【００２４】
ここで、ｐ型不純物導入領域４１は、電極３９の下とその周囲に広がった、シリコン表面から０．１μｍ程度までの深さのｐ型領域とする。ｐ型不純物導入領域は、製造工程において、電極３９用のコンタクトホールを開けるよりも前に形成されるものであり、電極３９の下とその周囲に最低限合わせずれ（０．０５μｍ程度）以上広く形成された領域となる。フォトダイオードＰＤの無い側では、図示しないが素子分離領域まで形成することが通常である。ｐ型不純物導入領域４１は、共通ｐウェル２８の表面付近の不純物成分と、そこに追加でイオン注入された不純物成分の合計で構成される。
【００２５】
次に、ｐ型不純物導入領域４１とコンタクト部４２の深さ方向への不純物濃度分布を図１０により説明する。図１０に示すように、表面に近い側においては、コンタクト部４２の不純物濃度は約１０２０ｃｍ-3であり、その周辺に相当するｐ型不純物導入領域４１の不純物濃度は約１０１９ｃｍ-3である。
【００２６】
次に、ｐ型不純物導入領域４１の不純物濃度と白点個数との関係を図１１に示す。図１１に示すように、不純物濃度が約１０２０ｃｍ-3よりも不純物濃度が約１０１９ｃｍ-3の方が、白点出力レベル全体にわたって白点個数は約一桁減少する。特に白点出力レベル３ｍＶ付近では二桁近く減少する。
【００２７】
これは、イオン注入による結晶欠陥などの注入損傷が軽減されるためや、意図しない原子の注入が減少するためと考えられる。
因みに、オーミックコンタクトを取るために、コンタクト部４２の不純物濃度を落とすことは得策ではないので、約１０２０ｃｍ-3の不純物濃度としている。よって図４のようにフォトダイオードＰＤをコンタクト部４２から離間して配置している。例えばコンタクト部４２からマージン幅ｗ＝０．１μｍの範囲にはフォトダイオードＰＤを形成するｎ型不純物は導入されていない。これらが近接すると、強電界部分が生じ、これに起因する白点がある確率で発生する。ここではｎ型領域であるフォトダイオードＰＤは、高濃度のｐ型領域であるコンタクト部４２と離間されて形成されているため、強電界による影響が少なくなるので、白点個数が減少するという利点がある。もちろん、ウェルコンタクト３１周辺での不純物注入による結晶欠陥を抑制したり、意図しない原子の注入拡散を防ぐという観点からも白点個数の低減が図られる。ここで、０．１μｍとしたマージン幅ｗは、０．１μｍに限定されるものではないが、マスク合わせズレ、線幅のばらつき等を考慮すると現状では０．１μｍ程度の幅となる。今後のプロセス技術の向上によって、マージン幅ｗはもっと狭い幅でも差し支えなくなる。
ｐ型不純物導入領域４１の濃度は薄くしているので、フォトダイオードＰＤと隣接させることができている。ｐ型不純物導入領域の濃度が従来と異なり薄くなっていることが重要である。
【００２８】
図８にウェルコンタクト３１の部分に断面構造の他の例を示す。シリコン半導体基板３７に共通ｐウェル２８が形成され、この共通ｐウェル２８のアクティブ領域に対応する部分にフォトダイオードＰＤが形成される。共通ｐウェル２８には、ウェル電位安定化を目的として、基準電圧を供給するウェルコンタクト３１が設けられる。このウェルコンタクト３１は、基準電圧を供給する電極４３と共通ｐウェル２８の表層に形成された前述と同様の共通ｐウェル２８よりも高濃度のコンタクト部４２とからなる。本例の特徴は、前述の図７のようなｐ型不純物導入領域４１として周辺と明確に区別される不純物分布を持たず、共通ｐウェル２８の表面近くの不純物が、前述の意味でｐ型不純物導入領域４１を成していることである。電極３９は、例えばタングステンプラグ４３からなり、その側面にはチタン、窒化チタン、チタンの３層膜からなるバリアメタル層４４が形成されている。さらに電極３９上には図示しないがウェル配線が接続される。
【００２９】
図８のウェルコンタクト３１は、図７のウェルコンタクトと異なり、ｐ型不純物導入領域４１として共通ｐウェル２８に追加してのイオン注入を行わないことから、共通ｐウェル２８形成工程以外にはここにホウ素（Ｂ）や二フッ化ホウ素（ＢＦ2 ）をイオン注入することがなく、共通ｐウェル２８に結晶欠陥などが誘起され難く、またその工程で重金属原子等が混入して拡散することも無いので、さらに白点個数の減少が図れる。
【００３０】
またこの場合コンタクト部４２はコンタクトホールを開けたあとにイオン注入され形成されるが、実質的に同様の構造をとるのであればコンタクト部４２の形成過程は前述のｐ型不純物領域と同じコンタクトホールを開ける前であってもよい。その例を図９に示す。コンタクト部を約１０２０ｃｍ-3の不純物濃度となるように、さらにフォトダイオードＰＤのn型領域と０．１μｍ程度離すように形成する点では図８の場合と同じである。異なるのは形成過程での順序と形成範囲が電極幅と比較して大きい点である。この場合コンタクト部はあわせズレ等を考慮し、電極下とその周囲に約０．０５μｍ程度以上広くかつ上述のフォトダイオードＰＤと０．１μｍ程度離して形成されてあればよい。なお白点個数は図８の場合と同程度となる。
【００３１】
上述した第１実施の形態によれば、フォトダイオードＰＤと同じアクティブ領域２９内に複数、本例では２個のウェルコンタクト３１（３１Ａ，３１Ｂ）を配置することにより、共通ｐウェル２８のウェル電位を安定化させることができる。微細化に伴うウェル配線３４を細くした場合にも、ウェル配線に対して並列接続された２個のウェルコンタクトによりコンタクト抵抗が低減するので、実質的なウェル配線の抵抗成分の増加が抑制される。したがって、暗時のダークシェーディングを抑制することができる。光入射時はシェーディング、飽和時は飽和シェーディングを抑制することができる。また、固定パターンノイズを抑制することができる。さらに、従来の技術をそのまま流用することが可能であり、コスト面においても従来よりコスト高となることがない。ウェルコンタクト３１を２個とした場合、フォトダイオードＰＤの面積を大きく減少させずに、ウェルコンタクト３１を配置することが可能となる。
一方、ウェルコンタクト３１を、図７や図８または図９に示すように構成することにより、ウェルコンタクト数が増えても、ウェルコンタクトに起因する白点増加を抑制することができる。
【００３２】
図２に本発明に係るＣＭＯＳイメージセンサの第２実施の形態を示す。本実施の形態のＣＭＯＳイメージセンサ５１は、光電変換部となるフォトダイオードＰＤと同じアクティブ領域２９が、図において上下方向または左右方向、あるいは斜め方向の画素２６間でつながっている場合、本例では上下方向の画素２６間でアクティブ領域２９がつながっている場合に、その画素２６間でつながっているアクティブ領域２９に複数個、本例では上下方向に２個のウェルコンタクト３１（３１Ｄ，３１Ｅ）を配置して構成される。このとき、ウェルコンタクト３１はフォトダイオードＰＤから離れた位置に配置されるので、フォトダイオードＰＤの面積はウェルコンタクト３１に影響されることはない。ウェル配線３４は、垂直方向に配列された両ウェルコンタクト３１Ｄ，３１Ｅと接続するように、水平方向に沿って形成される。このとき、ウェル配線３４はフォトダイオードＰＤを横切ることなく配置することができる。あるいはフォトダイオードＰＤを横切る場合でも極めて少ない面積を横切るようにウェル配線３４が形成される。ウェルコンタクト３１の断面構造は例えば前述と同様の図７や図８または図９の構成を採る。その他の構成は、第１実施の形態で説明したと同様である。
【００３３】
第２実施の形態のＣＭＯＳイメージセンサ５１によれば、画素２６間をつなぐアクティブ領域２９内に複数個（本例では２個）のウェルコンタクト３１Ｄ，３１Ｅが配置されるので、微細化に伴うウェル配線３４の抵抗成分の増加を抑制することができる。したがって、共通ｐウェル２８のウェル電位を安定化させることができ、シェーディングを抑制することができる。この場合は、フォトダイオードＰＤと同じアクティブ領域２９内にウェルコンタクトを複数個配置されていながら、フォトダイオードＰＤに与える影響が最小限で済む。そのため、飽和信号量をほとんど減少させることなくシェーディングを抑制することができる。
一方、ウェルコンタクト３１を、図７や図８または図９に示すように構成することにより、ウェルコンタクト数が増えても、ウェルコンタクトに起因する白点増加を抑制することができる。
【００３４】
図３に本発明に係るＣＭＯＳイメージセンサの第３実施の形態を示す。本実施の形態のＣＭＯＳイメージセンサ５２は、各画素２６の光電変換部となるフォトダイオードＰＤと同じアクティブ領域２９にウェルコンタクト３１を１つ以上、本例では１つのウェルコンタクト３１Ａを配置し、さらに同じ画素２６内の別のアクティブ領域（フォトダイオードＰＤを含むアクティブ領域２９外の領域に形成されたアクティブ領域）２９′に別のウェルコンタクト３１を１つ以上、本例では１つのウェルコンタクト３１Ｃを配置して構成される。本例では各画素２６に対応して合計２個のウェルコンタクト３１Ａ，３１Ｃが配置される。
【００３５】
すなわち、フォトダイオードＰＤは、一部凹み部３３が形成されるような形状に形成され、この凹み部３３に対応するアクティブ領域２９に１個のウェルコンタクト３１Ａが形成される。また、このアクティブウェルコンタクト３１Ａを通る水平ライン上に位置する別のアクティブ領域２９′に１個のウェルコンタクト３１Ｃが形成される。ウェル配線３４は、水平ライン上に配置された両ウェルコンタクト３１Ａ，３１Ｃと接続するように、一部フォトダイオードＰＤを横切るように形成される。ウェルコンタクト３１Ａ，３１Ｃの断面構造は例えば前述と同様の図７や図８または図９の構成を採る。その他の構成は、第１実施の形態で説明したと同様である。
【００３６】
第３実施の形態のＣＭＯＳイメージセンサ５２によれば、各画素２６内に実質的に複数、本例では２個のウェルコンタクト３１Ａ，３１Ｃが配置されるので、微細化に伴うウェル配線３４の抵抗成分の増加を抑制することができる。したがって、共通ｐウェル２８のウェル電位を安定化させることができ、シェーディングを抑制することができる。この場合は、もともとフォトダイオードＰＤと同じアクティブ領域２９内にあったウェルコンタクト３１Ａに対して、同じ画素２６内の別のアクティブ領域２９′にウェルコンタクト３１Ｃを追加するので、従来の場合と特性的に全く同一の画素特性を得ることが可能である。ウェル配線３４が一部フォトダイオードＰＤを横切るので、感度は多少犠牲になるが、しかしフォトダイオードＰＤの面積は十分確保できるので、飽和信号量は十分確保できる。
一方、ウェルコンタクト３１を、図７や図８または図９に示すように構成することにより、ウェルコンタクト数が増えても、ウェルコンタクトに起因する白点増加を抑制することができる。
【００３７】
図４に本発明に係るＣＭＯＳイメージセンサの第４実施の形態を示す。本実施の形態のＣＭＯＳイメージセンサ５３は、フォトダイオードＰＤを含むアクティブ領域２９が図において上下方向または左右方向、あるいは斜め方向の画素２６間でつながっている場合、本例では上下方向の画素２６間でアクティブ領域２９がつながっている場合に、その画素２６間でつながっているアクティブ領域２９に１つ以上、本例では１つのウェルコンタクト３１Ｄを配置すると共に、各画素のフォトダイオードＰＤと同じアクティブ領域２９に１つ以上、本例では１つのウェルコンタクト３１Ａを配置して構成される。本例では各画素２６に対応して合計２個のウェルコンタクト３１Ａ，３１Ｃが配置される。
【００３８】
すなわち、フォトダイオードＰＤは、一部凹み部３３が形成されるような形状に形成され、この凹み部３３に対応するアクティブ領域２９に１個のウェルコンタクト３１Ａが形成される。また、ウェルコンタクト３１Ｄは画素間の境界上に形成される。したがって、どの画素から見ても実質的に２個以上、本例では２個のウェルコンタクト３１が配置される。ウェル配線３４は、両ウェルコンタクト３１Ａ，３１Ｄと接続するように形成される。ウェルコンタクト３１Ａ，３１Ｄの断面構造は例えば前述と同様の図７や図８または図９の構成を採る。その他の構成は、第１実施の形態で説明したと同様である。
【００３９】
第４実施の形態のＣＭＯＳイメージセンサ５３によれば、各画素２６に対応して複数、本例では２個のウェルコンタクト３１Ａ，３１Ｄが配置されるので、微細化に伴うウェル配線３４の抵抗成分の増加を抑制することができる。したがって、共通ｐウェル２８のウェル電位を安定化させることができ、シェーディングを抑制することができる。この実施の形態では画素２６間のアクティブ領域２９が狭い場合に有効である。また、各画素では１つのウェルコンタクト３１Ｄを共用することになり、従来のフォトダイオードＰＤと同じアクティブ領域２９内のウェルコンタクトに画素間のアクティブ領域を追加するだけなので、飽和信号量への影響が非常に小さい。
一方、ウェルコンタクト３１Ａ，３１Ｄを、図７や図８または図９に示すように構成することにより、ウェルコンタクト数が増えても、ウェルコンタクトに起因する白点増加を抑制することができる。
【００４０】
図５に本発明に係るＣＭＯＳイメージセンサの第５実施の形態を示す。本実施の形態のＣＭＯＳイメージセンサ５４は、フォトダイオードＰＤを含むアクティブ領域２９が図において上下方向または左右方向、あるいは斜め方向の画素２６間でつながっている場合、本例では上下方向の画素２６間でアクティブ領域２９がつながっている場合に、その画素２６間でつながっているアクティブ領域２９に１つ以上、本例では１つのウェルコンタクト３１Ｄを配置し、さらに各画素２６内の別のアクティブ領域（フォトダイオードＰＤを含むアクティブ領域２９外の領域に形成されたアクティブ領域）２９′に別のウェルコンタクト３１を１つ以上、本例では１つのウェルコンタクト３１Ｃを配置して構成される。本例では各画素２６に対応して合計２個のウェルコンタクト３１Ａ，３１Ｃが配置される。
【００４１】
すなわち、ウェルコンタクト３１Ｄは画素間の境界上に形成される。ウェルコンタクト３１Ｃは各画素の素子分離領域に対応する領域に形成された別のアクティブ領域２９′に形成される。したがって、どの画素から見ても実質的に２個以上、本例では２個のウェルコンタクト３１が配置される。ウェル配線３４は、両ウェルコンタクト３１Ｄ，３１Ｃと接続するように形成される。ウェルコンタクト３１Ｄ，３１Ｃの断面構造は例えば前述と同様の図７や図８または図９の構成を採る。その他の構成は、第１実施の形態で説明したと同様である。
【００４２】
第５実施の形態のＣＭＯＳイメージセンサ５４によれば、各画素２６に対応して複数、本例では２個のウェルコンタクト３１Ａ，３１Ｄが配置されるので、微細化に伴うウェル配線３４の抵抗成分の増加を抑制することができる。したがって、共通ｐウェル２８のウェル電位を安定化させることができ、シェーディングを抑制することができる。この実施の形態ではウェルコンタクト３１Ｄ，３１ＣのフォトダイオードＰＤに与える影響が最小となるものである。また、画素２６間のアクティブ領域２９が狭い場合に有効である。また、各画素では１つのウェルコンタクト３１Ｄを共用することになり、従来のフォトダイオードＰＤと同じアクティブ領域２９内のウェルコンタクトに画素間のアクティブ領域を追加するだけなので、飽和信号量への影響が非常に小さい。
一方、ウェルコンタクト３１Ｄ，３１Ｃを、図７や図８または図９に示すように構成することにより、ウェルコンタクト数が増えても、ウェルコンタクトに起因する白点増加を抑制することができる。
【００４３】
図６に本発明に係るＣＭＯＳイメージセンサの第６実施の形態を示す。本実施の形態のＣＭＯＳイメージセンサ５５は、各画素の光電変換部となるフォトダイオードＰＤと同じアクティブ領域２９とは別の領域に形成されたアクティブ領域２９′に複数個、本例では２個のウェルコンタクト３１（３１Ｃ、３１Ｆ）を配置して構成される。このアクティブ領域２９′は素子分離領域に対応した領域に形成される。ウェル配線３４は、両ウェルコンタクト３１Ｆ，３１Ｇと接続するように形成される。ウェルコンタクト３１Ｆ，３１Ｇの断面構造は例えば前述と同様の図７や図８または図９の構成を採る。その他の構成は、第１実施の形態で説明したと同様である。
【００４４】
第６の実施の形態によれば、各画素内に複数個、本例では２個のウェルコンタクト３１Ｆ，３１Ｇが配置されるので、微細化に伴うウェル配線３４の抵抗成分の増加を抑制することができる。したがって、共通ｐウェル２８のウェル電位を安定化させることができ、シェーディングを抑制することができる。この場合、２個のウェルコンタクト３１Ｆ，３１ＧはフォトダイオードＰＤから離れた位置のアクティブ領域２９′に配置されるので、フォトダイオードＰＤの面積に影響を与えることがなく、飽和信号量を十分確保することができる。
一方、ウェルコンタクト３１Ｄ，３１Ｃを、図７や図８または図９に示すように構成することにより、ウェルコンタクト数が増えても、ウェルコンタクトに起因する白点増加を抑制することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る固体撮像装置の第１実施の形態を示す要部の概略構図である。
【図２】本発明に係る固体撮像装置の第２実施の形態を示す要部の概略構図である。
【図３】本発明に係る固体撮像装置の第３実施の形態を示す要部の概略構図である。
【図４】本発明に係る固体撮像装置の第４実施の形態を示す要部の概略構図である。
【図５】本発明に係る固体撮像装置の第５実施の形態を示す要部の概略構図である。
【図６】本発明に係る固体撮像装置の第６実施の形態を示す要部の概略構図である。
【図７】本発明に係るウェルコンタクト構造の一例を示す断面図である。
【図８】本発明に係るウェルコンタクト構造の他の例を示す断面図である。
【図９】本発明に係るウェルコンタクト構造のさらに他の例を示す断面図である。
【図１０】ウェルコンタクトにおけるｐ型不純物導入領域とコンタクト部の深さ方向への不純物濃度分布である。
【図１１】ウェルコンタクトにおけるｐ型不純物導入領域の不純物濃度と白点個数との関係図である。
【図１２】ＣＭＯＳイメージセンサの一般的な画素の構成を示す等価回路図である。
【図１３】Ａ，Ｂ  画素領域の概略構成図と、シェーディングの説明に供するダーク時出力分布図である。
【符号の説明】
【００４６】
２１，５１，５２，５３，５４，５５・・固体撮像装置（ＣＭＯＳイメージセンサ）、ＰＤ・・フォトダイオード（光電変換部）、２３・・転送ゲート、２５・・転送トランジスタ、２６・・画素、２８・・共通ｐウェル、２９，２９′・・アクティブ領域、３１（３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｆ，３１Ｇ）・・ウェルコンタクト、３３・・凹み部、３４・・ウェル配線、３５・・素子分離領域、３７・・半導体基板、３８・・層間絶縁膜、３９・・電極、４１・・ｐ型不純物導入領域、４２・・コンタクト部、４３・・タングステンプラグ、４４・・バリアメタル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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