(57)【要約】【課題】不必要なスイッチ素子の寄生容量を付加することなく容量値の変更を実現することで、広い可変範囲を持ちながら最小遅延が大きくならない遅延回路の提供。【解決手段】この発明は、差動対となるＮ型のＭＯＳトランジスタＭＮ１，ＭＮ２と、電流源１と、遅延量を設定するための一対の遅延量設定部２、３とを備えている。遅延量設定部２は、キャパシタＣ０，Ｃ１，Ｃ２からなるキャパシタ群２１と、このキャパシタ群２１との間で電荷の充放電を行う抵抗として機能する２つのＰ型のトランジスタＭＰ０，ＭＰ１と、スイッチＳＷ０〜ＳＷ２と、スイッチＳＳＷ３，ＳＷ４とを備えている。スイッチＳＷ０〜ＳＷ２は、ＭＯＳトランジスタＭＰ０，ＭＰ１のうちの１つを選択的に有効化させる。スイッチＳＷ３、ＳＷ４は、キャパシタＣ０に対して、キャパシタＣ１，Ｃ２を選択的に接続可能とするものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のキャパシタ、および前記第１のキャパシタに対して並列に接続可能であって少なくとも１つの第２のキャパシタからなるキャパシタ群と、
前記第１のキャパシタまたは前記第２のキャパシタの少なくとも一方へ電荷の充放電を行う、直列に接続される少なくも２つの抵抗または電流源と、
入力信号に従って、前記第１のキャパシタまたは前記第２のキャシパシタの少なくとも一方への電荷の充放電を行うための手段と、
前記抵抗または前記電流源のうちの１つを選択的に有効にさせる有効化手段とを備え、
前記有効化手段が前記抵抗または前記電流源のうちの所定の１つを有効化させたときには、前記第１のキャパシタが使用され、前記有効化手段が前記抵抗または前記電流源のうちの前記以外の所定の１つを有効化させたときには、前記第１、第２のキャパシタが使用されるようになっていることを特徴とする遅延回路。
【請求項２】
前記有効化手段は、前記抵抗または前記電流源を短絡することで前記抵抗または前記電流源を無効化し、短絡しないことで有効化する手段であることを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記抵抗または前記電流源がトランジスタであることを特徴とする請求項１または請求項２に記載の遅延回路。
【請求項４】
前記有効化手段は、前記トランジスタ自身を短絡することで無効化を行うことを特徴とする請求項３に記載の遅延回路。
【請求項５】
遅延回路を含む発振器において、
前記遅延回路が、請求項１乃至請求項４のうちの何れかの請求項に記載の遅延回路から構成されることを特徴とする発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ（容量素子）を用いた遅延回路に関し、特に、リングオシレータに好適な遅延回路と、その遅延回路を用いた発振器に関するものである。
【背景技術】
【０００２】
リングオシレータは、入力を一定時間遅らせて出力する遅延回路を複数個環状に接続し、その環（リング）を一回りしたときに入力信号が反転するように構成することで発振を行うようにした回路であり、ＰＬＬ回路などの発振器として使用されている。
リングオシレータでは、その環を一回りする時間は遅延回路の遅延量の総和で決まるため、その発振周期は遅延回路の遅延量を変えることで制御可能となる。
【０００３】
従来の遅延回路は、例えば非特許文献１に示されるように、電流源や抵抗として動作する素子とキャパシタを使用し、それらの電流値や抵抗値、容量値などを変えることで遅延量を制御している。
キャパシタの容量値を変える方法には、非特許文献１に記載の方法や、非特許文献２に記載のように複数のキャパシタとスイッチを使用し、スイッチをオン、オフ制御することで容量値を増減する方法が知られている。
【０００４】
図５は、従来の遅延回路の一例を示す。
この遅延回路は、差動型の遅延回路であり、差動対となるＭＯＳトランジスタＭＮ３，ＭＮ４と、電流源１１と、遅延量を設定する一対の遅延量設定部１２、１３とを備え、ＭＯＳトランジスタＭＮ３，ＭＮ４の各ゲートに入力ＩＮ，ＩＰを供給し、その各ドレインから出力ＯＰ，ＯＮを取り出すようになっている。
遅延量設定部１２は、Ｐ型のＭＯＳトランジスタＭＰ２と、キャパシタＣ３〜Ｃ５と、スイッチＳＷ５，ＳＷ６とを備えている。また、遅延量設定部１３は、図示しないが遅延量設定部１２と同様に構成されている。
【０００５】
次に、このような構成からなる従来の遅延回路の動作について、図５および図７を参照して説明する。
図５に示すＭＯＳトランジスタＭＰ２は、ゲートに入力されるバイアス電圧Ｂｉａｓでその抵抗値が制御される。
また、ＭＯＳトランジスタＭＮ３のゲートの入力ＩＮがＭＯＳトランジスタＮＭ４の入力ＩＰより大きくなると、ＭＯＳトランジスタＭＰ２からＭＯＳトランジスタＮＭ３に電流が流れ、ＭＯＳトランジスタＭＮ３の出力ＯＰの電位が下がり、逆にＭＯＳトランジスタＭＮ４の出力ＯＮの電位が上がる。
【０００６】
一方、入力ＩＰが入力ＩＮより大きくなると、ＭＯＳトランジスタＮＭ３への電流が止まり、出力ＯＰの電位が上がり、逆に出力ＯＮが下がる。
このようなＭＯＳトランジスタＭＮ３，ＭＮ４の出力ＯＰ，ＯＮの電位変化は、例えば図７（Ａ）に示すようになる。ここで、その出力ＯＰ，ＯＮは、図７（Ａ）中では、「Ｐ０Ｐ」、「Ｐ０Ｎ」が相当する。
【０００７】
そして、その出力ＯＰ，ＯＮの電位Ｖは、次の（１）式または（２）式により表すことができる。
Ｖ＝ＶＤＤ−Ｉ・Ｒ・ｅｘｐ｛−ｔ/ （Ｒ・Ｃ）｝・・・（１）
Ｖ＝ＶＤＤ−Ｉ・Ｒ〔１−ｅｘｐ｛−ｔ/ （Ｒ・Ｃ）｝〕・・・（２）
ここで、ＶＤＤは電源の電圧、ＲはＭＯＳトランジスタＭＰ２の抵抗値、ＣはＭＯＳトランジスタＭＮ３，ＭＮ４の両ドレイン端子に付加される容量値、ｔはＭＯＳトランジスタＭＮ３，ＭＮ４の入力ＩＰ，ＩＮの大小関係が反転してからの経過時間である。
【０００８】
また、上記の容量値Ｃは、スイッチＳＷ５，ＳＷ６がオフしている場合はコンデンサＣ３の容量値、スイッチＳＷ５がオンし、スイッチＳＷ６がオフの場合はコンデンサＣ３，Ｃ４の合成容量値（Ｃ３＋Ｃ４）、スイッチＳＷ５，ＳＷ６がオンの場合はコンデンサＣ３，Ｃ４，Ｃ５の合成容量値（Ｃ３＋Ｃ４＋Ｃ５）となる。
図６は、図５に示すような遅延回路を４つ環状に接続させたリングオシレータである。すなわち、このリングオシレータは、４つの遅延回路２１１〜２１４を縦続接続させ、終段の遅延回路２１４の出力を初段の遅延回路２１１の入力側に帰還させるようになっている。
【０００９】
次に、このような構成からなるリングオシレータの動作について、図６および図７を参照して説明する。
図６に示す遅延回路２１１の入力電位Ｐ０Ｐ，Ｐ０Ｎは、図７（Ａ）に示すように、Ｐ０Ｐは電位（ＶＤＤ−Ｉ・Ｒ）から増加、Ｐ０Ｎは電源電位ＶＤＤから減少していき、同じ電位になると互いの電位が交差する。
【００１０】
その電位が交差する時点から、遅延回路２１１の出力電位Ｐ１Ｐ，Ｐ１Ｎは、図７（Ｂ）に示すように、Ｐ１Ｐは電位（ＶＤＤ−Ｉ・Ｒ）から増加、Ｐ１Ｎは電源電位ＶＤＤから減少していき、同じ電位になると互いの電位が交差する。
また、その電位が交差する時点から、遅延回路２１２の出力電位Ｐ２Ｐ，Ｐ２Ｎは、図７（Ｃ）に示すように、Ｐ２Ｐは電位（ＶＤＤ−Ｉ・Ｒ）から増加、Ｐ２Ｎは電源電位ＶＤＤから減少していき、同じ電位になると互いの電位が交差する。
【００１１】
さらに、その電位が交差する時点から、遅延回路２１３の出力電位Ｐ３Ｐ，Ｐ３Ｎは、図７（Ｄ）に示すように、Ｐ３Ｐは電位（ＶＤＤ−Ｉ・Ｒ）から増加、Ｐ３Ｎは電源電位ＶＤＤから減少していき、同じ電位になると互いの電位が交差する。
その電位が交差する時点になると、遅延回路２１４の出力電圧、すなわち、遅延回路２１１の入力電圧Ｐ０Ｐ，Ｐ０Ｎは、図７（Ａ）に示すように、電源電位ＶＤＤ，電位（ＶＤＤ−Ｉ・Ｒ）にそれぞれ達している。そして、今度は、その入力電圧Ｐ０Ｐは電位（ＶＤＤ−Ｉ・Ｒ）に向かって減少、Ｐ０Ｎは電位ＶＤＤに向かって増加していき、同じ電位になると互いの電位が交差する。
【００１２】
このような動作により、各遅延回路は出力電圧を反転しながら動作を継続することになる。
ここで、各遅延回路の入力電位が交差してから出力電位が交差するまでの時間ｔｄは、ｅｘｐ｛−ｔｄ /（Ｒ・Ｃ）｝＝１／２によって、以下の（３）式のようになる。
ｔｄ＝−（Ｒ・Ｃ）ｌｏｇｅ（１/ ２）・・・（３）
【００１３】
図６に示すリングオシレータにおいて、遅延回路２１１の入力電圧Ｐ０Ｐが増加し、その入力電圧Ｐ０Ｎが減少していき、その交差時点から再び入力電圧Ｐ０Ｐが増加し、その入力電圧Ｐ０Ｎが減少していき、再び交差するまでの時間は８ｔｄとなる。このため、このリングオシレータは周期が８ｔｄで発振する。
時間ｔｄは（３）式に示すようにＲとＣに比例する。このため、図６のリングオシレータは、ＭＯＳトランジスタＭＰ２の抵抗値、またはキャパシタＣ３〜Ｃ５の合成容量値を変えることで発振周期を変えることができる。
【００１４】
図８は、従来の遅延回路の他の一例を示す。
この遅延回路は、シングルエンド型の遅延回路であり、ＭＯＳトランジスタＭＮ６と、遅延量を設定する遅延量設定部１４とを備え、ＭＯＳトランジスタＭＮ６のゲートに入力ＩＮを供給し、そのドレインから出力ＯＵＴを取り出すようになっている。
遅延量設定部１４は、Ｐ型のＭＯＳトランジスタＭＰ５と、キャパシタＣ９，ＣＡ，ＣＢと、スイッチＳＷＣ，ＳＷＤとを備えている。
【００１５】
次に、このような構成からなる従来の遅延回路の動作について、図８および図１０を参照して説明する。
図８に示すＭＯＳトランジスタＭＰ５は、ゲートに入力されるバイアス電圧Ｂｉａｓでその電流値が制御される。
ＭＯＳトランジスタＭＮ６のゲートの入力電圧ＩＮが、そのＭＯＳトランジスタＭＮ６の閾値電圧Ｖｔｈより大きくなると、ＭＯＳトランジスタＭＮ６がオンしてその出力電位ＯＵＴが下がる。逆に、その入力電圧ＩＮが、その閾値電圧Ｖｔｈより小さくなると、ＭＯＳトランジスタＭＮ６がオフしてその出力電位ＯＵＴが上がる。
【００１６】
その出力ＯＵＴの電位変化は、ＭＯＳトランジスタＭＰ５の電流値とキャパシタＣ９などの容量値で決まり、例えば図１０（Ａ）に示すようになる。そして、その出力電位Ｖは、次の（４）式により表すことができる。
Ｖ＝（Ｉ/ Ｃ）・ｔ  ・・・（４）
ここで、ＩはＭＯＳトランジスタＭＰ５の電流値、Ｃは出力ラインに付加される容量値、ｔは入力電位ＩＮが閾値電圧Ｖｔｈより下がってからの経過時間である。
図９は、図８に示すような遅延回路を３つ環状に接続させたリングオシレータである。すなわち、このリングオシレータは、３つの遅延回路５１１〜５１３を縦続接続させ、終段の遅延回路５１３の出力を初段の遅延回路５１１の入力側に帰還させるようになっている。
【００１７】
次に、このような構成からなるリングオシレータの動作について、図９および図１０を参照して説明する。
図９に示す遅延回路５１１の出力電位Ｏ０は、図１０（Ａ）に示すように、０〔Ｖ〕から増加していき、閾値電圧Ｖｔｈに達する。その時点で、遅延回路５１２の出力電位Ｏ１は、図１０（Ｂ）に示すように０〔Ｖ〕になり、これとともに遅延回路５１３の出力電位Ｏ２は、図１０（Ｃ）に示すように０〔Ｖ〕から増加を始める。
【００１８】
そして、図１０（Ｃ）に示すように、遅延回路５１３の出力電位Ｏ２がその閾値電圧Ｖｔｈになると、遅延回路５１１の出力電位Ｏ０が、図１０（Ａ）に示すように０〔Ｖ〕になり、これとともに遅延回路５１２の出力電位Ｏ１は、図１０（Ｂ）に示すように０〔Ｖ〕から増加を始める。
その後、図１０（Ｂ）に示すように、遅延回路５１２の出力電位Ｏ１がその閾値電圧Ｖｔｈに達すると、遅延回路５１３の出力電位Ｏ２が、図１０（Ｃ）に示すように０〔Ｖ〕になり、これとともに遅延回路５１１の出力電位Ｏ０は、図１０（Ａ）に示すように０〔Ｖ〕から増加を始める。
【００１９】
このような動作により、各遅延回路は出力の増加、減少を繰り返しながら動作を継続することになる。
ここで、遅延回路の入力電位が０〔Ｖ〕になってから出力電位が閾値電圧Ｖｔｈに達するまでの時間ｔｄは、（Ｉ／Ｃ）・ｔｄ＝Ｖｔｈによって、次の（５）式のように表すことができる。
ｔｄ＝Ｖｔｈ・Ｃ／Ｉ  ・・・（５）
図９に示すリングオシレータにおいて、遅延回路５１１の出力電圧Ｏ０が増加しながら閾値電圧Ｖｔｈに達してから、再びその出力電圧Ｏ０が増加して閾値電圧Ｖｔｈに達するまでの時間は３ｔｄとなる。このため、このリングオシレータは、周期が３ｔｄで発振する。
【００２０】
時間ｔｄは（５）式に示すように、Ｃに比例し、Ｉに反比例する。このため、図９のリングオシレータは、キャパシタＣ９，ＣＡ，ＣＢの合成容量値、またはＭＯＳトランジスタＭＰ２の電流値を変えることで発振周期を変えることができる。
【非特許文献１】Ian A. Young, ”A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors ” IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.27,NO.11,NOVEMBER 1992,p.1599-1607
【非特許文献２】Tsung-Hsien Lin,”A 900-MHz 2.5-mA CMOS Frequency Synthesizer with an Automatic SC Tuning Loop” IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.36,NO.3,MARCH 2001,p.424-431
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記のような従来の遅延回路では、遅延量を変えるために、図５に示す回路ではＭＯＳトランジスタＭＰ２のゲートに印加するバイアス電圧Ｂｉａｓを、図８に示す回路ではＭＯＳトランジスタＭＰ５のゲートに印加するバイアス電圧Ｂｉａｓを変化させることにより、その電流値や抵抗値を可変させることができる。
しかし、電流値や抵抗値の可変範囲は、バイアス電圧Ｂｉａｓがとり得る値に制限があるため、それより広い範囲で使用可能とするためには電流値や抵抗値に加えてキャパシタの容量値をも変えることで遅延量の可変範囲を広げるようにしている。
【００２２】
しかし、キャパシタの容量値の変更には、トランジスタのようなスイッチ素子を用いるため、そのスイッチ素子のもつ寄生容量が加えられることで遅延量の最小値が大きくなり、これら遅延回路を用いて構成したリングオシレータなどの発振器では、発振周波数の上限が下がってしまうという問題があった。
そこで、本発明の目的は、上記の点に鑑み、不必要なスイッチ素子の寄生容量を付加することなく容量値の変更を実現することで、広い可変範囲を持ちながら最小遅延が大きくならない遅延回路を提供することにある。
また、本発明の他の目的は、その遅延回路を用いた発振器を提供することにある。
【課題を解決するための手段】
【００２３】
上記の課題を解決し、本発明の目的を達成するために、請求項１〜請求項５に係る発明は以下のような構成からなる。
すなわち、請求項１に係る発明は、第１のキャパシタ、および前記第１のキャパシタに対して並列に接続可能であって少なくとも１つの第２のキャパシタからなるキャパシタ群と、前記第１のキャパシタまたは前記第２のキャパシタの少なくとも一方へ電荷の充放電を行う、直列に接続される少なくも２つの抵抗または電流源と、入力信号に従って、前記第１のキャパシタまたは前記第２のキャシパシタの少なくとも一方への電荷の充放電を行うための手段と、前記抵抗または前記電流源のうちの１つを選択的に有効にさせる有効化手段とを備え、前記有効化手段が前記抵抗または前記電流源のうちの所定の１つを有効化させたときには、前記第１のキャパシタが使用され、前記有効化手段が前記抵抗または前記電流源のうちの前記以外の所定の１つを有効化させたときには、前記第１、第２のキャパシタが使用されるようになっている。
【００２４】
請求項２に係る発明は、請求項１に記載の遅延回路において、前記有効化手段は、前記抵抗または前記電流源を短絡することで前記抵抗または前記電流源を無効化し、短絡しないことで有効化する手段である。
請求項３に係る発明は、請求項１または請求項２に記載の遅延回路において、前記抵抗または前記電流源がトランジスタである。
請求項４に係る発明は、請求項３に記載の遅延回路において、前記有効化手段は、前記トランジスタ自身を短絡することで無効化を行う。
請求項５に係る発明は、遅延回路を含む発振器において、前記遅延回路が、請求項１乃至請求項４のうちの何れかの請求項に記載の遅延回路から構成されている。
【発明の効果】
【００２５】
このように、本発明の遅延回路では、不必要なスイッチ素子の寄生容量を付加することなく容量値の変更を実現することで、広い可変範囲を持ちながら最小遅延が大きくならない遅延回路を提供できる。
また、本発明の発振器は、そのような遅延回路の効果を活用することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面を参照して説明する。
（遅延回路の第１実施形態）
図１は、本発明の遅延回路の第１実施形態の構成を示す回路図である。
この遅延回路の第１実施形態は、差動型の遅延回路であり、図１に示すように、差動対となるＮ型のＭＯＳトランジスタＭＮ１，ＭＮ２と、電流源１と、遅延量を設定するための一対の遅延量設定部２、３とを備えている。
【００２７】
ＭＯＳトランジスタＭＮ１，ＭＮ２は、そのゲートに入力ＩＮ，ＩＰがそれぞれ供給されるようになっている。また、ＭＯＳトランジスタＭＮ１，ＭＮ２は、そのソース同士が共通に接続され、その共通接続部が電流源１を介して接地されている。さらに、ＭＯＳトランジスタＭＮ１，ＭＮ２は、そのドレインから出力ＯＰ，ＯＮをそれぞれ取り出すようになっている。
【００２８】
遅延量設定部２、３は、左右対称に構成され同一回路からなるので、遅延量設定部３についてはその内部構成を省略し、遅延量設定部２についてその具体的な構成について説明する。
遅延量設定部２は、図１に示すように、キャパシタＣ０，Ｃ１，Ｃ２からなるキャパシタ群２１と、このキャパシタ群２１との間で電荷の充放電を行う抵抗として機能する２つのＰ型のトランジスタＭＰ０，ＭＰ１と、スイッチＳＷ０〜ＳＷ２と、スイッチＳＳＷ３，ＳＷ４とを備えている。
【００２９】
スイッチＳＷ０〜ＳＷ２は、ＭＯＳトランジスタＭＰ０，ＭＰ１のうちの１つを選択的に有効化させるようになっている。また、スイッチＳＷ３、ＳＷ４は、それぞれキャパシタＣ１，Ｃ２に直列接続され、キャパシタＣ０に対してキャパシタＣ１，Ｃ２を選択的に並列接続させることを可能とするものである。
さらに詳述すると、キャパシタＣ０は、その一端側がＭＯＳトランジスタＭＮ１のドレインに接続されるとともにＭＯＳトランジスタＭＰ０のドレインに接続され、その他端側が接地されている。キャパシタＣ１は、その一端側がスイッチＳＷ３を介してＭＯＳトランジスタＭＰ０，ＭＰ１の共通接続部に接続され、その他端側が接地されている。キャパシタＣ２は、その一端側がスイッチＳＷ４を介してＭＯＳトランジスタＭＰ０，ＭＰ１の共通接続部に接続され、その他端側が接地されている。
【００３０】
ＭＯＳトランジスタＭＰ０，ＭＰ１は直列に接続され、その一端側が電源ＶＤＤに接続され、その他端側がキャパシタＣ０の一端側およびＭＯＳトランジスタＭＮ１のドレインに接続されている。
すなわち、ＭＯＳトランジスタＭＰ０は、ドレインがキャパシタＣ０の一端側およびＭＯＳトランジスタＭＮ１のドレインに接続され、ソースがＭＯＳトランジスタＭＰ１のドレインに接続されている。また、ＭＯＳトランジスタＭＰ０のゲートはスイッチＳＷ２を介して接地可能に構成され、かつ、そのゲートにはスイッチＳＷ１を介してバイアス電圧Ｂｉａｓが印加されるように構成されている。ＭＯＳトランジスタＭＰ０は、そのバイアス電圧の印加により、抵抗値が制御できるようになっている。
【００３１】
ＭＯＳトランジスタＭＰ１は、ソースが電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＭＰ０のソースに接続され、ゲートにバイアス電圧Ｂｉａｓが印加されるようになっている。また、ＭＯＳトランジスタＭＰ１のドレインとソースとには、スイッチＳＷ０が接続されている。ＭＯＳトランジスタＭＰ１は、そのバイアス電圧の印加により、抵抗値が制御できるようになっている。
【００３２】
次に、このような構成からなる遅延回路の第１実施形態の動作について、図１および図２を参照して説明する。
この第１実施形態では、図２（Ａ）に示すような動作状態となる第１の動作モードと、図２（Ｂ）に示すような動作状態となる第２の動作モードとがある。
まず第１の動作モードは、図１に示すスイッチＳＷ０，ＳＷ１がオンし、スイッチＳＷ２がオフする場合であり、その動作状態は図２（Ａ）に示すようになる。このときには、スイッチＳＷ０がオンしているため、ＭＯＳトランジスタＭＰ１の両端が短絡状態になり、ＭＯＳトランジスタＭＰ０のソースは電源ＶＤＤに接続されているとみなすことができる。
【００３３】
従って、第１の動作モードでは、ＭＯＳトランジスタＭＰ０による抵抗とキャパシタＣ０による負荷容量とで遅延量が決まる遅延回路となる。このときには、スイッチＳＷ３，ＳＷ４はＭＯＳトランジスタＭＮ１のドレイン（出力端子）に接続されないので、ＭＯＳトランジスタＭＮ１の負荷にはならない（図２（Ａ）参照）。
次に第２の動作モードは、図１に示すスイッチＳＷ０，ＳＷ１がオフし、スイッチＳＷ２がオンする場合であり、その動作状態は図２（Ｂ）に示すようになる。このときには、スイッチＳＷ２がオンしてＭＯＳトランジスタＭＰ０のゲートが接地されているため、ＭＯＳトランジスタＭＰ０のドレインとソースとの間が短絡されているとみなすことができる。
【００３４】
従って、第２の動作モードでは、ＭＯＳトランジスタＭＰ１による抵抗と、キャパシタＣ０による容量にスイッチＳＷ３，ＳＷ４のオンオフとキャパシタＣ１，Ｃ２で容量値が制御される容量を加えた負荷容量とで遅延量が制御される遅延回路となる。
なお、この第１実施形態では、上記の第１および第２の動作モードの動作は、図５に示す従来の遅延回路と同様であるので、その基本的な動作の説明は省略する。
【００３５】
以上のように、この第１実施形態では、第２の動作モードの場合には、図２（Ｂ）に示すように、キャパシタＣ１，Ｃ２を遅延回路の負荷として加えることができる回路構成である。一方、第１の動作モードの場合には、図２（Ａ）に示すように、遅延回路の出力端子にキャパシタＣ１，Ｃ２を選択するスイッチＳＷ３，ＳＷ４が接続されないため、スイッチＳＷ３，ＳＷ４の接続に伴う余分な容量（寄生容量）が付加されない。
【００３６】
従って、この第１実施形態によれば、図５に示す従来回路に比べて最小負荷容量を小さくでき、従来よりも最小遅延量が小さい遅延回路を実現できる。
なお、上記の例では、ＭＯＳトランジスタＭＰ１を短絡するためにスイッチＳＷ０を用いているが、ＭＯＳトランジスタＭＰ０の場合と同様にＭＯＳトランジスタＭＰ１自身が短絡されるように構成しても良い。
【００３７】
また、ＭＯＳトランジスタＭＰ０を短絡させるために、スイッチＳＷ２に代えて、ＭＯＳトランジスタＭＰ０に並列にスイッチを設けるようにしても良い。
キャパシタＣ０などの容量は配線容量やトランジスタの寄生素子としての容量などのみでも良く、必ずしも容量としての素子を付加することを意味するものではない。
直列接続されたキャパシタＣ１とスイッチＳＷ３およびキャパシタＣ２とスイッチＳＷ４に、直列接続された容量とスイッチをさらに並列に追加しても良いし、またはそれらに並列にスイッチによって制御されない固定容量を追加しても良い。
さらに、直列接続された容量とスイッチの接続の順番が逆、すなわち接地される側がキャパシタではなくスイッチであっても良い。
【００３８】
（遅延回路の第２実施形態）
図３は、本発明の遅延回路の第２実施形態の構成を示す回路図である。
この遅延回路の第２実施形態は、シングルエンド型の遅延回路であり、図３に示すように、Ｎ型のＭＯＳトランジスタＭＮ５と、遅延量を設定するための遅延量設定部４と、を備えている。
遅延量設定部４は、図３に示すように、キャパシタＣ６，Ｃ７，Ｃ８からなるキャパシタ群４１と、このキャパシタ群４１との間で電荷の充放電を行う抵抗として機能する２つのＰ型のトランジスタＭＰ３，ＭＰ４と、スイッチＳＷ７〜ＳＷ９と、スイッチＳＷＡ，ＳＷＢとを備えている。
スイッチＳＷ７〜ＳＷ９は、ＭＯＳトランジスタＭＰ３，ＭＰ４のうちの１つを選択的に有効化させるようになっている。また、スイッチＳＷＡ、ＳＷＢは、それぞれキャパシタＣ７，Ｃ８に直列接続され、キャパシタＣ６に対してキャパシタＣ７，Ｃ８を選択的に並列接続させることを可能とするものである。
【００３９】
さらに詳述すると、キャパシタＣ６は、その一端側がＭＯＳトランジスタＭＮ５のドレインに接続されるとともにＭＯＳトランジスタＭＰ４のドレインに接続され、その他端側が接地されている。キャパシタＣ７は、その一端側がスイッチＳＷＡを介してＭＯＳトランジスタＭＰ３，ＭＰ４の共通接続部に接続され、その他端側が接地されている。キャパシタＣ８は、その一端側がスイッチＳＷＢを介してＭＯＳトランジスタＭＰ３，ＭＰ４の共通接続部に接続され、その他端側が接地されている。
【００４０】
ＭＯＳトランジスタＭＰ３，ＭＰ４は直列に接続され、その一端側が電源ＶＤＤに接続され、その他端側がキャパシタＣ６の一端側およびＭＯＳトランジスタＭＮ５のドレインに接続されている。
すなわち、ＭＯＳトランジスタＭＰ４は、ドレインがキャパシタＣ６の一端側およびＭＯＳトランジスタＭＮ５のドレインに接続され、ソースがＭＯＳトランジスタＭＰ３のドレインに接続されている。また、ＭＯＳトランジスタＭＰ４のゲートはスイッチＳＷ９を介して接地可能に構成され、かつ、そのゲートにはスイッチＳＷ８を介してバイアス電圧Ｂｉａｓが印加されるように構成されている。ＭＯＳトランジスタＭＰ４は、そのバイアス電圧の印加により、電流値が制御できるようになっている。
【００４１】
ＭＯＳトランジスタＭＰ３は、ソースが電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＭＰ４のソースに接続され、ゲートにバイアス電圧Ｂｉａｓが印加されるようになっている。また、ＭＯＳトランジスタＭＰ３のドレインとソースとの間には、スイッチＳＷ７が接続されている。ＭＯＳトランジスタＭＰ３は、そのバイアス電圧の印加により、電流値が制御できるようになっている。
【００４２】
次に、このような構成からなる遅延回路の第２実施形態の動作について、図３および図４を参照して説明する。
この第２実施形態では、図４（Ａ）に示すような動作状態となる第１の動作モードと、図４（Ｂ）に示すような動作状態となる第２の動作モードとがある。
まず第１の動作モードは、図３に示すスイッチＳＷ７，ＳＷ８がオンし、スイッチＳＷ９がオフする場合であり、その動作状態は図４（Ａ）に示すようになる。このときには、スイッチＳＷ７がオンしているため、ＭＯＳトランジスタＭＰ３の両端が短絡状態となり、ＭＯＳトランジスタＭＰ４のソースは電源ＶＤＤに接続されているとみなすことができる。
【００４３】
従って、第１の動作モードでは、ＭＯＳトランジスタＭＰ４が流す電流とキャパシタＣ６による負荷容量とで遅延量が決まる遅延回路となる。このときには、スイッチＳＷＡ，ＳＷＢは、この遅延回路の出力端子であるＭＯＳトランジスタＭＮ５のドレインに接続されないので、ＭＯＳトランジスタＭＮ５の負荷にはならない（図４（Ａ）参照）。
次に第２の動作モードは、図３に示すスイッチＳＷ７，ＳＷ８がオフし、スイッチＳＷ９がオンする場合であり、その動作状態は図４（Ｂ）に示すようになる。このときには、スイッチＳＷ９がオンしてＭＯＳトランジスタＭＰ４のゲートが接地されているため、ＭＯＳトランジスタＭＰ４のドレインとソースとの間が短絡されているとみなすことができる。
【００４４】
従って、第２の動作モードでは、ＭＯＳトランジスタＭＰ３が流す電流と、キャパシタＣ６による容量にスイッチＳＷＡ，ＳＷＢのオンオフとキャパシタＣ７，Ｃ８で容量値が制御される容量を加えた負荷容量とで遅延量が制御される遅延回路となる。
なお、この第２実施形態では、上記の第１および第２の動作モードの動作は、図８に示す従来の遅延回路と同様であるので、その基本的な動作の説明は省略する。
【００４５】
以上のように、この第２実施形態では、第２の動作モードの場合には、図４（Ｂ）に示すように、キャパシタＣ７，Ｃ８を遅延回路の負荷として加えることができる回路構成である。一方、第１の動作モードの場合には、図４（Ａ）に示すように、遅延回路の出力端子にキャパシタＣ７，Ｃ８を選択するスイッチＳＷＡ，ＳＷＢが接続されないため、スイッチＳＷＡ，ＳＷＢの接続に伴う余分な容量が付加されない。
【００４６】
従って、この第２実施形態によれば、図８に示す従来回路に比べて最小負荷容量を小さくでき、従来よりも最小遅延量が小さい遅延回路を実現できる。
なお、上記の例では、ＭＯＳトランジスタＭＰ３を短絡するためにスイッチＳＷ７を用いているが、ＭＯＳトランジスタＭＰ４の場合と同様にＭＯＳトランジスタＭＰ３自身が短絡されるように構成しても良い。
また、ＭＯＳトランジスタＭＰ４を短絡させるために、スイッチＳＷ９に代えてＭＯＳトランジスタＭＰ４に並列にスイッチを設けるようにしても良い。
【００４７】
キャパシタＣ６などの容量は配線容量やトランジスタの寄生素子としての容量などのみでも良く、必ずしも容量としての素子を付加することを意味するものではない。
直列接続されたキャパシタＣ７とスイッチＳＷＡおよびキャパシタＣ８とスイッチＳＷＢに、直列接続された容量とスイッチをさらに並列に追加しても良いし、またはそれらに並列にスイッチによって制御されない固定容量を追加しても良い。
さらに、直列接続された容量とスイッチの接続の順番が逆、すなわち接地される側がキャパシタではなくスイッチであっても良い。
【００４８】
（発振器の実施形態）
本発明の発振器の実施形態について説明する。
まず、本発明の発振器の第１実施形態は、図１に示す遅延回路を、図６に示す遅延回路２１１〜２１４の遅延回路のように４段縦続接続するとともに、その終段の遅延回路の出力を初段の遅延回路の入力側に帰還させて、リングオシレータを構成するようにしたものである。
このよう構成によれば、図１に示す遅延回路の効果を十分に活かすことができるリングオシレータを実現することができる。
【００４９】
次に、本発明の発振器の第２実施形態は、図３に示す遅延回路を、図９に示す遅延回路５１１〜５１３の遅延回路のように３段縦続接続するとともに、その終段の遅延回路の出力を初段の遅延回路の入力側に帰還させて、リングオシレータを構成するようにしたものである。
このよう構成によれば、図３に示す遅延回路の効果を十分に活かすことができるリングオシレータを実現することができる。
【産業上の利用可能性】
【００５０】
本発明の遅延回路は、最小遅延量を保ったまま広い遅延範囲を持たせることができ、高い発振周波数と広い発振周波数範囲を持つ発振器に最適である。
【図面の簡単な説明】
【００５１】
【図１】本発明の遅延回路の第１実施形態の構成を示す回路図である。
【図２】その第１実施形態の動作を説明する図である。
【図３】本発明の遅延回路の第２実施形態の構成を示す回路図である。
【図４】その第２実施形態の動作を説明する図である。
【図５】従来の遅延回路の構成を示す回路図である。
【図６】その従来回路を用いたリングオシレータの構成を示す図である。
【図７】そのリングオシレータの動作を説明する図である。
【図８】従来の他の遅延回路の構成を示す回路図である。
【図９】その従来回路を用いたリングオシレータの構成を示す図である。
【図１０】そのリングオシレータの動作を説明する図である。
【符号の説明】
【００５２】
Ｃ０〜Ｃ９、ＣＡ、ＣＢ  キャパシタ
ＳＷ０〜ＳＷ９、ＳＷＡ〜ＳＷＤ  スイッチ
ＭＰ０〜ＭＰ５  Ｐ型ＭＯＳトランジスタ
ＭＮ０〜ＭＮ６  Ｎ型ＭＯＳトランジスタ
１、１１  電流源
２、３、４、１２、１３、１４  遅延量設定部
２１、４１  キャパシタ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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