(57)【要約】【課題】半導体集積回路装置及びそれの製造方法を提供する。【解決手段】半導体基板と、半導体基板上に形成された第１の導電膜パターンと、第１の導電膜パターン上に形成された絶縁膜と、絶縁膜上に形成された第２の導電膜パターンと、第２の導電膜パターン及び絶縁膜全面に形成され、半導体基板に輻射される紫外線を遮断する第１の紫外線遮断膜と、を含む。これにより、半導体基板に紫外線が輻射されることを遮断して外部イオン及び水分が半導体基板に浸透することを遮断でき、半導体集積回路装置の動作特性を向上させうる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の不純物を含む半導体基板と、
前記半導体基板上に形成された第１の導電膜パターンと、
前記第１の導電膜パターン上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第２の導電膜パターンと、
前記第２の導電膜パターン及び前記層間絶縁膜全面に形成され、前記半導体基板に輻射される紫外線を遮断する第１の紫外線遮断膜と、
を含むことを特徴とする半導体集積回路装置。
【請求項２】
前記第１の紫外線遮断膜下部に形成された第１の酸化膜をさらに含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１の紫外線遮断膜は、シリコン酸化物よりバンドギャップが小さい物質から構成されることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１の紫外線遮断膜は、窒化膜を含むことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１の紫外線遮断膜は、ＳｉＮ膜又はＳｉＯＮ膜であることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記第１の導電膜パターンは、高電圧駆動トランジスタのゲート電極であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項７】
前記高電圧駆動トランジスタは、第２の不純物を含む低濃度不純物領域と高濃度不純物領域とを含むことソース／ドレーン領域を含み、前記低濃度不純物領域は、前記ゲート電極に整列されて前記半導体基板内に形成され、前記半導体基板と異なる導電型を有し、前記高濃度不純物領域は、前記ゲート電極から所定距離離隔され、前記低濃度不純物領域の深さより低い深さに形成され、前記半導体基板と異なる導電型を有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記第１の不純物の不純物濃度は、１×１０１５〜１×１０１７原子／ｃｍ３であることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記第２の不純物の不純物濃度は、１×１０１４〜１×１０１６原子／ｃｍ３であることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記第１の紫外線遮断膜上にプラズマ蒸着工程によって形成された金属間絶縁膜をさらに含むことを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項１１】
前記金属間絶縁膜は、順次に形成された第１及び第２の絶縁膜を含み、前記第１の絶縁膜は前記第２の絶縁膜よりギャップフィル特性に優れたことを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記金属間絶縁膜上に形成された第３の導電膜パターンと、前記第３の導電膜パターン及び前記金属間絶縁膜全面に形成され、前記半導体基板に輻射される紫外線を遮断する第２の紫外線遮断膜と、をさらに含むことを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記第２の紫外線遮断膜下部に形成された第２の酸化膜をさらに含むことを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記第２の紫外線遮断膜は、シリコン酸化物よりバンドギャップが小さい物質から構成されることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１５】
第１の不純物を含む半導体基板上に第１の導電膜パターンを形成する段階と、
前記第１の導電膜パターン上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に第２の導電膜パターンを形成する段階と、
前記第２の導電膜パターンおよび前記層間絶縁膜全面に、前記半導体基板に輻射される紫外線を遮断する第１の紫外線遮断膜を形成する段階と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
前記第１の紫外線遮断膜下部に第１の酸化膜を形成する段階をさらに含むことを特徴とする請求項１５に記載の半導体集積回路装置の製造方法。
【請求項１７】
前記第１の紫外線遮断膜は、シリコン酸化物よりバンドギャップが小さい物質から構成されることを特徴とする請求項１５又は請求項１６に記載の半導体集積回路装置の製造方法。
【請求項１８】
前記第１の紫外線遮断膜は、窒化膜を含むことを特徴とする請求項１７に記載の半導体集積回路装置の製造方法。
【請求項１９】
前記第１の紫外線遮断膜は、ＳｉＮ膜又はＳｉＯＮ膜であることを特徴とする請求項１７に記載の半導体集積回路装置の製造方法。
【請求項２０】
前記第１の導電膜パターンは、高電圧駆動トランジスタのゲート電極であることを特徴とする請求項１５又は請求項１６に記載の半導体集積回路装置の製造方法。
【請求項２１】
前記高電圧駆動トランジスタは、第２の不純物を含む低濃度不純物領域と高濃度不純物領域とを含むソース／ドレーン領域を含み、前記低濃度不純物領域は、前記ゲート電極に整列され、前記半導体基板内に形成されて前記半導体基板と異なる導電型を有し、前記高濃度不純物領域は、前記ゲート電極から所定距離離隔され、前記低濃度不純物領域の深さより低い深さに形成され、前記半導体基板と異なる導電型を有することを特徴とする請求項２０に記載の半導体集積回路装置の製造方法。
【請求項２２】
前記第１の不純物の不純物濃度は、１×１０１５〜１×１０１７原子／ｃｍ３であることを特徴とする請求項２１に記載の半導体集積回路装置の製造方法。
【請求項２３】
前記第２の不純物の不純物濃度は、１×１０１４〜１×１０１６原子／ｃｍ３であることを特徴とする請求項２１に記載の半導体集積回路装置の製造方法。
【請求項２４】
前記第１の紫外線遮断膜上にプラズマ蒸着工程を用いて金属間絶縁膜を形成する段階をさらに含むことを特徴とする請求項１５又は請求項１６に記載の半導体集積回路装置の製造方法。
【請求項２５】
前記金属間絶縁膜を形成する段階は、第１及び第２の絶縁膜を順次に形成し、前記第１の絶縁膜は前記第２の絶縁膜よりギャップフィル特性に優れたことを特徴とする請求項２４に記載の半導体集積回路装置の製造方法。
【請求項２６】
前記金属間絶縁膜を形成する段階後に、前記金属間絶縁膜上に第３の導電膜パターンを形成する段階と、前記第３の導電膜パターン及び前記金属間絶縁膜全面に、前記半導体基板に輻射される紫外線を遮断する第２の紫外線遮断膜を形成する段階と、をさらに含むことを特徴とする請求項２５に記載の半導体集積回路装置の製造方法。
【請求項２７】
前記第２の紫外線遮断膜を形成する段階前に、前記第３の導電膜パターン及び前記層間絶縁膜全面に第２の酸化膜を形成する段階をさらに含むことを特徴とする請求項２６に記載の半導体集積回路装置の製造方法。
【請求項２８】
前記第２の紫外線遮断膜は、シリコン酸化物よりバンドギャップが小さい物質から構成されることを特徴とする請求項２６に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びそれの製造方法に係り、より詳しくは、動作特性が向上した半導体集積回路装置及びそれの製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、ＤＤＩ（Ｄｉｓｐｌａｙ  Ｄｒｉｖｅｒ  ＩＣ）のような半導体集積回路装置は、プロセッサ、メモリ、そして論理回路、音声及び画像処理回路、多様なインターフェース用回路などを備える多数の周辺装置を備える。従って、半導体集積回路装置には、多様な駆動電圧を有するトランジスタが共存する。例えば、高電圧（１５Ｖ〜３０Ｖ）駆動、中電圧（４Ｖ〜６Ｖ）駆動、低電圧（１Ｖ〜３Ｖ）駆動トランジスタが含まれることができる。
【０００３】
特に、高電圧駆動トランジスタは、高電圧が印加されても正常動作を行うために、高電圧駆動トランジスタのドレーン領域と半導体基板の間のブレークダウン電圧を十分に高くしなければならない。従って、高電圧駆動トランジスタは、ブレークダウン電圧を高めるためドレーン領域の高濃度不純物領域とゲート電極の間が十分に離隔され、ドレーン領域の低濃度不純物領域と半導体基板のドーピング濃度を低くして空乏領域を長くする。また、高電圧駆動トランジスタのゲート絶縁膜の厚さは、低電圧駆動トランジスタのゲート絶縁膜の厚さに比べて厚い。
【０００４】
一方、高電圧駆動トランジスタを製造した後、多層の配線及び多層の絶縁膜を形成するバックエンド工程が進行される。バックエンド工程は、導電膜エッチング、フォトレジスト膜アッシングなどプラズマを用いる工程を用いる場合が多い。プラズマを用いる工程中には紫外線（Ｖａｃｕｕｍ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ；ＶＵＶ）が発生するが、紫外線は半導体基板に輻射されてゲート絶縁膜及び／又は素子分離膜に正電荷（又は負電荷）を蓄積させる。高電圧駆動トランジスタは、ドレーン領域の低濃度不純物領域と半導体基板のドーピング濃度が低いので、このような紫外線による小さい電荷の変化にも特性変化が酷い。
【０００５】
ＮＭＯＳ高電圧駆動トランジスタを例に挙げて説明すれば、ゲート絶縁膜に蓄積された正電荷は、ゲート絶縁膜下部にチャネルを形成させてドレーンオフ電流（Ｉｄｏｆｆ）を増加させる。また、素子分離膜に蓄積された正電荷は、素子分離膜とＰウェル界面反転層を形成させて、ドレーン領域と隣接したＰＭＯＳ高電圧駆動トランジスタのＮウェルの間にアイソレーション電流（Ｉｓｏｌ）を発生させて分離効果を落とす。
【特許文献１】韓国登録特許第１０−３０８４９７号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の技術的課題は、動作特性が向上した半導体集積回路装置を提供するところにある。
【０００７】
本発明の他の技術的課題は、動作特性が向上した半導体集積回路装置の製造方法を提供するところにある。
【０００８】
本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解できるものである。
【課題を解決するための手段】
【０００９】
前述した技術的課題を達成するための本発明の一実施形態による半導体集積回路装置は、第１の不純物を含む半導体基板と、半導体基板上に形成された第１の導電膜パターンと、第１の導電膜パターン上に形成された層間絶縁膜と、層間絶縁膜上に形成された第２の導電膜パターンと、第２の導電膜パターン及び層間絶縁膜全面に形成され、半導体基板に輻射される紫外線を遮断する第１の紫外線遮断膜と、を含む。
【００１０】
前述した他の技術的課題を達成するための本発明の一実施形態による半導体集積回路装置の製造方法は、第１の不純物を含む半導体基板上に第１の導電膜パターンを形成する段階と、第１の導電膜パターン上に層間絶縁膜を形成する段階と、層間絶縁膜上に第２の導電膜パターンを形成する段階と、第２の導電膜パターン及び層間絶縁膜全面に、半導体基板に輻射される紫外線を遮断する第１の紫外線遮断膜を形成する段階と、を含む。
【００１１】
その他、実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１２】
前述したような半導体集積回路装置及びそれの製造方法によれば、次の通りの効果が一つ或いはそれ以上がある。
【００１３】
一番目として、紫外線遮断膜は半導体基板に紫外線が輻射されることを遮断し、外部イオン及び水分が半導体基板に浸透することを遮断できる。
【００１４】
二番目として、ドレーンオフ電流（Ｉｄｏｆｆ）、アイソレーション電流（Ｉｓｏｌ）のような漏洩電流を減らすことによって、半導体集積回路装置の動作特性が向上する。
【発明を実施するための最良の形態】
【００１５】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００１６】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１７】
本明細書で高電圧駆動トランジスタは、１５Ｖ〜３０Ｖの駆動電圧が印加されるトランジスタを、低電圧駆動トランジスタは３Ｖ以下の駆動電圧が印加されるトランジスタを指称する。しかしながら、駆動電圧の具体的な数値は当業者によって容易に変更できることは勿論である。
【００１８】
図１は、本発明の一実施形態による半導体集積回路装置の簡略レイアウトであり、図２は図１のＩＩ−ＩＩ´に沿って切断した断面図である。ここで、半導体集積回路装置は、ＤＤＩのインバータを例に挙げて説明するが、これに制限されることではない。
【００１９】
図１及び図２を参照すれば、本発明の一実施形態による半導体集積回路装置１は、半導体基板１００と、ＮＭＯＳ高電圧駆動トランジスタ２００と、ＰＭＯＳ高電圧駆動トランジスタ３００と、絶縁膜構造物４００と、を含む。
【００２０】
半導体基板１００は、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ガリウム砒素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、又はディスプレイ用ガラス基板などになることができる。また、半導体基板１００は、主にＰ型基板を使用し、図面には表示しないが、半導体基板１００上部にＰ型エピタキシャル層を成長させて使用できる。
【００２１】
半導体基板１００上に形成された素子分離膜１１０は、活性領域を限定する。素子分離膜は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方法を用いたＦＯＸ（Ｆｉｅｌｄ  ＯＸｉｄｅ）又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）になることができる。
【００２２】
半導体基板１００内に高電圧駆動トランジスタが形成されるようにＰウェル１２０、Ｎウェル１３０を形成できる。特に、高電圧駆動トランジスタで使用されるウェルの濃度は、通常の低電圧駆動トランジスタで使用されるウェルの濃度より低い。例えば、Ｐウェル１２０及び／又はＮウェル１３０の濃度は１×１０１５〜１×１０１７原子／ｃｍ３でありうる。
【００２３】
ＮＭＯＳ高電圧駆動トランジスタ２００は、ゲート電極２２０と、ゲート絶縁膜２１０と、ソース／ドレーン領域２３０、２４０と、を含む。
【００２４】
ゲート電極２２０は、半導体基板１００上に一方向に延長されて形成された導電膜パターンで、ゲート絶縁膜２１０で半導体基板１００と絶縁される。ゲート絶縁膜２１０は、主にシリコン酸化物（ＳｉＯｘ）からなる。特に、高電圧駆動トランジスタのゲート絶縁膜２１０の厚さは、通常の低電圧駆動トランジスタのゲート絶縁膜の厚さより厚い。例えば、高電圧駆動トランジスタのゲート絶縁膜２１０は、２００Å〜４００Åであり、低電圧駆動トランジスタのゲート絶縁膜は、３０Å〜１５０Åでありうる。すなわち、低電圧駆動トランジスタのゲート絶縁膜は薄くて半導体装置の駆動速度を増加させることができ、高電圧駆動トランジスタのゲート絶縁膜２１０は厚いので、１５Ｖ以上の高電圧にも十分な耐圧特性を有するようになる。
【００２５】
ソース／ドレーン領域２３０、２４０は、ゲート電極２２０の両側壁に整列されて形成される。特に、ＮＭＯＳ高電圧駆動トランジスタ２００は、高電圧駆動に適するようにソース／ドレーン領域２３０、２４０をＭＩＤＤＤ（Ｍａｓｋ  Ｉｓｌａｎｄｅｄ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造を有する。すなわち、低濃度不純物領域２３２、２４２は、ゲート電極２２０に整列されて半導体基板１００内に形成され、高濃度不純物領域２３４、２４４はゲート電極２２０から所定距離離隔され、低濃度不純物領域２３２、２４２の深さより低い深さに限定されて形成される。このように、高電圧が印加される高濃度不純物領域２３４、２４４がゲート電極２２０と十分な離隔距離を置いていてこそ、ブレークダウン電圧を高めることができる。
【００２６】
特に、低濃度不純物領域２３２、２４２は、通常の低電圧駆動トランジスタに使用される低濃度不純物領域の濃度より低い。例えば、低濃度不純物領域２３２、２４２の濃度は、１×１０１４〜１×１０１６原子／ｃｍ３でありうる。このように、Ｐウェル１２０と低濃度不純物領域２３２、２４２が低い濃度にドーピングされれば、Ｐウェル１２０と低濃度不純物領域２３２、２４２の境界部分に空乏領域の幅が広くなる。従って、ブレークダウン電圧が十分に高くなるため、ドレーン領域２４０に高電圧が印加されても安定的に動作できる。
【００２７】
本発明の一実施形態でソース／ドレーン領域２３０、２４０をＭＩＤＤＤ構造を例に挙げるが、高電圧駆動に適した構造であれば、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）、ＭＬＤＤ（Ｍａｓｋ  ＬＤＤ）、ＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳ）構造などいずれかも可能である。
【００２８】
ＰＭＯＳ高電圧駆動トランジスタ３００は、ゲート電極３２０と、ゲート絶縁膜３１０と、ソース／ドレーン領域３３０、３４０と、を含む。ＮＭＯＳ高電圧駆動トランジスタ２００と相補的な特性を持つため、説明を省略する。
【００２９】
絶縁膜構造物４００は、層間絶縁膜４１０と、コンタクト４２３と、第１の配線４３０と、第１の紫外線遮断膜４４０と、第１の金属間絶縁膜４５０と、第１のビア４６３と、第２の配線４７０と、第２の金属間絶縁膜４８０と、第２のビア４９３と、第３の配線４９５と、保護膜４９６と、を含む。
【００３０】
層間絶縁膜４１０は、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００及び半導体基板１００上に形成される。層間絶縁膜４１０は、低誘電率絶縁物質が使用され、例えばＦＯＸ（Ｆｌｏｗａｂｌｅ  ＯＸｉｄｅ）、ＴＯＳＺ（Ｔｏｎｎｅｎ  ＳｉｌａＺａｎｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）、ＰＥＯＸ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｏｘｉｄｅ）又はこれらの積層膜からなることができる。層間絶縁膜４１０で低誘電率物質を使用することによって、半導体集積回路装置の配線の全体的な誘電率を低めるようになり、ＲＣ時間遅延を改善できる。
【００３１】
本発明の一実施形態で層間絶縁膜４１０は、ＰＥＯＸ膜４１１、ＢＰＳＧ膜４１２、ＰＥＴＥＯＳ膜４１３の積層膜を使用する。ここで、ＰＥＯＸ膜４１１は、バッファ層として使用され、ＢＰＳＧ膜４１２は、ギャップフィル特性に優れてゲート電極２２０、３２０などによって発生した段差を縮める役割を果たす。ＰＥＴＥＯＳ膜４１３はスループットがよい物質であるため、早い時間内に層間絶縁膜４１０を一定厚さに形成できる。
【００３２】
コンタクト４２３は、層間絶縁膜４１０の所定領域に形成されて、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００のソース／ドレーン領域２３０、２４０、３３０、３４０、ゲート電極２２０、３２０と第１の配線４３０とを電気的に連結する。コンタクト４２３は、銅、チタン又はタングステンのような金属物質で形成できる。
【００３３】
また、第１のバリヤ膜パターン４２２は、コンタクト４２３周囲に形成して、コンタクト４２３を構成する物質が層間絶縁膜４１０に拡散されることを防止できる。第１のバリヤ膜パターン４２２は、Ｔｉ、ＴｉＮ、Ｔｉ／ＴｉＮ、Ｔａ、ＴａＮ、Ｔａ／ＴａＮ、Ｔａ／ＴｉＮなどになることができる。
【００３４】
第１の配線４３０は、層間絶縁膜４１０上に形成され、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００のソース／ドレーン領域２３０、２４０、３３０、３４０、ゲート電極２２０、３２０とそれぞれ連結された導電膜パターンである。第１の配線４３０は、主にアルミニウムで、約５０００Åの厚さに形成できる。図面には表示しないが、第１の配線４３０がアルミニウム配線で形成された場合、第１の配線４３０とコンタクト４２３との接触特性をよくするため第１の配線４３０とコンタクト４２３との間にＴｉ／ＴｉＮなどになった粘着膜がさらに形成でき、第１の配線４３０上にフォトリソグラフィ工程時アルミニウムの乱反射を防止するためのＴｉ、ＴｉＮ又はＴｉ／ＴｉＮなどになった反射防止膜をさらに形成できる。
【００３５】
本発明の一実施形態で、第１の配線４３０を通じてＮＭＯＳ高電圧駆動トランジスタ２００のソース領域２３０には、接地電圧が印加され、ＰＭＯＳ高電圧駆動トランジスタ３００のソース領域３３０には、電源電圧が印加され、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００のドレーン領域２４０、３４０には、所定の信号電圧が共通的に印加される。
【００３６】
第１の紫外線遮断膜４４０は、第１の配線４３０及び層間絶縁膜４１０全面に形成され、半導体基板１００に輻射される紫外線（ＶＵＶ）を遮断する。第１の紫外線遮断膜４４０は、シリコン酸化物（ＳｉＯｘ）よりバンドギャップが小さい物質から構成される。ゲート絶縁膜２１０、３１０及び／又は素子分離膜１１０は、主にシリコン酸化物（ＳｉＯｘ）からなる。従って、シリコン酸化物（ＳｉＯｘ）のバンドギャップより大きいエネルギーを有した紫外線を受ければ電子正孔対（Ｅｌｅｃｔｒｏｎ−Ｈｏｌｅ  Ｐａｉｒ；ＥＨＰ）が形成され、正電荷及び／又は負電荷がゲート絶縁膜２１０、３１０及び／又は素子分離膜１１０に蓄積される。このように蓄積された正電荷及び／又は負電荷はドレーンオフ電流（Ｉｄｏｆｆ）、アイソレーション電流（Ｉｓｏｌ）を増加させるようになる。従って、ゲート絶縁膜２１０、３１０及び素子分離膜１１０の上部に形成された第１の紫外線遮断膜４４０は、シリコン酸化物（ＳｉＯｘ）よりバンドギャップが小さい物質からなったため、紫外線がゲート絶縁膜２１０、３１０及び素子分離膜１１０に到達する前に吸収できる。
【００３７】
シリコン酸化物（ＳｉＯｘ）よりバンドギャップが小さい物質としては、窒化膜を例に挙げることができ、特にＳｉＮ膜又はＳｉＯＮ膜を使用できるが、これに制限されることではない。ここで、ＳｉＮ膜はＳｉＯＮ膜に比べて紫外線吸収効果がよいので５０Å以上の厚さに形成でき、ＳｉＯＮ膜は５００Å以上の厚さに形成できる。また、ＳｉＮ膜及びＳｉＯＮ膜は厚いほど紫外線吸収効果が向上するが、半導体集積回路装置の特性によって厚さは調節できる。
【００３８】
また、第１の紫外線遮断膜４４０は、窒化膜で形成する場合、外部イオンや水分が半導体基板１００に浸透されることを遮断できる。第１の紫外線遮断膜４４０上に形成される第１及び第２の金属間絶縁膜４５０、４８０などには製造工程中外部イオンや水分が含まれることができる。このような外部イオンや水分は拡散されてゲート絶縁膜２１０、３１０及び／又は素子分離膜１１０に蓄積できる。このように蓄積された外部イオンや水分はドレーンオフ電流（Ｉｄｏｆｆ）、アイソレーション電流（Ｉｓｏｌ）を増加させるようになる。ゲート絶縁膜２１０、３１０及び素子分離膜１１０の上部に形成された第１の紫外線遮断膜４４０は、外部イオンや水分がゲート絶縁膜２１０、３１０及び素子分離膜１１０に到達する前に遮断できるため、ドレーンオフ電流（Ｉｄｏｆｆ）、アイソレーション電流（Ｉｓｏｌ）を減らすことができる。
【００３９】
第１の金属間絶縁膜４５０は、第１の紫外線遮断膜４４０上に形成される。第１の金属間絶縁膜４５０は、低誘電率絶縁物質が使用され、例えばＦＯＸ（Ｆｌｏｗａｂｌｅ  ＯＸｉｄｅ）、ＴＯＳＺ（Ｔｏｎｎｅｎ  ＳｉｌａＺａｎｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）、ＰＥＯＸ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｏｘｉｄｅ）又はこれらの積層膜からなることができる。第１の金属間絶縁膜４５０として低誘電率物質を使用することによって、半導体集積回路装置の配線の全体的な誘電率を低めるようになり、ＲＣ時間遅延を改善できる。
【００４０】
本発明の一実施形態で、ＨＤＰ膜４５１、ＰＥＴＥＯＳ膜４５２の積層膜を順次に蒸着する。ここで、ＨＤＰ膜４５１、ＰＥＴＥＯＳ膜４５２は、プラズマ蒸着工程によって形成される。プラズマを用いた蒸着工程は、低温で蒸着工程を進行できる長所がある。但し、プラズマを使用する場合紫外線（ＶＵＶ）が輻射できるが、前述したように第１の紫外線遮断膜４４０が紫外線を吸収して紫外線による半導体集積回路装置１の損傷を防止できる。
【００４１】
また、第１の金属間絶縁膜４５０には、外部イオンや水分が含まれることができるが、第１の紫外線遮断膜４４０が外部イオンや水分を吸収する役割も果たすため半導体集積回路装置１の損傷を防止できる。
【００４２】
ＨＤＰ膜は、ギャップフィル特性に優れて第１の配線４３０などによって発生した段差を縮める役割を果たし、ＰＥＴＥＯＳ膜はスループットがよい物質であるため、早い時間内に第１の金属間絶縁膜４５０を一定厚さに形成できる。
【００４３】
第１のビア４６３は、第１の金属間絶縁膜４５０の所定領域に形成されて、第１の配線４３０と第２の配線４７０とを電気的に連結する。第１のビア４６３は、銅、チタン又はタングステンのような金属物質で形成できる。また、第２のバリヤ膜パターン４６２は、第１のビア４６３周囲に形成して、第１のビア４６３を構成する物質が第１の金属間絶縁膜４５０に拡散されることを防止できる。
【００４４】
第２の配線４７０は、第１の金属間絶縁膜４５０上に形成され、第１の配線４３０と電気的に連結される。第２の配線４７０は、主にアルミニウムで形成できる。第２の金属間絶縁膜４８０は、第２の配線４７０上に形成され、低誘電率絶縁物質が使用される。第２のビア４９３は、第２の金属間絶縁膜４８０の所定領域に形成されて、第２の配線４７０と第３の配線４９５とを電気的に連結する。第３の配線４９５上には保護膜４９６が形成されて、半導体集積回路装置１を保護する。
【００４５】
図３〜図４は、本発明の一実施形態による半導体集積回路装置の効果を説明するための図面である。ここで、（ａ）は、半導体集積回路装置は、第１の紫外線遮断膜がない場合であり、（ｂ）は、半導体集積回路装置は、第１の紫外線遮断膜がある場合を示す。
【００４６】
図３を参照すれば、（ａ）の半導体集積回路装置に紫外線が輻射されれば、ＮＭＯＳ高電圧駆動トランジスタ２００のゲート絶縁膜２１０に正電荷が蓄積される。ゲート絶縁膜２１０に正電荷が蓄積されれば、これと対応してＰウェル１２０の表面に負電荷が蓄積されて反転層１２２が形成される。特に、反転層１２２は、高電圧駆動トランジスタのＰウェル１２０の濃度が低いのでさらに容易に形成できる。従って、ゲート電極２２０にスレッショルド電圧以上の電圧が印加されなくても、ドレーンオフ電流（Ｉｄｏｆｆ）が発生できる。
【００４７】
反面、（ｂ）の半導体集積回路装置では、紫外線が輻射されても第１の紫外線遮断膜４４０によって吸収されるので、ＮＭＯＳ高電圧駆動トランジスタ２００のゲート絶縁膜２１０に正電荷が蓄積されない。従って、ドレーンオフ電流（Ｉｄｏｆｆ）が発生しない。
【００４８】
図４を参照すれば、（ａ）の半導体集積回路装置に紫外線が輻射されれば、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ（図２の２００、３００参照）を電気的に分離する素子分離膜１１０に正電荷が蓄積される。詳細に説明すれば、素子分離膜１１０をシリコン酸化膜（ＳｉＯｘ）として使用する場合、シリコン酸化膜（ＳｉＯｘ）のバンドギャップ以上のエネルギーを有した紫外線が輻射されれば、電子正孔対が形成され、正電荷がＰウェル１２０、Ｎウェル１３０に隣接した素子分離膜１１０に蓄積される。素子分離膜１１０に正電荷が蓄積されれば、これと対応して素子分離膜１１０と隣接したＰウェル１２０、Ｎウェル１３０の表面に負電荷が蓄積される。従って、Ｐウェル１２０では、反転層１２２が形成され、Ｎウェル１３０では、単純に負電荷が蓄積された蓄積層１３２が形成される。このような反転層１２２及び蓄積層１３２は、高電圧駆動トランジスタは、Ｐウェル１２０、Ｎウェル１３０の濃度が低いのでさらに容易に形成できる。従って、ＮＭＯＳ高電圧駆動トランジスタ２００のドレーン領域２３０とＰＭＯＳ高電圧駆動トランジスタ３００のＮウェルの間の反転層１２２を通じてアイソレーション電流（Ｉｓｏｌ）が形成できる。従って、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００の間分離特性が落ちるようになる。
【００４９】
反面、（ｂ）の半導体集積回路装置では、紫外線が輻射されても第１の紫外線遮断膜４４０によって吸収されるので、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００を電気的に分離する素子分離膜１１０に正電荷が蓄積されない。従って、アイソレーション電流（Ｉｓｏｌ）が発生しない。
【００５０】
図３及び図４では、紫外線が輻射されることによってゲート絶縁膜２１０及び素子分離膜１１０に正電荷が蓄積される場合のみを説明したが、半導体基板に印加される基板バイアスなどによって負電荷が蓄積されることもできることは本発明の属する技術分野の当業者には自明である。従って、負電荷が蓄積される場合にも類似した方式にドレーンオフ電流（Ｉｄｏｆｆ）、アイソレーション電流（Ｉｓｏｌ）が生ずることができることはやはり自明である。
【００５１】
図５及び図６は、本発明の一実施形態による半導体集積回路装置の効果を説明するための図面である。ここで、（ａ）の半導体集積回路装置は、第１の紫外線遮断膜がない場合であり、（ｂ）の半導体集積回路装置は、第１の紫外線遮断膜がある場合を示す。
【００５２】
図５を参照すれば、（ａ）の半導体集積回路装置は、多数の金属間絶縁膜（図２の４５０、４８０参照）などに含まれた外部イオンや水分が拡散されてＰＭＯＳ高電圧駆動トランジスタ３００のゲート絶縁膜３１０に負イオンが蓄積できる。ゲート絶縁膜３１０に負イオンが蓄積されれば、これに対応して正電荷が蓄積されて反転層１３４が形成される。特に、反転層１３４は、高電圧駆動トランジスタのＮウェル１３０の濃度が低いのでさらに容易に形成できる。従って、ゲート電極３２０にスレッショルド電圧以上の電圧が印加されなくても、ドレーンオフ電流（Ｉｄｏｆｆ）が発生できる。
【００５３】
反面、（ｂ）の半導体集積回路装置では、外部イオンや水分が窒化膜からなった第１の紫外線遮断膜４４０に吸収されるので、ＰＭＯＳ高電圧駆動トランジスタ３００のゲート絶縁膜３１０に負イオンが蓄積されない。
【００５４】
図６を参照すれば、（ａ）の半導体集積回路装置に多数の金属間絶縁膜（図２の４５０、４８０参照）などに含まれた外部イオンや水分が拡散されて、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ（図２の２００、３００参照）を電気的に分離する素子分離膜１１０に負イオンが蓄積される。素子分離膜１１０に負イオンが蓄積されれば、これと対応して素子分離膜１１０と隣接したＰウェル１２０、Ｎウェル１３０の表面に正電荷が蓄積される。従って、Ｎウェル１３０では、反転層１３４が形成され、Ｐウェル１２０では、単純に正電荷が蓄積された蓄積層１２４が形成される。このような反転層１３４及び蓄積層１２４は高電圧駆動トランジスタのＰウェル１２０、Ｎウェル１３０の濃度が低いのでさらに容易に形成できる。従って、ＰＭＯＳ高電圧駆動トランジスタ３００のドレーン領域３４０とＮＭＯＳ高電圧駆動トランジスタ２００のＰウェルの間の反転層１３４を通じてアイソレーション電流（Ｉｓｏｌ）が形成できる。従って、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００の間の分離特性が落ちるようになる。
【００５５】
反面、（ｂ）の半導体集積回路装置では、外部イオンや水分が窒化膜からなった第１の紫外線遮断膜４４０によって吸収されるので、ＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００を電気的に分離する素子分離膜１１０に負イオンが蓄積されない。従って、アイソレーション電流（Ｉｓｏｌ）が発生しない。
【００５６】
図５及び図６では、ゲート絶縁膜３１０及び素子分離膜１１０に負イオンが蓄積される場合のみを説明したが、半導体基板に印加される基板バイアスなどによって正イオンが蓄積されてもよいことは本発明の属する技術分野の当業者には自明である。従って、正イオンが蓄積される場合にも類似した方式にドレーンオフ電流（Ｉｄｏｆｆ）、アイソレーション電流（Ｉｓｏｌ）が生ずることができることはやはり自明である。
【００５７】
図７は、本発明の他の実施形態による半導体集積回路装置の断面図である。図２と実質的に同一な構成要素については同一な図面符号を示し、当該構成要素についての詳細な説明は省略する。
【００５８】
図７を参照すれば、本発明の他の実施形態による半導体集積回路装置２が一実施形態と異なる点は、第２の配線４７０及び第２の金属間絶縁膜４８０全面に形成され、半導体基板に輻射される紫外線を遮断する第２の紫外線遮断膜４７５をさらに含むということである。第２の紫外線遮断膜４７５は、半導体基板１００に輻射される紫外線（ＶＵＶ）及び外部イオン、水分などを遮断する。第１の紫外線遮断膜４４０は、シリコン酸化物（ＳｉＯｘ）よりバンドギャップが小さい物質から構成される。例えば、ＳｉＮ膜又はＳｉＯＮ膜を使用できるが、これに制限されることではない。
【００５９】
本発明の他の実施形態による半導体集積回路装置２は、第１及び第２の紫外線遮断膜４４０、４７５が形成されているため、紫外線遮断効果、外部イオン、水分などの吸収効果が一実施形態に比べてさらに大きいことができる。
【００６０】
一方、図面を用いて説明しないが、紫外線遮断膜を第２の配線４７０及び第２の金属間絶縁膜４８０全面にのみ形成できる。但し、第１の金属間絶縁膜４５０の製造過程中に輻射される紫外線による損傷は受けることができ、第１の金属間絶縁膜４５０に含まれた外部イオン及び水分による損傷も受けることができる。
【００６１】
図８は、本発明のさらに他の実施形態による半導体集積回路装置の断面図である。図２と実質的に同一な構成要素については同一な図面符号を示し、当該構成要素についての詳細な説明は省略する。
【００６２】
図８を参照すれば、本発明のさらに他の実施形態による半導体集積回路装置３が一実施形態と異なる点は、第１の配線４３０及び層間絶縁膜４１０全面と第１の紫外線遮断膜４４０との間に第１の酸化膜４３５をさらに含むということである。第１の酸化膜４３５は、第１の配線４３０及び層間絶縁膜４２０全面と第１の紫外線遮断膜４４０間のバッファ役割を果たす。
【００６３】
一方、図面を用いて説明しないが、第１の金属間絶縁膜と第２の配線全面に第２の酸化膜と第２の紫外線遮断膜とを順次に形成できることは、本発明の属する技術分野の当業者には自明である。
【００６４】
図９Ａ〜図９Ｆは、本発明の一実施形態による半導体集積回路装置の製造方法を説明するための断面図である。
【００６５】
図９Ａを参照すれば、先ず半導体基板１００を提供する。半導体基板１００上に素子分離膜１１０を形成して活性領域を限定する。活性領域上にＮＭＯＳ高電圧駆動トランジスタ２００及びＰＭＯＳ高電圧駆動トランジスタ３００をそれぞれ形成する。
【００６６】
次いで、層間絶縁膜４１０をＮＭＯＳ及びＰＭＯＳ高電圧駆動トランジスタ２００、３００及び半導体基板１００上に形成する。層間絶縁膜４１０は、低誘電率絶縁物質を使用でき、本発明の一実施形態ではＰＥＯＸ膜４１１、ＢＰＳＧ膜４１２、ＰＥＴＥＯＳ膜４１３を順次に形成する。
【００６７】
次に、層間絶縁膜４１０を通常的なエッチング工程を用いてＮＭＯＳ高電圧駆動トランジスタ２００のソース／ドレーン領域２３０、２４０、ＰＭＯＳ高電圧駆動トランジスタ３００のソース／ドレーン領域３３０、３４０を露出させるコンタクトホール４２１を形成する。
【００６８】
図９Ｂを参照すれば、コンタクトホール４２１の側面と底面及び層間絶縁膜４１０の上面のプロファイルに沿ってコンフォーマルに第１のバリヤ膜を形成する。第１のバリヤ膜は、Ｔｉ、ＴｉＮ、Ｔｉ／ＴｉＮ、Ｔａ、ＴａＮ、Ｔａ／ＴａＮ、Ｔａ／ＴｉＮなどに形成でき、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法又はスパッタリング方法によって形成できる。
【００６９】
次いで、コンタクトホール４２１を十分に埋め込むように、第１のバリヤ膜４４０上にＣｕ、Ｔｉ又はＷのような導電物質を蒸着して金属膜を形成する。ここで、Ｃｕは層間絶縁膜４１０に拡散されやすいため、Ｔｉ、Ｗを使用することが好ましく、Ｔｉ又はＷはＣＶＤ方法やスパッタリング方法を用いて蒸着できる。
【００７０】
次に、層間絶縁膜４１０の表面が露出されるときまで、金属膜及び第１のバリヤ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）方法で研磨してコンタクトホール４２１を埋め込むコンタクト４２３を形成する。この際、第１のバリヤ膜は、コンタクト４２３の側壁及び低面上に第１のバリヤ膜パターン４２２に残留するようになる。
【００７１】
図９Ｃを参照すれば、第１の配線用導電膜を層間絶縁膜上に蒸着し、パターニングして第１の配線４３０を形成する。ここで、第１の配線用導電膜としてはアルミニウムを主に使用し、ＣＶＤ方法、スパッタリング方法などを蒸着できる。
【００７２】
図面に表示しないが、第１の配線４３０とコンタクト４２３の接触特性をよくするため第１の配線用導電膜を蒸着する前に、Ｔｉ／ＴｉＮなどに形成された粘着膜がさらに形成できる。また、第１の配線用導電膜を蒸着した後、フォトリソグラフィ工程時アルミニウムの乱反射を防止するためのＴｉ、ＴｉＮ又はＴｉ／ＴｉＮなどに形成された反射防止膜をさらに形成できる。その後、反射防止膜、第１の配線用導電膜、粘着膜を共にパターニングして第１の配線を完成してもよい。
【００７３】
図９Ｄを参照すれば、第１の配線４３０及び層間絶縁膜４１０全面に半導体基板１００に輻射される紫外線を遮断する第１の紫外線遮断膜４４０を形成する。第１の紫外線遮断膜は、シリコン酸化物（ＳｉＯｘ）よりバンドギャップが小さい物質、例えば窒化膜から構成される。特に、窒化膜中でＳｉＮ膜又はＳｉＯＮ膜をＣＶＤ方法によって形成できる。
【００７４】
図９Ｅを参照すれば、第１の紫外線遮断膜４４０上に第１の金属間絶縁膜４５０を形成する。第１の金属間絶縁膜４５０は、低誘電率絶縁物質を使用でき、本発明の一実施形態ではＨＤＰ膜４５１、ＰＥＴＥＯＳ膜４５２を順次に形成する。ここで、ＨＤＰ膜４５１、ＰＥＴＥＯＳ膜４５２はプラズマ蒸着工程によって形成される。プラズマを使用する場合、紫外線（ＶＵＶ）が輻射できるが、第１の紫外線遮断膜４４０が紫外線を吸収して半導体集積回路装置１の損傷を防止できる。
【００７５】
図９Ｆを参照すれば、第１の金属間絶縁膜４５０上にフォトレジストパターン４６５を形成して、第１の配線４３０を露出させる第１のビアホール４６１を形成する。その後、フォトレジストパターン４６５を高温の酸素プラズマを用いたアッシング工程を通じて除去する。プラズマを使用する場合、紫外線（ＶＵＶ）が輻射できるが、第１の紫外線遮断膜４４０が紫外線を吸収して半導体集積回路装置の損傷を防止できる。
【００７６】
再び、図２を参照すれば、第１のビアホール４６１の側面と底面及び層間絶縁膜４１０の上面のプロファイルに沿ってコンフォーマルに第２のバリヤ膜を形成する。次いで、第１のビアホール４６１を十分に埋め込むように、第１のバリヤ膜上にＣｕ、Ｔｉ又はＷのような導電物質を蒸着して金属膜を形成する。次に、第１の金属間絶縁膜４５０の表面が露出されるときまで金属膜及び第２のバリヤ膜をＣＭＰ方法で研磨して第１のビアホール４６１を埋め込む第１のビア４６３を形成する。
【００７７】
第１の金属間絶縁膜４５０上に第２の配線４７０を形成する。次いで、第２の金属間絶縁膜４８０、第２のビアホール４９１、第３のバリヤ膜パターン４９２、第２のビア４９３を形成する。
【００７８】
第２の金属間絶縁膜４８０上に第３の配線４９５を形成し、第３の配線４９５上に半導体集積回路装置１を保護する保護膜４９６を形成する。
【００７９】
本発明の一実施形態による半導体集積回路装置の製造方法から、当業者であれば、他の実施形態、さらに他の実施形態の製造方法は、十分に技術的に類推できるためその説明を省略する。
【００８０】
本発明についてのより詳細な内容は、次の具体的な実験例によって説明し、ここに記載されない内容は、当業者であれば充分に技術的に類推できることであるため説明を省略する。
【００８１】
＜実験例＞
幅／長さが２５μｍ／４μｍであるＮＭＯＳ高電圧駆動トランジスタとＰＭＯＳ高電圧駆動トランジスタをそれぞれ４２個ずつ製造した後、それぞれ１１個ずつ（Ｎ１〜Ｎ１１、Ｐ１〜Ｐ１１）は、第１の配線上に２６０ÅのＳｉＯＮ膜を形成し、それぞれ２５個ずつ（Ｎ１２〜Ｎ３６、Ｐ１２〜Ｐ３６）は、第１の配線上に６００ÅのＳｉＯＮ膜を形成し、それぞれ６個ずつ（Ｎ３７〜Ｎ４２、Ｐ３７〜Ｐ４２）は第１の配線上にＳｉＯＮ膜を形成しなかった。
【００８２】
次いで、ＮＭＯＳ高電圧駆動トランジスタとＰＭＯＳ高電圧駆動トランジスタのドレーンオフ電流（Ｉｄｏｆｆ）を測定して、その結果を図１０に示した。
【００８３】
図１０を参照すれば、ｘ軸は、トランジスタの番号を示し、ｙ軸はドレーンオフ電流（Ｉｄｏｆｆ）を示す。本実験例では、負イオンがゲート絶縁膜に蓄積された場合である。従って、全てのＮＭＯＳ高電圧駆動トランジスタ（Ｎ１〜Ｎ４２）のドレーンオフ電流（Ｉｄｏｆｆ）を約０．５ｐＡ／μｍに殆ど一定する。反面、ＰＭＯＳ高電圧駆動トランジスタ（Ｐ１〜Ｐ４２）は、ＳｉＯＮ膜が厚いほどドレーンオフ電流（Ｉｄｏｆｆ）が小さくなることが分かる。すなわち、ＳｉＯＮ膜がないＰＭＯＳ高電圧駆動トランジスタ（Ｐ３７〜Ｐ４２）は約５ｐＡ／μｍ程度であり、ＳｉＯＮ膜が２６０ÅであるＰＭＯＳ高電圧駆動トランジスタ（Ｐ１〜Ｐ１１）は、約５０ｐＡ／μｍ程度であり、ＳｉＯＮ膜が６００ÅであるＰＭＯＳ高電圧駆動トランジスタ（Ｐ１２〜Ｐ３６）は、ＮＭＯＳ高電圧駆動トランジスタ（Ｎ１〜Ｎ４２）のドレーンオフ電流（Ｉｄｏｆｆ）と殆ど同一であることが分かる。
【００８４】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００８５】
本発明は、高集積回路半導体装置、プロセッサ、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）、光電子装置、ディスプレイドライバーチップなどの微細電子装置に適用されうる。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態による半導体集積回路装置のレイアウト図である。
【図２】ＩＩ−ＩＩ´に沿って切断した断面図である。
【図３】本発明の一実施形態による半導体集積回路装置の効果を説明するための図面である。
【図４】本発明の一実施形態による半導体集積回路装置の効果を説明するための図面である。
【図５】本発明の一実施形態による半導体集積回路装置の効果を説明するための図面である。
【図６】本発明の一実施形態による半導体集積回路装置の効果を説明するための図面である。
【図７】本発明の他の実施形態による半導体集積回路装置の断面図である。
【図８】本発明のさらに他の実施形態による半導体集積回路装置の断面図である。
【図９Ａ】本発明の一実施形態による半導体集積回路装置の製造方法を説明するための断面図である。
【図９Ｂ】本発明の一実施形態による半導体集積回路装置の製造方法を説明するための断面図である。
【図９Ｃ】本発明の一実施形態による半導体集積回路装置の製造方法を説明するための断面図である。
【図９Ｄ】本発明の一実施形態による半導体集積回路装置の製造方法を説明するための断面図である。
【図９Ｅ】本発明の一実施形態による半導体集積回路装置の製造方法を説明するための断面図である。
【図９Ｆ】本発明の一実施形態による半導体集積回路装置の製造方法を説明するための断面図である。
【図１０】ＮＭＯＳ高電圧駆動トランジスタとＰＭＯＳトランジスタを製造した後、それぞれ第１の配線上にＳｉＯＮ膜を形成してドレーンオフ電流を測定した結果を示した図面である。
【符号の説明】
【００８７】
１００  半導体基板
１２０  Ｐウェル
１３０  Ｎウェル
２００  ＮＭＯＳ高電圧駆動トランジスタ
２１０  ゲート絶縁膜
２２０  ゲート電極
２３０  ソース領域
２３２  低濃度不純物領域
２３４  高濃度不純物領域
２４０  ドレーン領域
３００  ＰＭＯＳ高電圧駆動トランジスタ
４１０  層間絶縁膜
４２３  コンタクト
４３０  第１の配線
４４０  第１の紫外線遮断膜
４５０  第１の金属間絶縁膜
４６３  第１のビア
４７０  第２の配線
４８０  第２の金属間絶縁膜
４９３  第２のビア
４９５  第３の配線
４９６  保護膜
【図１】
2006344956.tif 000003
【図２】
2006344956.tif 000004
【図３】
2006344956.tif 000005
【図４】
2006344956.tif 000006
【図５】
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【図６】
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【図７】
2006344956.tif 000009
【図８】
2006344956.tif 000010
【図９Ａ】
2006344956.tif 000011
【図９Ｂ】
2006344956.tif 000012
【図９Ｃ】
2006344956.tif 000013
【図９Ｄ】
2006344956.tif 000014
【図９Ｅ】
2006344956.tif 000015
【図９Ｆ】
2006344956.tif 000016
【図１０】
2006344956.tif 000017