(57)【要約】    【課題】  ドレイン用ウエル領域及び中濃度ドレイン領域の不純物濃度を薄くすることなくＬＤＭＯＳトランジスタのドレイン耐圧を向上させる。    【解決手段】  Ｐ型基板１に形成されたＮ型ドレイン用ウエル領域２１内にＰ型低濃度ウエル領域２２が形成されている。Ｐ型低濃度ウエル領域２２内にＰ型チャネル用ウエル領域２３と、Ｎ型ドレイン用ウエル領域２１よりも濃い不純物濃度をもつＮ型中濃度ドレイン領域２４が間隔をもって形成されている。Ｐ型チャネル用ウエル領域２３上からＰ型低濃度ウエル領域２２上を介してＮ型中濃度ドレイン領域２４上にわたってゲート酸化膜１１ox及びゲート電極１１ｇが形成されている。Ｐ型チャネル用ウエル領域２３にゲート電極１１ｇに隣接してＮ型ソース１１ｓが形成され、Ｎ型中濃度ドレイン領域２４にゲート電極１１ｇとは間隔をもってＮ型ドレイン１１ｄが形成されている。【選択図】      図１
2006245482.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を含む領域に形成された第１導電型のドレイン用ウエル領域と、
前記ドレイン用ウエル領域内に前記ゲート電極と一部重複して配置された、第１導電型とは逆導電型である第２導電型のチャネル用ウエル領域と、
前記チャネル用ウエル領域内に前記ゲート電極の一側面と重複又は隣接して配置された第１導電型のソースと、
前記ドレイン用ウエル領域内に前記ソースとは反対側の前記ゲート電極と一部重複して前記チャネル用ウエル領域とは間隔をもって配置された中濃度ドレイン領域と、
前記中濃度ドレイン領域内に、前記ゲート電極とは間隔をもって配置された第１導電型のドレインと、
前記ドレイン用ウエル領域内に前記ゲート絶縁膜下の前記チャネル用ウエル領域、前記中濃度ドレイン領域間の領域を少なくとも含んで配置された第２導電型の低濃度ウエル領域と、を備えたＬＤＭＯＳトランジスタを備えていることを特徴とする半導体装置。
【請求項２】
前記中濃度ドレイン領域は前記チャネル用ウエル領域よりも薄い不純物濃度で形成されている請求項１に記載の半導体装置。
【請求項３】
前記半導体基板はＰ型であり、前記ＬＤＭＯＳトランジスタはＮチャネルであり、前記半導体基板上に、Ｎ型分離用ウエル領域と前記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに備え、
前記ＮチャネルＬＤＭＯＳトランジスタを構成するＰ型低濃度ウエル領域は、前記ＰチャネルＬＤＭＯＳトランジスタを構成する前記Ｐ型ドレイン用ウエル領域と同時に形成されたものである請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板はＰ型であり、前記ＬＤＭＯＳトランジスタはＮチャネルであり、前記半導体基板上に、Ｎ型分離用ウエル領域と前記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに備え、
前記ＮチャネルＬＤＭＯＳトランジスタを構成するＮ型ドレイン用ウエル領域は、前記ＰチャネルＬＤＭＯＳトランジスタを構成する前記Ｎ型分離用ウエル領域と同時に形成されたものである請求項１、２又は３に記載の半導体装置。
【請求項５】
前記半導体基板はＰ型であり、前記ＬＤＭＯＳトランジスタはＮチャネルであり、前記半導体基板上にＮチャネルコンベンショナル型ＭＯＳトランジスタをさらに備え、
前記ＮチャネルＬＤＭＯＳトランジスタを構成するＰ型低濃度ウエル領域は、前記Ｎチャネルコンベンショナル型ＭＯＳトランジスタを構成するＰ型ウエル領域と同時に形成されたものである請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板はＰ型であり、前記ＬＤＭＯＳトランジスタはＮチャネルであり、前記半導体基板上にＰチャネルコンベンショナル型ＭＯＳトランジスタをさらに備え、
前記ＮチャネルＬＤＭＯＳトランジスタを構成するＮ型ドレイン用ウエル領域は、前記Ｐチャネルコンベンショナル型ＭＯＳトランジスタを構成するＮ型ウエル領域と同時に形成されたものである請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
請求項３〜６のいずれかとは逆導電型により構成されている半導体装置。
【請求項８】
前記ＬＤＭＯＳトランジスタは前記コンベンショナル型ＭＯＳトランジスタに比べて薄いゲート絶縁膜をもつ請求項５〜７のいずれかに記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、膜厚が均一である請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記ゲート電極の前記ドレイン側の端部は前記ゲート絶縁膜に比べて膜厚が厚い絶縁膜上に形成されている請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
出力電圧を基準電圧と比較しその出力電圧が一定なるようにフィードバックをかける回路を備えた電源装置において、
そこで使用されるＬＤＭＯＳトランジスタが請求項１〜１０のいずれかに記載のＬＤＭＯＳトランジスタであることを特徴とする電源装置。
【請求項１２】
内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータにおいて、
そこで使用される少なくとも１つの前記内蔵スイッチが請求項１〜１０のいずれかに記載のＬＤＭＯＳトランジスタであることを特徴とするＤＣ／ＤＣコンバータ。
【請求項１３】
以下の工程（Ａ）から（Ｆ）を含んでＬＤＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。
（Ａ）半導体基板に第１導電型のドレイン用ウエル領域を形成する工程、
（Ｂ）前記ドレイン用ウエル領域内に第２導電型の不純物注入を行なって第２導電型の低濃度ウエル領域を形成する工程、
（Ｃ）前記低濃度ウエル領域表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（Ｄ）前記ゲート電極の一側面側の前記低濃度ウエル領域に第２導電型の不純物注入を行ない、その後熱拡散処理を行なって、前記ゲート電極に対して自己整合的に第２導電型のチャネル用ウエル領域を形成する工程、
（Ｅ）前記ゲート電極に対して前記チャネル用ウエル領域とは反対側の前記低濃度ウエル領域に第１導電型の不純物注入を行なって、第１導電型の中濃度ドレイン領域を形成する工程、
（Ｆ）前記中濃度ドレイン領域及び前記チャネル用ウエル領域に第１導電型の不純物注入を行なって、前記中濃度ドレイン領域に第１導電型のドレインを形成し、前記チャネル用ウエル領域に第１導電型のソースを形成する工程。
【請求項１４】
前記工程（Ｅ）で、前記中濃度ドレイン領域を形成するための不純物注入後に熱拡散処理を行なう請求項１３に記載の製造方法。
【請求項１５】
前記工程（Ｄ）で前記チャネル用ウエル領域を形成するための不純物注入後に行なう熱拡散処理と、前記工程（Ｅ）で前記中濃度ドレイン領域を形成するための不純物注入後に行なう熱拡散処理とを同時に行なう請求項１４に記載の製造方法。
【請求項１６】
前記工程（Ｄ）で前記チャネル用ウエル領域を形成するための不純物注入量は、前記工程（Ｅ）で前記中濃度ドレイン領域を形成するための不純物注入量よりも大きい請求項１４又は１５に記載の製造方法。
【請求項１７】
前記工程（Ａ）において、前記ドレイン用ウエル領域の形成と同時に前記半導体基板の前記ＬＤＭＯＳトランジスタの形成領域とは異なる領域に他のＭＯＳトランジスタを形成するための第１導電型のウエル領域を形成する請求項１３〜１６のいずれかに記載の製造方法。
【請求項１８】
前記工程（Ａ）で形成する他のＭＯＳトランジスタ用のウエル領域は第２ＬＤＭＯＳトランジスタ用のものであって、前記工程（Ｂ）において、前記低濃度ウエル領域の形成と同時に前記第２ＬＤＭＯＳトランジスタ用のウエル領域内に第２導電型のドレイン用ウエル領域を形成する請求項１７に記載の製造方法。
【請求項１９】
前記工程（Ｂ）において、前記低濃度ウエル領域の形成と同時に前記半導体基板の前記ＬＤＭＯＳトランジスタの形成領域とは異なる領域に他のＭＯＳトランジスタを形成するための第２導電型のウエル領域を形成する請求項１３〜１８のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びにその応用装置に関し、特にＬＤＭＯＳトランジスタを備えた半導体装置及びその製造方法、並びにその応用装置に関するものである。
本明細書において、ＬＤＭＯＳトランジスタとは、ソースを囲むようにソース及びドレインとは逆導電型の低濃度不純物層を備え、その低濃度不純物層のゲート電極直下の領域表面をチャネル領域とする電界効果トランジスタ（横方向二重拡散絶縁ゲート型電界効果トランジスタ）をいう。また、コンベンショナル型ＭＯＳトランジスタとは、ドレインがチャネル領域よりも濃い不純物濃度で形成された構造のＭＯＳトランジスタをいう。
【背景技術】
【０００２】
レギュレータやＤＣ／ＤＣコンバータなどの回路を備えた半導体装置において、最近、さまざまな用途で使用されるために、半導体装置の高出力電流の要求が大きくなっている。そこで、出力電流能力を上げるために低オン抵抗のＬＤＭＯＳトランジスタが注目されている。このＬＤＭＯＳトランジスタに関してはその構造上、高耐圧でありながら微細化が可能となりチップ面積を縮小することができる。
【０００３】
ＬＤＭＯＳトランジスタは、ソースを囲むようにソース・ドレインとは逆導電型の低濃度不純物層（チャネル用ウエル領域）を形成し、ゲート電極直下のその低濃度不純層表面にチャネルを形成する電界効果トランジスタである。
図１４（Ａ）はＮチャネルＬＤＭＯＳトランジスタの一例を示したものである。
高抵抗のＮ型シリコン基板１０２上にゲート酸化膜（ゲート絶縁膜）１０４を介してポリシリコンゲート電極１０６が形成されており、ゲート電極１０６のソース側端部をマスクにしてＰ型不純物が注入され熱拡散されて一部分がチャネル領域となるチャネル用ウエル領域１０８が形成されている。低抵抗のＮ型ソース１１０とＮ型ドレイン１１２が、ゲート電極１０６をマスクとしたＮ型不純物のイオン注入と熱拡散により形成されている。１１４は層間絶縁膜、１１６，１１８はそれぞれＮ型ソース１１０，Ｎ型ドレイン１１２と接続された電極配線である（例えば、特許文献１参照。）。
【０００４】
高耐圧ＭＯＳトランジスタとしてＬＤＭＯＳトランジスタを用いたときには、一般的にはドレイン−ゲート電極間の電界緩和のために、図１４（Ｂ）のようにドレイン端部のゲート酸化膜１０４ａを厚くしたり、図１４（Ｃ）のようにドレイン端部にゲート酸化膜よりも厚いフィールド酸化膜１０４ｂを存在させたりしている（例えば、特許文献２参照。）。なお、１２０は厚い酸化膜１０４ａ，１０４ｂ下に形成された、Ｎ型シリコン基板１０２よりも濃く、かつＮ型ドレイン１１２よりも薄いＮ型不純物濃度をもつ中濃度ドレイン領域であり、１０８ａはチャネル用ウエル領域１０８のコンタクト領域である。
【０００５】
また、図１４（Ａ）のようにドレイン端部のゲート酸化膜の膜厚を厚くしない構造では、Ｎ型ドレイン１１２がゲート電極直下に存在するため、電界集中により耐圧劣化が生じる。
【０００６】
そこで、ＬＤＭＯＳトランジスタの耐圧を向上させる方法として、高濃度ドレインをゲート電極とは間隔をもって配置する方法がある。
図１５は、従来のＮチャネルＬＤＭＯＳトランジスタを示す断面図である。
Ｐ型半導体基板（Ｐ型基板）１にＮ型ドレイン用ウエル領域２１が形成されている。Ｎ型ドレイン用ウエル領域２１内にＰ型チャネル用ウエル領域２３が形成されており、Ｐ型チャネル用ウエル領域２３内にＮ型ソース１１ｓが形成されている。Ｎ型ドレイン用ウエル領域２１内には、Ｐ型チャネル用ウエル領域２３とは間隔をもって、Ｎ型ドレイン用ウエル領域２１よりも濃い濃度でＮ型不純物が導入されたＮ型ドレイン１１ｄも形成されている。Ｎ型ソース１１ｓ、Ｎ型ドレイン１１ｄ間のＮ型ドレイン用ウエル領域２１上及びＰ型チャネル用ウエル領域２３上にまたがって、かつＮ型ドレイン１１ｄとは間隔をもって、ゲート酸化膜１１oxを介してポリシリコンからなるＮ型ゲート電極１１ｇが形成されている。Ｎ型ゲート電極１１ｇ下のＰ型チャネル用ウエル領域２３表面がチャネル領域となる。
【０００７】
このＮチャネルＬＤＭＯＳにおいて、そのオン抵抗は、チャネル抵抗、ドレイン抵抗、及びソース抵抗の和により決定される。Ｎ型ソース１１ｓをＮ型ゲート電極１１ｇに対して自己整合的に形成することにより、ソース抵抗をなくしている。
【０００８】
しかし、Ｎ型ドレイン用ウエル領域２１の抵抗成分に起因してドレイン抵抗が高いため、ゲート電圧の高電界側ではトランジスタのチャネル抵抗が小さくなり、ドレイン抵抗がトランジスタの抵抗の大部分を占めるようになり、ドレイン電流が増加しないという欠点があった。
さらに、ＭＯＳトランジスタのドレイン電圧の高電界側で寄生バイポーラ動作後、簡単にドレインが破壊されるため、正常動作波形が得られなくなるという問題があった。
【０００９】
この改善方法として、特許文献１に開示されたＬＤＭＯＳトランジスタのように、ドレイン及びソースを二重拡散として改善する方法がある。
また、ＬＤＭＯＳトランジスタにおいてドレイン耐圧を向上させるために、ゲート電極と高濃度ドレインの間のウエル表面に自己整合的に低抵抗化拡散注入を行なう方法が提案されている（例えば、特許文献３参照。）。しかし、特許文献３に開示されたＬＤＭＯＳトランジスタではソース側が自己整合的に形成されておらず、ソース抵抗が存在する結果となり、低オン抵抗化には不利である。そこで、本発明者らはソース側及びドレイン側の両方を自己整合的に形成する方法を採用してみた。図１６にそのＬＤＭＯＳトランジスタを示す。
【００１０】
図１６は、従来のＮチャネルＬＤＭＯＳトランジスタを示す断面図である。図１５と同じ機能を果たす部分には同じ符号を付し、その説明は省略する。
Ｐ型基板１、Ｎ型ソース１１ｓ、Ｎ型ドレイン１１ｄ、Ｎ型ゲート酸化膜１１ox、Ｎ型ゲート電極１１ｇ、Ｎ型ドレイン用ウエル領域２１及びＰ型チャネル用ウエル領域２３が形成されている。Ｎ型ソース１１ｓはＮ型ゲート電極１１ｇに対して自己整合的に形成されたものである。Ｎ型ゲート電極１１ｇに対してＮ型ドレイン１１ｄ側のＮ型ドレイン用ウエル領域２１表面にＮ型中濃度ドレイン領域２４が形成されている。中濃度ドレイン領域２４はＮ型ゲート電極１１ｇに対して自己整合的に形成されたものである。中濃度ドレイン領域２４はＮ型ドレイン１１ｄよりも浅く形成されている。
【００１１】
また、図１６の構造と比べて、中濃度ドレイン領域２４をゲート電極１１ｇと一部重複させて配置したものが開示されている（例えば、特許文献４参照。）。
【特許文献１】特開平７−３０２９０３号公報
【特許文献２】特許第３２７５５６９号公報
【特許文献３】特開平１０−３３５６６３号公報
【特許文献４】特開２００３−８６７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
例えば、同一のＰ型基板上に中濃度ドレイン領域を備えた低オン抵抗のＮチャネルＬＤＭＯＳトランジスタとＰチャネルＬＤＭＯＳトランジスタを混載する高耐圧製品を作る場合、ＰチャネルＬＤＭＯＳトランジスタについては、ドレイン用ウエル領域にあたる深いＰ型のウエル濃度を薄くすることにより、例えば５０Ｖ程度までの耐圧を確保することができる。
同様に、ＮチャネルＬＤＭＯＳトランジスタにおいても、ドレイン用ウエル領域にあたる深いＮ型のウエル濃度を薄くするか、Ｎ型の中濃度ドレイン領域の濃度を薄くすることでＰ型チャネル用ウエル領域とのＰＮ接合耐圧が上がり、ＮチャネルＬＤＭＯＳトランジスタの耐圧を向上させることができる。
【００１３】
しかし、Ｎ型の中濃度ドレイン領域の濃度を薄くした場合、バイポーラ動作時にドレインが熱破壊しやすくなり、高耐圧を確保できない。そこで、Ｎ型のドレイン用ウエル領域の不純物濃度を薄くする方法で耐圧を向上させる方法を試した。製造プロセスにおける不純物注入工程の削減を前提にして、ＮチャネルＬＤＭＯＳトランジスタのＮ型ドレイン領域及びＰチャネルＬＤＭＯＳトランジスタのＮ型分離用ウエル領域を同時に形成し、両領域の不純物濃度を薄くして製造工程の共有を試みた。しかし、ＰチャネルＬＤＭＯＳにおいてＮ型分離用ウエル領域の不純物濃度が薄くなったためにＰ型のドレインとＰ型の基板との間でパンチスルーが発生し、ＰチャネルＬＤＭＯＳトランジスタの耐圧低下を招き、これらのＮ型領域の濃度をともに薄く、例えば、８×１０15ｃｍ-3以下にすることができないことがわかった（図１７参照）。
図１７はＮ型分離用ウエルのＮ型不純物濃度とドレイン耐圧の関係を示す図であり、縦軸はドレイン耐圧（Ｖ（ボルト））、横軸はＮ型不純物濃度（ｃｍ-3）を示す。ここで、Ｎ型分離用ウエル領域内に形成したＰ型ドレイン用ウエル領域の濃度は１×１０-16ｃｍ-3であった。
【００１４】
そこで本発明は、第１導電型のドレイン用ウエル領域及び中濃度ウエル領域の第１導電型不純物濃度を薄くすることなく、ＬＤＭＯＳトランジスタのドレイン耐圧を向上させることを目的としている。
【課題を解決するための手段】
【００１５】
本発明にかかる半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を含む領域に形成された第１導電型のドレイン用ウエル領域と、上記ドレイン用ウエル領域内に上記ゲート電極と一部重複して配置された、第１導電型とは逆導電型である第２導電型のチャネル用ウエル領域と、上記チャネル用ウエル領域内に上記ゲート電極の一側面と重複又は隣接して配置された第１導電型のソースと、上記ドレイン用ウエル領域内に上記ソースとは反対側の上記ゲート電極と一部重複して上記チャネル用ウエル領域とは間隔をもって配置された中濃度ドレイン領域と、上記中濃度ドレイン領域内に、上記ゲート電極とは間隔をもって配置された第１導電型のドレインと、上記ドレイン用ウエル領域内に上記ゲート絶縁膜下の上記チャネル用ウエル領域、上記中濃度ドレイン領域間の領域を少なくとも含んで配置された第２導電型の低濃度ウエル領域と、を備えたＬＤＭＯＳトランジスタを備えていることを特徴とするものである。
ＬＤＭＯＳトランジスタのドレイン用ウエル領域に、ドレイン用ウエル領域内にゲート絶縁膜下のチャネル用ウエル領域、中濃度ドレイン領域間の領域を少なくとも含んで配置された第２導電型の低濃度ウエル領域を備えているようにしたので、第１導電型のドレイン用ウエル領域及び中濃度ドレイン領域の第１導電型不純物濃度を薄くすることなくドレイン耐圧を向上させることができる。
【００１６】
本発明の半導体装置において、中濃度ドレイン領域がチャネル用ウエル領域よりも薄い不純物濃度で形成されているようにしてもよい。
中濃度ドレイン領域をチャネル用ウエル領域よりも薄い不純物濃度で形成することで、中濃度ドレイン領域及びチャネル用ウエル領域を形成するために熱拡散処理を施しても、チャネル実効長がなくなるのを防止できる。
【００１７】
さらに、半導体基板はＰ型であり、上記ＬＤＭＯＳトランジスタはＮチャネルであり、上記半導体基板上に、Ｎ型分離用ウエル領域と上記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに備え、上記ＮチャネルＬＤＭＯＳトランジスタを構成するＰ型低濃度ウエル領域は、上記ＰチャネルＬＤＭＯＳトランジスタを構成する上記Ｐ型ドレイン用ウエル領域と同時に形成されたものであってよい。
本発明の半導体基板に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上に、Ｎ型分離用ウエル領域と上記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに形成する場合、ＮチャネルのＬＤＭＯＳトランジスタのＰ型の低濃度ウエル領域とＰチャネルＬＤＭＯＳトランジスタを構成する上記Ｐ型ドレイン用ウエル領域と同時に形成すれば、製造工程数を増加させることなく低濃度ウエル領域を形成することができる。
【００１８】
さらに、上記半導体基板はＰ型であり、上記ＬＤＭＯＳトランジスタはＮチャネルであり、上記半導体基板上に、Ｎ型分離用ウエル領域と上記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに備え、上記ＮチャネルＬＤＭＯＳトランジスタを構成するＮ型ドレイン用ウエル領域は、上記ＰチャネルＬＤＭＯＳトランジスタを構成する上記Ｎ型分離用ウエル領域と同時に形成されたものであってもよい。
本発明の半導体装置に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上に、Ｎ型分離用ウエル領域と上記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに形成する場合、ＮチャネルのＬＤＭＯＳトランジスタのＮ型ドレイン用ウエル領域とＰチャネルＬＤＭＯＳトランジスタを構成する上記Ｎ型分離用ウエル領域と同時に形成するようにすれば、製造工程数の削減を図ることができる。
【００１９】
さらに、半導体基板はＰ型であり、ＬＤＭＯＳトランジスタはＮチャネルであり、半導体基板上にＮチャネルコンベンショナル型ＭＯＳトランジスタをさらに備え、ＮチャネルＬＤＭＯＳトランジスタを構成するＰ型低濃度ウエル領域は、上記Ｎチャネルコンベンショナル型ＭＯＳトランジスタを構成するＰ型ウエル領域と同時に形成されたものであってもよい。
本発明の半導体装置に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上にＮチャネルコンベンショナル型ＭＯＳトランジスタをさらに形成する場合、ＮチャネルＬＤＭＯＳトランジスタを構成するＰ型低濃度ウエル領域は、上記Ｎチャネルコンベンショナル型ＭＯＳトランジスタを構成するＰ型ウエル領域と同時に形成するようにすれば、製造工程数を増加させることなくＰ型低濃度ウエル領域を形成することができる。
【００２０】
さらに、半導体基板はＰ型、ＬＤＭＯＳトランジスタはＮチャネルであって、半導体基板上にＰチャネルコンベンショナル型ＭＯＳトランジスタをさらに備え、ＮチャネルＬＤＭＯＳトランジスタを構成するＮ型ドレイン用ウエル領域は、上記Ｐチャネルコンベンショナル型ＭＯＳトランジスタを構成するＮ型ウエル領域と同時に形成されたものであってもよい。
本発明の半導体装置に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上にＰチャネルコンベンショナル型ＭＯＳトランジスタをさらに形成する場合、ＮチャネルＬＤＭＯＳトランジスタを構成するＮ型ドレイン用ウエル領域は、上記Ｐチャネルコンベンショナル型ＭＯＳトランジスタを構成するＮ型ウエル領域と同時に形成するようにすれば、製造工程数の削減を図ることができる。
【００２１】
また、本発明においては、上記で示した半導体装置とは逆導電型に形成された半導体装置であってもよい。
【００２２】
さらに、ＬＤＭＯＳトランジスタとコンベンショナル型ＭＯＳトランジスタとを混載した半導体装置において、ＬＤＭＯＳトランジスタはコンベンショナル型ＭＯＳトランジスタに比べて薄いゲート酸化膜をもつものであってもよい。
ＬＤＭＯＳトランジスタはコンベンショナル型ＭＯＳトランジスタに比べて薄いゲート酸化膜をもつようにしたので、ＬＤＭＯＳトランジスタのオン抵抗を下げることができ、チップ面積の縮小化を図ることができる。
【００２３】
本発明にかかる半導体装置のＬＤＭＯＳトランジスタにおいて、ゲート酸化膜の膜厚は均一に形成されていてもよい。
ゲート酸化膜の膜厚が均一に形成されているようにすれば、ソース領域、チャネル用ウエル領域及び中濃度ドレイン領域を自己整合的に形成することができる。
【００２４】
また、本発明はゲート電極のドレイン側の端部がゲート絶縁膜に比べて膜厚が厚い絶縁膜上に形成されているものにも適用することができる。
【００２５】
本発明の半導体装置を用いた応用装置の一例は、出力電圧を基準電圧と比較しその出力電圧が一定となるようにフィードバックをかける回路を備え、そこで使用されるＬＤＭＯＳトランジスタとして本発明のＬＤＭＯＳトランジスタを用いた電源装置である。
【００２６】
また、本発明の半導体装置を用いた応用装置の他の例は、内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータであって、そこで使用される少なくとも１つの内蔵スイッチが本発明のＬＤＭＯＳトランジスタであるものである。
【００２７】
本発明にかかる半導体装置の製造方法の第１の局面では、以下の工程（Ａ）から（Ｆ）を含んでＬＤＭＯＳトランジスタを形成する。
（Ａ）半導体基板に第１導電型のドレイン用ウエル領域を形成する工程、
（Ｂ）上記ドレイン用ウエル領域内に第２導電型の不純物注入を行なって第２導電型の低濃度ウエル領域を形成する工程、
（Ｃ）上記低濃度ウエル領域表面にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成する工程、
（Ｄ）上記ゲート電極の一側面側の上記低濃度ウエル領域に第２導電型の不純物注入を行ない、その後熱拡散処理を行なって、上記ゲート電極に対して自己整合的に第２導電型のチャネル用ウエル領域を形成する工程、
（Ｅ）上記ゲート電極に対して上記チャネル用ウエル領域とは反対側の上記低濃度ウエル領域に第１導電型の不純物注入を行なって、第１導電型の中濃度ドレイン領域を形成する工程、
（Ｆ）上記中濃度ドレイン領域及び上記チャネル用ウエル領域に第１導電型の不純物注入を行なって、上記中濃度ドレイン領域に第１導電型のドレインを形成し、上記チャネル用ウエル領域に第１導電型のソースを形成する工程。
【００２８】
上記工程（Ｅ）において、上記中濃度ドレイン領域を形成するための不純物注入後に熱拡散処理を行なうようにするのが好ましい。
【００２９】
また、上記工程（Ｄ）において、チャネル用ウエル領域を形成するための不純物注入後に行なう熱拡散処理と、工程（Ｅ）で中濃度ドレイン領域を形成するための不純物注入後に行なう熱拡散処理とを同時に行なうようにしてもよい。
これにより、製造工程数を削減することができる。
【００３０】
さらに、工程（Ｄ）において、チャネル用ウエル領域を形成するための不純物注入量は、工程（Ｅ）で中濃度ドレイン領域を形成するための不純物注入量より大きくしてもよい。
【００３１】
また、上記工程（Ａ）において、ドレイン用ウエル領域の形成と同時に半導体基板のＬＤＭＯＳトランジスタの形成領域とは異なる領域に他のＭＯＳトランジスタを形成するための第１導電型のウエル領域を形成するようにしてもよい。
ドレイン用ウエル領域の形成と同時に他のＭＯＳトランジスタを形成するための第１導電型のウエル領域を形成すれば、工程数の削減を図ることができる。
ここで、［他のＭＯＳトランジスタ］は、コンベンショナル型ＭＯＳトランジスタとＬＤＭＯＳトランジスタを含む。
【００３２】
また、上記工程（Ａ）で形成する他のＭＯＳトランジスタ用のウエル領域は第２ＬＤＭＯＳトランジスタ用のものであって、工程（Ｂ）において、低濃度ウエル領域の形成と同時に第２ＬＤＭＯＳトランジスタ用のウエル領域内に第２導電型のドレイン用ウエル領域を形成するようにしてもよい。
低濃度ウエル領域の形成と同時に第２ＬＤＭＯＳトランジスタ用のウエル領域内に第２導電型のドレイン用ウエル領域を形成するようにすれば、製造工程数を増加させることなく低濃度ウエル領域を形成することができる。
【００３３】
また、上記工程（Ｂ）において、低濃度ウエル領域の形成と同時に半導体基板のＬＤＭＯＳトランジスタの形成領域とは異なる領域に他のＭＯＳトランジスタを形成するための第２導電型のウエル領域を形成するようにしてもよい。
低濃度ウエル領域の形成を他のＭＯＳトランジスタを形成するための工程と同時に行なうようにすれば、工程数を増加させることなく低濃度ウエル領域を形成することができる。
【発明の効果】
【００３４】
本発明の半導体装置においては、ＬＤＭＯＳトランジスタについて、ドレイン用ウエル領域内にドレイン用ウエル領域とは逆導電型の低濃度ウエル領域が配置されているようにしたので、中濃度ドレイン領域及びドレイン用ウエル領域の不純物濃度を薄くすることなく耐圧の向上を実現することができる。
【００３５】
また、中濃度ドレイン領域はチャネル用ウエル領域よりも薄い不純物濃度で形成されているようにすれば、中濃度ドレイン領域及びチャネル用ウエル領域を形成するために熱拡散処理を施しても、チャネル実効長がなくなることを防止することができる。
【００３６】
また、Ｐ型半導体基板に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上に、Ｎ型分離用ウエル領域と上記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに備えている場合、ＮチャネルのＬＤＭＯＳトランジスタのＰ型の低濃度ウエル領域は、ＰチャネルＬＤＭＯＳトランジスタを構成する上記Ｐ型ドレイン用ウエル領域と同時に形成されたものであるようにすれば、製造工程数を増加させることなく低濃度ウエル領域を形成することができる。また、低濃度ウエル領域を形成することで中濃度ドレイン領域及びドレイン用ウエル領域の不純物濃度を薄くしなくてもよいので、ＰチャネルＬＤＭＯＳトランジスタでのＮ型分離用ウエル濃度を薄くしなくてよいため、Ｐ型中濃度ドレイン領域、Ｐ型半導体基板間のパンチスルーの発生を防止することができる。
【００３７】
また、Ｐ型半導体装置に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上に、Ｎ型分離用ウエル領域と上記Ｎ型分離用ウエル領域内に形成されたＰ型ドレイン用ウエル領域、Ｎ型チャネル用ウエル領域、Ｐ型中濃度ドレイン領域、Ｐ型ソース領域及びＰ型ドレインをもつＰチャネルＬＤＭＯＳトランジスタをさらに備えている場合、ＮチャネルのＬＤＭＯＳトランジスタのＮ型ドレイン用ウエル領域は、ＰチャネルＬＤＭＯＳトランジスタを構成する上記Ｎ型分離用ウエル領域と同時に形成されたもものであるようにすれば、製造工程数を削減でき、半導体装置製造プロセスの簡略化を図ることができる。また、低濃度ウエル領域を形成することで、中濃度ドレイン領域及びドレイン用ウエル領域の不純物濃度を薄くすることなくドレイン耐圧を向上させることができるので、ＰチャネルＬＤＭＯＳトランジスタでのＮ型分離用ウエル濃度を薄くしなくてよいため、ＰチャネルＬＤＭＯＳトランジスタでのＰ型中濃度ドレイン領域、Ｐ型半導体基板間のパンチスルーの発生を防止することができる。
【００３８】
また、Ｐ型半導体装置に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上にＮチャネルコンベンショナル型ＭＯＳトランジスタをさらに備えている場合、ＮチャネルＬＤＭＯＳトランジスタを構成するＰ型低濃度ウエル領域は、上記Ｎチャネルコンベンショナル型ＭＯＳトランジスタを構成するＰ型ウエル領域と同時に形成されたものであるようにすれば、製造工程数を増加させることなくＰ型低濃度ウエル領域を形成することができる。
【００３９】
また、Ｐ型半導体装置に形成されているＬＤＭＯＳトランジスタがＮチャネルであり、それとは別に同一半導体基板上にＰチャネルコンベンショナル型ＭＯＳトランジスタをさらに備えている場合、ＮチャネルＬＤＭＯＳトランジスタを構成するＮ型ドレイン用ウエル領域は、上記Ｐチャネルコンベンショナル型ＭＯＳトランジスタを構成するＮ型ウエル領域と同時に形成されたものであるようにすれば、製造工程数を削減でき、半導体装置製造プロセスの簡略化を図ることができる。
【００４０】
また、本発明の半導体装置が上述のＬＤＭＯＳトランジスタとコンベンショナル型ＭＯＳトランジスタとを混載する半導体装置である場合、ＬＤＭＯＳトランジスタはコンベンショナル型ＭＯＳトランジスタに比べて薄いゲート酸化膜をもつようにすれば、ＬＤＭＯＳトランジスタのオン抵抗を下げることができ、ＬＤＭＯＳトランジスタの形成面積を小さくすることができるので、チップ面積の縮小化を図ることができる。
【００４１】
本発明の半導体装置は、ＬＤＭＯＳトランジスタに関して、例えばのゲート酸化膜の膜厚が均一に形成されているものやゲート電極のドレイン側の端部がゲート絶縁膜に比べて膜厚が厚い絶縁膜上に形成されているものなどに対しても適用させることができる。
【００４２】
本発明の電源装置においては、そこで使用されるＬＤＭＯＳトランジスタとして本発明の半導体装置を構成するＬＤＭＯＳトランジスタを使用するようにしたので、オン抵抗が小さいため、出力ドライバとして使用するＭＯＳトランジスタの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【００４３】
本発明のＤＣ／ＤＣコンバータにおいては、そこで使用される少なくとも１つの内蔵スイッチとして本発明の半導体装置を構成するＬＤＭＯＳトランジスタを使用するようにしたので、オン抵抗が小さいため、内臓スイッチとして使用するＭＯＳトランジスタの大きさを小さくすることができ、チップ面積の縮小化を図ることができる。
【００４４】
本発明の半導体装置の製造方法においては、ドレイン用ウエル領域に第２導電型の不純物注入を行なって第２導電型の低濃度ウエル領域を形成するようにしたので、中濃度ドレイン領域及びドレイン用ウエル領域の不純物濃度を薄くすることなくＬＤＭＯＳトランジスタのドレイン耐圧を向上させることができる。
【００４５】
上記製造方法において、工程（Ｅ）で上記中濃度ドレイン領域を形成するための不純物注入後に熱拡散処理を行なうようにすれば、中濃度ドレイン領域が拡大するため、熱拡散処理を行なわない場合と比較して、中濃度ドレイン領域形成用に導入する不純物量を増加させることができ、高耐圧を維持しつつ、中濃度ドレイン領域の抵抗、ひいてはドレイン抵抗をさらに低減することができる。
【００４６】
さらに、上記製造方法において、上記工程（Ｄ）で上記チャネル用ウエル領域を形成するための不純物注入後に行なう熱拡散処理と、上記工程（Ｅ）で上記中濃度ドレイン領域を形成するための不純物注入後に行なう熱拡散処理とを同時に行なうようにすれば、熱拡散処理を追加することなく、中濃度ドレイン領域を拡大させることができる。
【００４７】
上記製造方法において、上記工程（Ｄ）で上記チャネル用ウエル領域を形成するための不純物注入量を、上記工程（Ｅ）で上記中濃度ドレイン領域を形成するための不純物注入量よりも大きくすれば、中濃度ドレイン領域及びチャネル用ウエル領域を形成するために熱拡散処理を施した場合であっても、チャネル実効長がなくなることを防止することができる。
【００４８】
また、ドレイン用ウエル領域の形成と同時に他のＭＯＳトランジスタを形成するための第１導電型のウエル領域を形成すれば、工程数の削減を図ることができる。
【００４９】
また、低濃度ウエル領域の形成と同時に第２ＬＤＭＯＳトランジスタ用のウエル領域内に第２導電型のドレイン用ウエル領域を形成するようにすれば、製造工程数を増加させることなく低濃度ウエル領域を形成することができる。
【００５０】
また、低濃度ウエル領域の形成を他のＭＯＳトランジスタを形成するための工程と同時に行なうようにすれば、工程数を増加させることなく低濃度ウエル領域を形成することができる。
【発明を実施するための最良の形態】
【００５１】
本明細書において、コンベンショナル型ＭＯＳトランジスタは、例えば二重拡散をもつＬＤＤ（lightly doped drain）構造や、ＤＤＤ（double doped drain）構造、ゲート端に厚い酸化膜をもつＬＯＣＯＳ構造など、どのようなコンベンショナル型ＭＯＳトランジスタであってもよい。
【００５２】
図１は半導体装置の一実施例を示す断面図である。この実施例は本発明の半導体装置を構成するＬＤＭＯＳトランジスタをＮチャネルＬＤＭＯＳに適用したものである。
Ｐ型基板（半導体基板）１にＮ型ドレイン用ウエル領域２１が形成されている。Ｎ型ドレイン用ウエル領域２１内に、Ｐ型低濃度ウエル領域２２が形成されている。Ｐ型低濃度ウエル領域２２内には、一部分がチャネル領域を構成するＰ型チャネル用ウエル領域２３が形成され、さらにＰ型チャネル用ウエル領域２３内にＮ型ソース１１ｓが形成されている。また、Ｐ型低濃度ウエル領域２２内には、Ｐ型チャネル用ウエル領域２３とは間隔をもって、Ｐ型低濃度ウエル領域２２よりも濃い濃度でＮ型不純物、例えばリンが導入されたＮ型中濃度ドレイン領域２４が形成されており、さらにＮ型中濃度ドレイン領域２４内に、Ｎ型中濃度ドレイン領域２４よりも濃い濃度でＮ型不純物、例えばリンが導入されたＮ型ドレイン１１ｄが形成されている。
【００５３】
Ｎ型ソース１１ｓ、Ｎ型ドレイン１１ｄ間のＮ型ドレイン用ウエル領域２１上、Ｐ型チャネル用ウエル領域２３上及びＮ型中濃度ドレイン領域２４上の一部分にまたがって、かつＮ型ドレイン１１ｄとは間隔をもって、ゲート酸化膜（ゲート絶縁膜）１１oxを介してポリシリコンからなるＮ型ゲート電極１１ｇが形成されている。Ｎ型ゲート電極１１ｇとＮ型ドレイン１１ｄの間隔は例えば２.０μｍである。ゲート酸化膜１１oxの膜厚は例えば約３０ｎｍである。Ｎ型ゲート電極１１ｇ下のＰ型チャネル用ウエル領域２３表面がチャネル領域となる。Ｎ型ゲート電極１１ｇにはＮ型不純物、例えばイオン注入法又は固相拡散法により、１.０×１０21ｃｍ-3の濃度でリンが導入されている。Ｎ型ソース１１ｓ、Ｐ型チャネル用ウエル領域２３及びＮ型中濃度ドレイン領域２４はＮ型ゲート電極１１ｇに対して自己整合的に形成されたものである。
【００５４】
Ｐ型チャネル用ウエル領域２３にはＰ型不純物として例えばボロンが導入されており、チャネル領域のボロン濃度は１.０×１０17ｃｍ-3である。Ｎ型ドレイン用ウエル領域２１にはＮ型不純物として例えばリンが導入されており、Ｎ型ドレイン用ウエル領域２１のリン濃度は８.０×１０15ｃｍ-3である。また、Ｐ型低濃度ウエル領域２２にはＰ型不純物として例えばボロンが導入されており、Ｐ型チャネル用ウエル領域２３、Ｎ型中濃度ドレイン領域２４間のボロン濃度は１.２×１０16ｃｍ-3である。
【００５５】
この実施例ではＰ型の半導体基板を用いているが、Ｎ型の半導体基板を用いてその他を逆導電型に形成されたものであってもよい。
【００５６】
図２は半導体装置の他の実施例を示す断面図である。この実施例は、Ｐチャネルコンベンショナル型ＭＯＳトランジスタ（ＰチャネルＭＯＳ）及びＮチャネルコンベンショナル型ＭＯＳトランジスタ（ＮチャネルＭＯＳ）からなる低電圧用ＣＭＯＳ領域と、ＰチャネルＬＤＭＯＳトランジスタ（ＰチャネルＬＤＭＯＳ）及びＮチャネルＬＤＭＯＳトランジスタ（ＮチャネルＬＤＭＯＳ）からなる高電圧用ＣＭＯＳ領域を混載したものであり、ＬＤＭＯＳトランジスタとして本発明の半導体装置を構成するＬＤＭＯＳトランジスタを備えたものである。
【００５７】
基板抵抗が２０Ωｃｍ程度のＰ型半導体基板（Ｐ型基板）１上に、低電圧用ＣＭＯＳ領域３と高電圧用ＣＭＯＳ領域５が形成されている。
低電圧用ＣＭＯＳ領域３には、ＰチャネルＭＯＳ７と、ＮチャネルＭＯＳ９が形成されている。ＰチャネルＭＯＳ７及びＮチャネルＭＯＳ９への印加電圧は例えば５Ｖである。
【００５８】
高電圧用ＣＭＯＳ領域５には、ＮチャネルＬＤＭＯＳ１１と、ＰチャネルＬＤＭＯＳ１３が形成されている。ＮチャネルＬＤＭＯＳ１１及びＰチャネルＬＤＭＯＳ１３への印加電圧は例えば４０Ｖである。
ＰチャネルＭＯＳ７、ＮチャネルＭＯＳ９、ＮチャネルＬＤＭＯＳ１１及びＰチャネルＬＤＭＯＳ１３はＰ型基板１表面に形成された膜厚が８００ｎｍ程度のフィールド酸化膜１５によって分離されている。
【００５９】
低電圧用ＣＭＯＳ領域３のＰチャネルＭＯＳ７の領域には、Ｐ型基板１にＮ型ウエル領域１７が形成されている。Ｎ型ウエル領域１７内にＰ型ソース７ｓとＰ型ドレイン７ｄが間隔をもって形成されている。Ｐ型ソース７ｓ、Ｐ型ドレイン７ｄ間のＮ型ウエル領域１７上にゲート酸化膜７oxを介してポリシリコンからなるＰ型ゲート電極７ｇが形成されており、Ｐ型ゲート電極７ｇ下のＮ型ウエル領域１７表面がチャネル領域となる。ゲート酸化膜７oxの膜厚は例えば約６５ｎｍである。Ｐ型ゲート電極７ｇにはＰ型不純物、例えばボロンが１.０×１０18〜１.０×１０19ｃｍ-3、ここでは５.０×１０13ｃｍ-2のドーズ量で注入されている。Ｐ型ソース７ｓ及びＰ型ドレイン７ｄはＰ型ゲート電極７ｇに対して自己整合的に形成されたものである。
【００６０】
Ｎ型ウエル領域１７にはＮ型不純物として例えばリンが導入されており、チャネル領域のリン濃度は１.５×１０16ｃｍ-3である。Ｐ型ソース７ｓ及びＰ型ドレイン７ｄにはＰ型不純物として例えばボロンが導入されており、ボロン濃度は５.０×１０19ｃｍ-3である。ＰチャネルＭＯＳ７ではＰ型ソース７ｓ及びＰ型ドレイン７ｄの方がチャネル領域よりも不純物濃度が濃い構造となっている。
【００６１】
ＮチャネルＭＯＳ９の領域には、Ｐ型基板１にＰ型ウエル領域１９が形成されている。Ｐ型ウエル領域１９内にＮ型ソース９ｓとＮ型ドレイン９ｄが間隔をもって形成されている。Ｎ型ソース９ｓ、Ｎ型ドレイン９ｄ間のＰ型ウエル領域１９上にゲート酸化膜９oxを介してポリシリコンからなるＮ型ゲート電極９ｇが形成されており、Ｎ型ゲート電極９ｇ下のＰ型ウエル領域１９表面がチャネル領域となる。ゲート酸化膜９oxの膜厚は例えば約６５ｎｍである。Ｎ型ゲート電極９ｇにはＮ型不純物、例えばイオン注入法又は固相拡散法により、１.０×１０21ｃｍ-3の濃度でリンが導入されている。Ｎ型ソース９ｓ及びＮ型ドレイン９ｄはＮ型ゲート電極９ｇに対して自己整合的に形成されたものである。
【００６２】
Ｐ型ウエル領域１９にはＰ型不純物として例えばボロンが導入されており、チャネル領域のボロン濃度は１.５×１０16ｃｍ-3である。Ｎ型ソース９ｓ及びＮ型ドレイン９ｄにはＮ型不純物として例えばリンが注入されており、リン濃度は１.０×１０20ｃｍ-3である。ＮチャネルＭＯＳ９ではＮ型ソース９ｓ及びＮ型ドレイン９ｄの方がチャネル領域よりも不純物濃度が濃い構造となっている。
【００６３】
高電圧用ＣＭＯＳ領域５のＮチャネルＬＤＭＯＳ１１の領域には、図１と同じ構造のＮチャネルＬＤＭＯＳが形成されている。ＮチャネルＬＤＭＯＳ１１の構造については図１と同じなのでその説明は省略する。
【００６４】
ＰチャネルＬＤＭＯＳ１３の領域には、Ｐ型基板１に、ＰチャネルＬＤＭＯＳ１３をＰ型基板１から分離するためのＮ型分離用ウエル領域２５が形成されている。Ｎ型分離用ウエル領域２５内に、Ｐ型ドレイン用ウエル領域２７が形成されている。Ｐ型ドレイン用ウエル領域２７内に、一部分がチャネル領域を構成するＮ型チャネル用ウエル領域２９が形成されている。Ｎ型チャネル用ウエル領域２９内にＰ型ソース１３ｓが形成されている。Ｐ型ドレイン用ウエル領域２７内には、Ｎ型チャネル用ウエル領域２９とは間隔をもって、Ｐ型ドレイン用ウエル領域２７よりも濃い濃度でＰ型不純物、例えばボロンが導入されたＰ型中濃度ドレイン領域３０も形成されている。Ｐ型中濃度ドレイン領域３０内に、Ｐ型中濃度ドレイン領域３０よりも濃い濃度でＰ型不純物、例えばボロンが導入されたＰ型ドレイン１３ｄも形成されている。
【００６５】
Ｐ型ソース１３ｓ、Ｐ型ドレイン１３ｄ間のＰ型ドレイン用ウエル領域２７上、Ｎ型チャネル用ウエル領域２９上及びＰ型中濃度ドレイン領域３０上の一部分にまたがって、かつＰ型ドレイン１３ｄとは間隔をもって、ゲート酸化膜１３oxを介してポリシリコンからなるＰ型ゲート電極１３ｇが形成されている。Ｐ型ゲート電極１３ｇとＰ型ドレイン１３ｄの間隔は例えば１.５μｍである。ゲート酸化膜１３oxの膜厚は例えば約３０ｎｍである。Ｐ型ゲート電極１３ｇ下のＮ型チャネル用ウエル領域２９表面がチャネル領域となる。Ｐ型ゲート電極１３ｇにはＰ型不純物、例えばボロンが１.０×１０18〜１.０×１０19ｃｍ-3、ここでは５.０×１０13ｃｍ-2のドーズ量で注入されている。Ｐ型ソース１３ｓ、Ｎ型チャネル用ウエル領域２９及びＰ型中濃度ドレイン領域３０はＰ型ゲート電極１３ｇに対して自己整合的に形成されたものである。
【００６６】
Ｎ型チャネル用ウエル領域２９にはＮ型不純物として例えばリンが導入されており、チャネル領域のリン濃度は１.０×１０17ｃｍ-3である。Ｐ型ドレイン用ウエル領域２７にはＰ型不純物として例えばボロンが導入されており、Ｐ型ドレイン用ウエル領域２７のボロン濃度は１.２×１０16ｃｍ-3である。ＰチャネルＬＤＭＯＳ１３ではドレインの方がチャネル領域よりも不純物濃度が薄い構造となっている。
【００６７】
Ｐ型基板１上全面にＣＶＤ（化学的気相成長）法により形成された層間ＣＶＤ膜２８が形成されている。層間ＣＶＤ膜２８上には例えばアルミニウムからなるメタル配線２６が形成されている。メタル配線２６は、層間ＣＶＤ膜２８に形成されたコンタクトホールを介して、Ｐ型ソース７ｓ，１３ｓ、Ｎ型ソース９ｓ，１１ｓ、Ｐ型ドレイン７ｄ，１３ｄ及びＮ型ドレイン９ｄ，１１ｄに電気的に接続されている。
【００６８】
この実施例において、ＰチャネルＭＯＳ７及びＮチャネルＭＯＳ９のゲート酸化膜７ox，９oxの膜厚は約６５ｎｍであり、膜厚が約３０ｎｍのＮチャネルＬＤＭＯＳ１１及びＰチャネルＬＤＭＯＳ１３のゲート酸化膜１１ox，１３oxに比べて厚く形成されている。さらに、ＰチャネルＭＯＳ７のＮ型ウエル領域１７、ＮチャネルＬＤＭＯＳ１１のＮ型ドレイン用ウエル領域２１及びＰチャネルＬＤＭＯＳ１３のＮ型分離用ウエル領域２５は同時に形成されたものである。さらに、ＮチャネルＭＯＳ９のＰ型ウエル領域１９、ＰチャネルＬＤＭＯＳ１３のＰ型ドレイン用ウエル領域２７及びＮチャネルＬＤＭＯＳ１１のＰ型低濃度領域２２は同時に形成されたものである。ＰチャネルＭＯＳ７及びＮチャネルＭＯＳ９において、ゲート酸化膜７ox，９oxはゲート酸化膜１１ox，１３oxに比べて厚く形成されているので、Ｎ型ドレイン用ウエル領域２１及びＮ型分離用ウエル領域２５と同時に形成されたＮ型ウエル領域１７を使用することができ、また、Ｐ型ドレイン用ウエル領域２７及びＰ型低濃度領域２２と同時に形成されたＰ型ウエル領域１９を使用することができる。
【００６９】
ＮチャネルＬＤＭＯＳ１１及びＰチャネルＬＤＭＯＳ１３について、中濃度ドレイン領域２４，３０はＮ型ゲート電極１１ｇ及びＰ型ゲート電極１３ｇに隣接して、自己整合的に形成されているので、ドレイン抵抗を低減することができ、さらにトランジスタ特性の安定化を図ることができる。さらに、Ｎ型ソース１１ｓ及びＰ型ソース１３ｓはＮ型ゲート電極１１ｇ及びＰ型ゲート電極１３ｇに対して自己整合的に形成されているので、ソース抵抗を低減することができ、さらに、トランジスタ特性の安定化を図ることができる。
さらに、Ｐ型低濃度ウエル領域２２はＰ型ウエル領域１９及びＰ型ドレイン用ウエル領域２７を形成する際の不純物注入をＮ型ドレイン用ウエル領域２１にも行なうことで形成されたものであるので、製造工程数を増加させることなくＮチャネルＬＤＭＯＳトランジスタの耐圧を向上させることができる。
【００７０】
この実施例では、Ｐ型基板１上にＰチャネルＭＯＳ７、ＮチャネルＭＯＳ９、ＮチャネルＬＤＭＯＳ１１及びＰチャネルＬＤＭＯＳ１３を備えているが本発明はこれに限定されるものではなく、ＬＤＭＯＳを備えた半導体装置であれば、本発明を適用することができる。
【００７１】
図３から図５は、図２の実施例の製造方法の一例を示す工程断面図である。図２も参照してこの実施例を説明する。
（１）Ｐ型基板１上に、低電圧用ＣＭＯＳ領域３形成領域のＰチャネルＭＯＳ７形成領域、並びに高電圧用ＣＭＯＳ領域５のＮチャネルＬＤＭＯＳ１１形成領域及びＰチャネルＬＤＭＯＳ１３形成領域に開口部をもつレジストパターンを形成し、そのレジストパターンをマスクにして、１５０ＫｅＶの加速エネルギー、４.０×１０12ｃｍ-2程度のドーズ量の条件でＰ型基板１にリン注入を行なう。レジストパターンを除去した後、１１８０℃、２４時間の条件でリンの熱拡散を行ない、Ｎ型ウエル領域１７、Ｎ型分離用ウエル領域２５及びＮ型ドレイン用ウエル領域２１を同時に形成する（図３（ａ）参照）。
【００７２】
（２）Ｐ型基板１上に、ＮチャネルＭＯＳ９形成領域、Ｎ型分離用ウエル領域２５内のＰチャネルＬＤＭＯＳ１３形成領域及びＮ型ドレイン用ウエル領域２１内のＮチャネルＬＤＭＯＳ１１形成領域に開口部をもつレジストパターンを形成し、５０ＫｅＶの加速エネルギー、３.０×１０12ｃｍ-2程度のドーズ量の条件でボロン注入を行なう。レジストパターンを除去した後、１１５０℃、８時間の条件でボロンの熱拡散を行ない、ＮチャネルＭＯＳ９形成領域にＰ型ウエル領域１９、Ｎ型分離用ウエル領域２５内にＰ型ドレイン用ウエル領域２７、及びＮ型ドレイン用ウエル領域２１内にＰ型低濃度ウエル領域２２を同時に形成する（図３（ｂ）参照）。
【００７３】
（３）ＬＯＣＯＳ酸化法により、Ｐ型基板１表面にフィールド酸化膜１５を８００ｎｍ程度の膜厚で形成し、各ＭＯＳトランジスタ７，９，１１，１３の領域を分離形成する（図３（ｃ）参照）。このとき、フィールド酸化膜１５下にチャネルストップ用の不純物領域を形成しておいてもよい。
【００７４】
（４）Ｎ型ウエル領域１７表面、Ｐ型ウエル領域１９表面、Ｎ型ドレイン用ウエル領域２１表面及びＰ型ドレイン用ウエル領域２７表面にプリゲート酸化膜２を４０ｎｍの膜厚で形成する。ＰチャネルＭＯＳ７形成領域に開口部をもつレジストパターン４を形成し、レジストパターン４をマスクとしてＮ型ウエル領域１７にしきい値制御用のチャネルドープ注入を行なう（図３（ｄ）参照）。
【００７５】
（５）レジストパターン４を除去した後、ＮチャネルＭＯＳ９形成領域に開口部をもつレジストパターン６を形成し、レジストパターン６をマスクとしてＰ型ウエル領域１９にしきい値制御用のチャネルドープ注入を行なう（図４（ｅ）参照）。
【００７６】
（６）レジストパターン６を除去した後、ＮチャネルＬＤＭＯＳ１１形成領域及びＰチャネルＬＤＭＯＳ１３形成領域に開口部をもつレジストパターン８を形成し、Ｎ型ドレイン用ウエル領域２１表面及びＰ型ドレイン用ウエル領域２７表面のプリゲート酸化膜２を、ふっ酸溶液を用いて除去する（図４（ｆ）参照）。
【００７７】
（７）レジストパターン８を除去した後、熱酸化処理を行なってＮ型ドレイン用ウエル領域２１表面及びＰ型ドレイン用ウエル領域２７表面にゲート酸化膜１１ox，１３oxを約３０ｎｍの膜厚で形成する。この熱処理により、Ｎ型ウエル領域１７表面及びＰ型ウエル領域１９表面も酸化され、膜厚が６５ｎｍのゲート酸化膜７ox，９oxが形成される（図４（ｇ）参照）。ただし、ゲート酸化膜７ox，９ox，１１ox，１３oxを同じ膜厚で形成する場合は、上記工程（６）で全ての領域のプリゲート酸化膜２を除去した後、熱参加処理を施して例えば６０〜８０ｎｍのゲート酸化膜を形成すればよい。
【００７８】
（８）Ｐ型基板１上全面にＣＶＤ法によりポリシリコン膜１０を５００ｎｍの膜厚で形成する。処理温度が８５０℃の熱酸化法により、ポリシリコン膜１０の表面にシリコン酸化膜（図示は省略）を２５ｎｍの膜厚で形成する（図４（ｈ）参照）。
【００７９】
（９）ＰチャネルＭＯＳ７形成領域及びＰチャネルＬＤＭＯＳ１３形成領域に開口部をもつレジストパターン１２をポリシリコン膜１０上に形成し、レジストパターン１２をマスクにして１５ＫｅＶの加速エネルギー、５.０×１０13ｃｍ-2程度のドーズ量の条件でポリシリコン膜にボロンを注入してＰ型ポリシリコン膜１０ｐを形成する（図５（ｉ）参照）。
【００８０】
（１０）レジストパターン１２を除去した後、半導体基板１上全面にＣＶＤ法によりシリコン酸化膜１４を２００ｎｍの膜厚で形成する。写真製版及びエッチング処理により、シリコン酸化膜１４のＮチャネルＭＯＳ９形成領域及びＮチャネルＬＤＭＯＳ１１形成領域に開口部を形成する。Ｐ型基板１上全面にリン（図示は省略）を堆積し、９００℃、３０分間程度の条件で熱処理を施してＮ型ポリシリコン膜１０ｎを形成する（図５（ｊ）参照）。Ｎ型ポリシリコン膜１０ｎの形成はイオン注入法によって行なってもよい。
【００８１】
（１１）シリコン酸化膜１４を除去した後、Ｐ型とＮ型に作り分けたポリシリコン膜１０ｎ，１０ｐをパターニングして、ＰチャネルＭＯＳ７形成領域のゲート酸化膜７ox上にＰ型ポリシリコンからなるＰ型ゲート電極７ｇ、ＮチャネルＭＯＳ９形成領域のゲート酸化膜９ox上にＮ型ポリシリコンからなるＮ型ゲート電極９ｇ、ＮチャネルＬＤＭＯＳ１１形成領域のゲート酸化膜１１ox上にＮ型ポリシリコンからなるＮ型ゲート電極１１ｇ、及びＰチャネルＬＤＭＯＳ１３形成領域のゲート酸化膜１３ox上にＰ型ポリシリコンからなるＰ型ゲート電極１３ｇを同時に形成する。
【００８２】
ＰチャネルＬＤＭＯＳ１３のＮ型チャネル用ウエル領域２９形成領域及びＰ型ゲート電極１３ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＰ型ゲート電極１３ｇをマスクにして、１００ＫｅＶの加速エネルギー、３.３×１０13ｃｍ-2程度のドーズ量の条件でＰ型ドレイン用ウエル領域２７にリンを注入して、Ｐ型ゲート電極１３ｇに隣接してＮ型チャネル用ウエル領域２９を形成する。
【００８３】
ＮチャネルＬＤＭＯＳ１１のＰ型チャネル用ウエル領域２３形成領域及びＮ型ゲート電極１１ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＮ型ゲート電極１１ｇをマスクにして、３０ＫｅＶの加速エネルギー、３.３×１０13ｃｍ-2程度のドーズ量の条件でＰ型低濃度ウエル領域２２にボロンを注入して、Ｎ型ゲート電極１１ｇに隣接してＰ型チャネル用ウエル領域２３を形成する。
【００８４】
ＰチャネルＬＤＭＯＳ１３のＰ型中濃度ドレイン領域３０形成領域及びＰ型ゲート電極１３ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＰ型ゲート電極１３ｇをマスクにして、３０ＫｅＶの加速エネルギー、４.０×１０12ｃｍ-2程度のドーズ量の条件でＰ型ドレイン用ウエル領域２７にボロンを注入して、Ｐ型ゲート電極１３ｇに隣接してＰ型中濃度ドレイン領域３０を形成する。
【００８５】
ＮチャネルＬＤＭＯＳ１１のＮ型中濃度ドレイン領域２４形成領域及びＮ型ゲート電極１１ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＮ型ゲート電極１１ｇをマスクにして、１００ＫｅＶの加速エネルギー、３.０×１０12ｃｍ-2程度のドーズ量の条件でＮ型ドレイン用ウエル領域２１にリンを注入して、Ｎ型ゲート電極１１ｇに隣接してＮ型中濃度ドレイン領域２４を形成する。
【００８６】
その後、処理温度が１１００℃、処理時間が１４０分の条件で熱拡散処理を行ない、Ｐ型チャネル用ウエル領域２３、Ｎ型中濃度ドレイン領域２４、Ｎ型チャネル用ウエル領域２９及びＰ型中濃度ドレイン領域３０を拡散させる（図５（ｋ）参照）。
【００８７】
Ｐ型基板１上に、ＰチャネルＭＯＳ７形成領域のＮ型ウエル領域１７上、並びにＰチャネルＬＤＭＯＳ１３形成領域のＮ型チャネル用ウエル領域２９上のＰ型ゲート電極１３ｇに隣接した領域及びＰ型中濃度ドレイン領域３０上に開口部をもつレジストパターンを形成する。このとき、Ｐ型中濃度ドレイン領域３０上にはＰ型ゲート電極１３ｇに隣接して幅寸法が１.５μｍのレジストパターンが存在するようにレジストパターンを形成する。そのレジストパターンをマスクにして、３０ＫｅＶの加速エネルギー、１.５×１０15ｃｍ-2程度のドーズ量の条件で、Ｎ型ウエル領域１７に、並びにＮ型チャネル用ウエル領域２９及びＰ型中濃度ドレイン領域３０に、ボロン注入を同時に行なう。
【００８８】
レジストパターンを除去した後、Ｐ型基板１上に、ＮチャネルＭＯＳ９形成領域のＰ型ウエル領域１９上、並びにＮチャネルＬＤＭＯＳ１１形成領域のＰ型チャネル用ウエル領域２３上のＮ型ゲート電極１１ｇに隣接した領域及びＮ型中濃度ドレイン領域２４上に開口部をもつレジストパターンを形成する。このとき、Ｎ型中濃度ドレイン領域２４上にはＮ型ゲート電極１１ｇに隣接して幅寸法が２.０μｍのレジストパターンが存在するようにレジストパターンを形成する。そのレジストパターンをマスクにして、５０ＫｅＶの加速エネルギー、６.０×１０15ｃｍ-2程度のドーズ量の条件で、Ｐ型ウエル領域１９に、並びにＰ型チャネル用ウエル領域２３及びＮ型中濃度ドレイン２４に、リン又はヒ素注入を同時に行なう。
【００８９】
レジストパターンを除去した後、熱拡散処理を施して不純物を熱拡散させ、ＰチャネルＭＯＳ７形成領域のＮ型ウエル領域１７にＰ型ソース７ｓ及びＰ型ドレイン７ｄ、ＮチャネルＭＯＳ９形成領域のＰ型ウエル領域１９にＮ型ソース９ｓ及びＮ型ドレイン９ｄ、ＮチャネルＬＤＭＯＳ１１形成領域のＰ型チャネル用ウエル領域２３にＮ型ソース１１ｓ及びＮ型中濃度ドレイン領域２４にＮ型ドレイン１１ｄ、並びにＰチャネルＬＤＭＯＳ１３形成領域のＮ型チャネル用ウエル領域２９にＰ型ソース１３ｓ及びＰ型中濃度ドレイン領域３０にＰ型ドレイン１３ｄを形成する。ゲート電界緩和の目的で、ＮチャネルＬＤＭＯＳ１１のＮ型ドレイン１１ｄはＮ型ゲート電極１１ｇと約２.０μｍの間隔をもって形成され、ＰチャネルＬＤＭＯＳ１３のＰ型ドレイン１３ｄはＰ型ゲート電極１３ｇと約１.５μｍの間隔をもって形成される（図５（ｌ）参照）。
【００９０】
Ｐ型基板１上全面に層間ＣＶＤ膜２８を形成する。層間ＣＶＤ膜２８のＰ型ソース７ｓ，１３ｓ上、Ｎ型ソース９ｓ，１１ｓ上、Ｐ型ドレイン７ｄ，１３ｄ上及びＮ型ドレイン９ｄ，１１ｄ上の領域にコンタクトホールを形成した後、コンタクトホール内及び層間ＣＶＤ膜２８上にメタル配線２６を形成する（図２参照）。
【００９１】
図２に示す実施例では、低電圧用ＣＭＯＳ領域３及び高電圧用ＣＭＯＳ領域５をＰ型基板１に形成しているが、共通のＰ型ウエル領域内に形成する場合も同様に形成することができる。
また、図１の実施例に適用した本発明の態様は、Ｎ型半導体基板又は共通のＮ型ウエル領域内に低電圧用ＣＭＯＳ領域及び高電圧用ＣＭＯＳ領域を形成する場合にも適用することができる。
【００９２】
この実施例に示したように、ＮチャネルＬＤＭＯＳトランジスタ１１においても、ＰチャネルＬＤＭＯＳトランジスタ１３に対して行なう、例えばボロン等のＰ型不純物注入を施して、Ｎ型ドレイン用ウエル領域２１内にＰ型低濃度ウエル領域２２を形成することで、ドレイン耐圧を従来の３３Ｖ程度から４２Ｖ程度まで向上させることができる。
【００９３】
この実施例のように、同一半導体基板上にＰチャネルＬＤＭＯＳトランジスタ１３とＮチャネルＬＤＭＯＳトランジスタ１１とを形成し、さらにＰチャネルＬＤＭＯＳトランジスタ１３のＰ型低濃度ウエル２７とＮチャネルＬＤＭＯＳトランジスタ１１のＰ型低濃度ウエル領域２２とを同一の工程にて同時に形成する場合、図１２に示すように、Ｐ型不純物の注入量を増加させると、ＰチャネルＬＤＭＯＳトランジスタ１３のドレイン耐圧は低下し、ＮチャネルＬＤＭＯＳトランジスタ１１のドレイン耐圧は上昇する。そして、Ｐ型不純物濃度が１.２×１０16ｃｍ-3程度であるときに両ＬＤＭＯＳトランジスタ１１，１３のドレイン耐圧が共に４２Ｖ程度で均衡するので、この実施例においての好ましい不純物濃度は１.２×１０16ｃｍ-3程度であることがわかる。
【００９４】
また、トランジスタの駆動能力は、しきい値電圧の影響が支配的であり、ウエル濃度の変更によるウエル抵抗あたりのドレイン抵抗分の影響度合いは低い。したがって、ＰチャネルＬＤＭＯＳトランジスタ１３のＮ型分離用ウエル領域２５とＮチャネルＬＤＭＯＳトランジスタ１１のＮ型ドレイン用ウエル領域２１は形成工程の共有が可能となるので、不純物工程などの製造工程数を増加させることなく、ＮチャネルＬＤＭＯＳトランジスタ及びＰチャネルＬＤＭＯＳトランジスタの耐圧を共に４０Ｖ以上に向上させることができる。
【００９５】
図６は半導体装置のさらに他の実施例を示す断面図である。この実施例は、ＰチャネルＭＯＳ及びＮチャネルＭＯＳからなる低電圧用ＣＭＯＳ領域と、ＰチャネルＬＤＭＯＳ及びＮチャネルＬＤＭＯＳからなる高電圧用ＣＭＯＳ領域を混載したものであり、ＬＤＭＯＳトランジスタとして本発明の半導体装置を構成するＬＤＭＯＳトランジスタを備えたものである。
【００９６】
基板抵抗が２０Ωｃｍ程度のＮ型半導体基板（Ｎ型基板）３１上に、低電圧用ＣＭＯＳ領域３３と高電圧用ＣＭＯＳ領域３５が形成されている。
低電圧用ＣＭＯＳ領域３３には、ＰチャネルＭＯＳ３７、ＮチャネルＭＯＳ３９とが形成されている。ＮチャネルＭＯＳ３９及びＰチャネルＭＯＳ３７への印加電圧は例えば５Ｖである。
【００９７】
高電圧用ＣＭＯＳ領域３５には、ＰチャネルＬＤＭＯＳ４１と、ＮチャネルＬＤＭＯＳ４３が形成されている。ＰチャネルＬＤＭＯＳ４１及びＮチャネルＬＤＭＯＳ４３への印加電圧は例えば４０Ｖである。
ＰチャネルＭＯＳ３７、ＮチャネルＭＯＳ３９、ＰチャネルＬＤＭＯＳ４１及びＮチャネルＬＤＭＯＳ４３はＮ型基板３１表面に形成された膜厚が８００ｎｍ程度のフィールド酸化膜４５によって分離されている。
【００９８】
低電圧用ＣＭＯＳ領域３３のＰチャネルＭＯＳ３７の領域には、Ｎ型基板３１にＮ型ウエル領域４７が形成されている。Ｎ型ウエル領域４７内にＰ型ソース３７ｓとＰ型ドレイン３７ｄが間隔をもって形成されている。Ｐ型ソース３７ｓ、Ｐ型ドレイン３７ｄ間のＮ型ウエル領域４７上にゲート酸化膜３７oxを介してポリシリコンからなるＰ型ゲート電極３７ｇが形成されており、Ｐ型ゲート電極３７ｇ下のＮ型ウエル領域４７表面がチャネル領域となる。ゲート酸化膜３７oxの膜厚は例えば約６５ｎｍである。Ｐ型ゲート電極３７ｇにはＰ型不純物、例えばボロンが１.０×１０18〜１.０×１０19ｃｍ-3、ここでは５.０×１０13ｃｍ-2のドーズ量で注入されている。Ｐ型ソース３７ｓ及びＰ型ドレイン３７ｄはＰ型ゲート電極３７ｇに対して自己整合的に形成されたものである。
【００９９】
Ｎ型ウエル領域４７にはＮ型不純物として例えばリンが導入されており、チャネル領域のリン濃度は１.５×１０16ｃｍ-3である。Ｐ型ソース３７ｓ及びＰ型ドレイン３７ｄにはＰ型不純物として例えばボロンが注入されており、ボロン濃度は５.０×１０19ｃｍ-3である。ＰチャネルＭＯＳ３７ではＰ型ソース３７ｓ及びＰ型ドレイン３７ｄの方がチャネル領域よりも不純物濃度が濃い構造となっている。
【０１００】
ＮチャネルＭＯＳ３９の領域には、Ｎ型基板３１にＰ型ウエル領域４９が形成されている。Ｐ型ウエル領域４９内にＮ型ソース３９ｓとＮ型ドレイン３９ｄが間隔をもって形成されている。Ｎ型ソース３９ｓ、Ｎ型ドレイン３９ｄ間のＰ型ウエル領域４９上に、ゲート酸化膜３９oxを介してポリシリコンからなるＮ型ゲート電極３９ｇが形成されており、Ｎ型ゲート電極３９ｇ下のＰ型ウエル領域４９表面がチャネル領域となる。ゲート酸化膜３９oxの膜厚は例えば約６５ｎｍである。Ｎ型ゲート電極３９ｇにはＮ型不純物、例えばイオン注入法又は固相拡散法により、１.０×１０21ｃｍ-3の濃度でリンが導入されている。Ｎ型ソース３９ｓ及びＮ型ドレイン３９ｄはＮ型ゲート電極３９ｇに対して自己整合的に形成されたものである。
【０１０１】
Ｐ型ウエル領域４９にはＰ型不純物として例えばボロンが導入されており、チャネル領域のボロン濃度は１.５×１０16ｃｍ-3である。Ｎ型ソース３９ｓ及びＮ型ドレイン３９ｄにはＮ型不純物として例えばリンが導入されており、リン濃度は１.０×１０20ｃｍ-3である。ＮチャネルＭＯＳ３９ではＮ型ソース３９ｓ及びＮ型ドレイン３９ｄの方がチャネル領域よりも不純物濃度が濃い構造となっている。
【０１０２】
高電圧用ＣＭＯＳ領域３５のＰチャネルＬＤＭＯＳ４１の領域には、Ｎ型基板３１にＰ型ドレイン用ウエル領域５１が形成されており、Ｐ型ドレイン用ウエル領域５１内にＮ型低濃度ウエル領域５２が形成されている。さらに、Ｎ型低濃度ウエル領域５２内に、一部分がチャネル領域を構成するＮ型チャネル用ウエル領域５３が形成されている。Ｎ型チャネル用ウエル領域５３内にＰ型ソース４１ｓが形成されている。Ｐ型ドレイン用ウエル領域５１内には、Ｎ型チャネル用ウエル領域５３とは間隔をもって、Ｎ型低濃度ウエル領域５２よりも濃い濃度でＰ型不純物、例えばボロンが導入されたＰ型中濃度ドレイン領域５４が形成されている。Ｐ型中濃度ドレイン領域５４内に、Ｐ型中濃度ドレイン領域５４よりも濃い濃度でＰ型不純物、例えばボロンが導入されたＰ型ドレイン４１ｄが形成されている。
【０１０３】
Ｐ型ソース４１ｓ、Ｐ型ドレイン４１ｄ間のＰ型ドレイン用ウエル領域５１上、Ｎ型チャネル用ウエル領域５３上及びＰ型中濃度ドレイン領域５４上の一部分にまたがって、かつＰ型ドレイン４１ｄとは間隔をもって、ゲート酸化膜４１oxを介してポリシリコンからなるＰ型ゲート電極４１ｇが形成されている。Ｐ型ゲート電極４１ｇとＰ型ドレイン４１ｄの間隔は例えば１.５μｍである。ゲート酸化膜４１oxの膜厚は例えば約３０ｎｍである。Ｐ型ゲート電極４１ｇ下のＮ型チャネル用ウエル領域５３表面がチャネル領域となる。Ｐ型ゲート電極４１ｇにはＰ型不純物、例えばボロンが１.０×１０18〜１.０×１０19ｃｍ-3、ここでは５.０×１０13ｃｍ-2のドーズ量で注入されている。Ｐ型ソース４１ｓ、Ｎ型チャネル用ウエル領域５３及びＰ型中濃度ドレイン領域５４はＰ型ゲート電極４１ｇに対して自己整合的に形成されたものである。
【０１０４】
Ｎ型チャネル用ウエル領域５３にはＮ型不純物として例えばリンが導入されており、チャネル領域のリン濃度は１.０×１０17ｃｍ-3である。Ｐ型ドレイン用ウエル領域５１にはＰ型不純物として例えばボロンが導入されており、Ｐ型ドレイン用ウエル領域５１のボロン濃度は８.０×１０15ｃｍ-3である。また、Ｎ型低濃度ウエル領域５２にはＮ型不純物として例えばリンが導入されており、Ｎ型チャネル用ウエル領域５３、Ｐ型中濃度ドレイン領域５４間のリン濃度は１.２×１０16ｃｍ-3である。
【０１０５】
ＮチャネルＬＤＭＯＳ４３の領域には、Ｎ型基板３１に、ＮチャネルＬＤＭＯＳ４３をＮ型基板３１から分離するためのＰ型分離用ウエル領域５５が形成されている。Ｐ型分離用ウエル領域５５内に、Ｎ型ドレイン用ウエル領域５７が形成されている。Ｎ型ドレイン用ウエル領域５７内に、一部分がチャネル領域を構成するＰ型チャネル用ウエル領域５９が形成されている。Ｐ型チャネル用ウエル領域５９内にＮ型ソース４３ｓが形成されている。Ｎ型ドレイン用ウエル領域５７内には、Ｐ型チャネル用ウエル領域５９とは間隔をもって、Ｎ型ドレイン用ウエル領域５７よりも濃い濃度でＮ型不純物、例えばリンが導入されたＮ型中濃度ドレイン領域６０も形成されている。Ｎ型中濃度ドレイン領域６０内に、Ｎ型中濃度ドレイン領域６０よりも濃い濃度でＮ型不純物、例えばリンが導入されたＮ型ドレイン４３ｄも形成されている。
【０１０６】
Ｎ型ソース４３ｓ、Ｎ型ドレイン４３ｄ間のＮ型ドレイン用ウエル領域５７上、Ｐ型チャネル用ウエル領域５９上及びＮ型中濃度ドレイン領域６０上の一部分にまたがって、かつＮ型ドレイン４３ｄとは間隔をもって、ゲート酸化膜４３oxを介してポリシリコンからなるＮ型ゲート電極４３ｇが形成されている。Ｎ型ゲート電極４３ｇとＮ型ドレイン４３ｄの間隔は例えば２.０μｍである。ゲート酸化膜４３oxの膜厚は例えば約３０ｎｍである。Ｎ型ゲート電極４３ｇ下のＰ型チャネル用ウエル領域５９表面がチャネル領域となる。Ｎ型ゲート電極４３ｇにはＮ型不純物、例えばイオン注入法又は固相拡散法により、１.０×１０21ｃｍ-3の濃度でリンが導入されている。Ｎ型ソース４３ｓ、Ｐ型チャネル用ウエル領域５９及びＮ型中濃度ドレイン領域６０はＮ型ゲート電極４３ｇに対して自己整合的に形成されたものである。
【０１０７】
Ｐ型チャネル用ウエル領域５９にはＰ型不純物として例えばボロンが導入されており、チャネル領域のボロン濃度は１.０×１０17ｃｍ-3である。Ｎ型ドレイン用ウエル領域６０にはＮ型不純物として例えばリンが導入されており、Ｎ型ドレイン４３ｄ、Ｐ型チャネル用ウエル領域５９間の領域のリン濃度は１.２×１０16ｃｍ-3である。ＮチャネルＬＤＭＯＳ４３ではドレインの方がチャネル領域よりも不純物濃度が薄い構造となっている。
【０１０８】
Ｎ型基板３１上全面にＣＶＤ法により形成された層間ＣＶＤ膜５８が形成されている。層間ＣＶＤ膜５８上には例えばアルミニウムからなるメタル配線５６が形成されている。メタル配線５６は、層間ＣＶＤ膜５８に形成されたコンタクトホールを介して、Ｐ型ソース３７ｓ，４１ｓ、Ｎ型ソース３９ｓ，４３ｓ、Ｐ型ドレイン３７ｄ，４１ｄ及びＮ型ドレイン３９ｄ，４３ｄに電気的に接続されている。
【０１０９】
この実施例において、ＰチャネルＭＯＳ３７及びＮチャネルＭＯＳ３９のゲート酸化膜３７ox，３９oxの膜厚は約６５ｎｍであり、膜厚が約３０ｎｍのＰチャネルＬＤＭＯＳ４１及びＮチャネルＬＤＭＯＳ４３のゲート酸化膜４１ox，４３oxに比べて厚く形成されている。さらに、ＮチャネルＭＯＳ３９のＰ型ウエル領域４９、ＰチャネルＬＤＭＯＳ４１のＰ型ドレイン用ウエル領域５１及びＮチャネルＬＤＭＯＳ４３のＰ型分離用ウエル領域５５は同時に形成されたものである。さらに、ＰチャネルＭＯＳ３７のＮ型ウエル領域４７、ＮチャネルＬＤＭＯＳ４３のＮ型ドレイン用ウエル領域５７及びＰチャネルＬＣＭＯＳ４１のＮ型低濃度領域５２は同時に形成されたものである。
【０１１０】
ＰチャネルＬＤＭＯＳ４１及びＮチャネルＬＤＭＯＳ４３について、中濃度ドレイン領域５４，６０はＰ型ゲート電極４１ｇ及びＮ型ゲート電極４３ｇに隣接して、自己整合的に形成されているので、ドレイン抵抗を低減することができ、さらにトランジスタ特性の安定化を図ることができる。さらに、Ｐ型ソース４１ｓ及びＮ型ソース４３ｓはＰ型ゲート電極４１ｇ及びＮ型ゲート電極４３ｇに対して自己整合的に形成されているので、ソース抵抗を低減することができ、さらに、トランジスタ特性の安定化を図ることができる。
【０１１１】
この実施例では、Ｎ型基板３１上にＰチャネルＭＯＳ３７、ＮチャネルＭＯＳ３９、ＰチャネルＬＤＭＯＳ４１及びＮチャネルＬＤＭＯＳ４３を備えているが本発明はこれに限定されるものではなく、ＬＤＭＯＳを備えた半導体装置であれば、本発明を適用することができる。
【０１１２】
図６に示す装置の実施例は、図２から図５に示す製造方法の実施例の導電型を逆にすれば、同様にして製造することができる。
図７から図９は、図６の実施例の製造方法の一例を示す工程断面図である。図６も参照してこの実施例を説明する。
【０１１３】
（１）Ｎ型基板３１上に、低電圧用ＣＭＯＳ領域３３形成領域のＮチャネルＭＯＳ３９形成領域、並びに高電圧用ＣＭＯＳ領域３５のＰチャネルＬＤＭＯＳ４１形成領域及びＮチャネルＬＤＭＯＳ４３形成領域に開口部をもつレジストパターンを形成し、そのレジストパターンをマスクにして、５０ＫｅＶの加速エネルギー、４.０×１０12ｃｍ-2程度のドーズ量の条件でボロン注入を行なう。レジストパターンを除去した後、１１８０℃、２４時間の条件でボロンの熱拡散を行ない、Ｐ型ウエル領域４９、Ｐ型分離用ウエル領域５５及びＰ型ドレイン用ウエル領域５１を同時に形成する（図７（ａ）参照）。
【０１１４】
（２）Ｎ型基板３１上に、ＰチャネルＭＯＳ３７形成領域、Ｐ型分離用ウエル領域５５内のＮチャネルＬＤＭＯＳ４３形成領域及びＰ型ドレイン用ウエル領域５１内のＰチャネルＬＤＭＯＳ４１形成領域に開口部をもつレジストパターンを形成し、１５０ＫｅＶの加速エネルギー、３.０×１０12ｃｍ-2程度のドーズ量の条件でＮ型基板３１にリン注入を行なう。レジストパターンを除去した後、１１５０℃、８時間の条件でリンの熱拡散を行ない、ＰチャネルＭＯＳ３７形成領域にＮ型ウエル領域４７、Ｐ型分離用ウエル領域５５内にＮ型ドレイン用ウエル領域５７、及びＰ型ドレイン用ウエル領域５１にＮ型低濃度ウエル領域５２を同時に形成する（図７（ｂ）参照）。
【０１１５】
（３）ＬＯＣＯＳ酸化法により、Ｎ型基板３１表面にフィールド酸化膜４５を８００ｎｍ程度の膜厚で形成し、各ＭＯＳトランジスタ３７，３９，４１，４３の領域を分離形成する（図７（ｃ）参照）。このとき、フィールド酸化膜４５下にチャネルストップ用の不純物領域を形成しておいてもよい。
【０１１６】
（４）Ｎ型ウエル領域４７表面、Ｐ型ウエル領域４９表面、Ｐ型ドレイン用ウエル領域５１表面及びＮ型ドレイン用ウエル領域５７表面にプリゲート酸化膜３２を４０ｎｍの膜厚で形成する。ＰチャネルＭＯＳ３７形成領域に開口部をもつレジストパターン３４を形成し、レジストパターン３４をマスクとしてＮ型ウエル領域４７にしきい値制御用のチャネルドープ注入を行なう（図７（ｄ）参照）。
【０１１７】
（５）レジストパターン３４を除去した後、ＮチャネルＭＯＳ３９形成領域に開口部をもつレジストパターン３６を形成し、レジストパターン３６をマスクとしてＰ型ウエル領域４９にしきい値制御用のチャネルドープ注入を行なう（図８（ｅ）参照）。
【０１１８】
（６）レジストパターン３６を除去した後、ＰチャネルＬＤＭＯＳ４１形成領域及びＮチャネルＬＤＭＯＳ４３形成領域に開口部をもつレジストパターン３８を形成し、Ｐ型ドレイン用ウエル領域５１表面及びＮ型ドレイン用ウエル領域５７表面のプリゲート酸化膜３２を、ふっ酸溶液を用いて除去する（図８（ｆ）参照）。
【０１１９】
（７）レジストパターン３８を除去した後、熱酸化処理を行なってＰ型ドレイン用ウエル領域５１表面及びＮ型ドレイン用ウエル領域５７表面にゲート酸化膜４１ox，４３oxを約３０ｎｍの膜厚で形成する。この熱処理により、Ｎ型ウエル領域４７表面及びＰ型ウエル領域４９表面も酸化され、膜厚が６５ｎｍのゲート酸化膜３７ox，３９oxが形成される（図８（ｇ）参照）。
【０１２０】
（８）Ｎ型基板３１上全面にＣＶＤ法によりポリシリコン膜４０を５００ｎｍの膜厚で形成する。処理温度が８５０℃の熱酸化法により、ポリシリコン膜４０の表面にシリコン酸化膜（図示は省略）を２５ｎｍの膜厚で形成する（図８（ｈ）参照）。
【０１２１】
（９）ＰチャネルＭＯＳ３７形成領域及びＰチャネルＬＤＭＯＳ４１形成領域に開口部をもつレジストパターン４２をポリシリコン膜４０上に形成し、レジストパターン４２をマスクにして１５ＫｅＶの加速エネルギー、５.０×１０13ｃｍ-2程度のドーズ量の条件でポリシリコン膜にボロンを注入してＰ型ポリシリコン膜４０ｐを形成する（図９（ｉ）参照）。
【０１２２】
（１０）レジストパターン４２を除去した後、半導体基板１上全面にＣＶＤ法によりシリコン酸化膜４４を２００ｎｍの膜厚で形成する。写真製版及びエッチング処理により、シリコン酸化膜４４のＮチャネルＭＯＳ３９形成領域及びＮチャネルＬＤＭＯＳ４３形成領域に開口部を形成する。Ｎ型基板３１上全面にリン（図示は省略）を堆積し、９００℃、３０分間程度の条件で熱処理を施してＮ型ポリシリコン膜４０ｎを形成する（図９（ｊ）参照）。Ｎ型ポリシリコン膜４０ｎの形成はイオン注入法によって行なってもよい。
【０１２３】
（１１）シリコン酸化膜４４を除去した後、Ｐ型とＮ型に作り分けたポリシリコン膜４０ｎ，４０ｐをパターニングして、ＰチャネルＭＯＳ３７形成領域のゲート酸化膜３７ox上にＰ型ポリシリコンからなるＰ型ゲート電極３７ｇ、ＮチャネルＭＯＳ３９形成領域のゲート酸化膜３９ox上にＮ型ポリシリコンからなるＮ型ゲート電極３９ｇ、ＰチャネルＬＤＭＯＳ４１形成領域のゲート酸化膜４１ox上にＰ型ポリシリコンからなるＰ型ゲート電極４１ｇ、及びＮチャネルＬＤＭＯＳ４３形成領域のゲート酸化膜４３ox上にＮ型ポリシリコンからなるＮ型ゲート電極４３ｇを同時に形成する。
【０１２４】
ＮチャネルＬＤＭＯＳ４３のＰ型チャネル用ウエル領域５９形成領域及びＮ型ゲート電極４３ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＮ型ゲート電極４３ｇをマスクにして、３０ＫｅＶの加速エネルギー、３.３×１０13ｃｍ-2程度のドーズ量の条件でＮ型ドレイン用ウエル領域５７にボロンを注入して、Ｎ型ゲート電極４３ｇに隣接してＰ型チャネル用ウエル領域５９を形成する。
【０１２５】
ＰチャネルＬＤＭＯＳ４１のＮ型チャネル用ウエル領域５３形成領域及びＰ型ゲート電極４１ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＰ型ゲート電極４１ｇをマスクにして、１００ＫｅＶの加速エネルギー、３.３×１０13ｃｍ-2程度のドーズ量の条件でＮ型低濃度ウエル領域５２にリンを注入して、Ｐ型ゲート電極４１ｇに隣接してＮ型チャネル用ウエル領域５３を形成する。
【０１２６】
ＮチャネルＬＤＭＯＳ４３のＮ型中濃度ドレイン領域６０形成領域及びＮ型ゲート電極４３ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＮ型ゲート電極４３ｇをマスクにして、１００ＫｅＶの加速エネルギー、３.０×１０12ｃｍ-2程度のドーズ量の条件でＮ型ドレイン用ウエル領域５７にリンを注入して、Ｎ型ゲート電極４３ｇに隣接してＮ型中濃度ドレイン領域６０を形成する。
【０１２７】
ＰチャネルＭＯＳ４１のＰ型中濃度ドレイン領域５４形成領域及びＰ型ゲート電極４１ｇ上に開口部をもつレジストパターンを形成し、そのレジストパターン及びＰ型ゲート電極４１ｇをマスクにして、３０ＫｅＶの加速エネルギー、４.０×１０12ｃｍ-2程度のドーズ量の条件でＰ型ドレイン用ウエル領域５１にボロンを注入して、Ｐ型ゲート電極４１ｇに隣接してＰ型中濃度ドレイン領域５４を形成する。
その後、処理温度が１１００℃、処理時間が２００分の条件で熱拡散処理を行ない、Ｎ型チャネル用ウエル領域５３、Ｐ型中濃度ドレイン領域５４、Ｐ型チャネル用ウエル領域５９及びＮ型中濃度ドレイン領域６０を拡散させる（図９（ｋ）参照）。
【０１２８】
（１２）Ｎ型基板３１上に、ＮチャネルＭＯＳ３９形成領域のＰ型ウエル領域４９上、並びにＮチャネルＬＤＭＯＳ４３形成領域のＰ型チャネル用ウエル領域５９上のＮ型ゲート電極４３ｇに隣接した領域及びＮ型中濃度ドレイン領域６０上に開口部をもつレジストパターンを形成する。このとき、Ｎ型中濃度ドレイン領域６０上にはＮ型ゲート電極４３ｇに隣接して幅寸法が２.０μｍのレジストパターンが存在するようにレジストパターンを形成する。そのレジストパターンをマスクにして、５０ＫｅＶの加速エネルギー、６.０×１０15ｃｍ-2程度のドーズ量の条件で、Ｐ型ウエル領域４９に、並びにＰ型チャネル用ウエル領域５９及びＮ型中濃度ドレイン領域６０に、リン又はヒ素注入を同時に行なう。
【０１２９】
レジストパターンを除去した後、Ｎ型基板３１上に、ＰチャネルＭＯＳ３７形成領域のＮ型ウエル領域４７上、並びにＰチャネルＬＤＭＯＳ４１形成領域のＮ型チャネル用ウエル領域５３上のＰ型ゲート電極４１ｇに隣接した領域及びＰ型中濃度ドレイン領域５４上に開口部をもつレジストパターンを形成する。このとき、Ｐ型中濃度ドレイン領域５４上にはＰ型ゲート電極４１ｇに隣接して幅寸法が１.５μｍのレジストパターンが存在するようにレジストパターンを形成する。そのレジストパターンをマスクにして、３０ＫｅＶの加速エネルギー、１.５×１０15ｃｍ-2程度のドーズ量の条件で、Ｐ型ウエル領域４９に、並びにＮ型チャネル用ウエル領域５３及びＰ型中濃度ドレイン領域５４に、ボロン注入を同時に行なう。
【０１３０】
レジストパターンを除去した後、熱拡散処理を施して不純物を熱拡散させ、ＰチャネルＭＯＳ３７形成領域のＮ型ウエル領域４７にＰ型ソース３７ｓ及びＰ型ドレイン３７ｄ、ＮチャネルＭＯＳ３９形成領域のＰ型ウエル領域４９にＮ型ソース３９ｓ及びＮ型ドレイン３９ｄ、ＰチャネルＬＤＭＯＳ４１形成領域のＮ型チャネル用ウエル領域５３にＰ型ソース４１ｓ及びＰ型中濃度ドレイン領域５４にＰ型ドレイン４１ｄ、並びにＮチャネルＬＤＭＯＳ４３形成領域のＰ型チャネル用ウエル領域５９にＮ型ソース４３ｓ及びＮ型中濃度ドレイン領域６０にＮ型ドレイン４３ｄを形成する。ゲート電界緩和の目的で、ＰチャネルＬＤＭＯＳ４１のＰ型ドレイン４１ｄはＰ型ゲート電極４１ｇと１.５μｍの間隔をもって形成され、ＮチャネルＬＤＭＯＳ４３のＮ型ドレイン４３ｄはＮ型ゲート電極４３ｇと２.０μｍの間隔をもって形成される（図９（ｌ）参照）。
【０１３１】
Ｎ型基板３１上全面に層間ＣＶＤ膜５８を形成する。層間ＣＶＤ膜５８のＰ型ソース３７ｓ，４１ｓ上及びＮ型ソース３９ｓ，４３ｓ上、Ｐ型ドレイン３７ｄ，４１ｄ上及びＮ型ドレイン３９ｄ，４３ｄ上の領域にコンタクトホールを形成した後、コンタクトホール内及び層間ＣＶＤ膜５８上にメタル配線５６を形成する（図６参照）。
【０１３２】
図６に示す実施例は、低電圧用ＣＭＯＳ領域３３及び高電圧用ＣＭＯＳ領域３５をＮ型基板３１に形成しているが、共通のＮ型ウエル領域内に形成する場合も同様に形成することができる。
【０１３３】
図１０は、本発明の半導体装置の半導体装置を適用した定電圧回路の一実施例を示す回路図である。
電源に接続される入力端子（Ｖin）６１と、負荷に接続される出力端子（Ｖout）６３との間に、出力トランジスタを構成するＰチャネルＬＤＭＯＳ６５が設けられている。
差動増幅回路６７が設けられており、差動増幅回路６７の出力端子はＰチャネルＬＤＭＯＳ６５のゲート電極に接続されている。差動増幅回路６７の反転入力端子は基準電圧発生回路（Ｖref）６９に接続されている。反転入力端子には基準電圧発生回路６９から基準電圧が印加される。非反転入力端子には、ＰチャネルＬＤＭＯＳ６５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加される。差動増幅回路６７及び基準電圧発生回路６９の電源は入力端子６１から供給される。差動増幅回路６７、基準電圧発生回路６９及び抵抗Ｒ２は接地されている。
この実施例では、ＰチャネルＬＤＭＯＳ６５として本発明の半導体装置を構成するＬＤＭＯＳを用いている。ＰチャネルＬＤＭＯＳ６５のゲート酸化膜破壊耐圧は例えば４０Ｖである。
【０１３４】
入力端子６１からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子６３に接続される外部負荷に流す電流量によりＰチャネルＬＤＭＯＳ６５のオン抵抗を可変させなければ出力電圧が一定にならない。このため、差動増幅回路６７内で基準電圧発生回路６９からの基準電圧と抵抗Ｒ１，Ｒからの帰還抵抗電圧を比較させることにより出力電圧を一定にする。
【０１３５】
図１１は、本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
回路には、入力端子（Ｖin）７１、出力端子（Ｖout、反転出力）７３、グラウンド端子（ＧＮＤ）７５、ポンプ容量正側端子（ＣＰ＋）７７とポンプ容量負側端子（ＣＰ−）７９が設けられている。ポンプ容量正側端子７７とポンプ容量負側端子７９の間には、外付け部品のコンデンサ（図示は省略）が接続されている。
【０１３６】
内部には、入力端子７１とグラウンド端子７５の間に、順にＰチャネルＬＤＭＯＳ８１とＮチャネルＭＯＳ８３が設けられている。ＰチャネルＬＤＭＯＳ８１とＮチャネルＭＯＳ８３の間にポンプ容量正側端子７７が接続されている。ＮチャネルＭＯＳ８３とグラウンド端子７５の間は接地電位８５に接続されている。
接地電位８５と出力端子７３の間に、順にＮチャネルＭＯＳ８７，８９が接続されている。ＮチャネルＭＯＳ８７，８９の間にポンプ容量負側端子７９が接続されている。
【０１３７】
基準電圧端子（Ｖref）９１からの基準電圧に基づいて、入力端子７１と同じ大きさの電圧（Ｖin電圧）及びグラウンド端子７５と同じ大きさの電圧（ＧＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）９３が設けられている。発振回路９３の出力端子は、ＮチャネルＭＯＳ８３，８９のゲート電極に直接接続されており、ＮチャネルＭＯＳ８７のゲート電極にインバータ９５を介して接続されており、ＰチャネルＬＤＭＯＳ８１のゲート電極にインバータ９５及び９７を介して接続されている。
【０１３８】
この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路９３を通して４つのトランジスタ８１，８３，８７，８９のゲート電極に電圧を与えてスイッチングさせ、ポンプ容量正側端子７７とポンプ容量負側端子７９の間に接続されたコンデンサを充放電させることにより電流を流し、出力端子７３に入力電圧７１の反転電圧が出力される仕組みになっている。
【０１３９】
発振回路９３からＧＮＤ電圧を発したとき、ＰチャネルＬＤＭＯＳ８１とＮチャネルＭＯＳ８７がオンし、他の２つのＮチャネルＭＯＳ８３，８９はオフになる。このとき、ポンプ容量正側端子７７とポンプ容量負側端子７９の間に接続されたコンデンサに電荷がたまる。
発振回路９３からＶin電圧が発せられると、ＰチャネルＬＤＭＯＳ８１とＮチャネルＭＯＳ８７はオフになり、他の２つのＮチャネルＭＯＳ８３，８９はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子７３がグラウンド端子７５よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子７３から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。
【０１４０】
また、本発明は上記実施例とは異なる構成を有するＬＤＭＯＳトランジスタに対しても適用することができる。本発明を適用した他のＬＤＭＯＳトランジスタの例としては、例えば図１３（Ａ）に示すように、ドレイン１１ｄが中濃度ドレイン領域２４よりも深く形成されている図１６の従来技術に適用したものや、（Ｂ）に示すように、ドレイン端部のゲート酸化膜１０４ａを厚くした図１４（Ｂ）の従来技術に適用したものや、（Ｃ）に示すように、ドレイン端部にゲート酸化膜よりも厚いフィールド酸化膜１０４ｂを存在させた図１４（Ｃ）の従来技術に適用したものなどを挙げることができる。これらの場合においても、低濃度ドレイン領域２２をドレイン用ウエル領域２１内に形成することにより、ドレイン用ウエル領域２１及び中濃度ドレイン領域２４，１２０の不純物濃度を薄くすることなくドレイン耐圧を向上させることができる。
【０１４１】
また、本発明を構成するＬＤＭＯＳトランジスタは、Ｐ型低濃度ウエル領域２２がＰ型チャネル用ウエル領域２３及びＮ型中濃度ドレイン領域２４を全て含んでいるもの以外にも、低濃度ウエル領域がチャネル用ウエル領域、中濃度ドレイン領域のうち一方を全て含み、他方を一部だけ含んで配置されているもの、又は、例えば図１４（Ｄ）に示すように両方を一部だけ含んで配置されているものであってもよい。これらの構造は低濃度ウエル領域を形成するためのマスクの形成領域を変更することにより形成することができる。
図１４に示した構造は、逆導電型のＬＤＭＯＳトランジスタにも適用できることはいうまでもない。
【図面の簡単な説明】
【０１４２】
【図１】半導体装置の一実施例を示す断面図である。
【図２】半導体装置の他の実施例を示す断面図である。
【図３】図２の半導体装置の製造方法の一実施例の最初を示す工程断面図である。
【図４】同実施例の続きを示す工程断面図である。
【図５】同実施例の続きを示す工程断面図である。
【図６】半導体装置のさらに他の実施例を示す断面図である。
【図７】図６の半導体装置の製造方法の一実施例を示す工程断面図である。
【図８】同実施例の続きを示す工程断面図である。
【図９】同実施例の続きを示す工程断面図である。
【図１０】本発明の半導体装置を適用した電源装置の一実施例を示す回路図である。
【図１１】本発明の半導体装置を適用したＤＣ／ＤＣコンバータの一実施例を示す回路図である。
【図１２】本発明のＰ型低濃度ウエル領域の不純物濃度とドレイン耐圧との関係を示す図である。
【図１３】本発明を構成するＬＤＭＯＳトランジスタのさらに他の実施例を示す断面図である。
【図１４】従来のＬＤＭＯＳトランジスタを示す断面図である。
【図１５】他の従来のＬＤＭＯＳトランジスタを示す断面図である。
【図１６】さらに他の従来ののＬＤＭＯＳトランジスタを示す断面図である。
【図１７】従来の課題を説明するためのＮ型分離用ウエル形成用のＮ型不純物濃度とドレイン耐圧との関係を示す図である。
【符号の説明】
【０１４３】
１    Ｐ型半導体基板
３    低電圧用ＣＭＯＳ領域
５    高電圧用ＣＭＯＳ領域
７    Ｐチャネルコンベンショナル型ＭＯＳトランジスタ（ＰチャネルＭＯＳ）
７ｄ  Ｐ型ドレイン
７ｓ  Ｐ型ソース
７ｇ  Ｐ型ゲート電極
７ox  ゲート酸化膜
９    Ｎチャネルコンベンショナル型ＭＯＳトランジスタ（ＮチャネルＭＯＳ）
９ｄ  Ｎ型ドレイン
９ｓ  Ｎ型ソース
９ｇ  Ｎ型ゲート電極
９ox  ゲート酸化膜
１１    ＮチャネルＬＤＭＯＳトランジスタ（ＮチャネルＬＤＭＯＳ）
１１ｄ  Ｎ型ドレイン
１１ｓ  Ｎ型ソース
１１ｇ  Ｎ型ゲート電極
１１ox  ゲート酸化膜
１３    ＰチャネルＬＤＭＯＳトランジスタ（ＰチャネルＬＤＭＯＳ）
１３ｄ  Ｐ型ドレイン
１３ｓ  Ｐ型ソース
１３ｇ  Ｐ型ゲート電極
１３ox  ゲート酸化膜
１５    フィールド酸化膜
１７    Ｎ型ウエル領域
１９    Ｐ型ウエル領域
２１    Ｎ型ドレイン用ウエル領域
２２    Ｐ型低濃度ウエル領域
２３    Ｐ型チャネル用ウエル領域
２４    Ｎ型中濃度ドレイン領域
２５    Ｎ型分離用ウエル領域
２６    メタル配線
２７    Ｐ型ドレイン用ウエル領域
２８    層間ＣＶＤ膜
２９    Ｎ型チャネル用ウエル領域
３０    Ｐ型中濃度ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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