(57)【要約】【課題】  従来の半導体装置には、各パワートランジスタのソース電極またはドレイン電極を流れる電流密度の低減、および各パワートランジスタのピーク温度の低減という面で改善の余地がある。【解決手段】  半導体装置１は、トランジスタ１０，２０を備えている。トランジスタ１０（第１のトランジスタ）は、ＭＯＳＦＥＴであり、ソース領域１０２，１０６、ドレイン領域１０４、およびゲート電極１１０を有している。トランジスタ２０（第２のトランジスタ）も、ＭＯＳＦＥＴであり、ソース領域２０２，２０６、ドレイン領域２０４、およびゲート電極２１０を有している。トランジスタ１０のソース領域１０６とトランジスタ２０のソース領域２０２とは、半導体基板９０における同一の領域である。すなわち、これらのソース領域１０６とソース領域２０２とは、互いに共有されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のソース・ドレイン領域と、第１のゲート領域を挟んで前記第１のソース・ドレイン領域の反対側に位置する第２のソース・ドレイン領域と、第２のゲート領域を挟んで前記第２のソース・ドレイン領域の反対側に位置し、前記第１のソース・ドレイン領域と電気的に接続された第３のソース・ドレイン領域と、前記第１および第２のゲート領域にそれぞれ設けられた第１のゲート電極と、を有して構成される第１のトランジスタと、
前記第３のソース・ドレイン領域と、第３のゲート領域を挟んで前記第３のソース・ドレイン領域の反対側に位置する第４のソース・ドレイン領域と、第４のゲート領域を挟んで前記第４のソース・ドレイン領域の反対側に位置し、前記第１および第３のソース・ドレイン領域と電気的に接続された第５のソース・ドレイン領域と、前記第３および第４のゲート領域にそれぞれ設けられ、前記第１のゲート電極とは独立に制御される第２のゲート電極と、を有して構成される第２のトランジスタと、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１および第２のトランジスタは、それぞれ複数ずつ設けられるとともに、交互に配置されており、
前記第１のトランジスタの前記第１のソース・ドレイン領域と、当該第１のトランジスタの前記第１のソース・ドレイン領域側に隣接する前記第２のトランジスタの前記第５のソース・ドレイン領域とは、互いに共有されている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１および第２のトランジスタの配列方向に沿って延在し、前記第２のソース・ドレイン領域と電気的に接続された第１のソース・ドレイン配線と、
前記第１のソース・ドレイン配線と隣り合うとともに前記配列方向に沿って延在し、前記第４のソース・ドレイン領域と電気的に接続された第２のソース・ドレイン配線と、
前記第１のソース・ドレイン配線における前記第２のソース・ドレイン配線とは反対側において当該第１のソース・ドレイン配線と隣り合うとともに前記配列方向に沿って延在し、前記第１、第３および第５のソース・ドレイン領域と電気的に接続された第３のソース・ドレイン配線と、
前記第２のソース・ドレイン配線における前記第１のソース・ドレイン配線とは反対側において当該第２のソース・ドレイン配線と隣り合うとともに前記配列方向に沿って延在し、前記第１、第３および第５のソース・ドレイン領域と電気的に接続された第４のソース・ドレイン配線と、
を備える半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第１および第２のゲート電極は、一方がオンのとき他方がオフとなるように制御される半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第１および第２のトランジスタは、素子分離領域によって囲まれた１つの素子形成領域内に設けられている半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記第１および第２のトランジスタからなるトランジスタ群が複数設けられており、
当該複数のトランジスタ群の前記各ゲート電極は、互いに独立に制御される半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記複数のトランジスタ群は、当該各トランジスタ群における前記第１および第２のトランジスタの配列方向に略垂直な方向に沿って配列されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体装置においては、１つのチップ上において互いに分割された複数の領域にそれぞれ、パワートランジスタが形成されている。
【特許文献１】実開昭６１−５１７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記文献に記載の半導体装置には、各パワートランジスタのソース電極またはドレイン電極を流れる電流密度の低減、および各パワートランジスタのピーク温度の低減という面で改善の余地がある。
【課題を解決するための手段】
【０００４】
本発明による半導体装置は、（ａ）第１のソース・ドレイン領域と、第１のゲート領域を挟んで上記第１のソース・ドレイン領域の反対側に位置する第２のソース・ドレイン領域と、第２のゲート領域を挟んで上記第２のソース・ドレイン領域の反対側に位置し、上記第１のソース・ドレイン領域と電気的に接続された第３のソース・ドレイン領域と、上記第１および第２のゲート領域にそれぞれ設けられた第１のゲート電極と、を有して構成される第１のトランジスタと、（ｂ）上記第３のソース・ドレイン領域と、第３のゲート領域を挟んで上記第３のソース・ドレイン領域の反対側に位置する第４のソース・ドレイン領域と、第４のゲート領域を挟んで上記第４のソース・ドレイン領域の反対側に位置し、上記第１および第３のソース・ドレイン領域と電気的に接続された第５のソース・ドレイン領域と、上記第３および第４のゲート領域にそれぞれ設けられ、上記第１のゲート電極とは独立に制御される第２のゲート電極と、を有して構成される第２のトランジスタと、を備えることを特徴とする。
【０００５】
この半導体装置においては、第１、第３および第５のソース・ドレイン領域がソースとして機能するとき、第２および第４のソース・ドレイン領域はドレインとして機能する。一方で、前者がドレインとして機能するとき、後者はソースとして機能する。ここで、第３のソース・ドレイン領域は、第１および第２のトランジスタによって共有されている。これにより、第１および第２のトランジスタはソースまたはドレインのうち一方を共有することになるため、各トランジスタのソース電極またはドレイン電極を流れる電流密度を低減させることができる。さらに、ソースおよびドレインの何れも共有しない場合に比して、動作時に発熱が起こる面積が広くなるため、各トランジスタのピーク温度を低減することができる。
【発明の効果】
【０００６】
本発明によれば、各トランジスタのソース電極またはドレイン電極を流れる電流密度が低減されるとともに、各トランジスタのピーク温度が低減された半導体装置が実現される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【０００８】
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す平面図である。また、図２は、図１の半導体装置のII−II線に沿った断面を示す断面図である。半導体装置１は、トランジスタ１０，２０を備えている。
【０００９】
本実施形態においてトランジスタ１０，２０は、それぞれ複数（具体的には４つ）ずつ設けられている。また、これらのトランジスタ１０，２０は、図中左右方向に沿って交互に配置されている。また、図１からわかるように、これらのトランジスタ１０，２０は、半導体基板９０に形成された素子分離領域３０によって囲まれた１つの素子形成領域内に設けられている。すなわち、半導体装置１においてトランジスタ１０とトランジスタ２０とは、素子分離領域３０によって隔てられることなく、連設されている。半導体基板９０は、例えばシリコン基板である。また、素子分離領域３０は、例えばＬＯＣＯＳである。
【００１０】
トランジスタ１０（第１のトランジスタ）は、ＭＯＳＦＥＴであり、ソース領域１０２，１０６、ドレイン領域１０４、およびゲート電極１１０を有している。ソース領域１０２（第１のソース・ドレイン領域）、ドレイン領域１０４（第２のソース・ドレイン領域）およびソース領域１０６（第３のソース・ドレイン領域）は、所定の間隔を置いてこの順に配置されている。これらのソース領域１０２、ドレイン領域１０４およびソース領域１０６の配列方向も図中左右方向である。すなわち、これらの配列方向と上述したトランジスタ１０，２０の配列方向とは互いに等しい。
【００１１】
図２に示すように、ソース領域１０２とドレイン領域１０４とで挟まれる領域がゲート領域１１２（第１のゲート領域）であり、ドレイン領域１０４とソース領域１０６とで挟まれる領域がゲート領域１１４（第２のゲート領域）である。換言すれば、ゲート領域１１２を挟んでソース領域１０２の反対側にはドレイン領域１０４が位置し、ゲート領域１１４を挟んでドレイン領域１０４の反対側にはソース領域１０６が位置している。ソース領域１０２とソース領域１０６とは、互いに電気的に接続されている。また、各ゲート領域１１２，１１４上には、ゲート酸化膜（図示せず）を挟んでゲート電極１１０（第１のゲート電極）が形成されている。
【００１２】
トランジスタ２０（第２のトランジスタ）も、ＭＯＳＦＥＴであり、ソース領域２０２，２０６、ドレイン領域２０４、およびゲート電極２１０を有している。ソース領域２０２（第３のソース・ドレイン領域）、ドレイン領域２０４（第４のソース・ドレイン領域）およびソース領域２０６（第５のソース・ドレイン領域）は、所定の間隔を置いてこの順に配置されている。これらのソース領域２０２、ドレイン領域２０４およびソース領域２０６の配列方向も、トランジスタ１０，２０の配列方向に等しい。上記ソース領域１０２，１０６（２０２），２０６は、第１のソース・ドレイン領域群を構成している。また、上記ドレイン領域１０４，２０４は、第２のソース・ドレイン領域群を構成している。第１および第２のソース・ドレイン領域群は、何れか一方がソース領域として機能し、他方がドレイン領域として機能する。
【００１３】
図２に示すように、ソース領域２０２とドレイン領域２０４とで挟まれる領域がゲート領域２１２（第３のゲート領域）であり、ドレイン領域２０４とソース領域２０６とで挟まれる領域がゲート領域２１４（第４のゲート領域）である。換言すれば、ゲート領域２１２を挟んでソース領域２０２の反対側にはドレイン領域２０４が位置し、ゲート領域２１４を挟んでドレイン領域２０４の反対側にはソース領域２０６が位置している。また、ソース領域２０２とソース領域２０６とは、互いに電気的に接続されている。また、各ゲート領域２１２，２１４上には、ゲート酸化膜（図示せず）を挟んでゲート電極２１０（第２のゲート電極）が形成されている。ゲート電極１１０，２１０は、互いに独立に制御される。
【００１４】
図１および図２からわかるように、トランジスタ１０のソース領域１０６とトランジスタ２０のソース領域２０２とは、半導体基板９０における同一の領域である。すなわち、これらのソース領域１０６とソース領域２０２とは、互いに共有されている。これにより、上述のソース領域１０２、ソース領域１０６（２０２）およびソース領域２０６が互いに電気的に接続された構成となっている。
【００１５】
また、トランジスタ１０のソース領域１０２と、当該トランジスタ１０のソース領域１０２側（図中左側）に隣接するトランジスタ２０のソース領域２０６とも、互いに共有されている。このように、トランジスタ１０は、そのソース領域１０２側に隣接するトランジスタ２０との間でソース領域１０２（２０６）を共有するとともに、そのソース領域１０６側に隣接するトランジスタ２０との間でソース領域１０６（２０２）を共有している。トランジスタ２０に着目しても同様に、トランジスタ２０は、そのソース領域２０２側に隣接するトランジスタ１０との間でソース領域２０２（１０６）を共有するとともに、そのソース領域２０６側に隣接するトランジスタ１０との間でソース領域２０６（１０２）を共有している。
【００１６】
図３は、半導体装置１と等価な回路を示す回路構成図である。同図の回路においては、トランジスタ１０とトランジスタ２０との間でソースが共有されている。トランジスタ１０，２０のドレインは、それぞれ出力端子４０ａ，４０ｂに接続されている。また、トランジスタ１０，２０のゲートは、プリドライバ（図示せず）に接続され、そのプリドライバによって互いに独立に制御される。
【００１７】
かかる構成の半導体装置１は、例えば、図４に示すように、Ｈブリッジ回路において好適に用いることができる。同図においては、ローサイド側の２つのトランジスタとして、それぞれトランジスタ１０，２０が用いられている。本例においては、言うまでもなく、トランジスタ１０，２０のうち何れか一方のゲートがオンのとき、他方のゲートはオフとなるように制御される。
【００１８】
続いて、半導体装置１の効果を説明する。半導体装置１において、トランジスタ１０のソース領域１０６とトランジスタ２０のソース領域２０２とは、互いに共有されている。これにより、トランジスタ１０とトランジスタ２０とがソースを共有する構成となるため、ソース電極の抵抗成分によるソース電位上昇を低減させることができる。このため、オン抵抗が低減された半導体装置１が実現されている。
【００１９】
図１１は、半導体装置１の比較例に係る半導体装置を示す平面図である。同図においては、２つのトランジスタ９２，９４がそれぞれ相異なる素子形成領域に形成されており、これらのトランジスタ９２，９４間ではソースおよびドレインの何れも共有されていない。かかる構成の半導体装置において、例えばトランジスタ９２がオン状態にあり、トランジスタ９４がオフ状態にあるとすると、当然のことながら、トランジスタ９４のソースおよびドレインの何れも電流を流す働きをしない。それゆえ、トランジスタ９２のソースおよびドレインのみに電流が流れることになる。この点は、特許文献１に記載の半導体装置においても同様である。
【００２０】
これに対して、半導体装置１においては、トランジスタ１０，２０のうち何れか一方のみがオン状態にある場合であっても、ソースが共有化されているため、トランジスタ１０，２０の両方のソースが電流を流す働きをすることとなる。したがって、比較例の半導体装置に比べて、ソースの電位上昇が低減し、それによりオン抵抗も低減する。
【００２１】
さらに、半導体装置１においては、ソース電極を流れる電流密度が低減するため、ソース電極の幅を狭く設計することが可能となる。ソース電極を流れる電流密度が低減することは、トランジスタ１０，２０をパワートランジスタとして用いる場合に、特に効果的である。
【００２２】
また、比較例の半導体装置に比べて、動作時に発熱が起こる面積が広いため、トランジスタ１０，２０のピーク温度を低減させることができる。例えば、図１１の半導体装置において、トランジスタ９２，９４を交互にオン・オフさせた場合を考える。すなわち、一方がオン状態のとき他方がオフ状態であるとする。この場合、トランジスタ９２のペレット温度は、概ね図５（ａ）に示すように、トランジスタ９２がオン状態のときに上昇し、トランジスタ９２がオフ状態のときに下降する。トランジスタ９４のペレット温度についても同様である。図中の最大の温度がピーク温度である。
【００２３】
これに対して、半導体装置１において、トランジスタ１０，２０を交互にオン・オフさせた場合を考える。この場合、トランジスタ１０のペレット温度は、トランジスタ２０との間で平均化されるため、図５（ｂ）に示すように、図５（ａ）の場合に比べて変動が小さくなる。トランジスタ２０のペレット温度についても同様である。このように、半導体装置１によれば、トランジスタ１０，２０のピーク温度を低減させることができる。
【００２４】
トランジスタ１０，２０は、それぞれ複数ずつ設けられており、トランジスタ１０のソース領域１０２と当該トランジスタ１０のソース領域１０２側に隣接するトランジスタ２０のソース領域２０６とが互いに共有されている。これにより、オン抵抗が低減するという効果、およびピーク温度が低減するという効果が共に顕著となる。ただし、トランジスタ１０，２０を複数ずつ設けることは必須ではない。例えば、トランジスタ１０，２０を１つずつ設けてもよい。或いは、一方を１つだけ設けて、その両側に他方を１つずつ設けてもよい。
【００２５】
トランジスタ１０，２０は、素子分離領域３０によって囲まれた１つの素子形成領域内に設けられている。これにより、トランジスタ１０とトランジスタ２０との間でソース領域が共有された構造を用意に実現することができる。
【００２６】
ゲート電極１１０，２１０のうち一方がオンのとき他方がオフとなるように制御される場合、上述の効果を奏する半導体装置１が特に有用となる。このように制御される場合、図１１の半導体装置においては、常に、トランジスタ９２，９４のうち高々一方のソース・ドレイン領域のみが電流を流す働きをすることになる。これに対して、半導体装置１においては、上述のとおり、オフ状態のトランジスタも電流を流す働きをする。したがって、図１１の半導体装置に比較した半導体装置１のオン抵抗低減効果やピーク温度低減効果が特に顕著となる。
【００２７】
（第２実施形態）
図６は、本発明による半導体装置の第２実施形態を示す平面図である。また、図７は、図６の半導体装置のVII−VII線に沿った断面を示す断面図である。半導体装置２は、トランジスタ１０，２０、ドレイン配線５２，５４、およびソース配線５６，５８を備えている。各トランジスタ１０，２０の構成は、半導体装置１におけるものと同様である。また、半導体装置２においても、半導体装置１と同様に、複数ずつのトランジスタ１０，２０が交互に配置されている。
【００２８】
ドレイン配線５２，５４およびソース配線５６，５８は、それぞれトランジスタ１０，２０の配列方向に沿って延在している。また、これらの配線は、上記配列方向と略垂直な方向に沿って、ソース配線５６、ドレイン配線５２、ドレイン配線５４およびソース配線５８の順に配列されている。すなわち、ドレイン配線５２に隣り合ってドレイン配線５４が設けられている。また、ドレイン配線５２におけるドレイン配線５４とは反対側において当該ドレイン配線５２に隣り合ってソース配線５６が設けられている。さらに、ドレイン配線５４におけるドレイン配線５２とは反対側において当該ドレイン配線５４に隣り合ってソース配線５８が設けられている。
【００２９】
ドレイン配線５２（第１のソース・ドレイン配線）は、導電プラグ６２によってドレイン領域１０４と電気的に接続されている。本実施形態においては、多層配線構造となっており、ドレイン配線５２とドレイン領域１０４とは、図７に示すように、下層の配線５３を介して互いに接続されている。ドレイン配線５２と配線５３とはビアプラグ６２ａによって接続され、配線５３とドレイン領域１０４とはコンタクトプラグ６２ｂによって接続されている。上述の導電プラグ６２は、これらのビアプラグ６２ａおよびコンタクトプラグ６２ｂを総称した概念である。
【００３０】
ドレイン配線５４（第２のソース・ドレイン配線）は、導電プラグ６４によってドレイン領域２０４と電気的に接続されている。ドレイン配線５４とドレイン領域２０４とは、下層の配線５５を介して互いに接続されている。ドレイン配線５４と配線５５とはビアプラグ（図示せず）によって接続され、配線５５とドレイン領域２０４とはコンタクトプラグ６４ｂによって接続されている。
【００３１】
ソース配線５６（第３のソース・ドレイン配線）は、導電プラグ６６によって、ソース領域１０２，１０６，２０２，２０６と電気的に接続されている。ソース配線５６と各ソース領域とは、下層の配線５７を介して互いに接続されている。ソース配線５６と配線５７とはビアプラグ（図示せず）によって接続され、配線５７と各ソース領域とはコンタクトプラグ６６ｂによって接続されている。
【００３２】
ソース配線５８（第４のソース・ドレイン配線）は、導電プラグ６８によって、ソース領域１０２，１０６，２０２，２０６と電気的に接続されている。ソース配線５８と各ソース領域とは、下層の配線５９を介して互いに接続されている。ソース配線５８と配線５９とはビアプラグ（図示せず）によって接続され、配線５９と各ソース領域とはコンタクトプラグ６８ｂによって接続されている。
【００３３】
かかる構成の半導体装置２は、半導体装置１が奏する上述の効果に加えて、さらに以下の効果を奏する。ドレイン配線５２とソース配線５６とが隣り合って配置されているため、これらの間の抵抗を小さく抑えることができる。同様に、ドレイン配線５４とソース配線５８とが隣り合って配置されているため、これらの間の抵抗も小さく抑えることができる。さらに、ドレイン配線５２，５４の外側にソース配線５６，５８が配置されている。これにより、トランジスタ１０，２０の上記配列方向に垂直な方向に沿って、図６に示すトランジスタ群を複数配列した場合に、これら複数のトランジスタ群の間でソース配線５６，５８を共有することができる。ここで、トランジスタ群とは、上記配列方向に沿って配列されたトランジスタ１０，２０からなる集合体のことである。
【００３４】
（第３実施形態）
図８は、本発明による半導体装置の第３実施形態を示す平面図である。半導体装置３は、複数（具体的には２つ）のトランジスタ群７０ａ，７０ｂを備えている。各トランジスタ群７０ａ，７０ｂの構成は、図１で説明したものと同様である。これらのトランジスタ群７０ａ，７０ｂは、図中の上下方向に沿って配列されている。すなわち、トランジスタ群７０ａ，７０ｂの配列方向は、各トランジスタ群７０ａ，７０ｂにおけるトランジスタ１０，２０の配列方向に略垂直な方向である。また、トランジスタ群７０ａとトランジスタ群７０ｂとは、相異なる素子形成領域内に設けられている。したがって、両トランジスタ群７０ａ，７０ｂの間は、素子分離領域３０によって隔てられている。
【００３５】
これらトランジスタ群７０ａ，７０ｂの各ゲート電極は、互いに独立に制御されるように構成されている。すなわち、トランジスタ群７０ａ（第１のトランジスタ群）のゲート電極１１０とトランジスタ群７０ｂ（第２のトランジスタ群）のゲート電極１１０とは互いに独立に制御され、トランジスタ群７０ａのゲート電極２１０とトランジスタ群７０ｂのゲート電極２１０とも互いに独立に制御される。したがって、半導体装置３においては、これら４つのゲート電極が互いに独立に制御される。
【００３６】
トランジスタ群７０ａは、ドレイン配線７２ａ，７４ａおよびソース配線７６ａ，７８ａを有している。各配線７２ａ，７４ａ，７６ａ，７８ａの構成はそれぞれ、半導体装置２における配線５２，５４，５６，５８と同様である。同様に、トランジスタ群７０ｂは、ドレイン配線７２ｂ，７４ｂおよびソース配線７６ｂ，７８ｂを有している。各配線７２ｂ，７４ｂ，７６ｂ，７８ｂの構成もそれぞれ、半導体装置２における配線５２，５４，５６，５８と同様である。
【００３７】
ここで、ソース配線７８ａとソース配線７６ｂとは、互いに共有されている。ソース配線７８ａ（７６ｂ）は、トランジスタ群７０ａ，７０ｂを跨ぐように形成されており、各トランジスタ群７０ａ，７０ｂのソース領域１０２，１０６，２０２，２０６と電気的に接続されている。
【００３８】
図９は、半導体装置３と等価な回路を示す回路構成図である。同図の回路においては、トランジスタ群７０ａを構成するトランジスタ１０，２０、ならびにトランジスタ群７０ｂを構成するトランジスタ１０，２０との間でソースが共有されている。これらの各トランジスタのドレインは、それぞれ出力端子８０ａ，８０ｂ，８０ｃ，８０ｄに接続されている。また、各トランジスタのゲートは、プリドライバ（図示せず）に接続され、そのプリドライバによって互いに独立に制御される。
【００３９】
図１０は、半導体装置３における各ゲート電極の制御の一例を説明するためのタイミングチャートである。図中のＴ１〜Ｔ４は、それぞれ出力端子８０ａ，８０ｃ，８０ｂ，８０ｄでの電流の大きさを示している。本例では、図９に示す複数のトランジスタのうち何れか１つがオンのとき、他の全てのトランジスタがオフとなるように制御される。換言すれば、半導体装置３の動作時においてオン状態にあるトランジスタは、高々１つである。具体的には、まず、トランジスタ群７０ａのトランジスタ１０がオン状態を経てオフされた後、トランジスタ群７０ｂのトランジスタ１０がオンされる。次に、トランジスタ群７０ｂのトランジスタ１０がオフされた後、トランジスタ群７０ａのトランジスタ２０がオンされる。続いて、トランジスタ群７０ａのトランジスタ２０がオフされた後、トランジスタ群７０ｂのトランジスタ２０がオンされる。その後、トランジスタ群７０ｂのトランジスタ２０がオフされると１サイクルが終了する。１サイクルの終了後は、トランジスタ群７０ａのトランジスタ１０が再びオンされ、上記サイクルが繰り返される。
【００４０】
かかる構成の半導体装置３は、半導体装置１，２が奏する上述の効果に加えて、さらに以下の効果を奏する。半導体装置３においては、トランジスタ群が複数設けられており、当該複数のトランジスタ群の各ゲート電極が互いに独立に制御される。これにより、多チャンネルの半導体装置を実現することができる。実際、本実施形態においては、図９に示すように、４チャンネルの半導体装置３が実現されている。言うまでもなく、トランジスタ群は、２つに限らず、３つ以上設けてもよい。
【００４１】
また、複数のトランジスタ群は、各トランジスタ群におけるトランジスタ１０，２０の配列方向に略垂直な方向に沿って配列されている。これにより、隣り合うトランジスタ群の間で配線を共有し易い構造が実現されている。実際、半導体装置３においてトランジスタ群７０ａ，７０ｂは、ソース配線７８ａ（７６ｂ）を共有している。
【００４２】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては第１、第３および第５のソース・ドレイン領域をソース領域として用いる例を説明したが、第１、第３および第５のソース・ドレイン領域をドレイン領域として用いてもよい。このとき、第２および第４のソース・ドレイン領域がソース領域となる。その場合、トランジスタ１０とトランジスタ２０とがドレインを共有する構成となるため、ドレイン電極の抵抗成分によるドレイン電位降下を低減させることができ、それによりオン抵抗を低減させることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明による半導体装置の第１実施形態を示す平面図である。
【図２】図１の半導体装置のII−II線に沿った断面を示す断面図である。
【図３】図１の半導体装置と等価な回路を示す回路構成図である。
【図４】図１の半導体装置の応用例を説明するための図である。
【図５】（ａ）および（ｂ）は、図１の半導体装置の効果を説明するためのグラフである。
【図６】本発明による半導体装置の第２実施形態を示す平面図である。
【図７】図６の半導体装置のVII−VII線に沿った断面を示す断面図である。
【図８】本発明による半導体装置の第３実施形態を示す平面図である。
【図９】図８の半導体装置と等価な回路を示す回路構成図である。
【図１０】図８の半導体装置における各ゲート電極の制御の一例を説明するためのタイミングチャートである。
【図１１】実施形態の比較例に係る半導体装置を示す平面図である。
【符号の説明】
【００４４】
１    半導体装置
２    半導体装置
３    半導体装置
１０，２０    トランジスタ
３０    素子分離領域
４０ａ，４０ｂ    出力端子
５２，５４    ドレイン配線
５６，５８    ソース配線
６２    導電プラグ
６４    導電プラグ
６６    導電プラグ
６８    導電プラグ
７０ａ，７０ｂ    トランジスタ群
７２ａ，７４ａ    ドレイン配線
７２ｂ，７４ｂ    ドレイン配線
７６ａ，７８ａ    ソース配線
７６ｂ，７８ｂ    ソース配線
８０ａ，８０ｂ，８０ｃ，８０ｄ    出力端子
９０    半導体基板
１０２，１０６    ソース領域
１０４    ドレイン領域
１１０    ゲート電極
１１２，１１４    ゲート領域
２０２，２０６    ソース領域
２０４    ドレイン領域
２１０    ゲート電極
２１２，２１４    ゲート領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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