(57)【要約】【課題】  接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図るとともに、ショートチャネル効果を抑制する。【解決手段】  ゲート電極１５の一方の側に絶縁層１２に底面が接する合金層からなるソース層１８ａを配置し、単結晶半導体層１３の結晶方位面２０ａに沿ってチャネル領域１７に対する接合面を形成し、ゲート電極１５の他方の側に絶縁層１２に底面が接する合金層からなるドレイン層１８ｂを配置し、単結晶半導体層１３の結晶方位面２０ｂに沿ってチャネル領域１７に対する接合面を形成し、ソース層１８ａを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ａに沿うようにして自己整合的に形成された不純物導入層１９ａを設け、ドレイン層１８ｂを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ｂに沿うようにして自己整合的に形成された不純物導入層１９ｂを設ける。【選択図】      図１
2006344804.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に形成された半導体層と、
ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、
前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が配置され、前記絶縁層に底面が接する合金層または金属層を含んで構成されたソース／ドレイン層と、
前記合金層または金属層と前記半導体層との界面に沿って自己整合的に形成された不純物導入層とを備えることを特徴とする半導体装置。
【請求項２】
ゲート絶縁膜を介して半導体基板上に配置されたゲート電極と、
前記半導体基板の結晶方位面に沿ってチャネル領域に対する接合面が配置され、合金層または金属層を含んで構成されたソース／ドレイン層と、
前記合金層または金属層と前記半導体基板との界面に沿って自己整合的に形成された不純物導入層とを備えることを特徴とする半導体装置。
【請求項３】
絶縁層上に形成された半導体層と、
ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、
前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が配置され、前記絶縁層に底面が接する金属層からなるソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
ゲート絶縁膜を介して半導体基板上に配置されたゲート電極と、
前記半導体基板の結晶方位面に沿ってチャネル領域に対する接合面が配置された金属層からなるソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項５】
前記結晶方位面は（１１１）面であることを特徴とする請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
ゲート電極を半導体層上に形成する工程と、
前記半導体層のチャネル領域と接合された合金層または金属層を含んで構成されるソース／ドレイン層を形成する工程と、
前記合金層または金属層に不純物を導入する工程と、
前記合金層または金属層に導入された不純物を前記半導体層側に追い出すことにより、前記合金層または金属層と前記半導体層との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
ダミーゲート電極を半導体層上に形成する工程と、
前記半導体層のチャネル領域と接合された合金層または金属層を含んで構成されるソース／ドレイン層を形成する工程と、
前記合金層または金属層に不純物を導入する工程と、
前記合金層または金属層に導入された不純物を前記半導体層側に追い出すことにより、前記合金層または金属層と前記半導体層との界面に配置された不純物導入層を形成する工程と、
前記ダミーゲート電極を埋め込む絶縁層を前記半導体層上に形成する工程と、
前記絶縁層に埋め込まれたダミーゲート電極を除去することにより、前記ダミーゲート電極に対応した溝を前記絶縁層に形成する工程と、
前記溝内にゲート電極を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
絶縁層上に配置された半導体層上にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールが形成された半導体層上の全面に金属膜を成膜する工程と、
第１の熱処理にて前記金属膜と前記半導体層とを反応させることにより、前記サイドウォールの側方に配置された合金層を形成する工程と、
前記合金層を形成した時の未反応の金属膜を除去する工程と、
前記合金層に不純物を導入する工程と、
第２の熱処理にて前記合金層の底面を前記絶縁層に接触させることにより、前記半導体層の結晶方位面に沿って接合面が配置された合金層からなるソース／ドレイン層を形成するとともに、前記合金層に導入された不純物を前記半導体層側に拡散させ、前記ソース／ドレイン層と前記半導体層との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールが形成された半導体基板上の全面に金属膜を成膜する工程と、
第１の熱処理にて前記金属膜と前記半導体基板とを反応させることにより、前記サイドウォールの側方に配置された合金層を形成する工程と、
前記合金層を形成した時の未反応の金属膜を除去する工程と、
前記合金層に不純物を導入する工程と、
チャネル領域に対する接合面が前記半導体層の結晶方位面に沿って配置された合金層からなるソース／ドレイン層を第２の熱処理にて形成するとともに、前記合金層に導入された不純物を前記半導体基板側に拡散させ、前記ソース／ドレイン層と前記半導体基板との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
絶縁層上に配置された半導体層上にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極およびサイドウォールをマスクとして前記半導体層をエッチングすることにより、結晶方位面に沿って前記半導体層の傾斜面を露出させる工程と、
前記露出された傾斜面が覆われるようにして前記絶縁層上の全面に金属膜または合金膜を成膜する工程と、
前記ゲート電極上の金属膜または合金膜を除去することにより、前記結晶方位面を介して前記半導体層と接合された金属膜または合金膜からなるソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記金属膜または合金層に不純物を導入する工程と、
前記金属膜または合金層に導入された不純物を前記半導体層側に拡散させることにより、前記ソース／ドレイン層と前記半導体層との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極およびサイドウォールをマスクとして前記半導体基板をエッチングすることにより、前記半導体基板の結晶方位面に沿って前記半導体基板の傾斜面を露出させる工程と、
前記露出された傾斜面が覆われるようにして前記半導体基板上の全面に金属膜または合金膜を成膜する工程と、
前記ゲート電極上の金属膜または合金膜を除去することにより、前記結晶方位面を介して前記半導体基板と接合された金属膜または合金膜からなるソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、サブミクロンオーダー以下にまで縮小された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
近年の電界効果型トランジスタでは、半導体集積回路の高密度化および高速化を促進するために、サブミクロンオーダーにまでゲート長を短くすることが行われている。また、微細化された電界効果型トランジスタのソース／ドレイン層の高抵抗化を抑制するために、ソース／ドレイン層の表面をシリサイド化することが行なわれている。
また、例えば、特許文献１には、金属シリサイド層の接合リークを低減するために、ＳＯＩ層のシリコン部分である拡散層と金属シリサイド層との接合界面を（１１１）シリコン面に形成する方法が開示されている。
【特許文献１】特開２００２−１１０９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、電界効果型トランジスタのゲート長が１００ｎｍ程度以下にまで縮小されると、ゲート電極によるチャネルポテンシャルの支配力が低下するとともに、ソース／ドレイン間を流れる漏れ電流が増大する。このため、ゲート長が１００ｎｍ程度以下にまで縮小された電界効果型トランジスタでは、ショートチャネル効果を十分に抑制することが困難になり、電界効果型トランジスタのオフ状態での漏れ電流が増大するという問題があった。
【０００４】
また、ソース／ドレイン層の表面をシリサイド化する方法では、シリサイド層がソース／ドレイン層とチャネル領域との接合面に達すると、接合リークを引き起こすため、シリサイド層を薄膜化する必要があり、ソース／ドレイン層の低抵抗化に十分に寄与させることが困難であるという問題があった。
また、特許文献１に開示された方法においても、シリサイド層がソース／ドレイン層とチャネル領域との接合面の近くまで達した場合や、ソース／ドレイン層とチャネル領域との接合面を超えてシリサイド反応が進行した場合には、接合リークの原因となるという問題があった。
【０００５】
そこで、本発明の目的は、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図るとともに、ショートチャネル効果を抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が配置され、前記絶縁層に底面が接する合金層または金属層を含んで構成されたソース／ドレイン層と、前記合金層または金属層と前記半導体層との界面に沿って自己整合的に形成された不純物導入層とを備えることを特徴とする。
【０００７】
これにより、チャネル領域を深さ方向に広げながら、半導体層の深さ方向全体に渡って配置された合金層または金属層にてソース／ドレイン層を構成することが可能となるとともに、接合面の平坦性を向上させつつ、ソース／ドレイン層と半導体層との界面に沿って配置された不純物導入層の厚みを均一化することができる。このため、絶縁層に底面が接するように合金層または金属層を形成した場合においても、合金層または金属層がチャネル領域となる半導体層と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に配置されたゲート電極と、前記半導体基板の結晶方位面に沿ってチャネル領域に対する接合面が配置され、合金層または金属層を含んで構成されたソース／ドレイン層と、前記合金層または金属層と前記半導体基板との界面に沿って自己整合的に形成された不純物導入層とを備えることを特徴とする。
【０００９】
これにより、チャネル領域を深さ方向に広げながら、ソース／ドレイン層を構成する合金層または金属層を厚膜化することが可能となるとともに、チャネル領域に対する接合面の平坦性を向上させつつ、ソース／ドレイン層と半導体基板との界面に沿って配置された不純物導入層の厚みを均一化することができる。このため、合金層または金属層を厚膜化した場合においても、合金層または金属層がチャネル領域となる半導体基板と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が配置され、前記絶縁層に底面が接する金属層からなるソース／ドレイン層とを備えることを特徴とする。
これにより、チャネル領域を深さ方向に広げながら、半導体層の深さ方向全体に渡って配置された金属層にてソース／ドレイン層を構成することが可能となる。このため、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に配置されたゲート電極と、前記半導体基板の結晶方位面に沿ってチャネル領域に対する接合面が配置された金属層からなるソース／ドレイン層とを備えることを特徴とする。
これにより、チャネル領域を深さ方向に広げながら、ソース／ドレイン層を構成する金属層を厚膜化することが可能となる。このため、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記結晶方位面は（１１１）面であることを特徴とする。
これにより、ソース／ドレイン層とチャネル領域との接合面の平坦性を確保しつつ、チャネル領域を深さ方向に広げることが可能となるとともに、チャネル領域にダメージを与えることなく、チャネル領域の境界となる結晶方位面を露出させることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート電極を半導体層上に形成する工程と、前記半導体層のチャネル領域と接合された合金層または金属層を含んで構成されるソース／ドレイン層を形成する工程と、前記合金層または金属層に不純物を導入する工程と、前記合金層または金属層に導入された不純物を前記半導体層側に追い出すことにより、前記合金層または金属層と前記半導体層との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする。
【００１４】
これにより、合金層または金属層から追い出された不純物を半導体層側に拡散させることで不純物導入層を形成することができ、合金層または金属層と半導体層との界面に沿って不純物導入層を自己整合的に配置することが可能となる。このため、絶縁層に底面が接するように合金層または金属層を形成した場合においても、合金層または金属層がチャネル領域となる半導体層と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となる。また、合金層または金属層を介して不純物を半導体層側に拡散させることにより、半導体層側に不純物を導入するために必要な温度を下げることができ、メタルゲートや高誘電率絶縁膜へのダメージを軽減することが可能となるとともに、半導体層に不純物を導入するために半導体層に直接イオン注入を行う必要がなくなり、チャネル領域に発生する結晶欠陥を低減することができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、ダミーゲート電極を半導体層上に形成する工程と、前記半導体層のチャネル領域と接合された合金層または金属層を含んで構成されるソース／ドレイン層を形成する工程と、前記合金層または金属層に不純物を導入する工程と、前記合金層または金属層に導入された不純物を前記半導体層側に追い出すことにより、前記合金層または金属層と前記半導体層との界面に配置された不純物導入層を形成する工程と、前記ダミーゲート電極を埋め込む絶縁層を前記半導体層上に形成する工程と、前記絶縁層に埋め込まれたダミーゲート電極を除去することにより、前記ダミーゲート電極に対応した溝を前記絶縁層に形成する工程と、前記溝内にゲート電極を埋め込む工程とを備えることを特徴とする。
【００１６】
これにより、不純物導入層に対するゲート電極の配置位置の自己整合性を維持しつつ、不純物導入層の形成後にゲート電極を形成することが可能となる。このため、不純物導入層などの形成に必要な熱的負荷がゲート電極にかかることを防止することができ、ゲート電極のメタル化などを容易に行うことが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に配置された半導体層上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールが形成された半導体層上の全面に金属膜を成膜する工程と、第１の熱処理にて前記金属膜と前記半導体層とを反応させることにより、前記サイドウォールの側方に配置された合金層を形成する工程と、前記合金層を形成した時の未反応の金属膜を除去する工程と、前記合金層に不純物を導入する工程と、第２の熱処理にて前記合金層の底面を前記絶縁層に接触させることにより、前記半導体層の結晶方位面に沿って接合面が配置された合金層からなるソース／ドレイン層を形成するとともに、前記合金層に導入された不純物を前記半導体層側に拡散させ、前記ソース／ドレイン層と前記半導体層との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする。
【００１７】
これにより、チャネル領域を深さ方向に広げながら、半導体層の深さ方向全体に渡って配置された合金層にてソース／ドレイン層を構成することが可能となるとともに、合金層から追い出された不純物を半導体層側に拡散させることで不純物導入層を形成することができ、合金層と半導体層との界面に沿って不純物導入層を自己整合的に配置することが可能となる。このため、絶縁層に底面が接するように合金層を形成した場合においても、合金層がチャネル領域となる半導体層と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールが形成された半導体基板上の全面に金属膜を成膜する工程と、第１の熱処理にて前記金属膜と前記半導体基板とを反応させることにより、前記サイドウォールの側方に配置された合金層を形成する工程と、前記合金層を形成した時の未反応の金属膜を除去する工程と、前記合金層に不純物を導入する工程と、チャネル領域に対する接合面が前記半導体層の結晶方位面に沿って配置された合金層からなるソース／ドレイン層を第２の熱処理にて形成するとともに、前記合金層に導入された不純物を前記半導体基板側に拡散させ、前記ソース／ドレイン層と前記半導体基板との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、チャネル領域を深さ方向に広げながら、ソース／ドレイン層を構成する合金層を厚膜化することが可能となるとともに、合金層から追い出された不純物を半導体基板側に拡散させることで不純物導入層を形成することができ、合金層と半導体基板との界面に沿って不純物導入層を自己整合的に配置することが可能となる。このため、合金層を厚膜化した場合においても、合金層がチャネル領域となる半導体基板と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に配置された半導体層上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極およびサイドウォールをマスクとして前記半導体層をエッチングすることにより、結晶方位面に沿って前記半導体層の傾斜面を露出させる工程と、前記露出された傾斜面が覆われるようにして前記絶縁層上の全面に金属膜または合金膜を成膜する工程と、前記ゲート電極上の金属膜または合金膜を除去することにより、前記結晶方位面を介して前記半導体層と接合された金属膜または合金膜からなるソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００２１】
これにより、チャネル領域を深さ方向に広げながら、半導体層の深さ方向全体に渡って配置された金属膜または合金膜にてソース／ドレイン層を構成することが可能となるとともに、金属膜または合金膜にてソース／ドレイン層を構成するために、金属と半導体層とを反応させる必要がなくなる。このため、金属膜または合金膜にてソース／ドレイン層を構成した場合においても、金属膜または合金膜の種類の選択の幅を広げることが可能となるとともに、金属膜または合金膜の組成を安定させることが可能となり、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ショートチャネル効果を抑制することができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記金属膜または合金層に不純物を導入する工程と、前記金属膜または合金層に導入された不純物を前記半導体層側に拡散させることにより、前記ソース／ドレイン層と前記半導体層との界面に配置された不純物導入層を形成する工程とを備えることを特徴とする。
これにより、金属膜または合金層から追い出された不純物を半導体層側に拡散させることで不純物導入層を形成することができ、金属膜または合金層と半導体層との界面に沿って不純物導入層を自己整合的に配置することが可能となる。このため、絶縁層に底面が接するように金属膜または合金層を形成した場合においても、金属膜または合金層がチャネル領域となる半導体層と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極およびサイドウォールをマスクとして前記半導体基板をエッチングすることにより、前記半導体基板の結晶方位面に沿って前記半導体基板の傾斜面を露出させる工程と、前記露出された傾斜面が覆われるようにして前記半導体基板上の全面に金属膜または合金膜を成膜する工程と、前記ゲート電極上の金属膜または合金膜を除去することにより、前記結晶方位面を介して前記半導体基板と接合された金属膜または合金膜からなるソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００２４】
これにより、チャネル領域を深さ方向に広げながら、ソース／ドレイン層を構成する金属膜または合金層を厚膜化することが可能となるとともに、金属膜または合金膜にてソース／ドレイン層を構成するために、金属と半導体基板とを反応させる必要がなくなる。このため、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ショートチャネル効果を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、支持基板１１上には絶縁層１２が形成され、絶縁層１２上には単結晶半導体層１３が形成されている。なお、支持基板１１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層１２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層１３が絶縁層１２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、単結晶半導体層１３の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２６】
そして、単結晶半導体層１３上には、ゲート絶縁膜１４を介してゲート電極１５が配置されている。なお、ゲート絶縁膜１４の材質としては、例えば、ＳｉＯ2の他、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。また、ゲート電極１５の材質としては、例えば、多結晶シリコンの他、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどの金属系材料を用いるようにしてもよい。また、ゲート電極１５のゲート長は、１００ｎｍ以下とすることが好ましい。
【００２７】
そして、ゲート電極１５の一方の側壁にはサイドウォール１６ａが形成されるとともに、ゲート電極１５の他方の側壁にサイドウォール１６ｂが形成されている。また、ゲート電極１５の一方の側には、絶縁層１２に底面が接する合金層からなるソース層１８ａが配置されている。ここで、ソース層１８ａを構成する合金層は、単結晶半導体層１３の結晶方位面２０ａに沿ってチャネル領域１７に対する接合面が形成されている。また、ゲート電極１５の他方の側には、絶縁層１２に底面が接する合金層からなるドレイン層１８ｂが配置されている。ここで、ドレイン層１８ｂを構成する合金層は、単結晶半導体層１３の結晶方位面２０ｂに沿ってチャネル領域１７に対する接合面が形成されている。
【００２８】
なお、合金層は、金属と単結晶半導体層１３とを反応させて形成することができ、単結晶半導体層１３が単結晶Ｓｉからなる場合、シリサイド、単結晶半導体層１３が単結晶ＳｉＧｅからなる場合、ゲルマノシリサイド、単結晶半導体層１３が単結晶Ｇｅからなる場合、ゲルマノイドを用いることができる。また、合金層に含まれる金属は単結晶半導体層１３と反応して合金化が可能なもので、例えば、Ｔｉ、Ｃｏ、Ｗ、Ｍｏ、ＮｉまたはＰｔなどを用いることができる。ここで、合金層は単結晶半導体層１３と格子定数が近いものを選択することが好ましく、合金層と単結晶半導体層１３との格子定数の差は１％以内であることが好ましい。また、結晶方位面２０ａ、２０ｂは、例えば、単結晶半導体層１３の（１１１）面とすることができる。
【００２９】
また、ソース層１８ａを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ａに沿うようにして自己整合的に形成された不純物導入層１９ａが設けられている。また、ドレイン層１８ｂを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ｂに沿うようにして自己整合的に形成された不純物導入層１９ｂが設けられている。なお、不純物導入層１９ａ、１９ｂは、ソース層１８ａおよびドレイン層１８ｂを構成する合金層との間にエネルギー障壁ができないように高濃度にドーピングすることができる。
【００３０】
これにより、チャネル領域１７を深さ方向に広げながら、単結晶半導体層１３の深さ方向全体に渡って配置された合金層にてソース層１８ａおよびドレイン層１８ｂを構成することが可能となるとともに、接合面の平坦性を向上させつつ、合金層と単結晶半導体層１３との界面に沿って配置された不純物導入層１９ａ、１９ｂの厚みを均一化することができる。このため、絶縁層１２に底面が接するようにソース層１８ａおよびドレイン層１８ｂに合金層を形成した場合においても、合金層がチャネル領域となる単結晶半導体層１３と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース層１８ａおよびドレイン層１８ｂの低抵抗化を図ることが可能となるとともに、ゲート電極１５による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００３１】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図２において、半導体基板３１上には、ゲート絶縁膜３４を介してゲート電極３５が配置されている。そして、ゲート電極３５の一方の側壁にはサイドウォール３６ａが形成されるとともに、ゲート電極３５の他方の側壁にサイドウォール３６ｂが形成されている。また、ゲート電極３５の一方の側には、半導体基板３１に埋め込まれた合金層からなるソース層３８ａが配置されている。ここで、ソース層３８ａを構成する合金層は、半導体基板３１の結晶方位面４０ａに沿ってチャネル領域３７に対する接合面が形成されている。また、ゲート電極３５の他方の側には、半導体基板３１に埋め込まれた合金層からなるドレイン層３８ｂが配置されている。ここで、ドレイン層３８ｂを構成する合金層は、半導体基板３１の結晶方位面２０ｂに沿ってチャネル領域３７に対する接合面が形成されている。なお、半導体基板３１として（１００）基板を用いた場合、結晶方位面４０ａ、４０ｂは、例えば、半導体基板３１の（１１１）面とすることができる。また、合金層３８ａ、３８ｂは、半導体基板３１が単結晶Ｓｉからなる場合、シリサイドを用いることができる
また、ソース層３８ａを構成する合金層と半導体基板３１との界面には、半導体基板３１との界面に沿うようにして自己整合的に形成された不純物導入層３９ａが設けられている。また、ドレイン層３８ｂを構成する合金層と半導体基板３１との界面には、半導体基板３１との界面に沿うようにして自己整合的に形成された不純物導入層３９ｂが設けられている。なお、不純物導入層３９ａ、３９ｂは、ソース層３８ａおよびドレイン層３８ｂを構成する合金層との間にエネルギー障壁ができないように高濃度にドーピングすることができる。
【００３２】
これにより、チャネル領域３７を深さ方向に広げながら、ソース層３８ａおよびドレイン層３８ｂを構成する合金層を厚膜化することが可能となるとともに、チャネル領域３７に対する接合面の平坦性を向上させつつ、合金層と半導体基板３１との界面に沿って配置された不純物導入層３９ａ、３９ｂの厚みを均一化することができる。このため、半導体基板３１に形成される合金層を厚膜化した場合においても、合金層がチャネル領域となる半導体基板３１と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース層３８ａおよびドレイン層３８ｂの低抵抗化を図ることが可能となるとともに、ゲート電極３５による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００３３】
図３（ｂ）は、本発明の第３実施形態に係る半導体装置の概略構成を示す斜視図、図３（ａ）は、図３（ｂ）のＰ面で切断した断面図である。
図３において、支持基板５１上には絶縁層５２が形成され、絶縁層５２上には、フィン形状を持つ単結晶半導体層５３が形成されている。そして、単結晶半導体層５３上には絶縁層６１が形成されるとともに、単結晶半導体層５３の両側の側壁には、単結晶半導体層５３を跨るようにして配置されたゲート電極５５がゲート絶縁膜５４を介して形成されている。そして、ゲート電極５５の一方の側壁にはサイドウォール５６ａが形成されるとともに、ゲート電極５５の他方の側壁にサイドウォール５６ｂが形成されている。また、ゲート電極５５の一方の側には、単結晶半導体層５３全体が合金層で埋め尽くされたソース層５８ａが配置されている。ここで、ソース層５８ａを構成する合金層は、単結晶半導体層５３の結晶方位面６０ａに沿って深さ方向に広がるようにチャネル領域５７に対する接合面が形成されている。また、ゲート電極５５の他方の側には、単結晶半導体層５３全体が合金層で埋め尽くされたドレイン層５８ｂが配置されている。ここで、ドレイン層５８ｂを構成する合金層は、単結晶半導体層５３の結晶方位面６０ｂに沿って深さ方向に広がるようにチャネル領域５７に対する接合面が形成されている。なお、合金層５８ａ、５８ｂは、半導体基板５１が単結晶Ｓｉからなる場合、シリサイドを用いることができる。また、結晶方位面６０ａ、６０ｂは、例えば、単結晶半導体層５３の（１１１）面とすることができる。
【００３４】
また、ソース層５８ａを構成する合金層と単結晶半導体層５３との界面には、結晶方位面６０ａに沿うようにして自己整合的に形成された不純物導入層５９ａが設けられている。また、ドレイン層５８ｂを構成する合金層と単結晶半導体層５３との界面には、結晶方位面６０ｂに沿うようにして自己整合的に形成された不純物導入層５９ｂが設けられている。なお、不純物導入層５９ａ、５９ｂは、ソース層５８ａおよびドレイン層５８ｂを構成する合金層との間にエネルギー障壁ができないように高濃度にドーピングすることができる。
【００３５】
これにより、チャネル領域５７を深さ方向に広げながら、チャネル領域５７のポテンシャルを複数の方向から制御することが可能となるとともに、単結晶半導体層５３の深さ方向全体に渡って配置された合金層にてソース層５８ａおよびドレイン層５８ｂを構成することが可能となる。このため、ソース層５８ａおよびドレイン層５８ｂの低抵抗化を図ることが可能となるとともに、ショートチャネル効果を抑制しつつ、電流駆動能力を向上させることができる。
【００３６】
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
図４において、支持基板１７１上には絶縁層１７２が形成され、絶縁層１７２上には単結晶半導体層１７３が形成されている。そして、単結晶半導体層１７３上には、ゲート絶縁膜１７４を介してゲート電極１７５が配置されている。そして、ゲート電極１７５の一方の側壁にはサイドウォール１７６ａが形成されるとともに、ゲート電極１７５の他方の側壁にサイドウォール１７６ｂが形成されている。また、ゲート電極１７５の一方の側には、絶縁層１７２に底面が接する金属層からなるソース層１７８ａが配置されている。ここで、ソース層１７８ａを構成する金属層は、単結晶半導体層１７３の結晶方位面１８０ａに沿ってチャネル領域１７７に対する接合面が形成され、単結晶半導体層１７３との間でショットキー接合が行われている。また、ゲート電極１７５の他方の側には、絶縁層１７２に底面が接する金属層からなるドレイン層１７８ｂが配置されている。ここで、ドレイン層１７８ｂを構成する金属層は、単結晶半導体層１７３の結晶方位面１８０ｂに沿ってチャネル領域１７７に対する接合面が形成され、単結晶半導体層１７３との間でショットキー接合が行われている。なお、結晶方位面１８０ａ、１８０ｂは、例えば、単結晶半導体層１７３の（１１１）面とすることができる。また、ソース層１７８ａおよびドレイン層１７８ｂを構成する金属層としては、例えば、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどを用いることができる。
【００３７】
これにより、チャネル領域１７７を深さ方向に広げながら、単結晶半導体層１７３の深さ方向全体に渡って配置された金属層にてソース層１７８ａおよびドレイン層１７８ｂを構成することが可能となる。このため、ソース層１７８ａおよびドレイン層１７８ｂの低抵抗化を図ることが可能となるとともに、ゲート電極１７５による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００３８】
なお、ソース層１７８ａを構成する合金層と単結晶半導体層１７３との界面には、結晶方位面１８０ａに沿うようにして自己整合的に形成された不純物導入層を設けるようにしてもよい。また、ドレイン層１７８ｂを構成する合金層と単結晶半導体層１７３との界面には、結晶方位面１８０ｂに沿うようにして自己整合的に形成された不純物導入層を設けるようにしてもよい。また、図４の構成では、ＳＯＩ基板を用いる方法を例にとって説明したが、バルク基板を用いる方法に適用してもよい。
【００３９】
図５（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の特性のシミュレーション結果を従来例と比較して示す図、図５（ｃ）、（ｄ）は、図５（ａ）、（ｂ）のシミュレーションに用いた半導体装置の構成を示す断面図である。なお、図５（ａ）は、チャネル方向のポテンシャル分布のシミュレーション結果を従来例と比較して示す図、図５（ｂ）は、ＶG−ＩD特性のシミュレーション結果を従来例と比較して示す図、図５（ｃ）は今回のシミュレーションで従来例として用いた構成を示す断面図、５（ｄ）は今回のシミュレーションで本発明の一例として用いた構成を示す断面図である。
【００４０】
図５（ｃ）において、ＢＯＸ層７２上には単結晶Ｓｉ層７３が形成されている。そして、単結晶Ｓｉ層７３上には、ゲート絶縁膜７４を介してゲート電極７５が配置されている。そして、単結晶Ｓｉ層７３には、チャネル領域７７の長さが深さ方向に一定に維持されるようにして、ニッケルダイシリサイドからなるソース層７８ａおよびドレイン層７８ｂが形成されている。
【００４１】
一方、図５（ｄ）において、ＢＯＸ層８２上には単結晶Ｓｉ層８３が形成されている。そして、単結晶Ｓｉ層８３上には、ゲート絶縁膜８４を介してゲート電極８５が配置されている。そして、単結晶Ｓｉ層８３には、チャネル領域７７が単結晶Ｓｉ層８３の（１１１）面に沿って深さ方向に広がるようにして、ニッケルダイシリサイドからなるソース層８８ａおよびドレイン層８８ｂが形成されている。
【００４２】
そして、単結晶Ｓｉ層７３、８３の膜厚Ｔｓを１０ｎｍ、ゲート電極７５、８５のゲート長Ｌｇを２０ｎｍ、ゲート電極７５、８５の仕事関数φMを４．６ｅＶ、ゲート絶縁膜７４、８４の膜厚を１ｎｍ、チャネル領域７７、８７の表面の長さＬ１をいずれも２０ｎｍ、チャネル領域７７の底面の長さＬ２を２０ｎｍ、チャネル領域８７の底面の長さＬ２を４０ｎｍとし、ソース層７８ａ、８８ａを接地するとともに、ドレイン層７８ｂ、８８ｂにドレイン電圧ＶD＝０．６Ｖを印加した状態でシミュレーションを行った。
【００４３】
この結果、図５（ａ）に示すように、図５（ｄ）の構成では、図５（ｃ）に構成に比べて、ゲート電極８５によるチャネル領域８７の底面でのポテンシャルの支配力が向上し、チャネル領域８７の底面でのエネルギー障壁が高くなっていることが判る。
また、図５（ｂ）に示すように、図５（ｄ）の構成では、図５（ｃ）に構成に比べて、オン電流の低下を抑制しつつ、オフ電流の増大を抑制できることが判る。
【００４４】
図６は、本発明の一実施形態に係る半導体装置のＶG−ＩD特性およびＶG−ＩG特性を示す図である。なお、図６の特性は、図１の構成の電界効果型トランジスタを試作して測定した。ここで、単結晶半導体層１３として単結晶Ｓｉ、ゲート絶縁膜１４の材質としてＨｆＡｌＯX、ソース層１８ａおよびドレイン層１８ｂの材質としてニッケルダイシリサイドゲートを用い、電極１５のゲート長＝８ｎｍとした。
【００４５】
図６において、サブスレッショルドスロープ値として１２２ｍＶ／ｄｅｃ．が得られ、ゲート長＝８ｎｍと短くした場合においても、ショートチャネル効果による特性の劣化を抑えることができた。
図７は、本発明の第５実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【００４６】
図７（ａ）において、支持基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には単結晶半導体層１０３が形成されている。そして、単結晶半導体層１０３の表面の熱酸化を行うことにより、単結晶半導体層１０３の表面にゲート絶縁膜１０４を形成する。そして、ゲート絶縁膜１０４が形成された単結晶半導体層１０３上に、ＣＶＤなどの方法により導電体膜を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電体膜をパターニングすることにより、ゲート電極１０５を単結晶半導体層１０３上に形成する。そして、ＣＶＤなどの方法により、単結晶半導体層１０３上の全面に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１０５の側壁にサイドウォール１０６ａ、１０６ｂをそれぞれ形成する。
【００４７】
次に、図７（ｂ）に示すように、スパッタリングなどの方法により、サイドウォール１０６ａ、１０６ｂが形成された単結晶半導体層１０３上に金属膜１０７を成膜する。ここで、金属膜１０７は単結晶半導体層１０３と反応して合金化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。
次に、図７（ｃ）に示すように、金属膜１０７が形成された単結晶半導体層１０３の熱処理を行い、単結晶半導体層１０３と金属膜１０７とを反応させることにより、サイドウォール１０６ａ、１０６ｂの側方にそれぞれ配置された合金層１１１ａ、１１１ｂを単結晶半導体層１０３に形成する。そして、合金層１１１ａ、１１１ｂを形成した後に、金属膜１０７のウェットエッチングを行うことにより、未反応の金属膜１０７を除去する。
【００４８】
次に、図７（ｄ）に示すように、ゲート電極１０５およびサイドウォール１０６ａ、１０６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物１１２のイオン注入ＩＮ１を行うことにより、合金層１１１ａ、１１１ｂ内に不純物１１２を導入する。
次に、図７（ｅ）に示すように、不純物１１２が合金層１１１ａ、１１１ｂ内に注入された状態で単結晶半導体層１０３の熱処理を行うことにより、単結晶半導体層１０３の結晶方位面１１０ａ、１１０ｂにそれぞれ沿って合金層１１１ａ、１１１ｂとの接合面を形成させながら、絶縁層１０２に底面が接触した合金層１１１ａ、１１１ｂからそれぞれ構成されるソース層１０８ａおよびドレイン層１０８ｂを形成する。ここで、不純物１１２が合金層１１１ａ、１１１ｂ内に注入された状態で単結晶半導体層１０３の熱処理を行うと、合金層１１１ａ、１１１ｂ内に注入された不純物１１２が単結晶半導体層１０３側に拡散し、ソース層１０８ａおよびドレイン層１０８ｂと単結晶半導体層１０３との界面にそれぞれ配置された不純物導入層１０９ａ、１０９ｂが自己整合的に形成される。
【００４９】
これにより、チャネル領域１０３を深さ方向に広げながら、単結晶半導体層１０３の深さ方向全体に渡って配置された合金層にてソース層１０８ａおよびドレイン層１０８ｂを構成することが可能となるとともに、合金層１１１ａ、１１１ｂから追い出された不純物１１２を単結晶半導体層１０３側に拡散させることで不純物導入層１０９ａ、１０９ｂをそれぞれ形成することができ、ソース層１０８ａおよびドレイン層１０８ｂと単結晶半導体層１０３との界面に沿って不純物導入層１０９ａ、１０９ｂをそれぞれ自己整合的に配置することが可能となる。このため、絶縁層１０２に底面が接するように合金層をソース層１０８ａおよびドレイン層１０８ｂに形成した場合においても、合金層がチャネル領域となる単結晶半導体層１０３と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース層１０８ａおよびドレイン層１０８ｂの低抵抗化を図ることが可能となるとともに、ゲート電極１０５による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００５０】
また、合金層１１１ａ、１１１ｂを介して不純物１１２を単結晶半導体層１０３側に拡散させることにより、単結晶半導体層１０３側に不純物１１２を導入するために必要な温度を下げることができ、メタルゲートや高誘電率絶縁膜へのダメージを軽減することが可能となるとともに、単結晶半導体層１０３に不純物１１２を導入するために単結晶半導体層１０３に直接イオン注入ＩＮ１を行う必要がなくなり、チャネル領域１０３に発生する結晶欠陥を低減することができる。
【００５１】
図８は、本発明の第６実施形態に係る半導体装置の製造方法を示す断面図である。
図８（ａ）において、図７（ｅ）の工程の後、ＣＶＤなどの方法によって絶縁膜１１３を単結晶半導体層１０３上の全面に堆積する。なお、この第６実施形態では、ゲート電極１０５の代わりにダミーゲート電極１０５´を形成してから図７の工程を行う。ここで、ダミーゲート電極１０５´の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。そして、ＣＭＰ（化学的機械的研磨）またはエッチバックなどの方法にて絶縁膜１１３を薄膜化することにより、ダミーゲート電極１０５´の表面を露出させる。
【００５２】
次に、図８（ｂ）に示すように、ウェットエッチングなどの方法により、単結晶半導体層１０３上に絶縁膜１１３を残したままダミーゲート電極１０５´を除去し、サイドウォール１０６ａ、１０６ｂが側壁に配置された溝１１４を絶縁膜１１３に形成する。
次に、図８（ｃ）に示すように、ＣＶＤなどの方法により、溝１１４内が埋め込まれるように配置された導電体膜を絶縁膜１１３上に形成する。そして、ＣＭＰなどの方法にて導電体膜を薄膜化することにより、溝１１４内に埋め込まれたゲート電極１１５を単結晶半導体層１０３上に形成する。
【００５３】
これにより、不純物導入層１０９ａ、１０９ｂに対するゲート電極１１５の配置位置の自己整合性を維持しつつ、不純物導入層１０９ａ、１０９ｂの形成後にゲート電極１１５を形成することが可能となる。このため、不純物導入層１０９ａ、１０９ｂなどの形成に必要な熱的負荷がゲート電極１１５にかかることを防止することができ、ゲート電極１１５のメタル化などを容易に行うことが可能となる。
【００５４】
図９は、本発明の第７実施形態に係る半導体装置の製造方法を示す断面図である。
図９（ａ）において、支持基板２０１上には絶縁層２０２が形成され、絶縁層２０２上には単結晶半導体層２０３が形成されている。そして、単結晶半導体層２０３の表面の熱酸化を行うことにより、単結晶半導体層２０３の表面にゲート絶縁膜２０４を形成する。そして、ゲート絶縁膜２０４が形成された単結晶半導体層２０３上に、ＣＶＤなどの方法により導電体膜を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電体膜をパターニングすることにより、ゲート電極２０５を単結晶半導体層２０３上に形成した後、ゲート電極２０５の側壁にサイドウォール２０６ａ、２０６ｂをそれぞれ形成する。
【００５５】
次に、図９（ｂ）に示すように、ゲート電極２０５およびサイドウォール２０６ａ、２０６ｂをマスクとして単結晶半導体層２０３をウェットエッチングすることにより、結晶方位面２１０ａ、２１０ｂに沿って単結晶半導体層２０３の傾斜面を露出させながら、ゲート電極２０５の両側の単結晶半導体層２０３を除去する。なお、結晶方位面２１０ａ、２１０ｂは、例えば、（１１１）面とすることができる。また、単結晶半導体層２０３のエッチング液としては、例えば、ＫＯＨやＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）溶液を用いることができる。
【００５６】
次に、図９（ｃ）に示すように、スパッタリングなどの方法により、結晶方位面２１０ａ、２１０ｂが覆われるようにして絶縁層２０２上に金属膜２０７を成膜する。ここで、金属膜２０７としては、例えば、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどを用いることができる。また、金属膜２０７の代わりに、シリサイドなどの合金膜を絶縁層２０２上に成膜してもよい。
【００５７】
図９（ｄ）に示すように、ＣＭＰなどの方法にて金属膜２０７を平坦化することにより、ゲート電極２０５上の金属膜２０７を除去し、結晶方位面２１０ａ、２１０ｂをそれぞれ介して単結晶半導体層２０３とショットキー接合された金属膜２０７からなるソース層２０８ａおよびドレイン層２０８ｂを形成する。
次に、図９（ｅ）に示すように、ゲート電極２０５およびサイドウォール２０６ａ、２０６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物２１１のイオン注入ＩＮ２を行うことにより、ソース層２０８ａおよびドレイン層２０８ｂの金属膜２０７内に不純物２１１を導入する。
【００５８】
次に、図９（ｆ）に示すように、不純物２１１が金属膜２０７内に注入された状態で単結晶半導体層２０３の熱処理を行うことにより、金属膜２０７内に注入された不純物２１１を単結晶半導体層２０３側に拡散させ、ソース層２０８ａおよびドレイン層２０８ｂと単結晶半導体層２０３との界面にそれぞれ配置された不純物導入層２０９ａ、２０９ｂを自己整合的に形成する。
【００５９】
これにより、チャネル領域２０３を深さ方向に広げながら、単結晶半導体層２０３の深さ方向全体に渡って配置された金属膜または合金膜にてソース層２０８ａおよびドレイン層２０８ｂを構成することが可能となるとともに、金属膜または合金膜にてソース層２０８ａおよびドレイン層２０８ｂを構成するために、金属と単結晶半導体層２０３とを反応させる必要がなくなる。このため、金属膜または合金膜にてソース層２０８ａおよびドレイン層２０８ｂを構成した場合においても、金属膜または合金膜の種類の選択の幅を広げることが可能となるとともに、金属膜または合金膜の組成を安定させることが可能となり、ソース層２０８ａおよびドレイン層２０８ｂの低抵抗化を図ることが可能となるとともに、ショートチャネル効果を抑制することができる。
【００６０】
なお、図９の実施形態では、ソース層２０８ａおよびドレイン層２０８ｂと単結晶半導体層２０３との界面に不純物導入層２０９ａ、２０９ｂを形成する方法について説明したが、不純物導入層２０９ａ、２０９ｂはなくてもよい。また、図９の構成では、ＳＯＩ基板を用いる方法を例にとって説明したが、バルク基板を用いる方法に適用してもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す断面図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す図。
【図４】本発明の第４実施形態に係る半導体装置の概略構成を示す図。
【図５】本発明の一実施形態に係る半導体装置の特性のシミュレーション結果を従来例と比較して示す図。
【図６】本発明の一実施形態に係る半導体装置のＶG−ＩD、ＩG特性を示す図。
【図７】本発明の第５実施形態に係る半導体装置の製造方法を示す断面図。
【図８】本発明の第６実施形態に係る半導体装置の製造方法を示す断面図。
【図９】本発明の第７実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００６２】
１１、３１、５１、１７１、１０１、２０１  支持基板、１２、３２、５２、６１、１７２、１０２、２０２  絶縁層、１３、３３、５３、１７３、１０３、２０３  単結晶半導体層、１４、３４、５４、７４、８４、１７４、１０４、２０４  ゲート絶縁膜、１５、３５、５５、７５、８５、１７５、１０５、１１５、２０５  ゲート電極、１０５´  ダミーゲート電極、１６ａ、１６ｂ、３６ａ、３６ｂ、５６ａ、５６ｂ、１７６ａ、１７６ｂ、１０６ａ、１０６ｂ、２０６ａ、２０６ｂ  サイドウォール、１７、３７、５７、１７７  チャネル領域、１８ａ、３８ａ、５８ａ、７８ａ、８８ａ、１７８ａ、１０８ａ  ソース層、１８ｂ、３８ｂ、５８ｂ、７８ｂ、８８ｂ、１７８ｂ、１０８ｂ  ドレイン層、１９ａ、１９ｂ、３９ａ、３９ｂ、５９ａ、５９ｂ、１０９ａ、１０９ｂ、２０９ａ、２０９ｂ  不純物導入層、２０ａ、２０ｂ、４０ａ、４０ｂ、６０ａ、６０ｂ、１８０ａ、１８０ｂ、１１０ａ、１１０ｂ、２１０ａ、２１０ｂ  結晶方位面、７２、８２  ＢＯＸ層、７３、８３  単結晶Ｓｉ層、１０７、２０７  金属膜、１１１ａ、１１１ｂ  合金層、１１２、２１１  不純物、ＩＮ１、ＩＮ２  イオン注入、１１３  絶縁膜、１１４  溝
【図１】
2006344804.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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