(57)【要約】      （修正有）【課題】製造ばらつきによる読み出し特性の劣化を抑制することが可能な磁気ランダムアクセスメモリを提供する。【解決手段】磁気ランダムアクセスメモリは、記憶素子として使用するマトリクス状に配置された第１の磁気抵抗効果素子ＭＴＪ１−０と、該第１の磁気抵抗効果素子が接続されたビット線と読み出し用バイアス電源との間に介挿されて、該読み出し用バイアス電源回路からの負荷電流を供給する第２の磁気抵抗効果素子ＢＭＴＪ１とを具備する。【選択図】      図１
2006344258.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子として使用する第１の磁気抵抗効果素子と、
読み出し用バイアス回路の電流負荷として使用する第２の磁気抵抗効果素子と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記第１の磁気抵抗効果素子がメモリセルアレイ領域内にマトリクス状に配置され、
前記第２の磁気抵抗効果素子が前記メモリセルアレイ領域内に存在する
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記第１及び第２の磁気抵抗効果素子の一端に共通して接続されたビット線と、
前記第１の磁気抵抗効果素子の他端に接続され、第１の電位が供給される第１の端子と、
前記第２の磁気抵抗効果素子の他端に接続され、前記第１の電位と異なる第２の電位が供給される第２の端子と
をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
第１の電流経路を有し、前記第１の電流経路の一端が前記第１の磁気抵抗効果素子の前記他端に接続され、前記第１の電流経路の他端が前記第１の端子に接続された第１のスイッチング素子と、
第２の電流経路を有し、前記第２の電流経路の一端が前記第２の磁気抵抗効果素子の前記他端に接続され、前記第２の電流経路の他端が前記第２の端子に接続された第２のスイッチング素子と
をさらに具備することを特徴とする請求項３に記載の磁気ランダムアクセスメモリ。
【請求項５】
第１の電流経路を有し、前記第１の電流経路の一端が前記第１の磁気抵抗効果素子の前記他端に接続され、前記第１の電流経路の他端が前記第１の端子に接続された第１のスイッチング素子と、
第２の電流経路を有し、前記第２の電流経路の一端が前記第２の磁気抵抗効果素子の前記一端に接続され、前記第２の電流経路の他端が前記ビット線に接続された第２のスイッチング素子と
をさらに具備することを特徴とする請求項３に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果（Magneto Resistive）を利用して“１”、“０”情報の記憶を行う構造をメモリセルとして用いた磁気ランダムアクセスメモリ（ＭＲＡＭ；Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
情報記憶素子としてトンネル型磁気抵抗効果（Tunneling Magneto Resistive；以後ＴＭＲと表記）を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ；Magnetic Random Access Memory）のメモリセルが、例えば非特許文献１に開示されている。
【０００３】
ＴＭＲを示すＭＴＪ（Magnetic Tunnel Junction）素子は、絶縁膜を２枚の磁性体薄膜で挟んだ構造を有している。このＭＴＪ素子では、上下の磁性体のスピンの向きが互いに平行になった場合と互いに反平行になった場合との２つの状態を作ることが可能である。
【０００４】
スピンの向きが上下の磁性体で互いに平行になった場合に、磁性体間に挟まれた薄い絶縁膜を流れるトンネル抵抗は最も低くなり、この状態で例えば“１”を記憶させることができる。一方、スピンの向きが上下の磁性体で互いに反平行になった場合に、トンネル抵抗は最も高くなり、この状態で例えば“０”を記憶させることができる。
【０００５】
この例では、１ビットのデータを２つのセル、つまり、２つのＭＯＳトランジスタ＋２つのＭＴＪ素子に相補値を持たせて記憶する。読み出しは、２つのセルに電流負荷から電流を流し、差電流を増幅し、２つのセルのどちらの読み出し電流が大きいかでデータを判断する。
【０００６】
上記例では、電流負荷の具体的な回路形式は提示されてはいない。しかし、例えば非特許文献２には、電流負荷の一例として、Differential current conveyorとしてＭＯＳ回路を用いている。電流の大小を読み出すメモリとして、例えば、フラッシュメモリがあるが、この場合も電流負荷としてはＭＯＳ回路を用いている。
【０００７】
ここで、電流負荷の抵抗値をＭＴＪ素子の抵抗に対して、どのような割合で設定すると、信号差が大きくなるかを考察する。
【０００８】
図９は、従来技術による磁気ランダムアクセスメモリの概略的な構成図を示す。図９に示すように、ＭＴＪ素子の抵抗をＲ、ＭＲ（Magentiresistive Ratio）比をｍ、電流負荷の抵抗値をＬ、電流負荷のバイアス電流をＩとする。センスアンプの入力電圧は、ＭＴＪ素子の抵抗Ｒと電流負荷の抵抗Ｌとの分圧となる。非特許文献１に習って、２つのセルに相補データが書かれているものとする。選択ＭＯＳトランジスタの抵抗は寄生抵抗が入ると、２つのセル間の差電圧を減少させるため、ＭＴＪ素子の抵抗Ｒに対して無視できるように設計すると、２つのセルの差電圧Ｖｓは、式（１）のようになる。
【０００９】
Ｖｓ＝Ｉ×［Ｒ・（１＋ｍ）／｛Ｌ＋Ｒ・（１＋ｍ）｝−Ｒ／（Ｌ＋Ｒ）］…（１）
この式（１）において、Ｌ／Ｒ＝ｒとして、ｄＶｓ／ｄｒを求めて、Ｖｓの極大値を求める。その結果、以下の式（２）、（３）のようになる。
【００１０】
Ｖｓ＝Ｉ×ｍ×ｒ／｛（１＋ｒ）×（１＋ｍ＋ｒ）｝…（２）
ｄＶｓ／ｄｒ＝Ｉ×ｍ×（１＋ｍ−ｒ２）／｛（１＋ｒ）２×（１＋ｍ＋ｒ）２｝…（３）
ｍ、ｒは当然正であるから、Ｖｓはｒ＝√（１＋ｍ）で極大値をとる。ｍは、金属強磁性体を用いたＭＴＪ素子では、０．２から０．４程度である。そのため、ｒは、大雑把には１程度である。つまり、電流負荷の抵抗値Ｌは、ＭＴＪ素子の抵抗Ｒと同程度にするのが望ましい。
【００１１】
ここで、２つのセルに対する電流負荷としてのＭＯＳトランジスタの抵抗がｍ程度ずれると信号差が生じなくなるのは、容易に推定できる。そのため、製造ばらつきを避けるために、ＭＯＳトランジスタのチャネル長及びチャネル幅は大きめに設定し、また、複数のＭＯＳトランジスタを並列に用いる。従って、回路のレイアウト面積は大きくなる。
【００１２】
また、ＭＴＪ素子の製造工程とＭＯＳトランジスタの製造工程とは別工程であるため、製造ばらつきは独立事象と考えることができる。すなわち、ＭＯＳトランジスタのチャネル幅は、シリコン基板の表面に素子領域を形成する工程で決定され、チャネル幅は、ゲート電極を形成する工程で決定されている。その他、ＭＯＳトランジスタの特性を決定する重要な工程として、ゲート絶縁膜を形成する工程、チャネル不純物を注入する工程がある。ＭＴＪ素子の抵抗値を決定する重要な工程は、ＭＴＪ素子のトンネル絶縁膜を形成する工程、ＭＴＪ素子をセル毎に分断する工程がある。つまり、ＭＴＪ素子の抵抗値とＭＯＳトランジスタの抵抗値との製造ばらつきには関連性がないこととなる。従って、注意深く製造しないと、容易に、ＭＴＪ素子の抵抗値とＭＯＳトランジスタの抵抗値との比は、大きく１から逸脱する可能性がある。
【００１３】
以上のように、従来技術では、製造ばらつきによって、ＭＴＪ素子の抵抗値と電流負荷としてのＭＯＳトランジスタの抵抗値とを同程度にすることが困難であり、読み出し特性に悪影響を及ぼす場合があった。
【非特許文献１】Roy Scheuerlein et.al, ISSCC2000 Technical Digest p.128, 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
【非特許文献２】Peter K. Naji et.al, ISSCC2001 Technical Digest p.122, 「A 256kb 3.0V  1T1MTJ  Nonvolatile Magnetoresistive RAM」, Figure 7.6.4
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、製造ばらつきによる読み出し特性の劣化を抑制することが可能な磁気ランダムアクセスメモリを提供する。
【課題を解決するための手段】
【００１５】
本発明の一視点による磁気ランダムアクセスメモリは、記憶素子として使用する第１の磁気抵抗効果素子と、読み出し用バイアス回路の電流負荷として使用する第２の磁気抵抗効果素子とを具備する。
【発明の効果】
【００１６】
本発明によれば、製造ばらつきによる読み出し特性の劣化を抑制することが可能な磁気ランダムアクセスメモリを提供できる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１８】
［第１の実施形態］
第１の実施形態は、１ビットのデータを２つのセルに記憶する例である。
【００１９】
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの概略的な回路図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの回路構成について説明する。
【００２０】
図１に示すように、第１の実施形態に係る磁気ランダムアクセスメモリでは、複数のメモリセルＭＣ０−０，ＭＣ１−０，ＭＣ０−１，ＭＣ１−１がマトリクス状に配置され、メモリセルアレイＭＣＡが形成されている。
【００２１】
メモリセルＭＣ０−０，ＭＣ１−０，ＭＣ０−１，ＭＣ１−１は、記憶素子として使用するＭＴＪ素子（磁気抵抗効果素子）ＭＴＪ０−０，ＭＴＪ１−０，ＭＴＪ０−１，ＭＴＪ１−１と、読み出し用のスイッチング素子として機能するＭＯＳトランジスタＴｒ０−０，Ｔｒ１−０，Ｔｒ０−１，Ｔｒ１−１とをそれぞれ有する。
【００２２】
ＭＴＪ素子ＭＴＪ１−０，ＭＴＪ１−１の一端は、共通のビット線ＢＬに接続されている。ＭＴＪ素子ＭＴＪ０−０，ＭＴＪ０−１の一端は、共通のビット線／ＢＬに接続されている。ビット線ＢＬ，／ＢＬには、センスアンプＳ／Ａが接続されている。このセンスアンプＳ／Ａとしては、例えばＤＲＡＭなどで用いられるダイナミックラッチを用いれば、コンパクトな構成にできる。
【００２３】
ＭＴＪ素子ＭＴＪ０−０の他端は、ＭＯＳトランジスタＴｒ０−０の電流経路の一端に接続されている。ＭＴＪ素子ＭＴＪ１−０の他端は、ＭＯＳトランジスタＴｒ１−０の電流経路の一端に接続されている。ＭＴＪ素子ＭＴＪ０−１の他端は、ＭＯＳトランジスタＴｒ０−１の電流経路の一端に接続されている。ＭＴＪ素子ＭＴＪ１−１の他端は、ＭＯＳトランジスタＴｒ１−１の電流経路の一端に接続されている。
【００２４】
ＭＯＳトランジスタＴｒ１−０，Ｔｒ１−１の電流経路の他端は、接地電位を供給するための共通の接地端子ＶＳＳ１に接続されている。ＭＯＳトランジスタＴｒ０−０，Ｔｒ０−１の電流経路の他端は、接地電位を供給するための共通の接地端子ＶＳＳ０に接続されている。
【００２５】
ＭＯＳトランジスタＴｒ０−０，Ｔｒ１−０のゲートは、共通の読み出し用のワード線ＷＬ０に接続されている。ＭＯＳトランジスタＴｒ０−１，Ｔｒ１−１のゲートは、共通の読み出し用のワード線ＷＬ１に接続されている。
【００２６】
ここで、第１の実施形態では、１ビットのデータを２つのセルを用いて記憶する。つまり、メモリセルＭＣ０−０，ＭＣ１−０がペアとなり、ＭＴＪ素子ＭＴＪ０−０に“０”データが記憶され、ＭＴＪ素子ＭＴＪ１−０にＭＴＪ素子ＭＴＪ０−０の相補データである“１”データが記憶される。同様に、メモリセルＭＣ０−１，ＭＣ１−１がペアとなり、ＭＴＪ素子ＭＴＪ０−１に“０”データが記憶され、ＭＴＪ素子ＭＴＪ１−１にＭＴＪ素子ＭＴＪ０−１の相補データである“１”データが記憶される。
【００２７】
このようなメモリセルアレイＭＣＡ内には、電流バイアス回路として、メモリセルＭＣ０−０，ＭＣ１−０，ＭＣ０−１，ＭＣ１−１と同じ構成の電流バイアス用セルＢＣ０，ＢＣ１が配置されている。
【００２８】
電流バイアス用セルＢＣ０，ＢＣ１は、読み出し時の電流負荷として使用するＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１と、読み出し用のスイッチング素子として機能するＭＯＳトランジスタＢＴｒ０，ＢＴｒ１とをそれぞれ有する。
【００２９】
ＭＴＪ素子ＢＭＴＪ１の一端はビット線ＢＬに接続され、ＭＴＪ素子ＢＭＴＪ１の他端はＭＯＳトランジスタＢＴｒ１の電流経路の一端に接続されている。ＭＴＪ素子ＢＭＴＪ０の一端はビット線／ＢＬに接続され、ＭＴＪ素子ＢＭＴＪ０の他端はＭＯＳトランジスタＢＴｒ０の電流経路の一端に接続されている。ＭＯＳトランジスタＢＴｒ１，ＢＴｒ０の電流経路の他端には、装置内部で生成したバイアス電位を供給するための共通のバイアス端子ＶＢＩＡＳが接続されている。ＭＯＳトランジスタＢＴｒ１，ＢＴｒ０のゲートには、共通の読み出し用のワード線ＢＷＬが接続されている。
【００３０】
尚、ＭＯＳトランジスタＢＴｒ１，ＢＴｒ０の電流経路の他端に供給する電位とＭＯＳトランジスタＴｒ１−０，Ｔｒ１−１，Ｔｒ０−０，Ｔｒ０−１の電流経路の他端に供給する電位とに高低差があればよい。従って、ＭＯＳトランジスタＢＴｒ１，ＢＴｒ０の電流経路の他端には、電源電位を供給するための電源端子を接続してもよい。また、ＭＯＳトランジスタＢＴｒ１，ＢＴｒ０の電流経路の他端に接地電位を供給するための接地端子を接続し、ＭＯＳトランジスタＴｒ１−０，Ｔｒ１−１，Ｔｒ０−０，Ｔｒ０−１の電流経路の他端にバイアス電位又は電源電位を供給するためのバイアス端子又は電源端子を接続してもよい。
【００３１】
図２は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの概略的な断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの断面構造について説明する。尚、図２は、図１のメモリセルＭＣ１−０，ＭＣ１−１と電流バイアス用セルＢＣ１の断面構造の一例を示す。
【００３２】
図２に示すように、メモリセルＭＣ１−０，ＭＣ１−１と電流バイアス用セルＢＣ１とが同一の半導体基板１１上に形成されている。半導体基板１１上にゲート電極１２ａ，１２ｂ，１２ｃが形成され、このゲート電極１２ａ，１２ｂ，１２ｃの両側の半導体基板１１内にはソース／ドレイン拡散層１３ａ，１３ｂ，１３ｃが形成されている。これにより、ＭＯＳトランジスタＴｒ１−０，Ｔｒ１−１，ＢＴｒ１が形成されている。ここで、ゲート電極１２ａ，１２ｂ，１２ｃは、読み出し用のワード線ＷＬ０，ＷＬ１，ＢＷＬとして機能している。
【００３３】
メモリセルＭＣ１−０では、ソース／ドレイン拡散層１３ａの一端はコンタクト１４ａ，１６ａ，１８ａ及び配線１５ａ，１７ａ，１９ａを介してＭＴＪ素子ＭＴＪ１−０の一端に接続され、ＭＴＪ素子ＭＴＪ１−０の他端はビット線ＢＬに接続されている。ソース／ドレイン拡散層１３ａの他端はコンタクト２０ａを介して接地端子ＶＳＳ１に接続されている。ＭＴＪ素子ＭＴＪ１−０の下方には、ＭＴＪ素子ＭＴＪ１−０と離間して書き込み用のワード線ＷＷＬ０が配置されている。
【００３４】
メモリセルＭＣ１−１では、ソース／ドレイン拡散層１３ｂの一端はコンタクト１４ｂ，１６ｂ，１８ｂ及び配線１５ｂ，１７ｂ，１９ｂを介してＭＴＪ素子ＭＴＪ１−１の一端に接続され、ＭＴＪ素子ＭＴＪ１−１の他端はビット線ＢＬに接続されている。ソース／ドレイン拡散層１３ｂの他端はコンタクト２０ｂを介して接地端子ＶＳＳ１に接続されている。ＭＴＪ素子ＭＴＪ１−１の下方には、ＭＴＪ素子ＭＴＪ１−１と離間して書き込み用のワード線ＷＷＬ１が配置されている。
【００３５】
電流バイアス用セルＢＣ１では、ソース／ドレイン拡散層１３ｃの一端はコンタクト１４ｃ，１６ｃ，１８ｃ及び配線１５ｃ，１７ｃ，１９ｃを介してＭＴＪ素子ＢＭＴＪ１の一端に接続され、ＭＴＪ素子ＢＭＴＪ１の他端はビット線ＢＬに接続されている。ソース／ドレイン拡散層１３ｃの他端はコンタクト２０ｃを介してバイアス端子ＶＢＩＡＳに接続されている。ＭＴＪ素子ＢＭＴＪ１の下方には、ＭＴＪ素子ＢＭＴＪ１と離間してワード線ＢＷＷＬが配置されている。
【００３６】
このようなメモリセルＭＣ１−０，ＭＣ１−１と電流バイアス用セルＢＣ１において、ＭＴＪ素子ＭＴＪ１−０，ＭＴＪ１−１，ＢＭＴＪ１は、磁化が固定された固定層２１ａ，２１ｂ，２１ｃと、磁化が反転する記録層２３ａ，２３ｂ，２３ｃと、固定層２１ａ，２１ｂ，２１ｃ及び記録層２３ａ，２３ｂ，２３ｃに挟まれた非磁性層（例えばトンネルバリア層）２２ａ，２２ｂ，２２ｃとでそれぞれ構成されている。
【００３７】
ここで、電流負荷として用いるＭＴＪ素子ＢＭＴＪ１の抵抗値は、ＭＴＪ素子ＭＴＪ１−０，ＭＴＪ１−１の抵抗値と同一であることが望ましい。換言すると、電流負荷として用いるＭＴＪ素子ＢＭＴＪ１の記録層及び固定層の磁化方向の相対関係とＭＴＪ素子ＭＴＪ１−０，ＭＴＪ１−１の記録層及び固定層の磁化方向の相対関係とが同じであった場合の抵抗がほぼ同一であることが望ましい。また、ＭＴＪ素子ＢＭＴＪ１，ＭＴＪ１−０，ＭＴＪ１−１は、形状及び構造がほぼ同じであることが望ましく、例えば、同じ材料、同じ平面形状、同じ膜厚、同じ膜構成等で形成するとよい。
【００３８】
また、スイッチング素子であるＭＯＳトランジスタＢＴｒ１，ＢＴｒ０とＭＯＳトランジスタＴｒ１−０，Ｔｒ１−１，Ｔｒ０−０，Ｔｒ０−１は、形状及び構造がほぼ同じであることが望ましい。
【００３９】
尚、図２では、固定層２１ａ，２１ｂ，２１ｃが配線１９ａ，１９ｂ，１９ｃにそれぞれ接続され、記録層２３ａ，２３ｂ，２３ｃがビット線ＢＬにそれぞれ接続されているが、固定層２１ａ，２１ｂ，２１ｃ及び記録層２３ａ，２３ｂ，２３ｃの上下が逆になっていても勿論よい。
【００４０】
次に、第１の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。尚、ここでは、図１のメモリセルＭＣ１−０，ＭＣ０−０のデータを読み出す場合を例にあげて説明する。
【００４１】
まず、図１に示すように、ワード線ＷＬ０，ＢＷＬを選択し、ＭＯＳトランジスタＴｒ１−０，Ｔｒ０−０，ＢＴｒ１，ＢＴｒ０をオンにし、バイアス端子ＶＢＩＡＳから接地端子ＶＳＳ１に読み出し電流Ｉｒを流すとともに、バイアス端子ＶＢＩＡＳから接地端子ＶＳＳ０に読み出し電流Ｉｒ’を流す。具体的には、読み出し電流Ｉｒは、バイアス端子ＶＢＩＡＳ→ＭＯＳトランジスタＢＴｒ１→ＭＴＪ素子ＢＭＴＪ１→ビット線ＢＬ→ＭＴＪ素子ＭＴＪ１−０→ＭＯＳトランジスタＴｒ１−０→接地端子ＶＳＳ１に流れる。また、読み出し電流Ｉｒ’は、バイアス端子ＶＢＩＡＳ→ＭＯＳトランジスタＢＴｒ０→ＭＴＪ素子ＢＭＴＪ０→ビット線／ＢＬ→ＭＴＪ素子ＭＴＪ０−０→ＭＯＳトランジスタＴｒ０−０→接地端子ＶＳＳ０に流れる。
【００４２】
このように、２つのメモリセルＭＣ１−０，ＭＣ０−０に電流負荷から読み出し電流Ｉｒ，Ｉｒ’をそれぞれ流し、それによって生じるビット線ＢＬ０とＢＬ１との電圧のどちらが大きいかでデータを判断する。つまり、接地電位に対するバイアス電位の電位差をＶｂ、ＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１，ＭＴＪ１−０に“０”が書かれているとして、そのときの抵抗をＲ０、ＭＴＪ素子ＭＴＪ０−０には“１”が書かれているとして、そのときの抵抗をＲ１とする。ＭＯＳトランジスタの抵抗がＭＴＪ素子の抵抗に対して無視できるとすると、Ｉｒ＝Ｖｂ／（Ｒ０＋Ｒ０），Ｉｒ’＝Ｖｂ／（Ｒ０＋Ｒ１）となる。従って、ビット線ＢＬの電位は、Ｉｒ×Ｒ０＝Ｖｂ／２、ビット線／ＢＬの電位は、Ｉｒ’×Ｒ１＝Ｖｂ／（１＋Ｒ０／Ｒ１）となる。そこで、この電位差の大小を比較する。
【００４３】
ここで、読み出し電流Ｉｒの電流経路に着目すると、メモリセルＭＣ１−０及び電流バイアス用セルＢＣ１で共通で用いるビット線ＢＬの一端はバイアス電位が供給されるバイアス端子ＶＢＩＡＳに接続され、ビット線ＢＬの他端は接地電位が供給される接地端子ＶＳＳ１に接続された構成となっている。従って、読み出し動作時、共通のビット線ＢＬに流れる電流Ｉｒの電流経路の一端と他端とは異なる電位が供給されている。
【００４４】
同様に、読み出し電流Ｉｒ’の電流経路に着目すると、メモリセルＭＣ０−０及び電流バイアス用セルＢＣ０で共通で用いるビット線／ＢＬの一端はバイアス電位が供給されるバイアス端子ＶＢＩＡＳに接続され、ビット線／ＢＬの他端は接地電位が供給される接地端子ＶＳＳ０に接続された構成となっている。従って、読み出し動作時、共通のビット線／ＢＬに流れる電流Ｉｒ’の電流経路の一端と他端とは異なる電位が供給されている。
【００４５】
尚、図２に示すように、ＭＴＪ素子ＢＭＴＪ１には固定層２１ｃから記録層２３ｃへ読み出し電流Ｉｒが流れるのに対し、ＭＴＪ素子ＭＴＪ１−０には記録層２３ａから固定層２１ａへ読み出し電流Ｉｒが流れる。このため、同一ビット線ＢＬにつながるＭＴＪ素子ＭＴＪ１−０，ＭＴＪ１には、反対方向の読み出し電流Ｉｒが流れることになる。
【００４６】
上記第１の実施形態によれば、電流バイアス用セルとして、メモリセルと同様の構成のセルをそのまま用いる。このため、メモリセルと電流バイアス用セルとで同じ構造のＭＴＪ素子を用いるため、製造ばらつきが生じたとしても同一方向にばらつく。つまり、メモリセルの抵抗値が大きい方にずれた場合、電流負荷の抵抗値も大きい方にずれる。また逆に、ばらつきに対して同じ挙動を示すＭＴＪ素子は同じ構成のセルと評価できる。
【００４７】
従って、従来のように電流負荷として通常のＭＯＳトランジスタを用いてメモリセルのＭＴＪ素子の抵抗と合わせる場合に比べて、製造ばらつきの影響を受け難いため、製造ばらつきによる読み出し特性の劣化を抑制することができる。
【００４８】
尚、読み出し動作時に、同一ビット線につながるメモリセル内のＭＴＪ素子と電流バイアス用セル内のＭＴＪ素子とに同一方向に読み出し電流Ｉｒが流れるようにすることも可能である。例えば、図３及び図４に示すように、電流バイアス用セルＢＣ１，ＢＣ０のＭＯＳトランジスタＢＴｒ１，ＢＴｒ０の電流経路の一端をビット線ＢＬ，／ＢＬにそれぞれ接続し、ＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ０の一端をバイアス端子ＶＢＩＡＳに接続するとよい。ここで、例えばメモリセルＭＣ１−０のデータを読み出す場合、図４に示すように、ＭＴＪ素子ＢＭＴＪ１には記録層２３ｃから固定層２１ｃに向かって読み出し電流Ｉｒが流れ、ＭＴＪ素子ＭＴＪ１−０にも記録層２３ａから固定層２１ａに向かって読み出し電流Ｉｒが流れるため、両者のＭＴＪ素子ＢＭＴＪ１，ＭＴＪ１−０には同一方向に読み出し電流Ｉｒが流れるようにできる。
【００４９】
また、図３及び図４の例では、電流バイアス用セルＢＣ１，ＢＣ０のＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ０の近傍にはビット線ＢＬが延在しない構造となる。従って、例えば、図５に示すように、ＭＴＪ素子ＢＭＴＪ１，ＭＴＪ１−０，ＭＴＪ１−１の上方のＭＴＪ素子ＢＭＴＪ１，ＭＴＪ１−０，ＭＴＪ１−１の近傍に、書き込み用のビット線ＷＢＬを設けてもよい。この場合、ビット線ＷＢＬ及びワード線ＢＷＷＬを用いて、ＭＴＪ素子ＢＭＴＪ１にも磁場書き込みが可能となる。
【００５０】
［第２の実施形態］
第２の実施形態は、レファレンスセルを用いる例である。
【００５１】
図６は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの概略的な回路図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの回路構成について説明する。
【００５２】
図６に示すように、第２の実施形態に係る磁気ランダムアクセスメモリでは、レファレンス電位を生成するために、“１”を書き込んだセルと“０”を書き込んだセルとの２つのセルをペアとしたレファレンスセルＲＣ０，ＲＣ１が用意されている。そして、メモリセルアレイＭＣＡ内に、メモリセルＭＣ０，ＭＣ１、電流バイアス用セルＢＣ０，ＢＣ１，ＢＣ２，ＢＣ３、レファレンスセルＲＣ０，ＲＣ１が配置されている。
【００５３】
メモリセルＭＣ０は、ＭＴＪ素子ＭＴＪ０とＭＯＳトランジスタＴｒ０とを有する。ＭＴＪ素子ＭＴＪ０の一端はビット線ＢＬ０に接続され、ＭＴＪ素子ＭＴＪ０の他端はＭＯＳトランジスタＴｒ０の電流経路の一端に接続されている。ＭＯＳトランジスタＴｒ０の電流経路の他端は接地端子ＶＳＳ０に接続されている。ＭＯＳトランジスタＴｒ０のゲート電極は読み出し用のワード線ＷＬ０に接続されている。
【００５４】
メモリセルＭＣ１は、ＭＴＪ素子ＭＴＪ１とＭＯＳトランジスタＴｒ１とを有する。ＭＴＪ素子ＭＴＪ１の一端はビット線ＢＬ１に接続され、ＭＴＪ素子ＭＴＪ１の他端はＭＯＳトランジスタＴｒ１の電流経路の一端に接続されている。ＭＯＳトランジスタＴｒ１の電流経路の他端は接地端子ＶＳＳ１に接続されている。ＭＯＳトランジスタＴｒ１のゲート電極は読み出し用のワード線ＷＬ１に接続されている。
【００５５】
レファレンスセルＲＣ０は、メモリセルＭＣ０のレファレンス用のセルとして機能する。レファレンスセルＲＣ０は、“０”が記録されたＭＴＪ素子ＲＭＴＪ０−０と“１”が記録されたＭＴＪ素子ＲＭＴＪ１−０とを有する。ＭＴＪ素子ＲＭＴＪ０−０，ＲＭＴＪ１−０の一端には、ＭＯＳトランジスタＲＴｒ０−０，ＲＴｒ１−０の電流経路の一端がそれぞれ接続されている。ＭＴＪ素子ＲＭＴＪ０−０，ＲＭＴＪ１−０の他端には、共通のビット線ＢＬ１が接続されている。ＭＯＳトランジスタＲＴｒ０−０，ＲＴｒ１−０の電流経路の他端には、接地端子ＶＳＳ１が接続されている。ＭＯＳトランジスタＲＴｒ０−０，ＲＴｒ１−０のゲートは、読み出し用のワード線ＲＷＬ０，ＲＷＬ２がそれぞれ接続されている。
【００５６】
レファレンスセルＲＣ１は、メモリセルＭＣ１のレファレンス用のセルとして機能する。レファレンスセルＲＣ１は、“０”が記録されたＭＴＪ素子ＲＭＴＪ０−１と“１”が記録されたＭＴＪ素子ＲＭＴＪ１−１とを有する。ＭＴＪ素子ＲＭＴＪ０−１，ＲＭＴＪ１−１の一端には、ＭＯＳトランジスタＲＴｒ０−１，ＲＴｒ１−１の電流経路の一端がそれぞれ接続されている。ＭＴＪ素子ＲＭＴＪ０−１，ＲＭＴＪ１−１の他端には、共通のビット線ＢＬ０が接続されている。ＭＯＳトランジスタＲＴｒ０−１，ＲＴｒ１−１の電流経路の他端には、接地端子ＶＳＳ０が接続されている。ＭＯＳトランジスタＲＴｒ０−１，ＲＴｒ１−１のゲートは、読み出し用のワード線ＲＷＬ１，ＲＷＬ３がそれぞれ接続されている。
【００５７】
電流バイアス用セルＢＣ０，ＢＣ１，ＢＣ２，ＢＣ３は、読み出し時の電流負荷として使用するＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１，ＢＭＴＪ２，ＢＭＴＪ３と、読み出し用のスイッチング素子として機能するＭＯＳトランジスタＢＴｒ０，ＢＴｒ１，ＢＴｒ２，ＢＴｒ３とをそれぞれ有する。
【００５８】
ＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ３の一端は共通のビット線ＢＬ０に接続され、ＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ３の他端はＭＯＳトランジスタＢＴｒ１，ＢＴｒ３の電流経路の一端にそれぞれ接続されている。ＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ２の一端は共通のビット線ＢＬ１に接続され、ＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ２の他端はＭＯＳトランジスタＢＴｒ０，ＢＴｒ２の電流経路の一端にそれぞれ接続されている。
【００５９】
ＭＯＳトランジスタＢＴｒ０，ＢＴｒ１，ＢＴｒ２，ＢＴｒ３の電流経路の他端には、装置内部で生成したバイアス電位を供給するための共通のバイアス端子ＶＢＩＡＳが接続されている。ＭＯＳトランジスタＢＴｒ０のゲートには、ワード線ＢＷＬ０が接続されている。ＭＯＳトランジスタＢＴｒ１のゲートには、ワード線ＢＷＬ１が接続されている。ＭＯＳトランジスタＢＴｒ２，ＢＴｒ３のゲートには、共通のワード線ＢＷＬＡが接続されている。
【００６０】
ここで、電流バイアス用セルＢＣ３は、メモリセルＭＣ０のバイアス用セルとして機能する。電流バイアス用セルＢＣ２は、メモリセルＭＣ１のバイアス用セルとして機能する。電流バイアス用セルＢＣ１，ＢＣ３は、レファレンスセルＲＣ１のバイアス用セルとして機能する。電流バイアス用セルＢＣ０，ＢＣ２は、レファレンスセルＲＣ０のバイアス用セルとして機能する。
【００６１】
尚、ＭＯＳトランジスタＢＴｒ０，ＢＴｒ２の電流経路の他端に供給する電位とＭＯＳトランジスタＴｒ１，ＲＴｒ０−０，ＲＴｒ１−０の電流経路の他端に供給する電位とに高低差があればよい。従って、ＭＯＳトランジスタＢＴｒ０，ＢＴｒ２の電流経路の他端には、電源電位を供給するための電源端子を接続してもよい。また、ＭＯＳトランジスタＢＴｒ０，ＢＴｒ２の電流経路の他端に接地電位を供給するための接地端子を接続し、ＭＯＳトランジスタＴｒ１，ＲＴｒ０−０，ＲＴｒ１−０の電流経路の他端にバイアス電位又は電源電位を供給するためのバイアス端子又は電源端子を接続してもよい。
【００６２】
同様に、ＭＯＳトランジスタＢＴｒ１，ＢＴｒ３の電流経路の他端に供給する電位とＭＯＳトランジスタＴｒ０，ＲＴｒ０−１，ＲＴｒ１−１の電流経路の他端に供給する電位とに高低差があればよい。従って、ＭＯＳトランジスタＢＴｒ１，ＢＴｒ３の電流経路の他端には、電源電位を供給するための電源端子を接続してもよい。また、ＭＯＳトランジスタＢＴｒ１，ＢＴｒ３の電流経路の他端に接地電位を供給するための接地端子を接続し、ＭＯＳトランジスタＴｒ０，ＲＴｒ０−１，ＲＴｒ１−１の電流経路の他端にバイアス電位又は電源電位を供給するためのバイアス端子又は電源端子を接続してもよい。
【００６３】
電流負荷として用いるＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１，ＢＭＴＪ２，ＢＭＴＪ３の抵抗値は、ＭＴＪ素子ＭＴＪ０，ＭＴＪ１，ＲＭＴＪ０−０，ＲＭＴＪ１−０，ＲＭＴＪ０−１，ＲＭＴＪ１−１の抵抗値と同一であることが望ましい。換言すると、電流負荷として用いるＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１，ＢＭＴＪ２，ＢＭＴＪ３の記録層及び固定層の磁化方向の相対関係とＭＴＪ素子ＭＴＪ０，ＭＴＪ１，ＲＭＴＪ０−０，ＲＭＴＪ１−０，ＲＭＴＪ０−１，ＲＭＴＪ１−１の記録層及び固定層の磁化方向の相対関係とが同じであった場合の抵抗がほぼ同一であることが望ましい。また、ＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１，ＢＭＴＪ２，ＢＭＴＪ３，ＭＴＪ０，ＭＴＪ１，ＲＭＴＪ０−０，ＲＭＴＪ１−０，ＲＭＴＪ０−１，ＲＭＴＪ１−１は、形状及び構造がほぼ同じであることが望ましく、例えば、同じ材料、同じ平面形状、同じ膜厚、同じ膜構成等で形成するとよい。
【００６４】
また、スイッチング素子であるＭＯＳトランジスタＢＴｒ０，ＢＴｒ１，ＢＴｒ２，ＢＴｒ３とＭＯＳトランジスタＴｒ０，Ｔｒ１，ＲＴｒ０−０，ＲＴｒ１−０，ＲＴｒ０−１，ＲＴｒ１−１は、形状及び構造がほぼ同じであることが望ましい。
【００６５】
上記のような第２の実施形態に係る磁気ランダムアクセスメモリの断面構造は、図２に示す第１の実施形態とほぼ同じであり、レファレンスセルはメモリセルと同じ断面構造となる。
【００６６】
図７は、第２の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の波形図を示す。以下に、第２の実施形態の読み出し動作について説明する。尚、ここでは、図６のメモリセルＭＣ１のデータを読み出す場合を例にあげて説明する。
【００６７】
まず、図６に示すように、選択セルであるメモリセルＭＣ１に接続するビット線ＢＬ１につながるセンスアンプＳ／Ａに対して、ビット線ＢＬ１と対になるビット線ＢＬ０に接続するレファレンスセルＲＣ１の電流パスを開放する。一方、電流バイアス回路としては、メモリセルＭＣ１のビット線ＢＬ１に対して１つの電流バイアス用セルＢＣ２の電流パスを開放し、レファレンスセルＲＣ１のビット線ＢＬ０に対しては２つの電流バイアス用セルＢＣ１，ＢＣ３の電流パスを開放する。
【００６８】
具体的には、ワード線ＷＬ１，ＲＷＬ１，ＲＷＬ３，ＢＷＬ１，ＢＷＬＡを選択し（図７参照）、ＭＯＳトランジスタＴｒ１，ＲＴｒ０−１，ＲＴｒ１−１，ＢＴｒ１，ＢＴｒ２，ＢＴｒ３をオンにし、バイアス端子ＶＢＩＡＳから接地端子ＶＳＳ１に読み出し電流Ｉｒを流すとともに、バイアス端子ＶＢＩＡＳから接地端子ＶＳＳ０に読み出し電流Ｉｒ’を流す。
【００６９】
つまり、読み出し電流Ｉｒは、バイアス端子ＶＢＩＡＳ→ＭＯＳトランジスタＢＴｒ２→ＭＴＪ素子ＢＭＴＪ２→ビット線ＢＬ１→ＭＴＪ素子ＭＴＪ１→ＭＯＳトランジスタＴｒ１→接地端子ＶＳＳ１に流れる。また、読み出し電流Ｉｒ’は、バイアス端子ＶＢＩＡＳ→ＭＯＳトランジスタＢＴｒ１，ＢＴｒ３→ＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ３→ビット線ＢＬ０→ＭＴＪ素子ＲＭＴＪ０−１，ＲＭＴＪ１−１→ＭＯＳトランジスタＲＴｒ０−１，ＲＴｒ１−１→接地端子ＶＳＳ０に流れる。
【００７０】
ここで、読み出し電流Ｉｒの電流経路に着目すると、メモリセルＭＣ１及び電流バイアス用セルＢＣ２で共通で用いるビット線ＢＬ１の一端はバイアス電位が供給されるバイアス端子ＶＢＩＡＳに接続され、ビット線ＢＬ１の他端は接地電位が供給される接地端子ＶＳＳ１に接続された構成となっている。従って、読み出し動作時、共通のビット線ＢＬ１に流れる読み出し電流Ｉｒの電流経路の一端と他端とは、異なる電位が供給されている。
【００７１】
同様に、読み出し電流Ｉｒ’の電流経路に着目すると、レファレンスセルＲＣ１及び電流バイアス用セルＢＣ１，ＢＣ３で共通で用いるビット線ＢＬ０の一端はバイアス電位が供給されるバイアス端子ＶＢＩＡＳに接続され、ビット線ＢＬ０の他端は接地電位が供給される接地端子ＶＳＳ０に接続された構成となっている。従って、読み出し動作時、共通のビット線ＢＬ０に流れる読み出し電流Ｉｒ’の電流経路の一端と他端とは、異なる電位が供給されている。
【００７２】
尚、同一ビット線ＢＬ１につながるＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＢＭＴＪ２には、反対方向の読み出し電流Ｉｒが流れることになる。また、同一ビット線ＢＬ０につながるＭＴＪ素子ＲＭＴＪ０−１，ＲＭＴＪ１−１とＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ３には、反対方向の読み出し電流Ｉｒ’が流れることになる。
【００７３】
上記第２の実施形態によれば、電流バイアス用セルとして、メモリセルと同様の構成のセルをそのまま用いるため、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態は、レファレンスセルを用いるため、第１の実施形態と比べて、記憶密度を高めることができる。
【００７４】
尚、読み出し動作時に、同一ビット線につながるメモリセル内のＭＴＪ素子と電流バイアス用セル内のＭＴＪ素子とに同一方向に読み出し電流Ｉｒが流れるように、また、同一ビット線につながるレファレンスセル内のＭＴＪ素子と電流バイアス用セル内のＭＴＪ素子とに同一方向に読み出し電流Ｉｒ’が流れるようにすることも可能である。例えば、図８に示すように、電流バイアス用セルＢＣ０，ＢＣ２のＭＯＳトランジスタＢＴｒ０，ＢＴｒ２の電流経路の一端をビット線ＢＬ１に接続し、ＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ２の一端をバイアス端子ＶＢＩＡＳに接続するとよい。同様に、電流バイアス用セルＢＣ１，ＢＣ３のＭＯＳトランジスタＢＴｒ１，ＢＴｒ３の電流経路の一端をビット線ＢＬ０に接続し、ＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ３の一端をバイアス端子ＶＢＩＡＳに接続するとよい。ここで、例えばメモリセルＭＣ１のデータを読み出す場合、同一ビット線ＢＬ１につながるＭＴＪ素子ＢＭＴＪ２とＭＴＪ素子ＭＴＪ１には同一方向に読み出し電流Ｉｒが流れ、同一ビット線ＢＬ０につながるＭＴＪ素子ＢＭＴＪ１，ＢＭＴＪ３とＭＴＪ素子ＲＭＴＪ０−１，ＲＭＴＪ１−１には同一方向に読み出し電流Ｉｒ’が流れる。
【００７５】
また、図８の例では、電流バイアス用セルＢＣ０，ＢＣ１，ＢＣ２，ＢＣ３のＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１，ＢＭＴＪ２，ＢＭＴＪ３の近傍にはビット線ＢＬ０，ＢＬ１が延在しない構造となる。従って、ＭＴＪ素子の上方のＭＴＪ素子の近傍に書き込み用のビット線ＷＢＬを設けてもよい（図５参照）。この場合、ビット線ＷＢＬを用いて、ＭＴＪ素子ＢＭＴＪ０，ＢＭＴＪ１，ＢＭＴＪ２，ＢＭＴＪ３にも磁場書き込みが可能となる。
【００７６】
上記第１及び第２の実施形態に係る磁気ランダムアクセスメモリにおいて、書き込み動作は、例えば、電流磁場書き込み方法、トグル（toggle）書き込み方法、スピン注入書き込み方法など種々の方法で実施できる。
【００７７】
電流磁場書き込み方法は、次のように行われる。図２のメモリセルＭＣ１−０のＭＴＪ素子ＭＴＪ１−０にデータを書き込む場合、まず、このＭＴＪ素子ＭＴＪ１−０に対応するビット線ＢＬ及びワード線ＷＷＬ０を選択し、これらビット線ＢＬ及びワード線ＷＷＬ０に書き込み電流Ｉｗ１，Ｉｗ２をそれぞれ流す。これにより、書き込み電流Ｉｗ１，Ｉｗ２により発生した磁場がＭＴＪ素子ＭＴＪ１−０に印加される。その結果、固定層２１ａ及び記録層２３ａの磁化が同じ方向を向く平行状態又は逆方向を向く反平行状態が作り出され、“１”，“０”データの書き込みが実現する。
【００７８】
トグル書き込み方法は、上記電流磁場書き込み方法において書き込み電流Ｉｗ１，Ｉｗ２を流すタイミングを調整して磁化を回転させるものであり、次のように行われる。図２のメモリセルＭＣ１−０のＭＴＪ素子ＭＴＪ１−０にデータを書き込む場合、まず、ＭＴＪ素子ＭＴＪ１−０に書き込まれているデータを読み出す。その結果、ＭＴＪ素子ＭＴＪ１−０に期待値が書き込まれていない場合、以下のように書き込みが行われる。ビット線ＢＬ及びワード線ＷＷＬ０の書き込み電流Ｉｗ１，Ｉｗ２のうち一方の電流を他方の電流より先に流し始め、続けて、一方の電流に加えて他方の電流も流し始める。そして、一方の電流を他方の電流より先に書き込み閾値以下の電流値に下げ、続けて、他方の電流を書き込み閾値以下の電流値に下げる。
【００７９】
尚、トグル書き込み方法を利用する場合、ＭＴＪ素子の記録層は、第１の強磁性層／非磁性層／第２の強磁性層からなる積層構造であって、第１及び第２の強磁性層が反強磁性結合していることが望ましい。さらに、ＭＴＪ素子の磁化容易軸の方向を書き込み配線（ビット線又はワード線）の延在方向に対して３０度から６０度程度（望ましくは４５度）に傾けて配置することが望ましい。
【００８０】
スピン注入書き込み方法は、ＭＴＪ素子の膜面垂直方向に直接書き込み電流を流すものであり、次のように行われる。図２のメモリセルＭＣ１−０のＭＴＪ素子ＭＴＪ１−０にデータを書き込む場合を考える。まず、平行磁化配置から反平行磁化配置へ記録層２３ａの磁化を反転させる場合は、記録層２３ａから固定層２１ａに向けて電子ｅを流す。換言すると、固定層２１ａから記録層２３ａに書き込み電流Ｉｗを流す。一方、反平行磁化配置から平行磁化配置へ記録層２３ａの磁化を反転させる場合は、固定層２１ａから記録層２３ａに向けて電子ｅを流す。換言すると、記録層２３ａから固定層２１ａに書き込み電流Ｉｗを流す。
【００８１】
その他、本発明は、上記各実施形態に限定されているものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、読み出し用のスイッチング素子としては、ＭＯＳトランジスタの代わりにダイオードを用いてもよい。この場合、読み出し電流の流れる方向を考慮して、ダイオードを配置することが望ましい。また、読み出し用のスイッチング素子であるＭＯＳトランジスタは、例えば、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接合トランジスタ、バイポーラトランジスタなどに種々変更可能である。また、各実施形態では、接地端子ＶＳＳ０，ＶＳＳ１につながる接地電位線とバイアス端子ＶＢＩＡＳにつながるバイアス線とが直交しているものを図示したが、接地電位線とバイアス線とが平行していてもよい。
【００８２】
さらに、上記実施形態には種々の段階の発明が含まれており、開示されている複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示されている全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリを示す概略的な回路図。
【図２】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリを示す概略的な断面図。
【図３】本発明の第１の実施形態に係わる他の磁気ランダムアクセスメモリを示す概略的な回路図。
【図４】本発明の第１の実施形態に係わる他の磁気ランダムアクセスメモリを示す概略的な断面図。
【図５】図５の磁気ランダムアクセスメモリに書き込みビット線を設けた場合の概略的な断面図。
【図６】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリを示す概略的な回路図。
【図７】本発明の第２の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の波形図。
【図８】本発明の第２の実施形態に係わる他の磁気ランダムアクセスメモリを示す概略的な回路図。
【図９】従来技術による磁気ランダムアクセスメモリを示す概略的な構成図。
【符号の説明】
【００８４】
１１…半導体基板、１２ａ，１２ｂ，１２ｃ…ゲート電極、１３ａ，１３ｂ，１３ｃ…ソース／ドレイン拡散層、１４ａ，１４ｂ，１４ｃ，１６ａ，１６ｂ，１６ｃ，１８ａ，１８ｂ，１８ｃ，２０ａ，２０ｂ，２０ｃ，３２，３４，３６…コンタクト、１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃ，１９ａ，１９ｂ，１９ｃ，３１，３３，３５…配線、２１ａ，２１ｂ，２１ｃ…固定層、２２ａ，２２ｂ，２２ｃ…非磁性層、２３ａ，２３ｂ，２３ｃ…記録層、ＭＣＡ…メモリセルアレイ、ＭＣ０，ＭＣ１，ＭＣ０−０，ＭＣ１−０，ＭＣ０−１，ＭＣ１−１…メモリセル、ＢＣ０，ＢＣ１，ＢＣ２，ＢＣ３…電流バイアス用セル、ＲＣ０，ＲＣ１…レファレンスセル、ＭＴＪ０，ＭＴＪ１，ＭＴＪ０−０，ＭＴＪ１−０，ＭＴＪ０−１，ＭＴＪ１−１，ＢＭＴＪ０，ＢＭＴＪ１，ＢＭＴＪ２，ＢＭＴＪ３，ＲＭＴＪ０−０，ＲＭＴＪ１−０，ＲＭＴＪ０−１，ＲＭＴＪ１−１…ＭＴＪ素子、Ｔｒ０，Ｔｒ１，Ｔｒ０−０，Ｔｒ１−０，Ｔｒ０−１，Ｔｒ１−１，ＢＴｒ０，ＢＴｒ１，ＢＴｒ２，ＢＴｒ３，ＲＴｒ０−０，ＲＴｒ１−０，ＲＴｒ０−１，ＲＴｒ１−１…ＭＯＳトランジスタ、ＢＬ，／ＢＬ，ＢＬ０，ＢＬ１…ビット線、ＷＬ０，ＷＬ１，ＢＷＬ，ＢＷＬ０，ＢＷＬ１，ＢＷＬＡ，ＲＷＬ０，ＲＷＬ１，ＲＷＬ２，ＲＷＬ３…読み出し用のワード線、ＷＷＬ０，ＷＷＬ１，ＢＷＷＬ…書き込み用のワード線、ＶＢＩＡＳ…バイアス端子、ＶＳＳ０，ＶＳＳ１…接地端子、Ｓ／Ａ…センスアンプ。
【図１】
2006344258.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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