(57)【要約】【課題】トランジスタのしきい値電圧の変動を防止し得るシフトレジスタを得る。【解決手段】制御信号ＶＦＲがハイレベル、制御信号／ＶＦＲがロウレベルである場合は、トランジスタＱ２，Ｑ５，Ｑ１２は正バイアスがなされ、トランジスタＱ３，Ｑ６，Ｑ１１は負バイアスがなされる。逆に、制御信号ＶＦＲがロウレベル、制御信号／ＶＦＲがハイレベルである場合は、トランジスタＱ２，Ｑ５，Ｑ１２は負バイアスがなされ、トランジスタＱ３，Ｑ６，Ｑ１１は正バイアスがなされる。従って、制御信号ＶＦＲ，／ＶＦＲのレベルのハイ／ロウを１フレーム毎に交番させることによって、各トランジスタＱ２，Ｑ５，Ｑ１２，Ｑ３，Ｑ６，Ｑ１１に関して、しきい値電圧Ｖｔｈの上昇方向へのシフトと低下方向へのシフトとを交互に起こさせることができる。【選択図】図５
2006344306.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位シフトレジスタが縦続接続され、位相が異なる複数のクロック信号に同期して動作するシフトレジスタであって、
前記複数の単位シフトレジスタの各々は、
出力端子と、
前記出力端子とクロック入力端子との間に接続され、前記出力端子を充電する出力プルアップ駆動部と、
前記出力端子と、第１の制御信号が入力される端子との間に接続され、前記出力端子を放電する第１の出力プルダウン駆動部と、
前記出力端子と、前記第１の制御信号と相補的な第２の制御信号が入力される端子との間に接続され、前記出力端子を放電する第２の出力プルダウン駆動部と
を有する、シフトレジスタ。
【請求項２】
前記複数の単位シフトレジスタの各々は、
前段の単位シフトレジスタの出力信号に応答して前記出力プルアップ駆動部を活性化するプルアップ駆動部と、
後段の単位シフトレジスタの出力信号に応答して前記第１又は第２の出力プルダウン駆動部を活性化するプルダウン駆動部と
をさらに有する、請求項１に記載のシフトレジスタ。
【請求項３】
前記プルダウン駆動部は、
前記後段の単位シフトレジスタの前記出力信号に応答して、前記第１の制御信号の電圧に応じた電圧を前記第２の出力プルダウン駆動部に印加する第１のプルダウン駆動部と、
前記後段の単位シフトレジスタの前記出力信号に応答して、前記第２の制御信号の電圧に応じた電圧を前記第１の出力プルダウン駆動部に印加する第２のプルダウン駆動部と
を含む、請求項２に記載のシフトレジスタ。
【請求項４】
前記第１の出力プルダウン駆動部は、
前記出力端子に接続された第１電極と、
前記第１の制御信号が入力される端子に接続された第２電極と、
前記第２のプルダウン駆動部の出力ノードに接続された制御電極と
を含む第１のトランジスタを有し、
前記第２の出力プルダウン駆動部は、
前記出力端子に接続された第１電極と、
前記第２の制御信号が入力される端子に接続された第２電極と、
前記第１のプルダウン駆動部の出力ノードに接続された制御電極と
を含む第２のトランジスタを有する、請求項３に記載のシフトレジスタ。
【請求項５】
前記第１のトランジスタの前記第２電極に入力される前記第１の制御信号のハイレベル電圧値は、前記後段の単位シフトレジスタの前記出力信号に応答して前記第１のプルダウン駆動部から出力される前記電圧のハイレベル電圧値よりも高く、
前記第２のトランジスタの前記第２電極に入力される前記第２の制御信号のハイレベル電圧値は、前記後段の単位シフトレジスタの前記出力信号に応答して前記第２のプルダウン駆動部から出力される前記電圧のハイレベル電圧値よりも高い、請求項４に記載のシフトレジスタ。
【請求項６】
前記プルアップ駆動部は、
前記出力プルアップ駆動部に接続された第１電極と、
前記前段の単位シフトレジスタの前記出力信号が入力される端子に接続された制御電極と、
当該制御電極、又は電源電位が入力される電源端子に接続された第２電極と
を含む第３のトランジスタと、
前記出力プルアップ駆動部に接続された第１電極と、
前記第１の制御信号が入力される端子に接続された第２電極と、
前記第２のプルダウン駆動部の出力ノードに接続された制御電極と
を含む第４のトランジスタと、
前記出力プルアップ駆動部に接続された第１電極と、
前記第２の制御信号が入力される端子に接続された第２電極と、
前記第１のプルダウン駆動部の出力ノードに接続された制御電極と
を含む第５のトランジスタと
を有する、請求項３〜５のいずれか一つに記載のシフトレジスタ。
【請求項７】
前記第４のトランジスタの前記第２電極に入力される前記第１の制御信号のハイレベル電圧値は、前記後段の単位シフトレジスタの前記出力信号に応答して前記第１のプルダウン駆動部から出力される前記電圧のハイレベル電圧値よりも高く、
前記第５のトランジスタの前記第２電極に入力される前記第２の制御信号のハイレベル電圧値は、前記後段の単位シフトレジスタの前記出力信号に応答して前記第２のプルダウン駆動部から出力される前記電圧のハイレベル電圧値よりも高い、請求項６に記載のシフトレジスタ。
【請求項８】
前記第１のプルダウン駆動部の出力ノードに接続された第１電極と、
前記第１の制御信号が入力される端子に接続された第２電極と、
前記第２のプルダウン駆動部の出力ノードに接続された制御電極と
を含む第６のトランジスタと、
前記第２のプルダウン駆動部の出力ノードに接続された第１電極と、
前記第２の制御信号が入力される端子に接続された第２電極と、
前記第１のプルダウン駆動部の出力ノードに接続された制御電極と
を含む第７のトランジスタと
をさらに備える、請求項３〜７のいずれか一つに記載のシフトレジスタ。
【請求項９】
前記第６のトランジスタの前記第２電極に入力される前記第１の制御信号のハイレベル電圧値は、前記後段の単位シフトレジスタの前記出力信号に応答して前記第１のプルダウン駆動部から出力される前記電圧のハイレベル電圧値よりも高く、
前記第７のトランジスタの前記第２電極に入力される前記第２の制御信号のハイレベル電圧値は、前記後段の単位シフトレジスタの前記出力信号に応答して前記第２のプルダウン駆動部から出力される前記電圧のハイレベル電圧値よりも高い、請求項８に記載のシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタに関し、特に、液晶表示装置が備える複数のゲート線を順次に駆動するためのシフトレジスタに関する。
【背景技術】
【０００２】
非晶質シリコンを用いた薄膜トランジスタ（以下「ａ−ＳｉＴＦＴ」と称す）によって構成されたシフトレジスタにおいては、ａ−ＳｉＴＦＴが継続的に（つまり直流的に）バイアスされた場合、ａ−ＳｉＴＦＴのしきい値電圧が比較的大きくシフトするという問題がある。かかる問題を解決するための従来のシフトレジスタが、例えば下記特許文献１〜４に開示されている。
【０００３】
【特許文献１】特開２００２−１７５６９５号公報
【特許文献２】特開平８−２６３０２７号公報
【特許文献３】特開２００４−２４６３５８号公報
【特許文献４】特開２００２−１９７８８５号公報
【０００４】
上記特許文献１に開示された従来のシフトレジスタは、ゲートバイアスレベルを制御することによって、ゲートにかかる電圧ストレスを低減し、トランジスタのしきい値電圧の上昇を低減している。
【０００５】
上記特許文献２に開示された従来のシフトレジスタは、使用開始時にトランジスタのゲートバイアスを低くするとともに、トランジスタのしきい値電圧の変動を検出し、変動に応じた電源電圧を供給することによって、しきい値電圧の変動に対応している。
【０００６】
上記特許文献３に開示された従来のシフトレジスタは、周期的に変化する電圧を電源電圧として与え、ゲートバイアスを変化させることによって、しきい値電圧の上昇を抑制している。
【０００７】
上記特許文献４に開示された従来のシフトレジスタは、積算電圧調整動作期間を設けることによって、この期間内にしきい値電圧の上昇分が引き下げられている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１〜３に開示された従来のシフトレジスタによると、ゲートバイアスのレベルを低減することはできるが、一定のバイアスはかかるので、時間の経過とともにしきい値電圧は上昇し、回路の誤動作を招くという問題がある。
【０００９】
特に、上記特許文献２に開示された従来のシフトレジスタによると、しきい値電圧の変動を検出するための回路を装置の外部に配設しなければならないという問題もある。また、上記特許文献３に開示された従来のシフトレジスタによると、電源電圧を周期的に変化させるため、消費電力が増大するという問題もある。
【００１０】
また、上記特許文献４に開示された従来のシフトレジスタによると、積算電圧調整動作期間内には表示が行えないため、積算電圧調整動作期間を長くとることができないという問題がある。
【００１１】
本発明はかかる問題を解決するために成されたものであり、上記特許文献１〜４に開示された従来のシフトレジスタとは異なる方法によって、トランジスタのしきい値電圧の変動を防止し得るシフトレジスタを得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るシフトレジスタは、複数の単位シフトレジスタが縦続接続され、位相が異なる複数のクロック信号に同期して動作するシフトレジスタであって、前記複数の単位シフトレジスタの各々は、出力端子と、前記出力端子とクロック入力端子との間に接続され、前記出力端子を充電する出力プルアップ駆動部と、前記出力端子と、第１の制御信号が入力される端子との間に接続され、前記出力端子を放電する第１の出力プルダウン駆動部と、前記出力端子と、前記第１の制御信号と相補的な第２の制御信号が入力される端子との間に接続され、前記出力端子を放電する第２の出力プルダウン駆動部とを有することを特徴とする。
【発明の効果】
【００１３】
本発明に係るシフトレジスタによれば、トランジスタのしきい値電圧の変動を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相当する要素を示すものとする。
【００１５】
実施の形態１．
図１は、本発明に係るシフトレジスタの全体構成を示すブロック図である。図面の簡略化のため、図１には、４個の単位シフトレジスタＳＲ１〜ＳＲ４がこの順に縦続接続された例を示している。図１に示したシフトレジスタの全体構成は、後述する実施の形態２〜４においても共通する。シフトレジスタＳＲ１は、クロック信号ＣＬＫが入力される端子と、開始信号ＩＮが入力される端子と、後段の単位シフトレジスタＳＲ２の出力信号Ｇ２が入力される端子と、電源電圧ＶＤＤが入力される端子と、接地電圧ＶＳＳが入力される端子と、制御信号ＶＦＲが入力される端子と、制御信号ＶＦＲに相補する制御信号／ＶＦＲが入力される端子と、出力信号Ｇ１が出力される端子とを有している。なお、電源電圧ＶＤＤ及び接地電圧ＶＳＳは、説明のための便宜的に設定したものであり、電源電圧ＶＤＤ及び接地電圧ＶＳＳの各レベルは、シフトレジスタの出力信号Ｇ１〜Ｇ４によって駆動される表示素子（図示せず）の特性に応じて設定される。クロック信号ＣＬＫ、開始信号ＩＮ、及び制御信号ＶＦＲ，／ＶＦＲについても同様である。
【００１６】
同様に、シフトレジスタＳＲ２，ＳＲ３は、クロック信号ＣＬＫが入力される端子と、前段の単位シフトレジスタＳＲ１，ＳＲ２の出力信号Ｇ１，Ｇ２が入力される端子と、後段の単位シフトレジスタＳＲ３，ＳＲ４の出力信号Ｇ３，Ｇ４が入力される端子と、電源電圧ＶＤＤが入力される端子と、接地電圧ＶＳＳが入力される端子と、制御信号ＶＦＲが入力される端子と、制御信号／ＶＦＲが入力される端子と、出力信号Ｇ２，Ｇ３が出力される端子とを有している。
【００１７】
同様に、シフトレジスタＳＲ４は、クロック信号ＣＬＫが入力される端子と、前段の単位シフトレジスタＳＲ３の出力信号Ｇ３が入力される端子と、後段のダミーの単位シフトレジスタＳＲ５の出力信号Ｇ５が入力される端子と、電源電圧ＶＤＤが入力される端子と、接地電圧ＶＳＳが入力される端子と、制御信号ＶＦＲが入力される端子と、制御信号／ＶＦＲが入力される端子と、出力信号Ｇ４が出力される端子とを有している。
【００１８】
奇数段の単位シフトレジスタＳＲ１，ＳＲ３にはクロック信号Ｃ１が入力され、偶数段の単位シフトレジスタＳＲ２，ＳＲ４には、クロック信号Ｃ１とは逆相のクロック信号Ｃ２が入力される。
【００１９】
図２は、図１に示したシフトレジスタの動作波形を示すタイミングチャートである。図１，２を参照して、単位シフトレジスタＳＲ１は、開始信号ＩＮが入力された後にクロック信号Ｃ１が入力されることにより、出力信号Ｇ１を出力する。出力信号Ｇ１は、単位シフトレジスタＳＲ２に入力される。
【００２０】
単位シフトレジスタＳＲ２は、出力信号Ｇ１が入力された後にクロック信号Ｃ２が入力されることにより、出力信号Ｇ２を出力する。出力信号Ｇ２は、単位シフトレジスタＳＲ１，ＳＲ３に入力される。単位シフトレジスタＳＲ１は、出力信号Ｇ２が入力されたことを受けて、その後にクロック信号Ｃ１が入力されても出力信号Ｇ１を出力しない。
【００２１】
同様に、単位シフトレジスタＳＲ３は、出力信号Ｇ２が入力された後にクロック信号Ｃ１が入力されることにより、出力信号Ｇ３を出力する。出力信号Ｇ３は、単位シフトレジスタＳＲ２，ＳＲ４に入力される。単位シフトレジスタＳＲ２は、出力信号Ｇ３が入力されたことを受けて、その後にクロック信号Ｃ２が入力されても出力信号Ｇ２を出力しない。
【００２２】
同様に、単位シフトレジスタＳＲ４は、出力信号Ｇ４が入力された後にクロック信号Ｃ２が入力されることにより、出力信号Ｇ４を出力する。出力信号Ｇ４は、単位シフトレジスタＳＲ３，ＳＲ５に入力される。単位シフトレジスタＳＲ３は、出力信号Ｇ４が入力されたことを受けて、その後にクロック信号Ｃ１が入力されても出力信号Ｇ３を出力しない。
【００２３】
このようにして、２相のクロック信号Ｃ１，Ｃ２に同期して、４個の単位シフトレジスタＳＲ１〜ＳＲ４から出力信号Ｇ１〜Ｇ４が順番に出力される。
【００２４】
図１，２には、２相のクロック信号Ｃ１，Ｃ２に同期して動作するシフトレジスタを示したが、３相以上のクロック信号を用いて駆動することも可能である。図３は、本発明に係るシフトレジスタの他の全体構成を示すブロック図であり、３相のクロック信号Ｃ１〜Ｃ３に同期して動作するシフトレジスタを示している。単位シフトレジスタＳＲ１，ＳＲ４にはクロック信号Ｃ３が入力され、単位シフトレジスタＳＲ２にはクロック信号Ｃ１が入力され、単位シフトレジスタＳＲ３にはクロック信号Ｃ２が入力される。
【００２５】
図４は、図３に示したシフトレジスタの動作波形を示すタイミングチャートである。図３，４を参照して、単位シフトレジスタＳＲ１は、開始信号ＩＮが入力された後にクロック信号Ｃ３が入力されることにより、出力信号Ｇ１を出力する。出力信号Ｇ１は、単位シフトレジスタＳＲ２に入力される。単位シフトレジスタＳＲ２は、出力信号Ｇ１が入力された後にクロック信号Ｃ１が入力されることにより、出力信号Ｇ２を出力する。出力信号Ｇ２は、単位シフトレジスタＳＲ３に入力される。同様にして、単位シフトレジスタＳＲ３は出力信号Ｇ３を出力し、その後、単位シフトレジしたＳＲ４は出力信号Ｇ４を出力する。このようにして、３相のクロック信号Ｃ１〜Ｃ３に同期して、４個の単位シフトレジスタＳＲ１〜ＳＲ４から出力信号Ｇ１〜Ｇ４が順番に出力される。
【００２６】
図５は、本発明の実施の形態１に係る単位シフトレジスタＳＲ（各シフトレジスタＳＲ１〜ＳＲ４）の構成を示す回路図である。トランジスタＱ１〜Ｑ１２は、いずれもＮ型のａ−ＳｉＴＦＴである。トランジスタＱ１のドレイン電極は、クロック信号ＣＬＫが入力される端子Ｎ４に接続されており、ソース電極は、出力信号Ｇｎを出力する出力端子Ｎ３に接続されており、ゲート電極はノードＮ９に接続されている。トランジスタＱ１は、出力端子Ｎ３を充電するための出力プルアップ駆動部として機能する。
【００２７】
トランジスタＱ２のドレイン電極は出力端子Ｎ３に接続されており、ソース電極は、制御信号／ＶＦＲが入力される端子に接続されており、ゲート電極はノードＮ１０に接続されている。トランジスタＱ３のドレイン電極は出力端子Ｎ３に接続されており、ソース電極は、制御信号ＶＦＲが入力される端子に接続されており、ゲート電極はノードＮ１１に接続されている。トランジスタＱ２，Ｑ３は、出力端子Ｎ３を放電するための出力プルダウン駆動部として機能する。
【００２８】
トランジスタＱ４のドレイン電極は、電源電圧ＶＤＤが入力される端子Ｎ１に接続されており、ソース電極はノードＮ９に接続されており、ゲート電極は、出力信号Ｇｎ−１（又は開始信号ＩＮ）が入力される端子Ｎ６に接続されている。トランジスタＱ４は、出力信号Ｇｎ−１に応答して出力プルアップ駆動部（トランジスタＱ１）を活性化するための、プルアップ駆動部の一部として機能する。
【００２９】
トランジスタＱ５のドレイン電極はノードＮ９に接続されており、ソース電極は、制御信号／ＶＦＲが入力される端子に接続されており、ゲート電極はノードＮ１０に接続されている。トランジスタＱ６のドレイン電極はノードＮ９に接続されており、ソース電極は、制御信号ＶＦＲが入力される端子に接続されており、ゲート電極はノードＮ１１に接続されている。トランジスタＱ５，Ｑ６は、上記プルアップ駆動部の他の一部として機能する。
【００３０】
トランジスタＱ７のドレイン電極は、制御信号ＶＦＲが入力される端子Ｎ７に接続されており、ソース電極はノードＮ１０に接続されており、ゲート電極は、出力信号Ｇｎ＋１が入力される端子Ｎ５に接続されている。トランジスタＱ９のドレイン電極は、制御信号／ＶＦＲが入力される端子Ｎ８に接続されており、ソース電極はノードＮ１１に接続されており、ゲート電極は端子Ｎ５に接続されている。トランジスタＱ７，Ｑ９は、出力信号Ｇｎ＋１に応答して出力プルダウン駆動部（トランジスタＱ２，Ｑ３）を活性化するための、プルダウン駆動部として機能する。
【００３１】
トランジスタＱ８のドレイン電極はノードＮ１０に接続されており、ソース電極は、接地電圧ＶＳＳが入力される端子Ｎ２に接続されており、ゲート電極は端子Ｎ６に接続されている。トランジスタＱ１０のドレイン電極はノードＮ１１に接続されており、ソース電極は端子Ｎ２に接続されており、ゲート電極は端子Ｎ６に接続されている。
【００３２】
トランジスタＱ１１のドレイン電極はノードＮ１０に接続されており、ソース電極は、制御信号ＶＦＲが入力される端子に接続されており、ゲート電極はノードＮ１１に接続されている。トランジスタＱ１２のドレイン電極はノードＮ１１に接続されており、ソース電極は、制御信号／ＶＦＲが入力される端子に接続されており、ゲート電極はノードＮ１０に接続されている。トランジスタＱ１１，Ｑ１２は、フリップフロップ回路を構成し、ノードＮ１０，Ｎ１１のロウレベル側のノイズの影響を避けることを主目的として配設されている。ノイズ又はリーク電流等によるロウレベルの上昇の問題がなければ、トランジスタＱ１１，Ｑ１２の配設は省略しても構わない。
【００３３】
図６は、図５に示した単位シフトレジスタＳＲの動作波形を示すタイミングチャートである。図６に示した電圧ＶＡは、図５に示した制御信号ＶＦＲ，／ＶＦＲのハイレベル電圧である。電圧ＶＡは、トランジスタＱ２，Ｑ５，Ｑ１２がオンする任意の電圧であり、説明の簡単化のため、オン状態のトランジスタＱ７，Ｑ９が非飽和領域で動作し得る電圧とする。また、図６に示したＶｔｈは、トランジスタＱ１〜Ｑ１２のしきい値電圧である。図５，６において、制御信号ＶＦＲはハイレベルであり、制御信号／ＶＦＲはロウレベル（例えば接地電圧ＶＳＳ）であるものとする。
【００３４】
図５，６を参照して、初期状態では、ノードＮ１０の電位は電圧ＶＡに設定されており、ノードＮ１１の電位は接地電圧ＶＳＳに設定されている。ノードＮ１０の電位が電圧ＶＡに設定されているため、トランジスタＱ５はオンしており、ノードＮ９の電位は接地電圧ＶＳＳに設定されている。また、ノードＮ１０の電位が電圧ＶＡに設定されているため、トランジスタＱ２はオンしており、ノードＮ３の電位は接地電圧ＶＳＳに設定されている。
【００３５】
時刻ｔ０で前段の単位シフトレジスタＳＲの出力信号Ｇｎ−１がハイレベル（電源電圧ＶＤＤ）になると、トランジスタＱ８がオンすることにより、ノードＮ１０の電位は接地電圧ＶＳＳとなる。その結果、トランジスタＱ５がオフする。また、トランジスタＱ４がオンすることにより、ノードＮ９の電位はＶＤＤ−Ｖｔｈとなる。その結果、トランジスタＱ１がオンする。
【００３６】
時刻ｔ１で前段の単位シフトレジスタＳＲの出力信号Ｇｎ−１がロウレベル（接地電圧ＶＳＳ）になると、トランジスタＱ４，Ｑ８はオフするが、ノードＮ９の電位（ＶＤＤ−Ｖｔｈ）及びノードＮ１０の電位（接地電圧ＶＳＳ）は、それぞれのノードＮ９，Ｎ１０の寄生容量（図示しない）によって保持される。
【００３７】
時刻ｔ２でクロック信号ＣＬＫがハイレベル（電源電圧ＶＤＤ）になると、トランジスタＱ１がオンしているため、出力端子Ｎ３（出力信号Ｇｎ）の電位が上昇する。また、トランジスタＱ１がオンしているため、ノードＮ９と、トランジスタＱ１のチャネルとの間の容量（図示しない）によって、クロック信号ＣＬＫがノードＮ９に容量結合し、その結果、クロック信号ＣＬＫの電位の上昇とともにノードＮ９の電位も上昇する。ノードＮ９の寄生容量値に比べて、トランジスタＱ１のゲート電極−チャネル間の容量値は十分に大きいため、ノードＮ９の電位は、ほぼクロック信号ＣＬＫの電位の変化分（ＶＤＤ）だけ上昇し、２ＶＤＤ−Ｖｔｈとなる。
【００３８】
ノードＮ９の電位（２ＶＤＤ−Ｖｔｈ）は、トランジスタＱ１を非飽和領域で動作させる条件を満たしている。そのため、トランジスタＱ１のしきい値電圧Ｖｔｈ分の電圧降下は起こらず、出力端子Ｎ３の電位は、クロック信号ＣＬＫのハイレベルと同じ、電源電圧ＶＤＤとなる。
【００３９】
時刻ｔ３でクロック信号ＣＬＫがロウレベル（接地電圧ＶＳＳ）になると、トランジスタＱ１はオンしているため、クロック信号ＣＬＫの電位の降下に従って出力端子Ｎ３の電位も降下し、出力端子Ｎ３の電位は接地電圧ＶＳＳとなる。また、クロック信号ＣＬＫに容量結合されているノードＮ９の電位は、ほぼクロック信号ＣＬＫの電位の変化分（ＶＤＤ）だけ降下し、ＶＤＤ−Ｖｔｈとなる。
【００４０】
時刻ｔ４で後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１がハイレベル（電源電圧ＶＤＤ）になると、トランジスタＱ７がオンすることにより、ノードＮ１０の電位が電圧ＶＡとなる。その結果、トランジスタＱ５がオンすることにより、ノードＮ９の電位が接地電圧ＶＳＳとなる。この時、トランジスタＱ９もオンするが、制御信号／ＶＦＲの電位は接地電圧ＶＳＳであるため、ノードＮ１１の電位は接地電圧ＶＳＳのままである。
【００４１】
後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１は、時刻ｔ５でロウレベル（接地電圧ＶＳＳ）になる。
【００４２】
時刻ｔ４以降、単位シフトレジスタＳＲは非選択状態となる。非選択状態においては、トランジスタＱ２，Ｑ５，Ｑ１２の各ゲート電極には電圧ＶＡが継続的に印加され、トランジスタＱ２，Ｑ５，Ｑ１２の各ソース電極には接地電圧ＶＳＳが印加されている。そのため、トランジスタＱ２，Ｑ５，Ｑ１２は正バイアスがなされている状態となる。正バイアスがなされている状態が長時間継続すると、トランジスタＱ２，Ｑ５，Ｑ１２の各しきい値電圧Ｖｔｈがシフトしてしまう。
【００４３】
ところで、トランジスタＱ３，Ｑ６，Ｑ１１は、トランジスタＱ２，Ｑ５，Ｑ１２とそれぞれ対を成し、トランジスタＱ２，Ｑ５，Ｑ１２のバイアスに対して相補的なバイアスがなされるトランジスタである。つまり、制御信号ＶＦＲがハイレベル、制御信号／ＶＦＲがロウレベルである場合は、トランジスタＱ２，Ｑ５，Ｑ１２は正バイアスがなされ、トランジスタＱ３，Ｑ６，Ｑ１１は負バイアスがなされる。逆に、制御信号ＶＦＲがロウレベル、制御信号／ＶＦＲがハイレベルである場合は、トランジスタＱ２，Ｑ５，Ｑ１２は負バイアスがなされ、トランジスタＱ３，Ｑ６，Ｑ１１は正バイアスがなされる。
【００４４】
従って、図７のタイミングチャートに示すように、制御信号ＶＦＲ，／ＶＦＲのレベルのハイ／ロウを１フレーム毎に交番させることによって、各トランジスタＱ２，Ｑ５，Ｑ１２，Ｑ３，Ｑ６，Ｑ１１に関して、しきい値電圧Ｖｔｈの上昇方向へのシフトと低下方向へのシフトとを交互に起こさせることができる。その結果、上昇方向へのシフト量と低下方向へのシフト量とが互いに等しければ、結果として、初期値からのしきい値電圧Ｖｔｈの変動は生じない。
【００４５】
ここで、制御信号ＶＦＲ，／ＶＦＲのレベルのハイ／ロウの交番の周期は、１フレーム毎に限らず、１フレーム以下毎、あるいは２フレーム以上毎であってもよい。交番の周期を短くするほど、制御信号ＶＦＲ，／ＶＦＲを駆動する回路の消費電力が増大することになる。また、交番の周期を長くするほど、通常は、パルス長が長いパルスを生成するための外部駆動回路の構成が複雑となる。
【００４６】
図８は、図５に示した単位シフトレジスタＳＲの構成の変形例を示す回路図である。トランジスタＱ４のドレイン電極は、電源電圧ＶＤＤが入力される端子Ｎ１ではなく、出力信号Ｇｎ−１（又は開始信号ＩＮ）が入力される端子Ｎ６に接続されている。トランジスタＱ４は飽和領域で動作するため、ノードＮ９の電位はトランジスタＱ４のゲート電圧によって決まる。出力信号Ｇｎ−１のハイレベルは電源電圧ＶＤＤであるため、トランジスタＱ４のドレイン電極を端子Ｎ１ではなく端子Ｎ６に接続した場合であっても、ノードＮ９の電位を図５に示した回路と同様の値に設定することができる。
【００４７】
図８に示した単位シフトレジスタＳＲによると、端子Ｎ１とトランジスタＱ４のドレイン電極とを互いに接続するための配線を省略することができるため、図５に示した単位シフトレジスタＳＲと比較して、回路の占有面積を縮小することができる。
【００４８】
実施の形態２．
図９は、本発明の実施の形態２に係る単位シフトレジスタＳＲの構成を示す回路図である。トランジスタＱ２のソース電極は、制御信号／ＶＦＲ’が入力される端子に接続されており、トランジスタＱ３のソース電極は、制御信号ＶＦＲ’が入力される端子に接続されている。トランジスタＱ５のソース電極は、制御信号／ＶＦＲ’が入力される端子Ｎ８’に接続されており、トランジスタＱ６のソース電極は、制御信号ＶＦＲ’が入力される端子Ｎ７’に接続されている。トランジスタＱ１１のソース電極は、制御信号ＶＦＲ’が入力される端子に接続されており、トランジスタＱ１２のソース電極は、制御信号／ＶＦＲ’が入力される端子に接続されている。本実施の形態２に係る単位シフトレジスタＳＲのその他の構成は、図５に示した構成と同様である。
【００４９】
図１０は、図７に対応させて、制御信号ＶＦＲ，／ＶＦＲ，ＶＦＲ’，／ＶＦＲ’の交番タイミングを示すタイミングチャートである。図１０に示すように、制御信号ＶＦＲ’，／ＶＦＲ’のハイレベルの電圧値ＶＢは、制御信号ＶＦＲ，／ＶＦＲのハイレベルの電圧値ＶＡよりも高く設定されている。
【００５０】
つまり、トランジスタＱ２，Ｑ５，Ｑ１２の各ソース電極に入力される制御信号／ＶＦＲ’のハイレベルの電圧値ＶＢは、後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１に応答してトランジスタＱ９から出力されるハイレベルの電圧値ＶＡよりも高く、同様に、トランジスタＱ３，Ｑ６，Ｑ１１の各ソース電極に入力される制御信号ＶＦＲ’のハイレベルの電圧値ＶＢは、後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１に応答してトランジスタＱ７から出力されるハイレベルの電圧値ＶＡよりも高い。換言すれば、各トランジスタＱ２，Ｑ５，Ｑ１２，Ｑ３，Ｑ６，Ｑ１１に関して、負バイアスがなされる時のバイアス電圧値ＶＢは、正バイアスがなされる時のバイアス電圧値ＶＡよりも高く設定されている。
【００５１】
通常、Ｎ型のａ−ＳｉＴＦＴに関しては、負バイアスがなされることに起因するしきい値電圧Ｖｔｈのシフト量よりも、正バイアスがなされることに起因するしきい値電圧Ｖｔｈのシフト量のほうが大きい。しきい値電圧Ｖｔｈのシフト量はバイアス電圧の大きさに依存するため、本実施の形態２に係る単位シフトレジスタＳＲによれば、負バイアスがなされる時のバイアス電圧値ＶＢを、正バイアスがなされる時のバイアス電圧値ＶＡよりも高く設定することにより、しきい値電圧Ｖｔｈの上昇方向へのシフト量と低下方向へのシフト量とを互いに等しくすることができる。
【００５２】
実施の形態３．
図１１は、本発明の実施の形態３に係る単位シフトレジスタＳＲの構成を示す回路図である。トランジスタＱ１３は、Ｎ型のａ−ＳｉＴＦＴである。トランジスタＱ７のゲート電極は、制御信号ＶＦＲが入力される端子Ｎ７に接続されており、トランジスタＱ９のゲート電極は、制御信号／ＶＦＲが入力される端子Ｎ８に接続されている。トランジスタＱ８，Ｑ１０の各ゲート電極はノードＮ９に接続されている。トランジスタＱ１３のドレイン電極はノードＮ９に接続されており、ソース電極は、接地電圧ＶＳＳが入力される端子Ｎ２に接続されており、ゲート電極は、出力信号Ｇｎ＋１が入力される端子Ｎ５に接続されている。本実施の形態３に係る単位シフトレジスタＳＲのその他の構成は、図５に示した構成と同様である。
【００５３】
図１２は、図１１に示した単位シフトレジスタＳＲの動作波形を示すタイミングチャートである。図１１，１２において、制御信号ＶＦＲはハイレベルであり、制御信号／ＶＦＲはロウレベルであるものとする。
【００５４】
初期状態では、ノードＮ１０の電位は電圧ＶＡ−Ｖｔｈに設定されており、ノードＮ１１の電位は接地電圧ＶＳＳに設定されている。ノードＮ１０の電位が電圧ＶＡ−Ｖｔｈに設定されているため、トランジスタＱ５はオンしており、ノードＮ９の電位は接地電圧ＶＳＳに設定されている。また、ノードＮ１０の電位が電圧ＶＡ−Ｖｔｈに設定されているため、トランジスタＱ２はオンしており、ノードＮ３の電位は接地電圧ＶＳＳに設定されている。
【００５５】
時刻ｔ０で前段の単位シフトレジスタＳＲの出力信号Ｇｎ−１がハイレベル（電源電圧ＶＤＤ）になると、トランジスタＱ４がオンする。この時、トランジスタＱ５もオンしているが、トランジスタＱ４のオン抵抗をトランジスタＱ５のオン抵抗よりも十分小さくすることにより、ノードＮ９の電位は上昇してＶＤＤ−Ｖｔｈとなる。その結果、トランジスタＱ１がオンする。また、トランジスタＱ８がオンすることにより、ノードＮ１０の電位は接地電圧ＶＳＳとなる。
【００５６】
時刻ｔ１で前段の単位シフトレジスタＳＲの出力信号Ｇｎ−１がロウレベル（接地電圧ＶＳＳ）になると、トランジスタＱ４はオフするが、ノードＮ９の電位（ＶＤＤ−Ｖｔｈ）は、ノードＮ９の寄生容量（図示しない）によって保持される。また、トランジスタＱ８がオンしていることにより、ノードＮ１０の電位は接地電圧ＶＳＳに維持される。
【００５７】
時刻ｔ２でクロック信号ＣＬＫがハイレベル（電源電圧ＶＤＤ）になると、トランジスタＱ１がオンしているため、出力端子Ｎ３（出力信号Ｇｎ）の電位が上昇する。また、トランジスタＱ１がオンしているため、ノードＮ９と、トランジスタＱ１のチャネルとの間の容量（図示しない）によって、クロック信号ＣＬＫがノードＮ９に容量結合し、その結果、クロック信号ＣＬＫの電位の上昇とともにノードＮ９の電位も上昇する。ノードＮ９の寄生容量値に比べて、トランジスタＱ１のゲート電極−チャネル間の容量値は十分に大きいため、ノードＮ９の電位は、ほぼクロック信号ＣＬＫの電位の変化分（ＶＤＤ）だけ上昇し、２ＶＤＤ−Ｖｔｈとなる。
【００５８】
ノードＮ９の電位（２ＶＤＤ−Ｖｔｈ）は、トランジスタＱ１を非飽和領域で動作させる条件を満たしている。そのため、トランジスタＱ１のしきい値電圧Ｖｔｈ分の電圧降下は起こらず、出力端子Ｎ３の電位は、クロック信号ＣＬＫのハイレベルと同じ、電源電圧ＶＤＤとなる。
【００５９】
時刻ｔ３でクロック信号ＣＬＫがロウレベル（接地電圧ＶＳＳ）になると、トランジスタＱ１はオンしているため、クロック信号ＣＬＫの電位の降下に従って出力端子Ｎ３の電位も降下し、出力端子Ｎ３の電位は接地電圧ＶＳＳとなる。また、クロック信号ＣＬＫに容量結合されているノードＮ９の電位は、ほぼクロック信号ＣＬＫの電位の変化分（ＶＤＤ）だけ降下し、ＶＤＤ−Ｖｔｈとなる。
【００６０】
時刻ｔ４で後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１がハイレベル（電源電圧ＶＤＤ）になると、トランジスタＱ１３がオンすることにより、ノードＮ９の電位が接地電圧ＶＳＳとなる。その結果、トランジスタＱ８がオフすることにより、ノードＮ１０の電位がＶＡ−Ｖｔｈとなる。この時、ノードＮ１１の電位は接地電圧ＶＳＳのままである。
【００６１】
後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１は、時刻ｔ５でロウレベル（接地電圧ＶＳＳ）になる。
【００６２】
時刻ｔ４以降、単位シフトレジスタＳＲは非選択状態となる。非選択状態においては、トランジスタＱ２，Ｑ５，Ｑ１２の各ゲート電極には電圧ＶＡ−Ｖｔｈが継続的に印加され、トランジスタＱ２，Ｑ５，Ｑ１２の各ソース電極には接地電圧ＶＳＳが印加されている。そのため、トランジスタＱ２，Ｑ５，Ｑ１２は正バイアスがなされている状態となる。正バイアスがなされている状態が長時間継続すると、トランジスタＱ２，Ｑ５，Ｑ１２の各しきい値電圧Ｖｔｈがシフトしてしまう。
【００６３】
ところで、トランジスタＱ３，Ｑ６，Ｑ１１は、トランジスタＱ２，Ｑ５，Ｑ１２とそれぞれ対を成し、トランジスタＱ２，Ｑ５，Ｑ１２のバイアスに対して相補的なバイアスがなされるトランジスタである。つまり、制御信号ＶＦＲがハイレベル、制御信号／ＶＦＲがロウレベルである場合は、トランジスタＱ２，Ｑ５，Ｑ１２は正バイアスがなされ、トランジスタＱ３，Ｑ６，Ｑ１１は負バイアスがなされる。逆に、制御信号ＶＦＲがロウレベル、制御信号／ＶＦＲがハイレベルである場合は、トランジスタＱ２，Ｑ５，Ｑ１２は負バイアスがなされ、トランジスタＱ３，Ｑ６，Ｑ１１は正バイアスがなされる。
【００６４】
従って、図７のタイミングチャートに示したように、制御信号ＶＦＲ，／ＶＦＲのレベルのハイ／ロウを１フレーム毎に交番させることによって、各トランジスタＱ２，Ｑ５，Ｑ１２，Ｑ３，Ｑ６，Ｑ１１に関して、しきい値電圧Ｖｔｈの上昇方向へのシフトと低下方向へのシフトとを交互に起こさせることができる。その結果、上昇方向へのシフト量と低下方向へのシフト量とが互いに等しければ、結果として、初期値からのしきい値電圧Ｖｔｈの変動は生じない。
【００６５】
本実施の形態３に係る単位シフトレジスタＳＲによると、常時オンされているトランジスタＱ７又はトランジスタＱ９から、ノードＮ１０又はノードＮ１１のハイレベル電圧ＶＡ−Ｖｔｈが供給される。そのため、非選択状態において、トランジスタＱ８，Ｑ１１又はトランジスタＱ１０，Ｑ１２にリーク電流が生じたとしても、図５に示した構成に比べて、ノードＮ１０又はノードＮ１１をハイレベル電圧ＶＡ−Ｖｔｈに維持することが容易となる。
【００６６】
一方、図１１に示した構成によると、トランジスタＱ８がオンすると、端子Ｎ７からトランジスタＱ７，Ｑ８を介して端子Ｎ２に貫通電流が流れ、トランジスタＱ１０がオンすると、端子Ｎ８からトランジスタＱ９，Ｑ１０を介して端子Ｎ２に貫通電流が流れる。これに対し、図５に示した構成によると、トランジスタＱ７とトランジスタＱ８とが同時にオンすることはなく、トランジスタＱ９とトランジスタＱ１０とが同時にオンすることはないため、図１１に示した構成よりも消費電力が小さいという利点がある。
【００６７】
図１３は、図１１に示した単位シフトレジスタＳＲの構成の変形例を示す回路図である。トランジスタＱ４のドレイン電極は、電源電圧ＶＤＤが入力される端子Ｎ１ではなく、出力信号Ｇｎ−１（又は開始信号ＩＮ）が入力される端子Ｎ６に接続されている。トランジスタＱ４は飽和領域で動作するため、ノードＮ９の電位はトランジスタＱ４のゲート電圧によって決まる。出力信号Ｇｎ−１のハイレベルは電源電圧ＶＤＤであるため、トランジスタＱ４のドレイン電極を端子Ｎ１ではなく端子Ｎ６に接続した場合であっても、ノードＮ９の電位を図１１に示した回路と同様の値に設定することができる。
【００６８】
図１３に示した単位シフトレジスタＳＲによると、端子Ｎ１とトランジスタＱ４のドレイン電極とを互いに接続するための配線を省略することができるため、図１１に示した単位シフトレジスタＳＲと比較して、回路の占有面積を縮小することができる。
【００６９】
実施の形態４．
図１４は、本発明の実施の形態４に係る単位シフトレジスタＳＲの構成を示す回路図である。トランジスタＱ２のソース電極は、制御信号／ＶＦＲ’が入力される端子に接続されており、トランジスタＱ３のソース電極は、制御信号ＶＦＲ’が入力される端子に接続されている。トランジスタＱ５のソース電極は、制御信号／ＶＦＲ’が入力される端子Ｎ８’に接続されており、トランジスタＱ６のソース電極は、制御信号ＶＦＲ’が入力される端子Ｎ７’に接続されている。トランジスタＱ１１のソース電極は、制御信号ＶＦＲ’が入力される端子に接続されており、トランジスタＱ１２のソース電極は、制御信号／ＶＦＲ’が入力される端子に接続されている。本実施の形態４に係る単位シフトレジスタＳＲのその他の構成は、図１１に示した構成と同様である。
【００７０】
図１０に示したように、制御信号ＶＦＲ’，／ＶＦＲ’のハイレベルの電圧値ＶＢは、制御信号ＶＦＲ，／ＶＦＲのハイレベルの電圧値ＶＡよりも高く設定されている。
【００７１】
つまり、トランジスタＱ２，Ｑ５，Ｑ１２の各ソース電極に入力される制御信号／ＶＦＲ’のハイレベルの電圧値ＶＢは、後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１に応答してトランジスタＱ９から出力されるハイレベルの電圧値ＶＡよりも高く、同様に、トランジスタＱ３，Ｑ６，Ｑ１１の各ソース電極に入力される制御信号ＶＦＲ’のハイレベルの電圧値ＶＢは、後段の単位シフトレジスタＳＲの出力信号Ｇｎ＋１に応答してトランジスタＱ７から出力されるハイレベルの電圧値ＶＡよりも高い。換言すれば、各トランジスタＱ２，Ｑ５，Ｑ１２，Ｑ３，Ｑ６，Ｑ１１に関して、負バイアスがなされる時のバイアス電圧値ＶＢは、正バイアスがなされる時のバイアス電圧値ＶＡよりも高く設定されている。
【００７２】
通常、Ｎ型のａ−ＳｉＴＦＴに関しては、負バイアスがなされることに起因するしきい値電圧Ｖｔｈのシフト量よりも、正バイアスがなされることに起因するしきい値電圧Ｖｔｈのシフト量のほうが大きい。しきい値電圧Ｖｔｈのシフト量はバイアス電圧の大きさに依存するため、本実施の形態４に係る単位シフトレジスタＳＲによれば、負バイアスがなされる時のバイアス電圧値ＶＢを、正バイアスがなされる時のバイアス電圧値ＶＡよりも高く設定することにより、しきい値電圧Ｖｔｈの上昇方向へのシフト量と低下方向へのシフト量とを互いに等しくすることができる。
【図面の簡単な説明】
【００７３】
【図１】本発明に係るシフトレジスタの全体構成を示すブロック図である。
【図２】図１に示したシフトレジスタの動作波形を示すタイミングチャートである。
【図３】本発明に係るシフトレジスタの他の全体構成を示すブロック図である。
【図４】図３に示したシフトレジスタの動作波形を示すタイミングチャートである。
【図５】本発明の実施の形態１に係る単位シフトレジスタの構成を示す回路図である。
【図６】図５に示した単位シフトレジスタの動作波形を示すタイミングチャートである。
【図７】制御信号の交番タイミングを示すタイミングチャートである。
【図８】図５に示した単位シフトレジスタの構成の変形例を示す回路図である。
【図９】本発明の実施の形態２に係る単位シフトレジスタの構成を示す回路図である。
【図１０】図７に対応させて、制御信号の交番タイミングを示すタイミングチャートである。
【図１１】本発明の実施の形態３に係る単位シフトレジスタの構成を示す回路図である。
【図１２】図１１に示した単位シフトレジスタの動作波形を示すタイミングチャートである。
【図１３】図１１に示した単位シフトレジスタの構成の変形例を示す回路図である。
【図１４】本発明の実施の形態４に係る単位シフトレジスタの構成を示す回路図である。
【符号の説明】
【００７４】
Ｑ１〜Ｑ１３  トランジスタ、Ｎ３  出力端子、Ｎ４  端子、ＶＦＲ，／ＶＦＲ，ＶＦＲ’，／ＶＦＲ’  制御信号。
【図１】
2006344306.tif 000003
【図２】
2006344306.tif 000004
【図３】
2006344306.tif 000005
【図４】
2006344306.tif 000006
【図５】
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【図６】
2006344306.tif 000008
【図７】
2006344306.tif 000009
【図８】
2006344306.tif 000010
【図９】
2006344306.tif 000011
【図１０】
2006344306.tif 000012
【図１１】
2006344306.tif 000013
【図１２】
2006344306.tif 000014
【図１３】
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【図１４】
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