(57)【要約】      （修正有）【課題】炭化珪素層を有する半導体素子において、チャネル抵抗を低減し、オン抵抗を低く抑える。【解決手段】炭化珪素層１０の上に形成されたゲート絶縁膜１７およびソース電極１８と、ゲート電極１９と、炭化珪素層１０に形成されたウェル領域１３と、ウェル領域１３の内部に形成され、ソース電極１８に電気的に接触する第１導電型のソース領域１４と、炭化珪素層１０のうちウェル領域１３が形成されていない部分から構成される第１導電型の高抵抗領域１２とを備え、ウェル領域１３のうちソース領域１４が形成されていない部分は第２導電型であり、ウェル領域１３のチャネル方向に沿った断面において、ウェル領域１３の側面Ａと炭化珪素層１０の表面に平行な平面とのなす角度αは、ソース領域１４の側面Ｂと炭化珪素層１０の表面に平行な平面とのなす角度βよりも大きい。【選択図】図１
2006237511.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上に設けられた炭化珪素層と、
前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記基板の裏面に設けられたドレイン電極と
を備えた半導体素子であって、
前記炭化珪素層に形成されたウェル領域と、
前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第１導電型のソース領域と
前記炭化珪素層のうち前記ウェル領域が形成されていない部分から構成される第１導電型の高抵抗領域と
をさらに備え、
前記ウェル領域のうち前記ソース領域が形成されていない部分は第２導電型であり、
前記ウェル領域のチャネル方向に沿った断面において、前記ウェル領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度αは、前記ソース領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度βよりも大きい半導体素子。
【請求項２】
前記角度βは８０度以下である請求項１に記載の半導体素子。
【請求項３】
基板と、
前記基板の主面上に設けられた炭化珪素層と、
前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記基板の裏面に設けられたドレイン電極と
を備えた半導体素子であって、
前記炭化珪素層に形成されたウェル領域と、
前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第１導電型のソース領域と
前記炭化珪素層のうち前記ウェル領域が形成されていない部分から構成される第１導電型の高抵抗領域と
をさらに備え、
前記ウェル領域のうち前記ソース領域が形成されていない部分は第２導電型であり、
前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Ｌｇは、前記ソース領域の底面を含む平面における前記ウェル領域の端部と前記ソース領域の端部との距離Ｌよりも小さい半導体素子。
【請求項４】
前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Ｌｇは２μｍ以下である請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記炭化珪素層と前記ゲート絶縁膜との間に、前記ソース領域を前記高抵抗領域に接続するチャネル層をさらに備えた請求項１から４のいずれかに記載の半導体素子。
【請求項６】
前記基板は炭化珪素基板である請求項１から５のいずれかに記載の半導体素子。
【請求項７】
前記基板はシリコン基板である請求項１から５のいずれかに記載の半導体素子。
【請求項８】
（Ａ）表面に炭化珪素層が形成された基板を用意する工程と、
（Ｂ）高濃度注入用マスクを用いて、前記炭化珪素層の選択された第１領域に第１導電型不純物をイオン注入して、ソース領域を形成する工程と、
（Ｃ）低濃度注入用マスクを用いて、前記炭化珪素層のうち前記第１領域を含むように選択され、前記第１領域よりも深い第２領域に第２導電型不純物をイオン注入して、低濃度不純物領域を形成する工程とを包含し、
前記高濃度注入用マスクにおける側壁の傾斜角ωは、前記低濃度注入用マスクにおける側壁の傾斜角γよりも小さい半導体素子の製造方法。
【請求項９】
前記工程（Ｂ）は前記工程（Ｃ）の後に行われ、
前記工程（Ｂ）は、前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程を含む請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記工程（Ｂ）は前記工程（Ｃ）の前に行われ、
前記工程（Ｂ）は、
前記低濃度注入用マスクを形成する工程と、
前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程と
を含み、
前記工程（Ｂ）と前記工程（Ｃ）との間に、前記膜を除去する工程をさらに包含する請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記工程（Ｂ）は前記工程（Ｃ）の前に行われ、
前記工程（Ｂ）は、第１の膜から前記高濃度注入用マスクを形成する工程を含み、
前記工程（Ｃ）は、前記第１の膜と異なる第２の膜から前記低濃度注入用マスクを形成する工程を含む請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記工程（Ｃ）は前記工程（Ｂ）の前に行われ、
前記工程（Ｃ）は、第２の膜から前記低濃度注入用マスクを形成する工程を含み、
前記工程（Ｂ）は、前記第２の膜と異なる第１の膜から前記高濃度注入用マスクを形成する工程を含む請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子として、例えば特許文献１に開示されるような縦型ＭＯＳＦＥＴが知られている。
【０００３】
以下、図面を参照しながら、ＳｉＣを用いた従来のＭＯＳＦＥＴの構成を、縦型蓄積型ＭＯＳＦＥＴを例に説明する。縦型蓄積型ＭＯＳＦＥＴは、一般的に複数のユニットセルを備えている。図１３は、従来の縦型蓄積型ＭＯＳＦＥＴにおけるユニットセル２００を示す断面模式図である。
【０００４】
縦型蓄積型ＭＯＳＦＥＴは、半導体基板１１の主面上に形成された炭化珪素層１０を有している。半導体基板１１は、例えば、４Ｈ−ＳｉＣからなるｎ+型の炭化珪素基板であり、典型的には（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。炭化珪素層１０は、ドリフト領域１２、ｐ型ウェル領域１１３、ソース領域１１４、コンタクト領域（ｐ+領域）１１５を有している。ウェル領域１１３は、炭化珪素層１０のうち選択された領域にｐ型の不純物（例えばＡｌ）を注入することによって形成されている。コンタクト領域１１５は、ウェル領域１１３の内部に形成され、ウェル領域１１３におけるｐ型の不純物濃度よりも高い濃度でｐ型の不純物（Ａｌ）を含む領域である。ソース領域１１４は、ウェル領域１１３の上部に設けられたｎ型の領域であり、炭化珪素層１０にｎ型の不純物（例えば窒素）を注入することによって形成されている。ドリフト領域１２は、炭化珪素層１０のうちウェル領域１１３およびソース領域１１４が形成されていない領域から構成され、その導電型はｎ型である。ソース領域１１４とドリフト領域１１２とは、炭化珪素層１０の表面に形成されたチャネル層１６によって接続されている。
【０００５】
チャネル層１６の上には、ゲート酸化膜１７を介して、ゲート電極１９が設けられている。ゲート電極１９は、層間絶縁膜２２で覆われている。炭化珪素層１０の上にはソース電極１８が形成されている。ソース電極１８は、コンタクト領域１１５およびソース領域１１４と接続されている。ソース電極１８は、また、ソース電極１８の上に形成された上部配線電極２３と接続されている。炭化珪素基板１１の裏面には、ドレイン電極２１が形成されている。
【０００６】
このようなユニットセル２００を備えたＭＯＳＦＥＴでは、ゲート電極１９に電圧を印加すると、ゲート電極１９の下にあるチャネル層１６に電流を流すことができるため、ドレイン電極２１からドリフト領域１２、チャネル層１６およびソース領域１１４を介してソース電極１８へ電流が流れる。
【０００７】
上記ＭＯＳＦＥＴを作製する際には、炭化珪素層１０に対して不純物を注入することによって、ウェル領域１１３、ソース領域１１４およびコンタクト領域１１５などの領域をそれぞれ規定する不純物注入領域を形成する必要がある。本明細書では、炭化珪素層に対して不純物を注入することによって形成される領域を「不純物注入領域」と称することにする。
【０００８】
炭化珪素層１０に対する不純物の注入は、シリコン層に対する不純物の注入よりも高い温度（５００℃程度）で行われるため、炭化珪素層１０に不純物を注入するプロセスで用いる不純物注入用マスクとして、耐熱性の高いＳｉＯ2膜が主に用いられる。また、シリコン層に対して不純物を注入する場合とは異なり、炭化珪素層１０に注入された不純物は１７００℃程度の高温で活性化される。さらに、炭化珪素層１０では不純物の熱拡散がほとんど生じないため、炭化珪素層１０の伝導度を制御するためには、炭化珪素層１０のうちウェル領域１１３などを形成しようとする領域に不純物注入領域を形成する必要があり、そのような不純物注入領域は、エネルギーを変えながら何重にも不純物を打ち込む、いわゆる多段注入を行うことによって形成される。
【０００９】
以下、図面を参照しながら、炭化珪素層に不純物注入領域を形成する一般的なプロセスを、ｐ型のウェル領域とｎ型のソース領域とを形成するプロセスを例に説明する。
【００１０】
まず、図１４（ａ）に示すように、半導体基板１１の上にｎ型の炭化珪素層１０を堆積し、次いで、図１４（ｂ）に示すように、炭化珪素層１０の上にＳｉＯ2層（厚さ：約２μｍ）１３４を堆積する。
【００１１】
続いて、ＳｉＯ2層１３４の上にフォトレジストを塗布してパターニングすることにより、図１４（ｃ）に示すように、ＳｉＯ2層１３４の表面のうち選択された領域上にフォトレジスト層１３６を形成する。
【００１２】
次に、図１５（ａ）に示すように、フォトレジスト層１３６をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いてＳｉＯ2層１３４のドライエッチングを行い、ＳｉＯ2からなるマスク（ｐ型不純物注入用マスク）１３４ａを形成する。ドライエッチングは、半導体基板１１を設置した反応室内にＣＨＦ3を導入し、プラズマを発生させて行うことができる。反応室内の圧力は０．６Ｐａとする。ここでは、フォトレジスト層１３６が十分な厚さを有するように予め調整されており、フォトレジスト層１３６はドライエッチングによって完全に除去されず、フォトレジスト層１３６の一部がフォトレジスト層１３６ａとして残るようにエッチング条件を設定している。
【００１３】
フォトレジスト層１３６ａを除去した後、図１５（ｂ）に示すように、ｐ型不純物注入用マスク１３４ａを用いて炭化珪素層１０のうち選択された領域にｐ型の不純物を注入する。これにより、ｐ型不純物注入領域１３８が形成される。ｐ型不純物注入領域１３８の炭化珪素層表面からの深さは１μｍ程度とする。不純物の注入は、不純物注入領域１３８の結晶性を向上させるために、室温ではなく、炭化珪素層１０を例えば５００℃の温度に加熱して行うことが好ましい。この後、図１５（ｃ）に示すように、ｐ型不純物注入用マスク１３４ａをバッファードフッ酸で除去する。
【００１４】
続いて、図１６（ａ）に示すように、炭化珪素層１０の上にＳｉＯ2層（厚さ：例えば１．４μｍ）１４０を堆積する。
【００１５】
次いで、ＳｉＯ2層１４０の上にフォトレジストを塗布してパターニングすることにより、図１６（ｂ）に示すように、ＳｉＯ2層１４０の表面のうち選択された領域上にフォトレジスト層１４２を形成する。
【００１６】
この後、図１６（ｃ）に示すように、フォトレジスト層１４２をマスクとしてＳｉＯ2層１４０のドライエッチングを行い、ＳｉＯ2からなるマスク（ｎ型不純物注入用マスク）１４０ａを形成する。ここでは、フォトレジスト層１４２の一部がフォトレジスト層１４２ａとして残るようにエッチング条件を設定している。ドライエッチングは、図１５（ａ）を参照しながら説明した方法と同様の方法で行うことができる。
【００１７】
次いで、フォトレジスト層１４２ａを除去した後、図１７（ａ）に示すように、ｎ型不純物注入用マスク１４０ａを用いてｐ型不純物注入領域１３８のうち選択された領域にｎ型の不純物を注入する。不純物の注入は、図１５（ｂ）を参照しながら説明したように、炭化珪素層１０を例えば５００℃の温度に加熱して行う。これにより、後にソース領域となるｎ型不純物注入領域１４４が形成される。ｎ型不純物注入領域１４４の炭化珪素層表面からの深さは０．４μｍ程度とする。なお、ｐ型不純物注入領域１３８のうちｎ型の不純物が注入されなかった領域１３８ａは、後にウェル領域となる。また、炭化珪素層１０のうち不純物が注入されなかった領域はドリフト領域１２となる。この後、図１７（ｂ）に示すように、ｎ型不純物注入用マスク１４０ａをバッファードフッ酸で除去する。
【００１８】
この後、必要に応じて、上記と同様の方法で、他のＳｉＯ2マスクを用いて炭化珪素層１０にｐ型不純物を注入することにより、コンタクト領域を規定するｐ型不純物注入領域（図示せず）を形成する。このとき、コンタクト領域を規定するｐ型不純物注入領域が、後にウェル領域になるｐ型不純物領域１３８ａと接触するように、注入の際のエネルギーや注入に用いるマスクの形状を適宜選択する。
【００１９】
以上のプロセスで形成されたｐ型不純物注入領域１３８ａ、ｎ型不純物注入領域１４４、およびコンタクト領域を規定するｐ型不純物領域に対して１７００℃程度の温度で活性化アニールを行うことにより、図１７（ｃ）に示すように、ウェル領域１１３、ソース領域１１４およびコンタクト領域１１５が得られる。上述したように、炭化珪素層１０に注入された不純物は高温でもほとんど拡散しない（拡散係数が小さい）ため、活性化アニールによって不純物注入領域の界面はほとんど変化しない。
【００２０】
このように、ウェル領域１１３、ソース領域１１４およびコンタクト領域１１５などは、炭化珪素層１０に対して不純物を注入するプロセス（不純物注入プロセス）および活性化アニールによって形成される。なお、これらの領域を形成した後、チャネル層１６、ゲート絶縁膜１７、ドレイン電極２１、ソース電極１８、ゲート電極１９、層間絶縁膜２２および上部配線電極２３などを形成することにより、図１３に示すようなＭＯＳＦＥＴを作製できる。
【特許文献１】特許第３４６０５８５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明者らは、図１４〜１７を参照しながら上述した不純物注入プロセスに着目して、従来のＭＯＳＦＥＴにおける問題点を検討した結果、次のような知見を得た。
【００２２】
再び図１３を参照する。ウェル領域１１３のドリフト領域１２に接する側面Ａ（以下、単に「ウェル領域１１３の側面Ａ」とする）と炭化珪素層１０の表面との間の角度をα（α≦９０°）とし、ソース領域１１４のウェル領域１１３に接する側面Ｂ（以下、単に「ソース領域１１４の側面Ｂ」）とする）と炭化珪素層１０の表面と間の角度をβ（β≦９０°）とする。上記不純物注入プロセスを用いてＭＯＳＦＥＴを作製すると、角度αおよびβは、それぞれ、不純物注入の際に用いるマスクの形状によって決まる。具体的には、図１５（ｂ）に示すｐ型不純物注入用マスク１３４ａの側面が炭化珪素層１０の表面に対して垂直のとき、すなわち、図１５（ｂ）に示す断面図においてｐ型不純物注入用マスク１３４ａの側面と底面（炭化珪素層１０の表面）とのなす角度γが９０°のとき、図１３に示す角度αは略直角となる。また、図１５（ｂ）に示す断面図において、ｐ型不純物注入用マスク１３４ａの側面と底面との間の角度γが鋭角のとき（γ＜９０°）、図１３に示す角度αは鋭角になる。同様に、角度βは、図１７（ａ）に示すＳｉＯ2マスク１４０ａにおける側面と底面との間の角度ωに依存する。なお、本明細書では、不純物注入用マスクにおける側面と底面との間の角度（角度γ、ωなど）を「側壁の傾斜角」と称することにする。
【００２３】
従来の不純物注入プロセスでは、注入用マスクにおける側壁の傾斜角と不純物注入領域の側面の角度との関係を考慮した注入用マスクの設計が行われておらず、ｐ型不純物注入用マスク１３４ａもｎ型不純物注入用マスク１４０ａも同様の方法で形成されていた。従って、これらの不純物注入用マスク１３４ａおよび１４０ａにおける側壁の傾斜角は略等しく（γ＝ω）、その結果、図１３に示すように、形成されたウェル領域１１３の側面Ａと、ソース領域１１４の側面Ｂとは略平行であり、角度αと角度βとは略等しかった（α＝β）。
【００２４】
このようなＭＯＳＦＥＴでは、炭化珪素層１０の表面のうちソース領域１１４とドリフト領域１２とを接続するチャネル部分の長さ（ゲート長）Ｌｇは、ｐ型不純物注入用マスク１３４ａの幅とｎ型不純物注入用マスク１４０ａの幅との差の１／２の長さＬｍによって規定される。具体的には、角度αおよびβが等しいと（α＝β）、ゲート長Ｌｇは長さＬｍと略同じになるか、あるいはゲート長Ｌｇは長さＬｍよりも大きくなる（Ｌｇ≧Ｌｍ）。ここで、長さＬｍは、不純物注入用マスクのパターニングを行うためのフォトリソグラフィ工程における露光装置のマスクアライメント精度を考慮して設計される。そのため、ゲート長Ｌｇも不純物注入用マスクの加工精度に依存することになり、ゲート長Ｌｇを小さくしようとしてもマスクの加工精度に制限されてしまう。例えば、露光装置としてコンタクトアライナーを使用する場合、長さＬｍの設計値を２μｍよりも大きくする必要があり、従ってゲート長Ｌｇの設計値も２μｍよりも大きくなる。長さＬｍがより小さくなるように各不純物注入用マスクの幅を設計してゲート長Ｌｇを２μｍ以下にしようとしても、不純物注入用マスクの加工ずれにより、ソース領域１１４とドリフト領域１２とが接してしまい（Ｌｇ＝０）、チャネル部分を確保できないおそれがある。
【００２５】
このように、従来は、ゲート長Ｌｇの設計値が露光装置の合わせ精度に制限されるため、ゲート長Ｌｇを短く抑えてチャネル部分の抵抗（チャネル抵抗）を低減することは困難であった。一般的に、炭化珪素を用いたＭＯＳＦＥＴでは、素子全体のオン抵抗のうちチャネル抵抗の占める割合が大きいため、チャネル抵抗を低減できなければ、素子全体のオン抵抗を十分に低減することができず、低損失化を実現できない。
【００２６】
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、炭化珪素層を有する半導体素子において、チャネル抵抗を低減し、素子全体のオン抵抗を低減することにある。
【課題を解決するための手段】
【００２７】
本発明の半導体素子は、基板と、前記基板の主面上に設けられた炭化珪素層と、前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、前記ゲート絶縁膜上に設けられたゲート電極と、前記基板の裏面に設けられたドレイン電極とを備えた半導体素子であって、前記炭化珪素層に形成されたウェル領域と、前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第１導電型のソース領域と前記炭化珪素層のうち前記ウェル領域が形成されていない部分から構成される第１導電型の高抵抗領域とをさらに備え、前記ウェル領域のうち前記ソース領域が形成されていない部分は第２導電型であり、前記ウェル領域のチャネル方向に沿った断面において、前記ウェル領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度αは、前記ソース領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度βよりも大きい。
【００２８】
ある好ましい実施形態において、前記角度βは８０度以下である。
【００２９】
本発明の他の半導体素子は、基板と、前記基板の主面上に設けられた炭化珪素層と、前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、前記ゲート絶縁膜上に設けられたゲート電極と、前記基板の裏面に設けられたドレイン電極とを備えた半導体素子であって、前記炭化珪素層に形成されたウェル領域と、前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第１導電型のソース領域と前記炭化珪素層のうち前記複数のウェル領域が形成されていない部分から構成される第１導電型の高抵抗領域とをさらに備え、前記ウェル領域のうち前記ソース領域が形成されていない部分は第２導電型であり、前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Ｌｇは、前記ソース領域の底面を含む平面における前記ウェル領域の端部と前記ソース領域の端部との距離Ｌよりも小さい。
【００３０】
ある好ましい実施形態において、前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Ｌｇは２μｍ以下である。
【００３１】
前記炭化珪素層と前記ゲート絶縁膜との間に、前記ソース領域を前記高抵抗領域に接続するチャネル層をさらに備えてもよい。
【００３２】
前記基板は炭化珪素基板であってもよい。あるいは、前記基板はシリコン基板であってもよい。
【００３３】
本発明の半導体素子の製造方法は、（Ａ）表面に炭化珪素層が形成された基板を用意する工程と、（Ｂ）高濃度注入用マスクを用いて、前記炭化珪素層の選択された第１領域に第１導電型不純物をイオン注入して、ソース領域を形成する工程と、（Ｃ）低濃度注入用マスクを用いて、前記炭化珪素層のうち前記第１領域を含むように選択され、前記第１領域よりも深い第２領域に第２導電型不純物をイオン注入して、低濃度不純物領域を形成する工程とを包含し、前記高濃度注入用マスクにおける側壁の傾斜角ωは、前記低濃度注入用マスクにおける側壁の傾斜角γよりも小さい。
【００３４】
ある好ましい実施形態において、前記工程（Ｂ）は前記工程（Ｃ）の後に行われ、前記工程（Ｂ）は、前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程を含む。
【００３５】
前記工程（Ｂ）は前記工程（Ｃ）の前に行われ、前記工程（Ｂ）は、前記低濃度注入用マスクを形成する工程と、前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程とを含み、前記工程（Ｂ）と前記工程（Ｃ）との間に、前記膜を除去する工程をさらに包含してもよい。
【００３６】
ある好ましい実施形態において、前記工程（Ｂ）は前記工程（Ｃ）の前に行われ、前記工程（Ｂ）は、第１の膜から前記高濃度注入用マスクを形成する工程を含み、前記工程（Ｃ）は、前記第１の膜と異なる第２の膜から前記低濃度注入用マスクを形成する工程を含んでもよい。
【００３７】
前記工程（Ｃ）は前記工程（Ｂ）の前に行われ、前記工程（Ｃ）は、第２の膜から前記低濃度注入用マスクを形成する工程を含み、前記工程（Ｂ）は、前記第２の膜と異なる第１の膜から前記高濃度注入用マスクを形成する工程を含んでもよい。
【発明の効果】
【００３８】
本発明によると、炭化珪素層を有する半導体素子において、炭化珪素層に対して不純物を注入する際に用いるマスクの加工精度にかかわらず、信頼性を確保しつつ、ゲート長を従来よりも小さくできる。従って、チャネル抵抗を低減できるので、素子全体のオン抵抗を低減できる。
【００３９】
さらに、本発明によると、製造プロセスを複雑化することなく、オン抵抗の低減された半導体素子を提供できる。
【発明を実施するための最良の形態】
【００４０】
以下、図面を参照しながら、本発明による半導体素子の実施形態を説明する。
【００４１】
（第１の実施形態）
図１は、本実施形態の半導体素子の構造を示す断面模式図である。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＯＳＦＥＴであり、蓄積チャネル構造を有している。図１では、ゲート電極を中心とした単一のユニットセル１００を示しているが、本実施形態の半導体素子は、典型的には複数のユニットセルから構成されている。なお、縦型ＭＯＳＦＥＴにおける「ユニットセル」は、一般的にはソース電極を中心とする単位構造を指す場合が多いが、本明細書では、図１に示すようにゲート電極を中心とした単位構造を指すものとする。
【００４２】
本実施形態の縦型ＭＯＳＦＥＴは、４Ｈ−ＳｉＣ（０００１）からなるｎ+型の半導体基板１１と、半導体基板１１の上に形成された４Ｈ−ＳｉＣ（０００１）からなる炭化珪素層１０とを有している。半導体基板１１は、（０００１）Ｓｉ面より＜１１−２０＞（１１２バー０）方向に約８度（オフ角）傾けた表面を有するオフカット基板である。半導体基板１１の抵抗率は約０．０２Ωｃｍ2である。炭化珪素層１０は、半導体基板１１の主面上にエピタキシャル成長によって形成されたエピタキシャル層（厚さ：約８μｍ）である。なお、半導体基板１１と炭化珪素層１０との間に、バッファー層と呼ばれる高濃度のｎ型炭化珪素層を介在させてもよい。
【００４３】
炭化珪素層１０は、ドリフト領域１２、ｐ型ウェル領域１３、およびソース領域１４を有している。ウェル領域１３は、炭化珪素層１０のうち選択された領域にｐ型の不純物（Ａｌ）を注入した後、約１７００度の温度でアニールを行うことによって形成されている。ウェル領域１３におけるＡｌ濃度は約２×１０18ｃｍ-3であり、ウェル領域１３の底面の深さは炭化珪素層１０の表面から１μｍ程度である。ソース領域１４は、ウェル領域１３の上部に設けられたｎ型の領域である。ソース領域１４は、炭化珪素層１０にｎ型の不純物（窒素）を注入した後、約１７００度の温度でアニールを行うことによって形成されている。ソース領域１４における窒素濃度は１×１０19ｃｍ-3であり、ソース領域１４の底面の深さは炭化珪素層１０の表面から約０．４μｍ程度である。なお、炭化珪素層１０は、ウェル領域１３と接するコンタクト領域１５を有していてもよい。コンタクト領域１５は、ウェル領域１３におけるｐ型の不純物濃度よりも高い濃度でｐ型の不純物（Ａｌ）を含むｐ+型の領域である。ドリフト領域（高抵抗領域）１２は、炭化珪素層１０のうちウェル領域１３およびソース領域１４が形成されていない領域から構成されたｎ型の領域である。ドリフト領域１２におけるｎ型の不純物（窒素）の濃度は８×１０15ｃｍ-3である。
【００４４】
ソース領域１４とドリフト領域１２とは、炭化珪素層１０の表面に形成されたチャネル層１６によって接続されている。ここでは、チャネル層１６は、隣接するウェル領域１３の上に、これらの間に位置するドリフト領域１２を跨いで形成されている。チャネル層１６は、例えばｎ型４Ｈ−ＳｉＣからなる層を含んでいる。本実施形態におけるチャネル層１６は、意図的なドーピングを行わないで形成されたアンドープＳｉＣ層とｎ型不純物を含むＳｉＣ層（ドープ層）とを交互に積層させた構造を有するデルタドープ層である。ドープ層の厚さは１０ｎｍ程度、アンドープＳｉＣ層の厚さは４０ｎｍ程度であり、デルタドープ層全体の厚さは約０．２μｍである。なお、チャネル層１６はデルタドープ層に限定されず、エピタキシャル成長によって形成されたｎ型のＳｉＣ層であってもよい。また、図１では、チャネル層１６の下面がソース領域１４の上面に接するように配置されているが、半導体素子の作製プロセスによっては、チャネル層１６の端面がソース領域１４の端面に接するように配置される場合もある。
【００４５】
チャネル層１６の上には、厚さが約８０ｎｍのゲート絶縁膜１７を介して、ゲート電極１９が設けられている。ゲート絶縁膜１７は、炭化珪素層の表面を熱酸化することによって形成できる。本実施形態におけるゲート電極１９はアルミニウムから形成されているが、他の金属やポリシリコン等の半導体から形成されていてもよい。
【００４６】
また、炭化珪素層１０の上には、ソース領域１４と接するソース電極１８が設けられている。ソース電極１８は、ソース領域１４とオーミック接合を形成している。このようなソース電極１８は、例えばニッケル膜を形成した後、約１０００℃の温度で熱処理を行うことによって形成できる。ソース電極１８は、コンタクト領域１５を介してウェル領域１３と電気的に接続されていてもよく、これによって、ソース電極１４とウェル領域１３との間の電気抵抗を低減できる。
【００４７】
半導体基板１１の裏面には、例えばニッケルからなるドレイン電極２１が設けられている。ドレイン電極２１は、半導体基板１１とオーミック接合を形成している。このようなどレイン電極２１は、ニッケル膜を形成した後に、約１０００℃の温度で熱処理を行うことによって形成できる。
【００４８】
ゲート電極１９は層間絶縁膜２２で覆われており、層間絶縁膜２２およびソース電極１８の上には上部配線電極２３が形成されている。上部配線電極２３は、複数のユニットセルにおけるソース電極１９を互いに電気的に接続している。
【００４９】
このようなＭＯＳＦＥＴでは、ソース電極１８を設置した状態で、ドレイン電極２１およびゲート電極１９にプラスの電圧を印加すると、チャネル層１６に電流が流れるので、ドレイン電極２１からドリフト領域１２、チャネル層１６およびソース領域１４を介してソース電極１８へ電流（ドレイン電流）を流すことができる。
【００５０】
本実施形態のＭＯＳＦＥＴは、図１３に示す従来のＭＯＳＦＥＴと比べて、以下の点で異なっている。
【００５１】
本実施形態では、ウェル領域１３のチャネル方向に沿った断面において、ウェル領域１３の側面Ａと炭化珪素層１０の表面に平行な平面とのなす角度αは、ソース領域１４の側面Ｂと炭化珪素層１０の表面に平行な平面とのなす角度βよりも大きい。従って、ウェル領域１３の上面におけるウェル領域１３の端部とソース領域１４の端部との距離、すなわちゲート長Ｌｇは、ソース領域１４の底面を含む平面におけるウェル領域１３の端部とソース領域１４の端部との距離Ｌよりも小さくなる。また、後述するように、本実施形態によると、ｐ型不純物注入用マスクおよびｎ型不純物注入用マスクの幅によって規定される長さＬｍよりもゲート長Ｌｇを短くできる。
【００５２】
前述したように、従来のＭＯＳＦＥＴにおけるゲート長Ｌｇは、マスクの幅によって規定される長さＬｍと略同じか、または長さＬｍよりも大きく、マスクの加工精度に依存していた。これに対し、本実施形態のＭＯＳＦＥＴでは、後述するようなプロセスを用いるために、ゲート長Ｌｇをマスクの加工精度による限界を超えてさらに小さくすることが可能になる。その結果、チャネル抵抗を従来よりも低減でき、素子全体のオン抵抗を低く抑えることができる。
【００５３】
本実施形態における角度αは９０°以下であればよく、例えば７０°以上８５°以下である。また、角度βは角度αよりも小さければよく、例えば４０°以上８０°以下である。角度βが７０°以下であれば、より効果的にチャネル抵抗を低減できるので好ましい。また、本実施形態におけるゲート長Ｌｇは、好ましくは２μｍ以下、より好ましくは    １μｍ以下である。これにより、チャネル抵抗を従来よりも大幅に低減できる。
【００５４】
なお、図１では、炭化珪素層１０に不純物を注入することによって形成されたソース領域１４およびウェル領域１３の側面ＡおよびＢは平面であるが、これらの側面ＡおよびＢは曲面であってもよい。
【００５５】
以下、図面を参照しながら、側面ＡおよびＢが曲面の場合における角度αおよびβを説明する。図２は、ウェル領域１３のチャネル方向に沿った断面模式図である。この断面図において、ウェル領域１３の底面の深さｄの１／２の深さにおける側面Ａの接線Ｐを引き、この接線Ｐと炭化珪素層１０の表面に平行な平面との角度をαとする。図示しないが、ソース領域１４の場合も同様であり、ソース領域１４の底面の深さの１／２の深さにおける側面Ｂの接線と、炭化珪素層１０の表面に平行な平面との角度をβとする。
【００５６】
次に、図面を参照しながら、本実施形態のＭＯＳＦＥＴを作製する際に用いる不純物注入プロセスを説明する。ここでは、ウェル領域１３やソース領域１４を形成するためのプロセスを例に述べる。
【００５７】
まず、図３（ａ）に示すように、半導体基板１１の上にｎ型の炭化珪素層１０を堆積し、次いで、図３（ｂ）に示すように、炭化珪素層１０の上にＳｉＯ2層（厚さ：約２μｍ）３４を堆積する。
【００５８】
続いて、ＳｉＯ2層３４の上にフォトレジスト膜を形成し、フォトリソグラフィ工程でフォトレジスト膜のパターニングを行うことにより、図３（ｃ）に示すように、ＳｉＯ2層３４の表面のうち選択された領域上にフォトレジスト層３６を形成する。形成されたフォトレジス層３６における側壁と底面（すなわち炭化珪素層１０の表面）との間の角度θｐは９０°以下であり、例えば８０°〜９０°である。角度θｐは、上記フォトリソグラフィ工程において、露光条件やプリベーク温度、ポストベーク温度、レジスト粘度などを適宜選択することによって制御することができる。
【００５９】
次に、図４（ａ）に示すように、フォトレジスト層３６をマスクとして、ＲＩＥ法を用いてＳｉＯ2層３４のドライエッチングを行い、ＳｉＯ2からなるマスク（ｐ型不純物注入用マスク）３４ａを形成する。ドライエッチングは、半導体基板１１を設置した反応室内にＣＨＦ3を導入し、プラズマを発生させて行うことができる。反応室内の圧力は０．６Ｐａとする。本実施形態では、ＳｉＯ2層３４とともにフォトレジスト層３６もエッチングされる条件でドライエッチングを行う。また、フォトレジスト層３６が十分な厚さを有するように予め調整されており、フォトレジスト層３６の一部がフォトレジスト層３６ａとして残るようにエッチング条件を設定している。
【００６０】
本実施形態では、ドライエッチングによって得られたｐ型不純物注入用マスク３４ａにおける側壁と炭化珪素層１０の表面との間の角度（側壁の傾斜角）γは、フォトレジスト層３６における角度θｐやＳｉＯ2層３４のエッチング条件によって決まり、例えば８０°〜８８°である。
【００６１】
なお、上記ドライエッチングを、フォトレジスト層３６がエッチングされない条件で行うことによって、フォトレジスト層３６の角度θｐにかかわらず、角度γが略９０°となるようなｐ型不純物注入用マスク３４ａを形成してもよい。
【００６２】
次いで、フォトレジスト層３６ａを除去した後、図４（ｂ）に示すように、ｐ型不純物注入用マスク３４ａを用いて炭化珪素層１０のうち選択された領域にｐ型の不純物を注入する。これにより、ウェル領域を規定するｐ型不純物注入領域３８が形成される。不純物の注入は、不純物注入領域３８の結晶性を向上させるために、室温ではなく、炭化珪素層１０を例えば５００℃の温度に加熱して行うことが好ましい。ｐ型不純物注入領域３８の底面の深さは、炭化珪素層表面からの１μｍ程度とする。また、ｐ型不純物注入領域３８の側面Ａ’と炭化珪素層１０の表面との間の角度α’は、ｐ型不純物注入用マスク３４ａにおける側壁の傾斜角γによって決まる。ここでは、角度α’は７０〜８５度程度になる。なお、ｐ型の不純物として例えばアルミニウムを用いる場合、マスク３４ａに対するアルミニウムイオンの注入深さが炭化珪素層１０に対するアルミニウムイオンの注入深さよりも大きくなるので、角度α’は側壁の傾斜角γよりも小さくなる。この後、図４（ｃ）に示すように、ｐ型不純物注入用マスク３４ａをバッファードフッ酸で除去する。
【００６３】
続いて、図５（ａ）に示すように、炭化珪素層１０の上にＳｉＯ2層（厚さ：例えば１．４μｍ）４０を堆積する。
【００６４】
次いで、ＳｉＯ2層４０の上にフォトレジスト膜を形成し、フォトリソグラフィ工程でフォトレジスト膜のパターニングを行うことにより、図５（ｂ）に示すように、ＳｉＯ2層４０の表面のうち選択された領域上にフォトレジスト層４２を形成する。本実施形態では、形成されたフォトレジス層４２における側壁と底面（すなわち炭化珪素層１０の表面）との間の角度θｎは、フォトレジスト層３６における角度θｐよりも小さく、例えば６０°〜８５°である。角度θｎは、上記フォトリソグラフィ工程において、露光条件やプリベーク温度、ポストベーク温度、レジスト粘度などを適宜選択することによって制御することができる。例えば、ポストベーク温度をより高くすることにより、フォトレジスト層４２における角度θｎをより小さくできる。
【００６５】
この後、図５（ｃ）に示すように、フォトレジスト層４２をマスクとしてＳｉＯ2層４０のドライエッチングを行い、ＳｉＯ2からなるマスク（ｎ型不純物注入用マスク）４０ａを形成する。ここでは、フォトレジスト層４２の一部がフォトレジスト層４２ａとして残るようにエッチング条件を設定している。ドライエッチングは、図４（ａ）を参照しながら説明した方法と同様の方法で行ってもよい。
【００６６】
上記ドライエッチングによって得られたｎ型不純物注入用マスク４０ａにおける側壁と炭化珪素層１０の表面との間の角度（側壁の傾斜角）ωは、図４（ａ）に示すｐ型不純物注入用マスク３４ａにおける側壁の角度γよりも小さくなるように設定される。側壁の傾斜角ωは、フォトレジスト層４２における角度θｎや上記ドライエッチングの条件によって決まる。本実施形態では、ＳｉＯ2層４０のエッチングを、ＳｉＯ2層３４のエッチングと同じ条件で行っており、また、フォトレジスト層４２における角度θｎはフォトレジスト層３６における角度θｐよりも小さいので、側壁の傾斜角ωはｐ型不純物注入用マスク３４ａにおける側壁の角度γよりも小さくなり、例えば６０°〜８５°である。
【００６７】
次いで、フォトレジスト層４２ａを除去した後、図６（ａ）に示すように、ｎ型不純物注入用マスク４０ａを用いてｐ型不純物注入領域３８のうち選択された領域にｎ型の不純物を注入する。不純物の注入は、図４（ｂ）を参照しながら説明したように、炭化珪素層１０を例えば５００℃の温度に加熱して行う。これにより、後にソース領域となるｎ型不純物注入領域４４が形成される。ｐ型不純物注入領域３８のうちｎ型の不純物が注入されなかった領域３８ａは、後にウェル領域となる。また、炭化珪素層１０のうち不純物が注入されなかった領域はドリフト領域１２となる。
【００６８】
形成されたｎ型不純物注入領域４４の底面の深さは、炭化珪素層１０の表面から０．４μｍ程度とする。また、ｎ型不純物注入領域４４の側面Ｂ’と炭化珪素層１０の表面との間の角度β’は、ｎ型不純物注入用マスク４０ａにおける側壁の傾斜角ωによって決まり、ここでは、角度β’は４０〜８０度程度になる。このように、傾斜角ωは傾斜角γよりも小さく、ｎ型不純物注入領域４４の側面の角度β’は、傾斜角γによって決まるｐ型不純物注入領域３８の側面の角度α’よりも小さくなる。従って、図６（ａ）に示す断面図において、ｐ型不純物注入領域３８の側面Ａ’とｎ型不純物注入領域４４の側面Ｂ’との距離は、炭化珪素層１０の表面で小さく、炭化珪素層１０が深くなるほど大きくなる。このとき、炭化珪素層１０の表面における側面Ａ’と側面Ｂ’との距離Ｌｇ’は、ｐ型不純物注入用マスク３４ａの幅とｎ型不純物注入用マスク４０ａの幅との差の１／２の長さＬｍよりも小さい。
【００６９】
この後、図６（ｂ）に示すように、ｎ型不純物注入用マスク４０ａをバッファードフッ酸で除去する。
【００７０】
続いて、必要に応じて、上記と同様の方法で、他のＳｉＯ2マスクを用いて炭化珪素層１０にｐ型不純物を注入することにより、他のｐ型不純物注入領域を形成する（図示せず）。他のｐ型不純物注入領域は、後に炭化珪素層１０の上に形成されるソース電極とｐ型不純物領域３８ａによって規定されるウェル領域とを接続するためのコンタクト領域を規定する。
【００７１】
以上の不純物注入プロセスで形成されたｐ型不純物注入領域３８ａ、ｎ型不純物注入領域４４およびコンタクト領域を規定するｐ型不純物注入領域に対して１７００℃程度の温度で活性化アニールを行うことにより、図６（ｃ）に示すように、ウェル領域１３、ソース領域１４およびコンタクト領域１５が得られる。
【００７２】
上述したように、炭化珪素層１０に注入された不純物は高温でもほとんど拡散しないため、活性化アニールによって不純物注入領域の界面は変化しない。そのため、不純物注入領域の側面Ａ’や側面Ｂ’は、略そのままウェル領域１３の側面Ａやソース領域の側面Ｂとなり、側面Ａ’や側面Ｂ’と炭化珪素層１０の表面との間の角度α’や角度β’は、ウェル領域１３における角度αやソース領域１４における角度βと略等しくなる。さらに、炭化珪素層１０の表面におけるｎ型不純物注入領域４４の側面Ｂ’とｐ型不純物注入領域の側面Ａ’との距離Ｌｇ’は、活性化アニール後に得られるソース領域１４の側面Ｂとウェル領域の側面Ａとの炭化珪素層１０の表面における距離、すなわちゲート長Ｌｇと略等しい。
【００７３】
このように、本実施形態では、ｎ型不純物注入用マスク４０ａにおける側壁の傾斜角ωがｐ型不純物注入用マスク３４ａにおける側壁の傾斜角γをよりも小さくなるように、各マスク３４ａ、４０ａの形状を制御している。なお、図示した不純物注入用マスク３４ａ、４０ａはいずれも平面状の側壁を有し、その断面形状は台形であるが、これらのマスク３４ａ、４０ａの形状は図示した形状に限定されない。例えばマスクの側壁が曲面であってもよい。側壁が曲面である場合のマスク３４ａの断面模式図を図７に例示する。このようなマスク３４ａにおける「側壁の傾斜角γ」は、図７に示す断面図において、マスク３４ａの高さｈの１／２の高さにおける側壁の接線Ｒを引き、この接線Ｒと炭化珪素層１０の表面に平行な平面との角度とする。図示しないが、マスク４０ａの場合も同様であり、マスク４０ａの高さの１／２の高さにおける側壁の接線と、炭化珪素層１０の表面に平行な平面との角度を「側壁の傾斜角ω」とする。
【００７４】
本実施形態における不純物注入プロセスは、上述したような側壁の傾斜角γ、ωを有する不純物注入用マスク３４ａ、４０ａを用いているので、従来の不純物注入プロセスに比べて以下のような利点を有している。
【００７５】
ウェル領域およびソース領域をそれぞれ規定する不純物注入領域を形成するためのｐ型不純物注入用マスクおよびｎ型不純物注入用マスクは、通常、フォトリソグラフィ工程によって加工されるため、これらのマスク幅の差の１／２の長さＬｍは、フォトリソグラフィ工程で用いる露光装置のマスクアライメント精度に制限される。従来のプロセスでは、ウェル領域の側面Ａとソース領域の側面Ｂとは略平行であったため、ＭＯＳＦＥＴにおけるゲート長Ｌｇは上記長さＬｍと同じか、または長さＬｍよりも大きくなってしまい、露光装置のマスクアライメント精度よりも小さいゲート長Ｌｇ（例えば２μｍ以下）を実現できなかった。
【００７６】
これに対し、本実施形態のプロセスでは、ウェル領域１３の側面Ａの角度αがソース領域１４の側面Ｂの角度βよりも大きくなるように上記各不純物注入用マスクの形状を制御するので、図６（ａ）に示す距離Ｌｇ’、すなわちゲート長Ｌｇを、露光装置のマスクアライメント精度に制限される長さＬｍよりも小さくすることができる。このように、ゲート長Ｌｇを従来よりも小さくできるので、チャネル抵抗を低減できる。
【００７７】
上記プロセスでは、フォトレジスト層３６の角度θｐおよびフォトレジスト層４２の角度θｎを制御することによって、不純物注入用マスク３４ａ、４０ａの側壁の傾斜角γ、ωを調整しているが、ＳｉＯ2層３４およびＳｉＯ2層４０に対するエッチング条件を適宜選択することによって、不純物注入用マスク４０ａの側壁の傾斜角ωを不純物注入用マスク３４ａの側壁の傾斜角γよりも小さくなるように制御することも可能である。
【００７８】
また、図３〜図６を参照しながら説明した不純物注入プロセスでは、炭化珪素層１０にｐ型不純物を注入する工程を行った後にｎ型不純物を注入する工程を行うが、ｎ型不純物を注入する工程を先に行ってもよい。以下、図面を参照しながら、炭化珪素層１０にｎ型不純物を注入する工程を、ｐ型不純物を注入する工程よりも先に行う場合のプロセスを説明する。
【００７９】
まず、図８（ａ）に示すように、半導体基板１１の上に形成された炭化珪素層１０の表面のうち選択された領域上にｎ型不純物注入用マスク４０ａを形成し、これを用いて、炭化珪素層１０にｎ型不純物を注入する。これにより、炭化珪素層１０にｎ型不純物領域４４が形成される。ｎ型不純物注入用マスク４０ａは、図５（ａ）〜（ｃ）を参照しながら説明した方法と同様の方法で形成される。ｎ型不純物注入用マスク４０ａにおける側壁の傾斜角ωは、例えば６０°〜８５°である。また、ｎ型不純物を注入する工程は、図６（ａ）を参照しながら説明した工程と同様である。この後、ｎ型不純物注入用マスク４０ａを除去する。
【００８０】
次いで、図８（ｂ）に示すように、炭化珪素層１０の表面にｐ型不純物注入用マスク３４ａを形成し、これを用いて、炭化珪素層１０にｐ型不純物を注入する。このとき、ｐ型不純物が注入された領域のうちｎ型不純物注入領域４４以外の領域３８ａは、ウェル領域を規定するｐ型不純物領域３８ａとなる。ｐ型不純物注入用マスク３４ａは、図３（ｂ）〜（ｃ）および図４（ａ）を参照しながら説明した方法と同様の方法で形成される。ｐ型不純物注入用マスク３４ａにおける側壁の傾斜角γは、上記傾斜角ωよりも大きく、例えば８０°〜８８°である。また、ｐ型不純物注入用マスク３４ａの幅は、ｎ型不純物注入用マスク４０ａの幅よりも小さい。ｐ型不純物を注入する工程は、図４（ｂ）を参照しながら説明した工程と同様である。この後、ｐ型不純物注入用マスク３４ａを除去する。
【００８１】
この後、必要に応じて、炭化珪素層１０にｐ型不純物を注入することにより、コンタクト領域を規定するｐ型不純物領域を形成する（図示せず）。
【００８２】
次いで、図８（ｃ）に示すように、不純物注入領域３８ａ、４４、およびコンタクト領域を規定するｐ型不純物領域に対する活性化アニールを行い、ウェル領域１３、ソース領域１４およびコンタクト領域１５をそれぞれ形成する。得られたウェル領域１３の側面Ａの角度αは、ソース領域１４の側面Ｂの角度βよりも大きくなるので、ゲート長Ｌｇをマスク幅の差の１／２の長さＬｍよりも小さくできる。
【００８３】
このように、炭化珪素層１０にｎ型不純物を注入する工程を行った後にｐ型不純物を注入する工程を行った場合でも、ｎ型不純物注入用マスク４０ａにおける側壁の傾斜角ωをｐ型不純物注入用マスク３４ａにおける側壁の傾斜角γよりも小さく制御することによって、従来よりもゲート長Ｌｇの小さいＭＯＳＦＥＴを作製できる。
【００８４】
本実施形態における不純物注入用マスクの材料は、図３〜図６および図８を参照しながら説明したプロセスで用いた材料に限定されない。上記プロセスでは、ＳｉＯ2を用いてｐ型不純物注入用マスク３４ａを形成しているが、代わりに不純物注入の際の高温に耐え得る他の材料（例えばＳｉ）を用いてもよい。
【００８５】
また、ウェル領域１３やソース領域１４の導電型は互いに異なっていればよく、上記に示す導電型に限定されない。例えばウェル領域１３の導電型はｎ型であり、ソース領域１４の導電型はｐ型であってもよい。その場合も、ソース領域１４を形成するための不純物注入用マスクにおける側壁の傾斜角ωを、ウェル領域１３を形成するための不純物注入用マスクにおける側壁の傾斜角γをよりも小さくすることにより、上述したような効果と同様の効果が得られる。なお、本明細書において、ウェル領域１３やソース領域１４の導電型にかかわらず、ウェル領域１３を形成するために用いる不純物注入用マスクを「低濃度注入用マスク」、ソース領域１４を形成するための用いる不純物注入用マスクを「高濃度注入用マスク」とそれぞれ称することにする。
【００８６】
（第２の実施形態）
以下、本発明による半導体素子の第２の実施形態を説明する。本実施形態の半導体素子は、図１を参照しながら説明した実施形態１のＭＯＳＦＥＴと同様の構成を有する縦型ＭＯＳＦＥＴである。
【００８７】
本実施形態は、次に説明する不純物注入プロセスを用いて作製される点で、前述の実施形態１と異なっている。前述の実施形態１における不純物注入プロセスでは、異なるＳｉＯ2膜（ＳｉＯ2層３４、４０）を用いてｐ型不純物注入用マスク３４ａおよびｎ型不純物注入用マスク４０ａをそれぞれ形成しているが、本実施形態における不純物注入プロセスでは、ｐ型不純物注入用マスクを利用して自己整合によりｎ型不純物注入用マスクを形成する。
【００８８】
まず、図３（ａ）〜（ｃ）および図４（ａ）を参照しながら前述した方法と同様の方法で、炭化珪素層１０の上にｐ型不純物注入用マスク３４ａを形成する（図示せず）。
【００８９】
続いて、図９（ａ）に示すように、ｐ型不純物注入用マスク３４ａを用いて、炭化珪素層１０にｐ型不純物を注入することにより、ｐ型不純物注入領域３８を形成する。ｐ型不純物の注入は、図４（ｂ）を参照しながら前述した方法と同様の方法で行う。
【００９０】
次に、図９（ｂ）に示すように、ｐ型不純物注入用マスク３４ａおよび炭化珪素層１０を覆うようにフォトレジストを塗布し、フォトレジスト膜７１を形成する。このとき、フォトレジスト膜７１のうちｐ型不純物注入用マスク３４ａの側壁上に位置する部分は他の部分よりも厚くなる。この後、フォトレジスト膜７１の全面を露光する。露光の際、オーバー露光にならないように露光条件を設定する。
【００９１】
続いて、フォトレジスト膜７１の現像を行うと、フォトレジスト膜７１のうち厚い部分が残り、他の部分は除去される。その結果、図９（ｃ）に示すように、ｐ型不純物注入用マスク３４ａの側壁上に現像残り（フォトレジスト膜７１ａ）が生じる。このフォトレジスト膜７１ａは、図９（ｃ）に示す断面図では略三角形で表わすことができる。
【００９２】
ｐ型不純物注入用マスク３４ａおよびフォトレジスト膜７１ａは、ｎ型不純物注入用マスク５０を構成する。ｎ型不純物注入用マスク５０における側壁（すなわち現像残り７１の表面）と炭化珪素層１０の表面との間の角度δをｎ型不純物注入用マスク５０における側壁の傾斜角とすると、ｎ型不純物注入用マスク５０における側壁の傾斜角δは、ｐ型不純物注入用マスク３４ａにおける側壁の傾斜角γよりも小さく（δ＜γ）、例えば６０  °〜８５°である。側壁の傾斜角δやｎ型不純物注入用マスク５０の幅は、フォトレジスト膜７１を形成する際のフォトレジストの塗布条件やフォトレジスト膜７１に対する露光条件などによって制御され得る。なお、ｎ型不純物注入用マスク５０における側壁は曲面であってもよく、その場合、側壁の傾斜角δは、図７を参照しながら説明した傾斜角γと同様に定義される。
【００９３】
次いで、図１０（ａ）に示すように、ｎ型不純物注入用マスク５０を用いて、炭化珪素層１０にｎ型不純物を注入する。不純物の注入は、炭化珪素層１０を例えば５００℃の温度に加熱して行う。このとき、フォトレジスト膜７１ａは高温雰囲気によって硬化するが、ｐ型不純物注入用マスク３４ａの側壁に支えられているため、この工程によってフォトレジスト膜７１ａの形状は大幅に変わらない。従って、フォトレジスト膜７１ａは注入用マスクとして十分に機能する。
【００９４】
上記不純物注入工程により、後にソース領域となるｎ型不純物注入領域４４が形成される。ｐ型不純物注入領域３８のうちｎ型の不純物が注入されなかった領域３８ａは、後にウェル領域となる。また、炭化珪素層１０のうち不純物が注入されなかった領域はドリフト領域１２となる。形成されたｎ型不純物注入領域４４の底面の深さは、炭化珪素層１０の表面から０．４μｍ程度とする。また、ｎ型不純物注入領域４４の側面Ｂ’と炭化珪素層１０の表面との間の角度β’は、ｎ型不純物注入用マスク５０における側壁の傾斜角δによって決まり、ここでは、角度β’は４０〜８０度程度になる。
【００９５】
次に、図１０（ｂ）に示すように、ｎ型不純物注入用マスク５０を除去する。具体的には、硫酸と過酸化水素水との混合液を用いて、硬化したフォトレジスト膜７１ａの除去を行う。さらに、酸素プラズマによるアッシングを行い、フォトレジスト膜７１ａを確実に除去する。フォトレジスト膜７１ａを除去した後に、バッファードフッ酸を用いてｐ型不純物注入用マスク３４ａを除去する。
【００９６】
この後、必要に応じて、前述の実施形態と同様の方法により、コンタクト領域を規定するｐ型不純物注入領域を形成する。
【００９７】
続いて、図１０（ｃ）に示すように、不純物注入領域３８ａ、４４およびコンタクト領域を規定するｐ型不純物注入領域に対して、約１７００℃の温度で活性化アニールを行い、ウェル領域１３、ソース領域１４およびコンタクト領域１５をそれぞれ形成する。
【００９８】
本実施形態における不純物注入プロセスを用いると、フォトリソグラフィ工程におけるマスクアライメントを行うことなく、ｐ型不純物注入用マスク３４ａよりも幅の広い、かつ、側壁の傾斜角の小さいｎ型不純物注入用マスク５０を高精度に形成できるので有利である。また、露光条件やフォトレジストの塗布条件を適宜選択すれば、ウェル領域１３における側面Ａの角度αおよびソース領域１４における側面Ｂの角度βを制御できるだけでなく、ｐ型不純物注入用マスク３４ａの幅とｎ型不純物注入用マスク５０の幅との差を、露光装置のマスクアライメント精度に制限されることなく小さくすることが可能になる。従って、極めて微細なゲート長Ｌｇを実現できるので、チャネル抵抗を大幅に低減できる。本実施形態におけるゲート長Ｌｇは、例えば２μｍ以下、好ましくは１μｍ以下、より好ましくは０．５μｍ以下である。
【００９９】
本実施形態においても、炭化珪素層１０にｐ型不純物を注入する工程よりも前に、ｎ型不純物を注入する工程を行ってもよい。以下、図面を参照しながら、ｎ型不純物を注入する工程を先に行う場合のプロセスを説明する。以下のプロセスでは、ｐ型不純物注入用マスク３４ａを形成した後、ｐ型不純物の注入を行う前に、ｎ型不純物注入用マスク５０を形成する点で、上述したプロセスと異なっている。
【０１００】
まず、図１１（ａ）に示すように、半導体基板１１の上に形成された炭化珪素層１０の表面のうち選択された領域上にｎ型不純物注入用マスク５０を形成し、これを用いて、炭化珪素層１０にｎ型不純物を注入する。これにより、炭化珪素層１０にｎ型不純物領域４４が形成される。ｎ型不純物注入用マスク５０は、ｐ型不純物注入用マスク３４ａの側壁上に、図９（ｂ）および（ｃ）を参照しながら説明した方法と同様の方法でフォトレジスト膜７１ａを形成することによって形成できる。
【０１０１】
ｎ型不純物を注入した後、図１１（ｂ）に示すように、フォトレジスト膜７１ａのみを除去してｐ型不純物注入用マスク３４ａを露出させ、これを用いて炭化珪素層１０にｐ型不純物を注入する。ｐ型不純物が注入された領域のうちｎ型不純物注入領域４４以外の領域は、ウェル領域を規定するｐ型不純物領域３８ａとなる。フォトレジスト膜７１ａの除去は、硫酸と過酸化水素水との混合液を用いて行うことができる。その後、さらに、酸素プラズマによるアッシングを行うと、フォトレジスト膜７１ａをより確実に除去できる。
【０１０２】
この後、必要に応じて、炭化珪素層１０にｐ型不純物を注入することにより、コンタクト領域を規定するｐ型不純物領域を形成する（図示せず）。
【０１０３】
次いで、図１１（ｃ）に示すように、不純物注入領域３８ａ、４４、およびコンタクト領域を規定するｐ型不純物領域に対する活性化アニールを行うと、ウェル領域１３、ソース領域１４およびコンタクト領域１５をそれぞれ形成することができる。
【０１０４】
本実施形態における不純物注入用マスクの材料は、図９〜図１１を参照しながら説明したプロセスで用いた材料に限定されない。上記プロセスでは、ＳｉＯ2を用いてｐ型不純物注入用マスク３４ａを形成しているが、代わりに不純物注入の際の高温に耐え得る他の材料（例えばＳｉ）を用いてもよい。また、上記プロセスでは、ｐ型不純物注入用マスク３４ａの側壁を覆う膜としてフォトレジスト膜７１ａを用いているが、ｐ型不純物注入用マスク３４ａの側壁上に形成でき、かつ、ｐ型不純物注入用マスク３４ａの側壁の傾斜角γよりも小さい傾斜角δ（δ＜γ）が得られる膜であれば、フォトレジスト以外の材料からなる膜であってもよい。好ましくは、液体材料を乾燥することによって形成可能な膜を用いる。これにより、ｐ型不純物注入用マスク３４ａの側壁を覆う膜を簡便に形成できるので、製造コストを低く抑え、スループットを向上できる利点がある。より好ましくは、本実施形態のように、フォトレジストを用いてｐ型不純物注入用マスク３４ａの側壁を覆う膜を形成する。フォトレジストを用いると、真空プロセスを行うことなく所望の膜を形成でき、かつ露光装置のマスク合わせを必要としないので、プロセスをより簡便にできる。
【０１０５】
また、本実施形態における不純物注入プロセスでも、実施形態１と同様に、ウェル領域１３およびソース領域１４の導電型は上記に示す導電型に限定されない。さらに、ウェル領域１３およびソース領域１４の導電型にかかわらず、ソース領域１４を形成するための不純物注入用マスク（高濃度注入用マスク）５０における側壁の傾斜角ωが、ウェル領域１３を形成するための不純物注入用マスク（低濃度注入用マスク）３４ａにおける側壁の傾斜角γよりも小さければよい。
【０１０６】
本発明における半導体基板１１は、炭化珪素基板あるいはシリコン基板であることが好ましい。半導体基板１１として炭化珪素基板を用いると、基板表面に炭化珪素をホモエピタキシャル成長させることができ、また、半導体基板１１としてシリコン基板を用いると、基板表面に立方晶の炭化珪素を成長させることができる。いずれの場合も、良好な単結晶炭化珪素層１０を形成できる。
【０１０７】
上述した実施形態１および２では、半導体基板１１として４Ｈ−ＳｉＣからなる炭化珪素基板を用いているが、代わりに、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ、３Ｃ−ＳｉＣなどの他のポリタイプからなる炭化珪素基板を用いてもよい。さらに、半導体基板１１の面方位やオフカット方位なども、実施形態１および２における半導体基板１１の面方位やオフカット方位に限定されない。
【０１０８】
本発明の半導体素子は、チャネル層を有する蓄積型のＭＯＳＦＥＴであることが好ましく、これによってチャネル抵抗をさらに低くできる。本発明におけるチャネル層の構成は、実施形態１および２におけるチャネル層１６の構成に限定されない。実施形態１および２では、チャネル層１６はデルタドープ層であるが、エピタキシャル成長によって形成されたエピチャネル層であってもよいし、注入チャネル層であってもよい。
【０１０９】
なお、本発明の半導体素子は、チャネル層を有していない、反転型のＭＯＳＦＥＴであってもよい。
【０１１０】
図１２は、反転型のＭＯＳＦＥＴを例示する断面模式図である。図１２では、簡単のために、図１に示す構成要素と実質的に同じ機能を有する構成要素は同じ参照符号で示している。図示する反転型ＭＯＳＦＥＴは、図１に示す蓄積型ＭＯＳＦＥＴと同様の構成を有しているが、炭化珪素層１０とゲート絶縁膜１７との間にチャネル層１６を備えていない点で異なっている。反転型ＭＯＳＦＥＴであっても、実施形態１および２で説明したように、不純物注入用マスクの形状を制御することによって、ウェル領域１３およびソース領域１４の側面Ａ、Ｂの角度α、βを制御できるので、従来よりも小さいゲート長Ｌｇを実現できる。
【０１１１】
本発明における各電極の材料も、上記実施形態における電極材料（ニッケルやアルミニウム）に限定されない。また、これらの電極は積層構造を有していてもよい。
【０１１２】
本発明の半導体素子の作製方法も、実施形態１および２で示した方法に限定されない。エッチング条件やガス種、活性化アニール温度などのプロセスの条件も上記実施形態で例示する条件に限定されず、適宜選択できる。さらに、本発明の半導体素子は、発明の範囲内における基本構造が異ならない限り、種々の変形が可能である。
【産業上の利用可能性】
【０１１３】
本発明によると、炭化珪素層を用いた半導体素子において、ゲート長Ｌｇを従来よりも小さくできるので、チャネル抵抗を低く抑えることができる。従って、素子全体のオン抵抗を低減できる。
【０１１４】
本発明は、炭化珪素層を有する縦型ＭＯＳＦＥＴおよびそれを備えた半導体素子に広く適用できる。本発明の半導体素子は、省エネルギーを実現できるパワーデバイスとして種々の分野で利用され得る。
【図面の簡単な説明】
【０１１５】
【図１】本発明による実施形態１の半導体素子を示す断面模式図である。
【図２】ウェル領域の側面Ａが曲面の場合における角度αを説明するための断面模式図である。
【図３】（ａ）〜（ｃ）は、本発明による実施形態１における不純物注入プロセスを説明するための断面工程図である。
【図４】（ａ）〜（ｃ）は、本発明による実施形態１における不純物注入プロセスを説明するための断面工程図である。
【図５】（ａ）〜（ｃ）は、本発明による実施形態１における不純物注入プロセスを説明するための断面工程図である。
【図６】（ａ）〜（ｃ）は、本発明による実施形態１における不純物注入プロセスを説明するための断面工程図である。
【図７】マスクの側壁が曲面である場合の側壁の傾斜角γを説明するための断面模式図である。
【図８】（ａ）〜（ｃ）は、本発明による実施形態１における他の不純物注入プロセスを説明するための断面工程図である。
【図９】（ａ）〜（ｃ）は、本発明による実施形態２における不純物注入プロセスを説明するための断面工程図である。
【図１０】（ａ）〜（ｃ）は、本発明による実施形態１における不純物注入プロセスを説明するための断面工程図である。
【図１１】（ａ）〜（ｃ）は、本発明による実施形態２における他の不純物注入プロセスを説明するための断面工程図である。
【図１２】本発明による反転型ＭＯＳＦＥＴの構造を例示する断面模式図である。
【図１３】従来の縦型ＭＯＳＦＥＴを示す断面模式図である。
【図１４】（ａ）〜（ｃ）は、従来の縦型ＭＯＳＦＥＴを作製する方法における不純物注入プロセスを説明するための断面工程図である。
【図１５】（ａ）〜（ｃ）は、従来の縦型ＭＯＳＦＥＴを作製する方法における不純物注入プロセスを説明するための断面工程図である。
【図１６】（ａ）〜（ｃ）は、従来の縦型ＭＯＳＦＥＴを作製する方法における不純物注入プロセスを説明するための断面工程図である。
【図１７】（ａ）〜（ｃ）は、従来の縦型ＭＯＳＦＥＴを作製する方法における不純物注入プロセスを説明するための断面工程図である。
【符号の説明】
【０１１６】
１０    炭化珪素層
１１    半導体基板
１２    ドリフト領域
１３    ウェル領域
１４    ソース領域
１５    コンタクト領域
１６    チャネル層
１７    ゲート絶縁膜
１８    ソース電極
１９    ゲート電極
２１    ドレイン電極
２２    層間絶縁膜
２３    上部配線電極
１００  ユニットセル
【図１】
2006237511.tif 000003
【図２】
2006237511.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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