(57)【要約】【課題】カップリング容量の低減を抑制して、ゲート間絶縁膜を確実に除去することが困難であった。【解決手段】不揮発性半導体記憶装置は、素子分離領域１２相互間の半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜上に形成された第１のゲート電極１４と、第１のゲート電極上のゲート間絶縁膜１５と、ゲート間絶縁膜上の第２のゲート電極１６とを有している。第１のゲート電極１４は、素子分離絶縁膜相互間の第１の部分１４−１と、第１の部分上で一部が素子分離領域上に位置する第２の部分１４−２と、第２の部分上の第３の部分１４−３を有し、前記第３の部分１４−３の幅は第２の部分１４−２の幅より狭く設定されている。【選択図】      図２
2006344733.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成され、複数の溝と、前記溝内に形成され上面が前記半導体基板の表面より厚く設定された素子分離絶縁膜とからなる素子分離領域と、
前記素子分離領域相互間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された第２のゲート電極とを有する不揮発性半導体記憶装置であって、
前記第１のゲート電極は、素子分離絶縁膜相互間の第１の部分と、
前記第１の部分上で、一部が前記素子分離領域上に位置する第２の部分と、
前記第２の部分上の第３の部分を有し、
前記第３の部分の幅は前記第２の部分の幅より狭く設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１、第３の部分の幅Ｗ１、Ｗ３の関係は、Ｗ３＜Ｗ１であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の部分の膜厚と前記第３の部分の膜厚はほぼ等しいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜、第１の導電膜、第１の絶縁膜を順次形成し、
前記第１の絶縁膜をマスクとして、第１の導電膜、ゲート絶縁膜、半導体基板に所定間隔離間して複数の溝を形成し、
前記複数の溝内に素子分離領域としての第２の絶縁膜を形成し、
前記第２の絶縁膜の相互間の前記第１の絶縁膜を除去し、前記第１の導電膜上に第１の開口部を形成し、
前記第２絶縁膜を等方性エッチングによりエッチングし、前記第１の開口部の幅を前記第１の導電膜の第１の幅より広い第２の幅に広げ、
前記第１の開口部内に第２の導電膜を形成し、
前記第２の導電膜をエッチバックして前記第２の導電膜の膜厚を第１の膜厚に設定し、
全面に第３の絶縁膜を形成し、
前記第３の絶縁膜をエッチングして前記第１の開口部の側壁に前記第３の絶縁膜を残し、前記第２の導電膜上に第２の開口部を形成し、
前記第２の開口部内に第３の導電膜を形成し、
前記第３の導電膜の膜厚を第２の膜厚に設定し、
前記第３の絶縁膜を除去するとともに、前記第２の絶縁膜を少なくとも第２の導電膜の側面が露出するまでエッチバックする
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
全面にゲート間絶縁膜としての第４の絶縁膜を形成し、
前記第４の絶縁膜上に第４の導電膜を形成し、
前記素子分離領域としての第２の絶縁膜の延長方向と直交方向に形成された複数のマスク材を用いて前記第４の導電膜をエッチングし、制御ゲート電極を形成し、
複数のマスク材を用いて前記第４の絶縁膜をエッチングし、
前記複数のマスク材を用いて前記第３、第２、第１の導電膜をエッチングして浮遊ゲート電極を形成する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極と制御ゲート電極が積層された２層ゲート電極型トランジスタの不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
２層ゲート電極型トランジスタを用いた不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。このＮＡＮＤ型フラッシュＥＥＰＲＯＭは、基板内に形成された複数の素子分離領域としてのシャロー・トレンチ・アイソレーション（ＳＴＩ）と、ＳＴＩの相互間の基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に順次積層された浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極とからなる２層ゲート電極と、２層ゲート電極の両側に位置する基板内に形成されたソース・ドレイン領域とを有している。ＳＴＩの上面はゲート絶縁膜の表面より厚くされ、浮遊ゲート電極の高さのほぼ半分の高さに設定されている。複数の浮遊ゲート電極上の制御ゲート電極は連続され、ワード線を構成する。ワード線に沿った浮遊ゲート電極の断面構造は、底辺の長さより高さの方が高い矩形状とされている。つまり、浮遊ゲート電極の上面は、ＳＴＩの上面より厚く設定される。ゲート間絶縁膜は、浮遊ゲート電極の両側壁と上面、及びＳＴＩ上に形成されている。
【０００３】
上記構成の２層ゲート電極構造のカップリング容量は次のようになる。浮遊ゲート電極下のゲート絶縁膜の容量をＣｔｏｘ、ゲート間容量をＣｉｐとすると、カップリング容量Ｃｒはほぼ次のように表される。
【０００４】
Ｃｒ＝Ｃｉｐ／（Ｃｉｐ＋Ｃｔｏｘ）
すなわち、カップリング容量に影響を与えるのは、浮遊ゲート電極と制御ゲート電極間に存在するゲート間絶縁膜の面積である。
【０００５】
上記構成の２層ゲート電極構造において、カップリング容量を大きくするには、浮遊ゲート電極とゲート間絶縁膜との接触面積を大きくすればよい。この１つの方法として、浮遊ゲート電極の膜厚を厚くすることにより、ゲート間絶縁膜の面積を大きくする方法がある。
【０００６】
しかし、ゲート電極を形成する際、浮遊ゲート電極材料、ゲート間絶縁膜、制御ゲート電極材料、マスク材料を順次積層し、先ず、マスク材料をマスクとして制御ゲート電極材料をゲート間絶縁膜までエッチングし、制御ゲート電極を形成する。この後、マスク材料と制御ゲート電極をマスクとして浮遊ゲート電極材料に対して選択比が低い条件でゲート間絶縁膜をエッチングする。しかし、このような条件でゲート間絶縁膜をエッチングした場合においても、浮遊ゲート電極材料がエッチングされてしまう。すなわち、カップリング比を向上させるために、浮遊ゲート電極の膜厚を厚くした場合、浮遊ゲート電極の側壁に形成されるゲート間絶縁膜の高さが高くなる。このため、浮遊ゲート電極側壁のゲート間絶縁膜を完全に除去することと、浮遊ゲート電極の膜厚を確保することとの加工マージンを確保することが困難となる。
【０００７】
また、浮遊ゲート電極の側壁にゲート間絶縁膜が残った場合、その後、浮遊ゲート電極材料をマスク材料と制御ゲート電極をマスクとしてエッチングする際、浮遊ゲート電極材料を完全にエッチングすることができない。このため、制御ゲート電極の延長線と直交方向に隣接する浮遊ゲート電極同士がショートする可能性を有している。
【０００８】
さらに、浮遊ゲート電極材料とゲート間絶縁膜の選択比を高めるためには、高選択ガス用の専用チャンバーを必要とする。しかも、反応生成物によるエッチングストップを回避しなければならず、高い加工制御が要求される。
【０００９】
一方、浮遊ゲート電極とゲート間絶縁膜との接触面積を大きくする他の方法として、浮遊ゲート電極の断面構造を変える方法がある（例えば特許文献１、２参照）。特許文献１の図６には、逆Ｔ字形の浮遊ゲート電極が開示されている。しかし、特許文献１に開示された発明の特徴は、突部の高さを調整してカップリング容量を増加することであり、ゲート間絶縁膜の加工制御については考慮されていない。また、特許文献２には、コントロールゲート電極とフローティングゲート電極とのオーバーラップ面積を向上させるため、第１乃至第３フローティングゲート電極からなる３層構造のフローティングゲート電極を有する不揮発性半導体記憶装置が開示されている。しかし、特許文献２もゲート間絶縁膜の加工制御については考慮されていない。
【特許文献１】特開平０９−１８６２５７号公報
【特許文献２】特開２００３−３１７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、カップリング容量の低減を抑制して、ゲート間絶縁膜を確実に除去することが可能な不揮発性半導体記憶装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体記憶装置の態様は、半導体基板内に形成され、複数の溝と、前記溝内に形成され上面が前記半導体基板の表面より厚く設定された素子分離絶縁膜とからなる素子分離領域と、前記素子分離領域相互間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された第２のゲート電極とを有する不揮発性半導体記憶装置であって、前記第１のゲート電極は、素子分離絶縁膜相互間の第１の部分と、前記第１の部分上で、一部が前記素子分離領域上に位置する第２の部分と、前記第２の部分上の第３の部分を有し、前記第３の部分の幅は前記第２の部分の幅より狭く設定されていることを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置の製造方法の態様は、半導体基板上にゲート絶縁膜、第１の導電膜、第１の絶縁膜を順次形成し、前記第１の絶縁膜をマスクとして、第１の導電膜、ゲート絶縁膜、半導体基板に所定間隔離間して複数の溝を形成し、前記複数の溝内に素子分離領域としての第２の絶縁膜を形成し、前記第２の絶縁膜の相互間の前記第１の絶縁膜を除去し、前記第１の導電膜上に第１の開口部を形成し、前記第２絶縁膜を等方性エッチングによりエッチングし、前記第１の開口部の幅を前記第１の導電膜の第１の幅より広い第２の幅に広げ、前記第１の開口部内に第２の導電膜を形成し、前記第２の導電膜をエッチバックして前記第２の導電膜の膜厚を第１の膜厚に設定し、前記第３の絶縁膜をエッチングして前記第１の開口部の側壁に前記第３の絶縁膜を残し、前記第２の導電膜上に第２の開口部を形成し、前記第２の開口部内に第３の導電膜を形成し、前記第３の導電膜の上部を除去し、前記第３の導電膜の膜厚を第２の膜厚に設定し、前記第３の絶縁膜を除去するとともに、前記第２の絶縁膜を少なくとも第２の導電膜の側面が露出するまでエッチバックすることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、カップリング容量の低減を抑制して、ゲート間絶縁膜を確実に除去することが可能な不揮発性半導体記憶装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図１、図２は、実施形態に係る例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭの一例を示している。図１、図２において、半導体基板１１内には素子分離領域としての複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）１２が所定間隔離間してストライプ状に形成されている。ＳＴＩ１２の上面の高さは、半導体基板１１の表面の高さより高く設定されている。ＳＴＩ１２の相互間の素子領域としての活性領域（ＡＡ）において、半導体基板１１の表面にはゲート絶縁膜１３が形成されている。このゲート絶縁膜１３の上に浮遊ゲート電極（ＦＧ）１４が形成されている。浮遊ゲート電極１４及びＳＴＩ１２の上面にはゲート間絶縁膜１５が形成され、このゲート間絶縁膜１５の上に制御ゲート電極（ＣＧ）１６が形成されている。制御ゲート電極１６は、ＳＴＩ１２と直交方向に配置され、制御ゲート電極１６に沿って配置された複数の浮遊ゲート電極１４に共有され、ワード線を構成する。ＳＴＩ１２の相互間に位置する素子領域で、浮遊ゲート電極１４の両側には、ソース・ドレイン領域が形成されている。
【００１６】
浮遊ゲート電極１４は、第１の部分１４−１、第２の部分１４−２、第３の部分１４−３を有している。第１の部分１４−１は、ゲート絶縁膜１３上でＳＴＩ１２の相互間の部分である。第２の部分１４−２は、第１の部分１４−１の上で、制御ゲート電極１６の長手方向に沿った両部分がＳＴＩ１２の上面上に位置している。制御ゲート電極１６方向に隣接する浮遊ゲート電極１４の第２の部分１４−２は所定間隔離間されている。第３の部分１４−３は、第２の部分１４−２の上で、第２の部分１４−２のほぼ中央部に位置している。図２に示すように、浮遊ゲート電極１４の断面形状は略十字形とされている。
【００１７】
浮遊ゲート電極１４の第１の部分１４−１の幅Ｗ１、第２の部分１４−２の幅Ｗ２、第３の部分の幅Ｗ３、第２の部分の膜厚Ｔ１、第３の部分の膜厚Ｔ２、ゲート間絶縁膜１５の膜厚Ｔipの関係は、次のように設定されている。
【００１８】
Ｗ２＞Ｗ３＋２Ｔip              …（１）
Ｗ２＞Ｗ１              …（２）
Ｔ１≒Ｔ２              …（３）
式（１）に示すように、第２の部分１４−２の幅Ｗ２を第３の部分１４−３の幅Ｗ３にゲート間絶縁膜１５の膜厚Ｔipを加えた幅より広くすることにより、第２の部分１４−２と第３の部分１４−３との間に段差を形成することができる。また、第２、第３の部分１４−２、４１−３それぞれの膜厚Ｔ１、Ｔ２をほぼ等しくすることにより、第２、第３の部分１４−２、１４−３それぞれの膜厚Ｔ１、Ｔ２を、段差を形成しない場合における浮遊ゲート電極１４の膜厚より薄くすることができる。
【００１９】
すなわち、図３は、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭを示している。図３において、図２と同一部分には同一符号を付している。図３に示すように、浮遊ゲート電極１４に段差を形成しない場合、浮遊ゲート電極１４のうちＳＴＩ１２の上面より突出する部分の膜厚Ｔ０は、図２に示す第２、第３の部分１４−２、４１−３それぞれの膜厚Ｔ１、Ｔ２より厚くなる（Ｔ０＞Ｔ１≒Ｔ２）。このように、浮遊ゲート電極１４の膜厚Ｔ０が厚い場合、ゲート間絶縁膜１５をエッチングする際、浮遊ゲート電極１４の側壁下部でＳＴＩ１４上にゲート間絶縁膜１５を完全に除去することが容易ではない。このため、その後の浮遊ゲート電極１４のエッチングの際、残ったゲート間絶縁膜１５により、浮遊ゲート電極１４を十分にエッチングすることができず、制御ゲート電極１６の延長方向と直交方向に隣接する浮遊ゲート電極１４の相互間に浮遊ゲート電極材料が残り、隣接する浮遊ゲート電極同士がショートしてしまう。
【００２０】
しかし、上記式（１）（２）（３）に示すように、浮遊ゲート電極１４の第２、第３の部分１４−２、１４−３の幅と膜厚を設定することにより、第２、第３の部分１４−２、１４−３の膜厚Ｔ１、Ｔ２はいずれも従来の浮遊ゲート電極１４の膜厚Ｔ０よりも薄くなる。このため、ゲート間絶縁膜１５をエッチングする際、第２、第３の部分１４−２、１４−３の側壁にゲート間絶縁膜１５が残ることを防止できる。したがって、浮遊ゲート電極１４をエッチングする際、浮遊ゲート電極１４を十分に除去することができるため、制御ゲート電極１６と直交方向に隣接する浮遊ゲート電極１４同士がショートすることを防止できる。
【００２１】
尚、ゲート間絶縁膜１５の加工を最も容易にするための寸法は、Ｔ１＝Ｔ２の場合である。この時、浮遊ゲート電極１４の側壁部に形成されるゲート間絶縁膜１５の高さ方向の膜厚が最小となる。Ｔ１＞Ｔ２、Ｔ１＜Ｔ２でも、Ｔ１＋Ｔ２が等しければ、カップリング比は変わらない。
【００２２】
また、第２、第３の部分１４−２、１４−３のように段差を形成した場合においても、これらの膜厚の合計Ｔ１＋Ｔ２が従来の浮遊ゲート電極１４の膜厚Ｔ０と等しい場合、従来と同様のカップリング容量を得ることができるため、カップリング容量を低下させることなく、ゲート加工を容易化できる。
【００２３】
さらに、Ｗ２＞Ｗ１とすることにより、第２の部分１４−２の側壁分のゲート間絶縁膜１５がＳＴＩ１２上に残ったとしても、ＳＴＩ１２上であれば、ゲート間絶縁膜１５より下方には浮遊ゲート電極がないため、隣接する浮遊ゲート電極のショートを防止できる。
【００２４】
また、第１乃至第３の部分１４−１〜１４−３の幅を、Ｗ２＞Ｗ１＞Ｗ３と設定した場合、第３の部分１４−３の断面積が小さくなるため、制御ゲート電極１６に対して直交方向に隣接するセル間のカップリング容量を低減できる。したがって、これら隣接セルの書き込みによる閾値電圧の変動を抑制することができる。
【００２５】
さらに、膜厚Ｔ１、Ｔ２の関係を、Ｔ１＜Ｔ２とした場合、隣接セル間の容量を低減でき、Ｔ１＞Ｔ２とした場合、ゲートの加工を容易化でき、ＳＴＩ１２上であればゲート間絶縁膜１５が残ったとしても隣接する浮遊ゲート電極のショートを防止できる。
【００２６】
次に、上記構成の不揮発性半導体記憶装置の製造方法について説明する。図４乃至図１６は製造工程を示している。
【００２７】
先ず、図４に示すように、半導体基板１１上にゲート絶縁膜１３、例えばポリシリコンからなる浮遊ゲート電極材料１４ａ、例えばシリコン窒化膜からなるマスク材２１が順次形成される。
【００２８】
この後、図５に示すように、図示せぬフォトリソグラフィ工程により、マスク材２１、浮遊ゲート電極材料１４ａ、ゲート絶縁膜１３、半導体基板１１に複数の溝１１ａが形成される。この溝１１ａ内に例えばシリコン酸化膜１２ａが充填され、素子分離領域としてのＳＴＩ１２が形成される。このＳＴＩ１２の間隔は、浮遊ゲート電極１４の第１の部分１４−１の幅Ｗ１と等しくされている。
【００２９】
次いで、図６に示すように、マスク材２１が例えばリアクティブ・イオン・エッチング（ＲＩＥ）を用いて除去され、浮遊ゲート電極材料１４ａを露出する開口部２２が形成される。
【００３０】
次に、図７に示すように、例えばウェットエッチングのような等方性エッチングを用いてＳＴＩ１２の上部がエッチングされ、開口部２２の幅、すなわち、ＳＴＩ１２の相互間隔が広げられる。この広げられた開口部２２の幅は、浮遊ゲート電極１４の第２の部分１４−２の幅Ｗ２と等しくされている。
【００３１】
この後、図８に示すように、ダマシンプロセスを用いて、開口部２２内にポリシリコン層２３が形成される。すなわち、先ず、全面に例えばポリシリコン層２３が堆積される。次いで、ＳＴＩ１２をストッパーとして例えば化学機械的研磨（ＣＭＰ）により、ポリシリコン層２３が平坦化される。
【００３２】
次に、図９に示すように、ポリシリコン層２３が例えばＲＩＥを用いてエッチバックされる。このポリシリコン層２３は、浮遊ゲート電極１４の第２の部分１４−２に対応し、その膜厚はＴ１に相当する。
【００３３】
この後、図１０に示すように、全面に例えばＴＥＯＳを用いてマスク材としての例えばシリコン酸化膜２４を形成する。このシリコン酸化膜２４の膜厚は、例えば浮遊ゲート電極１４の第２の部分１４−２の幅Ｗ２から第３の部分１４−３の幅Ｗ３を引いた値の半分（Ｗ２−Ｗ３）／２に設定される。
【００３４】
続いて、図１１に示すように、開口部２２内に側壁２４ａ及び開口部２５を形成する。すなわち、ＲＩＥによりシリコン酸化膜２４をエッチングし、ポリシリコン層２３を露出させる開口部２５を形成するとともに、残ったシリコン酸化膜２４によりＳＴＩ１２に接した側壁２４ａを形成する。
【００３５】
この後、図１２に示すように、ダマシンプロセスを用いて開口部２５をポリシリコン層２６により充填する。すなわち、先ず、全面にポリシリコン層２６を堆積し、ＣＭＰ法を用いてポリシリコン層２６、側壁２４ａ及びＳＴＩ１２を平坦化する。この平坦化処理は、ポリシリコン層２６の膜厚が第２の膜厚Ｔ２（≒Ｔ１）となるまで行なわれる。
【００３６】
次いで、図１３に示すように、ポリシリコン層に対してシリコン酸化膜の選択比が大きい条件によりエッチングし、側壁２４ａを除去するとともに、ＳＴＩ１２を第２の部分１４−２と第１の部分１４−１の境界まで除去する。このようにして、第１の部分１４−１、第２の部分１４−２、第３の部分１４−３を有する浮遊ゲート電極１４を形成することができる。
【００３７】
この後、図１４に示すように、全面にゲート間絶縁膜１５としての例えばＯＮＯ膜１５ａが形成され、図１５に示すように、全面に例えばポリシリコン層１６ａが形成される。
【００３８】
次いで、ＳＴＩ１２と直交方向に形成された複数の図示せぬマスク材を用いて、ポリシリコン層１６ａ、ＯＮＯ膜１５ａ、浮遊ゲート電極１４が順次エッチングされる。すなわち、先ず、ポリシリコン膜１６ａがゲート間絶縁膜１５までエッチングされ、この後、ＯＮＯ膜１５ａの選択比が浮遊ゲート電極１４のポリシリコン層に対して大きい条件で、ＯＮＯ膜１５ａがエッチングされる。このとき、浮遊ゲート電極１４の第２の部分１４−２と第3の部分１４−３の膜厚はほぼ等しく設定されているため、第２の部分１４−２と第3の部分１４−３の側壁に形成されたＯＮＯ膜１５ａはほぼ同時に除去される。したがって、浮遊ゲート電極１４の側壁にＯＮＯ膜１５ａが残ることを防止できる。次いで、シリコン酸化膜に対してポリシリコン層の選択比が大きい条件で浮遊ゲート電極１４のポリシリコン層がエッチングされ、浮遊ゲート電極１４が形成される。このようにして、制御ゲート電極１６、ゲート間絶縁膜１５、及び段差を有する浮遊ゲート電極１４からなる２層ゲート電極が形成される。
【００３９】
この後、２層ゲート電極の両側に位置する半導体基板１１内に不純物イオンが注入され、図示せぬソース・ドレイン領域が形成される。
【００４０】
上記実施形態によれば、浮遊ゲート電極１４の形状を、ＳＴＩ１２相互間の第１の部分１４−１、第１の部分１４−１の上で、両端部がＳＴＩ１２の上に位置する第２の部分１４−２、及び第２の部分１４−２の上で、第２の部分１４−２のほぼ中央部に形成された第３の部分１４−３により構成している。浮遊ゲート電極１４のトータルの膜厚を、従来の浮遊ゲート電極の膜厚と同等とした場合、第２、第３の部分１４−２、１４−３の側壁部分に形成されるＯＮＯ膜１５ａの垂直方向の膜厚（高さ）を、それぞれ従来の膜厚の場合より薄くすることができる。したがって、カップリング容量を低減することなく、浮遊ゲート電極１４上のゲート間絶縁膜１５を確実に除去することができる。よって、制御ゲート電極１６の延長方向と直交方向に隣接する浮遊ゲート電極とのショートを防止できる。
【００４１】
また、上記実施形態によれば、浮遊ゲート電極１４の広げた開口部２２内に第２の部分１４−２を形成した後、開口部２２内に成膜工程及びエッチング工程を用いて側壁２４ａ、開口部２５を形成し、この開口部２５内に第３の部分１４−３を形成している。このため、リソグラフィ工程を用いることなく第３の部分１４−３を自己整合的に形成できる。したがって、製造工程の増加を抑制して、略十時形状の浮遊ゲート電極を形成できる。
【００４２】
しかも、第１の部分１４−１、第２の部分１４−２、第３の部分１４−３を左右対称形状に形成することができる。このため、段差を有する浮遊ゲート電極１４において、隣接するセル間のカップリング容量を揃えることができ、各メモリセルの特性を等しくすることができる。
【００４３】
尚、本発明は、上記実施形態に限定されるものではない。図１７は第１の変形例を示し、図１８は第２の変形例を示している。
【００４４】
図１７に示す第１の変形例において、メモリセル間のＳＴＩ１２は、その上面に溝部１２−１が形成され、この溝部１２−１内にゲート間絶縁膜１５と制御ゲート電極１６が形成されている。
【００４５】
上記第１の変形例によれば、ＳＴＩ１２を挟んで隣接する浮遊ゲート電極１４の第１の部分１４−１の間にゲート間絶縁膜１５と制御ゲート電極１６が形成されている。このため、隣接セル間の容量を一層低減できる。
【００４６】
また、図１８に示す第２の変形例において、ＳＴＩ１２の上面の突部１２−２が形成されている。この突部１２−２は、ＳＴＩ１２の幅よりも狭い幅を有し、浮遊ゲート電極１４の第２の部分１４−２の膜厚より薄い、すなわち、第２の部分１４−２の高さより低い高さを有している。この突部１２−２の上面にゲート間絶縁膜１５と制御ゲート電極１６が形成される。
【００４７】
上記第２の変形例によれば、ＳＴＩ１２の上面は第２の部分１４−２の底面より上方に位置している。したがって、メモリセルの活性領域ＡＡと制御ゲート電極１６との距離を広げることができるため、耐圧を向上することができる。
【００４８】
その他、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】従来の２層ゲート電極構造を示す断面図。
【図４】図２に示す構造の製造方法を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】図１３に続く製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す斜視図。
【図１７】本実施形態の第１の変形例を示す断面図。
【図１８】本実施形態の第２の変形例を示す断面図。
【符号の説明】
【００５０】
１１…半導体基板、１２…素子分離領域（ＳＴＩ）、１２−１…溝部、１２−２…突部、１３…ゲート絶縁膜、１４…浮遊ゲート電極、１４−１…第１の部分、１４−２…第２の部分、１４−３…第３の部分、１５…ゲート間絶縁膜、１６…制御ゲート電極、Ｗ１…第１の部分の幅、Ｗ２…第２の部分の幅、Ｗ３…第３の部分の幅、Ｔ１…第２の部分の膜厚、Ｔ２…第３の部分の膜厚。
【図１】
2006344733.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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