(57)【要約】【課題】  外部クロック信号と独立に遅延時間を設定し、クロックサイクル時間の長さに起因するＲＡＳリストア動作に割り当てられる時間の増大を抑制する同期型半導体記憶装置を提供する。【解決手段】  外部クロック信号を用いて設定される第１の遅延時間後に出力信号が変化する同期タイマ回路１０と、外部クロック信号と独立に設定される第２の遅延時間後に出力信号が変化する遅延回路２０と、同期タイマ回路１０の出力信号及び遅延回路２０の出力信号のどちらかの変化を検出した場合に、切り替え信号を出力する出力検出回路３０と、切り替え信号に制御され、アクセス動作からプリチャージ動作に切り替わるメモリコア９とを備える。【選択図】      図１
2006012327.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号を用いて設定される第１の遅延時間後に出力信号が変化する同期タイマ回路と、
前記外部クロック信号と独立に設定される第２の遅延時間後に出力信号が変化する遅延回路と、
前記同期タイマ回路の前記出力信号及び前記遅延回路の前記出力信号のどちらかの変化を検出した場合に、切り替え信号を出力する出力検出回路と、
前記切り替え信号に制御され、アクセス動作からプリチャージ動作に切り替わるメモリコア
とを備えることを特徴とする同期型半導体記憶装置。
【請求項２】
前記遅延回路は、容量値と抵抗値を使用したＣＲ遅延量を用いて前記第２の遅延時間を設定することを特徴とする請求項１に記載の同期型半導体記憶装置。
【請求項３】
テスト時の動作を設定するテスト信号を出力して、前記遅延回路で設定される前記第２の遅延時間を変更するテスト回路を更に備えることを特徴とする請求項１又は２に記載の同期型半導体記憶装置。    
【請求項４】
回路動作の調整を行うヒューズ信号を出力して、前記遅延回路で設定される前記第２の遅延時間を変更するヒューズ回路を更に備えることを特徴とする請求項１又は２に記載の同期型半導体記憶装置。  
【請求項５】
前記同期タイマ回路は、前記遅延回路の動作を開始させる信号を出力することを特徴とする請求項１乃至４のいずれか１項に記載の同期型半導体記憶装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期型半導体記憶装置に係り、特にランダムサイクル方式の同期型半導体記憶装置に関する。
【背景技術】
【０００２】
ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）のデータアクセスをスタティック型ランダムアクセスメモリ（ＳＲＡＭ）並に高速化するために、シンクロナスＤＲＡＭ（以下において、「ＳＤＲＡＭ」という。）が実用化されている。最近では、ＳＤＲＡＭを更に高速化するため、従来の２倍のデータレートで動作するダブルデータレートＳＤＲＡＭ（以下において、「ＤＤＲ−ＳＤＲＡＭ」という。）が提案され、製品化が進められている。
【０００３】
ＳＤＲＡＭのデータレートの高速化が進む一方で、メモリコアへのランダムアクセス動作に関しては高速化が難しいという問題があった。つまり、カラムデコーダの設定が終了する前にプリチャージが実行される破壊読出しの防止やセンスアップ動作、更にメモリコアへの次のアクセス動作に先立つプリチャージ動作には一定の時間を必要とする。このため、メモリコアのサイクル時間、即ちランダムサイクル時間ｔＲＣの大幅な高速化が困難であった。
【０００４】
そのため、メモリコアのアクセス動作とプリチャージ動作をパイプライン化し、ランダムサイクル時間ｔＲＣをＳＤＲＡＭの1／2以下に短縮した高速ランダムサイクル方式の同期型半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【０００５】
特許文献１で提案された同期型半導体記憶装置では、入力される第１コマンドと第２コマンドとの組み合わせによりコマンドが確定する。又、第１コマンドの内容により、読み出し動作或いは書き込み動作が確定する。そのため、第１コマンドが入力されてから一定時間後にバンクタイマ回路から出力される信号によって、メモリコアのアクセス動作を行う「ロウアドレス・ストローブ（ＲＡＳ）リストア動作」から、プリチャージを行う「ＲＡＳプリチャージ動作」に切り替えられる。即ち、バンクタイマ回路によってランダムサイクル時間ｔＲＣにおけるＲＡＳリストア動作に割り当てられる時間の配分が決定される。特許文献１で提案された同期型半導体記憶装置では、ＲＡＳリストア動作からＲＡＳプリチャージ動作へ切り替える信号をバンクタイマ回路から出力するタイミングが、システムのクロックサイクル数をカウントして設定される。具体的には、クロックサイクル時間ｔＣＫの長さに関係なく、ＲＡＳリストア動作に、例えば３×ｔＣＫの時間が割り当てられる。そのため、クロックサイクル時間ｔＣＫが長くなる低い周波数動作においては、ＲＡＳリストア動作に割り当てられる時間が必要以上に長く設定される可能性がある。その結果、低周波動作で同期型半導体記憶装置のファンクション動作テストを行うダイ・ソートテスト等において、テスト時間が増大するという問題があった。
【特許文献１】特開２００３−１６８２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、外部クロック信号と独立に遅延時間を設定し、クロックサイクル時間の長さに起因するＲＡＳリストア動作に割り当てられる時間の増大を抑制する同期型半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の特徴は、（イ）外部クロック信号を用いて設定される第１の遅延時間後に出力信号が変化する同期タイマ回路と、（ロ）外部クロック信号と独立に設定される第２の遅延時間後に出力信号が変化する遅延回路と、（ハ）同期タイマ回路の出力信号及び遅延回路の出力信号のどちらかの変化を検出した場合に、切り替え信号を出力する出力検出回路と、（ニ）切り替え信号に制御され、アクセス動作からプリチャージ動作に切り替わるメモリコアとを備える同期型半導体記憶装置であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、外部クロック信号と独立に遅延時間を設定し、クロックサイクル時間の長さに起因するＲＡＳリストア動作に割り当てられる時間の増大を抑制する同期型半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る同期型半導体記憶装置は、図１に示すように、バンクタイマ回路１、バンクタイマ制御回路２、ロウデコーダ制御回路３、検知回路４、インプットインバータ５、テスト回路６、ヒューズ回路７、カラムデコーダ制御回路８、メモリコア９を備える。
【００１１】
更に、バンクタイマ回路１は、外部クロック信号ＶＣＬＫを用いて設定される第１の遅延時間後に出力信号ＴＳが変化する同期タイマ回路１０と、外部クロック信号ＶＣＬＫと独立に設定される第２の遅延時間後に出力信号ＴＤが変化する遅延回路２０と、同期タイマ回路１０の出力信号ＴＳ及び遅延回路２０の出力信号ＴＤのどちらかの変化を検出した場合に、切り替え信号ＣＲを出力する出力検出回路３０を備える。後述するように、切り替え信号ＣＲに制御され、メモリコア９はアクセス動作からプリチャージ動作に切り替わる。
【００１２】
図１に示すバンクタイマ回路１では、出力検出回路３０にＮＡＮＤ回路３１及びＮＡＮＤ回路３２を採用した例を示している。即ち、ＮＡＮＤ回路３１の一方の入力に同期タイマ回路１０の出力端子１０３が接続され、他方の入力に遅延回路２０の出力端子２０６が接続される。更に、ＮＡＮＤ回路３２の一方の入力に同期タイマ回路１０の出力端子１０４が接続され、他方の入力にＮＡＮＤ回路３１の出力が接続される。
【００１３】
検知回路４の出力は、バンクタイマ制御回路２及びロウデコーダ制御回路３の入力に接続される。バンクタイマ制御回路２の出力は、同期タイマ回路１０の制御端子１０２及び遅延回路２０の制御端子２０１にそれぞれ接続される。インプットインバータ５の出力は、同期タイマ回路１０のクロック端子１０１に接続される。出力検出回路３０の出力は、ロウデコーダ制御回路３及びバンクタイマ制御回路２の入力に接続される。ロウデコーダ制御回路３の出力及びカラムデコーダ制御回路８の出力は、メモリコア９の入力にそれぞれ接続される。又、テスト回路６の出力が遅延回路２０の入力端子２０２、２０４にそれぞれ接続される。更に、ヒューズ回路７の出力が、遅延回路２０の入力端子２０３、２０５にそれぞれ接続される。
【００１４】
インプットインバータ５は、外部クロック信号ＶＣＬＫが入力され、外部クロック信号ＶＣＬＫに同期する内部クロック信号ＣＫを同期タイマ回路１０に出力する。検知回路４は、外部から入力される第１コマンド信号ＣＭＤ１及び第２コマンド信号ＣＭＤ２を検知し、検知した信号をデコードする。又、検知回路４は、第１コマンド信号ＣＭＤ１を検知すると、検知信号ＤＴＳを出力する。バンクタイマ制御回路２は、検知信号ＤＴＳが入力されると、制御信号ＢＮＫを同期タイマ回路１０及び遅延回路２０に出力する。同期タイマ回路１０は、制御端子１０２に制御信号ＢＮＫが入力されると動作を開始する。又、遅延回路２０は、制御端子２０１に制御信号ＢＮＫが入力されると動作を開始する。
【００１５】
出力検出回路３０のＮＡＮＤ回路３１の一方の入力に同期タイマ回路１０の出力信号ＴＳが入力され、他方の入力に遅延回路２０の出力信号ＴＤが入力される。更に、ＮＡＮＤ回路３２の一方の入力に同期タイマ回路１０の出力信号ＢＮＫ２が入力され、他方の入力にＮＡＮＤ回路３１から出力される内部信号ＳＷが入力される。
【００１６】
ロウデコーダ制御回路３は出力信号ＲＡをメモリコア９に出力する。又、ロウデコーダ制御回路３は、切り替え信号ＣＲが入力されると、メモリコア９のアクセス動作とプリチャージ動作を切り替える。カラムデコーダ制御回路８は出力信号ＣＡをメモリコア９に出力する。つまり、ロウデコーダ制御回路３とカラムデコーダ制御回路８によってメモリコア９におけるデータ読み出し・書き込み動作が制御される。
【００１７】
テスト回路６は、テスト時の動作を設定する信号を出力する回路である。図１では、テスト回路６から出力される複数のテスト信号ＴＭ１〜ＴＭ２により、遅延回路２０で設定される第２の遅延時間を調節する。又、ヒューズ回路７は、内部配線の切断等により出力する信号のレベルが設定され、動作タイミングの調整等、半導体記憶装置の回路動作の調整を行う信号を出力する回路である。図１では、ヒューズ回路７から出力する複数のヒューズ信号ＦＳ１〜ＦＳ２により、遅延回路２０で設定される第２の遅延時間を調整する。
【００１８】
同期タイマ回路１０は、例えば図２に示すように、複数の第１遅延部１１ａ〜第６遅延部１１ｆ、複数のインバータ１２ａ〜１２ｃ、クロック回路１３により構成される。
【００１９】
インバータ１２ａの入力に、制御端子１０２が接続される。インバータ１２ａの出力がインバータ１２ｂの入力に接続される。インバータ１２ｂの出力がインバータ１２ｃの入力と、第１遅延部１１ａ〜第６遅延部１１ｆのそれぞれの入力及び出力端子１０４に接続される。そして、インバータ１２ａに制御信号ＢＮＫが入力され、インバータ１２ｂから制御信号ＢＮＫと同相の出力信号ＢＮＫ２が出力される。
【００２０】
クロック回路１３は、複数のインバータ１３１〜１３３及びトランスファゲート１３４から構成される。インバータ１３１の入力にクロック端子１０１が接続され、出力にインバータ１３２の入力が接続される。インバータ１３２の出力に、インバータ１３３の入力とトランスファゲート１３４の入力が接続される。インバータ１３１の入力に内部クロック信号ＣＫが入力され、内部クロック信号ＣＫと同相の信号ＣＫＴ１がトランスファゲート１３４から出力され、信号ＣＫＴ１と逆相の信号ＣＫＴ２がインバータ１３３から出力される。
【００２１】
第１遅延部１１ａは複数のクロックドインバータ１１１ａ、１１２ａ及びＮＡＮＤ回路１１３ａから構成される。クロックドインバータ１１１ａの出力及びクロックドインバータ１１２ａの出力に、ＮＡＮＤ回路１１３ａの一方の入力が接続される。ＮＡＮＤ回路１１３ａの他方の入力に、インバータ１２ｂの出力が接続される。ＮＡＮＤ回路１１３ａの出力に、クロックドインバータ１１２ａの入力が接続される。クロックドインバータ１１１ａの入力が、第１遅延部１１ａの入力である。又、ＮＡＮＤ回路１１３ａの出力が、第１遅延部１１ａの出力である。クロックドインバータ１１１ａの制御端子に、クロック回路１３を構成するトランスファゲート１３４の出力とインバータ１３３の出力が接続される。同様に、クロックドインバータ１１２ａの制御端子に、トランスファゲート１３４の出力とインバータ１３３の出力が接続される。即ち、クロックドインバータ１１１ａ、１１２ａは、信号ＣＫＴ１及び信号ＣＫＴ２によって制御される。複数のクロックドインバータ１１１ｂ、１１２ｂ及びＮＡＮＤ回路１１３ｂから構成される第２遅延部１１ｂ等、第２遅延部１１ｂ〜第６遅延部１１ｆの構成は、第１遅延部１１ａと同様である。
【００２２】
インバータ１２ｃの出力に、第１遅延部１１ａの入力が接続され、第１遅延部１１ａの出力に第２遅延部１１ｂの入力が接続される。更に、第２遅延部１１ｂの出力と第３遅延部１１ｃの入力、第３遅延部１１ｃの出力と第４遅延部１１ｄの入力、第４遅延部１１ｄの出力と第５遅延部１１ｅの入力、第５遅延部１１ｅの出力と第６遅延部１１ｆの入力がそれぞれ接続される。そして、第６遅延部１１ｆの出力に、出力端子１０３が接続される。
【００２３】
図２に示す同期タイマ回路１０の動作の例を、図３に示すタイミングチャートを用いて説明する。図２に示す同期タイマ回路１０は、制御信号ＢＮＫがハイレベルに変化すると動作を開始する。初期状態では、同期タイマ回路１０の出力信号ＴＳはハイレベルである。又、１クロックサイクル時間をｔＣＫとする。
【００２４】
（イ）時刻ｔ１において、内部クロック信号ＣＫに同期して制御信号ＢＮＫがハイレベルに変化する。その結果、インバータ１２ａ、１２ｂ、１２ｃを介して第１遅延部１１ａにローレベルが入力される。同時に、インバータ１２ｂから出力される出力信号ＢＮＫ２はハイレベルになる。
【００２５】
（ロ）時刻ｔ１の０．５クロックサイクル時間後の時刻ｔ２において、クロック回路１３からの信号ＣＫＴ１、ＣＫＴ２の制御により、第１遅延部１１ａを構成するクロックドインバータ１１１ａがハイレベルを出力する。出力信号ＢＮＫ２がハイレベルであるため、第１遅延部１１ａの出力信号ＤＬ１がローレベルになる。出力信号ＤＬ１は、第２遅延部１１ｂに入力される。その後、時刻ｔ２の０．５クロックサイクル時間後の時刻ｔ３において、クロック回路１３からの信号ＣＫＴ１、ＣＫＴ２の制御により、第２遅延部１１ｂを構成するクロックドインバータ１１１ｂがハイレベルを出力し、第２遅延部１１ｂの出力信号ＤＬ２がローレベルになる。
【００２６】
（ハ）同様に、時刻ｔ３の０．５クロックサイクル時間後の時刻ｔ４において、第３遅延部１１ｃの出力信号ＤＬ３がローレベルになり、時刻ｔ４の０．５クロックサイクル時間後の時刻ｔ５において、第４遅延部１１ｄの出力信号ＤＬ４がローレベルになる。更に、時刻ｔ５の０．５クロックサイクル時間後の時刻ｔ６において、第５遅延部１１ｅの出力信号ＤＬ５がローレベルになり、時刻ｔ６の０．５クロックサイクル時間後の時刻ｔ７において、第６遅延部１１ｆの出力信号、即ち出力信号ＴＳがローレベルになる。つまり、時刻ｔ１から３クロックサイクル時間後である時刻ｔ７において、同期タイマ回路１０の出力信号ＴＳがハイレベルからローレベルに変化する。
【００２７】
以上の説明では、同期タイマ回路１０が第１遅延部１１ａ〜第６遅延部１１ｆの６段の遅延部を有する場合を説明した。これはＲＡＳリストア動作に割り当てる第１の遅延時間を３×ｔＣＫとした例である。必要に応じて同期タイマ回路１０を構成する遅延部の段数を変えることにより、制御信号ＢＮＫが入力されから出力信号ＴＳがハイレベルからローレベルに変化するまでの第１の遅延時間を０．５クロックサイクル時間単位で設定できる。
【００２８】
次に、遅延回路２０を説明する。遅延回路２０は、例えば図４に示すように、複数のＥＸＯＲ回路２１ａ〜２１ｂ、複数のインバータ２２ａ〜２２ｆ、複数のＮＯＲ回路２３ａ〜２３ｅ、ＮＡＮＤ回路２４、第１制御トランジスタ２５ａ、複数の抵抗選択トランジスタ２５ｂ〜２５ｅ、容量設定トランジスタ２５ｆ、第２制御トランジスタ２６、複数の抵抗素子２７ａ〜２７ｄにより構成される。第１制御トランジスタ２５ａ、抵抗選択トランジスタ２５ｂ〜２５ｅ及び容量設定トランジスタ２５ｆには、例えばｎチャネル型ＭＯＳ（以下において、「ｎＭＯＳ」という。）トランジスタが採用可能である。第２制御トランジスタ２６には、例えばｐチャネル型ＭＯＳ（以下において「ｐＭＯＳ」という。）トランジスタが採用可能である。以下の説明では、第１制御トランジスタ２５ａ、抵抗選択トランジスタ２５ｂ〜２５ｅ及び容量設定トランジスタ２５ｆにｎＭＯＳトランジスタ、第２制御トランジスタ２６にｐＭＯＳトランジスタを適用した場合を説明する。
【００２９】
ＥＸＯＲ回路２１ａの一方の入力に、入力端子２０２を介してテスト回路６の出力が接続され、テスタ信号ＴＭ１が入力される。ＥＸＯＲ回路２１ａの他方の入力に入力端子２０３を介してヒューズ回路７の出力が接続され、ヒューズ信号ＦＳ１が入力される。ＥＸＯＲ回路２１ａの出力に、ＮＯＲ回路２３ｂの一方の入力、ＮＯＲ回路２３ｄの一方の入力及びインバータ２２ｅの入力が接続される。インバータ２２ｅの出力に、ＮＯＲ回路２３ｃの一方の入力及びＮＯＲ回路２３ｅの一方の入力が接続される。又、ＥＸＯＲ回路２１ｂの一方の入力に、入力端子２０４を介してテスト回路６の出力が接続され、テスタ信号ＴＭ２が入力される。ＥＸＯＲ回路２１ｂの他方の入力に入力端子２０５を介してヒューズ回路７の出力が接続され、ヒューズ信号ＦＳ２が入力される。ＥＸＯＲ回路２１ｂの出力に、ＮＯＲ回路２３ｂの他方の入力、ＮＯＲ回路２３ｅの他方の入力及びインバータ２２ｆの入力が接続される。インバータ２２ｆの出力に、ＮＯＲ回路２３ｃの他方の入力及びＮＯＲ回路２３ｄの他方の入力が接続される。
【００３０】
ＮＯＲ回路２３ｂ〜２３ｅの出力に、抵抗選択トランジスタ２５ｂ〜２５ｅのゲート端子がそれぞれ接続される。抵抗選択トランジスタ２５ｂ〜２５ｅのソース端子に第１制御トランジスタ２５ａのドレイン端子が接続される。第１制御トランジスタ２５ａのソース端子は低電位電源ＶＳＳに接続され、ゲート端子にインバータ２２ｂの出力が接続される。又、インバータ２２ｂの出力に第２制御トランジスタ２６のゲート端子が接続される。そして、第２制御トランジスタ２６のソース端子に高電位電源ＶＤＤが接続され、ドレイン端子に抵抗素子２７ａの一方の端子が接続される。抵抗素子２７ａの他方の端子に抵抗選択トランジスタ２５ｂのドレイン端子が接続され、抵抗選択トランジスタ２５ｂ、２５ｃのそれぞれのドレイン端子間に抵抗素子２７ｂが接続される。更に、抵抗選択トランジスタ２５ｃ、２５ｄのそれぞれのドレイン端子間に抵抗素子２７ｃが接続され、抵抗選択トランジスタ２５ｄ、２５ｅのそれぞれのドレイン端子間に抵抗素子２７ｄが接続される。
【００３１】
又、第２制御トランジスタ２６のドレイン端子に容量設定トランジスタ２５ｆのゲート端子が接続され、容量設定トランジスタ２５ｆのソース端子とドレイン端子は低電位電源ＶＳＳに接続される。容量設定トランジスタ２５ｆのゲート端子に、インバータ２２ｃの入力が接続され、インバータ２２ｃの出力はインバータ２２ｄの入力に接続される。そして、インバータ２２ｄの出力にＮＯＲ回路２３ａの一方の入力が接続され、ＮＯＲ回路２３ａの他方の入力にインバータ２２ａの出力が接続される。ＮＯＲ回路２３ａの出力にＮＡＮＤ回路２４の一方の入力が接続され、ＮＡＮＤ回路２４の他方の入力とインバータ２２ａの入力に制御端子２０１が接続される。ＮＡＮＤ回路２４の出力に、出力端子２０６が接続される。
【００３２】
次に、図４に示す遅延回路２０の動作の例を説明する。ＥＸＯＲ回路２１ａ〜２１ｂ、インバータ２２ｅ〜２２ｆ、ＮＯＲ回路２３ｂ〜２３ｅは、テスタ信号ＴＭ１〜ＴＭ２及びヒューズ信号ＦＳ１〜ＦＳ２を入力とするデコーダ回路２００を構成している。即ち、テスタ信号ＴＭ１〜ＴＭ２及びヒューズ信号ＦＳ１〜ＦＳ２の入力により、抵抗選択トランジスタ２５ｂ〜２５ｅのうち１つのトランジスタを選択し、選択したトランジスタをオンさせることができる。
【００３３】
例えば、テスト信号ＴＭ１及びテスト信号ＴＭ２がローレベル、ヒューズ信号ＦＳ１及びヒューズ信号ＦＳ２がハイレベルの場合、ＮＯＲ回路２３ｃから出力される選択信号ＳＥ２がハイレベルになる。そして、選択信号ＳＥ２が入力される抵抗選択トランジスタ２５ｃがオンすることにより、容量設定トランジスタ２５ｆと抵抗素子２７ａ、２７ｂを使用してＣＲ遅延量が設定される。ここで、ハイレベルの制御信号ＢＮＫが入力されると、第１制御トランジスタ２５ａがオン、第２制御トランジスタ２６がオフし、更に抵抗選択トランジスタ２５ｃがオンすることにより、インバータ２２ｃの入力に上記のＣＲ遅延量を有するＣＲ回路が付加されることになる。そして、ハイレベルの制御信号ＢＮＫが入力されてから、設定されたＣＲ遅延量に応じた第２の遅延時間の後に、遅延回路２０の出力信号ＴＤがローレベルに変化する。
【００３４】
一方、テスト信号ＴＭ１がハイレベル、テスト信号ＴＭ２がローレベル、ヒューズ信号ＦＳ１及びヒューズ信号ＦＳ２がハイレベルの場合には、ＮＯＲ回路２３ｄから出力される選択信号ＳＥ３がハイレベルになり、抵抗選択トランジスタ２５ｄがオンする。その結果、容量設定トランジスタ２５ｆと抵抗素子２７ａ、２７ｂ、２７ｃを使用してＣＲ遅延量が設定される。即ち、容量設定トランジスタ２５ｆと抵抗素子２７ａ、２７ｂを使用した場合よりも、ＣＲ遅延量を大きく設定することができる。
【００３５】
同様に、テスト信号ＴＭ１がローレベル、テスト信号ＴＭ２がハイレベル、ヒューズ信号ＦＳ１及びヒューズ信号ＦＳ２がハイレベルの場合、ＮＯＲ回路２３ｅから出力される選択信号ＳＥ４がハイレベルになり、抵抗選択トランジスタ２５ｅがオンする。その結果、容量設定トランジスタ２５ｆと抵抗素子２７ａ、２７ｂ、２７ｃ、２７ｄを使用してＣＲ遅延量が設定される。又、テスト信号ＴＭ１及びテスト信号ＴＭ２がハイレベル、ヒューズ信号ＦＳ１及びヒューズ信号ＦＳ２がハイレベルの場合、ＮＯＲ回路２３ｂから出力される選択信号ＳＥ１がハイレベルになり、抵抗選択トランジスタ２５ｅがオンする。その結果、容量設定トランジスタ２５ｆと抵抗素子２７ａを使用してＣＲ遅延量が設定される。
【００３６】
以上の説明では、ヒューズ信号ＦＳ１及びヒューズ信号ＦＳ２がハイレベルの場合について説明したが、ヒューズ信号ＦＳ１及びヒューズ信号ＦＳ２のレベルを変えた場合も同様にして、抵抗選択トランジスタ２５ｂ〜２５ｅから１つのトランジスタを選択することにより、ＣＲ遅延量を設定することができる。
【００３７】
以上に説明したように、テスト信号ＴＭ１〜ＴＭ２及びヒューズ信号ＦＳ１〜ＦＳ２により、図４に示した遅延回路２０における第２の遅延時間を調整できる。
【００３８】
以下に、図１に示したバンクタイマ回路１の動作を、図５及び図６のタイミングチャートを用いて説明する。既に述べたように、ＲＡＳリストア動作とＲＡＳプリチャージ動作がパイプライン化された高速ランダムサイクル方式の同期型半導体記憶装置では、第１コマンド信号ＣＭＤ１の入力により読み込み動作或いは書き込み動作が確定する。そのため、検知回路４が第１コマンド信号ＣＭＤ１を検知すると、検知信号ＤＴＳをロウデコーダ制御回路３に出力し、ロウデコーダ制御回路３は、ＲＡＳリストア動作を開始する。
【００３９】
又、検知回路４は第１コマンド信号ＣＭＤ１を検知すると、検知信号ＤＴＳをバンクタイマ制御回路２に出力する。検知信号ＤＴＳが入力されたバンクタイマ制御回路２は、ハイレベルの制御信号ＢＮＫを同期タイマ回路１０及び遅延回路２０に出力する。初期状態では同期タイマ回路１０の出力信号ＴＳ及び遅延回路２０の出力信号ＴＤはハイレベルであり、出力検出回路３０の内部信号ＳＷはローレベルである。そのため、初期状態では出力検出回路３０から出力される切り替え信号ＣＲはハイレベルである。制御信号ＢＮＫのハイレベルを受けて、同期タイマ回路１０及び遅延回路２０は、それぞれ上述した動作を行う。
【００４０】
同期タイマ回路１０によって設定される第１の遅延時間３×ｔＣＫが、遅延回路２０によって設定される第２の遅延時間ｔＤＣより短い場合には、図５のタイミングチャートに示すように、同期タイマ回路１０の出力信号ＴＳが、遅延回路２０の出力信号ＴＤよりも先にローレベルに変化する。出力信号ＴＳがハイレベルからローレベルに変化することにより、出力検出回路３０の内部信号ＳＷがハイレベルに変化する。その結果、出力検出回路３０の切り替え信号ＣＲがローレベルに変化する。切り替え信号ＣＲのローレベルを受けて、ロウデコーダ制御回路３は、ＲＡＳリストア動作からＲＡＳプリチャージ動作に切り替える。即ち、同期タイマ回路１０の制御によってＲＡＳリストア動作からＲＡＳプリチャージ動作に切り替わる。
【００４１】
一方、図６のタイミングチャートに示すように、第１の遅延時間３×ｔＣＫが、第２の遅延時間ｔＤＣより長い場合には、遅延回路２０の出力信号ＴＤが、同期タイマ回路の出力信号ＴＳよりも先にローレベルに変化する。出力信号ＴＤがハイレベルからローレベルに変化することにより、出力検出回路３０の内部信号ＳＷがハイレベルに変化する。その結果、出力検出回路３０の切り替え信号ＣＲがローレベルに変化する。切り替え信号ＣＲのローレベルを受けて、ロウデコーダ制御回路３は、ＲＡＳリストア動作からＲＡＳプリチャージ動作に切り替える。即ち、遅延回路２０の制御によってＲＡＳリストア動作からＲＡＳプリチャージ動作に切り替わる。
【００４２】
又、ＲＡＳリストア動作からＲＡＳプリチャージ動作に切り替わると同時に、ローレベルの切り替え信号ＣＲが、バンクタイマ制御回路２に入力される。そして、バンクタイマ制御回路２はローレベルの制御信号ＢＮＫをバンクタイマ回路１に出力する。制御信号ＢＮＫがローレベルとなるため、図３に示すように第１遅延部１１ａ〜第６遅延部１１ｆの出力はハイレベルに変化する。その結果、バンクタイマ回路１の出力信号ＴＤはハイレベルに設定され、バンクタイマ回路１は初期状態にもどる。同時に、遅延回路２０にローレベルの制御信号ＢＮＫが入力されることにより、遅延回路２０の出力信号ＴＤは初期状態のハイレベルに設定される。
【００４３】
以上に説明したように、図１に示した記憶装置では、クロックサイクル時間ｔＣＫが長くなることによって、同期タイマ回路１０によって設定される第１の遅延時間３×ｔＣＫが、遅延回路２０によって設定される第２の遅延時間ｔＤＣより長くなる場合、遅延回路２０の制御によってＲＡＳリストア動作からＲＡＳプリチャージ動作に切り替わる。そのため、クロックサイクル時間ｔＣＫの長さに起因するＲＡＳリストア動作に割り当てられる時間の増大を抑制する高速ランダムサイクル方式の同期型半導体記憶装置を実現することができる。本発明は、高速サイクル型のシンクロナスＤＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、更にその２倍のデータ転送レートを実現するダブルデータレート型のシンクロナスＤＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）等に適用できる。
【００４４】
（第２の実施の形態）
本発明の第２の実施の形態に係わる同期型半導体記憶装置は、図７に示すように、インバータ５０を更に備える。そして、遅延回路２０の制御端子２０１にバンクタイマ制御回路２の出力ではなく、インバータ５０の出力が接続される点が、図１に示す同期型半導体記憶装置と異なる。その他の構成については、図１に示す第１の実施の形態と同様である。
【００４５】
ＲＡＳリストア動作に必要な時間が長い場合は、遅延回路２０によって設定される第２の遅延時間ｔＤＣを長くする必要がある。第２の遅延時間ｔＤＣは、容量設定トランジスタ２５ｆと抵抗素子２７ａ〜２７ｄを使用して設定されるＣＲ遅延量で決まる。そのため、第２の遅延時間ｔＤＣを長くするためには、容量設定トランジスタ２５ｆ或いは抵抗素子２７ａ〜２７ｄの面積を大きくする必要がある。その場合、同期型半導体記憶装置の回路面積が増大する。しかし、第１コマンド信号ＣＭＤ１が入力されてＲＡＳリストア動作を開始した後、一定の時間が経過してから遅延回路２０の動作を開始させれば、容量設定トランジスタ２５ｆ或いは抵抗素子２７ａ〜２７ｄの面積を変えずに、ＲＡＳリストア動作を開始してから遅延回路２０の出力信号ＴＤが変化するまでの時間を長く設定することができる。図７に示した同期型半導体記憶装置により、第１コマンド信号ＣＭＤ１が入力されてＲＡＳリストア動作を開始した後、一定の時間が経過してから遅延回路２０の動作を開始させる方法を以下に説明する。
【００４６】
インバータ５０の入力端子は、図８に示すように、同期タイマ回路１０ｂの第３遅延部１１ｃの出力に接続する。第１コマンド信号ＣＭＤ１が入力されてから１．５クロックサイクル時間後に、第３遅延部１１ｃの出力がローレベルに変化するため、インバータ５０の出力はハイレベルとなる。したがって、図９に示すように、第１コマンド信号ＣＭＤ１が入力されてから、１．５クロックサイクル時間後に遅延回路２０の制御端子２０１にハイレベルが入力され、遅延回路２０が動作を開始する。即ち、図８に示す遅延回路２０は、第１コマンド信号ＣＭＤ１が入力されてから出力信号ＴＤが変化するまでの時間が、図１に示す遅延回路２０に比べて、１．５クロックサイクル時間長い。
【００４７】
以上の説明では、同期タイマ回路１０ｂの第３遅延部１１ｃの出力と遅延回路２０の制御端子２０１の間にインバータ５０を接続する例を示した。しかし、同期タイマ回路１０ｂの第１遅延部１１ａと遅延回路２０の制御端子２０１の間にインバータ５０を接続してもよい。その場合、第１コマンド信号ＣＭＤ１が入力されてから出力信号ＴＤが変化するまでの遅延時間を、図１に示す遅延回路に比べて０．５クロックサイクル時間長くすることができる。同様に、インバータ５０の入力を同期タイマ回路１０ｂの第２遅延部１１ｂ、或いは第４遅延部１１ｄの出力に接続することにより、第１コマンド信号ＣＭＤ１が入力されてから出力信号ＴＤが変化するまでの時間を、図１に示す遅延回路に比べてそれぞれ１クロックサイクル時間、２クロックサイクル時間長くすることができる。
【００４８】
図８に示す本発明の第２の実施の形態に係る同期型半導体記憶装置によれば、第１コマンド信号ＣＭＤ１が入力されてから、任意のクロックサイクル時間後に動作を開始する遅延回路２０を実現することができる。又、図８に示す同期型半導体記憶装置では、同期タイマ回路１０ｂを利用して遅延回路２０の動作を制御している。そのため、遅延回路２０の動作を制御する特別な回路が必要なく、回路面積の増大を抑制できる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００４９】
（第３の実施の形態）
本発明の第３の実施の形態に係る同期型半導体記憶装置は、図１０に示すように、遅延時間シフト回路６０、遅延時間デコーダ回路７０、レーテンシ設定回路８０を更に備える。そして、同期タイマ回路１０ｃの出力が接続される遅延時間シフト回路６０の出力に、遅延回路２０の制御端子２０１が接続する点が図１に示す同期型半導体記憶装置と異なる。その他の構成については、図１に示す第１の実施の形態と同様である。図７に示した同期型半導体記憶装置では、第１コマンド信号ＣＭＤ１が入力されてから遅延回路２０が動作開始するまでの時間が固定であるが、図１０に示す同期型半導体記憶装置では、第１コマンド信号ＣＭＤ１が入力されてから遅延回路２０が動作開始するまでの時間を遅延時間デコーダ回路７０等を用いて設定することが可能である。
【００５０】
図１０に示すように、テスト回路６、ヒューズ回路７及びレーテンシ設定回路８０の出力に遅延時間デコーダ回路７０の入力が接続される。遅延時間デコーダ回路７０の出力に、遅延時間シフト回路６０の入力が接続される。
【００５１】
図１１に示すように、遅延時間シフト回路６０は複数のクロックドインバータ６１ａ〜６１ｄから構成される。クロックドインバータ６１ａの入力に、同期タイマ回路１０ｃの第１遅延部１１ａの出力が接続される。又、クロックドインバータ６１ｂの入力に、同期タイマ回路１０ｃの第２遅延部１１ｂの出力が接続され、クロックドインバータ６１ｃの入力に、同期タイマ回路１０ｃの第３遅延部１１ｃの出力が接続される。更に、クロックドインバータ６１ｄの入力に、同期タイマ回路１０ｃの第４遅延部１１ｄの出力が接続される。クロックドインバータ６１ａ〜６１ｄの出力は互いに接続され、更に遅延回路２０の制御端子２０１に接続される。又、クロックドインバータ６１ａ〜６１ｄの制御端子に遅延時間デコーダ回路７０の出力が接続され、遅延時間デコーダ回路７０から出力される制御信号ＳＨ１〜ＳＨ４、ｂＳＨ１〜ｂＳＨ４によって、クロックドインバータ６１ａ〜６１ｄは制御される。
【００５２】
遅延時間デコーダ回路７０は、図１２に示すように、複数のＥＸＯＲ回路７１ａ〜７１ｄ、複数のインバータ７２ａ〜７２ｇ、複数のＮＯＲ回路７３ａ〜７３ｄ、複数のトランスファゲート７４ａ〜７４ｄから構成される。ＥＸＯＲ回路７１ａの出力に、トランスファゲート７４ａの入力が接続される。ＥＸＯＲ回路７１ｂの出力に、トランスファゲート７４ｂの入力が接続され、ＥＸＯＲ回路７１ｃの出力に、トランスファゲート７４ｃの入力が接続される。更に、ＥＸＯＲ回路７１ｄの出力に、トランスファゲート７４ｄの入力が接続される。トランスファゲート７４ａ〜７４ｄの入力に、レーテンシ設定回路８０の出力、及びレーテンシ設定回路８０の出力が入力に接続されるインバータ７２ａの出力が接続される。したがって、トランスファゲート７４ａ〜７４ｄは、レーテンシ設定回路８０から出力されるレーテンシ信号ＣＬによって制御される。
【００５３】
レーテンシ設定回路８０は、ＣＡＳレーテンシを設定するレーテンシ信号ＣＬを出力する回路である。レーテンシ信号ＣＬは、半導体記憶装置において、カラムアドレス信号が入力されてから、データが読み出されるまでのクロックサイクル数を設定する信号である。図１０に示す同期型半導体装置では、レーテンシ信号ＣＬを用いて遅延時間デコーダ回路７０を制御することにより、後述するように、ＣＡＳレーテンシ毎に第１コマンド信号ＣＭＤ１が入力されてから遅延回路２０の動作を開始するまでの時間を設定できる。遅延時間デコーダ回路７０においては、レーテンシ信号ＣＬがローレベルの場合、ＥＸＯＲ回路７１ａとＥＸＯＲ回路７１ｃの出力がそれぞれトランスファゲート７４ａ、７４ｃを介して伝搬される。一方、レーテンシ信号ＣＬがハイレベルの場合、ＥＸＯＲ回路７１ｂとＥＸＯＲ回路７１ｄの出力がそれぞれトランスファゲート７４ｂ、７４ｄを介して伝搬される。
【００５４】
トランスファゲート７４ａとトランスファゲート７４ｂの出力は互いに接続され、更に、ＮＯＲ回路７３ａの一方の入力、ＮＯＲ回路７３ｃの一方の入力及びインバータ７２ｂの入力に接続される。トランスファゲート７４ｃとトランスファゲート７４ｄの出力は互いに接続され、更に、ＮＯＲ回路７３ａの他方の入力、ＮＯＲ回路７３ｄの一方の入力及びインバータ７２ｃの入力に接続される。インバータ７２ｂの出力に、ＮＯＲ回路７３ｂの一方の入力及びＮＯＲ回路７３ｄの他方の入力が接続される。インバータ７２ｃの出力に、ＮＯＲ回路７３ｂの他方の入力及びＮＯＲ回路７３ｃの他方の入力が接続される。
【００５５】
ＮＯＲ回路７３ａ〜７３ｄの出力に、遅延時間シフト回路６０のクロックドインバータ６１ａ〜６１ｄの一方の制御端子がそれぞれ接続される。更に、ＮＯＲ回路７３ａ〜７３ｄの出力に、インバータ７２ｄ〜７２ｇの入力がそれぞれ接続される。そして、インバータ７２ｄ〜７２ｇの出力に、クロックドインバータ６１ａ〜６１ｄの他方の制御端子がそれぞれ接続される。
【００５６】
図１０に示した同期型半導体記憶装置により、第１コマンド信号ＣＭＤ１が入力されてＲＡＳリストア動作を開始してから、遅延回路２０が動作開始するまでの時間を設定する方法を以下に説明する。以下の説明では、レーテンシ信号ＣＬがローレベルの場合を説明する。即ち、遅延時間デコーダ回路７０のＥＸＯＲ回路７１ａ、７１ｃへの入力によって遅延時間シフト回路６０のクロックドインバータ６１ａ〜６１ｄのうちの１つが選択され、遅延回路２０が動作開始するまでの時間が設定される。ＥＸＯＲ回路７１ａの一方の入力にはテスト回路６から出力されるテスト信号ＴＭＤ１が入力される。ＥＸＯＲ回路７１ａの他方の入力にはヒューズ回路７から出力されるヒューズ信号ＦＳＤ１が入力される。又、ＥＸＯＲ回路７１ｃの一方の入力にはテスト回路６から出力されるテスト信号ＴＭＤ３が入力される。ＥＸＯＲ回路７１ｃの他方の入力にはヒューズ回路７から出力されるヒューズ信号ＦＳＤ３が入力される。
【００５７】
例えば、テスト信号ＴＭＤ１及びテスト信号ＴＭＤ３がローレベル、ヒューズ信号ＦＳＤ１及びヒューズ信号ＦＳＤ３がハイレベルの場合、選択信号ＳＨ２がハイレベルになり、選択信号ＳＨ１、ＳＨ３、ＳＨ４はローレベルになる。又、選択信号ｂＳＨ２がローレベルになり、選択信号ｂＳＨ１、ｂＳＨ３、ｂＳＨ４はハイレベルになる。そのため、クロックドインバータ６１ｃがオンする。その結果、第１コマンド信号ＣＭＤ１が入力されてから１．５クロックサイクル時間後に、第３遅延部１１ｃの出力信号ＤＬ３がローレベルに変化するのを受けて、遅延時間シフト回路６０の出力信号ＢＮＫ３はハイレベルとなる。出力信号ＢＮＫ３は、遅延回路２０の制御端子２０１に入力される。つまり、第１コマンド信号ＣＭＤ１が入力されてから、１．５クロックサイクル時間後に遅延回路２０が動作を開始する。したがって、図１０示す遅延回路２０は、第１コマンド信号ＣＭＤ１が入力されてから出力信号ＴＤが変化するまでの時間が、図１に示す遅延回路２０に比べて、１．５クロックサイクル時間長い。
【００５８】
同様に、テスト信号ＴＭＤ１がハイレベル、テスト信号ＴＭＤ３がローレベル、ヒューズ信号ＦＳＤ１及びヒューズ信号ＦＳＤ３がハイレベルの場合、選択信号ＳＨ３がハイレベルになり、選択信号ｂＳＨ３がローレベルになる。そのため、クロックドインバータ６１ｂがオンする。その結果、第１コマンド信号ＣＭＤ１が入力されてから１クロックサイクル時間後に遅延回路２０が動作を開始する。又、テスト信号ＴＭＤ１がローレベル、テスト信号ＴＭＤ３がハイレベル、ヒューズ信号ＦＳＤ１及びヒューズ信号ＦＳＤ３がハイレベルの場合、クロックドインバータ６１ａがオンする。その結果、第１コマンド信号ＣＭＤ１が入力されてから０．５クロックサイクル時間後に遅延回路２０が動作を開始する。更に、テスト信号ＴＭＤ１及びテスト信号ＴＭＤ３がハイレベル、ヒューズ信号ＦＳＤ１及びヒューズ信号ＦＳＤ３がハイレベルの場合、クロックドインバータ６１ｄがオンする。その結果、第１コマンド信号ＣＭＤ１が入力されてから２クロックサイクル時間後に遅延回路２０が動作を開始する。
【００５９】
上記の説明では、ヒューズ信号ＦＳＤ１、ＦＳＤ３がハイレベルの場合を説明したが、ヒューズ信号ＦＳＤ１、ＦＳＤ３のレベルを変えた場合も同様にして、遅延時間デコーダ回路７０によって遅延時間シフト回路６０のクロックドインバータ６１ａ〜６１ｄから１つのクロックドインバータを選択することが可能である。
【００６０】
又、以上の説明ではレーテンシ信号ＣＬがローレベルの場合を説明したが、レーテンシ信号ＣＬがハイレベルの場合にも同様にして、遅延時間デコーダ回路７０のＥＸＯＲ回路７１ｂ、７１ｄへの入力によってクロックドインバータ６１ａ〜６１ｄのうちの１つを選択し、遅延回路２０が動作開始するまでの時間を設定することができる。ＥＸＯＲ回路７１ｂの一方の入力にはテスト回路６から出力されるテスト信号ＴＭＤ２が入力される。ＥＸＯＲ回路７１ｂの他方の入力にはヒューズ回路７から出力されるヒューズ信号ＦＳＤ２が入力される。又、ＥＸＯＲ回路７１ｄの一方の入力にはテスト回路６から出力されるテスト信号ＴＭＤ４が入力される。ＥＸＯＲ回路７１ｄの他方の入力にはヒューズ回路７から出力されるヒューズ信号ＦＳＤ４が入力される。即ち、テスト信号ＴＭＤ２及びＴＭＤ４、ヒューズ信号ＦＳＤ２及びＦＳＤ４によって、遅延時間シフト回路６０のクロックドインバータ６１ａ〜６１ｄから１つのクロックドインバータを選択することができる。
【００６１】
以上に説明したように、本発明の第３の実施の形態に係る同期型半導体記憶装置によれば、テスト回路６から出力されるテスト信号ＴＭＤ１〜ＴＭＤ４、ヒューズ回路７から出力されるヒューズ信号ＦＳＤ１〜ＦＳＤ４により、第１コマンドが入力されてから遅延回路２０が動作を開始するまでの時間を、０．５クロックサイクル時間単位で設定することができる。又、ＣＡＳレーテンシ毎に、第１コマンドが入力されてから遅延回路２０が動作を開始するまでの時間の設定を変えることができる。又、図１０に示す同期型半導体記憶装置では、同期タイマ回路１０ｃを利用して遅延回路２０の動作を制御している。そのため、遅延回路２０の動作を制御する特別な回路が必要なく、回路面積の増大を抑制できる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００６２】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６３】
既に述べた第１乃至第３の実施の形態の説明においては、遅延回路２０にＣＲ遅延を利用した構成例は示したが、複数のインバータ回路をカスケード接続して遅延時間を設定する構成等も可能である。
【００６４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態に係る同期型半導体記憶装置の構成を示す模式的な回路図である。
【図２】本発明の第１の実施の形態に係る同期型半導体記憶装置の同期タイマ回路の構成を示す模式的な回路図である。
【図３】本発明の第１の実施の形態に係る同期型半導体記憶装置の同期タイマ回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第１の実施の形態に係る同期型半導体記憶装置の遅延回路の構成を示す模式的な回路図である。
【図５】本発明の第１の実施の形態に係る同期型半導体記憶装置の動作を説明するためのタイミングチャートである（その１）。
【図６】本発明の第１の実施の形態に係る同期型半導体記憶装置の動作を説明するためのタイミングチャートである（その２）。
【図７】本発明の第２の実施の形態に係る同期型半導体記憶装置の構成を示す模式的な回路図である。
【図８】本発明の第２の実施の形態に係る同期型半導体記憶装置の構成の一部を示す模式的な回路図である。
【図９】本発明の第２の実施の形態に係る同期型半導体記憶装置の動作を説明するためのタイミングチャートである。
【図１０】本発明の第３の実施の形態に係る同期型半導体記憶装置の構成を示す模式的な回路図である。
【図１１】本発明の第３の実施の形態に係る同期型半導体記憶装置の同期タイマ回路と遅延時間シフト回路の構成を示す模式的な回路図である。
【図１２】本発明の第３の実施の形態に係る同期型半導体記憶装置の遅延時間デコーダ回路の構成を示す模式的な回路図である。
【符号の説明】
【００６６】
６…テスト回路
７…ヒューズ回路
９…メモリコア
１０…同期タイマ回路
２０…遅延回路
３０…出力検出回路
【図１】
2006012327.tif 000003
【図２】
2006012327.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006012327.tif 000012
【図１１】
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【図１２】
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