(57)【要約】【課題】  メモリセルアレイの外周部に配置されたダミーセルのオフリークを抑制することで、従来に比べ高性能、低消費電力の半導体記憶装置を提供する。【解決手段】  半導体基板中の第１導電型ウェル２ａ領域上に形成された複数のメモリセルを行列状に配置したメモリセルアレイと、メモリセルアレイの外周に配置された複数のダミーセルＤＣと、行方向に並ぶ複数のメモリセルの制御ゲート電極を共通に接続して形成されたワード線と、行方向に並ぶ複数のダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線ＤＷと、第１導電型ウェル２ａ内に形成された第２導電型拡散層１０ａとを備える。ここで、ダミーワード線は、第１の配線層１２を介して第２導電型拡散層と電気的に接続されるとともに、第１の配線層より上層の配線層１４を介して第１導電型ウェル２ａ領域または半導体基板に接続されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板中の第１導電型ウェル領域上に形成された複数のメモリセルを行列状に配置したメモリセルアレイと、
前記メモリセルアレイの外周に配置された複数のダミーセルと、
行方向に並ぶ複数の前記メモリセルの制御ゲート電極を共通に接続して形成されたワード線と、
行方向に並ぶ複数の前記ダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線と、
前記第１導電型ウェル内に形成された第２導電型拡散層とを備え、
前記ダミーワード線は、第１の配線層を介して前記第２導電型拡散層と電気的に接続されるとともに、前記第１の配線層より上層の配線層を介して前記第１導電型ウェル領域または前記半導体基板に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記第２導電型拡散層は、その周囲に前記第２導電型拡散層より低濃度の第２導電型低濃度拡散層を有する請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルおよび前記ダミーセルは、ＭＯＮＯＳ型メモリセルで構成されている請求項１または２記載の半導体記憶装置。
【請求項４】
前記メモリセルおよび前記ダミーセルは、フローティングゲート型メモリセルで構成されている請求項１または２記載の半導体記憶装置。
【請求項５】
半導体基板中の第１導電型ウェル領域上に形成されたフローティングゲート型メモリセルを行列状に配置したメモリセルアレイと、
前記メモリセルアレイの外周に配置された複数のフローティングゲート型ダミーセルと、
行方向に並ぶ複数の前記メモリセルの制御ゲート電極を共通に接続して形成されたワード線と、
行方向に並ぶ複数の前記ダミーセルの浮遊ゲート電極を共通に接続して形成されたダミー下層配線と、
行方向に並ぶ複数の前記ダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線とを備え、
前記ダミー下層配線および前記ダミーワード線は、第１の配線層を介して前記第１導電型ウェル領域または前記半導体基板に接続されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に仮想接地型セルおよびＡＮＤ型セルＥＥＰＲＯＭ等の不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置では、読出し対象メモリセルの制御ゲートに任意の電圧を加えることにより、浮遊ゲート電極の電荷量の違いによる閾値の変化を利用してデータの「０」、「１」を区別する。そのために、任意数のメモリセルの制御ゲート、ドレイン、ソースをそれぞれ共通に接続し、マトリックスに配置してメモリセルアレイを構成している。メモリセルの制御ゲートは、メモリセルアレイのＸ方向に沿って連続的に延設されワード線として用いられる。メモリセルのドレイン領域は、ビット線に共通接続され、ソース領域は、ソース線に共通接続されている。
【０００３】
図９（ａ）、（ｂ）はそれぞれ仮想接地型ＥＥＰＲＯＭの一般的なメモリセルアレイの平面図、等価回路図である。図１０（ａ）は、一般的なフローティングゲート型メモリセルのＮ型セルにおける、ダミーワード線のワード線方向断面と、前記ダミーワード線の電位固定のためのＰ型ウェルとの接続を示したものである。図１０（ｂ）はその等価回路図である。
【０００４】
図９（ａ）に示すように、仮想接地型メモリセルをマトリクスに配置したメモリセルアレイ１内でワード線Ｗ（Ｗ１、Ｗ２、Ｗ３・・・Ｗｎ-１、Ｗｎ）は規則的に並んでおり、メモリセルアレイ１の中央部に位置するワード線加工精度は比較的高くなる。２１はワード線の繰り返しを示す。しかし、メモリセルアレイ１の外周付近のワード線、特に最外周のワード線では規則性が崩れるため、エッチングの状況がメモリセルアレイ中央部と異なり、加工精度が低下する（たとえば特許文献１参照）。
【０００５】
このため、通常はメモリセルアレイ１の最外周は、ワード線の加工精度低下を回避するために電気回路上は使用しないダミーセルＤＣを配列し、ダミーセルＤＣの制御ゲートをメモリセルアレイのＸ方向に沿って連続的に延設したダミーワード線ＤＷが配置される（図９，１０）。図１０において、２ａはＰ型ウェル（またはＰ型半導体基板）、３は素子分離酸化膜、４は酸化膜、５は第１ゲート絶縁膜、６は浮遊ゲート電極、７は第２ゲート絶縁膜、９はソース・ドレイン、１１はコンタクト、１２は第１層目メタル配線である。
【０００６】
一般的に、ダミーワード線は、電位固定のために配線層を介してウェル領域または半導体基板に接続するのみで、書き換え回路には接続されない。またダミーセルのドレイン、ソースは、メモリセルのドレイン・ソースとそれぞれ共通接続される。
【特許文献１】特開２０００−２２１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、半導体装置の製造工程、特にプラズマを使用する製造工程において、ワード線の帯電によりワード線の電位が高くなることがある。この時、ワード線に電流パスがないと、ワード線の電圧降下が起こらず高い電位が保たれることになる。このときワード線が正側に帯電した場合（ワード線−半導体基板間に正電圧を印加することと同等）、半導体基板−浮遊ゲート電極間にトンネル電流が発生し、半導体基板から浮遊ゲート電極に電子が注入される。また、ワード線が負側に帯電した場合（ワード線−半導体基板間に負電圧を印加することと同等）、浮遊ゲート電極−半導体基板間にトンネル電流が発生し、浮遊ゲート電極から電子が放出される。
【０００８】
このように、製造完成直後のメモリセルの閾値は製造工程におけるワード線の帯電による浮遊ゲート電極の電荷量の変化の影響を受ける。これはメモリセルのみでなく、ダミーセルにおいても同様であり、製造完成直後のダミーセルの閾値は製造工程におけるダミーワード線の帯電による浮遊ゲート電極の電荷量の変化の影響を受ける。
【０００９】
メモリセルは、製造完成後において書き換え回路を用いて電気的な書き換を行うことで任意に閾値の設定ができるが、ダミーセルには書き換えの回路が接続されていないため、製造完成直後の閾値が保持されることになる。
【００１０】
ここで、製造工程でのダミーワード線の帯電により、製造完成直後のダミーセルの閾値が低い側に変動し、低閾値化した場合、メモリセルのドレイン・ソースをそれぞれに共通接続されたダミーセルのオフリークにより、メモリセルの書き換えや、読み出し動作が正常に行えないという問題があった。
【００１１】
したがって、本発明の目的は、上記問題を解決するもので、ダミーセルが製造工程におけるダミーワード線の帯電により、低閾値化するのを回避でき、さらに製造工程の帯電によりダミーセルを高閾値化することで、ダミーセルのオフリークを削減することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置は、半導体基板中の第１導電型ウェル領域上に形成された複数のメモリセルを行列状に配置したメモリセルアレイと、前記メモリセルアレイの外周に配置された複数のダミーセルと、行方向に並ぶ複数の前記メモリセルの制御ゲート電極を共通に接続して形成されたワード線と、行方向に並ぶ複数の前記ダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線と、前記第１導電型ウェル内に形成された第２導電型拡散層とを備え、前記ダミーワード線は、第１の配線層を介して前記第２導電型拡散層と電気的に接続されるとともに、前記第１の配線層より上層の配線層を介して前記第１導電型ウェル領域または前記半導体基板に接続されている。
【００１３】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、前記第２導電型拡散層は、その周囲に前記第２導電型拡散層より低濃度の第２導電型低濃度拡散層を有する。
【００１４】
請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、前記メモリセルおよび前記ダミーセルは、ＭＯＮＯＳ型メモリセルで構成されている。
【００１５】
請求項４記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、前記メモリセルおよび前記ダミーセルは、フローティングゲート型メモリセルで構成されている。
【００１６】
請求項５記載の半導体記憶装置は、半導体基板中の第１導電型ウェル領域上に形成されたフローティングゲート型メモリセルを行列状に配置したメモリセルアレイと、前記メモリセルアレイの外周に配置された複数のフローティングゲート型ダミーセルと、行方向に並ぶ複数の前記メモリセルの制御ゲート電極を共通に接続して形成されたワード線と、行方向に並ぶ複数の前記ダミーセルの浮遊ゲート電極を共通に接続して形成されたダミー下層配線と、行方向に並ぶ複数の前記ダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線とを備え、前記ダミー下層配線および前記ダミーワード線は、第１の配線層を介して前記第１導電型ウェル領域または前記半導体基板に接続されている。
【発明の効果】
【００１７】
本発明の請求項１記載の半導体記憶装置によれば、ダミーワード線は、第１の配線層を介して第２導電型拡散層と電気的に接続されるとともに、第１の配線層より上層の配線層を介して第１導電型ウェル領域または半導体基板に接続されており、ダミーワード線が第１導電型ウェル領域内の第２導電型拡散層と接続された以降でかつ第１導電型ウェルと接続されるまでの間は、Ｎ型セルの場合、ダミーワード線が負の帯電に対して、順方向電圧となるｐｎ接合に接続される。このため、製造工程での負の帯電に対しては電流パスを持ち、ワード線が高電位とならず、負の帯電による浮遊ゲート電極からの電子の放出が防止でき、ダミーセルの閾値の低下を防止できる。さらに、正の帯電に対しては、ｐｎ接合は逆方向電圧となるため、製造工程でのｐｎ接合の逆方向耐圧以下の帯電は電流パスがないため、ワード線−Ｐ型ウェル間が高電位となり、Ｐ型ウェル−浮遊ゲート電極間にトンネル電流が発生し、Ｐ型ウェルから浮遊ゲート電極に電子の注入が起こり、閾値が上昇する。Ｐ型セルの場合も同様の効果を得ることができる。
【００１８】
上記のように本発明の構成によれば、周囲にダミーセルを配したメモリセルアレイにおいて、製造工程中の負の帯電によるダミーセルの低閾値化を防止でき、かつ正の帯電を利用して高閾値化することでダミーセルのオフリークを削減し、メモリセルアレイの安定した動作を実現できる。
【００１９】
請求項２では、請求項１記載の半導体記憶装置において、第２導電型拡散層は、その周囲に第２導電型拡散層より低濃度の第２導電型低濃度拡散層を有することが好ましい。このような構成によれば、逆方向電圧印加時の第２導電型拡散層と第１導電型ウェル間に生じる電界が緩和され、ｐｎ接合の逆方向耐圧を上昇させることができるので、Ｎ型セル、Ｐ型セルがそれぞれ製造工程での正の帯電、負の帯電に対してより高い電位となり、Ｐ型ウェル−浮遊ゲート電極間により多くのトンネル電流が発生する。この結果、効果的にダミーセルを高閾値化することができる。
【００２０】
請求項３では、請求項１または２記載の半導体記憶装置において、メモリセルおよびダミーセルは、ＭＯＮＯＳ型メモリセルで構成されていることが好ましい。
【００２１】
請求項４では、請求項１または２記載の半導体記憶装置において、メモリセルおよびダミーセルは、フローティングゲート型メモリセルで構成されていることが好ましい。
【００２２】
本発明の請求項５記載の半導体記憶装置によれば、ダミー下層配線およびダミーワード線は、第１の配線層を介して第１導電型ウェル領域または半導体基板に接続されているので、ダミー下層配線およびダミーワード線を形成するダミーセルの浮遊ゲート電極および制御ゲート電極はウェル領域または半導体基板と接続されており、電気的に開放されている。このため、電荷蓄積による閾値の変動は起こらない。したがって製造工程の帯電によるダミーセルの低閾値化がなく、オフリークの増加がないので、メモリセルアレイの安定した動作を実現できる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置について、図１〜図３に基づいて説明する。なお、仮想接地型ＥＥＰＲＯＭのメモリセルアレイの説明において図９を用いる。
【００２４】
図９（ａ）においてＸ方向にワード線Ｗ（Ｗ１、Ｗ２、Ｗ３・・・Ｗｎ-１、Ｗｎ）が周期的に規則的に配置されており、メモリセルアレイ１の外周部にダミーワード線ＤＷが配置されている。また、Ｙ方向は、メモリセルのドレイン（兼ソース）を共通接続したビット線（兼ソース線）Ｂ（Ｂ１、Ｂ２、Ｂ３）が周期的に規則的に配置されている。
【００２５】
図１は、フローティングゲート型メモリセルのＮ型セルにおける、本発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、図１（ａ）はダミーワード線のワード線方向断面と、ダミーワード線と、Ｐ型ウェル内のＮ型拡散層の接続と、ダミーワード線の電位固定のためのＰ型ウェルとの接続を示したものである。図１（ｂ）はその等価回路図である。
【００２６】
図１において、２ａはＰ型ウェル（またはＰ型半導体基板）、３は素子分離酸化膜、４は酸化膜、５は第１ゲート絶縁膜、６は浮遊ゲート電極、７は第２ゲート絶縁膜、９はソース・ドレイン、１０ａはＮ型拡散層、１１はコンタクト、１２は第１層目メタル配線、１３はヴィア、１４は第２層目メタル配線、ＤＩはダイオード、ＤＣはダミーセルである。
【００２７】
この半導体記憶装置は、図１および図９に示すように、半導体基板中の第１導電型ウェル２ａ領域上に形成された複数のメモリセルを行列状に配置したメモリセルアレイ１と、メモリセルアレイ１の外周に配置された複数のダミーセルＤＣと、行方向に並ぶ複数のメモリセルの制御ゲート電極を共通に接続して形成されたワード線Ｗと、行方向に並ぶ複数のダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線ＤＷと、第１導電型ウェル２ａ内に形成された第２導電型拡散層１０ａとを備えている。ダミーワード線ＤＷは、第１の配線層１２を介して第２導電型拡散層１０ａと電気的に接続されるとともに、第１の配線層１２より上層の第２の配線層１４を介して第１導電型ウェル２ａ領域または半導体基板に接続されている。
【００２８】
上記の実施形態によると、ダミーワード線ＤＷがＰ型ウェル２ａ内のＮ型拡散層１０ａと接続された以降でかつＰ型ウェル２ａと接続されるまでの間は、製造工程の負の帯電は、ｐｎ接合の順方向電圧となり、電流パスを持つため、ダミーワード線ＤＷが負の高い電位とならない。逆に、正の帯電は、ｐｎ接合の逆方向電圧となり、帯電が逆方向耐圧以下では、ダミーワード線ＤＷが高い電位が保たれる。これにより、Ｐ型ウェル−浮遊ゲート電極間にトンネル電流が発生し、Ｐ型ウェル２ａから浮遊ゲート電極６に電子が注入されダミーセルＤＣが高閾値化する。ダミーワード線ＤＷが電位固定のためにＰ型ウェル２ａと接続された以降では、正負の帯電に対して、電流パスを持つため、ダミーワード線ＤＷが正負ともに高い電位とならないので、帯電によるダミーセルＤＣの閾値の変動はない。
【００２９】
前記はＮ型セルについて記述したもので、Ｐ型セルの場合にも、図２（ａ）、（ｂ）に示す実施形態で、同様な効果を得ることができる。図２において、２ｂはＮ型ウェル（またはＮ型半導体基板）、１０ｂはＰ型拡散層である。
【００３０】
ここでは、ダミーワード線ＤＷがＮ型ウェル２ｂ内のＰ型拡散層１０ｂと接続された以降でかつＮ型ウェル２ｂと接続されるまでの間は、製造工程の正の帯電は、ｐｎ接合の順方向電圧となり、電流パスを持つため、ダミーワード線ＤＷが正の高い電位とならない。逆に、負の帯電は、ｐｎ接合の逆方向電圧となり、帯電が逆方向耐圧以下では、ダミーワード線ＤＷが負の高い電位が保たれる。これにより、浮遊ゲート電極−Ｎ型ウェルにトンネル電流が発生し、浮遊ゲート６からＮ型ウェル２ｂに電子が放出されダミーセルＤＣが高閾値化する。ダミーワード線ＤＷが電位固定のためにＮ型ウェル２ｂと接続された以降では、正負の帯電に対して、電流パスを持つため、ダミーワード線ＤＷが正負ともに高い電位とならないので、帯電によるダミーセルＤＣの閾値の変動はない。
【００３１】
また前記は２層配線の例を示したが、３層以上の配線の場合も同様の効果が得られる。また３層以上の配線の場合は、ダミーワード線の電位固定のためのダミーワード線とウェル（あるいは半導体基板）の接続を、最上層配線を介して行うと、本発明の効果をより多くの製造工程で得ることができ最も効果的である。
【００３２】
また、上記はフローティングゲート型メモリセルに関して述べたが、ＭＯＮＯＳ型メモリセルでも同様な効果が得られる。
【００３３】
図３（ａ）は、ＭＯＮＯＳ型のＮ型セルにおける、本発明の第１の実施形態に係る半導体記憶装置を示したもので、図１（ａ）と等価の断面図で、ダミーワード線のワード線方向断面と、前記ダミーワード線と、Ｐ型ウェル内のＮ型拡散層の接続と、前記ダミーワード線の電位固定のためのＰ型ウェルとの接続を示したものである。図３（ｂ）はその等価回路図である。
【００３４】
図３において、１５は下部酸化膜、１６は窒化膜、１７は上部酸化膜である。
【００３５】
上記の実施形態によると、ダミーワード線ＤＷがＰ型ウェル２ａ内のＮ型拡散層１０ａと接続された以降でかつＰ型ウェル２ａと接続されるまでの間は、製造工程の負の帯電は、ｐｎ接合の順方向電圧となり、電流パスを持つため、ダミーワード線ＤＷが負の高い電位とならない。逆に、正の帯電は、ｐｎ接合の逆方向電圧となり、帯電が逆方向耐圧以下では、ダミーワード線ＤＷが高い電位が保たれる。これにより、トンネル電流により電荷蓄積層へ電子が注入されダミーセルＤＣが高閾値化する。ダミーワード線ＤＷが電位固定のためにＰ型ウェル２ａと接続された以降では、正負の帯電に対して、電流パスを持つため、ダミーワード線ＤＷが正負ともに高い電位とならないので、帯電によるダミーセルＤＣの閾値の変動はない。
【００３６】
このように、ＭＯＮＯＳ型メモリセルでもフローティングゲート型メモリセルと同様な効果が得られる。
（第２の実施形態）
本発明の第２の実施形態を図４〜図６に基づいて説明する。なお、仮想接地型ＥＥＰＲＯＭのメモリセルアレイの説明は図９と同様である。
【００３７】
図４はフローティングゲート型メモリセルのＮ型セルにおける、本発明の第２の実施形態に係る半導体記憶装置について説明するもので、第１の実施形態の効果をさらに効率的に得られるようにしたものである。
【００３８】
図４において、１０ｃは高濃度Ｎ型拡散層、１０ｄは低濃度Ｎ型拡散層である。
【００３９】
図４では、ダミーワード線ＤＷと接続されるＰ型ウェル２ａ内のＮ型拡散層１０ｃの周囲に低濃度Ｎ型拡散層１０ｄを有している。このような構造によると逆方向電圧印加時のＮ型拡散層１０ｃ，１０ｄとＰ型ウェル２ａ間に生じる電界が緩和され、ｐｎ接合の逆方向耐圧が高くなる。したがって、負の帯電に対しては、第１の実施形態と同様に電流パスを持つため、ダミーワード線ＤＷが負の高い電位とならず、逆に正の帯電によるダミーワード線ＤＷの電位は、第１の実施形態より高くなり、より多くのトンネル電流が発生し、Ｐ型ウェルから浮遊ゲート電極への電子の注入がおこり易く、より効果的にダミーセルを高閾値化することができる。
【００４０】
前記はＮ型セルについて記述したもので、Ｐ型セルの場合にも、図５に示す実施形態で、同様な効果を得ることができる。
【００４１】
図５において、１０ｅは高濃度Ｐ型拡散層、１０ｆは低濃度Ｐ型拡散層である。
【００４２】
図５では、ダミーワード線ＤＷと、接続されるＮ型ウェル２ｂ内のＰ型拡散層１０ｅの周囲に低濃度Ｐ型拡散層１０ｆを有している。このような構造によると逆方向電圧印可時のＰ型拡散層１０ｅ，１０ｆとＮ型ウェル２ｂ間に生じる電界が緩和され、ｐｎ接合の逆方向耐圧が高くなる。したがって、正の帯電に対しては、第１の実施形態と同様に電流パスを持つため、ダミーワード線ＤＷが正の高い電位とならず、逆に負の帯電によるダミーワード線ＤＷの電位は、第１の実施形態より高くなり、より多くのトンネル電流が発生し浮遊ゲート電極６からＮ型ウェル２ｂへの電子の放出がおこり易く、より効果的にダミーセルを高閾値化することができる。
【００４３】
また、上記はフローティングゲート型メモリセルに関して述べたが、ＭＯＮＯＳ型メモリセルでも同様の効果が得られる。図６はＭＯＮＯＳ型のＮ型セルにおける、本発明の第２の実施形態に係る半導体記憶装置で、図４と等価断面図である。
【００４４】
図６は、図４と同様にダミーワード線ＤＷと接続されるＰ型ウェル２ａ内のＮ型拡散層１０ｃの周囲に低濃度Ｎ型拡散層１０ｄを有している。このような構造によると逆方向電圧印加時のＮ型拡散層１０ｃ，１０ｄとＰ型ウェル２ａ間に生じる電界が緩和され、ｐｎ接合の逆方向耐圧が高くなる。したがって、負の帯電に対しては、第１の実施形態と同様に電流パスを持つため、ダミーワード線ＤＷが負の高い電位とならず、逆に正の帯電によるダミーワード線ＤＷの電位は、第１の実施形態より高くなり、トンネル電流による電荷蓄積層への電子の注入がおこり易く、より効果的にダミーセルＤＣを高閾値化することができる。このように、ＭＯＮＯＳ型メモリセルでも浮遊ゲート型メモリセルと同様な効果が得られる。
（第３の実施形態）
本発明の第３の実施形態を図７および図８に基づいて説明する。
【００４５】
図７はＮ型セルにおける、本発明の第３の実施形態に係る半導体記憶装置について説明するもので、図７（ａ）はダミーワード線のワード線方向断面と、前記ダミーワード線の電位固定のためのＰ型ウェルとの接続を示したものである。図７（ｂ）はその等価回路図である。
【００４６】
図７において，ＤＷａはダミーワード線（ダミーセルの制御ゲート電極）、ＤＷｂはダミーワード線（ダミーセルの下層電極）である。
【００４７】
この半導体記憶装置は、第１の実施形態と同様に、図９に示すように、半導体基板中の第１導電型ウェル２ａ領域上に形成されたフローティングゲート型メモリセルを行列状に配置したメモリセルアレイと、メモリセルアレイの外周に配置された複数のフローティングゲート型ダミーセルＤＣと、行方向に並ぶ複数のメモリセルの制御ゲート電極を共通に接続して形成されたワード線とを備えている。また、図７に示すように、行方向に並ぶ複数のダミーセルの浮遊ゲート電極を共通に接続して形成されたダミー下層配線ＤＷｂと、行方向に並ぶ複数のダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線ＤＷａとを備え、ダミー下層配線ＤＷｂおよびダミーワード線ＤＷａは、第１の配線層１２を介して第１導電型ウェル２ａ領域または半導体基板に接続されている。
【００４８】
上記の実施形態によると、メモリセルにおいて浮遊ゲート電極となるダミーセルの下層電極ＤＷｂをＸ方向に連続して延設して、Ｐ型ウェル２ａと接続している。また同様に、ダミー制御ゲートＤＷａもＸ方向に連続して延設して、Ｐ型ウェル２ａと接続している。第１の実施形態において浮遊ゲート電極は電気的に、フローティングであるために、帯電による電荷の蓄積・放出が起こり得るが、第３の実施形態によると、前記ダミーセルの下層電極ＤＷｂおよび制御ゲートＤＷａは電気的に開放されており、浮遊ゲート電極への電荷蓄積が起こらないので、ダミーワード線の帯電によるダミーセルの閾値の変動は起こらない。
【００４９】
前記はＮ型セルについて記述したもので、Ｐ型セルの場合にも、図８（ａ）、（ｂ）に示す実施形態で、同様な効果を得ることができる。
【００５０】
また前記は１層目の配線でウェルとの接続する例を示したが、２層目以上の配線でウェルと接続した場合も同様の効果が得られる。
【産業上の利用可能性】
【００５１】
本発明に係る半導体記憶装置は、メモリセルアレイの安定した動作を実現できるものであり、特に仮想接地型セルおよびＡＮＤ型セルＥＥＰＲＯＭ等の不揮発性半導体記憶装置等に有用である。
【図面の簡単な説明】
【００５２】
【図１】（ａ）は本発明のフローティングゲート型メモリセルのＮ型セルにおける第１の実施形態による断面図、（ｂ）は等価回路図である。
【図２】（ａ）は本発明のフローティングゲート型メモリセルのＰ型セルにおける第１の実施形態による断面図、（ｂ）は等価回路図である。
【図３】（ａ）は本発明のＭＯＮＯＳ型メモリセルのＮ型セルにおける第１の実施形態による断面図、（ｂ）は等価回路図である。
【図４】本発明のフローティングゲート型メモリセルのＮ型セルにおける第２の実施形態による断面図である。
【図５】本発明のフローティングゲート型メモリセルのＰ型セルにおける第２の実施形態による断面図である。
【図６】本発明のＭＯＮＯＳ型メモリセルのＮ型セルにおける第２の実施形態による断面図である。
【図７】（ａ）は本発明のＮ型セルにおける第３の実施形態による断面図、（ｂ）は等価回路図である。
【図８】（ａ）は本発明のＰ型セルにおける第３の実施形態による断面図、（ｂ）は等価回路図である。
【図９】（ａ）は従来の仮想接地型メモリの一般的なメモリセルアレイの平面図、（ｂ）は等価回路図である。
【図１０】（ａ）は従来のフローティングゲート型メモリセルのＮ型セルにおけるダミーワード線とＰ型ウェルの接続の断面図、（ｂ）は等価回路図である。
【符号の説明】
【００５３】
１  メモリセルアレイ領域
２ａ  Ｐ型ウェル（またはＰ型半導体基板）
２ｂ  Ｎ型ウェル（またはＮ型半導体基板）
３  素子分離酸化膜
４  酸化膜
５  第１ゲート絶縁膜
６  浮遊ゲート電極
７  第２ゲート絶縁膜
９  ソース・ドレイン
１０ａ  Ｎ型拡散層
１０ｂ  Ｐ型拡散層
１０ｃ  高濃度Ｎ型拡散層
１０ｄ  低濃度Ｎ型拡散層
１０ｅ  高濃度Ｐ型拡散層
１０ｆ  低濃度Ｐ型拡散層
１１  コンタクト
１２  第１層目メタル配線
１３  ヴィア
１４  第２層目メタル配線
１５  下部酸化膜
１６  窒化膜
１７  上部酸化膜
２１  ワード線の繰り返し
ＤＷ  ダミーワード線
Ｗ（Ｗ１、Ｗ２、Ｗ３・・・Ｗｎ-1、Ｗｎ）  ワード線
Ｂ（Ｂ１、Ｂ２、Ｂ３）  ビット線
ＤＩ  ダイオード
ＤＣ  ダミーセル
ＯＦ  オフセット領域
ＤＷａ  ダミーワード線（ダミーセルの制御ゲート電極）
ＤＷｂ  ダミーワード線（ダミーセルの下層電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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