(57)【要約】【課題】  ゲート・ドレイン間の寄生容量Ｃｇｄを低下させてさらに耐圧を向上させることができる半導体装置を提供する。【解決手段】  半導体装置１００は、半導体層（１）上に設けられたゲート電極（５）と、ゲート電極（５）を挟むように半導体層（１）上に設けられたソース電極（３）およびドレイン電極（４）と、ソース電極（３）からゲート電極（５）の上方を通過してゲート電極（５）とドレイン電極（４）との間まで延在し、かつ、当該延在した領域に接合部（６ａ）を有するソースウォール（６）と、接合部（６ａ）に接合され、かつ、接合部（６ａ）よりもドレイン電極（４）側に延在する領域を有する電極部（８）とを備える。【選択図】        図１
2006286952.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に設けられたゲート電極と、
前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、
前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極と前記ドレイン電極との間まで延在し、かつ、当該延在した領域に接合部を有するソースウォールと、
前記接合部に接合され、かつ、前記接合部よりも前記ドレイン電極側に延在する領域を有する電極部とを備えることを特徴とする半導体装置。
【請求項２】
前記ソースウォールの前記ドレイン側の先端位置と前記ドレイン電極との距離は、前記電極部と前記ドレイン電極との間の距離よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電極部は、前記接合部から前記ゲート電極に延在する領域を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ソースウォールの下部には空間が設けられ、
前記電極部の下部には、絶縁層が設けられていることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体層上に設けられたゲート電極と、
前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、
前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極と前記ドレイン電極との間まで延在し、かつ、当該延在した領域に接合部を有するソースウォールと、
前記ゲート電極と前記ドレイン電極との間に配置され前記接合部よりも前記ソース電極側に延在する領域を有して前記接合部と接続される電極部とを備えることを特徴とする半導体装置。
【請求項６】
前記電極部の底部と前記半導体層表面までの距離は、３００ｎｍ以下１００ｎｍ以上であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記電極部の底面は、前記ゲート電極の上面よりも前記半導体層に近い位置にあることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記ソースウォールの少なくとも一部は、エアブリッジであることを特徴とする請求項５記載の半導体装置。
【請求項９】
半導体層上に設けられたゲート電極と、
前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、
前記ソース電極から少なくとも前記ソース電極と前記ゲート電極との間まで延在し、かつ、当該延在した領域に接合部を有するソースウォールと、
前記接合部に接続され、前記ソース電極および前記ゲート電極の間の領域と、前記ゲート電極および前記ドレイン電極の間の領域とを接続する電極部とを備えることを特徴とする半導体装置。
【請求項１０】
前記ソースウォールの前記ドレイン側の先端位置と前記ドレイン電極との距離は、前記電極部と前記ドレイン電極との間の距離よりも大きいことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ソースウォールの下部には空間が設けられ、
前記電極部の下部には、絶縁層が設けられていることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記電極部は、前記ゲート電極上を被覆する絶縁層の表面に被覆された金属層により構成されていることを特徴とする請求項９記載の半導体装置。
【請求項１３】
半導体層上にゲート電極と前記ゲート電極を挟むソース電極およびドレイン電極とを形成する第１のステップと、
前記ゲート電極を被覆する絶縁層を形成する第２のステップと、
前記ゲート電極と前記ドレイン電極との間の前記絶縁層上に電極部を形成する第３のステップと、
前記ゲート電極、前記ソース電極および前記電極部を被覆する絶縁層を形成する第４のステップと、
前記ソース電極上および前記電極部上を露出する開口部を設ける第５のステップと、
前記ゲート電極の上方を通過して前記ソース電極および前記電極部と接続されるソースウォールを形成する第６のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記第５のステップは、エッチングにより前記開口部を設けるステップであり、
前記エッチングは、前記電極部をエッチングストッパとして用いるエッチングであることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第３のステップは、前記電極部の開口部よりも前記ドレイン電極側に延在して前記電極部を形成するステップであることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記第６のステップは、前記ソース電極と前記ドレイン電極とを連結するメッキ用の種メタルを形成するステップと、前記種メタル上にメッキを形成するステップと、前記電極部をエッチングストッパとして用いて前記メッキを分断するステップとを含むことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１７】
半導体層上にゲート電極と前記ゲート電極を挟むソース電極およびドレイン電極とを形成する第１のステップと、
前記ゲート電極を被覆する絶縁層を形成する第２のステップと、
前記絶縁層上において、前記ゲート電極からまたは前記ゲート電極よりもソース電極側の領域から、前記ゲート電極と前記ドレイン電極との間の領域までの間に電極部を形成する第３のステップと、
前記ゲート電極、前記ソース電極および前記電極部を被覆する絶縁層を形成する第４のステップと、
前記ソース電極上と前記電極部上の前記ゲート電極上または前記ゲート電極よりも前記ソース電極側の前記電極部上とを露出する開口部を設ける第５のステップと、
前記ソース電極と前記ゲート電極との間まで延在する領域を有するとともに前記電極部および前記ソース電極と接続されるソースウォールを形成する第６のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１８】
前記第５のステップは、エッチングにより前記開口部を設けるステップであり、
前記エッチングは、前記電極部をエッチングストッパとして用いるエッチングであることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第３のステップは、真空蒸着またはスパッタリングにより前記電極部を形成するステップであることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２０】
前記第６のステップは、前記ソース電極と前記ドレイン電極とを連結するメッキ用の種メタルを形成するステップと、前記種メタル上にメッキを形成するステップと、前記電極部をエッチングストッパとして用いて前記メッキを分断するステップとを含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２１】
半導体層上のソース電極およびドレイン電極を被覆する絶縁層を形成する第１のステップと、
前記ソース電極と前記ドレイン電極との間の前記半導体層上の前記絶縁層を除去する第２のステップと、
前記絶縁層が除去された前記半導体層上に配置されるゲート電極と前記ゲート電極と前記ドレイン電極との間の前記絶縁層上に配置される電極部とを同時に形成する第３のステップと、
前記ゲート電極、前記ソース電極および前記電極部を被覆する絶縁層を形成する第４のステップと、
前記ソース電極上および前記電極部上を露出する開口部を設ける第５のステップと、
前記ゲート電極の上方を通過して前記ソース電極および前記電極部と接続されるソースウォールを形成する第６のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項２２】
前記第４のステップは、エッチングにより前記開口部を設けるステップであり、
前記エッチングは、前記電極部をエッチングストッパとして用いるエッチングであることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記第３のステップにおいて、前記電極部は、前記電極部の開口部よりも前記ドレイン電極側に延在して形成されることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２４】
前記第６のステップは、前記ソース電極と前記ドレイン電極とを連結するメッキ用の種メタルを形成するステップと、前記種メタル上にメッキを形成するステップと、前記電極部をエッチングストッパとして用いて前記メッキを分断するステップとを含むことを特徴とする請求項２１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高周波増幅用の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として電界効果型トランジスタが知られている。この電界効果型トランジスタの高周波動作を妨げる要因として、ソース・ドレイン間寄生容量およびドレイン・ゲート間寄生容量がある。電界効果型トランジスタの高速動作のためには、これらの寄生容量をできるだけ小さくする必要がある。
【０００３】
ソース電極からゲート電極の上方を延在してゲート電極とドレイン電極との間まで伸びるソースウォールを形成する技術が開示されている（例えば、特許文献１参照）。この技術によれば、半導体装置の寄生容量を低減させることができる。
【０００４】
【特許文献１】特開２００３−２９７８５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術（従来技術）の場合には、半導体装置のゲート・ドレイン間の寄生容量Ｃｇｄを低減させることが不十分であった。
【０００６】
本発明は、ゲート・ドレイン間の寄生容量Ｃｇｄを低下させてさらに耐圧を向上させることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体層上に設けられたゲート電極と、ゲート電極を挟むように半導体層上に設けられたソース電極およびドレイン電極と、ソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで延在し、かつ、当該延在した領域に接合部を有するソースウォールと、接合部に接合され、かつ、接合部よりもドレイン電極側に延在する領域を有する電極部とを備えることを特徴とするものである。
【０００８】
本発明に係る半導体装置においては、ソースウォールがソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで伸びかつ電極部が接合部よりもドレイン電極側に延在する領域を有していることから、ゲート電極およびドレイン電極近傍の電界集中が緩和され、ゲート・ドレイン間の寄生容量が低減される。また、本発明に係る半導体装置の耐圧性を向上させることができる。それにより、電子のトラップを抑制することができる。したがって、電流コラプスを低減させることができる。また、電極部がドレイン電極側に延在する領域を有していることから、本発明に係る半導体装置の強度が向上する。
【０００９】
ソースウォールのドレイン側の先端位置とドレイン電極との距離は、電極部とドレイン電極との間の距離よりも大きくてもよい。この場合、ソースウォールとドレイン電極との間の容量を低減させることができる。
【００１０】
電極部は、接合部からゲート電極に延在する領域を有していてもよい。この場合、本発明に係る半導体装置の耐圧性を向上させることができる。また、ソースウォールの下部には空間が設けられ、電極部の下部には、絶縁層が設けられていてもよい。この場合、ドレイン・ソース間寄生容量を減少させることができる。
【００１１】
本発明に係る他の半導体装置は、半導体層上に設けられたゲート電極と、ゲート電極を挟むように半導体層上に設けられたソース電極およびドレイン電極と、ソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで延在し、かつ、当該延在した領域に接合部を有するソースウォールと、ゲート電極とドレイン電極との間に配置され接合部よりもソース電極側に延在する領域を有して接合部と接続される電極部とを備えることを特徴とするものである。
【００１２】
本発明に係る他の半導体装置においては、ソースウォールがソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで伸びることから、ゲート電極およびドレイン電極近傍の電界集中が緩和される。それにより、ゲート・ドレイン間の寄生容量を低減させることができる。また、電極部が接合部よりもソース電極側に延在する領域を有していることから、本発明に係る半導体装置の耐圧性を向上させることができる。以上のことから、電子のトラップを抑制することができる。したがって、電流コラプスを低減させることができる。また、本発明に係る半導体装置の強度が向上する。
【００１３】
電極部の底部と半導体層表面までの距離は、３００ｎｍ以下１００ｎｍ以上であってもよい。この場合、ゲートリーク電流を抑制することができる。また、電極部の底面は、ゲート電極の上面よりも半導体層に近い位置にあってもよい。この場合、ドレイン電流に影響を与えずにゲート・ドレイン間容量を低減させることができる。さらに、ソースウォールの少なくとも一部は、エアブリッジであってもよい。
【００１４】
本発明に係るさらに他の半導体装置は、半導体層上に設けられたゲート電極と、ゲート電極を挟むように半導体層上に設けられたソース電極およびドレイン電極と、ソース電極から少なくともソース電極とゲート電極との間まで延在し、かつ、当該延在した領域に接合部を有するソースウォールと、接合部に接続され、ソース電極およびゲート電極の間の領域と、ゲート電極およびドレイン電極の間の領域とを接続する電極部とを備えることを特徴とするものである。
【００１５】
本発明に係るさらに他の半導体装置においては、ソースウォールがソース電極からゲート電極の上方を通過してソース電極とゲート電極との間まで延在しかつ電極部がゲート電極とドレイン電極との間まで延在する領域を有していることから、ゲート電極およびドレイン電極近傍の電界集中が緩和され、ゲート・ドレイン間の寄生容量が低減される。また、本発明に係る半導体装置の耐圧性を向上させることができる。それにより、電子のトラップを抑制することができる。したがって、電流コラプスを低減させることができる。また、電極部がドレイン電極側に延在する領域を有していることから、本発明に係る半導体装置の強度が向上する。さらに、ソースウォールとドレイン電極との距離が大きくなることから、ドレイン・ソース間容量が低減される。
【００１６】
ソースウォールのドレイン側の先端位置とドレイン電極との距離は、電極部とドレイン電極との間の距離よりも大きくてもよい。この場合、ソースウォールとドレイン電極との間の容量を低減させることができる。
【００１７】
ソースウォールの下部には空間が設けられ、電極部の下部には、絶縁層が設けられていてもよい。この場合、ドレイン・ソース間寄生容量を減少させることができる。また、電極部は、ゲート電極上を被覆する絶縁層の表面に被覆された金属層により構成されていてもよい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体層上にゲート電極とゲート電極を挟むソース電極およびドレイン電極とを形成する第１のステップと、ゲート電極を被覆する絶縁層を形成する第２のステップと、ゲート電極とドレイン電極との間の絶縁層上に電極部を形成する第３のステップと、ゲート電極、ソース電極および電極部を被覆する絶縁層を形成する第４のステップと、ソース電極上および電極部上を露出する開口部を設ける第５のステップと、ゲート電極の上方を通過してソース電極および電極部と接続されるソースウォールを形成する第６のステップとを備えることを特徴とするものである。
【００１９】
本発明に係る半導体装置に製造方法においては、半導体層上にゲート電極とゲート電極を挟むソース電極およびドレイン電極とが形成され、ゲート電極を被覆する絶縁層が形成され、ゲート電極とドレイン電極との間の絶縁層上に電極部が形成され、ゲート電極、ソース電極および電極部を被覆する絶縁層が形成され、ソース電極上および電極部上を露出する開口部が設けられ、ゲート電極の上方を通過してソース電極および電極部と接続されるソースウォールが形成される。
【００２０】
本発明により製造された半導体装置においては、ソースウォールがソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで伸び電極部がドレイン電極とゲート電極との間に設けられていることから、ゲート電極およびドレイン電極近傍の電界集中が緩和され、ゲート・ドレイン間の寄生容量が低減される。また、耐圧性を向上させることができる。それにより、電子のトラップを抑制することができる。したがって、電流コラプスを低減させることができる。
【００２１】
第５のステップは、エッチングにより開口部を設けるステップであり、エッチングは、電極部をエッチングストッパとして用いるエッチングであってもよい。この場合、エッチング処理時間等を調整しなくても、半導体層までエッチングされることが防止される。
【００２２】
第３のステップは、電極部の開口部よりもドレイン電極側に延在して電極部を形成するステップであってもよい。この場合、ゲート・ドレイン間の電気力線が遮断される。したがって、ゲート・ドレイン間容量が低減される。
【００２３】
第６のステップは、ソース電極とドレイン電極とを連結するメッキ用の種メタルを形成するステップと、種メタル上にメッキを形成するステップと、電極部をエッチングストッパとして用いてメッキを分断するステップとを含んでいてもよい。この場合、エッチング処理時間等を調整しなくても、半導体層までエッチングされることが防止される。
【００２４】
本発明に係る半導体装置の他の製造方法は、半導体層上にゲート電極とゲート電極を挟むソース電極およびドレイン電極とを形成する第１のステップと、ゲート電極を被覆する絶縁層を形成する第２のステップと、絶縁層上において、ゲート電極からまたはゲート電極よりもソース電極側の領域から、ゲート電極とドレイン電極との間の領域までの間に電極部を形成する第３のステップと、ゲート電極、ソース電極および電極部を被覆する絶縁層を形成する第４のステップと、ソース電極上と電極部上のゲート電極上またはゲート電極よりもソース電極側の電極部上とを露出する開口部を設ける第５のステップと、ソース電極とゲート電極との間まで延在する領域を有するとともに電極部およびソース電極と接続されるソースウォールを形成する第６のステップとを備えることを特徴とするものである。
【００２５】
本発明に係る半導体装置の他の製造方法においては、半導体層上にゲート電極とゲート電極を挟むソース電極およびドレイン電極とが形成され、ゲート電極を被覆する絶縁層が形成され、絶縁層上において、ゲート電極からまたはゲート電極よりもソース電極側の領域から、ゲート電極とドレイン電極との間の領域までの間に電極部が形成され、ゲート電極、ソース電極および電極部を被覆する絶縁層が形成され、ソース電極上と電極部上のゲート電極上またはゲート電極よりもソース電極側の電極部上とを露出する開口部が設けられ、ソース電極とゲート電極との間まで延在する領域を有するとともに電極部およびソース電極と接続されるソースウォールが形成される。
【００２６】
本発明により製造された半導体装置においては、ソースウォールがソース電極からゲート電極の上方を通過してソース電極とゲート電極との間まで延在しかつ電極部がゲート電極とドレイン電極との間まで延在する領域を有していることから、ゲート電極およびドレイン電極近傍の電界集中が緩和され、ゲート・ドレイン間の寄生容量が低減される。また、本発明に係る半導体装置の耐圧性を向上させることができる。それにより、電子のトラップを抑制することができる。したがって、電流コラプスを低減させることができる。また、電極部がドレイン電極側に延在する領域を有していることから、本発明に係る半導体装置の強度が向上する。さらに、ソースウォールとドレイン電極との距離が大きくなることから、ドレイン・ソース間容量が低減される。
【００２７】
第５のステップは、エッチングにより開口部を設けるステップであり、エッチングは、電極部をエッチングストッパとして用いるエッチングであってもよい。この場合、エッチング処理時間等を調整しなくても、半導体層までエッチングされることが防止される。
【００２８】
第３のステップは、真空蒸着またはスパッタリングにより電極部を形成するステップであってもよい。この場合、電極部を薄く形成することができる。また、第６のステップは、ソース電極とドレイン電極とを連結するメッキ用の種メタルを形成するステップと、種メタル上にメッキを形成するステップと、電極部をエッチングストッパとして用いてメッキを分断するステップとを含んでいてもよい。この場合、エッチング処理時間等を調整しなくても、半導体層までエッチングされることが防止される。
【００２９】
本発明に係る半導体装置のさらに他の製造方法は、半導体層上のソース電極およびドレイン電極を被覆する絶縁層を形成する第１のステップと、ソース電極とドレイン電極との間の半導体層上の絶縁層を除去する第２のステップと、絶縁層が除去された半導体層上に配置されるゲート電極とゲート電極とドレイン電極との間の絶縁層上に配置される電極部とを同時に形成する第３のステップと、ゲート電極、ソース電極および電極部を被覆する絶縁層を形成する第４のステップと、ソース電極上および電極部上を露出する開口部を設ける第５のステップと、ゲート電極の上方を通過してソース電極および電極部と接続されるソースウォールを形成する第６のステップとを備えることを特徴とするものである。
【００３０】
本発明に係る半導体装置のさらに他の製造方法においては、半導体層上のソース電極およびドレイン電極を被覆する絶縁層が形成され、ソース電極とドレイン電極との間の半導体層上の絶縁層が除去され、絶縁層が除去された半導体層上に配置されるゲート電極と、ゲート電極とドレイン電極との間の絶縁層上に配置される電極部とが同時に形成され、ゲート電極、ソース電極および電極部を被覆する絶縁層が形成され、ソース電極上および電極部上を露出する開口部が設けられ、ゲート電極の上方を通過してソース電極および電極部と接続されるソースウォールが形成される。
【００３１】
この場合、ゲート電極と電極部が同一工程で形成されることから、製造工程が短縮化されるとともに製造コストが低減される。また、本発明により製造された半導体装置においては、ソースウォールがソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで伸び電極部がドレイン電極とゲート電極との間に設けられていることから、ゲート電極およびドレイン電極近傍の電界集中が緩和され、ゲート・ドレイン間の寄生容量が低減される。また、耐圧性を向上させることができる。それにより、電子のトラップを抑制することができる。したがって、電流コラプスを低減させることができる。
【００３２】
第４のステップは、エッチングにより開口部を設けるステップであり、エッチングは、電極部をエッチングストッパとして用いるエッチングであってもよい。この場合、エッチング処理時間等を調整しなくても、半導体層までエッチングされることが防止される。
【００３３】
第３のステップにおいて、電極部は、電極部の開口部よりもドレイン電極側に延在して形成されてもよい。この場合、ゲート・ドレイン間の電気力線が遮断される。したがって、ゲート・ドレイン間容量が低減される。
【００３４】
第６のステップは、ソース電極とドレイン電極とを連結するメッキ用の種メタルを形成するステップと、種メタル上にメッキを形成するステップと、電極部をエッチングストッパとして用いてメッキを分断するステップとを含んでいてもよい。この場合、エッチング処理時間等を調整しなくても、半導体層までエッチングされることが防止される。
【発明の効果】
【００３５】
本発明によれば、ゲート・ドレイン間の寄生容量を低減させることができる。また、電流コラプスおよび耐圧性を向上させることができる。さらに、半導体装置の強度が向上する。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を実施するための最良の形態を説明する。
【実施例１】
【００３７】
図１は、第１実施例に係る半導体装置１００の模式的断面図である（ＧａＮ系―ＨＥＭＴ）。図１に示すように、半導体装置１００は、半導体基板上に設けられた半導体層１、絶縁層２、ソース電極３、ドレイン電極４、ゲート電極５、ソースウォール６、Ａｕ配線７，１０、電極部８およびバリアメタル９を含む。
【００３８】
半導体基板は、Ｓｉ系、ＧａＡｓ系、ＧａＮ系半導体からなる。なお、半導体基板の代わりにサファイア、ＳｉＣ等の基板を用いることもできる。半導体基板上の半導体層１上にはゲート電極５が設けられている。ソース電極３およびドレイン電極４は、ゲート電極５を挟むように半導体層１上に設けられている。Ａｕ配線７は、ソースウォール６上に形成されている。
【００３９】
ソースウォール６およびＡｕ配線７は、ソース電極３からゲート電極５の上方を通過してゲート電極５とドレイン電極４との間まで伸びている。ソースウォール６は、バリアメタルから形成される。ソースウォール６は、先端近傍において半導体層１に対して突出している。この突出する部分を、以下、凸部６ａと呼ぶ。凸部６ａの先端には電極部８が設けられている。凸部６ａは、ソースウォール６と電極部８との接合部として機能するものである。電極部８は、ゲート電極５およびドレイン電極４のいずれか一方または両方に伸びている。電極部８は、Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、Ｔｉ／Ｐｔ等の合金からなる。
【００４０】
ソースウォール６とゲート電極５との間には、絶縁層２が設けられている。絶縁層２はＳｉＮ、ＳｉＯ２、ＳｉＯＮ等の無機絶縁体またはポリイミド、レジスト、ベンゾシクロブテン等の有機絶縁体を用いることができる。絶縁層２としては上述のいずれかの材料を用いることができるが、プロセスの制御性、形成容易性等の観点からＳｉＮ膜を絶縁層２として用いることが好ましい。バリアメタル９は、ドレイン電極４上に設けられている。Ａｕ配線１０は、バリアメタル９上に設けられている。
【００４１】
本実施例に係る半導体装置１００においては、ソースウォール６およびＡｕ配線７がソース電極３からゲート電極５の上方を通過してゲート電極３とドレイン電極４との間まで伸びていることから、ゲート電極５およびドレイン電極４近傍の電界集中が緩和される。それにより、半導体装置１００のゲート・ドレイン間の寄生容量Ｃｇｄを低減させることができる。また、電極部８がゲート電極５およびドレイン電極４のいずれか一方または両方に伸びていることから、半導体装置１００の電流コラプスおよび耐圧性を向上させることができる。さらに、合金からなる電極部８がゲート電極５およびドレイン電極４のいずれか一方または両方に伸びていることから、例えば、ゲート電極５とソースウォール６との間の少なくとも一部をエッチングして空間を設ける場合には、ソースウォール６の強度が向上する。また、ソースウォール６と絶縁層２との接触面積が大きいことから、絶縁層２とソースウォール６との密着性が向上する。
【００４２】
なお、絶縁層２の膜厚は、６００ｎｍ以上であることが好ましい。この場合、大気中の水分が半導体層１に到達することが改善されることから、半導体装置１００の耐湿性が向上する。
【００４３】
以下、電極部８の詳細を説明する。ここで、電極部８のゲート・ドレイン間の幅を幅ＬＳＷ１とし、電極部８と凸部６ａとの接触幅を幅ＬＳＷ２とし、電極部８と半導体層１との間隔を間隔ＴＳＷとし、半導体層１の基板面方向における電極部８とゲート電極５との間隔を間隔Ｌｇ−ｓｗとし、電極部８とドレイン電極４との間隔を間隔Ｌｓｗ−ｄとし、Ａｕ配線７とＡｕ配線１０との間隔を間隔Ｌとする。また、ゲート・ソース間の寄生容量を容量Ｃｇｓとし、ドレイン・ソース間の寄生容量を容量Ｃｄｓとする。
【００４４】
図２は、半導体装置１００の特性を説明するための図である。図２（ａ）は、間隔Ｌｇ−ｓｗが１．０μｍである場合における間隔Ｌｓｗ−ｄと容量Ｃｇｄとの関係を示す図である。図２（ａ）の縦軸は容量Ｃｇｄを示し、図２（ａ）の横軸は間隔Ｌｓｗ−ｄを示す。図２（ａ）に示すように、間隔Ｌｓｗ−ｄが減少するにつれて容量Ｃｇｄが減少する。したがって、間隔Ｌｓｗ−ｄはできるだけ小さくすることが好ましい。
【００４５】
また、電極部８がドレイン電極４側に延在することで、ゲート・ドレイン電極間の電気力線を遮断して、容量Ｃｇｄが低減できると考えられる。さらに、ソースウォール６の先端とドレイン電極４との距離は、大きくなっていることが好ましい。ソースウォール６とドレイン電極４との間の容量を低減させることができるからである。ソースウォール６の先端とドレイン電極４との距離は、電極部８とドレイン電極４との距離よりも大きくなっていることがより好ましい。また、電極部８がゲート電極５側に延びる場合には、耐圧を向上させることができる。さらに、ソースウォール６の凸部６ａとゲート電極５との間の容量を低減させることができる。例えば、間隔Ｌｓｗ−ｄは、１μｍ〜２．５μｍ程度であることが好ましい。
【００４６】
図２（ｂ）は、間隔Ｌｇ−ｓｗとゲート・ドレイン間耐電圧との関係を示す図である。図２（ｂ）の縦軸はゲート・ドレイン間耐電圧を示し、図２（ｂ）の横軸は間隔Ｌｇ−ｓｗを示す。図２（ｂ）に示すように、間隔Ｌｇ−ｓｗが小さいほどゲート・ドレイン間耐電圧が大きくなる。したがって、間隔Ｌｇ−ｓｗはできるだけ小さくすることが好ましい。
【００４７】
以上のことから、幅ＬＳＷ１を２μｍ〜４μｍ程度にすることで、容量Ｃｄｓの増加を抑制しつつ、容量Ｃｇｄを減少させることができる。したがって、幅ＬＳＷ１は２μｍ〜４μｍ程度であることが好ましい。また、電極部８の膜厚は、１００ｎｍ〜３００ｎｍ程度であることが好ましい。なお、幅ＬＳＷ１は、幅ＬＳＷ２よりも大きいことが好ましい。幅ＬＳＷ１と幅ＬＳＷ２とが同じ大きさである場合には、容量Ｃｇｓおよび容量Ｃｄｓが大きくなってしまうからである。
【００４８】
図２（ｃ）は、間隔ＴＳＷを変化させた場合におけるゲート・ドレイン間耐電圧とゲートリーク電流ＩＧＤとの関係を示す図である。図２（ｃ）の縦軸はゲートリーク電流ＩＧＤを示し、図２（ｃ）の横軸はゲート・ドレイン間電圧を示す。図２（ｃ）に示すように、ゲート・ドレイン間電圧が増大するにつれてゲートリーク電流ＩＧＤは増大するが、間隔ＴＳＷが２００ｎｍの場合には、一定のゲート・ドレイン間電圧に至るまでゲートリーク電流ＩＧＤの増加が抑制される。したがって、間隔ＴＳＷは、２００ｎｍ程度であることが好ましい。ただし、電極部８の下面は、ゲート電極５の上面の位置（例えば、半導体層１から４００ｎｍ）よりも半導体層１側の位置にあることが好ましい。この場合には、容量Ｃｇｄを低減させることができる。
【００４９】
なお、図２（ｃ）において間隔ＴＳＷが２００ｎｍと記載されているものの、本発明においては、間隔ＴＳＷが１００ｎｍ〜３００ｎｍの範囲の場合にも、間隔ＴＳＷが２００ｎｍである場合と同様なデータが得られるものである。また、間隔ＴＳＷが６００ｎｍ以上の場合においては、ＴＳＷが６００ｎｍである場合と同様のデータが得られる。
【００５０】
以下、図１の半導体装置１００の製造方法について説明する。図３は、半導体装置１００の製造方法について説明する製造フロー図である。まず、図３（ａ）に示すように、半導体装置１００のバルクを完成させる。このバルクは、半導体層１上にソース電極３、ドレイン電極４およびゲート電極５が形成され、ソース電極３およびドレイン電極４を絶縁層１１が覆う構造を有するものである。ソース電極３およびドレイン電極４は、ゲート電極５を挟むように形成されている。絶縁層１１は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ等の無機絶縁体またはポリイミド、レジスト、ベンゾシクロブテン等の有機絶縁体からなる。絶縁層１１は、プラズマＣＶＤ法により形成することができる。
【００５１】
次に、図３（ｂ）に示すように、絶縁層１１およびゲート電極５を覆うように層間膜１２をＣＶＤ法により形成する。層間膜１２の膜厚は、例えば２００ｎｍ程度である。層間膜１２は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ等の無機絶縁体またはポリイミド、レジスト、ベンゾシクロブテン等の有機絶縁体からなる。続いて、レジストパターン形成後に真空蒸着法により、ゲート電極５とドレイン電極４との間の層間膜１２上に電極部８を形成する。電極部８は、Ｎｉ／Ａｕ合金等からなる。また、電極部８の膜厚は例えば１００ｎｍ程度であり、電極部８の幅ＬＳＷ１は例えば３μｍ程度である。
【００５２】
次いで、図３（ｃ）に示すように、層間膜１２および電極部８を覆うように層間膜１３をプラズマＣＶＤ法により形成する。層間膜１３の膜厚は、例えば６００ｎｍ程度である。層間膜１３は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ等の無機絶縁体またはポリイミド、レジスト、ベンゾシクロブテン等の有機絶縁体からなる。続いて、層間膜１３上にレジストパターン１４を形成する。レジストパターン１４は、層間膜１３上にレジストを塗布し、パターニングによりソース電極３、電極部８およびドレイン電極４の上方のレジストを除去することにより形成することができる。
【００５３】
次に、図３（ｄ）に示すように、層間膜１３，１２および絶縁層１１に対してエッチング処理を施し、コンタクトホール１５を形成する。続いて、レジストパターン１４を除去する。
【００５４】
次いで、図３（ｅ）に示すように、層間膜１３、ソース電極３、電極部８およびドレイン電極４を覆うようにバリアメタル膜１６およびＡｕ配線膜１７（メッキ用種メタル）を真空蒸着法またはスパッタリングにより順に形成する。バリアメタル膜１６の膜厚は約３５０ｎｍ程度である。
【００５５】
次に、図３（ｆ）に示すように、電極部８とドレイン電極４との間のＡｕ配線膜１７上にレジストパターン１８を形成する。続いて、Ａｕ配線膜１７上にＡｕ配線１９をメッキにより形成する。Ａｕ配線１９の膜厚は、例えば、３μｍ程度である。
【００５６】
次いで、図３（ｇ）に示すように、レジストパターン１８を除去する。続いて、レジストパターン１８が除去された部分のＡｕ配線膜１７に対してミリング処理を施し、レジストパターン１８が除去された部分のバリアメタル膜１６に対してエッチング処理を施す。それにより、バリアメタル膜１６およびＡｕ配線膜１７が分離される。以上の工程により、半導体装置１００が完成する。なお、上記ミリング処理の他に、例えば、ＲＩＥ，ＥＣＲ，ＩＣＰ等を用いることもできる。
【００５７】
なお、層間膜１３，１２および絶縁層１１が図１の絶縁層２に対応し、バリアメタル膜１６が図１のソースウォール６およびバリアメタル９に対応し、Ａｕ配線膜１７およびＡｕ配線１９が図１のＡｕ配線７，１０に対応する。
【００５８】
また、図４に示すように、図３（ｇ）で行ったエッチング処理を電極部８に至るまで行ってもよい。この場合、電極部８がエッチングストッパとしての役割を果たす。したがって、エッチング処理時間等を調整しなくても、半導体層１までエッチングされることが防止される。なお、この場合のエッチング処理は、ドライエッチングおよびウェットエッチング処理のいずれでもよい。
【００５９】
図５は、半導体装置１００の製造方法の他の例について説明する製造フロー図である。図５の製造方法の場合、ゲート電極５および電極部８を同一工程で形成することができることから、図３の製造方法に比較して製造工程が短縮化されるとともに製造コストが低減される。図５（ａ）に示すように、半導体層１上に形成されたソース電極３およびドレイン電極４を覆うように絶縁層１１をプラズマＣＶＤ法により形成する。絶縁層１１は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ等の無機絶縁体またはポリイミド、レジスト、ベンゾシクロブテン等の有機絶縁体からなる。続いて、ソース電極３とドレイン電極４との間にドライエッチング等によりコンタクトホール２１を形成する。
【００６０】
次に、図５（ｂ）に示すように、絶縁層１１上にレジストパターン２２を形成する。レジストパターン２２は、絶縁層１１上全体にレジストを塗布し、コンタクトホール２１上のレジストを除去し、コンタクトホール２１とドレイン電極４との間のレジストを除去することにより形成することができる。続いて、レジストパターン２２上および絶縁層１１上にメタル層２３を真空蒸着法、スパッタリング等により形成する。メタル層２３は、Ｎｉ／Ａｕ合金等からなる。また、メタル層２３の膜厚は、例えば１００ｎｍ程度である。
【００６１】
次いで、図５（ｃ）に示すように、リフトオフによりレジストパターン２２を除去する。それにより、コンタクトホール２１周辺部にゲート電極５が形成され、ゲート電極５とドレイン電極４との間に第２のソース電極８が形成される。
【００６２】
次に、図５（ｄ）に示すように、絶縁層１１、ゲート電極５および電極部８を覆うように層間膜１２をプラズマＣＶＤ法により形成する。層間膜１２の膜厚は、例えば６００ｎｍ程度である。続いて、層間膜１２上にレジストパターン２４を形成する。レジストパターン２４は、層間膜１２上にレジストを塗布し、パターニングによりソース電極３、電極部８およびドレイン電極４の上方のレジストを除去することにより形成することができる。
【００６３】
次いで、図５（ｅ）に示すように、層間膜１２および絶縁層１１に対してエッチング処理を施し、コンタクトホール２５を形成する。次に、図５（ｆ）に示すように、レジストパターン２４を除去する。以下、図５（ｇ）に示すように、図３（ｅ）〜図３（ｇ）と同様の工程を経ることにより、半導体装置１００を形成することができる。
【実施例２】
【００６４】
図６は、第２実施例に係る半導体装置１００ａの模式的断面図である（ＧａＮ系―ＨＥＭＴ）。半導体装置１００ａが図１の半導体装置１００と異なる点は、絶縁層２とソースウォール６との間に空間が形成されている点である。この場合、容量Ｃｄｓを減少させることができる。半導体装置１００ａは、図３の層間膜１３として例えばポリイミド、レジスト等の有機層間膜を用い、図３（ｇ）の半導体装置が完成した後に層間膜１３に対してウェットエッチングまたは酸素ドライエッチング処理を施すことにより作製することができる。なお、ソースウォール６をエアブリッジにしてもよい。
【実施例３】
【００６５】
図７は、第３実施例に係る半導体装置１００ｂの模式的断面図である（ＧａＮ系―ＨＥＭＴ）。半導体装置１００ｂが図１の半導体装置１００と異なる点は、ソースウォール６およびＡｕ配線７がゲート電極５の上方まで伸びている点である。
【００６６】
この場合、ソースウォール６およびＡｕ配線７がゲート電極５の上方でドレイン電極４よりもゲート電極５側に形成されるため、間隔Ｌが例えば３μｍ〜５μｍ程度まで大きくなる。したがって、本実施例に係る半導体装置１００ｂにおいては、容量Ｃｄｓが低減される。
【００６７】
なお、ソースウォール６がソース電極３から少なくともソース電極３とゲート電極５との間まで延びており、かつ、電極部８がソースウォール６の凸部６ａからゲート電極５とドレイン電極４との間にまで延びていれば上記の効果が得られる。
【００６８】
また、本実施例に係る半導体装置１００ｂにおいても、ソースウォール６の先端とドレイン電極４との距離は、電極部８とドレイン電極４との距離よりも大きくなっていることが好ましい。ソースウォール６とドレイン電極４との間の容量を低減させることができるからである。さらに、絶縁層２とソースウォール６との間に空間が形成されていてもよい。容量Ｃｄｓを減少させることができるからである。
【００６９】
図８は、半導体装置１００ｂの製造方法について説明する製造フロー図である。まず、図８（ａ）に示すように、図３（ａ）と同様のバルクを完成させる。続いて、絶縁層１１およびゲート電極５を覆うように層間膜１２をプラズマＣＶＤ法により形成する。さらに、層間膜１２上にメタル層２１を真空蒸着法、スパッタリング等により形成する。メタル層２１は、例えば、１００ｎｍ〜３００ｎｍ程度の膜厚を有するＮｉ／Ａｕ合金等からなる。
【００７０】
次いで、図８（ｂ）に示すように、メタル層２１上にレジストパターン２２を形成する。レジストパターン２２は、メタル層２１上にレジストを塗布し、ゲート電極５の上方からドレイン電極４の上方にかけてレジストを残存させることにより形成することができる。
【００７１】
次に、図８（ｃ）に示すように、レジストパターン２２が除去されたメタル層２１に対してミリング処理を施す。それにより、電極部８が形成される。その後、レジストパターン２２を除去する。なお、電極部８がゲート電極５上からドレイン電極４へ伸びていることから、電極部８には段差（以下、エッジ部８ａと呼ぶ）が形成される。
【００７２】
次に、図８（ｄ）に示すように、層間膜１２および電極部８上に層間膜１３およびレジストパターン２３を形成する。層間膜１３は、ＳｉＮ等の絶縁体からなり、プラズマＣＶＤ法により形成することができる。レジストパターン２３は、層間膜１３上にレジストを塗布し、パターニングによりソース電極３、電極部８およびドレイン電極４の上方のレジストを除去することにより形成することができる。なお、電極部８上のレジストの除去は、電極部８のソース電極３側先端部からエッジ部８ａのソース電極３側手前まで行う。
【００７３】
次いで、図８（ｅ）に示すように、層間膜１３，１２、絶縁層１１に対してエッチング処理を施し、コンタクトホール２４を形成する。続いて、レジストパターン２３を除去する。
【００７４】
以下、図８（ｆ）に示すように、図３（ｅ）〜図３（ｇ）と同様の工程を経ることにより、半導体装置１００ｂを形成することができる。なお、電極部８は、電極部８の形成部分以外にレジストパターンを形成し、層間膜１２上にメタル層を蒸着させ、リフトオフによりレジストパターンを除去することによって形成することもできる。
【００７５】
図８の半導体装置の場合には、エッジ部８ａを真空蒸着法またはスパッタリングにより形成することができるため、メッキにより形成する場合に比べてエッジ部８ａを薄く形成することができる。メッキの場合にはある程度の幅が必要となることから、エッジ部８ａの決定に限界があるからである。このことから、エッジ部８ａとドレイン電極４との距離を大きくすることができるため、容量を低減させることができるのである。なお、本発明は、ＧａＮ系―ＨＥＭＴ以外にも、例えば、ＧａＮ系−ＭＥＳＦＥＴ、ＧａＡｓ−ＭＥＳＦＥＴ、ＧａＡｓ−ＨＥＭＴ、Ｓｉ−ＬＤＭＯＳにも適用できる。
【図面の簡単な説明】
【００７６】
【図１】第１実施例に係る半導体装置の模式的断面図である。
【図２】半導体装置の特性を説明するための図である。
【図３】半導体装置の製造方法について説明する製造フロー図である。
【図４】半導体装置の製造方法の他の例について説明する図である。
【図５】半導体装置の製造方法の他の例について説明する製造フロー図である。
【図６】第２実施例に係る半導体装置の模式的断面図である。
【図７】第３実施例に係る半導体装置の模式的断面図である。
【図８】半導体装置の製造方法について説明する製造フロー図である。
【符号の説明】
【００７７】
１  半導体層
２  絶縁層
３  ソース電極
４  ドレイン電極
５  ゲート電極
６  ソースウォール
６ａ  凸部
７  Ａｕ配線
８  電極部
８ａ  エッジ部
１００，１００ａ，１００ｂ  半導体装置
【図１】
2006286952.tif 000003
【図２】
2006286952.tif 000004
【図３】
2006286952.tif 000005
【図４】
2006286952.tif 000006
【図５】
2006286952.tif 000007
【図６】
2006286952.tif 000008
【図７】
2006286952.tif 000009
【図８】
2006286952.tif 000010