(57)【要約】【課題】  少ないメモリ容量で高性能な垂直方向の処理を行う。【解決手段】  映像信号処理装置として、入力された画像データを格納するフレームメモリと、前記フレームメモリに格納された画像データを読み出す第１メモリ制御部と、前記第１メモリ制御部によって前記フレームメモリから読み出された水平Ｎ画素、垂直Ｍ画素のブロックの画像データを格納する第１ブロックメモリと、前記第１ブロックメモリに格納された画像データに対して、垂直方向に並んだＫ画素に基づいて画素を求める垂直方向処理を行う垂直処理部と、前記垂直処理部で求められた水平Ｎ画素、垂直Ｌ画素のブロックの画素データを格納する第２ブロックメモリと、前記第２ブロックメモリに格納された画像データを前記フレームメモリに書き込み、かつ、前記第２ブロックメモリから読み出されて前記フレームメモリに書き込まれた画像データを読み出す第２メモリ制御部とを備える。【選択図】      図１
2006352798.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像データに対して複数画素を用いた水平方向のフィルタ処理を行う水平フィルタと、
前記水平フィルタの処理結果を第１のクロックに従って格納する第１のバッファメモリと、
前記画像データを格納するフレームメモリと、
前記第１のクロックよりも周波数が高い第２のクロックに従って前記第１のバッファメモリに格納された画像データを前記フレームメモリに格納させ、かつ、前記フレームメモリに格納された画像データを、前記第２のクロックに従って読み出す第１メモリ制御部と、
前記第１メモリ制御部によって前記フレームメモリから読み出された水平Ｎ画素、垂直Ｍ画素（Ｎ，Ｍは２以上の整数）のブロックの画像データを、前記第２のクロックに従って格納する第１ブロックメモリと、
前記第１ブロックメモリに格納された画像データに対して、垂直方向に並んだＫ画素（Ｋは２以上の整数）に基づいて画素を求める垂直方向処理を行う垂直処理部と、
前記垂直処理部で求められた水平Ｎ画素、垂直Ｌ画素（Ｌは、Ｍ及びＫと所定の関係を有する２以上の整数）のブロックの画素データを、前記第２のクロックに従って格納する第２ブロックメモリと、
前記第２ブロックメモリに格納された画像データを前記第２のクロックに従って前記フレームメモリに書き込み、かつ、前記第２ブロックメモリから読み出されて前記フレームメモリに書き込まれた画像データを読み出す第２メモリ制御部とを備える
映像信号処理装置。
【請求項２】
請求項１に記載の映像信号処理装置において、
前記第２メモリ制御部によって前記フレームメモリから読み出された画像データを、前記第２のクロックに従って格納し、かつ、前記第１のクロックに従って走査順に出力する第２のバッファメモリを更に備え、
前記垂直処理部は、
前記垂直方向に並んだＫ画素のそれぞれに所定の係数を乗じたものの和を求める垂直フィルタ処理を、前記垂直方向処理として行うものである
ことを特徴とする映像信号処理装置。
【請求項３】
請求項１に記載の映像信号処理装置において、
前記第２メモリ制御部によって前記フレームメモリから読み出された水平Ｎ画素、垂直Ｌ画素のブロックの画像データを、前記第２のクロックに従って格納する第３ブロックメモリと、
前記第２ブロックメモリに格納された画像データと前記第３ブロックメモリに格納された画像データとを用いて、前記第２ブロックメモリに格納された画像データに対して、圧縮符号化処理を行う圧縮符号化手段とを更に備え、
前記垂直処理部は、
前記垂直方向に並んだＫ画素のそれぞれに所定の係数を乗じたものの和を求める垂直フィルタ処理を、前記垂直方向処理として行うものであり、
前記第２メモリ制御部は、
過去のフレームの画像データを前記フレームメモリから読み出して前記第３ブロックメモリに出力するものである
ことを特徴とする映像信号処理装置。
【請求項４】
請求項２又は３に記載の映像信号処理装置において、
Ｌ＝Ｍ−Ｋ＋１である
ことを特徴とする映像信号処理装置。
【請求項５】
請求項２又は３に記載の映像信号処理装置において、
Ｌ＝Ｍ−Ｋである
ことを特徴とする映像信号処理装置。
【請求項６】
請求項１に記載の映像信号処理装置において、
前記第２メモリ制御部によって前記フレームメモリから読み出された画像データを、前記第２のクロックに従って格納し、かつ、周波数が前記第１のクロックの２倍である第３のクロックに従って走査順に出力する第２のバッファメモリを更に備え、
前記垂直処理部は、
前記第１ブロックメモリに格納されたブロックに関して、そのブロックの１行分の画像データと、前記垂直方向に並んだＫ画素に基づいて求められた画素の１行分の画像データとが交互に並べられた画像データを得るＩＰ変換処理を、前記垂直方向処理として行うものである
ことを特徴とする映像信号処理装置。
【請求項７】
請求項１に記載の映像信号処理装置において、
前記第２メモリ制御部によって前記フレームメモリから読み出された水平Ｎ画素、垂直Ｌ画素のブロックの画像データを、前記第２のクロックに従って格納する第３ブロックメモリと、
前記第２ブロックメモリに格納された画像データと前記第３ブロックメモリに格納された画像データとを用いて、前記第２ブロックメモリに格納された画像データに対して、圧縮符号化処理を行う圧縮符号化手段とを更に備え、
前記垂直処理部は、
前記第１ブロックメモリに格納されたブロックに関して、そのブロックの１行分の画像データと、前記垂直方向に並んだＫ画素に基づいて求められた画素の１行分の画像データとが交互に並べられた画像データを得るＩＰ変換処理を、前記垂直方向処理として行うものであり、
前記第２メモリ制御部は、
過去のフレームの画像データを前記フレームメモリから読み出して前記第３ブロックメモリに出力するものである
ことを特徴とする映像信号処理装置。
【請求項８】
請求項６又は７に記載の映像信号処理装置において、
Ｌ＝２＊（Ｍ−Ｋ＋１）である
ことを特徴とする映像信号処理装置。
【請求項９】
請求項６又は７に記載の映像信号処理装置において、
Ｌ＝２＊（Ｍ−Ｋ）である
ことを特徴とする映像信号処理装置。
【請求項１０】
請求項１に記載の映像信号処理装置において、
前記第２メモリ制御部によって前記フレームメモリから読み出された画像データを、前記第２のクロックに従って格納し、かつ、周波数が前記第１のクロックの半分である第３のクロックに従って出力する第２のバッファメモリを更に備え、
前記垂直処理部は、
前記垂直方向に並んだＫ画素のそれぞれに所定の係数を乗じたものの和を求める垂直フィルタ処理を、前記垂直方向処理として行い、かつ、得られた処理結果を、垂直方向に１画素おきに間引いて前記第２ブロックメモリに格納させるものである
ことを特徴とする映像信号処理装置。
【請求項１１】
請求項１０に記載の映像信号処理装置において、
Ｌ＝（Ｍ−Ｋ＋１）／２である
ことを特徴とする映像信号処理装置。
【請求項１２】
請求項１０に記載の映像信号処理装置において、
Ｌ＝（Ｍ−Ｋ）／２である
ことを特徴とする映像信号処理装置。
【請求項１３】
請求項１に記載の映像信号処理装置において、
Ｎ＝１６である
ことを特徴とする映像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビジョン信号のように走査順に入力される画像データに対して処理を行う映像信号処理装置に関する。
【背景技術】
【０００２】
図９は、従来の映像信号処理装置の構成例を示すブロック図である。この映像信号処理装置は、下記特許文献１に開示されているものである。
【０００３】
図９を参照する。同期処理部９２は、クロックＣＫに同期して、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３を生成して出力している。水平フィルタ８１には、画像データＤＩが走査順に入力されている。水平フィルタ８１は、クロックＣＬＫ１に従って、画像データＤＩに水平方向のフィルタ処理を順次行い、その結果をラインメモリ８２に格納させる。メモリ制御部８４は、ラインメモリ８２に蓄えられた画像データをクロックＣＬＫ２に従って読み出し、フィールドメモリ８３に格納させる。
【０００４】
メモリ制御部８４は、フィールドメモリ８３に格納された画像データを読み出して、ラインメモリ８５に格納させ、その後、ＩＰ変換部８６は、格納されたデータに、垂直方向のフィルタ処理、及びライン補間処理を施し、ラインメモリ８７に格納させる。走査線変換部８８は、ラインメモリ８７に蓄えられた画像データに対して垂直方向の走査線数の変換処理を施す。その結果に対して、水平圧縮部８９は、水平方向の画素数を変更する縮小処理を施し、ラインメモリ９０に格納させる。水平拡大部９１は、ラインメモリ９０に蓄えられた画像データに、水平方向の画素数を変更する拡大処理を施し、得られた結果を画像データＤＰとして出力する。
【特許文献１】特開２００１−２２２２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図９のような構成では、ＩＰ変換、走査線変換等の垂直方向の処理を施す際に、処理に必要となるライン数分の画像データを格納するためのラインメモリが必要となる。例えば、画像データとしてＮＴＳＣ方式の標準テレビジョン信号を処理する場合には、１ラインあたり、７２０×８×２（＝１１５２０）ビットのデータを格納するメモリが必要である。
【０００６】
高性能な垂直フィルタ処理を行うシステムでは、垂直方向に多数の画素を使用して演算を行うので、処理に使用するライン数が多い。すなわち、１１５２０ビット×（処理に使用するライン数）の容量を有する大容量のラインメモリが必要であり、高価なシステムになってしまうという問題があった。
【０００７】
本発明は、少ないメモリ容量で高性能な垂直方向の処理を行う映像信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、映像信号処理装置として、入力された画像データに対して複数画素を用いた水平方向のフィルタ処理を行う水平フィルタと、前記水平フィルタの処理結果を第１のクロックに従って格納する第１のバッファメモリと、前記画像データを格納するフレームメモリと、前記第１のクロックよりも周波数が高い第２のクロックに従って前記第１のバッファメモリに格納された画像データを前記フレームメモリに格納させ、かつ、前記フレームメモリに格納された画像データを、前記第２のクロックに従って読み出す第１メモリ制御部と、前記第１メモリ制御部によって前記フレームメモリから読み出された水平Ｎ画素、垂直Ｍ画素（Ｎ，Ｍは２以上の整数）のブロックの画像データを、前記第２のクロックに従って格納する第１ブロックメモリと、前記第１ブロックメモリに格納された画像データに対して、垂直方向に並んだＫ画素（Ｋは２以上の整数）に基づいて画素を求める垂直方向処理を行う垂直処理部と、前記垂直処理部で求められた水平Ｎ画素、垂直Ｌ画素（Ｌは、Ｍ及びＫと所定の関係を有する２以上の整数）のブロックの画素データを、前記第２のクロックに従って格納する第２ブロックメモリと、前記第２ブロックメモリに格納された画像データを前記第２のクロックに従って前記フレームメモリに書き込み、かつ、前記第２ブロックメモリから読み出されて前記フレームメモリに書き込まれた画像データを読み出す第２メモリ制御部とを備えるものである。
【０００９】
これによると、画像データに対して、ブロック単位で垂直方向の処理を行うので、メモリの容量を抑えることができる。
【００１０】
また、前記映像信号処理装置において、前記第２メモリ制御部によって前記フレームメモリから読み出された画像データを、前記第２のクロックに従って格納し、かつ、周波数が前記第１のクロックの半分である第３のクロックに従って出力する第２のバッファメモリを更に備え、前記垂直処理部は、前記垂直方向に並んだＫ画素のそれぞれに所定の係数を乗じたものの和を求める垂直フィルタ処理を、前記垂直方向処理として行い、かつ、得られた処理結果を、垂直方向に１画素おきに間引いて前記第２ブロックメモリに格納させるものであることが好ましい。
【００１１】
これによると、圧縮符号化に用いるメモリと、垂直方向の処理に用いるメモリとを統合化することができるので、メモリを効率的に使用してメモリの容量を抑えることができる。
【発明の効果】
【００１２】
本発明によると、画像データに対して、少ないメモリ容量で高性能な垂直方向の処理を行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る映像信号処理装置のブロック図である。図１の映像信号処理装置は、水平フィルタ１２と、バッファメモリ１４と、フレームメモリ１６と、第１メモリ制御部１８と、第１ブロックメモリ２２と、垂直処理部としての垂直フィルタ２４と、第２ブロックメモリ２６と、第２メモリ制御部２８と、バッファメモリ３２とを備えている。
【００１５】
まず、映像信号の走査順に画像データＤＩが水平フィルタ１２に入力される。水平フィルタ１２は、画像データＤＩのサンプリングクロックであるクロックＣＬＫ１に従って、画像データＤＩに対して複数画素を用いた水平方向のフィルタ処理を施す。ここで行われるフィルタ処理は、例えば、９タップのＦＩＲフィルタ処理である。この処理は周知の技術であるので、その説明は省略する。水平フィルタ１２は、クロックＣＬＫ１に従って、水平フィルタ処理を施された画像データ（以下では、水平処理画像データと称する）をバッファメモリ１４に書き込む。
【００１６】
バッファメモリ１４は、デュアルポートメモリであり、水平処理画像データをクロックＣＬＫ１に従って格納する。第１メモリ制御部１８は、バッファメモリ１４に格納された水平処理画像データを、所定の量のデータが書き込まれる毎に、クロックＣＬＫ１よりも周波数が高い、高速なクロックＣＬＫ２に従って読み出し、フレームメモリ１６に間欠的に転送し、格納させる。バッファメモリ１４に必要な容量は、クロックＣＬＫ１の周波数とクロックＣＬＫ２の周波数との間の関係に依存する。ここでは、バッファメモリ１４の容量は、例えば、映像信号の１水平走査期間の有効画素数分のデータの容量であるとする。
【００１７】
入力画像データＤＩの１フレーム期間分の水平処理画像データがフレームメモリ１６に転送されると、次に、第１メモリ制御部１８は、これらの水平処理画像データを、クロックＣＬＫ２に従って、水平Ｎ画素＊垂直Ｍ画素（Ｎ，Ｍは２以上の整数）のブロック単位でフレームメモリ１６から間欠的に読み出し、第１ブロックメモリ２２に格納させる。第１ブロックメモリ２２は、フレームメモリ１６から読み出された水平Ｎ画素＊垂直Ｍ画素のブロックの画素データを、クロックＣＬＫ２に従って格納する。本実施形態では、Ｎ＝１６、Ｍ＝２０であるとする。
【００１８】
垂直フィルタ２４は、Ｋタップ（Ｋは２以上の整数）のＦＩＲフィルタで構成されており、第１ブロックメモリ２２に格納された水平処理画像データのうち、垂直方向に並んだＫ画素分のデータに対して垂直方向のフィルタ処理を垂直方向処理として行って、１画素分の垂直フィルタ処理結果（以下では、垂直処理画像データと称する）を得ることを繰り返す。本実施形態では、Ｋ＝５であるとする。垂直フィルタ２４は、得られた垂直処理画像データを、クロックＣＬＫ２に従って第２ブロックメモリ２６に格納させる。第２ブロックメモリ２６の容量は、例えば、水平１６画素＊垂直１６画素のブロックのデータの容量である。
【００１９】
図２は、図１の垂直フィルタ２４で行われる処理を模式的に示す説明図である。図２において、第１ブロックメモリ２２に格納されている画素のブロック（画素ブロック）ＦＰ１は、水平１６画素＊垂直２０画素のブロックである。画素ブロックＦＰ１の１マスは１画素を示している。
【００２０】
垂直フィルタ２４は５タップのＦＩＲフィルタ処理を施すので、例えば、画素ブロックＦＰ２の塗りつぶされた画素についての処理結果を得るためには、画素ブロックＦＰ１において太枠で囲まれた５画素のデータが使用される。画素列ＦＰは、このような５画素を示しており、それぞれをＹ［０，ｉ］（ｉ＝−２，−１，０，１，２）で表すこととする。
【００２１】
図２のように、垂直フィルタ２４は、乗算器４１，４２，４３，４４，４５と、加算器４８とを備えている。乗算器４１〜４５は、Ｙ［０，ｉ］とフィルタ係数ｈ［ｉ］（ｉ＝−２，−１，０，１，２）との乗算をそれぞれ行い、得られた結果を加算器４８に出力する。加算器４８は、５つの乗算結果を加算し、得られた結果を第２ブロックメモリ２６に出力し、格納させる。第２ブロックメモリ２６には、水平Ｎ画素＊垂直Ｌ画素（Ｌは、Ｍ及びＫと所定の関係を有する２以上の整数）の画素ブロックＦＰ２が格納されるようになっている。Ｌ＝Ｍ−Ｋ＋１の関係があるので、ここでは、Ｌ＝１６である。いま得られた垂直処理画像データは、図２の画素ブロックＦＰ２の塗りつぶされた画素に相当する。
【００２２】
垂直フィルタ２４は、このような処理を、順次、画素ブロックＦＰ１において破線で囲まれた水平１６画素＊垂直１６画素のブロックの各画素について行い、その結果を画素ブロックＦＰ２のすべての画素として第２ブロックメモリ２６に格納させる。第２メモリ制御部２８は、第２ブロックメモリ２６に格納された垂直処理画像データを、水平１６画素＊垂直１６画素のブロック毎に、クロックＣＬＫ２に従ってフレームメモリ１６に間欠的に書き込む。
【００２３】
図３は、１フレーム期間分の画素を、図１の第２ブロックメモリ２６に格納される画素ブロックＦＰ２を単位として分割して示した説明図である。図３では、１フレーム期間分の画素数が水平７２０画素＊垂直４８０画素である、ＮＴＳＣ方式の標準テレビジョン信号を例として示している。この場合、水平４５ブロック＊垂直３０ブロックの合計１３５０ブロックに分割されて、同様の処理が行われ、１フレーム期間分の処理が行われることになる。
【００２４】
１フレーム期間分の垂直処理画像データがフレームメモリ１６に格納されると、第２メモリ制御部２８は、垂直処理画像データを、フレームメモリ１６から間欠的に、走査順に従って読み出して、バッファメモリ３２に書き込む。バッファメモリ３２は、デュアルポートメモリであり、クロックＣＬＫ２に従って書き込みが行われる。
【００２５】
バッファメモリ３２に格納された垂直処理画像データは、クロックＣＬＫ２よりも低速なクロックＣＬＫ１に従って連続的に読み出され、画像データＤＦＦとして出力される。バッファメモリ３２に必要な容量は、クロックＣＬＫ１の周波数とクロックＣＬＫ２の周波数との間の関係に依存する。ここでは、バッファメモリ３２の容量は、例えば、映像信号の１水平走査期間の有効画素データの容量であるとする。
【００２６】
以上のように、本発明の第１の実施形態の映像信号処理装置は、１フレーム期間の画像データを水平１６画素＊垂直２０画素のブロック毎に分割して垂直フィルタ処理を施すように構成されている。このため、例えば５タップの垂直フィルタ処理を実施する場合には、水平１６画素＊垂直２０画素の画素ブロックを格納する第１ブロックメモリ２２と、水平１６画素＊垂直１６画素の画素ブロックを格納する第２ブロックメモリ２６とを用いて垂直フィルタ処理を実現することができる。１画素当たりのデータ量が２バイトであるとすると、垂直フィルタ処理に必要なメモリ容量は（１６＊２０＋１６＊１６）＊２＝１１５２バイトとなるので、従来の映像信号処理装置に必要な７２０＊５＊２＝７２００バイトに比べて、メモリ容量を大幅に削減することができる。
【００２７】
本実施形態では、垂直フィルタとして５タップのＦＩＲフィルタを用いる場合を例として説明したが、ＦＩＲフィルタのタップ数Ｋを増やして更に高性能な垂直フィルタ処理を実施するようにしてもよい。この場合には第１ブロックメモリに格納することが必要な画素ブロックの垂直方向の画素数が最大、Ｋ画素分増加することになる。第１ブロックメモリに必要な容量の増加分は１６＊Ｋ＊２バイトとなり、従来例の場合の増加分である７２０＊Ｋ＊２バイトに対して少なくて済む。
【００２８】
また、第２ブロックメモリ２６に関して、Ｌ＝Ｍ−Ｋ＋１の関係があるとして説明したが、Ｌ＝Ｍ−Ｋであってもよい。
【００２９】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る映像信号処理装置のブロック図である。図４の映像信号処理装置は、水平フィルタ２１２と、バッファメモリ２１４と、フレームメモリ２１６と、第１メモリ制御部２１８と、第１ブロックメモリ２２２と、垂直処理部としてのＩＰ変換部２２４と、第２ブロックメモリ２２６と、第２メモリ制御部２２８と、バッファメモリ２３２とを備えている。水平フィルタ２１２及びバッファメモリ２１４は、図１の水平フィルタ１２及びバッファメモリ１４とそれぞれ同様のものであるので、説明を省略する。
【００３０】
第１メモリ制御部２１８は、バッファメモリ２１４に格納された水平処理画像データを、所定の量のデータが書き込まれる毎に、クロックＣＬＫ２に従って読み出し、フレームメモリ２１６に間欠的に転送し、格納させる。
【００３１】
入力画像データＤＩの１フレーム期間分の水平処理画像データがフレームメモリ２１６に転送されると、次に、第１メモリ制御部２１８は、これらの水平処理画像データを、クロックＣＬＫ２に従って、水平Ｎ画素＊垂直Ｍ画素のブロック単位でフレームメモリ２１６から間欠的に読み出し、第１ブロックメモリ２２２に格納させる。第１ブロックメモリ２２２は、フレームメモリ２１６から読み出された水平Ｎ画素＊垂直Ｍ画素のブロックの画素データを、クロックＣＬＫ２に従って格納する。本実施形態では、Ｎ＝１６、Ｍ＝１２であるとする。
【００３２】
ＩＰ変換部２２４は、画像の垂直方向の画素数を２倍にして、インタレース画像をプログレッシブ画像に変換する、ＩＰ変換処理を行う。この際、ＩＰ変換部２２４は、第１ブロックメモリ２２２に格納された水平処理画像データのうち、垂直方向に並んだＫ画素（Ｋは２以上の整数）のデータを用いて、補間画像を１画素生成する。本実施形態では、Ｋ＝５であるとする。以下では、生成されたＩＰ変換処理後の画像データを垂直処理画像データと称する。
【００３３】
ＩＰ変換部２２４は、第１ブロックメモリ２２２から読み出されたデータと、得られた垂直処理画像データとを、クロックＣＬＫ２に従って第２ブロックメモリ２２６に格納させる。第２ブロックメモリ２２６の容量は、例えば、水平１６画素＊垂直１６画素のブロックのデータの容量である。
【００３４】
図５は、図４のＩＰ変換部２２４で行われる処理を模式的に示す説明図である。図５において、第１ブロックメモリ２２２に格納されている画素ブロックＣＰ１は、水平１６画素＊垂直１２画素のブロックである。画素ブロックＣＰ１の１マスは１画素を示している。
【００３５】
ＩＰ変換部２２４は、処理結果を第２ブロックメモリ２２６に出力し、格納させる。第２ブロックメモリ２２６には、水平Ｎ画素＊垂直Ｌ画素（Ｌは、Ｍ及びＫと所定の関係を有する２以上の整数）の画素ブロックＣＰ２が格納されるようになっている。Ｌ＝２＊（Ｍ−Ｋ＋１）の関係があるので、ここでは、Ｌ＝１６である。
【００３６】
ＩＰ変換部２２４は、画素ブロックＣＰ１において破線で囲まれた水平１６画素＊垂直８画素のブロックの各行について、その行の画素をそのまま出力すること（画素ブロックＣＰ２の破線内の画素、例えば、画素ブロックＣＰ２の塗りつぶされた画素）と、その行の上下の行を用いて補間処理をした結果を出力すること（画素ブロックＣＰ２の破線内の画素の次行の画素、例えば、画素ブロックＣＰ２のハッチングが施された画素）とを行う。
【００３７】
補間処理の際には、ＩＰ変換部２２４は５画素を用いて処理を行うので、例えば、画素ブロックＣＰ２のハッチングが施された画素についての補間処理結果を得るためには、画素ブロックＣＰ１において太枠で囲まれた５画素のデータが使用される。画素列ＣＰは、このような５画素を示しており、それぞれをＹ［０，ｉ］（ｉ＝−２，−１，０，１，２）で表すこととする。
【００３８】
図５のように、ＩＰ変換部２２４は、乗算器２４１，２４２，２４３，２４４，２４５と、加算器２４８とを備えている。乗算器２４１〜２４５は、Ｙ［０，ｉ］と補間係数ｈ［ｉ］（ｉ＝−２，−１，０，１，２）との乗算をそれぞれ行い、得られた結果を加算器２４８に出力する。加算器２４８は、５つの乗算結果を加算し、得られた結果を第２ブロックメモリ２２６に出力し、格納させる。
【００３９】
ＩＰ変換部２２４は、以上のような処理を、順次、画素ブロックＣＰ１において破線で囲まれた水平１６画素＊垂直８画素のブロックの各画素について行い、その結果を画素ブロックＣＰ２のすべての画素として第２ブロックメモリ２２６に格納させる。第２メモリ制御部２２８は、第２ブロックメモリ２２６に格納された垂直処理画像データを、水平１６画素＊垂直１６画素のブロック毎に、クロックＣＬＫ２に従ってフレームメモリ２１６に間欠的に書き込む。
【００４０】
このように、ＩＰ変換部２２４は、第１ブロックメモリ２２６に格納されたブロックに関して、そのブロックの１行分の画像データと、垂直方向に並んだＫ画素に基づいて求められた画素の１行分の画像データとが交互に並べられた画像データを得るＩＰ変換処理を、垂直方向処理として行う。ＩＰ変換部２２４においてＩＰ変換処理を行うと、垂直方向の画素数が２倍になる。
【００４１】
１フレーム期間分の垂直処理画像データがフレームメモリ２１６に格納されると、第２メモリ制御部２２８は、垂直処理画像データを、フレームメモリ２１６から間欠的に、走査順に従って読み出して、バッファメモリ２３２に書き込む。バッファメモリ２３２は、デュアルポートメモリであり、クロックＣＬＫ２に従って書き込みが行われる。
【００４２】
バッファメモリ２３２に格納された垂直処理画像データは、クロックＣＬＫ１の２倍の周波数のクロックＣＬＫ３に従って連続的に読み出され、画像データＤＣＣとして出力される。バッファメモリ２３２に必要な容量は、クロックＣＬＫ２の周波数とクロックＣＬＫ３の周波数との間の関係に依存する。ここでは、バッファメモリ２３２の容量は、例えば、映像信号の１水平走査期間の有効画素データの容量の２倍であるとする。
【００４３】
以上のように、本発明の第２の実施形態の映像信号処理装置は、１フレーム期間の画像データを水平１６画素＊垂直１２画素のブロック毎に分割してＩＰ変換処理を施すように構成されている。このため、例えば５タップのＩＰ変換処理を実施する場合には、水平１６画素＊垂直１２画素の画素ブロックを格納する第１ブロックメモリ２２２と、水平１６画素＊垂直１６画素の画素ブロックを格納する第２ブロックメモリ２２６とを用いて処理を実現することができる。１画素当たりのデータ量が２バイトであるとすると、ＩＰ変換処理に必要なメモリ容量は（１６＊１２＋１６＊１６）＊２＝８９６バイトとなるので、従来の映像信号処理装置に必要な７２０＊５＊２＝７２００バイトに比べて、メモリ容量を大幅に削減することができる。
【００４４】
本実施形態では、ＩＰ変換処理の際に５タップの補間フィルタ処理を行う場合を例として説明したが、補間フィルタのタップ数Ｋを増やして更に高性能なＩＰ変換処理を実施するようにしてもよい。この場合には第１ブロックメモリに格納することが必要な画素ブロックの垂直方向の画素数が最大、Ｋ画素分増加することになる。第１ブロックメモリに必要な容量の増加分は１６＊Ｋ＊２バイトとなり、従来例の場合の増加分である７２０＊Ｋ＊２バイトに対して少なくて済む。
【００４５】
また、第２ブロックメモリ２２６に関して、Ｌ＝２＊（Ｍ−Ｋ＋１）の関係があるとして説明したが、Ｌ＝２＊（Ｍ−Ｋ）であってもよい。
【００４６】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る映像信号処理装置のブロック図である。図６の映像信号処理装置は、図１の映像信号処理装置において、第２メモリ制御部２８及びバッファメモリ３２に代えて、第２メモリ制御部３２８及び第３ブロックメモリ３３２をそれぞれ備え、更に圧縮符号化部３３４を備えたものである。その他の構成要素は、図１を参照して説明したものと同様であるので、同一の参照番号を付してその説明を省略する。
【００４７】
第２ブロックメモリ２６に、水平１６画素＊垂直１６画素のブロックの全体の垂直処理画像データが格納されると、第２メモリ制御部３２８は、これらのデータをフレームメモリ１６に格納させ、かつ、圧縮符号化部３３４がこれらのデータを第２メモリ制御部３２８から受け取る。また、第２メモリ制御部３２８は、フレームメモリ１６に格納されている過去の垂直処理画像データを、圧縮符号化処理の参照画像データとして、第３ブロックメモリ３３２に間欠的に転送する。
【００４８】
圧縮符号化部３３４は、第３ブロックメモリ３３２のデータを参照して、第２ブロックメモリ２６に格納されたブロックのデータに対して、そのブロックを単位として圧縮符号化処理を行い、得られた圧縮符号化データＤＦＭを出力する。圧縮符号化部３３４は、圧縮符号化処理として、例えばＭＰＥＧ−２（moving picture experts group-2）方式による処理を行う。
【００４９】
以上のように、本発明の第３の実施形態の映像信号処理装置は、１フレーム期間の画像データを水平１６画素、垂直２０画素のブロック毎に分割して垂直フィルタ処理を施し、その結果生成された水平１６画素、垂直１６画素で構成されたブロック単位で圧縮符号化処理を施すように構成されている。垂直フィルタ処理の結果得られる画素ブロックのサイズを、圧縮符号化処理の単位と同じにしているので、もともと圧縮符号化処理のために必要であったブロック単位のメモリを、垂直フィルタ処理のためのメモリとして共有化することができる。すなわち、第２のブロックメモリ２６を、垂直フィルタ２４と圧縮符号化部３３４とで共用することができる。
【００５０】
なお、垂直フィルタ処理の後、垂直フィルタが、処理後の画素を垂直方向に１画素おきに間引いて第２ブロックメモリ２６に格納するようにしてもよい。すると、ＳＩＦ（source input format）のような垂直方向にダウンサンプリングされた画像データの圧縮符号化を実現することができる。この場合、例えば、水平１６画素＊垂直３６画素のブロックを格納する第１ブロックメモリと、水平１６画素＊垂直１６画素のブロックを格納する第２ブロックメモリとを使用するようにすれば、第２ブロックメモリを垂直フィルタと圧縮符号化部とで共用することができる。
【００５１】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る映像信号処理装置のブロック図である。図７の映像信号処理装置は、図４の映像信号処理装置において、第２メモリ制御部２２８及びバッファメモリ２３２に代えて、第２メモリ制御部４２８及び第３ブロックメモリ４３２をそれぞれ備え、更に圧縮符号化部４３４を備えたものである。その他の構成要素は、図４を参照して説明したものと同様であるので、同一の参照番号を付してその説明を省略する。
【００５２】
第２ブロックメモリ２２６に、水平１６画素＊垂直１６画素のブロックの全体の垂直処理画像データが格納されると、第２メモリ制御部４２８は、これらのデータをフレームメモリ２１６に格納させ、かつ、圧縮符号化部４３４がこれらのデータを第２メモリ制御部４２８から受け取る。また、第２メモリ制御部４２８は、フレームメモリ２１６に格納されている過去の垂直処理画像データを、圧縮符号化処理の参照画像データとして、第３ブロックメモリ４３２に間欠的に転送する。
【００５３】
圧縮符号化部４３４は、第３ブロックメモリ４３２のデータを参照して、第２ブロックメモリ２２６に格納されたブロックのデータに対して、そのブロックを単位として圧縮符号化処理を行い、得られた圧縮符号化データＤＣＭを出力する。圧縮符号化部４３４は、圧縮符号化処理として、例えばＭＰＥＧ−２方式による処理を行う。
【００５４】
以上のように、本発明の第４の実施形態の映像信号処理装置は、１フレーム期間の画像データを水平１６画素、垂直１２画素のブロック毎に分割してＩＰ変換処理を施し、その結果生成された水平１６画素、垂直１６画素で構成されたブロック単位で圧縮符号化処理を施すように構成されている。ＩＰ変換処理の結果得られる画素ブロックのサイズを、圧縮符号化処理の単位と同じにしているので、もともと圧縮符号化処理のために必要であったブロック単位のメモリを、ＩＰ変換処理のためのメモリとして共有化することができる。すなわち、第２のブロックメモリ２２６を、ＩＰ変換部２２４と圧縮符号化部４３４とで共用することができる。
【００５５】
（第５の実施形態）
図８は、本発明の第５の実施形態に係る映像信号処理装置のブロック図である。図８の映像信号処理装置は、図１の映像信号処理装置において、垂直フィルタ２４、第２ブロックメモリ２６、第２メモリ制御部２８及びバッファメモリ３２に代えて、垂直フィルタ５２４、第２ブロックメモリ５２６、第２メモリ制御部５２８及び第３ブロックメモリ５３２をそれぞれ備えたものである。その他の構成要素は、図１を参照して説明したものと同様であるので、同一の参照番号を付してその説明を省略する。
【００５６】
第２ブロックメモリ５２６には、水平Ｎ画素＊垂直Ｌ画素（Ｌは、Ｍ及びＫと所定の関係を有する２以上の整数）の画素ブロックが格納されるようになっている。Ｌ＝（Ｍ−Ｋ＋１）／２の関係があるので、ここでは、Ｌ＝８である。
【００５７】
垂直フィルタ５２４は、図１の垂直フィルタ２４と同様に垂直フィルタ処理を行い、得られた水平１６画素＊垂直１６画素のブロックの垂直フィルタ処理結果を、垂直方向に１画素おきに間引いて第２ブロックメモリ５２６に格納させる。すなわち、第２ブロックメモリ５２６には、水平１６画素＊垂直８画素のブロックが格納される。第２メモリ制御部５２８は、第２ブロックメモリ５２６に格納された垂直処理画像データを、水平１６画素＊垂直８画素のブロック毎に、クロックＣＬＫ２に従ってフレームメモリ１６に間欠的に書き込む。
【００５８】
１フレーム期間分の垂直処理画像データがフレームメモリ１６に格納されると、第２メモリ制御部５２８は、垂直処理画像データを、フレームメモリ１６から間欠的に、走査順に従って読み出して、バッファメモリ５３２に書き込む。バッファメモリ５３２は、デュアルポートメモリであり、クロックＣＬＫ２に従って書き込みが行われる。
【００５９】
バッファメモリ５３２に格納された垂直処理画像データは、クロックＣＬＫ１の半分の周波数のクロックＣＬＫ３に従って連続的に読み出され、画像データＤＦＳとして出力される。画像データＤＦＳは、入力画像データＤＩが垂直方向にダウンコンバートされた画像データである。
【００６０】
以上のように、本発明の第５の実施形態の映像信号処理装置は、１フレーム期間の画像データをブロック毎に分割して垂直フィルタ処理を施し、得られた結果を垂直方向に間引くように構成されている。このため、例えば５タップの垂直フィルタ処理を実施する場合には、水平１６画素＊垂直２０画素の画素ブロックを格納する第１ブロックメモリ２２と、水平１６画素＊垂直８画素の画素ブロックを格納する第２ブロックメモリ５２６とを用いて垂直フィルタ処理を実現することができる。１画素当たりのデータ量が２バイトであるとすると、垂直フィルタ処理に必要なメモリ容量は（１６＊２０＋１６＊８）＊２＝８９６バイトとなるので、従来の映像信号処理装置に必要な７２０＊５＊２＝７２００バイトに比べて、メモリ容量を大幅に削減することができる。
【００６１】
なお、第２ブロックメモリ５２６に関して、Ｌ＝（Ｍ−Ｋ＋１）／２の関係があるとして説明したが、Ｌ＝（Ｍ−Ｋ）／２であってもよい。
【００６２】
また、以上の実施形態において、第１及び第２のブロックメモリが格納する画素ブロックの水平方向の画素数は１６画素であるとして説明したが、他の画素数であってもよい。水平方向の画素数が少ないほど、ブロックメモリに必要な容量を少なくすることができる。
【産業上の利用可能性】
【００６３】
以上説明したように、本発明は、少ないメモリ容量で高性能な垂直方向の処理を行うことができるので、映像信号処理装置等について有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係る映像信号処理装置のブロック図である。
【図２】図１の垂直フィルタで行われる処理を模式的に示す説明図である。
【図３】１フレーム期間分の画素を、図１の第２ブロックメモリに格納される画素ブロックを単位として分割して示した説明図である。
【図４】本発明の第２の実施形態に係る映像信号処理装置のブロック図である。
【図５】図４のＩＰ変換部で行われる処理を模式的に示す説明図である。
【図６】本発明の第３の実施形態に係る映像信号処理装置のブロック図である。
【図７】本発明の第４の実施形態に係る映像信号処理装置のブロック図である。
【図８】本発明の第５の実施形態に係る映像信号処理装置のブロック図である。
【図９】従来の映像信号処理装置の構成例を示すブロック図である。
【符号の説明】
【００６５】
１２，２１２  水平フィルタ
１４，３２，２１４，２３２，５３２  バッファメモリ
１６，２１６  フレームメモリ
１８，２１８  第１メモリ制御部
２２，２２２  第１ブロックメモリ
２４，５２４  垂直フィルタ（垂直処理部）
２６，２２６，５２６  第２ブロックメモリ
２８，２２８，３２８，４２８，５２８  第２メモリ制御部
２２４  ＩＰ変換部（垂直処理部）
３３２，４３２  第３ブロックメモリ
３３４，４３４  圧縮符号化部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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