(57)【要約】【課題】  ＤＣオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない無線受信機を提供する。【解決手段】  無線受信機１００は、受信された無線信号をベースバンド信号へ復調する復調器３０と、ベースバンド信号を増幅する第１の増幅器４０と、波形整形されたベースバンド信号を増幅する第２の増幅器８０と、第１の増幅器で増幅されるベースバンド信号のＤＣオフセット成分を除去する第１のＤＣオフセットキャンセラ５０と、第２の増幅器で増幅されるベースバンド信号のＤＣオフセット成分を除去する第２のＤＣオフセットキャンセラ９０と、第２の増幅器で増幅された信号をデジタル変換するＡ／Ｄ変換器９５と、第１のＤＣオフセットキャンセラの動作を無効にすることができ、尚かつ、第２のＤＣオフセットキャンセラの時定数を変更することができる制御部７０とを備えている。【選択図】  図１
2006166310.tif 000002
【特許請求の範囲】
【請求項１】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第１の増幅器と、
波形整形された前記ベースバンド信号を増幅する第２の増幅器と、
前記第１の増幅器で増幅される前記ベースバンド信号のＤＣオフセット成分を除去する第１のＤＣオフセットキャンセラと、
前記第２の増幅器で増幅される前記ベースバンド信号のＤＣオフセット成分を除去する第２のＤＣオフセットキャンセラと、
前記第２の増幅器で増幅された信号をデジタル変換するＡ／Ｄ変換器と、
前記第１のＤＣオフセットキャンセラの動作を無効にすることができ、尚かつ、前記第２のＤＣオフセットキャンセラの時定数を変更することができる制御部とを備えた無線受信機。
【請求項２】
前記制御部は、前記第１のＤＣオフセットキャンセラの動作を停止させることによって該動作を無効にすることを特徴とする請求項1に記載の無線受信機。
【請求項３】
前記第１のＤＣオフセットキャンセラを前記第１の増幅器から電気的に切断するスイッチをさらに備え、
前記制御部は、前記スイッチを制御することによって前記第１のＤＣオフセットキャンセラの動作を無効にすることを特徴とする請求項1に記載の無線受信機。
【請求項４】
前記第１の増幅器の利得切替え幅が所定の閾値より小さい場合、前記第１のＤＣオフセットキャンセラの動作を無効にし、
前記第１の増幅器の利得切替え幅が所定の閾値より大きい場合、前記第１のＤＣオフセットキャンセラの動作を有効にすることを特徴とする請求項１に記載の無線受信機。
【請求項５】
前記第１の増幅器の切替え後の利得が所定の閾値より小さい場合、前記第１のＤＣオフセットキャンセラの動作を無効にし、
前記第１の増幅器の切替え後の利得が所定の閾値より大きい場合、前記第１のＤＣオフセットキャンセラの動作を有効にすることを特徴とする請求項１に記載の無線受信機。
【請求項６】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記第１のＤＣオフセットキャンセラの動作を無効にし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記第１のＤＣオフセットキャンセラの動作を有効にすることを特徴とする請求項1に記載の無線受信機。
【請求項７】
前記第１の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記第１のＤＣオフセットキャンセラの動作を有効にすることを特徴とする請求項６に記載の無線受信機。
【請求項８】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記第２のＤＣオフセットキャンセラの時定数を短くし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記第２のＤＣオフセットキャンセラの時定数を長くすることを特徴とする請求項1に記載の無線受信機。
【請求項９】
前記第１の増幅器または前記第２の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記第２のＤＣオフセットキャンセラの時定数を長くすることを特徴とする請求項８に記載の無線受信機。
【請求項１０】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第１の増幅器と、
波形整形された前記ベースバンド信号を増幅する第２の増幅器と、
前記第１の増幅器で増幅された前記ベースバンド信号のＤＣオフセット成分を除去する第１のＤＣオフセットキャンセラと、
前記第２の増幅器で増幅された前記ベースバンド信号の或る周波数帯域をカットすることができるＡＣ結合部と、
前記ＡＣ結合部を通過した前記ベースバンド信号をデジタル変換するＡ／Ｄ変換器と、
前記ＡＣ結合部の時定数を変更する制御部とを備えた無線受信機。
【請求項１１】
前記ＡＣ結合部は、
前記Ａ／Ｄ変換器と第１のノードとの間に接続された第１のキャパシタと、
前記第１のノードと第２のノードとの間に接続された第２のキャパシタと、
前記第２の増幅器の出力を前記第１のノードまたは前記第２のノードのいずれかに接続することができるスイッチとを含むことを特徴とする請求項１０に記載の無線受信機。
【請求項１２】
前記第１のキャパシタの容量は、前記第２のキャパシタの容量よりも大きいことを特徴とする請求項１１に記載の無線受信機。
【請求項１３】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記ＡＣ結合部の時定数を短くし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記ＡＣ結合部の時定数を長くすることを特徴とする請求項１０に記載の無線受信機。
【請求項１４】
前記第１の増幅器または前記第２の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記ＡＣ結合部の時定数を長くすることを特徴とする請求項１３に記載の無線受信機。
【請求項１５】
受信された無線信号をベースバンド信号へ復調する復調器と、
前記ベースバンド信号を増幅する第１の増幅器と、
波形整形された前記ベースバンド信号を増幅する第２の増幅器と、
前記第１の増幅器で増幅された前記ベースバンド信号のＤＣオフセット成分を除去する第１のＤＣオフセットキャンセラと、
前記ＡＣ結合部を通過した前記ベースバンド信号をデジタル変換し、入力インピーダンスが可変であるＡ／Ｄ変換器と、
前記第２の増幅器と前記Ａ／Ｄ変換器との間に接続されたキャパシタと、
前記Ａ／Ｄ変換器の入力インピーダンスを変更する制御部とを備えた無線受信機。
【請求項１６】
前記無線受信機はパケットごとに信号を受信し、
前記無線受信機が待機状態の場合には、前記制御部は前記Ａ／Ｄ変換器の入力インピーダンスを小さくし、
前記パケットのショートプリアンブルを受信している間に、前記制御部は前記Ａ／Ｄ変換器の入力インピーダンスを大きくすることを特徴とする請求項１５に記載の無線受信機。
【請求項１７】
前記第１の増幅器または前記第２の増幅器の利得が最後に切り替えられた時点から前記パケットのショートプリアンブルが終了するまでの間に、前記制御部は前記Ａ／Ｄ変換器の入力インピーダンスを大きくすることを特徴とする請求項１５に記載の無線受信機。
【請求項１８】
前記復調器は、受信信号をベースバンド信号へ直接変換する直行復調器であることを特徴とする請求項１、請求項１０または請求項１５のいずれかに記載の無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線受信機に関し、例えば、パケットにより信号を受信する無線受信機に関する
【背景技術】
【０００２】
無線受信機の小型化および低コスト化の要求に応じてダイレクトコンバージョン受信方式が開発された。ダイレクトコンバージョン受信方式は、受信した信号をベースバンド信号に直接変換する方式である。
【０００３】
ダイレクトコンバージョン受信方式では、ＤＣ（Direct Current）オフセットによる受信性能の劣化が問題となる。このＤＣオフセットを抑制するために、フィードバック型ＤＣオフセットキャンセラを可変利得増幅器（ＶＧＡ（Variable Gain Amplifier））に組み合わせるという技術がしばしば採用される。ＤＣオフセットをさらに充分に除去するためには、ＶＧＡを２段に分割し、各ＶＧＡに対してＤＣオフセットキャンセラを組み合わせる場合もある。
【０００４】
ＤＣオフセットキャンセラは、直流電流（ＤＣ）を阻止する機能を果たすためにハイパスフィルタの特性を必然的に備えている。これは、ＶＧＡの利得が切り替えられたときに、ＤＣオフセットキャンセラを通過する信号に過渡応答が重畳することを意味する。過渡応答は、自動利得制御（ＡＧＣ（Automatic Gain Controller））によって収束し得る。しかし、ＩＥＥＥ８０２．１１ａでは、パケットのヘッダ部分うちショートプリアンブルを受信する時間（例えば、４マイクロ秒）以内に自動利得制御（ＡＧＣ）を終了させなければならないと規定されている。よって、過渡応答の収束時間が長いと、ＡＧＣがＩＥＥＥ８０２．１１ａで規定された期間内に終了しないという問題が生じる。
【０００５】
そこで、ＤＣオフセットキャンセラのカットオフ周波数を高くすることによって、過渡応答を小さくすることが考えられる。しかし、カットオフ周波数を高く設定すると、受信信号の一部の周波数帯域も除去される。これは、受信特性が劣化することを意味する。特に、ＶＧＡを２段に分割している場合には、複数のＤＣオフセットキャンセラによって受信信号の特定周波数がカットオフされるので、受信特性の劣化が著しい。このように、ＶＧＡの利得切替え時の過渡応答の収束時間と受信特性とは、トレードオフの関係を有する。
【特許文献１】特開２００３−２２４４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１には、ＤＣオフセットキャンセラの時定数を一時的に変更する手法が記載されている。しかし、一時的にカットオフ周波数を高くすると、ＤＣオフセットが収束するまで受信信号を復調することが困難になる。特に、ＶＧＡを２段に分割している場合には、受信信号が著しく劣化するので、受信信号の復調がさらに困難になる。
【０００７】
ＩＥＥＥ８０２．１１ａに規定されたパケット通信方式においては、データだけでなく、パケットのヘッダ部分の復調も行う必要がある。従って、ヘッダ部分の復調を行うためには、カットオフ周波数は低い方が好ましい。
【０００８】
また、ＩＥＥＥ８０２．１１ａでは６４ＱＡＭなどの多値変調方式が採用されている。多値変調方式では、数ｍＶ程度の僅かなＤＣ成分が深刻な受信特性の劣化をもたらす場合がある。
【０００９】
そこで、ＤＣオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない無線受信機を提供する。
【課題を解決するための手段】
【００１０】
本発明に係る実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第１の増幅器と、波形整形された前記ベースバンド信号を増幅する第２の増幅器と、前記第１の増幅器で増幅される前記ベースバンド信号のＤＣオフセット成分を除去する第１のＤＣオフセットキャンセラと、前記第２の増幅器で増幅される前記ベースバンド信号のＤＣオフセット成分を除去する第２のＤＣオフセットキャンセラと、前記第２の増幅器で増幅された信号をデジタル変換するＡ／Ｄ変換器と、前記第１のＤＣオフセットキャンセラの動作を無効にすることができ、尚かつ、前記第２のＤＣオフセットキャンセラの時定数を変更することができる制御部とを備えている。
【００１１】
本発明に係る他の実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第１の増幅器と、波形整形された前記ベースバンド信号を増幅する第２の増幅器と、前記第１の増幅器で増幅された前記ベースバンド信号のＤＣオフセット成分を除去する第１のＤＣオフセットキャンセラと、前記第２の増幅器で増幅された前記ベースバンド信号の或る周波数帯域をカットすることができるＡＣ結合部と、前記ＡＣ結合部を通過した前記ベースバンド信号をデジタル変換するＡ／Ｄ変換器と、前記ＡＣ結合部の時定数を変更する制御部とを備えている。
【００１２】
本発明に係るさらに他の実施形態に従った無線受信機は、受信された無線信号をベースバンド信号へ復調する復調器と、前記ベースバンド信号を増幅する第１の増幅器と、波形整形された前記ベースバンド信号を増幅する第２の増幅器と、前記第１の増幅器で増幅された前記ベースバンド信号のＤＣオフセット成分を除去する第１のＤＣオフセットキャンセラと、前記ＡＣ結合部を通過した前記ベースバンド信号をデジタル変換し、入力インピーダンスが可変であるＡ／Ｄ変換器と、前記第２の増幅器と前記Ａ／Ｄ変換器との間に接続されたキャパシタと、前記Ａ／Ｄ変換器の入力インピーダンスを変更する制御部とを備えている。
【発明の効果】
【００１３】
本発明による無線受信機は、ＤＣオフセットを短時間で収束させ、尚且つ、受信特性の劣化が従来よりも少ない。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１５】
（第１の実施形態）
図１は、本発明に係る実施形態に従った無線受信機（以下、単に、受信機ともいう）１００のブロック図である。受信機１００は、ダイレクトコンバージョン受信方式を採用した受信機である。受信機１００は、アンテナ１０、低雑音増幅器（ＬＮＡ（Low Noise Amplifier））２０、直交復調器（ＱＤＥＭ）３０、第１の増幅器として可変利得増幅器（ＶＧＡ）４０、第１のＤＣオフセットキャンセラとして帯域固定ＤＣオフセットキャンセラ５０、ベースバンドローパスフィルタ（ＬＰＦ）６０、ＡＧＣ制御部７０、第２の増幅器として可変利得増幅器（ＶＧＡ）８０、第２のＤＣオフセットキャンセラとして帯域可変ＤＣオフセットキャンセラ９０（以下、単に、ＤＣオフセットキャンセラ９０ともいう）およびＡ／Ｄ変換器（ＡＤＣ（Analogue-Digital Converter））９５を備えている。
【００１６】
アンテナ１０で受信された高周波（ＲＦ）無線信号は、ＬＮＡ２０において増幅される。ＱＤＥＭ３０が、この増幅された信号をＩチャネルおよびＱチャネルの直交ベースバンド信号に直接周波数変換する。ＱＤＥＭ３０、ＶＧＡ４０、ＤＣオフセットキャンセラ５０、ＬＰＦ６０、ＡＧＣ制御部７０、ＶＧＡ８０、ＤＣオフセットキャンセラ９０およびＡＤＣ９５は、ＩチャネルおよびＱチャネルのそれぞれに対応して設けられている。以下、Ｉチャネルに関する構成および動作を説明する。Ｑチャネルに関する構成は、Ｉチャネルのそれと同様であるので説明を省略する。
【００１７】
ＶＧＡ４０は、これらの直交ベースバンド信号を増幅する。ＤＣオフセットキャンセラ５０は、ＶＧＡ４０に対して並列に接続されており、ＶＧＡ４０の出力をＶＧＡ４０の入力へフィードバックする。これにより、ＤＣオフセットキャンセラ５０は、ＶＧＡ４０で増幅されるベースバンド信号のＤＣオフセット成分を除去することができる。
【００１８】
ＬＰＦ６０は、ＶＧＡ４０の出力に接続されており、ＶＧＡ４０で増幅された信号を所望の周波数帯域の信号に波形整形する。さらに、直交ベースバンド信号は、ＶＧＡ８０において適正なレベルに増幅される。帯域可変ＤＣオフセットキャンセラ９０は、ＶＧＡ８０に対して並列に接続されており、ＶＧＡ８０の出力をＶＧＡ８０の入力へフィードバックする。これにより、ＤＣオフセットキャンセラ９０は、ＶＧＡ８０で増幅されるベースバンド信号のＤＣオフセット成分を除去することができる。
【００１９】
ＡＤＣ９５は、ＶＧＡ８０の出力に接続されており、ＶＧＡ８０で増幅された信号をディジタル信号に変換する。その後、このディジタル信号は、図示していないディジタル回路によって復調される。
【００２０】
ＡＧＣ制御部７０は、ＶＧＡ４０、８０、ＤＣオフセットキャンセラ５０およびＤＣオフセットキャンセラ９０に接続されている。ＡＧＣ制御部７０は、ＶＧＡ４０、８０の利得を制御する。また、ＡＧＣ制御部７０は、ＤＣオフセットキャンセラ９０の時定数を変更し、それにより、ＤＣオフセットキャンセラ９０のハイパス特性を制御することができる。さらに、ＡＧＣ制御部７０は、ＤＣオフセットキャンセラ５０の動作を停止させることができる。ＡＧＣ制御部７０は、例えば、ＣＰＵを含み、プログラム制御されることによってＶＧＡ４０、８０およびＤＣオフセットキャンセラ５０、９０へ命令を出力する。
【００２１】
図２は、１パケットを受信する間のＤＣオフセットキャンセラ５０および９０の動作を示すタイミング図である。パケットのヘッダ部のうちショートプリアンブルを受信している間（時点ｔ０〜ｔ１）に、ＶＧＡ４０、８０の利得が切り替えられる。この利得の切り替えによって、過渡応答が発生する（図３参照）。
【００２２】
時点ｔ０〜ｔ１において、ＤＣオフセットキャンセラ５０は動作を停止しており、尚且つ、ＤＣオフセットキャンセラ９０の時定数は短い。
【００２３】
従来においては、複数のＤＣオフセットキャンセラが総て動作していた。各ＤＣオフセットキャンセラの時定数（カットオフ周波数）が等しく設定されていたとしても、受信信号は、複数のＤＣオフセットキャンセラを通過することによって著しく劣化する。
【００２４】
しかし、第1の実施形態においては、ＤＣオフセットキャンセラ９０は有効に動作しているが、ＤＣオフセットキャンセラ５０はその動作を停止している。これにより、ＤＣオフセットキャンセラ５０を通過することによる受信信号の劣化が無い。従って、第1の実施形態によれば、受信特性の劣化が従来よりも小さくなり、パケットのヘッダ部の復調が充分に可能となる。
【００２５】
また、図３に示すように、ＤＣオフセットキャンセラ９０の時定数が短いと、ＤＣオフセットキャンセラ９０は過渡応答を短時間に収束させることができる。即ち、第1の実施形態は、高速にＤＣオフセットを収束させることができ、これにより、ショートプリアンブルの受信期間内にＡＧＣを終了させることができる。このように、ＤＣオフセットキャンセラ５０の動作が無効であり、尚且つ、ＤＣオフセットキャンセラ９０の時定数が短い状態を“高速モード”という。なお、“ＤＣオフセットキャンセラ５０の動作を無効にする“とは、ＤＣオフセットキャンセラ５０の動作を停止させることの他、ＤＣオフセットキャンセラ５０の動作の影響を受信信号に与えないことを意味する。
【００２６】
次に、時点ｔ１において、ＤＣオフセットキャンセラ５０の動作を開始し、尚且つ、ＤＣオフセットキャンセラ９０の時定数を長くする。ＤＣオフセットキャンセラ５０の時定数は、ＤＣオフセットキャンセラ９０の時定数と同程度またはそれよりも長く設定されている。従って、ＤＣオフセットキャンセラ５０の動作を開始するが、ＤＣオフセットキャンセラ５０および９０の時定数がともに長いので、カットオフ周波数が低くなる。その結果、受信機１００は、良好な受信特性を得ることができる。このように、ＤＣオフセットキャンセラ５０の動作が有効であり、尚且つ、ＤＣオフセットキャンセラ９０の時定数が長い状態を“通常モード”という。なお、“ＤＣオフセットキャンセラ５０の動作を有効にする“とは、ＤＣオフセットキャンセラ５０を動作させ、尚且つ、このＤＣオフセットキャンセラ５０の動作の影響を受信信号に与えることを意味する。
【００２７】
高速モードから通常モードへの切り替えのタイミング（時点ｔ１）は、少なくとも、ショートプリアンブルが終了する以前の時点である必要がある。ＡＧＣは、ショートプリアンブルを受信している間に終了させる必要があるからである。また、時点ｔ１は、少なくとも、ＶＧＡ４０および８０が最後に切り替えられた以降の時点である必要がある。ＤＣオフセットキャンセラ９０は、ＶＧＡ４０および８０が切り替えられたときに生じる過渡応答を総て短時間で収束させなければならないからである。
【００２８】
第１の実施形態は、図４に示すように、時点ｔ０以前から高速モードであってもよい。即ち、受信機１００は、パケットを受信する前の待受け状態の間も高速モードを維持してよい。これにより、受信機１００は、時点ｔ０においてモードを変更する必要がない。
【００２９】
通常、パケット通信用の受信機は、待受け状態のときにＶＧＡの利得を最大にしている。データを受信するより前にヘッダを感知し、これにより、受信機が迅速にＡＧＣ制御を実行することを可能とするためである。この待受け状態において、受信機は、信号の復調を必要としないが、ヘッダ部の受信から迅速にＡＧＣを開始することが必要である。従って、ＤＣオフセットキャンセラ９０は、カットオフ周波数の高い高速モードで待受けることが好ましい。
【００３０】
ＤＣオフセットキャンセラ５０および９０の各動作は、モード変更時に同時に切り替えられてもよい。しかし、ＤＣオフセットキャンセラ５０および９０の切替えは、実質的に同時であればよく、完全に同時である必要は必ずしもない。
【００３１】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従った受信機２００のブロック図である。受信機２００は、スイッチ９９をさらに備えている点で受信機１００と異なる。第２の実施形態では、ＤＣオフセットキャンセラ５０の動作を無効にするために、ＤＣオフセットキャンセラ５０が動作しているか否かに関わらず、ＤＣオフセットキャンセラ５０をＶＧＡ４０から電気的に切断する。
【００３２】
スイッチ９９は、ＶＧＡ４０とＤＣオフセットキャンセラ５０との間に接続されている。第２の実施形態では、スイッチ９９は、ＶＧＡ４０の出力とＤＣオフセットキャンセラ５０の入力との間に接続されている。しかし、スイッチ９９は、ＶＧＡ４０の入力とＤＣオフセットキャンセラ５０の出力との間に接続されていてもよい。
【００３３】
次に、受信機２００の動作を説明する。高速モードでは、ＡＧＣ制御部７０はスイッチ９９をオフにする。これにより、ＤＣオフセットキャンセラ５０は、ＶＧＡ４０から電気的に切断される。その結果、ＤＣオフセットキャンセラ５０が動作しているか否かに関わらず、ＤＣオフセットキャンセラ５０の動作は無効になる。
【００３４】
一方、通常モードでは、ＡＧＣ制御部７０はスイッチ９９をオンにする。これにより、ＤＣオフセットキャンセラ５０は、ＶＧＡ４０に電気的に接続される。その結果、ＤＣオフセットキャンセラ５０の動作は有効になる。勿論、このとき、ＤＣオフセットキャンセラ５０は動作している。
【００３５】
第２の実施形態による受信機２００の他の動作は、第１の実施形態による受信機１００の動作と同様であるので、説明を省略する。
【００３６】
第２の実施形態において、ＡＧＣ制御部７０は、ＤＣオフセットキャンセラ５０を制御する必要が無く、スイッチ９９を制御すれば足りる。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００３７】
（第３の実施形態）
図６は、本発明に係る第３の実施形態に従った受信機３００のブロック図である。なお、図６から図９において、理解を容易にするために、Ｉチャネルの構成のみが図示され、Ｑチャネルの構成の図示は省略されている。
【００３８】
受信機３００は、ＶＧＡ８０の出力とＡＤＣ９５の入力との間に、スイッチ３１０およびカットオフ周波数可変型ＡＣ結合部（以下、単に、ＡＣ結合部という）３０１を備えている。ＡＧＣ制御部７０は、スイッチ９９および３１０を制御する。ＡＣ結合部３０１は、第１のキャパシタとしてキャパシタ３３０と、第２のキャパシタとしてキャパシタ３２０を含む。キャパシタ３３０は、スイッチ３１０の第１の端子Ｔ１とＡＤＣ９５との間に接続されている。キャパシタ３２０は、スイッチ３１０の第２の端子Ｔ２とキャパシタ３３０との間に接続されている。第１の端子Ｔ１および第２の端子Ｔ２は、第１のノードおよび第２のノードとしてよい。第１のノードは、キャパシタ３３０の近傍に設けられてもよい。キャパシタ３２０の容量は、キャパシタ３３０の容量よりも非常に小さい。スイッチ３１０は、ＶＧＡ８０の出力を第１の端子Ｔ１または第２の端子Ｔ２のいずれかに接続することができる。
【００３９】
キャパシタによるＡＣ結合は、ＤＣオフセット除去効果およびハイパス特性を有している。カットオフ周波数はＡＣ結合の容量に反比例する。
【００４０】
次に、受信機３００の動作を説明する。高速モードでは、ＡＧＣ制御部７０はスイッチ９９をオフにする。これにより、第２の実施形態と同様に、ＤＣオフセットキャンセラ５０の動作は無効になる。
【００４１】
ＡＧＣ制御部７０は、ＶＧＡ８０の出力を第２の端子Ｔ２に接続するようにスイッチ３１０を制御する。これにより、キャパシタ３２０およびキャパシタ３３０は、ＶＧＡ８０とＡＤＣ９５との間に直列に接続される。ここで、キャパシタ３２０の容量Ｃ３２０はキャパシタ３３０の容量Ｃ３３０に比べて非常に小さい。例えば、容量Ｃ３２０は、容量Ｃ３３０の１０分の１である。よって、ＡＣ結合部３０１の全体の容量Ｃ３０１（式１参照）は、容量Ｃ３２０の影響を受けて、容量Ｃ３３０よりも非常に小さくなる。
Ｃ３０１＝１／（（１／Ｃ３２０）＋（１／Ｃ３３０））    （式１）
これにより、ＡＣ結合部３０１の時定数が短くなり、カットオフ周波数が高くなる。
【００４２】
一方、通常モードでは、ＡＧＣ制御部７０はスイッチ９９をオンにする。これにより、第２の実施形態と同様に、ＤＣオフセットキャンセラ５０の動作は有効になる。
【００４３】
ＡＧＣ制御部７０は、ＶＧＡ８０の出力を第１の端子Ｔ１に接続するようにスイッチ３１０を制御する。これにより、キャパシタ３３０が、ＶＧＡ８０とＡＤＣ９５との間に接続され、キャパシタ３２０はこれらの間に接続されない。ここで、キャパシタ３３０の容量Ｃ３３０は、式１の容量Ｃ３０１に比べて非常に大きい。よって、ＡＣ結合部３０１の時定数が長くなり、カットオフ周波数が低くなる。
【００４４】
このように、第３の実施形態は、ＤＣオフセットキャンセラ９０を制御することなく、ＡＣ結合部３０１を制御することによって、高速モードおよび通常モードを実現することができる。
【００４５】
また、ＤＣオフセットキャンセラ５０および９０がＤＣオフセットを除去し、さらに、ＡＣ結合３０１が、受信信号に残留するＤＣオフセットを除去することができる。多値変調方式を採用する無線ＬＡＮの受信機は、ベースバンド信号に残留する僅かなＤＣオフセットが受信機の特性を大きく劣化させる。従って、第３の実施形態は、多値変調方式を採用する受信機に特に有効である。
【００４６】
キャパシタ３２０の容量は小さいので、ＩＣ内に集積化することができる。これにより、受信機のコストが低減する。また、受信機を小型化することができる。さらに、第３の実施形態は、第２の実施形態と同様の効果を有する。
【００４７】
（第４の実施形態）
図７は、本発明に係る第４の実施形態に従った受信機４００のブロック図である。受信機４００は、ＶＧＡ８０の出力とＡＤＣ９５の入力との間に接続されたバッファ増幅器４１０をさらに備えている。受信機４００の他の構成要素は、第３の実施形態による受信機３００と同様でよい。
【００４８】
このように、バッファ増幅器４１０を設けると、ＶＧＡ８０から出力された信号がさらに増幅される。よって、ＡＣ結合部３０１において、バッファ増幅器４１０によって増幅された信号からＤＣオフセットを除去する必要がある。また、ＡＣ結合部３０１は、ＶＧＡ８０の入力部分においてＤＣによるベースバンド信号の飽和を防止することができないので、ＤＣオフセットキャンセラ９０は依然として有用である。
【００４９】
第４の実施形態は、第３の実施形態と同様の効果を有する。
【００５０】
（第５の実施形態）
図８は、本発明に係る第５の実施形態に従った受信機５００のブロック図である。受信機５００は、ＤＣオフセットキャンセラ９０を有しない。受信機５００の他の構成要素は、第３の実施形態による受信機３００と同様でよい。
【００５１】
ＶＧＡ８０の入力において、ベースバンド信号がＤＣにより飽和しない場合には、ＤＣオフセットキャンセラ９０は不要である。これにより、受信機は小型化され得る。また、受信機のコストが低減する。
【００５２】
本実施形態のスイッチ９９および３１０の動作は、第３の実施形態のそれと同様である。これにより、第５の実施形態は、第３の実施形態と同様の効果を有する。
【００５３】
第３、第４および第５の実施形態において、ＡＧＣ制御部７０は、スイッチ９９によってＤＣオフセットキャンセラ５０の動作を有効／無効に切り替えていた。しかし、ＡＧＣ制御部７０は、第１の実施形態と同様に、ＤＣオフセットキャンセラ５０の動作を停止／開始させることによってＤＣオフセットキャンセラ５０の動作を無効／有効にしてよい。
【００５４】
（第６の実施形態）
図９は、本発明に係る第６の実施形態に従った受信機６００のブロック図である。受信機６００では、ＤＣオフセットキャンセラ５０の利得が可変である。また、受信機５００は、スイッチ９９を有しない。受信機６００の他の構成要素は、第５の実施形態による受信機５００と同様でよく、ＤＣオフセットキャンセラ９０が設けられていない。
【００５５】
次に、受信機６００の動作を説明する。高速モードでは、ＡＧＣ制御部７０はＤＣオフセットキャンセラ５０の動作を無効にせず、ＤＣオフセットキャンセラ５０の時定数を短くする。これにより、ＤＣオフセットキャンセラ５０のカットオフ周波数が高くなるので、ベースバンド信号のＤＣオフセットを除去することができる。ここで、受信機６００はＤＣオフセットキャンセラ９０を有しないので、受信特性の劣化は比較的少ない。
【００５６】
一方、通常モードでは、ＡＧＣ制御部７０は、ＤＣオフセットキャンセラ５０の時定数を短くする。
【００５７】
このように、本実施形態のＤＣオフセットキャンセラ５０は、高速モードおよび通常モードにおいて、第３の実施形態のＤＣオフセットキャンセラ９０と同様に動作する。これにより、第６の実施形態は、第５の実施形態と同様の効果を有する。
【００５８】
（第７の実施形態）
図１０は、本発明に係る第７の実施形態に従った受信機７００のＡＤＣ９６およびキャパシタ３３０の構成を示す回路図である。第７の実施形態による構成は、第３から第６の実施形態のそれぞれにおけるスイッチ３１０、ＡＣ結合部３０１およびＡＤＣ９５に代えて適用することができる。第７の実施形態の他の構成は、第３から第６の実施形態のいずれかの構成と同様でよい。
【００５９】
ＡＤＣ９６は、スイッチ７１０と、入力インピーダンスとして抵抗Ｒ１、Ｒ２とを備えている。抵抗Ｒ１は、基準電位（例えば、グランド）と端子Ｔ３との間に接続されている。抵抗Ｒ２は、基準電位と端子Ｔ４との間に接続されている。端子Ｔ３およびＴ４は、ＡＤＣ９６の出力に接続されている。スイッチ７１０は、ＡＧＣ制御部（図示せず）の制御を受けて、端子Ｔ３またはＴ４をキャパシタ３３０に接続することができる。
【００６０】
キャパシタ３３０は、第３から第６の実施形態のいずれかに含まれるＶＧＡ８０の出力またはバッファ増幅器４１０の出力とＡＤＣ９６の入力との間に接続されている。
【００６１】
次に、受信機７００の動作を説明する。ここで、抵抗Ｒ１のインピーダンスは、抵抗Ｒ２のインピーダンスよりも大きいものとする。
【００６２】
まず、高速モードでは、ＡＧＣ制御部はスイッチ７１０を端子Ｔ４に接続する。これにより、ＡＤＣ９６の入力インピーダンスが小さくなる。その結果、キャパシタ３３０および抵抗Ｒ２からなるＲＣ回路の時定数が短くなり、カットオフ周波数が高くなる。
【００６３】
通常モードでは、ＡＧＣ制御部はスイッチ７１０を端子Ｔ３に接続する。これにより、ＡＤＣ９６の入力インピーダンスが比較的大きくなる。その結果、キャパシタ３３０および抵抗Ｒ２からなるＲＣ回路の時定数が短くなり、カットオフ周波数が高くなる。
【００６４】
このように、ＡＤＣ９６およびキャパシタ３３０は、第３から第６の実施形態におけるＡＣ結合３０１およびスイッチ３１０と同様に機能することができる。
【００６５】
（第８の実施形態）
第１から第７の実施形態は、ダイレクトコンバージョン受信方式を採用した無線受信機であった。しかし、本発明は、ベースバンド信号の状態で増幅の利得を切り替える任意の無線方式に適用することができる。例えば、図１１は、スーパーヘテロダイン方式の一種であるスライディングＩＦ（Intermediate Frequency）を用いた受信機８００のブロック図である。受信機８００は、中間周波数帯（ＩＦ）でチャネル選択をおこなわず、ベースバンドにてチャネル選択を行う。従って、受信信号に対するＡＧＣはベースバンドで実行される。これにより、ダイレクトコンバージョン方式と同様にＤＣオフセットにおいて過渡応答が発生する。
【００６６】
しかし、受信機８００は、ＶＧＡ４０からＡＤＣ９５まで第１の実施形態による受信機１００と同様の構成を有する。従って、受信機８００は、ＤＣオフセットを第１の実施形態と同様に適切に除去することができる。
【００６７】
第８の実施形態のＶＧＡ４０からＡＤＣ９５までの構成は、第１の実施形態の構成に代えて、第２から第７の実施形態の構成のいずれを採用してもよい。
【００６８】
（第９の実施形態）
第１から第５の実施形態において、ＡＧＣ７０は、ＶＧＡ４０の利得切替え幅、もしくは、ＶＧＡ４０の利得切替え後の利得に基づいて、ＤＣオフセットキャンセラ５０の動作を制御してもよい。
【００６９】
通常、図３に示す過渡応答の尖塔値は、ＶＧＡ４０の利得切替え幅または利得切替え後の利得によって異なる。例えば、利得切替え幅が小さい場合には、この尖塔値は小さい。また、利得切替え後の利得が低い場合もまた、この尖塔値は小さくなる。
【００７０】
利得切替え幅または利得切替え後の利得が或る閾値よりも小さい場合、ＤＣオフセットの過渡応答が小さいので、ＤＣオフセットキャンセラ５０の動作を無効にしたとしても、ＬＰＦ６０の入力部がＤＣオフセットによって飽和することがない。従って、ＤＣオフセットキャンセラ５０の動作を無効にすることによって、受信機は、高速モードでＤＣオフセットを収束させることができる。
【００７１】
一方、利得切替え幅または利得切替え後の利得が或る閾値より大きい場合、ＤＣオフセットの過渡応答が大きくなるので、ＤＣオフセットキャンセラ５０の動作を有効にする。これにより、受信機は、通常モードで大きな過渡応答を収束させることができる。
【００７２】
[利得切替え幅に基づく動作モードの変更]
例えば、現在のＶＧＡ４０の利得がＧａ(ｄＢ)であり、これから切り替える（切替え後の）利得がＧｂ（ｄＢ）であるとする。｜Ｇａ−Ｇｂ｜≦Ｇｐ１の場合、受信機は、高速モードで動作し、｜Ｇａ−Ｇｂ｜＞Ｇｐ１の場合、受信機は、通常モードで動作する。ただし、Ｇｐ１は、所定の閾値とする。
【００７３】
[切替後の利得に基づく動作モードの変更]
例えば、Ｇｂ≦Ｇｐ２の場合、受信機は高速モードで動作し、Ｇｂ＞Ｇｐ２の場合、受信機は通常モードで動作する。ただし、Ｇｐ２は、所定の閾値とする。
【００７４】
[利得切替え幅および切替後の利得の組合わせに基づく動作モードの変更]
例えば、｜Ｇａ−Ｇｂ｜≦Ｇｐ１、かつ、Ｇｂ≦Ｇｐ２の場合に、受信機は高速モードで動作し、それ以外の場合に、受信機は通常モードで動作する。
【００７５】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７６】
【図１】本発明に係る実施形態に従った受信機１００のブロック図。
【図２】１パケットを受信する間のＤＣオフセットキャンセラ５０および９０の動作を示すタイミング図。
【図３】図３は、ＤＣオフセットの過渡応答特性を示すグラフ。
【図４】１パケットを受信する前後のＤＣオフセットキャンセラ５０および９０の動作を示すタイミング図。
【図５】本発明に係る第２の実施形態に従った受信機２００のブロック図。
【図６】本発明に係る第３の実施形態に従った受信機３００のブロック図。
【図７】本発明に係る第４の実施形態に従った受信機４００のブロック図。
【図８】本発明に係る第５の実施形態に従った受信機５００のブロック図。
【図９】本発明に係る第６の実施形態に従った受信機６００のブロック図。
【図１０】本発明に係る第７の実施形態に従った受信機７００のＡＤＣ９６およびキャパシタ３３０の構成を示す回路図。
【図１１】本発明に係る第８の実施形態に従った受信機８００のＡＤＣ９６およびキャパシタ３３０の構成を示す回路図。
【符号の説明】
【００７７】
１００  無線受信機
１０  アンテナ
２０  ＬＮＡ
３０  復調器
４０  第１の増幅器
５０  第１のＤＣオフセットキャンセラ
８０  第２の増幅器
９０  第２のＤＣオフセットキャンセラ
９５  Ａ／Ｄ変換器
７０  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006166310.tif 000009
【図８】
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【図９】
2006166310.tif 000011
【図１０】
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【図１１】
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