(57)【要約】【課題】  ＥＳＤ保護回路において外部からの静電気を均等に放電させることができる複数のトランジスタを含み、かつＥＳＤ保護回路用トランジスタ及び駆動回路用トランジスタを混在させることができる半導体装置を提供することを課題とする。【解決手段】  それぞれ複数のソース領域（Ｓ）、チャネル領域及びドレイン領域（Ｄ）がリング状に形成される第１の拡散領域（５０１）と、それぞれが複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される複数の第１のゲート電極（５０２）とを有する半導体装置が提供される。【選択図】        図５
2006237518.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数のソース領域、チャネル領域及びドレイン領域がリング状に形成される第１の拡散領域と、
それぞれが前記複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される複数の第１のゲート電極と
を有する半導体装置。
【請求項２】
さらに、前記第１の拡散領域に対して同心円状に形成され、それぞれ複数のソース領域、チャネル領域及びドレイン領域がリング状に形成される第２の拡散領域と、
それぞれが前記第２の拡散領域の複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される複数の第２のゲート電極と
を有する請求項１記載の半導体装置。
【請求項３】
さらに、前記第１の拡散領域の内側領域の上方に形成され、前記ドレイン領域に接続されるボンディングパッドを有する請求項１又は２記載の半導体装置。
【請求項４】
前記第１の拡散領域は、半導体チップの外縁部に形成される請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記第１の拡散領域に対して同心円状に形成され、前記ソース領域に接続されるリング状のバックゲートの第３の拡散領域を有する請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊（ＥＳＤ：Electrostatic discharge）保護回路に使用可能な半導体装置に関する。
【背景技術】
【０００２】
下記の特許文献１には、ゲート電極がリング状に配置され、ゲート電極の内周側及び外周側にそれぞれ略同芯円状にドレイン領域及びソース領域が配置されたＥＳＤ保護回路が示されている。しかし、この形状の場合、ＥＳＤ保護回路のみの用途であり、駆動回路用トランジスタとの混在は困難である。
【０００３】
また、下記の特許文献２では、コア領域及びＩＯ領域間にＥＳＤ保護回路が設けられ、特許文献１と同様に、ゲート電極、ドレイン領域及びソース領域がリング状に形成される。そのため、ＥＳＤ保護回路用トランジスタと駆動回路用トランジスタとの混在は困難である。
【０００４】
また、下記の特許文献３には、正Ｎ辺多角形の形状を備えたＥＳＤ保護回路が示され、ゲート電極がリング状に形成されたＥＳＤ保護回路が示されている。そのため、ＥＳＤ保護回路用トランジスタと駆動回路用トランジスタとの混在は困難である。
【０００５】
【特許文献１】特開平６−１４０５８３号公報
【特許文献２】特開２０００−２３６０６５号公報
【特許文献３】特表平１０−５０７０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＥＳＤ保護回路において外部からの静電気を均等に放電させることができる複数のトランジスタを含み、かつＥＳＤ保護回路用トランジスタ及び駆動回路用トランジスタを混在させることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、それぞれ複数のソース領域、チャネル領域及びドレイン領域がリング状に形成される第１の拡散領域と、それぞれが複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される複数の第１のゲート電極とを有する半導体装置が提供される。
【発明の効果】
【０００８】
第１の拡散領域をリング状に形成することにより、複数のトランジスタが均等に配置されるので、外部からの静電気を複数のトランジスタに均等に分散して放電させることができ、ＥＳＤ耐圧が向上する。また、複数の第１のゲート電極が形成されるので、一部のトランジスタをＥＳＤ保護回路用トランジスタ、他の一部のトランジスタを駆動回路用トランジスタとして使用することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態によるＥＳＤ保護回路を含む半導体装置の構成例を示す回路図である。半導体装置は、ボンディングパッド１０１、ＥＳＤ保護回路１１１及び入出力回路１１２を有する。
【００１０】
まず、ＥＳＤ保護回路１１１の構成を説明する。ＰチャネルＭＯＳ電界効果トランジスタ（ＦＥＴ）１０３は、寄生ダイオード１０２を有し、ゲート及びソースが電源端子（固定電位端子）に接続され、ドレインがボンディングパッド１０１に接続される。寄生ダイオード１０２は、アノードがボンディングパッド１０１に接続され、カソードが電源端子に接続される。ＮチャネルＭＯＳＦＥＴ１０５は、寄生ダイオード１０４を有し、ゲート及びソースがグランド端子（固定電位端子）に接続され、ドレインがボンディングパッド１０１に接続される。寄生ダイオード１０４は、カソードがボンディングパッド１０１に接続され、アノードがグランド端子に接続される。ＦＥＴ１０３及び寄生ダイオード１０２の構成は、後に図２を参照しながら詳細に説明する。
【００１１】
次に、ＥＳＤ保護回路１１１の動作を説明する。この半導体装置が基板に装着されておらず、電源が供給されていないときに半導体装置の外部端子に静電気が印加されることがある。半導体装置は、外部端子として、ボンディングパッド１０１の端子、電源端子及びグランド端子を有する。
【００１２】
電源端子を基準としてボンディングパッド１０１に正の静電気が印加されると、ボンディングパッド１０１から寄生ダイオード１０２を介して電源端子に電流Ｉ１が流れ、静電気を逃がすことができる。
【００１３】
電源端子を基準としてボンディングパッド１０１に負の静電気が印加されると、電源端子からＦＥＴ１０３を介してボンディングパッド１０１に電流Ｉ２が流れ、静電気を逃がすことができる。この際、ＦＥＴ１０３は、バイポーラトランジスタとして機能する。
【００１４】
グランド端子を基準としてボンディングパッド１０１に正の静電気が印加されると、ボンディングパッド１０１からＦＥＴ１０５を介してグランド端子に電流Ｉ３が流れ、静電気を逃がすことができる。この際、ＦＥＴ１０５は、バイポーラトランジスタとして機能する。
【００１５】
グランド端子を基準としてボンディングパッド１０１に負の静電気が印加されると、グランド端子から寄生ダイオード１０４を介してボンディングパッド１０１に電流Ｉ４が流れ、静電気を逃がすことができる。
【００１６】
なお、必要なＥＳＤ耐圧を確保するため、ＦＥＴ１０３及び１０５の回路を複数並列に接続するのが好ましい。並列数を多くするほど、大電流を流すことが可能になり、ＥＳＤ耐圧が上がる。以下、必要なＥＳＤ耐圧を確保するため、ＦＥＴ１０３及び１０５の回路を複数並列に接続する場合を説明する。
【００１７】
次に、入出力回路１１２の構成を説明する。ＰチャネルＭＯＳＦＥＴ１０６は、ゲートがインバータ１０８の出力端子（電位変動可能な端子）に接続され、ソースが電源端子に接続され、ドレインがボンディングパッド１０１に接続される。ＮチャネルＭＯＳＦＥＴ１０７は、ゲートがインバータ１１３の出力端子（電位変動可能な端子）に接続され、ソースがグランド端子に接続され、ドレインがボンディングパッド１０１に接続される。インバータ１１０の入力端子は、抵抗１０９を介してボンディングパッド１０１に接続される。
【００１８】
次に、入出力回路１１２の動作を説明する。出力回路は、駆動回路用ＦＥＴ１０６，１０７及びインバータ１０８，１１３を有する。インバータ１０８及び１１３にハイレベルを入力すると、ＦＥＴ１０６及び１０７のゲートはローレベルになる。ＦＥＴ１０６はオン、ＦＥＴ１０７はオフになり、ボンディングパッド１０１からはハイレベルを出力することができる。逆に、インバータ１０８及び１１３にローレベルを入力すると、ＦＥＴ１０６及び１０７のゲートはハイレベルになる。ＦＥＴ１０６はオフ、ＦＥＴ１０７はオンになり、ボンディングパッド１０１からはローレベルを出力することができる。以下、必要な駆動能力を確保するため、ＦＥＴ１０６及び１０７の回路を複数並列に接続する場合を説明する。
【００１９】
入力回路は、抵抗１０９及びインバータ１１０を有する。ボンディングパッド１０１に信号を入力する際には、インバータ１０８にローレベルを入力し、インバータ１１３のハイレベルを入力することにより、ＦＥＴ１０６及び１０７をオフにする。ボンディングパッド１０１に信号が入力されると、その信号はインバータ１１０により増幅されて内部回路に供給される。
【００２０】
なお、入力回路を設けない場合には、ＦＥＴ１０６及び１０７のゲートを相互に接続し、そのゲートに同じ信号を入力してもよい。
【００２１】
図２は、図１のＰチャネルＭＯＳＦＥＴ１０３の構成例を示す断面図である。Ｎ型ウエル２０１内には、バックゲート領域２０２、ソース領域Ｓ及びドレイン領域Ｄが形成される。バックゲート領域２０２はＮ+領域、ソース領域Ｓ及びドレイン領域ＤはＰ型不純物領域である。ソース領域Ｓ及びドレイン領域Ｄ間には、チャネル領域が形成される。ゲート電極Ｇは、チャネル領域上にゲート絶縁膜を介して形成される。バックゲート領域２０２は、ソース領域Ｓに接続され、その相互接続点は電源端子に接続される。寄生ダイオード１０２は、Ｐ型のドレイン領域Ｄ、Ｎ型ウエル２０１及びＮ+型のバックゲート領域２０２により形成される。図１のＦＥＴ１０３、１０５、１０６及び１０７は、バックゲート領域がソース領域に接続される。
【００２２】
図３は、図１の半導体装置の複数のＦＥＴの通常構成例を示す表面図であり、説明の簡単のために拡散領域３０１及びゲート電極３０２のみを示す。図４は、図３の複数のＦＥＴにソース電極４０３及びドレイン電極４０４を追加した半導体装置の表面図である。
【００２３】
拡散領域３０１は、それぞれ複数のソース領域Ｓ、ドレイン領域Ｄ及びチャネル領域を有し、四角形の形状である。複数のゲート電極３０２は、それぞれ複数のチャネル領域上にゲート絶縁膜を介して形成される。ソース電極４０３は、コンタクト部４０５を介してすべてのＦＥＴのソース領域Ｓに接続される。ドレイン電極４０４は、コンタクト部４０６を介してすべてのＦＥＴのドレイン領域Ｄに接続される。ソース電極４０３は電源端子又はグランド端子に接続され、ドレイン電極４０４はボンディングパッド１０１に接続される。
【００２４】
複数のＦＥＴは、一直線上に並ぶ。中央部のＦＥＴはソース領域及びドレイン領域が隣のＦＥＴと共用されるが、両端のＦＥＴはソース領域及びドレイン領域が他のＦＥＴと共用されない。このように中央部と両端とで不均一な部分があると、静電気が印加されたときに、一部のＦＥＴに電荷が集中し易い傾向にある。拡散領域３０１の両端のＦＥＴが破壊されるケースが多いという問題点がある。また、ＥＳＤ保護回路は、ボンディングパッド１０１に近い側の図の右端のＦＥＴが破壊され易いという問題点がある。
【００２５】
ＥＳＤ保護回路は、外部からの静電気等に対して均等に電荷を抜く（逃がす）ことにより、ＥＳＤ耐圧を上げることが可能であるが、不均一な部分があるとそこへ電荷が集中し、低い電圧で静電破壊を起こし易く、結果的にＥＳＤ耐圧が低くなる。したがって、ＥＳＤ保護回路をいかに均一に作るかということが１つのポイントであり、本実施形態の目的でもある。
【００２６】
図５は、本実施形態による図１の半導体装置の複数のＦＥＴの構成例を示す表面図であり、説明の簡単のために拡散領域５０１及びゲート電極５０２のみを示す。図７は、図５の複数のＦＥＴにソース電極７０１、ドレイン電極７０２及び第２の配線層７０３を追加した表面図である。図８は、図７のａ−ａ線の断面を矢印の方向から見た断面図である。図９は、図７のｂ−ｂ線に沿った断面図である。
【００２７】
拡散領域５０１は、それぞれ複数のソース領域Ｓ、チャネル領域及びドレイン領域Ｄがリング状に形成され、その輪郭が円形である。チャネル領域は、ソース領域Ｓ及びドレイン領域間に形成される。複数のゲート電極５０２は、それぞれが複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される。１個のＦＥＴは、ソース領域Ｓ、チャネル領域、ドレイン領域Ｄ及びゲート電極５０２を有する。各ＦＥＴは、隣接するＦＥＴに対してソース領域Ｓ及びドレイン領域Ｄを共用している。すべてのＦＥＴは、同じ構成を有するので、外部から静電気が印加されるとすべてのＦＥＴに均等に分散して電荷を逃がすことができ、ＥＳＤ耐圧が向上する。
【００２８】
ソース電極７０１及びドレイン電極７０２は、第１の配線層内に形成される。ソース電極７０１は、コンタクト部を介してソース領域Ｓに接続される。ドレイン電極７０２は、コンタクト部を介してドレイン領域Ｄに接続される。第２の配線層７０３は、リング状の拡散領域５０１の中心点の上方に形成され、ビア部を介してドレイン電極７０２に接続される。また、第２の配線層７０２は、ボンディングパッド１０１に接続される。したがって、ボンディングパッド１０１からの静電気は、リング状の拡散領域５０１の中心から供給されるので、すべてのＦＥＴに均等に電荷を分散して逃がすことができる。
【００２９】
外部からボンディングパッド１０１に静電気が印加されると、ボンディングパッド１０１→第２の配線層７０３→ドレイン電極７０２と経由して、ＥＳＤ保護回路用ＦＥＴのドレイン領域Ｄへ電流が流れる。この時、ドレイン電極７０２が放射状に形成されていることにより、電流がドレイン電極７０２に沿って放射状に分散され、複数のＥＳＤ保護回路用ＦＥＴへ同時に電流が流れることになる。その後、ＥＳＤ保護回路が導通状態となり、ソース電極７０１を介して電源端子又はグランド端子へ逃がすことができる。したがって、外部からの過電流は、上述のように、１つのＦＥＴへ集中することなく、複数のＦＥＴへ均一に逃がすことができる。その結果、電荷の集中を防止することができ、複数のＦＥＴの放電能力が合わさることにより、ＥＳＤ保護回路用ＦＥＴの破壊を防止することができる。
【００３０】
図１０は、ＰチャネルＭＯＳＦＥＴ群１０１１及びＮチャネルＭＯＳＦＥＴ群１０１２の構成例を示す表面図である。ＰチャネルＭＯＳＦＥＴ群１０１１は、複数のＰチャネルＭＯＳＦＥＴがリング状に形成される。ＮチャネルＭＯＳＦＥＴ群１０１２は、複数のＮチャネルＭＯＳＦＥＴがリング状に形成される。ＦＥＴ群１０１１及び１０１２は、それぞれ図７と同じ構成を有する。ＦＥＴ群１０１１及び１０１２の第２の配線層７０３は、ビア部を介して第３の配線層１００１に接続される。第３の配線層１００１は、ボンディングパッド１０１に接続される。
【００３１】
ＰチャネルＭＯＳＦＥＴ群１０１１では、図２に示したように、ソース領域Ｓ及びドレイン領域ＤがＰ型不純物領域であり、ソース領域Ｓはソース電極７０１を介して電源端子に接続される。逆に、ＮチャネルＭＯＳＦＥＴ群１０１２では、ソース領域Ｓ及びドレイン領域ＤがＮ型不純物領域であり、ソース領域Ｓはソース電極７０１を介してグランド端子に接続される。ＰチャネルＭＯＳＦＥＴ群１０１１及びＮチャネルＭＯＳＦＥＴ群１０１２では、相互にチャネルが逆導電型である。
【００３２】
ＰチャネルＭＯＳＦＥＴ群１０１１は図１のＦＥＴ１０３及び１０６を含み、ＮチャネルＭＯＳＦＥＴ群１０１２は図１のＦＥＴ１０５及び１０７を含む。ＰチャネルＭＯＳＦＥＴ１０３及び１０６は、ソース領域が電源端子に接続され、ドレイン領域がボンディングパッド１０１に接続される。ＥＳＤ保護回路用ＦＥＴ１０３のゲートは電源端子（固定電位端子）に接続され、駆動回路用ＦＥＴ１０６のゲートはインバータ１０８の出力端子（電位変動可能な端子）に接続される。
【００３３】
ＮチャネルＭＯＳＦＥＴ１０５及び１０７は、ソース領域がグランド端子に接続され、ドレイン領域がボンディングパッド１０１に接続される。ＥＳＤ保護回路用ＦＥＴ１０５のゲートはグランド端子（固定電位端子）に接続され、駆動回路用ＦＥＴ１０７のゲートはインバータ１１３の出力端子（電位変動可能な端子）に接続される。
【００３４】
ＦＥＴ群１０１１及び１０１２では、それぞれゲート電極５０２が共通ではなく、各ＦＥＴ毎に独立のゲート電極５０２が存在する。したがって、ＰチャネルＭＯＳＦＥＴ群１０１１では、一部のＦＥＴをＥＳＤ保護回路用ＦＥＴ１０３とし、他の一部のＦＥＴを駆動回路用ＦＥＴ１０６として使用することができる。同様に、ＮチャネルＭＯＳＦＥＴ群１０１２では、一部のＦＥＴをＥＳＤ保護回路用ＦＥＴ１０５とし、他の一部のＦＥＴを駆動回路用ＦＥＴ１０７として使用することができる。
【００３５】
以上のように、ＦＥＴ群１０１１及び１０１２では、ゲート電極５０２の電圧を制御することにより、出力電流能力に応じた出力駆動回路用ＦＥＴ１０６，１０７としても使用可能である。例えば、拡散領域５０１のソース領域Ｓ及びドレイン領域ＤがＮ型不純物拡散領域であった場合、ＥＳＤ保護回路用ＦＥＴはＮチャネルＭＯＳＦＥＴとなる。ＦＥＴ群１０１１及び１０１２では、複数のゲート電極５０２の一部をグランド端子に接続し、他の一部を制御端子に接続することにより、ＥＳＤ保護回路用ＦＥＴ１０３，１０６及び出力駆動回路用ＦＥＴ１０５，１０７を混在させることができる。この時、出力駆動回路用ＦＥＴ１０６，１０７のゲート電極の数（ＦＥＴの数）を変えることにより、出力駆動電流を変更できる。この場合でも、ＥＳＤ保護回路用ＦＥＴ１０３，１０５の働きは、上述と同じである。
【００３６】
（第２の実施形態）
図１１は、図１０に対応し、本発明の第２の実施形態による半導体装置の構成例を示す表面図である。図１２は、図９に対応し、図１１のｂ−ｂ線に沿った断面の構成例を示す断面図である。本実施形態が第１の実施形態と異なる点を説明する。
【００３７】
ＰチャネルＭＯＳＦＥＴ群１１１１は図１０のＦＥＴ群１０１１に対応し、ＮチャネルＭＯＳＦＥＴ群１１１２は図１０のＦＥＴ群１０１２に対応する。ボンディングパッド１０１は、第１の実施形態の第２の配線層７０３の代わりに設けられる。ボンディングパッド１０１は、拡散領域５０１の内側領域の上方に形成され、ドレイン電極７０２を介して拡散領域５０１のドレイン領域Ｄに接続される。
【００３８】
リング状の拡散領域５０１の中心の上方にボンディングパッド１０１を配置することにより、図１０のように拡散領域５０１の外へボンディングパッド１０１を配置して接続した場合と比べ、より均一で放射状に印加電流を拡散することが可能となり、よりＥＳＤ耐圧の高いＥＳＤ保護回路を提供することができる。また、半導体装置の面積を小さくすることができる。
【００３９】
（第３の実施形態）
図１３は、本発明の第３の実施形態による半導体装置の構成例を示す断面図である。本実施形態は、図５に対し、バックゲート領域２０２を追加したものである。ｃ−ｃ線に沿った断面の構成例を図２に示す。ゲート電極５０２は、図２のゲート電極Ｇに対応する。バックゲート領域２０２は、拡散領域５０１に対して同心円状に形成され、ソース領域Ｓに接続されるリング状のＮ+型不純物拡散領域であり、Ｎ型ウエル２０１にコンタクトするためのガードリングである。バックゲート領域２０２をリング状に形成することにより、Ｎ型ウエル２０１に安定したバックバイアスを印加することができる。
【００４０】
（第４の実施形態）
図１４は、本発明の第４の実施形態による半導体装置の構成例を示す断面図である。本実施形態は、図５に対し、拡散領域１４０１及びゲート電極１４０２を追加したものである。例えば、拡散領域５０１及びゲート電極５０２は図１０のＰチャネルＭＯＳＦＥＴ群１０１１に対応し、拡散領域１４０１及びゲート電極１４０２は図１０のＮチャネルＭＯＳＦＥＴ群１０１２に対応する。拡散領域５０１では、ソース領域Ｓ及びドレイン領域ＤがＰ型不純物領域である。拡散領域１４０１では、ソース領域Ｓ及びドレイン領域ＤがＮ型不純物領域である。拡散領域５０１及び１４０１は、相互にチャネルが逆導電型である。
【００４１】
拡散領域１４０１は、拡散領域５０１に対して同心円状に形成され、それぞれ複数のソース領域Ｓ、チャネル領域及びドレイン領域Ｄがリング状に形成される。複数のゲート電極１４０２は、それぞれが拡散領域１４０１の複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される。
【００４２】
拡散領域５０１及び１４０１は、異型の不純物拡散領域としてもよいし、同型の不純物拡散領域としてもよい。同型の不純物拡散領域（例えばＮ型不純物拡散領域）とした場合、より多くのＥＳＤ保護回路用ＦＥＴを配置することができ、よりＥＳＤ耐圧の高いＥＳＤ保護回路を提供することができる。また、一方の拡散領域をＮ型不純物拡散領域とし他方の拡散領域をＰ型不純物拡散領域とした場合、図１のようにプラス／マイナスの両方の静電破壊電荷に対する放電能力をもつＥＳＤ保護回路を提供することができる。さらに、ゲート電極の電圧を制御することにより、プッシュプル型の出力駆動回路用ＦＥＴ１０６，１０７としても使用可能となる。また、ゲート電極５０２及び１４０２を分離することにより、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを別々に制御することが可能となり、ＮチャネルＭＯＳＦＥＴ１０７とＰチャネルＭＯＳＦＥＴ１０６とのそれぞれで、必要に応じた出力駆動電流を選択することができる。図１を参照しながら説明したように、入力回路を設けず、出力回路のみを設ける場合には、ＰチャネルＭＯＳＦＥＴ１０６のゲート電極５０２とＮチャネルＭＯＳＦＥＴ１０７のゲート電極１４０２とが繋がった形に形成してもよい。
【００４３】
（第５の実施形態）
図６は、本発明の第５の実施形態による半導体装置の構成例を示す断面図である。本実施形態は、図５に対し、リング状の拡散領域５０１の輪郭が正八角形である点が異なる。拡散領域５０１の輪郭は、正多角形にすることができる。
【００４４】
（第６の実施形態）
図１５は、本発明の第６の実施形態による半導体チップ（ＩＣチップ）１５２１の構成例を示す表面図である。半導体チップ１５２１の外縁部には、ボンディングパッド１５２２、リング状の拡散領域１５０１及び１５１１が設けられる。ボンディングパッド１５２２は、外部に対して入出力を行うための入出力パッドである。拡散領域１５０１は図１４の拡散領域５０１に対応し、ゲート電極１５０２は図１４のゲート電極５０２に対応し、拡散領域１５１１は図１４の拡散領域１４０１に対応し、ゲート電極１５１２は図１４のゲート電極１４０２に対応する。各ボンディングパッド１５２２は、その近傍の拡散領域１５０１及び１５１１のドレイン領域に接続することができる。ＥＳＤ耐圧に応じてＥＳＤ保護回路用ＦＥＴ１０３，１０５の使用数を決め、出力駆動電流に応じて出力駆動回路用ＦＥＴ１０６，１０７の使用数を決めることができる。ボンディングパッド１５２２毎に、ＥＳＤ保護回路用ＦＥＴ１０３，１０５の使用数及び出力駆動回路用ＦＥＴ１０６，１０７の使用数を変えることができる。すなわち、複数のボンディングパッド１５２２のうちのあるボンディングパッドを第１のボンディングパッドとし、他のボンディングパッドを第２のボンディングパッドとすると、第１及び第２のボンディングパッドは、異なるドレイン領域に接続され、第１及び第２のボンディングパッドに接続されるドレイン領域の数が異なるものとなる。
【００４５】
以上のように、拡散領域１５０１及び１５１１は、半導体チップ１５２１の周辺をリング状に囲んだ形状である。ＥＳＤ耐圧に応じて、ＥＳＤ保護回路用ＦＥＴの使用数を選択することができ、よりＥＳＤ耐圧の高いＥＳＤ保護回路を提供することができる。また、出力駆動能力に応じて出力駆動回路用ＦＥＴの使用数を選択することができ、設計の自由度が向上する。さらに、これらは、配線層で変更可能であるので、予めバルク層までを作成しておいて、後から配線層で切り換えることも可能である。
【００４６】
なお、図では便宜上、拡散領域１５０１及び１５１１の角が９０度の形状で示しているが、電荷集中の観点から、角落としなどの施策をすることが望ましい。
【００４７】
また、第１〜第５の実施形態では、８組のＦＥＴを１つのリング状のＦＥＴ群とする例を示したが、これに限定されるものではなく、１０組、１２組のように他の複数組にしてもよい。
【００４８】
以上のように、第１〜第６の実施形態によれば、拡散領域をリング状（ドーナツ状）にすることにより、拡散領域端（ソース端又はドレイン端）を形成しないで、ＦＥＴが連続して並ぶ形状にすることができる。拡散領域をリング状に形成し、拡散領域端をなくすことにより、複数のＦＥＴが均等に配置されるため、より均一なＥＳＤ保護回路を提供することができ、これによりＥＳＤ耐圧が向上する。より均一なＥＳＤ保護回路となることにより、静電気等により過電流が発生した場合でもその電流が複数のＦＥＴに均等に分散される回路となり、よりＥＳＤ耐圧の高いＥＳＤ保護回路を提供することができ、高信頼性に寄与することができる。また、リング状の拡散領域に対して、複数のゲート電極が形成されるので、一部のトランジスタをＥＳＤ保護回路用トランジスタ、他の一部のトランジスタを駆動回路用トランジスタとして使用することができる。
【００４９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５０】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００５１】
（付記１）
それぞれ複数のソース領域、チャネル領域及びドレイン領域がリング状に形成される第１の拡散領域と、
それぞれが前記複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される複数の第１のゲート電極と
を有する半導体装置。
（付記２）
前記第１の拡散領域は、その輪郭が円形である付記１記載の半導体装置。
（付記３）
前記第１の拡散領域は、その輪郭が正多角形である付記１記載の半導体装置。
（付記４）
さらに、前記第１の拡散領域に対して同心円状に形成され、それぞれ複数のソース領域、チャネル領域及びドレイン領域がリング状に形成される第２の拡散領域と、
それぞれが前記第２の拡散領域の複数のチャネル領域上にゲート絶縁膜を介して形成され、かつ放射状に形成される複数の第２のゲート電極と
を有する付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記第１及び第２の拡散領域は、相互にチャネルが逆導電型である付記４記載の半導体装置。
（付記６）
前記複数の第１のゲート電極の一部は固定電位端子に接続され、他の一部は電位変動可能な端子に接続される付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
さらに、前記第１の拡散領域の内側領域の上方に形成され、前記ドレイン領域に接続されるボンディングパッドを有する付記１〜６のいずれか１項に記載の半導体装置。
（付記８）
前記第１の拡散領域は、半導体チップの外縁部に形成される付記１〜７のいずれか１項に記載の半導体装置。
（付記９）
さらに、異なる前記ドレイン領域に接続される第１及び第２のボンディングパッドを有し、
前記第１及び第２のボンディングパッドに接続されるドレイン領域の数が異なる付記１〜８のいずれか１項に記載の半導体装置。
（付記１０）
さらに、前記第１の拡散領域に対して同心円状に形成され、前記ソース領域に接続されるリング状のバックゲートの第３の拡散領域を有する付記１〜９のいずれか１項に記載の半導体装置。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態によるＥＳＤ保護回路を含む半導体装置の構成例を示す回路図である。
【図２】図１のＰチャネルＭＯＳＦＥＴの構成例を示す断面図である。
【図３】図１の半導体装置の複数のＦＥＴの通常構成例を示す表面図である。
【図４】図３の複数のＦＥＴにソース電極及びドレイン電極を追加した半導体装置の表面図である。
【図５】本実施形態による図１の半導体装置の複数のＦＥＴの構成例を示す表面図である。
【図６】本発明の第５の実施形態による半導体装置の構成例を示す断面図である。
【図７】図５の複数のＦＥＴにソース電極、ドレイン電極及び第２の配線層を追加した表面図である。
【図８】図７のａ−ａ線の断面を矢印の方向から見た断面図である。
【図９】図７のｂ−ｂ線に沿った断面図である。
【図１０】ＰチャネルＭＯＳＦＥＴ群及びＮチャネルＭＯＳＦＥＴ群の構成例を示す表面図である。
【図１１】本発明の第２の実施形態による半導体装置の構成例を示す表面図である。
【図１２】図１１のｂ−ｂ線に沿った断面の構成例を示す断面図である。
【図１３】本発明の第３の実施形態による半導体装置の構成例を示す断面図である。
【図１４】本発明の第４の実施形態による半導体装置の構成例を示す断面図である。
【図１５】本発明の第６の実施形態による半導体チップの構成例を示す表面図である。
【符号の説明】
【００５３】
１０１  ボンディングパッド
１０２，１０４  寄生ダイオード
１０３，１０６  ＰチャネルＭＯＳＦＥＴ
１０５，１０７  ＮチャネルＭＯＳＦＥＴ
１０８，１１０，１１３  インバータ
１０９  抵抗
１１１  ＥＳＤ保護回路
１１２  入出力回路
５０１  拡散領域
５０２  ゲート電極
【図１】
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【図２】
2006237518.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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