(57)【要約】【課題】本発明は、駆動時にリーク電流の発生が少なく、ノイズの少ない高画質な固体撮像装置 およびその製造方法を提供することを目的とする。【解決手段】ＭＯＳ型撮像装置１は、ｐ型のシリコン基板（以下、「Ｓｉ基板」という。）３１に撮像領域１０と駆動回路領域２０とが形成されている。  撮像領域１０は、２行×３列に配列された６つの画素１１〜１６を有しており、駆動回路領域２０は、タイミング発生回路部２１、垂直シフトレジスタ部２２、水平シフトレジスタ部２３および画素選択回路部２４などを有している。  撮像領域１０の各画素１１〜１６および駆動回路領域２０の各回路部２１〜２４における全てのトランジスタ部は、ｎチャネルＭＯＳ型で形成されている。【選択図】図１
2006352169.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、入力された光を信号電荷に変換するフォトダイオード部と、前記信号電荷を増幅する増幅部とからなる撮像領域を形成するステップと、
前記半導体基板に、少なくとも垂直シフトレジスタおよび水平シフトレジスタを有し、前記撮像領域を駆動するための駆動回路領域を形成するステップとを備え、
前記撮像装置および駆動回路領域を形成する両ステップでは、全てのＭＯＳ型トランジスタ部を同一導電型の形成プロセスだけで形成し、
前記同一導電型の形成プロセスは、第１導電型の半導体領域の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記第１導電型の半導体領域の内部に形成され、且つ前記ゲート電極に対して位置が決められた第２導電型のソース領域およびドレイン領域を形成する工程とで構成される
ことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記同一導電型の形成プロセスは、ＣＭＯＳ型の形成プロセスに比べて、製造工程中におけるレジスト除去回数が低減されている
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記ソース領域およびドレイン領域の形成工程におけるレジスト除去回数は１回である
ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
【請求項４】
前記第１導電型の半導体領域は、第１導電型の前記半導体基板あるいは第２導電型の前記半導体基板に形成された第１導電型のウェル領域の何れか一方である
ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
【請求項５】
前記ソース領域およびドレイン領域を形成する工程は、前記ゲート電極に対してセルフアライン方式により位置が決められる
ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
【請求項６】
フォトダイオード部で光電変換された信号電荷を、増幅部で増幅する増幅型単位画素を有する撮像領域と、少なくとも垂直シフトレジスタおよび水平シフトレジスタを有し、前記撮像領域の各増幅型単位画素における素子部を駆動するための駆動回路領域とを一つの半導体基板に備え、前記撮像領域および駆動回路領域の両領域にＭＯＳ型トランジスタ部を有する固体撮像装置において、
前記撮像領域および駆動回路領域の両領域における全てのＭＯＳ型トランジスタ部は、同一導電型だけで形成され、且つ、第１導電型の半導体領域の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記第１導電型の半導体領域の内部に形成され、且つ前記ゲート電極に対して位置が決められた第２導電型のソース領域およびドレイン領域とで構成される
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルカメラなどに用いられる固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
固体撮像装置 、特に、ＭＯＳ（Metal Oxide Semiconductor）型撮像装置は、基板上に二次元的に配設された画素の各々において、入力された光をフォトダイオード部が光電変換して信号電荷を生成し、この信号電荷を画素ごとに設けられた増幅回路部で各々増幅して読み出す装置である。このようなＭＯＳ型撮像装置は、低電圧、低消費電力での駆動が可能で、また、撮像領域とこれを駆動する駆動回路領域とを一枚の基板に形成できる、所謂ワン・チップ化も可能であることから携帯機器の画像入力装置として注目されている。
【０００３】
従来のＭＯＳ型撮像装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセス技術を基盤として一枚のシリコン基板（以下、「Ｓｉ基板」という。）上に撮像領域と駆動回路領域とを形成し構成されている。そして、ＭＯＳ型撮像装置に用いられるＣＭＯＳプロセス技術では、駆動速度の高速化を主眼に装置およびプロセスの開発・設計がなされている。
【０００４】
撮像領域は、Ｓｉ基板上に二次元的（例えば、マトリクス状）に配設された複数の画素からなる。各々の画素相当域には、受けた光を信号電荷に変換するフォトダイオード部と、スイッチング機能を果たすＭＯＳ型トランジスタ部、および信号の増幅を行なうＭＯＳ型トランジスタ部などが備えられている。フォトダイオード部において光電変換されて生じた信号電荷は、後述の駆動回路領域における垂直シフトレジスタ部、水平シフトレジスタ部からの指示信号によるスイッチング動作をもって、各画素内で増幅された後に画素単位で読み出されるようになっている。
【０００５】
撮像領域における全てのＭＯＳ型トランジスタ部は、ｎチャネルＭＯＳ型で形成されている。  一方、駆動回路領域は、大きく分けてタイミング発生回路部、垂直シフトレジスタ部、水平シフトレジスタ部、画素選択回路部の４つの主要回路部から構成されており、ｎチャネルＭＯＳ型トランジスタ部とｐチャネルＭＯＳ型トランジスタ部との両方が組み合わされたＣＭＯＳ型構造でＭＯＳ型トランジスタ部が形成されている。
【０００６】
撮像領域におけるｎチャネルＭＯＳ型トランジスタ部と、駆動回路領域におけるｎチャネルＭＯＳ型トランジスタ部とは、通常、同一構造で形成されている。
水平シフトレジスタ部の回路構成について、図１０を用いて説明する。一般的に水平シフトレジスタ部は、画素の列数に応じた数の段を有しているが、図１０では、その内、１段目の部分だけを抜き出して示している。
【０００７】
図１０に示すように、水平シフトレジスタ部の１段目５０は、４つのスイッチ部分５１、５４、５５、５８と４つのインバータ部分５２、５３、５６、５７とから構成されている。スイッチ部分５１、５４、５５、５８およびインバータ部分５２、５３、５６、５７の各々は、ｎチャネルＭＯＳ型トランジスタ部とｐチャネルＭＯＳ型トランジスタ部とが１つずつ組み合わされて構成されている。
【０００８】
インバータ部分５２とインバータ部分５３とは、直列に接続されている。そして、直列に接続されたインバータ部分５２、５３は、スイッチ部分５４と並列に接続されている。スイッチ部分５１は、上記接続関係を有するインバータ部５２、５３、スイッチ部分５４と直列に接続されている。
スイッチ部分５５、５８およびインバータ部分５６、５７も、上記と同様の接続関係を有している。
【０００９】
このように構成された水平シフトレジスタ部の１段目５０は、スイッチ部５１にスタートパルスＶＳＴが印加されて駆動を開始し、クロックパルスＣＫ１およびその反転パルスＣＫ２が各２回印加されることで、画素選択回路部に１段目の動作パルスを出力する。このあと、水平シフトレジスタ部からは、２段目、３段目の動作パルスが順次出力されていく。
【００１０】
水平シフトレジスタ部の１段目５０におけるトランジスタ部（ＣＭＯＳ型）の素子構造について、図１１を用いて説明する。図１１は、上記スイッチ部分５１、５４、５５、５８あるいはインバータ部分５２、５３、５６、５７における素子構造を示す断面図である。
図１１に示すように、Ｓｉ基板６１の表面から内方にかけては、互いに間隔をあけた状態でｎ型ウェル６２とｐ型ウェル６３とが形成されている。
【００１１】
ｎ型ウェル６２、ｐ型ウェル６３およびＳｉ基板６１の表面には、ゲート絶縁膜６４が形成されている。ゲート絶縁膜６４の面上における略中央部分には、各々ゲート電極６７、７０が形成されている。
一方、各ウェル６２、６３には、ゲート絶縁膜６４との境界部分から内方にかけてソース領域６５、６８とドレイン領域６６、６９とがそれぞれ形成されている。
【００１２】
このようにして、Ｓｉ基板６１においては、ゲート電極６７、ソース領域６５、ドレイン領域６６の３極でｐチャネルＭＯＳ型トランジスタ部が形成されることになり、ゲート電極７０、ソース領域６８、ドレイン領域６９の３極でｎチャネルＭＯＳ型トランジスタ部が形成されることになる。
ＣＭＯＳ型構造のＭＯＳ型撮像装置は、次に示すようなＳｉ基板６１に対するＳ１）〜Ｓ１５）の工程を経て形成される。
【００１３】
Ｓ１）ｎ型ウェル６２形成用としてのレジストを形成。
Ｓ２）ｎ型ウェル６２を形成。
Ｓ３）ｎ型ウェル６２形成用としてのレジストを除去。
Ｓ４）ｐ型ウェル６３形成用としてのレジストを形成。
Ｓ５）ｐ型ウェル６３を形成。
【００１４】
Ｓ６）ｐ型ウェル６３形成用としてのレジストを除去。
Ｓ７）ゲート絶縁膜６４を形成。
Ｓ８）ゲート電極６７、７０を形成。
Ｓ９）ｎチャネルＭＯＳ用のソース領域６５／ドレイン領域６６形成用としてのレジストを形成。
【００１５】
Ｓ１０）ｎチャネルＭＯＳ用のソース領域６５／ドレイン領域６６を形成。
Ｓ１１）ｎチャネルＭＯＳ用のソース領域６５／ドレイン領域６６形成用としてのレジストを除去。
Ｓ１２）ｐチャネルＭＯＳ用のソース領域６８／ドレイン領域６９形成用としてのレジストを形成。
【００１６】
Ｓ１３）ｐチャネルＭＯＳ用のソース領域６８／ドレイン領域６９を形成。
Ｓ１４）ｐチャネルＭＯＳ用のソース領域６８／ドレイン領域６９形成用としてのレジストを除去。
Ｓ１５）フォトダイオード部を形成。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記のようなＣＭＯＳプロセス技術を基盤として製造される従来のＭＯＳ型撮像装置は、駆動時において、撮像領域におけるフォトダイオード部でのリーク電流の発生および増幅部での特性の劣化を招いてしまい、ノイズを生じてしまうことがある。このように撮像領域でノイズが生じた場合には、信号電荷とともにノイズも一緒に増幅して出力してしまうことになり、画質の低下をもたらすという問題を有していた。
【００１８】
本発明は、駆動時にリーク電流の発生が少なく、ノイズの少ない高画質な固体撮像装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の固体撮像装置は、フォトダイオード部で光電変換された信号電荷を、増幅部で増幅する増幅型単位画素を有する撮像領域と、少なくとも垂直シフトレジスタおよび水平シフトレジスタを有し、撮像領域の各増幅型単位画素における素子部を駆動するための駆動回路領域とを一つの半導体基板に備え、撮像領域および駆動回路領域の両領域にトランジスタ機能部を有する固体撮像装置であって、撮像領域および駆動回路領域の両領域における全てのトランジスタ機能部が、同一導電型で形成されていることを特徴とする。
【００２０】
なお、上記増幅型単位画素とは、その単位相当域に入力された光を光電変換するフォトダイオード部と、これを増幅する増幅部とが併せて形成された画素のことを言う。
このような固体撮像装置は、画像入力用センサとしてカメラなどに組み込むことができ、高画質な画像を得ることができる。
また、本発明の固体撮像装置の製造方法は、半導体基板に、入力された光を信号電化に変換するフォトダイオード部と、信号電荷を増幅する増幅部とからなる撮像領域を形成するステップと、同じ半導体基板に、少なくとも垂直シフトレジスタおよび水平シフトレジスタを有し、撮像領域を駆動するための駆動回路領域を形成するステップとを備え、撮像領域および駆動回路領域を形成する両ステップにおいて、全てのＭＯＳトランジスタ機能部を同一導電型で形成することを特徴とする。
【発明の効果】
【００２１】
本発明に係る固体撮像装置では、撮像領域および駆動回路領域の両領域における全てのトランジスタ機能部が同一導電型で形成されているので、上記従来のＣＭＯＳプロセス技術を用いて製造された固体撮像装置 に比べて、約１／２の工程数で両領域の全てのトランジスタ機能部を形成することができ、トランジスタ機能部の形成過程で撮像領域が受けるダメージを少なくすることができる。
【００２２】
従って、本発明に係る固体撮像装置では、撮像領域に受けたダメージによる増幅部でのノイズ発生およびフォトダイオード部でのリーク電流の発生などが少なく、これらに起因する画質の低下が少ないという優位性を有する。
上記本発明に係る固体撮像装置では、撮像領域および駆動回路領域の両領域における全てのトランジスタ機能部がｎチャネルＭＯＳ型で形成されていることが、装置を高速駆動できるという点から望ましい。
【００２３】
上記本発明に係る固体撮像装置の駆動回路領域には、電荷の蓄積を行なうコンデンサ機能部と、スイッチング機能を果たすトランジスタ機能部とからなるダイナミック回路部分を有していることが消費電力の低減が図れることから望ましい。
通常、固体撮像装置においては、撮像領域に複数の増幅型単位画素が形成されており、これら複数の増幅型単位画素から信号電荷を読み出す方法として、スキャン読み出し方法、ランダムアクセス方法、エッジ検出方法などがある。特に、上記固体撮像装置においては、複数の増幅型単位画素から一つの増幅型単位画素を選択するための画素選択回路部分を駆動回路領域に備え、水平シフトレジスタが画素選択回路部分に対して選択指示信号を出力するという構成を採用することが、スキャン読み出しを行なうことが高速駆動を可能にできるという点から望ましい。
【００２４】
上記本発明に係る固体撮像装置の撮像領域には、駆動回路領域からの信号に基づきスイッチング機能を果たすトランジスタ機能部が形成されており、これがＯＮ状態のときに光電変換された信号電荷が増幅部へと出力されることが消費電力の低減という面から望ましい。
また、トランジスタ機能部におけるゲート長が０．６μｍ以下の微細なものの場合には、従来のＣＭＯＳプロセス技術で製造しようとすると熱付加工程の増加によるショートチャネル効果が加速、およびレジスト除去時の増幅部あるいはフォトダイオード部へのダメージにより、駆動時におけるフォトダイオード部でのリーク電流の増加、増幅部でのノイズの増加を招いてしまう。
【００２５】
これに対して、本発明の固体撮像装置のように、上記両領域における全てのトランジスタ機能部が同一導電型で形成されている場合には、製造工程中における熱付加工程の低減およびレジスト除去回数の低減などにより、駆動時におけるリーク電流の増加が少ない。よって、本発明の固体撮像装置は、ゲート長が０．６μｍ以下（０．６μｍ以下のデザインルール）の微細なトランジスタ機能部を備える場合にも優位性をもつ。
【００２６】
従来の固体撮像装置では、間に絶縁膜を介して半導体基板上にトランジスタ機能部のゲート電極が一般に形成されるが、そのゲート絶縁膜の膜厚が２０（ｎｍ）以下の薄膜となった場合に、ゲート絶縁膜と半導体基板との間のリーク電流の発生が急激に増加する。このような薄いゲート絶縁膜を有する場合にも、本発明の固体撮像装置のように同一導電型でトランジスタ部を形成しておけば、リーク電流の発生が少ない。
【００２７】
また、ゲート電極と半導体基板との間において、コンデンサとして機能する絶縁膜が１（ｎｍ）以上２０（ｎｍ）以下の膜厚であるときにも、同一導電型でトランジスタ部を形成した固体撮像装置では、リーク電流の発生を少なくすることができる。
本発明に係る固体撮像装置の製造方法では、撮像領域および駆動回路領域の両領域における全てのトランジスタ機能部をｎチャネルＭＯＳ型あるいはｐチャネルＭＯＳ型の何れか一方の形成プロセスだけを経て形成できるので、撮像領域におけるフォトダイオード部および増幅部などが製造プロセス中に受けるダメージを軽減することができる。よって、この製造方法を用いて製造された固体撮像装置は、製造プロセス中で受ける撮像領域でのダメージが少なく、駆動時にこれに起因するフォトダイオード部でのリーク電流の発生および増幅部での特性低下などによるノイズ発生を抑制することができる。
【００２８】
従って、本発明に係る固体撮像装置の製造方法では、駆動時におけるフォトダイオード部でのリーク電流の発生および増幅部での特性低下などの原因となるそれらへのダメージを軽減することができ、駆動時にノイズの少ない高画質な固体撮像装置を製造することができる。
上記本発明に係る固体撮像装置の製造方法においては、撮像領域および駆動回路領域のＭＯＳトランジスタ機能部を、ｎチャネルＭＯＳ型で形成することが、固体撮像装置の高速駆動を図る上で望ましい。
【００２９】
上記本発明に係る固体撮像装置の製造方法では、ゲート長が０．６μｍ以下の微細な構造（０．６μｍ以下のデザインルール）でＭＯＳ型トランジスタ部を形成する場合にあっても、駆動時におけるリーク電流の発生を抑制することができるので、ノイズの低減を図ることができる。
また、上記本発明に係る固体撮像装置の製造方法では、ＭＯＳ型トランジスタ部におけるゲート絶縁膜を２０（ｎｍ）以下の薄膜で形成する場合にあっても、ＭＯＳ型トランジスタ部を同一導電型で形成することにより、駆動時におけるリーク電流の発生を抑制することができるので、特に効果を奏する。
【００３０】
さらに、上記本発明に係る固体撮像装置の製造方法では、ＭＯＳ型トランジスタ部のゲート電極と半導体基板との間において、コンデンサとして機能する絶縁膜の膜厚を２０（ｎｍ）以下の薄膜で形成する場合にも、駆動時におけるリーク電流の発生を抑制することができるので、特に効果を奏する。
【発明を実施するための最良の形態】
【００３１】
（ＭＯＳ型撮像装置１の構成）
本発明を実施するための最良の形態としてのＭＯＳ型撮像装置について、図１〜図３を用いて説明する。図１は、本形態に係るディジタルカメラの画像入力用としてのＭＯＳ型撮像装置１の全体構成を示す平面（ブロック）図である。図２は、ＭＯＳ型撮像装置１における増幅型単位画素相当域における回路（以下、単に「画素」という。）１１の回路図を示し、図３は、水平シフトレジスタ部２３の回路図を示す。
【００３２】
図１に示すように、ＭＯＳ型撮像装置１は、ｐ型のシリコン基板（以下、「Ｓｉ基板」という。）３１に撮像領域１０と駆動回路領域２０とが形成されている。撮像領域１０と駆動回路領域２０の各部の回路は、Ｓｉ基板３１に形成された配線パターンにより電気的に接続されている。  なお、図１においては、各領域１０、２０の回路をブロックで示しているが、実際のＳｉ基板３１には、両方の領域１０、２０に備えられる各機能素子部が密集して形成されている。
【００３３】
撮像領域１０は、２行×３列に配列された６つの画素１１〜１６を有しており、駆動回路領域２０は、タイミング発生回路部２１、垂直シフトレジスタ部２２、水平シフトレジスタ部２３および画素選択回路部２４などを有している。
この内、垂直シフトレジスタ部２２および水平シフトレジスタ部２３は、ともにダイナミック回路部であって、タイミング発生回路部２１からの信号に応じて、画素１１〜１６あるいは画素選択回路部２４に対して順次駆動（スイッチング）パルスを出力する。
【００３４】
また、画素選択回路部２４には、画素１１、１２に対応して１つ、画素１３、１４に対応して１つ、画素１５、１６に対応して１つの計３つのスイッチング素子部（不図示）が形成されており、水平シフトレジスタ部２３からのパルスを受けて順次ＯＮ状態となる。
撮像領域１０における６つの画素１１〜１６は、各々が増幅部を備えた増幅型単位画素 であって、光電変換された信号電荷が、垂直シフトレジスタ部２２で選択された行と、画素選択回路部２４がＯＮ状態となっている列との交差した画素から読み出されるようになっている。
【００３５】
タイミング発生回路部２１は、上記垂直シフトレジスタ部２２および水平シフトレジスタ部２３に対して、電源電圧やタイミングパルスなどを印加する回路部である。
（撮像領域１０の各画素の回路構成）
撮像領域１０における６つの画素１１〜１６は、増幅型単位画素 であり、その相当域に同一の回路構成を有している。以下では、画素１１を一例として、そこに備える回路構成について、図２を用いて説明する。
【００３６】
図２に示すように、画素１１は、フォトダイオード部１１１と、４つのトランジスタ部（転送用トランジスタ部１１２、リセット用トランジスタ部１１３、増幅用トランジスタ部１１４、選択用トランジスタ部１１５）などがＳｉ基板３１に形成され構成されている。この内、４つのトランジスタ部１１２〜１１５は、全てｎチャネルＭＯＳ型で形成されている。
【００３７】
図２に示すように、フォトダイオード部１１１は、入力された光の強度に比例した信号電荷を発生する光電変換機能を有する素子部であって、その一端が接地されており、他端が転送用トランジスタ部１１２のソースに接続されている。
転送用トランジスタ部１１２は、フォトダイオード１１１で発生した信号電荷を検出部としての自らのドレインに転送するための素子部であって、ドレインに増幅用トランジスタ部１１４のゲートと、リセット用トランジスタ部１１３のソースとが接続されている。
【００３８】
リセット用トランジスタ部１１３は、転送用トランジスタ部１１２のドレインに蓄積された信号電荷を予め設定された一定時間毎にリセットするための素子部であって、ドレインが電源電圧ＶＤＤと電気的に接続されている。
また、増幅用トランジスタ部１１４は、転送用トランジスタ部１１２のドレインに蓄積された信号電荷を垂直シフトレジスタ２２などからの信号に応じて選択用トランジスタ部１１５がＯＮ状態となったときに出力する素子部であって、ドレインが電源電圧ＶＤＤに接続され、ソースが選択用トランジスタ部１１５のドレインに接続されている。
【００３９】
選択用トランジスタ部１１５のソースは、画素選択回路部２４に接続されている。
転送トランジスタ部１１２およびリセット用トランジスタ部１１３および選択用トランジスタ部１１５の各ゲートは、垂直シフトレジスタ部２２からの３本の信号線に各々接続されている。
上記４つのトランジスタ部１１２〜１１５の内、増幅用トランジスタ部１１４は、画素１１における信号電荷の信号増幅機能を果たし、他のトランジスタ部１１２、１１３、１１５は、スイッチング機能を果たす。
【００４０】
上記のような回路構成を有する画素１１では、フォトダイオード部１１１で光電変換により生成された信号電荷が、フォトダイオード部１１１に蓄積される。蓄積された信号電荷は、垂直シフトレジスタ部２２からの指示信号に基づいて転送用トランジスタ部１１２がＯＮ状態となったときに、フォトダイオード部１１１の蓄積電荷が、転送用トランジスタ部１１２のドレイン領域（検出部）へ転送され、そして、増幅用トランジスタ部１１４のゲートへと出力される。
【００４１】
信号電荷がゲートに入力された増幅用トランジスタ部１１４は、入力された信号電荷を増幅する。
選択用トランジスタ部１１５は、垂直シフトレジスタ部２２からの指示信号に基づいてＯＮ／ＯＦＦ動作を行なう。
リセット用トランジスタ部１１３は、検出部に蓄積された信号電荷を一定時間毎に排出し、検出部における信号電荷の蓄積状態をリセットする。
【００４２】
ＭＯＳ型撮像装置１の撮像領域１０では、画素１１〜１６毎に、光電変換された信号電荷を蓄積し、垂直シフトレジスタ部２２および水平シフトレジスタ部２３からの指示信号に基づいて、各画素内の選択用トランジスタ部と画素選択回路部２４とによって選択された１つの画素で信号電荷が増幅され、その信号電荷を出力する。
（水平シフトレジスタ部２３の回路構成）
次に、駆動回路領域２０の各回路２１〜２４の内、水平シフトレジスタ部２３の回路構成について、図３を用いて説明する。
【００４３】
図３に示す水平シフトレジスタ部２３は、上記図１０に示す従来の水平シフトレジスタ部（１段目）５０とは異なり、全てのトランジスタ部がｎチャネルＭＯＳ型で形成されている。
図３に示すように、水平シフトレジスタ部２３は、撮像領域１０における画素１１〜１６の列数に対応するように、１段目部分２３１、２段目部分２３２、３段目部分２３３の３つの部分から構成されている。１段目部分２３１、２段目部分２３２、３段目部分２３３は、同一の回路構成を有しているので、以下では、一例として１段目部分２３１の回路構成のみを説明する。図３に示すように、水平シフトレジスタ部２３の１段目部分２３１は、４つのトランジスタ部２３１１、２３１２、２３１６、２３１７と１つのブーストラップ用コンデンサ部２３１３とから構成されている。この内、４つのトランジスタ部２３１１、２３１２、２３１６、２３１７は、上記撮像領域１０における４つのトランジスタ部１１２〜１１５と同様に、全てｎチャネルＭＯＳ型で形成されている。
【００４４】
充電トランジスタ部２３１１は、ブーストラップ用コンデンサ部２３１３を充電するためのエンハンスメント型のｎチャネルＭＯＳ型素子部であって、ゲートがスタートパルスＶＳＴ用の信号線に接続され、ドレインが電源電圧ＶＤＤに接続され、ソースがブーストラップ用コンデンサ部２３１３の一端（プラス側）に接続されている。ここで、スタートパルスＶＳＴおよび電源電圧ＶＤＤは、タイミング発生回路部２１から印加されるようになっている。後述の駆動パルスＶ１についても、同様である。
【００４５】
また、充電トランジスタ部２３１１のソースは、出力トランジスタ部２３１２のゲートに接続されたノード２３１５、および放電トランジスタ部２３１６のドレインに接続されている。
出力トランジスタ部２３１２は、上述のようにゲートがノード２３１５を通して充電トランジスタ部２３１１のソースに接続され、ドレインが駆動パルスＶ１用の信号線に接続され、ソースがブーストラップ用コンデンサ部２３１３のもう一端（マイナス側）に接続されている。出力トランジスタ部２３１２のソースは、また、放電トランジスタ部２３１７のドレインにも接続されている。
【００４６】
ブーストラップ用コンデンサ部２３１３のマイナス側と出力トランジスタ部２３１２のソースとの間には、出力ノード２３１４が設けられており、撮像領域１０に接続されている。
２つの放電トランジスタ部２３１６、２３１７は、ソースが共に接地されており、ゲートが共に２段目部分２３２の出力ノード２３２４に接続されている。
【００４７】
２段目部分２３２における出力トランジスタ部２３２２のドレインは、駆動パルスＶ２用の信号線に接続されている。
２段目部分２３２における他の回路構成は、１段目部分２３１と同一である。
３段目部分２３３についても、出力トランジスタ部２３３２のドレインが駆動パルスＶ１用の信号線に接続されている以外は、他と同一である。
【００４８】
このように、ｎチャネルＭＯＳ型のみでトランジスタ部が形成された水平シフトレジスタ部２３は、１段当たり４箇所のトランジスタ部と１箇所のコンデンサ部とを備えている。上記図１１に示す従来のＣＭＯＳ型構造を有する水平シフトレジスタ部が１段当たりトランジスタ部を１６箇所備えているのに対して、水平シフトレジスタ部２３が備える機能素子部（トランジスタ部とコンデンサ部）の数は、合計５箇所であり、非常に少ない。
【００４９】
従って、水平シフトレジスタ部２３は、駆動速度に優れる上記図１０のＣＭＯＳ型構造のものに比べても、形成することが必要な機能素子部の数を低減できるように回路を設計することにより、同等あるいはそれ以上の駆動速度を得ることができる。
（水平シフトレジスタ部２３の駆動）
上記回路構成を有する水平シフトレジスタ部２３の駆動について、図４を用いて説明する。図４は、水平シフトレジスタ部２３の駆動タイミングチャートである。
【００５０】
図４に示すように、水平シフトレジスタ部２３では、時刻ｔ０において、スタートパルスＶＳＴ（電圧５（Ｖ））が充電トランジスタ部２３１１のゲートに印加されると、当該充電トランジスタ部２３１１がＯＮの状態となる。充電トランジスタ部２３１１がＯＮ状態になると、出力トランジスタ部２３１２のゲートに電圧が印加されて、出力トランジスタ部２３１２もＯＮ状態となる。このとき、出力トランジスタ部２３１２のドレインに入力されている駆動パルスＶ１は、グランド電位であり、ブーストラップ用コンデンサ部２３１３の両端に電源電圧ＶＤＤと同じ電位差が生じることになる。これにより、ブーストラップ用コンデンサ部２３１３は、電圧ＶＤＤ（３（Ｖ））になるまで充電される。
【００５１】
次に、時刻ｔ１において、駆動パルスＶ１が３（Ｖ）に立ち上がり、出力トランジスタ部２３１２のドレインに入力されると、出力トランジスタ部２３１２のゲートには、駆動パルスＶ１の電圧３（Ｖ）とブーストラップ用コンデンサ部２３１３の両端電圧３（Ｖ）とが足しあわされた高い電圧ＨＢ１（６（Ｖ））がパルスＶＮ１１として印加される。これにより、出力ノード２３１４からは、３（Ｖ）の振幅を有する動作パルスＶＮ１２が出力パルスＯｕｔ１として画素選択回路部２４における１列目の画素１１、１２に対応のスイッチング素子部に対して出力されることになる。
【００５２】
また、同時にノード２３１５における高い電圧ＨＢ１のパルスＶＮ１１は、２段目２３２における充電トランジスタ部２３２１のゲートにも印加され、これによって充電トランジスタ部２３２１がＯＮ状態となる。そして、２段目２３２の充電トランジスタ部２３２１がＯＮ状態となった場合には、出力トランジスタ部２３２２もＯＮ状態となる。この時点で、駆動パルスＶ２はグランド電位であるので、ブーストラップ用コンデンサ部２３２３が電源電圧ＶＤＤ（３（Ｖ））まで充電される。
【００５３】
時刻ｔ２の場合において、駆動パルスＶ２が３（Ｖ）に立ち上がり、出力トランジスタ部２３２２のドレインに入力されると、出力トランジスタ部２３２２のゲートには、駆動パルスＶ２の電圧３（Ｖ）とブーストラップ用コンデンサ部２３２３の両端電圧３（Ｖ）とが足しあわされた高い電圧ＨＢ２（６（Ｖ））がパルスＶＮ２１として印加される。これにより、出力ノード２３２４からは、３（Ｖ）の振幅を有する動作パルスＶＮ２２が出力パルスＯｕｔ２として画素選択回路部２４における２列目の画素１３、１４に対応のスイッチング素子部に対して出力されることになる。
【００５４】
同時にノード２３１５における高い電圧ＨＢ２のパルスＶＮ２１は、３段目２３３における充電トランジスタ部２３３１のゲートにも印加され、上記同様の駆動をし、時刻ｔ３において、出力ノード２３３４からは、３（Ｖ）の振幅を有する動作パルスＶＮ３２が出力パルスＯｕｔ３として画素選択回路部２４における３列目の画素１５、１６に対応のスイッチング素子部に対して出力される
また、２段目２３２の出力ノード２３２４からの動作パルスＶＮ２２は、同時に１段目２３１における放電トランジスタ部２３１６、２３１７をＯＮ状態にし、ブーストラップ用コンデンサ部２３１３の充電容量が放電される。
【００５５】
なお、ブーストラップ用コンデンサ部２３１３の放電については、駆動パルスＶ２を用いて行なってもよい。
このように、構成要素中の全てのトランジスタ部をｎチャネルＭＯＳ型により形成された水平シフトレジスタ部２３では、上記図１１の従来のＣＭＯＳプロセスにより形成された水平シフトレジスタ部５０よりも少ないトランジスタ部の形成数でも、電圧降下のない、出力パルスＯｕｔ１〜３を生成し順次出力することが可能である。
【００５６】
従って、この水平シフトレジスタ部２３は、駆動速度も含めて上記図１０のＣＭＯＳプロセス技術を用いて製造された水平シフトレジスタ部５０と、駆動速度を含めて同等の性能を有するといえる。
なお、駆動回路領域２０には、上記水平シフトレジスタ部２３以外にも、タイミング発生回路部２１、垂直シフトレジスタ部２２、画素選択回路部２４などを備えるが、水平シフトレジスタ部２３同様に、ＣＭＯＳプロセス技術を基盤に設計・製造された各回路部と同等の性能とすることが可能である。
【００５７】
（ＭＯＳ型撮像装置１におけるトランジスタ部の素子構造）
本発明の実施の形態に係るＭＯＳ型撮像装置１では、撮像領域１０と駆動回路領域２０との両領域における全てのトランジスタ部がｎチャネルＭＯＳ型で形成されているところに特徴を有する。トランジスタ部の素子構造について、図５を用いて説明する。
図５に示すように、Ｓｉ基板３１の表面上には、絶縁性を有するＳｉＯ２からなるゲート絶縁膜３２が形成されている。ゲート絶縁膜３２の膜厚は、例えば、１（ｎｍ）以上２０（ｎｍ）以下の範囲内で設定されている。
【００５８】
Ｓｉ基板３１は、ｐ型の特性を有するものである。
Ｓｉ基板３１とゲート絶縁膜３２との境界部分からＳｉ基板３１の内部にかけての領域には、互いに間隔をあけた状態でソース領域３３とドレイン領域３４とが形成されている。
ゲート絶縁膜３２の表面上におけるソース領域３３とドレイン領域３４との間の間隙に相当する部分には、ポリシリコンからなるゲート電極３５が形成されている。
【００５９】
図５に示すように、Ｓｉ基板３１では、ゲート電極３５、ソース領域３３、ドレイン領域３４が３極をなし、ゲート電極３５直下のＳｉ基板表層部がチャネルをなすことにより、ｎチャネルＭＯＳ型トランジスタ部が構成される。
（トランジスタ部の形成方法）
ＭＯＳ型撮像装置１におけるトランジスタ部の形成方法について、図６および図７を用いて説明する。
【００６０】
図６（ａ）に示すＳｉ基板３１に対し、酸化性の雰囲気中で処理を施すことで、図６（ｂ）に示すような、ＳｉＯ２からなり、絶縁膜としてのゲート絶縁膜３２が表面に形成されたＳｉ基板３１が得られる。
ゲート絶縁膜３２の面上における所定の領域に、ポリシリコン（多結晶シリコン）を堆積させ、図６（ｃ）に示すように、ゲート電極３５を形成する。ゲート電極３５の形成には、例えば、ＬＰＣＶＤ法などを用いることができる。
【００６１】
図６（ｄ）に示すように、ゲート絶縁膜３２の面上であって、ゲート電極３５の両サイドから一定間隔をあけた部分に、所望のパターンをもってレジスト膜４００を形成する。
図７（ａ）に示すように、上記図６（ｄ）のＳｉ基板３１に対して、ゲート絶縁膜３２の表面側から砒素（Ａｓ）およびリン（Ｐ）をイオン注入し、熱処理を施して活性化することで、ソース領域３３およびドレイン領域３４を形成する。イオン注入の際には、ゲート電極３５もレジストの役目を果たす、所謂、セルフアライン方式が採られるので、ゲート電極３５に対するソース領域３３およびドレイン領域３４の位置が正確に決められる。
【００６２】
最後に、酸素プラズマ中で灰化することによって、レジスト４００を除去し、図７（ｂ）に示すようにＳｉ基板３１にトランジスタ部が形成される。
なお、トランジスタ部におけるゲート電極３５とＳｉ基板３１との間のゲート絶縁膜３２は、コンデンサとしての機能も有することになる。
（全てのトランジスタ部をｎチャネルＭＯＳ型で形成することによる優位性）
本発明者は、駆動時における画質の低下の原因について研究した結果、上述のＣＭＯＳプロセス技術を用いた製造方法では、プロセス中において増幅部およびフォトダイオードなどの形成領域あるいはその予定領域へ加えられるダメージが駆動時に影響を及ぼしていることを突き止めた。  具体的には、上記従来の製造方法において、レジストを除去するＳ３）とＳ６）との２回の工程を経ることにより、撮像領域におけるトランジスタ部を形成しようとするＳｉ基板６１の表面部分がダメージを受ける。このダメージは、トランジスタ部のゲート電極６７、７０の下部に欠陥を生じさせることがあり、増幅部における１／ｆノイズの増加などの特性劣化を招いてしまうことがある。
【００６３】
また、撮像領域におけるゲート電極６７、７０形成後では、Ｓ１１）とＳ１４）との２回のレジストを除去する工程を経ることになり、撮像領域におけるゲート電極６７、７０の両側のゲート絶縁膜６４がダメージを受けることがある。この場合には、駆動時において、ゲート電極６７、７０とソース領域６５、６８およびドレイン領域６６、６９との間にリーク電流が発生し易くなり、増幅部におけるノイズの増加につながる。特に、ゲート絶縁膜３２を２０（ｎｍ）以下の薄膜とする場合には、リーク電流の発生が増加する。
【００６４】
さらに、フォトダイオード部を形成しようとする予定領域におけるＳｉ基板６１の表面は、Ｓ３）、Ｓ６）、Ｓ１１）、Ｓ１４）の４回のレジストを除去する工程を経ることによりダメージを受けるので、これが駆動時におけるリーク電流発生の原因となる。そして、このリーク電流は、光電変換により生成された信号にノイズとして加算され、白キズの増加による画質の低下をもたらす。
【００６５】
このように従来の製造方法を用いて製造されたＭＯＳ型撮像装置は、製造プロセス中において撮像領域がダメージを受けることに起因して、フォトダイオード部でのリーク電流の発生、増幅部でのノイズの増加などを生じ、画質の劣化を生じていた。
これに対して、上記図６および図７に示すＭＯＳ型撮像装置１の製造方法では、トランジスタ部のプロセス中におけるレジスト除去回数が１回となる。これを上記従来の製造方法と比較すると、ＭＯＳ型撮像装置１の製造方法では、ｐ型のＳｉ基板３１を用いているのでウェルの形成に係るレジスト除去プロセスＳ３）、Ｓ６）が無く、ソース領域３３およびドレイン領域３４の形成に係るレジスト除去プロセスがＳ１１）の一回だけでよい。
【００６６】
これより、本実施の形態に係る製造方法では、ゲート電極３５の下部欠陥に起因する増幅部の１／ｆノイズの増加、ゲート電極３５の両サイド部におけるゲート絶縁膜３２のダメージによる増幅部でのリーク電流の発生、およびフォトダイオード部の下部におけるＳｉ基板３１の欠陥に起因するフォトダイオード部でのリーク電流の発生などが抑制される。特に、ゲート絶縁膜３２を２０（ｎｍ）以下の薄膜とする場合にあっても、リーク電流の発生を大幅に抑制することができ、全てのトランジスタ部をｎチャネルＭＯＳ型で形成したＭＯＳ型撮像装置１が優位性を有することが確認できる。
【００６７】
従って、撮像領域１０および駆動回路領域２０の両領域における全てのトランジスタ部をｎチャネルＭＯＳ型で形成する本実施の形態に係る製造方法では、プロセス中に撮像領域１０に与えるダメージを軽減できるので、高画質なＭＯＳ型撮像装置１を製造することができる。
（比較実験）
上記のように撮像領域１０および駆動回路領域２０の両領域における全てのトランジスタ部をｎチャネルＭＯＳ型で形成されたＭＯＳ型撮像装置１と、ＣＭＯＳプロセス技術を用いて製造された従来のＣＭＯＳ型撮像装置との性能について比較する。
【００６８】
フォトダイオード部におけるリーク電子数は、光を入力しない状態でフォトダイオード部に発生した電子を増幅用トランジスタ部のゲートに読み出し（転送用トランジスタ部で読む）、検出され、その結果を図８に示す。
図８に示すように、フォトダイオード部におけるリーク電子数は、従来のＣＭＯＳ型撮像装置を１としたとき、ｎチャネルＭＯＳ型撮像装置が０．８２となっており、１８（％）低減されている。
【００６９】
次に、増幅部（増幅用トランジスタ部）のＳ／Ｎ比は、固体撮像装置 を用いて作製したカメラをＳ／Ｎ測定器で測定したものであって、その結果を図９に示す。
図９に示すように、増幅部におけるＳ／Ｎ比は、従来のＭＯＳ型撮像装置が５４ｄＢであるのに対して、ｎチャネルＭＯＳ型撮像装置が５７ｄＢで、３ｄＢ優れている。
このように、Ｓｉ基板３１内における全てのトランジスタ部をｎチャネルＭＯＳ型で形成したＭＯＳ型撮像装置１は、上述のように、その製造過程において、フォトダイオード部や増幅用トランジスタ部に受けるダメージが低減されているので、フォトダイオード部におけるリーク電子数および増幅部のＳ／Ｎ比の両特性で従来のＣＭＯＳ型撮像装置よりも優れる。
【００７０】
従って、上記比較結果からも分かるとおり、本実施の形態に係るＭＯＳ型撮像装置１は、撮像領域１０および駆動回路領域２０の両領域における全てのトランジスタ部をｎチャネルＭＯＳ型で形成されることで、駆動時にフォトダイオード部でのリーク電流の発生が少なく、増幅トランジスタ部でのノイズの発生が少ないことから、高画質な特性を有する。
【００７１】
（その他の事項）
なお、上記発明の実施の形態は、本発明の特徴および優位性を説明するために用いた一例である。よって、装置内の全てのトランジスタ部をｎチャネルＭＯＳ型で形成するという本質的な部分以外については、これに限定を受けるものではない。
例えば、撮像領域における画素数およびその配列については、上記２行×３列以外でもよく、駆動回路領域に備える回路部についても、上記回路部２１〜２４の他に備えていてもよい。
また、上記図２および図３に示した回路図も一例であって、この回路構成以外の装置の使用目的に応じた回路構成を採用してもよい。
【００７２】
さらに、装置内においては、隣り合うトランジスタ部どうしの間の部分に分散酸化膜などからなる素子分離部を形成しておいてもよい。ただし、その製造過程では、駆動時のノイズなどを考慮して、フォトダイオードや増幅用トランジスタ部などにダメージが及ばないようにする必要がある。
上記では、ｐ型の特性を有するＳｉ基板を用いたが、Ｓｉ基板の必要部分にｐ型ウェルを形成したものを用いても良いし、ＳＯＩ（Silicon on Insulator）などを用いてもよい。この場合には、機能部間および回路部間のアイソレーションを向上させることができるので有効である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態にかかるＭＯＳ型撮像装置を示す平面図である。
【図２】撮像領域１０における画素１１の回路図である。
【図３】水平シフトレジスタ部２３の回路図である。
【図４】水平シフトレジスタ部２３の動作タイミングチャートである。
【図５】水平シフトレジスタ部２３におけるトランジスタ部の素子構造を示す断面図である。
【図６】ｎチャネルＭＯＳ型トランジスタ部の製造工程図である。
【図７】ｎチャネルＭＯＳ型トランジスタ部の製造工程図である。
【図８】トランジスタ部の導電型とフォトダイオードにおけるリーク電子数との関係を示す比較特性図である。
【図９】トランジスタ部の導電型と画素内アンプにおけるＳ／Ｎ比の関係を示す比較特性図である。
【図１０】従来の水平シフトレジスタ部の回路図である。
【図１１】従来の水平シフトレジスタ部におけるトランジスタ部の素子構造を示す断面図である。
【符号の説明】
【００７４】
１．ＭＯＳ型撮像装置
１０．撮像領域
１１〜１６．画素
２０．駆動回路領域
２１．タイミング発生回路部
２２．垂直シフトレジスタ部
２３．水平シフトレジスタ部
２４．画素選択回路部
３１．シリコン基板
３２．ゲート絶縁膜
３３．ソース領域
３４.ドレイン領域
３５．ゲート電極
１１１．フォトダイオード部
１１２．転送用トランジスタ部
１１３．リセット用トランジスタ部
１１４．増幅用トランジスタ部
１１５．選択用トランジスタ部
４００．レジスト膜
２３１１、２３２１、２３３１．充電トランジスタ部
２３１２、２３２２、２３３２．出力トランジスタ部
２３１６、２３１７、２３２６、２３２７、２３３６、２３３７．放電トランジスタ部
２３１３、２３２３、２３３３.ブーストラップ用コンデンサ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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