(57)【要約】【課題】多層回路基板の主電源プレーンとサブ電源プレーンの電圧が隣接層に配したフイルタ近傍でクロストークとする場合に混入するノイズを低減する多層回路基板及び多層回路基板のパターニング方法を得る。【解決手段】隣接層に配設したフイルタ４０の近傍に主電源プレーン３９とサブ電源プレーン４１をクロストークしない様に離間して配設することによりフイルタ４０に電源プレーン４１から与える不要ノイズを低減する。【選択図】  図１
2006245320.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板に於いて、
前記信号層に搭載した前記フイルタ或いはフイルタ後の電源は前記電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたことを特徴とする多層回路基板。
【請求項２】
少なくとも電源層と隣接する上層或いは下層の信号層に異電源で駆動される複数の電気回路素子を有する多層回路基板に於いて、
前記信号層に搭載した前記複数の電気回路素子を駆動する前記電源層に形成した異電源プレーン或いは異電源パターンをオーバーラップしない離間した位置に配する様にしたことを特徴とする多層回路基板。
【請求項３】
前記信号層及び前記電源層間にグラウンド層を配設したことを特徴とする請求項１又は請求項２記載の多層回路基板。
【請求項４】
前記電源層の前記異電源プレーン或いは異電源パターンの前記離間した位置をグラウンドプレーンとしたことを特徴とする請求項２記載の多層回路基板。
【請求項５】
少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板のパターニング方法に於いて、
前記信号層に搭載した前記フイルタ或いはフイルタ後の電源は前記電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたことを特徴とする多層回路基板のパターニング方法。
【請求項６】
少なくとも電源層と隣接する上層或いは下層の信号層に異電源で駆動される複数の電気回路素子を有する多層回路基板のパターニング方法に於いて、
前記信号層に搭載した前記複数の電気回路素子を駆動する前記電源層に形成した異電源プレーン或いは異電源パターンをオーバーラップしない離間した位置に配する様にしたことを特徴とする多層回路基板のパターニング方法。
【請求項７】
前記信号層及び前記電源層間にグラウンド層を配設したことを特徴とする請求項５又は請求項６記載の多層回路基板のパターニング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層プリント配線基板の様な多層回路基板を用いた電源パターンからフイルタ等の電気回路素子へ混入する不要輻射を低減する様にした多層回路基板及び多層回路基板のパターニング方法に係わり、特に、多層回路基板の所定層に形成したフイルタ後の電源電圧が隣接層の電源プレーン電圧にクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減する様にした多層回路基板及び多層回路基板のパターニング方法に関する。
【背景技術】
【０００２】
従来から、多層回路基板から放射される電磁波放射ノイズを低減するための多層プリント配線基板の構成が特許文献１に開示されている。図４（Ａ）乃至図４（Ｄ）は、特許文献１に開示された各層のプリント配線基板の平面図を示すものである。
【０００３】
図４（Ａ）乃至図４（Ｄ）に於いて、１は多層プリント配線基板の第１の信号層、２は第１の出力側ＩＣ、３は第２の出力側ＩＣ、４ａ，４ｂは５Ｖクロック信号用配線パターン、５ａ，５ｂ，６，８，９，１６ａ，１６ｂ，２１，２２はスルーホール、７は３．３Ｖクロック信号用配線パターン、１０はグラウンド層、１１，１２は電流経路、１３は電源層、１４は５Ｖ電源プレーン、１５ａ，１５ｂは３．３Ｖ電源プレーン、１７は第２の信号層、１８は第１の入力側ＩＣ、１９は第２の入力側ＩＣ、２０は３．３Ｖ電源パターンである。
【０００４】
上述の構成に於いて、図４（Ｃ）に示すように、多層プリント配線基板の電源層１３では、３．３Ｖ電源プレーン１５ａ，１５ｂが二つに分割されて設けられている。さらに、電源層１３には、分割された各３．３Ｖ電源プレーン１５ａ，１５ｂ同士の間に５Ｖクロック信号用配線パターン４ｂが設けられている。
【０００５】
又、図４（Ｄ）に示すように、第２の信号層１７には３．３Ｖ電源パターン２０が設けられている。３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５ａとはスルーホール１６ａによって接続され、３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５ｂとはスルーホール１６ｂによって接続されている。従って、各３．３Ｖ電源プレーン１５ａ，１５ｂは、スルーホール１６ａ，１６ｂ及び３．３Ｖ電源パターン２０を介して導通されている。
【０００６】
一方、５Ｖクロック信号用配線パターン４ｂの一方の端部はスルーホール５ａを介して第１の出力側ＩＣ２の一つの端子に接続され、５Ｖクロック信号用配線パターン４ｂの他方の端部はスルーホール５ｂを介して第１の入力側ＩＣ１８の一つの端子に接続されている。
【０００７】
上記の構成により、第１の信号層１に設けられた３．３Ｖクロック信号用配線パターン７とグラウンド層１０との間にマイクロストリップ構造が構成されるとともに、電源層１３に設けられた５Ｖクロック信号用配線パターン４ｂとグラウンド層１０との間にマイクロストリップ構造が構成される。
【０００８】
第１の信号層１の３．３Ｖクロック信号用配線パターン７にグラウンド層１０が近接して対向配置されてなるマイクロストリップ構造により、３．３Ｖクロック信号用配線パターン７とグラウンド層１０との容量結合や誘導結合が大きくなる。そのため、第２の出力側ＩＣ３から３．３Ｖクロック信号用配線パターン７およびスルーホール８を通って第２の入力側ＩＣ１９に信号電流が流れると、その信号電流に対するリターン電流は、３．３Ｖクロック信号用配線パターン７の直下部分に当たるグラウンド層１０の電流経路１１を直線的に流れる。
【０００９】
一方、電源層１３の５Ｖクロック信号用配線パターン４ｂにグラウンド層１０が近接して対向配置されてなるマイクロストリップ構造の場合にも、５Ｖクロック信号用配線パターン４ｂとグラウンド層１０との容量結合や誘導結合が大きくなる。そのため、第１の出力側ＩＣ２からスルーホール５ａ、５Ｖクロック信号用配線パターン４ｂ及びスルーホール５ｂを通って第１の入力側ＩＣ１８に信号電流が流れると、その信号電流に対するリターン電流はグラウンド層１０の電流経路１２を直線的に流れる。
【００１０】
このように、電磁放射ノイズ源となるクロック信号が伝送される各クロック信号用配線パターン４ｂ，７を平面状のグラウンド層１０に近接して対向配置させてマイクロストリップ構造を構成することにより、各クロック信号用配線パターン４ｂ，７の直下に、各々のリターン電流の電流経路１１，１２が最短直線的となるように構成される。従って、ディファレンシャルモードの電流のループが小さくなると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流も小さくなるので、プリント配線基板から放射される電磁波放射ノイズを低減させることができる旨の記載がある。
【００１１】
又、特許文献２には、電磁放射ノイズを最小化し、安定化した電源システムを備えた回路基板が開示されている。即ち、グラウンド層及び電源層を有する多層基板に於いて、電源層に設けた主電源プレーン３０とサブ電源プレーン３１はフイルタを介して接続する。このフイルタはフェライトビーズＬ１とコンデンサＣ１，Ｃ２で形成したπ型配置の構造を持ち、回路基板からの電磁放射ノイズを最小にさせる効果を有する。又、π型配置フイルタ前後には電解コンデンサＣ１０１，Ｃ１０２を有し、ＬＳＩデバイス（以下、フイルタを含めて電子回路素子と記す）３３等に対し安定した電源を供給する様に成されている。
【００１２】
即ち、上記特許文献２は図５に示す様に、接地されたグラウンド層３２と、電源に接続された主電源プレーン３０と、グラウンド層３２に接地端子が接続されて搭載された電子回路素子３３と、この電子回路素子３３の電源端子及び主電源プレーン３０間の電源側配線３４の途中に設けられたインダクタ素子Ｌ１と、インダクタ素子Ｌ１の主電源プレーン３０側の端子及びグラウンド層３２間に設けられた第１のコンデンサＣ１と、インダクタ素子Ｌ１の電子回路素子３３側の端子及びグランド層３２間に設けられた第２のコンデンサＣ２と、電子回路素子３３の電源端子及びグランド層３２間に設けられた第３のコンデンサＣ３と、主電源プレーン３０及びグラウンド層３２間に設けられた第１の電解コンデンサＣ１０１と、インダクタ素子Ｌ１の電子回路素子３３側の端子及びグラウンド層３２間に設けられた第２の電解コンデンサＣ１０２とを含むフイルタと電解コンデンサで構成されている。
【００１３】
上述の構成に於いて、コンデンサＣ３は電子回路素子３３のデカップリングコンデンサとなり、電子回路素子３３の動作に伴う電磁ノイズはコンデンサＣ３にて、その多くを電子回路素子３３内部でループさせる。また、ループしきれなかったノイズはπ型配置フイルタのフェライトビーズＬ１が高周波帯域で発生するインダクタンス成分を減衰させ、主電源プレーン３０へのノイズ進入を抑制する。
【００１４】
又、フェライトビーズＬ１の前後に付加した静電容量の異なるコンデンサＣ１およびＣ２により広帯域なπ型配置ノイズフイルタを形成し、パターン長Ｄ１のインダクタンス成分ＤＬを利用することでコンデンサＣ１とフェライトビーズＬ１、コンデンサＣ２とパターン長Ｄ１のインダクタンス成分ＤＬの多段フイルタを形成し、効果的な電源のノイズフイルタリングを可能にする。更に電子回路素子３３が接続されたサブ電源プレーン３１を安定化させる為、コンデンサＣ１およびＣ２の外側に電解コンデンサＣ１０１およびＣ１０２を実装している。
【００１５】
上記特許文献１に記載の構成は、電源層１３の２つに分割された５Ｖ電源プレーン１５ａ，１５ｂ間に５Ｖクロック信号用配線パターン４ｂや第１の信号源層１に３．３Ｖクロック信号用配線パターン７を形成し、クロックによって生ずる電磁波放射ノイズを５Ｖクロック信号用配線パターン４ｂや３．３Ｖクロック信号用配線パターン７によって伝送してグラウンド層１０に流れるリターン電流の電流経路１１，１２を直線的にしようとするもので、ディファレンシャルモードの電流のループを小さくすると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流をも小さくしてプリント配線基板から放射される電磁波放射ノイズを低減させている。
【００１６】
又、特許文献２には、主電源プレーン３０とサブ電源プレーン３１間にフイルタを介在させて電源プレーンに混入するノイズの低減を図った回路基板が開示されている。本発明は電源層の主電源プレーン３０で駆動されるＬＳＩデバイスやフイルタの如き複数の電子回路素子３３が配置された信号層に隣接配設した電源層のフイルタ後の電源電圧とノイズレベルの高い他の電源電圧がクロストークして生ずるノイズがフイルタの性能を劣化させる弊害を除去しようとするもので、特に、多層プリント配線基板の様な多層回路基板の電源プレーンと隣接配置されたＬＳＩやＩＣの根本部分の主電源プレーンと導通するスルーホールとフイルタやフイルタ後の出力を導出するサブ電源プレーンと導通するスルーホールを近接配置しない様にし、かつ、主電源プレーンとサブ電源プレーンが重ならないようにして、電源プレーンから生ずる不要輻射ノイズが隣接するＬＳＩやＩＣの根本部分に影響しない様になしたものである。即ち、特許文献１及び特許文献２にはクロックによる不要輻射を防止する様にした多層回路基板及びフイルタを用いた多層回路基板が示されているが、本発明とは、その目的、構成を異にするものである。
【００１７】
今、本発明をより理解するために、従来の多層回路基板として、図６（Ａ）に示す様に構成した多層プリント配線基板を考える。同図に於いて、３５はＮ−１層目の信号層、３６はＮ層目の電源層とし、信号層３５には例えば５Ｖで駆動される第１のＬＳＩやＩＣ（以下、ＩＣと記す）３７と、同様に３．３Ｖで駆動されるフイルタ４０及び第２のＩＣ３８が配設され、第１のＩＣ３７の根本の出力端はスルーホール３７ａを介して電源層３６の５Ｖの電圧源３９ａで駆動される主電源プレーン３９のスルーホール３９ｂに導通している。この主電源プレーン３９を跨いで３.３Ｖの電圧源４１ａに接続されたサブ電源プレーン又はサブ電源パターン４１がパターニングされ、このサブ電源プレーン４１のスルーホール４１ｂは信号層３５に搭載したフイルタ４０のスルーホール４１ａと導通しているのでフイルタ４０にサブ電源プレーン４１から３．３Ｖの電源電圧が供給される。
【００１８】
上述の構成の場合、隣接するＮ−１層目の信号層３５の第１のＩＣ３７の楕円破線４２で示す入出力部分、特に、第１のＩＣ３７の根本部分とフイルタ４０の入力部分は近接配置され、電源層３６の楕円破線４３で示す様に主電源プレーン３９とサブ電源プレーン４１は互いにオーバーラップする様にパターニングされているため、主電源プレーン３９の電源電圧がサブ電源プレーン４１の電源電圧に不要輻射ノイズを誘起してフイルタ４０にクロストークし、特に、フイルタ４０に大きなノイズが誘発されることでフイルタの効率を劣化させる課題を有していた。
【００１９】
又、図６（Ｂ）に示す様にＮ−１番目の信号層３５に配設された第１及び第２のＩＣ３７，３８間にフイルタ４０を介在させ、スルーホール４４ａ，４４ｂを介して、このフイルタ４０の下方に隣接するＮ番目の電源層３６に配設された、例えば、３．３Ｖの電圧源４１ａで駆動されるサブ電源プレーン或いはサブ電源パターン４１に接続する。又、電源層３６にパターニングした例えば、５Ｖの電圧源３９ａに接続した主電源プレーン或いは主電源パターン３９を有し、この主電源プレーン３９とこの電源プレーン３９に隣接した下上のＮ−１番目の信号層３５又はＮ＋１番目の信号層に配した、例えば、第１のＩＣ３７に穿設したスルーホール４６ａと主電源プレーン３９に穿設したスルーホール４６ｂを介してノイズレベルの高い５Ｖの電源電圧を供給する様な場合、特に、フイルタ４０で隣接の電源層３６の３．３Ｖのサブ電源プレーン４１と５Ｖのノイズレベルの高い主電源プレーン３９同士のスルーホール４４ａ，４４ｂと４６ａ，４６ｂが近接するとフイルタ４０の入力部分のスルーホール４４ａ，４４ｂ近傍では電流が集中するため、主電源プレーン３９のノイズがサブ電源プレーン４１に誘起し、フイルタ４０の性能を劣化させる課題を有していた。
【特許文献１】特開平１１−２１４８０９号公報
【特許文献２】特開２００３−６９１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は上記の課題を解決するために成されたもので、本発明が解決しようとする課題は、多層プリント配線基板の様な多層回路基板の電源層の電源プレーンから信号層に搭載したフイルタへ混入する不要輻射ノイズを低減する様にしたもので、特に、多層回路基板の所定層に搭載したフイルタ後の電源電圧に隣接層の電源層からの主電源プレーンからの電源電圧がクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減する様にした多層回路基板及び多層回路基板のパターニング方法を得ることを目的とするものである。
【課題を解決するための手段】
【００２１】
第１の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板に於いて、信号層に搭載したフイルタ或いはフイルタ後の電源は電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたものである。
【００２２】
第２の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に異電源で駆動される複数の電気回路素子を有する多層回路基板に於いて、信号層に搭載した複数の電気回路素子を駆動する電源層に形成した異電源プレーン或いは異電源パターンをオーバーラップしない離間した位置に配する様にしたものである。
【００２３】
第３の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される複数の電気回路素子間に配設したフイルタを有する多層回路基板のパターニング方法に於いて、信号層に搭載した複数の電気回路素子やフイルタを電源層に形成した電源プレーン或いた電源パターンと対抗しない離間位置に配する様にしたものである。
【００２４】
第４の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板のパターニング方法に於いて、信号層に搭載したフイルタ或いはフイルタ後の電源は電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたものである。
【発明の効果】
【００２５】
第１乃至第４の本発明によれば、多層回路基板を用いた主電源プレーン或いは主電源パターンからサブ電源プレーン或いはサブ電源パターンに誘導されたノイズが電気回路素子へ混入する不要輻射ノイズを低減可能で、特に、多層回路基板の所定層に形成したフイルタ或いはフイルタ後の電源に電源層の主電源プレーンノイズがクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減する様にした多層回路基板及び多層回路基板のパターニング方法が得られる効果を有する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の多層回路基板及び多層回路基板のパターニング方法の１形態例を説明する。図１乃至図３に於いて、図１は本発明の多層回路基板及び多層回路基板のパターニング方法を説明するための斜視図、図２は本発明の多層回路基板及び多層回路基板のパターニング方法の他の構成を示す斜視図、図３は本発明の多層回路基板及び多層回路基板のパターニング方法の更に他の構成及び効果説明用の多層回路基板の平面図である。以下、図１乃至図３に於いて、図６（Ａ）及び図６（Ｂ）で説明した構成との対応部分には同一符号を付して説明する。
【００２７】
以下、本発明の多層回路基板及び多層回路基板のパターニング方法を図１及び図２の実施の形態例で説明する。本発明の特徴とするところは、多層回路基板の所定層に形成したフイルタ及びフイルタ後の電源にノイズレベルの高い隣接層の主電源プレーン電圧がクロストークしない様に遠ざけて配置して、フイルタへ主電源プレーンのノイズがクロストークしない様にした多層回路基板及び多層回路基板のパターニング方法を得ようとするものである。
【００２８】
図１は、本発明の多層プリント配線基板の様な多層配線基板のＮ−１番目及びＮ番目の配線基板としての信号層３５及び電源層３６を示すものである。信号層３６には図６（Ａ）で説明したと同様の第１のＩＣ３７及びフイルタ４０並びに第２のＩＣ３８が搭載されている。フイルタ４０及び第２のＩＣ３８は図６（Ａ）とは異なり、フイルタ４０をＩＣ３８の右側面から９０°回転させて、ＩＣ３７の前面側に配設する。
【００２９】
第１のＩＣ３７はスルーホール５０ａ，５０ｂを介して隣接の下層に配設した電源層３６に形成した主電源プレーン３９と導通して、例えば、電圧源３９ａから５Ｖの電圧が与えられている。又、信号層３５に搭載したフイルタ４０と第２のＩＣ３８の電源電圧は、電源層３６に形成した例えば、３．３Ｖの電圧が電圧源４１ａから与えられたサブ電源プレーン４１から供給される。即ち、サブ電源プレーン４１とフイルタ４０に穿設したスルーホール５１ａ，５１ｂを介して、フイルタ４０にサブ電源プレーン電圧が供給される。この場合、主電源プレーン３９とサブ電源プレーン４１並びに第１のＩＣ３７及びフイルタ４０と第２にＩＣ３８とは所定の離間幅Ｗ１及びＷ２の距離を介してパターニング或いは搭載することになるので電源電圧同士でフイルタ４０の近傍にクロストークすることが無いのでフイルタ４０のスルーホール５１ｂに大きな電流が流れてもノイズの発生を低減可能なものが得られる。
【００３０】
上述の図１の構成に於いてはフイルタ４０の前後の主電源プレーン３９とサブ電源プレーン４１が互いにクロストークしないように離間させたが、フイルタ４０を通過した後の電源同士のクロストークではノイズの拡がりは少なくなるので特に問題は無いが、複数の異なる電源電圧で駆動されるＩＣの根元同士の電源はパターニング時に面積的に余裕が無い場合以外可能な限り重ねないようにすることがよく、好ましくは離間幅Ｗ１，Ｗ２部分をグランドプレーンとするか、信号層３５と電源層３６間にグランド層を配設することで電源電圧のクロストークによるノイズを更に低減することが可能となる。
【００３１】
図２（Ａ）（Ｂ）は本発明の他の構成を示す多層回路基板の略線的平面図を示すものである。図２（Ａ）は図６（Ｂ）と同様にＮ−１番目の信号層３５に配設された第１及び第２のＩＣ３７，３８間にフイルタ４０を介在させ、このフイルタ４０に穿設したスルーホール４４ａ及びＮ番目の電源層３６に穿設したスルーホール４４ｂを介して、例えば、３．３Ｖの電圧源４１ａで駆動されるサブ電源プレーン或いはサブ電源パターン４１に接続することでフイルタ４０はサブ電源プレーン４１で駆動される。又、電源層３６には例えば、５Ｖの電圧源３９ａに接続した主電源プレーン或いは主電源パターン３９をサブ電源プレーン４１に対して離間してパターニングし、この主電源プレーン３９に穿設したスルーホール４６ｂと信号層３５に配設した第１のＩＣ３７に穿設したスルーホール４６ａを介して５Ｖの電源電圧を第１のＩＣ３７に供給する。この場合スルーホール４４ａ，４４ｂとスルーホール４６ａ，４６ｂの間隔Ｗ３は図６（Ｂ）に示す場合に比べ十分に離れて穿設され、主電源プレーン３９とサブ電源プレーン４１間の離間幅Ｗ４も十分に取ってあるので第１のＩＣ３７とフイルタ４０のスルーホール４４ａ，４４ｂ近傍で電流が集中してもノイズレベルの高い主電源プレーン３９のノイズがフイルタ４０に大きな影響を与えことがないのでクロストークによるノイズを大幅に削減してフイルタの効率を向上可能なものが得られる。
【００３２】
尚、上述の構成に於いても、好ましくは離間幅Ｗ４部分をグラウンドプレーンとするか、信号層３５と電源層３６との間にグラウンドプレーン挟む様に配設することで主電源プレーン電圧のクロストークによるノイズを更に低減することが可能となる。
【００３３】
図３（Ａ）〜図３（Ｄ）は電気回路素子として複数のフイルタを並設してパターニングした場合の従来構成と本発明構成の１形態例を示す多層回路基板の斜視図と図３（Ａ）及び図３（Ｂ）の構成に於けるノイズ低減効果を説明するための３次元電磁界解析シミュレーション（ＢＬＥＳＳ：Baud Evaluation and Suggestion System）によるパターン変更前と変更後のノイズ分布を示した平面図である。
【００３４】
図３（Ａ）、図３（Ｂ）に於いて、図１及び図２との対応部分には同一符号を付して重複説明を省略する。図３（Ａ）は従来の多層回路基板の斜視図を示すものでＮ−１層目の信号層３５には第１のＩＣ３７及び複数のフイルタ４０Ａ，４０Ｂが搭載されると共にＡ電源パターン５５Ａ及びＢ電源パターン５５Ｂが第１のＩＣ３７と第１のフイルタ４０Ａ間及び第２のフイルタ４０Ｂと信号層３５の右コーナ間に略Ｌ字状にパターニングされている。
【００３５】
第１のフイルタ４０Ａの前後の入出力端にはＮ番目の電源層３６のＡ電源プレーン５６Ａ及びＢ電源プレーン５６Ｂに形成したスルーホール５９ａ，５９ｂと導通するスルーホール５７ａ，５７ｂが穿設されている。又、第２のフイルタ４０Ｂの前後の入出力端には電源層３６のＢ電源プレーン５６Ｂ及びグラウンドプレーン６１中の島状のＢ電源電圧が供給され、Ｂ電源プレーン５６Ｂと島状部に形成したスルーホール６０ａ，６０ｂと導通するスルーホール５８ａ，５８ｂが形成されている。
【００３６】
スルーホール５９ａはＢ電源プレーン５６Ｂと絶縁したグラウンドプレーン６１で囲まれた島状のＡ電源プレーン５６Ａに形成されている。又、スルーホール６０ｂはＢ電源プレーン５６Ｂと絶縁したグラウンドプレーン６１の島状部に設けられ、Ｂ電源電圧が供給されるＢ電源プレーン５６Ｂと連通されている。
【００３７】
上述の様に、従来の多層回路基板のＡ電源プレーン５６ＡとＢ電源プレーン５６Ｂのパターンは、図３（Ａ）の電源層３６の楕円破線６２で示す様に隣接して異なる電源電圧が供給されるパターン間で重なり合い互いに干渉している。特に、電流の集中する第１のフイルタ４０Ａのスルーホール５７ｂ，５９ｂと第２のフイルタ４０Ｂのスルーホール５８ａ，６０ａが隣接配置されているため図３（Ｃ）のノイズ分布図に斜線に示す様に第１のフイルタ４０ＡにＮ層目の電源層３６のＢ電源プレーン５６Ｂからのノイズがクロストークしていることが解る。
【００３８】
そこで、本発明に於いては、多層回路基板のパターン構成を図３（Ｂ）に示す様に変更する。即ち、図３（Ｂ）においてＮ−１層目の信号層３５の第１のフイルタ４０Ａを第１のＩＣ３７の根本のＢ電源プレーン５６ＢとＡ電源プレーン５６Ｂの図３（Ｃ）の１点鎖線で示す重なり部分６４から離間した位置に配するようにＡ電源パターン５５Ａを延設し第２のフイルタ４０Ｂと並設する様にパターニングする。又、Ｎ層目の電源層３６のＡ電源プレーン５６ＡとＢ電源プレーン５６Ｂとが互いに重ならないようにＢ電源プレーン５６Ｂの重なり部分６２を取り除くようにパターニングすると共にＡ電源プレーン５６Ｂも帯状にパターニングしＡ電源プレーン５６ＡとＢ電源プレーン５６Ｂ間をＷ５で示す様に離間した位置にパターニングを施し、この離間部分をグラウンドプレーンとするか、このグラウンド部分を盛り上げて障壁を設ける様にしてもよい。この場合単層のプリント回路基板では問題はないが、多層回路基板に於いては上層又は下層のプリント基板に盛り上げ障壁の逃げ溝を必要とする。
【００３９】
即ち、Ｂ電源プレーン５６Ｂのパターンとしては図３（Ａ）で示す楕円破線６４の干渉部分に、図３（Ｂ）の様な切込部６５を形成し、離間位置に配したＡ電源プレーン５６Ａとグラウンドプレーン６１中にスルーホール５７ａ，５７ｂに対応したＡ電源供給用のスルーホール５９ａ，５９ｂを形成する。Ｂ電源プレーン５６Ｂのスルーホール６０ａとグラウンドプレーン６１に設けたスルーホール６０ｂからスルーホール５８ａ，５８ｂを介して第２のフイルタ４０ＢにＢ電源電圧が供給される。又、上記した離間距離Ｗ５は両電源プレーンの電圧に応じて０．１乃至５ｍｍ程度に選択すると良い。
【００４０】
図３（Ｂ）の様にパターニングした場合のノイズ分布図を図３（Ｄ）に示す。このパターン変更後の第１のフイルタ４０Ａ部分のＢ電源プレーン５６Ｂからのノイズレベルのクロストークは図３（Ｄ）に示す様にほとんど見ることが出来ず約６０％のノイズ改善が見られた。
【００４１】
従って、図３（Ｂ）（Ｄ）の構成によれば、第１及び第２のフイルタ４０Ａ，４０Ｂ前後の入出力部のノイズの伝播が抑制され第１及び第２のフイルタ４０Ａ，４０Ｂを効果的に活用可能な多層回路基板及び多層回路基板のパターニング方法を得ることができる。
【００４２】
本発明によれば、多層回路基板を用いた電源パターンから電気回路素子へ混入する不要輻射ノイズが低減可能で、特に、多層回路基板の所定層に形成したフイルタに隣接層の電源パターンノイズがクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減した多層回路基板及び多層回路基板のパターニング方法が得られる効果を有する。
【産業上の利用可能性】
【００４３】
尚、上述の構成では、多層回基板について説明したが、この多層回路基板を有する各種の映像、音声信号の受信装置或いは送受信装置、テープ或いはデイスク記録再生装置、携帯電話機、ＰＤＡ等に本発明の多層回路基板及び多層回路基板のパターニング方法を用いた各種電子機器が適用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の多層回路基板及び多層回路基板のパターニング方法を説明するための１形態例を示す斜視図である。
【図２】本発明の多層回路基板及び多層回路基板のパターニング方法を説明するための他の形態例を示す斜視図である。
【図３】本発明の多層回路基板及び多層回路基板のパターニング方法の更に他の構成と比較例を示す斜視図及びノイズ削減効果を説明するためのノイズ分布図である。
【図４】従来の多層回路基板の１形態例を示す各層の平面図である。
【図５】従来の多層回路基板の他の形態例を示す主電源プレーン上の回路図である。
【図６】従来の多層回路基板の更に他の形態例を示す各層の模式的な斜視図である。
【符号の説明】
【００４５】
３５…信号層（Ｎ−１層）、３６…電源層（Ｎ層）、３７…第１のＩＣ（電気回路素子）、  ３８…第２のＩＣ（電気回路素子）、３９…主電源プレーン、４０…フイルタ、４１…サブ電源プレーン、４４ａ，４４ｂ，４６ａ，４６ｂ，５０ａ，５０ｂ，５１ａ，５１ｂ…スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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