(57)【要約】 【課題】  消費電力が少なく、回路面積が小さい電圧制御発振器において、位相雑音特性を向上させる。【解決手段】  本発明による電圧制御発振器は、相互に並列接続されたインダクタンスＬ１１と可変容量Ｃ１１及び１２とを備えたＬＣ共振回路１と、ＬＣ共振回路１に接続され、ＬＣ共振回路１による発振を持続させるための負性コンダクタンスを有する発振トランジスタ対２及び３と、電流源４とを備え、電流源４と発振トランジスタ対２とは抵抗８を介して接続され、ＬＣ共振回路１の発振動作に伴う偶数次高調波が電流源４に入力されるのが抑制される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
相互に並列接続されたインダクタンスと可変容量とを備えたＬＣ共振回路と、
前記ＬＣ共振回路に接続され、前記ＬＣ共振回路による発振を持続させるための負性コンダクタンスを有する発振トランジスタ対と、
一端を前記発振トランジスタ対に接続された抵抗と、
前記抵抗の他端に接続された電流源とを具備する
電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、
前記電流源は、前記抵抗に接続された電流源トランジスタを備えるカレントミラー回路であり、
前記発振トランジスタ対は、第１の発振トランジスタと第２の発振トランジスタとを備え、
前記第１の発振トランジスタの制御ゲート端子は、第１の発振出力信号を出力する第１の出力端子を介して前記ＬＣ共振回路に接続され、
前記第２の発振トランジスタの制御ゲート端子は、第２の発振出力信号を出力する第２の出力端子を介して前記ＬＣ共振回路に接続され、
前記第１の発振トランジスタ及び第２の発振トランジスタのそれぞれの一端は、前記抵抗を介して前記電流源トランジスタに共通接続され、前記第１の発振トランジスタの他端は前記第２の出力端子に接続され、前記第２の発振トランジスタの他端は前記第１の出力端子に接続される
電圧制御発振器。
【請求項３】
請求項２に記載の電圧制御発振器において、
第３の発振トランジスタと第４の発振トランジスタとを更に備え、
前記第３の発振トランジスタの制御ゲート端子は、第１の発振出力信号を出力する第１の出力端子を介して前記ＬＣ共振回路に接続され、
前記第４の発振トランジスタの制御ゲート端子は、第２の発振出力信号を出力する第２の出力端子を介して前記ＬＣ共振回路に接続され、
前記第３の発振トランジスタ及び第４の発振トランジスタのそれぞれの一端は接地され、前記第３の発振トランジスタの他端は、前記第２の出力端子に接続され、前記第４の発振トランジスタの他端は前記第１の出力端子に接続される
電圧制御発振器。
【請求項４】
請求項２から３に記載の電圧制御発振器において、
前記電流源トランジスタと前記第１及び第２の発振トランジスタとの伝導型は同種である
電圧制御発振器。
【請求項５】
請求項２から４に記載の電圧制御発振器において、
前記第１及び第２の発振トランジスタと前記第３及び第４の発振トランジスタとの伝導型は異種である
電圧制御発振器。
【請求項６】
請求項１から５に記載の電圧制御発振器において、
前記電流源と前記抵抗との間に容量が並列接続される
電圧制御発振器。
【請求項７】
請求項２から６に記載の電圧制御発振器において、
前記第１及び第２の発振トランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記第１の発振トランジスタ及び第２の発振トランジスタのそれぞれのソースは、前記抵抗を介して前記電流源トランジスタのドレインに共通接続され、前記第１の発振トランジスタのドレインは、前記第２の出力端子に接続され、前記第２の発振トランジスタのドレインは前記第１の出力端子に接続される
電圧制御発振器。
【請求項８】
請求項３から７に記載の電圧制御発振器において、
前記第３及び第４の発振トランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記第３の発振トランジスタ及び第４の発振トランジスタのそれぞれのソースは接地され、前記第３の発振トランジスタのドレインは、前記第２の出力端子に接続され、前記第４の発振トランジスタのドレインは前記第１の出力端子に接続される
電圧制御発振器。
【請求項９】
請求項１から８に記載の電圧制御発振器において、
前記ＬＣ共振回路は、制御電圧入力端子を備え、
前記制御電圧入力端子に入力される電圧によって前記可変容量の容量値は変化する
電圧制御発振器。
【請求項１０】
請求項１から９いずれか１項に記載の電圧制御発振器を備える
Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器に関する。
【背景技術】
【０００２】
電圧制御発振器は、ＣＰＵやチップセットに与えるクロック信号を生成するために使用されるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）等に用いられ、より安定した発振信号を出力することが求められている。
【０００３】
電圧制御発振器の重要な特性の一つとして、位相雑音特性がある。位相雑音特性はジッタ特性に直接影響のある特性であり、例えば、通信速度の高速化に対し低位相雑音化に対する要求が厳しくなってきている。
【０００４】
（従来例１）
図１を参照して、従来例１として、従来技術による電圧制御発振器の構成が示される。従来例１の電圧制御発振器は、ＬＣ共振回路１０と、ＬＣ共振回路１０に出力端子６０及び７０とを介して並列接続されるＰチャネルクロスカップルトランジスタ２０及びＮチャネルクロスカップルトランジスタ３０と、ノードＡ１０を介してＰチャネルクロスカップルトランジスタ２０に接続される電流源４０とを具備する。
【０００５】
ＬＣ共振回路１０は、インダクタＬ１０１と、可変キャパシタＣ１０１と可変キャパシタＣ１０２が制御電圧端子５０を介して直列接続した可変容量とを備える。インダクタＬ１０１と可変容量とは並列接続され、接続端の一端は出力端子６０に、他端は主力端子７０にそれぞれ接続される。
【０００６】
Ｐチャネルクロスカップルトランジスタ２０は、ＰチャネルトランジスタＰ２０１及びＰチャネルトランジスタＰ２０２とを具備し、それぞれのソースはノードＡ１０に接続される。ＰチャネルトランジスタＰ２０１のゲートは出力端子６０に、ドレインは出力端子７０にそれぞれ接続される。ＰチャネルトランジスタＰ２０２のゲートは出力端子７０に、ドレインは出力端子６０にそれぞれ接続される。
【０００７】
Ｎチャネルクロスカップルトランジスタ３０は、ＮチャネルトランジスタＮ３０１及びＮチャネルトランジスタＰ３０２とを具備し、それぞれのソースは接地される。ＮチャネルトランジスタＰ３０１のゲートは出力端子６０に、ドレインは出力端子７０にそれぞれ接続される。ＮチャネルトランジスタＰ３０２のゲートは出力端子７０に、ドレインは出力端子６０にそれぞれ接続される。
【０００８】
電流源４０は、それぞれのゲートが相互に接続されたＰチャネルトランジスタＰ４０１及びＰチャネルトランジスタＰ４０２とを具備するカレントミラー回路であり、それぞれのソースは電源ＶＤＤに共通接続される。ＰチャネルトランジスタＰ４０１のドレインとゲートは接続され、カレントミラー回路の入力としての定電流源が接続される、ＰチャネルトランジスタＰ４０２のドレインは、ノードＡ１０に接続される。
【０００９】
上記の構成により、ＬＣ共振回路１０において、インピーダンスが最大となる周波数（共振周波数ｆｏ）で発振し、その共振周波数ｆｏの発振出力信号ＯＵＴ１０及びＯＵＴ２０が、それぞれ出力端子６０及び出力端子７０から差動信号として出力される。この際、Ｐチャネルクロスカップルトランジスタ２０及びＮチャネルクロスカップルトランジスタ３０は負性コンダクタンスとして動作し、減衰なく発振出力信号が出力される。又、ＬＣ共振回路内の可変容量の容量値は、制御電圧入力端子５０から入力される制御電圧によって変化する。すなわち、この制御電圧によって共振周波数ｆｏが変化する発振器として動作する。
【００１０】
（従来例２）
従来例２として、特開２００３−３２４３１５号公報に、負性コンダクタンスを有したＮチャネルクロスカップルトランジスタの共通ソースと電流源との間にＬＣ並列共振回路を接続し、更にこの共通ソースを寄生インダクタを利用したＬＣ直列共振回路を介して接地することで位相雑音特性を向上させた電圧制御発振器が開示されている（特許文献１参照）。
【００１１】
従来例２の電圧制御発振器は、前記ＬＣ並列共振回路とＬＣ直列共振回路の共振周波数を適切な値に設定することで、発振動作に伴う偶数次高調波が回路電流に重畳されるのを防止する。例えば、共振周波数を電圧制御発振器の発振周波数の２倍に設定することで、２次高調波が回路電流に重畳されず、これにより位相雑音特性の劣化を防止できる。
【特許文献１】特開２００３−３２４３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図２を参照して、従来例１の電圧制御発振器の発振出力信号ＯＵＴ１０及びＯＵＴ２０、ノードＡ１０における電位、及び電流源４０から出力される回路電流Ｉ１０が示される。
【００１３】
図２に示されるように、従来例１におけるＬＣ共振回路１０による発振動作に伴い、発振出力信号ＯＵＴ１０及びＯＵＴ２０の発振周波数の偶数次高調波が電流源４０のＰチャネルトランジスタＰ４０２のソース−ドレイン間に重畳される（この場合、４次高調波が重畳される）。このため、ノードＡ１０における電圧Ｖ１０は安定せず、回路電流Ｉ１０は大きな振幅で発振し、発振出力信号ＯＵＴ１０及びＯＵＴ２０における位相雑音特性が劣化する。
【００１４】
この高調波による位相雑音を低減させる方法として、回路電流Ｉ１０を増加させ発振出力信号ＯＵＴ１０及びＯＵＴ２０の持つ電力を増大することが考えられる。図５を参照して、消費電流と位相雑音（オフセット周波数１ＭＨｚ）の関係をシミュレーションすると、位相雑音を−１００［ｄＢｃ／Ｈｚ］以下とするためには、消費電流が８［ｍＡ］以上にしなければならず、更に製造ばらつき等を考慮すると９〜１０［ｍＡ］程度とする必要がある。しかし、この場合、電圧制御発振器における消費電力が増大するという問題がある。
【００１５】
従来例２の電圧制御発振器が備えているＬＣ並列共振回路とＬＣ直列共振回路に使用されるインダクタは、一般にチップ面積が大きいため、発振器自体の回路面積が増大するという問題がある。又、製造ばらつきによって共振周波数が発振周波数の偶数倍からずれてしまう場合、位相雑音特性の劣化を招くという問題がある。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明による電圧制御発振器は、相互に並列接続されたインダクタンス（Ｌ１１、Ｌ１３、Ｌ１４）と可変容量（Ｃ１１、１２）とを備えたＬＣ共振回路（１、１’）と、ＬＣ共振回路（１、１’）に接続され、ＬＣ共振回路（１、１’）による発振を持続させるための負性コンダクタンスを有する発振トランジスタ対（２、３）と、一端を発振トランジスタ対（２、３）に接続された抵抗（８）と、抵抗（８）の他端に接続された電流源（４、４’）とを具備する。
【００１８】
電流源（４、４’）は、前記抵抗に接続された電流源トランジスタを備えるカレントミラー回路であり、発振トランジスタ対（２又は３）は、第１の発振トランジスタ（Ｐ２１又はＮ３１）と第２の発振トランジスタ（Ｐ２２又はＮ３２）とを備え、第１の発振トランジスタ（Ｐ２１又はＮ３１）の制御ゲート端子は、第１の発振出力信号（ＯＵＴ１）を出力する第１の出力端子（６）を介してＬＣ共振回路（１、１’）に接続され、第２の発振トランジスタ（Ｐ２２又はＮ３２）の制御ゲート端子は、第２の発振出力信号（ＯＵＴ２）を出力する第２の出力端子（７）を介してＬＣ共振回路（１、１’）に接続される。
【００１９】
第１の発振トランジスタ（Ｐ２１又はＮ３１）及び第２の発振トランジスタ（Ｐ２２又はＮ３２）のそれぞれの一端は、抵抗（８）を介して電流源トランジスタ（Ｐ４２）に共通接続され、第１の発振トランジスタ（Ｐ２１又はＮ３１）の他端は第２の出力端子（７）に接続され、第２の発振トランジスタ（Ｐ２２又はＮ３２）の他端は第１の出力端子（６）に接続される。
【００２０】
このような構成により、電流源（４、４’）の出力端に接続された抵抗（８）と出力端にある寄生容量（９）によってローパスフィルタが形成される。これにより、ＬＣ共振回路（１、１’）の発振動作に伴う偶数次高調波が電流源（４、４’）に入力されるのを抑制することができ、電圧制御発振器の位相雑音特性が向上できる。
【発明の効果】
【００２１】
本発明による電圧制御発振器によれば、位相雑音が低減された発振信号を出力することができる。
【００２２】
又、低消費電力で位相雑音が低減された発振信号を出力することができる。
【００２３】
更に、回路面積の小さい電圧制御発振器において位相雑音が低減された発振信号を出力することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照して、本発明による電圧制御発振器の実施の形態が説明される。
【００２５】
（第１の実施の形態）
（構成）
図３を参照して、本発明による電圧制御発振器の回路構成が示される。第１の実施の形態における電圧制御発振器は、ＬＣ共振回路１と、ＬＣ共振回路１に出力端子６及び７とを介して並列接続されるＰチャネルクロスカップルトランジスタ２及びＮチャネルクロスカップルトランジスタ３と、Ｐチャネルクロスカップルトランジスタ２のソース（ノードＡ１）に抵抗８を介して接続される電流源４とを具備する。
【００２６】
ＬＣ共振回路１は、インダクタＬ１１と、出力端子６及び出力端子７において並列接続された可変容量とを備える。可変容量は制御電圧端子５を介して相互に直列接続される可変キャパシタＣ１１と可変キャパシタＣ１２を備える。尚、可変キャパシタＣ１１及びＣ１２には制御電圧端子５から入力される制御電圧によって容量値が変化する、例えば可変キャパシタダイオードが用いられる。
【００２７】
Ｐチャネルクロスカップルトランジスタ２は、ＰチャネルトランジスタＰ２１及びＰチャネルトランジスタＰ２２とを具備し、それぞれのソースはノードＡ１を介して抵抗８に接続される。ＰチャネルトランジスタＰ２１のゲートは出力端子６に、ドレインは出力端子７にそれぞれ接続される。ＰチャネルトランジスタＰ２２のゲートは出力端子７に、ドレインは出力端子６にそれぞれ接続される。
【００２８】
Ｎチャネルクロスカップルトランジスタ３は、ＮチャネルトランジスタＮ３１及びＮチャネルトランジスタＮ３２とを具備し、それぞれのソースは接地される。ＮチャネルトランジスタＮ３１のゲートは出力端子６に、ドレインは出力端子７にそれぞれ接続される。ＮチャネルトランジスタＮ３２のゲートは出力端子７に、ドレインは出力端子６にそれぞれ接続される。
【００２９】
電流源４は、それぞれのゲートが相互に接続されたＰチャネルトランジスタＰ４１及びＰチャネルトランジスタＰ４２とを具備するカレントミラー回路であり、それぞれのソースは電源ＶＤＤに共通接続される。ＰチャネルトランジスタＰ４１のドレインとゲートは接続され、カレントミラー回路の入力としての定電流が供給される。ＰチャネルトランジスタＰ４２のドレインは、ノードＢ１を介して抵抗８に接続される。この際、ノードＢ１において、抵抗８と寄生容量９によってローパスフィルタが構成される。
【００３０】
上記の構成により、ＬＣ共振回路１において、インピーダンスが最大となる周波数（共振周波数ｆｏ）で発振し、その共振周波数ｆｏの発振出力信号ＯＵＴ１及びＯＵＴ２が、それぞれ出力端子６及び出力端子７から差動信号として出力される。この際、Ｐチャネルクロスカップルトランジスタ２及びＮチャネルクロスカップルトランジスタ３は負性コンダクタンスとして動作し、減衰なく発振出力信号が出力される。又、ＬＣ共振回路内の可変容量の容量値は、制御電圧入力端子５から入力される制御電圧によって変化する。すなわち、この制御電圧によって共振周波数ｆｏが変化する発振器として動作する。
【００３１】
図４を参照して、本発明によるの電圧制御発振器の発振出力信号ＯＵＴ１及びＯＵＴ２、ノードＡ１及びノードＢ１における電位Ｖ１及びＶ２、電流源４から出力される回路電流Ｉ１が示される。
【００３２】
図４に示されるように、本発明に係るＬＣ共振回路１による発振動作に伴い、発振出力信号ＯＵＴ１及びＯＵＴ２の発振周波数の偶数次高調波が、ノードＡ１における電位Ｖ１に重畳される（この場合、４次高調波が重畳される）。しかし、抵抗８と、電流源４の出力端であるノードＢ１に接続される寄生容量とによって構成されるローパスフィルタによって、この偶数次高調波成分は抑圧され、ノードＢ１における電位Ｖ２は、より安定した電位となる。従って、偶数次高調波による回路電流Ｉ１の振動は抑制され、発振出力信号ＯＵＴ１及びＯＵＴ２における位相雑音特性が向上する。
【００３３】
図５を参照して、消費電流と位相雑音（オフセット周波数１ＭＨｚ）の関係のシミュレーションが示される。本シミュレーションでは、従来例１による電圧制御発振器と、抵抗８の抵抗値が２０Ω又は４０Ωの場合の本発明による電圧制御発振器における位相雑音と消費電流が示される。製造ばらつきを考慮しながら、位相雑音を−１００［ｄＢｃ／Ｈｚ］以下とするために必要な消費電流は、従来例１では９〜１０［ｍＡ］であるが、抵抗８を２０Ωとした場合６〜７［ｍＡ］、４０Ωとした場合５〜６［ｍＡ］となる。このように、従来例１に比較して位相雑音を抑制するために必要な電流値を小さくできるため、電圧制御発振器における消費電力を従来例１より３０〜４０％低減され得る。
【００３４】
又、本発明による電圧制御発振器は、電流源４に２０〜４０Ω程度の抵抗８を接続し、電流源４における寄生容量９を用いるため、インダクタ等を接続するのに比べ、回路面積に対する影響も少ない。
【００３５】
尚、本実施の形態においては、抵抗８の抵抗値として２０Ω、４０Ωの抵抗が用いられたが、電源ＶＤＤの大きさや回路を構成するトランジスタやＬＣ共振回路の特性により適切な大きさの抵抗値が用いられる。
【００３６】
（第２の実施の形態）
図６を参照して、本発明による電圧制御発振器の第２の実施の形態が示される。第２の実施の形態においては、第１の実施の形態における電流源４に換えて、Ｎチャネルトランジスタを用いた電流源４’に接続された電圧制御発振器が示される。
【００３７】
第２の実施の形態におけるＬＣ共振回路１は、第１の実施の形態におけるＬＣ共振回路と同じ構成である。
【００３８】
Ｐチャネルクロスカップルトランジスタ２は、ＰチャネルトランジスタＰ２１及びＰチャネルトランジスタＰ２２とを具備し、それぞれのソースは電源ＶＤＤに共通接続される。ＰチャネルトランジスタＰ２１のゲートは出力端子６に、ドレインは出力端子７にそれぞれ接続される。ＰチャネルトランジスタＰ２２のゲートは出力端子７に、ドレインは出力端子６にそれぞれ接続される。
【００３９】
Ｎチャネルクロスカップルトランジスタ３は、ＮチャネルトランジスタＮ３１及びＮチャネルトランジスタＮ３２とを具備し、それぞれのソースは抵抗８に共通接続される。ＮチャネルトランジスタＮ３１のゲートは出力端子６に、ドレインは出力端子７にそれぞれ接続される。ＮチャネルトランジスタＮ３２のゲートは出力端子７に、ドレインは出力端子６にそれぞれ接続される。
【００４０】
電流源４’は、それぞれのゲートが相互に接続されたＮチャネルトランジスタＮ４１及びＮチャネルトランジスタＮ４２とを具備するカレントミラー回路であり、それぞれのソースは接地される。ＮチャネルトランジスタＮ４１のドレインとゲートは接続され、カレントミラー回路の入力としての定電流が供給される。ＮチャネルトランジスタＮ４２のドレインは、ノードＢ１を介して抵抗８に接続される。この際、ノードＢ１において、抵抗８と寄生容量９によってローパスフィルタが構成される。
【００４１】
以上の構成により、第２の実施の形態における電圧制御発振器は、第１の実施の形態と同様に、発振動作による偶数次高調波を抵抗８及び寄生容量９からなるローパスフィルタによって低減し、位相雑音特性を向上させる。
【００４２】
（第３の実施の形態）
図７を参照して、本発明による電圧制御発振器の第３の実施の形態が示される。第３の実施の形態においては、第１の実施の形態におけるＰチャネルクロスカップルトランジスタ２がなく、電流源４とＮチャネルクロスカップルトランジスタ３のソースとの間に抵抗８が挿入された構成の電圧制御発振器が示される。
【００４３】
第３の実施の形態におけるＬＣ共振回路１’は、出力端子６及び７を介して相互に並列接続されるインダクタと可変容量とを備える。インダクタは、相互に直列接続されるインダクタＬ１３とＬ１４とを備える。インダクタＬ１３とＬ１４との接続点は電源ＶＤＤに接続される。可変容量は制御電圧入力端子５を介して相互に直列接続される可変キャパシタＣ１１とＣ１２とを備える。インダクタと可変容量は出力端子６及び７を介して相互に並列接続される。
【００４４】
Ｎチャネルクロスカップルトランジスタ３は、ＮチャネルトランジスタＮ３１及びＮチャネルトランジスタＮ３２とを具備し、それぞれのソースはノードＡ１を介して抵抗８に接続される。ＮチャネルトランジスタＮ３１のゲートは出力端子６に、ドレインは出力端子７にそれぞれ接続される。ＮチャネルトランジスタＮ３２のゲートは出力端子７に、ドレインは出力端子６にそれぞれ接続される。
【００４５】
電流源４’は、それぞれのゲートが相互に接続されたＮチャネルトランジスタＮ４１及びＮチャネルトランジスタＮ４２とを具備するカレントミラー回路であり、それぞれのソースは接地される。ＮチャネルトランジスタＮ４１のドレインとゲートは接続され、カレントミラー回路の入力としての定電流が供給される。ＮチャネルトランジスタＮ４２のドレインは、ノードＢ１を介して抵抗８に接続される。この際、ノードＢ１において、抵抗８と寄生容量９によってローパスフィルタが構成される。
【００４６】
以上の構成により、第３の実施の形態における電圧制御発振器は、第１の実施の形態と同様に、発振動作による偶数次高調波を抵抗８及び寄生容量９からなるローパスフィルタによって低減し、位相雑音特性を向上させる。
【００４７】
以上のように、本発明による電圧制御発振器は、発振動作に起因する偶数次高調波を抵抗８と寄生容量９によるローパスフィルタで低減し、発振出力信号ＯＵＴ１及びＯＵＴ２の位相雑音を低減することができる。このため、製造ばらつきによる影響をほとんど受けずに位相雑音特性を向上させることができる。又、本実施の形態では、ローパスフィルタを構成するために寄生容量を用いたが、容量Ｃを挿入しても構わない。
【００４８】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、トランジスタとして、ＭＯＳトランジスタを使用したが、バイポーラトランジスタを使用しても構わない。
【図面の簡単な説明】
【００４９】
【図１】図１は、従来例１による電圧制御発振器の回路図である。
【図２】図２は、従来例１による電圧制御発振器の発振出力信号、電流源出力端における電位、電流源から出力される回路電流の特性を示す図である。
【図３】図３は、本発明による電圧制御発振器の第１の実施の形態における回路図である。
【図４】図４は、本発明による電圧制御発振器の発振出力信号、抵抗の両端における電位、電流源から出力される回路電流の特性を示す図である。
【図５】図５は、本発明及び従来例による電圧制御発振器の位相雑音−消費電流特性である。
【図６】図６は、本発明による電圧制御発振器の第２の実施の形態における回路図である。
【図７】図７は、本発明による電圧制御発振器の第３の実施の形態における回路図である。
【符号の説明】
【００５０】
１、１’、１０：ＬＣ共振回路
２、２０：Ｐチャネルクロスカップルトランジスタ
３、３０：Ｎチャネルクロスカップルトランジスタ
４、４’、４０：電流源
５、５０：制御電圧入力端子
６、７、６０、７０：出力端子
８：抵抗
９：寄生容量
Ａ１、Ａ１０、Ｂ１：ノード
Ｌ１１、Ｌ１３、Ｌ１４、Ｌ１０１：インダクタ
Ｃ１１、Ｃ１２、Ｃ１０１：可変キャパシタ
Ｐ２１、Ｐ２２、Ｐ４１、Ｐ４２、Ｐ２０１、Ｐ２０２、Ｐ４０１、Ｐ４０２：ＰチャネルＭＯＳトランジスタ
Ｎ３１、Ｎ３２、Ｎ４１、Ｎ４３、Ｎ３０１、Ｎ３０２：ＮチャネルＭＯＳトランジスタ
ＯＵＴ１、ＯＵＴ２、ＯＵＴ１０、ＯＵＴ２０：発振出力信号
Ｉ１、Ｉ１０：回路電流
Ｖ１、Ｖ２、Ｖ１０：電位
ＶＤＤ：電源
【図１】
2006245774.tif 000003
【図２】
2006245774.tif 000004
【図３】
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【図４】
2006245774.tif 000006
【図５】
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【図６】
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【図７】
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