(57)【要約】【課題】結晶性の良いＩＩＩ族窒化物を格子整合基板上に成長させる。【解決手段】ＧａＮ膜を有する窒化物半導体素子１０は、表面が平坦化されたＺｎＯ基板１１の表面上に、ＧａＮ層１２が形成される。ＧａＮ層１２は、３００℃以下の温度でＧａＮをエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第２の成膜工程とにより成膜される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧａＮ膜を生成するＧａＮ膜生成方法において、
表面が平坦化されたＺｎＯ基板の表面上に、３００℃以下の温度でＧａＮをエピタキシャル成長させる第１の成膜工程と、
上記第１の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第２の成膜工程と
を含むことを特徴とするＧａＮ膜生成方法。
【請求項２】
上記第１の成膜工程では、窒素ガス雰囲気中にＧａ金属及びＺｎＯ基板を配置し、上記Ｇａ金属に対してレーザ光を照射することにより、上記ＺｎＯ基板の表面にＧａＮを成膜すること
を特徴とする請求項１記載のＧａＮ膜生成方法。
【請求項３】
上記第１の成膜工程では、エピタキシャル成長の初期の成長速度を、１０ｎｍ／時間以下とすること
を特徴とする請求項１記載のＧａＮ膜生成方法。
【請求項４】
ＧａＮ膜を形成するＧａＮ膜生成方法において、
表面が平坦化されたＺｎＯ基板の表面上に、ＩｎＧａＮをエピタキシャル成長させる第１の成膜工程と、
上記第１の成膜工程により成膜されたＩｎＧａＮ上に、３２０℃以下の温度でＧａＮをエピタキシャル成長させる第２の成膜工程と、
上記第２の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第３の成膜工程と
を含むことを特徴とするＧａＮ膜生成方法。
【請求項５】
上記第２の成膜工程では、窒素ガス雰囲気中にＧａ金属及びＺｎＯ基板を配置し、上記Ｇａ金属に対してレーザ光を照射することにより、上記ＺｎＯ基板の表面にＧａＮを成膜すること
を特徴とする請求項４記載のＧａＮ膜生成方法。
【請求項６】
表面が平坦化されたＺｎＯ基板と、当該ＺｎＯ基板上に成膜されたＧａＮ膜とを有し、
上記ＧａＮ膜は、３００℃以下の温度でＧａＮをエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第２の成膜工程とにより成膜されたこと
を特徴とする半導体素子。
【請求項７】
上記第１の成膜工程では、窒素ガス雰囲気中にＧａ金属及びＺｎＯ基板を配置し、上記ＩｎＧａ金属に対してレーザ光を照射することにより、上記ＺｎＯ基板の表面にＧａＮを成膜すること
を特徴とする請求項６記載の半導体素子。
【請求項８】
上記第１の成膜工程では、エピタキシャル成長の初期の成長速度を、１０ｎｍ／時間以下とすること
を特徴とする請求項６記載の半導体素子。
【請求項９】
表面が平坦化されたＺｎＯ基板と、当該ＺｎＯ基板面上に成膜されたＩｎＧａＮ層と、
当該ＩｎＧａＮ層上に成膜されたＧａＮ膜とを有し、
上記ＩｎＧａＮ層は、表面が平坦化されたＺｎＯ基板の表面上にＩｎＧａＮをエピタキシャル成長させる第１の成膜工程により成膜され、
上記ＧａＮ膜は、上記ＩｎＧａＮ層上に３２０℃以下の温度でＧａＮをエピタキシャル成長させる第２の成膜工程と、上記第２の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第３の成膜工程とにより成膜されたこと
を特徴とする半導体素子。
【請求項１０】
上記第２の成膜工程では、窒素ガス雰囲気中にＧａ金属及びＺｎＯ基板を配置し、上記Ｇａ金属に対してレーザ光を照射することにより、上記ＺｎＯ基板の表面にＧａＮを成膜すること
を特徴とする請求項９記載の半導体素子。
【請求項１１】
３００℃以下の温度によりエピタキシャル成長して生成された第１のＧａＮ層と、
上記第１のＧａＮ層上に形成され、５５０℃以上の温度によりエピタキシャル成長して生成された第２のＧａＮ層とを備えること
を特徴とするＧａＮ結晶。
【請求項１２】
上記第１のＧａＮ層は、表面が平坦化されたＺｎＯ基板の表面上に形成されていること
を特徴とする請求項１１記載のＧａＮ結晶。
【請求項１３】
エピタキシャル成長して生成されたＩｎＧａＮ層と、
３２０℃以下の温度によりエピタキシャル成長して生成された第１のＧａＮ層と、
上記第１のＧａＮ層上に形成され、５５０℃以上の温度によりエピタキシャル成長して生成された第２のＧａＮ層とを備えること
を特徴とするＩｎＧａＮ/ＧａＮ結晶。
【請求項１４】
上記ＩｎＧａＮ層は、表面が平坦化されたＺｎＯ基板の表面上に形成されていること
を特徴とする請求項１３記載のＩｎＧａＮ/ＧａＮ結晶。
【請求項１５】
ＩＩＩ族窒化物の薄膜生成方法において、
表面が平坦化されたＩＩＩ族窒化物に対する格子整合基板の表面上に、３００℃以下の温度でＩＩＩ族窒化物をエピタキシャル成長させる第１の成膜工程と、
上記第１の成膜工程により成膜されたＩＩＩ族窒化物上に、５５０℃以上の温度でＩＩＩ族窒化物をエピタキシャル成長させる第２の成膜工程と
を含むことを特徴とするＩＩＩ族窒化物の薄膜生成方法。
【請求項１６】
上記第１の成膜工程では、窒素ガス雰囲気中にＩＩＩ族金属及び上記基板を配置し、上記ＩＩＩ族金属に対してレーザ光を照射することにより、上記格子整合基板の表面にＩＩＩ族窒化物を成膜すること
を特徴とする請求項１５記載のＩＩＩ族窒化物の薄膜生成方法。
【請求項１７】
上記ＩＩＩ族窒化物は、ＩｎＸＧａＹＡｌ１−Ｘ−ＹＮ（０≦Ｘ≦１、０≦Ｙ≦１、Ｘ０≦Ｘ＋Ｙ≦１）で示される化合物であることを特徴とする請求項１５記載のＩＩＩ族窒化物の薄膜生成方法。
【請求項１８】
上記ＩＩＩ族金属は、ＩｎＸＧａＹＡｌ１−Ｘ−Ｙ（０≦Ｘ≦１、０≦Ｙ≦１、Ｘ０≦Ｘ＋Ｙ≦１）であることを特徴とする請求項１６又は１７記載の薄膜生成方法。
【請求項１９】
上記格子整合基板は、ＳｉＣ、Ｈｆ、ＬｉＧａＯ２、（ＭｎＺｎ）Ｆｅ２Ｏ４、ＭｇＡｌ２Ｏ４、ＬｉＡｌＯ２及びＮｄＧａＯ３からなる群から選択された材料からなることを特徴とする請求項１５乃至１８のいずれか１項記載の薄膜生成方法。
【請求項２０】
上記格子整合基板がＬｉＧａＯ２からなる場合、表面が平坦化されたＭｅｔａｌ−ｆａｃｅ面に上記ＩＩＩ族窒化物を成長させることを特徴とする請求項１５又は１６記載のＩＩＩ族窒化物の薄膜生成方法。
【請求項２１】
表面が平坦化されたＩＩＩ族窒化物に対する格子整合基板と、当該格子整合基板上に成膜されたＩＩＩ族窒化物膜とを有し、
上記ＩＩＩ族窒化物膜は、３００℃以下の温度でＩＩＩ族窒化物をエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＩＩＩ族窒化物上に、５５０℃以上の温度でＩＩＩ族窒化物をエピタキシャル成長させる第２の成膜工程とにより成膜されたこと
を特徴とする半導体素子。
【請求項２２】
上記第１の成膜工程では、窒素ガス雰囲気中にＩＩＩ族金属及び格子整合基板を配置し、上記ＩＩＩ族金属に対してレーザ光を照射することにより、上記格子整合基板の表面にＩＩＩ族窒化物を成膜すること
を特徴とする請求項２１記載の半導体素子。
【請求項２３】
３００℃以下の温度によりエピタキシャル成長して生成された第１のＩＩＩ族窒化物層と、
上記第１のＩＩＩ族窒化物層上に形成され、５５０℃以上の温度によりエピタキシャル成長して生成された第２のＩＩＩ族窒化物層とを備えること
を特徴とするＩＩＩ族窒化物結晶。
【請求項２４】
上記第１のＩＩＩ族窒化物層は、表面が平坦化された格子整合基板の表面上に形成されていること
を特徴とする請求項２３記載のＩＩＩ族窒化物結晶。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ膜を生成するＧａＮ膜生成方法及びＧａＮ膜を有する半導体素子並びにＩＩＩ族窒化物の薄膜生成方法及びＩＩＩ族窒化物の薄膜を有する半導体素子に関するものである。
【背景技術】
【０００２】
ＩＩＩ族の窒化物半導体の一つであるＧａＮは、青色ＬＥＤ（Light Emitting Diode）、青色レーザダイオードへの応用がされている。
【０００３】
ＧａＮは、主としてＭＯＣＶＤ（有機金属気相成長法）等により、サファイア（Ａｌ２０３）又は炭化シリコン（ＳｉＣ）上にエピタキシャル成長させて生成している。
【０００４】
しかしながら、ＧａＮと、サファイア及び炭化シリコンとの間には格子不整合が存在する。例えば、ＧａＮとサファイアとの間には２３％の面内格子不整合があり、ＧａＮと炭化シリコンとの間には３．５％の面内格子不整合がある。このため、エピタキシャル成長時においてＧａＮの結晶格子に加わる応力によってミスフィット転位が多数発生し、ＧａＮ層を貫通する貫通転位が発生し、良質の結晶を得ることができず、品質が低下してしまうという問題点があった。
【０００５】
また、ＺｎＯも、ＧａＮのエピタキシャル成長のための基板として理論上用いることができることも知られている。
【０００６】
ＺｎＯは、ＧａＮとの面内格子不整が２．２％でしかなく、Ｃ軸方向に対しても格子不整合が０．５％でしかないため、サファイア及び炭化シリコンと比べて格子不整合を低減することができる。
【０００７】
しかしながら、ＺｎＯは、次の（１）、（２）の問題があることから、ＧａＮのエピタキシャル成長のための基板としては実際には用いられてはいなかった。
【０００８】
（１）Ｚｎは蒸気圧が高く、ＺｎＯ基板の表面を平坦化することが困難である。
【０００９】
（２）ＧａＮは、ＺｎＯと容易に反応するので、ＺｎＯの表面に化合物層が形成されてしまい、格子整合の利点を生かせなかった。
【００１０】
本発明者は、このような問題を解決するための発明を、国際特許出願ＰＣＴ／ＩＢ２００４／０００９１６において提案した。具体的には、ＺｎＯ基板をＺｎＯの板によって囲み加熱処理を行うことによって上記（１）の問題を解決し、ＧａＮのエピタキシャル成長の温度を低温とすることにより上記（２）の問題を解決した。
【００１１】
ところが、低温でＧａＮのエピタキシャル成長を行った場合、多くの点欠陥を含み結晶性が悪いという問題があった。
【００１２】
また、ＺｎＯ基板のみならず、格子不整合が小さい格子整合基板上にＩＩＩ族窒化物を成長させる場合も、安定して良質な薄膜を得ることができず、格子整合の利点を生かせなかった。例えば、６Ｈ−ＳｉＣや基板上にＧａＮを従来のようにＭＯＣＶＤやＭＢＥ（Molecular Beam Epitaxy）を用いて７００℃以上の成長温度で成長させた場合、成長初期から３次元成長が起こっていた。また、Ｈｆ基板は導電性が高く格子不整合が０．３％と小さいので、ＧａＮ成長用基板として注目されているものの、上述の成長方法では、ＨｆとＩＩＩ族窒化物が激しく反応し、良質なＩＩＩ族窒化物を得ることが困難であった（例えば、非特許文献３参照。）。また、ＬｉＧａＯ２、（ＭｎＺｎ）Ｆｅ２Ｏ４、ＭｇＡｌ２Ｏ４、ＬｉＡｌＯ２、ＮｄＧａＯ３等の基板についても同様であった（例えば、非特許文献４参照。）。
【００１３】
【非特許文献１】Davydov V.Yu et al., Phys.Stat.Solidi.(b),229(2002)
【非特許文献２】E.S.Hellman et al., MRS Internet J.Nitride Semicond.Res.1,16(1996)
【非特許文献３】J.Cryst.Growth, 178, 189-200(1977)
【非特許文献４】W.A.Doolittle et al., Solid-State Electronics 44(2000)229-238.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、以上のような課題を解決し、結晶性のよいＧａＮをＺｎＯ基板上にエピタキシャル成長させることができるＧａＮ膜生成方法、及び、結晶性の良いＧａＮ膜がＺｎＯ基板上に成膜された半導体素子を提供することを目的とする。
【００１５】
また、結晶性の良いＩＩＩ族窒化物を格子整合基板上に成長させることができるＩＩＩ族窒化物の薄膜生成方法、及び、結晶性の良いＩＩＩ族窒化物が格子整合基板上に成膜された半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係るＧａＮ膜生成方法は、表面が平坦化されたＺｎＯ基板の表面上に、３００℃以下の温度でＧａＮをエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第２の成膜工程とを含むことを特徴とする。
【００１７】
ここで、３００℃以下の温度でＺｎＯ基板の表面上にＧａＮをエピタキシャル成長させると、ＺｎＯとＧａＮとの間の界面反応が非常に小さい。また、５５０℃以上の温度でＧａＮをエピタキシャル成長させると、点欠陥の生成が抑えられる。
【００１８】
また、本発明に係るＧａＮ膜生成方法は、表面が平坦化されたＺｎＯ基板の表面上に、ＩｎＧａＮをエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＩｎＧａＮ上に、３２０℃以下の温度でＧａＮをエピタキシャル成長させる第２の成膜工程と、上記第２の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第３の成膜工程とを含むことを特徴とする。
【００１９】
ここで、３２０℃以下の温度でＩｎＧａＮ上にＧａＮをエピタキシャル成長させると、ＩｎＧａＮが熱により破壊等をせず、品質悪化がしない。
【００２０】
本発明に係る半導体素子は、表面が平坦化されたＺｎＯ基板と、当該ＺｎＯ基板上に成膜されたＧａＮ膜とを有し、上記ＧａＮ膜は、３００℃以下の温度でＧａＮをエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第２の成膜工程とにより成膜されたことを特徴とする。
【００２１】
ここで、３００℃以下の温度でＺｎＯ基板の表面上にＧａＮをエピタキシャル成長させると、ＺｎＯとＧａＮとの間の界面反応が非常に小さい。また、５５０℃以上の温度でＧａＮをエピタキシャル成長させると、点欠陥の生成が抑えられる。
【００２２】
また、本発明に係る半導体素子は、表面が平坦化されたＺｎＯ基板と、当該ＺｎＯ基板面上に成膜されたＩｎＧａＮ層と、当該ＩｎＧａＮ層上に成膜されたＧａＮ膜とを有し、上記ＩｎＧａＮ層は、表面が平坦化されたＺｎＯ基板の表面上にＩｎＧａＮをエピタキシャル成長させる第１の成膜工程により成膜され、上記ＧａＮ膜は、上記ＩｎＧａＮ層上に３２０℃以下の温度でＧａＮをエピタキシャル成長させる第２の成膜工程と、上記第２の成膜工程により成膜されたＧａＮ上に、５５０℃以上の温度でＧａＮをエピタキシャル成長させる第３の成膜工程とにより成膜されたことを特徴とする。
【００２３】
ここで、３２０℃以下の温度でＩｎＧａＮ上にＧａＮをエピタキシャル成長させると、ＩｎＧａＮが熱により破壊等をせず、品質悪化がしない。
【００２４】
また、本発明に係るＧａＮ結晶は、３００℃以下の温度によりエピタキシャル成長して生成された第１のＧａＮ層と、上記第１のＧａＮ層上に形成され、５５０℃以上の温度によりエピタキシャル成長して生成された第２のＧａＮ層とを備えることを特徴とする。
【００２５】
また、本発明に係るＩｎＧａＮ/ＧａＮ結晶は、エピタキシャル成長して生成されたＩｎＧａＮ層と、３２０℃以下の温度によりエピタキシャル成長して生成された第１のＧａＮ層と、上記第１のＧａＮ層上に形成され、５５０℃以上の温度によりエピタキシャル成長して生成された第２のＧａＮ層とを備えることを特徴とする。
【００２６】
また、本発明に係るＩＩＩ族窒化物の薄膜生成方法は、表面が平坦化されたＩＩＩ族窒化物に対する格子整合基板の表面上に、３００℃以下の温度でＩＩＩ族窒化物をエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＩＩＩ族窒化物上に、５５０℃以上の温度でＩＩＩ族窒化物をエピタキシャル成長させる第２の成膜工程とを含むことを特徴とする。
【００２７】
また、本発明に係る半導体素子は、表面が平坦化されたＩＩＩ族窒化物に対する格子整合基板と、当該格子整合基板上に成膜されたＩＩＩ族窒化物膜とを有し、上記ＩＩＩ族窒化物膜は、３００℃以下の温度でＩＩＩ族窒化物をエピタキシャル成長させる第１の成膜工程と、上記第１の成膜工程により成膜されたＩＩＩ族窒化物上に、５５０℃以上の温度でＩＩＩ族窒化物をエピタキシャル成長させる第２の成膜工程とにより成膜されたことを特徴とする。
【００２８】
また、本発明に係るＩＩＩ族窒化物結晶は、３００℃以下の温度によりエピタキシャル成長して生成された第１のＩＩＩ族窒化物層と、上記第１のＩＩＩ族窒化物層上に形成され、５５０℃以上の温度によりエピタキシャル成長して生成された第２のＩＩＩ族窒化物層とを備えることを特徴とする。
【００２９】
ここで、上記第１の成膜工程では上記特定温度以下で第１のＩＩＩ族窒化物層をエピタキシャル成長させ、上記第２の成膜工程では上記特定温度以上で第２のＩＩＩ族窒化物層をエピタキシャル成長させることにより、上記第２の成膜工程において上記第１のＩＩＩ族窒化物層が上記格子整合基板の完全性の高い良質な結晶情報を上記第２のＩＩＩ族窒化物層に伝えるため、上記第２のＩＩＩ族窒化物層の成長時の点欠陥の生成が抑えられる。さらに、上記第２の成膜工程において上記特定温度以上で上記第２のＩＩＩ族窒化物層を成長させるため、上記第１のＩＩＩ族窒化物層の成長時に存在していた微細なグレインが融合・消滅する。
【発明の効果】
【００３０】
本発明に係るＧａＮ膜生成方法では、ＺｎＯ上にＧａＮを成膜することができるとともに、成膜したＧａＮの品質を高くすることができる。
【００３１】
また、本発明に係る半導体素子、ＧａＮ結晶及びＩｎＧａＮ/ＧａＮ結晶は、ＺｎＯ基板上にＧａＮが成膜されており、そのＧａＮ膜の品質が高い。
【００３２】
また、本発明に係るＧａＮ膜生成方法では、ＺｎＯ上にＧａＮを成膜しているため、ＺｎＯ基板が導体であることから当該ＺｎＯを半導体の下部の電極とすることができる。
【００３３】
また、本発明に係るＩＩＩ族窒化物の薄膜生成方法では、表面が平坦化されたＩＩＩ族窒化物に対する格子整合基板の表面上に、３００℃以下の温度でＩＩＩ族窒化物をエピタキシャル成長させ、このＩＩＩ族窒化物上に、５５０℃以上の温度でＩＩＩ族窒化物をさらにエピタキシャル成長させることにより、界面反応を抑制し、結晶性のよいＩＩＩ族窒化物の薄膜を生成することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。本発明は、Ｇ
ａＮ膜を有する半導体素子及びその製造プロセスに適用される。また、本発明は、エピタキシャル成長させるＩＩＩ族窒化物と格子不整が小さい格子整合基板を用いた半導体素子及びその製造プロセスに適用される。
【００３５】
なお、本明細書において、格子不整合は、〔（膜結晶の格子定数）−（基板結晶の格子定数）〕／（基板結晶の格子定数）で表されるものとし、格子定数は、単位結晶の繰り返し周期を表すものとする。また、格子整合基板は、膜結晶と格子不整合が小さい基板であり、より具体的には、例えば、格子不整合が１６％以下といったものである。
【００３６】
第１の実施形態
まず、第１の実施形態の半導体製造プロセスについて説明をする。
【００３７】
（半導体の構成）
第１の実施形態の半導体素子製造プロセスでは、図１に示すような、ＺｎＯ基板１１上にＧａＮ層１２が形成された窒化物半導体素子１０を製造する。
【００３８】
窒化物半導体素子１０は、図１に示すように、ＺｎＯからなるＺｎＯ基板１１の（０００１）面又は（０００−１）面に対して、六方晶であるＧａＮのｃ軸が垂直となるように配向されたＧａＮ層１２を有する。また、このＧａＮ層１２は、ＺｎＯ基板１１上に低温（３００℃以下）でエピタキシャル成長して成膜された第１のＧａＮ層１３と、第１のＧａＮ層１３上に高温（５５０℃以上）でエピタキシャル成長して成膜された第２のＧａＮ層１４とから構成されている。
【００３９】
ＺｎＯ基板１１を構成するＺｎＯは、ウルツ鉱型の結晶構造を有し、格子定数はａ＝３．２５２Åであり、禁制帯幅が３．２ｅＶ、励起子の結合エネルギーが６０ｍｅＶである。
【００４０】
また、ＺｎＯ基板１１上に積層形成されるＧａＮ層１２を構成するＧａＮもウルツ鉱型の結晶構造（図２参照。）を有し、格子定数はａ＝３．１８９Åであり、禁制帯幅が３．４ｅＶ、励起子の結合エネルギーが２１ｍｅＶである。
【００４１】
このような結晶構造からなるＺｎＯ及びＧａＮは、互いに格子定数がほぼ等しいため、格子不整を極力低減させることが可能となる。
【００４２】
（全体フロー）
つぎに、窒化物半導体素子１０の製造するための各工程について説明をする。
【００４３】
窒化物半導体素子１０を製造する場合、図３に示すように、ＺｎＯ基板の平坦化工程（Ｓ１１）、ＧａＮ層の低温成膜工程（Ｓ１２）、ＧａＮ層の高温成膜工程（Ｓ１３）という工程を順番に行う。
【００４４】
（平坦化工程Ｓ１１）
平坦化工程Ｓ１１では、先ず、基板表面が（０００１）面又は（０００−１）面となるようにＺｎＯ基板１１を切り出す。
【００４５】
続いて、平坦化工程Ｓ１１では、切り出したＺｎＯ基板１１の（０００１）面又は（０００−１）面を例えばダイヤモンドスラリーを使用して機械研磨する。この機械研磨では、使用するダイヤモンドスラリーの粒径を徐々に微細化してゆき、最後に粒径約０．５μｍのダイヤモンドスラリーで鏡面研磨する。このとき、更にコロイダルシリカを用いて研磨することにより、表面粗さのｒｍｓが１０Å以下となるまで平坦化させてもよい。
【００４６】
続いて、平坦化工程Ｓ１１では、この機械研磨されたＺｎＯ基板１１を、８００℃以上の温度に制御された高温オーブン内において、図４に示すようにＺｎＯの焼結体で周囲を箱状に囲んで加熱処理する。かかる場合において、ＺｎＯ基板１１をＺｎＯ焼結体により包囲していればよく、また包囲する焼結体によりＺｎＯ基板１１全てを包み込むことは必須とはならない。また、例えばＺｎＯ焼結体からなる坩堝を作製してその中にＺｎＯ基板１１を載置するようにしてもよい。また、ＺｎＯ焼結体からなる箱を作製してその中にＺｎＯ基板１１を載置するようにしてもよい。
【００４７】
Ｚｎの蒸気圧は比較的高いため、基板材料として用いるＺｎＯ基板１１を加熱処理するとこれが分解してしまうという問題点があったが、図４の如くＺｎＯ焼結体により包囲したＺｎＯ基板１１を加熱することにより、いわばＺｎＯの蒸気圧をかけた状態で加熱処理することができるため、ＺｎＯ基板１１自体の分解を抑制することが可能となる。
【００４８】
これは、以下に説明する理由から導くことができる。即ち、Ｚｎの蒸気圧は比較的に高いため、周囲をＺｎＯ焼結体で包囲しない場合には、次の反応２ＺｎＯ＝２Ｚｎ＋Ｏ２に基づいてＺｎが効率よくＺｎＯ基板１１から除去されることになる。これに対して、ＺｎＯ基板１１の周囲をＺｎＯ焼結体で包囲することにより、かかるＺｎＯ焼結体からＺｎＯ基板周囲の気相中へＺｎが逃散する結果、かかる気相中におけるＺｎ濃度が高くなる。このため、ＺｎＯ基板１１中のＺｎが気相中へ逃散するいわゆる逃散能を低くすることができる結果、ＺｎＯ基板１１自体の分解を抑制することできるためである。
【００４９】
ちなみに、ＺｎＯ基板１１中のＺｎの気相中への逃散を抑えるためには、その周囲をＺｎＯ焼結体で包囲する以外に、Ｚｎを含む材料で包囲するようにしてもよい。Ｚｎを含む材料の例として、例えばＺｎＯ単結晶を用いてもよいし、Ｚｎの板を用いてもよい。かかる場合においても同様に、ＺｎＯ基板１１自体の分解を抑制することできる。
【００５０】
図５（Ａ）は、この１１５０℃で６．５時間加熱処理したＺｎＯ基板１１の（０００１）面を原子間力顕微鏡で観察した結果を示している。この図５（Ａ）より、曲線状の原子ステップがＺｎＯ基板１１の（０００１）面上において形成されているのが分かる。図５（Ｂ）は、１１５０℃で３．５時間加熱処理したＺｎＯ基板１１の（０００−１）面を原子間力顕微鏡で観察した結果を示している。この図５（Ｂ）より、滑らかな直線状の原子ステップがＺｎＯ基板１１の（０００−１）面上において規則的に形成されているのが分かる。なお、各原子ステップの高さをこの原子間力顕微鏡を用いて測定した結果、約０．５ｎｍであった。
【００５１】
即ち、上述の条件に基づいてＺｎＯ基板１１を加熱処理することにより、原子ステップが形成されたＺｎＯ基板１１を結晶成長用基板として適用することが可能となる。この原子ステップが観察されることは、基板表面を最も平坦な状態に仕上げることができ、良好なＧａＮ薄膜を形成させることが可能となる。またこの原子ステップは、ＧａＮのエピタキシャル成長における核となりうることから、更に良好な成膜環境を作り上げることも可能となる。
【００５２】
また、ＺｎＯ基板１１は、導体であるため、当該ＺｎＯ自体を電極とすることができる。従って、サファイア基板等の絶縁基板とは異なり、ＧａＮの下部を電極とした半導体を製造することができ、製造時の工程を簡略化することができる。
【００５３】
（低温成膜工程Ｓ１２）
つぎに、低温成膜工程Ｓ１２では、平坦化工程Ｓ１１によりＺｎＯ基板１１の平坦化した面上に、パルスレーザ堆積法（以下、ＰＬＤ法）により、第１のＧａＮ層１３をエピタキシャル成長させる。
【００５４】
このとき、ＧａＮの成長時の温度を３００℃以下とする。さらに、ＧａＮの成長時における初期の成長速度を、１０ｎｍ／時間とする。
【００５５】
第１のＧａＮ層１３の成長時の温度を３００℃以下とする理由は、ＺｎＯとＧａＮとの界面で界面反応が生じずに、界面反応層が形成されない温度とするためである。
【００５６】
図６は、ＰＬＤ法によりＺｎＯ基板１１の平坦化した面上にＧａＮを成長させた後の当該ＧａＮの表面を、原子間力顕微鏡で観察した結果の図を示している。なお、図６の左側は写真に基づく図面であり、右側はその模式図である。
【００５７】
図６（Ａ）は成長温度を室温としたときの表面の観察結果であり、図６（Ｂ）は成長温度を１００℃としたときの表面の観察結果であり、図６（Ｃ）は成長温度を３００℃としたときの表面の観察結果であり、図６（Ｄ）は成長温度を６５０℃としたときの表面の観察結果である。
【００５８】
成長温度が３００℃以下の場合には、図６の（Ａ）〜（Ｃ）に示すように、ＧａＮの表面に直線状の原子ステップが規則的に形成されていることがわかる。なお、室温の場合の各原子ステップの高さを原子間力顕微鏡で測定すると、図７に示すように、約０．５ｎｍであった。なお、図７は、図６（Ａ）の直線の範囲の高さを表している。またＥＢＳＤ測定をすると、この第１のＧａＮ層１３は、成長温度が３００℃以下の場合には、ツイスト角が０．３°以下となる。
【００５９】
このように原子ステップが形成されるということは、ＧａＮの原子層が一層ずつ整然と積層されていることを示している。
【００６０】
これに対して、成長温度が６５０℃の場合には、図６の（Ｄ）に示すように、ＧａＮの表面に原子ステップは観察されない。つまり、良質な結晶構造となっていない。
【００６１】
また、図８は、ＰＬＤ法によりＺｎＯ基板１１の平坦化した面上にＧａＮを成長させた後の当該ＧａＮの表面を、反射光速電子線回折（ＲＨＥＥＤ）法により観察した結果を示す図である。なお、図８の左側は写真に基づく図面であり、右側はその模式図である。
【００６２】
図８（Ａ）は成長温度を室温としたときのＲＨＥＥＤ像であり、図８（Ｂ）は成長温度を１００℃としたときのＲＨＥＥＤ像であり、図８（Ｃ）は成長温度を３００℃としたときのＲＨＥＥＤ像であり、図８（Ｄ）は成長温度を６５０℃としたときのＲＨＥＥＤ像である。
【００６３】
成長温度が３００℃以下の場合には、図８の（Ａ）〜（Ｃ）に示すように、シャープな縞の形状（ストリーキーパターン）が観察され、良質な結晶が成長していることがわかる。
【００６４】
これに対して、成長温度が６５０℃の場合には、図８の（Ｄ）に示すように、シャープな縞の形状が得られず、良質な結晶構造となっていない。
【００６５】
以上のようにＧａＮの成長温度を３００℃以下とすることで、ＺｎＯとの界面反応が抑制され、ＺｎＯとの間の格子整合の利点を生かしたエピタキシャル成長を行わせることができるようになることがわかる。
【００６６】
また、ＰＬＤ法に基づくＧａＮの低温成膜工程Ｓ１２において、初期の成長速度を１０ｎｍ／時間以下とするのは、つぎのような理由による。
【００６７】
ＰＬＤ法に基づくＧａＮの蒸着過程において、反射光速電子線回折（ＲＨＥＥＤ）法に基づいて、リアルタイムに状態変化を測定した。この結果を、図９に示す。
【００６８】
図９（Ａ）は、低温成膜工程Ｓ１２において１０ｎｍ／時間の成長速度でＧａＮを６４０秒間成長させ、その後、３５ｎｍ／時間の成長速度でＧａＮを成長させた場合の反射光速電子線回折（ＲＨＥＥＤ）の検出量の時間変化を示す図である。図９（Ｂ）は、低温成膜工程Ｓ１２において、初めから３５ｎｍ／時間の成長速度でＧａＮを成長させた場合の反射光速電子線回折（ＲＨＥＥＤ）の検出量の時間変化を示す図である。
【００６９】
図９（Ａ）のグラフは、初期段階（成長速度が１０ｎｍ／時間）でも、後段階（成長速度が３５ｎ／時間）でも、ＲＨＥＥＤの検出量の増減が一定周期で繰り返されている。これは、一つの周期が原子１つの層を示している。従って、初期段階（成長速度が１０ｎｍ／時間）で、５原子層分のＧａＮが積層されていることがわかる。
【００７０】
これに対して、図９（Ｂ）に示すように、初めから３５ｎｍ／時間といったような高速成長をさせた場合には、ＲＨＥＥＤの検出量の増減の周期波形がほとんど見られず、ＧａＮ層の結晶構造が崩れていることがわかる。
【００７１】
このように、ＰＬＤ法によりＺｎＯ基板１１の平坦化した面上にＧａＮを成長させる場合、初期段階から３５ｎｍ／時間というような高速度で結晶成長させると、結晶品質が悪くなってしまう。これに対して、初期段階で成長速度を１０ｎｍ／時間といったような低速度で成長させると結晶品質がよく、さらに、５原子層程度の低速度成長させたのちであれば、その後に高速成長させたとしてもそのまま結晶品質が保たれる。
【００７２】
従って、低温成膜工程Ｓ１２のＰＬＤ法によりＺｎＯ基板１１の平坦化した面上にＧａＮを成長させる場合、まず、初期段階では１０ｎｍ／時間以下の成長速度でＧａＮを成長させ、数原子層分（例えば５原子層分）積層したのちに、高速度に結晶成長をさせるようにすればよい。
【００７３】
つぎに、ＰＬＤ法について説明をする。
【００７４】
ＰＬＤ法では、例えば図１０に示すようなＰＬＤ装置３０を用いてＧａＮ層１２をＺｎＯ基板１１上に堆積させる。
【００７５】
ＰＬＤ装置３０は、内部に充填されたガスの圧力及び温度を一定に保つために密閉空間を形成するチャンバ３１を備えている。チャンバ３１内には、ＺｎＯ基板１１とターゲット３２とが対向して配置されている。ここで、ターゲット３２となるのは、ガリウム金属である。
【００７６】
また、ＰＬＤ装置３０は、波長が２４８ｎｍの高出力のパルスレーザを出射するＫｒＦエキシマレーザ３３を備えている。ＫｒＦエキシマレーザ３３から出射されたパルスレーザ光は、レンズ３４により焦点位置がターゲット３２近傍となるようにスポット調整され、チャンバ３１の側面に設けられた窓３１ａを介してチャンバ３１内に配設されたターゲット３２表面に対して約３０°の角度で入射する。
【００７７】
また、ＰＬＤ装置３０は、チャンバ３１内へ窒素ガスを注入するためのガス供給部３５と、その窒素ガスをラジカル化するラジカル源３６とを備えている。窒素ラジカル源３５は、ガス供給部３５から排出された窒素ガスを、高周波を用いて一旦励起することにより窒素ラジカルとし、その窒素ラジカルをチャンバ３１内に供給する。なお、チャンバ３１とガス供給部３５との間には、窒素ラジカルガス分子とパルスレーザ光の波長との関係においてＺｎＯ基板１１への吸着状態を制御すべく、ガスの濃度を制御するための調整弁３６ａが設けられている。
【００７８】
また、ＰＬＤ装置３０は、チャンバ３１内の圧力を制御するための圧力弁３７とロータリーポンプ３８とを備えている。チャンバ３１内の圧力は、減圧下で成膜するＰＬＤ法のプロセスを考慮しつつ、ロータリーポンプ３８により例えば窒素雰囲気中において所定の圧力となるように制御される。
【００７９】
また、ＰＬＤ装置３０は、パルスレーザ光が照射されている点を移動するために、ターゲット３２を回転させる回転軸３９を備えている。
【００８０】
以上のＰＬＤ装置３０では、チャンバ３１内に窒素ガスを充満させた状態で、ターゲット３２を回転軸３９を介して回転駆動させつつ、パルスレーザ光を断続的に照射する。このことにより、ターゲット３２表面の温度を急激に上昇させ、Ｇａ原子が含まれたアブレーションプラズマを発生させることができる。このアブレーションプラズマ中に含まれるＧａ原子は、窒素ガスとの衝突反応等を繰り返しながら状態を徐々に変化させてＺｎＯ基板１１へ移動する。そして、ＺｎＯ基板１１へ到達したＧａ原子を含む粒子は、そのままＺｎＯ基板１１上の（０００１）面又は（０００−１）面に拡散し、格子整合性の最も安定な状態で薄膜化されることになる。
【００８１】
このとき、ＺｎＯ基板１１の温度は、３００℃以下にする。
【００８２】
その結果、ＧａＮ層１２が形成されることとなる。
【００８３】
なお、ＧａＮ層の低温成膜工程Ｓ１２でのＧａＮのエピタキシャル成長の手法は、ＰＬＤ法に限定されるものではなく、例えば分子線エピタキシャル（ＭＢＥ）法やスパッタリング法等、他の物理気相蒸着（ＰＶＤ）法に基づいて作製してもよい。また、物理気相蒸着（ＰＶＤ）法ではなく、例えばＭＯＣＶＤ法を利用した化学気相蒸着（ＣＶＤ）法に基づいて作製してもよい。
【００８４】
（高温成膜工程Ｓ１３）
つぎに、高温成膜工程Ｓ１３では、低温成膜工程Ｓ１２で成膜された第１のＧａＮ層１３上にＰＬＤ法により、第２のＧａＮ層１４をエピタキシャル成長させる。このとき、ＧａＮの成長時の温度を５５０℃以上とする。
【００８５】
高温成膜工程Ｓ１３において、第２のＧａＮ層１４の成長時の温度を５５０℃以上とする理由は、ＧａＮ層がエピタキシャル成長する際に点欠陥の発生が充分に抑制される温度とするためである。
【００８６】
図１１に、ＧａＮ膜に対して、ＨｅＣｄレーザを照射した場合の発光光量の周波数特性図を示す。図１１のＡは、室温で成長させたＧａＮに対してＨｅＣｄレーザを照射した場合の特性を示すグラフであり、図１１のＢは、５５０℃で結晶成長させたＧａＮに対してＨｅＣｄレーザを照射した場合の特性を示すグラフである。このように、室温で結晶成長したＧａＮ膜は点欠陥を多く含むために励起されたキャリアが非輻射再結合し、発光が観測されない。これに対して、５５０℃で結晶成長した場合には、発光が観測され、点欠陥が非常に少ないことがわかる。つまり、高温成膜工程Ｓ１３により、低温成膜工程Ｓ１２で成膜された際に生じた微細なグレインが融合、消滅したと考えられる。
【００８７】
なお、高温成膜工程Ｓ１３でのＰＬＤ法は、低温成膜工程Ｓ１２での方法と同一である。つまり、高温成膜工程Ｓ１３でも、ＰＬＤ装置３０を用いてＧａＮ層を成膜する。もっとも、高温成膜工程Ｓ１３の場合、ＺｎＯ基板１１の温度は、５５０℃以上にする。
【００８８】
また、高温成膜工程Ｓ１３でのＧａＮのエピタキシャル成長の手法は、ＰＬＤ法に限定されるものではなく、例えば分子線エピタキシャル（ＭＢＥ）法やスパッタリング法等、他の物理気相蒸着（ＰＶＤ）法に基づいて作製してもよい。また、物理気相蒸着（ＰＶＤ）法ではなく、例えばＭＯＣＶＤ法を利用した化学気相蒸着（ＣＶＤ）法に基づいて作製してもよい。
【００８９】
（ＧａＮ層の具体的な製造例、及び、その測定結果）
具体的に例えば次のような条件でＧａＮ層１２のエピタキシャル成長を行った。
【００９０】
低温成膜工程Ｓ１２では、ターゲット３２は、Ｇａ金属（純度９９．９９％）で構成した。ターゲット３２は、ＺｎＯ基板１１における（０００１）面又は（０００−１）面に対して平行となるように配置した。窒素源としてＲＦプラズマ・ラジカル窒素源を３２０Ｗで用い、成長圧力は８×１０−６Ｔｏｒｒとした。ＫｒＦエキシマレーザ３３から出射するパルスレーザ光を、パルス周波数が１０Ｈｚとし、エネルギー密度を１〜３Ｊ／ｃｍ２とした。ＧａＮ層１２の成長速度は、１０ｎｍ／時間であった。
【００９１】
そして、低温成膜工程Ｓ１２では、ＺｎＯ基板１１の基板温度を室温とした。
【００９２】
また、高温成膜工程Ｓ１３では、ターゲット３２は、Ｇａ金属（純度９９．９９％）で構成した。ターゲット３２は、ＺｎＯ基板１１における（０００１）面又は（０００−１）面に対して平行となるように配置した。窒素源としてＲＦプラズマ・ラジカル窒素源を３２０Ｗで用い、成長圧力は８×１０−６Ｔｏｒｒとした。ＫｒＦエキシマレーザ３３から出射するパルスレーザ光を、パルス周波数が５０Ｈｚとし、エネルギー密度を１〜３Ｊ／ｃｍ２とした。ＧａＮ層１２の成長速度は、３５ｎｍ／時間であった。
【００９３】
そして、高温成膜工程Ｓ１３では、ＺｎＯ基板１１の基板温度を６５０℃とした。
【００９４】
このように生成した窒化物半導体素子１０に対してＸ線回折測定を行った。
【００９５】
０００２回折を観測するときに窒化物半導体素子１０を回転させ、その回転角に対するＸ線量を測定すると山型のカーブが得られる。０００２回折のＸ線量のピークの１/２の値（半値幅）は０．０８度であった。また−２０２４回折を観測するときに窒化物半導体素子を１０を回転させ、その回転角に対するＸ線量を測定すると山型のカーブが得られる。−２０２４回折のＸ線量のピークの１/２の値（半値幅）は０．０９度であった。
【００９６】
このように、本発明によれば、表面が平坦化したＧａＮ層１２が成膜されることがわかる。
【００９７】
なお、低温成膜工程Ｓ１２でのＧａＮ層の成膜を行わなかった場合、つまり、ＺｎＯ基板１１に直接６５０℃でのＰＬＤ法によるＧａＮをエピタキシャル成長させた場合の０００２回折のＸ線量の半値幅は０．５度程度、−２０２４回折のＸ線量の半値幅は０．７度程度となる。このように、低温成膜工程Ｓ１２でのＧａＮ層の成膜を行わなかった場合には、表面が荒れたＧａＮ層が成膜されてしまう。
【００９８】
第２の実施形態
つぎに、第２の実施形態の半導体製造プロセスについて説明をする。
【００９９】
（半導体の構成）
第２の実施形態の半導体素子製造プロセスでは、図１２に示すような、ＺｎＯ基板４１上にＩｎＧａＮ層４２が形成され、さらにその上にＧａＮ層４３が形成された窒化物半導体素子４０を製造する。
【０１００】
窒化物半導体素子４０は、ＺｎＯからなるＺｎＯ基板４１の（０００１）面又は（０００−１）面に対して、ＩｎＧａＮのｃ軸が垂直となるように配向されたＩｎＧａＮ層４２を有する。さらに、窒化物半導体素子４０は、ＩｎＧａＮ層４２上に、ＺｎＯ基板４１の（０００１）面又は（０００−１）面に対して、ＧａＮのｃ軸が垂直となるように配向されたＧａＮ層４３を有する。また、ＧａＮ層４３は、ＩｎＧａＮ層４２上に低温（３２０℃以下）でエピタキシャル成長して成膜された第１のＧａＮ層４４と、第１のＧａＮ層３３上に高温（５５０℃以上）でエピタキシャル成長して成膜された第２のＧａＮ層４５とから構成されている。
【０１０１】
ＺｎＯ及びＩｎＧａＮは、互いに格子定数がほぼ等しいため、格子不整を極力低減させることが可能となる。
【０１０２】
（全体フロー）
つぎに、窒化物半導体素子４０の製造するための各工程について説明をする。
【０１０３】
窒化物半導体素子４０を製造する場合、図１３に示すように、ＺｎＯ基板の平坦化工程（Ｓ２１）、ＩｎＧａＮ層の成膜工程（Ｓ２２）、ＧａＮ層の低温成膜工程（Ｓ２３）、ＧａＮ層の高温成膜工程（Ｓ２４）という工程を順番に行う。
【０１０４】
（平坦化工程Ｓ２１）
平坦化工程Ｓ２１では、上述した第１の実施形態におけるステップＳ１１の平坦化工程と同一の処理を行う。
【０１０５】
（ＩｎＧａＮ成膜工程Ｓ２２）
つぎに、ＩｎＧａＮ成膜工程Ｓ２２では、ＰＬＤ法により、ＺｎＯ基板４１の平坦化した面上にＩｎＧａＮをエピタキシャル成長させて、ＩｎＧａＮ層４２を成膜する。
【０１０６】
ＩｎＧａＮは、格子定数がＧａＮよりもＺｎＯに近い。このため、ＧａＮ層とＺｎＯ基板との間にこのＩｎＧａＮ層４２を設けると、ＧａＮ層の結晶品質の向上が図れる。
【０１０７】
ＰＬＤ法は、第１の実施形態での方法と同一である。ただし、チャンバ３１内に配置されるターゲット３２は、ＩｎＧａ金属である。
【０１０８】
また、ＰＬＤ法に限らず、ＭＢＥ法等の物理気相蒸着（ＰＶＤ）法、例えばＭＯＣＶＤ法を利用した化学気相蒸着（ＣＶＤ）法を用いてＩｎＧａＮ層を成膜してもよい。
【０１０９】
（低温成膜工程Ｓ２３）
つぎに、低温成膜工程Ｓ２３では、ＰＬＤ法により、ＩｎＧａＮ層４２上に、第１のＧａＮ層４４をエピタキシャル成長させる。このとき、ＧａＮの成長時の温度を３２０℃以下とする。
【０１１０】
第１のＧａＮ層４４の成長時の温度を３２０℃以下とする理由は、ＩｎＧａＮが熱に弱く、高い温度でＧａＮを成膜することができないためである。つまり、ＧａＮの成長時の温度を３２０℃以下とすることで、ＩｎＧａＮを破壊することなく、ＧａＮを成膜することができる。
【０１１１】
図１４に、ステップＳ２２で成膜されたＩｎＧａＮ（Ｉｎ：２０％，ＧａＮ：６０％）を超高真空中で加熱処理した場合のＩｎＧａＮの表面状態を示す。なお、図１４の左側は写真に基づく図面であり、右側はその模式図である。
【０１１２】
図１４（Ａ）は、室温の場合のＩｎＧａＮの表面状態である。図１４（Ｂ）は、３２０℃の場合のＩｎＧａＮの表面状態である。図１４（Ｃ）は、４４５℃の場合のＩｎＧａＮの表面状態である。これらの図に示すように、室温及び３２０℃では、ＩｎＧａＮが分解して表面がほとんど荒れていないが、４４５℃となると、ＩｎＧａＮが分解して表面が荒れてしまっていることがわかる。従って、低温成膜工程２３では、ＧａＮの成長時の温度を３２０℃以下とするわけである。
【０１１３】
ＰＬＤ法は、第１の実施形態の低温成膜工程Ｓ１２での方法と同一である。
【０１１４】
（高温成膜工程Ｓ２４）
つぎに、高温成膜工程Ｓ２４では、低温成膜工程Ｓ２３で成膜された第１のＧａＮ層４４上にＰＬＤ法により、第２のＧａＮ層４５をエピタキシャル成長させる。このとき、ＧａＮの成長時の温度を５５０℃以上とする。
【０１１５】
高温成膜工程Ｓ２４において、ＧａＮの成長時の温度を５５０℃以上とする理由は、ＧａＮ層がエピタキシャル成長する際に点欠陥の発生が充分に抑制される温度とするためである。
【０１１６】
つまり、低温成膜工程Ｓ２３で低温で成膜された際に生じている微細なグレインは融合、消滅する。
【０１１７】
なお、低温成膜工程２３により既にＩｎＧａＮ層４２上にＧａＮ層が成膜されているので、当該ＩｎＧａＮ層４２には熱による影響はない。
【０１１８】
ＰＬＤ法は、第１の実施形態の高温成膜工程Ｓ１３での方法と同一である。つまり、高温成膜工程Ｓ２４でも、ＰＬＤ装置３０を用いてＧａＮ層を成膜する。
【０１１９】
（ＧａＮ層の具体的な製造例、及び、その測定結果）
具体的に例えば次のような条件でＩｎＧａＮ層４２，ＧａＮ層４３のエピタキシャル成長を行った。
【０１２０】
ＩｎＧａＮ成膜工程Ｓ２２では、ターゲット３２は、ＩｎＧａ金属（Ｉｎ：１８％、Ｇａ：８２％）で構成した。ターゲット３２は、ＺｎＯ基板４１における（０００１）面又は（０００−１）面に対して平行となるように配置した。窒素源としてＲＦプラズマ・ラジカル窒素源を３２０Ｗで用い、成長圧力は８×１０−６Ｔｏｒｒとした。ＫｒＦエキシマレーザ３３から出射するパルスレーザ光を、パルス周波数が１０Ｈｚとし、エネルギー密度を１〜３Ｊ／ｃｍ２とした。ＩｎＧａＮ成膜工程Ｓ２２では、ＺｎＯ基板４１の基板温度を室温とした。
【０１２１】
ＩｎＧａＮ成膜工程Ｓ２２では、ＩｎＧａＮを５原子層分体積させた。
【０１２２】
ＧａＮの低温成膜工程Ｓ２３では、ターゲット３２は、Ｇａ金属（純度９９．９９％）で構成した。ターゲット３２は、ＺｎＯ基板４１における（０００１）面又は（０００−１）面に対して平行となるように配置した。窒素源としてＲＦプラズマ・ラジカル窒素源を３２０Ｗで用い、成長圧力は８×１０−６Ｔｏｒｒとした。ＫｒＦエキシマレーザ３３から出射するパルスレーザ光を、パルス周波数が１０Ｈｚとし、エネルギー密度を１〜３Ｊ／ｃｍ２とした。ＧａＮ層４４の成長速度は、１０ｎｍ／時間であった。
【０１２３】
そして、ＧａＮの低温成膜工程Ｓ２３では、ＺｎＯ基板４１の基板温度を室温とした。
【０１２４】
ＧａＮの低温成膜工程Ｓ２３では、ＧａＮを１０ｎｍ堆積させた。
【０１２５】
また、ＧａＮの高温成膜工程Ｓ２４では、ターゲット３２は、Ｇａ金属（純度９９．９９％）で構成した。ターゲット３２は、ＺｎＯ基板４１における（０００１）面又は（０００−１）面に対して平行となるように配置した。窒素源としてＲＦプラズマ・ラジカル窒素源を３２０Ｗで用い、成長圧力は８×１０−６Ｔｏｒｒとした。ＫｒＦエキシマレーザ３３から出射するパルスレーザ光を、パルス周波数が５０Ｈｚとし、エネルギー密度を１〜３Ｊ／ｃｍ２とした。ＧａＮ層１２の成長速度は、３５ｎｍ／時間であった。
【０１２６】
そして、高温成膜工程Ｓ２４では、ＺｎＯ基板４１の基板温度を６５０℃とした。
【０１２７】
このように生成した窒化物半導体素子４０に対してＸ線回折測定を行った。
【０１２８】
０００２回折を観測するときに窒化物半導体素子４０を回転させ、その回転角に対するＸ線量を測定すると山型のカーブが得られる。０００２回折のＸ線量のピークの１／２の値の幅（半値幅）は、０．０２９度であった。また、−２０２４回折を観察するときに窒化物半導体素子４０を回転させ、その回転角に対するＸ線量を測定すると、山型のカーブが得られる。−２０２４方向のＸ線量のピーク値に対する１／２の値の角度幅（半値幅）は、０．０７９度であった。
【０１２９】
なお、現在、ＭＯＣＶＤ法を用いて量産されているＧａＮの０００２回折のＸ線量の半値幅は０．１度程度、−２０２４回折のＸ線量の半値幅は０．１１度程度であるので、大幅に特性を改善できることがわかる。
【０１３０】
また、ＩｎＧａＮ層４２を成膜した後、ＧａＮの低温成膜工程Ｓ２３を行わずに、直接ＧａＮの高温成膜工程Ｓ２４を行った場合、ＧａＮの０００２回折半値幅は０．４度、−２０２４回折半値幅は０．６度となり、ＧａＮ層の特性が悪く、ＧａＮの低温成膜工程Ｓ２３が必要であることがわかる。
【０１３１】
また、また、ＰＬＤ法に基づくＩｎＧａＮ及びＧａＮの蒸着過程において、反射光速電子線回折（ＲＨＥＥＤ）法に基づいて、リアルタイムに状態変化を測定した。
【０１３２】
この結果を、図１５（Ａ）に示す。なお、図１５（Ｂ）は、比較例である。この比較例は、ＩｎＧａＮ成膜工程Ｓ２２でのＩｎＧａＮ層の成膜を行わなかった場合、つまり、ＺｎＯ基板４１に室温でＧａＮを直接ＰＬＤ法によるエピタキシャル成長させた場合の測定結果である。
【０１３３】
図１５（Ａ）のグラフ及び図１５（Ｂ）のグラフとも、反射光速電子線回折（ＲＨＥＥＤ）の検出量の増減が一定周期で繰り返されている。これは、一つの周期が、原子１つの層を示している。つまり、本発明を利用してＩｎＧａＮ層又はＧａＮ層を成膜すると、原子層が１層１層に整然と積層されていくことがわかる。
【０１３４】
ただし、図１５（Ａ）のグラフの方が、その周期の増減が明確に形成されている。つまり、ＩｎＧａＮをＺｎＯ上に形成した方が、結晶構造が崩れないことがわかる。
【０１３５】
第３の実施形態
次に、第３の実施形態の半導体製造プロセスについて説明する。
【０１３６】
（半導体の構成）
第３の実施形態の半導体素子製造プロセスでは、図１６に示すような、６Ｈ−ＳｉＣ（０００１）基板５１上にＧａＮ層５２が形成された窒化物半導体素子５０を製造する。
【０１３７】
窒化物半導体素子５０は、図１６に示すように、６Ｈ−ＳｉＣ基板５１の（０００１）面に対して、六方晶であるＧａＮのｃ軸が垂直となるように配向されたＧａＮ層５２を有する。また、このＧａＮ層１２は、６Ｈ−ＳｉＣ基板５１上に低温（３００℃以下）でエピタキシャル成長して成膜された第１のＧａＮ層５３と、第１のＧａＮ層５３上に高温（５５０℃以上）でエピタキシャル成長して成膜された第２のＧａＮ層５４とから構成されている。
【０１３８】
６Ｈ−ＳｉＣ基板５１を構成する６Ｈ−ＳｉＣは、ウルツ鉱型の結晶構造を有し、格子定数はａ＝３．０８Åである。また、ＧａＮ層５２を構成するＧａＮは、ウルツ鉱型の結晶構造（図２参照。）を有し、格子定数はａ＝３．１８９Åである。
【０１３９】
このような結晶構造からなる６Ｈ−ＳｉＣ及びＧａＮは、格子不整が３．５％と小さいため、６Ｈ−ＳｉＣ基板５１上に結晶性のよいＧａＮをエピタキシャル成長させることが可能となる。また、６Ｈ−ＳｉＣ基板５１は導電性であるため、６Ｈ−ＳｉＣ自体を電極とした半導体を製造することができる。
【０１４０】
（全体フロー）
つぎに、窒化物半導体素子５０を製造するための各工程について説明をする。
【０１４１】
図１７に示すように窒化物半導体素子５０の製造方法は、第１の実施形態と同様に６Ｈ−ＳｉＣ基板の平坦化工程（Ｓ３１）、ＧａＮ層の低温成膜工程（Ｓ３２）、ＧａＮ層の高温成膜工程（Ｓ３３）に分けられる。
【０１４２】
（平坦化工程Ｓ３１）
平坦化工程Ｓ３１では、先ず、基板表面が（０００１）面となるように６Ｈ−ＳｉＣ基板５１を切り出す。
【０１４３】
続いて、切り出した６Ｈ−ＳｉＣ基板５１の（０００１）面をＣＭＰ（Chemical Mechanical Polishing）処理する。この処理は、例えばダイヤモンドスラリーを使用して機械研磨する。この機械研磨では、使用するダイヤモンドスラリーの粒径を徐々に微細化してゆき、最後に粒径約０．５μｍのダイヤモンドスラリーで鏡面研磨する。このとき、更にコロイダルシリカを用いて研磨することにより、表面粗さのｒｍｓが１０Å以下となるまで平坦化させることが好ましい。そして、８００℃以上の温度及び水素・ヘリウム混合雰囲気下に制御された高温オーブンを用いて、機械研磨された６Ｈ−ＳｉＣ基板５１に熱処理を施す。これにより原子レベルで平坦化した６Ｈ−ＳｉＣ基板５１を得ることができる。
（低温成膜工程Ｓ３２）
低温成膜工程Ｓ３２では、ＰＬＤ法により、平坦化工程Ｓ３１により平坦化した６Ｈ−ＳｉＣ基板５１面上に、第１のＧａＮ層５３をエピタキシャル成長させる。ＰＬＤ法は、第１の実施形態における方法と同一である。ただし、チャンバ３１内に配置される基板は、６Ｈ−ＳｉＣ基板５１である。
【０１４４】
このとき、ＧａＮの成長時の温度を３００℃以下とする。さらに、第１のＧａＮ層の生成時における初期の成長速度を、１０ｎｍ／時間とする。これにより、６Ｈ−ＳｉＣとＧａＮとの界面で界面反応が生じないため、界面反応層が形成されない。
【０１４５】
（高温成膜工程Ｓ３３）
高温成膜工程Ｓ３３では、低温成膜工程Ｓ３２で成膜された第１のＧａＮ層５３上にＰＬＤ法により、第２のＧａＮ層５４をエピタキシャル成長させる。このとき、第２のＧａＮ層の生成時の温度を５５０℃以上とする。これにより、第２のＧａＮ層５４がエピタキシャル成長する際の点欠陥の発生を充分に抑制することができる。また、このとき低温成膜工程Ｓ３２で成膜された際に生じた微細なグレインが融合、消滅する。なお、成長温度を８００℃以上とすると、ＧａＮが蒸発してしまい結晶を得ることができない。また、ステップＳ３３における第２のＧａＮ層５４のエピタキシャル成長では、ＰＬＤ法に限らず、ＭＢＥ法等の物理気相蒸着（ＰＶＤ）法やＭＯＣＶＤ法を用いてもよい。
【０１４６】
（測定結果）
平坦化工程Ｓ３１において熱処理された６Ｈ−ＳｉＣ基板と、熱処理していない６Ｈ−ＳｉＣ基板のＧａＮのエピタキシャル成長について比較した。
【０１４７】
基板の前処理は、６Ｈ−ＳｉＣ（０００１）基板をＣＭＰ（Chemical Mechanical Polishing）処理した後、基板をアルコール洗浄し、３％のフッ酸、塩酸でＷｅｔエッチングを行った。その後、水素ヘリウム混合ガス中において１３００℃、２０分間の熱処理を行った。そして、基板を超真空チャンバ内に導入し、ＧａＮ成長前にＧａ−ｆｌａｓｈｉｎｇを行い、表面の酸化膜を除去した。
【０１４８】
図１８は、ＣＭＰ処理後の６Ｈ−ＳｉＣ（０００１）基板表面の観察結果を示すものであり、図１９（Ａ）は、ＣＭＰ処理後、熱処理を行った６Ｈ−ＳｉＣ（０００１）基板表面の観察結果を示すものである。この観察結果より、熱処理を行うことによって、ステップアンドテラス構造が観察されていることが分かる。また、図１９（Ｂ）に示すａ線の断面プロファイルから、６Ｈ−ＳｉＣの１ユニットセルに相当する約１．５ｎｍのステップ高さを持つ、原子レベルで平坦な基板表面を確認することができた。
【０１４９】
図２０〜図２２は、ＣＭＰ処理のみ行った６Ｈ−ＳｉＣ（０００１）基板上に、それぞれ、７００℃、３００℃、室温でＧａＮを膜厚約２００ｎｍ成長させた際のＲＨＥＥＤパターンを示している。基板温度７００℃で成長を行ったところ、図２０に示すようにＲＨＥＥＤパターンは、３次元成長を示唆するスポットパターンとなり、エピタキシャル成長していることが分かった。これに対し、成長温度を低減し、３００℃及び室温で成長させたところ、図２１及び図２２に示すように、ＲＨＥＥＤパターンは、それぞれ多結晶成長を示唆するリングパターン及びアモルファス状態であることを示唆するハローパターンとなり、エピタキシャル成長しないことが分かった。これらの結果から、ＣＭＰ処理のみの６−ＳｉＣ基板上では、低温領域におけるＧａＮ薄膜のエピタキシャル成長が困難であることが分かる。
【０１５０】
図２３〜図２５は、上述のＣＭＰ処理後、熱処理を行った６Ｈ−ＳｉＣ（０００１）基板上に、それぞれ、７００℃、３００℃、室温でＧａＮを成長させた際のＲＨＥＥＤパターンを示している。図２３に示すように、基板温度７００℃で成長させたところ、ＣＭＰ処理のみを行った図２０に示すＲＨＥＥＤパターンと同様にスポットパターンが得られた。また、３００℃で成長させた場合、３次元成長を示唆するスポットパターンが得られた。また、室温で成長させた場合、２次元成長を示唆するストリークパターンが得られ、ＧａＮ薄膜のエピタキシャル成長が起こっていることが分かった。つまり、原子レベルで平坦なＳｉＣ基板上では、室温から７００℃までの全ての温度領域でＧａＮのエピタキシャル成長が可能であることが分かった。これは、原子レベルで平坦な基板を用いることにより、基板表面における原子の表面拡散が促進されたためである。
【０１５１】
次に、熱処理を行った原子レベルで平坦な６Ｈ−ＳｉＣ基板上において、成長初期過程におけるｉｎ−ｓｉｔｕＲＨＥＥＤ観察を行い、成長温度における成長モードを解析する。図２６は、７００℃の高温成長におけるＲＨＥＥＤ ｓｐｅｃｕｌａｒ ｓｐｏｔの強度プロファイルを示している。また、図２７は、図２６に示すａ点、すなわちＧａＮ薄膜の膜厚が３ＭＬの時のＲＨＥＥＤ像を示すものであり、図２８は、図２６に示すｂ点、すなわちＧａＮ薄膜の膜厚が６ＭＬの時のＲＨＥＥＤ像を示すものである。ＧａＮ薄膜の膜厚が３ＭＬ及び６ＭＬのときのＲＨＥＥＤ像がスポットパターンを示していることから、７００℃では３次元成長が起こっていることが分かる。また、図２６に示す強度プロファイルからも成長初期から３次元成長が起こっていることが分かる。つまり、図２９に示す成長の模式図のように、７００℃の高温成長では、成長初期から３次元島状成長となり、表面が荒れてしまうことが分かった。
【０１５２】
続いて、熱処理を行った原子レベルで平坦な６Ｈ−ＳｉＣ基板上に、室温でＧａＮ薄膜を成長させた場合について説明する。図３０は、室温成長におけるＲＨＥＥＤ ｓｐｅｃｕｌａｒ ｓｐｏｔの強度プロファイルを示している。また、図３１は、図３０に示すａ点、すなわちＧａＮ薄膜の膜厚が３ＭＬの時のＲＨＥＥＤ像を示すものであり、図３２は、図３０に示すｂ点、すなわちＧａＮ薄膜の膜厚が１３ＭＬの時のＲＨＥＥＤ像を示すものである。ＧａＮ薄膜の膜厚が３ＭＬ及び１３ＭＬのＲＨＥＥＤ像がストリークパターンを示していることから、高温成長時と異なり、２次元成長が起こっていることが分かる。また、図３０に示すＲＨＥＥＤプロファイルから、図３３に示すようにＧａＮ薄膜の成長がｌａｙｅｒ−ｂｙ−ｌａｙｅｒモードで進行していることが分かった。これは、室温成長を行うことにより、ＧａＮの核形成密度が高まったためである。
【０１５３】
図３４（Ａ）は、室温で９ｎｍ成長させたＧａＮ薄膜のＡＦＭ像を示すものである。このＡＦＭ観察結果より、室温成長させたＧａＮ結晶表面は、原子レベルで平坦なステップアンドテラス構造を有していることが分かる。また、図３４（Ｂ）に示すａ線の断面プロファイルから、ステップ高さは、ＧａＮの３ＭＬに相当する約０．８ｎｍであった（図３４（Ｃ）参照。）。
【０１５４】
このように、原子レベルで平坦な６Ｈ−ＳｉＣ基板上に３００℃以下の温度でＧａＮを成長させると、ｌａｙｅｒ−ｂｙ−ｌａｙｅｒモードの２次元成長で進行し、その結晶表面が原子レベルで平坦なステップアンドテラス構造を有するため、高温成膜工程Ｓ３３における５５０℃以上の成長においても、高い品質の結晶を得ることができる。
【０１５５】
なお、上記例で説明した６Ｈ−ＳｉＣだけでなく、面内の格子定数などの性質がよく似ている４Ｈ−ＳｉＣ基板や３Ｃ−ＳｉＣ基板も、同様にして高い品質のＧａＮ結晶を成長させることができる。
【０１５６】
第４の実施形態
次に、第４の実施形態の半導体製造プロセスについて説明する。
【０１５７】
（半導体の構成）
第４の実施形態の半導体素子製造プロセスでは、図３５に示すような、Ｈｆ（０００１）基板６１上にＧａＮ層６２が形成された窒化物半導体素子６０を製造する。
【０１５８】
窒化物半導体素子６０は、図３５に示すように、ＨｆからなるＨｆ基板６１の（０００１）面に対して、六方晶であるＧａＮのｃ軸が垂直となるように配向されたＧａＮ層６２を有する。また、このＧａＮ層６２は、Ｈｆ基板６１上に低温（３００℃以下）でエピタキシャル成長して成膜された第１のＧａＮ層６３と、第１のＧａＮ層６３上に高温（５５０℃以上）でエピタキシャル成長して成膜された第２のＧａＮ層６４とから構成されている。
【０１５９】
Ｈｆ基板６１を構成するＨｆは、六方最密構造の結晶構造を有し、ＧａＮとの格子不整合が面内で０．３％、ｃ軸方向で２．４％と小さい。また、熱膨張係数差も５．５％と小さいため、結晶性のよいＧａＮをエピタキシャル成長させるのに有効な格子整合基板である。特に、ＨｆとＧａＮは、ｃ軸方向の不整合が小さいため、発光特性が良い無極性面に結晶性のよいＧａＮを成長させることが可能となる。例えば、図３６に示すように、ａ軸に直交する（−１−１２０）面（Ａ面）や結晶構造の外壁である（１０１０）面（Ｍ面）にエピタキシャル成長させることができる。なお、以下では(０００１)面にＧａＮを成長させることとして説明する。
【０１６０】
（全体フロー）
つぎに、窒化物半導体素子６０を製造するための各工程について図３７に示すフローチャートを参照して説明をする。
【０１６１】
窒化物半導体素子６０の製造方法は、第１の実施の形態と同様に、Ｈｆ基板の平坦化工程（Ｓ４１）、ＧａＮ層の低温成膜工程（Ｓ４２）、ＧａＮ層の高温成膜工程（Ｓ４３）に分けられる。
【０１６２】
（平坦化工程Ｓ４１）
平坦化工程Ｓ４１では、先ず、基板表面が（０００１）面となるようにＨｆ基板６１を切り出す。
【０１６３】
続いて、切り出したＨｆ基板６１の（０００１）面を例えばダイヤモンドスラリーを使用して機械研磨する。この機械研磨では、使用するダイヤモンドスラリーの粒径を徐々に微細化してゆき、最後に粒径約０．５μｍのダイヤモンドスラリーで鏡面研磨する。このとき、更にコロイダルシリカを用いて研磨することにより、表面粗さのｒｍｓが１０Å以下となるまで平坦化させることが好ましい。そして、８００℃以上の温度及び水素・ヘリウム混合雰囲気下に制御された高温オーブンを用いて、機械研磨されたＨｆ基板６１に熱処理を施す。これにより原子レベルで平坦化したＨｆ基板６１を得ることができる。
（低温成膜工程Ｓ４２）
低温成膜工程Ｓ４２では、パルスレーザ堆積法（以下、ＰＬＤ法）により、平坦化工程Ｓ４１により平坦化したＨｆ基板６１面上に、第１のＧａＮ層６３をエピタキシャル成長させる。ＰＬＤ法は、第１の実施形態における方法と同一である。ただし、チャンバ３１内に配置される基板は、Ｈｆ基板６１である。
【０１６４】
このとき、ＧａＮの成長時の温度を３００℃以下とする。さらに、第１のＧａＮ層の生成時における初期の成長速度を、１０ｎｍ／時間とする。これにより、ＨｆとＧａＮとの界面で界面反応が生じないため、界面反応層が形成されない。
【０１６５】
（高温成膜工程Ｓ４３）
高温成膜工程Ｓ４３では、低温成膜工程Ｓ４２で成膜された第１のＧａＮ層６３上にＰＬＤ法により、第２のＧａＮ層６４をエピタキシャル成長させる。このとき、第２のＧａＮ層の生成時の温度を５５０℃以上とする。これにより、第２のＧａＮ層６４がエピタキシャル成長する際の点欠陥の発生を充分に抑制することができる。また、このとき低温成膜工程Ｓ４２で成膜された際に生じた微細なグレインが融合、消滅する。なお、成長温度を８００℃以上とすると、ＧａＮが蒸発してしまい結晶を得ることができない。また、ステップＳ４３における第２のＧａＮ層６４のエピタキシャル成長では、ＰＬＤ法に限らず、ＭＢＥ法等の物理気相蒸着（ＰＶＤ）法やＭＯＣＶＤ法を用いてもよい。
【０１６６】
（測定結果）
平坦化工程Ｓ４１において超高真空中で熱処理されたＨｆ（０００１）基板をＸＰＳの測定結果を用いて評価した。図３８〜図４０は、それぞれ、Ｈｆ４ｆスペクトル、Ｏ１ｓスペクトル、Ｃ１ｓスペクトルを示している。図３８に示すＨｆ４ｆスペクトルでは、熱処理前にはＨｆ酸化物のピークが確認できるが、加熱に伴い酸化物のピークは減少し、Ｈｆ金属のピークが明瞭になっていることが分かる。また、図３９に示すＯ１ｓスペクトルでは、Ｈｆ４ｆのスペクトルと同様に、加熱に伴い酸素Ｏが減少し、１０００℃の加熱により大幅に表面濃度が減少していることが分かる。また、図４０に示すＣ１ｓスペクトルでは、熱処理前にＨｆ表面に吸着していた分子種が５００℃の加熱により脱離していることが分かる。また、図４０に示す５００℃及び６００℃のスペクトルには、新たなピークが現れているが、これは表面に吸着していた不純物の一部がＨｆと結合し、ＨｆＣを形成したものである。さらに加熱を続けることによりこのＨｆＣのピークは減少し、１０００℃では、Ｃの表面濃度が大幅に減少している。すなわち、８００℃以上の熱処理によりＨｆ（０００１）基板の酸素及び炭素の表面濃度を大幅に減少させることができることが分かる。
【０１６７】
図４１及び図４２は、それぞれ１０００℃の加熱によるＲＨＥＥＤ観察結果及びＡＦＭ観察結果を示すものである。このＲＨＥＥＤ像がシャープなストリーキーパターンを示すことから、鏡面研磨と熱処理により平坦で結晶性のよいＨｆ（０００１）表面を得ることができたことが分かる。また、ＡＦＭ像によりステップ表面が現れていることが確認できる。
【０１６８】
次に、上述のように熱処理され、平坦化されたＨｆ（０００１）基板上にＧａＮを成長させた結果について述べる。図４３〜図４６は、それぞれ基板温度７００℃でＧａＮを成長させた膜厚０．３ｎｍ、３．３ｎｍ、６．７ｎｍ、１０．０ｎｍにおけるＲＨＥＥＤパターンを示すものである。基板温度７００℃の結晶成長では、膜厚が増加するに従い、徐々にリングパターンに変化していることから、多結晶ＧａＮが成長し、エピタキシャル成長していないことが分かった。
【０１６９】
また、図４７に示すように、この多結晶ＧａＮ表面のＸＰＳ測定を行ったところ、Ｈｆ４ｄピークが確認され、表面にＨｆが拡散していることが分かった。また、ＧＩＸＲ測定により界面反応層厚が４ｎｍ相当であることから、界面反応が生じていることが分かった。これより、７００℃の成長では温度が高いため界面反応が生じ、成長が阻害されることがわかった。
【０１７０】
図４８〜図５１は、それぞれ室温でＧａＮを成長させた膜厚８ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍの場合のＲＨＥＥＤパターンを示すものである。室温による結晶成長では、膜厚が増加してもストリークパターンを示していることから、エピタキシャル成長していることが分かる。また、図５２に示すＲＨＥＥＤ強度振動が明瞭に観測されていることから、ｌａｙｅｒ−ｂｙ−ｌａｙｅｒで成長が進行していることが分かった。また、分光エリプソメトリーにより界面の反応層を評価したところ、１０．５ｎｍと見積もられたことから、６５０℃の基板温度では界面反応が起こり、多結晶のＧａＮになることが分かった。また、基板温度を５５０℃にして成長させると、ＲＨＥＥＤ像がストリークパターンを示すことから、低温成膜工程Ｓ４２では、５５０℃以下の基板温度で成長させることが好ましい。
【０１７１】
続いて、室温成長させたＧａＮの界面反応層の評価について述べる。図５３及び図５４は、それぞれＸＰＳ測定結果及びＧＩＸＲ測定結果を示すものである。ＸＰＳ測定結果には、Ｈｆ４ｄのピークは見られず、Ｈｆの拡散がないことが確認できた。また、ＧＩＸＲ測定結果により、界面反応層厚は０．９６ｎｍと見積もられ、界面反応は抑制され急峻な界面が得られていることが分かった。すなわち、ＰＬＤ法では、成長温度を室温にまで低減させることができるため、界面反応を抑制するとともに、室温でのＧａＮのエピタキシャル成長を実現することができることがわかった。
【０１７２】
また、室温成長させたＧａＮがバッファー層として機能するかについて検討した。図５５は、熱処理温度に対するＧａＮ薄膜厚の変化を示すものである。また、図５６及び図５７は、室温成長させたＧａＮ薄膜の７００℃におけるＧＩＸＲ測定結果及びＡＦＭ観察結果を示すものである。図５５に示すように７００℃の加熱においても界面反応層厚の増加は見られない。また、図５６に示すＧＩＸＲ測定結果よりＨｆは表面に拡散していないことが確認できた。また、図５７に示すＡＦＭ像により７００℃でもステップ構造を保ったままであることが分かった。したがって、室温成長ＧａＮはバッファー層として機能することが分かった。すなわち、５５０℃以下の基板温度でバッファー層をエピタキシャル成長させ、その後、５５０℃より大きい基板温度でＧａＮを成長させることにより、Ｈｆ（０００１）基板上に結晶性の良いＧａＮを得ることできることが分かった。
【０１７３】
第５の実施形態
次に、第５の実施形態の半導体製造プロセスについて説明する。
【０１７４】
（半導体の構成）
第５の実施形態の半導体素子製造プロセスでは、図５８に示すようなＬｉＧａＯ２基板７１上にＧａＮ層７２が形成された窒化物半導体素子７０を製造する。
【０１７５】
窒化物半導体素子７０は、ＬｉＧａＯ２からなるＬｉＧａＯ２基板７１の（００１）面に対して、ＧａＮのｃ軸が垂直となるように配向されたＧａＮ層７２を有する。また、ＧａＮ層７２は、ＬｉＧａＯ２基板７１上に低温（３００℃以下）でエピタキシャル成長して成膜された第１のＧａＮ層７３と、第１のＧａＮ層７３上に高温（５５０℃以上）でエピタキシャル成長して成膜された第２のＧａＮ層７４とから構成されている。
【０１７６】
ＬｉＧａＯ２は、斜方昌の結晶構造を有し、ＧａＮのＣ面との面内格子不整がａ軸方向＋１．９％、ｂ軸方向−０．１９％と極めて小さいため、ＧａＮをエピタキシャル成長させるのに有効な格子整合基板である。
【０１７７】
また、ＬｉＧａＯ２は中心対象性を持たず、Ｍｅｔａｌ−ｆａｃｅとＯ−ｆａｃｅという極性を有しており、その化学的性質も面により大きく異なる。例えば、Ｍｅｔａｌ−ｆａｃｅにはＧａ極性、Ｏ−ｆａｃｅにはＮ極性のＧａＮが成長し、容易に極性を制御することができる。なお、後述するようにＯ−ｆａｃｅに比べ成長面として適しているＭｅｔａｌ−ｆａｃｅにＧａＮ結晶を成長させることとする。
【０１７８】
（全体フロー）
つぎに、窒化物半導体素子７０を製造するための各工程について図５９に示すフローチャートを参照して説明する。
【０１７９】
窒化物半導体素子７０の製造方法は、第１の実施の形態と同様に、ＬｉＧａＯ２基板の平坦化工程（Ｓ５１）、ＧａＮ層の低温成膜工程（Ｓ５２）、ＧａＮ層の高温成膜工程（Ｓ５３）に分けられる。
【０１８０】
（平坦化工程Ｓ５１）
平坦化工程Ｓ５１では、先ず、基板表面が（００１）面となるようにＬｉＧａＯ２基板７１を切り出す。
【０１８１】
続いて、切り出したＬｉＧａＯ２基板の（００１）面を例えばダイヤモンドスラリーを使用して機械研磨する。この機械研磨では、使用するダイヤモンドスラリーの粒径を徐々に微細化してゆき、最後に粒径約０．５μｍのダイヤモンドスラリーで鏡面研磨する。このとき、更にコロイダルシリカを用いて研磨することにより、表面粗さのｒｍｓが１０Å以下となるまで平坦化させることが好ましい。そして、７００℃以上の温度及び水素・ヘリウム混合雰囲気下に制御された高温オーブンを用いて、機械研磨されたＬｉＧａＯ２基板に熱処理を施す。これにより原子レベルで平坦化したＬｉＧａＯ２基板７１を得ることができる。
（低温成膜工程Ｓ５２）
低温成膜工程Ｓ５２では、パルスレーザ堆積法（以下、ＰＬＤ法）により、平坦化工程Ｓ５１により平坦化したＬｉＧａＯ２基板７１面上に、第１のＧａＮ層７３をエピタキシャル成長させる。ＰＬＤ法は、第１の実施形態における方法と同一である。ただし、チャンバ３１内に配置される基板は、ＬｉＧａＯ２基板７１である。
【０１８２】
このとき、ＧａＮの成長時の温度を３００℃以下とする。さらに、第１のＧａＮ層の生成時における初期の成長速度を、１０ｎｍ／時間とする。これにより、ＬｉＧａＯ２とＧａＮとの界面で界面反応が生じないため、界面反応層が形成されない。
【０１８３】
（高温成膜工程Ｓ５３）
高温成膜工程Ｓ５３では、低温成膜工程Ｓ５２で成膜された第１のＧａＮ層７３上にＰＬＤ法により、第２のＧａＮ層７４をエピタキシャル成長させる。このとき、第２のＧａＮ層の生成時の温度を５５０℃以上とする。これにより、第２のＧａＮ層７４がエピタキシャル成長する際の点欠陥の発生を充分に抑制することができる。また、このとき低温成膜工程Ｓ５２で成膜された際に生じた微細なグレインが融合、消滅する。なお、成長温度を８００℃以上とすると、ＧａＮが蒸発してしまい結晶を得ることができない。また、ステップＳ５３における第２のＧａＮ層７４のエピタキシャル成長では、ＰＬＤ法に限らず、ＭＢＥ法等の物理気相蒸着（ＰＶＤ）法やＭＯＣＶＤ法を用いてもよい。
【０１８４】
（測定結果）
図６０及び図６１は、それぞれＭｅｔａｌ−ｆａｃｅにおける熱処理前と熱処理後のＲＨＥＥＤ像を示すものである。また、図６２及び図６３は、それぞれＯ−ｆａｃｅにおける熱処理前と熱処理後のＲＨＥＥＤ像を示すものである。超高真空中での熱処理前は、図６０及び図６２に示すＲＨＥＥＤ像は、どちらの面でもストリークパターンを示し、平坦な表面を有していることが分かる。しかし、７００℃で熱処理した後の図６１及び図６３に示すＲＨＥＥＤ像は、Ｍｅｔａｌ−ｆａｃｅではシャープなストリークパターンであるのに対し、Ｏ−ｆａｃｅではスポットパターンであった。このことから、Ｍｅｔａｌ−ｆａｃｅは、Ｏ−ｆａｃｅに比べ熱的耐性が高く、熱処理後でも表面平坦性が保たれることが分かった。
【０１８５】
図６４〜図６７は、それぞれＯ−ｆａｃｅ基板上に７００℃、５００℃、３００℃、室温でＧａＮを成長させた場合のＲＨＥＥＤ像を示すものである。７００℃で成長させた場合、図６４に示すＲＨＥＥＤ像がスポットパターンであることから、Ｏ−ｆａｃｅ基板が荒れてしまい、その上に成長したＧａＮが３次元成長したものと考えられる。また、図６５に示す基板温度が５００℃の場合のＲＨＥＥＤ像もスポットパターンであることから、ＧａＮが３次元成長していることが分かる。また、図６６に示す基板温度が３００℃の場合のＲＨＥＥＤ像はストリークパターンであることから、ＧａＮがエピタキシャル成長していることが分かる。しかし、図６７に示す基板温度が室温の場合のＲＨＥＥＤ像はリングパターンとなり、単結晶の成長が見られなかった。
【０１８６】
また、図６８〜図７１は、それぞれＭｅｔａｌ−ｆａｃｅ基板上に７００℃、５００℃、３００℃、室温でＧａＮを成長させた場合のＲＨＥＥＤ像を示すものである。Ｍｅｔａｌ−ｆａｃｅ基板上での成長では、これら全ての温度領域で明瞭なストリークパターンが観察され、良質なＧａＮが室温においてもエピタキシャル成長することが分かる。
【０１８７】
次に、Ｍｅｔａｌ−ｆａｃｅ基板上に室温で成長させたＧａＮの結晶品質を調べるために、ＥＢＳＤ（Electron Backscatter Diffraction）による結晶方位の解析を行った。図７２及び図７３は、それぞれ（０００１）方位の極点図及び（１１−２４）方位の極点図である。図７２より、ＧａＮのｃ軸の方向が面直方向であることが分かった。また、図７３より、明瞭な六回対称性が確認され、成長を室温で行っても３０度回転ドメインが混入しないことが分かった。
【０１８８】
続いて、Ｍｅｔａｌ−ｆａｃｅ基板上に成長させたＧａＮの表面モフォロジーをＡＦＭにより観察した。図７４は、成長温度に対する表面粗さＲＭＳ値をプロットしたグラフである。このグラフより成長温度が低い程、ＧａＮ表面が平坦化し、室温成長ではＲＭＳ値０．２５ｎｍという良好な結果を得ることができた。これは、高温による界面反応を、成長温度を下げることにより抑制し、基板表面の平坦性を保ったまま成長が進行したためであると考えられる。
【０１８９】
また、ＧＩＸＲ測定によりＧａＮとＬｉＧａＯ２基板の界面に形成される反応層の厚さを測定した。図７５は、成長温度に対する界面反応層の厚さをプロットしたグラフである。このグラフより成長温度を低くすることにより界面反応層の厚さが低減することが分かる。すなわち、成長温度を低減し、界面反応を抑制することにより、その上のＧａＮの膜質が向上する。また、室温で成長させたＧａＮをアニール処理し、その界面反応層の厚さを測定したところ、室温から７００℃まであまり変化が見られないため、室温成長させたＧａＮは高温成膜工程Ｓ５３で成長させるバッファー層とすることができる。
【０１９０】
第６の実施形態
次に、第６の実施形態の半導体製造プロセスについて説明する。
【０１９１】
（半導体の構成）
第６の実施形態の半導体素子製造プロセスでは、図７６に示すような（Ｍｎ，Ｚｎ）Ｆｅ２Ｏ４基板（以下、ＭｎＺｎフェライト基板８１）上にＧａＮ層８２が形成された窒化物半導体素子８０を製造する。
【０１９２】
窒化物半導体素子８０は、ＭｎＺｎフェライト基板８１の（１１１）面に対して、ＧａＮのｃ軸が垂直となるように配向されたＧａＮ層８２を有する。また、ＧａＮ層８２は、ＭｎＺｎフェライト基板８１上に室温でエピタキシャル成長して成膜された第１のＧａＮ層８３と、第１のＧａＮ層８３上に高温（５５０℃以上）でエピタキシャル成長して成膜された第２のＧａＮ層８４とから構成されている。
【０１９３】
ＭｎＺｎフェライトは、図７７に示すようなスピネル構造を有し、（１１１）面に対してＧａＮとの格子不整が６．１％と小さいため、ＧａＮをエピタキシャル成長させるのに有効な格子整合基板である。このＭｎＺｎフェライトは高い導電性を有しているため、素子作成プロセス上有利である。
【０１９４】
（全体フロー）
つぎに、窒化物半導体素子８０を製造するための各工程について図７８に示すフローチャートを参照して説明する。
【０１９５】
窒化物半導体素子８０の製造方法は、第１の実施の形態と同様に、ＭｎＺｎフェライト基板の平坦化工程（Ｓ６１）、ＧａＮ層の低温成膜工程（Ｓ６２）、ＧａＮ層の高温成膜工程（Ｓ６３）に分けられる。
【０１９６】
（平坦化工程Ｓ６１）
平坦化工程Ｓ６１では、先ず、基板表面が（１１１）面となるようにＭｎＺｎフェライト基板８１を切り出す。
【０１９７】
続いて、切り出したＭｎＺｎフェライト基板の（１１１）面を例えばダイヤモンドスラリーを使用して機械研磨する。この機械研磨では、使用するダイヤモンドスラリーの粒径を徐々に微細化してゆき、最後に粒径約０．５μｍのダイヤモンドスラリーで鏡面研磨する。このとき、更にコロイダルシリカを用いて研磨することにより、表面粗さのｒｍｓが１０Å以下となるまで平坦化させることが好ましい。そして、ＭｎＺｎフェライト基板をアルコール中で超音波洗浄した後、超真空下８００℃で１５分間の熱処理を施す。これにより原子レベルで平坦化したＭｎＺｎフェライト基板８１を得ることができる。
（低温成膜工程Ｓ６２）
低温成膜工程Ｓ６２では、ＰＬＤ法により、平坦化工程Ｓ６１にて平坦化したＭｎＺｎフェライト基板８１面上に、第１のＧａＮ層８３をエピタキシャル成長させる。ＰＬＤ法は、第１の実施形態における方法と同一である。ただし、チャンバ３１内に配置される基板は、ＭｎＺｎフェライト基板８１である。
【０１９８】
このとき、ＧａＮの成長時の温度を３００℃以下とする。さらに、第１のＧａＮ層の生成時における初期の成長速度を、１０ｎｍ／時間とする。これにより、ＭｎＺｎフェライトとＧａＮとの界面で界面反応が生じないため、界面反応層が形成されない。
【０１９９】
（高温成膜工程Ｓ６３）
高温成膜工程Ｓ６３では、低温成膜工程Ｓ６２で成膜された第１のＧａＮ層８３上にＰＬＤ法により、第２のＧａＮ層８４をエピタキシャル成長させる。このとき、第２のＧａＮ層の生成時の温度を５５０℃以上とする。これにより、第２のＧａＮ層８４がエピタキシャル成長する際の点欠陥の発生を充分に抑制することができる。また、このとき低温成膜工程Ｓ６２で成膜された際に生じた微細なグレインが融合、消滅する。なお、成長温度を８００℃以上とすると、ＧａＮが蒸発してしまい結晶を得ることができない。また、ステップＳ６３における第２のＧａＮ層８４のエピタキシャル成長では、ＰＬＤ法に限らず、ＭＢＥ法等の物理気相蒸着（ＰＶＤ）法やＭＯＣＶＤ法を用いてもよい。
【０２００】
（測定結果）
図７９は、ＧａＮ薄膜の室温成長におけるin-situＲＨＥＥＤ観察の結果を示すものである。成長初期においてＧａＮのｌａｙｅｒ−ｂｙ−ｌａｙｅｒ成長を示すＲＨＥＥＤ振動が観察された。また、ＧａＮ薄膜の成長膜厚が増加すると、３次元成長を示すスポットパターンへ変化することから、ＭｎＺｎフェライト上へのＧａＮ薄膜室温成長では、２次元成長から３次元成長へ遷移が起こることが明らかになった。これは、ＧａＮ薄膜中の歪みエネルギーの蓄積に起因するものと考えられる。
【０２０１】
また、図８０に示すように界面層の厚さをＸ線反射率法（ＧＩＸＲ）により測定した。その結果、界面層厚さは成長温度の低下とともに減少し、成長温度を低減することにより、界面急峻性が向上することが明らかになった。
【０２０２】
図８１は７００℃でＧａＮを成長させた際のＲＨＥＥＤ像、図８２は室温でＧａＮを成長させた際のＲＨＥＥＤ像を示し、図８３はＧａＮを室温で成長させた後７００℃でＧａＮを成長させた際のＲＨＥＥＤ像を示すものである。なお、図８１〜図８３において、左側は写真に基づく図面であり、右側はその模式図である。
【０２０３】
図８２に示すように室温で成長させたＧａＮはｌａｙｅｒ−ｂｙ−ｌａｙｅｒ成長を示すＲＨＥＥＤ振動を示すが、図８１に示すように７００℃の温度によりＧａＮを成長させた場合、結晶性が悪いスポット状のパターンを示す。しかし、図８３に示すようにＧａＮを室温で成長させた後７００℃でＧａＮを成長させた場合には、スポット状のパターンではなく、ストリーキーパターンを示すことから、結晶性のよいＧａＮ薄膜が成長していることが分かる。
【０２０４】
図８４（Ａ）及び図８４（Ｂ）は、室温成長させた膜厚１００ｎｍを有するＧａＮ膜のＸＲＤカーブである。このＸＲＤの測定結果から、室温成長したＧａＮ薄膜は３０°回転ドメインの混入はなく、シングルドメインである。
【０２０５】
このように、室温成長を行うことにより基板と窒化物との間の界面反応が抑制され、ＭｎＺｎフェライト基板上へ良質なＧａＮがエピタキシャル成長することが分かった。
【０２０６】
第７の実施形態
次に、第７の実施形態の半導体製造プロセスについて説明する。
【０２０７】
（半導体の構成）
第７の実施形態の半導体素子製造プロセスでは、図８５に示すような（Ｍｎ，Ｚｎ）Ｆｅ２Ｏ４基板（以下、ＭｎＺｎフェライト基板９１）上にＩｎＮ層９２が形成された窒化物半導体素子９０を製造する。
【０２０８】
窒化物半導体素子９０は、ＭｎＺｎフェライト基板８１の（１１１）面に対して、ＩｎＮのｃ軸が垂直となるように配向されたＩｎＮ層９２を有する。また、ＩｎＮ層９２は、ＭｎＺｎフェライト基板９１上に室温でエピタキシャル成長して成膜された第１のＩｎＮ層９３と、第１のＩｎＮ層９３上に高温（５００〜５５０℃）でエピタキシャル成長して成膜された第２のＩｎＮ層９４とから構成されている。
【０２０９】
ＭｎＺｎフェライトは、上述した図７７に示すようなスピネル構造を有し、（１１１）面に対してＩｎＮとの格子不整が１７．７％であるが、後述するように３０°回転により格子不整が２．０％と小さくなるため、ＩｎＮをエピタキシャル成長させるのに有効な格子整合基板である。このＭｎＺｎフェライトは高い導電性を有しているため、素子作成プロセス上有利である。
【０２１０】
（全体フロー）
つぎに、窒化物半導体素子９０を製造するための各工程について図８６に示すフローチャートを参照して説明する。
【０２１１】
窒化物半導体素子９０の製造方法は、第１の実施の形態と同様に、ＭｎＺｎフェライト基板の平坦化工程（Ｓ７１）、ＩｎＮ層の低温成膜工程（Ｓ７２）、ＩｎＮ層の高温成膜工程（Ｓ７３）に分けられる。
【０２１２】
（平坦化工程Ｓ７１）
平坦化工程Ｓ７１では、先ず、基板表面が（１１１）面となるようにＭｎＺｎフェライト基板９１を切り出す。
【０２１３】
続いて、切り出したＭｎＺｎフェライト基板の（１１１）面を例えばダイヤモンドスラリーを使用して機械研磨する。この機械研磨では、使用するダイヤモンドスラリーの粒径を徐々に微細化してゆき、最後に粒径約０．５μｍのダイヤモンドスラリーで鏡面研磨する。このとき、更にコロイダルシリカを用いて研磨することにより、表面粗さのｒｍｓが１０Å以下となるまで平坦化させることが好ましい。そして、ＭｎＺｎフェライト基板をアルコール中で超音波洗浄した後、超真空下８００℃で１５分間の熱処理を施す。これにより原子レベルで平坦化したＭｎＺｎフェライト基板９１を得ることができる。
（低温成膜工程Ｓ７２）
低温成膜工程Ｓ７２では、ＰＬＤ法により、平坦化工程Ｓ７１にて平坦化したＭｎＺｎフェライト基板９１面上に、第１のＩｎＮ層９３をエピタキシャル成長させる。ＰＬＤ法は、第１の実施形態における方法と同一である。ただし、チャンバ３１内に配置される基板は、ＭｎＺｎフェライト基板９１である。
【０２１４】
このとき、ＩｎＮの成長時の温度を３００℃以下とする。さらに、第１のＩｎＮ層の生成時における初期の成長速度を、１０ｎｍ／時間とする。これにより、ＭｎＺｎフェライトとＩｎＮとの界面で界面反応が生じないため、界面反応層が形成されない。
【０２１５】
（高温成膜工程Ｓ７３）
高温成膜工程Ｓ７３では、低温成膜工程Ｓ７２で成膜された第１のＩｎＮ層９３上にＰＬＤ法により、第２のＩｎＮ層９４をエピタキシャル成長させる。このとき、第２のＩｎＮ層の生成時の温度を５５０℃以上とする。これにより、第２のＩｎＮ層９４がエピタキシャル成長する際の点欠陥の発生を充分に抑制することができる。なお、ステップＳ７３における第２のＩｎＮ層９４のエピタキシャル成長では、ＰＬＤ法に限らず、ＭＢＥ法等の物理気相蒸着（ＰＶＤ）法やＭＯＣＶＤ法を用いてもよい。
【０２１６】
（測定結果）
図８７は、Ｘ線反射率法（ＧＩＸＲ）により成長温度に対する界面層の厚さを測定した結果を示すものである。この測定結果より、界面層厚さは成長温度の低下とともに減少し、成長温度を低減することにより、界面急峻性が向上することが明らかになった。
【０２１７】
図８８〜図９１は、それぞれ、室温、１５０℃、４００℃、５５０℃によりＩｎＮをエピタキシャル成長させた場合のＲＨＥＥＤ像及びＸＲＤの測定結果を示す。また、図９２〜図９５はそれぞれ、室温、１５０℃、４００℃、５５０℃によりＩｎＮをエピタキシャル成長させた場合の原子間力顕微鏡の観察結果を示す。なお、図９２〜図９５において左側は写真に基づく図面であり、右側はその模式図である。
【０２１８】
室温でＩｎＮを成長させた場合、図８８（Ａ）に示すようにＲＨＥＥＤ像がストリーキーパターンを示し、図８８（Ｂ）より０００２回析のＸ線量のピークの１／２の値（半値幅）は０．０２８°であることから、表面が平坦化したＩｎＮ層が成膜されたことが分かる。これは、図９２に示す観察結果の表面がステップ状であることからも分かる。
【０２１９】
また、１５０℃によりＩｎＮを成長させた場合、図８９（Ａ）に示すようにＲＨＥＥＤ像がストリーキーパターンを示し、図８９（Ｂ）より半値幅が０．０２８°であることから、表面が平坦化したＩｎＮ層が成膜されたことが分かる。これは、図９３に示す観察結果の表面がステップ状であることからも分かる。
【０２２０】
また、４００℃によりＩｎＮを成長させた場合、図９０（Ａ）に示すようにＲＨＥＥＤ像がスポットパターンを示し、図９０（Ｂ）より半値幅が０．０３°である。また、図９４に示す観察結果の表面がステップ状でないことから、結晶性の劣化が生じていることが分かる。これは、図９６に示すＸＲＤ測定結果のように、４００℃による成長では、ＩｎＮの（１１−２０）面とＭｎＺｎフェライトの（０１−１）面とが平行となり、格子不整合が１８％となるためであると考えられる。一方、室温による成長ではＩｎＮの（１１−２０）面とＭｎＺｎフェライトの（１１−２）面とが平行となり、格子不整合が２．０％であるため、良質な結晶成長が行われたと考えられる。
【０２２１】
また、５５０℃によりＩｎＮを成長させた場合、図９１に示すようにＲＨＥＥＤ像がリング状のパターンを示し、半値幅が０．７３°であることから、良質なＩｎＮ層が成膜されていないことが分かる。これは、図９５に示す表面状態において、２乗平均粗さが４１ｎｍであったことからも分かる。
【０２２２】
図９７は、（ａ）ＩｎＮ層を５００〜５５０℃で成長させた場合と、（ｂ）ＩｎＮ層を室温で成長させた場合と、（ｃ）ＩｎＮ層を室温で成長させた後、ＩｎＮ層を５００〜５５０℃で成長させた場合のＲＨＥＥＤ像をそれぞれ示すものである。なお、図９７の左側は写真に基づく図面であり、右側はその模式図である。
【０２２３】
ＩｎＮ層を５００〜５５０℃で成長させた場合、図９７（ａ）に示すようにリング状のパターンが得られ、図９８に示すようにＧＩＸＲ測定を行ったところ、ＭｎＺｎフェライトとＩｎＮ層との界面に１０ｎｍ以上の反応層が生じていた。一方、ＩｎＮ層を室温で成長させた場合、図９７（ｂ）に示すストリーキーパターンが得られ、反応層の生成が抑制されて単結晶成長が生じていることが分かった。また、ＩｎＮ層を室温で成長させた後、ＩｎＮ層を５００〜５５０℃で成長させた場合、図９７（ｃ）に示すパターンが得られ、室温成長させたＩｎ層をバッファー層として用いることにより、高温においても良質な単結晶を得ることができることが分かった。また、このときの面内配向関係は、ＩｎＮの（１１−２０）面とＭｎＺｎフェライトの（１１−２）面とが平行であった。
【０２２４】
このように、室温成長を行うことにより基板と窒化物との間の界面反応が抑制され、ＭｎＺｎフェライト基板上への良質なＩｎＮのテロエピタキシャル成長を実現することができることが分かった。
【０２２５】
また、格子定数ａ＝３．１１０を有するＡｌＮも、ＭｎＺｎフェライトとの格子不整合が３．４％と低いため、ＭｎＺｎフェライト基板上にＡｌＮを成長させることが可能である。
【０２２６】
図９９は、ＭｎＺｎフェライト基板上へＧａＮ、ＩｎＮ、ＡｌＮをそれぞれ成長させた場合の成長温度に対する界面反応層の厚さを示すものである。この測定結果より、成長温度を低減させることにより、界面反応を抑制することができることが分かった。
【０２２７】
図１００〜図１０２は、それぞれ７５０℃、５５０℃、室温で成長させたＡｌＮのＲＨＥＥＤ像を示すものである。また、図１０３〜図１０５は、それぞれ７５０℃、５５０℃、室温で成長させたＡｌＮの表面観察結果である。７７０℃で成長させた場合、図１００に示すようにスポットパターンを示すＲＨＥＥＤ像が得られ、図１０３に示すＡＦＭ像の表面が粗いことから、ＡｌＮが３次元成長していることが分かった。また、５５０℃で成長させた場合も、図１０１に示すようにスポットパターンを示すＲＨＥＥＤ像が得られ、図１０４に示すＡＦＭ像の表面が粗いことから、ＡｌＮが３次元成長していることが分かった。一方、室温成長させた場合、図１０３に示すようにストリークパターンを示すＲＨＥＥＤ像が得られ、図１０５に示すＡＦＭ像の表面が平坦なことから、ＡｌＮが２次元成長していることが分かった。
図１０６及び図１０７は、室温成長させたＡｌＮのＸＲＤカーブを示すものである。このＸＲＤの測定結果から、室温成長したＡｌＮは、シングルドメインであることが分かった。また、図１０７より、明瞭な六回対称性が確認することができた。
【０２２８】
図１０８は、ＡｌＮの初期成長を観察した結果である。図１０８（ａ）に示すＭｎＺｎフェライト基板のＲＨＥＥＤ像は、ＡｌＮを厚さ１ｎｍまで成長させると、図１０８（ｂ）に示すように、シャープなストリークパターンに変化した。また、さらにＡｌＮを厚さ２ｎｍまで成長させると、図１０８（ｃ）に示すように、スポットパターンに変化した。すなわち、初期成長の段階で成長モードが変化することが分かった。
【０２２９】
第８の実施形態
つぎに、第８の実施形態の半導体製造プロセスについて説明をする。
【０２３０】
（半導体の構成）
第８の実施形態の半導体素子製造プロセスでは、図１０９に示すような、ＺｎＯ基板１０１上にＡｌＧａＮ層１０２が形成された窒化物半導体素子１００を製造する。
【０２３１】
窒化物半導体素子１００は、図１０９に示すように、ＺｎＯからなるＺｎＯ基板１０１の（０００１）面又は（０００−１）面に対して、ＡｌＧａＮのｃ軸が垂直となるように配向されたＡｌＧａＮ層１０２を有する。また、このＡｌＧａＮ層１０２は、ＺｎＯ基板１０１上に低温（３００℃以下）でエピタキシャル成長して成膜された第１のＡｌＧａＮ層１０３と、第１のＧａＮ層１０３上に高温（５５０℃以上）でエピタキシャル成長して成膜された第２のＧａＮ層１０４とから構成されている。
【０２３２】
ＺｎＯ基板１０１を構成するＺｎＯは、ウルツ鉱型の結晶構造を有し、格子定数はａ＝３．２５２Åであり、禁制帯幅が３．２ｅＶ、励起子の結合エネルギーが６０ｍｅＶである。
【０２３３】
また、ＺｎＯ基板１０１上に積層形成され、ＡｌＧａＮ層１０２を構成するＡｌＧａＮは、図１１０に示すようにＡｌ及びＧａの含有割合により格子不整合が変化するものの、その不整合は５％以下である。
【０２３４】
このような結晶構造からなるＺｎＯ及びＡｌＧａＮは、互いに格子定数がほぼ等しいため、格子不整を極力低減させることが可能となる。
【０２３５】
（全体フロー）
つぎに、窒化物半導体素子１００を製造するための各工程について説明をする。
【０２３６】
窒化物半導体素子１００を製造する場合、図１１１に示すように、ＺｎＯ基板の平坦化工程（Ｓ８１）、ＡｌＧａＮ層の低温成膜工程（Ｓ８２）、ＡｌＧａＮ層の高温成膜工程（Ｓ８３）という工程を順番に行う。
【０２３７】
（平坦化工程Ｓ８１）
平坦化工程Ｓ８１では、上述した第１の実施形態におけるステップＳ１１の平坦化工程と同一の処理を行う。
【０２３８】
（低温成膜工程Ｓ８２）
つぎに、低温成膜工程Ｓ８２では、ＰＬＤ法により、ＺｎＯ基板１０１の（０００１）面又は（０００−１）面上に、第１のＡｌＧａＮ層１０４をエピタキシャル成長させる。このとき、ＡｌＧａＮの成長時の温度を３００℃以下とする。なお、ＰＬＤ法は、第１の実施形態の低温成膜工程Ｓ１２での方法と同一である。
【０２３９】
（高温成膜工程Ｓ８３）
つぎに、高温成膜工程Ｓ８３では、低温成膜工程Ｓ８２で成膜された第１のＡｌＧａＮ層１０４上にＰＬＤ法により、第２のＡｌＧａＮ層４５をエピタキシャル成長させる。このとき、ＡｌＧａＮの成長時の温度を５５０℃以上とする。
【０２４０】
高温成膜工程Ｓ２４において、ＡｌＧａＮの成長時の温度を５５０℃以上とする理由は、ＧａＮ層がエピタキシャル成長する際に点欠陥の発生が充分に抑制される温度とするためである。また、低温成膜工程Ｓ８３において低温で成膜された際に生じている微細なグレインは融合、消滅する。
（測定結果）
図１１２〜図１１５は、それぞれ６００℃、４００℃、２００℃、室温で成長させたＡｌＧａＮのＲＨＥＥＤ像を示すものである。また、図１１６〜図１１９は、それぞれ６００℃、４００℃、２００℃、室温で成長させたＡｌＧａＮのＡＦＭ像を示すものである。これらの観察結果において、図１１２に示すＲＨＥＥＤ像はスポットパターンを示すとともに図１１６に示すＡＦＭ像から分かるように、６００℃で成長させたＡｌＧａＮは結晶性の悪い３次元成長であることが分かる。一方、図１１３〜図１１５に示すＲＨＥＥＤ像がストリークパターンを示すとともに、図１１７〜図１１９に示すＡＦＭ像がステップアンドテラス構造であることから、室温から４００℃まで良好なエピタキシャル成長が起こっていることが分かる。
【０２４１】
図１２０は、約３０ｎｍの膜厚まで成長させたＡｌＧａＮの成長温度に対するＥＢＳＤ測定結果を示すものである。この結果より成長温度を低くすることにより、成長極初期の結晶性を向上させることが分かる。すなわち、室温成長させることにより結晶性の良い極薄膜を得ることができる。
【０２４２】
図１２１は、ＡｌＧａＮの室温成長のＲＦＥＥＤ強度振動を示すグラフである。この明瞭な強度プロファイルより、室温においてｌａｙｅｒ−ｂｙ−ｌａｙｅｒ成長していることが分かる。また、図１２２に示す熱処理後のＺｎＯのＡＦＭ像及び図１２３に示す室温成長させたＡｌＧａＮのＡＦＭ像から分かるように、基板の表面状態を反映した平坦なＡｌＧａＮ表面であることが分かる。
【０２４３】
図１２４は、室温成長において、１０Ｈｚ、２０Ｈｚ、３０Ｈｚ、４０ＨｚのＫｒＦエキシマレーザ周波数におけるＲＨＥＥＤ強度振動を示すものである。また、図１２５は、室温成長におけるＫｒＦエキシマレーザ周波数に対する成長速度を示すものであり、図１２６〜図１２９は、それぞれ１０Ｈｚ、２０Ｈｚ、３０Ｈｚ、４０ＨｚにおけるＲＨＥＥＤ像を示すものである。これらの結果より、成長速度は、アブレーション周波数に強く依存していることが分かる。また、図１２６〜図１２９に示すＲＨＥＥＤ像により、室温成長では成長速度を遅くすることにより、エピタキシャル成長することが分かる。
【０２４４】
図１３０は、約３０ｎｍの膜厚まで成長させたＡｌＧａＮの成長速度に対するＥＢＳＤ測定結果を示すものである。この結果より成長速度を下げることにより、テラス上で十分な拡散長を得ることができることが分かる。すなわち、室温成長ではＡｌＧａ供給量を減らし、成長速度を下げることにより、初期段階から結晶性の高いＡｌＧａＮを得ることができる。
【０２４５】
図１３１〜図１３３は、それぞれ室温成長させたＡｌＧａＮを室温、３００℃、７００℃で熱処理した場合のＡＦＭ像を示すものである。７５０℃で熱処理してもステップアンドテラス構造を維持していることから、室温成長させたＡｌＧａＮは、高温成長過程におけるバッファー層として有効であることが分かった。
【０２４６】
以上のように本発明によれば、ＩＩＩ族原子を高エネルギーで供給可能なＰＬＤ法を用いて、ＩｎＸＧａＹＡｌ１−Ｘ−ＹＮ（０≦Ｘ＋Ｙ≦１）で示されるＩＩＩ族窒化物に対して格子不整合が小さい格子整合基板上に低温でＩＩＩ族窒化物を成長させ、基板と窒化物間の界面反応を抑制することにより、良質なＩＩＩ族窒化物薄膜を得ることができる。つまり、成長させるＩＩＩ族窒化物の格子定数との差が小さい格子整合基板を用いることにより、欠損が生じ、電子の移動度が下がるのを抑制することができる。また、低温でＩＩＩ族窒化物を成長させることにより、欠損と界面反応とを抑制し、良質なバッファー層を成長させることができる。そして、形成された良質なバッファー層の上に高温でＩＩＩ族窒化物を成長させることにより、ＩＩＩ族窒化物の結晶性の劣化を抑制することができる。
【０２４７】
換言すれば、低温で成長させたバッファー層が上述した格子整合基板の完全性の高い良質な結晶情報を高温で成長させるＩＩＩ族窒化物層に伝えることにより、５００℃以上の成長温度では点欠陥の生成が抑えられ、また、低温成長時に存在していた微細なグレインが融合・消滅するため、ＩＩＩ族窒化物結晶の品質を大いに向上させることができる。また、バッファー層として格子定数が基板に近いＩｎＸＧａＹＡｌ１−Ｘ−ＹＮを用いることにより、結晶品質をさらに向上させることができる。
【０２４８】
なお、本発明は上記実施の形態に限られることなく、例えば、ＭｇＡｌ２Ｏ４、ＬｉＡｌＯ２、ＮｄＧａＯ３等の基板でも、ＩＩＩ族窒化物を低温成長させ、さらにＩＩＩ族窒化物を高温成長させることにより、良質なＩＩＩ族窒化物薄膜を得ることができる。
【図面の簡単な説明】
【０２４９】
【図１】第１の実施の形態の窒化物半導体素子の模式的な断面図である。
【図２】ＺｎＯ及びＧａＮの原子配列を示す図である。
【図３】第１の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図４】ＺｎＯの焼結体でＺｎＯ基板を囲んだ状態を示す図である。
【図５】ＺｎＯ基板の０００１面を原子間力顕微鏡で観察した図である。
【図６】ＰＬＤ法によりＺｎＯ基板の平坦化した面上にＧａＮを成長させた後の当該ＧａＮの表面を、原子間力顕微鏡で観察した結果を示す図である。
【図７】室温の場合の各原子ステップの高さを原子間力顕微鏡で測定した結果を示す図である。
【図８】ＰＬＤ法によりＺｎＯ基板の平坦化した面上にＧａＮを成長させた後の当該ＧａＮの表面を、ＲＨＥＥＤ法により観察した結果を示した図である。
【図９】低温成膜工程においてＧａＮを蒸着する過程中に、ＲＨＥＥＤ法でリアルタイムにＧａＮの状態変化を測定した結果を示す図である。
【図１０】ＰＬＤ装置の構成を示す模式的な図である。
【図１１】ＧａＮ膜に対して、ＨｅＣｄレーザを照射した場合の発光光量の周波数特性図である。
【図１２】第２の実施の形態の窒化物半導体素子の模式的な断面図である。
【図１３】第２の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図１４】ＩｎＧａＮ（Ｉｎ：２０％，ＧａＮ：６０％）を超高真空中で加熱処理した場合のＩｎＧａＮの表面状態を示す図である。
【図１５】第２の実施の形態の製造手順によってＺｎＯ基板上に成膜したＩｎＧａＮ、及び、ＧａＮのＲＨＥＥＤ振動を観察した結果を示す図である。
【図１６】第３の実施の形態の窒化物半導体素子の模式的な断面図である。
【図１７】第３の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図１８】ＣＭＰ処理後の６Ｈ−ＳｉＣ（０００１）基板表面の観察結果を示す図である。
【図１９】ＣＭＰ処理後、熱処理を行った６Ｈ−ＳｉＣ（０００１）基板表面の観察結果を示す図である。
【図２０】ＣＭＰ処理のみ行った６Ｈ−ＳｉＣ（０００１）基板上に、７００℃でＧａＮを膜厚約２００ｎｍ成長させた際のＲＨＥＥＤパターンを示す図である。
【図２１】ＣＭＰ処理のみ行った６Ｈ−ＳｉＣ（０００１）基板上に、３００℃でＧａＮを膜厚約２００ｎｍ成長させた際のＲＨＥＥＤパターンを示す図である。
【図２２】ＣＭＰ処理のみ行った６Ｈ−ＳｉＣ（０００１）基板上に、室温でＧａＮを膜厚約２００ｎｍ成長させた際のＲＨＥＥＤパターンを示す図である。
【図２３】ＣＭＰ処理後、熱処理を行った６Ｈ−ＳｉＣ（０００１）基板上に、７００℃でＧａＮを成長させた際のＲＨＥＥＤパターンを示す図である。
【図２４】ＣＭＰ処理後、熱処理を行った６Ｈ−ＳｉＣ（０００１）基板上に、３００℃でＧａＮを成長させた際のＲＨＥＥＤパターンを示す図である。
【図２５】ＣＭＰ処理後、熱処理を行った６Ｈ−ＳｉＣ（０００１）基板上に、室温でＧａＮを成長させた際のＲＨＥＥＤパターンを示す図である。
【図２６】７００℃の高温成長におけるＲＨＥＥＤ ｓｐｅｃｕｌａｒ ｓｐｏｔの強度プロファイルを示す図である。
【図２７】ＧａＮ薄膜の膜厚が３ＭＬの時のＲＨＥＥＤ像を示す図である。
【図２８】ＧａＮ薄膜の膜厚が６ＭＬの時のＲＨＥＥＤ像を示す図である。
【図２９】７００℃における高温成長を説明するための模式図である。
【図３０】室温成長におけるＲＨＥＥＤ ｓｐｅｃｕｌａｒ ｓｐｏｔの強度プロファイルを示す図である。
【図３１】ＧａＮ薄膜の膜厚が３ＭＬの時のＲＨＥＥＤ像を示す図である。
【図３２】ＧａＮ薄膜の膜厚が１３ＭＬの時のＲＨＥＥＤ像を示す図である。
【図３３】室温成長を説明するための模式図である。
【図３４】室温で９ｎｍ成長させたＧａＮ薄膜のＡＦＭ像を示す図である。
【図３５】第４の実施の形態の窒化物半導体素子の模式的な断面図である。
【図３６】Ｈｆの結晶構造を示す摸式図である。
【図３７】第４の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図３８】Ｈｆ４ｆスペクトルの測定結果を示す図である。
【図３９】Ｏ１ｓスペクトルの測定結果を示す図である。
【図４０】Ｃ１ｓスペクトルの測定結果を示す図である。
【図４１】１０００℃の加熱によるＲＨＥＥＤ観察結果を示す図である。
【図４２】１０００℃の加熱によるＡＦＭ観察結果を示す図である。
【図４３】基板温度７００℃でＧａＮを成長させた膜厚０．３ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図４４】基板温度７００℃でＧａＮを成長させた膜厚３．３ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図４５】基板温度７００℃でＧａＮを成長させた膜厚６．７ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図４６】基板温度７００℃でＧａＮを成長させた膜厚１０．０ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図４７】Ｈｆ基板上の多結晶ＧａＮ表面のＸＰＳ測定結果を示す図である。
【図４８】室温でＧａＮを成長させた膜厚８ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図４９】室温でＧａＮを成長させた膜厚２０ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図５０】室温でＧａＮを成長させた膜厚２５ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図５１】室温でＧａＮを成長させた膜厚３０ｎｍにおけるＲＨＥＥＤパターンを示す図である。
【図５２】室温でＧａＮを成長させた場合のＲＨＥＥＤ強度振動を示す図である。
【図５３】室温成長させたＧａＮのＸＰＳ測定結果示す図である。
【図５４】室温成長させたＧａＮのＧＩＸＲ測定結果を示す図である。
【図５５】熱処理温度に対するＧａＮ薄膜厚の変化を示すグラフである。
【図５６】室温成長させたＧａＮ薄膜の７００℃におけるＧＩＸＲ測定結果を示す図である。
【図５７】室温成長させたＧａＮ薄膜の７００℃におけるＡＦＭ観察結果を示す図である。
【図５８】第５の実施の形態の窒化物半導体素子の模式的な断面図である。
【図５９】第５の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図６０】Ｍｅｔａｌ−ｆａｃｅにおける熱処理前のＲＨＥＥＤ像を示す図である。
【図６１】Ｍｅｔａｌ−ｆａｃｅにおける熱処理後のＲＨＥＥＤ像を示す図である。
【図６２】Ｏ−ｆａｃｅにおける熱処理前のＲＨＥＥＤ像を示す図である。
【図６３】Ｏ−ｆａｃｅにおける熱処理後のＲＨＥＥＤ像を示す図である。
【図６４】Ｏ−ｆａｃｅ基板上に７００℃でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図６５】Ｏ−ｆａｃｅ基板上に５００℃でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図６６】Ｏ−ｆａｃｅ基板上に３００℃でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図６７】Ｏ−ｆａｃｅ基板上に室温でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図６８】Ｍｅｔａｌ−ｆａｃｅ基板上に７００℃でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図６９】Ｍｅｔａｌ−ｆａｃｅ基板上に５００℃でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図７０】Ｍｅｔａｌ−ｆａｃｅ基板上に３００℃でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図７１】Ｍｅｔａｌ−ｆａｃｅ基板上に室温でＧａＮを成長させた場合のＲＨＥＥＤ像を示す図である。
【図７２】（０００１）方位の極点図である。
【図７３】（１１−２４）方位の極点図である。
【図７４】成長温度に対する表面粗さＲＭＳ値をプロットしたグラフである。
【図７５】成長温度に対する界面反応層の厚さをプロットしたグラフである。
【図７６】第６の実施の形態の窒化物半導体素子の模式的な断面図である。
【図７７】ＭｎＺｎフェライト基板の結晶構造を示す摸式図である。
【図７８】第６の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図７９】ＧａＮ薄膜の室温成長におけるin-situＲＨＥＥＤ観察の結果を示す図である。
【図８０】Ｘ線反射率法（ＧＩＸＲ）による界面層の厚さの測定結果を示す図である。
【図８１】７００℃でＧａＮを成長させた際のＲＨＥＥＤ像を示す図である。
【図８２】室温でＧａＮを成長させた際のＲＨＥＥＤ像を示す図である。
【図８３】ＧａＮを室温で成長させた後７００℃でＧａＮを成長させた際のＲＨＥＥＤ像を示す図である。
【図８４】室温成長させた膜厚１００ｎｍを有するＧａＮ膜のＸＲＤカーブを示す図である
【図８５】第７の実施の形態の窒化物半導体素子の模式的な断面図である。
【図８６】第７の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図８７】Ｘ線反射率法（ＧＩＸＲ）により成長温度に対する界面層の厚さを測定した結果を示す図である。
【図８８】室温によりＩｎＮをエピタキシャル成長させた場合のＲＨＥＥＤ像及びＸＲＤの測定結果を示す図である。
【図８９】１５０℃によりＩｎＮをエピタキシャル成長させた場合のＲＨＥＥＤ像及びＸＲＤの測定結果を示す図である。
【図９０】４００℃によりＩｎＮをエピタキシャル成長させた場合のＲＨＥＥＤ像及びＸＲＤの測定結果を示す図である。
【図９１】５５０℃によりＩｎＮをエピタキシャル成長させた場合のＲＨＥＥＤ像及びＸＲＤの測定結果を示す図である。
【図９２】室温によりＩｎＮをエピタキシャル成長させた場合の原子間力顕微鏡の観察結果を示す図である。
【図９３】１５０℃によりＩｎＮをエピタキシャル成長させた場合の原子間力顕微鏡の観察結果を示す図である。
【図９４】４００℃によりＩｎＮをエピタキシャル成長させた場合の原子間力顕微鏡の観察結果を示す図である。
【図９５】５５０℃によりＩｎＮをエピタキシャル成長させた場合の原子間力顕微鏡の観察結果を示す図である。
【図９６】ＩｎＮの４００℃及び室温におけるＸＲＤ測定結果を示す図である。
【図９７】（ａ）ＩｎＮ層を５００〜５５０℃で成長させた場合と、（ｂ）ＩｎＮ層を室温で成長させた場合と、（ｃ）ＩｎＮ層を室温で成長させた後、ＩｎＮ層を５００〜５５０℃で成長させた場合のＲＨＥＥＤ像をそれぞれ示す図である。
【図９８】ＩｎＮ層のＧＩＸＲ測定結果を示す図である。
【図９９】ＭｎＺｎフェライト基板上へＧａＮ、ＩｎＮ、ＡｌＮをそれぞれ成長させた場合の成長温度に対する界面反応層の厚さを示す図である。
【図１００】７５０℃で成長させたＡｌＮのＲＨＥＥＤ像を示す図である。
【図１０１】５５０℃で成長させたＡｌＮのＲＨＥＥＤ像を示す図である。
【図１０２】室温で成長させたＡｌＮのＲＨＥＥＤ像を示す図である。
【図１０３】７５０℃で成長させたＡｌＮの表面観察結果を示す図である。
【図１０４】５５０℃で成長させたＡｌＮの表面観察結果を示す図である。
【図１０５】室温で成長させたＡｌＮの表面観察結果を示す図である。
【図１０６】室温成長させたＡｌＮのＸＲＤカーブを示す図である。
【図１０７】室温成長させたＡｌＮのＸＲＤカーブを示す図である。
【図１０８】ＡｌＮの初期成長を観察した結果を示す図である。
【図１０９】第８の実施の形態の窒化物半導体素子の模式的な断面図である。
【図１１０】Ａｌ及びＧａの含有割合による格子不整合を示す図である。
【図１１１】第８の実施の形態の窒化物半導体素子の製造手順を示すフローチャートである。
【図１１２】６００℃で成長させたＡｌＧａＮのＲＨＥＥＤ像を示す図である。
【図１１３】４００℃で成長させたＡｌＧａＮのＲＨＥＥＤ像を示す図である。
【図１１４】２００℃で成長させたＡｌＧａＮのＲＨＥＥＤ像を示す図である。
【図１１５】室温で成長させたＡｌＧａＮのＲＨＥＥＤ像を示す図である。
【図１１６】６００℃で成長させたＡｌＧａＮのＡＦＭ像を示す図である。
【図１１７】４００℃で成長させたＡｌＧａＮのＡＦＭ像を示す図である。
【図１１８】２００℃で成長させたＡｌＧａＮのＡＦＭ像を示す図である。
【図１１９】室温で成長させたＡｌＧａＮのＡＦＭ像を示す図である。
【図１２０】約３０ｎｍの膜厚まで成長させたＡｌＧａＮの成長温度に対するＥＢＳＤ測定結果を示す図である。
【図１２１】ＡｌＧａＮの室温成長のＲＦＥＥＤ強度振動を示すグラフである。
【図１２２】熱処理後のＺｎＯのＡＦＭ像を示す図である。
【図１２３】室温成長させたＡｌＧａＮのＡＦＭ像を示す図である。
【図１２４】室温成長において、１０Ｈｚ、２０Ｈｚ、３０Ｈｚ、４０ＨｚのＫｒＦエキシマレーザ周波数におけるＲＨＥＥＤ強度振動を示す図である。
【図１２５】室温成長におけるＫｒＦエキシマレーザ周波数に対する成長速度を示すグラフである。
【図１２６】室温成長においてＫｒＦエキシマレーザが１０Ｈｚの場合のＲＨＥＥＤ像を示す図である。
【図１２７】室温成長においてＫｒＦエキシマレーザが２０Ｈｚの場合のＲＨＥＥＤ像を示す図である。
【図１２８】室温成長においてＫｒＦエキシマレーザが３０Ｈｚの場合のＲＨＥＥＤ像を示す図である。
【図１２９】室温成長においてＫｒＦエキシマレーザが４０Ｈｚの場合のＲＨＥＥＤ像を示す図である。
【図１３０】約３０ｎｍの膜厚まで成長させたＡｌＧａＮの成長速度に対するＥＢＳＤ測定結果を示す図である。
【図１３１】室温成長させたＡｌＧａＮを室温で熱処理した場合のＡＦＭ像を示す図である。
【図１３２】室温成長させたＡｌＧａＮを３００℃で熱処理した場合のＡＦＭ像を示す図である。
【図１３３】室温成長させたＡｌＧａＮを７００℃で熱処理した場合のＡＦＭ像を示す図である。
【符号の説明】
【０２５０】
１０，４０  窒化物半導体素子、１１，４１  ＺｎＯ基板、１２，４３  ＧａＮ層、１３，４４  第１のＧａＮ層、１４,１５  第２のＧａＮ層、４２  ＩｎＧａＮ層、３０  ＰＬＤ装置、５０  窒化物半導体素子、５１  ６Ｈ−ＳｉＣ基板、５２  ＧａＮ層、５３  第１のＧａＮ層、５４  第２のＧａＮ層、６０  窒化物半導体素子、６１  Ｈｆ基板、６２  ＧａＮ層、６３  第１のＧａＮ層、６４  第２のＧａＮ層、７０  窒化物半導体素子、７１  ＬｉＧａＯ２基板、７２  ＧａＮ層、７３  第１のＧａＮ層、７４  第２のＧａＮ層、８０  窒化物半導体素子、８１  ＭｎＺｎフェライト基板、８２  ＧａＮ層、８３  第１のＧａＮ層、８４  第２のＧａＮ層、９０  窒化物半導体素子、９１  ＭｎＺｎフェライト基板、９２  ＩｎＮ層、９３  第１のＩｎＮ層、９４  第２のＩｎＮ層、１００  窒化物半導体素子、１０１  ＺｎＯ基板、１０２  ＡｌＧａＮ層、９３  第１のＡｌＧａＮ層、９４  第２のＡｌＧａＮ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３２】
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【図１３３】
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