(57)【要約】【課題】微細化が進展し、選択ゲート線の容量において、選択ゲート線と隣接メモリセルの制御ゲートとの間の容量の占める割合が大きくなった場合であっても、選択ゲートトランジスタの誤動作又は絶縁破壊を効果的に防止することができる。【解決手段】  選択ゲート線ＳＧ（１）、及びＳＧ（１）’には、ダイオード接続されたエンハンスメント型のｎＭＯＳトランジスタ３０１（閾値電圧Ｖｔｈｓ1）が共通接続されている。トランジスタ３０１はドレインに基板電位Ｖｐｗｅｌｌが印加されている。また、選択ゲート線ＳＧ（２）、ＳＧ（２）’には、ダイオード接続されたエンハンスメント型のｎチャネルＭＯＳトランジスタ３０２（閾値電圧Ｖｔｈｓ２）及び３０２’（閾値電圧Ｖｔｈｓ２’）がそれぞれ接続されている。トランジスタ３０２、３０２’はドレインに基板電位Ｖｐｗｅｌｌを印加されている。【選択図】  図５
2006286033.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とソース線との間にメモリセルを接続すると共に前記ビット線又は前記ソース線と前記メモリセルとの間に選択ゲートトランジスタを配置してなるメモリセルアレイと、
前記メモリセルのワード線選択及び前記選択ゲートトランジスタのゲート線選択を行うロウデコーダと
を備えた不揮発性半導体記憶装置であって、
前記ロウデコーダは、
前記メモリセルが形成されている基板又はウエルの電圧がドレインに与えられ電圧に応じて前記メモリセルが形成されている基板又はウエルの電圧よりも所定値だけ小さい電圧がソースに発生するように構成され、このソースが前記選択ゲートトランジスタのゲート端子に接続されている第１のトランジスタを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のトランジスタのドレインへの前記基板又はウエルの電圧の供給を時間的に遅延させる遅延回路を更に備えた請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記遅延回路は、一端には前記基板又はウエルの電圧が供給され、他端には前記ドレインが接続された抵抗素子である請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記遅延回路は、前記基板又はウエルの電圧が所定値以上となった場合に導通して前記ドレインに前記基板又はウエルの電圧の供給を開始するスイッチング素子である請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記遅延回路は、一端に前記基板又はウエルの電圧を供給され、他端に前記ドレインが接続されてダイオード接続されている第２のトランジスタと、前記第２のトランジスタと並列に接続され前記基板又はウエルの電圧が所定値以上となった場合に導通するスイッチング素子とから構成される請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたＥＥＰＲＯＭが知られている。中でも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている（例えば、特許文献１参照）。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリクス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００５】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みの動作は、主にビット線コンタクトから最も離れた位置のメモリセルから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線には０Ｖ（“０”データ書き込みビット線）又は電源電圧Ｖｃｃ（“１”データ書き込みビット線）が与えられ、選択されたビット線コンタクト側の選択ゲート線にはＶｃｃが与えられる。この場合、“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、選択ゲートトランジスタを介してＮＡＮＤセル内のチャネル部が０Ｖに固定される。一方、“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部は、選択ゲートトランジスタを介して［Ｖｃｃ−Ｖｔｎ］（但し、Ｖｔｎは選択ゲートトランジスタの閾値電圧）まで充電された後、フローティング状態となる。続いて、選択ＮＡＮＤセル内の選択メモリセルにおける制御ゲート線が０Ｖから書き込み用高電圧Ｖｐｐに（２０Ｖ程度）、選択ＮＡＮＤセル内の他の制御ゲート線が０Ｖから中間電圧Ｖｍｇ（１０Ｖ程度）となる。
【０００６】
“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部が０Ｖに固定されているため、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、チャネル部から浮遊ゲートに電子の注入が生じる。これにより、その選択されたメモリセルの閾値電圧は正方向にシフトし、“０”データの書き込みが完了する。
【０００７】
これに対し、“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセル内の制御ゲート線とチャネル部との間の容量結合の影響により、制御ゲート線の電圧上昇（０ＶからＶｐｐ、Ｖｍｇ）に伴い、チャネル部の電位がフローティング状態を維持したまま［Ｖｃｃ−Ｖｔｎ］電位からＶｍｃｈ（＝８Ｖ程度）へと上昇する。この時には、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）との間の電位差が１２Ｖ程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルの閾値電圧は変化せず、負の状態に維持される。すなわち、“１”データが書き込まれる。
【０００８】
データ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲート線を０Ｖとし、ビット線、ソース線、ｐ型ウェル領域（もしくはｐ型半導体基板）、非選択ＮＡＮＤセルブロック中の制御ゲート線及び全ての選択ゲート線に２０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルで浮遊ゲート中の電子がｐ型ウェル領域（もしくはｐ型半導体基板）に放出され、閾値電圧は負方向にシフトする。
【０００９】
一方、データ読み出し動作は、選択されたメモリセルの制御ゲート線を０Ｖとし、それ以外のメモリセルの制御ゲート線及び選択ゲート線を読み出し用の中間電圧Ｖｒｅａｄ（〜４Ｖ）に設定して、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【００１０】
ところで、微細化の要求に伴い、ＮＡＮＤ型ＥＥＰＲＯＭにおいても、各配線の配線幅及びスペースも細くすることが要求され、例えば最新のＮＡＮＤ型ＥＥＰＲＯＭでは、最小加工寸法（ワード線、ビット線等の配線幅やスペース）を７０ｎｍ未満とすることが提案されている。しかし、微細化の進展の度合は各部で異なっており、例えばメモリセル及び選択ゲートトランジスタのゲート絶縁膜（トンネル絶縁膜）の厚さ等の微細化は、データの信頼性の確保の観点から、あまり進展していない。このため、ＮＡＮＤ型ＥＥＰＲＯＭの選択ゲート線の容量においては、その選択ゲート線と、隣接するメモリセルの制御ゲート（ワード線）との間の容量の占める割合が相対的に大きくなっている。このことが、選択ゲートトランジスタの誤動作を招来する虞を高めているという問題が生じている。この点を以下に具体的に説明する。
【００１１】
例えば、メモリセルのデータ消去動作においては、選択されたブロックのすべてのワード線が０Ｖとされ、選択ゲートトランジスタの制御ゲートがフローティングとされた状態において、ｐ型ウエル領域（又はｐ型基板）に消去電圧Ｖｐｐ（例えば２０Ｖ）が印加される。このとき、選択ゲートトランジスタの制御ゲートの電位は、容量結合により、理想的には消去電圧Ｖｐｐ近くまで上昇する。しかし、上記のように、選択ゲート線の容量において、その選択ゲート線と、隣接するメモリセルの制御ゲート（ワード線）との間の容量の占める割合が大きいと、選択ゲートトランジスタの制御ゲートの電圧が十分に上昇しなくなる。この場合、選択ゲートトランジスタのゲート絶縁膜には大きな電位差が生じ、これがゲート絶縁膜の劣化の原因となる。ゲート絶縁膜の劣化は、選択ゲートトランジスタの閾値電圧の変動を生じさせ、これが選択ゲートトランジスタの誤動作の原因となる。例えば、“１”データ書き込み動作において、選択ゲートトランジスタをカットオフすべきであるのにカットオフすることができず、誤書き込み等を発生させる可能性がある。さらに高い電圧が印加された場合には、ゲート絶縁膜が絶縁破壊し、不良チップとなってしまう場合もあり得る。
【特許文献１】特開平８―２５５４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この発明は、微細化が進展し、選択ゲート線の容量において、選択ゲート線と隣接メモリセルの制御ゲートとの間の容量の占める割合が大きくなった場合であっても、選択ゲートトランジスタの誤動作又は絶縁破壊を効果的に防止することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明の一の態様に係る不揮発性半導体記憶装置は、ビット線とソース線との間にメモリセルを接続すると共に前記ビット線又は前記ソース線と前記メモリセルとの間に選択ゲートトランジスタを配置してなるメモリセルアレイと、前記メモリセルのワード線選択及び前記選択ゲートトランジスタのゲート線選択を行うロウデコーダとを備えた不揮発性半導体記憶装置であって、前記ロウデコーダは、前記メモリセルが形成されている基板又はウエルの電圧がドレインに与えられ電圧に応じて前記メモリセルが形成されている基板又はウエルの電圧よりも所定値だけ小さい電圧がソースに発生するように構成され、このソースが前記選択ゲートトランジスタのゲート端子に接続されている第１のトランジスタを備えたことを特徴とする。
【発明の効果】
【００１４】
この発明によれば、微細化が進展し、選択ゲート線の容量において、選択ゲート線と隣接メモリセルの制御ゲートとの間の容量の占める割合が大きくなった場合であっても、選択ゲートトランジスタの誤動作又は絶縁破壊を効果的に防止することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。
【００１６】
メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。
【００１７】
また、上記メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ１０５、及びこのメモリセルアレイ１０１が形成されるｐ型シリコン基板（または、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。また、メモリセル等に供給される、書き込み、読出し等に必要な電圧を発生する回路として、４種類の電圧発生回路１２０が設けられている。具体的には、データ書き込み動作時に、書き込み用高電圧Ｖｐｐ（〜２０Ｖ）と中間電圧Ｖｍｇ（〜１０Ｖ）をそれぞれ発生するために、書き込み用高電圧発生回路１０９と書き込み用中間電圧発生回路１１０が設けられている。
【００１８】
更に、データ読み出し時に、読み出し用中間電圧Ｖｒｅａｄを発生するために、読み出し用中間電圧発生回路１１１が設けられている。また、消去動作時に、消去用高電圧Ｖｐｐ（〜２０Ｖ）を発生するために、消去用高電圧発生回路１１２が設けられている。
【００１９】
ビット線制御回路１０２は主にＣＭＯＳフリップフロップからなり、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【００２０】
図２Ａ、図２Ｂはそれぞれ、上記メモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３Ａ、図３Ｂはそれぞれ図２ＡのＡ−Ａ’、及びＢ−Ｂ’断面図である。素子分離絶縁膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施の形態では、例えば、３２個のメモリセルＭ０〜Ｍ３１が直列接続されて一つのＮＡＮＤセルを構成している。
【００２１】
図３Ｂに示すように、メモリセルＭ０〜Ｍ３１はそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４０、１４１、・・・、１４３１）が形成され、この上に絶縁膜１５を介して制御ゲート１６（＝ワード線：１６０、１６１、１６２、・・・、１６３１）が形成されて構成されている。図３Ａに示すように、これらのメモリセルのソース、ドレインであるｎ型拡散層１９（１９０、１９１、・・・、１９３１）は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されて１つのＮＡＮＤセルを構成している。
【００２２】
ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４３２、１６３２及び１４３３、１６３３が設けられ、これにより選択ゲートトランジスタＳ１、Ｓ２が形成されている。素子形成された基板１１上は絶縁膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９０に接続されている。図２Ａに示すように、行方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（０）、ＣＧ（１）、・・・、ＣＧ（３１）として配設されている。これら制御ゲートＣＧ（ｉ）はワード線となる。選択ゲート１４３２、１６３２及び１４３３、１６３３もそれぞれ行方向に連続的に選択ゲート線ＳＧ（１）、ＳＧ（２）として配設されている。
【００２３】
図４は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群で、図４中の破線で囲まれた領域を１個のブロックと呼ぶ。通常の読み出し・書き込み動作時には、複数のブロックのうち１個だけが選択（選択ブロックと呼ぶ）される。
【００２４】
図１〜４で説明したＮＡＮＤ型ＥＥＰＲＯＭにおいては、微細化の進展により、制御ゲート線１６０〜１６３３、ビット線１８等の配線幅及びスペースは、７０ｎｍ未満程度にまで小さくなっている。一方で、メモリセルや選択ゲートトランジスタのゲート絶縁膜の厚さは、これらの微細化スピードに比べると、あまり進展していない。このため、最近のＮＡＮＤ型ＥＥＰＲＯＭにおいては、図３Ａに示すように、選択ゲートトランジスタＳ１、Ｓ２の制御ゲート１６３２、１６３３と、隣接するメモリセルＭ０、Ｍ３１の制御ゲート線１６０、１６３１との間の寄生容量Ｃ１、Ｃ２の影響が大きくなっている。
【００２５】
容量Ｃ１、Ｃ２が小さい場合には、データ消去動作のために基板１１の基板電圧Ｖｐｗｅｌｌが消去電圧Ｖｐｐ（２０Ｖ）まで上昇しても、選択ゲートトランジスタＳ１、Ｓ２の制御ゲート１６３２、１６３３の電位は、容量結合により、消去電圧Ｖｐｐ近くまで上昇する。しかし、容量Ｃ１、Ｃ２が大きいと、制御ゲート１６３２、１６３３の電圧が十分に上昇しなくなる。この場合、選択ゲートトランジスタＳ１、Ｓ２のゲート絶縁膜には大きな電位差が生じ、これがゲート絶縁膜の劣化、ひいては選択ゲートトランジスタＳ１、Ｓ２の誤動作又は破壊を誘因する。
【００２６】
このような事態を防止するため、本実施の形態では、例えば図５に示すような構造のロウデコーダを用いている。以下、このロウデコーダについて説明する。
【００２７】
図５では、メモリセルアレイ１０１中、ビット線ＢＬ１、・・・ＢＬｍを共有して互いに隣接する２つのブロックＢ１、Ｂ２を示すと共に、このブロックＢ１、Ｂ２を選択するためのロウデコーダ回路５を示している。
【００２８】
ロウデコーダ回路５は、ブロックＢ１の制御ゲート線ＣＧ（０）〜ＣＧ（３１）（ワード線ＷＬ（０）〜ＷＬ（３１））、選択ゲート線ＳＧ（１）又はＳＧ（２）と、信号入力ノードＣＧＤ０〜ＣＧＤ３１、ＳＧＤ又はＳＧＳとの間に接続される転送トランジスタＱＮ０〜ＱＮ３３を備えている。同様にロウデコーダ回路５は、ブロックＢ２の制御ゲート線ＣＧ（０）’〜ＣＧ（３１）’（ワード線ＷＬ（０）’〜ＷＬ（３１）’）、選択ゲート線ＳＧ（１）’又はＳＧ（２）’と、信号入力ノードＣＧＤ０〜ＣＧＤ３１、ＳＧＤ又はＳＧＳとの間に接続される転送トランジスタＱＮ０’〜ＱＮ３３’を備えている。
【００２９】
また、ロウデコーダ回路５は、ブロックＢ１の選択のため、アドレスデコーダ２０１、インバータ２０２、インバータ２０３、及びレベルシフタ２０４を備えている。同様に、ロウデコーダ回路５は、ブロックＢ２の選択のため、アドレスデコーダ２０１’、インバータ２０２’、インバータ２０３’、及びレベルシフタ２０４’を備えている。
【００３０】
アドレスデコーダ２０１、２０１’は、入力されるブロックアドレス信号をデコードして信号ａｄｅｃ０、ａｄｅｃ１を出力するものである。インバータ２０２、２０２’は、この信号ａｄｅｃ０、ａｄｅｃ１を反転させた信号ｄｅｃ０ｎ、ｄｅｃ１ｎを出力するものであり、インバータ２０３、２０３’は、信号ｄｅｃ０ｎ、ｄｅｃ１ｎを更に反転させた信号ｄｅｃ０、ｄｅｃ１を出力するものである。レベルシフタ２０４、２０４’は、この信号ｄｅｃ０、ｄｅｃ１を、読み出し、書き込み、消去等の各動作に応じた大きさの電圧を有する信号に切り替えるものである。
【００３１】
また、選択ゲート線ＳＧ（１）、ＳＧ（１）’には、直列接続された転送トランジスタＱ３４、Ｑ３５が共通接続されている。転送トランジスタＱ３４、Ｑ３５は、ブロックＢ１及びＢ２が両方とも非選択とされる場合（信号ｄｅｃ０ｎ及びｄｅｃ１ｎが“Ｈ”）に、選択ゲート線ＳＧ（１）及びＳＧ（１）’のゲートに信号入力ノードＳＧＤＳの信号を転送するものである。
【００３２】
また、選択ゲート線ＳＧ（２）、、ＳＧ（２）’には、それぞれ転送トランジスタＱ３６、Ｑ３６’が接続されている。この転送トランジスタＱ３６、Ｑ３６’は、ブロックＢ１又はＢ２が非選択とされる場合に、それぞれ信号ｄｅｃ０ｎ又はｄｅｃ１ｎが“Ｈ”となることにより、選択ゲート線ＳＧ（２）及びＳＧ（２）’のゲートに信号入力ノードＳＧＤＳの信号を転送するものである。
【００３３】
選択ゲート線ＳＧ（１）、及びＳＧ（１）’には、エンハンスメント型で高耐圧のｎチャネルＭＯＳトランジスタ３０１（閾値電圧Ｖｔｈｓ１）が共通接続されている。トランジスタ３０１はダイオード接続されており、ドレインにはセルアレイの基板電位Ｖｐｗｅｌｌが印加されており、またソースは選択ゲート線ＳＧ（１）、及びＳＧ（１）’に接続されている。これにより、トランジスタ３０１は、特にデータ消去動作において選択ゲート線ＳＧ（１）、及びＳＧ（１）’の電位をセルアレイの基板１１の電位（基板電位）Ｖｐｗｅｌｌよりも閾値電圧Ｖｔｈｓ１程度小さい電位に維持することができる。なお、図５のように共通接続する代わりに、選択ゲート線ＳＧ（１）、ＳＧ（１）’毎に同様のトランジスタ３０１を独立にそれぞれ形成するようにすることも可能である。
【００３４】
また、選択ゲート線ＳＧ（２）、ＳＧ（２）’には、エンハンスメント型で高耐圧のｎチャネルＭＯＳトランジスタ３０２（閾値電圧Ｖｔｈｓ２）及び３０２’（閾値電圧Ｖｔｈｓ２’）がそれぞれ接続されている。トランジスタ３０２、３０２’はダイオード接続されており、ドレインには基板電位Ｖｐｗｅｌｌが印加されており、またソースはそれぞれ選択ゲート線ＳＧ（２）、及びＳＧ（２）’に接続されている。これによりトランジスタ３０２及び３０２’は、特にデータ消去動作において選択ゲート線ＳＧ（２）、及びＳＧ（２）’の電位を基板電位Ｖｐｗｅｌｌよりも閾値電圧（Ｖｔｈｓ２、Ｖｔｈｓ２’）程度小さい電位に維持することができる。
【００３５】
データ消去動作において、基板電位Ｖｐｗｅｌｌは高電圧Ｖｐｐ＝２０Ｖまで上昇する。このとき、選択ゲート線ＳＧ（１）、ＳＧ（１）’、ＳＧ（２）、及びＳＧ（２）’の電位も、容量結合によりＶｐｐ近くまで上昇するのが理想的であるが、上述の寄生容量Ｃ１、Ｃ２が大きいと、十分な電圧上昇が得られず、選択ゲートトランジスタＳ１、Ｓ２のゲート絶縁膜に大きな電位差が生じ、ゲート絶縁膜の劣化の原因となる。これは、選択ゲートトランジスタＳ１、Ｓ２の誤動作、絶縁破壊等につながる虞がある。トランジスタ３０１、３０２、３０２’は、これを防止するため、選択ゲート線ＳＧ（１）、ＳＧ（１）’、ＳＧ（２）、及びＳＧ（２）’の電位が基板電位Ｖｐｗｅｌｌに比して小さい場合に導通し、選択ゲート線ＳＧ（１）、ＳＧ（１）’、ＳＧ（２）、及びＳＧ（２）’の電位をＶｐｗｅｌｌ−［閾値電圧（Ｖｔｈｓ１、Ｖｔｈｓ２、Ｖｔｈｓ２’）］近くまで充電する機能を有する。
【００３６】
次に、このＮＡＮＤ型ＭＯＳＦＥＴの動作を、図６〜図８を参照して説明する。
【００３７】
まず、データ書き込み動作について図６を参照して説明する。ここでは、ブロックＢ１が選択、ブロックＢ２が非選択とされ（信号ｄｅｃ０が“Ｈ”、ｄｅｃ１が“Ｌ”）、制御ゲート線ＣＧ（１）に接続されるメモリセルに対しデータ書き込み動作が行われる場合を説明する。
【００３８】
書き込み動作が開始されると、選択ブロックＢ１のレベルシフタ２０４の出力電圧がＶｃｃから２０Ｖ＋Ｖｔｎとなり、転送トランジスタＱＮ０〜ＱＮ３３が導通する。続いて、信号入力ノードＳＧＤの電位が０ＶからＶｃｃまで上昇し、これにより、選択ゲート線ＳＧ（１）も電位Ｖｃｃ−Ｖｔｎ（Ｖｔｎは転送トランジスタＱＮ０〜３３、ＱＮ０〜３３’の閾値電圧）まで充電される。このときには、“１”データ書き込みのメモリセルに接続されたビット線ＢＬも電位Ｖｃｃまで充電される。“０”データ書き込みのメモリセルに接続されたビット線ＢＬの電位は０Ｖのままとされる。
【００３９】
レベルシフタ２０４の出力電圧がＶｃｃから２０Ｖ＋Ｖｔｎとなり、続いて、信号入力ノードＣＧＤ１が０Ｖから書き込み用高電圧Ｖｐｐ＝２０Ｖに、信号入力ノードＣＧＤ０、ＣＧＤ２〜ＣＧＤ３１が０Ｖから中間電圧Ｖｍｇ＝１０Ｖとなる。信号入力ノードＣＧＤｉから制御ゲート線ＣＧ（ｉ）へ電位降下なしに電圧が転送され、制御ゲート線ＣＧ（１）が０Ｖから２０Ｖに、制御ゲート線ＣＧ（０）、ＣＧ（２）〜ＣＧ（３１）が０Ｖから１０Ｖとなる。“０”書き込みビット線に接続された選択ブロックＢ１内のＮＡＮＤセルのチャネル部電圧は０Ｖに固定され、一方、”１“書き込みビット線に接続された選択ブロックＢ１内のＮＡＮＤセルのチャネル部電圧は、制御ゲート線との容量結合の影響により８Ｖ程度まで上昇する。これにより、書き込みデータが“０”であるメモリセルの浮遊ゲートヘの電子注入が行われて閾値電圧が正方向に移動し、、”０“データ書き込みが実行される。
【００４０】
一方、非選択ブロックＢ２のレベルシフタ２０４’の出力電圧は０Ｖのままとされ、非選択ブロックＢ２は、転送トランジスタＱＮ０’〜ＱＮ３１’がすべて非導通とされ、制御ゲート線ＣＧ（０）〜ＣＧ（３１）は電圧０Ｖ程度のフローティング状態とされる。また、ＳＧ（１）’、ＳＧ（２）’は、転送トランジスタＱＮ３２’、ＱＮ３３’が非導通となり、転送トランジスタＱＮ３４、ＱＮ３５、ＱＮ３６‘が導通し、ＳＧＤＳから０Ｖが供給される。
【００４１】
次に、データ読み出し動作について、図７を参照して説明する。ここでは、ブロックＢ１が選択、ブロックＢ２が非選択とされ（信号ｄｅｃ０が“Ｈ”、ｄｅｃ１が“Ｌ”）、制御ゲート線ＣＧ（１）に接続されるメモリセルに対し読み出し動作が行われる場合を説明する。
【００４２】
最初に、選択ブロックＢ１のレベルシフタ２０４の出力電圧が４Ｖ＋Ｖｔｎまで上昇し、一方、非選択ブロックＢ２のレベルシフタ２０４’の出力電圧は０Ｖのままとされる。続いて、データの読み出しを行うビット線ＢＬが約１Ｖ程度にプリチャージされる。
【００４３】
選択ブロックＢ１では、信号入力ノードＣＧＤ０、ＣＧＤ２〜ＣＧＤ３１、ＳＧＤ、ＳＧＳが０Ｖから４Ｖになる。選択された制御ゲート線ＣＧ（１）につながる信号入力ノードＣＧＤ１のみが、０Ｖに固定される。すると、レベルシフタ２０４の出力電圧が４Ｖ＋Ｖｔｎのため、制御ゲート線ＣＧ（ｉ）（ｉ＝０、２〜３１）、選択ゲート線ＳＧ（１）、及びＳＧ（２）にも、その４Ｖがそのまま転送される。
【００４４】
一方、非選択ブロックＢ２は、転送トランジスタＱＮ０’〜ＱＮ３１’がすべて非導通とされ、制御ゲート線ＣＧ（０）〜ＣＧ（３１）、ＳＧ（１）、ＳＧ（２）は電圧０Ｖ程度のフローティング状態とされる。
【００４５】
この状態において、選択されたメモリセルのデータが“０”である場合には、そのメモリセルは導通せず、そのメモリセルが含まれるＮＡＮＤセルには電流が流れない。このため、プリチャージされたビット線ＢＬの電位降下は殆どない。一方、選択されたメモリセルのデータが“１”である場合には、メモリセルが導通してＮＡＮＤセルに電流が流れ、プリチャージされたビット線ＢＬが放電され、ビット線ＢＬの電位は約１Ｖ程度から０Ｖ近くまでに降下する。このように、ビット線ＢＬの電位降下が生じるか否かを、ビット線制御回路１０２で検知することにより、メモリセルに書き込まれたデータの読み出しが行われる。
【００４６】
一方、非選択ブロックＢ２のレベルシフタ２０４’の出力電圧は０Ｖのままとされ、非選択ブロックＢ２は、転送トランジスタＱＮ０’〜ＱＮ３１’がすべて非導通とされ、制御ゲート線ＣＧ（０）〜ＣＧ（３１）は電圧０Ｖ程度のフローティング状態とされる。また、ＳＧ（１）’、ＳＧ（２）’は、転送トランジスタＱＮ３２’、ＱＮ３３’が非導通となり、転送トランジスタＱＮ３４、ＱＮ３５、ＱＮ３６‘が導通し、ＳＧＤＳから０Ｖが供給される。
【００４７】
次に、データ消去動作について、図７を参照して説明する。まず、上述の寄生容量Ｃ１、Ｃ２（図３Ａ参照）が無視できる場合の動作について説明する。ここでは、ブロックＢ１が消去対象ブロックとして選択され、ブロックＢ２が非選択の場合について説明する。この場合、信号入力ノードＳＧＤ、ＳＧＳ、ＳＧＤＳが全てＶｃｃとなるため、選択ブロックの両方の選択ゲート線ＳＧ（１）、ＳＧ（２）、非選択ブロックの選択ゲート線ＳＧ（１）’、ＳＧ（２）’は全て（Ｖｃｃ−Ｖｔｎ）まで充電された後、フローティング状態となる。
【００４８】
また、この時には、非選択ブロックＢ２中の制御ゲート線ＣＧ（０）’〜ＣＧ（３１）’や選択ゲート線ＳＧ（２）は全て０Ｖ程度の電圧のままフローティング状態となっている。この状態において、基板電位Ｖｐｗｅｌｌが０Ｖから２０Ｖに上昇すると、選択ゲート線ＳＧ（１）、ＳＧ（２）、ＳＧ（１）’及びＳＧ（２）’、並びに非選択ブロックＢ２中の制御ゲート線ＣＧ（０）’〜ＣＧ（３１）’は全てｐ型基板１１との容量結合の影響で２０Ｖ程度まで上昇し、選択ブロックＢ１中の制御ゲート線ＣＧ（０）〜ＣＧ（３１）のみ０Ｖに固定される。この状態がしばらく保たれることにより、選択ブロックＢ１中のメモリセルの浮遊ゲートからｐ型基板１１への電子放出が行われ、データの消去が実行される。
【００４９】
寄生容量Ｃ１、Ｃ２が大きい場合には、図８の点線に示すように、選択ゲート線ＳＧ（１）、ＳＧ（２）、ＳＧ（１）’及びＳＧ（２）’の電位は、電位Ｖｐｗｅｌｌの上昇に合わせて上昇しない。しかし、選択ゲート線ＳＧ（１）、ＳＧ（１）’ＳＧ（２）及びＳＧ（２）’と電位Ｖｐｗｅｌｌとの電位との差が閾値電圧（Ｖｔｈｓ１、Ｖｔｈｓ２又はＶｔｈｓ２’）以上となると、トランジスタ３０１、３０２又は３０２’が導通して選択ゲートＳＧ（１）、ＳＧ（１）’ＳＧ（２）及びＳＧ（２）’を充電し、この電位差を閾値電圧（Ｖｔｈｓ１、Ｖｔｈｓ２、Ｖｔｈｓ２’）程度まで小さくする。これにより、選択ゲートトランジスタＳ１、Ｓ２のゲート絶縁膜に大きな電位差が生じてゲート絶縁膜が劣化することが回避でき、これにより選択ゲートトランジスタＳ１、Ｓ２の閾値電圧の変化等による誤動作や、素子破壊等を防止することができる。閾値電圧Ｖｔｈｓ１、Ｖｔｈｓ２及びＶｔｈｓ２’は、バックゲート効果を考慮しても３Ｖ程度であり、ゲート絶縁膜の膜厚は８ｎｍ程度であるので、ゲート絶縁膜にかかる電界強度は４ＭＶ／ｃｍ２程度であり、電界強度を十分に低く抑えることが可能になる。チャネルインプランテーションにより、閾値電圧Ｖｔｈｓ１、Ｖｔｈｓ２、Ｖｔｈｓ２’を低下させれば、更に電界強度を低く抑えることも可能である。
【００５０】
なお、図９Ａに示すように、トランジスタ３０１、３０２、３０２’の導通を、電位Ｖｐｗｅｌｌの変化に対して遅延させるため、遅延回路４００を接続するのが好ましい。外的要因等の影響により、トランジスタ３０１、３０２、３０２’が電位Ｖｐｗｅｌｌの上昇に比して早く導通してしまうと、選択ゲート線ＳＧ（１）、ＳＧ（２）の電位が異常に上昇し、却って選択ゲートトランジスタＳ１、Ｓ２のゲート絶縁膜間の電圧が大きくなってしまうことも生じる可能性があるためである。遅延回路４００を設けることにより、これを防止することができる。
【００５１】
遅延回路４００の具体的構成例を、図９Ｂ〜９Ｄを参照して説明する。遅延回路４００は例えば図９Ｂに示すように、抵抗素子４０１により構成することができる。これにより、電位Ｖｐｗｅｌｌよりも変化が遅れた電圧をトランジスタ３０１、３０２、３０２’のドレインに印加することができ、トランジスタ３０１、３０２、３０２’の導通を遅らせることができる。
【００５２】
また、図９Ｃに示すように、トランジスタ３０１、３０２、３０２’と直列接続されたスイッチング素子としてのトランジスタ４０３と、このトランジスタ４０３の導通制御する制御回路４０４とにより、遅延回路４００を構成することも可能である。制御回路４０４は、電位Ｖｐｗｅｌｌが基準電位Ｖｒｅｆ以上となった場合に、トランジスタ４０３を導通させる機能を有するものである。
【００５３】
また、図９Ｄに示すように、遅延回路４００を、ダイオード接続トランジスタ４０５（閾値電圧Ｖｔｄ）と、スイッチング素子としてのトランジスタ４０６と、制御回路４０７とにより構成することも可能である。電位Ｖｐｗｅｌｌが低い段階においては、ダイオード接続トランジスタ４０５のみによりトランジスタ３０１、３０２、３０２’のドレインに電圧を供給し、電位Ｖｐｗｅｌｌが基準電位Ｖｒｅｆ以上となった場合に、制御回路４０７によりトランジスタ４０６も導通させるものである。
【００５４】
以上、発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の改変、追加及び置換等が可能である。例えば、上記実施の形態においては、本発明をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合を説明したが、ＤＩＮＯＲ型ＥＥＰＲＯＭやＡＮＤ型ＥＥＰＲＯＭなど、選択ゲートトランジスタがビット線又はソース線とメモリセルとの間に接続される不揮発性半導体記憶装置にも本発明は適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。
【図２Ａ】図１のメモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図である。
【図２Ｂ】図１のメモリセルアレイ１０１における一つのＮＡＮＤセル部分の等価回路図である。
【図３Ａ】図２ＡのＡ−Ａ’断面図である。
【図３Ｂ】図２Ａの及びＢ−Ｂ’断面図である。
【図４】図２Ａ、図２ＢのようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。
【図５】図１に示すロウデコーダ１０５の構成例を示す。
【図６】図１のＮＡＮＤセル型ＥＥＰＲＯＭのデータ書き込み動作を示すタイミングチャートである。
【図７】図１のＮＡＮＤセル型ＥＥＰＲＯＭのデータ読み出し動作を示すタイミングチャートである。
【図８】図１のＮＡＮＤセル型ＥＥＰＲＯＭのデータ消去動作を示すタイミングチャートである。
【図９Ａ】トランジスタ３０１、３０２、３０２’に接続される遅延回路４００を示す。
【図９Ｂ】トランジスタ３０１、３０２、３０２’に接続される遅延回路４００の一具体的構成例を示す。
【図９Ｃ】トランジスタ３０１、３０２、３０２’に接続される遅延回路４００の一具体的構成例を示す。
【図９Ｄ】トランジスタ３０１、３０２、３０２’に接続される遅延回路４００の一具体的構成例を示す。
【符号の説明】
【００５６】
１０１・・・メモリセルアレイ、  １０２・・・ビット線制御回路、  １０３・・・カラムデコーダ、  １０４・・・アドレスバッファ、  １０５・・・ロウデコーダ、  １０６・・・データ入出力バッファ、  １０７・・・基板電位制御回路、  １０９・・・書き込み用高電圧発生回路、  １１０・・・書き込み用中間電圧発生回路、  １１１・・・読み出し用中間電圧発生回路、  １１２・・・消去用高電圧発生回路、  Ｍ０〜Ｍ３１・・・メモリセル、  Ｓ１、Ｓ２・・・選択ゲートトランジスタ、  ＣＧ（ｉ）・・・制御ゲート線（ワード線）、  ＳＧ（１）、ＳＧ（２）・・・選択ゲート線、  １１・・・ｐ型基板（ｐ型ウエル）、  １３・・・ゲート絶縁膜、  １４・・・浮遊ゲート、  １５、１７・・・絶縁膜、  １６・・・制御ゲート、１８・・・ビット線、  １９・・・ｎ型拡散層、    ５・・・ロウデコーダ回路、  ＱＮｉ・・・転送トランジスタ、２０１、２０１’・・・アドレスデコーダ、  ２０２、２０２’・・・インバータ、  ２０４、２０４’・・・レベルシフタ、  ３０１、３０２、３０２’・・・トランジスタ。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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