(57)【要約】【課題】  不揮発性半導体メモリセルのゲート長を短縮化して集積度を高めた不揮発性半導体記憶装置を提供する。【解決手段】  メモリセル内のゲート電極１８のゲート長方向の幅を、ソース線コネクト３１の中心からドレインコンタクト３２の中心までの長さであるセルピッチＣの１／２未満とする。ゲート電極１８およびＯＮＯ膜の線幅はデザインルールＦの形成後、細線化により、たとえば０．５Ｆまで細線化する。また、酸化膜換算実効ゲート絶縁膜厚の膜厚に対するゲート長の比をほぼ１０未満とする。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する１つのトランジスタをメモリセルとして備えるとともに、ゲート長方向に隣接する前記トランジスタのソース同士およびドレイン同士が連続するように複数の前記メモリセルを前記半導体基板に配列してなる不揮発性半導体記憶装置において、
前記絶縁膜が酸化膜であるものとして換算した、前記ゲート電極から見た電気的な実効ゲート絶縁膜厚に対して前記ゲート長の比をほぼ１０未満とした不揮発性半導体記憶装置。
【請求項２】
半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する１つのトランジスタをメモリセルとして備えるとともに、ゲート長方向に隣接する前記トランジスタのソース同士およびドレイン同士が連続するように複数の前記メモリセルを前記半導体基板に配列してなる不揮発性半導体記憶装置において、
前記メモリセル内のゲート電極のゲート長方向の幅を、ソース線の中心からドレインコンタクトの中心までの長さであるセルピッチの１／２未満（望ましくは１／３〜１／４）とした不揮発性半導体記憶装置。
【請求項３】
半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する１つのトランジスタをメモリセルとして備えるとともに、ゲート長方向に隣接する前記トランジスタのソース同士およびドレイン同士が連続するように複数の前記メモリセルを前記半導体基板に配列してなる不揮発性半導体記憶装置において、
前記メモリセル内のゲート長を、前記メモリセル以外の周辺部の回路で外部電源電圧をハンドリングするトランジスタのゲート長より短くした不揮発性半導体記憶装置。
【請求項４】
前記不揮発性半導体記憶装置は、前記メモリセルに対するビットデータの書き込み時に、ｐチャネルの場合に「Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄ」、ｎチャネルの場合に「Ｖｇ＜Ｖｓｕｂ＜Ｖｓ＜Ｖｄ」の関係を有し、「Ｖｇ−Ｖｄ」を前記ドレインの端部におけるバンド間トンネル電流の発生に必要な電位差以上である電圧とし、Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄを、それぞれゲート電極、ウェル、ソースおよびドレインにそれぞれ印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行う回路に用いられる装置である請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセル内のドレインコンタクトの径を前記メモリセル以外の周辺部の回路で外部電源電圧をハンドリングするトランジスタにおけるドレインコンタクトの径のほぼ１／３までの大きさに定めた請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体メモリセルのゲート長の短縮化を実現した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、ランダムアクセス読み出しが可能な所謂コードストレージ用のＮＯＲフラッシュメモリのスケーリングの限界について懸念が高まってきている。
【０００３】
ＩＴＲＳ(InternationalTechnology Roadmap for Semiconductors) の２００４年での技術予測によれば、半導体プロセス技術としては２０ｎｍプロセスの時代になっていると予測される２０１８年においても、ＮＯＲ型フラッシュメモリのメモリセルのゲート長は１３０ｎｍを実現することが困難であると指摘されている。
【０００４】
ここで、従来のＮＯＲ接続アレイ構造（以下「ＮＯＲ型」という。）のメモリセルの２つの寸法例を図１５・図１６に示す。
図１５・図１６において、（Ｂ）はメモリセルの主要部の断面図、（Ａ）はその各部の寸法を示すための模式図である。（Ｂ）中の数値の単位はμｍ、（Ａ）中の数値は、デザインルールをＦとしたときの値（係数）である。
【０００５】
このメモリセルは、半導体基板上に形成したセルウェルの表面付近に所定の間隔を開けてソースおよびドレインを備え、そのソースおよびドレインの間のチャンネル領域の上方にＯＮＯ膜およびゲート電極１８を備えている。また、ドレインに接するドレインコンタクト３２を備えている。図１５はＦ＝１２０ｎｍプロセスの例、図１６はＦ＝９０ｎｍプロセスの例である。ここで、デザインルールとは、集積回路のレイアウト設計を行うにあたり、製造面から見た平面上の最小寸法の制約であり、デザインルールＦのプロセスとは、半導体プロセスの前半工程における素子分離・ゲート形成等での最小ライン／スペースをＦ／Ｆで形成するプロセスである。Ｆ＝１２０ｎｍプロセスの場合、図１５に示したように、ゲートピッチ４．１７Ｆ、ゲート長が２Ｆである。また、Ｆ＝９０ｎｍプロセスの場合、図１６に示したように、ゲートピッチ３．８Ｆ、ゲート長が１．９Ｆである。
【０００６】
ＮＯＲ型フラッシュメモリのゲート長がスケーリングできない大きな要因の一つは、書き込み動作にチャネルホットエレクトロン（ＣＨＥ）注入を用いていることにある。すなわち、チャネルホットエレクトロンを効率よく発生させるためには、メモリセルのソース−ドレイン間にトンネル絶縁膜（シリコン酸化膜）の障壁電圧以上の比較的大きな電位差が必要とされる。この電位差によってドレインからソースに向けて比較的大きな空乏層が形成されるため、ゲート長を短くすると、ドレインからソースへ空乏層がつながってしまい（パンチスルー）、ホットエレクトロンが発生しなくなってしまうという問題があるからである。
【０００７】
これに対して、トンネル絶縁膜としてシリコン酸化膜よりも障壁電圧の低い材質のものを用いることでソース−ドレイン間の電位差Ｖｄｓを小さくする提案がなされている（たとえば特許文献１）。また、書き込み動作をチャネルホットエレクトロン注入以外の方式で行うＮＯＲ型フラッシュメモリも提案されている（たとえば特許文献２）。
【特許文献１】特開２００１−２３７３３０号公報
【特許文献２】特開平９−００８１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のものは、前記材質の電荷リーク特性がシリコン酸化膜に比べて劣る等の理由のために、不揮発性半導体メモリのトンネル絶縁膜として実用にいたっていない。
【０００９】
また、特許文献２のものは、チャネルホットエレクトロン注入に代えてバンド間トンネルで誘起したホットエレクトロン（ＢＢＨＥ）注入で書き込みを行うものであるが、この方式であっても、ホットエレクトロンのエネルギをトンネル絶縁膜の障壁電位以上にするためにはソース−ドレイン間の電位差Ｖｄｓを比較的大きな値（たとえば４Ｖ）にする必要があり、これによってゲート長の短縮化が制約をうけるという問題点があった。
【００１０】
この発明の目的は、不揮発性半導体メモリセルのゲート長を短縮化して集積度を高めた不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１１】
（１）半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する１つのトランジスタをメモリセルとして備えるとともに、ゲート長方向に隣接する前記トランジスタのソース同士およびドレイン同士が連続するように複数の前記メモリセルを前記半導体基板に配列してなる不揮発性半導体記憶装置において、
前記絶縁膜が酸化膜であるものとして換算した、前記ゲート電極から見た電気的な実効ゲート絶縁膜厚に対して前記ゲート長の比をほぼ１０未満とする。
【００１２】
（２）前記メモリセル内のゲート電極のゲート長方向の幅を、ソース線（前記複数のトランジスタのソース同士を前記ゲート長方向に対して直交する方向に接続する導体配線）の中心からドレインコンタクト（コンタクトプラグ）の中心までの長さであるセルピッチの１／２未満とする。
【００１３】
（３）前記メモリセル内のゲート長を、前記メモリセル以外の周辺部の回路で外部電源電圧をハンドリングするトランジスタのゲート長より短くする。
【００１４】
（４）また、この発明の不揮発性半導体記憶装置は、前記メモリセルに対するビットデータの書き込み時に、ｐチャネルの場合に「Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄ」、ｎチャネルの場合に「Ｖｇ＜Ｖｓｕｂ＜Ｖｓ＜Ｖｄ」の関係を有し、「Ｖｇ−Ｖｄ」を前記チャンネル領域におけるバンド間トンネル電流の発生に必要な電位差以上である電圧とし、Ｖｇ、Ｖｓｕｂ、ＶｓおよびＶｄを、それぞれゲート電極、ウェル、ソースおよびドレインにそれぞれ印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行う回路に用いられる装置とする。
【００１５】
（５）また、前記メモリセル内のドレインコンタクトの径を前記メモリセル以外の周辺部の回路で外部電源電圧をハンドリングするトランジスタにおけるドレインコンタクトの径のほぼ１／３までの大きさに定める。
【発明の効果】
【００１６】
（１）ゲート電極から見た電気的な実効ゲート絶縁膜厚（以下「酸化膜換算実効ゲート絶縁膜厚」という。）に対するゲート長の比をほぼ１０未満としたことにより、半導体プロセス技術の向上によりトンネル絶縁膜の膜厚が小さくなるに伴ってゲート長も短くなり、高集積化が可能となる。
【００１７】
（２）メモリセル内のゲート電極のゲート長方向の幅をソース線の中心からドレインコンタクトの中心までの長さであるセルピッチの１／２未満としたことにより、メモリセルの大幅な縮小化が可能となり高集積化できるようになる。
【００１８】
（３）メモリセル内のゲート長をメモリセル以外の周辺部の回路におけるトランジスタのゲート長より短くしたことにより、メモリセル部分の低電圧化に伴って、半導体プロセス技術のデザインルールとは別にメモリセル部分のスケーリングが可能となり、全体の集積化が可能となる。
【００１９】
（４）書き込み時の電圧が「Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄ（ｐチャネル）」または「Ｖｇ＜Ｖｓｕｂ＜Ｖｓ＜Ｖｄ（ｎチャネル）」の関係になるように設定したことにより、すなわち、ソース電圧Ｖｓをセルウェル電圧Ｖｓｕｂとドレイン電圧Ｖｄの間の電圧にしたことにより、バンド間トンネリングによるホットエレクトロンまたはホットホールを効率よく発生させることができるとともに、ソース−ドレイン間の電位差Ｖｄｓを小さくしてメモリセルのゲート長を短くできるようにしたことにより、高集積化が可能となる。
【００２０】
（５）コンタクト抵抗が高くてもよいメモリセル内のドレインコンタクトの径を、メモリセル以外の周辺部の回路におけるドレインコンタクトの径の１／３までの大きさに定めたことにより、ドレインコンタクトの寸法が必要最低限なものとなり、全体の高集積化が可能となる。
【発明を実施するための最良の形態】
【００２１】
各図面を参照して本発明の実施形態について説明する。
図１はこの発明が適用されるｐチャンネルＭＯＮＯＳメモリセルの構造図を示す図である。このメモリセルは、ｐ型半導体基板１１上に形成されたｎ型ウェル（セルウェル）１２、このｎ型ウェル１２の表面付近に所定の間隔を開けて形成されたｐ＋領域（ソース）１３およびｐ＋領域（ドレイン）１４、これら２つのｐ型領域１３，１４の間に形成されたチャンネル領域２０、および、このチャンネル領域２０の上方にチャンネル領域２０を覆うように形成されたＯＮＯ膜およびゲート電極１８を備えている。
【００２２】
ＯＮＯ膜は、酸化シリコンからなるトンネル絶縁膜１５、窒化シリコンからなり注入された電荷（電子）を蓄積する電荷トラップ層１６、および、酸化シリコンからなる絶縁膜１７から構成している。これら３層の膜厚は、トンネル絶縁膜１５が約２．５〜５ｎｍ程度、電荷トラップ層１６が約１０ｎｍ程度、絶縁膜１７が約５ｎｍ程度である。また、ゲート電極１８はポリシリコンで構成している。このメモリセルに対する書き込み時に、後述する書込電位配置で書き込みを行うことにより、ゲート長は極めて短くすることができ、６０ｎｍ以下が実現可能である。
【００２３】
次に、図２を参照して上記ｐチャネルＭＯＮＯＳメモリセルをＮＯＲ接続のアレイ状に接続した構造の不揮発性半導体記憶装置のアーキテクチャについて説明する。
この不揮発性半導体記憶装置では、２つのセルウェル１２がペアになっている。各セルウェル１２には、Ｘ方向１ｋＢ＝８ｋ（８１９２）個×Ｙ方向６４個＝５１２ｋ（５２４２８８）個のメモリセルを形成している。メインビットライン２１は８ｋ本であり、セレクトゲート２４を介して２つのセルウェル１２のうちの一方のサブビットライン２５に接続している。８ｋ本のメインビットライン２１には、それぞれラッチを接続している。このラッチは書き込み動作のベリファイ等にも用いる。セレクトゲート２４は、セルウェル１２とは別のセレクトゲートウェル（ｎ型ウェル）２６内に形成していて、ｐチャネルＭＯＳトランジスタで構成している。セレクトゲートウェル２６の電位は通常ＶＣＣ（たとえば１．８Ｖ）に設定している。セレクトゲート２４のゲート電極は、非選択時にＶＣＣを印加し、選択時に−２．２Ｖを印加する。−２．２Ｖを印加すると、ゲートが導通し、メインビットライン２１を各メモリセルのドレインにつながるサブビットライン２５に接続する。ワード線は、各メモリセルのゲート電極をＸ方向に接続していて、各セルウェル１２毎に６４本設けている。ソース線２３は、各セルウェル１２内の５１２ｋ個のメモリセルに共通である。
【００２４】
なお、電圧ＶＣＣおよび電圧ＧＮＤ（接地電圧）は、メモリセル外部の電源回路から供給する。
【００２５】
図２のＮＯＲ接続の不揮発性半導体記憶装置において、書き込み（プログラム・ベリファイ）、読み出し、消去を行う動作を図３・図４を参照して説明する。図３・図４は、書き込み（プログラム・ベリファイ）、読み出し、消去動作時の電位配置および動作原理を示す図である。
【００２６】
この不揮発性半導体記憶装置では、ＢＢＨＥ注入（BBHE:Band-to-Band tunneling induced Hot Electron）による書き込み時に、ソース電圧Ｖｓをセルウェル電圧Ｖｓｕｂよりも低くしてドレイン電圧Ｖｄに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって等価的にしきい値電圧Ｖｔｈ（絶対値）を高くしたことにより、ソース−ドレイン間でパンチスルーしにくくしている。これにより、ゲート長を０．１μｍ以下、たとえば６０ｎｍ程度にまで短くしたセル構造を実現している。
【００２７】
まず書き込み動作のうちのプログラム動作について説明する。先に説明したようにＭＯＮＯＳメモリセルでは、電荷トラップ層１６として導電性が低い窒化膜を用いているため、トラップされた電子が膜内で移動せず、トラップされた位置に留まる。
メモリセルへの書き込み（プログラム）は、電荷トラップ層１６へ電子を注入することによって行う。電子の注入は、ゲート電極１８とドレイン１４の間に正負の高電圧を印加することによるＢＢＨＥ注入で行い、電子を電荷トラップ層１６へホットエレクトロンを注入する。すなわち、正電位のゲート電極１８と負電位のドレイン１４との高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるＢＢＨＥ注入で電荷トラップ層１６へ電荷を注入する。ただし、ドレイン（＝ビット線）を正電位の範囲で制御できるようにするため、セルウェル１２に正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的に負電位となる。
【００２８】
具体的には、図３・図４に示すように、セルウェル１２にバックゲート電圧Ｖｓｕｂｗとして＋４Ｖを印加し、ドレイン１４（ビット線）を接地電位とする（Ｖｄｗ＝０）。そして、ゲート電極１８（ワード線）にゲート電圧Ｖｇｗとして１０Ｖを印加する。このときソース１３（ソース線）には、ＶＣＣ（＝１．８Ｖ）を印加しておく。
【００２９】
この書き込み時に、ドレイン１４とセルウェル１２との接合面に空乏層が発生するとともに、ドレイン１４内でバンド間トンネリング（ＢＴＢＴ）によるエレクトロン（電子）／ホールペアが生成される。この電子が、上記空乏層の強電界によって加速され、高エネルギを持ったホットエレクトロンとなる。その一部がゲート電極１８に印加された正電圧に吸引されて、トンネル絶縁膜１５を乗り越えて電荷トラップ層１６に注入される。
【００３０】
この電荷の注入は、ソース１３−ドレイン１４間がオフしている状態で行われるため、１０-2程度の注入効率を確保することができ、従来のチャネルホットエレクトロン注入方式に比べて×１０3 程度に高効率化できる。
【００３１】
この場合において、ソース１３にはＶＣＣ（＝１．８Ｖ）を印加していて、ソース−ドレイン間の電位差は１．８Ｖ程度であるため、ゲート長を短くしてもドレイン１４近傍の空乏層がソース１３に到達して導通（パンチスルー）してしまうことがない。また、セルウェル１２に４Ｖのバックゲート電圧が印加されているため、ソース−ドレイン間のしきい値電圧Ｖｔｈ（絶対値）が相対的に高くなるバックゲート効果が生じて、書き込み時の導通をさらに抑制することができる。
【００３２】
また、上記のように、プログラム時にセルウェル１２に適当な正のバックゲート電圧を印加することにより、ドレイン（ビット線）を０Ｖ〜ＶＣＣ（正電位）の範囲で制御すればよくなり、書き込み時に高速な動作を要求されるＹ系（ビット線）の周辺回路を高性能のＶＣＣトランジスタを用いた正電圧回路で形成することができ、高速書き込みおよび回路構成の簡略化が実現できる。
【００３３】
ここで、ビットの書き込み（電子の注入）は、しきい値Ｖｔｈが所定の電圧になるまでベリファイしながら少しずつ繰り返し行うため、書き込みが行われたビットのしきい値はほぼ同一であり、電子を注入しすぎて、セルがデプレッション化してしまうことはない。
【００３４】
次に、書き込み動作のうちのベリファイ時の動作について説明する。ベリファイは、ビットの書き込み時に、しきい値Ｖｔｈが所定電位になっているかを確認するため、プログラムと交互に繰り返し実行される動作である。
【００３５】
高速書き込みを実現するためには、上記プログラムとベリファイの動作切り換えを高速に行う必要がある。上記プログラム時の動作では、セルウェル１２にバックゲート電圧を印加していて、プログラム／ベリファイの切り換え時に寄生容量の大きいセルウェルの電圧をＶＣＣ〜４Ｖに高速に変化させることは困難である。そこで、この実施形態では、セルウェル１２にバックゲート電圧（４Ｖ）を印加したままベリファイを行う。
【００３６】
ベリファイ動作では、セルウェル１２の電圧が４Ｖのままであるため、ワード線２２（ゲート電極１８）は、通常の読み出し時の電圧（−２．２Ｖ；後述）よりも高い電圧、例えば−５Ｖに設定される。この状態で、ソース線２３とビットライン２１，２５をＶＣＣに充電したのち、ソース線２３をＧＮＤに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットライン２１，２５は放電され、ＧＮＤになる。プログラムが完了していない場合にはビットライン２１，２５はＶＣＣのままである。このビットラインの電位をラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットライン電圧を決定する。すなわち、ラッチされた電位がＶＣＣのビットラインのみ次のプログラムパルス印加時に再度電子の注入を行うようにする。
【００３７】
このように、セルウェル１２にバックゲート電圧（４Ｖ）が印加された状態でベリファイを行うようにしたことにより、プログラム／ベリファイの切り換えが高速に行われ、ビットの高速書き込みを実現することができる。
【００３８】
一方、読み出し（リード）動作は、書き込み動作に比べて高速の動作が要求され、ビット線のみならずワード線の高速切り換えも必要であるため、セルウェル１２に印加されるバックゲート電圧を通常の電圧（ＶＣＣ＝１．８Ｖ）とし、ワード線に印加する読み出し電圧を−２．２Ｖとしている。
【００３９】
次に、読み出し動作について説明する。読み出し時には、セルウェル１２にバックゲート電圧としてＶＣＣを印加し、ソース線２３（ソース１３）にＶＣＣ（＝１．８Ｖ）を印加する。読み出し対象のビットライン２１，２５（ドレイン１４）をＧＮＤにしたのち、読み出し対象のワード線２２（ゲート電極１８）をＶＣＣから読み出し電圧Ｖｇｒ＝−２．２Ｖに変化させる。これにより、この電位配置でセルがプログラム状態であればビットライン２１，２５はＶＣＣに上昇し、非プログラム状態であればＧＮＤのままである。
【００４０】
次に、消去動作について説明する。消去の方法は、ＦＮ（Fowler-Nordheim）トンネルによる引き抜きと、基板ホットホール注入による消去方法とがある。
【００４１】
まず、ＦＮトンネルによる引き抜きについて説明する。消去は、セルウェル１２単位で行う。セルウェル１２およびソース線２３はＶＣＣのまま、または６Ｖを印加し、ワード線２２（ゲート電極１８）に−１３Ｖまたは−８Ｖの高電圧を印加し、サブビットライン２５（ドレイン１４）をフローティングにする。これにより、ゲート電極１８とセルウェル１２との間に大きな電位差が生じ、電荷トラップ層１６にトラップされている電子がＦＮトンネル効果によってトンネル絶縁膜１５を通過してセルウェル１２に飛び移ることにより引き抜かれる。
【００４２】
次に、基板ホットホール注入による消去方法を説明する。セルウェル１２は−１Ｖ、セレクトゲートを閉じてサブビットライン２５（ドレイン１４）をオープンにする。ワード線２２（ゲート電極１８）に−１３Ｖを印加し、ソース線２３（ソース１３）に−４Ｖを印加する。このように電圧を印加することにより、ｐ型基板１１、ｎウェル１２およびソース１３がｐｎｐバイポーラトランジスタとして機能し、ｐ型半導体基板１１からソース１３に向けてホールが放出される。一方、ゲート電極１８には負の高電圧が印加されているため、ホールの一部はゲート電極方向に引き寄せられトンネル絶縁膜１５を通過して電荷トラップ層１６に突入する。このホールの正電荷により電子の負電荷がキャンセルされ、その結果電荷トラップ層１６の電荷はイレーズされる。
【００４３】
以上の電位配置および動作により、Ｙ系の回路をＧＮＤ−ＶＣＣで動作する高速の回路で構成することができる。
【００４４】
以上説明したように、この実施形態では、バックゲート電圧を印加してソースにドレイン電圧とソース電圧の中間の電圧を印加して、Ｖｇ＜Ｖｓｕｂ＜Ｖｓ＜Ｖｄの関係としたことにより、ドレイン−ソース間に掛かる電圧が下がることと、バックゲート効果により等価的にＶｔｈ（絶対値）が高くなるためにパンチスルーしにくくなり、これによって、ゲート長のスケーラビリティ（短ゲート化）を大幅に改善することが可能になり、ＮＯＲ型の構造において、０．１μｍ以下のゲート長を実現することも困難でなくなった。
【００４５】
なお、ｐチャンネルの場合には、Ｖｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄの関係となるように定めることによって、上記のｎチャンネルの場合と同様の作用効果を奏する。
【００４６】
次に、メモリセルの構造および寸法関係について図５を基に説明する。
図５は図２に示したＹ方向の複数のメモリセル部分の断面図である。ｐ型半導体基板（不図示）上に形成されたｎ型ウェル（セルウェル）１２の表面付近には、ｐ＋領域（ソース）１３およびｐ＋領域（ドレイン）１４、これら２つのｐ型領域１３，１４の間に形成したチャンネル領域２０およびこのチャンネル領域２０の上方にチャンネル領域２０を覆うようにＯＮＯ膜およびゲート電極１８を形成している。また、ｐ領域１３，１４には隣接するセルとの境界部分にソース線コネクト３１およびドレインコンタクト３２を形成している。さらにドレインコンタクト３２の上部にはコンタクトプラグ３３を形成していて、さらにその上部には、図２に示したＹ方向に伸びるサブビットライン２５でそれらのコンタクトプラグ３３同士を順に接続している。
【００４７】
図５において、ソース線コネクト３１の中心線からドレインコンタクト３２の中心線までの範囲（セルピッチ）Ｃが１つのメモリセルの単位となる。ここで、プロセス技術で決まるデザインルールをＦとすると、上記セルピッチＣの幅を２Ｆで構成する。このとき、チャンネル領域２０の幅（ゲート長）を０．５Ｆ、ソース線コネクト３１およびドレインコンタクト３２の幅をそれぞれ０．５Ｆ、さらにチャンネル領域２０とソース線コネクト３１，ドレインコンタクト３２までの間隔をそれぞれ０．５Ｆで構成する。
【００４８】
既に述べたように、デザインルールＦのプロセスとは、半導体プロセスの前半工程における素子分離・ゲート形成での最小ライン／スペースをＦ／Ｆで形成するプロセスであるが、ラインのみをＦ以下にすることは後述するように可能であり、ここではゲート長をＦ以下とする。具体的には、ゲート長をセルピッチＣの１／２未満（望ましくは１／３〜１／４）とする。
【００４９】
一方、メモリセルのゲートとそれに隣接するメモリセルのゲートとの間にはソース線コネクト３１およびドレインコンタクト３２を形成する必要があるため、ゲート−ゲート間のスペースはＦ以上（最小１．５Ｆ程度）とする。この第１の実施形態に係る不揮発性半導体記憶装置の書き込み方法によれば、書き込み時の電流が小さいため、通常のＮＯＲ型フラッシュメモリに比べてコンタクト抵抗が大きくても許容できる。そのため、通常のＮＯＲ型フラッシュメモリよりも、ソース線コネクト３１およびドレインコンタクト３２の径を小さくできる。たとえば、書き込み時のドレイン電流は従来１００μＡとして、コンタクト抵抗が１ｋΩであってもコンタクト部分での降下電圧が０．１Ｖにもなるので、コンタクト抵抗は１ｋΩ程度に抑える必要がある。この第１の実施形態では、書き込み時よりも読み出し時の電流が多く流れるが、それでも数μ〜１０μＡ程度であるので、コンタクト抵抗は１０ｋΩ程度で良い。そのため、ドレインコンタクト３２のコンタクト径は従来の１／３程度とすることができる。このことは、メモリセル内のコンタクトホールの径を、メモリセル外の周辺部の回路におけるトランジスタのコンタクトホールの径の１／３の大きさにする、と言うことと実質的に等価である。
【００５０】
メモリセル以外の周辺部の回路で外部電源をハンドリングするトランジスタについては、通常のデザインルールに従って、チャンネル領域２０の幅（ゲート長）をＦ、ソース線コネクト３１およびドレインコンタクト３２の幅をそれぞれＦ、さらにチャンネル領域２０とソース線コネクト３１，ドレインコンタクト３２までの間隔をそれぞれＦで構成する。したがって、このトランジスタのセルピッチＣは４Ｆとなる。このようなメモリセル以外の周辺部の回路で外部電源をハンドリングするトランジスタについては、メモリセルのトランジスタと異なり、必要なドレイン電流を１００μＡとしても、コンタクト部分での降下電圧を０．１Ｖ程度に抑えるためには、コンタクト抵抗を１ｋΩ程度に抑える必要がある。そのため、逆にドレインコンタクトの径をデザインルールＦとして定めるのが一般的である。
【００５１】
図６はデザインルールＦ以下のゲート長を実現するためのプロセスの例を示す図である。（Ａ１），（Ｂ１）で示す方法では、まず（Ａ１）のように、ｎ型ウェル１２の上部にＯＮＯ膜を形成し、さらにその表面にゲート電極膜１８´を形成し、その表面のゲート形成用のフォトレジスト膜ＰＲをパターンニングする。
【００５２】
その後、（Ｂ１）のように、等方性エッチングによってフォトレジストＰＲのパターンを、線幅が０．５Ｆ、隣接するゲート間のスペースが１．５Ｆとなるように細線化する。
【００５３】
その後、ゲート電極１８´およびＯＮＯ膜をエッチングすることによって、図５に示したようなＯＮＯ膜およびゲート電極１８を形成する。
【００５４】
また図６の（Ａ２），（Ｂ２）で示す方法では、まず（Ａ２）のように、丁度（Ａ１）で示す状態でゲート電極１８´およびＯＮＯ膜をエッチングし、ライン／スペースがＦ／Ｆのパターンを形成する。その後、（Ｂ２）に示すように、ゲート電極１８´およびＯＮＯ膜部分を等方性エッチングによって細線化する。これにより、線幅０．５Ｆ、スペース１．５Ｆのパターン化を行う。
【００５５】
次に、第２の実施形態に係る不揮発性半導体記憶装置について図７〜図１０を基に説明する。
この第２の実施形態に係る不揮発性半導体記憶装置は、セルフアラインコンタクトによって径がＦ以下のコンタクトを形成するようにしたものである。
【００５６】
図７は、連続する複数のメモリセル部分の断面図である。（Ａ）に示す状態は、図６で示した方法によってＯＮＯ膜およびゲート電極１８およびゲート電極１８上のシリコン窒化膜ＳｉＮをパターニングした後、その両側部にシリコン窒化膜ＳｉＮサイドウォールを形成した状態である。この時、窒化膜サイドウォールＳＷの下端部の幅は０．５Ｆとし、隣接する窒化膜サイドウォールとの間隔も０．５Ｆとなるように形成している。
【００５７】
その後（Ｂ）に示すように、ゲート電極１８の上部の窒化膜の上面から所定の高さまで
ＣＶＤによってＳｉＯ2膜を製膜する。
【００５８】
その後、図８の（Ａ）に示すように、コンタクトホール形成のためのフォトレジストＰＲのパターニングを行う。この時、フォトレジストＰＲのライン、スペースおよびホール径はそれぞれＦである。そしてＳｉＯ2膜をエッチングにより除去する。この時、シリコン窒化膜ＳｉＮはエッチングされない。
【００５９】
その後、（Ｂ）に示すようにソース線ストライプ部分およびドレインコンタクト部分にＣＶＤでタングステンをデポジションし、その後ＣＭＰなどによってエッチバックする。これにより同図の（Ｂ）に示すようにソース線コネクト３１とドレインコンタクト３２を形成する。
【００６０】
その後、図９の（Ａ）に示すように、図８の（Ｂ）に示した状態から表面にＳｉＯ2膜を形成し、上記ドレインコンタクト３２部分にコンタクトホールを形成し、図９の（Ｂ）に示すようにコンタクトプラグ３３を形成する。その後、配線層（メタルインターコネクト）のデポジションを行い、それをサブビットライン２５としてパターニングする。
【００６１】
図１０はこのようにして構成した不揮発性半導体記憶装置の各部の断面図である。（Ｃ）はＹ軸方向（ビット線に平行方向）な断面図、（Ａ）は（Ｃ）に示すＡ−Ａ部分の断面図、（Ｂ）は（Ｃ）に示すＢ−Ｂ部分の断面図である。ここで、ゲート電極は（Ａ）に示すようにワード線ＷＬでＸ方向に連続している。また、ソースは（Ｂ）に示すようにソース線コネクト３１でＸ方向に連続している。
なお、各メモリセルのＸ方向の隣接する間にはＳＴＩ（shallow trench isolation）を設けて素子分離を行っている。
【実施例】
【００６２】
出願人は、ｐチャネルＭＯＮＯＳメモリセルを試作して、各部寸法の実現性と書込性能を評価した。図１１，図１２は、試作したメモリセルの縦断面の透過型電子顕微鏡（ＴＥＭ）写真である。図１２は、図１１の写真のＯＮＯ膜付近の拡大写真である。
【００６３】
このメモリセルは、Ｆ＝１８０ｎｍプロセスによるものであり、トンネル絶縁膜、電荷トラップ層、電荷トラップ層上の絶縁膜の膜厚が、それぞれ３ｎｍ、８ｎｍ、６ｎｍであり、図１において説明したスケールとほぼ一致している。ゲート長は６２ｎｍである。ポリシリコンのゲート電極は、導電性を確保するために２００ｎｍの厚みに製膜している。
【００６４】
この構造のメモリセルに、ゲート電圧Ｖｇ＝１１Ｖ、セルウェル電圧（バックゲート電圧）Ｖｓｕｂ＝４．２Ｖ、ソース電圧Ｖｓ＝１．８Ｖ、ドレイン電圧Ｖｄ＝０Ｖの条件で書込テストを行ったところ、１μ秒で書込が完了し、ゲート長の短縮化および書き込み速度の高速化の双方を満足していることがわかった。
【００６５】
次に、従来の不揮発性半導体記憶装置と本発明の不揮発性半導体記憶装置について、その酸化膜換算実効ゲート絶縁膜厚に対するゲート長の関係を、図１３・図１４を基に説明する。
図１３は酸化膜換算実効ゲート絶縁膜厚に対するゲート長の数値表、図１４はそれをグラフ化したものである。図１４において、菱形マークはフローティングゲートのＮＯＲ型のＩＴＲＳ予測、四角マークはＭＯＮＯＳ型のＩＴＲＳ予測、三角マークはフローティングゲートＮＯＲ型の実在する例、アスタリスクマークはＭＯＮＯＳ型の実在するものの例である。さらに丸マークは本発明による不揮発性半導体記憶装置の例である。
【００６６】
ここでＭＯＮＯＳ型の例は、ボトム酸化膜厚、窒化膜厚、トップ酸化膜厚から、酸化膜換算実効ゲート絶縁膜厚を算出する際、窒化膜ＳｉＮの比誘電率が酸化膜ＳｉＯ2の比誘電率の約２倍であるので、窒化膜厚を等価的に１／２とし、この３層の合計膜厚を「実効ゲート絶縁膜厚」として表している。また、フローティングゲートＮＯＲについては、容量結合比（カップリング比）が約０．７であるので、トンネル絶縁膜厚をカップリング比０．７で除したものを実効ゲート絶縁膜厚としている。データ番号No３０は図１５に示した不揮発性半導体記憶装置、No２８は図１６に示した不揮発性半導体記憶装置にそれぞれ対応している。
【００６７】
従来の不揮発性半導体記憶装置においては、酸化膜換算実効ゲート絶縁膜厚はデータ保持特性によって下限が定まり、ゲート長はパンチスルー限界によって定まる。そのため、従来の不揮発性半導体記憶装置においては、酸化膜換算実効ゲート絶縁膜厚とゲート長とはほぼ比例関係にある。図１４に示すように、従来技術による不揮発性半導体記憶装置では、酸化膜換算実効ゲート絶縁膜厚に対するゲート長の比が１０以上（１０以上２２未満）の範囲に存在している。これに対し、本発明では、酸化膜換算実効ゲート絶縁膜厚が１３ｎｍ、ゲート長が６２ｎｍであるので、酸化膜換算実効ゲート絶縁膜厚に対するゲート長の比が１０未満である。
【００６８】
従来の不揮発性半導体記憶装置における酸化膜換算実効ゲート絶縁膜厚に対するゲート長の関係を示すプロット点の一群と、本発明の不揮発性半導体記憶装置の酸化膜換算実効ゲート絶縁膜厚に対するゲート長の関係を示すプロット点（丸マーク）とを対比すると、本発明の不揮発性半導体記憶装置の酸化膜換算実効ゲート絶縁膜厚に対するゲート長は、従来の不揮発性半導体記憶装置の酸化膜換算実効ゲート絶縁膜厚に対するゲート長に比べて明らかに短い。したがって、本発明によれば、従来にものに比べて突出して集積度の高い不揮発性半導体記憶装置を構成できることがわかる。
【図面の簡単な説明】
【００６９】
【図１】この発明が適用されるｐチャンネルＭＯＮＯＳメモリセルの構造を示す図である。
【図２】同ｐチャネルＭＯＮＯＳメモリセルをＸＹに配列してＮＯＲ接続アレイを構成した場合のアーキテクチャを示す等価回路図である。
【図３】同ＮＯＲ接続アレイにおける書込（プログラム）時、ベリファイ時、消去時、読出時の電位配置を示す図である。
【図４】プログラム時の断面構造における電位配置を示す図である。
【図５】Ｙ方向の複数のメモリセル部分の断面図である。
【図６】デザインルールＦ以下のゲート長を実現するためのプロセスの例を示す図である。
【図７】連続する複数のメモリセル部分の所定の製造工程での断面図である。
【図８】連続する複数のメモリセル部分の所定の製造工程での断面図である。
【図９】連続する複数のメモリセル部分の所定の製造工程での断面図である。
【図１０】不揮発性半導体記憶装置の各部の断面図である。
【図１１】試作したｐチャネルＭＯＮＯＳメモリセルの縦断面の透過型電子顕微鏡写真を示す図である。
【図１２】同透過型電子顕微鏡写真の拡大図である。
【図１３】従来の不揮発性半導体記憶装置と本発明の不揮発性半導体記憶装置について、その酸化膜換算実効ゲート絶縁膜厚の膜厚に対するゲート長の関係を数値で示す図である。
【図１４】従来の不揮発性半導体記憶装置と本発明の不揮発性半導体記憶装置について、その酸化膜換算実効ゲート絶縁膜厚の膜厚に対するゲート長の関係をグラフ化した図である。
【図１５】従来のＮＯＲ構造のメモリセルの寸法例を示す図である。
【図１６】従来のＮＯＲ構造のメモリセルの寸法例を示す図である。
【符号の説明】
【００７０】
１１−ｐ型半導体基板
１２−ｎ型ウェル（セルウェル）
１３−ソース（ｐ＋領域）
１４−ドレイン（ｐ＋領域）
１５−トンネル絶縁膜
１６−電荷トラップ層（窒化膜）
１７−上部絶縁層
１８−ゲート電極
２０−チャンネル領域
２１−メインビット線
２２−ワード線
２３−ソース線
２４−セレクトゲート
２５−サブビット線
２６−セレクトゲートウェル（ｎ型ウェル）
３１−ソース線コネクト
３２−ドレインコンタクト
３３−コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図１４】
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【図１１】
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【図１２】
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【図１５】
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【図１６】
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