(57)【要約】【課題】回路領域間のノイズ伝搬を好適に抑制することのできる半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１０上のアナログ−デジタル回路領域間には、ダミー拡散層１４の配置された回路分離領域が形成されている。ダミー拡散層１４には、その形成基材となるｐウェル１２とは逆の導電型であるｎ導電型の不純物が導入され、またその上表面Ｓｂは、シリコン基板１０の主表面Ｓａからシリコン基板１０の内部に掘り下げられている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上の２つの回路領域間に、ダミー拡散層の配置された回路分離領域が設けられ、
前記ダミー拡散層の上表面が、前記半導体基板の主表面から掘り下げられてなる
ことを特徴とする半導体装置。
【請求項２】
前記掘り下げられた前記ダミー拡散層には、該ダミー拡散層の形成基材とは逆の導電型の不純物が導入されてなる請求項１に記載の半導体装置。
【請求項３】
前記回路分離領域は、アナログ回路領域とデジタル回路領域との間に設けられる請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上の２つの回路領域間に、ダミー拡散層の配置された回路分離領域が設けられた半導体装置を製造する方法であって、
前記ダミー拡散層の形成部位における前記半導体基板の主表面を掘り下げる第１の工程と、
その主表面の掘り下げられた前記ダミー拡散層の形成部位に不純物を導入して前記ダミー拡散層を形成する第２の工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の工程において前記ダミー拡散層に導入される不純物を、該ダミー拡散層の形成基材とは逆の導電型の不純物とした請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の主表面上に形成される双極性トランジスタの電極加工と同時並行して、前記第１の工程での掘り下げを行うことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記回路分離領域は、アナログ回路領域とデジタル回路領域との間に設けられる請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板上の２つの回路領域間のノイズ伝搬の抑制に係る構造及び製造技術の改良に関する。
【背景技術】
【０００２】
半導体装置に複数の回路が混在する場合、各回路間でのノイズ伝搬が問題となる。特にアナログ回路とデジタル回路とを含む集積回路を備える半導体装置では、高速動作するデジタル回路において発生する高周波ノイズが、ノイズの影響を受けやすいアナログ回路に伝搬され、アナログ回路の動作を阻害することがある。こうした回路間のノイズ伝搬は、シリコン基板の主表面に絶縁層の形成された大面積の回路分離領域を回路間に介設することで低減することができる。
【０００３】
半導体装置の集積密度の向上に伴って、そうした回路分離領域の形成は、浅溝素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）プロセスを利用して行われるのが一般的となっている。ＳＴＩプロセスでは、まずシリコン基板の拡散層領域をマスクしてエッチングを行うことで、絶縁層形成部分のシリコン基板表面に、所定深さのトレンチを形成する。次にシリコン基板上に酸化膜を堆積させて、トレンチ内に酸化膜を埋設する。そしてトレンチからはみ出した酸化膜の不要部分を、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって除去して、シリコン基板の主表面を平坦化することで、絶縁分離構造が形成される。
【０００４】
なお回路分離領域のような表面積の大きい絶縁分離構造では、上記ＣＭＰ処理に際して、その中央部付近が過剰に研磨されてしまって皿状に窪んでしまう、いわゆるディッシングが発生する虞がある。そこで従来、例えば特許文献１に見られるように、回路分離領域にダミー拡散層を配置して、回路分離領域の絶縁分離構造を細分化することで、ディッシングの発生を防止することがなされている。
【特許文献１】特開２００２−１９０５１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような回路分離領域へのダミー拡散層の配置は、上記ディッシングの発生抑制には有効ではあるが、ダミー拡散層がノイズの伝搬経路となるため、ノイズ伝搬の抑制効果は制限されてしまう。また他の拡散層やゲート電極のサリサイド化処理に伴い、ダミー拡散層上にもサリサイド層が形成されてしまい、そのサリサイド層の形成されたダミー拡散層の表層を通じたノイズの伝搬経路が形成されてしまうこともある。
【０００６】
ちなみに特許文献１には、そうしたダミー拡散層の表層を通じたノイズ伝搬抑制に係る技術が提案されている。同文献１に記載の半導体装置では、図５に示すように、回路分離領域のシリコン基板５０の主表面側には、絶縁分離層５１によって区画された複数のダミー拡散層５２が配置されている。更にこの半導体装置では、そのダミー拡散層５２の上表面を覆うように、ダミーゲート電極５３が形成されている。こうした半導体装置では、ダミーゲート電極５３によって、ダミー拡散層５２上へのサリサイド層の形成が防止されるようになる。そのため、こうした半導体装置では、ダミー拡散層５２の表層を通じたノイズ伝搬を抑制することが可能となる。しかしながら、ダミーゲート電極５３を形成するのみでは、主たるノイズの伝搬経路であるウェル内のノイズ伝搬については何らの抑制効果も奏し得ないことから、例えば３重ウェル構造のような、ウェル内のノイズ伝搬抑制する
ための別途の構造が必要となって、半導体装置の構造が更に複雑化してしまう虞もある。
【０００７】
本発明は、こうした実状に鑑みてなされたものであって、その解決しようとする課題は、回路領域間のノイズ伝搬を好適に抑制することのできる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、半導体基板上の２つの回路領域間に、ダミー拡散層の配置された回路分離領域が設けられ、前記ダミー拡散層の上表面が、前記半導体基板の主表面から掘り下げられてなることをその要旨とする。
【０００９】
上記構成では、ダミー拡散層の上表面の掘り下げによって、回路分離領域の表層を通じたノイズ伝搬の経路長が増大されるようになる。これにより、回路分離領域の表層を通じたノイズの伝搬経路の電気抵抗が高まることとなり、同表層を通じたノイズの伝搬が抑制されるようになる。
【００１０】
なおダミー拡散層は、半導体基板やその半導体基板に設けられたウェルなどをその形成基材として、イオン注入等を用いてそうした形成基材に不純物を導入することで形成されるが、請求項２に記載の構成では、そうした形成基材とは逆の導電型の不純物がダミー拡散層に導入されている。そうした場合、逆の導電型となったダミー拡散層とその形成基材との間には容量結合が発生し、ダミー拡散層と形成基板との間のノイズの低周波数成分の伝搬を抑制することができる。またダミー拡散層とその形成基材とが静電的に分離されて、形成基材を通じたノイズの伝搬経路が狭小化されることから、そうしたノイズの伝搬経路の電気抵抗が高まって、ノイズの高周波数成分についてもその伝搬を抑制することができる。そのため、回路分離領域の表層を通じたノイズの伝搬に加え、ダミー拡散層の形成基材の内部を通じたノイズの伝搬についても抑制されるようになる。
【００１１】
一方、請求項４に記載の発明は、半導体基板上の２つの回路領域間に、ダミー拡散層の配置された回路分離領域が設けられた半導体装置を製造する方法であって、前記ダミー拡散層の形成部位における前記半導体基板の主表面を掘り下げる第１の工程と、その主表面の掘り下げられた前記ダミー拡散層の形成部位に不純物を導入して前記ダミー拡散層を形成する第２の工程と、を備えることをその要旨とする。
【００１２】
上記製造方法によれば、上表面が半導体基板の主表面から掘り下げられたダミー拡散層の配置された回路分離領域を有する半導体装置が製造されるようになる。こうして製造された半導体装置では、ダミー拡散層の上表面の掘り下げによって回路分離領域の表層でのノイズ伝搬の経路長が増大されて、格別な層構造を新規に追加形成せずとも、回路分離領域の表層を通じたノイズの伝搬が抑制されるようになる。
【００１３】
なお請求項５に記載のように上記第２の工程においてダミー拡散層に導入される不純物を、該ダミー拡散層の形成基材とは逆の導電型の不純物とすれば、ダミー拡散層とその形成基材との間には容量結合が発生し、またダミー拡散層とその形成基材とが静電的に分離されて形成基材が薄膜化されるようになる。そのため、回路分離領域の表層を通じたノイズの伝搬に加え、ダミー拡散層の形成基材の内部を通じたノイズの伝搬についても抑制可能な半導体装置を製造することができる。
【００１４】
ところで双極性トランジスタの形成に際しては、コレクタウェル上にベース用のシリコン層をエピタキシャル成長によって形成することがある。このようなシリコン層やエミッタ用のポリシリコン膜を加工する場合、ダミー拡散層の上表面を敢えてマスクせずに露出させておけば、各層のオーバーエッチングによってダミー拡散層の上表面が掘り下げられ
るようになる。こうして請求項６に記載のように双極性トランジスタの電極加工と同時並行してダミー拡散層の上表面を掘り下げるようにすれば、新規な製造工程を追加することなく、上記半導体装置の製造を行うことができるようになる。
【００１５】
なお上記各構成及び製造方法は、請求項３や請求項７に記載のように、高速動作されて高周波ノイズを発生するデジタル回路領域とそうした高周波ノイズの影響を受け易いアナログ回路領域と間に回路分離領域の設けられた半導体装置及びその製造に適用することで、より顕著な効果が奏せられるようになる。
【発明の効果】
【００１６】
本発明の半導体装置及びその製造方法によれば、回路領域間のノイズ伝搬を好適に抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の半導体装置及びその製造方法を具体化した一実施形態を、図１〜図３を参照して詳細に説明する。
【００１８】
図１は、本実施形態の半導体装置の部分断面構造を示している。同図に示すようにシリコン基板１０には、アナログ回路の形成されるアナログ回路領域と、デジタル回路が形成されるデジタル回路領域とが形成され、それら両回路領域の間には、回路分離領域が形成されている。回路分離領域の幅は、１００〜２００マイクロメータ程度となっている。
【００１９】
なおシリコン基板１０の主表面Ｓａ上には、酸化シリコンからなる絶縁膜層１１が積層されている。絶縁膜層１１の上部には、各素子等を電気接続するアルミニウム信号配線が形成されている。そしてそうした信号配線として、アナログ回路領域とデジタル回路領域と電気接続する信号配線１５が、回路分離領域を跨ぐように形成されている。
【００２０】
同図１に示されるシリコン基板１０の断面部分では、そのアナログ回路領域に双極性トランジスタ２０が形成され、デジタル回路領域にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３０が形成されている。なお同図に示される断面では、アナログ回路領域及びデジタル回路領域の一部のみが表示されており、アナログ回路領域及びデジタル回路領域には、それ以外にも多数の素子がそれぞれ形成されている。
【００２１】
アナログ回路領域の双極性トランジスタ２０は、シリコン基板１０内に形成されたｎ導電型のコレクタウェル２１と、そのコレクタウェル２１上に形成されたベース領域２２及び更にそのベース領域２２上に形成されたエミッタ領域２３を備えて構成されている。
【００２２】
ベース領域２２は、コレクタウェル２１上にエピタキシャル成長させたｐ導電型のエピタキシャルシリコン層によって形成されている。またエミッタ領域２３は、化学気層成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｓｐｏｓｉｔｉｏｎ）法を用いてベース領域２２上に成膜されたｎ導電型のポリシリコン層によって形成されている。なおコレクタウェル２１の表面は、ＳＴＩプロセスによって形成された絶縁分離層１３によって２つの活性領域に区画されている。こうして区画された２つの活性領域の一方には、上記ベース領域２２及びエミッタ領域２３が、もう一方には、高濃度のｎ導電型の不純物が注入されたコレクタ引出部２４が形成されている。またシリコン基板１０の主表面Ｓａ下には、こうした双極性トランジスタ２０の周囲を囲むように、ＳＴＩプロセスにて形成された絶縁分離層１３が形成されている。
【００２３】
一方、デジタル回路領域のＣＭＯＳトランジスタ３０は、シリコン基板１０内に形成されたｎウェル３１上に形成されたｐＭＯＳ、及び同じくシリコン基板１０内に形成された
ｐウェル上に形成されたｎＭＯＳによって構成されている。ｐＭＯＳは、ｎウェル３１の表面下に形成されたｐ導電型の拡散層によってそれぞれ構成されるソース３２及びドレイン３３と、それら両領域間のシリコン基板１０の主表面上に絶縁膜を介して配設された、ｐ導電型のポリシリコンゲート３４とを備えて構成されている。またｎＭＯＳは、ｐウェル３８の表面下に形成されたｎ導電型の拡散層によってそれぞれ構成されるソース３５及びドレイン３６と、それら両領域間のシリコン基板１０の主表面上に絶縁膜を介して配設された、ｎ導電型のポリシリコンゲート３７とを備えて構成されている。シリコン基板１０の主表面Ｓａ下には、上記ｐＭＯＳとｎＭＯＳとを区画し、且つＣＭＯＳトランジスタ３０の周囲を囲むように、ＳＴＩプロセスにて形成された絶縁分離層１３が形成されている。
【００２４】
さてこうしたアナログ回路領域とデジタル回路領域との間に介設された回路分離領域のシリコン基板１０内にはｐウェル１２が形成され、その主表面側にはｎ導電型の不純物の導入されたダミー拡散層１４が複数配置されている。また回路分離領域には、各ダミー拡散層１４の周囲を囲むように、ＳＴＩプロセスによって形成された絶縁分離層１３が形成されている。なお同図１には、そうした複数のダミー拡散層１４の内の２つのみが表示されている。
【００２５】
本実施形態の半導体装置では、こうした回路分離領域のダミー拡散層１４の上表面Ｓｂは、シリコン基板１０の主表面Ｓａから掘り下げられており、シリコン基板１０と絶縁膜層１１との界面が、ダミー拡散層１４の部分でシリコン基板１０内に窪んだ形状とされている。なおこうしたシリコン基板１０の主表面Ｓａからのダミー拡散層１４の上表面Ｓｂの掘り下げの深さは、各回路領域の各素子における、ウェルとそのウェル内に形成された拡散層の下層との界面におけるｐｎ接合の形成深さとほぼ同じとなっている。
【００２６】
図２に、以上のように形成された本実施形態の半導体装置での、回路分離領域を介した回路領域間のノイズ伝搬態様を示す。同図に示すように、デジタル回路領域で発生したノイズは、大きくは３つの伝搬経路Ａ〜Ｃを通ってアナログ回路領域に伝搬される。すなわち、回路分離領域のシリコン基板１０の表層やシリコン基板１０と絶縁膜層１１との界面を通る伝搬経路Ａ、回路分離領域のｐウェル１２内部を通る伝搬経路Ｂ、及びシリコン基板１０の基材中を通る伝搬経路Ｃが、ノイズの伝搬経路となっている。このうち、伝搬経路Ｂがノイズの最大の伝搬経路となっている。
【００２７】
さて本実施形態の半導体装置では上述したように、回路分離領域のダミー拡散層１４の上表面Ｓｂがシリコン基板１０の主表面Ｓａから掘り下げられており、上記伝搬経路Ａの経路長は、その分長くなっている。そのため、回路分離領域の表層を通じたノイズの伝搬経路Ａの電気抵抗が高まり、同伝搬経路Ａを通じたノイズの伝搬が抑制される。
【００２８】
また本実施形態の半導体装置では、ダミー拡散層１４にその形成基板となるｐウェル１２とは逆の導電型であるｎ導電型の不純物が導入されており、それら異なる導電型のダミー拡散層１４とｐウェル１２との間に容量結合が発生する。そのため、ダミー拡散層１４−ｐウェル１２間のノイズの低周波数成分の伝搬が抑制される。更にダミー拡散層１４とその形成基材であるｐウェル１２とが静電的に絶縁されて、上記ノイズの伝搬経路Ｂが狭小化されてその電気抵抗が高まるため、同伝搬経路Ｂを通じたノイズの高周波数成分の伝搬についても抑制されるようになる。
【００２９】
更に本実施形態の半導体装置では、ダミー拡散層１４の上表面Ｓｂを掘り下げたことで、回路分離領域上を通る信号配線１５がその分、ダミー拡散層１４から離間されることから、信号配線１５とダミー拡散層１４との間に発生する寄生容量が低減されるようになる。その結果、信号配線１５を通過する信号の劣化が抑制され、その信号により駆動される
素子にノイズの与える影響が低減されるようにもなる。
【００３０】
続いて以上説明した本実施形態の半導体装置の製造態様について、上記回路分離領域の形成に係る製造プロセスを中心に、図３を併せ参照して説明する。
【００３１】
まず図３（ａ）に示すように、シリコン基板１０内に、ＳＴＩプロセスにて絶縁分離層１３を形成するとともに、上記双極性トランジスタ２０のコレクタウェル２１や、回路分離領域のｐウェル１２、ＣＭＯＳトランジスタ３０のｎウェル３１及びｐウェル３８等のウェルを、イオン注入などを用いて形成する。
【００３２】
続いて図３（ｂ）に示すように、シリコン基板１０上に絶縁膜１１ａおよびボリシリコンの積層膜１１ｂを形成した上で、双極性トランジスタ２０のベース領域２２の形成部分およびダミー拡散層１４の形成部分のみを露出させるようにマスクを行って、ベース領域２２を構成するシリコン膜２２ａをエピタキシャル成長させる。そして図３（ｃ）に示すように、シリコン膜２２ａの不要部分のエッチングを行う。このとき、上記ダミー拡散層１４の形成されるｐウェル１２の上表面Ｓｂは、オーバーエッチングによってシリコン基板１０の主表面Ｓａから掘り下げられるようになる。
【００３３】
次に図４（ｄ）に示すように、シリコン基板１０上に、双極性トランジスタ２０のエミッタ領域２３を構成するポリシリコン膜２３ａをＣＶＤ法にて成膜し、イオン注入によってそのドーピングを行う。更に図４（ｅ）に示すように、成膜されたポリシリコン膜２３ａの上に、注入マスクとなる窒化シリコン膜１１ｃを堆積させた上で、図４（ｆ）に示すように、ポリシリコン膜２３ａの不要部分をエッチングを行う。このとき、ダミー拡散層１４の形成されるｐウェル１２の上表面Ｓｂは、再びオーバーエッチングによってシリコン基板１０の主表面Ｓａから更に掘り下げられる。
【００３４】
なお双極性トランジスタ２０の電極となる上記ベース領域２２、エミッタ領域２３の加工に際しては、通常は、その電極形成部以外のシリコン基板１０の主表面Ｓａはすべてマスクされることになる。しかしながら本実施形態では、上述したようにダミー拡散層１４の形成部分の上表面Ｓｂを敢えてマスキングせずに露出させた状態で加工しているため、双極性トランジスタ２０の電極加工に同時並行して、ダミー拡散層１４の上表面Ｓｂがシリコン基板１０の主表面Ｓａから掘り下げられることとなる。
【００３５】
こうして双極性トランジスタ２０の電極加工がなされた後、図４（ｇ）に示すように、イオン注入によるコレクタ引出部２４や外部ベース層の形成が行われ、また上記掘り下げられたダミー拡散層１４の形成部分にｎ型不純物のイオン注入が行われる。なおこうした双極性トランジスタ２０や回路分離領域の各構造の形成と並行して、ＣＭＯＳトランジスタ３０の各ポリシリコンゲート３４，３７の形成や、各ソース３２，３５及び各ドレイン３３，３６の形成なども行われる。そして更にシリコン基板１０上への絶縁膜層１１の形成、及び信号配線や電極の形成を行って、図１に示すような半導体装置が製造される。
【００３６】
以上説明した本実施形態の半導体装置によれば、次の効果を奏することができる。
【００３７】
・ダミー拡散層１４の上表面Ｓｂの掘り下げにより、回路分離領域の表層を通じたノイズ伝搬の経路長が増大されるようになり、その表層を通じたノイズの伝搬を抑制することができる。
【００３８】
・ダミー拡散層１４をその形成基材であるｐウェル１２とは逆の導電型としたことで、両者の間に容量結合が生じ、またダミー拡散層１４とｐウェル１２とが静電的に絶縁されてノイズの伝搬経路が狭小化されるため、ｐウェル１２内部を通じたノイズの伝搬を抑制することができる。
【００３９】
・ダミー拡散層１４を掘り下げたことで、回路分離領域上に形成された信号配線１５がダミー拡散層１４から離間され、それら両者間に発生する寄生容量が低減されるため、信号配線１５の信号劣化を抑制し、ノイズの影響を低減することができる。
【００４０】
・ダミー拡散層１４の上表面Ｓｂの掘り下げを、双極性トランジスタ２０の電極加工と同時並行して行うようにしているため、新規の製造工程を追加することなく、製造することができる。
【００４１】
なお上記実施形態は、以下のように変更して実施することもできる。
【００４２】
・他の構造の製造プロセスの都合上、ダミー拡散層１４の上表面Ｓｂの掘り下げ深さは、各素子のｐｎ結合の形成深さ程度が望ましいが、それよりも浅くても、或いはそれよりも深くても、回路分離領域の表層を通じたノイズ伝搬の経路長が増大されることに変わりはなく、同表層でのノイズ伝搬の抑制が可能である。
【００４３】
・回路分離領域のウェル及びダミー拡散層の導電型をそれぞれ逆としても、すなわちｎ導電型のウェル内にｐ導電型のダミー拡散層を形成するようにしても、回路分離領域のウェル内伝搬ノイズの抑制を図ることができる。また半導体基板自体にダミー拡散層を直接形成する場合には、ダミー拡散層をその半導体基板の導電型とは逆の導電型とすれば、同様にウェル内伝搬ノイズの抑制を図ることができる。
【００４４】
・ウェル内のノイズ伝搬の抑制が特に必要とされないのであれば、ダミー拡散層の導電型をその基材となるウェルの導電型と同じとしても良い。その場合にも、ダミー拡散層の上表面Ｓｂがシリコン基板１０の主表面Ｓａから掘り下げられていれば、回路分離領域表層のノイズ伝搬の抑制、及び回路分離領域上を通過する信号配線の寄生容量の低減を図ることは可能である。
【００４５】
・新規の製造工程の追加が許容されるのであれば、エピタキシャル層の形成に係るウェル上表面の掘り下げとは別途に、ダミー拡散層上表面の掘り下げを行うようにしても良い。またシリコン基板主表面の掘り下げを行う、それ以外の製造工程があれば、そのときに同時並行してダミー拡散層上表面の掘り下げを行うようにしても良い。
【００４６】
・上記実施形態での回路分離領域の構造は、アナログ−デジタル回路領域間以外の回路領域間の絶縁分離に係る構造としても、同様或いはそれに準じた態様で適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る半導体装置における回路分離領域及びその周辺部の断面図。
【図２】同半導体装置での回路分離領域でのノイズ伝搬態様を示す模式図。
【図３】（ａ）〜（ｃ）同半導体装置の製造過程での回路分離領域近傍の断面構造をそれぞれ示す断面図。
【図４】（ｄ）〜（ｇ）同半導体装置の製造過程での回路分離領域近傍の断面構造をそれぞれ示す断面図。
【図５】従来の半導体装置の回路分離領域近傍の断面図。
【符号の説明】
【００４８】
１０…シリコン基板（半導体基板）、１１…絶縁膜層、１１ａ…絶縁膜、１１ｂ…ボリシリコンの積層膜、１１ｃ…窒化シリコン膜、１２…ｐウェル（ダミー拡散層の形成基材）、１３…絶縁分離層、１４…ダミー拡散層、１５…信号配線、２０…双極性トランジスタ、２１…コレクタウェル、２２…ベース領域（双極性トランジスタの電極）、２２ａ…
シリコン膜、２３…エミッタ領域（双極性トランジスタの電極）、２３ａ…ポリシリコン膜、２４…コレクタ引出部、３０…ＣＭＯＳトランジスタ、３１…ｎウェル、３２，３５…ソース、３３，３６…ドレイン、３４，３７…ポリシリコンゲート、３８…、ｐウェル、Ｓａ…シリコン基板の主表面、Ｓｂ…ダミー拡散層の上表面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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