(57)【要約】      （修正有）【課題】  簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる半導体素子の製造方法を得る。【解決手段】  まず、半導体基板１１上にゲート電極１５を形成する。次に、半導体基板上にゲート電極の一方の側面のみに接触するようにレジスト１６を形成する。そして、レジストを収縮又は膨張させることによりゲート電極を傾ける。ここで、ゲート電極の断面形状をΓ型、Ｔ型又はＹ型とするのが好ましい。また、ゲート電極をソース側へ傾けるのが好ましい。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極を形成する工程と、
前記半導体基板上に前記ゲート電極の一方の側面のみに接触するようにレジストを形成する工程と、
前記レジストを収縮又は膨張させることにより前記ゲート電極を傾ける工程とを有することを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲート電極の断面形状をΓ型、Ｔ型又はＹ型とすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ゲート電極をソース側へ傾けることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記ゲート電極の前記レジストと接触させる側面が上になるように前記半導体基板を傾けた状態で前記レジストを形成することを特徴とする請求項１〜３の何れか１項に記載の半導体素子の製造方法。
【請求項５】
前記傾けたゲート電極を覆うようにレジスト材を塗布する工程と、
前記レジスト材上にパッシベーション膜を形成する工程とを有することを特徴とする請求項１〜４の何れか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を高周波化することができる半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子を高周波化するには、ゲート長を短縮し、遮断周波数を大きくすることが最も有効な手段である。しかし、現在のＥＢ（electron beam）露光技術ではゲート長の短縮には限界があり、ゲート長が0.1μｍ程度のゲート電極の製造は困難である。
【０００３】
そのため、従来のMESFET(Metal Semiconductor Field Effect Transistor)やHEMT（High Electron Mobility Transistor）では100GHzを越える高周波化は困難であった。
【０００４】
これに対し、ゲート電極を斜めに形成することでゲート長を短縮する方法が提案されている（例えば、特許文献１〜３参照）。
【０００５】
【特許文献１】特開平５−１２９３４３
【特許文献２】特開平１１−１１１７３３
【特許文献３】特開平５−１４４８４７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の半導体素子の製造方法では、ゲート電極を斜めに形成するために製造工程が複雑になるという問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は、簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる半導体素子の製造方法を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体素子の製造方法は、半導体基板上にゲート電極を形成する工程と、半導体基板上にゲート電極の一方の側面のみに接触するようにレジストを形成する工程と、レジストを収縮又は膨張させることによりゲート電極を傾ける工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００９】
本発明により、簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる。また、これに伴って、遮断周波数を大きくすることができ、半導体素子を高周波化することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
本発明の実施の形態１に係る半導体素子の製造方法について図１〜図４を用いて説明する。
【００１１】
まず、図１（ａ）に示すように、ＧａＡｓ等からなる半導体基板１１上に、ＳｉＮ等からなる絶縁膜１２を形成する。そして、ＥＢ又はフォトリソグラフィにより絶縁膜１２に開口１３を形成する。
【００１２】
次に、図１（ｂ）に示すように、全面にＡｌ等の金属膜１４を形成して開口１３を埋め込む。そして、図１（ｃ）に示すように、フォトリソグラフィにより金属膜１４をパターニングして、断面形状がΓ型のゲート電極１５を形成する。その後、図１（ｄ）に示すように、絶縁膜１２は除去する。以上の工程により、半導体基板上にゲート電極を形成する。
【００１３】
次に、図２（ａ）に示すように、半導体基板１１上の全面にレジスト１６を形成する。そして、露光及び現像工程により、図２（ｂ）に示すように、ゲート電極１５の一方の側面に接触する部分のみ残してレジスト１６を除去する。以上の工程により、半導体基板上にゲート電極の一方の側面のみに接触するようにレジストを形成する。ただし、レジスト１６として、熱処理又は化学処理により収縮又は膨張する材料を用いる。
【００１４】
次に、熱処理又は化学処理により、図３に示すようにレジスト１６を収縮させるか、又は、図４に示すようにレジスト１６を膨張させることにより、ゲート電極１５を傾ける。
【００１５】
以上説明したように、簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる。また、これに伴って、遮断周波数を大きくすることができ、半導体素子を高周波化することができる。
【００１６】
上記の実施の形態１ではゲート電極の断面形状がΓ型の場合について説明したが、ゲート電極の断面形状はこれに限定されず、通常の矩形でも同様の効果を奏する。ただし、ゲート電極の断面形状がΓ型の場合は、ゲート電極の下方にレジストが入り込み、収縮又は膨張の力が入りやすく、より効果的である。
【００１７】
実施の形態２．
実施の形態１ではゲート電極の断面形状がΓ型であった。これに対し、実施の形態２では図５に示すような断面形状がＴ型のゲート電極１７を用いるか、又は、図６に示すような断面形状がＹ型のゲート電極１８を用いる。このようにゲート電極の断面形状がＴ型又はＹ型の場合も、実施の形態１のようにΓ型の場合と同様に、ゲート電極の下方にレジストが入り込み、収縮又は膨張の力が入りやすい。従って、実施の形態２は、実施の形態１と同様の効果を奏する。
【００１８】
実施の形態３．
実施の形態３では、半導体基板１１上にドレイン電極１９とソース電極２０を設け、ゲート電極１５をソース側へ傾ける。これにより、ゲート電極１５の露光位置をソース側へずらさなくても、ドレイン電極１９とゲート電極１５の距離を長くすることができる。従って、ゲートドレイン間容量Ｃｇｄを減少させ、ゲートドレイン間耐圧Ｖｇｄｏを増加させることができる。これにより、半導体素子を高周波化することができるだけでなく、半導体素子を高利得化及び高耐圧化することもできる。
【００１９】
実施の形態４．
実施の形態４では、図８に示すように、ゲート電極１５のレジストと接触させる側面が上になるように半導体基板１１を傾けた状態でレジスト１６を形成する。これにより、ゲート電極１５の上に向けた側面に接触するようにレジスト１６を塗布又は残留させ易くなる。
【００２０】
特に、ゲート電極１５の窪み部分を上方に向けることで、レジスト１６を窪み部分のみに塗布又は残留させ易くなる。
【００２１】
実施の形態５．
実施の形態５では、図９に示すように、傾けたゲート電極１５を覆うようにレジスト材２１を塗布する。そして、このレジスト材２１上にパッシベーション膜２２を形成する。
【００２２】
これにより、傾けたゲート電極の付着強度を向上することができる。また、レジスト材を塗布したことでパッシベーション膜を均一に形成することができる。これによりカバレッジが良くなるため、外界からのデガスや水分によるダメージを受けにくく、耐湿性及び信頼性を向上させることができる。
【００２３】
なお、このレジスト材とパッシベーション膜の構造は、傾きゲート電極以外の通常のゲート電極の半導体素子にも適用することができる。
【００２４】
実施の形態６．
実施の形態６では、図１０に示すように、デュアルゲート２３，２４の間にレジスト１６を形成し、レジスト１６を膨張させることでデュアルゲート２３，２４を外側に傾ける。または、図１１に示すように、デュアルゲート２３，２４の外側にそれぞれレジスト１６を形成し、レジスト１６を収縮させることでデュアルゲート２３，２４を外側に傾ける。
【００２５】
このように本発明をデュアルゲートに適用した場合でも同様の効果を奏する。また、デュアルゲートを採用することで使用可能なドレイン電流が増加するため、デバイスの高利得化を実現することができる。
【００２６】
実施の形態７．
上記の実施の形態１〜６はレジストの収縮又は膨張によりゲート電極を傾けるものであった。これに対し、実施の形態７は、図１２に示すように、半導体基板１１上に形成された２つの配線２５，２６の間にレジスト１６を設けている。これにより、レジスト１６の収縮又は膨張により配線２５，２６間の容量を調整することができる。なお、２つの配線の代わりに２つの抵抗線の間にレジストを形成してもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る半導体素子の製造方法において、ゲート電極を形成する方法を示す断面図である。
【図２】本発明の実施の形態１に係る半導体素子の製造方法において、レジストを形成する方法を示す断面図である。
【図３】本発明の実施の形態１に係る半導体素子の製造方法において、レジストを収縮させることによりゲート電極を傾けた状態を示す断面図である。
【図４】本発明の実施の形態１に係る半導体素子の製造方法において、レジストを膨張させることによりゲート電極を傾けた状態示す断面図である。
【図５】本発明の実施の形態２に係る半導体素子の製造方法において、Ｔ型のゲート電極を用いた場合を示す断面図である。
【図６】本発明の実施の形態２に係る半導体素子の製造方法において、Ｙ型のゲート電極を用いた場合を示す断面図である。
【図７】本発明の実施の形態３に係る半導体素子の製造方法を示す断面図である。
【図８】本発明の実施の形態４に係る半導体素子の製造方法を示す断面図である。
【図９】本発明の実施の形態５に係る半導体素子の製造方法を示す断面図である。
【図１０】本発明の実施の形態６に係る半導体素子の製造方法において、レジストを膨張させることによりゲート電極を傾けた状態示す断面図である。
【図１１】本発明の実施の形態６に係る半導体素子の製造方法において、レジストを収縮させることによりゲート電極を傾けた状態を示す断面図である。
【図１２】本発明の実施の形態７に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００２８】
１１  半導体基板
１５，１７，１８  ゲート電極
１６  レジスト
１９  ドレイン電極
２０  ソース電極
２１  レジスト材
２２  パッシベーション膜
２３，２４  デュアルゲート
２５，２６  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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