(57)【要約】【課題】ゲート電極の少なくともゲート絶縁膜側をハフニウムとシリコンとを含む膜で形成することで、Ｐｏｌｙ−Ｓｉと同等の仕事関数値を得るともに、下地のゲート絶縁膜とハフニウムとの反応性を低減してゲートリークを抑制し、ゲート絶縁膜の薄膜化を実現する。【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムとシリコンとを含む膜からなるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を備えた電界効果トランジスタからなる半導体装置であって、
前記ゲート電極は少なくとも前記ゲート絶縁膜側がハフニウムとシリコンとを含む膜からなる
ことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、ハフニウムとシリコンとに対するシリコンの組成比が２０％以上７０％以下である
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、ハフニウムとシリコンとを含む金属膜からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート電極は、ハフニウムとシリコンとを含む金属膜と、
前記金属膜上に形成した導電膜とからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ゲート電極は、ハフニウムとシリコンと窒素とを含む金属化合物膜からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を備えた半導体装置の製造方法であって、
前記ゲート電極を形成する工程は、少なくとも前記ゲート絶縁膜側をハフニウムとシリコンとを含む膜で形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リーク電流を抑制するとともにゲート絶縁膜を薄膜化することが容易な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタでは、ゲート絶縁膜を２ｎｍ以下の厚さの薄膜にする必要がある。通常、ゲート電極材料には多結晶シリコン（以下Ｐｏｌｙ−Ｓｉという）が用いられてきている。この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点や、Ｐｏｌｙ−Ｓｉ内部へインプラ・拡散等の技術を用いて不純物を導入することが容易なので、不純物の元素や濃度を選択して、ＮチャネルＭＯＳ型電界効果トランジスタ（以下ＮＭＯＳＦＥＴという）およびＰチャネルＭＯＳ型電界効果トランジスタ（以下ＰＭＯＳＦＥＴという）各々に、最適な仕事関数を持つゲート電極を形成し、最適なしきい値を得ることが可能である点が挙げられる。
【０００３】
しかしながら、トランジスタの微細化が進むにしたがって、ゲート電極の空乏化の問題が顕著になってきている。このゲート電極の空乏化はＰｏｌｙ−Ｓｉが半導体であるがゆえに抑制困難な現象である。そこで、Ｐｏｌｙ−Ｓｉに変わって金属膜を直接ゲート絶縁膜上に成膜することによって、ゲート電極の空乏化が抑制できることが広く報告され、金属ゲートの開発が注目されている。
【０００４】
しかし、金属ゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともに同じ値となるので、従来のＰｏｌｙ−Ｓｉゲートのように、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極の仕事関数を調整することが困難になり、適正なしきい値を得ることができない。これを克服するためには、デュアル金属ゲート、すなわち、ＮＭＯＳＦＥＴの金属ゲート電極にはＮ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を有し、ＰＭＯＳＦＥＴの金属ゲート電極にはＰ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を得るように、各々の金属材料を選択することが提案されている（例えば、非特許文献１参照。）。
【０００５】
ＮＭＯＳＦＥＴに適するしきい値を得るためには、４．０ｅＶ近辺の仕事関数を有する金属材料が適している。ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等はＮＭＯＳＦＥＴに適した仕事関数を有しているが、反応性が高く、下地のゲート絶縁膜を還元するという問題点がある（例えば、非特許文献２参照。）。またゲート絶縁膜とゲート電極との反応性が高いので、ゲート絶縁膜が薄くなり、リーク電流が増大する懸念がある。
【０００６】
ゲート電極にハフニウム（Ｈｆ）を用い、ゲート絶縁膜に酸化シリコン（ＳｉＯ2）を用いた場合のリーク特性を評価した。その結果を図９のゲート電圧とリーク電流の関係図によって説明する。図９に示すように、ゲート電圧を高めることによってリーク電流が増大することがわかった。これは、酸化シリコンとの反応性の高いハフニウム（Ｈｆ）によって、酸化シリコン（ＳｉＯ2）のゲート絶縁膜が破壊されるため、リーク電流が増大することを表している。
【０００７】
【非特許文献１】Chang Seo Park、Byung Jin Cho、Dim-Lee Kwong著「Thermally Stable Fully Silicided Hf-Silicide Metal-Gate Electrode」IEEE ELECTRON DEVICE LETTERS  VOL.25,NO.6, JUNE 2004年
【非特許文献２】Y.Akasaka et al.著「Material Selection for the Metal Gate/High-K Transistors」 Ext. Abst. SSDM 2004, p.196
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、ＮＭＯＳＦＥＴに適するしきい値を得るために、４．０ｅＶ近辺の仕事関数を有する金属材料が適していて、そのような金属として、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等があげられるが、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等は反応性が高く、下地のゲート絶縁膜を還元するという問題点がある。その結果、実効的なゲート絶縁膜の厚さが薄くなり、リーク電流が増大する点である。
【０００９】
本発明は、ＭＯＳＦＥＴに適した仕事関数を得る材料を提案するとともに、リーク電流の増加を抑制して、ゲート絶縁膜の薄膜化を可能とすることを課題とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極を備えた電界効果トランジスタからなる半導体装置であって、前記ゲート電極は少なくとも前記ゲート絶縁膜側がハフニウムとシリコンとを含む膜からなることを特徴とする。このゲート電極は、ハフニウムとシリコンとに対するシリコンの組成比が２０％以上７０％以下であることが好ましい。
【００１１】
本発明の半導体装置では、ゲート電極の少なくともゲート絶縁膜側がハフニウムとシリコンとを含む膜からなることから、少なくともゲート絶縁膜との界面はハフニウムとシリコンとの化合物となっているので、ゲート絶縁膜に酸化シリコン膜もしくは酸化シリコンを主成分とする膜を用いても、ハフニウムがゲート絶縁膜と還元反応することが抑制される。またゲート電極の仕事関数を従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数に近づけることができる。
【００１２】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を備えた半導体装置の製造方法であって、前記ゲート電極を形成する工程は、少なくとも前記ゲート絶縁膜側をハフニウムとシリコンとを含む膜で形成する工程を含むことを特徴とする。
【００１３】
本発明の半導体装置の製造方法では、ゲート電極を形成する工程で、少なくともゲート絶縁膜側をハフニウムとシリコンとを含む膜で形成することから、少なくともゲート絶縁膜との界面にはハフニウムとシリコンとの化合物が形成される。このため、ゲート絶縁膜に酸化シリコン膜もしくは酸化シリコンを主成分とする膜を用いても、ハフニウムがゲート絶縁膜と還元反応することが抑制される。またゲート電極が、従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数に近い仕事関数を有するように形成される。
【発明の効果】
【００１４】
本発明の半導体装置は、少なくともゲート絶縁膜との界面にはハフニウムとシリコンとの化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。またゲート電極の仕事関数を従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数に近づけることができるので、ＭＯＳＦＥＴに適したＶthを得ることができ、ＭＯＳＦＥＴの性能の向上が図れる。
【００１５】
本発明の半導体装置の製造方法は、少なくともゲート絶縁膜との界面にはハフニウムとシリコンとの化合物を形成するため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークを抑制することができるとともに、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。またゲート電極が、従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数に近い仕事関数を有するように形成することができるので、ＭＯＳＦＥＴに適したＶthを得るＭＯＳＦＥＴを製造することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置は、例えば、ゲート絶縁膜上にゲート電極を有するＮＭＯＳＦＥＴにおいて、ゲート電極の少なくともゲート絶縁膜側が、シリコン（Ｓｉ）とハフニウム（Ｈｆ）とを含む膜で形成されていて、ハフニウムとシリコンとに占めるシリコンの組成比Ｓｉ／（Ｈｆ＋Ｓｉ）が２０％以上、７０％以下となっているものである。
【００１７】
以下、本発明の半導体装置の一実施形態に係る第１例を、図１の概略構成断面図によって説明する。図１では、一例として、ＮＭＯＳＦＥＴについて説明する。
【００１８】
図１に示すように、半導体基板１１に素子分離領域１２が形成され、素子形成領域１３が区画されている。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１の素子形成領域１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。上記ゲート絶縁膜１４は、例えば酸化シリコン膜で形成されている。上記ゲート電極１５は、ハフニウムとシリコンとを含む膜で形成されている。したがって、ゲート電極１５のゲート絶縁幕１４側は少なくともハフニウムとシリコンとを含む膜で形成されることになる。また、ゲート電極１５の両側における反射基板１１にはソース・ドレイン領域１６、１７が形成されている。
【００１９】
次に、ハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）について説明する。まず、ハフニウムにシリコンを添加することによって、下地の酸化シリコンからなるゲート絶縁膜との反応が抑制され、ゲート絶縁膜の実効的膜厚の減少を抑制することができることを、図２によって説明する。図２では、縦軸にゲート電極にＰｏｌｙ−Ｓｉを用いた場合のゲート絶縁膜の酸化膜換算膜厚と、ゲート電極にハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）を用いた場合のゲート絶縁膜の酸化膜換算膜厚との差をΔＥＯＴ（ＥＯＴ：Effective Oxide Thicknessの略）として表し、横軸にハフニウムとシリコンとを含む膜のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕を表した。なお、図中、組成比Ｓｉ／（Ｓｉ＋Ｈｆ）が０の場合は、ハフニウム膜のみで構成されたゲート電極の値を表している。
【００２０】
図２の示すように、シリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕が増加するにしたがい、ΔＥＯＴが減少していることがわかる。例えば、２ｎｍ程度のゲート絶縁膜厚が必要な０．１μｍ世代のＮＭＯＳＦＥＴでは、ゲート絶縁膜の薄膜化を抑制するためには、ΔＥＯＴは、最大でおよそ１ｎｍ以下、ばらつきを見込んでも１．１ｎｍ以下に抑える必要がある。したがって、シリコンの組成比は０．２（２０％）以上が必要になる。また、上記ΔＥＯＴは小さくなればなるほど好ましく、２ｎｍ程度のゲート絶縁膜厚が必要な０．１μｍ世代のＮＭＯＳＦＥＴでは、ゲート絶縁膜の膜厚の１／３程度のΔＥＯＴ、例えば０．７ｎｍ以下にすることがより好ましい。このようなΔＥＯＴの値を得るには、シリコンの組成比は０．３（３０％）以上が必要になる。したがって、ゲート絶縁膜の薄膜化を抑制するためには、少なくともＨｆＳｉx膜中のシリコン（Ｓｉ）が２０％以上、好ましくは３０％以上必要であることがわかる。
【００２１】
次に、ハフニウムにシリコンを添加することによって、ＮＭＯＳＦＥＴのしきい値Ｖthが増加することを、図３によって説明する。図３では、縦軸にＮＭＯＳＦＥＴのしきい値Ｖthを表し、横軸にハフニウムとシリコンとを含む膜のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕を表した。
【００２２】
図３の示すように、ＮＭＯＳＦＥＴのしきい値Ｖthは０．３Ｖ程度までであれば適用可能である。シリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕が小さい場合は、ＮＭＯＳＦＥＴに適用可能なＶthが得られるが、膜中のＳｉが大きくなるにつれて、Ｖthが増加し、Ｓｉ組成７０％程度がＮＭＯＳＦＥＴに適用できる最大の値となる。
【００２３】
上記図２、図３によって説明したように、ゲート絶縁膜１５に用いるハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕は、２０％以上７０％以下とする必要がある。そして好ましくは、３０％以上７０％以下とすることが求められる。
【００２４】
また、上記半導体装置１は、上記説明したようなプレーナ構造のゲート電極を有する半導体装置の他に、埋め込み型ゲート構造（例えばダマシンゲート構造）のゲート電極を有する半導体装置にも適用することができる。
【００２５】
上記半導体装置１では、ゲート電極１５がハフニウムとシリコンとを含む膜からなることから、少なくともゲート絶縁膜１４側はハフニウムとシリコンとを含む膜からなる。このため、ゲート絶縁膜１４に酸化シリコン膜もしくは酸化シリコンを主成分とする膜を用いても、ハフニウムによってゲート絶縁膜１４が還元反応されることが抑制される。またゲート電極１５の仕事関数を従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数に近づけることができる。
【００２６】
特に、ゲート電極１５に用いるハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）のシリコンの組成比を２０％以上７０％以下とすることによって、ＮＭＯＳＦＥＴに適したＶthが得られ、かつ下層のゲート絶縁膜１４の還元性も抑制することが可能になる。
【００２７】
次に、本発明の半導体装置の一実施形態に係る第２例を、図４の概略構成断面図によって説明する。
【００２８】
図４に示すように、半導体基板１１に素子分離領域１２が形成され、素子形成領域１３が区画されている。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１の素子形成領域１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。上記ゲート絶縁膜１４は、例えば酸化シリコン膜で形成されている。上記ゲート電極１５は、少なくとも上記ゲート絶縁膜１４側は、ハフニウムとシリコンとを含む膜１８で形成されている。このハフニウムとシリコンとを含む膜１８については、後に詳述する。
【００２９】
上記ハフニウムとシリコンとを含む膜１８上には上部電極膜１９が形成されている。この上部電極膜１９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜とからなる。上記金属膜には、例えば、タングステン膜、タンタル膜等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン、窒化ハフニウム等を用いることができる。
【００３０】
次に、ハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）について説明する。まず、ハフニウムにシリコンを添加することによって、下地の酸化シリコンからなるゲート絶縁膜との反応が抑制され、ゲート絶縁膜の実効的膜厚の減少を抑制することができることは、前記図２によって説明したとおりである。したがって、ゲート絶縁膜の薄膜化を抑制するためには、少なくともＨｆＳｉx膜中のシリコン（Ｓｉ）が２０％以上、好ましくは３０％以上必要であることがわかる。
【００３１】
次に、ハフニウムにシリコンを添加することによって、ＮＭＯＳＦＥＴのしきい値Ｖthが増加することは、前記図３によって説明したとおりである。したがって、シリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕が小さい場合は、ＮＭＯＳＦＥＴに適用可能なＶthが得られる。一方、膜中のＳｉが大きくなるにつれてＶthが増加し、ＮＭＯＳＦＥＴのしきい値Ｖthを０．３Ｖ程度までとることが可能であれば、Ｓｉ組成７０％程度がＮＭＯＳＦＥＴに適用できる最大の値となる。
【００３２】
上記図２、図３によって説明したように、ゲート絶縁膜１５に用いるハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕は、２０％以上７０％以下とする必要がある。そして好ましくは、３０％以上７０％以下とすることが求められる。
【００３３】
上記半導体装置２では、ゲート電極の構造としてプレーナ構造で説明したが、埋め込み型ゲート構造（例えばダマシンゲート構造）でも、上記ゲート電極を適用することができる。
【００３４】
上記半導体装置２では、ゲート電極１５の少なくともゲート絶縁膜１４側がハフニウムとシリコンとを含む膜１８からなることから、少なくともゲート絶縁膜１４との界面はハフニウムとシリコンとの化合物となっているので、ゲート絶縁膜１４に酸化シリコン膜もしくは酸化シリコンを主成分とする膜を用いても、ハフニウムによってゲート絶縁膜１４が還元反応されることが抑制される。またゲート電極１５のゲート絶縁膜１４側の仕事関数を従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数に近づけることができる。また、ゲート電極１５をハフニウムとシリコンとを含む膜１８と上部電極膜１９との積層構造とすることによりハフニウムとシリコンとを含む膜１８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜１４と反応するハフニウムの量を低減することが可能になるので、ゲート電極１５にハフニウムとシリコンとを含む膜１８を用いたことによるゲート絶縁膜１４の薄膜化をさらに抑制することができる。
【００３５】
次に、本発明の半導体装置の製造方法の一実施形態に係る第１例を、図５の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１の製造方法である。
【００３６】
図５（１）に示すように、半導体基板１１に素子分離領域１２を形成し、素子形成領域１３を区画する。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation）構造に形成する。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は例えば酸化シリコン膜で形成する。
【００３７】
次いで、図５（２）に示すように、ゲート絶縁膜１４上にゲート電極形成膜２１を形成する。上記ゲート電極形成膜２１は、例えばハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）で形成され、その成膜方法の一例としてはスパッタリング法を用いることができる。上記ＨｆＳｉx膜は、ハフニウムとシリコンとに対するシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕が２０％以上７０％以下になる条件で成膜する。上記シリコンの組成比を２０％以上７０％以下とするのは、前記図２および図３によって説明したとおりである。
【００３８】
上記ハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムとシリコンとを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒを用いる。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＳｉx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＳｉ組成比が２０％以上７０％以下であるようなＨｆＳｉxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えばＣＶＤ法によって成膜してもよい。
【００３９】
その後、図５（３）に示すように、例えば通常のレジスタ塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜２１をエッチング加工して、ゲート絶縁膜１４上にゲート電極形成膜２１からなるゲート電極１５を形成する。さらに、通常のＭＯＳトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極１５の両側における半導体基板１１にソース・ドレイン領域１６、１７を形成する。このソース・ドレイン領域１６、１７は、図示はしないが、例えばＬＤＤ（Lightly Doped Drain）構造としてもよい。このようにして、半導体装置１を得ることができる。
【００４０】
また、上記半導体装置１の製造方法は、上記説明したようなプレーナ構造のゲート電極を有する半導体装置の他に、埋め込み型ゲート構造（例えばダマシンゲート構造）のゲート電極を有する半導体装置にも適用することができる。
【００４１】
上記半導体装置１の製造方法では、ゲート電極１５をハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）で形成することから、少なくともゲート絶縁膜１４側はハフニウムとシリコンとを含む膜で形成される。このため、ゲート絶縁膜１４を酸化シリコン膜もしくは酸化シリコンを主成分とする膜で形成しても、ハフニウムによってゲート絶縁膜１４が還元反応されることが抑制される。またゲート電極１５の仕事関数値を従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数値に近づけることができる。
【００４２】
特に、ゲート電極１５に用いるハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕を２０％以上７０％以下とすることによって、ＮＭＯＳＦＥＴに適したＶthが得られ、かつ下層のゲート絶縁膜１４の還元性も抑制することが可能になる。
【００４３】
次に、本発明の半導体装置の製造方法の一実施形態に係る第２例を、図６の製造工程断面図によって説明する。この製造方法は前記図４によって説明した半導体装置２の製造方法である。
【００４４】
図６（１）に示すように、半導体基板１１に素子分離領域１２を形成し、素子形成領域１３を区画する。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation）構造に形成する。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は例えば酸化シリコン膜で形成する。
【００４５】
次に、図６（２）に示すように、ゲート絶縁膜１４上にゲート電極形成膜２１の下層部分を、例えばハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）１８で形成する。上記ハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）１８の成膜方法の一例としてはスパッタリング法を用いることができる。上記ＨｆＳｉx膜は、ハフニウムとシリコンとに対するシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕が２０％以上７０％以下になる条件で成膜する。上記シリコンの組成比を２０％以上７０％以下とするのは、前記図２および図３によって説明したとおりである。
【００４６】
上記ハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）１８の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムとシリコンとを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒを用いる。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＳｉx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてシリコンの組成比が２０％以上７０％以下であるようなＨｆＳｉxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えばＣＶＤ法によって成膜してもよい。
【００４７】
次に、図６（３）に示すように、上記ハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）１８上に上部電極膜１９を成膜して、ゲート電極形成膜２１を形成する。上記上部電極膜１９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜で形成することができる。上記金属膜には、例えば、タングステン膜、タンタル膜等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン、窒化ハフニウム等を用いることができる。
【００４８】
上記上部電極膜１９の成膜条件の一例を以下に説明する。成膜方法として、例えばＣＶＤ法を用いる。成膜条件の一例として、プロセスガスに四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）とを用い、プロセス雰囲気の圧力を１３．３Ｐａ以上１．３３ｋＰａ以下の範囲で設定し、また基板温度を４００℃以上７００℃以下の範囲に設定する。なお、導電膜２３の成膜方法は上記に限定する必要は無く、スパッタリング法を用いて成膜することもできる。
【００４９】
その後、図６（４）に示すように、例えば通常のレジスタ塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜２１をエッチング加工して、ゲート絶縁膜１４上にゲート電極形成膜２１からなるゲート電極１５を形成する。さらに、通常のＭＯＳトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極１５の両側における半導体基板１１にソース・ドレイン領域１６、１７を形成する。このソース・ドレイン領域１６、１７は、図示はしないが、例えばＬＤＤ（Lightly Doped Drain）構造としてもよい。このようにして、半導体装置２を得ることができる。
【００５０】
また、上記半導体装置２の製造方法は、上記説明したようなプレーナ構造のゲート電極を有する半導体装置の他に、埋め込み型ゲート構造（例えばダマシンゲート構造）のゲート電極を有する半導体装置にも適用することができる。
【００５１】
上記半導体装置２の製造方法では、ゲート電極１５の少なくともゲート絶縁膜１４側をハフニウムとシリコンとを含む膜１８で形成することから、ゲート絶縁膜１４を酸化シリコン膜もしくは酸化シリコンを主成分とする膜で形成しても、ハフニウムによってゲート絶縁膜１４が還元反応されることが抑制される。またゲート電極１５のゲート絶縁膜１４側の仕事関数値を従来のＰｏｌｙ−Ｓｉゲート電極の仕事関数値に近づけることができる。
【００５２】
特に、ゲート電極１５に用いるハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）１８のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕を２０％以上７０％以下とすることによって、ＮＭＯＳＦＥＴに適したＶthが得られ、かつ下層のゲート絶縁膜１４の還元性も抑制することが可能になる。
【００５３】
さらに、上記半導体装置２の製造方法では、ゲート電極１５をハフニウムとシリコンとを含む膜１８と上部電極膜１９との積層構造で形成することから、ハフニウムとシリコンとを含む膜（ＨｆＳｉx膜）１８を薄く形成することができる。このため、ハフニウムとシリコンとを含む膜１８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜１４と反応するハフニウムの量を低減することが可能になるので、ゲート電極１５にハフニウムとシリコンとを含む膜１８を用いたことによるゲート絶縁膜１４の薄膜化をさらに抑制することができる。
【００５４】
上記各半導体装置の製造方法においては、上記スパッタリング法によって成膜されるＨｆＳｉx膜中のＳｉ組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕は、スパッタリング装置のハフニウムターゲットとシリコンターゲットとに対する印加パワーの比に依存する。これを図７のよって説明する。図７は、左縦軸にＨｆＳｉx膜のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕を示し、横軸にＨｆＳｉx膜を成膜する際のシリコンターゲットに印加するパワーとハフニウムターゲットに印加するパワーとの和に対するシリコンターゲットに印加するパワーの比〔Ｓｉ／（Ｈｆ＋Ｓｉ）パワー比〕を表す。また、右縦軸にはＨｆＳｉx膜のシリコンの組成比に対する比抵抗（Ω・ｃｍ）を示した。
【００５５】
図７に示すように、スパッタリング装置のシリコンターゲットに印加するパワーとハフニウムターゲットに印加するパワーとの和に対するシリコンターゲットに印加するパワー比〔Ｓｉ／（Ｈｆ＋Ｓｉ）パワー比〕に対して、ＨｆＳｉx膜のシリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕は正比例の関係にあることがわかる。したがって、シリコンの組成比はスパッタリングパワーによって調整することが可能である。なお、比抵抗はＨｆＳｉx膜のシリコンの組成比に依存することなく、ほぼ一定であった。
【００５６】
上記半導体装置および半導体装置の製造方法において、上記ハフニウムとシリコンとを含む膜は、窒化ハフニウムシリサイド（ＨｆＳｉＮ）膜でも、ＨｆＳｉx膜と同様のＶth値が得られていることが判っている。これを図８によって、説明する。図８は、前記図３にのＮＭＯＳＦＥＴのしきい値Ｖthと、ハフニウムとシリコンとを含む膜のシリコンの組成比Ｓｉ／（Ｓｉ＋Ｈｆ）との関係図に、ＨｆＳｉＮ膜のしきい値電圧のデータを加えた図面である。
【００５７】
例えば、図８に示すように、ＨｆＳｉＮ膜は、シリコンの組成比が２０％のとき、窒素（Ｎ）の組成比が４２．４％で、そのときのしきい値電圧が０．１５７Ｖであった。また、シリコンの組成比が２６％のとき、窒素（Ｎ）の組成比が２６．３％で、そのときのしきい値電圧が０．１０４Ｖであった。このように、ハフニウムとシリコンと窒素とを含む膜、すなわち窒化ハフニウムシリサイド（ＨｆＳｉＮ）膜でも、ＨｆＳｉx膜と同様のＶth値が得られている。
【００５８】
よって、少なくともハフニウムとシリコンとを含む膜でかつ、シリコンの組成比〔Ｓｉ／（Ｈｆ＋Ｓｉ）〕が２０％以上７０％以下であるという特徴を有していれば、シリコン、ハフニウム以外の元素を含んでいてもよい。そして、上記説明したように、ハフニウムとシリコンとを含む膜に窒素を含ませることによって耐熱性が向上されるので、この膜を用いたゲート電極１５の耐熱も向上される。
【００５９】
また、ハフニウムとシリコンとを含む膜に含ませることができる元素としては、上記窒素の他に、例えば、炭素（Ｃ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）等が挙げられる。上記元素のうち、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）はハフニウムと同程度（４．０ｅＶ程度）の仕事関数値を有している。また、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）はハフニウムより大きな仕事関数値を有していて、その値はミッドギャップ付近（４．６ｅＶ程度）である。これらの金属をハフニウムとシリコンとを含む膜に添加すると、添加した金属の仕事関数値の方向に仕事関数がシフトするので、ゲート電極の仕事関数値の調整にこれらの金属を添加することができる。
【００６０】
本発明の半導体装置および半導体装置の製造方法によれば、ＮＭＯＳＦＥＴに適したＶthが得られる。そして、ハフニウムとシリコンとを含む膜を用いたゲート電極と下地のゲート絶縁膜との反応性を低減することが可能になるので、ゲートリークを抑制することができ、ゲート絶縁膜の薄膜化を実現することが可能になる。また、ハフニウムとシリコンとを含む膜の膜厚をより薄膜化することによって、ハフニウムとシリコンとを含む膜のハフニウムと下地のゲート絶縁膜との反応量を低減することが可能になり、ゲート絶縁膜の薄膜化をさらに抑制することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体装置の一実施形態に係る第１例を示した概略構成断面図である。
【図２】ゲート電極にＰｏｌｙ−Ｓｉを用いた場合のゲート絶縁膜の酸化膜換算膜厚と、ゲート電極にハフニウムとシリコンとを含む膜を用いた場合のゲート絶縁膜の酸化膜換算膜厚との差ΔＥＯＴと、ハフニウムとシリコンとを含む膜のシリコンの組成比Ｓｉ／（Ｓｉ＋Ｈｆ）との関係図である。
【図３】ＮＭＯＳＦＥＴのしきい値Ｖthと、ハフニウムとシリコンとを含む膜のシリコンの組成比Ｓｉ／（Ｓｉ＋Ｈｆ）との関係図である。
【図４】本発明の半導体装置の一実施形態に係る第２例を示した概略構成断面図である。
【図５】本発明の半導体装置の製造方法の一実施形態に係る第１例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法の一実施形態に係る第２例を示した製造工程断面図である。
【図７】ＨｆＳｉx膜のシリコンの組成比と、ＨｆＳｉx膜をスパッタリング成膜する際のシリコンターゲットに印加するパワーとハフニウムターゲットに印加するパワーとの和に対するシリコンターゲットに印加するパワーの比との関係図である。
【図８】窒素の組成比をパラメータとした、ＮＭＯＳＦＥＴのしきい値Ｖthと、ハフニウムとシリコンとを含む膜のシリコンの組成比Ｓｉ／（Ｓｉ＋Ｈｆ）との関係図である。
【図９】従来のハフニウムゲート電極を用いたＮＭＯＳＦＥＴのゲート電圧とリーク電流との関係図である。
【符号の説明】
【００６２】
１…半導体装置、１１…半導体基板、１４…ゲート絶縁膜、１５…ゲート電極、１６…ハフニウムとシリコンとを含む膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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