(57)【要約】【課題】  消費電力を低減し、かつ、高速に動作できる半導体集積回路装置を提供すること。【解決手段】  本発明にかかる半導体集積回路装置は、ＮＭＯＳトランジスタＮ２１と、動作モードに応じてＮＭＯＳトランジスタＮ２１のソース電位を制御するソース電位制御回路１０１と、を備える半導体集積回路装置であって、ソース電位制御回路１０１は、温度に基づき前記制御するソース電位を変化させるものである。これにより、消費電力を低減し、かつ、動作を高速にすることができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの動作モードに応じて前記ＭＯＳＦＥＴのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置であって、
前記ソース電位制御回路は、温度に基づき前記制御するソース電位を変化させる、
半導体集積回路装置。
【請求項２】
前記ソース電位制御回路は、温度に対する前記ＭＯＳＦＥＴのリーク電流の特性と、前記ＭＯＳＦＥＴのソース電位に対する前記ＭＯＳＦＥＴのリーク電流の特性と、に基づいて前記制御するソース電位を決定する、
請求項１に記載の半導体集積回路装置。
【請求項３】
前記ソース電位制御回路は、前記ＭＯＳＦＥＴの動作モードがスタンバイの場合に、前記制御するソース電位を連続的に変化させる、
請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記ＭＯＳＦＥＴを有する第１及び第２の回路ブロックと、
前記第１の回路ブロックの前記ＭＯＳＦＥＴのソース電位を制御する第１の前記ソース電位制御回路と、
前記第２の回路ブロックの前記ＭＯＳＦＥＴのソース電位を制御する第２の前記ソース電位制御回路と、をさらに備え、
前記第１のソース電位制御回路が制御するソース電位と、前記第２のソース電位制御回路が制御するソース電位と、が異なる電位である、
請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記第１の回路ブロックは、前記第１及び第２のソース電位制御回路と接続され、
前記第１及び第２のソース電位制御回路の活性／非活性を切り替える切り替え部をさらに備える、
請求項４に記載の半導体集積回路装置。
【請求項６】
前記ソース電位制御回路は、所定の温度以下の場合、前記制御するソース電位を一定に保ち、所定の温度を超えた場合、温度の変化に基づき前記制御するソース電位を変化させる、
請求項１乃至５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記ソース電位制御回路は、温度に応じて前記制御するソース電位を指数関数的に変化させる、
請求項１乃至６のいずれかに記載の半導体集積回路装置。
【請求項８】
前記ソース電位制御回路は、基板電位又はウェル電位から前記ＭＯＳＦＥＴのしきい値電圧までの範囲内で、前記制御するソース電位を変化させる、
請求項１乃至７のいずれかに記載の半導体集積回路装置。
【請求項９】
前記ソース電位制御回路は、基板電位又はウェル電位から、ドレイン電流が温度に依存しないリーク電流成分と同じになるソース電位までの範囲内で、前記制御するソース電位を変化させる、
請求項１乃至８のいずれかに記載の半導体集積回路装置。
【請求項１０】
前記ソース電位制御回路は、基板電位又はウェル電位から、前記半導体集積回路装置の使用温度上限においてドレイン電流が所定値以下となるソース電位までの範囲内で、前記制御するソース電位を変化させる、
請求項１乃至９のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記ソース電位制御回路は、
温度に応じて流れるリーク電流をモニタし、前記リーク電流に基づいた電流を生成する電流モニタ回路と、
前記電流モニタ回路によって生成された電流から前記制御するソース電位を生成する電位生成回路と、を備え、
前記電位生成回路は、抵抗値が温度に依存しない抵抗またはリーク電流の温度依存性に比べて無視できる程度の温度依存性を持つ抵抗を有し、前記電流モニタ回路によって生成された電流と前記抵抗とによって前記制御するソース電位を生成する、
請求項１乃至１０のいずれかに記載の半導体集積回路装置。
【請求項１２】
前記電位生成回路は、前記生成するソース電位を所定の電圧でクランプするクランプ回路をさらに有する、
請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記電位生成回路は、前記抵抗をさらに複数有し、前記複数の抵抗を切り替えることによって、前記生成するソース電位を変更する、
請求項１１又は１２に記載の半導体集積回路装置。
【請求項１４】
前記複数の抵抗は、直列に接続され、
前記複数の抵抗の切り替えは、前記半導体集積回路装置の配線層を形成するマスクのレイアウトを変更し、前記複数の抵抗から選択された抵抗の両端を前記配線層により接続し短絡することにより行われる、
請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記複数の抵抗は、直列に接続され、
前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のヒューズをさらに有し、
前記複数の抵抗の切り替えは、前記複数のヒューズから選択されたヒューズを切断することにより行われる、
請求項１３に記載の半導体集積回路装置。
【請求項１６】
前記複数の抵抗は、直列に接続され、
前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のスイッチ回路をさらに有し、
前記複数の抵抗の切り替えは、前記複数のスイッチ回路から選択されたスイッチ素子をオンオフすることにより行われる、
請求項１３に記載の半導体集積回路装置。
【請求項１７】
前記ＭＯＳＦＥＴは、ＳＲＡＭセルのドライバ素子である、
請求項１乃至１６のいずれかに記載の半導体集積回路装置。
【請求項１８】
ＭＯＳＦＥＴと、温度に基づき前記ＭＯＳＦＥＴのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置の設計方法であって、
温度に対する前記ＭＯＳＦＥＴのリーク電流の特性を測定するステップと、
前記ＭＯＳＦＥＴのソース電位に対する前記ＭＯＳＦＥＴのリーク電流の特性を測定するステップと、
前記測定された温度に対する前記ＭＯＳＦＥＴのリーク電流の特性と、前記測定された前記ＭＯＳＦＥＴのソース電位に対する前記ＭＯＳＦＥＴのリーク電流の特性と、に基づいて前記ソース電位制御回路が制御するソース電位を決定するステップと、
を有する半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその設計方法に関し、特に、ＭＯＳＦＥＴのソース電位を変化させる半導体集積回路装置及びその設計方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＬＳＩ等の半導体集積回路装置の微細化が進んでおり、９０ｎｍプロセスの半導体集積回路装置も実用化されている。半導体集積回路装置では、このような微細化とともに、高速動作と低消費電力化が望まれている。
【０００３】
ＭＯＳＬＳＩの微細化は、電源電圧を低下して消費電力を少なくする一方、集積度の増加やアクセス速度の向上は、消費電力の増大を招いている。従来のＬＳＩでは、低消費電力化を図るために、動作時（アクティブ時）電流／電力よりも待機時（スタンバイ時）電流／電力を小さくするように設計されているが、微細化により、動作時（アクティブ時）電流／電力のみならず待機時（スタンバイ時）電流／電力が問題となってきている。この問題の主な理由は、微細化によりＭＯＳＦＥＴ（以下、ＭＯＳトランジスタともいう）の動作電圧が１Ｖ程度に低下し、高速化を図るためにＭＯＳトランジスタのしきい値電圧はさらに０．２Ｖ程度まで低下したことから、サブスレッショールドリーク電流と、微細化によるゲート絶縁膜の薄膜化に起因するリーク電流が増加したためである。
【０００４】
このような問題に鑑み、スタンバイ電流の低減化を図る技術として、通常のロジック回路におけるＭＴＣＭＯＳ（Multithreshold-Voltage CMOS）やＶＴＣＭＯＳ（Variable Threshold-Voltage CMOS）が知られている（非特許文献１及び２参照）。非特許文献１に記載されているようにＭＴＣＭＯＳでは、仮想電源間にＭＯＳトランジスタを配置し、アクティブ時とスタンバイ時でＭＯＳトランジスタのソース電位を切り替えている。すなわち、スタンバイ時にソース電位を変化させることにより、リーク電流の低減を図っている。また、非特許文献２に記載されているようにＶＴＣＭＯＳでも、基板電位を変化させることによって実効的にソース電位を切り替えていると言える。
【０００５】
その他、ＭＴＣＭＯＳと同様にＭＯＳトランジスタのソース電位を制御する例として特許文献１が知られている。特許文献１には、ソース電位を制御する方法として、「抵抗」と「スイッチ」の並列回路をソースと基準電位配線（ＭＯＳＦＥＴの基板電位）間に設けることが記載されている。「抵抗」としては、所定のＭＯＳＦＥＴをＯＮ状態などにし、「スイッチ」として所定の信号を入力してＭＯＳＦＥＴをＯＮ／ＯＦＦさせることが記載されている。また、特許文献１には、ソース電位を基準電位（基板電位又はウェル電位）から変化させた時のリーク電流低減のメカニズムが記載されている。
【０００６】
一般のロジック回路ではなく、メモリセル部のスタンバイ電流低減の例として、非特許文献３及び４が知られている。非特許文献３及び４では、ＳＲＡＭのスタンバイ電流の低減策として、メモリセルドライバートランジスタのソース電圧をＧＮＤ電位から少し高くし、トランスファトランジスタのビット線電位を下げてスタンバイ電流を低減させている。非特許文献３には、ゲートトンネルリークやＧＩＤＬ（gate-induced drain leakage）、サブスレッショールドリーク等のリーク電流成分や、常温（２５℃）と高温（９０℃）のリーク電流が示されており、高温時にはリーク電流が非常に多くなることが記載されている。また、非特許文献３では、ＳＲＡＭのセルごとにソース電位を制御する構成が記載されている。非特許文献４では、ＮＭＯＳトランジスタのソース電位を制御することによって、ＳＲＡＭ全体の電流削減を図っている。
【０００７】
一般にＭＯＳＬＳＩのスタンバイ電流は、ＭＯＳＦＥＴのサブスレッショールド特性の温度依存性から、高温で増加する。製品のスペックを満足するためには最大（現状は高温で）リーク電流がスペックを満足しなければならない。非特許文献３では、常温と高温のスタンバイ電流が成分別に概略示されているが、デバイス温度とメモリセルを構成するＭＯＳトランジスタのソース電位を制御する回路（非特許文献３のＦｉｇ．９）の温度依存性については記載されていない。
【０００８】
一方、スタンバイ電流が高温時にあまり増加しないようにする技術として、電源電圧を高温時に低下させる技術が知られている（特許文献２参照）。しかしながら、具体的なソース電位と温度の関係については、記載されていない。
【０００９】
他方、ＤＲＡＭセルのリフレッシュ時間（タイマ周期）を温度に応じて制御する技術が特許文献３に記載されている。この特許文献３にはＰＮ接合の温度特性を利用し、複数の温度検知回路と制御回路によって、所定温度までは、常温と同じリフレッシュ時間（タイマ周期）として、所定の温度を超えるとリフレッシュ時間（タイマ周期）を短くするようにしている。従来は高温時でリフレッシュ特性を満足するように設定していたリフレッシュ時間（タイマ周期）を上述のごとく温度に応じて変えることにより消費電力の低減化を図っている。
【非特許文献１】シンイチロウ・ムトウ（Shin'ichiro Mutoh）他著、「１Ｖ・パワー・サプライ・ハイ−スピード・デジタル・サーキット・テクノロジー・ウィズ・マルチスレッショールド−ボルテージ・シーモス（1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS）」、アイイーイーイー・ソリッド−ステート・サーキッツ（IEEE SOLID−STATE CIRCUITS）、ＶＯＬ．３０、ＮＯ．８、１９９５年８月、ｐ．８４７−８５４
【非特許文献２】タダヒロ・クロダ（Tadahiro Kuroda）他著、「ア・０．９−Ｖ、１５０−ＭＨｚ、１０−ｍＷ、４ｍｍ２、２−Ｄ・ディスクリート・コサイン・トランスフォーム・コア・プロセッサー・ウィズ・バリアブル・スレッショールド−ボルテージ・スキーム（A 0.9-V,150-MHz,10-mW,4mm2,2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage(VT) Scheme）」、アイイーイーイー・ソリッド−ステート・サーキッツ（IEEE SOLID−STATE CIRCUITS）、ＶＯＬ．３１、ＮＯ．１１、１９９６年１１月、ｐ．１７７０−１７７９
【非特許文献３】ケンイチ・オサダ（Kenichi Osada）他著、「１６．７−ｆＡ／セル・トンネル−リークエイジ・サプレスド・１６−Ｍｂ・エスラム・フォー・ハンドリング・コスミック−レイ−インデュースド・マルチエラーズ（16.7-fA/Cell Tunnel-Leakage-Suppressed 16-Mb SRAM for Handling Cosmic-Ray-Induced）」、アイイーイーイー・ソリッド−ステート・サーキッツ（IEEE SOLID−STATE CIRCUITS）、ＶＯＬ．３８、ＮＯ．１１、２００３年１１月、ｐ．１９５２−１９５７
【非特許文献４】マサナオ・ヤマオカ（Masanao Yamaoka）他著、「ア・３００ＭＨｚ・２５μＡ／Ｍｂ・リークエイジ・オン−チップ・エスラム・モジュール・フィーチャーリング・プロセス−バリエーション・インミュニティ・アンド・ロウ−リークエイジ・アクティブ・モード・フォー・モバイル−フォン・アプリケーション・プロセッサー（A 300MHz 25μA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation Immunity and Low-Leakage-Active Mode for Mobile-Phone Application Processor）」、アイイーイーイー・インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス（IEEE International Solid−State Circuits Conference）、５４２、２００４年、ｐ．４９４−４９５
【特許文献１】特開平７−８６９１６号公報
【特許文献２】特開平６−３１４４９１号公報
【特許文献３】特開２００３−１０００７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の非特許文献３では、スタンバイ電流の低減方法として、スタンバイ時にメモリセルドライバートランジスタのソース電圧をＧＮＤ電位（ＭＯＳトランジスタの基板電位）より０．５Ｖ高くすることが記載されている。この技術では、スタンバイ状態からアクティブ状態にする場合、常に、ソース電位を昇圧状態からＧＮＤレベルに戻すために時間が必要であり、実際同文献では数ｎｓ遅れが出てしまう（非特許文献３のＦｉｇ．１０参照）。上記したソース電位を制御する従来例は、いずれも所定の２値の電位にソース電位を切り替える構成である。
【００１１】
ＭＯＳトランジスタのソース電位を基板電位より上げる（ＰＭＯＳトランジスタでは下げる）ことの問題は、ＯＮ電流を減少させることである。従って、アクティブ動作（特に高速動作）をするときには、ソース電位は基板電位と一致させる必要がある。基板電位と同じ電位にソース電位を戻すためには、ソース電位と基板電位の差が大きいほどエネルギーが必要で、時間もかかり、動作（アクセス）遅れが生じてしまう。
【００１２】
本発明は、このような背景に鑑みてなされたもので、消費電力を低減し、かつ、高速に動作できる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体集積回路装置は、ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの動作モードに応じて前記ＭＯＳＦＥＴのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置であって、前記ソース電位制御回路は、温度に基づき前記制御するソース電位を変化させるものである。これにより、消費電力を低減し、動作を高速にすることができる。
【００１４】
上述の半導体集積回路装置において、前記ソース電位制御回路は、温度に対する前記ＭＯＳＦＥＴのリーク電流の特性と、前記ＭＯＳＦＥＴのソース電位に対する前記ＭＯＳＦＥＴのリーク電流の特性と、に基づいて前記制御するソース電位を決定してもよい。これにより、効率よく、消費電力を低減し、動作を高速にすることができる。
【００１５】
上述の半導体集積回路装置において、前記ソース電位制御回路は、前記ＭＯＳＦＥＴの動作モードがスタンバイの場合に、前記制御するソース電位を連続的に変化させてもよい。これにより、スタンバイ時の消費電力を低減し、動作モードを切り替え時の動作を高速にすることができる。
【００１６】
上述の半導体集積回路装置は、前記ＭＯＳＦＥＴを有する第１及び第２の回路ブロックと、前記第１の回路ブロックの前記ＭＯＳＦＥＴのソース電位を制御する第１の前記ソース電位制御回路と、前記第２の回路ブロックの前記ＭＯＳＦＥＴのソース電位を制御する第２の前記ソース電位制御回路と、をさらに備え、前記第１のソース電位制御回路が制御するソース電位と、前記第２のソース電位制御回路が制御するソース電位と、が異なる電位であってもよい。これにより、回路ブロックに応じて、消費電力の低減と動作の高速化を図ることができる。
【００１７】
上述の半導体集積回路装置は、前記第１の回路ブロックは、前記第１及び第２のソース電位制御回路と接続され、前記第１及び第２のソース電位制御回路の活性／非活性を切り替える切り替え部をさらに備えていてもよい。これにより、効率よく、消費電力の低減と動作の高速化を図ることができる。
【００１８】
上述の半導体集積回路装置において、前記ソース電位制御回路は、所定の温度以下の場合、前記制御するソース電位を一定に保ち、所定の温度を超えた場合、温度の変化に基づき前記制御するソース電位を変化させてもよい。これにより、効果的に、消費電力の低減と動作の高速化を図ることができる。
【００１９】
上述の半導体集積回路装置において、前記ソース電位制御回路は、温度に応じて前記制御するソース電位を指数関数的に変化させてもよい。これにより、効果的に、消費電力の低減と動作の高速化を図ることができる。
【００２０】
上述の半導体集積回路装置において、前記ソース電位制御回路は、基板電位又はウェル電位から前記ＭＯＳＦＥＴのしきい値電圧までの範囲内で、前記制御するソース電位を変化させてもよい。これにより、効率よく、消費電力を低減することができる。
【００２１】
上述の半導体集積回路装置において、前記ソース電位制御回路は、基板電位又はウェル電位から、ドレイン電流が温度に依存しないリーク電流成分と同じになるソース電位までの範囲内で、前記制御するソース電位を変化させてもよい。これにより、効率よく、消費電力を低減することができる。
【００２２】
上述の半導体集積回路装置において、前記ソース電位制御回路は、基板電位又はウェル電位から、前記半導体集積回路装置の使用温度上限においてドレイン電流が所定値以下となるソース電位までの範囲内で、前記制御するソース電位を変化させてもよい。これにより、効率よく、消費電力を低減することができる。
【００２３】
上述の半導体集積回路装置において、前記ソース電位制御回路は、温度に応じて流れるリーク電流をモニタし、前記リーク電流に基づいた電流を生成する電流モニタ回路と、前記電流モニタ回路によって生成された電流から前記制御するソース電位を生成する電位生成回路と、を備え、前記電位生成回路は、抵抗値が温度に依存しない抵抗またはリーク電流の温度依存性に比べて無視できる程度の温度依存性を持つ抵抗を有し、前記電流モニタ回路によって生成された電流と前記抵抗とによって前記制御するソース電位を生成してもよい。これにより、精度よく、消費電力を低減し、動作を高速にすることができる。
【００２４】
上述の半導体集積回路装置において、前記電位生成回路は、前記生成するソース電位を所定の電圧でクランプするクランプ回路をさらに有していてもよい。これにより、効率よく、消費電力を低減することができる。
【００２５】
上述の半導体集積回路装置において、前記電位生成回路は、前記抵抗をさらに複数有し、前記複数の抵抗を切り替えることによって、前記生成するソース電位を変更してもよい。これにより、効率よく、消費電力を低減し、動作を高速にすることができる。
【００２６】
上述の半導体集積回路装置において、前記複数の抵抗は、直列に接続され、前記複数の抵抗の切り替えは、前記半導体集積回路装置の配線層を形成するマスクのレイアウトを変更し、前記複数の抵抗から選択された抵抗の両端を前記配線層により接続し短絡することにより行われてもよい。これにより、半導体集積回路装置の製造時に制御するソース電位の特性を変更することができる。
【００２７】
上述の半導体集積回路装置において、前記複数の抵抗は、直列に接続され、前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のヒューズをさらに有し、前記複数の抵抗の切り替えは、前記複数のヒューズから選択されたヒューズを切断することにより行われてもよい。これにより、半導体集積回路装置の製造時に制御するソース電位の特性を変更することができる。
【００２８】
上述の半導体集積回路装置において、前記複数の抵抗は、直列に接続され、前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のスイッチ回路をさらに有し、前記複数の抵抗の切り替えは、前記複数のスイッチ回路から選択されたスイッチ素子をオンオフすることにより行われてもよい。これにより、半導体集積回路装置の動作時に制御するソース電位の特性を変更することができる。
【００２９】
上述の半導体集積回路装置において、前記ＭＯＳＦＥＴは、ＳＲＡＭセルのドライバ素子であってもよい。これにより、ＳＲＡＭにおける、消費電力を低減し、動作を高速にすることができる。
【００３０】
本発明にかかる半導体集積回路装置の設計方法は、ＭＯＳＦＥＴと、温度に基づき前記ＭＯＳＦＥＴのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置の設計方法であって、温度に対する前記ＭＯＳＦＥＴのリーク電流の特性を測定するステップと、前記ＭＯＳＦＥＴのソース電位に対する前記ＭＯＳＦＥＴのリーク電流の特性を測定するステップと、前記測定された温度に対する前記ＭＯＳＦＥＴのリーク電流の特性と、前記測定された前記ＭＯＳＦＥＴのソース電位に対する前記ＭＯＳＦＥＴのリーク電流の特性と、に基づいて前記ソース電位制御回路が制御するソース電位を決定するステップと、を有するものである。これにより、消費電力を低減し、動作を高速にすることができる。
【発明の効果】
【００３１】
本発明によれば、消費電力を低減し、かつ、高速に動作できる半導体集積回路装置を提供することを目的とする。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００３３】
発明の実施の形態１．
まず、図１を用いて、本発明の実施の形態１にかかる半導体集積回路装置の構成について説明する。この半導体集積回路装置は、図に示されるように、ソース電位制御回路１０１〜１０ｎ（以下、ソース電位制御回路１０１〜１０ｎの１つをソース電位制御回路１０１ともいう）と、内部回路ブロック２０１〜２０ｎ（以下、内部回路ブロック２０１〜２０ｎの１つを内部回路ブロック２０１ともいう）とを備えている。ソース電位制御回路１０１〜１０ｎと内部回路ブロック２０１〜２０ｎの間は、ソース電位線４を介して接続されている。
【００３４】
この例では、ソース電位制御回路１０１〜１０ｎと内部回路ブロック２０１〜２０ｎは、ソース電位線４によって１対１に接続されているが、これに限らず、１対多に接続されていてもよい。例えば、１つのソース電位制御回路１０１が複数の内部回路ブロック２０１と接続されていてもよい。また、この例では、ソース電位制御回路１０１〜１０ｎと、内部回路ブロック２０１〜２０ｎは、それぞれｎ個ずつ設けられているが、これに限らず、それぞれ任意の数のソース電位制御回路１０１と内部回路ブロック２０１を設けてもよい。
【００３５】
ソース電位制御回路１０１〜１０ｎは、内部回路ブロック２０１〜２０ｎへそれぞれ供給するソース電位を制御する回路である。ソース電位制御回路１０１は、例えば、アクティブとスタンバイ等、半導体集積回路装置や内部回路ブロック２０１の動作内容や動作モードごとに出力するソース電位を切り替える。ソース電位制御回路１０１は、例えば、アクティブ時には基準電位のソース電位を出力し、スタンバイ時には温度変化に応じたソース電位を出力する。
【００３６】
ソース電位制御回路１０１〜１０ｎは、それぞれ個別に、コマンド入力端子３０１から、アクティブ又はスタンバイを示すコマンド信号が入力されて、ソース電位が切り替えられる。入力されるコマンド信号は、その他、メモリの書き込みや読み出しのコマンドやアドレス信号等でもよく、これらのコマンド信号に応じて、ソース電位を切り替えてもよい。ソース電位制御回路１０１〜１０ｎが、スタンバイ時に出力するソース電位は、異なる電位でもよく、内部回路ブロック２０１〜２０ｎのそれぞれに適したソース電位であることが好ましい。後述するように、ソース電位は、内部回路ブロック２０１〜２０ｎのＭＯＳトランジスタの特性によって決定される。尚、コマンド入力端子３０１に入力されるコマンドや、ソース電位制御回路１０１の出力するソース電位は、その他の制御回路によって制御されてもよい。
【００３７】
内部回路ブロック２０１〜２０ｎは、それぞれ独立の機能を有する回路ブロックであり、例えば、セルやマクロ等である。内部回路ブロック２０１〜２０ｎは、ソース電位制御回路１０１〜１０ｎから供給されるソース電位によって、ＭＯＳトランジスタのリーク電流が低減される。
【００３８】
次に、図２を用いて、本実施形態にかかる内部回路ブロックの構成について説明する。内部回路ブロック２０１は、図に示されるように、インバータＩＮＶ２１及びＩＮＶ２２を備えている。インバータＩＮＶ２１及びＩＮＶ２２は、ＣＭＯＳインバータであり、インバータＩＮＶ２１は、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１を備え、インバータＩＮＶ２２は、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２を備えている。
【００３９】
インバータＩＮＶ２１及びＩＮＶ２２は、様々な回路に利用することができ、例えば、ＮＭＯＳトランジスタＮ２１やＮ２２をＳＲＡＭセル等のメモリセルのドライバ素子として利用することも可能である。
【００４０】
尚、この例では、内部回路ブロック２０１に２つのインバータが設けられているが、所望の回路構成に応じて、任意の数のインバータを設けてもよい。また、インバータを構成しないＰＭＯＳトランジスタやＮＭＯＳトランジスタ、その他の素子を設けてもよく、インバータを構成しないＰＭＯＳトランジスタやＮＭＯＳトランジスタに各々ソース電位線を接続してもよい。
【００４１】
ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１は、それぞれのゲートが互いに接続されて接続ノードが入力端となり、それぞれのドレインが互いに接続されて接続ノードが出力端となる。また、ＰＭＯＳトランジスタＰ２１のソースは、電源電位Ｖｃｃに接続され、ＮＭＯＳトランジスタＮ２１は、ソースがソース電位線４に接続され、基板端子がＧＮＤ電位に接続されている。同様に、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２は互いに接続され、ＰＭＯＳトランジスタＰ２２に電源電位Ｖｃｃが接続され、ＮＭＯＳトランジスタＮ２２にソース電位線４とＧＮＤ電位が接続されている。また、ＮＭＯＳトランジスタＮ２１及びＮ２２は、ソース電位線４から供給された電位によってリーク電流が変動する。尚、ＧＮＤ電位は当該ＮＭＯＳトランジスタが設けられた基板又はウェルの電位である。
【００４２】
次に、図３を用いて、本実施形態にかかるソース電位制御回路の構成について説明する。尚、図３において、内部回路ブロック２０１のインバータＩＮＶ２１及びＩＮＶ２２は、図２と同じ回路である。
【００４３】
ソース電位制御回路１０１は、図に示されるように、電位発生回路１１１、スタンバイ／アクティブ制御回路１１２、トランスファ回路１１３を備えている。電位発生回路１１１は、温度に応じてソース電位を出力する回路であり、回路構成については、後述する。
【００４４】
スタンバイ／アクティブ制御回路１１２は、スタンバイとアクティブの切り替えを制御する回路である。スタンバイ／アクティブ制御回路１１２は、コマンド入力端子３０１とＣＳ（チップセレクタ）バッファ３０２を介して接続されており、コマンド入力端子３０１は、例えば、ＣＳ（チップセレクタ）端子である。尚、ＣＳバッファ３０２を設けずに、コマンド入力端子３０１とスタンバイ／アクティブ制御回路１１２を直接接続してもよい。
【００４５】
スタンバイ／アクティブ制御回路１１２は、コマンド入力端子３０１から入力されたコマンド信号に応じて、トランスファ回路１１３へソース電位を切り替える信号を出力する。
【００４６】
トランスファ回路１１３は、内部回路ブロック２０１のインバータＩＮＶ２１及びＩＮＶ２２へ供給するソース電位を切り替える回路であり、スイッチＳＷ３１及びＳＷ３２、インバータＩＮＶ３１を備えている。
【００４７】
スイッチＳＷ３１及びＳＷ３２は、例えば、トランスファーゲートであって、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを有している。インバータＩＮＶ３１によって、スイッチＳＷ３１又はＳＷ３２に設けられたＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にＯＮ／ＯＦＦされて、スイッチＳＷ３１及びＳＷ３２はスイッチとして動作する構成になっている。また、アクティブやスタンバイ等のどの状態においても、スイッチＳＷ３１あるいはスイッチＳＷ３２のいずれか一方のスイッチがＯＮとなり、他方のスイッチがＯＦＦとなる。スイッチＳＷ３１がＯＮの場合、電位発生回路１１１とソース電位線４が接続され、スイッチＳＷ３２がＯＮの場合、ソース電位線４とＧＮＤ電位が接続される。
【００４８】
例えば、動作モードをスタンバイとする場合、コマンド入力端子３０１からＣＳバッファ３０２を介して、ハイレベルの信号がスタンバイ／アクティブ制御回路１１２に入力される。スタンバイ／アクティブ制御回路１１２は、ハイレベルの信号が入力されると、ローレベルの信号をトランスファ回路１１３へ出力する。
【００４９】
トランスファ回路１１３では、ローレベルの信号が入力されると、インバータＩＮＶ３１がハイレベルの信号を出力する。そして、ローレベルの信号がスイッチＳＷ３１のＰＭＯＳトランジスタに入力され、ハイレベルの信号がスイッチＳＷ３１のＮＭＯＳトランジスタに入力されてスイッチＳＷ３１がＯＮとなる。また、ローレベルの信号がスイッチＳＷ３２のＮＭＯＳトランジスタに入力され、ハイレベルの信号がスイッチＳＷ３２のＰＭＯＳトランジスタに入力されてスイッチＳＷ３２がＯＦＦとなる。
【００５０】
すなわち、スタンバイ時は、電位発生回路１１１から出力される電位が、ソース電位線４を介して、インバータＩＮＶ２１及びＩＮＶ２２のＮＭＯＳトランジスタＮ２１及びＮ２２のソース電位となる。
【００５１】
動作モードをアクティブとする場合は、コマンド入力端子３０１からＣＳバッファ３０２を介して、ローレベルの信号がスタンバイ／アクティブ制御回路１１２に入力される。スタンバイ／アクティブ制御回路１１２は、ローレベルの信号が入力されると、ハイレベルの信号をトランスファ回路１１３へ出力する。
【００５２】
トランスファ回路１１３では、ハイレベルの信号が入力されると、インバータＩＮＶ３１がローレベルの信号を出力する。そして、ハイレベルの信号がスイッチＳＷ３１のＰＭＯＳトランジスタに入力され、ローレベルの信号がスイッチＳＷ３１のＮＭＯＳトランジスタに入力されてスイッチＳＷ３１がＯＦＦとなる。また、ハイレベルの信号がスイッチＳＷ３２のＮＭＯＳトランジスタに入力され、ローレベルの信号がスイッチＳＷ３２のＰＭＯＳトランジスタに入力されてスイッチＳＷ３２がＯＮとなる。
【００５３】
すなわち、アクティブ時は、ＧＮＤ電位が、ソース電位線４を介して、インバータＩＮＶ２１及びＩＮＶ２２のＮＭＯＳトランジスタＮ２１及びＮ２２のソース電位となる。このようにして、スタンバイ時はリーク電流を下げて低消費電力化を図り、アクティブ時はソース電位を基準電位として高速動作を可能にしている。
【００５４】
次に、図４から図６を用いて、本実施形態にかかるソース電位制御回路で生成するソース電位について説明する。本実施形態では、温度に応じたソース電位をＭＯＳトランジスタに供給することを特徴としている。以下に、ＭＯＳトランジスタのリーク電流の温度依存性について述べる。ＭＯＳトランジスタのリーク電流成分には次の（ａ）から（ｄ）ような成分がある。尚、これらのリーク成分については、上記の非特許文献３に記載されている。
（ａ）ＭＯＳトランジスタＯＦＦ時のチャンネルリーク電流（サブスレッショールドリークと呼ばれる）
（ｂ）ドレイン−基板の接合リーク（ジャンクションリークと呼ばれる）
（ｃ）ＧＩＤＬ（ゲートードレイン間電界によるドレイン−基板間リークであり、バンド間（ＢＴＢ）トンネルリークとも呼ばれる）
（ｄ）ゲートードレイン／ソースまたはサブ間のトンネルリーク（ゲートトンネルリークとも呼ばれる）
【００５５】
これらの成分中で、（ｃ）及び（ｄ）の成分は、温度依存性が（ａ）のサブスレッショールドリークに比べて小さい。（ａ）及び（ｂ）は、大きな温度依存性を持つ。現状のデバイスにおいて、高温時では（ａ）の成分が支配的であり、（ａ）に比べて（ｂ）は無視できる程度に小さい。
【００５６】
一方、これらのリーク成分はデバイス構造によって度合いが違ってくる。例えば、ゲート絶縁膜が薄くなると（ｃ）及び（ｄ）成分が増加する。温度依存性があるリーク電流成分（ａ）及び（ｂ）で、現状の０．１μｍルールのＭＯＳトランジスタでは、電源電圧が１Ｖ前後で、しきい値電圧が０．２Ｖ程度と低く、（ａ）のサブスレショールドリークが支配的である。
【００５７】
次に、サブスッレショールド特性の温度依存性について述べる。図４は、ＮＭＯＳトランジスタにおける、ドレイン電流の温度依存性（Ｉｄ−Ｔ特性）を示すグラフである。尚、以下では主にＮＭＯＳトランジスタについて述べるが、ＰＭＯＳトランジスタも同様に考えることができる。
【００５８】
図４において、横軸は温度Ｔを表しており、縦軸はドレイン電流Ｉｄ０を表している。温度Ｔの単位はＫ（ケルビン）で、ドレイン電流Ｉｄ０は対数によって表されている。ドレイン電流Ｉｄ０は、ドレイン電圧を一定、ゲート電圧Ｖｇ＝０Ｖとして、各温度で測定したドレイン電流である。図４のＴ０は、例えば、常温を示している。図４より、Ｖｇ＝０Ｖでのドレイン電流Ｉｄ０を温度の関数として表すと次の（１）式のような関係がある。
【００５９】
Ｉｄ０＝α＊ｅｘｐ（β＊Ｔ）            （１）
この（１）式において、αとβはデバイス構造で決まる正の定数であり、αの単位はＡ（アンペア）、βの単位は１／Ｋ（ケルビン）である。すなわち、ドレイン電流Ｉｄ０は、温度Ｔが変化すると指数関数的に変化する。また、ゲートトンネルリーク電流、すなわち、ゲート電圧Ｖｇ＝０Ｖにおけるゲート電流は、簡単なモデルでは次の（２）式で表すことができる。
【００６０】
Ｉｇ＝Ａ＊ｅｘｐ（−Ｂ＊Ｔｏｘ）            （２）
この（２）式において、ＡとＢはデバイス構造で決まる定数であり、Ｔｏｘはゲート絶縁膜の厚さである。（２）式に表されるように、簡単なモデルでは、ゲートトンネルリークには、温度の項はなく、温度依存性は無視できる。
【００６１】
図５は、ＭＯＳトランジスタにおける、ドレイン電流とソース電位との関係（Ｉｄ−Ｖｓｆ特性）を示すグラフである。この基板電位は、ＣＭＯＳ回路において、ＮＭＯＳトランジスタが０Ｖ、ＰＭＯＳトランジスタがＶｃｃである。図５において、横軸はソース電位と基板電位又はウェル電位との電位差Ｖｓｆを表しており、縦軸はドレイン電流Ｉｄｖｓを表している。図４と同様に、ドレイン電流Ｉｄｖｓは、対数によって表され、ドレイン電圧を一定、ゲート電圧Ｖｇ＝０Ｖとして、各Ｖｓｆで測定したドレイン電流である。Ｖｓｆの単位はＶ（ボルト）であり、Ｖｓｆの値は、ＮＭＯＳトランジスタの場合、基板電位より高くした値であり、ＰＭＯＳトランジスタの場合、基板電位より低くした値である。図５より、Ｖｇ＝０Ｖにおけるドレイン電流ＩｄｖｓをＶｓｆの関数として表すと次の（３）式のような関係がある。
【００６２】
Ｉｄｖｓ＝γ＊ｅｘｐ（−δ＊Ｖｓｆ）            （３）
この（３）式において、γとδはデバイス構造で決まる正の定数であり、γの単位はＡ（アンペア）、δの単位は１／Ｖ（ボルト）である。すなわち、ドレイン電流Ｉｄｖｓは、ソース電位が変化すると指数関数的に変化する。尚、ソース電位が変化したときのドレイン電流の変化については、上記の特許文献１に記載されている。
【００６３】
設計者は、上記の図４及び図５の関係をＴＥＧ（Test Element Group）などを測定して求めれば、自由にソース電位を変化させた時の所定温度におけるドレイン電流（リーク電流）を知ることができる。例えば、設計者は、次のようなステップによって半導体集積回路装置を設計する。まず、ＴＥＧ等を用いて、図４に示した温度とドレイン電流（リーク電流）の特性を測定する。次いで、ＴＥＧ等を用いて、図５に示したソース電位とドレイン電流（リーク電流）の特性を測定する。次いで、測定した温度とドレイン電流（リーク電流）の特性と、ソース電位とドレイン電流（リーク電流）の特性から、温度とソース電位の特性を求め、電位発生回路１１１で制御するソース電位を決定する。こうして、所望の温度において所望のリーク電流となる半導体集積回路装置を設計することができる。
【００６４】
この温度とソース電位の特性（Ｖｓ−Ｔ特性）を図６に示す。図６の特性が、ソース電位制御回路の出力特性となる。図６において、横軸は温度Ｔを表しており、縦軸はソース電位Ｖｓを表している。温度Ｔの単位はＫ（ケルビン）で、ソース電位Ｖｓの単位は（ボルト）である。ソース電位Ｖｓは、図４及び（１）式の各温度におけるドレイン電流を、図５及び（３）式のドレイン電流としたときのソース電位として求めることができる。また、ソース電位Ｖｓは、基板電位又はウェル電位から所定の上限値までの範囲の電位であることが好ましい。さらに、ソース電位Ｖｓは、所定の温度以下では一定であり、所定の温度を超えると指数関数的に変化することがより好ましい。
【００６５】
次に先ほど、温度依存性が少ないと述べたトンネル電流とサブスレッショールド電流の関係について述べる。現状のデバイスはゲート絶縁膜が薄膜化されたことにより、ゲートトンネルリーク電流成分とＢＴＢトンネルリークによるドレイン電流（リーク成分）が無視できない。デバイス構造によっては、常温でＶｇ＝０Ｖ（ＯＦＦ状態）の時、ＢＴＢトンネル電流が支配的である場合がある。このような場合にはソース電位を変化させてもドレイン電流は減らない。すなわち、高温時にこのＢＴＢトンネル電流までサブスレッショールドリークを下げれば良いことになり、これ以上にソース電圧を変化させてもリーク電流低減効果がない。
【００６６】
尚、変化させるソース電位の上限は、しきい値電圧等の出力論理電圧の範囲でなければ、ＭＯＳトランジスタが正常に動作しない。
【００６７】
このように、変化させるソース電位の範囲（ＮＭＯＳトランジスタでれば上限値、ＰＭＯＳトランジスタであれば下限値）は次のような条件で決定される。
（１）高温時に、デバイスのリーク電流が所定の範囲（例えば、スペック）を満足するようにソース電位を決定する。
（２）温度に依存しないリーク電流（例えば、ＢＴＢトンネルリーク電流）値まで、ドレイン電流を減少させるためのソース電位を決定する。
（３）所定回路の論理レベルが、適切な値（例えば、しきい値）の範囲に収まるようにソース電位の上限値（下限値）を定める。
【００６８】
これらの上限値は、ＭＯＳトランジスタの温度−サブスレッショールド（リーク電流）特性、ソース電位−サブスレッショールド（リーク電流）特性の関係から決定される。
【００６９】
次に、図７を用いて、本実施形態にかかる電位発生回路の構成について説明する。電位発生回路１１１は、図に示されるように、電流モニタ回路７１、電圧変換回路７２、レベル検知回路７３、ドライバ回路７４を備えている。尚、図６に示した特性を出力できる回路であればその他の構成であってもよい。
【００７０】
電流モニタ回路７１は、温度により変化するリーク電流（ドレイン電流）をモニタする回路である。電流モニタ回路７１は、リーク電流Ｉｏｆｆを生成するＰＭＯＳトランジスタＰ７１、カレントミラーを構成するＮＭＯＳトランジスタＮ７１及びＮ７２、モニタしたリーク電流Ｉｏｆｆを出力するＰＭＯＳトランジスタＰ７２を有している。
【００７１】
ＰＭＯＳトランジスタＰ７１は、ソースとゲートが電源電位Ｖｃｃ（不図示）に接続され、ドレインがＮＭＯＳトランジスタＮ７１のドレインに接続されている。ＰＭＯＳトランジスタＰ７２は、ソースが電源電位Ｖｃｃに接続され、ゲートとドレインがＮＭＯＳトランジスタＮ７２のドレインに接続されている。また、ＰＭＯＳトランジスタＰ７２のゲートとドレインの接続ノードが電流モニタ回路７１の出力端となる。さらに、ＮＭＯＳトランジスタＮ７１は、ゲートがドレインとＮＭＯＳトランジスタＮ７２のゲートに接続され、ソースがＧＮＤ電位に接続されている。ＮＭＯＳトランジスタＮ７２のソースは、ＧＮＤ電位に接続されている。
【００７２】
ＮＭＯＳトランジスタＮ７１とＮ７２は同じサイズのトランジスタであることが好ましく、ＰＭＯＳトランジスタＰ７１とＰ７２も同じサイズのトランジスタであることが好ましいが、電圧変換回路７２等とともに所望の電圧を生成できれば、異なるサイズであってもよい。
【００７３】
電圧変換回路７２は、入力された電流を所望の電圧レベルに変換する回路である。電圧変換回路７２は、ＰＭＯＳトランジスタＰ７３、抵抗Ｒ１を有している。抵抗Ｒ１は、温度による抵抗値変化がほとんどない抵抗であることが好ましい。ＰＭＯＳトランジスタＰ７３は、所望の電圧レベルを出力できる特性のトランジスタであればよく、電流モニタ回路７１のＰＭＯＳトランジスタＰ７１やＰ７２と同じサイズでもよいし、異なるサイズでもよい。
【００７４】
ＰＭＯＳトランジスタＰ７３は、ソースが電源電位Ｖｃｃに接続され、ゲートが電流モニタ回路７１の出力端に接続され、ドレインが抵抗Ｒ１の一端に接続されている。また、ＰＭＯＳトランジスタＰ７３のドレインが電圧変換回路７２の出力端となる。さらに、抵抗Ｒ１の他端は、ＧＮＤ電位に接続されている。
【００７５】
レベル検知回路７３は、次段のドライバ回路７４の出力レベルを検出し、入力された電圧のレベルに応じて、次段のドライバ回路７４の出力レベルを制御する回路である。レベル検知回路７３は、差動増幅器として動作するオペアンプＯＰＡ１を有している。
【００７６】
オペアンプＯＰＡ１は、反転入力端子が電圧変換回路７２の出力端に接続され、非反転入力端子がドライバ回路７４の出力端に接続されている。また、オペアンプ出力端子がレベル検知回路７３の出力端となる。
【００７７】
ドライバ回路７４は、入力された電圧を増幅し、ＶＯＵＴすなわちソース電位を出力する回路である。ドライバ回路７４は、入力電圧を増幅するＰＭＯＳトランジスタＰ７４、オペアンプＯＰＡ１のバイアスを決定する抵抗Ｒ２を有している。
【００７８】
ＰＭＯＳトランジスタＰ７４は、ソースが電源電位Ｖｃｃに接続され、ゲートがレベル検知回路７３の出力端に接続され、ドレインが抵抗Ｒ２の一端に接続されている。また、ＰＭＯＳトランジスタＰ７４のドレインが出力端となる。さらに、抵抗Ｒ２の他端は、ＧＮＤ電位に接続されている。
【００７９】
電流モニタ回路７１において、ＰＭＯＳトランジスタＰ７１は常にＯＦＦ状態であり、リーク電流Ｉｏｆｆが流れる。このリーク電流Ｉｏｆｆは、図８（ａ）に示すように、温度に対して指数関数的に変化する。このリーク電流Ｉｏｆｆは、ＮＭＯＳトランジスタＮ７１に流れ、ＮＭＯＳトランジスタＮ７１とともにカレントミラーを構成するＮＭＯＳトランジスタＮ７２にもリーク電流Ｉｏｆｆが流れる。そして、ＰＭＯＳトランジスタＰ７１とＰ７２のサイズが同じであるので、ＰＭＯＳトランジスタＰ７２にも同じリーク電流Ｉｏｆｆが流れる。すなわち、図８（ａ）のリーク電流Ｉｏｆｆが電流モニタ回路７１から出力される。
【００８０】
電圧変換回路７２において、ＰＭＯＳトランジスタＰ７３は電流モニタ回路７１のＰＭＯＳトランジスタＰ７２とともにカレントミラーを構成するので、ＰＭＯＳトランジスタＰ７２とＰ７３のサイズ比に応じた電流Ｉ１が、ＰＭＯＳトランジスタＰ７３に流れる。例えば、ＰＭＯＳトランジスタＰ７２とＰ７３が同じサイズであれば、この電流Ｉ１はリーク電流Ｉｏｆｆと同じ電流となる。そして、電流Ｉ１が抵抗Ｒ１に流れることによって、所望の電圧（Ｉ１＊Ｒ１）に変換されて、出力される。図８（ｂ）に示すように、抵抗Ｒ１の抵抗値は温度により変化しないため、この出力電圧（Ｉ１＊Ｒ１）はリーク電流Ｉｏｆｆと同様に温度に対して指数関数的に変化する。
【００８１】
レベル検知回路７３において、オペアンプＯＰＡ１は、電圧変換回路７２の出力電圧（Ｉ１＊Ｒ１）をリファレンス電圧Ｖｒｅｆとして、リファレンス電圧Ｖｒｅｆとドライバ回路７４の出力電圧ＶＯＵＴを比較する。リファレンス電圧よりも出力電圧ＶＯＵＴが低い場合、オペアンプＯＰＡ１はより低い電圧を出力し、リファレンス電圧よりも出力電圧ＶＯＵＴが高い場合、オペアンプＯＰＡ１はより高い電圧を出力する。
【００８２】
ドライバ回路７４において、ＰＭＯＳトランジスタＰ７４は、レベル検知回路７３のオペアンプＯＰＡ１によってゲート電位が制御され、ゲート電位に応じた電流Ｉ２が流れる。そして、電流Ｉ２が抵抗Ｒ２に流れることによって、出力電圧ＶＯＵＴ（Ｉ２＊Ｒ２）が発生し、出力電圧ＶＯＵＴがソース電位として出力される。この出力電圧ＶＯＵＴは、図６で示したように、温度に対して指数関数的に変化する。
【００８３】
図６のように、ソース電位の上限値があるため、使用温度の最高の温度でのＩ１を考慮し、Ｉ１＊Ｒ１の電圧が、所望の上限値を超えないように、Ｒ１の抵抗値を決定する。また、本実施形態では、ＰＭＯＳトランジスタのリーク電流をモニタすることで、図６のように、所定の温度から指数関数的に変化するように動作することができる。
【００８４】
このように、デバイスの温度変化に応じて、ＭＯＳトランジスタのソース電位を温度に応じて変化させることによって、動作速度（アクセス時間）の犠牲を少なくして、スタンバイ電流を低減することができる。スタンバイ電流を低減するために、温度とソース電位の関係を最適化して制御、すなわち、温度が高くなるとソース電位の基板電位からの変化を大きくするように制御しており、効率よく、動作速度を向上し、消費電力の低減を図っている。特に、常温等ではソース電位の変化を小さくできるため、スタンバイからアクティブへ切り替えたときの動作をより高速にすることができる。また、上記の温度とソース電位の関係は、ＭＯＳトランジスタのリーク電流の温度依存性及びソース電位とリーク電流の関係から決定しており、設計者が適切な範囲のソース電位を決定することができる。
【００８５】
発明の実施の形態２．
次に、図９を用いて本発明の実施の形態２にかかる電位発生回路の構成について説明する。この電位発生回路１１１は、図７の回路と同様に、図１から図３のソース電位制御回路１０１に用いることができる。本実施形態の電位発生回路１１１は、図７の構成に加えて、電圧変換回路７２にＮＭＯＳトランジスタＮ９１が設けられている。その他については図７と同様である。
【００８６】
電圧変換回路７２において、ＮＭＯＳトランジスタＮ９１は、電圧変換回路７２の出力電圧（Ｉ１＊Ｒ１）をクランプするクランプ素子である。ＮＭＯＳトランジスタＮ９１は、ゲートとドレインがＰＭＯＳトランジスタＰ７３のドレインに接続され、ソースがＧＮＤ電位に接続されている。
【００８７】
電圧変換回路７２において、図７と同様に出力電圧（Ｉ１＊Ｒ１）が発生し、所定のレベル、すなわちＮＭＯＳトランジスタＮ９１のしきい値電圧まではＮＭＯＳトランジスタＮ９１がＯＦＦのため、この出力電圧がレベル検知回路７３へ出力される。そして、出力電圧がしきい値電圧に達するとＮＭＯＳトランジスタＮ９１がＯＮするため、電流Ｉ１がＮＭＯＳトランジスタＮ９１からＧＮＤ電位へ流れて、出力電圧が低下する。こうして、電圧変換回路７２の出力電圧が所定のレベルにクランプされる。
【００８８】
このように、クランプ素子を設けることによって、電位発生回路１１１の出力であるソース電位が、所定の上限値を超えないようにすることができる。
【００８９】
発明の実施の形態３．
次に、図１０を用いて本発明の実施の形態３にかかる電位発生回路の構成について説明する。この電位発生回路１１１は、図７の回路と同様に、図１から図３のソース電位制御回路１０１に用いることができる。本実施形態の電位発生回路１１１は、図７の構成と比べて、抵抗Ｒ１を抵抗Ｒ３、Ｒ４、Ｒ５に置き換えている。その他については図７と同様である。尚、この例では、３つの抵抗を設けているが、これに限らず任意の抵抗を設けてもよい。抵抗の数を増やすことで、抵抗値のより詳細に調整することができる。
【００９０】
電圧変換回路７２において、抵抗Ｒ３、Ｒ４、Ｒ５は、図７と同様に電圧変換回路７２の出力電圧を決定する抵抗である。抵抗Ｒ３、Ｒ４、Ｒ５は、直列に接続されている。すなわち、抵抗Ｒ３の一端がＰＭＯＳトランジスタＰ７３のドレインに接続され、抵抗Ｒ３の他端が抵抗Ｒ４の一端に接続され、抵抗Ｒ５の一端が抵抗Ｒ４の他端に接続され、抵抗Ｒ５の他端がＧＮＤ電位に接続されている。
【００９１】
また、抵抗Ｒ３、Ｒ４、Ｒ５は、それぞれメタルによって短絡することができ、メタルによって短絡されていない抵抗が有効な抵抗となる。すなわち、メタルによって抵抗値を切り替えることができる。例えば、全ての抵抗がメタルによって短絡されていない場合、実効的な抵抗Ｒは、抵抗Ｒ３、Ｒ４、Ｒ５の合計となり、抵抗Ｒ３をメタルによって短絡した場合、実効的な抵抗Ｒは、抵抗Ｒ４、Ｒ５の合計となる。
【００９２】
電圧変換回路７２において、図７と同様に、ＰＭＯＳトランジスタＰ７３の電流Ｉ１が、メタルによって短絡されていない抵抗Ｒ３、Ｒ４、Ｒ５に流れ、電流Ｉ１と実効的な抵抗Ｒによる出力電圧（Ｉ１＊Ｒ）が出力される。
【００９３】
抵抗を短絡するメタルの形状、すなわち配線層の形状は、半導体集積回路装置の製造時におけるマスクによって決まるため、あらかじめどの抵抗を短絡するか決定し、マスクのレイアウトを変更する必要がある。例えば、サンプルの半導体集積回路装置を製造し、ＴＥＧ等によって測定することで抵抗値を求め、短絡する抵抗を決定する。
【００９４】
このように、複数の抵抗を設け、抵抗値をメタルによって可変とすることで、電位発生回路１１１の出力であるソース電位を調整することができる。また、図１のように、複数のソース電位制御回路１０１を設けている場合、ソース電位制御回路ごとにソース電位を容易に変更することができる。
【００９５】
発明の実施の形態４．
次に、図１１を用いて本発明の実施の形態４にかかる電位発生回路の構成について説明する。この電位発生回路１１１は、図７の回路と同様に、図１から図３のソース電位制御回路１０１に用いることができる。本実施形態の電位発生回路１１１は、図１０と同様に、抵抗Ｒ３、Ｒ４、Ｒ５を備えている。本実施形態では、抵抗Ｒ３、Ｒ４、Ｒ５は、それぞれ、Ｆｕｓｅ１、Ｆｕｓｅ２、Ｆｕｓｅ３によって短絡可能であり、図１０と同様に、Ｆｕｓｅによって抵抗値を切り替えることができる。Ｆｕｓｅを切断し、短絡されていない抵抗が有効な抵抗となる。抵抗を短絡するＦｕｓｅは、半導体集積回路装置の製造後に、レーザ等によって切断される。抵抗値の切り替え方法以外は、図１０と同様である。
【００９６】
このように、複数の抵抗を設け、抵抗値をＦｕｓｅによって可変とすることで、電位発生回路１１１の出力であるソース電位を調整することができる。特に、抵抗値をＦｕｓｅによって切り替えるため、半導体集積回路装置の製造後に変更することができる。
【００９７】
発明の実施の形態５．
次に、図１２を用いて本発明の実施の形態５にかかる電位発生回路の構成について説明する。この電位発生回路１１１は、図７の回路と同様に、図１から図３のソース電位制御回路１０１に用いることができる。本実施形態の電位発生回路１１１は、図１０や図１１と同様に、抵抗Ｒ３、Ｒ４、Ｒ５を備えている。本実施形態では、抵抗Ｒ３、Ｒ４は、それぞれ、スイッチＳＷ７１、ＳＷ７２によって短絡可能であり、図１０や図１１と同様に、スイッチによって抵抗値を切り替えることができる。尚、抵抗Ｒ５にスイッチを設けて短絡してもよい。また、スイッチＳＷ７１、ＳＷ７２は、例えば、トランスファーゲートでありＰＭＯＳトランジスタとＮＭＯＳトランジスタとインバータから構成されている。
【００９８】
抵抗Ｒ３、Ｒ４のうち、スイッチＳＷ７１、ＳＷ７２がＯＦＦされて短絡されていない抵抗が有効な抵抗となる。スイッチＳＷ７１、ＳＷ７２は、例えば、プログラムされたプログラム回路等の制御回路からの制御信号Ｐｒｏｇ１、Ｐｒｏｇ２によってＯＮ／ＯＦＦされる。抵抗値の切り替え方法以外は、図１０や図１１と同様である。
【００９９】
このように、複数の抵抗を設け、抵抗値をスイッチによって可変とすることで、電位発生回路１１１の出力であるソース電位を調整することができる。特に、抵抗値をスイッチによって切り替えるため、半導体集積回路装置の製造後、半導体集積回路装置の動作時であっても、何度でも変更することが可能である。
【０１００】
その他の発明の実施の形態．
上述の例では、主に、インバータにおいてＮＭＯＳトランジスタのソース電位を制御する場合について説明したが、これに限らず、インバータのＰＭＯＳトランジスタのソース電位を制御してもよく、インバータのＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方あるいは一方のソース電位を制御してもよい。
【０１０１】
例えば、図１３では、ＰＭＯＳトランジスタＰ２１、Ｐ２２において、ソースにソース電位線４が接続され、基板端子に電源電位Ｖｃｃが接続されている。その他は、図２と同様である。このようにして、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方のソース電位を制御することができる。これにより、一方のトランジスタのソース電位を制御する場合よりも、より高い効果を得ることができる。
【０１０２】
ＰＭＯＳトランジスタのソース電位を制御する場合、ＮＭＯＳトランジスタの場合とは逆に、温度の増加とともにソース電位を減少させるため、電位発生回路１１１の回路構成について、電源電位ＶｃｃとＧＮＤ電位、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを適宜入れ替えて構成する必要がある。
【０１０３】
また、上述の例では、電位発生回路の回路構成等によってソース電位を切り替える場合について説明したが、これに限らず、内部回路ブロック２０１とソース電位制御回路１０１の接続や、ソース電位制御回路１０１と電源電位Ｖｃｃとの接続を変えることで、ソース電位を切り替えてもよい。例えば、図１４では、内部回路ブロック２０１はソース電位制御回路１０１、１０２の両方と接続されており、ソース電位制御回路１０１、１０２のいずれか一方がボンディングパッド及びボンディングワイヤを介して電源電位Ｖｃｃと接続されている。すなわち、ソース電位制御回路１０１、１０２を、ボンディングワイヤの接続を変えることにより活性、非活性に切り替えている。この例では、ボンディングワイヤが接続されているソース電位制御回路１０１が活性となり、ソース電位制御回路１０１から内部回路ブロック２０１へソース電位が出力される。この場合、半導体集積回路装置の組み立てまでに、所望のソース電位を決定しておく必要がある。
【図面の簡単な説明】
【０１０４】
【図１】本発明にかかる半導体集積回路の構成図である。
【図２】本発明にかかる内部回路ブロックの構成図である。
【図３】本発明にかかるソース電位制御回路の構成図である。
【図４】本発明にかかるＭＯＳトランジスタの特性を示すグラフである。
【図５】本発明にかかるＭＯＳトランジスタの特性を示すグラフである。
【図６】本発明にかかるＭＯＳトランジスタの特性を示すグラフである。
【図７】本発明にかかる電位発生回路の構成を示す回路図である。
【図８】本発明にかかるＭＯＳトランジスタの特性を示すグラフである。
【図９】本発明にかかる電位発生回路の構成を示す回路図である。
【図１０】本発明にかかる電位発生回路の構成を示す回路図である。
【図１１】本発明にかかる電位発生回路の構成を示す回路図である。
【図１２】本発明にかかる電位発生回路の構成を示す回路図である。
【図１３】本発明にかかる内部回路ブロックの構成図である。
【図１４】本発明にかかる半導体集積回路の構成図である。
【符号の説明】
【０１０５】
１０１〜１０ｎ  ソース電位制御回路
１１１  電位発生回路
１１２  スタンバイ／アクティブ制御回路
１１３  トランスファ回路
２０１〜２０ｎ  内部回路ブロック
３０１  コマンド入力端子
３０２  ＣＳバッファ
４  ソース電位線
ＩＮＶ２１、２２、３１  インバータ
Ｐ２１、２２  ＰＭＯＳトランジスタ
Ｎ２１、２２  ＮＭＯＳトランジスタ
ＳＷ３１、３２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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