(57)【要約】【課題】高誘電体膜の結晶化によるエッチングレートの低下を回避する。【解決手段】先ず、下地基板１１を用意して、下地基板上に、高誘電率材の高誘電体非結晶膜５０を形成する。次に、高誘電体非結晶膜上に、高誘電率材の非結晶化温度を成膜温度としてアモルファスシリコン膜６０を形成する。次に、フォトリソグラフィ法及びドライエッチングにより、アモルファスシリコン膜を加工してゲート電極形成用膜６２を形成する。次に、ゲート電極形成用膜６２をマスクとしたウェットエッチングにより、ゲート電極形成用膜で覆われた高誘電体非結晶膜の部分を残存させ、露出した高誘電体非結晶膜の部分を除去する。次に、ゲート電極形成用膜に対して熱処理を行うことにより、アモルファスシリコンをポリシリコンに改質して、ゲート電極６４にする。【選択図】図２
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【特許請求の範囲】
【請求項１】
下地基板を用意する工程と、
該下地基板上に、高誘電率材の高誘電体非結晶膜を形成する工程と、
該高誘電体非結晶膜上に、前記高誘電率材の非結晶化温度を成膜温度としてアモルファスシリコン膜を形成する工程と、
フォトリソグラフィ法により、ゲート形成領域の前記アモルファスシリコン膜上にフォトレジストマスクを形成する工程と、
該フォトレジストマスクを用いたドライエッチングにより、ゲート非形成領域の前記アモルファスシリコン膜を除去して前記高誘電体非結晶膜を露出させるとともに、前記ゲート形成領域の前記アモルファスシリコン膜を残存させてゲート電極形成用膜を形成する工程と、
前記フォトレジストマスクを除去した後、前記ゲート電極形成用膜をマスクとしたウェットエッチングにより、前記ゲート電極形成用膜で覆われた前記高誘電体非結晶膜の部分を残存させ、露出している前記高誘電体非結晶膜の部分を除去する工程と、
前記ゲート電極形成用膜に対して熱処理を行うことにより、アモルファスシリコンをポリシリコンに改質して、ゲート電極にする工程と
を備えることを特徴とする半導体素子の製造方法。
【請求項２】
下地基板を用意する工程と、
該下地基板上に、高誘電率材の高誘電体非結晶膜を形成する工程と、
該高誘電体非結晶膜上に、ポリシリコン膜を形成するとともに、前記高誘電体非結晶膜を高誘電体結晶膜に改質する工程と、
フォトリソグラフィ法により、ゲート形成領域の前記ポリシリコン膜上にフォトレジストマスクを形成する工程と、
該フォトレジストマスクを用いたドライエッチングにより、ゲート非形成領域の前記ポリシリコン膜を除去して前記高誘電体結晶膜を露出させるとともに、前記ゲート形成領域の前記ポリシリコン膜を残存させてゲート電極を形成する工程と、
Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ及びＸｅからなる希ガス群から選択された１または２以上の希ガスを用いたプラズマ処理により、露出した前記高誘電体結晶膜の部分を高誘電体非結晶膜に改質する工程と、
前記フォトレジストマスクを除去した後、前記ゲート電極をマスクとしたウェットエッチングにより、前記高誘電体非結晶膜を除去する工程と、
を備えることを特徴とする半導体素子の製造方法。
【請求項３】
ＳＯＩ基板のＳＯＩ層に素子分離絶縁層を形成したものを下地基板として用意することを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
基板上に非結晶の高誘電体膜を形成する工程と、
前記非結晶の高誘電体膜が結晶化する温度よりも低い温度で、前記非結晶の高誘電体膜上にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜及び前記非結晶の高誘電体膜をパターニングする工程と、
パターニングされた前記アモルファスシリコン膜に対して熱処理を施すことにより、パターニングされた前記アモルファスシリコン膜を結晶化する工程と
を備えることを特徴とする半導体素子の製造方法。
【請求項５】
前記アモルファスシリコン膜を結晶化する工程では、パターニングされた前記アモルファスシリコン膜を多結晶シリコン膜に改質する
ことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記パターニングする工程は、
前記アモルファスシリコン膜をパターニングする工程と、
パターニングされた前記アモルファスシリコン膜をマスクとして前記非結晶の高誘電体膜をパターニングする工程と
を含むことを特徴とする請求項４又は５に記載の半導体素子の製造方法。
【請求項７】
前記非結晶の高誘電体膜をパターニングする工程は、ウェットエッチングで行われることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記基板は、絶縁層上に形成されたシリコン層を含み、前記非結晶の高誘電体膜は前記シリコン層上に形成される
ことを特徴とする請求項４〜７のいずれか１項に記載の半導体素子の製造方法。
【請求項９】
基板上に形成された高誘電体膜と多結晶シリコン膜との積層構造に対してエッチングを行い、前記多結晶シリコン膜をパターニングする工程と、
前記パターニングされた多結晶シリコン膜をマスクとしてＨｅ、Ｎｅ、Ａｒ、Ｋｒ、及びＸｅからなるガス群から選択された１又は２以上のガスからなるプラズマに前記パターニングされた多結晶シリコン膜から露出した前記高誘電体膜の部分を曝す工程と、
前記プラズマに曝された前記高誘電体膜の部分を除去する工程と
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記プラズマに曝された前記高誘電体膜の部分を除去する工程は、ウェットエッチングで行われることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記多結晶シリコン膜をパターニングする工程は、
前記基板上に非結晶の高誘電体膜を形成する工程と、
前記非結晶の高誘電体膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜をパターニングする工程と
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記基板は、絶縁層上に形成されたシリコン層を含む
ことを特徴とする請求項９〜１１のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化、高速化に伴い、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート絶縁膜の薄膜化が進められてきた。しかし、従来から用いられている酸化膜によるゲート絶縁膜では、厚さが２ｎｍ以下になると漏れ電流が流れ始めてしまい、消費電力の増加を招く。そこで、６５ｎｍ世代以降のデバイスでは、ゲート絶縁膜として、シリコン酸化膜よりも誘電率の高い高誘電率材料の導入が検討されている。
【０００３】
高誘電率材料で形成されたゲート絶縁膜の厚さを酸化膜に換算した酸化膜換算膜厚は、周知の通り、酸化膜換算膜厚＝（酸化膜の誘電率／誘電体の誘電率）×実膜厚で定義される。誘電率の高い材料ほど実膜厚を大きくすることができるため、高誘電率材料のゲート絶縁膜への適用は、漏れ電流の抑制に有効な手段である。
【０００４】
図４を参照して従来の半導体素子の製造方法について説明する（例えば、特許文献１参照）。
【０００５】
先ず、半導体基板１０として、支持基板１２上に、絶縁層１４及びＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層１６が、この順に積層された構造を有するＳＯＩ基板を用意する（図４（Ａ））。
【０００６】
次に、半導体基板１０のＳＯＩ層１６に、局所酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄｅ  ｏｆ  Ｓｉｌｉｃｏｎ）により素子分離絶縁層１８を形成して、活性領域との素子分離を行う。ＳＯＩ層１６に素子分離絶縁層１８が形成された基板を下地基板１１と称する。なお、ＳＯＩ層１６の活性領域の部分を活性ＳＯＩ層１７と称する。次に、下地基板１１上に高誘電体膜５６、及びポリシリコン膜６５を順次に積層する（図４（Ｂ））。
【０００７】
次に、フォトリソグラフィ法により、ゲート形成領域７２のポリシリコン膜６５上に、フォトレジストマスク７０を形成する（図４（Ｃ））。
【０００８】
次に、フォトレジストマスク７０を用いたドライエッチングを行うことにより、ゲート非形成領域７４のポリシリコン膜６５を除去して、ゲート形成領域７２に残存するポリシリコン膜６５をゲート電極６７とする（図４（Ｄ））。
【０００９】
次に、フォトレジストマスク７０をアッシングにより除去した後、エッチャントとしてフッ化水素酸を用いた低温のウェットエッチングにより、ゲート非形成領域７４の高誘電体膜５６の部分を除去する（図４（Ｅ））。
【特許文献１】特開２００３−３３２２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、例えば、高誘電率材として、結晶化温度（５００〜６００℃）がポリシリコンの成膜温度よりも低い酸化ハフニウム（ＨｆＯ2）をゲート絶縁膜に適用した場合、ポリシリコンの成膜時にＨｆＯ2の高誘電体膜が結晶化する。高誘電体膜が結晶化すると、高誘電体膜のエッチングレートが低下するか、又は、エッチングが全く進行しなくなるという懸念がある。
【００１１】
これに対して、高誘電体膜が結晶化した場合でも、ゲート電極を形成するためのドライエッチングに引き続いて、ＨＢｒ、Ｃｌ2、又はＯ2ガスを用いたプラズマエッチング処理を行う方法も報告されている（例えば、Ｔ．Ｍａｅｄａ  ｅｔ  ａｌ．，Ｅｘｔ．Ａｂｓｔｒａｃｔｓ，ＳＳＤＭ，ｐ．８２８（２００３）参照）。この方法では、プラズマエッチング処理によるイオン衝撃を利用して、結晶化した高誘電体膜にダメージを与えて非結晶化させ、その非結晶化したダメージ層をウェットエッチングで除去する。
【００１２】
しかしながら、ダメージ層の形成に用いられるＨＢｒ、Ｃｌ2、又はＯ2ガスは、結晶化した高誘電体膜にダメージを与えて、非結晶化させると同時に、ゲート電極であるポリシリコンをエッチングしてしまう恐れがある。
【００１３】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、高誘電体膜の結晶化によるエッチングレートの低下を回避して、ゲート電極に対する選択比を増加させる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述した目的を達成するために、この発明の半導体素子の製造方法は、以下の工程を備えている。
【００１５】
先ず、下地基板を用意して、下地基板上に、高誘電率材の高誘電体非結晶膜を形成する。次に、高誘電体非結晶膜上に、高誘電率材の非結晶化温度を成膜温度としてアモルファスシリコン膜を形成する。次に、フォトリソグラフィ法により、ゲート形成領域のアモルファスシリコン膜上にフォトレジストマスクを形成する。次に、フォトレジストマスクを用いたドライエッチングにより、ゲート非形成領域のアモルファスシリコン膜を除去して高誘電体非結晶膜を露出させるとともに、ゲート形成領域のアモルファスシリコン膜を残存させてゲート電極形成用膜を形成する。次に、フォトレジストマスクを除去した後、ゲート電極形成用膜をマスクとしたウェットエッチングにより、ゲート電極形成用膜で覆われた高誘電体非結晶膜の部分を残存させ、露出した高誘電体非結晶膜の部分を除去する。次に、ゲート電極形成用膜に対して熱処理を行うことにより、アモルファスシリコンをポリシリコンに改質して、ゲート電極にする。
【発明の効果】
【００１６】
この発明の半導体素子の製造方法によれば、高誘電体非結晶膜上に、高誘電率材の非結晶化温度を成膜温度としてアモルファスシリコン膜を形成した後、高誘電体非結晶膜及びアモルファスシリコン膜をエッチングしている。従って、高誘電体非結晶膜が結晶化することによるエッチングレートの低下を回避することができる。
【００１７】
また、高誘電体膜のエッチングレートが低下しない、すなわち、アモルファスシリコンに対する選択比が高くなるため、高誘電体膜のエッチングの際の、ゲート電極のサイドエッチングによる細り等の恐れが低減される。
【発明を実施するための最良の形態】
【００１８】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１９】
（第１実施形態）
図１及び図２は第１実施形態の半導体素子の製造方法を説明するための概略工程図で、断面の切り口で示してある。
【００２０】
先ず、半導体基板１０を用意する。ここでは、半導体基板１０として、支持基板１２上に、絶縁層１４及びＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層１６が、この順に積層された構造を有するＳＯＩ基板を用いた場合について説明する。なお、半導体基板１０は、ＳＯＩ基板に限定されず、半導体基板１０として、シリコン基板、ＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）基板等を用いても良い（図１（Ａ））。
【００２１】
次に、例えば、熱酸化法により、パッド酸化膜２０を半導体基板１０のＳＯＩ層１６上に形成する。その後、任意好適な周知の化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより、シリコン窒化膜３０をパッド酸化膜２０上に形成する（図１（Ｂ））。
【００２２】
次に、シリコン窒化膜３０上にフォトレジストを塗布した後、フォトリソグラフィ法によりパターニングを行って、フォトレジストマスク４０を形成する。フォトレジストマスク４０は、予め設定された活性領域４２のシリコン窒化膜３０の部分を覆い、及び、素子分離領域４４のシリコン窒化膜３０の部分を露出させるように形成される（図１（Ｃ））。
【００２３】
次に、フォトレジストマスク４０をエッチングマスクとしたドライエッチングにより、素子分離領域４４のシリコン窒化膜３０の部分及びパッド酸化膜２０の部分を順次に連続して除去してＳＯＩ層１６を露出させる。このとき、活性領域４２のシリコン窒化膜３２の部分及びパッド酸化膜２２の部分は残存する（図１（Ｄ））。
【００２４】
次に、フォトレジストマスク４０をアッシングにより除去する。その後、素子分離領域４４のＳＯＩ層１６の部分をドライ酸化することにより、素子分離絶縁層１８に変える。その後、残存しているシリコン窒化膜３２及びパッド酸化膜２２の両部分をドライエッチングにより除去する。尚、ここでは、素子分離絶縁層１８の形成に、局所酸化（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄｅ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いた例について説明したが、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって素子分離絶縁層１８を形成しても良い。以下の説明では、半導体基板１０のＳＯＩ層１６に素子分離絶縁層１８が形成された構造体を、下地基板１１と称する。また、ＳＯＩ層１６の活性領域の部分を活性ＳＯＩ層１７と称する（図１（Ｅ））。
【００２５】
次に、下地基板（単に、基板と称することもある。）１１上に、高誘電率材の高誘電体非結晶膜５０を形成する。ここでは、高誘電率材として酸化ハフニウム（ＨｆＯ2）を用いて、原子層成長（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、非結晶の高誘電体膜（高誘電体非結晶膜）５０を形成する。なお、ＨｆＯ2の結晶化温度は５００〜６００℃であるので、結晶化する温度よりも低い温度（以下、非結晶化温度と称する。）である３５０〜４００℃の温度で高誘電体非結晶膜５０を形成する。
【００２６】
次に、高誘電体非結晶膜５０上に、例えば、任意好適な周知のＣＶＤ法により、アモルファスシリコン膜６０を形成する。ＨｆＯ2の高誘電体非結晶膜５０が結晶化を起こさないようにするために、アモルファスシリコン膜６０の成膜温度は、ＨｆＯ2の非結晶化温度にする。なお、アモルファスシリコン膜６０の成膜は、均一性を得るため、又は、充分な成膜速度を得るために４５０℃程度で行うのが好適である（図２（Ａ））。
【００２７】
次に、アモルファスシリコン膜６０及び高誘電体非結晶膜５０をパターニングする。
【００２８】
このパターニングする工程では、先ず、アモルファスシリコン膜６０上にフォトレジストを塗布した後、フォトリソグラフィ法によりパターニングを行って、フォトレジストマスク７０を形成する。フォトレジストマスク７０は、ゲート形成領域７２のアモルファスシリコン膜６０の部分を覆い、及び、ゲート非形成領域７４のアモルファスシリコン膜の部分を露出させるように形成される（図２（Ｂ））。
【００２９】
次に、フォトレジストマスク７０をエッチングマスクとした任意好適な周知のドライエッチングにより、ゲート非形成領域７４のアモルファスシリコン膜６０の部分を除去し、及び、ゲート形成領域７２のアモルファスシリコン膜６０の部分を残存させて、残存したアモルファスシリコン膜６０の部分をゲート電極形成用膜６２とする（図２（Ｃ））。
【００３０】
次に、フォトレジストマスク７０をアッシングにより除去した後、ゲート電極形成用膜６２をマスクとしたウェットエッチングにより、ゲート非形成領域７４の高誘電体非結晶膜５０の部分を除去する。このウェットエッチングで残存した高誘電体非結晶膜の部分がゲート絶縁膜５２を構成する。なお、このウェットエッチングに用いるエッチャントは、フッ化水素系の市販のものを用いることができる（図２（Ｄ））。
【００３１】
次に、ゲート電極形成用膜６２に対する６００℃以上の雰囲気中での熱処理により、アモルファスシリコンが多結晶シリコン（ポリシリコン）に改質されて、ゲート電極６４になる。このとき、非結晶の高誘電体膜で形成されたゲート絶縁膜５２も結晶化されて、高誘電体結晶膜で形成されたゲート絶縁膜５４になる（図２（Ｅ））。
【００３２】
ゲート電極６４形成後は、従来公知の工程により、例えば、サイドウォールの形成、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の形成などを行えば良いので、ここでは、説明を省略する。
【００３３】
第１実施形態の半導体素子の製造方法によれば、下地基板上に、非結晶の高誘電体膜として高誘電体非結晶膜を形成し、さらに高誘電体非結晶膜上に、高誘電率材の非結晶化温度を成膜温度としてアモルファスシリコン膜を形成している。このため、アモルファスシリコンの形成の際には、高誘電体非結晶膜は結晶化されずに、非結晶のままである。従って、高誘電体非結晶膜が結晶化することによるエッチングレートの低下を回避することができる。
【００３４】
また、高誘電体膜のエッチングレートが低下しない、すなわち、アモルファスシリコンに対する選択比が高くなるため、高誘電体膜のエッチングの際のゲート電極のサイドエッチングによる細り等の恐れが低減される。
【００３５】
なお、ここでは、高誘電率材をＨｆＯ2とした例について説明したが、高誘電率材の材質はＨｆＯ2に限定されない。例えば、高誘電率材の結晶化温度がポリシリコンの成膜温度より低く、及び、高誘電率材が結晶化後のエッチングが難しい、いわゆる難エッチング材料である高誘電率材に対して、第１実施形態の半導体素子の製造方法が適用可能である。
【００３６】
（第２実施形態）
図３は第２実施形態の半導体素子の製造方法を説明するための概略工程図で、断面の切り口で示してある。
【００３７】
下地基板１１の形成までの工程は、図１を参照して説明した第１実施形態と同様なので説明は省略する。
【００３８】
下地基板１１上に、高誘電率材の高誘電体非結晶膜５０を形成する。ここでは、高誘電率材として酸化ハフニウム（ＨｆＯ2）を用いて、ＡＬＤ法により、高誘電体膜を形成する。なお、ＨｆＯ2の結晶化温度は５００〜６００℃であるので、非結晶化温度である３５０〜４００℃の温度で、高誘電体膜を形成すると、高誘電体膜は、高誘電体非結晶膜５０として形成される（図３（Ａ））。
【００３９】
次に、高誘電体非結晶膜５０上に、例えば、任意好適な周知の化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ポリシリコン膜６５を形成する。ポリシリコン膜６５の成膜温度は、６００℃以上なので、ポリシリコン膜６５の成膜の際に、高誘電体非結晶膜５０は結晶化して高誘電体結晶膜５５になる（図３（Ｂ））。
【００４０】
次に、下地基板１１上に形成された高誘電体結晶膜５５とポリシリコン膜６５との積層構造に対して、エッチングを行い、ポリシリコン膜６５をパターニングする。先ず、ポリシリコン膜６５上にフォトレジストを塗布した後、フォトリソグラフィ法によりパターニングを行って、フォトレジストマスク７０を形成する。フォトレジストマスク７０は、ゲート形成領域７２のポリシリコン膜６５の部分を覆い、及び、ゲート非形成領域７４のポリシリコン膜６５の部分を露出させるように形成される（図３（Ｃ））。
【００４１】
次に、フォトレジストマスク７０をエッチングマスクとしたドライエッチングにより、ポリシリコン膜６５のゲート非形成領域７４の部分を除去して、及び、ポリシリコン膜６５のゲート形成領域７２の部分を残存させて、残存したポリシリコン膜６５の部分をゲート電極６７とする（図３（Ｄ））。なお、このドライエッチングは、ＨＢｒ及びＯ2の混合ガスを用いて行う主過程と、ＨＢｒ、Ｏ2及びＨｅの混合ガスを用いて行うオーバーエッチング過程とを備えている。
【００４２】
ゲート電極６７の形成後、エッチングガスをＨｅ、Ｎｅ、Ａｒ、Ｋｒ及びＸｅからなる希ガス群から選択された１または２以上の希ガスに切り替えて、プラズマ処理を行う。なお、このプラズマ処理は、ゲート電極６７を形成するためのドライエッチングを行った装置内で、大気に曝すことなく連続して行われる。このプラズマ処理では、ポリシリコン膜６５がパターニングされることによりゲート非形成領域７４に露出した、高誘電体結晶膜５５の部分が、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ及びＸｅからなる希ガス群から選択された１又は２以上の希ガスのプラズマに曝される。このプラズマに曝された高誘電体結晶膜５５の部分は、プラズマ処理によるダメージを受けて、ダメージ層、すなわち、非結晶の高誘電体膜（高誘電体非結晶膜）５８に改質される（図３（Ｅ））。このとき、ゲート電極６７は、フォトレジストマスク７０で覆われているので、ダメージを受けにくい。また、反応ガスとして希ガスを用いているので、ゲート電極６７のサイドエッチングも生じにくい。
【００４３】
次に、フォトレジストマスク７０をアッシングにより除去した後、ゲート電極６７をマスクとしたウェットエッチングにより、ゲート非形成領域７４の高誘電体非結晶膜５８を除去する（図３（Ｆ））。
【００４４】
ゲート非形成領域７４の高誘電体非結晶膜５８を除去した後は、従来公知の工程により、例えば、サイドウォールの形成、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の形成などを行えば良いので、ここでは、説明を省略する。
【００４５】
第２実施形態の半導体素子の製造方法によれば、ゲート非形成領域の高誘電体結晶膜を、希ガスを用いたプラズマ処理により、高誘電体非結晶膜に改質した後、ウェットエッチングで除去している。従って、高誘電体膜の結晶化によるエッチングレートの低下を回避することができる。
【００４６】
また、希ガスを用いたプラズマ処理を行うので、ゲート非形成領域に露出した高誘電体結晶膜のみにダメージを与えることができる。従って、高誘電体膜の非結晶化の際のゲート電極のサイドエッチングによる細り等が無くなり、安定した半導体素子の製造プロセスが構築できる。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態の半導体素子の製造方法を示す工程図（その１）である。
【図２】第１実施形態の半導体素子の製造方法を示す工程図（その２）である。
【図３】第２実施形態の半導体素子の製造方法を示す工程図である。
【図４】従来の半導体素子の製造方法を示す工程図である。
【符号の説明】
【００４８】
１０    半導体基板
１１    下地基板
１２    支持基板
１４    絶縁層
１６    ＳＯＩ層
１７    活性ＳＯＩ層
１８    素子分離絶縁層
２０、２２    パッド酸化膜
３０、３２    シリコン窒化膜
４０、７０    フォトレジストマスク
４２    活性領域
４４    素子分離領域
５０    高誘電体非結晶膜
５２、５４、５７    ゲート絶縁膜
５５    高誘電体結晶膜
５６    高誘電体膜
５８    ダメージ層（高誘電体非結晶膜）
６０    アモルファスシリコン膜
６２    ゲート電極形成用膜
６４、６７    ゲート電極
６５    ポリシリコン膜
７２    ゲート形成領域
７４    ゲート非形成領域
【図１】
2006245433.tif 000003
【図２】
2006245433.tif 000004
【図３】
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【図４】
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