(57)【要約】【課題】半導体デバイスの内部に設けられた配線の遅延時間を精度よく測定する。【解決手段】内部に設けられた被測定配線の遅延時間を測定する半導体デバイスであって、経路上に被測定配線が設けられたループ経路と、入力信号を所定時間だけ遅延させる遅延素子と、ループ経路上に遅延素子を接続するか否かを切り替える遅延選択部と、ループ経路の遅延時間を測定するループ遅延測定部と、ループ経路上に遅延素子を接続した場合におけるループ経路の遅延時間から、ループ経路上に遅延素子を接続しない場合におけるループ経路の遅延時間を減じて、遅延素子の遅延時間を算出する第１ゲート遅延算出部と、遅延素子の遅延時間に基づいて、ループ経路上に接続される論理回路の遅延時間を算出する第２ゲート遅延算出部と、被測定配線の遅延時間を算出する配線遅延算出部とを備える半導体デバイスを提供する。【選択図】図２
2006189336.tif 000002
【特許請求の範囲】
【請求項１】
内部に設けられた被測定配線の遅延時間を測定する半導体デバイスであって、
経路上に前記被測定配線が設けられたループ経路と、
入力信号を所定時間だけ遅延させる遅延素子と、
前記ループ経路上に遅延素子を接続するか否かを切り替える遅延選択部と、
前記ループ経路の遅延時間を測定するループ遅延測定部と、
前記ループ経路上に前記遅延素子を接続した場合における前記ループ経路の遅延時間から、前記ループ経路上に前記遅延素子を接続しない場合における前記ループ経路の遅延時間を減じて、前記遅延素子の遅延時間を算出する第１ゲート遅延算出部と、
前記遅延素子の遅延時間に基づいて、前記ループ経路上に前記遅延素子を接続するか否かに依らず、前記ループ経路上に接続される論理回路の遅延時間を算出する第２ゲート遅延算出部と、
前記ループ経路の遅延時間、及び前記論理回路の遅延時間に基づいて、前記被測定配線の遅延時間を算出する配線遅延算出部と
を備える半導体デバイス。
【請求項２】
前記遅延素子及び前記論理回路のそれぞれにおける遅延時間の基準値を記憶する記憶部と、
第１ゲート遅延算出部により算出された、前記遅延素子における実際の遅延時間の、前記遅延素子における遅延時間の基準値に対する比率を算出する遅延比率算出部と
を更に備え、
前記第２ゲート遅延算出部は、前記論理回路における遅延時間の基準値に、前記遅延比率算出部により算出された前記比率を乗じて、前記論理回路における実際の遅延時間を算出する
請求項１に記載の半導体デバイス。
【請求項３】
前記被測定配線は、前記遅延素子の遅延時間より大きい遅延時間を生じる請求項２に記載の半導体デバイス。
【請求項４】
前記ループ経路に含まれる、前記被測定配線とは異なる他の配線のそれぞれは、前記遅延素子の遅延時間より小さい遅延時間を生じる請求項３に記載の半導体デバイス。
【請求項５】
前記ループ経路は、
前記被測定配線を含み、前記被測定配線の遅延時間の測定時に用いられる被測定経路と、
前記被測定経路とは異なる他の経路と
から成り、
当該半導体デバイスは、
前記他の経路から出力された信号を、前記被測定経路に出力するか否かを切り替える切替ゲート
を更に備える請求項４に記載の半導体デバイス。
【請求項６】
前記遅延素子の出力信号、及び前記遅延素子の入力信号の位相差を検出する位相差検出部と、
前記位相差を所定値とするべく、前記遅延素子の駆動電圧を制御する駆動電圧制御部と、
前記被測定配線の遅延時間の測定時に、前記駆動電圧の制御を禁止する駆動電圧制御禁止部と
を更に備える請求項５に記載の半導体デバイス。
【請求項７】
前記遅延素子の出力信号、及び前記遅延素子の入力信号の位相差を検出する位相差検出部と、
前記位相差を所定値とするべく、前記遅延素子の駆動電圧を制御する駆動電圧制御部と
を更に備え、
前記駆動電圧制御部は、更に、前記論理回路の駆動電圧を、前記遅延素子の駆動電圧によって制御する
請求項５に記載の半導体デバイス。
【請求項８】
内部に設けられた被測定配線の遅延時間を測定する半導体デバイスであって、
経路上に前記被測定配線が設けられたループ経路と、
前記ループ経路上に接続される論理回路に、互いに異なる複数の基板バイアス電圧を印加する基板バイアス制御部と、
前記ループ経路の遅延時間を測定するループ遅延測定部と、
前記複数の基板バイアス電圧に応じた、複数の前記ループ経路の遅延時間に基づいて、前記被測定配線の遅延時間を算出する配線遅延算出部と
を備える半導体デバイス。
【請求項９】
内部に設けられた被測定配線の遅延時間を測定する半導体デバイスであって、
ループ経路と、
前記被測定配線及び他の配線の何れか一方を前記ループ経路上に接続する経路選択部と、
前記ループ経路の遅延時間を測定するループ遅延測定部と、
前記ループ経路上に前記被測定配線を接続した場合における前記ループ経路の遅延時間、及び前記ループ経路上に前記他の配線を接続した場合における前記ループ経路の遅延時間に基づいて、前記被測定配線の遅延時間を算出する遅延時間算出部と
を備える半導体デバイス。
【請求項１０】
前記遅延時間算出部は、
前記ループ経路上に前記被測定配線を接続した場合における前記ループ経路の遅延時間から、前記ループ経路上に前記他の配線を接続した場合における前記ループ経路の遅延時間を減じた遅延時間を算出する第１遅延時間算出部と、
前記他の配線における遅延時間の基準値を記憶する記憶部と、
第１遅延時間算出部によって算出された遅延時間に、前記他の配線における遅延時間の基準値を加えて、前記被測定配線の遅延時間を算出する第２遅延時間算出部と
を備える請求項９に記載の半導体デバイス。
【請求項１１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給する試験信号のパターンを発生するパターン発生部と、
入力されたパルス信号を遅延素子により所定時間遅延させたタイミング信号を発生するタイミング発生部と、
前記パターン及び前記タイミング信号に基づいて、前記試験信号の波形を成形する波形成形部と、
前記被試験デバイスに前記試験信号を供給するドライバと、
前記試験信号に対応して前記被試験デバイスから出力された出力信号を基準電圧と比較して、比較結果である論理値を出力するコンパレータと、
前記論理値を期待値と比較することにより、前記被試験デバイスの良否を判定する論理比較部と
を備え、
前記タイミング発生部は、
経路上に前記被測定配線が設けられたループ経路と、
前記遅延素子と、
前記ループ経路上に遅延素子を接続するか否かを切り替える遅延選択部と、
前記ループ経路の遅延時間を測定するループ遅延測定部と、
前記ループ経路上に前記遅延素子を接続した場合における前記ループ経路の遅延時間から、前記ループ経路上に前記遅延素子を接続しない場合における前記ループ経路の遅延時間を減じて、前記遅延素子の遅延時間を算出する第１ゲート遅延算出部と、
前記遅延素子の遅延時間に基づいて、前記ループ経路上に前記遅延素子を接続するか否かに依らず、前記ループ経路上に接続される論理回路の遅延時間を算出する第２ゲート遅延算出部と、
前記ループ経路の遅延時間、及び前記論理回路の遅延時間に基づいて、前記被測定配線の遅延時間を算出する配線遅延算出部と
を有する試験装置。
【請求項１２】
内部に設けられた被測定配線の遅延時間を測定する測定方法であって、
経路上に前記被測定配線が設けられたループ経路を設定するループ経路設定段階と、
前記ループ経路上に遅延素子を接続するか否かを切り替える遅延選択段階と、
前記ループ経路の遅延時間を測定するループ遅延測定段階と、
前記ループ経路上に前記遅延素子を接続した場合における前記ループ経路の遅延時間から、前記ループ経路上に前記遅延素子を接続しない場合における前記ループ経路の遅延時間を減じて、前記遅延素子の遅延時間を算出する第１ゲート遅延算出段階と、
前記遅延素子の遅延時間に基づいて、前記ループ経路上に前記遅延素子を接続するか否かに依らず、前記ループ経路上に接続される論理回路の遅延時間を算出する第２ゲート遅延算出段階と、
前記ループ経路の遅延時間、及び前記論理回路の遅延時間に基づいて、前記被測定配線の遅延時間を算出する配線遅延算出段階と
を備える測定方法。
【請求項１３】
内部に設けられた被測定配線の遅延時間を測定する測定方法であって、
経路上に前記被測定配線が設けられたループ経路を設定するループ経路設定段階と、
前記ループ経路上に接続される論理回路に、互いに異なる複数の基板バイアス電圧を印加する基板バイアス制御段階と、
前記ループ経路の遅延時間を測定するループ遅延測定段階と、
前記複数の基板バイアス電圧に応じた、複数の前記ループ経路の遅延時間に基づいて、前記被測定配線の遅延時間を算出する配線遅延算出段階と
を備える測定方法。
【請求項１４】
内部に設けられた被測定配線の遅延時間を測定する測定方法であって、
前記被測定配線及び他の配線の何れか一方をループ経路上に接続する経路選択段階と、
前記ループ経路の遅延時間を測定するループ遅延測定段階と、
前記ループ経路上に前記被測定配線を接続した場合における前記ループ経路の遅延時間、及び前記ループ経路上に前記他の配線を接続した場合における前記ループ経路の遅延時間に基づいて、前記被測定配線の遅延時間を算出する遅延時間算出段階と
を備える測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、試験装置、及び測定方法に関する。特に本発明は、内部に設けられた被測定配線の遅延時間を測定する半導体デバイス、試験装置、及び測定方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路における信号伝送の遅延時間は、半導体シリコン基板内に形成されたトランジスタやＭＯＳＦＥＴ等の素子に主に起因し、配線遅延の影響は小さかった。これに関して、半導体デバイスに設けられた素子の遅延時間を測定したり、また、素子による信号の遅延を用いて、入力されたクロック信号を所望の時間だけ遅延させ、タイミング信号として出力したりする技術が開示されている（例えば、特許文献１参照。）。
【特許文献１】特許３４９９０５１号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、近年、半導体の高速化及び高密度化が進むにつれて、配線の抵抗値と基板の絶縁材料との結合容量の積に起因する配線遅延が無視できなくなっている。そこで、配線材料として、より低抵抗である銅を用いたり、より誘電率の低い絶縁材料を用いたりする等による、半導体の製造プロセスの改善が図られている。しかし、低誘電率の絶縁材料が多孔性であるため、絶縁性にばらつきが生じやすく、半導体デバイス内部の配線における遅延特性が、半導体デバイス毎、及び半導体デバイス内部の領域毎にばらついてしまう。このため、半導体デバイスの内部に設けられた各配線の遅延時間を領域毎に測定する必要性が高まっている。しかし、配線遅延を精度よく測定できる測定方法は提案されていなかった。
【０００４】
そこで本発明は、上記の課題を解決することができる半導体デバイス、試験装置、及び測定方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態においては、内部に設けられた被測定配線の遅延時間を測定する半導体デバイスであって、経路上に被測定配線が設けられたループ経路と、入力信号を所定時間だけ遅延させる遅延素子と、ループ経路上に遅延素子を接続するか否かを切り替える遅延選択部と、ループ経路の遅延時間を測定するループ遅延測定部と、ループ経路上に遅延素子を接続した場合におけるループ経路の遅延時間から、ループ経路上に遅延素子を接続しない場合におけるループ経路の遅延時間を減じて、遅延素子の遅延時間を算出する第１ゲート遅延算出部と、遅延素子の遅延時間に基づいて、ループ経路上に遅延素子を接続するか否かに依らず、ループ経路上に接続される論理回路の遅延時間を算出する第２ゲート遅延算出部と、ループ経路の遅延時間、及び論理回路の遅延時間に基づいて、被測定配線の遅延時間を算出する配線遅延算出部とを備える。
【０００６】
当該半導体デバイスは、遅延素子及び論理回路のそれぞれにおける遅延時間の基準値を記憶する記憶部と、第１ゲート遅延算出部により算出された、遅延素子における実際の遅延時間の、遅延素子における遅延時間の基準値に対する比率を算出する遅延比率算出部とを更に備え、第２ゲート遅延算出部は、論理回路における遅延時間の基準値に、遅延比率算出部により算出された比率を乗じて、論理回路における実際の遅延時間を算出してもよい。被測定配線は、遅延素子の遅延時間より大きい遅延時間を生じてもよい。ループ経路に含まれる、被測定配線とは異なる他の配線のそれぞれは、遅延素子の遅延時間より小さい遅延時間を生じてもよい。
【０００７】
ループ経路は、被測定配線を含み、被測定配線の遅延時間の測定時に用いられる被測定経路と、被測定経路とは異なる他の経路とから成り、当該半導体デバイスは、他の経路から出力された信号を、被測定経路に出力するか否かを切り替える切替ゲートを更に備えてもよい。当該半導体デバイスは、遅延素子の出力信号、及び遅延素子の入力信号の位相差を検出する位相差検出部と、位相差を所定値とするべく、遅延素子の駆動電圧を制御する駆動電圧制御部と、被測定配線の遅延時間の測定時に、駆動電圧の制御を禁止する駆動電圧制御禁止部とを更に備えてもよい。当該半導体デバイスは、遅延素子の出力信号、及び遅延素子の入力信号の位相差を検出する位相差検出部と、位相差を所定値とするべく、遅延素子の駆動電圧を制御する駆動電圧制御部とを更に備え、駆動電圧制御部は、更に、論理回路の駆動電圧を、遅延素子の駆動電圧によって制御してもよい。
【０００８】
また、本発明の第２の形態においては、内部に設けられた被測定配線の遅延時間を測定する半導体デバイスであって、経路上に被測定配線が設けられたループ経路と、ループ経路上に接続される論理回路に、互いに異なる複数の基板バイアス電圧を印加する基板バイアス制御部と、ループ経路の遅延時間を測定するループ遅延測定部と、複数の基板バイアス電圧に応じた、複数のループ経路の遅延時間に基づいて、被測定配線の遅延時間を算出する配線遅延算出部とを備える。
【０００９】
また、本発明の第３の形態においては、内部に設けられた被測定配線の遅延時間を測定する半導体デバイスであって、ループ経路と、被測定配線及び他の配線の何れか一方をループ経路上に接続する経路選択部と、ループ経路の遅延時間を測定するループ遅延測定部と、ループ経路上に被測定配線を接続した場合におけるループ経路の遅延時間、及びループ経路上に他の配線を接続した場合におけるループ経路の遅延時間に基づいて、被測定配線の遅延時間を算出する遅延時間算出部とを備える。遅延時間算出部は、ループ経路上に被測定配線を接続した場合におけるループ経路の遅延時間から、ループ経路上に他の配線を接続した場合におけるループ経路の遅延時間を減じた遅延時間を算出する第１遅延時間算出部と、他の配線における遅延時間の基準値を記憶する記憶部と、第１遅延時間算出部によって算出された遅延時間に、他の配線における遅延時間の基準値を加えて、被測定配線の遅延時間を算出する第２遅延時間算出部とを備えてもよい。
【００１０】
また、本発明の第４の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに供給する試験信号のパターンを発生するパターン発生部と、入力されたパルス信号を遅延素子により所定時間遅延させたタイミング信号を発生するタイミング発生部と、パターン及びタイミング信号に基づいて、試験信号の波形を成形する波形成形部と、被試験デバイスに試験信号を供給するドライバと、試験信号に対応して被試験デバイスから出力された出力信号を基準電圧と比較して、比較結果である論理値を出力するコンパレータと、論理値を期待値と比較することにより、被試験デバイスの良否を判定する論理比較部とを備え、タイミング発生部は、経路上に被測定配線が設けられたループ経路と、遅延素子と、ループ経路上に遅延素子を接続するか否かを切り替える遅延選択部と、ループ経路の遅延時間を測定するループ遅延測定部と、ループ経路上に遅延素子を接続した場合におけるループ経路の遅延時間から、ループ経路上に遅延素子を接続しない場合におけるループ経路の遅延時間を減じて、遅延素子の遅延時間を算出する第１ゲート遅延算出部と、遅延素子の遅延時間に基づいて、ループ経路上に遅延素子を接続するか否かに依らず、ループ経路上に接続される論理回路の遅延時間を算出する第２ゲート遅延算出部と、ループ経路の遅延時間、及び論理回路の遅延時間に基づいて、被測定配線の遅延時間を算出する配線遅延算出部とを有する。
【００１１】
また、本発明の第５の形態においては、内部に設けられた被測定配線の遅延時間を測定する測定方法であって、経路上に被測定配線が設けられたループ経路を設定するループ経路設定段階と、ループ経路上に遅延素子を接続するか否かを切り替える遅延選択段階と、ループ経路の遅延時間を測定するループ遅延測定段階と、ループ経路上に遅延素子を接続した場合におけるループ経路の遅延時間から、ループ経路上に遅延素子を接続しない場合におけるループ経路の遅延時間を減じて、遅延素子の遅延時間を算出する第１ゲート遅延算出段階と、遅延素子の遅延時間に基づいて、ループ経路上に遅延素子を接続するか否かに依らず、ループ経路上に接続される論理回路の遅延時間を算出する第２ゲート遅延算出段階と、ループ経路の遅延時間、及び論理回路の遅延時間に基づいて、被測定配線の遅延時間を算出する配線遅延算出段階とを備える。
【００１２】
また、本発明の第６の形態においては、内部に設けられた被測定配線の遅延時間を測定する測定方法であって、経路上に被測定配線が設けられたループ経路を設定するループ経路設定段階と、ループ経路上に接続される論理回路に、互いに異なる複数の基板バイアス電圧を印加する基板バイアス制御段階と、ループ経路の遅延時間を測定するループ遅延測定段階と、複数の基板バイアス電圧に応じた、複数のループ経路の遅延時間に基づいて、被測定配線の遅延時間を算出する配線遅延算出段階とを備える。
【００１３】
また、本発明の第７の形態においては、内部に設けられた被測定配線の遅延時間を測定する測定方法であって、被測定配線及び他の配線の何れか一方をループ経路上に接続する経路選択段階と、ループ経路の遅延時間を測定するループ遅延測定段階と、ループ経路上に被測定配線を接続した場合におけるループ経路の遅延時間、及びループ経路上に他の配線を接続した場合におけるループ経路の遅延時間に基づいて、被測定配線の遅延時間を算出する遅延時間算出段階とを備える。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１５】
本発明によれば、半導体デバイスの内部に設けられた配線の遅延時間を精度よく測定することができる。
【発明を実施するための最良の形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本実施形態に係る試験装置１０の構成の一例を示すブロック図である。本実施形態において、試験装置１０は、予め定められた試験信号をＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ  Ｔｅｓｔ：被試験デバイス）１５に供給すると共に、当該試験信号に対応してＤＵＴ１５から出力された出力信号を期待値と比較することにより、ＤＵＴ１５を試験する。
【００１８】
試験装置１０は、試験制御部２０、パターン発生部３０、タイミング発生部４０、波形成形部５０、ドライバ６０、コンパレータ７０、及び論理比較部８０を備える。試験制御部２０は、試験装置１０の各部を制御して、試験装置１０にＤＵＴ１５を試験させる。例えば、試験制御部２０は、試験装置１０の各部の動作を制御するクロック信号を発生する。そして、試験制御部２０は、発生したクロック信号を、パターン発生部３０及びタイミング発生部４０に出力する。パターン発生部３０は、試験制御部２０から受け取ったクロック信号に基づいて、ＤＵＴ１５に供給する試験信号のパターンを発生する。そして、パターン発生部３０は、発生したパターンを波形成形部５０に出力する。また、パターン発生部３０は、発生したパターンに対応する期待値を更に発生する。そして、パターン発生部３０は、発生した期待値を論理比較部８０に出力する。タイミング発生部４０は、試験制御部２０から受け取ったクロック信号を遅延素子により所定時間遅延させたタイミング信号を発生する。そして、タイミング発生部４０は、発生したタイミング信号を波形成形部５０及び論理比較部８０に出力する。
【００１９】
波形成形部５０は、パターン発生部３０から受け取った試験信号のパターン、及びタイミング発生部４０から受け取ったタイミング信号に基づいて、試験信号の波形を成形する。そして、波形成形部５０は、波形を成形した試験信号をドライバ６０に出力する。ドライバ６０は、波形成形部５０から受け取った試験信号をＤＵＴ１５に供給する。コンパレータ７０は、ドライバ６０がＤＵＴ１５に供給した試験信号に対応して、ＤＵＴ１５から出力された出力信号を、基準電圧と比較する。そして、コンパレータ７０は、比較結果である論理値を、論理比較部８０に出力する。論理比較部８０は、コンパレータ７０から受け取った比較結果である論理値を、タイミング発生部４０から受け取ったタイミング信号に基づいて、パターン発生部３０から受け取った期待値と比較する。そして、論理比較部８０は、比較結果である論理値が期待値と一致していない場合には、ＤＵＴ１５を不良であると判定する。
【００２０】
以上のようにして、本実施形態に係る試験装置１０は、ＤＵＴ１５を試験することができる。また、本実施形態に係る試験装置１０は、更に、タイミング発生部４０である半導体デバイスの内部に設けられた被測定配線の遅延時間を測定することができる。以降、タイミング発生部４０における被測定配線の遅延時間の測定について説明する。
【００２１】
図２は、本実施形態に係るタイミング発生部４０の構成の第１の例を示す。本例において、タイミング発生部４０は、内部に設けられた被測定配線１５０の遅延時間を測定する。本例におけるタイミング発生部４０は、信号選択部１００、第１配線１０５、遅延選択部１１０、第２配線１１５、第３配線１２０、遅延素子１２５、第４配線１３０、第１論理和ゲート１３５、第５配線１４０、切替ゲート１４５、被測定配線１５０、カウンタ１５５、第２論理和ゲート１６０、ループ遅延測定部１６５、第１ゲート遅延算出部１７０、記憶部１７５、遅延比率算出部１８０、第２ゲート遅延算出部１８５、及び配線遅延算出部１９０を有する。
【００２２】
タイミング発生部４０は、被測定配線１５０の遅延時間を測定する場合に、経路上に被測定配線１５０が設けられたループ経路を用いる。ここで、ループ経路は、信号選択部１００、第１配線１０５、遅延選択部１１０、第２配線１１５、第１論理和ゲート１３５、第５配線１４０、切替ゲート１４５、被測定配線１５０、第２論理和ゲート１６０、及び第６配線１６２から成る。また、ループ経路は、第２配線１１５に代えて、第３配線１２０、遅延素子１２５、及び第４配線１３０を含んでいてよい。
【００２３】
ＤＵＴ１５を試験する場合、信号選択部１００は、試験制御部２０から受け取ったクロック信号を選択する。そして、信号選択部１００は、選択したクロック信号を、第１配線１０５を介して遅延選択部１１０に出力する。遅延選択部１１０は、第１配線１０５によって信号選択部１００に接続され、信号選択部１００から受け取ったクロック信号を、第２配線１１５から成る経路と、第３配線１２０、遅延素子１２５、及び第４配線１３０から成る経路との何れか一方の経路を介して第１論理和ゲート１３５に出力する。遅延素子１２５は、第３配線１２０によって遅延選択部１１０に接続され、遅延選択部１１０から受け取ったクロック信号を、所定時間だけ遅延させる。そして、遅延素子１２５は、遅延させた信号を、第４配線１３０を介して第１論理和ゲート１３５に出力する。第１論理和ゲート１３５は、第２配線１１５を介して遅延選択部１１０から受け取った信号と、第４配線１３０を介して遅延素子１２５から受け取った信号との論理和を、パターン信号を出力すべきタイミングを示すタイミング信号として、波形成形部５０及び論理比較部８０に出力する。このようにして、タイミング発生部４０は、遅延選択部１１０が何れの経路を介して信号を出力するかによって、タイミング信号をクロック信号に対してどれだけ遅延させるかを制御することができる。
【００２４】
一方、被測定配線１５０の遅延時間を測定する場合、信号選択部１００は、第２論理和ゲート１６０から受け取った信号を選択する。遅延選択部１１０は、信号選択部１００から受け取った信号を、第２配線１１５から成る経路と、第３配線１２０、遅延素子１２５、及び第４配線１３０から成る経路との何れか一方の経路を介して第１論理和ゲート１３５に出力する。これにより、遅延選択部１１０は、被測定配線１５０の遅延時間を測定する場合に、ループ経路上に遅延素子１２５を接続するか否かを切り替えることができる。遅延素子１２５は、遅延選択部１１０から受け取った入力信号を、所定時間だけ遅延させる。第１論理和ゲート１３５は、第２配線１１５を介して遅延選択部１１０から受け取った信号と、第４配線１３０を介して遅延素子１２５から受け取った信号との論理和を、第５配線１４０を介して切替ゲート１４５に出力する。
【００２５】
切替ゲート１４５は、第５配線１４０を介して第１論理和ゲート１３５から受け取った信号と、ループ遅延測定部１６５から受け取った信号との論理積を、被測定配線１５０に出力する。カウンタ１５５は、被測定配線１５０に接続され、被測定配線１５０から受け取った信号に含まれるパルスの数を計測する。そして、カウンタ１５５は、計測したパルスの数を、ループ遅延測定部１６５に出力する。第２論理和ゲート１６０は、被測定配線１５０を介して切替ゲート１４５から受け取った信号と、ループ遅延測定部１６５から受け取った信号との論理和を、第６配線１６２を介して信号選択部１００に出力する。
【００２６】
ループ遅延測定部１６５は、ループ経路上に遅延素子１２５を接続した場合における、ループ経路の信号伝送の遅延時間と、ループ経路上に遅延素子１２５を接続しない場合における、ループ経路の信号伝送の遅延時間とのそれぞれを測定する。そして、ループ遅延測定部１６５は、それぞれの測定結果を、第１ゲート遅延算出部１７０に出力する。第１ゲート遅延算出部１７０は、ループ経路上に遅延素子１２５を接続した場合におけるループ経路の遅延時間から、ループ経路上に遅延素子１２５を接続しない場合におけるループ経路の遅延時間を減じて、遅延素子１２５の遅延時間を算出する。そして、第１ゲート遅延算出部１７０は、算出した遅延素子１２５の遅延時間を、遅延比率算出部１８０に出力する。
【００２７】
記憶部１７５は、遅延素子１２５、及びループ経路上に遅延素子１２５を接続するか否かに依らず、ループ経路上に接続される論理回路のそれぞれにおける遅延時間の基準値を記憶する。なお、本例において、当該論理回路は、信号選択部１００、遅延選択部１１０、第１論理和ゲート１３５、切替ゲート１４５、及び第２論理和ゲート１６０を含む。また、遅延時間の基準値とは、例えば、遅延素子１２５または当該論理回路を構成する複数のゲートにおけるゲート段数に応じて予め定められた設計標準値であってよい。遅延比率算出部１８０は、第１ゲート遅延算出部１７０により算出された、遅延素子１２５における実際の遅延時間の、記憶部１７５に記憶されている、遅延素子１２５における遅延時間の基準値に対する比率を算出する。そして、遅延比率算出部１８０は、算出した遅延時間の比率、及びループ経路の遅延時間を、第２ゲート遅延算出部１８５に出力する。
【００２８】
第２ゲート遅延算出部１８５は、第１ゲート遅延算出部１７０によって算出された遅延素子１２５の遅延時間に基づいて、ループ経路上に遅延素子１２５を接続するか否かに依らず、ループ経路上に接続される論理回路の遅延時間を算出する。具体的には、第２ゲート遅延算出部１８５は、記憶部１７５に記憶されている当該論理回路における遅延時間の基準値に、遅延比率算出部１８０により算出された遅延時間の比率を乗じて、当該論理回路における実際の遅延時間を算出してよい。配線遅延算出部１９０は、ループ遅延測定部１６５により測定されたループ経路の遅延時間、及びループ経路上に接続される論理回路の遅延時間に基づいて、被測定配線１５０の遅延時間を算出する。具体的には、配線遅延算出部１９０は、ループ経路上に遅延素子１２５が接続される場合のループ経路の遅延時間から、遅延素子１２５の遅延時間と、ループ経路上に接続される他の論理回路の遅延時間とを減じて、被測定配線１５０の遅延時間を算出してよい。また、配線遅延算出部１９０は、これに代えて、ループ経路上に遅延素子１２５が接続されない場合のループ経路の遅延時間から、ループ経路上に接続される、遅延素子１２５とは異なる論理回路の遅延時間を減じて、被測定配線１５０の遅延時間を算出してもよい。
【００２９】
被測定配線とゲートとを含む経路の遅延時間を測定した場合には、ゲートの遅延時間が大きいことにより、測定結果が被測定配線の遅延時間と大きく異なってしまう。しかし、本実施形態に係るタイミング発生部４０によれば、以上に説明したようにして、ループ経路の遅延時間から、論理回路に起因する遅延時間を取り除いて、被測定配線１５０の遅延時間を算出することができる。
【００３０】
また、半導体デバイスに含まれるゲートの遅延時間は、主に、当該ゲートを構成するトランジスタの遅延時間によって決定され、また、トランジスタの遅延時間は、半導体デバイスの製造プロセスによって左右される。つまり、同一の半導体デバイスに含まれるゲートのそれぞれにおいて、実際の遅延時間の、基準値に対する比率は略等しい。従って、本実施形態に係るタイミング発生部４０によれば、遅延素子１２５における実際の遅延時間の、基準値に対する比率に基づいて、ループ経路上に接続される他の論理回路における実際の遅延時間を、精度よく算出することができる。これにより、ループ経路全体の遅延時間に含まれる、被測定配線１５０の遅延時間を精度よく算出することができる。
【００３１】
また、本例において、ループ経路は、被測定配線１５０を含み、被測定配線１５０の遅延時間の測定時に用いられる被測定経路と、被測定経路とは異なる他の経路とから成る。ここで、被測定経路は、被測定配線１５０と、第２論理和ゲート１６０と、第６配線１６２とから成る。また、他の経路は、信号選択部１００と、第１配線１０５と、遅延選択部１１０と、第２配線１１５または第３配線１２０、遅延素子１２５、及び第４配線１３０と、第１論理和ゲート１３５と、第５配線１４０とから成る。そして、切替ゲート１４５は、ループ遅延測定部１６５から受け取った信号に応じて、他の経路から出力された信号を、被測定経路に出力するか否かを切り替える。具体的には、切替ゲート１４５は、ループ遅延測定部１６５からＬ論理を受け取る場合には、他の経路から出力された信号を被測定経路に出力しない。また、切替ゲート１４５は、ループ遅延測定部１６５からＨ論理を受け取る場合には、他の経路から出力された信号を被測定経路に出力する。これにより、被測定配線１５０の遅延時間を測定しない場合には、ループ遅延測定部１６５から切替ゲート１４５にＬ論理を出力することにより、被測定配線１５０に電流を流さないようにすることができるので、電力の浪費を抑えることができる。
【００３２】
図３は、本実施形態に係るタイミング発生部４０の第１の例における処理の流れの一例を示すフローチャートである。まず、ループ遅延測定部１６５は、ループ経路を設定する（Ｓ１０００）。具体的には、ループ遅延測定部１６５は、信号選択部１００に出力する信号を制御して、信号選択部１００に、第２論理和ゲート１６０から出力された信号を選択させる。そして、ループ遅延測定部１６５は、更に、切替ゲート１４５に出力する信号を制御して、切替ゲート１４５に、第１論理和ゲート１３５から出力された信号を、被測定配線１５０に出力させる。
【００３３】
続いて、遅延選択部１１０は、遅延素子１２５をループ経路上に接続する（Ｓ１０１０）。具体的には、ループ遅延測定部１６５が、遅延選択部１１０に出力する信号を制御して、遅延選択部１１０に、信号選択部１００から受け取った信号を、第３配線１２０を介して遅延素子１２５に出力させる。続いて、ループ遅延測定部１６５は、ループ経路における信号伝送の遅延時間を測定する（Ｓ１０２０）。具体的には、ループ遅延測定部１６５は、第２論理和ゲート１６０にパルスを出力して、ループ経路に当該パルスを伝送させる。そして、ループ遅延測定部１６５は、カウンタ１５５から受け取る、被測定配線１５０が伝送したパルスの数の計測結果に基づいて、ループ経路における発振周波数を算出する。そして、ループ遅延測定部１６５は、算出した発振周波数の逆数を、ループ経路における遅延時間として出力する。
【００３４】
続いて、遅延選択部１１０は、遅延素子１２５をループ経路から切り離す（Ｓ１０３０）。具体的には、ループ遅延測定部１６５が、遅延選択部１１０に出力する信号を制御して、遅延選択部１１０に、信号選択部１００から受け取った信号を、第２配線１１５を介して第１論理和ゲート１３５に出力させる。続いて、ループ遅延測定部１６５は、Ｓ１０２０の場合と同様にして、ループ経路の遅延時間を測定する（Ｓ１０４０）。
【００３５】
続いて、第１ゲート遅延算出部１７０は、Ｓ１０２０において算出された遅延時間から、Ｓ１０４０において算出された遅延時間を減じて、遅延素子１２５の遅延時間を算出する（Ｓ１０５０）。続いて、遅延比率算出部１８０は、第１ゲート遅延算出部１７０によって算出された遅延素子１２５の遅延時間を、記憶部１７５に記憶されている、遅延素子１２５の遅延時間の基準値で除算して、遅延素子１２５における遅延時間の比率を算出する（Ｓ１０６０）。続いて、第２ゲート遅延算出部１８５は、記憶部１７５に記憶されている、遅延素子１２５をループ経路上に接続するか否かに依らずループ経路上に接続される論理回路における遅延時間の基準値に、遅延比率算出部１８０によって算出された遅延素子１２５における遅延時間の比率を乗じることにより、当該論理回路の実際の遅延時間を算出する（Ｓ１０７０）。続いて、配線遅延算出部１９０は、Ｓ１０４０において測定されたループ経路の遅延時間から、第２ゲート遅延算出部１８５によって算出された論理回路の遅延時間を減じて、被測定配線１５０の遅延時間を算出する（Ｓ１０８０）。これに代えて、配線遅延算出部１９０は、Ｓ１０４０において測定されたループ経路の遅延時間から、第１ゲート遅延算出部１７０によって算出された遅延素子１２５の遅延時間と、第２ゲート遅延算出部１８５によって算出された論理回路の遅延時間とを減じて、被測定配線１５０の遅延時間を算出してもよい。
【００３６】
なお、精度よく被測定配線１５０の遅延時間を算出するためには、被測定配線１５０は、十分に大きい遅延時間を生じることが好ましい。例えば、被測定配線１５０は、遅延素子１２５の遅延時間より大きい遅延時間を生じることが好ましい。また、例えば、被測定配線１５０は、遅延素子１２５をループ経路上に接続する場合と接続しない場合とのそれぞれでのループ経路の遅延時間の測定における誤差の大きさに基づいて決定される、遅延素子１２５の遅延時間の算出における誤差より大きい遅延時間を生じることが好ましい。また、例えば、被測定配線１５０は、遅延素子１２５の遅延時間の算出における誤差の大きさに基づいて決定される、他の論理回路における実際の遅延時間の算出における誤差より大きい遅延時間を生じることが好ましい。
【００３７】
また、本実施形態において、配線遅延算出部１９０は、ループ経路全体の遅延時間から、論理回路の遅延時間を減じて、被測定配線１５０の遅延時間を算出している。従って、配線遅延算出部１９０が、精度よく被測定配線１５０の遅延時間を算出する上では、ループ経路に含まれる、被測定配線１５０とは異なる他の配線のそれぞれは、十分に小さい遅延時間を生じることが好ましい。ここで、他の配線とは、第１配線１０５、第２配線１１５、第３配線１２０、第４配線１３０、第５配線１４０、及び第６配線１６２である。例えば、当該他の配線のそれぞれは、遅延素子１２５の遅延時間より小さい遅延時間を生じることが好ましい。また、配線遅延算出部１９０は、ループ経路全体の遅延時間から、論理回路の遅延時間と、当該他の配線の遅延時間の基準値、例えばパターン長に応じた設計標準値等とを減じて、被測定配線１５０の遅延時間を算出してもよい。なお、当該他の配線の遅延時間の基準値をループ経路全体の遅延時間から減じない場合には、被測定配線１５０は、例えば、当該他の配線における遅延時間より大きい遅延時間を生じることが好ましい。また、当該他の配線の遅延時間の基準値をループ経路全体の遅延時間から減じる場合には、被測定配線１５０は、例えば、当該他の配線における実際の遅延時間と、遅延時間の基準値との誤差より大きい遅延時間を生じることが好ましい。
【００３８】
なお、本実施形態において、被測定配線１５０は、タイミング発生部４０である半導体デバイスに隈無く設けられていてよい。また、被測定配線１５０は、当該半導体デバイスを複数に分割した領域毎に設けられていてよい。これにより、タイミング発生部４０は、領域毎に被測定配線１５０の遅延時間を測定して、領域毎にばらつきのある配線遅延の特性を測定することができる。
【００３９】
図４は、本実施形態に係るタイミング発生部４０の構成の第２の例を示す。本例において、タイミング発生部４０は、内部に設けられた被測定配線２５５の遅延時間を測定する。図２に示した第１の例において、タイミング発生部４０は、１つの遅延素子１２５を有していた。しかし、タイミング発生部４０が有する遅延素子の数は１つに限定されない。そこで、本図では、第２の例として、複数の遅延素子（２１２ａ〜ｆ、以降２１２と表記）を有するタイミング発生部４０について説明する。
【００４０】
本例におけるタイミング発生部４０は、信号選択部２００、第１配線２０５、可変遅延部２１０、複数の第２配線（２２０ａ〜ｆ、以降２２０と表記）、遅延選択部２３０、第４配線２４５、切替ゲート２５０、被測定配線２５５、カウンタ２６０、第２論理和ゲート２６５、第５配線２６７、ループ遅延測定部２７０、第１ゲート遅延算出部２７５、記憶部２８０、遅延比率算出部２８５、第２ゲート遅延算出部２９０、及び配線遅延算出部２９５を有する。
【００４１】
タイミング発生部４０は、被測定配線２５５の遅延時間を測定する場合に、経路上に被測定配線２５５が設けられたループ経路を用いる。ここで、ループ経路は、信号選択部２００、第１配線２０５、複数の遅延素子２１２の少なくとも一部、第２配線２２０の何れか、論理積ゲート２３６の何れか、第３配線２４０の何れか、第１論理和ゲート２４２、第４配線２４５、切替ゲート２５０、被測定配線２５５、第２論理和ゲート２６５、及び第５配線２６７から成る。
【００４２】
ＤＵＴ１５を試験する場合、信号選択部２００は、試験制御部２０から受け取ったクロック信号を選択する。そして、信号選択部２００は、選択したクロック信号を可変遅延部２１０及び遅延選択部２３０に出力することにより、当該クロック信号を、所定時間遅延させたタイミング信号として波形成形部５０及び論理比較部８０に出力させる。
【００４３】
一方、被測定配線２５５の遅延時間を測定する場合、信号選択部２００は、第２論理和ゲート２６５から受け取った信号を選択する。そして、信号選択部２００は、選択した信号を、第１配線２０５を介して可変遅延部２１０に出力する。また、信号選択部２００は、選択した信号を、遅延選択部２３０に出力する。可変遅延部２１０は、複数の遅延素子２１２、位相差検出部２１４、駆動電圧制御部２１６、及び駆動電圧制御禁止部２１８を含む。複数の遅延素子２１２は、ループ経路上に直列に設けられる。そして、複数の遅延素子２１２のそれぞれは、入力信号を所定時間だけ遅延させる。そして、複数の遅延素子２１２のそれぞれは、遅延させた信号を、接続された第２配線２２０を介して遅延選択部２３０に出力する。従って、複数の遅延素子２１２のそれぞれは、より後段に設けられている程、信号選択部２００によって選択された信号からより長い時間遅延させた信号を出力する。なお、複数の遅延素子２１２のうち、最後段に設けられた遅延素子２１２ｆは、遅延させた信号を、第２配線２２０ｆを介して遅延選択部２３０に出力すると共に、位相差検出部２１４に出力する。
【００４４】
位相差検出部２１４は、複数の遅延素子２１２のうち、最後段に設けられた遅延素子２１２ｆの出力信号と、最前段に設けられた遅延素子２１２ａの入力信号との位相差を検出する。そして、位相差検出部２１４は、検出した位相差を示す信号を、駆動電圧制御部２１６に出力する。駆動電圧制御部２１６は、位相差検出部２１４によって検出された、複数の遅延素子２１２の出力信号と入力信号との位相差を所定値とするべく、遅延素子２１２のそれぞれにおける駆動電圧を制御する。
【００４５】
遅延選択部２３０は、同期型遅延回路２３２、デコーダ２３４、複数の論理積ゲート（２３６ａ〜ｆ、以降２３６と表記）、遅延回路２３８、複数の第３配線（２４０ａ〜ｆ、以降２４０と表記）、及び第１論理和ゲート２４２を含む。同期型遅延回路２３２は、信号選択部２００によって選択された信号を、周期の整数倍の遅延時間で遅延させる。そして、同期型遅延回路２３２は、遅延させた信号を、複数の論理積ゲート２３６のそれぞれに出力する。デコーダ２３４は、複数の論理積ゲート２３６に出力する信号を制御することにより、何れの遅延素子２１２からの信号を、第１論理和ゲート２４２に出力するかを選択する。
【００４６】
複数の論理積ゲート２３６のそれぞれは、複数の遅延素子２１２から受け取った信号、同期型遅延回路２３２から受け取った信号、及びデコーダ２３４から受け取った信号の論理積を、接続された第３配線２４０を介して第１論理和ゲート２４２に出力する。遅延回路２３８は、遅延素子２１２が出力する信号が、信号選択部２００が出力する信号に対して１周期以上遅延する場合に、当該遅延素子２１２が出力する信号に対応して論理積ゲート２３６に入力される、同期型遅延回路２３２から出力された信号を、１周期だけ遅延させる。第１論理和ゲート２４２は、複数の論理積ゲート２３６から受け取った信号の論理和を、タイミング信号として波形成形部５０及び論理比較部８０に出力する。また、第１論理和ゲート２４２は、当該論理和を、第４配線２４５を介して切替ゲート２５０に出力する。
【００４７】
切替ゲート２５０は、第４配線２４５を介して第１論理和ゲート２４２から受け取った信号と、ループ遅延測定部２７０から受け取った信号との論理積を、被測定配線２５５に出力する。カウンタ２６０は、被測定配線２５５に接続され、被測定配線２５５から受け取った信号に含まれるパルスの数を計測する。そして、カウンタ２６０は、計測したパルスの数を、ループ遅延測定部２７０に出力する。第２論理和ゲート２６５は、被測定配線２５５を介して切替ゲート２５０から受け取った信号と、ループ遅延測定部２７０から受け取った信号との論理和を、第５配線２６７を介して信号選択部２００に出力する。
【００４８】
ループ遅延測定部２７０は、カウンタ２６０から受け取った、被測定配線２５５が伝送する信号に含まれるパルスの数に基づいて、ループ経路の発振周波数を算出する。そして、ループ遅延測定部２７０は、ループ経路の発振周波数に基づいて、ループ経路における信号伝送の遅延時間を取得する。また、ループ遅延測定部２７０は、デコーダ２３４を制御することにより、複数の遅延素子２１２のうち、何れの遅延素子２１２からの信号を、論理積ゲート２３６及び第３配線２４０を介して第１論理和ゲート２４２に出力するか、言い換えれば、ループ経路上に何れの遅延素子２１２を接続するかを制御する。なお、ループ遅延測定部２７０は、被測定配線２５５の遅延時間を測定する場合には、同期型遅延回路２３２に常にＨ論理を出力させてよい。そして、ループ遅延測定部２７０は、互いに異なる数の遅延素子２１２をループ経路上に接続した２つの場合のそれぞれにおけるループ経路の遅延時間を測定し、それぞれの測定結果を第１ゲート遅延算出部１７０に出力する。
【００４９】
第１ゲート遅延算出部２７５は、ループ経路上に接続された遅延素子２１２の数が互いに異なる２つの場合のそれぞれにおけるループ経路の遅延時間の差に基づいて、一方の場合において接続されており、他方の場合において接続されていない遅延素子２１２の遅延時間を算出する。記憶部２８０は、遅延素子２１２のそれぞれ、及びループ経路上に何れの遅延素子２１２を接続するかに依らず、ループ経路上に接続される論理回路のそれぞれにおける遅延時間の基準値を記憶する。ここで、論理回路は、信号選択部２００、複数の論理積ゲート２３６、第１論理和ゲート２４２、切替ゲート２５０、及び第２論理和ゲート２６５を含む。遅延比率算出部２８５は、第１ゲート遅延算出部２７５により算出された、遅延素子２１２における実際の遅延時間の、記憶部２８０に記憶されている、遅延素子２１２における遅延時間の基準値に対する比率を算出する。ここで、遅延比率算出部２８５は、第１ゲート遅延算出部２７５により算出された遅延素子２１２における遅延時間が、複数の遅延素子２１２によって生じている場合には、記憶部２８０に記憶されている１つの遅延素子２１２における遅延時間の基準値を整数倍して得られた遅延時間を基準値として用いて、遅延時間の比率を算出してよい。そして、遅延比率算出部２８５は、算出した遅延時間の比率、及びループ経路の遅延時間を、第２ゲート遅延算出部２９０に出力する。
【００５０】
第２ゲート遅延算出部２９０は、第１ゲート遅延算出部１７０によって算出された遅延素子２１２の遅延時間に基づいて、ループ経路上に遅延素子２１２を接続するか否かに依らず、ループ経路上に接続される論理回路の遅延時間を算出する。具体的には、第２ゲート遅延算出部２９０は、記憶部２８０に記憶されている当該論理回路における遅延時間の基準値に、遅延比率算出部２８５により算出された遅延時間の比率を乗じて、当該論理回路における実際の遅延時間を算出してよい。配線遅延算出部２９５は、ループ遅延測定部２７０により測定されたループ経路の遅延時間、並びにループ経路上に接続される遅延素子２１２及び他の論理回路の遅延時間に基づいて、被測定配線２５５の遅延時間を算出する。具体的には、配線遅延算出部２９５は、ループ遅延測定部２７０によって測定されたループ経路の遅延時間から、当該ループ経路上に接続される遅延素子２１２の遅延時間と、当該ループ経路上に接続される他の論理回路の遅延時間とを減じて、被測定配線２５５の遅延時間を算出してよい。以上のようにして、タイミング発生部４０は、複数の遅延素子２１２を有する場合であっても、被測定配線２５５の遅延時間を測定することができる。
【００５１】
また、駆動電圧制御部２１６は、位相差検出部２１４によって検出された、遅延素子２１２ｆが出力する信号と、遅延素子２１２ａが入力する信号との位相差に基づいて、複数の遅延素子２１２の駆動電圧を制御することにより、それぞれの遅延素子２１２が出力する信号の位相を固定する。これにより、駆動電圧制御部２１６は、遅延素子２１２における信号の遅延量を精度よく一定値に保つことができる。ここで、駆動電圧制御禁止部２１８は、被測定配線２５５の遅延時間の測定時に、駆動電圧制御部２１６による、遅延素子２１２のそれぞれにおける駆動電圧の制御を禁止してよい。それぞれの遅延素子２１２に対して駆動電圧の制御を行うことにより、それぞれの遅延素子２１２から出力される信号の位相を固定させた場合に、例えば論理積ゲート２３６等の他の論理回路において駆動電圧を制御しなければ、当該論理回路における遅延時間にばらつきが生じるので、ループ経路の遅延時間の測定における誤差が増大し、被測定配線２５５の遅延時間を精度よく測定することができない。しかし、被測定配線２５５の遅延時間を測定する場合に、遅延素子２１２の駆動電圧の制御を禁止することにより、被測定配線２５５の遅延時間を精度よく測定することができる。
【００５２】
また、駆動電圧制御禁止部２１８が、駆動電圧制御部２１６による遅延素子２１２の駆動電圧の制御を禁止する代わりに、駆動電圧制御部２１６が、複数の遅延素子２１２だけでなく、更に、ループ経路上に接続された他の論理回路の駆動電圧を、遅延素子２１２のそれぞれにおける駆動電圧によって制御してもよい。ここで、他の論理回路は、信号選択部２００、複数の論理積ゲート２３６、第１論理和ゲート２４２、切替ゲート２５０、及び第２論理和ゲート２６５を含む。これにより、駆動電圧を制御しながらも、ループ経路の遅延時間を精度よく測定することができるので、被測定配線２５５の遅延時間を精度よく測定することができる。
【００５３】
図５は、本実施形態に係るタイミング発生部４０の構成の第３の例を示す。本例において、タイミング発生部４０は、内部に設けられた被測定配線３２５の遅延時間を測定する。図２に示した第１の例において、タイミング発生部４０は、遅延素子１２５をループ経路上に接続する場合と、接続しない場合とのそれぞれにおけるループ経路の遅延時間の差に基づいて、被測定配線１５０の遅延時間を算出していた。本図では、第３の例として、遅延素子を用いることなく被測定配線３２５の遅延時間を算出するタイミング発生部４０について説明する。
【００５４】
本例におけるタイミング発生部４０は、信号選択部３００、第１配線３０５、信号処理回路３１０、第２配線３１５、切替ゲート３２０、被測定配線３２５、カウンタ３３０、論理和ゲート３３５、第３配線３３７、基板バイアス制御部３４０、ループ遅延測定部３４５、及び配線遅延算出部３５０を有する。タイミング発生部４０は、被測定配線３２５の遅延時間を測定する場合に、経路上に被測定配線３２５が設けられたループ経路を用いる。ここで、ループ経路は、信号選択部３００、第１配線３０５、信号処理回路３１０、第２配線３１５、切替ゲート３２０、被測定配線３２５、論理和ゲート３３５、及び第３配線３３７から成る。
【００５５】
ＤＵＴ１５を試験する場合、信号選択部３００は、試験制御部２０から受け取ったクロック信号を選択する。そして、信号選択部３００は、選択したクロック信号を、第１配線３０５を介して信号処理回路３１０に出力する。信号処理回路３１０は、第１配線３０５によって信号選択部３００に接続され、試験制御部２０が出力したクロック信号を所定時間だけ遅延させたタイミング信号を生成する。そして、信号処理回路３１０は、生成したタイミング信号を波形成形部５０及び論理比較部８０に出力する。
【００５６】
一方、被測定配線３２５の遅延時間を測定する場合、信号選択部３００は、論理和ゲート３３５から受け取った信号を選択する。そして、信号選択部３００は、選択した信号を、第１配線３０５を介して信号処理回路３１０に出力する。信号処理回路３１０は、信号選択部３００から受け取った信号を所定時間だけ遅延させた信号を生成する。そして、信号処理回路３１０は、生成した信号を、第２配線３１５を介して切替ゲート３２０に出力する。
【００５７】
切替ゲート３２０は、第２配線３１５を介して信号処理回路３１０から受け取った信号と、ループ遅延測定部３４５から受け取った信号との論理積を、被測定配線３２５に出力する。カウンタ３３０は、被測定配線３２５に接続され、被測定配線３２５から受け取った信号に含まれるパルスの数を計測する。そして、カウンタ３３０は、計測したパルスの数を、ループ遅延測定部３４５に出力する。論理和ゲート３３５は、被測定配線３２５を介して切替ゲート３２０から受け取った信号と、ループ遅延測定部３４５から受け取った信号との論理和を、第３配線３３７を介して信号選択部３００に出力する。
【００５８】
基板バイアス制御部３４０は、ループ経路上に接続される、信号選択部３００、信号処理回路３１０、及び切替ゲート３２０といった論理回路に、互いに異なる複数の基板バイアス電圧を印加する。ループ遅延測定部３４５は、ループ経路上に接続される論理回路に、互いに異なる複数の基板バイアスが印加された場合のそれぞれにおける、ループ経路の信号伝送の遅延時間を測定する。そして、ループ遅延測定部３４５は、それぞれの測定結果を、配線遅延算出部３５０に出力する。配線遅延算出部３５０は、複数の基板バイアス電圧に応じた、複数のループ経路の遅延時間に基づいて、被測定配線３２５の遅延時間を算出する。
【００５９】
図６は、本実施形態に係るタイミング発生部４０が有するループ経路が伝送する信号の一例を示す。基板バイアス制御部３４０は、ループ経路上に接続される論理回路に印加する基板バイアス電圧を制御することにより、当該論理回路における電圧のしきい値を制御する。基板バイアス制御部３４０が、ループ経路上に接続される一の論理回路における電圧のしきい値をＶ１とした場合、時刻Ｔ０において当該一の論理回路の入力信号が変化すると、当該一の論理回路は、入力信号が時刻Ｔ１において変化したと検出する。従って、この場合、当該一の論理回路における遅延時間は（Ｔ１−Ｔ０）である。また、同様にして、電圧のしきい値がＶ２である場合、当該一の論理回路における遅延時間は（Ｔ２−Ｔ０）である。ここで、仮に、電圧のしきい値が０であるとした場合、つまり、当該一の論理回路が、入力信号がＴ０のタイミングで変化したと検出した場合、当該一の論理回路における遅延時間は０となる。
【００６０】
図７は、本実施形態に係るループ遅延測定部３４５によるループ経路の遅延時間の測定結果と、ループ経路上に接続される論理回路における電圧のしきい値との相関を示す。本図において、ループ遅延測定部３４５は、電圧のしきい値がＶ１である場合には、ループ経路の遅延時間をＤ１として測定する。また、ループ遅延測定部３４５は、電圧のしきい値がＶ２である場合には、ループ経路の遅延時間をＤ２として測定する。そして、配線遅延算出部３５０は、電圧のしきい値と測定された遅延時間との相関に基づいて、被測定配線の遅延時間を算出する。具体的には、配線遅延算出部３５０は、本図に示した（Ｖ１、Ｄ１）及び（Ｖ２、Ｄ２）の２点を通る直線を用いて、電圧のしきい値が０である場合の遅延時間Ｄ０の近似値を算出する。ここで、算出されたＤ０は、ループ経路上に含まれる配線、即ち第１配線３０５、第２配線３１５、被測定配線３２５、及び第３配線３３７によって生じた遅延時間である。従って、被測定配線３２５を除く他の配線における配線長が非常に短い場合、配線遅延算出部３５０が算出したＤ０は、被測定配線３２５の遅延時間と略同一である。以上のようにして、タイミング発生部４０は、被測定配線３２５の遅延時間を算出することができる。
【００６１】
図８は、本実施形態に係るタイミング発生部４０の第３の例における処理の流れの一例を示すフローチャートである。まず、ループ遅延測定部３４５は、ループ経路を設定する（Ｓ１１００）。具体的には、ループ遅延測定部３４５は、信号選択部３００に出力する信号を制御して、信号選択部３００に、論理和ゲート３３５から出力された信号を選択させる。そして、ループ遅延測定部３４５は、更に、切替ゲート３２０に出力する信号を制御して、切替ゲート３２０に、信号処理回路３１０から出力された信号を、被測定配線３２５に出力させる。
【００６２】
続いて、基板バイアス制御部３４０は、ループ経路上に接続される論理回路のそれぞれにおける電圧のしきい値をＶ１に設定するべく、論理回路のそれぞれに基板バイアス電圧を印加する（Ｓ１１１０）。続いて、ループ遅延測定部３４５は、ループ経路の遅延時間を測定する（Ｓ１１２０）。具体的には、ループ遅延測定部３４５は、論理和ゲート３３５にパルスを出力して、ループ経路に当該パルスを伝送させる。そして、ループ遅延測定部３４５は、カウンタ３３０から受け取る、被測定配線３２５が伝送したパルスの数の計測結果に基づいて、ループ経路における発振周波数を算出する。そして、ループ遅延測定部３４５は、算出した発振周波数の逆数を、ループ経路における遅延時間として出力する。
【００６３】
続いて、基板バイアス制御部３４０は、ループ経路上に接続される論理回路のそれぞれにおける電圧のしきい値を、Ｖ１とは異なるＶ２に設定するべく、論理回路のそれぞれに基板バイアス電圧を印加する（Ｓ１１３０）。続いて、ループ遅延測定部３４５は、Ｓ１１２０の場合と同様にして、ループ経路の遅延時間を測定する（Ｓ１１４０）。続いて、配線遅延算出部３５０は、電圧のしきい値Ｖ１及びＳ１１２０において測定された遅延時間と、電圧のしきい値Ｖ２及びＳ１１４０において測定された遅延時間とに基づいて、電圧のしきい値が０である場合の遅延時間を算出することにより、被測定配線３２５の遅延時間を測定する（Ｓ１１５０）。ここで、配線遅延算出部３５０は、電圧のしきい値が０である場合の遅延時間から、被測定配線３２５とは異なる配線、即ち第１配線３０５、第２配線３１５、及び第３配線３３７のそれぞれにおける遅延時間の基準値を減じて、被測定配線３２５の遅延時間を算出してもよい。これにより、より高い精度で、被測定配線３２５の遅延時間を算出することができる。なお、遅延時間の基準値とは、例えば、それぞれの配線における、単位長さ当たりの遅延時間の設計標準値に、それぞれの配線のパターン長を乗じた値であってよい。
【００６４】
図９は、本実施形態に係るタイミング発生部４０の構成の第４の例を示す。本例において、タイミング発生部４０は、内部に設けられた被測定配線４１５の遅延時間を測定する。図５に示した第３の例において、タイミング発生部４０は、ループ経路上に接続された論理回路の基板バイアス電圧を制御しつつ測定したループ経路の遅延時間に基づいて、被測定配線３２５の遅延時間を算出した。本図では、第４の例として、論理回路の基板電圧を制御することなく被測定配線４１５の遅延時間を算出するタイミング発生部４０について説明する。
【００６５】
本例におけるタイミング発生部４０は、信号選択部４００、第１配線４０５、配線選択部４１０、被測定配線４１５、第２配線４２０、第１論理和ゲート４２５、第３配線４３０、第２論理和ゲート４４０、第４配線４４５、ループ遅延測定部４５０、及び遅延時間算出部４６０を有する。タイミング発生部４０は、被測定配線３２５の遅延時間を測定する場合に、信号選択部４００と、第１配線４０５と、被測定配線４１５及び第２配線４２０の何れか一方と、第３配線４３０と、第２論理和ゲート４４０と、第４配線４４５とから成るループ経路を用いる。
【００６６】
ＤＵＴ１５を試験する場合、信号選択部４００は、試験制御部２０から受け取ったクロック信号を選択する。そして、信号選択部４００は、選択したクロック信号を、第１配線４０５を介して配線選択部４１０に出力する。配線選択部４１０は、第１配線４０５によって信号選択部４００に接続され、信号選択部４００から受け取ったクロック信号を、被測定配線４１５及び第２配線４２０の何れか一方を介して第１論理和ゲート４２５に出力する。そして、第１論理和ゲート４２５は、被測定配線４１５から受け取った信号と、第２配線４２０から受け取った信号との論理和を、タイミング信号として波形成形部５０及び論理比較部８０に出力する。
【００６７】
一方、被測定配線４１５の遅延時間を測定する場合、信号選択部４００は、第２論理和ゲート４４０から受け取った信号を選択する。配線選択部４１０は、被測定配線４１５及び第２配線４２０の何れか一方をループ経路上に接続する。なお、被測定配線４１５は、例えば、第２配線４２０のパターン長に比べて、より長いパターン長を示す等、第２配線４２０の遅延時間より長い遅延時間を生じている。そして、配線選択部４１０は、信号選択部４００から受け取った信号を、ループ経路上に接続した配線を介して第１論理和ゲート４２５に出力する。第１論理和ゲート４２５は、被測定配線４１５から受け取った信号と、第２配線４２０から受け取った信号との論理和を、第３配線４３０を介して第２論理和ゲート４４０に出力する。
【００６８】
カウンタ４３５は、第３配線４３０に接続され、第３配線４３０から受け取った信号に含まれるパルスの数を計測する。そして、カウンタ４３５は、計測したパルスの数を、ループ遅延測定部４５０に出力する。第２論理和ゲート４４０は、第３配線４３０を介して第１論理和ゲート４２５から受け取った信号と、ループ遅延測定部４５０から受け取った信号との論理和を、第４配線４４５を介して信号選択部４００に出力する。ループ遅延測定部４５０は、ループ経路上に被測定配線４１５を接続した場合におけるループ経路の信号伝送の遅延時間、及びループ経路上に第２配線４２０を接続した場合におけるループ経路の信号伝送の遅延時間のそれぞれを測定する。そして、ループ遅延測定部４５０は、それぞれの測定結果を遅延時間算出部４６０に出力する。
【００６９】
遅延時間算出部４６０は、ループ遅延測定部４５０によって測定された、ループ経路上に被測定配線４１５を接続した場合におけるループ経路の遅延時間、及びループ経路上に第２配線４２０を接続した場合におけるループ経路の遅延時間に基づいて、被測定配線４１５の遅延時間を算出する。遅延時間算出部４６０は、第１遅延時間算出部４６２、記憶部４６４、及び第２遅延時間算出部４６６を含む。第１遅延時間算出部４６２は、ループ経路上に被測定配線４１５を接続した場合におけるループ経路の遅延時間から、ループ経路上に第２配線４２０を接続した場合におけるループ経路の遅延時間を減じた遅延時間を算出する。ここで、第１遅延時間算出部４６２が算出した遅延時間は、被測定配線４１５の遅延時間と、第２配線４２０の遅延時間との差を示している。そして、第１遅延時間算出部４６２は、算出した遅延時間を第２遅延時間算出部４６６に出力する。記憶部４６４は、第２配線４２０における遅延時間の基準値を記憶する。ここで、遅延時間の基準値とは、例えば、第２配線４２０における遅延時間の設計標準値等であってよい。第２遅延時間算出部４６６は、第１遅延時間算出部４６２によって算出された遅延時間に、記憶部４６４に記憶されている、第２配線４２０における遅延時間の基準値を加えて、被測定配線４１５の遅延時間を算出する。
【００７０】
本実施形態に係るタイミング発生部４０によれば、被測定配線４１５をループ経路上に接続する場合と、他の配線である第２配線４２０をループ経路上に接続する場合とのそれぞれにおけるループ経路の遅延時間に基づいて、被測定配線４１５の遅延時間を算出することができる。
【００７１】
また、それぞれの場合における遅延時間の差に、第２配線４２０における遅延時間の基準値を加えることにより、第１遅延時間算出部４６２によって算出された遅延時間を被測定配線４１５の遅延時間とする場合に比べて、より高い精度で被測定配線４１５の遅延時間を算出することができる。
【００７２】
図１０は、本実施形態に係るタイミング発生部４０の第４の例における処理の流れの一例を示すフローチャートである。まず、ループ遅延測定部４５０は、ループ経路を設定する（Ｓ１２００）。具体的には、ループ遅延測定部４５０は、信号選択部４００に出力する信号を制御して、信号選択部４００に、第２論理和ゲート４４０から出力された信号を選択させる。続いて、ループ遅延測定部４５０は、配線選択部４１０を制御して、ループ経路上に被測定配線４１５を接続させる（Ｓ１２１０）。続いて、ループ遅延測定部４５０は、ループ経路の遅延時間を測定する（Ｓ１２２０）。具体的には、ループ遅延測定部４５０は、第２論理和ゲート４４０にパルスを出力して、ループ経路に当該パルスを伝送させる。そして、ループ遅延測定部４５０は、カウンタ４３５から受け取る、被測定配線１５０が伝送したパルスの数の計測結果に基づいて、ループ経路における発振周波数を算出する。そして、ループ遅延測定部４５０は、算出した発振周波数の逆数を、ループ経路における遅延時間として出力する。続いて、ループ遅延測定部４５０は、配線選択部４１０を制御して、ループ経路上に第２配線４２０を接続させる（Ｓ１２３０）。続いて、ループ遅延測定部４５０は、Ｓ１２２０の場合と同様にして、ループ経路の遅延時間を測定する（Ｓ１２４０）。続いて、遅延時間算出部４６０は、Ｓ１２２０において算出された遅延時間、及びＳ１２４０において算出された遅延時間に基づいて、被測定配線４１５の遅延時間を算出する（Ｓ１２５０）。
【００７３】
なお、図１から図１０にかけて、試験装置が備えるタイミング発生部が、内部に有する被測定配線の遅延時間を測定する処理について説明した。しかし、本実施形態に係る被測定配線の測定方法は、試験装置が備えるタイミング発生部のみならず、他の半導体デバイスにおいて用いられてもよい。
【００７４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態に係る試験装置１０の構成の一例を示すブロック図である。
【図２】本発明の実施形態に係るタイミング発生部４０の構成の第１の例を示す。
【図３】本発明の実施形態に係るタイミング発生部４０の第１の例における処理の流れの一例を示すフローチャートである。
【図４】本発明の実施形態に係るタイミング発生部４０の構成の第２の例を示す。
【図５】本発明の実施形態に係るタイミング発生部４０の構成の第３の例を示す。
【図６】本発明の実施形態に係るタイミング発生部４０が有するループ経路が伝送する信号の一例を示す。
【図７】本発明の実施形態に係るループ遅延測定部３４５によるループ経路の遅延時間の測定結果と、ループ経路上に接続される論理回路における電圧のしきい値との相関を示す。
【図８】本発明の実施形態に係るタイミング発生部４０の第３の例における処理の流れの一例を示すフローチャートである。
【図９】本発明の実施形態に係るタイミング発生部４０の構成の第４の例を示す。
【図１０】本発明の実施形態に係るタイミング発生部４０の第４の例における処理の流れの一例を示すフローチャートである。
【符号の説明】
【００７６】
１０  試験装置、１５  ＤＵＴ、２０  試験制御部、３０  パターン発生部、４０  タイミング発生部、５０  波形成形部、６０  ドライバ、７０  コンパレータ、８０  論理比較部、１００  信号選択部、１０５  第１配線、１１０  遅延選択部、１１５  第２配線、１２０  第３配線、１２５  遅延素子、１３０  第４配線、１３５  第１論理和ゲート、１４０  第５配線、１４５  切替ゲート、１５０  被測定配線、１５５  カウンタ、１６０  第２論理和ゲート、１６２  第６配線、１６５  ループ遅延測定部、１７０  第１ゲート遅延算出部、１７５  記憶部、１８０  遅延比率算出部、１８５  第２ゲート遅延算出部、１９０  配線遅延算出部、２００  信号選択部、２０５  第１配線、２１０  可変遅延部、２１２ａ〜ｆ  遅延素子、２１４  位相差検出部、２１６  駆動電圧制御部、２１８  駆動電圧制御禁止部、２２０ａ〜ｆ  第２配線、２３０  遅延選択部、２３２  同期型遅延回路、２３４  デコーダ、２３６ａ〜ｆ  論理積ゲート、２３８  遅延回路、
２４０ａ〜ｆ  第３配線、２４２  第１論理和ゲート、２４５  第４配線、２５０  切替ゲート、２５５  被測定配線、２６０  カウンタ、２６５  第２論理和ゲート、２６７  第５配線、２７０  ループ遅延測定部、２７５  第１ゲート遅延算出部、２８０  記憶部、２８５  遅延比率算出部、２９０  第２ゲート遅延算出部、２９５  配線遅延算出部、３００  信号選択部、３０５  第１配線、３１０  信号処理回路、３１５  第２配線、３２０  切替ゲート、３２５  被測定配線、３３０  カウンタ、３３５  論理和ゲート、３３７  第３配線、３４０  基板バイアス制御部、３４５  ループ遅延測定部、３５０  配線遅延算出部、４００  信号選択部、４０５  第１配線、４１０  配線選択部、４１５  被測定配線、４２０  第２配線、４２５  第１論理和ゲート、４３０  第３配線、４３５  カウンタ、４４０  第２論理和ゲート、４４５  第４配線、４５０  ループ遅延測定部、４６０  遅延時間算出部、４６２  第１遅延時間算出部、４６４  記憶部、４６６  第２遅延時間算出部
【図１】
2006189336.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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