(57)【要約】【課題】  自動車のモータ制御用などで求められるノーマリオフ特性を有する高性能の接合型デバイスを容易な製造工程で実現できるデバイス構造の接合型半導体装置および接合型半導体装置の製造方法を提供する。【解決手段】  第１の高抵抗層形成工程と、チャネルドープ層形成工程と、第２の高抵抗層形成工程と、ソース領域１２となる第１導電型の低抵抗層を形成する低抵抗層形成工程と、低抵抗層と第２の高抵抗層の途中の深さまで部分的にエッチングするエッチング工程と、エッチング工程でエッチングした部分の下部にゲート領域１３を形成するゲート領域形成工程と、表面保護膜１７を形成する表面保護膜形成工程と、ソース電極１９とゲート電極２０とドレイン電極１８を形成する電極形成工程と、ソース電極１９とゲート電極２０側に上層電極２１を形成する上層電極形成工程と、を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板に第１の高抵抗層を形成する第１の高抵抗層形成工程と、
前記第１の高抵抗層上にチャネルドープ層を形成するチャネルドープ層形成工程と、
前記チャネルドープ層上に第２の高抵抗層を形成する第２の高抵抗層形成工程と、
ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程と、
前記低抵抗層と前記第２の高抵抗層の途中の深さまで部分的にエッチングするエッチング工程と、
前記エッチング工程でエッチングした部分の下部にゲート領域を形成するゲート領域形成工程と、
表面保護膜を形成する表面保護膜形成工程と、
ソース電極とゲート電極とドレイン電極を形成する電極形成工程と、
ソース電極とゲート電極側に上層電極を形成する上層電極形成工程と、
を有することを特徴とする接合型半導体装置の製造方法。
【請求項２】
前記ゲート領域形成工程は、イオン注入により行うことを特徴とする請求項１記載の接合型半導体装置の製造方法。
【請求項３】
前記イオン注入の注入エネルギーは数十ｋｅＶ以上１ＭｅＶ以下であることを特徴とする請求項２記載の接合型半導体装置の製造方法。
【請求項４】
前記半導体結晶が炭化硅素であることを特徴とする請求項１〜３のいずれか１項に記載の接合型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型半導体装置の製造方法に関し、特に、静電誘導トランジスタ（ＳＩＴ）等の接合型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体炭化硅素（シリコン・カーバイド、ＳｉＣ）は、広くデバイスに応用されているシリコンと比べてバンドギャップエネルギーが大きいことなどから、高電圧・大電力・高温動作に適しており、パワーデバイスなどへの適用が期待されている。現在、研究開発が活発になされているＳｉＣパワーデバイスの構造は、主にＭＯＳ型デバイスと接合型デバイスに分類される。本発明は、静電誘導トランジスタ（Static Induction Transistor:SIT）や接合型電界効果トランジスタ（Junction Field Effect Transistor:JFET)などの接合型トランジスタの性能向上に関するものである。
【０００３】
これまでに報告されているＳｉＣを用いたＳＩＴ、ＪＦＥＴには下記の例がある。
【０００４】
ＳＩＴとしては、例えば、非特許文献１と非特許文献２に開示されたものが代表的である。図９に非特許文献１に開示されたＳＩＴの断面模式図を示す。このＳＩＴ１００は、ｎ型低抵抗層であるドレイン領域１０１とｎ型高抵抗層であるドリフト領域１０２とｎ型低抵抗領域のソース領域１０３とそれらソース領域を囲むように形成されたｐ型低抵抗領域のゲート領域１０４とドレイン電極１０５とソース電極１０６とゲート電極１０７からなっている。そして、ゲート領域１０４に挟まれたチャネル領域１０８が形成されている。このＳＩＴ１００は、ドリフト領域１０２内にチャネルドープ層を持たず、ゲート電極１０７に電圧を印加しないときにも導通状態であるノーマリ・オン特性を示す静電誘導トランジスタである。この静電誘導トランジスタでは、ゲート領域１０４を作製するときに、ＭｅＶ級の高エネルギーのイオン注入を行っている。
【０００５】
ＪＦＥＴとしては、例えば、非特許文献３に開示されたものがある。図１０にその文献に開示されたＪＦＥＴの断面構造図を示す。このＪＦＥＴ１１０は、ｎ型低抵抗層であるドレイン領域１１１とｎ型高抵抗層であるドリフト領域１１２とｎ型低抵抗層のソース領域１１３とｐ型低抵抗領域とｐ型低抵抗のゲート領域１１４とパシベーション膜１１５とドレイン電極１１６とソース電極１１７とゲート電極１１８とトレンチ部１１９とソース金属層１２０からなっている。このＪＦＥＴのソースの幅ｄは、１．４５μｍから１．９５μｍのものであり、非常に狭いものであり、また、チャネル領域の深さＤも２．１μｍと深いものであり、ゲート電極１１８に電圧を印加しないときに非導通状態であるノーマリ・オフ特性にするには、ソースの幅を１．９５μｍよりも狭くする必要があり、非常に作製が難しいものであった。また、ゲート領域１１４は低抵抗にするために、不純物濃度は高いものにしている。また、このＪＦＥＴでは、ゲート領域１１４を、２μｍ以上の深いトレンチエッチングをした底面と側面に複数回のイオン注入を施すことで形成している。
【０００６】
図１１で代表的な接合型トランジスタである静電誘導トランジスタ（ＳＩＴ）の動作を説明する。図１１では、符号２００がドレイン電極、符号２０１がドレイン領域、符号２０２がドリフト領域、符号２０３がソース領域、符号２０４がゲート領域、符号２０５がソース電極、符号２０６がゲート電極、符号２０７がチャネルドープ層である。接合型トランジスタでは、基板の両面に設けられたソース電極２０５とドレイン電極２００に電圧を印加し、ソース・ドレイン間に流れる主電流を、ソース領域２０３を囲むようにして設けられたゲート電極２０６に加える信号によって制御する。この静電誘導トランジスタでは、高抵抗層中にゲート領域２０４に接続させるようにチャネルドープ層２０７が設けられているノーマリオフ型の例を示している。
【０００７】
ゲートにオフ信号が印加された状態では、主電流は流れない。ノーマリオフ型のＳＩＴでは、ゲート電極２０６に０Ｖあるいは負の電圧を印加することでオフ状態を保持する。図１１（ａ）で示すように、オフ状態では、ドリフト領域２０２内で空乏領域ｄｒが広がり、また、チャネルドープ層の電位が高い状態にあるのでドリフト領域２０２内をソース領域２０３からの電子（矢印ｅ）が走行することができなくなる。図１１（ｂ）は、ゲート電極２０６にオフ状態での電圧より高い電圧を印加した状態を示す。ゲート電圧としてオフ状態での電圧より高い電圧を印加すると、空乏領域ｄｒが小さくなり、また、チャネルドープ層の電位が低くなり、トランジスタはオン状態となりソースからドレインに電子電流（矢印ｅ）が流れる。また、さらにゲートに印加する正の電圧にすると、ゲート・ソース間に形成されているｐｎ接合が順バイアスされ、図１１（ｃ）で示すように、ゲート領域２０４からドリフト領域２０２に正孔の注入（矢印ｈ）が起こる。その正孔の注入により、ｎ型のドリフト領域に正孔の注入により生じた正電荷を中性化するように、ソース領域２０３からの電子の注入が起こり、ドリフト領域の電気伝導率がより高くなる。それにより、オン抵抗がより低くなる。
【０００８】
このように、より低いオン電圧（抵抗）を得るためには、ゲートに正の電圧を印加してソースからドレインに注入させる電子を増加させることが有効である。この時、ゲート・ソース間に形成されているｐｎ接合が順バイアスされ、ゲートからソースに正孔電流が流れる。ＳＩＴを高効率で動作させるためには、より少ないゲート電流でより多くのドレイン電流を制御することが望ましい。そのため、電流増幅率（＝ドレイン電流／ゲート電流）が重要なパラメータとなる。
【０００９】
次に、高エネルギーイオン注入により発生する損傷に起因する再結合準位の影響について考察する。ＳｉＣ中では不純物の拡散係数が小さいために、ＳｉＣ中に選択的に深い導電領域を形成する際に、シリコンで一般的に用いられている熱拡散法を用いることができず、ＭｅＶ級の高エネルギーイオン注入を利用するのが一般的である。縦型の接合型トランジスタのゲート領域も高エネルギーイオン注入で形成されるのが一般的である。このようにして形成されたイオン注入層とその周辺には、その後の活性化熱処理では回復しきれない結晶欠陥が残る。これらの結晶欠陥は、電子と正孔の再結合準位となる。そのため、図１１（ｃ）のようなＳＩＴのゲートに順バイアスを印加して動作させる場合、ゲートから注入される正孔（矢印ｈ２）とソースから注入される電子（矢印ｅ２）がゲート領域の近傍に存在する再結合準位（図中ｘ印で表す）を介して再結合して、電流増幅率が低下することになる。
【００１０】
次に、ノーマリオフ特性について説明する。パワーデバイスでは、何らかの異常が発生してゲートへの制御信号が途絶えた場合に、デバイスがオフ状態になることが望まれる。そのため、パワーデバイスでは、ノーマリオフ特性を有することが重要な条件となる。前述の図９の構造で、ノーマリオフ特性を得るためには、隣り合うゲート間距離やソース幅を極めて短くしなければならない。図１２は、ソース幅が狭い従来のデバイスとソース幅の広いデバイスの比較を示す図である。図１２（ａ）は、ソース幅が狭い場合、図１２（ｂ）は、ソース幅が広い場合を示す。符号２００がドレイン電極、符号２０１がドレイン領域、符号２０２がドリフト領域、符号２０３がソース領域、符号２０４がゲート領域、符号２０５がソース電極、符号２０６がゲート電極である。
図１２（ａ）で示すデバイスのようにソース幅を狭くし、ゲート間距離を短くすると、製造が難しくなるとともに、図に示すようにデバイス全面積に占める有効領域（図中符号ＥＲで示す）が減り、結果としてオン電圧（抵抗）が上昇することになる。
【００１１】
図９で示したＳＩＴの場合には、ゲート領域をＭｅＶ台の高エネルギーイオン注入で形成しているために、ゲートから少数キャリアを注入した場合にイオン注入に起因する再結合準位を介しての再結合が多く、ドレイン・ソース間の高抵抗層に導電率変調を起こすバイポーラモード動作での特性が向上しない。また、チャネルドープ構造を取り入れていない構造であるために、ノーマリオフ特性を得るのが極めて困難である。
【００１２】
図１０で示したＪＦＥＴの場合には、ノーマリオフ特性を得るためには、幅１．５μｍ、深さ２μｍ程の極めて微細なトレンチ構造を作り、さらにその側壁にまでゲート層を設けなければならず、製造が難しい。また、デバイスに占めるソース領域の比率が低くならざるえ得ず、オン電圧（抵抗）の向上の妨げとなる。
【非特許文献１】四戸孝  他著「600V5A 4H-SiC SIT with Low RonS of 13mΩcm2」Silicon Carbide and Related Materials, 2003, PartII, pp.1217-1220.
【非特許文献２】（財）新機能素子開発協会著「平成１４年度新エネルギー・産業技術総合開発機構委託成果報告書、超低損失電力素子技術開発、素子化技術」
【非特許文献３】J. H. Zhao et al. 「6A, 1kV 4H-SiC Normally-off Trenched-and-Implanted Vertical JFETs」Materials Science Forum Vols. 457-460 (2004) pp. 1213-1216.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の接合型トランジスタをゲートに順バイアスを印加して動作させる場合、ゲートから注入される正孔とソースから注入される電子がイオン注入によって生じる表面準位を介して再結合して、電流増幅率が低下することになるという問題点がある。
【００１４】
また、従来の接合型トランジスタでは、ノーマリオフ特性を得るためには、隣り合うゲート間距離やソース幅を極めて短くしなければならない。ソース幅を狭くし、ゲート間距離を短くすると、製造が難しくなるとともに、デバイス全面積に占める有効領域が減り、結果としてオン電圧（抵抗）が上昇することになるという問題点がある。
【００１５】
本発明の目的は、上記の課題を鑑み、自動車のモータ制御用などで求められるノーマリオフ特性を有する高性能の接合型デバイスを容易な製造工程で実現できるデバイス構造の
接合型半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る接合型半導体装置の製造方法は、上記の目的を達成するために、次のように構成される。
【００１７】
第１の接合型半導体装置の製造方法（請求項１に対応）は、第１の導電型の半導体基板に第１の高抵抗層を形成する第１の高抵抗層形成工程と、第１の高抵抗層上にチャネルドープ層を形成するチャネルドープ層形成工程と、チャネルドープ層上に第２の高抵抗層を形成する第２の高抵抗層形成工程と、ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程と、低抵抗層と第２の高抵抗層の途中の深さまで部分的にエッチングするエッチング工程と、エッチング工程でエッチングした部分の下部にゲート領域を形成するゲート領域形成工程と、表面保護膜を形成する表面保護膜形成工程と、ソース電極とゲート電極とドレイン電極を形成する電極形成工程と、ソース電極とゲート電極側に上層電極を形成する上層電極形成工程と、を有することで特徴づけられる。
【００１８】
第２の接合型半導体装置の製造方法（請求項２に対応）は、上記の方法において、好ましくはゲート領域形成工程は、イオン注入により行うことで特徴づけられる。
【００１９】
第３の接合型半導体装置の製造方法（請求項３に対応）は、上記の方法において、好ましくはイオン注入の注入エネルギーは数十ｋｅＶ以上１ＭｅＶ以下であることで特徴づけられる。
【００２０】
第４の接合型半導体装置の製造方法（請求項４に対応）は、上記の方法において、好ましくは半導体結晶が炭化硅素であることで特徴づけられる。
【発明の効果】
【００２１】
本発明によれば、従来の接合型トランジスタの製造方法と異なり、あらかじめソース下面とチャネルドープ層の上面の間の高さにエッチングした面に、比較的低エネルギーのイオン注入を用いてゲート領域を形成する。このことにより、イオン注入時に発生しその後の活性化熱処理でも回復することができない結晶欠陥に起因する再結合準位を低減することができる。本発明の製造方法を用いた接合型トランジスタでは、ゲートから注入される少数キャリアとソースから注入される多数キャリアの再結合が抑制され、電流増幅率を向上できオン電圧（抵抗）を小さくすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２３】
図１と図２は、本発明の第１の実施形態である接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の一部の構造断面図と平面構造図である。図２にはソースを５本有する静電誘導トランジスタの例を示し、図１は、図２のＡ−Ａ断面でのソース１本分の構造を拡大して示してある。静電誘導トランジスタ１０は、炭化硅素（ＳｉＣ）結晶の一方の面に形成されたｎ型（第１の導電型）の低抵抗層（ｎ＋層）からなるドレイン領域１１と、ＳｉＣ結晶のもう一方の面に形成されたｎ型の低抵抗層（ｎ＋層）からなるソース領域１２と、ソース領域１２の周囲に形成されたｐ型（第２の導電型）のゲート領域１３と、ソース領域１２とドレイン領域１３の間のｎ型の高抵抗層（ｎ−層）１４と、ｎ型の高抵抗層１４内にゲート領域１３と接続されるようにｐ型のチャネルドープ層１５を設けている。さらに、ゲート領域１３とソース領域１２の間のＳｉＣ結晶の表面上に表面保護膜１７を設けている。また、ドレイン領域１１に接合するドレイン電極１８とソース領域１２に接合するソース電極１９とゲート領域１３に接合するゲート電極２０が設けられている。さらに、図２には、ソース電極１９とゲート電極２０の上部に設けられた上層電極２１が示されている。
【００２４】
図３は、本実施形態に係る静電誘導トランジスタの動作を説明する図である。図３（ａ）では、この静電誘導トランジスタ１０に、ソース電極１９とドレイン電極１８間にドレイン電圧ＶＤが印加され、ゲート電極２０にピンチオフ電圧以下の電圧が印加されている状態を示す。このとき、ゲート領域１３のドリフト領域内で空乏領域ｄｒが広がり、また、チャネルドープ層１５の電位が高いために、ソース領域１２からの電子（矢印ｅ）は、空乏層ｄｒとチャネルドープ層１５の障壁に阻まれて、電子は、ドリフト領域１４ｂを流れない。一方、図３（ｂ）に示すように、ゲート電極２０にピンチオフ電圧以上の電圧が印加されたとき、空乏層が狭まり、また、チャネルドープ層１５の電位がさがり、ソース電極１９とドレイン電極２０間に電子（矢印ｅ２）が流れ、電流が流れる。また、図３（ｃ）に示すようにさらにゲートに電圧を印加すると、ゲート領域からドリフト領域への正孔（矢印ｈ１）の注入が起こる。それにより、電荷中性化条件を満たすように、ソース領域１２から電子（矢印ｅ１）の注入がおこり、高抵抗層の伝導度変調が起こる。それにより、高抵抗層の伝導度変調が生じ、オン抵抗も低下する。
【００２５】
図１１で示した従来の製造方法で作製した構造では、電圧が印加された場合、ソース領域からの電子とゲート領域からの正孔が再結合して、ソース領域からのドレイン電極に到達する電子が減少してしまう。そのため、電流増幅率が低下してしまう。しかしながら、本発明の後述の製造方法によれば、ゲートが形成される部分をあらかじめソース層下面からチャネルドープ層上面の間の深さまでエッチングし、その後に比較的低いエネルギーのイオン注入でゲートを形成する。このプロセスを用いることで、イオン注入時に発生しその後の熱処理によっても回復できない結晶欠陥を低減することができ、デバイスの電流増幅率を向上させることができる。また、本発明では、チャネルドープ層を設けることでノーマリオフ特性を保ちつつ隣り合うゲート間距離やソース幅を広げることができる。そのため、製造が容易になり、デバイス全面積に占める有効領域を拡大でき、その結果、オン電圧（抵抗）の抑制が実現できる。
【００２６】
次に、図１を用いて本発明の第１実施形態に従って製造された接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の構造を説明する。実施例として、阻止電圧６００Ｖを目標に設計されたＳＩＴを示す。基板には、（０００１）面から８度オフさせた低抵抗のｎ型４Ｈ−ＳｉＣ基板を使用しており、本ＳＩＴでは、この基板がドレイン領域１１となる。基板上のｎ型高抵抗層１４は、ソース・ドレイン間に加わる高電圧を阻止するための層であり、本実施例では６００Ｖ以上の電圧を阻止するように、厚み１０μｍ、不純物濃度１×１０１６ｃｍ−３に設定されている。高抵抗層上のｐ型チャネルドープ層は、ソース・ドレイン間に高電圧が印加されたときに、ゲート・ソース間電圧ＶＧＳ＝０Ｖにおいてもトランジスタがオンしないようにその厚みと不純物濃度が設計される。本実施例では、厚み０．１μｍ〜０．５μｍ、不純物濃度２×１０１７〜４×１０１９ｃｍ−３とした。チャネルドープ層上には、厚さ０．２〜０．４μｍ、不純物濃度１×１０１６ｃｍ−３の高抵抗層を挟んで、厚さ０．２〜０．４μｍ、不純物濃度１〜４×１０１９ｃｍ−３の低抵抗のｎ型ソース層が設けられている。さらに、ソースの周囲には、厚み２μｍ、不純物濃度１×１０１９ｃｍ−３程度の低抵抗ｐ型ゲート層が設けられている。図２に示すように、ソースは細長い島状の形状であり、ひとつのデバイスに複数のソースを備えている。ひとつのソースの寸法は、幅３〜１０μｍ、長さ１００〜１０００μｍ程度である。ゲート領域とソース領域を含めた単位デバイスの周期は、約１０〜３０μｍである。
【００２７】
図４に、第１の実施形態での実施例でのＳＩＴの電流電圧特性と本発明を用いないで製作したＳＩＴの特性を示す。また、両者の特性値を図５の表にまとめる。従来手法では、ソース領域の分離エッチング前に２ＭｅＶ以上の高エネルギーイオン注入を用いてゲート領域を形成している。ソース分離エッチングとゲートイオン注入の順序とイオン注入条件以外は、同一の製作工程としている。図４（ａ）は、従来の製造方法で作製したＳＩＴでの電流電圧特性であり、図４（ｂ）は、本発明の製造方法で作製した本発明でのトランジスタの電流電圧特性である。横軸は、ドレイン電圧を示し、縦軸はドレイン電流密度を示す。曲線Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５は、それぞれ、ゲート電流が０，１．５２，３．０３，４．５５，６．０６，７．５８（Ａ／ｃｍ２）の電流電圧特性であり、曲線Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５は、それぞれ、ゲート電流が０，１．５２，３．０３，４．５５，６．０６，７．５８（Ａ／ｃｍ２）の電流電圧特性である。これらの電流電圧特性から、図５の表に示すように、従来の製造方法を用いた場合は、電流増幅率とオン電圧は、それぞれ、１３と１．２である。また、本発明の製造方法を用いた場合は、電流増幅率とオン電圧は、それぞれ４４と０．８であった。明らかに、本発明の製作工程を用いることで電流増幅率、オン電圧ともに大きく向上している。また、様々な構造のＳＩＴで比較したが、平均で約３倍程度の電流増幅率が確認できている。
【００２８】
次に、本発明の第１実施形態に係る接合型半導体（例としてＳＩＴ）の製造方法を説明する。図６は、本発明の第１実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタ（ＳＩＴ）を製造する工程を示すフローチャートである。また、図７と図８は、各工程での構造断面図である。接合型半導体装置の製造方法は、第１の導電型の半導体基板に第１の高抵抗層を形成する第１の高抵抗層形成工程（ステップＳ１１）と、第１の高抵抗層上にチャネルドープ層を形成するチャネルドープ層形成工程（ステップＳ１２）と、チャネルドープ層上に第２の高抵抗層を形成する第２の高抵抗層形成工程（ステップＳ１３）と、ソース領域となる第１導電型の低抵抗層を形成する低抵抗層形成工程（ステップＳ１４）と、低抵抗層と第２の高抵抗層の途中の深さまで部分的にエッチングするエッチング工程（ステップＳ１５）と、エッチング工程でエッチングした部分の下部にゲート領域を形成するゲート領域形成工程（ステップＳ１６）と、表面保護膜を形成する表面保護膜形成工程（ステップＳ１７）と、ソース電極とゲート電極とドレイン電極を形成する電極形成工程（ステップＳ１８）と、ソース電極とゲート電極側に上層電極を形成する上層電極形成工程（ステップＳ１９）と、から成る。
【００２９】
第１の高抵抗層形成工程（ステップＳ１１）では、エピタキシャル成長法によりＳｉＣ高濃度ｎ型基板３０上に、厚さ１０μｍで濃度１×１０１６ｃｍ−３の窒素を不純物としてドープしたＳｉＣ層３１をエピタキシャル成長させる。次に、チャネルドープ層形成工程（ステップＳ１２）では、エピタキシャル成長法により、アルミニウムを不純物として１×１０１７〜１×１０１９ｃｍ−３の濃度で０．１〜０．５μｍのＳｉＣ３２を成長させる。高抵抗層形成工程（ステップＳ１３）では、その後、厚さ０．２〜０．５μｍで濃度１×１０１６ｃｍ−３の窒素を不純物としてドープしたＳｉＣ層３３をエピタキシャル成長させる。そして、低抵抗層形成工程（ステップＳ１４）では、その上に厚さ０．２〜０．４μｍで濃度１〜５×１０１９ｃｍ−３の窒素を不純物としてドープしたＳｉＣ層３４をエピタキシャル成長させる。（図７（ａ））。チャネルドープ層（ＳｉＣ）３２とソース層（ＳｉＣ層）３４はイオン注入によっても形成できる。
【００３０】
次に、ソース領域を分離するためのエッチング工程（ステップＳ１５）を行う（図７（ｂ））。エッチングマスクにはＣＶＤシリコン酸化膜を用い、フォトリソグラフィー工程でレジストパターンを形成した後、ＣＶＤシリコン酸化膜をＲＩＥなどでエッチングし、さらにＣＶＤシリコン酸化膜をマスク３５として、ＳｉＣをエッチングする。ＳｉＣエッチングにはＳＦ６などを用いたＲＩＥなどが利用できる。エッチングは、ソース層３４の下面からチャネルドープ層３２の上面の間の高さまで行う。本実施例でのエッチング深さは、約０．３〜０．６μｍである。ソース幅やゲート幅に対してエッチング深さが浅いため、容易に実施することができる。
【００３１】
ゲート領域形成工程（ステップＳ１６）では、ｐ型ゲート領域Ｇは、選択イオン注入によって形成する。図７（ｃ）において、まず、表面にゲートを形成しない領域を保護するためのイオン注入マスク３６を形成する。
【００３２】
マスク材料としては、ＣＶＤ（化学気相堆積法）シリコン酸化膜や金属が利用できる。
【００３３】
フォトリソグラフィー工程で、レジスト塗布後、イオン注入をする領域のレジストを取り除く。その後、フォトレジストにより、ゲート電極を形成する以外の領域を開口とするマスクを形成し、イオン注入をする領域のマスク材料を、反応性イオンエッチング（ＲＩＥ）などでをエッチングして取り除く。このようにして、イオン注入マスクを形成した後、ゲート領域を形成するためのイオン注入を行う（図中矢印Ａ）。
【００３４】
例えば、表面からイオン注入法によりイオン種としてアルミニウムを用いる。デバイスの耐圧を６００Ｖとすると、チャネルドープによる耐圧向上効果を加味したソース上面からゲート下面までの必要とされる距離は約２μｍ程度である。ソース領域のエッチングをせずに約２μｍ深さのゲートを形成するには、２ＭｅＶ程度の高エネルギーでのイオン注入が必要になる。本実施例では、ソース領域の分離エッチングで０．３〜０．６μｍをエッチングしているため、１ＭｅＶ程度にまでイオン注入エネルギーを低減することができる。注入量は、不純物濃度が約１×１０１８〜１×１０１９ｃｍ−３となるように設計している。注入後、イオン注入マスク３６をエッチングで除去する（図７（ｄ））。
【００３５】
イオン注入後に、注入イオンを半導体中で電気的に活性化するとともにイオン注入で発生した結晶欠陥を消すための活性化熱処理を行う。高周波熱処理炉などを用い、１７００〜１８００℃程度の高温下で約１０分程度の熱処理を行う。雰囲気ガスにはアルゴンを用いる。
【００３６】
保護膜３８を形成する工程（Ｓ１７）では、図８（ａ）で示すように、はじめに、イオン注入と活性化熱処理の工程でできた表面層を取り除くために、熱酸化後に酸化膜を取り除く犠牲酸化を行う。酸化条件は、例えばドライ酸素中で１１００℃、２０時間などである。酸化膜の除去にはフッ化水素を用いる。犠牲酸化後に再び熱酸化を行い酸化膜を形成する。その後に、ＳｉＣ酸化膜界面の不純物準位を低減するための熱処理（ＰＯＡ：Post Oxidation Anneal)を行う。ＰＯＡは、水素や酸化窒素（ＮＯ、Ｎ２Ｏ）またはアルゴン雰囲気中で、８００〜１３００℃程度の高温下で行う。ＰＯＡ後、ＣＶＤ酸化膜やＣＶＤ窒化膜を形成する。
【００３７】
その後、ソース、ゲート、ドレインに電極ＳＣ，ＧＣ，ＤＣを形成する（図８（ｂ））。ソース、ドレインにはニッケルやチタンを用い、ゲートにはチタン・アルミニウムなどを用いる。各電極は、蒸着やスパッタリングなどで形成し、パターン形成には、フォトリソグラフィー工程とドライエッチング、ウェットエッチング、リフトオフ法などが利用できる。また、電極形成後には、金属と半導体の接触抵抗を低減するために熱処理を行う。条件は、８００〜１０００℃、１０〜３０分程度である。
【００３８】
最後に、分離されているソースをひとつの電極に取り出すための上層配線工程を行う（図８（ｃ））。ＣＶＤ酸化膜などを層間膜４０として形成した後、フォトリソグラフィー工程とエッチングによりソース電極部分のＣＶＤ酸化膜などを取り除きソース電極を露出させたあと上層電極ＯＣを堆積させる。電極材料にはアルミニウムを用いる。
【００３９】
このようにして、図１と図２で示したノーマリオフ特性を有する高性能のＳＩＴを作製することができる。なお、各層の厚みやイオン注入エネルギー量など本実施例で示した具体的数値はあくまでも一例であり、本発明を実現する範囲で適宜変更可能である。
【００４０】
なお、本実施形態においては、工程説明中のＰとＮの極性を逆にした逆極性タイプのものでも良い。また、本実施例では、ＳｉＣの例について説明したが、本発明は他の半導体にも適用できる。
【産業上の利用可能性】
【００４１】
本発明は、高性能の接合型半導体装置とそれを製造するために利用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の一部の断面図である。
【図２】本発明の実施形態に係る接合型半導体装置（例として静電誘導トランジスタ（ＳＩＴ））の平面図である。
【図３】本実施形態に係る接合型半導体装置の動作を説明する図であり、（ａ）ゲート電極にピンチオフ電圧以下の電圧が印加されている状態、（ｂ）ゲート電極にピンチオフ電圧以上の電圧が印加されている状態、（ｃ）ゲート電極にさらに高い電圧を印加した状態を示す図である。
【図４】本実施形態での実施例のＳＩＴの電流電圧特性を示し、（ａ）従来プロセスの場合、（ｂ）本発明のプロセスの場合である。
【図５】本実施形態での実施例のＳＩＴの特性値を示す表である。
【図６】本発明の実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタを製造する工程を示すフローチャートである。
【図７】本発明の実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタを製造する各工程での半導体基板の断面図である。
【図８】本発明の実施形態に係る接合型半導体装置の製造方法により静電誘導トランジスタを製造する各工程での半導体基板の断面図である。
【図９】従来のＳＩＴの断面模式図である。
【図１０】従来のＪＦＥＴの断面模式図である。
【図１１】従来の典型的な接合型トランジスタの動作を説明する図である。
【図１２】ソース幅が狭いデバイスとソース幅が広いデバイスの比較を示す図である。
【符号の説明】
【００４３】
１０      静電誘導トランジスタ
１１      ドレイン領域
１２      ソース領域
１３      ゲート領域
１４      ｎ型高抵抗層
１５      チャネルドープ層
１７      表面保護膜
１８      ドレイン電極
１９      ソース電極
２０      ゲート電極
２１      上層電極
【図１】
2006269679.tif 000003
【図２】
2006269679.tif 000004
【図３】
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【図４】
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【図５】
2006269679.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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