(57)【要約】  【課題】  微細化してもリーク電流の増大及び不純物領域の抵抗の上昇を防止できるツェナーダイオード構造及びその製造方法を提供する。  【解決手段】  ツェナーダイオードは、ｐｎ接合を生じるように形成されたｎ型半導体層２並びにｐ型半導体層３及び４と、ｎ型半導体層２とｐ型半導体層３及び４とのｐｎ接合部を覆う絶縁膜５と、ｎ型半導体層２と電気的に接続するカソード電極配線６ａと、ｐ型半導体層４と電気的に接続するアノード電極配線６ｂとを備えている。ｐ型半導体層３及び４からなるｐ型半導体領域は、第１の拡散深さ及び第１のピーク濃度を持つ第１のｐ型不純物濃度分布と第１の拡散深さよりも浅い第２の拡散深さ及び第１のピーク濃度よりも高い第２のピーク濃度を持つ第２のｐ型不純物濃度分布とを重ね合わせた不純物濃度分布を有する。第１のｐ型不純物濃度分布のｐｎ接合部での濃度は第２のｐ型不純物濃度分布のｐｎ接合部での濃度よりも高い。【選択図】      図１
2006352039.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたツェナーダイオードを有する半導体装置であって、
前記ツェナーダイオードは、
前記半導体基板中においてｐｎ接合を生じるように形成された第１導電型半導体領域及び第２導電型半導体領域と、
前記第１導電型半導体領域と前記第２導電型半導体領域との接合部を覆う絶縁膜と、
前記第１導電型半導体領域上に当該第１導電型半導体領域と電気的に接続するように形成された第１電極と、
前記第２導電型半導体領域上に当該第２導電型半導体領域と電気的に接続するように形成された第２電極とを備え、
前記第２導電型半導体領域は、第１の拡散深さ及び第１のピーク濃度を持つ第１の不純物濃度分布と前記第１の拡散深さよりも浅い第２の拡散深さ及び前記第１のピーク濃度よりも高い第２のピーク濃度を持つ第２の不純物濃度分布とを重ね合わせた不純物濃度分布を有し、
前記第１の不純物濃度分布における前記接合部での濃度は前記第２の不純物濃度分布における前記接合部での濃度よりも高いことを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたツェナーダイオードを有する半導体装置の製造方法であって、
前記半導体基板における前記ツェナーダイオードのカソード領域に第１導電型不純物をイオン注入する工程（ａ）と、
前記半導体基板における前記ツェナーダイオードのアノード領域に第２導電型不純物をイオン注入する工程（ｂ）と、
前記工程（ａ）で注入された前記第１導電型不純物及び前記工程（ｂ）で注入された前記第２導電型不純物を熱処理により拡散させて第１導電型不純物層及び第２導電型不純物層を形成する工程（ｃ）と、
前記アノード領域に第２導電型不純物を前記工程（ｂ）と比べて高濃度でイオン注入する工程（ｄ）と、
前記工程（ｄ）で注入された前記第２導電型不純物を熱処理により拡散させて他の第２導電型不純物層を形成すると共に前記第２導電型不純物層の拡散深さを深くする工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項３】
同一の半導体基板上に電界効果トランジスタとツェナーダイオードとが混載されている半導体装置であって、
第２導電型の半導体基板における第１電界効果トランジスタ形成領域の表面部に形成された第１導電型ソース領域及び第１導電型ドレイン領域と、
前記第１導電型ソース領域の上に当該第１導電型ソース領域と電気的に接続するように形成された第１ソース電極と、
前記第１導電型ドレイン領域の上に当該第１導電型ドレイン領域と電気的に接続するように形成された第１ドレイン電極と、
前記半導体基板における前記第１導電型ソース領域と前記第２導電型ドレイン領域との間の領域上に誘電体膜を介して形成された第１ゲート電極と、
前記半導体基板に設けられた第１導電型半導体領域における第２電界効果トランジスタ形成領域の表面部に形成された第２導電型ソース領域及び第２導電型ドレイン領域と、
前記第２導電型ソース領域の上に当該第２導電型ソース領域と電気的に接続するように形成された第２ソース電極と、
前記第２導電型ドレイン領域の上に当該第２導電型ドレイン領域と電気的に接続するように形成された第２ドレイン電極と、
前記第１導電型半導体領域におけるツェナーダイオード形成領域に形成され、前記第１導電型半導体領域よりも不純物濃度が高い他の第１導電型半導体領域と、
前記ツェナーダイオード形成領域中において前記他の第１導電型半導体領域とｐｎ接合を生じるように形成された第２導電型半導体領域と、
前記他の第１導電型半導体領域と前記第２導電型半導体領域との接合部を覆う絶縁膜と、
前記他の第１導電型半導体領域上に当該他の第１導電型半導体領域と電気的に接続するように形成された第１電極と、
前記第２導電型半導体領域上に当該第２導電型半導体領域と電気的に接続するように形成された第２電極とを備え、
前記第２電界効果トランジスタの第２導電型ソース領域及び第２導電型ドレイン領域並びに前記ツェナーダイオードの第２導電型半導体領域はそれぞれ、第１の拡散深さ及び第１のピーク濃度を持つ第１の不純物濃度分布と前記第１の拡散深さよりも浅い第２の拡散深さ及び前記第１のピーク濃度よりも高い第２のピーク濃度を持つ第２の不純物濃度分布とを重ね合わせた不純物濃度分布を有し、
前記第１の不純物濃度分布における前記接合部での濃度は前記第２の不純物濃度分布における前記接合部での濃度よりも高いことを特徴とする半導体装置。
【請求項４】
同一の半導体基板上に電界効果トランジスタとツェナーダイオードとが混載されている半導体装置の製造方法であって、
前記半導体基板における第１電界効果トランジスタの第１導電型ソース領域及び第１導電型ドレイン領域並びにツェナーダイオードのカソード領域のそれぞれに第１導電型不純物をイオン注入する工程（ａ）と、
前記半導体基板における第２電界効果トランジスタの第２導電型ソース領域及び第２導電型ドレイン領域並びに前記ツェナーダイオードのアノード領域のそれぞれに第２導電型不純物をイオン注入する工程（ｂ）と、
前記工程（ａ）で注入された前記第１導電型不純物及び前記工程（ｂ）で注入された前記第２導電型不純物を熱処理により拡散させて第１導電型不純物層及び第２導電型不純物層を形成する工程（ｃ）と、
前記第２導電型ソース領域及び前記第２導電型ドレイン領域並びに前記アノード領域のそれぞれに第２導電型不純物を前記工程（ｂ）と比べて高濃度でイオン注入する工程（ｄ）と、
前記工程（ｄ）で注入された前記第２導電型不純物を熱処理により拡散させて他の第２導電型不純物層を形成すると共に前記第２導電型不純物層の拡散深さを深くする工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はツェナーダイオードに関し、特にＭＯＳ（metal oxide semiconductor ）トランジスタ等を有する半導体装置内に内蔵されたツェナーダイオードに関するものである。
【背景技術】
【０００２】
半導体装置の不純物拡散領域をイオン注入工程により形成する場合、注入された不純物を活性化して拡散させるために熱処理を行う。しかし、素子サイズが微細化されると、不純物拡散領域も微細化する必要があり、そのため、注入された不純物が拡散することを防ぐために熱処理の温度を下げる必要がある。
【０００３】
上記の半導体装置の素子サイズ微細化において、ツェナーダイオードの微細化として、小型で電流容量の大きいツェナーダイオードが提案されている（例えば特許文献１参照）。図２５は、特許文献１に開示された従来のツェナーダイオードを断面構成を示している。図２５に示すように、半導体基板２０１中においてｐｎ接合を生じるようにｎ+ 不純物領域２０２及びｐ+ 不純物領域２０３が形成されている。半導体基板２０１の上には、ｎ+ 不純物領域２０２及びｐ+ 不純物領域２０３のそれぞれの電極コンタクト部２０５が開口された絶縁膜２０４が形成されている。
【０００４】
尚、ｎ+ 不純物領域２０２の大きさは平面方向及び深さ方向でｐ+ 不純物領域２０３よりも大きい。これにより、ｐ+ｎ+接合面２０６の形状が平面になるので、局所的に電流密度が高くなることを抑制できるので、電流容量が大きく小型のツェナーダイオードを得ることができる。
【特許文献１】実開平６−２７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２５に示す従来のツェナーダイオード構造においては、素子サイズを微細化するために、低温で熱処理を行って不純物の拡散を制限すると、不純物の拡散は抑制されるものの、不純物の拡散深さが浅くなって基板表面の不純物濃度が高くなる。その結果、リーク電流が集中するｐｎ接合部の濃度が高くなり、リーク電流の増加を招くことになる。一方、リーク電流の増加を防ぐために不純物濃度を低くすると、拡散層（不純物領域）の抵抗が高くなると共に電極と拡散層とのコンタクト抵抗が上昇する。
【０００６】
前記に鑑み、本発明は、微細化してもリーク電流の増大及び不純物領域の抵抗の上昇を防止できるツェナーダイオード構造及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板に形成されたツェナーダイオードを有する半導体装置であって、前記ツェナーダイオードは、前記半導体基板中においてｐｎ接合を生じるように形成された第１導電型半導体領域及び第２導電型半導体領域と、前記第１導電型半導体領域と前記第２導電型半導体領域との接合部を覆う絶縁膜と、前記第１導電型半導体領域上に当該第１導電型半導体領域と電気的に接続するように形成された第１電極と、前記第２導電型半導体領域上に当該第２導電型半導体領域と電気的に接続するように形成された第２電極とを備え、前記第２導電型半導体領域は、第１の拡散深さ及び第１のピーク濃度を持つ第１の不純物濃度分布と前記第１の拡散深さよりも浅い第２の拡散深さ及び前記第１のピーク濃度よりも高い第２のピーク濃度を持つ第２の不純物濃度分布とを重ね合わせた不純物濃度分布を有し、前記第１の不純物濃度分布における前記接合部での濃度は前記第２の不純物濃度分布における前記接合部での濃度よりも高い。
【０００８】
本発明の半導体装置によると、第２導電型半導体領域が低濃度で拡散深さが深い第１の不純物濃度分布と高濃度で拡散深さが浅い第２の不純物濃度分布とを重ね合わせた不純物濃度分布を持つと共に、第１導電型半導体領域と第２導電型半導体領域との接合部の濃度が第２導電型半導体領域における低濃度の第１の不純物濃度分布により規定される。このため、素子サイズを微細化するために低温熱処理によってツェナーダイオードの不純物層を形成した場合にも、リーク電流の集中するｐｎ接合部を従来の構造と比べて低濃度で形成することができるので、リーク電流を低減することができる。また、第２導電型半導体領域における基板表面近傍の濃度は高濃度の第２の不純物濃度分布により規定されるため、第２導電型半導体領域の抵抗、及び当該領域と電極とのコンタクト抵抗をそれぞれ小さくすることができる。
【０００９】
また、本発明に係る他の半導体装置は、ツェナーダイオード及びＣＭＯＳ（complementary metal oxide semiconductor ）回路等が同一基板上に混載された半導体集積回路装置であって、ｐチャンネル電界効果トランジスタのｐ+ ソース領域及びｐ+ ドレイン領域並びにツェナーダイオードのｐ+ アノード領域はそれぞれ、第１の不純物濃度分布と前記第１の不純物濃度分布と比べて浅い拡散深さ及び高いピーク濃度を持つ第２の不純物濃度分布とを重ね合わせた不純物濃度分布を有し、ｐ+ アノード領域とｎ+ カソード領域との接合部では第１の不純物濃度分布の濃度の方が第２の不純物濃度分布の濃度よりも高い。
【００１０】
本発明の他の半導体装置によると、本発明の半導体装置と同様に、素子サイズを微細化するために低温熱処理によってツェナーダイオードの不純物層を形成した場合にも、リーク電流の集中するｐｎ接合部を従来の構造と比べて低濃度で形成することができるので、ツェナーダイオードのリーク電流を低減することができる。これにより、低温熱処理に起因するｐｎ接合部の高濃度化を回避できるため、ｐチャンネル電界効果トランジスタのソース・ドレイン領域のｐ+ 不純物層も低温熱処理によって形成することができるようになるので、不純物の拡散を防止して素子サイズのより一層の微細化を図ることができる。また、ツェナーダイオードのアノード領域のｐ+ 不純物層における基板表面近傍の濃度は高濃度の第２の不純物濃度分布により規定されるため、アノード領域の抵抗、及び当該アノード領域と電極とのコンタクト抵抗をそれぞれ小さくすることができる。
【００１１】
また、本発明に係る他の半導体装置、つまりツェナーダイオード及びＣＭＯＳ回路等が同一基板上に混載された半導体集積回路装置を製造する際に、ＣＭＯＳのソース領域及びドレイン領域の不純物層形成と同じ工程でツェナーダイオードのカソード領域及びアノード領域の不純物層形成を行うことによって、工程数の増大を防ぎつつツェナーダイオードを混載させることができる。
【発明の効果】
【００１２】
以上に説明したように、本発明によると、半導体基板に形成されたツェナーダイオードにおいて、リーク電流が集中するｐｎ接合部を低濃度で形成することができるので、リーク電流を低減することができる。
【００１３】
また、本発明によると、ツェナーダイオードとＣＭＯＳ回路等とが同一基板上に混載された半導体集積回路装置において、ツェナーダイオードのリーク電流が集中するｐｎ接合部を低濃度で形成することができるため、ツェナーダイオードのリーク電流を低減することができる。また、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域のｐ+ 不純物層を低温度で形成することができるため、不純物の拡散を防止して素子の小型化を図ることができる。さらに、ＣＭＯＳのソース領域及びドレイン領域の不純物層形成と同じ工程でツェナーダイオードのカソード領域及びアノード領域の不純物層形成を行うことによって、工程数の増大を防ぎつつツェナーダイオードを混載させることができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００１５】
図１は第１の実施形態に係る半導体装置、具体的には半導体基板に形成されたツェナーダイオードを有する半導体装置の構造を示す断面図である。
【００１６】
図１に示すように、本実施形態のツェナーダイオードは、半導体基板１中においてｐｎ接合を生じるように形成されたｎ型半導体層２並びにｐ型半導体層３（下層）及び４（上層）と、ｎ型半導体層２とｐ型半導体層３及び４との接合部（ｐｎ接合部）を覆う絶縁膜５と、ｎ型半導体層２における絶縁膜５が形成されていない部分の上にｎ型半導体層２と電気的に接続するように形成されたカソード電極配線６ａと、ｐ型半導体層４における絶縁膜５が形成されていない部分の上にｐ型半導体層４と電気的に接続するように形成されたアノード電極配線６ｂとを備えている。すなわち、前記ｐｎ接合部はカソード電極配線６ａとアノード電極配線６ｂとの間に位置する。
【００１７】
具体的には、半導体基板１は、例えば１×１０16〜１×１０17ｃｍ-3程度の不純物濃度を有するｎ型のシリコン基板である。ｎ型半導体層２のｎ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が１×１０20〜５×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。ｐ型半導体層３のｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が７×１０18〜３×１０19ｃｍ-3程度であり且つ拡散深さが０．６〜０．９μｍ程度である濃度プロファイルによって主として規定される。ｐ型半導体層４のｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が３×１０19〜１×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。尚、ｎ型半導体層２のｎ型不純物濃度分布とｐ型半導体層３及び４のｐ型不純物濃度分布とは水平距離にして１〜２μｍ程度互いにオーバーラップしている。また、ｎ型半導体層２とｐ型半導体層３及び４とのｐｎ接合部（ｎ型不純物濃度とｐ型不純物濃度とが均衡する箇所）における不純物濃度は例えば１×１０18〜５×１０18ｃｍ-3程度である。絶縁膜５は、例えば厚さ１００ｎｍ〜２μｍ程度のシリコン酸化膜である。カソード電極配線６ａ及びアノード電極配線６ｂは、例えばＡｌを主成分とし且つＡｌと同程度の熱伝導率を持つＡｌ−Ｓｉ−Ｃｕ合金からなる。
【００１８】
本実施形態の特徴は、ｐ型半導体層３とｐ型半導体層４とからなるｐ型半導体領域が、第１の拡散深さ及び第１のピーク濃度を持つ第１のｐ型不純物濃度分布（ｐ型半導体層３の不純物濃度分布を規定する）と前記第１の拡散深さよりも浅い第２の拡散深さ及び前記第１のピーク濃度よりも高い第２のピーク濃度を持つ第２のｐ型不純物濃度分布（ｐ型半導体層４の不純物濃度分布を規定する）とを重ね合わせた不純物濃度分布を有することである。ここで、第１のｐ型不純物濃度分布における前記ｐｎ接合部での濃度は前記第２のｐ型不純物濃度分布における前記ｐｎ接合部での濃度よりも高い。
【００１９】
尚、本実施形態においては、前記第１のｐ型不純物濃度分布の濃度が前記第２のｐ型不純物濃度分布の濃度よりも高い領域がｐ型半導体層３であり、前記第２のｐ型不純物濃度分布の濃度が前記第１のｐ型不純物濃度分布の濃度よりも高い領域がｐ型半導体層４であるものとする。すなわち、前記ｐｎ接合部は、低濃度のｐ型半導体層３とｎ型半導体層２との接合部である。また、前記第２のｐ型不純物濃度分布は前記ｐｎ接合部まで達していなくてもよい。
【００２０】
図２は、ｎ型半導体層（カソード領域）２の濃度プロファイル、並びにｐ型半導体層（アノード領域）３及び４の濃度プロファイルのそれぞれの一例を示している。尚、図２において、３１はｎ型半導体層２の濃度プロファイルつまりｎ型不純物濃度分布であり、３２はｐ型半導体層３の濃度プロファイルを規定する前記第１のｐ型不純物濃度分布であり、３３はｐ型半導体層４の濃度プロファイルを規定する前記第２のｐ型不純物濃度分布であり、３４は前記ｐｎ接合部での不純物濃度である。
【００２１】
以上に説明した本実施形態のツェナーダイオードによると、ｐｎ接合部の濃度が、アノード領域における低濃度で拡散深さが浅いｐ型半導体層３により規定される。このため、素子サイズを微細化するために低温熱処理によって不純物層を形成した場合にも、リーク電流の集中するｐｎ接合部を従来の構造と比べて低濃度で（具体的には１×１０18〜５×１０18ｃｍ-3程度で）形成できるので、リーク電流を低減することができる。また、アノード領域において、ピーク濃度が３×１０19〜１×１０20ｃｍ-3程度のｐ型半導体層４を基板表面近傍に形成するため、アノード領域の抵抗を下げることができると共に当該アノード領域と電極とのコンタクト抵抗の上昇を阻止することができる。
【００２２】
以下、図３〜図１０を参照しながら、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２３】
図３〜図１０は、第１の実施形態に係る半導体装置（具体的にはツェナーダイオード）の製造方法の各工程を示す断面図である。
【００２４】
まず、図３に示すように、例えば１×１０16〜１×１０17ｃｍ-3程度の不純物濃度を有するｎ型のシリコン基板よりなる半導体基板１１上に、カソード領域が開口されたレジスト膜１２ａ及び１２ｂをパターニング形成した後、レジスト膜１２ａ及び１２ｂをマスクとしてカソード領域の半導体基板１１にｎ型不純物１３、例えばＡｓをイオン注入する。イオン注入条件は、ドーズ量が例えば５．０×１０15〜１．０×１０16ｃｍ-2程度であり、加速エネルギーが例えば６０ｋｅＶ程度である。
【００２５】
次に、図４に示すように、レジスト膜１２ａ及び１２ｂを除去した後、半導体基板１１上に、アノード領域が開口されたレジスト膜１４ａ及び１４ｂをパターニング形成し、その後、レジスト膜１４ａ及び１４ｂをマスクとして、アノード領域の半導体基板１１にｐ型不純物１５、例えばＢをイオン注入する。イオン注入条件は、ドーズ量が例えば１．０×１０14〜５．０×１０14ｃｍ-2程度であり、加速エネルギーが例えば５０ｋｅＶ程度である。
【００２６】
次に、レジスト膜１４ａ及び１４ｂを除去した後、例えばＮ2 雰囲気中において、半導体基板１１に対して例えば１０００℃程度の熱処理を２０〜３０分程度実施することにより、図５に示すように、注入されたｎ型不純物１３及びｐ型不純物１５を拡散させて、ｎ型不純物層１６及びｐ型不純物層１７を形成する。
【００２７】
次に、図６に示すように、半導体基板１１上に、アノード領域が開口されたレジスト膜１８ａ及び１８ｂをパターニング形成した後、レジスト膜１８ａ及び１８ｂをマスクとして、アノード領域の半導体基板１１にｐ型不純物１９、例えばＢＦ2 をイオン注入する。イオン注入条件は、ドーズ量が例えば７．０×１０14〜３．０×１０15ｃｍ-2程度であり、加速エネルギーが例えば５０ｋｅＶ程度である。すなわち、ｐ型不純物１９のイオン注入は前述のｐ型不純物１５のイオン注入よりも高濃度で行う。
【００２８】
次に、図７に示すように、レジスト膜１８ａ及び１８ｂを除去した後、半導体基板１１の上に、例えば膜厚１００ｎｍ〜２μｍ程度のＢＰＳＧ（boro-phospho silicate glass ）膜等からなる絶縁膜２２を堆積し、その後、半導体基板１１に対して、例えば９００℃程度の温度で熱処理を行う。これにより、注入されたｐ型不純物１９が拡散すると共に、ｎ型不純物層１６中のｎ型不純物及びｐ型不純物層１７中のｐ型不純物が再拡散し、その結果、カソード領域にｎ型不純物層２１が形成されると共にアノード領域にｐ型不純物層２０ａ（上層）及びｐ型不純物層２０ｂ（下層）が形成される。このとき、ｎ型不純物層２１の拡散深さはｎ型不純物層１６よりも深くなり、ｐ型不純物層２０ｂの拡散深さはｐ型不純物層１７よりも深くなる。また、ｎ型不純物層２１のｎ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が１×１０20〜５×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。ｐ型不純物層２０ｂのｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が７×１０18〜３×１０19ｃｍ-3程度であり且つ拡散深さが０．６〜０．９μｍ程度である濃度プロファイルによって主として規定される。ｐ型不純物層２０ａのｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が３×１０19〜１×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。尚、ｎ型不純物層２１のｎ型不純物濃度分布とｐ型不純物層２０ａ及び２０ｂのｐ型不純物濃度分布とは水平距離にして１〜２μｍ程度互いにオーバーラップしている。また、ｎ型不純物層２１とｐ型不純物層２０ａ及び２０ｂとのｐｎ接合部（ｎ型不純物濃度とｐ型不純物濃度とが均衡する箇所）における不純物濃度は例えば１×１０18〜５×１０18ｃｍ-3程度である。
【００２９】
次に、図８に示すように、絶縁膜２２上に、前記ｐｎ接合部を覆うレジスト膜（図示省略）をパターニング形成した後、当該レジスト膜をマスクとして絶縁膜２２をエッチングし、それによって、ツェナーダイオードのｐｎ接合部を覆う絶縁膜２３を形成する。
【００３０】
次に、図９に示すように、絶縁膜２３の上を含む半導体基板１１の上に、Ａｌを主成分とするＡｌ−Ｓｉ−Ｃｕ合金膜２４を堆積した後、当該合金膜２４上に、カソード電極形成領域及びアノード電極形成領域をそれぞれ覆うレジスト膜（図示省略）をパターニング形成する。その後、当該レジスト膜をマスクとしてＡｌ−Ｓｉ−Ｃｕ合金膜２４に対してエッチングを行い、それによって、図１０に示すように、ｎ型不純物層２１と電気的に接続するカソード電極２５ａ及びｐ型不純物層２０ａと電気的に接続するアノード電極２５ｂを形成する。
【００３１】
以上に説明した本実施形態のツェナーダイオードの製造方法によると、図１及び図２に示す本実施形態のツェナーダイオードと同様の構造を得ることができる。
【００３２】
また、本実施形態のツェナーダイオードの製造方法においては、拡散深さが深く且つ低濃度のｐ型不純物層２０ｂを形成することによって、リーク電流が集中するｐｎ接合部を低濃度で形成することができるため、リーク電流を低減することができる。また、アノード領域において、拡散深さが浅く且つ高濃度のｐ型不純物層２０ａを基板表面近傍に形成することによって、アノード領域の抵抗を下げることができると共に当該アノード領域と電極とのコンタクト抵抗を下げることができる。
【００３３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３４】
図１１は第２の実施形態に係る半導体装置、具体的には、同一の半導体基板上にＣＭＯＳトランジスタとツェナーダイオードとが混載されている半導体装置の構造を示す断面図である。
【００３５】
図１１に示すように、例えばｐ型のシリコン基板からなる半導体基板１０１上には素子分離絶縁膜１０７ａ〜１０７ｄが形成されており、それによって半導体基板１０１はｎチャンネル電界効果トランジスタ形成領域、ｐチャンネル電界効果トランジスタ形成領域及びツェナーダイオード形成領域に区画されている。各素子分離絶縁膜１０７ａ〜１０７ｄは層間絶縁膜１０８ａ、１０８ｄ、１０８ｇ及び１０８ｉによって覆われている。
【００３６】
半導体基板１０１におけるｎチャンネル電界効果トランジスタ形成領域の表面部にｎ+ ソース領域１０３ａ及びｎ+ ドレイン領域１０３ｂが形成されている。半導体基板１０１におけるｎ+ ソース領域１０３ａとｎ+ ドレイン領域１０３ｂとの間の領域上にはゲート誘電体膜１１０ａを介してゲート電極１１１ａが設けられている。ゲート電極１１１ａの両側面は層間絶縁膜１０８ｂ及び１０８ｃによって覆われている。ｎ+ ソース領域１０３ａの上には当該領域と電気的に接続するソース電極配線１０５ａが形成されており、ゲート電極１１１ａの上には当該電極と電気的に接続するゲート電極配線１０５ｂが形成されており、ｎ+ ドレイン領域１０３ｂの上には当該領域と電気的に接続するドレイン電極配線１０５ｃが形成されている。
【００３７】
半導体基板１０１には、ｐチャンネル電界効果トランジスタ形成領域及びツェナーダイオード形成領域を有し且つ例えば２×１０16ｃｍ-3程度の不純物濃度を有するｎ型半導体領域１０２が形成されている。
【００３８】
ｎ型半導体領域１０２中のｐチャンネル電界効果トランジスタ形成領域の表面部にｐ+ ソース領域１０４ａ（下層）及びｐ+ ソース領域１０６ａ（上層）並びにｐ+ ドレイン領域１０４ｂ（下層）及びｐ+ ドレイン領域１０６ｂ（上層）が形成されている。ｎ型半導体領域１０２におけるｐ+ ソース領域１０４ａ及び１０６ａとｐ+ ドレイン領域１０４ｂ及び１０６ｂとの間の領域上にはゲート誘電体膜１１０ｂを介してゲート電極１１１ｂが設けられている。ゲート電極１１１ｂの両側面は層間絶縁膜１０８ｅ及び１０８ｆによって覆われている。ｐ+ ソース領域１０６ａの上には当該領域と電気的に接続するソース電極配線１０５ｄが形成されており、ゲート電極１１１ｂの上には当該電極と電気的に接続するゲート電極配線１０５ｅが形成されており、ｐ+ ドレイン領域１０６ｂの上には当該領域と電気的に接続するドレイン電極配線１０５ｆが形成されている。
【００３９】
ｎ型半導体領域１０２中のツェナーダイオード形成領域のうちカソード領域には、ｎ型半導体領域１０２よりも不純物濃度が高いｎ型不純物層１０３ｃが形成されていると共に、当該ツェナーダイオード形成領域のうちアノード領域にはｎ型不純物層１０３ｃとｐｎ接合を生じるようにｐ型不純物層１０４ｃ（下層）及びｐ型不純物層１０６ｃ（上層）が形成されている。本実施形態では、ｎ型不純物層１０３ｃは、ｎチャンネル電界効果トランジスタのｎ+ ソース領域１０３ａ及びｎ+ ドレイン領域１０３ｂと同じ工程で形成される。また、ｐ型不純物層１０４ｃは、ｐチャンネル電界効果トランジスタのｐ+ ソース領域１０４ａ及びｐ+ ドレイン領域１０４ｂと同じ工程で形成される。また、ｐ型不純物層１０６ｃは、ｐチャンネル電界効果トランジスタのｐ+ ソース領域１０６ａ及びｐ+ ドレイン領域１０６ｂと同じ工程で形成される。ｎ型不純物層１０３ｃとｐ型不純物層１０４ｃ及び１０６ｃとの接合部（ｐｎ接合部）を覆うように層間絶縁膜１０８ｈが形成されている。ｎ型不純物層１０３ｃにおける層間絶縁膜１０８ｈが形成されていない部分の上にｎ型不純物層１０３ｃと電気的に接続するようにカソード電極配線１０５ｇが形成されている。ｐ型不純物層１０６ｃにおける層間絶縁膜１０８ｈが形成されていない部分の上にｐ型不純物層１０６ｃと電気的に接続するようにアノード電極配線１０５ｈが形成されている。すなわち、前記ｐｎ接合部はカソード電極配線１０５ｇとアノード電極配線１０５ｈとの間に位置する。
【００４０】
尚、本実施形態において、ｎチャンネル電界効果トランジスタのｎ+ ソース領域１０３ａ及びｎ+ ドレイン領域１０３ｂ並びにツェナーダイオードのｎ型不純物層１０３ｃのそれぞれのｎ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が１×１０20〜５×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。ｐチャンネル電界効果トランジスタのｐ+ ソース領域１０４ａ及びｐ+ ドレイン領域１０４ｂ並びにツェナーダイオードのｐ型不純物層１０４ｃのそれぞれのｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が７×１０18〜３×１０19ｃｍ-3程度であり且つ拡散深さが０．６〜０．９μｍ程度である濃度プロファイルによって主として規定される。ｐチャンネル電界効果トランジスタのｐ+ ソース領域１０６ａ及びｐ+ ドレイン領域１０６ｂ並びにツェナーダイオードのｐ型不純物層１０６ｃのそれぞれのｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が３×１０19〜１×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。尚、ツェナーダイオードにおいて、ｎ型不純物層１０３ｃのｎ型不純物濃度分布とｐ型不純物層１０４ｃ及び１０６ｃのｐ型不純物濃度分布とは水平距離にして１〜２μｍ程度互いにオーバーラップしている。また、ｎ型不純物層１０３ｃとｐ型不純物層１０４ｃ及び１０６ｃとのｐｎ接合部（ｎ型不純物濃度とｐ型不純物濃度とが均衡する箇所）における不純物濃度は例えば１×１０18〜５×１０18ｃｍ-3程度である。
【００４１】
また、本実施形態において、層間絶縁膜１０８ａ〜１０８ｉは、例えば厚さ１００ｎｍ〜２μｍ程度のＢＰＳＧ膜である。カソード電極配線１０５ｇ及びアノード電極配線１０５ｈは、例えばＡｌを主成分とするＡｌ−Ｓｉ−Ｃｕ合金からなる。また、ソース電極配線１０５ａ、ゲート電極配線１０５ｂ、ドレイン電極配線１０５ｃ、ソース電極配線１０５ｄ、ゲート電極配線１０５ｅ及びドレイン電極配線１０５ｆも、カソード電極配線１０５ｇ及びアノード電極配線１０５ｈと同様にＡｌ−Ｓｉ−Ｃｕ合金から形成されている。
【００４２】
本実施形態の第１の特徴は、ツェナーダイオードにおいて、ｐ型不純物層１０４ｃとｐ型不純物層１０６ｃとからなるｐ型半導体領域（アノード領域）が、第１の拡散深さ及び第１のピーク濃度を持つ第１のｐ型不純物濃度分布（ｐ型不純物層１０４ｃの不純物濃度分布を規定する）と前記第１の拡散深さよりも浅い第２の拡散深さ及び前記第１のピーク濃度よりも高い第２のピーク濃度を持つ第２のｐ型不純物濃度分布（ｐ型不純物層１０６ｃの不純物濃度分布を規定する）とを重ね合わせた不純物濃度分布を有することである。ここで、第１のｐ型不純物濃度分布における前記ｐｎ接合部での濃度は前記第２のｐ型不純物濃度分布における前記ｐｎ接合部での濃度よりも高い。
【００４３】
尚、本実施形態において、前記第１のｐ型不純物濃度分布の濃度が前記第２のｐ型不純物濃度分布の濃度よりも高い領域がｐ型不純物層１０４ｃであり、前記第２のｐ型不純物濃度分布の濃度が前記第１のｐ型不純物濃度分布の濃度よりも高い領域がｐ型不純物層１０６ｃである。この場合、前記ｐｎ接合部は、低濃度のｐ型半導体層１０４ｃとｎ型不純物層１０３ｃとの接合部である。また、前記第２のｐ型不純物濃度分布は前記ｐｎ接合部まで達していなくてもよい。
【００４４】
また、本実施形態の第２の特徴は、ツェナーダイオードのｎ型不純物層１０３ｃがｎチャンネル電界効果トランジスタのｎ+ ソース領域１０３ａ及びｎ+ ドレイン領域１０３ｂと同じ工程で形成されており、ツェナーダイオードのｐ型不純物層１０４ｃがｐチャンネル電界効果トランジスタのｐ+ ソース領域１０４ａ及びｐ+ ドレイン領域１０４ｂと同じ工程で形成されており、ツェナーダイオードのｐ型不純物層１０６ｃがｐチャンネル電界効果トランジスタのｐ+ ソース領域１０６ａ及びｐ+ ドレイン領域１０６ｂと同じ工程で形成されていることである。
【００４５】
図１２は、ツェナーダイオードのｎ型不純物層（カソード領域）１０３ｃの濃度プロファイル、並びにツェナーダイオードのｐ型不純物層（アノード領域）１０４ｃ及び１０６ｃの濃度プロファイルのそれぞれの一例を示している。尚、図１２において、１２１はｎ型不純物層１０３ｃの濃度プロファイルつまりｎ型不純物濃度分布であり、１２２はｐ型不純物層１０４ｃの濃度プロファイルを規定する前記第１のｐ型不純物濃度分布であり、１２３はｐ型不純物層１０６ｃの濃度プロファイルを規定する前記第２のｐ型不純物濃度分布であり、１２４は前記ｐｎ接合部での不純物濃度である。
【００４６】
以上に説明した本実施形態の半導体集積回路装置によると、ツェナーダイオードのｐｎ接合部の濃度が、アノード領域における低濃度で拡散深さが浅いｐ型不純物層１０４ｃにより規定される。このため、素子サイズを微細化するために低温熱処理によって不純物層を形成した場合にも、ツェナーダイオードにおいてリーク電流が集中する箇所であるｐｎ接合部を従来の構造と比べて低濃度で（具体的には１×１０18〜５×１０18ｃｍ-3程度で）形成できるので、ツェナーダイオードのリーク電流を低減することができる。これにより、低温熱処理に起因するｐｎ接合部の高濃度化を回避できるため、ｐチャンネル電界効果トランジスタのｐ+ ソース領域及びｐ+ ドレイン領域も低温熱処理によって形成することができるようになるので、不純物の拡散を防止して素子サイズのより一層の微細化を図ることができる。さらに、ＣＭＯＳトランジスタのソース領域及びドレイン領域の不純物層形成と同じ工程でツェナーダイオードのカソード領域及びアノード領域の不純物層形成を行うため、工程数の増加を防ぎつつツェナーダイオードを混載させることができる。
【００４７】
以下、図１３〜図２４を参照しながら、第２の実施形態に係る半導体装置の製造方法について説明する。
【００４８】
まず、図１３に示すように、ｐ型のシリコン基板よりなる半導体基板１５０上にＳｉＯ2 膜１５１を形成する。次に、ＳｉＯ2 膜１５１上に、所定領域が開口されたレジスト膜（図示省略）をパターニング形成した後、当該レジスト膜をマスクとしてＳｉＯ2 膜１５１をエッチングし、その後、当該レジスト膜を除去する。
【００４９】
次に、図１４に示すように、前記所定領域の厚さが小さいＳｉＯ2 膜１５１つまりＳｉＯ2 膜パターン１５２をマスクとして用いて、前記所定領域の半導体基板１５０にｎ型不純物１５３、例えばＰをイオン注入する。イオン注入条件は、ドーズ量が例えば９．０×１０12〜１．０×１０13ｃｍ-2程度であり、加速エネルギーが例えば１５０ｋｅＶ程度である。
【００５０】
次に、図１５に示すように、例えばＮ2 雰囲気中において、半導体基板１５０に対して例えば１２００℃程度の熱処理を１０〜１１時間程度実施することにより、ｎ型不純物１５３を拡散させる。これによって、拡散深さが７〜９μｍ程度であり且つ基板表面から深さ方向に例えば１．０×１０16〜３．０×１０16ｃｍ-3程度の一定の不純物濃度分布を有するｎ型不純物層１５４が形成される。
【００５１】
次に、基板表面のＳｉＯ2 膜パターン１５２を除去した後、半導体基板１５０の上にＳｉ3 Ｎ4 膜（図示省略）を堆積し、その後、当該Ｓｉ3 Ｎ4 膜の上に所定領域を覆うレジスト膜（図示省略）をパターニング形成する。続いて、当該レジスト膜をマスクとして前記Ｓｉ3 Ｎ4 膜をエッチングした後、当該パターニングされたＳｉ3 Ｎ4 膜をマスクとして用い、図１６に示すように、例えばＳｉＯ2 膜からなる素子分離絶縁膜１５５ａ〜１５５ｄを形成し、その後、前記Ｓｉ3 Ｎ4 膜を除去する。これにより、半導体基板１５０は、ｎチャンネル電界効果トランジスタ形成領域、ｐチャンネル電界効果トランジスタ形成領域及びツェナーダイオード形成領域に区画される。ここで、ｐチャンネル電界効果トランジスタ形成領域及びツェナーダイオード形成領域はｎ型不純物層１５４中に位置する。
【００５２】
次に、半導体基板１５０の上に、ゲート誘電体膜となる絶縁膜及びゲート電極となる導電膜（例えばポリシリコン膜）を堆積した後、当該ポリシリコン膜上に、ゲート電極形成領域を覆うレジスト膜（図示省略）をパターニング形成し、その後、当該レジスト膜をマスクとして前記絶縁膜及び前記ポリシリコン膜をエッチングする。これにより、図１７に示すように、半導体基板１５０におけるｎチャンネル電界効果トランジスタ形成領域の上に、ゲート誘電体膜１５６ａを介してゲート電極１５７ａが形成されると共に、ｎ型不純物層１５４中のｐチャンネル電界効果トランジスタ形成領域の上に、ゲート誘電体膜１５６ｂを介してゲート電極１５７ｂが形成される。
【００５３】
次に、図１８に示すように、半導体基板１５０の上に、ｎチャンネル電界効果トランジスタ形成領域及びツェナーダイオード形成領域のうちのカソード領域がそれぞれ開口されたレジスト膜１５８ａ〜１５８ｃを形成した後、当該レジスト膜１５８ａ〜１５８ｃをマスクとして、ｎチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのカソード領域にそれぞれｎ型不純物１５９ａ〜１５９ｃ、例えばＡｓをイオン注入する。イオン注入条件は、ドーズ量が例えば５．０×１０15〜１．０×１０16ｃｍ-2程度であり、加速エネルギーが例えば６０ｋｅＶ程度である。
【００５４】
次に、レジスト膜１５８ａ〜１５８ｃを除去した後、図１９に示すように、半導体基板１５０の上に、ｐチャンネル電界効果トランジスタ形成領域及びツェナーダイオード形成領域のうちのアノード領域がそれぞれ開口されたレジスト膜１６０ａ〜１６０ｃを形成する。その後、当該レジスト膜１６０ａ〜１６０ｃをマスクとして、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのアノード領域にそれぞれｐ型不純物１６１ａ〜１６１ｃ、例えばＢをイオン注入する。イオン注入条件は、ドーズ量が例えば１．０×１０14〜５．０×１０14ｃｍ-2程度であり、加速エネルギーが例えば５０ｋｅＶ程度である。
【００５５】
次に、レジスト膜１６０ａ〜１６０ｃを除去した後、例えばＮ2 雰囲気中において、半導体基板１５０に対して例えば１０００℃程度の熱処理を２０〜３０分程度実施することにより、注入されたｎ型不純物１５９ａ〜１５９ｃ及びｐ型不純物１６１ａ〜１６１ｃを拡散させる。これにより、図２０に示すように、ｎチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのカソード領域にそれぞれｎ型不純物層１６５ａ〜１６５ｃが形成されると共に、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのアノード領域にそれぞれｐ型不純物層１６６ａ〜１６６ｃが形成される。
【００５６】
次に、図２１に示すように、半導体基板１５０の上に、ｐチャンネル電界効果トランジスタ形成領域及びツェナーダイオード形成領域のうちのアノード領域がそれぞれ開口されたレジスト膜１６２ａ〜１６２ｃを形成する。その後、当該レジスト膜１６２ａ〜１６２ｃをマスクとして、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのアノード領域にそれぞれｐ型不純物１６３ａ〜１６３ｃ、例えばＢＦ2 をイオン注入する。イオン注入条件は、ドーズ量が例えば７．０×１０14〜３．０×１０15ｃｍ-2程度であり、加速エネルギーが例えば５０ｋｅＶ程度である。すなわち、ｐ型不純物１６３ａ〜１６３ｃのイオン注入は前述のｐ型不純物１６１ａ〜１６１ｃのイオン注入よりも高濃度で行う。
【００５７】
次に、図２２に示すように、レジスト膜１６２ａ〜１６２ｃを除去した後、半導体基板１５０の上に、例えばＳｉＯ2 膜とＢＰＳＧ膜との積層膜を層間絶縁膜１６４として堆積した後、半導体基板１５０に対して例えば９００℃程度の温度で熱処理を行う。これにより、層間絶縁膜１６４の表面が平坦化される。また、注入されたｐ型不純物１６３ａ〜１６３ｃが拡散すると共にｎ型不純物層１６５ａ〜１６５ｃ中のｎ型不純物及びｐ型不純物層１６６ａ〜１６６ｃ中のｐ型不純物が再拡散する。その結果、ｎチャンネル電界効果トランジスタのソース領域及びドレイン領域のｎ型不純物層１６５ａ及び１６５ｂの拡散深さ、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域のｐ型不純物層１６６ａ及び１６６ｂの拡散深さ、ツェナーダイオードのカソード領域のｎ型不純物層１６５ｃの拡散深さ並びにツェナーダイオードのアノード領域のｐ型不純物層１６６ｃの拡散深さはより深くなる。また、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域には、ｐ型不純物層１６６ａ及び１６６ｂと比べて拡散深さが浅く且つ高濃度のｐ型不純物層１６７ａ及び１６７ｂが形成されると共に、ツェナーダイオードのアノード領域には、ｐ型不純物層１６６ｃと比べて拡散深さが浅く且つ高濃度のｐ型不純物層１６７ｃが形成される。このとき、ｎチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのカソード領域のｎ型不純物層１６５ａ〜１６５ｃのｎ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が１×１０20〜５×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。また、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのアノード領域のｐ型不純物層１６６ａ〜１６６ｃのｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が７×１０18〜３×１０19ｃｍ-3程度であり且つ拡散深さが０．６〜０．９μｍ程度である濃度プロファイルによって主として規定される。また、ｐチャンネル電界効果トランジスタのソース領域及びドレイン領域並びにツェナーダイオードのアノード領域のｐ型不純物層１６７ａ〜１６７ｃのｐ型不純物濃度分布は、例えば基板表面に位置するピーク濃度が３×１０19〜１×１０20ｃｍ-3程度であり且つ拡散深さが０．３〜０．５μｍ程度である濃度プロファイルによって主として規定される。尚、ツェナーダイオードにおいて、カソード領域のｎ型不純物層１６５ｃのｎ型不純物濃度分布とアノード領域のｐ型不純物層１６６ｃ及び１６７ｃのｐ型不純物濃度分布とは水平距離にして１〜２μｍ程度互いにオーバーラップしている。また、ｎ型不純物層１６５ｃとｐ型不純物層１６６ｃ及び１６７ｃとのｐｎ接合部（ｎ型不純物濃度とｐ型不純物濃度とが均衡する箇所）における不純物濃度は例えば１×１０18〜５×１０18ｃｍ-3程度である。
【００５８】
次に、層間絶縁膜１６４の上に、所定領域（具体的には、ｎチャンネル電界効果トランジスタにおけるソース領域、ゲート電極及びドレイン領域のそれぞれとのコンタクト領域、ｐチャンネル電界効果トランジスタにおけるソース領域、ゲート電極及びドレイン領域のそれぞれとのコンタクト領域、並びにツェナーダイオードにおけるカソード領域及びアノード領域のそれぞれとのコンタクト領域）が開口されたレジスト膜（図示省略）をパターニング形成する。その後、当該レジスト膜をマスクとして層間絶縁膜１６４をエッチングすることによって、図２３に示すように、素子分離絶縁膜１５５ａ〜１５５ｄを覆う層間絶縁膜１６８ａ、１６８ｄ、１６８ｇ及び１６８ｉ、ゲート電極１５７ａの両側面を覆う層間絶縁膜１６８ｂ及び１６８ｃ、ゲート電極１５７ｂの両側面を覆う層間絶縁膜１６８ｅ及び１６８ｆ、前記ｐｎ接合部を覆う層間絶縁膜１６８ｈを形成する。
【００５９】
次に、層間絶縁膜１６８ａ〜１６８ｉの上を含む半導体基板１５０の上に、Ａｌを主成分とするＡｌ−Ｓｉ−Ｃｕ合金膜を堆積した後、当該合金膜上に、所定領域（具体的には、ｎチャンネル電界効果トランジスタにおけるソース領域、ゲート電極及びドレイン領域のそれぞれとのコンタクト領域、ｐチャンネル電界効果トランジスタにおけるソース領域、ゲート電極及びドレイン領域のそれぞれとのコンタクト領域、並びにツェナーダイオードにおけるカソード領域及びアノード領域のそれぞれとのコンタクト領域）を覆うレジスト膜（図示省略）をパターニング形成する。続いて、当該レジスト膜をマスクとして前記合金膜に対してエッチングを行う。これによって、図２４に示すように、ｎチャンネル電界効果トランジスタにおいて、ソース領域のｎ型不純物層１６５ａの上に当該ｎ型不純物層１６５ａと電気的に接続するソース電極配線１６９ａが形成され、ゲート電極１５７ａの上に当該ゲート電極１５７ａと電気的に接続するゲート電極配線１６９ｂが形成され、ドレイン領域のｎ型不純物層１６５ｂの上に当該ｎ型不純物層１６５ｂと電気的に接続するドレイン電極配線１６９ｃが形成される。また、ｐチャンネル電界効果トランジスタにおいて、ソース領域のｐ型不純物層１６７ａの上に当該ｐ型不純物層１６７ａと電気的に接続するソース電極配線１６９ｄが形成され、ゲート電極１５７ｂの上に当該ゲート電極１５７ｂと電気的に接続するゲート電極配線１６９ｅが形成され、ドレイン領域のｐ型不純物層１６７ｂの上に当該ｐ型不純物層１６７ｂと電気的に接続するドレイン電極配線１６９ｆが形成される。また、ツェナーダイオードにおいては、カソード領域のｎ型不純物層１６５ｃの上に当該ｎ型不純物層１６５ｃと電気的に接続するカソード電極１６９ｇが形成され、アノード領域のｐ型不純物層１６７ｃの上に当該ｐ型不純物層１６７ｃと電気的に接続するアノード電極１６９ｈが形成される。
【００６０】
以上に説明した本実施形態の半導体装置の製造方法によると、図１１及び図１２に示す本実施形態の半導体装置、つまりツェナーダイオード及びＣＭＯＳ回路等が同一基板上に混載された半導体集積回路装置と同様の構造を得ることができる。
【００６１】
また、本実施形態の半導体装置の製造方法においては、ツェナーダイオードのアノード領域に、拡散深さが深く且つ低濃度のｐ型不純物層１０４ｃを形成することによって、リーク電流が集中するｐｎ接合部を低濃度で形成することができるため、ツェナーダイオードのリーク電流を低減することができる。これにより、低温熱処理に起因するｐｎ接合部の高濃度化を回避できるため、ｐチャンネル電界効果トランジスタのｐ+ ソース領域及びｐ+ ドレイン領域も低温熱処理によって形成することができるようになるので、不純物の拡散を防止して素子サイズのより一層の微細化を図ることができる。また、ツェナーダイオードのアノード領域において、拡散深さが浅く且つ高濃度のｐ型不純物層１０６ｃを基板表面近傍に形成することによって、アノード領域の抵抗を下げることができると共に当該アノード領域と電極とのコンタクト抵抗を下げることができる。さらに、ＣＭＯＳトランジスタのソース領域及びドレイン領域の不純物層形成と同じ工程でツェナーダイオードのカソード領域及びアノード領域の不純物層形成を行うため、工程数の増加を防ぎつつツェナーダイオードを混載させることができる。
【産業上の利用可能性】
【００６２】
本発明に係る半導体装置及びその製造方法は、低リークのツェナーダイオードの実現に有用であり、特にツェナーダイオード及びＣＭＯＳ回路等が同一基板上に混載された半導体集積回路装置に本発明を適用した場合には、低リークのツェナーダイオードを実現できるという効果に加えて、不純物の拡散を防止して素子サイズを微細化できるという効果、及び工程数の増加を防ぎつつツェナーダイオードを混載できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００６３】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置におけるツェナーダイオードのｎ型半導体層及びｐ型半導体層のそれぞれの濃度プロファイルを示す図である。
【図３】図３は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】図４は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】図５は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】図８は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】図９は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１０は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１１は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図１２】図１２は本発明の第２の実施形態に係る半導体装置におけるツェナーダイオードのｎ型半導体層及びｐ型半導体層のそれぞれの濃度プロファイルを示す図である。
【図１３】図１３は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１４は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１５は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】図１６は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１７は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１８】図１８は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１９】図１９は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】図２０は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】図２１は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図２２】図２２は本発明の第２の実施形態に係る半導体装置におけるツェナーダイオードのｎ型半導体層及びｐ型半導体層のそれぞれの濃度プロファイルを示す図である。
【図２３】図２３は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】図２４は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】図２５は従来のツェナーダイオードを断面構成を示す図である。
【符号の説明】
【００６４】
１    半導体基板
２    ｎ型半導体層
３    ｐ型半導体層
４    ｐ型半導体層
５    絶縁膜
６ａ  カソード電極配線
６ｂ  アノード電極配線
１１    半導体基板
１２ａ  レジスト膜
１２ｂ  レジスト膜
１３    ｎ型不純物
１４ａ  レジスト膜
１４ｂ  レジスト膜
１５    ｐ型不純物
１６    ｎ型不純物層
１７    ｐ型不純物層
１８ａ  レジスト膜
１８ｂ  レジスト膜
１９    ｐ型不純物
２０ａ  ｐ型不純物層
２０ｂ  ｐ型不純物層
２１    ｎ型不純物層
２２    絶縁膜
２３    絶縁膜
２４    Ａｌ−Ｓｉ−Ｃｕ合金膜
２５ａ  カソード電極
２５ｂ  アノード電極
３１    ツェナーダイオードのｎ型不純物濃度分布
３２    ツェナーダイオードの第１のｐ型不純物濃度分布
３３    ツェナーダイオードの第２のｐ型不純物濃度分布
３４    ツェナーダイオードのｐｎ接合部での不純物濃度
１０１    半導体基板
１０２    ｎ型半導体領域
１０３ａ  ｎ+ ソース領域
１０３ｂ  ｎ+ ドレイン領域
１０３ｃ  ｎ型不純物層
１０４ａ  ｐ+ ソース領域
１０４ｂ  ｐ+ ドレイン領域
１０４ｃ  ｐ型不純物層
１０５ａ、１０５ｄ  ソース電極配線
１０５ｂ、１０５ｅ  ゲート電極配線
１０５ｃ、１０５ｆ  ドレイン電極配線
１０５ｇ  カソード電極配線
１０５ｈ  アノード電極配線
１０６ａ  ｐ+ ソース領域
１０６ｂ  ｐ+ ドレイン領域
１０６ｃ  ｐ型不純物層
１０７ａ〜１０７ｄ  素子分離絶縁膜
１０８ａ〜１０８ｉ  層間絶縁膜
１１０ａ、１１０ｂ  ゲート誘電体膜
１１１ａ、１１１ｂ  ゲート電極
１２１    ツェナーダイオードのｎ型不純物濃度分布
１２２    ツェナーダイオードの第１のｐ型不純物濃度分布
１２３    ツェナーダイオードの第２のｐ型不純物濃度分布
１２４    ツェナーダイオードのｐｎ接合部での不純物濃度
１５０    半導体基板
１５１    ＳｉＯ2 膜
１５２    ＳｉＯ2 膜パターン
１５３    ｎ型不純物
１５４    ｎ型不純物層
１５５ａ〜１５５ｄ  素子分離絶縁膜
１５６ａ、１５６ｂ  ゲート誘電体膜
１５７ａ、１５７ｂ  ゲート電極
１５８ａ〜１５８ｃ  レジスト膜
１５９ａ〜１５９ｃ  ｎ型不純物
１６０ａ〜１６０ｃ  レジスト膜
１６１ａ〜１６１ｃ  ｐ型不純物
１６２ａ〜１６２ｃ  レジスト膜
１６３ａ〜１６３ｃ  ｐ型不純物
１６４    層間絶縁膜
１６５ａ〜１６５ｃ  ｎ型不純物層
１６６ａ〜１６６ｃ  ｐ型不純物層
１６７ａ〜１６７ｃ  ｐ型不純物層
１６８ａ〜１６８ｉ  層間絶縁膜
１６９ａ、１６９ｄ  ソース電極配線
１６９ｂ、１６９ｅ  ゲート電極配線
１６９ｃ、１６９ｆ  ドレイン電極配線
１６９ｇ  カソード電極
１６９ｈ  アノード電極
【図１】
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【図２】
2006352039.tif 000004
【図３】
2006352039.tif 000005
【図４】
2006352039.tif 000006
【図５】
2006352039.tif 000007
【図６】
2006352039.tif 000008
【図７】
2006352039.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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