(57)【要約】      （修正有）【課題】  ＤＣ−ＤＣコンバータにおいてローサイド側のセルフターンオンを防止し、ダイオードの逆回復電流を減らし、スイッチング損失を低減する。【解決手段】  第１導電型の半導体基板１２、その表面に形成された第１導電型半導体層１３、その表面に形成された第２導電型ベース層１４、半導体層１３とベース層１４を貫いて基板１２に達する複数分離して形成されたトレンチ１５の壁面に形成されたゲート絶縁膜１６、トレンチ１５底部に形成された第２の絶縁膜２６、トレンチ１５内部に設けらたゲート電極１７、ベース層１４の表面に形成された第１導電型ソース領域１８、ベース層１４の表面に選択的に形成された第２導電型ベースコンタクト領域１９を備え、絶縁膜２６のゲート電極１７と半導体基板１２間の厚さは、ゲート絶縁膜１６のゲート電極１７とベース層１４間の厚さより厚く、トレンチ１５の幅は隣接するトレンチ１５との間隔よりも大きくなっている。【選択図】  図１
2006237066.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、前記半導体基板の表面に形成された第１導電型半導体層と、前記第１導電型半導体層の表面に形成された第２導電型ベース層と、前記第１導電型半導体層および前記第２導電型ベース層を貫いて前記半導体基板に達するように複数分離して形成されたトレンチの内壁面に沿って形成されたゲート絶縁膜と、前記トレンチ底部に形成された絶縁膜と、前記トレンチの内部に設けられて前記ゲート絶縁膜および前記絶縁膜により前記半導体基板、前記第１導電型半導体層および前記第２導電型ベース層から絶縁されたゲート電極と、前記第２導電型ベース層の表面でかつ前記ゲート絶縁膜に隣接して形成された第１導電型ソース領域と、前記第２導電型ベース層の表面に選択的に形成された第２導電型ベースコンタクト領域と、を備え、前記絶縁膜における前記ゲート電極と前記半導体基板との間の厚さは、前記ゲート絶縁膜における前記ゲート電極と前記第２導電型ベース層との間の厚さよりも厚く形成されると共に、前記トレンチの幅は隣接するトレンチとの間隔よりも大きいことを特徴とする半導体装置。
【請求項２】
前記トレンチと前記隣接するトレンチとの前記間隔は、１μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型ベースコンタクト領域と第１導電型ソース領域は電流が流れる方向に対して直交方向に形成されていることを特徴とする請求項１または請求項２の何れかに記載の半導体装置。
【請求項４】
前記ゲート電極は電流が流れる方向に対して直交方向に波型になっていることを特徴とする請求項１ないし請求項３の何れかに記載の半導体装置。
【請求項５】
終端部分は前記トレンチが素子外周まで形成されていることを特徴とする請求項１ないし請求項４の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速スイッチング用デバイス、並びにパワー用デバイスとして使用される半導体装置に関し、特に、縦型電界効果トランジスタの構造に関する。
【背景技術】
【０００２】
従来、コンピュータ等のＣＰＵ（Central Processing Unit）に使用される電源が低電圧化するのに伴い、同期整流方式による電源が多用されている。同期整流方式による電源において、動作周波数が高くなるにつれ、ハイサイドとローサイドを結ぶ中間電位の時間に対する電圧変化率ｄｖ／ｄｔは大きくなっている。それに伴いローサイド側のスイッチング素子がオフ状態に設定しているにも拘わらず、ドレイン電圧のｄｖ／ｄｔによりオフ状態が維持できずオン状態になるセルフターンオン現象が発生することが知られている。このセルフターンオン現象を発生させないためにはゲート抵抗が小さく、またゲート・ドレイン間容量とゲート・ソース間容量の比が重要となっている。また、ハイサイド素子とローサイド素子が同時にオンするのを防ぐために一定のデッドタイム（dead time―不感時間―）を設けているが、ローサイド素子のボディダイオードに電流が流れることによりそのボディダイオードの逆回復時に逆回復電流がハイサイド素子に流れてスイッチング損失になる。したがって、逆回復電流を減らすことも重要である。
【０００３】
従来のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の断面構造は、図１１に示されている。記載を簡略化するため、ｎチャネル型について説明するが、ｐとｎを逆にすれば、ｐチャネル型でも同様である。図１１において、ＭＯＳＦＥＴ１は、Ｎ＋型半導体基板２上にエピタキシャル成長によりＮ−型半導体層３を形成する。このＮ−型半導体層３上にＰ型ベース領域４が形成され、このＰ型ベース領域４を突き抜けるように溝状のトレンチ５を形成する。このトレンチ５の表面にゲート絶縁膜６が設けられ、このゲート絶縁膜６を介して多結晶シリコン７が埋め込まれている。トレンチ５に隣接してＮ＋型ソース領域８，８と、Ｐ型ベース領域にコンタクトするＰ＋型コンタクト領域９，９が設けられている。ソース電極１０は、ソース領域８およびボディ領域のコンタクト領域９の両方にそれぞれ接触するトップメタルを介して形成される。また、ドレイン電極１１はＮ＋型半導体層２の裏側（図中下部）に形成される。
【０００４】
ダイオードの逆回復電流を減らすためにはＮ−型半導体層の体積を減らすことが有効であることが知られている。従来の素子は素子全体にＮ−型半導体層が設けられており、順方向時にダイオードの蓄積電荷が溜まりやすく、逆回復電流が大きい。また、ゲート・ドレイン間容量Ｃｇｄを減らすためにトレンチ幅は狭くしており、それに応じてゲート電極の断面積は狭くなりゲート抵抗が大きくなるという問題があった。
【特許文献１】特開平５−３３５５８２号公報
【特許文献２】特開２００１−１１９０２３号公報
【特許文献３】特開平７−３２６７５５号公報
【特許文献４】米国特許第５，９１５，１８０号公報（文献３に対応）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上、説明したように、従来のＭＯＳＦＥＴにはＣｇｄ／Ｃｇｓとゲート抵抗がトレードオフの関係にあり、またダイオードの逆回復電流が大きく損失が大きいという問題があった。本発明は、上述した状態を考慮してなされたもので、ゲート・ソース間容量に対するゲート・ドレイン間容量の比Ｃｇｄ／Ｃｇｓとゲート抵抗のトレードオフの関係を改善し、ダイオードの逆回復電流を小さくするように構成されたＭＯＳＦＥＴを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る半導体装置は、第１導電型半導体基板と、前記半導体基板の表面に形成された第１導電型半導体層と、前記第１導電型半導体層の表面に形成された第２導電型ベース層と、前記第１導電型半導体層および前記第２導電型ベース層を貫いて前記半導体基板に達するように複数分離して形成されたトレンチの内壁面に沿って形成されたゲート絶縁膜と、前記トレンチ底部に形成された絶縁膜と、前記トレンチの内部に設けられて前記ゲート絶縁膜および前記絶縁膜により前記半導体基板、前記第１導電型半導体層および前記第２導電型ベース層から絶縁されたゲート電極と、前記第２導電型ベース層の表面でかつ前記ゲート絶縁膜に隣接して形成された第１導電型ソース領域と、前記第２導電型ベース層の表面に選択的に形成された第２導電型ベースコンタクト領域と、を備え、前記絶縁膜における前記ゲート電極と前記半導体基板との間の厚さは、前記ゲート絶縁膜における前記ゲート電極と前記第２導電型ベース層との間の厚さよりも厚く形成されると共に、前記トレンチの幅は隣接するトレンチとの間隔よりも大きいことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ゲート・ドレイン間容量Ｃｇｄとゲート・ソース間容量Ｃｇｓとの容量比、すなわち「Ｃｇｄ／Ｃｇｓ」とゲート抵抗とのトレードオフの関係を改善し、ダイオードの逆回復電流を小さくすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付図面を参照しながら、半導体装置の実施形態について詳細に説明する。
【０００９】
［第１実施形態］
まず、図１を参照しながら第１実施形態に係る半導体装置としてのＭＯＳＦＥＴを説明する。図１は、第１実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。Ｎ＋型半導体基板上１２にエピタキシャル成長によりＮ−型半導体層１３が形成される。このＮ−型半導体層１３上にＰ型ベース領域１４が形成され、Ｐ型ベース領域１４とＮ−型半導体層１３を突き抜けるようにトレンチ１５を形成する。そのトレンチ１５の表面にゲート絶縁膜１６が設けられ、このゲート絶縁膜１６を介して多結晶シリコン１７が埋め込まれてゲート電極となっている。
【００１０】
多結晶シリコン１７とＮ＋型半導体基板１２の間は、ゲート絶縁膜１６よりも厚い第２の絶縁膜２６が多結晶シリコン１７を埋め込む前に形成される。トレンチ１５に隣接してＮ＋型ソース領域１８、Ｐ型ベース領域１４にコンタクトするＰ＋型コンタクト領域１９が設けられている。ソース電極１０は、従来と同様に、ソース領域１８およびボディ側のコンタクト領域１９の両方にそれぞれ接触するトップメタルを介して形成される。また、ドレイン電極１１は、Ｎ＋型半導体層１２の裏側に形成される。
【００１１】
第１実施形態においては、第１導電型がＮ型で第２導電型がＰ型であるので、換言すれば第１実施形態の基本構成は、第１導電型の半導体基板１２と、半導体基板１２の表面に形成された第１導電型半導体層１３と、第１導電型半導体層１３の表面に形成された第２導電型ベース層１４と、第１導電型半導体層１３および第２導電型ベース層１４を貫いて半導体基板１２に達するように複数分離して形成されたトレンチ１５の内壁面に沿って形成されたゲート絶縁膜１６と、トレンチ１５の底部に形成された第２の絶縁膜２６と、トレンチ１５の内部に設けられてゲート絶縁膜１６および前記絶縁膜２６により半導体基板１２、第１導電型半導体層１３および第２導電型ベース層１４から絶縁されたゲート電極１７と、第２導電型ベース層１４の表面でかつゲート絶縁膜１６に隣接して形成された第１導電型ソース領域１８と、第２導電型ベース層１４の表面に選択的に形成された第２導電型ベースコンタクト領域１９と、を備え、絶縁膜２６におけるゲート電極１７と半導体基板１２との間の厚さは、ゲート絶縁膜１６におけるゲート電極１７と第２導電型ベース層１４との間の厚さよりも厚く形成されると共に、トレンチ１５の幅は隣接するトレンチ１５との間隔よりも大きくなっている。
【００１２】
この第１実施形態においては、トレンチ１５の幅に比べて隣接する２つのトレンチ１５の間隔を狭くしている。間隔を狭めることにより、Ｎ−型半導体層１３の体積を減らすことができると共に順方向時にダイオードの蓄積電荷を減らすことができるので、逆回復電流を小さくすることができる。また、多結晶シリコン１７とＮ＋型半導体基板１２の間に厚い第２の絶縁膜２６が存在することにより、ゲート・ドレイン間容量Ｃｇｄを減らすと共にトレンチ１５の幅を大きくすることによりゲート抵抗を低減させることができる。
【００１３】
ゲート電極１７と半導体基板１２の間にゲート絶縁膜１６より厚く設けられた第２の絶縁膜２６は、ゲート絶縁膜１６と一体に構成されており、図示説明は省略するが、トレンチ１５の幅は隣接するトレンチ１５との間隔よりも大きくなっている。このトレンチ１５と隣接するトレンチ１５との間隔は、１μｍ以下である。なお、ゲートの上方に存在するソース電極１０とゲート電極（多結晶シリコン１７）との対向する面積が増えるので、ゲート・ソース間容量Ｃｇｓを増加させることもできる。したがって、ゲート抵抗を低減させて、ゲート・ドレイン間およびゲート・ソース間との容量比Ｃｇｄ／Ｃｇｓを減らすこともできる。
【００１４】
［第２実施形態］
図２ないし図４は第２実施形態に係る半導体装置としてのＭＯＳＦＥＴを示している。図２は、第２実施形態のＭＯＳＦＥＴの平面図を示しており、図３は、図２のＹ−Ｙ’における断面図を示し、図４は図２のＸ−Ｘ’における断面図を示している。第１実施形態においては、トレンチ−トレンチピッチが狭いためＮ＋型ソース領域１８、Ｐ＋型コンタクト領域１９をトレンチと平行に形成するのはプロセス的に困難であった。Ｎ＋型ソース領域１８は大きな合わせずれがあった場合、形成されないことが考えられる。第２実施形態においては、平面的にＮ＋型ソース領域１８、Ｐ＋型コンタクト領域１９を形成することにより、合わせずれの許容度を増やすことができる。図２において、第２導電型としてのＰ＋型ベースコンタクト領域１９と第１導電型としてのＮ＋型ソース領域１８は、電流が流れる方向に対して直交方向に形成されている。
【００１５】
図３においては、図２の平面図に表わされた平面の上に設けられるソース電極１０と、最下部に設けられたドレイン電極１１との間に、図１と同様に、最下層のＮ＋型半導体基板１２と、この基板１２にエピタキシャル成長により形成されたドリフト層としてのＮ−型半導体層１３と、このＮ−型半導体層１３上に形成されたＰ型ベース領域１４と、Ｐ型ベース領域１４とＮ−型半導体層１３を突き抜けるように形成されたトレンチ１５と、このトレンチ１５の表面に設けられたゲート絶縁膜１６と、このゲート絶縁膜１６を介してトレンチ１５内に埋め込まれた多結晶シリコン１７と、トレンチ１５に隣接してＰ型ベース領域１４とソース電極１０との間に形成されたＮ＋型ソース領域１８とを備えている。
【００１６】
多結晶シリコン１７は、ゲート絶縁膜１６内に埋め込まれてゲート電極となっており、この多結晶シリコン１７とＮ＋型半導体基板１２の間には厚い第２の絶縁膜２６を多結晶シリコン１７が埋め込まれる前に形成する。したがって、Ｎ＋型半導体基板１２の図中で上の面とゲート電極となる多結晶シリコン１７の図中で下の面とは厚い第２の絶縁膜２６により離隔されている。この切断線Ｙ−Ｙ’ではＰ型ベース領域１４にコンタクトするＰ＋型コンタクト領域１９は表れていないが、図３の手前側または紙面裏側には、図４に示す切断線Ｘ−Ｘ’の断面のように、ボディ側のコンタクト領域１９が設けられている。したがって、ソース電極１０は、従来と同様に、ソース領域１８およびボディ側のコンタクト領域１９の両方にそれぞれ接触するトップメタルを介して形成されることになる。
【００１７】
図４に示す図２のＸ−Ｘ’切断の断面図は、ソース電極１０直下のＰ＋コンタクト領域１９以外の構成は図３の断面と略々同一である。図４においては、トレンチ１５に隣接してその両側であってＰ型ベース領域１４の上にボディ側のＰ＋コンタクト領域１９が形成されている。このように、平面的にＮ＋型ソース領域１８、Ｐ＋型コンタクト領域１９を形成することにより、図１の構成に係るＮ＋型ソース領域１８とＰ＋型コンタクト領域１９のような構成に比較して、合わせずれの許容度を増やすことができる。
【００１８】
［第３実施形態］
図５は第３実施形態のＭＯＳＦＥＴの平面を示している。この第３実施形態は、第１、第２実施形態のゲート電極を平面的に見て、電流の流れる方向に対して波型もしくはジグザグ型にすることにより、セル密度を上げるようにしている。図２に示す第２実施形態の平面図においては、ゲート電極となる多結晶シリコン１７はソース電極の下で直線状に配置されている。これに対して、第３実施形態のＭＯＳＦＥＴは、図５に示すように、ゲート電極である多結晶シリコン１７がジグザグ状に設けられている。すなわち、ゲート電極１７は、電流が流れる方向に対して直交方向に波型になっている。
【００１９】
図５に示す第３実施形態のＭＯＳＦＥＴについて詳説する。図５に示すようにトレンチ１５は所定の幅を有しつつ、ジグザグ状に形成され、このトレンチ１５の内壁に沿って絶縁膜１６が設けられている。絶縁膜１６はジグザグ状に形成されたトレンチ１５の内壁に沿うように所定の横方向の厚さを有すると共に、図３および図４を転用して説明すると、Ｘ−Ｘ’断面とＹ−Ｙ’断面においては、Ｎ＋型半導体基板１２の上の面とゲート電極となる多結晶シリコン１７の下面との間で厚くなった第２の絶縁膜２６となるように、多結晶シリコン１７の形成前に予め形成されている。第３実施形態のように、トレンチ１５内に絶縁膜１６および第２の絶縁膜２６を介して設けられた多結晶シリコン１７よりなるゲート電極の全体形状をジグザグ状にしたことによって、セルの密度が高くなるためにＭＯＳＦＥＴのオン抵抗を低減させることが可能となる。
【００２０】
［第４実施形態］
図６は第４実施形態に係るＭＯＳＦＥＴを示している。ＭＯＳＦＥＴは、ゲート電極としての多結晶シリコン１７が図２に示すように直線状に設けられこのゲート電極の列が複数列で並列に設けられているが、複数列の両端の列が位置するＭＯＳＦＥＴの終端部分は従来、Ｐ型ベース領域１４がＰ＋型コンタクト領域より素子外周部へ向かって突き出すように形成されていた。しかし、このように終端部分にＰ型ベース領域１４が形成された構成では、順方向に動作している時にダイオードに電荷が蓄積する領域が増えてしまう。このため、第４実施形態においては、メサを形成することにより終端領域の耐圧を確保している。すなわち、図６に示すように列方向に直交する方向の終端部分には、トレンチ１５が素子外周まで形成されている。
【００２１】
図６において、トレンチ１５は右側が切り欠かれたような状態となっており、トレンチ１５の左側部分はＮ−型半導体層１３と、このＮ−型半導体層１３上に形成されたＰ型ベース領域１４と、Ｐ＋型コンタクト領域１９とが積層形成されているが、トレンチ１５内でゲート電極としての多結晶シリコン１７の周囲は全て絶縁膜１６となっている。したがって、このゲート電極の列は図２における列方向で複数設けられていた場合の最も右側に位置する列の終端部分の処理に関するものである。また、素子終端部にはＮ＋ソース領域を形成せず、Ｐ＋型コンタクト領域のみが形成されている。これは、素子周辺部は電流が集中し易く、破壊され易いために、敢えてチャネルを形成しないようにするためである。図４と比較すると、トレンチ１５の右側部分に形成されていたＮ＋半導体基板１３，Ｐ型ベース領域１４，Ｐ＋コンタクト領域１９が全て取り除かれて、ゲート絶縁膜１６が埋め込まれている構成となっている。この構成のように、ＭＯＳＦＥＴの終端部分にメサを形成することにより終端領域の耐圧を確保することができる。
【００２２】
［第５実施形態］
図７は、第５実施形態に係るＭＯＳＦＥＴを示しており、この第５実施形態と図１に示された第１実施形態との相違点は、ゲート電極の全体形状を逆凸状に形成し、第１ないし第４実施形態のゲート電極の下側に段部を介して本体部分よりも狭い幅で突出する凸部を形成したことである。
【００２３】
トレンチ１５内に絶縁膜１６を介して形成される多結晶シリコン１７は、図１のゲート電極に略々対応する形状を有する電極本体部２０と、この本体部２０の矩形断面の下面より段部を介して下側に突出する凸部２１とを一体とした形状を有している。
【００２４】
このような形状にすることにより、ゲートからのドリフト層としてのＮ−型半導体層１３の空乏化をより一層促進することができ、Ｎ−ドリフト層としてのＮ−型半導体層１３の不純物濃度を高くすることができる。これにより、第１実施形態のＭＯＳＦＥＴに比較してオン抵抗を下げることが可能となる。
【００２５】
［第６実施形態］
図８は、第６実施形態に係るＭＯＳＦＥＴを示している。第１実施形態と異なる点は、トレンチ１５内にゲート電極２０が設けられているだけでなく、絶縁膜１６によりゲート電極２０から絶縁された分離電極２２がフローティング電極として設けられている点である。図７に示す第５実施形態ではドリフト層としてのＮ−反動対す１３に挟まれたゲート電極凸部２１の先端下面がドレイン電極１０と対向して設けられているために、ゲート・ドレイン間容量Ｃｇｄが増加するという問題がある。これを避けるため、図８に示す第６実施形態においては、図７の凸部２１を本体部２０から絶縁させて構造的にも分離させた分離電極２２として構成し、絶縁膜１６により絶縁させた凸部がフローティング電位を有する分離電極２２となっている。
【００２６】
トレンチ１５の両側の構成は図１と同じであり、Ｎ＋半導体基板１２と、ドリフト層としてのＮ−半導体層１３と、Ｐ型ベース領域１４と、Ｎ＋ソース領域１８と、Ｐ＋型コンタクト領域１９とが図１と同じ配置により構成されている。
【００２７】
図７に示す第５実施形態の構成では、上述したようにＮ−ドリフト層に挟まれたゲート電極突部２１の先端下面がドレイン電極１０と対向して設けられているために、ゲート・ドレイン間容量Ｃｇｄが増加するという問題がある。これに対し、第６実施形態に係るＭＯＳＦＥＴにおいては、図８に示すように、絶縁膜１６を介してドリフト層としてのＮ−半導体層１３により囲まれているフローティング電位を有する分離電極２２はゲート電極からは絶縁されると共に、この分離電極２２のフローティング電位はゲート電極２０とは異なっているために、図８に示す第６実施形態に係るＭＯＳＦＥＴは、図７に示す第５実施形態と比較してゲート・ドレイン間容量を減らすことが可能となる。
【００２８】
［第７実施形態］
図９は、第７実施形態に係るＭＯＳＦＥＴを示している。図８に示した第６実施形態の構成との相違点は、ゲート電極２０から分離絶縁された分離電極２２の電位がフローティング電位ではなく、ソース電極と同じ電位となっている点である。第６実施形態のＭＯＳＦＥＴにおいては、ゲート電極から絶縁された分離電極２２はフローティング電位を有するフローティング電極となっていたために、ゲート・ドレイン間容量は、ゲート・フローティング電極間容量とフローティング電極・ドレイン間容量の並列接続の容量として見えていた。
【００２９】
そこで、図９に示す第７実施形態に係るＭＯＳＦＥＴにおいては、ゲート電極から絶縁分離された分離電極２２の電位をフローティング電位ではなく、結線２３によりソース電極１０と分離電極２２とを接続してソース電極と同電位とするように構成している。このような構成により、ゲート・ドレイン間の電界がシールドされて、ゲート・ドレイン間容量を第６実施形態に比較して低減させることができる。また、トレンチ内のゲート電極２０から絶縁された分離電極２２からドリフト層としてのＮ−半導体層１３への空乏化が促進されて、ドリフト層としてのＮ−半導体層１３のＮ−不純物の濃度を上げることができるので、オン抵抗を下げることができる。
【００３０】
［第８実施形態］
図１０は、第８実施形態に係るＭＯＳＦＥＴを示している。この第８実施形態においては、隣接する２つのトレンチの幅を異ならせるようにしている。図８において、２種類のトレンチ、すなわち幅Ｗ１を有する第１のトレンチ２５と幅Ｗ２を有する第２のトレンチ３５が交互に形成される。幅Ｗ１の第１のトレンチ２５内には図１の第１実施形態で説明されたようなゲート電極２０が形成されている。幅Ｗ２の第２のトレンチ３５内に設けられるゲート電極３０は、その下面より段部を介してドレイン方向に部分的に突出する逆凸状の形状を有する凸部３２が設けられるように形成すると共にゲート電極３０とソース電極１０とを結線３３により接続することによりゲート電極３０の電位をソース電極１０と同電位に設定する。
【００３１】
図１０におけるその他の構成、特にトレンチ２５，３５の周囲の構成は、Ｎ＋半導体基板１２、ドリフト層としてのＮ−半導体層１３、Ｐ型ベース領域１４と、Ｎ＋ソース領域１８と、を備えるように構成されている。このように構成することにより、逆凸状の凸部３２を有するゲート電極３０からドリフト層としてのＮ−半導体層１３への空乏化が促進される。これにより、ドリフト層としてのＮ−半導体層１３のＮ−不純物の濃度が上げられてオン抵抗を低減させることができる。なお、第８実施形態を示す図１０は、第２実施形態におけるＹ−Ｙ’切断による断面表示に対応している。そのためＰ型ベース領域１４の上にはＮ＋コンタクト領域１８が形成されている。
【００３２】
なお、上記第１ないし第８実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした場合について説明したが、これに限定されず、第１導電型をｐ型とし、第２導電型をｎ型としても、半導体装置を同様に実施して同様の効果を得ることができる。その他、半導体装置は特許請求の範囲に記載された要旨を逸脱しない範囲で種々変形して実施できる。
【図面の簡単な説明】
【００３３】
【図１】第１実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図２】第２実施形態に係る半導体装置としてのＭＯＳＦＥＴの平面図である。
【図３】第２実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図４】第２実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図５】第３実施形態に係る半導体装置としてのＭＯＳＦＥＴの平面図である。
【図６】第４実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図７】第５実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図８】第６実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図９】第７実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図１０】第８実施形態に係る半導体装置としてのＭＯＳＦＥＴの断面図である。
【図１１】従来の半導体装置の断面図である。
【符号の説明】
【００３４】
１０  ソース電極
１１  ドレイン電極
１２  Ｎ＋半導体基板
１３  Ｎ−半導体層
１４  Ｐ型ベース領域
１５，２５，３５  トレンチ
１６  ゲート絶縁膜
１７  多結晶シリコン
１８  Ｎ＋コンタクト領域
１９  Ｐ＋ソース領域
２６  （第２の）絶縁膜
【図１】
2006237066.tif 000003
【図２】
2006237066.tif 000004
【図３】
2006237066.tif 000005
【図４】
2006237066.tif 000006
【図５】
2006237066.tif 000007
【図６】
2006237066.tif 000008
【図７】
2006237066.tif 000009
【図８】
2006237066.tif 000010
【図９】
2006237066.tif 000011
【図１０】
2006237066.tif 000012
【図１１】
2006237066.tif 000013