(57)【要約】【課題】  低消費電力で高速化を実現した２ポートメモリのような半導体記憶装置とその使用方法を提供する。【解決手段】  一対の書き込み用相補ビット線とメモリセルを構成するラッチ回路の一対の入出力ノードとの間にゲートが書き込み用ワード線に接続された書き込み選択スイッチＭＯＳＦＥＴを設け、一対の読み出し用相補ビット線と回路の接地電位との間に上記ラッチ回路の一対の入出力ノードにゲートが接続された増幅ＭＯＳＦＥＴ及び上記読み出し用ワード線にゲートが接続された読み出し選択スイッチＭＯＳＦＥＴからなる直列回路を設け、上記一対の読み出し用相補ビット線と電源電圧との間にラッチ形態にされたプルアップＭＯＳＦＥＴを設ける。【選択図】  図１
2006004561.tif 000002
【特許請求の範囲】
【請求項１】
一対の入出力ノードを持つラッチ回路と、
一対の書き込み用相補ビット線と、
書き込み用ワード線と、
一対の読み出し用相補ビット線と、
読み出し用ワード線と、
上記一対の書き込み用相補ビット線と上記一対の入出力ノードとの間に設けられ、ゲートが上記書き込み用ワード線に接続された書き込み選択スイッチＭＯＳＦＥＴと、
上記一対の読み出し用相補ビット線と回路の接地電位との間に設けられ、上記一対の入出力ノードにゲートが接続された増幅ＭＯＳＦＥＴ及び上記読み出し用ワード線にゲートが接続された読み出し選択スイッチＭＯＳＦＥＴからなる直列回路と、
上記一対の読み出し用相補ビット線と電源電圧との間に設けられ、ラッチ形態にされたプルアップＭＯＳＦＥＴとを含むことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記一対の読み出し用相補ビット線は、カラム選択スイッチ回路を介して選択的にセンスアンプの入力端子と接続され、
上記一対の書き込み用相補ビット線は、ライトアンプの出力端子が接続され、上記ライトアンプはカラム選択信号により動作状態にされるものであることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
上記センスアンプは、動作タイミング信号で動作するＣＭＯＳラッチ回路で構成されてなることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
上記書き込み用相補ビット線及び上記書き込み用ワード線、上記読み出し用相補ビット線及び上記読み出し用ワード線、並びに上記メモリセルが複数設けられてメモリアレイが構成され、
上記メモリアレイの上記ワード線方向の一方には書き込み用ワード線選択回路を含む書き込み制御回路が配置され、
上記メモリアレイの上記ワード線方向の他方には読み込み用ワード線選択回路を含む読み出し制御回路が配置され、
上記メモリアレイのビット線方向の一端側に上記センスアンプ及びライトアンプを含む入出力回路が配置されてなることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
上記書き込み制御回路は、第１クロックに対応して動作するものであり、
上記読み出し制御回路は、第２クロックに対応して動作するものであることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
上記書き込み制御回路は、
アドレス信号を受ける第１プリデコーダ回路と、
上記第１プリデコーダ回路の出力信号を上記第１クロックに同期して取り込み保持する第１ラッチ回路と、
上記第１ラッチ回路の出力信号を受けて上記書き込み用ワード線を選択する第１ワードドライバを含み、
上記読み出し制御回路は、
アドレス信号を受ける第２プリデコーダ回路と、
上記第２プリデコーダ回路の出力信号を第２クロックに同期して取り込み保持する第２ラッチ回路と、
上記第２ラッチ回路の出力信号を受けて上記読み出し用ワード線を選択する第２ワードドライバを含むことを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
上記第１クロックと第２クロックとは互いに逆位相であることを特徴とする半導体記憶装置。
【請求項８】
一対の入出力ノードを持つラッチ回路と、
一対の書き込み用相補ビット線と、
書き込み用ワード線と、
一対の読み出し用相補ビット線と、
読み出し用ワード線と、
上記一対の書き込み用相補ビット線と上記一対の入出力ノードとの間に設けられ、ゲートが上記書き込み用ワード線に接続された書き込み選択スイッチＭＯＳＦＥＴと、
上記一対の読み出し用相補ビット線と回路の接地電位との間に設けられ、上記一対の入出力ノードにゲートが接続された増幅ＭＯＳＦＥＴ及び上記読み出し用ワード線にゲートが接続された読み出し選択スイッチＭＯＳＦＥＴからなる直列回路とにより構成された複数個のメモリセルによりメモリアレイが構成され、
上記メモリアレイの上記ワード線方向の一方には、書き込み用ワード線選択回路を含む書き込み制御回路が配置され、
上記メモリアレイの上記ワード線方向の他方には、読み込み用ワード線選択回路を含む読み出し制御回路が配置され、
上記メモリアレイのビット線方向の一端側に上記読み出し用相補ビット線に対応して設けられたセンスアンプと、上記書き込み用相補ビット線に対応して設けられたライトアンプを含む入出力回路が配置され、
上記書き込み制御回路は、第１クロックに対応して動作し、
上記読み出し制御回路は、第２クロックに対応して動作する半導体記憶装置を用い、
上記第１クロックと第２クロックとを逆相関係に設定してなることを特徴とする半導体記憶装置の使用方法。
【請求項９】
請求項８において、
上記半導体記憶装置を２つ用い、
中央処理装置のシステムクロックが上記第１クロックとして供給され、上記システムクロックの反転クロックが上記第２クロックとして供給されてタグメモリとして上記一方の半導体記憶装置を使用し、
上記システムクロックの反転クロックが上記第１クロックとして供給され、上記システムクロックが上記第２クロックとして供給されてデータメモリとして上記他方の半導体記憶装置を使用してなることを特徴とする半導体記憶装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とその使用方法に関し、例えば２ポートメモリとその使用方法に利用して有効な技術に関するものである。
【背景技術】
【０００２】
２ポートメモリの例として特開２０００−２２２８８０公報がある。この公報の２ポートメモリでは、書き込みと読み出しの２つのポートアドレスが一致した場合でも不一致の場合でもデータ読み出し時間を高速にすることを目的としている。本願発明との関連する部分としては、メモリセルアレイを挟んで両側に入力ポートアドレスデコーダと出力ポートアドレスデコーダとを配置することの記載がある。
【特許文献１】特開２０００−２２２８８０公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願発明者においては、２ポートメモリの高速化のためにメモリセルとしてラッチ回路の一対の入出力ノードには、一般的なスタティックメモリセルと同様にトランスファーＭＯＳＦＥＴを介して書き込み用ビット線の書き込み信号を上記ラッチ回路に供給し、上記一対の入出力ノードを増幅ＭＯＳＦＥＴのゲートに接続する。そして、この増幅ＭＯＳＦＥＴの増幅信号はアドレス選択用スイッチＭＯＳＦＥＴを介して読み出し用ビット線に伝えるような構成を採用した。この場合、上記読み出し用ビット線に負荷手段を設けると、かかる負荷手段及び選択メモリセルのアドレス選択スイッチＭＯＳＦＥＴ及び増幅ＭＯＳＦＥＴを通して直流電流が流れて消費電流を増大させる。そこで、相補ビット線を読み出しワード線の非選択時にはプリチャージしておき、上記アドレス選択用スイッチＭＯＳＦＥＴをオン状態にさせるときには、上記プリチャージ回路をオフ状態して読み出し用ビット線をフローティング状態にすることを検討した。
【０００４】
しかしながら、上記読み出し用相補ビット線に対するフル振幅の書き込み信号が伝えられる書き込み用ビット線等とのクロスカップルを考慮すると、上記増幅ＭＯＳＦＥＴの増幅動作によって読み出し用相補ビット線の電位差が上記カップリッグノイズの影響を受けない程度に大きくした後でないとセンスアンプを動作させることができないことに気が付いた。特に、高速化と低消費電力化のためにＣＭＯＳラッチ回路を用いたセンスアンプでは、正帰還ループによって取り込んだ入力信号をそのまま高速にラッチしてしまうので、上記センスアンプのセンス感度に対応した十分な入力信号量がないタイミングで動作開始させると、上記ノイズが乗った場合にはその後にノイズが無くなっても出力信号の修正ができなくなって誤動作してしまう。一方、上記センスアンプとして差動増幅回路を用いるようにすると、センスアンプが動作している期間中直流電流が流れて消費電流を増大させてしまい、センス動作そのものも遅い上に差動増幅出力信号をＣＭＯＳレベルに変換するＣＭＯＳインバータ回路等のようなレベル増幅回路も必要となるという問題を有するものである。
【０００５】
この発明の目的は、低消費電力で高速化を実現した２ポートメモリのような半導体記憶装置とその使用方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。一対の書き込み用相補ビット線とメモリセルを構成するラッチ回路の一対の入出力ノードとの間にゲートが書き込み用ワード線に接続された書き込み選択スイッチＭＯＳＦＥＴを設け、一対の読み出し用相補ビット線と回路の接地電位との間に上記ラッチ回路の一対の入出力ノードにゲートが接続された増幅ＭＯＳＦＥＴ及び上記読み出し用ワード線にゲートが接続された読み出し選択スイッチＭＯＳＦＥＴからなる直列回路を設け、上記一対の読み出し用相補ビット線と電源電圧との間にラッチ形態にされたプルアップＭＯＳＦＥＴを設けて２ポートメモリを構成する。
【０００７】
一対の書き込み用相補ビット線とメモリセルを構成するラッチ回路の一対の入出力ノードとの間にゲートが書き込み用ワード線に接続された書き込み選択スイッチＭＯＳＦＥＴを設け、一対の読み出し用相補ビット線と回路の接地電位との間に上記ラッチ回路の一対の入出力ノードにゲートが接続された増幅ＭＯＳＦＥＴ及び上記読み出し用ワード線にゲートが接続された読み出し選択スイッチＭＯＳＦＥＴからなる直列回路を設け２ポートメモリのメモリアレイが構成され、上記メモリアレイのワード線方向の一方に書き込み用ワード線選択回路を含む書き込み制御回路を配置し、上記メモリアレイの他方に読み込み用ワード線選択回路を含む読み出し制御回路を配置し、上記メモリアレイのビット線方向の一端側に上記読み出し用相補ビット線に対応して設けられたセンスアンプと、上記書き込み用相補ビット線に対応して設けられたライトアンプを含む入出力回路を配置し、上記書き込み制御回路を第１クロックで動作させ、上記読み出し制御回路を第２クロックで動作させ、これら第１クロックと第２クロックとを逆相関係に設定する。
【発明の効果】
【０００８】
低消費電力で高速化を実現した２ポートメモリを得ることができる。アドレス比較を行うことなく、２つのポートの衝突を未然に防止して正しいデータの入出力ができる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る半導体記憶装置のメモリアレイ部の一実施例の回路図が示されている。メモリセルは、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２とＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４からなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続して構成されるラッチ回路が用いられる。このラッチ回路の一対の入出力ノードＮ１とＮ２と、ライト（書き込み）用ビット線対ＷＢＴ，ＷＢＢとの間には、ゲートがライト（書き込み）用ワード線ＷＷＬに接続されたＮチャネル型の選択スイッチＭＯＳＦＥＴＱ５とＱ６が設けられる。上記入出力ノードＮ１とＮ２は、Ｎチャネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のゲートに接続される。このＭＯＳＦＥＴＱ７とＱ８のソースは、回路の接地電位ＧＮＤに接続されており、そのドレインとリード（読み出し）用ビット線対ＲＢＴとＲＢＢとの間には、ゲートがリード（読み出し）用ワード線ＲＷＬに接続されたＮチャネル型の選択スイッチＭＯＳＦＥＴＱ９とＱ１０が設けられる。
【００１０】
同図においては、代表として一対のライト用ビット線対ＷＢＴ，ＷＢＢ及び一対のリード用ビット線ＲＢＴ，ＲＢＢ及びそれらと直交するように配置されたライト用ワード線ＷＷＬ及びリード用ワード線ＲＷＬと、その交点に設けられた上記１つのメモリセルが代表として例示的に示されている。ここで、ＷＢＴやＲＢＴに付されたＴは、相補ビット線のうちのトルー（非反転側）を表し、ＷＢＢやＲＢＢのＢはバー（反転側）を表している。この実施例の半導体記憶装置のメモリアレイは、上記のようなビット線やワード線が複数設けられ、それぞれの交点に複数のメモリセルが配置されて構成される。
【００１１】
この実施例では、上記リード用ビット線ＲＢＴ，ＲＢＢには、プリチャージ信号ＰＣＣにより制御されて電源電圧ＶＤＤを供給するＰチャネル型のプリチャージＭＯＳＦＥＴＱ１３とＱ１４及び両ビット線ＲＢＴ，ＲＢＢを短絡するＭＯＳＦＥＴＱ１５からなるビット線プリチャージ回路が設けられる。そして、メモリセルの読み出し動作時において、上記リード用ビット線ＲＢＴ，ＲＢＢがフローティング状態になることによるカップリングノイズの影響を回避するために、上記リード用ビット線対ＲＢＴとＲＢＢ間にゲートとドレインとが交差接続されてラッチ形態とされたＰチャネルＭＯＳＦＥＴＱ１１とＱ１２が設けられる。これらのＰチャネルＭＯＳＦＥＴＱ１１とＱ１２のソースには、電源電圧ＶＤＤが供給される。
【００１２】
特に制限されないが、上記リード用ビット線ＲＢＴ，ＲＢＢは、Ｐチャネル型のカラム選択ＭＯＳＦＥＴＱ１６とＱ１７を介して、リード用共通ビット線ＣＲＴ，ＣＲＢに接続される。上記カラム選択ＭＯＳＦＥＴＱ１６とＱ１７のゲートには、リード用カラム選択信号ＲＹＳに接続される。上記リード用共通ビット線ＣＲＴ，ＣＲＢは、上記代表として示されている一対のリード用ビット線ＲＢＴ，ＲＢＢを含めて、合計４つのリード用ビット線に対して共通に用いられる。これらの４対のリード用ビット線に対応したカラム選択ＭＯＳＦＥＴのゲートには、それぞれ異なるリード用カラム選択信号が供給されて、４対のリード用ビット線のうちの一対がオン状態となり、リード用共通ビット線ＣＲＴ，ＣＲＢに接続される。
【００１３】
上記リード用共通ビット線ＣＲＴ，ＣＲＢには、前記ＭＯＳＦＥＴＱ１３〜Ｑ１５と同様なプリチャージ回路ＰＣが設けられる。このプリチャージ回路ＰＣも、前記同様なプリチャージ信号ＰＣＣにより制御されるが、同図では省略されている。上記リード用共通ビット線ＣＲＴ，ＣＲＢは、ＣＭＯＳラッチ回路からなるセンスアンプの入出力ノードと接続される。つまり、前記メモリセルのラッチ回路と同様にＰチャネルＭＯＳＦＥＴＱ１８，Ｑ２０とＮチャネルＭＯＳＦＥＴＱ１９とＱ２１からなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続して、ＣＭＯＳラッチ回路が構成される。上記ＰチャネルＭＯＳＦＥＴＱ１８とＱ２０のソースには、電源電圧ＶＤＤが供給されており、上記ＮチャネルＭＯＳＦＥＴＱ１９とＱ２１のソースと、回路の接地電位ＧＮＤとの間には、動作タイミングの制御を行うＮチャネルＭＯＳＦＥＴＱ２２が設けられる。このＭＯＳＦＥＴＱ２２のゲートには、動作タイミング信号ＳＡＣが供給される。このリード用共通ビット線ＣＲＴ，ＣＲＢは、出力回路等からなるリードポートに接続される。
【００１４】
特に制限されないが、上記ライト用ビット線ＷＢＴ，ＷＢＢは、ライトアンプＷＡＴ，ＷＡＢの出力端子に直接接続される。つまり、上記ライト用ビット線ＷＢＴ，ＷＢＢには、前記リード用ビット線ＲＢＴ，ＲＢＢのようにカラム選択スイッチＭＯＳＦＥＴが設けられない。上記ライトアンプＷＡＴ，ＷＡＢは、上記カラム選択機能も合わせて持つようにされる。つまり、上記ライト用共通ビット線ＣＷＴ，ＣＷＢは、上記例示的に示されたライト用ビット線ＷＢＴ，ＷＢＢを含めて４対のライト用ビット線に対応した４対のライトアンプの入力端子に共通に接続される。この４つのうち、一対のライトアンプＷＡＴ，ＷＡＢがカラム選択信号ＷＹＳにより活性化されてメモリセルへの書き込み動作が行われる。上記のようなＣＭＯＳラッチ回路の記憶状態を反転させるためには、上記ライト用ビット線ＷＢＴ，ＷＢＢを電源電圧ＶＤＤと回路の接地電位ＧＮＤにフル振幅させる必要があるので、前記リード用ビット線ＲＢＴ，ＲＢＢのようにカラム選択スイッチＭＯＳＦＥＴを省略して、ライトアンプＷＡＴ，ＷＡＢの出力端子を上記ビット線ＲＢＴ，ＲＢＢに直結させることが有益である。ライト終了後は直ちにライトアンプによってライト用ビット線対は電源電圧ＶＤＤにプリチャージされる。
【００１５】
図２には、図１のリード用ビット線に対応したカラム選択部の一実施例の概略レイアウト図が示されている。平行に延長されるリード用ビット線対ＲＢＴ，ＲＢＢは、カラム選択スイッチ（リードスイッチ）を構成するＭＯＳＦＥＴＱ１６、Ｑ１７の一方のソース，ドレインにコンタクトホールによりそれぞれ接続される。この一方のソース，ドレインとゲート電極を挟んで形成される他方のソース，ドレインは上記ビット線の延長方向に設けてられた配線とコンタクトホールによりそれぞれ接続される。上記ゲート電極は、上記ビット線ＲＢＴ，ＲＢＢと直交する方向に延長されるリード用カラム選択信号線ＲＹＳにコンタクトホールを介して接続される。上記リード用共通ビット線ＣＲＴ，ＣＲＢは、前記のように４対のリード用ビット線と接続するために上記ビット線ＲＢＴ，ＲＢＢとは直交する方向に延長され上記ＭＯＳＦＥＴＱ１６，Ｑ１７の他方のソース，ドレインに接続された配線と交差する部分でコンタクトホールにより接続される。
【００１６】
上記のようなレイアウトにおいて、上記リード用ビット線ＲＢＴには、例えば隣接して設けられるライト用ビット線ＷＢＴのような隣接配線が設けられる。この隣接配線は、上記リード用リード用ビット線ＲＢＴと同じ配線層で隣接して設けられるライト用ビット線ＷＢＴのような隣接配線の他に、層間絶縁膜を挟んで上層に形成される信号線があればそれも含まれる。これらの隣接配線との間には、寄生容量ＣＬが存在することになる。
【００１７】
図３には、この発明の課題を説明するための波形図が示されている。同図では、省略されているが、読み出しワード線ＲＷＬが選択される前に、プリチャージＭＯＳＦＥＴＱ１３〜Ｑ１５はオフ状態にされる。それ故、リード用ビット線対ＲＢＴ，ＲＢＢはフローティング（ハイインピーダンス）状態になっている。リード用ワード線ＲＷＬが選択されると、（１）ラッチ回路の入出力ノードＮ２がハイレベルで、Ｎ１がロウレベルなら（１）のように増幅ＭＯＳＦＥＴＱ８がオン状態となってビット線ＲＢＢをロウレベルに引き抜いて電圧差が生じる。このとき、ビット線ＲＢＴは上記フローティング状態でプリチャージレベルを維持する。しかしながら、かかるビット線ＲＢＴと隣接するライト用ビット線ＷＢＴがライトアンプＷＡＴの動作によって、ハイレベルからロウレベルに変化する場合のように隣接配線のレベルが変化すると、（３）に示したように両者のカップリング容量ＣＬによって上記リード用ビット線ＲＢＢもロウレベルに変化し、上記リード用ビット線ＲＢＴとＲＢＢとの電圧差をＡ部のように小さくしてしまう。
【００１８】
センスアンプは、高速化と低消費電力化のためにＣＭＯＳラッチ回路を用いている。動作タイミング信号ＳＡＣのハイレベルによって、ＮチャネルＭＯＳＦＥＴＱ２２がオン状態となり、カラムスイッチＭＯＳＦＥＴＱ１６とＱ１７を通して（２）のように共通ビット線ＣＲＴ，ＤＲＢに読み出された電圧差を正帰還ループによって高速に増幅してＣＭＯＳレベルの読み出し信号を形成する。この構成では、上記動作タイミング信号ＳＡＣにより増幅開始時にカプリッグノイズによってビット線電圧差が所要レベル以下になると、それをそのまま増幅してラッチしてしまうので、差動増幅回路のように修正できずに誤動作してしまう。そこで、上記Ａ部の影響が無くなってセンスアンプの動作に必要な差電圧ΔＶが得られるタイミング（４）までセンスアンプの動作タイミングを遅らせる必要がある。このため、センスアンプの動作開始に対応して、（５）のように遅れて出力データが得られるのでアクセスタイムが長くなってしまう。
【００１９】
図４には、図１の実施例回路の動作の一例の波形図が示されている。図１の実施例では、上記ラッチ形態のプルアップＭＯＳＦＥＴＱ１１とＱ１２が設けられており、上記ード用ワード線ＲＷＬが選択されて、ラッチ回路の入出力ノードＮ１がロウレベルで、Ｎ２がハイレベルなら増幅ＭＯＳＦＥＴＱ８がオン状態となって一方のビット線ＲＢＢの電位がＭＯＳＦＥＴＱ１１しきい値電圧以下になると、かかるＭＯＳＦＥＴＱ１１がオン状態となり、ハイレベルに維持されるべきビット線ＲＢＴを電源電圧ＶＤＤに固定（プルアップ）する。したがって、かかるビット線ＲＢＴと隣接するライト用ビット線ＷＢＴがライトアンプＷＡＢの動作によって、ハイレベルからロウレベルに変化しても（３）のように上記オン状態のＭＯＳＦＥＴＱ１１により上記リード用ビット線ＲＢＴのハイレベルがＡ部のように維持され、あるいはその低下が小さくなるのでセンスアンプの動作に必要な差電圧ΔＶを短い時間で得ることができる。このように、センスアンプの動作に必要な差電圧ΔＶが得られるタイミング（４）までの時間が短くなり、（５）のように出力データが得られるのでアクセスタイムを短縮できる。
【００２０】
この実施例では、上記のようなラッチ形態のプルアップＭＯＳＦＥＴＱ１１とＱ１２とを設けるという簡単な回路の付加により、リード用ワード線ＲＷＬの立ち上がりからセンスアンプの動作タイミング信号ＳＡＣを立ち上がりまでの時間を短縮することができる。すなわち、前記のような誤動作を回避するために、メモリセルによりリード用ビット線ＲＢＴとＲＢＢの電位差がカップリングノイズの影響を受けないレベルまで拡大した後に動作タイミング信号ＳＡＣをハイレベルにする必要がないので、言い換えるならば、カップリングノイズの影響を回避するための時間マージンの設定が不要ないし短縮することができるので、高速な読み出し動作を行うようにすることができる。そして、上記のようにラッチ形成のＭＯＳＦＥＴＱ１１とＱ１２を用いた場合には、ＭＯＳＦＥＴＱ１１とＱ１２とがビット線の読み出し信号に対応して相補的にオン状態となってメモリセルの増幅ＭＯＳＦＥＴとの間で直流電流を流さないから低消費電力となる。
【００２１】
図５には、この発明に係る２ポートメモリの一実施例のブロック図が示されている。同図の各回路ブロックは、半導体基板上におけるおおよその幾何学的な配置に合わせて各回路ブロックが示されている。メモリマット（Memory Mat) は、前記図１のようなメモリセル及びリード用ビット線、ライト用ビット線、リード用ワード線、ライト用ワード線により構成される。そして、ビット線には前記のようなプリチャージ回路やラッチ形態のプルアップＭＯＳＦＥＴが設けられる。そして、ビット線方向の一端側に入出力回路（I/O circuit)が設けられる。この入出力回路には、前記のようなセンスアンプやライトアンプが含まれる。この入出力回路を介して、入力データ（ライトデータ）と出力データ（リードデータ）の入出力が行われる。
【００２２】
上記メモリマットのワード線方向の一端側には、ライトアドレスを受けてデコードするプリデコーダ(Pre Dec) 、このプリデコード出力を保持するラッチ回路(Latch) 、かかるラッチ回路の出力信号を受けてライト用ワード線の選択信号を形成するワードドライバ（Word Driver)が信号の流れに沿って配置される。上記メモリマットのワード線方向の他端側には、リードアドレスを受けてデコードするプリデコーダ(Pre Dec) 、このプリデコード出力を保持するラッチ回路(Latch) 、かかるラッチ回路の出力信号を受けてリード用ワード線の選択信号を形成するワードドライバ（Word Driver)が信号の流れに沿って配置される。上記ラッチ回路には、それぞれライト用のクロックとリード用クロックが供給される。
【００２３】
この実施例では、上記のようにリード動作とライト動作とを独立に制御可能とされるものであり、クロック、アドレス及びデータの入力ポートと出力ポートとをライト用とリード用にそれぞれ備えている。上記メモリマット（Memory Mat) を挟んで、ワード線方向の両側に入力ポートアドレスデコーダと出力ポートアドレスデコーダを配置する構成は、前記特許文献１にも開示されているが、メモリセルの構成やクロックが独立して供給される点等において異なるものである。そして、このクロックをプリデコード信号のラッチ回路に供給しているので、プリデコーダでの動作遅延時間をラッチ回路のセットアップ時間として利用することができる。これにより、クロックからデータ出力完了あるいはデータ入力完了（メモリセルへの書き込み）までの時間を短くすることができる。
【００２４】
図６には、この発明に係る２ポートメモリの一実施例の概略レイアウト図が示されている。同図においては、メモリマット、ライト制御部、リード制御部及びＩＯ部の回路ブロックにおいて、実際の回路のおおよそが判るように回路パターン概略も示されている。メモリマットのワード線方向（同図では上下方向）の両端にライト制御部とリード制御部とが対称的に配置される。そして、ＩＯ部は、前記４対のリード用ビット線対に対した１つの出力回路と、前記４対のライト用ビット線対に対した１つの入力回路が平行に配置される。上記入力回路は、図１のようなライトアンプとデータ入力ラッチを含み、上記出力回路はセンスアンプと出力ラッチと出力バッファ及びプリチャージ回路を含む。このような入力回路と出力回路が対とされて、入力データビット数及び出力データビット数に対応して設けられる。
【００２５】
図７には、図６のライト制御部の一実施例のブロック図が示されている。入力端子（アドレス）に対応してプリデコーダが設けられる。入力端子（コントロール）は、プリデコーダに隣接して設けられた制御論理が設けられる。制御論理に隣接してプリデコーダに対応したラッチ回路が設けられる。リセット検出回路は、上記ラッチ回路等のリセット動作を行わせるものであり、電源投入等を検知してラッチ回路等をリセットする。デコード信号用バッファは、ラッチ出力を受けてワードドライバに伝えられるプリデコード信号の電流増幅を行う。ワードドライバは、メモリマットの各ライト用ワード線に対応して設けられ、上記デコード信号用バッファの出力信号を受けて、１つのライト用ワード線の選択信号を形成する。
【００２６】
ＩＯ部は、メモリマットのビット線の一端側に配置されており、前記のようなライトアンプとデータ入力ラッチやセンスアンプと出力ラッチと出力バッファ及びプリチャージ回路が４対ずつのビット線に対応して設けられる。マット制御回路は、入力端子（コントール）からのライト制御信号を受けて、入力回路の前記ライトアンプの動作タイミング信号等を生成する。そして、図示しないリード制御部がメモリマットの反対側に配置されて、メモリマットのリード用ワード線の選択信号と、入力端子（コントール）からのリード制御信号を受けて、出力回路の前記センスアンプ、プリチャージ回路の動作タイミング信号等を生成する。同図に示した矢印は、信号の流れを示しており、ライト制御部とリード制御部とが対称的に形成されており、ライト用ワード線の選択動作と、リード用ワード線の選択動作とに要する時間をほぼ等しくすることができる。
【００２７】
図８には、図６に対応した信号の流れを説明するブロック図が示されている。前記のようにライト制御部とリード制御部とが同じ回路構成とされ、メモリマットの両側に配置されており、ライト用ワード線とリード用ワード線とがメモリマットを挟んで対称的に選択される。ＩＯ部のセンスアンプやライトアンプの選択信号も、ＩＯ部を挟んで対称的に選択信号が伝えられる。これにより、ライト動作に費やされる時間と、リード動作に費やされる時間とをほぼ同じくすることができる。
【００２８】
図９には、この発明に係る２ポートメモリを用いたシステムの一実施例のブロック図が示されている。この実施例では、２ポートメモリがキャシュメモリとして使用される。キャシュＣａｃｈｅは、ＦＢＵＳ（又はＭＢＵＳ）とＩＢＵＳに接続されるモジュールで、キャッシュコントローラＣＣＮとキャッシュメモリで構成される。ＦＢＵＳは、コマンドフェッチ用バスであり、ＭＢＵＳは、データアクセス用バスであり、このシステムではコマンドフェッチ用とデータアクセス用に２つのキャッシュＣａｃｈｅを搭載している。上記ＦＢＵＳとＭＢＵＳは、ＣＰＵ＋ＦＰＵ（中央処理ユニット＋浮動小数点演算ユニット）が接続され、ＭＢＵＳとＩＢＵＳには、メモリの代表としてフラッシュメモリＦｌａｓｈ、制御ユニットＣＢＳＣが設けられる。この制御ユニットＣＢＳＣは、図示しないユーザーメモリ（ＵＲＡＭ）、前記キャッシュＣａｃｈｅ、フラッシュメモリＦｌａｓｈのアクセスを制御する。
【００２９】
キャシュメモリは、後述するようにアドレスアレイ（又はタグアレイ）とデータアレイで構成され、その基本動作はＦＢＵＳからコマンド／アドレスを受け取り、ヒット判定を行った後に次のサイクルでデータを返すという動作を行う。キャッシュミスが生じた場合の制御は、すべてキャッシュコントローラＣＣＮにより行われる。キャシュメモリのアドレスアレイとデータアレイからの出力データは、キャッシュコントローラＣＣＮにおいて、ＦＢＵＳとＭＢＵＳのそれぞれに関して、ＣＣＮを経由するＩＢＵＳからの取り込みデータと選択される。キャッシュフィル／ライトバック時の動作は全てＣＣＮが制御する。アドレスアレイとデータアレイの各モジュールは、ＩＢＵＳとは直接接続されない。アドレスアレイとデータアレイは、１サイクルでリード（ライト前のデータ）とライト（リードデータと無関係に与えられるデータ）が可能とされる。アドレスアレイのＶ，Ｕ，ＬＲＵには、フリップフロップ回路が用いられる。これらのビットは、パワーオンリセット時及びキャッシュフラッシュ時に初期化が必要なためである。
【００３０】
制御ユニットＣＢＳＣは、前記図示しないユーザーメモリＵＲＡＭ、キャシュＣａｃｈｅ、フラッシュメモリＦｌａｓｈのアクセスを制御するものであり、特に制限されないが、バスｆｄｂ，ｍｄｂ−ｒｅａｄは、制御ユニットＣＢＳＣ、キャシュＣａｃｈｅ、フラッシュメモリＦｌａｓｈ及びユーザーメモリＵＲＡＭが共有する出力専用バスとされる。各モジュールの出力バッファをトライステート制御するのではなく、必要に応じて選択されるモジュールの出力データをＡＮＤ（アンド）論理を使って有効なデータとして上記共通バスｆｄｂ，ｍｄｂ−ｒｅａｄに載せる（出力する）ようにするものである。
【００３１】
図１０には、図９のキャシュメモリの一実施例のブロック図が示されている。この実施例では、Ｔａｇ（タグ）アレイとＤａｔａ（データ）アレイで構成される。上記タグアレイは、前記アドレスアレイと同じ意味である。この実施例では、上記ＴａｇアレイとＤａｔａアレイは、前記のような２ポートメモリで構成されて、クロックｃｌｋｉがリードクロックｃｋｒとライトクロックｃｋｗの位相が１８０°シフト（位相反転）されている。つまり、同図のようにクロックｃｌｋｉは、Ｔａｇ（タグ）アレイに対して、ライトクロックｃｋｗとして供給され、インバータ回路で反転されてリードクロックｃｋｒとして供給される。上記クロックｃｌｋｉは、Ｄａｔａアレイに対して、リードクロックｃｋｒとして供給され、インバータ回路で反転されてライトクロックｃｋｗとして供給される。
【００３２】
前記２ポートメモリは、ライト動作とリード動作においてメモリセル以外の回路を共有しない。そして、上記クロックの半サイクル中でメモリセルに対するライト動作及びリード動作が完了するようにされる。ここで、ライト動作の完了は、ライトワード線が選択されてメモリセルにデータが書き込まれるまでをいう。リード動作の完了は、リードワード線が選択されてセンスアンプが動作を開始するまでをいう。上記のように位相シフトしてリードクロックｃｋｒとライトクロックｃｋｗを供給するために、前記システムではライト期間中のリード及びリード期間中のライト動作はない。したがって、同一サイクルにおいて同一アドレスに対するリード動作とライト動作が発生しても正常に動作可能である。このような構成によって、前記引用文献１のようなアドレス比較一致検出回路やバイパス回路等が不要となるものである。前記図９のシステムでは、上記のようなキャシュメモリを用いることにより、１サイクル中に同一アドレスに対するリード後ライト動作を行い、ＣＰＵからのアクセス効率を高めてシステムの処理能力を向上させることができる。
【００３３】
図１１には、この発明に係るキャシュメモリのアクセスパスの説明図が示されている。クロックｃｌｋｉに同期して、ＣＰＵからアドレスアレイＣＡＡとデータアレイＣＤＡに対してアドレス信号が供給される。クロックｃｌｋｉの半周期（ａ）の後に、アドレスアレイＣＡＡの選択動作が行われる。更に半周後（ｂ）では、アドレスアレイＣＡＡの出力信号が取り出されるとともに、データアレイＣＡＤの読み出しが行われる。上記アドレスアレイＣＡＡの出力信号によりヒット判定を行い、ＣＣＮＴを通してデータアレイＣＡＤの読み出しデータがＣＰＵに伝えられる。これのようにして、アドレスアレイＣＡＡとデータアレイＣＤＡのクロックを１８０°位相シフトして動作させることにより、コマンド／アドレスを受け取り、ヒット判定を行った後に次のサイクルでデータを返すという動作が行われる。
【００３４】
図１２には、この発明が適用されるマイクロコンピュータユニット（以下、マイコンＬＳＩという）の様なデータ処理装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。
【００３５】
上記マイコンＬＳＩは、特に制限されないが、ＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けた以下のような周辺回路が搭載されている。
【００３６】
内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。上記メモリＸＹＭＥＭとして、前記図１のようなＳＲＡＭが用いられる。
【００３７】
上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、図示しない外部のメモリＬＳＩ等と接続される。
【００３８】
Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。このＬバスが、前記図９のＦＢＵＳ，ＭＢＵＳに対応している。
【００３９】
上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ2 ＣコントローラＩ2 Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。特に制限されないが、上記多機能インターフェイスＭＦＩに上記図１のクロック同期通信モジュールが用いられる。
【００４０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、書き込み系やカラム選択スイッチを設けるようにしてもよい。１つのセンスアンプに対応して設けられるリード用ビット線対の数は、前記のように４以外８等のように種々の実施形態とすることができる。これに対応してライト系も同様にされる。上記のような２ポートメモリは、キャシュメモリの他に種々用途に適用できる。この発明は、半導体記憶装置とその使用方法に広く利用できる。
【図面の簡単な説明】
【００４１】
【図１】この発明に係る半導体記憶装置のメモリアレイ部の一実施例を示す回路図である。
【図２】図１のリード用ビット線に対応したカラム選択部の一実施例を示す概略レイアウト図である。
【図３】この発明の課題を説明するための波形図である。
【図４】図１の実施例回路の動作の一例を示す波形図である。
【図５】この発明に係る２ポートメモリの一実施例を示すブロック図である。
【図６】この発明に係る２ポートメモリの一実施例を示す概略レイアウト図である。
【図７】図６のライト制御部の一実施例を示すブロック図である。
【図８】図６に対応した信号の流れを説明するブロック図である。
【図９】この発明に係る２ポートメモリを用いたシステムの一実施例を示すブロック図である。
【図１０】図９のキャシュメモリの一実施例を示すブロック図である。
【図１１】この発明に係るキャシュメモリのアクセスパスの説明図である。
【図１２】この発明が適用されるマイクロコンピュータユニットの一実施例を示すブロック図である。
【符号の説明】
【００４２】
ＲＢＴ，ＲＢＢ…リード用ビット線対、ＷＢＴ，ＷＢＢ…ライト用ビット線対、ＲＷＬ…リード用ワード線、ＷＷＬ…ライト用ワード線、ＣＲＴ，ＣＲＢ…リード用共通ビット線、ＣＷＴ，ＣＷＢ…ライト用共通ビット線、ＷＡＴ，ＷＡＢ…ライトアンプ、ＰＣ…プリチャージ回路、Ｑ１〜Ｑ２２…ＭＯＳＦＥＴ、
ＣＰＵ…中央処理装置、ＤＳＰ…データシグナルプロセッサ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ2 Ｃ…Ｉ2 Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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