(57)【要約】【課題】電気的特性が良好で、かつ高信頼性のＴＦＴを作製する。【解決手段】基板上に、ＳｉＨ４とＮ２Ｏを用いて絶縁膜を形成し、絶縁膜上に半導体膜を形成し、半導体膜上に、ＳｉＨ４とＮ２Ｏを用いてゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成することにより、電気的特性が良好で、かつ高信頼性のＴＦＴを作製することを可能にする。また、このようなＴＦＴを用いた半導体装置の信頼性を向上させることができる。【選択図】なし【特許請求の範囲】
【請求項１】
基板上に、ＳｉＨ４とＮ２Ｏを用いて絶縁膜を形成し、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜上に、ＳｉＨ４とＮ２Ｏを用いてゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に、ＳｉＨ４とＮ２ＯとＮＨ３を用いて第１の絶縁膜を形成し、
前記第１の絶縁膜上にＳｉＨ４とＮ２Ｏを用いて第２の絶縁膜を形成し、
前記第２の絶縁膜上に半導体膜を形成し、
前記半導体膜上に、ＳｉＨ４とＮ２Ｏを用いてゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項２において、前記第２の絶縁膜の表面を大気に曝さずに、前記第２の絶縁膜表面に接して、前記半導体膜を成膜することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記基板はガラス基板であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記ゲート電極は、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ、Ａｌから選ばれた元素を主成分とする導電性材料や、リンを含有するシリコンや、シリサイドの単層膜あるいは積層膜でなることを特徴とする半導体装置の作製方法。
【請求項６】
基板上のＳｉ、Ｏ、Ｎ、Ｈを含む絶縁膜と、
前記絶縁膜上の半導体膜と、
前記半導体膜上のＳｉ、Ｏ、Ｎ、Ｈを含むゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを有することを特徴とする半導体装置。
【請求項７】
基板上のＳｉ、Ｏ、Ｎ、Ｈを含む第１の絶縁膜と、
前記第１の絶縁膜上のＳｉ、Ｏ、Ｎ、Ｈを含む第２の絶縁膜と、
前記第２の絶縁膜上の半導体膜と、
前記半導体膜上のＳｉ、Ｏ、Ｎ、Ｈを含むゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを有し、
前記第１の絶縁膜は、前記第２の絶縁膜よりＮ濃度が高いことを特徴とする半導体装置。
【請求項８】
基板上のＳｉ、Ｏ、Ｎ、Ｈを含む絶縁膜と、
前記絶縁膜上の半導体膜と、
前記半導体膜上のＳｉ、Ｏ、Ｎ、Ｈを含むゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを有し、
前記半導体膜は、チャネル形成領と、ソースおよびドレイン領域と、前記チャネル形成領と前記ソースおよびドレイン領域との間に低濃度不純物領域とを有し、
前記低濃度不純物領域は、前記ゲート電極と重なる領域を有することを特徴とする半導体装置。
【請求項９】
基板上のＳｉ、Ｏ、Ｎ、Ｈを含む第１の絶縁膜と、
前記第１の絶縁膜上のＳｉ、Ｏ、Ｎ、Ｈを含む第２の絶縁膜と、
前記第２の絶縁膜上の半導体膜と、
前記半導体膜上のＳｉ、Ｏ、Ｎ、Ｈを含むゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを有し、
前記半導体膜は、チャネル形成領と、ソースおよびドレイン領域と、前記チャネル形成領と前記ソースおよびドレイン領域との間に低濃度不純物領域とを有し、
前記低濃度不純物領域は、前記ゲート電極と重なる領域を有し、
前記第１の絶縁膜は、前記第２の絶縁膜よりＮ濃度が高いことを特徴とする半導体装置。
【請求項１０】
請求項６乃至９のいずれか一において、前記基板はガラス基板であることを特徴とする半導体装置。
【請求項１１】
請求項６乃至１０のいずれか一において、前記ゲート電極は、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ、Ａｌから選ばれた元素を主成分とする導電性材料や、リンを含有するシリコンや、シリサイドの単層膜あるいは積層膜でなることを特徴とする半導体装置。
【請求項１２】
請求項６乃至１１のいずれか一に記載の前記半導体装置を用いた電子機器。
【請求項１３】
請求項１２に記載の前記電子機器は、パーソナルコンピュータ、ビデオカメラ、モバイルコンピュータ、ゴーグル型ディスプレイ、記録媒体を用いるプレーヤー、デジタルカメラ、フロント型プロジェクター、リア型プロジェクター、携帯電話、携帯書籍またはディスプレイであることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタでなる回路を有する半導体装置と、作製方法に関し、特に、基板と薄膜トランジスタの活性層を隔てる絶縁膜に関するものである。
【０００２】
このような、絶縁膜としては、基板全面に形成される下地膜や、ボトムゲート型（代表的には、逆スタガー型）の薄膜トランジスタのゲート絶縁膜である。本発明は、薄膜トランジスタの劣化を防止するために好適な下地膜やゲート絶縁膜に関する。
【０００３】
本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。更に本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【背景技術】
【０００４】
近年、液晶ディスプレイの大型化、低価格化のため、特にＯＡ機器の分野ではＣＲＴにかわって、液晶ディスプレイが市場を拡大している。
【０００５】
液晶ディスプレイに使用される薄膜トランジスタ（ＴＦＴ、Thin Film Transistor）を多結晶シリコンにより製造することで、同一基板に画素マトリクス回路とドライバ回路を作製できる。更に微細加工が可能なため、高開口率化が可能になり、また高精細な表示も可能になった。
【０００６】
液晶ディスプレイのより一層の低価格化を実現するため、基板としてガラス基板を用いることが要求されており、このため、６００〜７００℃以下のプロセス温度でＴＦＴを作製する技術が鋭意研究されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ガラス基板にはＮａ+ 等の不純物イオンが多く含まれているため、ガラス基板表面に酸化シリコンや窒化シリコン等の下地膜を成膜して、不純物イオンが半導体膜に侵入しないようにする必要がある。
【０００８】
ゲート電極により電圧が印加されると、活性層に電界が形成されるため、ガラス基板中の不純物イオンが活性層へと引き寄せられる。この結果、不純物イオンが下地膜やゲート絶縁膜を抜けてゲート絶縁膜や活性層に侵入してしまうと、電気的な特性が変動し経時的な信頼性を保証できなくなってしまう。
【０００９】
特に、トップゲート型ＴＦＴの場合には、チャネルが形成される領域が下地膜に接しているため、下地膜の膜質はＴＦＴの特性に大きく影響する。
【００１０】
液晶パネルの作製工程において、通常、下地膜やゲート絶縁膜を形成するには、プラズマＣＶＤが使用されている。これはプロセス温度が３００〜４００℃と低く、スループットが良く、大面積に成膜可能なためである。
【００１１】
また、通常、下地膜としては窒化シリコン（ＳｉＮx ）や酸化シリコン（ＳｉＯx ）が用いられている。窒化シリコン（ＳｉＮx ）膜は不純物イオンのブロッキング効果が高いことが知られているが、トラップ準位が多くＴＦＴの特性に問題となる。酸化シリコンは窒化シリコンよりもバンドギャップが広く絶縁性に優れ、トラップ準位が低いという長所がある。しかし、水分が吸着しやすく、また不純物イオンのブロッキング効果が低い。
【００１２】
また、液晶パネルの作製工程では、ＴＦＴを作製するために多くの膜を積層しているが、膜ごとの内部応力が異なるため、内部応力の相互作用により、ＴＦＴのしきい値などの電気特性が変動し、場合によって基板が反ったり、膜が剥離するという問題が生ずる。
【００１３】
工程には、非晶質シリコンの結晶化というようなガラス基板の歪み点に近い温度で加熱する処理があるが、ガラス基板は加熱処理により収縮する。このため、内部応力の緩和のためにはガラス基板上に作製される絶縁膜の内部応力は引っ張り応力であることが望ましいと考える。
【００１４】
本発明では、基板からの不純物をブロッキングし、かつ内部応力の問題を解消しうる絶縁膜を提供し、ＴＦＴの信頼性を向上することを目的とする。
【課題を解決するための手段】
【００１５】
上述の問題点を解消するために、本発明は基板と活性層を構成する半導体膜とを隔てる絶縁膜として、酸窒化シリコン（ＳｉＯx Ｎy ）層を少なくとも含む絶縁膜を基板上に形成する。
【００１６】
酸窒化シリコン層を成膜することにより、膜のブロッキング効果を向上し、かつ基板の収縮による影響を緩和して、熱ストレスの耐性を向上させる。
【００１７】
このために、酸化シリコン膜の窒素含有量を増やすことで、不純物のブロッキングと水の吸着防止を実現し、かつ基板の収縮を相殺するために、asdepo状態かつ加熱処理後にも引っ張り応力を示す酸窒化シリコン膜とする。
【００１８】
このような特性を備えるには、酸窒化シリコン膜の組成に適当な範囲があり、本発明はそれを見いだしたものであり、酸窒化シリコン膜のＳｉの濃度に対するＮの濃度比、Ｎの組成比／Ｓｉの組成比は０．３〜１．６であり、好ましくは０．６〜１．４である。
【００１９】
Ｎの組成比同様、Ｏの組成比にも適当な範囲があり、酸窒化シリコン層のＳｉの濃度に対するＯの濃度比、即ちＯの組成比／Ｓｉの組成比は０．１〜１．７、より好ましくは０．２〜１．０である。
【００２０】
また、酸窒化シリコン層はＣＶＤ法で成膜した場合には、Ｓｉ、Ｏ、Ｎだけでなく、原料ガスに含まれるＨを組成に含む。Ｎ、Ｏ濃度だけでなくＨ濃度を反映した物性の１つとして屈折率が挙げられる。本発明では酸窒化シリコン膜はＮ濃度／Ｓｉ濃度が上記の範囲にあって、かつ波長６２３．８nmに対する屈折率が１．５〜１．８、好ましくは１．７〜１．８が望ましい。
【００２１】
Ｎの組成比が大きくなると膜の密度が大きくなると共に、屈折率が大きくなるが、Ｈの含有量が多くなると膜の密度が下がり屈折率が小さくなる傾向があった。
このためＮの組成比（濃度）とＨ組成比（濃度）のバランスから、その屈折率は上記の範囲とする。
【００２２】
本発明の酸窒化シリコン層を成膜するにはプラズマＣＶＤ、減圧ＣＶＤ、ＥＣＲＣＶＤ等のＣＶＤ法を用いればよい。原料ガスにＳｉＨ4 、Ｎ2 Ｏ、ＮＨ3 を用いる。Ｓｉ源としてＳｉＨ4 （モノシラン）の代わりに、Ｓｉ2 Ｈ6 （ジシラン）を用いることもできる。ＮＨ3 （アンモニア）はＮ2 Ｏ（亜酸化窒素）の窒化する効果を補うものであり、ＮＨ3 を添加することにより酸窒化シリコン層の窒素濃度を高めることができる。ＮＨ3 の代わりにＮ2 を用いることができる。また、Ｎ2 ＯはＯ源でもある。Ｏ源としてはＯ2 又はＯ3 を用いることができる。
酸窒化シリコン層の製膜において、Ｓｉ、Ｏ、Ｎ、Ｈの組成比（濃度）の制御は原料ガスの流量、基板温度、圧力、ＲＦパワー、電極間隔を調節することで行う。
【００２３】
更に、本発明においては、不純物のブロッキング効果をより高めるには、酸窒化シリコン層を基板表面に接して形成することが望ましい。
【００２４】
本発明の酸窒化シリコン層は窒素濃度が比較的高いため、酸化シリコンと比べて固定電荷が多くなり、絶縁性が低くなっている。そのため、酸窒化シリコン層表面に直接活性層を形成すると、酸窒化シリコン層と活性層との界面でトラップ準位が形成されやすい。
【００２５】
そこで、本発明ではトラップ準位の形成を避け、かつ耐圧性を高めるために、活性層と基板との間に、酸窒化シリコン層と酸窒化シリコン層よりも窒素濃度の低いＳｉ、Ｏを含む絶縁層を少なくとも形成する。
【００２６】
この構成においても、酸窒化シリコン層を基板表面に接して形成し、酸窒化シリコン層と活性層との間にＳｉ、Ｏを含む絶縁層を形成することが望ましい。Ｓｉ、Ｏを含む絶縁膜層表面に接して活性層を形成する場合には、Ｓｉ、Ｏを含む絶縁層表面を大気雰囲気に曝さないようにして、活性層を構成する半導体膜を連続的に成膜することが好ましい。これによって、絶縁層と活性層との界面の汚染を防止できるので、ＴＦＴの特性を制御するのに好ましい。
【００２７】
Ｓｉ、Ｏを含む絶縁層としては、酸化シリコン又は酸窒化シリコンが挙げられる。これらの膜の成膜方法にはプラズマＣＶＤ、減圧ＣＶＤ、ＥＣＲＣＶＤ等のＣＶＤ法を用いればよい。原料ガスにシリコン源としてＴＥＯＳ等の有機シランを、酸素源としてＯ2 またはＯ3 を用いる。また、シリコン源として、ＳｉＨ4 （モノシラン）又はＳｉ2 Ｈ6 （ジシラン）等の無機シランを用い、酸素源としてＯ2 やＯ3 、Ｎ2 Ｏを用いることができる。
【００２８】
酸素源として、酸素及び窒素を含有するガス、例えばＮ2 Ｏを用いると、絶縁層はＳｉ、ＯだけでなくＮを含むこととなるが、Ｓｉの濃度に対するＮの濃度比（Ｎの組成比／Ｓｉの組成比）は０．１以上０．８以下にする。具体的には、窒素濃度は２×１０20atoms/cm3以下にする。Ｓｉ、Ｏを含む絶縁膜の組成の制御は原料ガスの種類、流量、基板温度、圧力、ＲＦパワー、電極間隔を調節することで行う。
【００２９】
本発明において、活性層を形成する膜として成膜される半導体膜は非単結晶半導体膜であり、非晶質半導体膜、微結晶を有する非晶質半導体、結晶質半導体膜である。結晶性半導体膜とは微結晶半導体膜、多結晶半導体膜である。半導体としては、シリコン、ゲルマニウム、シリコンゲルマニウム、化合物半導体が用いられる。また、非晶質半導体膜、微結晶を有する非晶質半導体膜、微結晶半導体膜を成膜した場合には、熱処理、レーザ照射により結晶性を向上させて、活性層に用いることが望ましい。
【００３０】
また、絶縁性基板にはガラス基板、ＰＥＴ等のプラスチック基板、石英基板、結晶性ガラス（セラミック）基板が用いられる。
【発明の効果】
【００３１】
本発明は基板表面に形成される酸窒化シリコン膜のＳｉ、Ｏ、Ｎの組成比を制御することにより、電気的特性が良好で、かつ高信頼性のＴＦＴを作製することを可能にする。またこのようなＴＦＴを用いた半導体装置の信頼性も向上させることができる。
【発明を実施するための最良の形態】
【００３２】
図１〜５を用いて本発明の実施の形態を説明する。
【００３３】
〔実施形態１〕  本実施形態では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ回路の作製工程を説明する。本発明の絶縁膜をトップゲート型の下地膜に用いた実施形態を説明する。合わせて、本発明に至る過程を説明する。
【００３４】
以下に、図１、図２を用いて、本実施形態の作製工程を説明する。また、本実施形態では、４つの条件を設定し、ＴＦＴの劣化を抑制するのに好適な下地膜の組成を調べた。
【００３５】
〈下地膜／半導体膜形成工程〉  ガラス基板１００として５インチの１７３７ガラス基板（コーニング社製）を用いる。ガラス基板１００全表面に接して下地膜１０１を形成する。下地膜１０１は絶縁層１０１ａと１０１ｂの積層膜でなる。
本実施形態では絶縁層１０１ａの成膜条件と、絶縁層１０１ａの熱処理工程の有無により、ＴＦＴの特性の変化を調べるため、４つの異なる条件を設定した。ここでは、条件の異なる基板を基板-1、基板-2のように区別する。図３に、各基板の絶縁層１０１ａ、１０１ｂの原料ガスとその流量、絶縁層１０１ａに対する熱処理の有無を記している。
【００３６】
［絶縁層１０１ａの形成］  図１（Ａ）参照プラズマＣＶＤ法により、ガラス基板１００に接して酸窒化シリコンでなる絶縁層１０１ａを成膜する。
【００３７】
基板-1、-2はＳｉＨ4 とＮ2 Ｏを原料ガスに用いて酸窒化シリコン膜を成膜した。基板-3、-4は原料ガスにＳｉＨ4 、Ｎ2 Ｏ、ＮＨ3 を用い、酸窒化シリコン膜を成膜した。各原料ガスのガス流量は表１に示した。その他の条件は基板-1〜-4で共通であり、基板温度４００℃、圧力０．３Torr、ＲＦ出力３００Ｗである。
また、各基板の絶縁層１０１ａの厚さは２００nmとした。
【００３８】
図３に、各基板-1〜-4の酸窒化シリコンでなる絶縁層１０１ａの組成比および屈折率を示した。組成比はＲＢＳ（ラザフォード後方散乱分析法）で測定した。
【００３９】
［絶縁層１０１ａの熱処理］
基板-1のみ、絶縁層１０１ａを６４０℃で加熱し、４時間かけて温度を下げた。
【００４０】
以降の工程は基板-1〜-4に共通である。
【００４１】
〈絶縁層１０１ｂと非晶質シリコン膜連続成膜〉  図１（Ｂ）参照絶縁層１０１ａ表面に接して、酸化シリコン膜でなる絶縁層１０１ｂを成膜する。そして、絶縁層１０１ｂの表面を大気に曝さずに非晶質シリコン膜１０２を成膜する。成膜装置として、絶縁層１０１ｂの成膜用チャンバーと、シリコン膜１０２の成膜用のチャンバーを備えたマルチチャンバー型のプラズマＣＶＤ装置を用いた。
【００４２】
絶縁層１０１ｂの原料ガスはＴＥＯＳ（流量１０sccm）、Ｏ2 （流量５０sccm）
であり、成膜時の基板温度は４００℃、圧力は０．３Torr、ＲＦ出力は３００Ｗとした。成膜される酸化シリコン膜の厚さは１５nmとした。
【００４３】
非晶質シリコン膜１０２の原料ガスはＳｉＨ4 （流量１００sccm）であり、厚さ５５nmに成膜した。成膜時の基板温度は３００℃、圧力は０．５Torr、ＲＦ出力は２０Ｗとした。
【００４４】
〈非晶質シリコン膜結晶化〉  図１（Ｃ）参照非晶質シリコン膜にＫｒＦエキシマレーザ（波長２４８nm）を照射して多結晶化し、多結晶シリコン膜１０３を形成した。照射雰囲気は大気とし、基板温度は室温とした。エキシマレーザ光は被照射面で線状になるよう光学系によって成形し、線状ビームを走査しながら照射した。照射エネルギー密度は３５０〜４００mJ/cm2 の範囲で調節した。
【００４５】
非晶質シリコン膜１０２に線状エキシマレーザビームが照射されると、その箇所が瞬時に溶融され、凝固する過程で再結晶化される。なお、レーザ照射前に、基板１００を５００℃の温度で６０分加熱して、非晶質シリコン膜１０２内の水素を気相中に放出させた。
【００４６】
〈活性層、ゲート絶縁膜の形成〉  図１（Ｃ）参照多結晶シリコン膜１０３上にフォトレジストパターンを形成し、ドライエッチングによって多結晶シリコン膜を島状にパターニングし、活性層１０４、１０５を形成した。ドライエッチングにはエッチングガスにＣＦ4 とＯ2 を用い、それぞれ流量をＣＦ4 は５０sccm、Ｏ2 は４５sccmとした。
【００４７】
ゲート絶縁膜１０６として、プラズマＣＶＤ装置において酸窒化シリコン膜を１５０nmの厚さに成膜する。原料ガスにＳｉＨ4、Ｎ2 Ｏを用いた。ＳｉＨ4 の流量は４sccmとし、Ｎ2 Ｏは４００sccmとした。成膜時の圧力は０．３Torr、基板温度は４００℃、ＲＦ出力は２００Ｗとした。
【００４８】
〈ゲート配線の形成〉  図１（Ｅ）参照スパッタ装置によって、ゲート絶縁膜１０６上に、アルミニウム膜を４００nmの厚さに成膜した。ターゲットにＳｃを混入して、アルミニウム膜にＳｃを０．１８重量％程度添加した。
【００４９】
アルミニウム膜表面を陽極酸化して、図示しない陽極酸化膜を形成した。この陽極酸化工程では、３重量％の酒石酸を含むエチレングリコール溶液中で、アルミニウム膜を陽極に、白金を陰極にして、この電極間に１０Ｖの電圧を印加した。
この工程で形成される陽極酸化膜は１nm程度であって、表面に形成されるフォトレジストの密着性を向上させることを目的とする。陽極酸化工程終了後、フォトレジストパターン（図示せず）を形成し、アルミニウム膜をウエットエッチングによってパターニングし、ゲート配線１０７を形成した。図ではゲート配線１０７はＴＦＴごとに分断されているが、ｎチャネル型、ｐチャネル型ＴＦＴで共通である。
【００５０】
〈陽極酸化工程〉  図２（Ａ）参照  ゲート配線のパターニングに用いたフォトレジストパターンを残した状態で陽極酸化を行う。この陽極酸化工程は電界溶液に３重量％のシュウ酸溶液を用い、陽極と陰極間の電圧を８Ｖとした。この結果、ゲート配線１０７の側面に多孔質の陽極酸化膜１０８が形成される。
【００５１】
フォトレジストパターンを除去した後、３重量％酒石酸を含有するエチレングリコール溶液を電解溶液に用いて陽極酸化を再び行い、緻密なバリア型陽極酸化膜１０９を形成した。この陽極酸化工程では、多孔質の陽極酸化膜１０８中へも電解溶液が侵入して、陽極酸化膜１０９で被覆されたゲート配線１０７を形成することができる。
【００５２】
〈リンのドーピング〉  図２（Ｂ）参照ゲート配線１０７、陽極酸化膜１０８をエッチングマスクして、ゲート絶縁膜１０６をパターニングした。しかる後、多孔質の陽極酸化膜１０７を除去した。そして、ｎチャネル型ＴＦＴのソース領域、ドレイン領域を形成するために、リン（Ｐ）を活性層１０５にドーピングする。
【００５３】
イオンドーピング装置によって、リンを２回のドーピング工程によって添加した。ドーピングガスにはＨ2 で５％に希釈したＰＨ3 を使用した。１回目のドーピング条件は加速電圧９０kV、ＲＦ出力５Ｗ、設定ドーズ量は１．２×１０13ions/cm2とし、高加速電圧、低ドース量とする。２回目は加速電圧１０kV、ＲＦ出力２０Ｗ、設定ドーズ量は５×１０14ions/cm2とし、低加速電圧、高ドーズ量とした。
【００５４】
このドーピング工程では、ゲート絶縁膜１０６、ゲート絶縁膜１０７の有無により活性層１０４、１０５に添加されるリンの濃度が変化し、活性層１０４、１０５には、チャネル形成領域１１０、１１７、ｎ+ 型の高濃度不純物領域１１２、１１３、１１８、１１９、ｎ- 型の低濃度不純物領域１１４、１１５、１２０、１２１、自己整合的に形成される。ｎチャネル型ＴＦＴの活性層において、ｎ+ 型の高濃度不純物領域１１２、１１３はソース、ドレイン領域に相当する。
ｎ-型、ｎ+型は共にｎ型の導電性を表し、前者が後者よりリンの濃度が低いことを示している。 
【００５５】
〈ボロンのドーピング〉  図２（Ｃ）参照ｎチャネル型ＴＦＴの活性層１０５をフォトレジストパターンPR1で覆い、ドーピング装置によって半導体層１０５にボロンを添加して、ｐ型のソース、ドレイン領域を形成する。ドーピングガスにＨ2 で５％に希釈したＢ2 Ｈ6 を用いた。
ここでは、条件の異なるドーピング工程を２回行った。１回目のドーピングでは加速電圧７０kV、ＲＦ出力５Ｗ、設定ドーズ量は６×１０14ions/cm2とした。２回目のドーピングでは、加速電圧１０kV、ＲＦ出力２０Ｗ、設定ドーズ量は１．３×１０15ions/cm2とした。
【００５６】
この結果、活性層１０４には、チャネル形成領域１２３、ｐ+ 型の高濃度不純物領域１２４、１２４、ｐ- 型の低濃度不純物領域１２６、１２７が自己整合的に形成される。そして、活性層１０４、１０５にレーザ光を照射して、ドーピングしたリン、ボロンを活性化した。レーザ光源にはＫｒＦエキシマレーザ（波長２４８nm）を用いた。活性化工程では、基板温度を室温に、雰囲気は大気とした。
ｐ-型 、ｐ+型は共にｐ型の導電性を表し、前者が後者よりボロンの濃度が低いことを示している。 
【００５７】
〈層間絶縁膜、配線の形成〉  図２（Ｄ）参照層間絶縁膜１２８として、プラズマＣＶＤ装置を用いて窒化シリコン膜と酸化シリコン膜との２層の絶縁膜を成膜した。先ず原料ガスにＳｉＨ4、ＮＨ3 、Ｎ2 を用い、基板温度３２５℃、圧力０．７Torr、ＲＦ出力３００Ｗで窒化シリコン膜を厚さ２５nmに成膜した。次に、原料ガスにＴＥＯＳ（テトラエトキシシラン）、Ｏ2 を用い、基板温度３００℃、圧力１．０Torr、ＲＦ出力２００Ｗで、酸化シリコン膜を９４０nmの厚さに成膜した。
【００５８】
層間絶縁膜１２８に活性層１０４、１０５に達するコンタクトホールを開口した。ソース／ドレイン配線を構成する導電膜として、厚さ５０nmのチタン（Ｔｉ）
膜、厚さ４００nmアルミニウム（Ａｌ）膜でなる積層膜をスパッタ装置で連続成膜した。アルミニウム膜にはシリコン（Ｓｉ）が２重量％添加されている。チタン膜／アルミニウム膜でなる積層膜をパターニングして、ソース配線１２９、１３０とドレイン配線１３１をそれぞれ形成した。
【００５９】
最後に、水素雰囲気で基板温度３００℃で１２０分加熱して、水素化処理を行った。水素化処理によって、活性層１０４、１０５中の欠陥や不対結合手が電気的に中和される。
【００６０】
以上の工程を経て形成されたＴＦＴの特性を基板ごとに初期特性を測定し、その後にＢＴ試験を行い、特性の劣化を調べた。ＢＴ試験のストレス条件は、基板温度１５０℃、試験時間１時間、ドレイン電圧VD＝０Ｖ、ソース電圧VS＝０Ｖ、ゲート電圧VG＝２０Ｖ（ｎチャネル型）、−２０Ｖ（ｐチャネル型）とした。また、測定対象としたＴＦＴのチャネル長Ｌ、チャネル幅Ｗの実測値は、ｎチャネル型、ｐチャネル型ともＬ＝５．６μm、Ｗ＝７．５μmである。
【００６１】
図４は、各基板のドレイン電流ID−ゲート電圧VG特性カーブである。縦軸は対数（log）スケールとなっている。実線がＢＴ試験前のデータであり、点線がＢＴ試験後のデータである。また、ｎチャネル型ＴＦＴのデータはドレイン電圧VDが１Vの場合であり、ｐチャネル型ＴＦＴでは、ドレイン電圧VDを−１Vとした。
【００６２】
図５はＢＴ試験によるＴＦＴの特性の変化を示すグラフ図である。図５（Ａ）には、ゲート電圧VGIDminの変化を示した。ゲート電圧VGIDminとは、しきい電圧値Ｖthと同様に、ID−VG特性カーブから算出した値である。図５（Ｃ）に示すように、ドレイン電流IDをlogスケールとした特性カーブに対する接線のうち、傾きの絶対値が最大となる接線において、特性カーブのドレイン電圧IDが最小値をとるときのゲート電圧の値である。
【００６３】
図５（Ａ）のデータは、ＢＴ試験前後のゲート電圧VGIDminの変化を示し、試験前の値VGIDminと試験後の値VGIDmin’の差分△VGIDmin＝VGIDmin’−VGIDminである。
なお、基板-3において、ｎチャネル型（L/W=5.6/7.5μm）の場合の△VGIDminは0.007とごく小さいため、グラフに現れていない。
【００６４】
図５（Ｂ）には、カットオフ電流Icutの桁数の変化を示す。カットオフ電流Icutとは、図５（Ｃ）に示すように、ID−VG特性カーブにおいて、ゲート電圧VGが０Vの時のドレイン電流IDの値で定義する。カットオフ電流Icutが小さいほど、低消費電力が実現できる。
【００６５】
図５（Ｂ）のデータは、試験前の値をIcutとし、試験後の値をIcut'とした場合に、log（Icut'-Icut）から算出した値である。
【００６６】
図４、図５のデータから、ＴＦＴの特性の変化が少ないのは、基板-3、基板-4であることは容易に分かる。図４（Ｅ）〜（Ｈ）に示すように、基板-3、-4の特性カーブではサブスレッショルド領域の変動は、少なく、ｎチャネル型ＴＦＴでは殆ど変化していない。。
【００６７】
一方、基板-2では、図４（Ｃ）、（Ｄ）の特性カーブをみるとサブスレッショルド領域の変動が著しく大きく、熱処理をすることより（基板-1の場合に対応、図４（Ａ）、（Ｂ）参照）、劣化が改善される。
【００６８】
また、図５に示した△VGIDmin及び△Icutの変動が少ないほど劣化がないことを示し、ＴＦＴの信頼性が高いことを意味する。基板-3、-4では、ｎチャネル型ＴＦＴの△VGIDmin、△Icutが非常に小さく、従来劣化が問題となっているｎチャネル型ＴＦＴの信頼性が非常に改善されている。
【００６９】
他方、ｐチャネル型ＴＦＴの△VGIDmin、△Icutはｎチャネルと比べて、若干大きいが、図４（Ｆ）、（Ｈ）のID−VG特性カーブを見ても分かるとおり、ノーマリーオフ側にシフトしているため、ノーマリーオン側にシフトしている場合に比べて、動作上の問題がないと考えられる。
【００７０】
ノーマリーオフ側にシフトしているとは、カットオフ電流Icutが小さくなる側にシフトしていることを意味する。ノーマリーオン側にシフトしているとはIcut電流が増加する方向のシフトを意味する。
【００７１】
基板-1、-2ではｎチャネル型、ｐチャネル型ＴＦＴとも、ノーマリーオン側にシフトしており、このことからも基板-3、-4のＴＦＴの信頼性が高いことが理解できる。
【００７２】
以上のことから、熱処理をしない絶縁層１０１ａを用いても、ＴＦＴの劣化をなくすには、絶縁層１０１ａを構成する酸窒化シリコンの組成に適当な範囲があることが理解できる。少なくとも、基板-1、-2よりも窒素の含有量を高くする必要があり、酸素の含有量は小さくすることが必要になる。
【００７３】
基板-1、-2の絶縁層１０１ａでは、Ｎ濃度／Ｓｉ濃度が０．２２であり、Ｏ濃度／Ｓｉ濃度は１．８６であった。asdepo、加熱処理後でも内部応力は圧縮応力であった。
【００７４】
基板-3では、絶縁層１０１ａのＮ濃度／Ｓｉ濃度は０．７３であり、Ｏ濃度／Ｓｉ濃度は０．８０であった。asdepo、加熱処理後でも内部応力は引っ張り応力であった。
【００７５】
基板-4の絶縁層１０１ａのＮ濃度／Ｓｉ濃度は１．２８であり、Ｏ濃度／Ｓｉ濃度は０．１７であった。asdepo、加熱処理後でも内部応力は引っ張り応力であった。
【００７６】
上記のＳｉの濃度に対するＮ、Ｏ濃度比は図３に示したＲＢＳ測定した組成比を算出した値である。
【００７７】
上述したように、絶縁層１０１ａが引っ張り応力を示すようにＮ、Ｏの濃度を調節する必要がある。ＴＦＴの劣化が防止でき、かつ絶縁層１０１ａが引っ張り応力を示すようにするには、絶縁層１０１ａ（酸窒化シリコン層）は、Ｎ濃度／Ｓｉ濃度が０．３〜１．６に、より好ましくは０．６〜１．４になるようにする。
またＯ濃度／Ｓｉ濃度は０．１〜１．７に、より好ましくは０．１〜１．０になるようにする。
【００７８】
なお、基板-4よりも絶縁層１０１ａの成膜時にＮＨ3 の流量を大きくした場合、半導体膜を成膜した後に基板を６００℃程度の温度で数時間加熱した場合、膜の剥離が観察されため、６００℃程度で長時間加熱する工程が有る場合には、Ｎ濃度／Ｓｉ濃度の上限は１．３とするのが好ましく、Ｏ濃度／Ｓｉ濃度の下限は０．２とすることが好ましい。
【００７９】
また、各基板の絶縁層１０１ａの窒素濃度をＳＩＭＳで測定した値は、基板-1、-2の窒素濃度は２×１０20atoms/cm3 であり、基板-3では、窒素濃度は８×１０21atoms/cm3 であった。よって、絶縁層１０１ａの窒素濃度は、Ｎの組成比が上記の範囲にあって、２×１０20atoms/cm3 よりも高くし、より好ましくは１×１０21atoms/cm3 以上にする。
【００８０】
また、上記のＮ、Ｏの組成比だけでなく、組成全体を反映した物性として屈折率があるが、図３に示したように、波長６２３．８nmに対する絶縁膜層１０１ａの屈折率が１．５〜１、８なるように、より好ましくは１．７〜１．８なるように、成膜条件を調節する。
【００８１】
本実施形態では、下地膜１０１に酸窒化シリコン層（１０１ａ）とＳｉ、Ｏを含む絶縁層（１０１ｂ）とを有する絶縁膜を適用したが、下地膜に適用する場合には、酸窒化シリコン層１０１ａの膜厚は５０〜２００nmとすればよい。またＳｉ、Ｏを含む絶縁層１０１ｂの膜厚は１０〜３００nmとし、より好ましくは１０〜５０nmとすればよい。
【００８２】
本実施形態の絶縁層１０１ａ、１０１ｂでなる絶縁膜は、基板の表面全面に形成される下地膜の他に、ボトムゲート型ＴＦＴのゲート絶縁膜にも適用することができる。この場合には、酸窒化シリコン層１０１ａの膜厚は５０〜１００nmとし、Ｓｉ、Ｏを含む絶縁層１０１ｂの膜厚は５０〜１００nmとし、下地膜に適用する場合よりも耐圧性がより高まるようにする。
【００８３】
［実施形態２］  実施形態１では、Ｓｉ、Ｏを含む絶縁層１０１ｂとして、ＴＥＯＳとＯ2 を用いて酸化シリコン膜で形成したが、酸窒化シリコン膜で形成することもできる。この場合には、原料ガスにＳｉＨ4 とＮ2 Ｏを用いて酸窒化シリコン膜を形成してもよい。
【００８４】
例えば、下地膜の絶縁層１０１ａとして、基板-3の絶縁層１０１ａ層と同じ条件で、酸窒化シリコン膜を成膜し、絶縁層１０１ｂとして、基板-1の絶縁層１０１ｂと同じ条件で酸窒化シリコン膜を成膜すればよい。
【００８５】
酸窒化シリコンでなる絶縁層１０１ａの膜厚を１００nmとし、酸窒化シリコン膜でなる絶縁層１０１ｂの膜厚を２００nmとした。耐圧性に問題がなかった。このような積層膜でなる絶縁膜をボトムゲート型ＴＦＴのゲート絶縁膜にも適用できる。
【００８６】
また、下地膜１０１を２層構造としたが、３層構造とすることもでき、例えば、上記した、酸窒化シリコン層１０１ａ、１０１ｂの上にさらに、ＴＥＯＳとＯ2 を原料にした、酸化シリコンでなる絶縁層を形成し、酸化シリコン層に接して活性層を構成する半導体膜を成膜すればよい。このような３層構造の絶縁膜もボトムゲート型ＴＦＴのゲート絶縁膜に適用できるのは、いうまでもない。
【実施例１】
【００８７】
図６〜図１２用いて、本発明の実施例を説明する。
【００８８】
本実施例は、同一基板上に画素マトリクス回路とドライバ回路を一体化したアクティブマトリクス型液晶パネルについて説明する。また本実施形態では、劣化の抑制効果の高いＴＦＴの構造について説明する。
【００８９】
図１１に液晶ディスプレイを簡略化して示す。アクティブマトリクス基板と対向基板は隙間を空けて貼り合わされており、この隙間に液晶が充填されている。
【００９０】
アクティブマトリクス基板３００は、基板上に作製されたＴＦＴによって画素マトリクス回路３０１、ゲートドライバ回路３０２、ソースドライバ回路３０３、信号処理回路３０４でなる。ゲートドライバ回路３０２、ソースドライバ回路３０３は画素マトリクス回路３０１のＴＦＴを駆動するための回路である。信号処理回路３０５は画像表示を行うために必要な各種信号を処理する回路であり、メモリ回路、Ｄ／Ａ（またはＡ／Ｄ）コンバータ回路、パルスジェネレータ回路、信号分割回路、γ補正回路等を指す。
【００９１】
アクティブマトリクス基板３００には、ＴＦＴの作製工程と同時に外部端子が形成され、この外部端子にＦＰＣ（Flexible Print Circuit）端子３０６が取り付けられる。一般的に液晶モジュールと呼ばれるのはＦＰＣを取り付けた状態の液晶パネルである。
【００９２】
他方、対向基板３１０には、ガラス基板にＩＴＯ膜でなる透明導電膜が成膜され、その表面を覆って配向膜が形成される。必要であれば、カラーフィルタやブラックマトリクスが透明導電膜と基板の間に形成される。透明導電膜は画素マトリクス回路の画素電極の対向電極となり、画素電極と透明導電膜との間に画像データに対応する大きさの電界が形成され、充填された液晶が駆動される。
【００９３】
図６にアクティブマトリクス基板の断面図を示す。図面右側に画素マトリクス回路の１画素の断面構成を図示し、左側にドライバ回路３０３、３０４の基本的な構成であるＣＭＯＳ回路を図示している。また、図１０に画素マトリクス回路の上面図を示す。
【００９４】
図６に示すように、ガラス基板２００表面を覆う絶縁層２０１ａ、２０２ｂでなる下地膜が形成されている。絶縁層２０１ａ、２０１ｂは組成比が異なＮ窒素濃度を高くし、パッシベーション効果を高めている。他方、絶縁層２０１ｂは絶縁層２０１ｂよりＮ濃度を低くして、活性層との界面準位が低くなるようにしている。
【００９５】
画素マトリクス回路に用いられる画素ＴＦＴはｎチャネル型であり、ダブルゲート構造とした。活性層２０２はゲート絶縁膜２０５を介してゲート配線２０６と２カ所で交差し、更に、保持容量用配線２０７とも交差している。
【００９６】
活性層２０２には、２つのチャネル形成領域２１０、２１１、３つのｎ+ 型の高濃度不純物領域２１２〜２１４、ｎ- 型の低濃度不純物領域２１５〜２２３が形成されている。低濃度不純物領域２１５〜２１９はリンの濃度が高濃度不純物領域２１２〜２１４よりも低く、高抵抗領域と機能する。低濃度不純物領域２１５〜２１８はゲート配線２０６（電極２０６ａ、２０６ｂ）とオーバーラップしているため、ホットキャリアによる劣化を防止する効果があり、領域２１９〜２２２はゲート配線（電極）とオーバーラップしていないため、オフ電流を低くする効果がある。
【００９７】
また、低濃度不純物領域２２３は保持容量の電極を構成する。保持容量は低濃度不純物領域２２３、保持容量電極２０７ｂを電極に、ゲート絶縁膜２０５を誘電体とするコンデンサーであり、低濃度不純物領域２２３によって、画素ＴＦＴに電気的に接続されている。
【００９８】
ドライバ回路において、ｎチャネル型、ｐチャネル型ＴＦＴそれぞれの活性層はゲート絶縁膜２０５を挟んでゲート配線２０８と交差している。ｎチャネル型ＴＦＴの活性層には、チャネル形成領域２３０、ｎ+ 型の高濃度不純物領域２３１、２３２、ｎ- 型の低濃度不純物領域２３３、２３４が形成されている。低濃度不純物領域２３３、２３４はリンの濃度が高濃度不純物領域２３１、２３２よりも低く、高抵抗な領域となる。これら低濃度不純物領域２３３、２３４はゲート配線２０８（電極２０８ａ）とオーバーラップしているため、ホットキャリアによる劣化を防止する効果がある。他方、ｐチャネル型ＴＦＴの活性層には、チャネル形成領域２４０、ｐ+ 型の高濃度不純物領域２４１、２４２が形成されている。
【００９９】
なお本明細書中では、ゲート配線２０６、２０８、容量用配線２０７が活性層２０２〜２０４と交差している部分を電極（符号で２０６ａ、２０６ｂ、２０７ａ、２０８ａ、２０８ｂで示す）としている。
【０１００】
更に、図６に示すように、ガラス基板２００上には、ゲート配線２０６、２０８、保持容量用配線２０７を保護するための窒化シリコン膜２５０が形成されている。窒化シリコン膜２５０上には層間絶縁膜２５１が形成され、層間絶縁膜２５１上には画素マトリクス回路のソース配線２５２、ドレイン電極２５３、ドライバ回路のソース配線２５４、２５５、ドレイン配線２５６が形成されている。これら配線、電極を覆って窒化シリコン膜２５７が形成されている。窒化シリコン膜２５７はＴＦＴへ水分や不純物が侵入するのを防ぐためのパッシベーション膜として形成されている。窒化シリコン膜２５７を覆って、樹脂材料でなる平坦化膜２５８が形成されている。平坦化膜２５８上には、ＩＴＯでなる画素電極２６０が接続され、最表面には配向膜２６１が形成されている。
【０１０１】
以下、図７〜図９を用いて、アクティブマトリクス基板の作製工程を説明する。
【０１０２】
〈下地膜、活性層、ゲート絶縁膜の形成〉  図７（Ａ）参照ガラス基板２００を洗浄した後、ガラス基板２００の表面に接して絶縁層２０１ａ、２０１ｂでなる下地膜を形成する。
【０１０３】
まず、絶縁層２０１ａとして酸窒化シリコン膜を１００nmの厚さに成膜する。原料ガス、その流量はＳｉＨ4 ：１０sccm、ＮＨ3 ：１００sccm、Ｎ2 Ｏ：２０sccmとし、成膜時の基板温度を３００℃、圧力を０．３Torr、ＲＦパワーを２００Ｗとする。
【０１０４】
絶縁層２０１ａ表面に、プラズマＣＶＤ装置において、絶縁層２０１ｂとして酸窒化シリコン膜を２００nmの厚さに成膜する。原料ガス、及びその流量はＳｉＨ4 ：４sccm、Ｎ2 Ｏ：４００sccmとし、成膜時の基板温度を３００℃、圧力を０．３Torr、ＲＦパワーを２００Ｗとする。
【０１０５】
下地膜２０２ｂ表面を大気に曝さずに、その表面に非晶質シリコン膜を成膜する。成膜時の圧力を０．５Torr、ＲＦパワーを２０Ｗとし、原料ガスはＳｉＨ4 を用い、流量を１００sccmとする。
【０１０６】
スピンコーターを用いて非晶質シリコン膜の表面にニッケル（Ｎｉ）を含有する酢酸水溶液を塗布する。この工程で、結晶化を助長する元素であるＮｉが非晶質シリコン膜に添加される。電気炉内で基板２００を５００℃で１時間加熱し、非晶質シリコン膜の水素を気層中に放出させた後、電気炉内で窒素雰囲気で基板を５５０℃、４時間加熱して、非晶質シリコン膜を結晶化させて、結晶性シリコン膜を形成する。
【０１０７】
また、他の結晶化方法としてパルス発振型のＹＡＧレーザーやＹＶＯ4レーザーを使用する方法がある。特にレーザーダイオード励起方式のレーザー装置を使用すると高出力と高いパルス発振周波数が得られる。結晶化のためのレーザーアニールにはこれら固体レーザのの第２高調波（５３２nm）、第３高調波（３５４.７nm）、第４高調波（２６６nm）のいずれかを使用し、例えばレーザーパルス発振周波数１〜２００００Ｈｚ（好ましくは１０〜１００００Ｈｚ）、レーザーエネルギー密度を２００〜６００mJ/cm2（代表的には３００〜５００mJ/cm2）とする。
【０１０８】
そして、線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９０％として行う。第２高調波を使うと、半導体層の内部にも均一に熱が伝わり、照射エネルギー範囲が多少ばらついても結晶化が可能となる。それにより、加工マージンがとれるため結晶化のばらつきが少なくなる。また、パルス周波数が高いのでスループットが向上する。
【０１０９】
結晶性シリコン膜をドライエッチングにより島状にパターニングして、画素ＴＦＴの活性層２０２、ドライバ回路のｎチャネル型、ｐチャネル型ＴＦＴの活性層２０３、２０４を形成する。活性層２０２〜２０４を覆ってゲート絶縁膜２０５を形成する。ゲート絶縁膜２０５として、ゲート絶縁膜２０５として、プラズマＣＶＤ装置において酸窒化シリコン膜を１５０nmの厚さに成膜する。原料ガスにＳｉＨ4、Ｎ2 Ｏを用い、流量をＳｉＨ4 は４sccmとし、Ｎ2 Ｏは４００sccmとする。成膜時の圧力は０．３Torr、基板温度は４００℃、ＲＦ出力は２００Ｗとする。
【０１１０】
〈リンのドーピング工程〉  図７（Ｂ）参照ゲート絶縁膜２０５上にフォトレジストパターンPR11を形成する。フォトレジストパターンPR11により活性層２０２及び２０３のチャネルが形成される領域が選択的に覆われ、活性層２０４は全体が覆われる。イオンドーピング装置より、リンを添加する。ドーピングガスには水素で希釈したＰＨ3を用いる。ゲート絶縁膜２０５を通して活性層２０２、２０３にリンを添加するために、加速電圧は８０keVと高めに設定する。ドーピング工程によって、活性層２０２にはｎ- 型の低濃度不純物領域３０１〜３０３が形成され、活性層２０３にはｎ- 型の低濃度不純物領域３０４、３０５が形成される。これらの低濃度不純物領域３０１〜３０５のリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とする。
【０１１１】
〈導電膜の形成〉  図７（Ｃ）参照レジストマスクPR11を除去して、ゲート絶縁膜２０５の表面に、ゲート配線を構成する導電膜３０６を形成する。ここでは、導電膜３０６としてスパッタ法でタンタル膜上に窒化タンタル膜を積層した膜を成膜する。
【０１１２】
導電膜３０６はＴａ、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ、Ａｌから選ばれた元素を主成分とする導電性材料や、リンを含有するシリコンや、シリサイドなどの単層膜あるいは積層膜でなる。例えば、ＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx （２．４＜ｘ＜２．７）などの化合物を用いることができる。
【０１１３】
〈ボロンのドーピング〉  図８（Ａ）参照導電膜２１２をパターニングするため、フォトレジストパターンPR12を導電膜２１２上に形成する。フォトレジストパターンPR12を用いて、ウェットエッチングにより導電膜２１２をパターニングする。ｎチャネル型ＴＦＴの活性層２０２、２０３上にはドーピングマスクとして機能するようにマスク２０６ｍ、２０８ｍが形成される。ｐチャネル型ＴＦＴの活性層２０４上には、最終的な形状のゲート電極２０８ｂが形成される。ドーピング後、４５０℃で熱処理してドーピングしたリン、ボロンを活性化する。
【０１１４】
フォトレジストパターンPR12を残した状態で、イオンドーピング装置においてボロンをドーピングする。ドーピングガスには水素で希釈したジボラン（Ｂ2Ｈ6）
を用い、加速電圧を８０keVとする。活性層２０４にはチャネル形成領域２４０、ｐ+ 型の高濃度不純物領域２４１、２４２、が自己整合的に形成される。ｐ+型の高濃度不純物不純物領域２４１、２４２のボロン濃度は２×１０20atoms/cm3とする。
【０１１５】
〈配線の形成〉  図８（Ｂ）参照フォトレジストパターンPR12を除去した後、新たにフォトレジストパターンPR13を形成する。フォトレジストパターンPR13は、マスク２０６ｍ、２０８ｍをパターニングして、ゲート電極２０６ａ、２０８ａ、容量用電極２０７ａを形成するためであると同時に、ｐチャネル型ＴＦＴの活性層を保護するものである。
【０１１６】
フォトレジストパターンPR13を用いてドライエッチング法によりマスク２０６ｍ、２０８ｍターニングして、図に示すようにゲート配線２０６、２０８、容量用配線２０７が完成する。ｎ- 型の低濃度不純物領域３０１〜３０３において、画素ＴＦＴのゲート電極２０６ａ、２０６ｂと重なった領域がｎ- 型の低濃度不純物領域２１９〜２２２として画定する。
【０１１７】
〈リンのドーピング〉  図９（Ａ）参照フォトレジストパターンPR13を除去した後、フォトレジストパターンPR14を形成して、ドーピングによりｎ+ 型の領域を形成する。フォトレジストパターンPR14によって、画素ＴＦＴにおいては、ゲート電極２０６とｎ-型の低濃度不純物領域３０１〜３０３の一部が覆われ、ゲート電極とオーバーラップしないゲート電極２０６ａ、２０６ｂとオーバーラップしない低濃度不純物領域２１９〜２２２が決定される。保持容量部とＣＭＯＳ回路のｎチャネル型ＴＦＴでは、電極２０７ａ、２０８ａ上だけにフォトレジストパターンPR14が形成され、ｐチャネル型ＴＦＴはフォトレジストパターンPR14によって活性層が全て覆われている。
【０１１８】
イオンドーピング装置において、水素で希釈したＰＨ3を用いてリンをドーピングする。加速電圧は８０keVと高めに設定し、活性層２０３、２０４にｎ+ 型の高濃度不純物領域２１２〜２１４、２３１、２３２が形成される。これらｎ+ 型の高濃度不純物領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とし、ここでは１×１０20atoms/cm3 にする。このドーピング工程で、ｎチャネル型ＴＦＴの不純物領域が完成する。
【０１１９】
〈配線・電極の形成〉  図９（Ｂ）参照ゲート絶縁膜２０５、ゲート配線２０６、２０８と保持容量用配線２０７の表面を覆って、窒化シリコン膜２５０をプラズマＣＶＤ法で成膜する。窒化シリコン膜２５０の厚さは５０nmとする。そして、６００℃で基板を加熱して、ドーピングされたリン、ボロンを活性化する。
【０１２０】
窒化シリコン膜２５０上に層間絶縁膜２５１を形成する。ここでは、ＴＥＯＳとＯ2 ガスを原料に厚さ９４０nmの酸化シリコン膜をプラズマＣＶＤ法で成膜する。所定のレジストマスクを形成した後、エッチング処理により、各活性層に達するコンタクトホールを窒化シリコン膜１２５、層間絶縁膜１２６に形成する。スパッタ法で、Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜３００nm、Ｔｉ膜１５０nmに連続して成膜し、この３層膜をパターニングして、ソース配線２５２、ドレイン電極２５３、ソース配線２５４、２５５、ドレイン配線２５６を形成する。以上の工程で、画素ＴＦＴ及びＣＭＯＳ回路が完成する。
【０１２１】
〈画素電極の形成〉  図６次に、画素ＴＦＴ及びＣＭＯＳ回路を覆うため、基板全面に窒化シリコン膜２５７をプラズマＣＶＤ法で成膜する。次に、平坦化膜２５８としてスピンコーターを用いてアクリル膜を形成する。平坦化膜２５８、窒化シリコン膜２５７をエッチングして、ドレイン電極２５３に達するコンタクトホールを形成する。スパッタ法でＩＴＯ膜を成膜し、パターニングして画素電極２６０を形成する。基板２００の全面にポリイミドでなる配向膜を形成する。以上で、アクティブマトリクス基板が完成する。
【０１２２】
公知のセル組工程によって、アクティブマトリクス基板と対向基板をモジュール化して、図１１に示す液晶パネルが完成される。
【０１２３】
本実施形態では、アクティブマトリクス基板上のｎチャネル型ＴＦＴには、ゲート電極とオーバーラップしているｎ- 型の低濃度不純物領域を形成したが、このような低濃度不純物領域を形成することは、オフ状態（逆バイアスの電圧を印加した状態）で電流がリークしやすくなるため、オフ状態の電流のリークが問題になる画素ＴＦＴには設けなくともよい。
【０１２４】
本実施例では、液晶表示装置について説明したが、本実施例のＴＦＴは有機ＥＬ装置にも応用することができる。また、本実施例のＴＦＴに非晶質シリコンを用いた光電変換層を接続して、光センサーに適用することもできる。
【０１２５】
本実施例ではトップゲート型であるプラナー型のＴＦＴを作製したが、ＴＦＴを逆スタガー型などのボトムゲート型としてもよい。本実施例の下地膜を用いることで、ガラス基板に含まれるＮａ+ イオンなどの不純物がゲート絶縁膜に侵入することが防止される。
【実施例２】
【０１２６】
本実施例では、本発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。なお、図１２（Ａ）は本発明のＥＬ表示装置の上面図であり、図１２（Ｂ）はその断面図である。
【０１２７】
図１２（Ａ）において、３００１は基板、３００２は画素部、３００３はソース側駆動回路、３００４はゲート側駆動回路であり、それぞれの駆動回路は配線３００５を経てＦＰＣ（フレキシブルプリントサーキット）３００６に至り、外部機器へと接続される。
【０１２８】
このとき、画素部３００２、ソース側駆動回路３００３及びゲート側駆動回路３００４を囲むようにして第１シール材３１０１、カバー材３１０２、充填材３１０３及び第２シール材３１０４が設けられている。
【０１２９】
また、図１２（Ｂ）は図１２（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板３００１の上にソース側駆動回路３００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）３２０１及び画素部３００２に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）３２０２が形成されている。
【０１３０】
本実施例では、駆動ＴＦＴ３２０１には図１の駆動回路と同じ構造のＴＦＴが用いられる。また、画素ＴＦＴ３２０２には図１の画素部と同じ構造のＴＦＴが用いられる。
【０１３１】
駆動ＴＦＴ３２０１及び画素ＴＦＴ３２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）３３０１が形成され、その上に画素ＴＦＴ３２０２のドレインと電気的に接続する画素電極（陰極）３３０２が形成される。画素電極３３０２としては遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）を用いることができる。本実施例ではアルミニウム合金を画素電極として用いる。
【０１３２】
そして、画素電極３３０２の上には絶縁膜３３０３が形成され、絶縁膜３３０３は画素電極３３０２の上に開口部が形成されている。この開口部において、画素電極３３０２の上にはＥＬ（エレクトロルミネッセンス）層３３０４が形成される。ＥＬ層３３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１３３】
ＥＬ層３３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１３４】
ＥＬ層３３０４の上には透明導電膜からなる陽極３３０５が形成される。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。また、陽極３３０５とＥＬ層３３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層３３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陽極３３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３５】
そして陽極３３０５は３３０６で示される領域において配線３００５に電気的に接続される。配線３００５は陽極３３０５に所定の電圧を与えるための配線であり、導電性材料３３０７を介してＦＰＣ３００６に電気的に接続される。
【０１３６】
以上のようにして、画素電極（陰極）３３０２、ＥＬ層３３０４及び陽極３３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材３１０１及び第１シール材３１０１によって基板３００１に貼り合わされたカバー材３１０２で囲まれ、充填材３１０３により封入されている。
【０１３７】
カバー材３１０２としては、ガラス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。本実施例の場合、ＥＬ素子からの光の放射方向がカバー材３１０２の方へ向かうため透光性材料を用いる。
【０１３８】
但し、ＥＬ素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料を用いる必要はなく、金属板（代表的にはステンレス板）、セラミックス板、またはアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることができる。
【０１３９】
また、充填材３１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材３１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。なお、本実施例ではＥＬ素子からの光が充填材３１０３を通過できるように、透明な材料を用いる。
【０１４０】
また、充填材３１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極３３０５上に樹脂膜を設けることも有効である。
【０１４１】
また、配線３００５は導電性材料３３０７を介してＦＰＣ３００６に電気的に接続される。配線３００５は画素部３００２、ソース側駆動回路３００３及びゲート側駆動回路３００４に送られる信号をＦＰＣ３００６に伝え、ＦＰＣ３００６により外部機器と電気的に接続される。
【０１４２】
また、本実施例では第１シール材３１０１の露呈部及びＦＰＣ３００６の一部を覆うように第２シール材３１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１２（Ｂ）の断面構造を有するＥＬ表示装置となる。
【実施例３】
【０１４３】
本実施例では、実施例１０に示したＥＬ表示装置の画素部に用いることができ画素構造の例を図１３（Ａ）〜（Ｃ）に示す。なお、本実施例において、３４０１はスイッチング用ＴＦＴ３４０２のソース配線、３４０３はスイッチング用ＴＦＴ３４０２のゲート配線、３４０４は電流制御用ＴＦＴ、３４０５はコンデンサ、３４０６、３４０８は電流供給線、３４０７はＥＬ素子とする。
【０１４４】
図１３（Ａ）は、二つの画素間で電流供給線３４０６を共通とした場合の例である。即ち、二つの画素が電流供給線３４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１４５】
また、図１３（Ｂ）は、電流供給線３４０８をゲート配線３４０３と平行に設けた場合の例である。なお、図１３（Ｂ）では電流供給線３４０８とゲート配線３４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３４０８とゲート配線３４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１４６】
また、図１３（Ｃ）は、図１３（Ｂ）の構造と同様に電流供給線３４０８をゲート配線３４０３と平行に設け、さらに、二つの画素を電流供給線３４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３４０８をゲート配線３４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【実施例４】
【０１４７】
本発明を実施して作製されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器に本発明を実施できる。
【０１４８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
【０１４９】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１５０】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１５１】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１５２】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１５３】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１５４】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１５５】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１５６】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１５７】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５８】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５９】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１６０】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０１６１】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１６２】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【図面の簡単な説明】
【０１６３】
【図１】ＣＭＯＳ回路の作製工程を示す断面図。
【図２】ＣＭＯＳ回路の作製工程を示す断面図。
【図３】絶縁層１０１ａの成膜条件、物性を示す表。
【図４】ＴＦＴの電気的特性を示すグラフ図。
【図５】ＢＴ試験後のＴＦＴの電気的特性を示すグラフ図。
【図６】アクティブマトリクス基板の断面図。
【図７】アクティブマトリクス基板の作製工程を示す断面図。
【図８】アクティブマトリクス基板の作製工程を示す断面図。
【図９】アクティブマトリクス基板の作製工程を示す断面図。
【図１０】画素マトリクス回路の上面図。
【図１１】アクティブマトリクス型液晶パネルの概略図。
【図１２】アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図１３】アクティブマトリクス型ＥＬ表示装置の画素部の説明図。
【図１４】電子機器の説明図。
【図１５】プロジェクタ型表示装置の説明図。
【図１６】電子機器の説明図。
【符号の説明】
【０１６４】
１００    基板
１０１    下地膜
１０１ａ絶縁層（酸窒化シリコン）
１０１ｂ絶縁層（酸化シリコン）
１０４，１０５    半導体層
【図１】
2006237621.tif 000002
【図２】
2006237621.tif 000003
【図３】
2006237621.tif 000004
【図４】
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【図５】
2006237621.tif 000006
【図６】
2006237621.tif 000007
【図７】
2006237621.tif 000008
【図８】
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【図９】
2006237621.tif 000010
【図１０】
2006237621.tif 000011
【図１１】
2006237621.tif 000012
【図１２】
2006237621.tif 000013
【図１３】
2006237621.tif 000014
【図１４】
2006237621.tif 000015
【図１５】
2006237621.tif 000016
【図１６】
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