(57)【要約】【課題】  半導体素子の端子に複数配置されるパッドと回路配線との間を接続する接続部材の断線を、より確実に検出することができる断線検出回路を提供する。【解決手段】  パワーＭＯＳＦＥＴ１のドレイン，ソースに夫々接続される複数のパッド２ａ〜２ｄ，３ａ〜３ｄの電圧を複数の電圧検出回路１１ａ〜１１ｄ，１２ａ〜１２ｄによって夫々検出し、判定回路１３は、検出された各電圧の変化に基づいてパッド２ａ〜２ｄ，３ａ〜３ｄとリードフレーム４，５との間を接続するボンディングワイヤ６ａ〜６ｄ，７ａ〜７ｄの断線を検出する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子の１つの端子について複数配置されるパッドと、それらのパッドと回路配線との間を接続する接続部材の断線を検出するための断線検出回路であって、
前記複数のパッドの電圧を夫々検出する複数の電圧検出手段と、
これら複数の電圧検出手段によって検出された各電圧の変化に基づいて、前記接続部材の断線を検出する断線検出手段とを備えたことを特徴とする断線検出回路。
【請求項２】
半導体素子の端子に複数配置されるパッドと、それらのパッドと回路配線との間を接続する接続部材の断線を検出するための断線検出回路であって、
前記複数のパッドの内、２つのパッドの電圧差を検出する１つ以上の電圧差検出手段と、
この電圧差検出手段によって検出された電圧差に基づいて、前記接続部材の断線を検出する断線検出手段とを備えたことを特徴とする断線検出回路。
【請求項３】
前記電圧差検出手段は、前記２つのパッドの内、互いに一方のパッドの電圧を基準電圧とするように接続されるウインドウコンパレータで構成されていることを特徴とする請求項２記載の断線検出回路。
【請求項４】
前記半導体素子は、パワーＭＯＳＦＥＴであることを特徴とする請求項１乃至３の何れかに記載の断線検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の１つの端子について複数配置されるパッドと回路配線との間を接続する接続部材の断線を検出するための断線検出回路に関する。
【背景技術】
【０００２】
図４には、半導体集積回路内に形成されているパワーＭＯＳＦＥＴ及びその周辺の構成を示す。パワーＭＯＳＦＥＴ１は、半導体基板上の形成領域として示しており、その両側には、ドレイン，ソースに夫々接続されている４つのパッド２ａ〜２ｄ，３ａ〜３ｄが配置されている。そして、夫々のパッド２ａ〜２ｄ，３ａ〜３ｄは、図示しない保護膜の対応する部位に接続用の穴があけられており、リードフレーム（回路配線）４，５に対し複数のボンディングワイヤ６ａ〜６ｄ，７ａ〜７ｄを介して接続されている。
【０００３】
このように、ＦＥＴ１のドレイン，ソースとリードフレーム４，５との間を複数のボンディングワイヤ６，７を介して接続するのは、ＦＥＴ１を介して大電流を低抵抗で効率よく流すためである。例えば、ボンディングワイヤ６，７の１本の抵抗値をＲbｗとし、ＦＥＴ１に流れる電流をＩＬとすると、ボンディングワイヤ１本だけで接続すれば電力損失はＲbｗ×ＩＬとなるが、ボンディングワイヤを４本並列に接続すれば電力損失はＲbｗ／４×ＩＬに低減される。
【０００４】
電力損失が少なくなるということは、ＦＥＴ１の許容電流をより大きく取ることができることでもある。しかし、そのように許容電流をより大きく設定した場合にボンディングワイヤ６，７の何れかが断線すると、その部分で発生する電力損失がより大きくなり、場合によっては残りのワイヤが溶断することも考えられる。ワイヤが溶断すれば、前記電力損失は更に大きくなってワイヤの溶断が更に進み、場合によっては全てのボンディングワイヤ６，７が溶断し、ＦＥＴ１が機能しなくなるおそれもある。
【０００５】
斯様な問題を解決するために、特許文献１に開示されている技術を適用した場合を図５に示す。上記技術は、車両用方向指示器の点滅回路（フラッシャ）においてランプの断線を検出することを目的としたものであり、その技術をボンディングワイヤ６，７の断線検出に適用した場合を想定する。
２つのＦＥＴ１Ａ，１Ｂのソースは共通に接続されており、それらのドレインは、オペアンプ８の非反転入力端子、反転入力端子に夫々接続されている。尚、図５では、ＦＥＴ１（Ａ，Ｂ）を回路シンボルで示している。斯様に断線検出回路を構成した場合、リードフレーム５から、ＦＥＴ１Ａのソース，ドレインを介してリードフレーム６に流れる電流経路において、ＦＥＴ１のオン抵抗並びにボンディングワイヤ７の抵抗でドロップした電圧をオペアンプ８が増幅して出力する構成となる。この場合、ドレイン側におけるボンディングワイヤ６の何れかが断線したことを、オペアンプ８の非反転入力端子側の電位上昇によって検出することができる。
【特許文献１】特開平６−４８２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図５に示す構成では、ＦＥＴ１のオン抵抗のばらつきが大きいため、ボンディングワイヤ６の断線による電流の僅かな変化を検出するのは困難である。例えば、ＦＥＴ１のオン抵抗を１００ｍΩ、ボンディングワイヤ６の抵抗を同じく１００ｍΩ／本とすると、オン抵抗が一般に２０％〜３０％ばらつくことを考えれば、ボンディングワイヤが１本断線した場合の抵抗値の変化は上記ばらつきの範囲内となってしまう。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、半導体素子の１つの端子に複数配置されるパッドと回路配線との間を接続する接続部材の断線を、より確実に検出することができる断線検出回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載の断線検出回路によれば、複数の電圧検出手段によって複数のパッドの電圧を夫々検出し、断線検出手段は、検出された各電圧の変化に基づいて接続部材の断線を検出する。斯様に構成すれば、半導体素子に通電が行われた場合のオン抵抗の影響を受けることなく各パッドの電圧を直接検出することができ、それらの電圧変化によって接続部材の断線を確実に検出することが可能となる。
【０００９】
請求項２記載の断線検出回路によれば、１つ以上の電圧差検出手段によって、複数のパッドの内２つのパッドの電圧差を検出し、断線検出手段は、電圧差検出手段によって検出された電圧差に基づき接続部材の断線を検出する。即ち、接続部材の断線が発生すると、当該接続部材が接続されていたパッドの電位は、他のパッドとの間を接続している配線の抵抗分の影響を受けて、他のパッドの電位と相対的に大きく異なる状態になる。従って、２つのパッドの電圧差に基づくことで接続部材の断線を確実に検出することができる。
【００１０】
請求項３記載の断線検出回路によれば、電圧差検出手段を、２つのパッドの内、互いに一方のパッドの電圧を基準電圧とするように接続されるウインドウコンパレータで構成する。即ち、夫々に接続部材が接続されている場合、各パッドの電位は略等しい、若しくは２つのパッド間の電位は一定の電位差を維持していると見ることができる。その状態から、１つのパッドの接続部材が断線すると当該パッドの電位が変動するため、ウインドウコンパレータの出力信号も変化する。従って、接続部材の断線を確実に、且つ簡単な構成で検出することができる。
【００１１】
請求項４記載の断線検出回路によれば、半導体素子をパワーＭＯＳＦＥＴとする。即ち、パワーＭＯＳＦＥＴは、導通状態となった場合に比較的大きな電流を流す用途に用いられる。そのため、接続部材の一部が断線した場合の影響は大きく、断線が連鎖的に発生する可能性も高い。従って、本発明を適用すれば、パワーＭＯＳＦＥＴを使用する場合のフェイルセーフとして有効である。
【発明を実施するための最良の形態】
【００１２】
（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図４と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第１実施例では、パワーＭＯＳＦＥＴ（半導体素子）１のドレイン，ソース（端子）に夫々４個ずつ配置されているパッド２ａ〜２ｄ，３ａ〜３ｄに対して、夫々電圧検出回路（電圧検出手段）１１ａ〜１１ｄ，１２ａ〜１２ｄを接続する。そして、それらの電圧検出回路１１ａ〜１１ｄ，１２ａ〜１２ｄの出力端子は、判定回路（断線検出手段）１３の入力端子に夫々接続されている。
【００１３】
電圧検出回路１１ａ〜１１ｄ，１２ａ〜１２ｄは、例えば、各パッド２ａ〜２ｄ，３ａ〜３ｄの電圧を、夫々の基準電圧と比較するコンパレータで構成される。ドレイン側のパッド２ａ〜２ｄは、夫々に対応するボンディングワイヤ（接続部材）６ａ〜６ｄが断線すると電位が上昇するように変化し、ソース側のパッド３ａ〜３ｄは、夫々に対応するボンディングワイヤ（接続部材）７ａ〜７ｄが断線すると電位が下降するように変化する。
【００１４】
即ち、実態的な配線としては図５に示すものと同様であり、例えば、ソース側のボンディングワイヤ７ｄが断線したとすると、パッド３ｄの電位，即ちパッド３ｃ及び３ｄの共通接続点の電位は、パッド３ｃから前記共通接続点までの配線ｌｓによる電圧降下分だけ下降する。一方、ドレイン側のボンディングワイヤ６ｄが断線したとすると、パッド２ｄの電位，即ちパッド２ｃ及び２ｄの共通接続点の電位は、パッド２ｃから前記共通接続点までの配線ｌｄによりパッド２ｃに対して生じている電圧降下分だけ上昇することになる。
【００１５】
この時の電位変化は流れる電流量によっても異なるが、例えば、数ｍＶ〜数１０ｍＶ程度である。従って、夫々の電位変化の状態に応じて、電圧検出回路１１，１２を構成するコンパレータの出力信号レベルがロウからハイに変化するように設定しておく。また、各コンパレータの基準電圧は、夫々のパッド２ａ〜２ｄ，３ａ〜３ｄの実際の電位に応じて独立に設定する。
【００１６】
また、判定回路１３はＯＲゲートで構成し、何れかの電圧検出回路１１，１２の出力信号がハイレベルになると、その出力端子１４のレベルをロウからハイに変化させるようにする。そして、出力端子１４は、半導体集積回路の外部端子としておき、そのレベル変化を外部よりモニタできるようにしておく。従って、ユーザは、出力端子１４のレベルをモニタすることで、ボンディングワイヤ６ａ〜６ｄ，７ａ〜７ｄの断線を検出することが可能となる。
【００１７】
以上のように本実施例によれば、パワーＭＯＳＦＥＴ１のドレイン，ソースに夫々接続される複数のパッド２ａ〜２ｄ，３ａ〜３ｄの電圧を複数の電圧検出回路１１ａ〜１１ｄ，１２ａ〜１２ｄによって夫々検出し、判定回路１３は、検出された各電圧の変化に基づいてパッド２ａ〜２ｄ，３ａ〜３ｄとリードフレーム４，５との間を接続するボンディングワイヤ６ａ〜６ｄ，７ａ〜７ｄの断線を検出するようにした。従って、ＦＥＴ１に通電が行われた場合のオン抵抗の影響を受けることなく各パッド２，３の電圧を直接検出することができ、それらの電圧変化によってボンディングワイヤ６ａ〜６ｄ，７ａ〜７ｄの断線を確実に検出することが可能となる。
【００１８】
また、パワーＭＯＳＦＥＴ１は、導通状態となった場合に比較的大きな電流を流す用途に用いられるので、ボンディングワイヤ６ａ〜６ｄ，７ａ〜７ｄの一部が断線した場合の影響は大きく、断線が連鎖的に発生する可能性も高い。従って、本発明を適用すれば、パワーＭＯＳＦＥＴ１を使用する場合のフェイルセーフとして有効である。
【００１９】
（第２実施例）
図２は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、第１実施例における電圧検出回路１１ａ〜１１ｄ，１２ａ〜１２ｄに代えて、４つの差電圧検出回路（電圧差検出手段）１５ａ，１５ｂ，１６ａ，１６ｂを用いている。差電圧検出回路１５ａはパッド２ａ，２ｂ間の差電圧，差電圧検出回路１５ｂはパッド２ｃ，２ｄ間の差電圧，差電圧検出回路１６ａはパッド３ａ，３ｂ間の差電圧，差電圧検出回路１６ｂはパッド３ｃ，３ｄ間の差電圧を検出するように配置されている。
【００２０】
差電圧検出回路１５，１６は、例えば、差動増幅回路とコンパレータとの組み合わせで構成されており、例えば差電圧検出回路１５ａは、パッド２ａ，２ｂ間の差電圧を増幅してコンパレータに出力し、そのコンパレータは、差動増幅回路が出力した電圧信号レベルが基準電圧を超えた場合にハイレベルの信号を出力する。そして、その信号変化に基づき、第１実施例と同様の判定回路１３によって断線判定を行う。
【００２１】
以上のように第２実施例によれば、差電圧検出回路１５ａ，１５ｂ，１６ａ，１６ｂによって、複数のパッド２ａ〜２ｄ，３ａ〜３ｄの内２つのパッドの電圧差を検出し、判定回路１３は、差電圧検出回路１５，１６によって検出された電圧差に基づきボンディングワイヤ６ａ〜６ｄ，７ａ〜７ｄの断線を検出するようにした。
即ち、第１実施例で説明したように、ボンディングワイヤ６，７の断線が発生すると、当該ボンディングワイヤ６，７が接続されていたパッド２，３の電位は、他のパッドとの間を接続している配線の抵抗分の影響を受けて、他のパッドの電位と相対的に大きく異なる。従って、２つのパッドの電圧差に基づくことでボンディングワイヤ６，７の断線を確実に検出することができる。
【００２２】
（第３実施例）
図３は本発明の第３実施例を示すものである。第３実施例では、第２実施例と同様に２つのパッド間の電圧差を検出する構成であるが、その電圧差をウインドウコンパレータを用いて検出するようにしたものである。コンパレータ１７ａの反転入力端子，非反転入力端子はパッド２ａ，２ｂに夫々接続され、対を成すコンパレータ１７ｂの反転入力端子，非反転入力端子はパッド２ｂ，２ａに夫々接続されている。そして、夫々対を成すコンパレータ１７ｃ及び１７ｄ，１８ａ及び１８ｂ，１８ｃ及び１８ｄは、夫々パッド２ｃ及び２ｄ，３ａ及び３ｂ，３ｃ及び３ｄに同様の関係で接続されており、夫々の対がウインドウコンパレータ１９，２０，２１，２２を構成している。
【００２３】
そして、コンパレータ１７ａ〜１７ｄの出力端子は４入力ＯＲゲート２３の入力端子に夫々接続されており、コンパレータ１８ａ〜１８ｄの出力端子は４入力ＯＲゲート２４の入力端子に夫々接続されている。また、それらのＯＲゲート２３，２４の出力端子はＯＲゲート２５の入力端子に夫々接続されている。これらのＯＲゲート２３〜２５は、判定回路（断線検出手段）２６を構成している。
【００２４】
次に、第３実施例の作用について説明する。例えば、ウインドウコンパレータ１９は、パッド２ａの電位がパッド２ｂの電位よりも高くなった場合にコンパレータ１７ｂがハイレベル信号を出力し、逆に、パッド２ｂの電位がパッド２ａの電位よりも高くなった場合にコンパレータ１７ａがハイレベル信号を出力する。尚、コンパレータ１７の内部構成によって、両電圧の差が所定電圧以上となった場合に、出力信号レベルを変化させても良い。その他のウインドウコンパレータ２０，２１，２２についても、夫々に接続されているパッド２，３の電位関係について同様の作用を成す。そして、判定回路２６は、何れかのコンパレータ１７ａ〜１７ｄ，１８ａ〜１８ｄがハイレベル信号を出力すれば、出力端子２７のレベルをハイレベルに変化させる。
【００２５】
即ち、各パッド２，３にボンディングワイヤ６，７が接続されている場合、各パッドの電位は略等しいか又は２つのパッド間の電位は一定の電位差を維持していると見ることができる。その状態から、１つのパッドの接続部材が断線すると当該パッドの電位が変動するため、ウインドウコンパレータ１９〜２２の出力信号が変化する。
以上のように第３実施例によれば、２つのパッドの内、互いに一方のパッドの電圧を基準電圧とするように接続されるウインドウコンパレータ１９〜２２によって、夫々が接続されている２つのパッドの差電圧を検出することで、ボンディングワイヤ６，７の断線を検出するようにした。従って、断線を確実に、且つ簡単な構成で検出することができる。
【００２６】
本発明は上記し且つ図面に記載した実施例に限ることなく、次のような変形が可能である。
第２実施例において、差電圧検出回路１５，１６側にコンパレータを設ける代わりに、判定回路１３をＡ／Ｄ変換器とＣＰＵとで構成し、ＣＰＵが差動増幅回路の出力電圧をＡ／Ｄ変換して読み込むようにしても良い。
【００２７】
第２，第３実施例において、電圧差を検出する２つのパッドは、隣り合うものに限らず、ＦＥＴ１の同じ端子に接続されているものであればどのような組み合わせであっても良い。
同じ端子に接続されるパッドの数は「４」に限らず、「３」以下でも「５」以上であっても良い。
【００２８】
接続部材はボンディングワイヤ６，７に限ることなく、例えば、パッドとセラミック基板上の配線パターンとを接続するはんだバンプなどでも良い。
半導体素子はパワーＭＯＳＦＥＴ１に限ることなく、パワートランジスタやＩＧＢＴなどであっても良い。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施例であり、断線検出回路の電気的構成を示す図
【図２】本発明の第２実施例を示す図１相当図
【図３】本発明の第３実施例を示す図１相当図
【図４】パワーＭＯＳＦＥＴのソース，ドレインとリードフレームとの間を、ボンディングワイヤにより接続した状態を示す図
【図５】従来技術の一例を示す図１相当図
【符号の説明】
【００３０】
図面中、１はパワーＭＯＳＦＥＴ（半導体素子）、２，３はパッド、４，５はリードフレーム（回路配線）６，７はボンディングワイヤ（接続部材）、１１，１２は電圧検出回路（電圧検出手段）、１３は判定回路（断線検出手段）、１５，１６は差電圧検出回路（電圧差検出手段）、１９〜２２はウインドウコンパレータ、２６は判定回路（断線検出手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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