(57)【要約】【課題】  積層絶縁膜（非導電性電荷トラップ層）内に離散的に電荷を蓄積する不揮発性半導体記憶装置において、工程中のチャージアップを抑制し、しきい値電圧ばらつきを低減する。【解決手段】  基板１上に形成された積層絶縁膜２に離散的に電荷を蓄積する不揮発性半導体記憶装置であって、基板の中層に埋め込まれた埋め込み絶縁膜１ａと基板中の所定領域に形成された素子分離絶縁膜３とによって囲まれて島状に形成された活性領域上に形成されている。また、シリコン基板１上に形成された離散的に電荷を蓄積する積層絶縁膜２よりなるゲート絶縁膜と、ゲート電極４と、基板１の表面層にゲート電極４を挟持するように形成されたソース又はドレインとして機能する一対の拡散領域５とを有する。ここで、積層絶縁膜２は、下部酸化膜２ａと、シリコン窒化膜２ｂと上部熱酸化膜２ｃ及びＣＶＤ酸化膜２ｄから成る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板中の所定領域に形成された素子分離絶縁膜間に活性領域が形成され、前記活性領域上に形成された非導電性電荷トラップ層に離散的に電荷を蓄積する不揮発性半導体記憶装置であって、
前記非導電性電荷トラップ層は、少なくとも堆積シリコン酸化膜を含む積層膜からなり、前記基板の中層に埋め込み絶縁膜を埋め込むことで、前記活性領域が前記埋め込み絶縁膜と前記素子分離絶縁膜とによって囲まれていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記非導電荷トラップ層は、下層のシリコン酸化膜、中層のシリコン窒化膜および上層のシリコン酸化膜から構成され、前記上層のシリコン酸化膜は、熱シリコン酸化膜と前記堆積シリコン酸化膜を含む請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記活性領域には、一つのメモリセルが形成されている請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記活性領域には、複数のメモリセルが形成されている請求項１または２記載の不揮発性半導体記憶装置。
【請求項５】
前記活性領域内に形成されたウエル領域は、電位が制御可能である請求項１，２，３または４記載の不揮発性半導体記憶装置。
【請求項６】
基板上に形成された非導電性電荷トラップ層に離散的に電荷を蓄積する不揮発性半導体記憶装置の製造方法であって、
前記基板の中層に埋め込み絶縁膜を形成するＳＯＩ形成工程と、
前記基板中の所定領域に埋め込み型の素子分離絶縁膜を、前記素子分離絶縁膜の底部が前記埋め込み絶縁膜に接続するように形成し、前記埋め込み絶縁膜と前記素子分離絶縁膜とによって囲まれるように活性領域を形成する工程と、
前記活性領域上に、下層のシリコン酸化膜、中層のシリコン窒化膜および、前記シリコン窒化膜を熱酸化して形成された熱シリコン酸化膜とＣＶＤ法を用いて形成された堆積シリコン酸化膜とを含む上層のシリコン酸化膜から構成された非導電性電荷トラップ層からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を挟む前記活性領域中に拡散層を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層絶縁膜（非導電性電荷トラップ層）内に離散的に電荷を蓄積する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、積層絶縁膜内に離散的に電荷を蓄積する不揮発性半導体記憶装置は、高集積及び高信頼性を実現する技術として注目されている。
【０００３】
従来、積層絶縁膜内に離散的に電荷を蓄積する不揮発性半導体記憶装置では、積層絶縁膜は通常シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層からなり、特にシリコン窒化膜上のシリコン酸化膜はシリコン窒化膜の酸化のみで形成されるのが一般的である。
しかしながら、上記の構成の積層絶縁膜においては、シリコン窒化膜を酸化して上部のシリコン酸化膜を形成する際に、シリコン窒化膜を酸化種が突き抜け、シリコン基板を酸化してしまうという課題が存在する。
【０００４】
そこで、シリコン窒化膜上に、このシリコン窒化膜上のシリコン酸化膜を薄膜化し、膜厚不足分をこのシリコン酸化膜上にＣＶＤ酸化膜（堆積シリコン酸化膜）を形成することで補う技術が第１の従来例に開示されている（例えば、特許文献１）。
【０００５】
図２に、上記したような、シリコン窒化膜上のシリコン酸化膜を薄膜化し、膜厚不足分をこのシリコン酸化膜上にＣＶＤ酸化膜を形成した不揮発性半導体記憶装置の構造を示す断面図を示している。
【０００６】
図２に示すように、シリコン基板１上には、下部酸化膜２ａ、シリコン窒化膜２ｂ、上部酸化膜２ｃ、及びＣＶＤ酸化膜２ｄが順に積層されてなる積層絶縁膜２がゲート絶縁膜として形成されている。積層絶縁膜２は電荷を蓄積するために用いられる。シリコン窒化膜２ｂ上に上部酸化膜２ｃとＣＶＤ酸化膜２ｄを形成する技術は、特に微細化が進行してＯＮＯ膜が薄膜化した場合に重要となる技術である。
【特許文献１】特開２００１−７７２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
さて、積層絶縁膜内に離散的に電荷を蓄積する不揮発性半導体記憶装置においては、もともと工程中のチャージングによってしきい値電圧がばらつきやすいという問題が存在する。
【０００８】
例えば、ゲート電極を形成した後の種々のプラズマを使用した工程（例えば、ドライエッチング工程、ＣＶＤ工程等）においては、電荷がゲート絶縁膜を通過する場合がある（これをいわゆるプラズマダメージと呼ぶ）。このとき、通常のトランジスタでは電荷はゲート絶縁膜を通過するだけであるが、積層絶縁膜内に電荷を蓄積する不揮発性半導体記憶装置の場合は、電荷を蓄積させる積層絶縁膜がゲート絶縁膜になっているため、通過した電荷の一部は積層絶縁膜内に捕獲されて、しきい値電圧ばらつきを引き起こしやすい。
【０００９】
ところが、従来の技術のようにシリコン窒化膜上の膜を熱酸化とＣＶＤの２層構造で形成した場合、しきい値電圧のばらつきが増加するという知見を最近になって我々は見出した。
【００１０】
図３は、シリコン窒化膜上の酸化膜をシリコン窒化膜の酸化のみで形成した場合と、シリコン窒化膜の熱酸化とＣＶＤによる堆積の積層で形成した場合のメモリセルしきい値電圧ばらつきの比較である。なお、シリコン窒化膜の熱酸化とＣＶＤによる堆積の積層で形成した場合は、窒化膜の酸化量を少なくすることにより合計の膜厚は酸化のみで形成したサンプルと同じにしてある。
【００１１】
図３に示されるように、ＣＶＤ法を用いた場合は明らかにばらつきが大きくなっている。この原因は、ＣＶＤ膜自体に電荷の捕獲サイトが多く存在するか、酸化量を少なくしたために、捕獲サイトが増加したかのいずれかであるが、現在のところはっきりしていない。
いずれにしても、微細化が進行しシリコン窒化膜上の酸化膜を熱酸化とＣＶＤ膜との積層にした場合には、工程中のチャージングが大きな課題になることは明白である。
【００１２】
したがって、本発明の目的は、前記課題に鑑み、積層絶縁膜内に離散的に電荷を蓄積し、特にシリコン窒化膜上の酸化膜が熱酸化膜とＣＶＤ膜の積層で構成される不揮発性半導体記憶装置において、工程中のチャージアップを抑制し、しきい値電圧ばらつきを低減した不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の請求項１記載の不揮発性半導体記憶装置は、基板中の所定領域に形成された素子分離絶縁膜間に活性領域が形成され、前記活性領域上に形成された非導電性電荷トラップ層に離散的に電荷を蓄積する不揮発性半導体記憶装置であって、前記非導電性電荷トラップ層は、少なくとも堆積シリコン酸化膜を含む積層膜からなり、前記基板の中層に埋め込み絶縁膜を埋め込むことで、前記活性領域が前記埋め込み絶縁膜と前記素子分離絶縁膜とによって囲まれている。
【００１４】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、前記非導電荷トラップ層は、下層のシリコン酸化膜、中層のシリコン窒化膜および上層のシリコン酸化膜から構成され、前記上層のシリコン酸化膜は、熱シリコン酸化膜と前記堆積シリコン酸化膜を含む。
【００１５】
請求項３記載の不揮発性半導体記憶装置は、請求項１または２記載の不揮発性半導体記憶装置において、前記活性領域には、一つのメモリセルが形成されている。
【００１６】
請求項４記載の不揮発性半導体記憶装置は、請求項１または２記載の不揮発性半導体記憶装置において、前記活性領域には、複数のメモリセルが形成されている。
【００１７】
請求項５記載の不揮発性半導体記憶装置は、請求項１，２，３または４記載の不揮発性半導体記憶装置において、前記活性領域内に形成されたウエル領域は、電位が制御可能である。
【００１８】
請求項６記載の不揮発性半導体記憶装置の製造方法は、基板上に形成された非導電性電荷トラップ層に離散的に電荷を蓄積する不揮発性半導体記憶装置の製造方法であって、前記基板の中層に埋め込み絶縁膜を形成するＳＯＩ形成工程と、前記基板中の所定領域に埋め込み型の素子分離絶縁膜を、前記素子分離絶縁膜の底部が前記埋め込み絶縁膜に接続するように形成し、前記埋め込み絶縁膜と前記素子分離絶縁膜とによって囲まれるように活性領域を形成する工程と、前記活性領域上に、下層のシリコン酸化膜、中層のシリコン窒化膜および、前記シリコン窒化膜を熱酸化して形成された熱シリコン酸化膜とＣＶＤ法を用いて形成された堆積シリコン酸化膜とを含む上層のシリコン酸化膜から構成された非導電性電荷トラップ層からなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を挟む前記活性領域中に拡散層を形成する工程とを含む。
【発明の効果】
【００１９】
本発明の請求項１記載の不揮発性半導体記憶装置によれば、基板の中層に埋め込み絶縁膜を埋め込むことで、活性領域が埋め込み絶縁膜と素子分離絶縁膜とによって囲まれているので、活性領域が絶縁膜で完全に囲まれた構成となる。このため、ウエハにプラズマが照射されてもゲートから基板に抜ける経路が遮断されているために電流が通過しない。従って、工程中においてトラップ層に電荷が蓄積されることを抑制できるため、しきい値電圧のばらつきを低減できる。また、非導電性電荷トラップ層は、少なくとも堆積シリコン酸化膜を含む積層膜からなることで、従来技術と同様に非導電性電荷トラップ層を形成する際に、酸化種が突き抜け、基板を酸化してしまうことがない。
【００２０】
請求項２では、請求項１記載の不揮発性半導体記憶装置において、非導電荷トラップ層は、下層のシリコン酸化膜、中層のシリコン窒化膜および上層のシリコン酸化膜から構成され、上層のシリコン酸化膜は、熱シリコン酸化膜と堆積シリコン酸化膜を含むことが好ましい。このような構成とすることにより、シリコン窒化膜は特に電荷トラップしやすい膜であるため、特に効果が大きい。
【００２１】
請求項３では、請求項１または２記載の不揮発性半導体記憶装置において、活性領域には、一つのメモリセルが形成されていることが好ましい。このような構成とすることにより、一つ一つの活性領域面積が小さくなるため、最小の過渡電流となる。
【００２２】
請求項４では、請求項１または２記載の不揮発性半導体記憶装置において、活性領域には、複数のメモリセルが形成されていることが好ましい。このような構成とすることにより、チップ面積を小さくすることができる。
【００２３】
請求項５では、請求項１，２，３または４記載の不揮発性半導体記憶装置において、活性領域内に形成されたウエル領域は、電位が制御可能であることが好ましい。このような構成とすることにより、安定して書き込み消去動作ができる。
【００２４】
本発明の請求項６記載の不揮発性半導体記憶装置によれば、基板の中層に埋め込み絶縁膜を形成するＳＯＩ形成工程と、基板中の所定領域に埋め込み型の素子分離絶縁膜を、素子分離絶縁膜の底部が埋め込み絶縁膜に接続するように形成し、埋め込み絶縁膜と素子分離絶縁膜とによって囲まれるように活性領域を形成する工程とを行うので、活性領域が絶縁膜で完全に囲まれた構成となる。このため、ウエハにプラズマが照射されてもゲートから基板に抜ける経路が遮断されているために電流が通過しない。よって工程中においてトラップ層に電荷が蓄積されることが無くなるため、しきい値電圧のばらつきが抑制できる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の実施形態に係る不揮発性半導体記憶装置およびその製造方法について、図１に基づいて説明する。
【００２６】
図１（ａ）〜（ｆ）は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００２７】
この不揮発性半導体記憶装置は、基板１上に形成された非導電性電荷トラップ層２に離散的に電荷を蓄積するもので、基板１の中層に埋め込まれた埋め込み絶縁膜１ａと基板１中の所定領域に形成された素子分離絶縁膜３とによって囲まれて島状に形成された活性領域上に形成されている。また、非導電性電荷トラップ層２は、少なくとも堆積シリコン酸化膜２ｄを含む積層膜からなる。以下、不揮発性半導体記憶装置の製造方法について説明する。
【００２８】
まず、図１（ａ）に示すように、半導体基板の中層に絶縁層（埋め込み酸化膜１ａを形成したＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に、埋め込み酸化膜１ａの深さまで到達するようにＳＯＩ基板１に溝を形成し、この中を絶縁膜で埋め込むことにより、分離絶縁膜３を形成する。
【００２９】
次に、図１（ｂ）に示すように、酸化雰囲気下で９００℃の熱処理により、ＳＯＩ基板１上の全体に亘って、膜厚が７ｎｍである下部酸化膜２ａを形成する。次に、７００℃のＬＰＣＶＤにより、下部酸化膜２ａの上に、膜厚が１５ｎｍであるシリコン窒化膜２ｂを形成する。次に、酸化雰囲気下で１０００℃の熱処理により、シリコン窒化膜２ｂの上に、膜厚が２ｎｍである上部酸化膜２ｃを形成する。次に、８００℃のＬＰＣＶＤにより、上部酸化膜２ｃの上に、膜厚が７ｎｍであるＣＶＤ酸化膜（堆積シリコン酸化膜）２ｄを形成する。このようにして、積層絶縁膜２は、下部酸化膜２ａ、シリコン窒化膜２ｂ、上部酸化膜２ｃ、及びＣＶＤ酸化膜２ｄより構成される積層絶縁膜２（ＯＮＯ膜）を形成する。この積層絶縁膜２が非導電性電荷トラップ層を形成する。
【００３０】
次に、図１（ｃ）に示すように、６００℃のＬＰＣＶＤにより、積層絶縁膜２の上に、膜厚が２００ｎｍである多結晶シリコン膜を形成し、この多結晶シリコン膜を選択的にエッチングすることにより、ゲート電極４を形成する。
【００３１】
このとき、図１（ｃ）に示すように、ゲート電極４を形成する工程と同一の工程で、引き続き積層絶縁膜２をエッチングしてしてもよい。
【００３２】
次に、図１（ｄ）に示すように、ゲート電極４をマスクとして、例えば、シリコン基板１の主面の法線方向に沿って（法線方向に対して傾き０度で）、３０ＫｅＶの注入エネルギーにて且つ３×１０１５ａｔｏｍｓ/ｃｍ−２の注入ドーズ量にて、砒素イオンをシリコン基板１に注入することにより、シリコン基板１の表面層にソース又はドレインとして機能するソースドレイン拡散領域５を形成し、メモリトランジスタ、すなわち不揮発性半導体記憶装置が完成する。
【００３３】
このような構成により、不揮発性半導体記憶装置を形成した活性領域が島状に形成されるため、ドライエッチなどの工程においてウエハがプラズマに暴露されても基板まで電流が流れる経路が存在せず、電流が流れることがない。従って、工程中の積層絶縁膜内へのチャージングが抑制されるため、しきい値電圧ばらつきを抑制することができる。
【００３４】
なお、活性領域には、一つのメモリセルが形成されていても、複数のメモリセルが形成されていてもよい。活性領域内に形成されたウエル領域は、電位が制御可能であってもよい。
【産業上の利用可能性】
【００３５】
本発明に係る不揮発性半導体記憶装置は、工程中のチャージングを効果的に抑制することができるものであり、特に上部酸化膜が熱酸化膜とＣＶＤ膜の積層で構成された積層絶縁膜内に離散的に電荷を蓄積する不揮発性半導体記憶装置において有用である。
【図面の簡単な説明】
【００３６】
【図１】（ａ）〜（ｄ）は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２】第１の従来例に係る不揮発性半導体記憶装置構造を示す断面図である。
【図３】メモリセルしきい値電圧ばらつきの積層絶縁膜構成依存性を示すグラフである。
【符号の説明】
【００３７】
１ａ  埋め込み絶縁膜
１  シリコン基板
２ａ  下部酸化膜
２ｂ  シリコン窒化膜
２ｃ  上部酸化膜
２ｄ  ＣＶＤ酸化膜
２  積層絶縁膜
３  分離絶縁膜
４  ゲート電極
５  ソースドレイン拡散層
【図１】
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【図２】
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【図３】
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