(57)【要約】【課題】伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減し、クロックが重畳されたデータから、クロックを復元することなくデータを正確に復元するデータリカバリ回路及びその方法を提供する。【解決手段】周波数がf2のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf1の前記信号をオーバーサンプリングしてオーバーサンプリングデータを取得し、取得された前記オーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減し、前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出することにより取得されたデータ列から前記受信データを復元する。【選択図】図２
2006166229.tif 000002
【特許請求の範囲】
【請求項１】
入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ方法において、
周波数がf2のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf1の前記信号をオーバーサンプリングしてオーバーサンプリングデータを取得し、
取得された前記オーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減し、
前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出することによりデータ列を取得し、
取得されたデータ列から前記受信データを復元することを特徴とするデータリカバリ方法。
【請求項２】
請求項１記載のデータリカバリ方法において、
前記ディジタル信号処理が、前記オーバーサンプルデータの所定サンプル分の移動平均するローパスフィルタ処理であることを特徴とするデータリカバリ方法。
【請求項３】
請求項１記載のデータリカバリ方法において、
前記ディジタル信号処理が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理であることを特徴とするデータリカバリ方法。
【請求項４】
請求項１記載のデータリカバリ方法において、
前記ディジタル信号処理が、前記オーバーサンプルデータの所定サンプル分移動平均して平均化データを取得し、前記平均化データをイコライズ処理することであることを特徴とするデータリカバリ方法。
【請求項５】
入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ回路において、
周波数がf２のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf１の前記シリアル信号をオーバーサンプリングしてオーバーサンプリングデータを取得するオーバーサンプリング手段と、
前記取得されたオーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減するディジタル信号処理手段と、
前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出するデータ復元手段とを備えたことを特徴とするデータリカバリ回路。
【請求項６】
請求項５記載のデータリカバリ回路において、
前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタを備えたことを特徴とするデータリカバリ回路。
【請求項７】
請求項５記載のデータリカバリ回路において、
前記ディジタル信号処理手段が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理を行うイコライザフィルタを備えたことを特徴とするデータリカバリ回路。
【請求項８】
請求項５記載のデータリカバリ回路において、
前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタと、前記平均化データをイコライズ処理するイコライザフィルタと、前記イコライズ処理したデータを所定の閾値と比較して二値化する二値化手段と、を備えたことを特徴とするデータリカバリ回路。
【請求項９】
請求項５乃至８の何れか一つに記載のデータリカバリ回路において、
前記ディジタル信号処理手段の信号処理方法を定める係数を変更する信号処理係数変更手段を備えたことを特徴とするデータリカバリ回路。
【請求項１０】
請求項５乃至９の何れか一つに記載のデータリカバリ回路を備えることを特徴とするデータ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリアル転送におけるデータリカバリ方法、データリカバリ回路及びデータリカバリ回路を備えたデータ受信装置に関する。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間での大容量・高速データ伝送の要求に伴い、USB（Universal Sirial Bus）、Sirial ATA(Advanced Technology Attachment)、IEEE1394、1G/10G Ethernet（登録商標）、InfiniBand、RapidIO、Fibre Channel、PCI（Peripheral Component Interconnect Bus）Expressといった様々な高速インタフェース規格が提唱され、実用化に供されており、今後さらなる高帯域化の要求も著しい。
【０００３】
これらインタフェース規格の多くがシリアル転送方式を採用しており、予め定められた周波数のクロックを基にデータが伝送される。伝送データにはこの周波数のクロック信号が重畳され（エンベデッドクロック）、データ受信部では、受信データよりこのクロックを抽出し、この抽出したクロック信号により受信データを復元している。これらの動作を行う回路をクロックデータリカバリ回路（以下適宜ＣＤＲ：Clock Data Recoveryと略称する。）と呼ぶ。
【０００４】
〔問題点１〕従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬに含まれるＶＣＯ（Voltage Controlled Oscillator）の発振信号（クロック）が受信データの位相に対して同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元できる。
【０００５】
しかしながら、今般の高速化の要求によりデータ転送レートが高くなり、例えばGbpsオーダーを超えるデータ転送レートになると、ＶＣＯの発振周波数もGHzオーダーを超える。このようなＶＣＯを組み込んだＣＤＲ回路を実現することは容易ではなく、チップサイズの増大化、消費電力の増大化、コストアップなどの弊害を招く。また、高速化による配線遅延なども無視できるものではないので、素子の配置や配線などのレイアウトも考慮に入れなければならず、設計が非常に困難となる。また回路特性は使用するデバイス特性に大きく依存するので、プロセス毎にレイアウトの再設計が必要となり（あるいは回路の再設計まで必要となり）、回路の再利用性についても劣り、開発期間の増大化を招いていた。
【０００６】
このような問題を解決するものとして、オーバーサンプリング型のクロックデータリカバリ回路が提案されている（例えば、非特許文献1参照）。
【０００７】
このような従来のＣＤＲ回路の構成図を図１７に示す。図1７に示すＣＤＲ回路では、多相クロック生成部200はＰＬＬやＤＬＬ（Delayed Locked Loop）などにより構成され、基準クロックRefCLKから所定位相ずつシフトした、互いに等間隔の位相差の多相クロックを生成する。フリップフロップ（以下適宜「ＦＦあるいはＦ／Ｆ」回路と略称する）201は、入力データ（Data）をデータ端子に共通入力し、多相クロック生成部200から供給される多相クロックの各クロック（CLK1〜CLKN）をそれぞれクロック端子に入力して、各クロックの立ち上がりで（あるいは立下りで）入力データを取り込む。すなわちフリップフロップ201から出力されるデータは入力データを少しずつ位相のずれたクロックでサンプルしたものとなる。
【０００８】
ディジタルＰＬＬ202では、フリップフロップ201から供給されるビット列から、論理が反転する反転タイミング（遷移タイミング）を検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロックRecCLKとして復元する。また、再生クロックRecCLKと所定の位相差（例えば逆位相）を持つクロックで取り込んだデータを再生データRecDataとして選択し、出力する。このとき再生クロックRecCLKの選択には、データの遷移タイミングをフィルタで平滑化して検出している。そして後段の信号処理部（未図示）ではこの再生クロックRecCLKをクロックとして動作を行うことになる。このような構成にすれば、多相クロック生成部以外はディジタル回路で構成できるので回路の実現が比較的容易となる。
【０００９】
ところで、この回路構成に用いる多相クロックはほぼ等位相間隔であることが望ましい。等間隔でない場合には誤動作を生じるなどの問題が生じる。図１８は等間隔でない場合の問題点の一例を示す図である。ここでは多相クロック生成部200から出力される多相クロックは４位相であるものとして説明する。図示するようにCLK2の位相が理想状態よりτだけ遅れているものとし、今、再生クロックとしてはCLK2が選択されているものとする。信号処理部内の各データはこの再生クロックに同期して動作している。ここでTswのタイミングでCLK1の位相に再生クロックが切り替わったとすると、局所的に元々の位相差に加えてさらにτだけ再生クロックの周期が短くなり、信号処理部内でフリップフロップのセットアップ時間Tsuが十分確保できなくなり、最悪の場合、誤動作の恐れもある。
【００１０】
この問題はたとえ多相クロック生成部100の出力端で等位相間隔になるように設計したとしても、再生クロックRecCLK出力端までの各クロックのスキュー（例えば配線遅延や負荷などによる）により影響を受け、特に高速になると顕著となる。従って、各部で多相クロックの遅延量の合せ込みを行わなければならず、その実現は容易ではなく、上述の問題点を解決するには至っていない。
【００１１】
また、例えば〔特許文献１〕などにはこの多相クロック生成部において、位相インターポレータを用い、位相を調整する方法が開示されている。このような回路を設ければ多相クロックの位相を等間隔で出力することは可能であるが、装置の増大化を招いたり、高速になると各線路の配線遅延は無視できないため各部入力においてそれぞれ多相クロックの位相を合わすことは困難であり、前述した問題を根本的に解決するものではない。
【００１２】
すなわち、従来のアナログ型ＰＬＬを用いたＣＤＲ回路やオーバーサンプリング型のＣＤＲ回路のように、入力データからクロックを復元し、この復元したクロックにより信号処理を行う装置においては、特に高速化するにつれ実現が困難となってきており、多くはこのＣＤＲ部の設計期間がネックとなり開発期間の増大を招いているという問題がある。そして、今後の更なる高速化においては、この傾向はより顕著なものとなり、その実現自体が危惧されることもある。
【００１３】
〔問題点２〕また、ＣＤＲ回路の別の問題点として次のものがある。データはケーブルやマイクロストリップラインなどの伝送線路上を伝播し伝送され、受信端では様々な要因によりジッタと呼ばれるデータ遷移時刻の変動が生じる。このジッタが増大するとデータ復元の安定性が低下し、正確なデータが復元できなくなる。そして転送レートが高速化するにつれジッタ低減の要求も厳しくなっている。
【００１４】
このジッタは大別すると、ランダムに生じるランダムジッタRjと、データパターンなどに依存して規則的に変動するデターミニスティックジッタDjとに分けられトータルのジッタTjはこれらを加算したものになる。望ましくは全てのジッタ成分を低減することであるが、影響度の高いジッタ成分を低減するだけでも安定したデータ復元には効果がある。
【００１５】
さて、Djの1つに符号間干渉（ISI：Inter Symbol Interference）がある。これは隣接するデータビットが干渉して生じるもので、伝送線路の周波数特性などが影響する。例えば、伝送線路の周波数特性がデータの信号帯域で低域通過特性を持っていたとすると、図１９の説明図に示すように、同じパルス幅t1のデータを送信したとしても(a)、受信端（b）では前後隣接するデータパターンによりパルス幅が変動してしまいジッタが生じる。なお、(b-1)は受信端でのアナログ波形であり、破線は差動信号の他方の信号である。また、(b-2)は(b-1)の差動信号の二値化信号である。高速伝送になると伝送線路の周波数特性をデータの高周波帯まで平坦にすることは困難になるため、この符号間干渉の影響は不可避となり、このジッタ成分を低減することが重要となる。
【００１６】
従来では、この符号間干渉を低減させるため、受信した信号の高周波帯域に低下した分の利得を加えるイコライザ（波形等化ともいう）フィルタを用いる場合がある。このイコライザフィルタはアナログフィルタで構成したり、ディジタルフィルタで構成している。図２０はディジタルフィルタで構成したイコライザフィルタの従来例である。図２０において、前置フィルタ201は受信した受信アナログ信号を入力し、次段のＡ／Ｄ変換器202でのサンプリング周波数をfsとすると、入力信号中の周波数1/2fs以上の不要周波数成分を除去し、Ａ／Ｄ変換器202へ供給する。Ａ／Ｄ変換器202は、高周波成分を除去した入力受信信号を所定のサンプリング周波数fsでＡ／Ｄ変換し、ディジタル信号処理部203へ供給する。ディジタル信号処理部203は、Ａ／Ｄ変換により量子化された受信信号を所望の周波数特性を持ったディジタルフィルタ（ここでは伝送線路で低下した高周波成分のブーストを行うイコライザフィルタとする）により信号処理を行い出力する。このようにして所望の周波数特性となった受信信号を取り出している。
【００１７】
しかしながら、今般の高速化の要求によりデータ転送レートが向上し、例えばGbpsオーダーを超えるデータ転送レートになると、この帯域でデジタルフィルタとして実現するには、Gbit/sオーダーの高速なＡ／Ｄ変換器が必要となり（例えば2.5Gbpsの転送レートの場合、データ信号の最高周波数は1.25GHzであり、最低でもナイキスト周波数の2.5GHz以上のサンプルレートが必要になり、オーバーサンプルを行おうとするとさらに数倍ものサンプリング周波数となる）、これを実現することは非常に困難であり、チップサイズの増大や消費電力の増大を招く。また、この帯域のアナログフィルタを実現することもまた非常に困難であり、チップサイズの増大や消費電力の増大を招く。
【００１８】
【特許文献１】特開２００２−１９０７２４号公報
【非特許文献１】B.Kim et.al.“A 30-MHz Hybrid Analog/Digtal Clock Recovery Circuit in 2-um CMOS", IEEE JSSC, December 1990, pp1385-1394
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は上述した如き各問題点を鑑みてなされたものであり、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減し、クロックが重畳されたデータから、クロックを復元することなくデータを正確に復元するデータリカバリ回路及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
既に、本出願人より、前述した問題点１を解決するものとして、周波数がｆ２のクロックを所定位相ずつシフトさせて形成された多相クロックにより、周波数がｆ１のシリアル信号をオーバーサンプリングして該クロックの周期を単位とするオーバーサンプリングデータを取得し、平均的にｆ１／ｆ２ビットを抽出することによりデータ列を取得し、受信データを復元するデータリカバリ方法及びデータリカバリ回路が創案され、特願２００３−４０７６１３号として出願されている。
【００２１】
この特願２００３−４０７６１３号の技術によれば、クロックに重畳された入力データから、このクロックを復元することなく、独立のクロックによりデータを正確に復元することが可能となる。しかしながら既述した問題点２が顕著となる伝送系に適用するには十分とは言い難いものであった。
【００２２】
また、問題点２を解決するものとして、本出願人より、二値化した受信信号をオーバーサンプリングしてディジタルフィルタにより処理する波形等化器及びこれを利用したデータ受信装置が創案され、特願２００４−０７８９７８号として出願されている。この技術によれば、非常に簡便な構成で伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減し、しかも高速化にも対応できる。しかしながら、当該技術は問題点１を解決するには十分とは言い難いものであった。
【００２３】
そこで、既述した如き課題を解決するために、請求項１に記載の本発明では、入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ方法において、周波数がf2のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf1の前記信号をオーバーサンプリングしてオーバーサンプリングデータを取得し、取得された前記オーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減し、前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出することによりデータ列を取得し、取得されたデータ列から前記受信データを復元する。
【００２４】
このように入力されたデータを、例えば、ディジタルフィルタにより伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理して入力信号に含まれるジッタを低減し、重畳されたクロックを復元して用いることなく独立のクロックを用いているため、従来よりもデータを正確に復元できる。
【００２５】
請求項２に記載の発明は、前記ディジタル信号処理が、オーバーサンプルデータの所定サンプル分の移動平均するローパスフィルタ処理であることを特徴とする。請求項３に記載の発明は、前記ディジタル信号処理が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理であることを特徴とする。また、前記ディジタル信号処理が、前記オーバーサンプルデータの所定サンプル分移動平均して平均化データを取得し、前記平均化データをイコライズ処理することであることを特徴とする。
【００２６】
また、請求項５に記載のデータリカバリ回路は、入力されたシリアル信号をサンプリングして該信号に重畳された受信データを復元するデータリカバリ回路において、周波数がf２のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf１の前記シリアル信号をオーバーサンプリングしてオーバーサンプリングデータを取得するオーバーサンプリング手段と、前記取得されたオーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減するディジタル信号処理手段と、前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出するデータ復元手段とを備えたことを特徴とする。
【００２７】
このように入力されたデータを、ディジタル信号処理して入力信号に含まれるジッタを低減していて、重畳されたクロックを復元して用いることなく独立のクロックを用いており、データを正確に復元できる。
【００２８】
請求項６に記載の本発明は、請求項5記載のデータリカバリ回路において、前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタを備えたことを特徴とする。請求項７に記載の本発明は、請求項5記載のデータリカバリ回路において、前記ディジタル信号処理手段が、前記オーバーサンプルデータに対し、伝送線路により減衰した所定帯域のゲインを増加させるイコライズ処理を行うイコライザフィルタを備えたことを特徴とする。請求項８に記載の本発明は、請求項5記載のデータリカバリ回路において、前記ディジタル信号処理手段が、前記オーバーサンプルデータの所定サンプル分の移動平均して平均化データを取得するローパスフィルタと、前記平均化データをイコライズ処理するイコライザフィルタと、前記イコライズ処理したデータを所定の閾値と比較して二値化する二値化手段と、を備えたことを特徴とする。
【００２９】
また、請求項９に記載の本発明のデータ受信回路では、請求項5乃至8の何れか一つに記載のデータリカバリ回路において、ディジタル信号処理手段の信号処理方法を定める係数を変更する信号処理係数変更手段を備えたことを特徴とする。また、請求項１０に記載の本発明のデータ受信装置は、請求項5乃至9の何れか一つに記載されたデータリカバリ回路を備えるようにする。このデータ受信装置では、データがより正確に復元できる。
【発明の効果】
【００３０】
本発明に係るデータリカバ方法及びデータリカバ回路によれば、受信データに重畳されているクロックを復元することなく、つまり受信データに重畳されたクロックとは同期していない独立のクロックを生成し、その多相クロックでオーバーサンプリングしたデータから受信データを復元し、かつ、二値化した受信信号オーバーサンプリングし、ディジタルフィルタにより、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理を行うので、簡便な構成で正確にデータを復元することができる。また、チップサイズの低減や消費電流の低減化も図れる。さらに、転送クロックの数分の１のクロックで動作させることも可能なので、転送レートの高速化にも容易に対応できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について、図面に従って説明する。ここでは、まず、本発明のデータリカバリ部が適用されるシリアル転送部の物理層（Physical Layer）の全体構成例と概略動作について説明する。図1はシリアル転送部の物理層部100の全体構成図である。物理層部100はデータの送信を行う送信部101と受信を行う受信部102からなる。これら送信部と受信部の一組をポートと呼ぶ。このシリアル転送はポイント・ツー・ポイント（point-to-point）で行われ、ポートが1対1で対応している。対向したポートには同等機能をもつ受信部121と送信部122を備える物理層部120が接続されている。また接続は全二重線、つまり送信と受信は別の伝送線路（それぞれ106,107）を用いて行われるものとする。
【００３２】
送信部101は、上位層（図示せず）から供給される送信データDtxを所定の変換規則に従って符号化を行うエンコーダ部ＥＮＣ103と、エンコードされたデータをシリアル変換するシリアライザＳＥＲ104と、シリアル変換したデータを伝送線路106上に送信する送信出力部Tx105とからなる。伝送線路106上の伝送は差動信号で行うものとする。また、エンコーダ部ＥＮＣ103での符号化は8B/10B変換が広く適用されている。これは8ビットのデータから10ビットのデータ（以下適宜シンボルと呼ぶ）に変換するものであり、8ビットデータに加えKコード（あるいはKキャラクタ）と呼ばれる制御用の1ビットDtxKを用いデータ以外の制御のための特殊符号に変換する。この8B/10B変換は公知の技術であるので詳細説明は省略する。また、物理層部100はＰＬＬ部113を備え、供給される基準クロックRefCLKを基に、データ転送のため各規格に定められた周波数の転送クロックBCLKと内部動作のため転送クロックBCLKを10分周した（本実施例の8B/10B変換の場合）クロックSCLKを生成する。例えば，データ転送が2.5Gbpsで行われる場合は転送クロックBCLKは2.5GHzとし、クロックSCLKは250MHzのクロックを生成する。そして、エンコーダ部103にはクロックSCLKを、シリアライザＳＥＲ104にはクロックSCLK、BCLKを供給し各部を動作させる。また上位層とのデータの受け渡しもクロックSCLKに同期して行われる。
【００３３】
一方、受信部102は、伝送線路107上を伝送されてきた差動信号を二値化する受信入力部Rx108と、受信信号をディジタル処理しジッタを低減するディジタル信号処理部ＤＥＱ115と、ディジタル信号処理部出力信号からデータを復元するクロックデータリカバリ部DR109と、復元したデータを10ビットのシンボルデータにパラレル変換するデシリアライザＤＥＳ110と、送信側と受信側のクロックの周波数差を吸収するエラスティックバッファＥＢ111と、10ビットシンボルを8ビットデータに変換する10B/8B変換を行うデコーダ部ＤＥＣ112とからなる。対向する送信部122はＰＬＬ123において基準クロックRefCLK2を基に生成されるクロックに同期して送信される。一方受信部102では最終的にはＰＬＬ113において基準クロックRefCLKを基に生成されるクロックに同期して上位層へデータを出力しなければならないため、この基準クロックの周波数差を吸収するする必要がある。これを行うのがエラスティックバッファＥＢ111であり、例えば特殊符号の追加、削除により行う。また、エラスティックバッファＥＢはデコーダ部の後段に設けられることもある。なお、この周波数差の許容値はインタフェース規格毎に定められている。
【００３４】
本発明のデータリカバリ回路は、このうちディジタル信号処理部ＤＥＱ115とデータリカバリ部DR109に適用されるものであり、またデシリアライザＤＥＳ110の機能も併せて持つ。よって他の部位の構成・機能については以下に説明する本発明の要旨から大きく逸脱しない範囲で適宜に変更することが可能である。また、詳細説明は後述するが、図1ではデータリカバリ部109に供給する多相クロックCK0〜11をＰＬＬ113で生成しており、送信部101のクロック生成と共通化している。これは後述する本発明の特質（効果）により可能となっている。すなわち、対向するポートの基準クロックRefCLK2とは独立の基準クロックRefCLK1を基にして生成したクロックによりこの物理層部100の全てが動作することになる。
【００３５】
以下に、本発明に係るデータリカバリ回路の実施形態を図面に基づき説明する。図2は本発明の第一の実施形態を示すデータリカバリ回路の構成図である。図2において、オーバーサンプリング部1は多相クロック生成部2から供給される多相クロックCK0〜11により受信データDataを取り込み、オーバーサンプルデータOVSDを出力する。ディジタル信号処理部10はオーバーサンプルデータOVSDをディジタル処理しジッタを低減するものであり、ローパスフィルタＬＰＦ11と、イコライザフィルタ12と二値化部13とから構成される。
【００３６】
ローパスフィルタＬＰＦ11はオーバーサンプルデータOVSDの直近の３サンプル分のデータを加算して移動平均を取り,平均化データAvgDに変換するもので、低域通過フィルタによる不要な高周波ノイズ低減の機能を果たす。イコライザフィルタ12は平均化データAvgDから高周波成分をブーストしたイコライズデータEQDを生成する。特定の高周波成分をブーストすることにより符号間干渉を取り除き、デターミニスティクジッタDjの低減を図っている。二値化部13はイコライズデータEQDと所定の閾値thres（ここでは2）との大小を比較し、二値化したデータDataを出力する。
【００３７】
シンボルデータ復元部3はディジタル信号処理したデータDataから10ビットのシンボルデータSYMを復元しシンボルクロックSYMCLKを生成するもので、データリカバリとデシリアライザＤＥＳの機能を持ち、データ選択部6と、選択信号生成部7と、デシリアライザＤＥＳ8と、コンマ検出部9とから構成される。なおこのブロックは多相クロックの内の1つのクロック（図2ではCK0として例示している）で動作する。シンボルデータ復元部3の詳細構成及び動作説明は後述する。
【００３８】
多相クロック生成部2は基準クロックRefCLKに基づき互いにほぼ等間隔の位相差の多相クロックを生成する。この実施例では転送クロック周波数の約1/2の周波数で、規格により予め定められている転送クロック周期をUIとすると1/6UIずつ位相差を持つ多相クロックCK0〜11を生成するものとする。例えば転送レートが2.5Gbpsの場合（UI=400ps）、800ps周期（1.25GHz）で66.7psずつ位相差を持つ12本のクロックを生成する。このように転送クロック周波数より低い周波数の多相クロックを生成することにより、各部動作周波数及び多相クロック生成部の発振周波数を低下することができるので実現が容易となる。また、本実施形態によれば後述する理由により、この多相クロック生成部2は図1におけるＰＬＬ113と兼ねることができる。なお詳細構成については後述する。
【００３９】
次に各部詳細構成及び動作について説明する。
オーバーサンプリング部1は、受信データRxDataをデータ端子に共通入力し、多相クロックCK0〜11の各クロックをそれぞれクロック端子に入力して、各クロックの立ち上がりで受信データを取り込む12個のフリップフロップ（ＦＦ0〜11）4と、フリップフロップ4の各出力Q0〜11を多相クロックの内の1つのクロック（ここではCK0とする）に同期させて出力する並列化部5とからなる。
【００４０】
図3はオーバーサンプリング部の各主要信号の信号波形図の一例である。(a)には受信データRxDataの一波形例を示す。多相クロックCK0〜11（(c-0)〜(c-11)）は2UIの周期でそれぞれ等位相間隔のクロックである。（b）転送クロックは実際にはこのブロック内では存在しないが説明のため記載した。（a）Dataの黒点は各多相クロックによるサンプリング点であり、この多相クロックにより取り込まれた各ＦＦ出力Q0〜11は（d-0）〜（d-11）のように変化する。また、並列化部5でクロックCK0で同期する際、Q11やQ10はセットアップ時間が不足で正常に取り込めないことがあるので、一旦、クロックCK0でQ0〜Q5を取り込み（出力をQQ0〜5とする（e-0））、クロックCK6でQ6〜11を取り込み（出力をQQ6〜11とする(e-6)）、次にクロックCK0でQQ0〜11を取り込んで並列同期化し、オーバーサンプルデータOVSD[0:11]を出力する。図3では左側がLSBで時間的に最初のサンプル点となる。なお、並列化部5において各データが安定して取り込めるようさらに段数を増やしてもよい。
【００４１】
ところで、一般に受信データRxDataの立ち上がり／立下りタイミングはランダムにあるいは多種多様な要因により図3の斜線部(ア)のように変動する（ジッタと呼ぶ）。すると、データ遷移タイミング付近のサンプルは図示した白丸のように変動することになる。このようなジッタが原因となってデータの正確な復元を妨げることもあるが、本実施形態によればこのような問題も解決できる。
【００４２】
次にディジタル信号処理部10の構成及び動作について説明する。
まず、ディジタル信号処理部での信号処理方法について、ディジタル信号処理部の構成例を示す図４とその各主要信号の信号波形例（図５）に基づき説明を行う。
【００４３】
図４の信号処理部10は、オーバーサンプル部61に接続された、ローパスフィルタ62、イコライザフィルタ63で構成され、その出力は比較器（二値化部）64に接続されている。ローパスフィルタ62、イコライザフィルタ63は、ディジタルフィルタで、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理を行うが、備えられた適宜の信号処理係数変更手段により、信号処理方法を定める係数を変更することが可能で、伝送線路の特性に合わせて適切な処理特性を設定することで適切なデターミニスティクジッタ軽減が行なえるようになっている。
【００４４】
図４において、オーバーサンプル部61は、受信入力部Rx108で二値化された受信信号RxDataを転送クロック周波数ｆの所定倍の周波数fs（本実施形態では６倍とする）のクロックでオーバーサンプリングし、オーバーサンプルデータOVSDを供給する。
【００４５】
ローパスフィルタ62はオーバーサンプルデータOVSDを順次1サンプルずつ（1/fs）遅延させる遅延素子65a,65bと、各遅延素子出力に所定の係数（ここでは1）を乗じる乗算器66a,66b,66cと、乗算器66a,66b,66cの各出力を加算する加算器67とから構成される。すなわち直近の3サンプル分のデータを加算して移動平均している。乗算器66a,66b,66cの係数は1なので省略してもよい。
【００４６】
イコライザフィルタ63は、平均化データAvgDを順次1サンプルずつ（1/fs）遅延させる遅延素子68(1)〜(12)と、平均化データAvgDに係数k1を乗じる乗算器69aと、遅延素子68(6)出力に係数k2を乗じる乗算器69bと、遅延素子8(12)出力に係数k3を乗じる乗算器69cと、乗算器69a〜cの各出力を加算する加算器70とから構成される。すなわち単位遅延が6サンプル分（つまり転送クロック周期）のいわゆるトランスバーサルフィルタを構成しており、係数k1〜k3を適宜設定することにより所望のフィルタ特性が得られる。図５の波形例では、k1=-1、k2=3、k3=-1とした場合であり、入力信号の高域がブーストして伝送線路で低下した高域のゲインを補償し符号間干渉を低減している。上記係数を選択した場合次の比較器64での閾値thresは2となる。
【００４７】
このローパスフィルタ62及びイコライザフィルタ63の構成はＦＩＲフィルタ構成の一例であり、所望のフィルタ特性により適宜構成や係数を変更すればよい。また、イコライザフィルタ63は遅延素子68(1)〜(5)及び(7)〜(11)の出力に乗じる係数が０である12次のＦＩＲフィルタと見ることもできる。そして、この乗算器の係数を変更する係数変更部を設け（未図示）、伝送線路特性に応じて係数を変更するようにしてもよい。このようにすれば伝送線路特性に応じたイコライズ補正ができるので、より効果的にＤｊを低減できる。
【００４８】
図５は図４のディジタル信号処理部の各主要信号の信号波形例である。(a)は周波数ｆの転送クロックであり、(b)は転送クロック(a)に同期して送信される送信データの一例である。(c)は受信した差動信号であり、受信入力部Rx108の入力である。ここでは簡単のため伝送線路は一次遅れ系の特性を持つものとして図のように波形がなまっているとし、これによりDjが発生している。(d)RxData（実線）は受信した信号を二値化した受信データであり、(e)OVSD（黒丸）は受信データRxDを周波数がfsのオーバーサンプルクロックでサンプルしたオーバーサンプルデータである。伝送線路の特性により符号間干渉を受けるため二値化した受信データRxD(d)はDjが発生している。ｘ印はDjが発生しない場合本来ならサンプルされる点である。(f)はオーバーサンプルデータOVSDを移動平均した平均化データAvgDである。(g)は平均化データAvgDをイコライザフィルタで処理したイコライズデータEQDである。ここでは説明のためイコライザフィルタでの遅延に相当する6サンプル分左にシフトして表示している。(h)はイコライズデータEQDを閾値thres（=2）で比較したデータDataであり、信号処理前の受信データRxD（またはオーバーサンプルデータOVSD）に比べDjが改善されていることがわかる。
【００４９】
図６は、上記と同等の信号処理を行うディジタル信号処理部の詳細構成例であり、図２のディジタル信号処理部10の構成をより詳細に示している。ローパスフィルタ11は、オーバーサンプルデータOVSDの各ビットとその１つ及び２つ下位側のビットの計3ビット（すなわち直近の３サンプル分のビット）を加算する1２個の加算部14(0)〜(11)を持つ。それぞれの加算部は2ビットの平均化データAvgDを出力する。また、フリップフロップ15a及び15bにおいてOVSD[10]及び[11]を１クロック（CK0）遅延したpD[10]及びpD[11]を生成する。このpD[10]またはpD[11]はオーバーサンプルデータOVSD[0]に対してそれぞれ２または１サンプル前のデータとなるので、加算部14(0)及び14(1)の入力には図示するようにこの遅延したオーバーサンプルデータpD[10]、pD[11]を供給することにより直近の３サンプル分の加算が行える。
【００５０】
イコライズフィルタ12は、12個の平均化データAvgD[0:11]に対してそれぞれイコライズ演算を行う12個のイコライズ演算部16(0)〜(11)を持ち、また平均化データAvgD[0:11]をそれぞれ１クロック（CK0）遅延してpAvgD[0:11]を出力するフリップフロップ17を持つ。各イコライズ演算部16において、それぞれ入力端Aには平均化データAvgD[0:11]を、入力端Bには６つ下位側の平均化データ（すなわちオーバーサンプル６サンプル分なので１転送クロック分前のデータ）を、入力端Cにはさらに６つ下位側の平均化データを入力して演算し、出力端OよりイコライズデータEQD[0:11]を得る。なお、イコライズ演算部16(0)〜(5)の入力端Bにはそれぞれ遅延した平均化データpAvgD[6:11]を、イコライズ演算部16(0)〜(11)の入力端Cにはそれぞれ遅延した平均化データpAvgD[0:11]を入力する。
【００５１】
イコライズ演算部16(0)〜(11)は、それぞれ入力端Aから入力したデータをK1倍（ここでは-1倍）する乗算器71と、入力端Bから入力したデータをK2倍（ここでは2倍）する乗算器72と、入力端Cから入力したデータをK3倍（ここでは-1倍）する乗算器73と、各乗算器出力を加算しイコライズデータEQDを出力する加算器74とから構成される。すなわち図４のイコライザフィルタ63と同様の機能を果たす。既述したと同様この乗算器の係数を変更すればフィルタの特性を設定できる。また所望のフィルタ特性に応じてこのイコライズ演算部16の構成は変更可能である。
【００５２】
図６の構成では、二値化部13は、それぞれイコライズデータEQD[0:11]と所定の閾値thresとの大小を比較してその比較結果Data[0:11]を出力する１２個の比較器ＣＭＰ18(0)〜(11)からなる。このような構成とすることで、多相クロックの１つを基準に動作するよう並列化処理できるので動作周波数を下げることができ、高速化への適用も容易である。
【００５３】
次に、ディジタル信号処理したデータDataからデータを復元する方法とその構成を説明する。図２に示したように、シンボルデータ復元部3は、データ選択部6、選択信号生成部7、デシリアライザＤＥＳ8、及びコンマ検出部9から構成され、ディジタル信号処理したデータDataからシンボルデータSYMを復元しシンボルクロックSYMCLKを生成する。12ビットのデータDataは転送データ2ビット×6位相のデータであり、通常は2ビットのデータに変換すればよい。すなわち、12ビットのデータDataから所定の位相クロックで取り込んだデータを選択出力すればよい。但し、対向する送信側の転送クロック（つまり受信データの基準クロックであり、重畳されているクロック）と受信側のクロック（クロックCK0〜11の2逓倍のクロック（図3(b)）がまったく同一周波数ならば常に一定の取り込み位相でよいが、通常はある範囲内で周波数差を持つので、徐々に取り込み位相をずらしていき、時折1ビットあるいは3ビットのデータを選択出力する必要が生じる。例えば1000ppm（=0.1％）の周波数差があるとすると、転送データ1000ビットで1ビットのずれが発生するので、クロックCK0が500サイクルに1回、1または3ビットの出力となる。
【００５４】
選択信号生成部7はデータDataからこの取り込み位相を指示する選択信号Selを生成するものであり、同時にデータ有効数を示す状態信号S0,S1も生成する（S0=1の時はデータ数が1個有効を、S1=1の時はデータ数が3個有効を示す。またS0=S1=0は2個有効で、S0=S1=1は存在しない）。
【００５５】
データ選択部6は、この選択信号Sel及び状態信号S0,S1に従って１〜３個の復元データd0〜d2をデータDataから選択出力する。また、復元データd0〜d2の有効データを示す状態信号S0'、S1'も状態信号S0,S1を所定量遅延させて出力する。
【００５６】
転送されるシリアルデータにはコンマと呼ばれる特殊符号が所定の間隔で挿入されており、このコンマ符号を区切りとしてシリアルデータを10ビットのシンボルデータに変換する。コンマ検出部9は、このコンマ符号を検出しコンマ検出信号Detを出力する。デシリアライザＤＥＳ8は、このコンマ検出信号Detを基にデータ選択部6から供給される１〜３個の復元データd0〜d2を10ビットのシンボルデータSYMにパラレル変換する。また、シンボルクロックSYMCLKの生成も行う。
【００５７】
以下に、各部のより詳細な構成例を順に説明する。図７は選択信号生成部7の構成例を示す図である。また図８にこの選択信号生成部の各主要信号の波形例を示す。図８中の同一の信号名は図５中の同一名の信号波形である。また、期間(i),(ii)のそれぞれの拡大図I,IIも示す。なお、(b)(c)(e)(f)の各信号はLSBからMSBの順に記述し、LSB側が最初に受信したデータである。図７の選択信号生成部7はクロックCK0（図８(a)）を基準に動作する。両エッジ検出部20はディジタル処理したデータDataから立ち上がり及び立下りの両エッジを検出し、そのエッジ位置を示すRxエッジ信号RxEdgeを出力する。
【００５８】
これはデータDataとDataを1位相分遅らせたデータdData[0:11]（つまり1クロック前のData[11]をpData11とすると、dData[0:11]=｛pData11,Data[0:10]｝）とで各ビット毎排他的論理和した演算を行えばよい。例えば図８に示すようにData[0:11]=011111100000が連続しているとすると、
Data[0:11]=    011111100000
dData[0:11]=   001111110000
RxEdge[0:11]=  010000010000
となる。
【００５９】
比較部21はRxエッジ信号RxEdgeと後述するクロック立下りエッジ信号CKEdgeとを比較し、どちらの位相が進んでいるか検出し、RxEdgeに対しCKEdgeの位相が進んでいればDN信号を「H」に、遅れていればUP信号を「H」に、一致していれば双方を「L」として出力する。ここでRxEdgeに複数個の1がある場合、それぞれについて位相進み／遅れ判定を行い、いずれか多い方の結果を出力すればよい。同数であれば一致と判定する。カウンタ22は比較部21より供給されるUP/DN信号をカウントし、その結果よりSUP信号及びSDN信号を出力する。このようにしてUP/DN信号の平均化を行うことにより、カウンタ22は通常のＰＬＬのループフィルタの役割を果たす。
【００６０】
これは例えばアップダウンカウンタなどにより構成し、UP=「H」ならばカウント値を＋1し、DN=「H」ならばカウント値を−1する。そしてカウント値が正の所定値（例えば+N）を超えればSUP信号を「H」に、負の所定値（例えば-N）を下回ればSDN信号を「H」として出力し、カウント値を初期値（例えば０）にクリアする。ここで正負の所定値を変更すれば平均化の帯域を変えることができ、これはＬＰＦ設定信号により変更可能とする。
【００６１】
また、このようにカウンタ22で平均化することにより、受信データにジッタがあり、データDataのデータ遷移タイミングが変動する場合であっても、その平均位置がクロックに対して進んでいるか遅れているかを検出できる。また、送信側との周波数差に対する応答性を考慮して正負の所定値を選択すればよい。例えば、周波数差が1000ppmとすると、500クロック（CK0）で6回のSUP（またはSDN)がでればよいので、Nは83以下で、十分平均化の効果が得られる値（例えば16や32）に設定するとよい。また、より簡単に構成するには、比較部21において複数のエッジに対し位相進み／遅れ両方の結果が出た場合はUP/DNとも「H」を出力し、次段のカウンタ22でUP=H、DN=Hの場合はカウントアップ／ダウンを行わないようにすればようにしてもよい。
【００６２】
状態制御部23は、クロックパターンCKPの位相状態を表す6つの状態St0〜St5を制御するものであり、図９にこの状態遷移図を示す。この遷移条件は図示するようにカウンタ22から供給されるSUP、SDN信号がそれぞれ「H」となったとき遷移する。また、初期状態は例えばSt0とする。そしてこの状態を示すstate信号と状態信号S0,S1を出力する。なお、S0はSt4からSt3に遷移した時に、またS1はSt3からSt4に遷移した時のみ「H」となる。CKP変換部24はstate信号をクロックパターン信号CKPに変換するもので、この変換規則を表1に例示する。このクロックパターン信号CKPは周期1UIのクロックを1UIあたり6位相でオーバーサンプリングしたデータとなっており、St0〜St5に遷移するにつれ1位相ずつ進むものとしている。また、選択信号変換部26ではstate信号を選択信号Selに変換する。この変換規則を表1に例示する。
【００６３】
【表１】
2006166229.tif 000003
【００６４】
選択信号Selは、表1に示すようにクロックパターン信号CKPの立ち上がり時に1となる信号である。なお、状態St4からSt3に遷移した時、及びSt3からSt4に遷移した時は表に示すように異なるパターンを出力する。これは先に示したS0,S1の「H」期間に対応し、信号S0,S1は選択信号Selの「1」の数（つまりクロック立ち上がり数）を表している。（S0=1の時は「1」の数は1個、S1=1の時は「1」の数は3個、その他は2個となっている。）
【００６５】
エッジ検出部25は、クロックパターン信号CKPの「1」→「0」に変化するビット、すなわちCKPの立ち下がりエッジを検出し、クロック立下りエッジ信号CKEdge信号を出力する。これはクロックパターン信号CKPとCKPを1位相分遅らせたデータdCKP[0:11]（1クロック前のCKP[11]をpCKP11とすると、dCKP[0:11]=｛pCKP11,CKP[0:10]｝）とで各ビット毎に、
（~CKP & dCKP）なる演算を行えばよい。ここで~は否定演算を表す。
【００６６】
図８の信号波形例において、（b）データDataは"011111100000"のデータが連続して入力しているものとする（1010101・・・のデータが転送されこれをオーバーサンプリングしたもの）。また、（d）stateはSt0で始まるとし、表1の変換に従い（e）クロックパターンCKPは"000111000111"が出力している。すると各エッジ信号（c）RxEdge、（f）CKEdgeは図示するようになり、期間(i)においては拡大図Iに示すようにCKPの方が進んでいるので、（g-2）DN信号が「H」となる。そしてカウンタ22において、カウント値が-Nとなった時、（h-2）SDN信号が「H」となり、（d）stateはSt5へ遷移する。それに伴い（e）CKPが変化し、（c）RxEdgeと（f）CKEdegの位相が一致するようになる（すなわち、クロックパターンCKPがデータDataに同期する）。
【００６７】
図１０はデータ選択部6の構成例を示す図である。データ選択部６は、第1選択部30と、第２選択部31とを備えている。第1選択部30はデータData[0:5]から選択信号Sel[0:5]及び状態信号S0,S1に従い、データd0、d1を復元する。すなわち、下式のように変換する。
S0=「H」の時、  d0=X、  d1=X
S1=「H」の時、  d0=OVSD[0]、d1=OVSD[5]
その他（S0=S1=「L」の時）、
d0=(Data[0]&Sel[0])|(Data[1]&Sel[1])|(Data[2]&Sel[2])|(Data[3]&Sel[3])|(Data[4]&Sel[4])|(Data[5]&Sel[5])
d1=X
ここで、XはDon't Care、&は論理積演算、|は論理和演算を表す（以下も同様）。
また、第2選択部31はオーバーサンプルデータData[6:11]から選択信号Sel[6:11]に従い、次の演算によりデータd2を復元する。
d2=(Data[6]&Sel[6])|(Data[7]&Sel[7]|(Data[8]&Sel[8])|(Data[9]&Sel[9])|(Data[10]&Sel[10]))|(Data[11]&Sel[11])
つまり、S0=「H」の時はd2の1つのデータが有効データとして、S1=「H」の時はd0,d1,d2の3つのデータが有効データとして、それ以外の時（S0=S1=「L」）はd0,d2の2つのデータが有効データとして復元される。また同時に各々の状態信号S0,S1を選択部での演算遅延時間だけ遅延させた信号S0'、S1'を出力し、これが復元データd0,d1,d2の有効状態を示す。
【００６８】
図１１は図１０のデータ選択部6を説明するための信号例である。データDataが図のように供給されており、選択信号Selは選択信号生成部7においてクロックパターンCKPがデータDataに同期されており、状態St0に対応した"000100000100"が供給されている。このとき状態信号S0,S1は共に「L」であるので、復元データd0、d2が図のように出力される。
【００６９】
ところで上述したように受信データにジッタが生じているとデータDataの切り変わり目は不正確なデータが取り込まれている場合がある。例えばジッタが図１１中の点線枠の範囲であった場合には、領域(z)は"1111"や"0000"となることもあり、さらにジッタが増大すると現在の取り込み位置Data[3]の値も不正確になり、正確にデータを復元できなくなる。本実施形態ではディジタル信号処理部10によりジッタ成分の一部であるデターミニスティックジッタDjを軽減しているので（例えばジッタによる不確定範囲が実線枠となるようにしているので）、正確なデータが復元できる。
【００７０】
図１２はデシリアライザＤＥＳ8の構成例を示す図である。デシリアライザＤＥＳ8は、復元データd0,d1,d2が入力されるシフトレジスタ36と、シンボル変換部37と、シンボル同期制御部38とを備えている。シフトレジスタ36は復元データd0,d1,d2を状態信号S0',S1'に従い逐次シフトして保持し、各レジスタ出力をパラレルデータPDataとして出力する。図１３はシフトレジスタ36の詳細構成例である。40(0)〜(11)はフリップフロップ（レジスタ）であり、これらが縦列接続されシフトレジスタが構成される。また41(1)〜(11)は状態信号S0',S1'に従い各レジスタへの入力を選択するマルチプレクサであり、この選択信号によりシフト量が変更される。マルチプレクサの３入力のうち、上から３ビットシフト、２ビットシフト、１ビットシフトに対応し、S1'=「H」のときは一番上の入力が、S0'=「H」の時は一番下の入力が、その他の時は真中の入力が選択出力される。またフリップフロップ40は12個設けるものとし、各レジスタの出力Q0〜Q11をパラレルデータPData[0:11]として出力する。図１３ではフリップフロップ40(5)以降の図示は省略している。このシフトレジスタ36により、１〜３個ずつ復元されるデータがパラレル変換される。ここで、PData[11]が最初に転送された（受信した）ビット（以下適宜FRB：First Recieved Bitとする）であり、PData[0]が最後に転送されたビット（以下適宜LRB：Last Recieved Bitとする）である。
【００７１】
コンマ検出部9はデシリアライザＤＥＳ8から供給されるパラレルデータPData中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果Detと検出された場合はその検出位置DetPos（例えば検出されたパターンのLSBのビットナンバー）をデシリアライザＤＥＳ8に供給する。8B/10B変換の場合は、コンマ符号は0011111010または1100000101である（左側がFRB）。またシンボルの区切りを示す属性を持つ他の符号として、0011111001や1100000110を検出する場合もある。例えば、PData[11:0]=100111110101のときは、PData[10:1]がコンマパターンと一致するので、Det=「H」とし、同時に検出位置DetPos=1を出力する。
【００７２】
図１４はシンボル同期動作を説明する信号波形図である。図１４に基づきシンボル同期制御部38及びシンボル変換部37の動作を説明する。図１４において、(a)は、クロック(CK0)を表し、(b)は、Pdata[11：0]を表し、(c)は、検出信号Detを表し、(d)は、検出位置信号DetPosを表し、(e)は、状態信号Ｓ0‘、Ｓ1’を表し、(g)は、パラレルデータPdataを1クロック遅延させたdPDataを表し、(h)は、シンボルクロックSYMCLK（ラッチイネーブル信号LEと同一信号）を表し、(i)は、パラレルデータPdataのシンボル有効位置を示すシンボル位置信号LEPosを表し、(j)は、10ビットのシンボルSYM信号を表している。
【００７３】
今、(b)パラレルデータPData中にコンマパターンCOMを検出したとすると（下線部）、コンマ検出部9から(c)検出信号Detと(d)検出位置信号DetPosが出力される。シンボル同期制御部38ではカウンタを内蔵し、この検出信号Detをスタート信号、検出位置信号DetPosをカウント初期値とし、カウントを開始する。このカウントはデシリアライザＤＥＳに入力される１〜３個の復元データの個数だけ進み、つまり状態信号S0'、S1'によりカウントし、カウント値が1シンボル分（10ビット）貯まる毎に一度(h)ラッチイネーブル信号LEを出力する（つまりカウント値が10を超える場合はLEを「H」とし、カウント値を-10する）。また同時にパラレルデータPDataのシンボル有効位置を示す(i)シンボル位置信号LEPosとしてカウント値を出力する。なお、状態信号は各ブロックでの処理時間の分遅延させた（本例では2クロック）S0”、S1”（e-1,e-2）を用いてカウントを行う。S0”=「H」の時はカウントは１進み、S1”=「H」のときは３進み、その他の時は２進む。シンボル変換部37では、パラレルデータPDataを1クロック遅延させた(g)dPDataから、ラッチイネーブル信号LE=「H」の時、シンボル位置信号LEPosに従い10ビットの(j)シンボルSYM[0:9]（[0]：FRB）を取り出す。（つまりLEPos=0,1,2であればそれぞれ、dPData[9:0],[10:1],[11:2]を取り出す。LEPos≧3はそれ以前のクロックで取り出されるので存在しない。）また、ラッチイネーブル信号LEと同一の信号をシンボルクロックSYMCLKとして出力する。
【００７４】
このようにすれば、シンボルクロックSYMCLKに同期して10ビットのシンボルSYMが復元できる。なお、シンボルクロックの周期は通常5・CK0クロック分（転送クロックの10クロック分）であるが、送信側と受信側の周波数差により、時折4クロック分または6クロック分となる。この差分は全体構成で説明したようにエラスティックバッファＥＢで吸収される。
【００７５】
図１５はＰＬＬ113の構成例である。この構成例では、送信部101の送信クロックBCLKと多相クロックCK0〜11を生成している。ＰＬＬ113は、分周器50と、位相周波比較器ＰＦＤ51と、ローパスフィルタＬＰＦ52と、電圧制御発振器ＶＣＯ53と、分周器55と、分周器58とを備えており、入力された基準クロックRefCLKをもとに、送信クロックBCLKと多相クロックCK0〜11を生成・出力する。
【００７６】
ＶＣＯ53は図示するように３段の差動バッファ54a〜cを接続したリングオシレータで構成され、6位相のクロックc0〜c5を生成しており、このうちの1つがクロックBCLKとして出力する。分周器50はクロックBCLKを10分周する。位相周波比較器PFD51は基準クロックRefCLKと分周器50出力との位相比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。
【００７７】
ローパスフィルタＬＰＦ52はチャージポンプ出力を平滑化し制御電圧VcをＶＣＯ53に供給する。ＶＣＯ53内の差動バッファ54a〜cにはこの制御電圧Vcに従って遅延量が変化し、位相同期制御が行われる。例えば基準クロックRefCLKとして250MHzのクロックを供給すると、クロックBCLKは2.5GHzのクロックが生成できる。
【００７８】
また、分周器58はクロックBCLKを10分周してクロックPCLKを生成する。分周器55は6位相クロックc0〜c5をそれぞれを2分周し、その同相／逆相クロックを出力する。すなわち、クロックBCLKの1／2の周波数で12位相のクロックCK0〜11を生成する。
【００７９】
分周器55はクロックc0〜c5をそれぞれクロック入力する６つの２分周器（トグルフリップフロップなどにより構成）56a〜fが備えられ、それぞれ正転／反転出力が出力される。また、これら２分周器はリセット回路57の出力RSTBによりリセットされ、各位相が図3(c-0)〜(c-11)となるように揃えられる。
【００８０】
上記説明からわかるように、本発明のデータリカバリ回路および方法は、受信データに重畳されているクロックを復元することなく、つまり受信データに重畳されたクロックとは同期していない独立のクロックを生成し、その多相クロックでオーバーサンプリングしたデータから受信データ及びシンボルを復元している。つまり、選択信号生成部7では、オーバーサンプルデータOVSDから受信データに重畳されたクロックをクロックパターンCKPとして仮想的に復元しており、またデータ選択部6において、このクロックパターンCKPに基づき変換された選択信号Selによりデータを復元している。
【００８１】
また、ディジタル信号処理部10を備え、二値化した受信信号RxDataを多相クロックによりオーバーサンプリングし、ディジタルフィルタにより処理しているので、簡便な構成で実現でき、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減でき、受信データを安定して復元できるようになる。
【００８２】
なおかつ、オーバーサンプリング部を除く大部分は単一周波数のクロックCK0で動作しており、多相クロック間やデータ間のスキューをほとんど気にすることなく設計できるので、高速化も容易に実現できる。また、近年発展の著しい回路・レイアウト設計検証ツールも容易に適用可能であり設計の簡易化が図れ、また回路の再利用性も向上するので、開発期間の短縮化も図れる。さらに上述の形態のようにパラレル処理化してさらにその動作周波数を低減することも容易であるので、転送レートの高速化に対しても容易に実現できる。
【００８３】
さらには、この実施形態では転送クロック周波数の1/2の周波数で12位相のオーバーサンプリングをする例を説明したが、例えば転送クロック周波数の1/4の周波数で24位相のオーバーサンプリングを行い、上述した各ブロックを適宜変更することにより適用することも可能であり、これによりさらに動作周波数を下げて実現できるので、より高速な転送レートにも容易に対応できる。一方、転送クロック周波数で6位相のオーバーサンプリングを行ってもよい。また、多相クロックの相数も適宜変更可能である。また、受信データと同期していないクロックによってデータを復元できるので、多相クロックの生成は送信クロック生成部と共通化でき、チップサイズが低減できる。
【００８４】
また、複数個の受信部をもつ装置においても同様の理由で各受信部で使用する多相クロック生成部は共通化でき、チップサイズが低減できる。図１６は、このような装置のデータ受信部に適用した場合の全体構成例である。第１レーン物理層部151は送信部101−1と受信部102−1を備える。これらの構成・動作は図1と同様なので説明は省略する。第２レーン物理層部152も同様に送信部101−2と受信部102−2を備え、同様にして送信部101、受信部102を組として複数レーンの物理層部がある。ＰＬＬ150はＰＬＬ113と同様の構成・動作を行い、基準クロックRefCLKを基準として、クロックBCLK,PCLK及び多相クロックCK0〜CK11を生成し、各レーンの物理層部に供給する。このようにすれば各レーンのＰＬＬ部を共通化でき、装置の小型化が図れる。
【００８５】
上述したように、本発明のデータリカバ方法及びデータリカバ回路によれば、受信データに重畳されているクロックを復元することなく、つまり受信データに重畳されたクロックとは同期していない独立のクロックを生成し、その多相クロックでオーバーサンプリングしたデータから受信データを復元し、かつ、二値化した受信信号オーバーサンプリングし、ディジタルフィルタにより、伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するようディジタル信号処理を行うので、簡便な構成で正確にデータを復元することができる。また、チップサイズの低減や消費電流の低減化も図れる。さらに、転送クロックの数分の１のクロックで動作させることも可能なので、転送レートの高速化にも容易に対応できる。
【図面の簡単な説明】
【００８６】
【図１】本発明に係るシリアル転送部の物理層部の全体構成図である。
【図２】本発明の第一の実施形態を示すデータリカバリ回路の構成図である。
【図３】オーバーサンプリング部の各主要信号の信号波形図の一例である。
【図４】ディジタル信号処理部の構成例である。
【図５】図４のディジタル信号処理部における各主要信号の信号波形例である。
【図６】図４と同等の信号処理を行うディジタル信号処理部の構成例である。
【図７】選択信号生成部の構成例を示す図である。
【図８】図７の選択信号生成部の各主要信号の波形例である。
【図９】状態制御部においてクロックパターンの６つの位相状態が制御される状況を示す状態遷移図である。
【図１０】データ選択部の構成例を示す図である。
【図１１】図１０のデータ選択部を説明するための信号例である。
【図１２】デシリアライザＤＥＳの構成例を示す図である。
【図１３】デシリアライザＤＥＳのうちのシフトレジスタの詳細構成例である。
【図１４】シンボル同期動作を説明する信号波形図である。
【図１５】ＰＬＬの構成例を示す図である。
【図１６】本発明をデータ受信部に適用した場合の全体構成例である。
【図１７】従来のＣＤＲ回路の構成図である。
【図１８】等間隔でない場合の問題点の一例を示す図である。
【図１９】符号間干渉を説明するための図である。
【図２０】ディジタルフィルタで構成したイコライザフィルタの従来例である。
【符号の説明】
【００８７】
1,61    オーバーサンプリング部
2    多相クロック生成部
3    シンボルデータ復元部
4    フリップフロップ（ＦＦ0〜11）
5    並列化部
6    データ選択部
7    選択信号生成部
8    デシリアライザＤＥＳ
9    コンマ検出部
10    ディジタル信号処理部
11,62    ローパスフィルタ
12,63    イコライズフィルタ
13    二値化部
14    加算部〔14(0)〜(11)〕
15a、15b、25,27    ＦＦ（フリップフロップ）
16    イコライズ演算部
17    ＦＦ（フリップフロップ）
15    並列化部
20  両エッジ検出部
21  比較部
22  カウンタ
23  状態制御部
24  ＣＫＰ変換部
25  エッジ検出部
26  選択信号変換部
30  第１選択部
31  第２選択部
36  シフトレジスタ
37  シンボル変換部
38  シンボル同期制御部
40  フリップフロップ
41  マルチプレクサ
50,55,58  分周器
51  位相周波比較器
52  ローパスフィルタ
53  ＶＣＯ
54  差動バッファ
57  リセット回路
64,18    比較器ＣＭＰ〔18(0)〜(11)〕
65,68    遅延素子
66,69,71,72,73    係数乗算器
67,70,74,33    加算器
71,72,73    乗算器
100,120    シリアル転送部の物理層部
101,121    送信部
102,122    受信部
103    エンコーダ部ＥＮＣ
104    シリアライザＳＥＲ
105    送信出力部Tx
106,107    伝送線路
108    受信入力部Rx（二値化手段）
109    クロックデータリカバリ部ＣＤＲ
110    デシリアライザＤＥＳ
111    エラスティックバッファＥＢ
112    デコーダ部ＤＥＣ
113,123    ＰＬＬ
115    ディジタル信号処理部ＤＥＱ（波形等化部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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