(57)【要約】【課題】本発明の目的は、素子分離絶縁膜の端部におけるシリサイド化を抑制して接合リークの発生を防止した半導体装置およびその製造方法を提供することにある。【解決手段】本実施形態に係る半導体装置は、半導体基板１に形成され、活性領域を区画する素子分離絶縁膜３と、活性領域における半導体基板１上に、ゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の両側に形成されたサイドウォール絶縁膜６と、ゲート電極５の両側における半導体基板１に形成されたソース・ドレイン領域８と、ソース・ドレイン領域８の表層に形成されたシリサイド層１０と、素子分離絶縁膜の端部に生じた窪み部３ａを埋めるように形成され、端部における半導体基板１のシリサイド化を防止する第１絶縁膜２１とを有する。【選択図】図１
2006344663.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記活性領域における前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたサイドウォール絶縁膜と、
前記ゲート電極の両側における前記半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の表層に形成されたシリサイド層と、
前記素子分離絶縁膜の端部に生じた窪み部を埋めるように形成され、前記端部における前記半導体基板のシリサイド化を防止する第１絶縁膜と
を有する半導体装置。
【請求項２】
前記サイドウォール絶縁膜の端部における前記半導体基板上に形成され、前記端部における前記半導体基板のシリサイド化を防止する第２絶縁膜をさらに有する
請求項１記載の半導体装置。
【請求項３】
半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記活性領域における前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたサイドウォール絶縁膜と、
前記ゲート電極の両側における前記半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の表層に形成されたシリサイド層と、
前記素子分離絶縁膜の端部に生じた窪み部を埋めるように形成され、シリサイド化された第１シリコン層と
を有する半導体装置。
【請求項４】
前記サイドウォール絶縁膜の端部における前記半導体基板上に形成され、シリサイド化された第２シリコン層をさらに有する
請求項３記載の半導体装置。
【請求項５】
前記第１シリコン層と前記半導体基板との間に形成されたエッチングストッパ膜をさらに有する
請求項３記載の半導体装置。
【請求項６】
半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、
前記活性領域における前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極の両側における前記半導体基板に、ソース・ドレイン領域を形成する工程と、
前記素子分離絶縁膜の端部に生じた窪み部を埋めるように、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜をエッチバックして、前記窪み部に第１絶縁膜を形成する工程と、
前記ゲート電極を被覆するように前記半導体基板上に金属膜を形成する工程と、
熱処理により前記金属膜と前記半導体基板とを反応させた後、当該金属膜を除去して、前記ソース・ドレイン領域の表層にシリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項７】
前記絶縁膜をエッチバックする工程において、前記第１絶縁膜を形成し、かつ、前記サイドウォール絶縁膜の端部に第２絶縁膜を形成する
請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、
前記活性領域における前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極の両側における前記半導体基板に、ソース・ドレイン領域を形成する工程と、
前記素子分離絶縁膜の端部に生じた窪み部を埋めるように、前記半導体基板上にシリコン層を形成する工程と、
前記シリコン層をエッチバックして、前記窪み部に第１シリコン層を形成する工程と、
前記ゲート電極を被覆するように前記半導体基板上に金属膜を形成する工程と、
熱処理により前記金属膜と、前記半導体基板および前記第１シリコン層とを反応させた後、当該金属膜を除去して、前記ソース・ドレイン領域の表層にシリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項９】
前記シリコン層をエッチバックする工程において、前記第１シリコン層を形成し、かつ、前記サイドウォール絶縁膜の端部に第２シリコン層を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ソース・ドレイン領域を形成する工程の後、前記シリコン層を形成する工程の前に、前記ゲート電極を被覆するように前記半導体基板上にエッチングストッパ膜を形成する工程をさらに有し、
前記シリコン層をエッチバックする工程の後、前記金属膜を形成する工程の前に、露出した前記エッチングストッパ膜を除去する工程をさらに有する
請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ソース・ドレイン領域の表層がシリサイド化された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化および高集積化により、現在ではゲート長が４５ｎｍ〜９０ｎｍの寸法基準で設計された半導体デバイスの開発が行われている。このような半導体デバイスでは、ゲート電極幅やゲート絶縁膜厚といった、半導体装置を構成する要素のサイズ縮小が顕著となっている。
【０００３】
ショートチャネル効果を抑制し、トランジスタの駆動能力を維持するため、ソース・ドレイン領域（拡散層）の深さの浅接合化が必要である。拡散層の浅接合化は寄生抵抗の増加を招き、ゲート電極幅の縮小は配線抵抗の増加を招くため、拡散層の表面あるいはゲート電極の表面に高融点シリサイドを形成する技術が重要になる。
【０００４】
シリサイド形成技術においては、シリコンとの熱反応の制御が非常に難しく、シリサイド層を均一にして、接合リークが起こらないようにする必要がある。シリサイ層を安定に形成する従来技術としては、特許文献１に記載の技術がある。
【特許文献１】特開平１１−１１１６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、トランジスタが形成される活性領域を区画する例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜の端部、すなわち活性領域と素子分離絶縁膜の界面に窪み部（以下、ディボットと称する）が形成されることがある。ディボットは、例えばＳＴＩの形成工程後、シリサイド工程までの工程によって形成され、ＳＴＩ端部でのディボットをなくすことは困難な状況にある。
【０００６】
ディボットが形成されたままでシリサイド形成工程を行った場合、ディボットの部分ではシリコン基板とソース・ドレイン領域のｐｎ接合への距離が近いことから、当該ｐｎ接合とシリサイド層との距離が近くなり、接合リークが発生する場合がある。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、素子分離絶縁膜の端部におけるシリサイド化を抑制して接合リークの発生を防止した半導体装置を提供することにある。
本発明の他の目的は、素子分離絶縁膜の端部におけるシリサイド化を抑制して、接合リークの発生を防止することができ、均一なシリサイド層を形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、前記活性領域における前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたサイドウォール絶縁膜と、前記ゲート電極の両側における前記半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の表層に形成されたシリサイド層と、前記素子分離絶縁膜の端部に生じた窪み部を埋めるように形成され、前記端部における前記半導体基板のシリサイド化を防止する第１絶縁膜とを有する。
【０００９】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、前記活性領域における前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたサイドウォール絶縁膜と、前記ゲート電極の両側における前記半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の表層に形成されたシリサイド層と、前記素子分離絶縁膜の端部に生じた窪み部を埋めるように形成され、シリサイド化された第１シリコン層とを有する。
【００１０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、前記活性領域における前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にサイドウォール絶縁膜を形成する工程と、前記ゲート電極の両側における前記半導体基板に、ソース・ドレイン領域を形成する工程と、前記素子分離絶縁膜の端部に生じた窪み部を埋めるように、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をエッチバックして、前記窪み部に第１絶縁膜を形成する工程と、前記ゲート電極を被覆するように前記半導体基板上に金属膜を形成する工程と、熱処理により前記金属膜と前記半導体基板とを反応させた後、当該金属膜を除去して、前記ソース・ドレイン領域の表層にシリサイド層を形成する工程とを有する。
【００１１】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、前記活性領域における前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にサイドウォール絶縁膜を形成する工程と、前記ゲート電極の両側における前記半導体基板に、ソース・ドレイン領域を形成する工程と、前記素子分離絶縁膜の端部に生じた窪み部を埋めるように、前記半導体基板上にシリコン層を形成する工程と、前記シリコン層をエッチバックして、前記窪み部に第１シリコン層を形成する工程と、前記ゲート電極を被覆するように前記半導体基板上に金属膜を形成する工程と、熱処理により前記金属膜と、前記半導体基板および前記第１シリコン層とを反応させた後、当該金属膜を除去して、前記ソース・ドレイン領域の表層にシリサイド層を形成する工程とを有する。
【００１２】
上記の本発明では、素子分離絶縁膜に生じた窪み部を埋め込むように、第１絶縁膜あるいは第１シリコン層が形成される。
窪み部に第１絶縁膜が形成された場合には、素子分離絶縁膜の端部からのシリサイドの進行が防止され、シリサイド化は半導体基板の表面のみから進行する。窪み部に第１シリコン層が形成された場合には、素子分離絶縁膜の端部では、半導体基板の変わりに第１シリコン層がシリサイド化されることとなる。
いずれの場合にも、半導体基板の表面のみからシリサイド化が進行することとなり、シリサイド層がソース・ドレイン領域の接合位置まで形成されることが防止される。
【発明の効果】
【００１３】
本発明の半導体装置によれば、素子分離絶縁膜の端部におけるシリサイド化を抑制して接合リークの発生を防止した半導体装置を実現できる。
本発明の半導体装置の製造方法によれば、素子分離絶縁膜の端部におけるシリサイド化を抑制して、接合リークの発生を防止することができ、均一なシリサイド層を形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。本実施形態では、例えばｎチャネルＭＯＳトランジスタの例について説明するが、ｐチャネルＭＯＳトランジスタの場合には、各領域の導電型を適宜逆にすればよい。
【００１５】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。
【００１６】
例えばシリコンからなる半導体基板１には、活性領域を区画するＳＴＩからなる素子分離絶縁膜３が形成されており、活性領域にはｐウェル２が形成されている。素子分離絶縁膜３は、主として酸化シリコンからなる。半導体基板１上には、例えば酸化シリコンからなるゲート絶縁膜４が形成され、ゲート絶縁膜４上には例えばポリシリコンからなるゲート電極５が形成されている。
【００１７】
ゲート電極５の両側には、サイドウォール絶縁膜６が形成されている。サイドウォール絶縁膜６は、酸化シリコン膜、窒化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜の積層膜により形成されている。
【００１８】
ゲート電極５の両側における半導体基板１には、ｎ型のエクステンション領域７と、エクステンション領域７よりも深いｎ型のソース・ドレイン領域８が形成されている。より詳細には、エクステンション領域７はサイドウォール絶縁膜６下における半導体基板１に形成されている。また、ソース・ドレイン領域８は、ｎ型のエクステンション領域７の外側における半導体基板１に形成されている。
【００１９】
ゲート電極５およびソース・ドレイン領域８の表層には、シリサイド層１０が形成されている。シリサイド層１０は、例えばニッケルシリサイド（ＮｉＳｉ）からなる。なお、シリサイド層１０は、コバルトシリサイド（ＣｏＳｉ２）であってもよい。
【００２０】
素子分離絶縁膜３と活性領域の界面近傍、すなわち素子分離絶縁膜３の端部に生じたディボット（窪み部）３ａは、例えば酸化シリコンからなる第１絶縁膜２１により埋め込まれている。
【００２１】
上記の本実施形態に係る半導体装置では、素子分離絶縁膜３の端部に生じたディボット３ａを埋めるように第１絶縁膜２１が形成されている。ソース・ドレイン領域８と半導体基板１（より詳細にはｐウェル２）との間におけるｐｎ接合への距離は、半導体基板１の表面に比べて、このディボット３ａの位置で短くなる。このため、半導体基板１の表面から適切な深さのシリサイド層１０を形成しようとしても、ディボット３ａからシリサイド化が進行した場合には、シリサイド層１０とｐｎ接合の距離が近づき、接合リークを生じる恐れがある。
【００２２】
本実施形態では、ディボット３ａを埋めるように第１絶縁膜２１が形成されていることから、シリサイド化は半導体基板１の表面のみから進行するため、均一なシリサイド層１０をもち、接合リークが抑制された半導体装置を実現することができる。
【００２３】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図５を参照して説明する。
【００２４】
図２（ａ）に示すように、例えばシリコンからなる半導体基板１に、ボロンなどのｐ型不純物をイオン注入して、活性領域としてｐウェル２を形成する。その後、活性領域を区画するＳＴＩからなる素子分離絶縁膜３を半導体基板１に形成する。
【００２５】
次に、図２（ｂ）に示すように、活性領域における半導体基板１上に、例えば酸化シリコンからなるゲート絶縁膜４を介してゲート電極５を形成する。ゲート電極５の形成では、ゲート絶縁膜４上に例えばポリシリコン膜を形成した後に、ポリシリコン膜にリンなどのｎ型不純物をイオン注入する。続いて、リソグラフィ技術によりレジストパターンをポリシリコン膜上に形成し、レジストパターンをマスクとしてポリシリコン膜をドライエッチングした後、レジストパターンを除去することにより、ゲート電極５のパターンが形成される。
【００２６】
次に、図３（ａ）に示すように、ゲート電極５をマスクとして、リンや砒素などのｎ型不純物をイオン注入することにより、ゲート電極５の両側における半導体基板１にｎ型のエクステンション領域７を形成する。
【００２７】
次に、図３（ｂ）に示すように、ゲート電極５の両側にサイドウォール絶縁膜６を形成する。サイドウォール絶縁膜６の形成では、まず、ゲート電極５を被覆するように半導体基板１の全面に、例えばＣＶＤ法により酸化シリコン膜あるいは窒化シリコン膜などの絶縁膜を成膜する。続いて、当該絶縁膜をエッチバック（ドライエッチング）することにより、ゲート電極５の側面のみにサイドウォール絶縁膜６が形成される。なお、上記絶縁膜として、酸化シリコン膜と窒化シリコン膜の積層膜を形成してもよい。
【００２８】
次に、図４（ａ）に示すように、ゲート電極５およびサイドウォール絶縁膜６をマスクとして、リンや砒素などのｎ型不純物をイオン注入することにより、サイドウォール絶縁膜６の両側における半導体基板１に、エクステンション領域７よりも深いｎ型のソース・ドレイン領域８を形成する。
【００２９】
シリサイド形成工程前の時点で、素子分離絶縁膜３の端部には、ディボット３ａが生じている（図４（ａ）参照）。ディボット３ａは、レジストパターンの除去や、ゲート電極５のパターニング工程、自然酸化膜の除去工程などにおいて、素子分離絶縁膜３の端部が徐々に削れることにより生じる。図面の簡略化のため、図４（ａ）以降の図面においてディボット３ａを図解しているが、このディボット３ａは突然生じるものではなく、徐々に素子分離絶縁膜３がエッチングされることにより生じるものである。
【００３０】
次に、図４（ｂ）に示すように、ディボット３ａを埋めるように半導体基板１上に、絶縁膜２０を形成する。絶縁膜２０は、例えばＳＯＧ（Spin on Glass）法により、ポリシラザン材料を塗布し、ＷＶＧ（Water Vapor Generation）処理を行うことにより形成される。ＷＶＧ処理は、例えば、処理温度を３５０℃とし、処理圧力を４００Ｔｏｒｒ（５３．２ｋＰａ）とし、供給ガスとしてＨ２を１．５ｓｌｍ、Ｏ２を１．５ｓｌｍの流量で流し、処理時間を３０分とする。塗布膜厚はディボット３ａを埋めることができれば特に限定はなく、例えば１００ｎｍ程度とする。ポリシラザン材料はＳｉＮを含んだ組成をもつが、ＷＶＧ処理によりＮがＯに置換されて、酸化シリコンからなる絶縁膜２０となる。
【００３１】
続いて、エクステンション領域７およびソース・ドレイン領域８の不純物が拡散しない程度の温度でアニール処理を行う。アニール処理は、例えば、供給ガスとしてＮ２ガスを流した状態で、６００℃の温度で、６０分間行う。このアニール処理により、絶縁膜２０のエッチングレートを下げることができ、後のエッチング工程においてディボット３ａのみに絶縁膜２０が残るようになる。
【００３２】
次に、図５（ａ）に示すように、絶縁膜２０をドライエッチングによりエッチバックする。このエッチングは、素子分離絶縁膜３の端部のディボット３ａのみに絶縁膜が残るような条件で行う。これにより、ディボット３ａに第１絶縁膜２１が埋め込まれる。エッチング条件は、例えばエッチングガスとしてＣ４Ｆ８を流し、圧力を２Ｐａとし、ＲＦ電力を１２００Ｗとする。
【００３３】
続いて、希フッ酸系の溶液、またはスパッタリング法により、ソース・ドレイン領域８上の自然酸化膜を除去する。
【００３４】
次に、図５（ｂ）に示すように、ゲート電極５を被覆するように半導体基板１の全面に、高融点金属膜９を形成する。高融点金属膜９として、例えばＰＶＤ（Physical Vapor Deposition）により、例えばニッケル膜を成膜する。なお、ニッケル以外にも、シリコンに対する拡散係数の大きい高融点金属、例えばコバルト、プラチナ、エルビウム、パラジウムを使用してもよい。ニッケルの場合には、基板温度が１５０℃〜２５０℃の低温でスパッタリングが行われる。
【００３５】
続いて、例えばランプアニール装置を用いて、２７５℃〜４００℃の温度にて第１熱処理を行う。第１熱処理は、ランプアニール装置を用いた場合には１分〜３分間熱処理を行う。熱処理としては、ホットプレート型またはガス加熱型でもよく、これらの場合は１０〜２０分間熱処理を行えばよい。この第１熱処理により、高融点金属膜９と、ゲート電極５およびソース・ドレイン領域８のシリコンとが反応して、ＮｉｘＳｉ（ｘ＝１〜２）からなるシリサイド層１０が形成される。
【００３６】
次に、混酸（硫酸と過酸化水素の混合液）またはドライエッチングによって、未反応の高融点金属膜９を除去する（図１参照）。なお、混酸処理を行った後に、続けてドライエッチングを行っても良い。混酸処理を１５〜３０分程度行うことで、高融点金属膜９を除去することができる。
【００３７】
続いて、第１熱処理よりも高温、例えば４５０℃〜６００℃の第２熱処理を行うことによって、低抵抗のＮｉＳｉからなるシリサイド層１０となる。
【００３８】
以降の工程としては、ゲート電極５を埋めるように、半導体基板１上に層間絶縁膜を形成し、層間絶縁膜内にシリサイド層１０に達するコンタクトを形成し、層間絶縁膜上に当該コンタクトに接続する配線が形成される。以上のようにして、半導体装置が製造される。
【００３９】
上記の本実施形態に係る半導体装置の製造方法では、シリサイド形成工程前に、絶縁膜２０の形成およびエッチバックにより、素子分離絶縁膜３の端部に発生したディボット３ａを埋め込む第１絶縁膜２１を形成している。
【００４０】
これにより、シリサイド層１０の形成工程において、シリサイド化は半導体基板１の表面のみから進行し、ディボット３ａからシリサイド化が進行することを防止することができる。この結果、均一な深さのシリサイド層１０を形成することができ、接合リークの発生を抑制することができる。
【００４１】
（第２実施形態）
図６は、第２実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００４２】
本実施形態では、素子分離絶縁膜３のディボット３ａを埋め込む第１絶縁膜２１に加えて、サイドウォール絶縁膜６の両側、すなわちサイドウォール絶縁膜６の端部に第２絶縁膜２２が形成されている。第１絶縁膜２１および第２絶縁膜２２は同時に形成されたものである。
【００４３】
サイドウォール絶縁膜６の端部では、エクステンション領域７とソース・ドレイン領域８との境界部が存在する。このため、例えばシリサイド層１０がソース・ドレイン領域８よりも浅く形成されていたとしても、エクステンション領域７とｐウェル２とのｐｎ接合に近づき、この部分で接合リークを生じる可能性がある。
【００４４】
本実施形態では、サイドウォール絶縁膜６の端部に第２絶縁膜２２が形成されていることから、サイドウォール絶縁膜６直下のエクステンション領域７にまでシリサイド層１０が形成されることを防止することができ、シリサイド層１０を確実にソース・ドレイン領域８内のみに形成することができる。サイドウォール絶縁膜６下のエクステンション領域７とｐウェル２とのｐｎ接合と、シリサイド層１０との距離を確保できることから、この部分での接合リークの発生を抑制することができる。
【００４５】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００４６】
第１実施形態では、ＳＯＧ法により絶縁膜２０を形成し、絶縁膜２０をエッチバックすることにより、素子分離絶縁膜３のディボット３ａのみに第１絶縁膜２１を残した。ＳＯＧ法では、塗布膜が流動することにより、サイドウォール絶縁膜６の側壁の塗布膜厚よりも、半導体基板１上の塗布膜厚の方が厚くなる。このため、サイドウォール絶縁膜６の双璧には絶縁膜は残らない。
【００４７】
本実施形態では、絶縁膜２０の成膜工程において（図４（ｂ）参照）、例えばＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）法、あるいはＰＶＤ法により、酸化シリコンからなる絶縁膜２０を形成する。ＣＶＤ法、ＡＬＤ法、ＰＶＤ法を採用することにより、サイドウォール絶縁膜６の側壁および半導体基板１上に均一な膜厚の絶縁膜２０が形成され、この絶縁膜２０をドライエッチングでエッチバックすることにより、ディボット３ａを埋め込む第１絶縁膜２１に加えて、サイドウォール絶縁膜６の端部に第２絶縁膜２２を残すことができる。
【００４８】
上記の本実施形態に係る半導体装置の製造方法では、シリサイド形成工程前に、絶縁膜２０の形成およびエッチバックにより、ディボット３ａを埋め込む第１絶縁膜２１と、サイドウォール絶縁膜６の端部に第２絶縁膜２２を形成している。
【００４９】
これにより、素子分離絶縁膜３の端部およびサイドウォール絶縁膜６の端部における接合リークの発生を抑制することができ、均一な深さのシリサイド層１０を形成することができる。
【００５０】
（第３実施形態）
図７は、第３実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００５１】
素子分離絶縁膜３と活性領域の界面近傍、すなわち素子分離絶縁膜３の端部に発生したディボット３ａは、酸化シリコン膜２９を介して第１シリコン層３１ａにより埋め込まれている。第１シリコン層３１ａは、シリサイド化されている。
【００５２】
また、サイドウォール絶縁膜６の両側、すなわちサイドウォール絶縁膜６の端部には、酸化シリコン膜２９を介して第２シリコン層３２ａが形成されている。第２シリコン層３２ａは、シリサイド化されている。
【００５３】
上記の本実施形態に係る半導体装置では、シリサイド化がｐｎ接合まで達しやすいディボット３ａおよびサイドウォール絶縁膜６の端部に第１シリコン層３１ａおよび第２シリコン層３２ａが形成されていることで、半導体基板１の代わりに第１シリコン層３１ａおよび第２シリコン層３２ａがシリサイド化されることになる。
【００５４】
すなわち、ｐｎ接合までの距離が短い部分に第１シリコン層３１ａおよび第２シリコン層３２ａが形成されていることにより、ｐｎ接合までの距離を確保することができ、接合リークの発生を抑制することができる。
【００５５】
次に、上記の本実施形態に係る半導体装置の製造方法について、図８〜図９を参照して説明する。
【００５６】
第１実施形態と同様にして、図２〜図４（ａ）に示す工程までを行う。シリサイド形成工程前の時点で、素子分離絶縁膜３の端部には、ディボット３ａが生じている構造となっている（図４（ａ）参照）。
【００５７】
次に、図８（ａ）に示すように、過酸化水素水、オゾン水、または硫酸過酸化水素水などの酸化剤を含む溶液を用いた処理を行う。これにより、ソース・ドレイン領域８の表面およびゲート電極５の表面を含む全面に酸化シリコン膜２９が形成される。酸化シリコン膜２９は、本発明のエッチングストッパ膜の一実施形態である。
【００５８】
続いて、ディボット３ａを埋めるように半導体基板１の全面に、酸化シリコン膜２９を介してシリコン層３０を形成する。シリコン層３０として、ＬＰＣＶＤ法によりアモルファスシリコン層を形成する。成膜条件は、例えば成膜温度を５１０℃とし、成膜時間を４９分とし、成膜圧力を１３０Ｐａとし、原料ガスとしてＳｉＨ４を用いる。これにより、５０ｎｍの膜厚のアモルファスシリコン層が形成される。なお、シリコン層３０の膜厚に限定はなく、ディボット３ａが埋まればよい。シリコン層３０は、サイドウォール絶縁膜６の側面および半導体基板１上に均一に成膜される。
【００５９】
次に、図８（ｂ）に示すように、ドライエッチングによりシリコン層３０をエッチバックする。このときのエッチングは、素子分離絶縁膜３のディボット３ａと、サイドウォール絶縁膜６の端部にのみ絶縁膜が残るような条件で行う。エッチング処理は、例えば、エッチングガスとしてＣＦ４を用い、圧力を４ｍＴｏｒｒ（０．５３２Ｐａ）とし、ＲＦ電力を３００Ｗとした第１エッチング処理を行った後に、エッチングガスとしてＣｌ２を用い、圧力を４０ｍＴｏｒｒ（５．３２Ｐａ）とし、ＲＦ電力を１０００Ｗとした第２エッチング処理を行う。
【００６０】
これにより、ディボット３ａに第１シリコン層３１が形成され、サイドウォール絶縁膜６の端部に第２シリコン層３２が形成される。このシリコン層３０のエッチングにおいて、酸化シリコン膜２９はエッチングストッパ膜として作用し、ゲート電極５およびソース・ドレイン領域８のエッチングが防止される。
【００６１】
続いて、希フッ酸系の溶液、またはスパッタリング法により、ソース・ドレイン領域８上の自然酸化膜を除去する。この自然酸化膜の除去と同時に、図９（ａ）に示すように、シリコン層３１，３２から露出した酸化シリコン膜２９が除去される。この結果、ゲート電極５およびソース・ドレイン領域８の表面が露出する。
【００６２】
次に、図９（ｂ）に示すように、ゲート電極５を被覆するように半導体基板１の全面に、高融点金属膜９を形成する。高融点金属膜９として、例えばＰＶＤ（Physical Vapor Deposition）により、例えばニッケル膜を成膜する。なお、ニッケル以外にも、シリコンに対する拡散係数の大きい高融点金属、例えばコバルト、プラチナ、エルビウム、パラジウムを使用してもよい。ニッケルの場合には、基板温度が１５０℃〜２５０℃の低温でスパッタリングが行われる。
【００６３】
続いて、例えばランプアニール装置を用いて、２７５℃〜４００℃の温度にて第１熱処理を行う。第１熱処理は、ランプアニール装置を用いた場合には１分〜３分間熱処理を行う。熱処理としては、ホットプレート型またはガス加熱型でもよく、これらの場合は１０〜２０分間熱処理を行えばよい。この第１熱処理により、高融点金属膜９と、ゲート電極５およびソース・ドレイン領域８のシリコンとが反応して、ＮｉｘＳｉ（ｘ＝１〜２）からなるシリサイド層１０が形成される。また、第１シリコン層３１および第２シリコン層３２もシリサイド化されて、シリサイド化された第１シリコン層３１ａおよび第２シリコン層３２ａとなる。
【００６４】
次に、混酸（硫酸と過酸化水素の混合液）またはドライエッチングによって、未反応の高融点金属膜９を除去する（図７参照）。なお、混酸処理を行った後に、続けてドライエッチングを行っても良い。混酸処理を１５〜３０分程度行うことで、高融点金属膜９を除去することができる。
【００６５】
続いて、第１熱処理よりも高温、例えば４５０℃〜６００℃の第２熱処理を行うことによって、低抵抗のＮｉＳｉからなるシリサイド層１０となる。また、第１シリコン層３１ａおよび第２シリコン層３２ａも、ＮｉＳｉとなる。
【００６６】
以降の工程としては、ゲート電極５を埋めるように、半導体基板１上に層間絶縁膜を形成し、層間絶縁膜内にシリサイド層１０に達するコンタクトを形成し、層間絶縁膜上に当該コンタクトに接続する配線が形成される。以上のようにして、半導体装置が製造される。
【００６７】
上記の本実施形態に係る半導体装置の製造方法では、シリサイド形成工程前に、シリコン層３０の形成およびエッチバックにより、素子分離絶縁膜３のディボット３ａを埋め込む第１シリコン層３１を形成し、サイドウォール絶縁膜６の端部に第２シリコン層３２を形成している。
【００６８】
これにより、シリサイド層１０の形成工程において、第１シリコン層３１および第２シリコン層３２が形成された部分では、半導体基板１の代わりに第１シリコン層３１および第２シリコン層３２がシリサイド化されることになる。
【００６９】
すなわち、ｐｎ接合までの距離が短い部分、すなわち素子分離絶縁膜３のディボット３ａや、サイドウォール絶縁膜６の端部に第１シリコン層３１ａおよび第２シリコン層３２ａが形成されていることにより、ｐｎ接合までの距離を確保することができ、接合リークの発生を抑制することができる。
【００７０】
本発明は、上記の実施形態の説明に限定されない。
例えば、第１実施形態および第２実施形態の絶縁膜２０として、酸化シリコン以外にも、窒化シリコン膜や、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＯＣ膜を形成してもよい。また、絶縁膜２０として高誘電体膜を形成してもよい。高誘電体膜として、例えばＡｌ、Ｈｆ、Ｓｉ、Ｔａ、Ｚｒ、Ｔｉ、Ｉｒ、Ｌａ、Ｙ、Ｐｒのうち、少なくとも１つを含む高誘電体膜を形成する。また、絶縁膜２０の形成方法として、ＳＯＧのような塗布堆積法、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法、熱酸化法のいずれを採用してもよい。
【００７１】
第３実施形態におけるエッチングストッパ膜としての酸化シリコン膜２９は、Ｏ２プラズマ処理や、Ｏ３プラズマ処理や、Ｏ３ガス処理を用いて形成することもできる。また、シリコン層３０として、アモルファスシリコン以外にもポリシリコンを形成してもよい。シリコン層３０の成膜方法としては、蒸着法、スパッタリング法、各種ＣＶＤ法を用いることができる。また、シリコン層３０として、シリコンーゲルマニウム層を形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００７２】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第２実施形態に係る半導体装置の断面図である。
【図７】第３実施形態に係る半導体装置の断面図である。
【図８】第３実施形態に係る半導体装置の製造における工程断面図である。
【図９】第３実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００７３】
１…半導体基板、２…ｐウェル、３…素子分離絶縁膜、３ａ…ディボット、４…ゲート絶縁膜、５…ゲート電極、６…サイドウォール絶縁膜、７…エクステンション領域、８…ソース・ドレイン領域、９…高融点金属膜、１０…シリサイド層、２０…絶縁膜、２１…第１絶縁膜、２２…第２絶縁膜、２９…酸化シリコン膜、３０…シリコン層、３１，３１ａ…第１シリコン層、３２，３２ａ…第２シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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