(57)【要約】【課題】デュアルダマシン法を用いて半導体装置上に形成されたＣｕ配線間に電圧を印加した際における耐圧の初期不良を防ぐことができる半導体装置を得ること。【解決手段】半導体基板上の素子または配線と、半導体基板上に形成され素子または配線と電気的接続を行う配線層と、を有する半導体装置において、配線層は、素子または配線の上層に積層される層間絶縁膜としての低誘電率膜５１と低誘電率膜５１上に積層され上面が粗面処理された酸化膜５７とに形成した配線溝内にＣｕ配線５４が形成され、Ｃｕ配線５４と酸化膜５７の上部にライナー膜としての窒化膜５５を積層して構成される。【選択図】        図２
2006352029.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の素子または配線と、前記半導体基板上に形成され前記素子または前記配線と電気的接続を行う配線層と、を有する半導体装置において、
前記配線層は、前記素子または前記配線の上層に積層され、粗面処理された上面を有する層間絶縁膜に形成した配線溝内に配線が形成され、前記配線と前記層間絶縁膜の上部にライナー膜を積層して構成されることを特徴とする半導体装置。
【請求項２】
素子または配線が形成された半導体基板上に上面を粗面処理した第１の層間絶縁膜を形成する第１の工程と、
前記第１の層間絶縁膜上に窒化膜を形成し、前記第１の層間絶縁膜と前記窒化膜の積層体に所定の形状にパターン形成した配線溝を形成し、配線を形成する第２の工程と、
前記配線溝以外の部分に形成された配線と、前記窒化膜を除去する第３の工程と、
前記第１の層間絶縁膜と前記配線上にライナー膜と第２の層間絶縁膜を積層して形成する第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デュアルダマシン法を用いたＣｕ（銅）配線構造を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
図５は、デュアルダマシン法を用いて半導体装置に形成された従来のＣｕ配線構造を模式的に示す一部断面図である。図示しない素子を有する半導体基板上に形成された低誘電率（Low-k）酸化膜１０１上内に、バリアメタル膜１０３とＣｕ配線１０４からなる配線層が形成され、その上に窒化膜１０５と、低誘電率酸化膜１０６が順に積層される。通常、このような構造からなる配線層が、基板上に複数層、繰り返して形成される。
【０００３】
図６−１〜図６−４は、図５のＣｕ配線構造の製造手順を模式的に示す断面図である。まず、配線の層間絶縁膜としての低誘電率酸化膜１０１を、ＣＶＤ（Chemical Vapor Deposition）法により図示しない半導体基板上に成膜する（図６−１）。ついで、写真製版により低誘電率酸化膜１０１上にレジストを塗布して配線部のパターニングを施し、低誘電率酸化膜１０１のエッチングを行った後に、レジストを除去して、配線溝１０２を形成する（図６−２）。ついで、スパッタ法でバリアメタル膜１０３とメッキ時のシード粒子となるＣｕを形成した後、電解メッキ法によりメッキＣｕ膜の成膜を行う。この処理により、低誘電率酸化膜１０１上にバリアメタル膜１０３とＣｕ膜が成膜される。その後、配線溝１０２にのみバリアメタル膜１０３とＣｕ膜を残すように、ＣＭＰ（Chemical Mechanical Polishing）研磨を行い、バリアメタル膜１０３とＣｕ配線１０４を形成する（図６−３）。そして、配線溝１０２にバリアメタル膜１０３とＣｕ配線１０４を成膜した低誘電率酸化膜１０１上にライナー膜としての窒化膜１０５を成膜する（図６−４）。なお、この窒化膜１０５の上層に低誘電率酸化膜をさらに成膜することで、図５に示される配線構造となる。以上の処理手順により、Ｃｕ配線１０４を有する配線層が１層形成される。Ｃｕ配線１０４を複数層形成する場合には、上述した処理を繰り返し実行すればよい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図７は、従来のＣｕ配線構造で製造した配線間に電圧を印加した状態を模式的に示す図である。ここでは、Ｃｕ配線１０４Ａにプラス（＋）の電圧をＣｕ配線１０４Ｂにマイナス（−）の電圧を印加した場合を示している。このとき、Ｃｕ配線１０４Ａに存在するＣｕが電圧の印加によって、電界拡散を起こして、図の矢印Ｄに示すようにＣｕ配線１０４Ｂの方へと近付く。つまり、従来構造では、Ｃｕ配線１０４Ａ，１０４Ｂ間に電圧をかけることにより、Ｃｕグレインがライナー膜である窒化膜１０５と層間絶縁膜としての低誘電率酸化膜１０１との界面を拡散してしまう。これにより、耐圧の初期不良、線間ＴＤＤＢ（Time Dependent Dielectric Breakdown）などの信頼性不良（具体的には、Ｃｕ配線−Ｃｕ配線のリークによる耐圧の劣化が生じる）を起こしてしまうという問題点があった。
【０００５】
この発明は、上記に鑑みてなされたもので、デュアルダマシン法を用いて半導体装置上に形成されたＣｕ配線間に電圧を印加した際における耐圧の初期不良を防ぐことができる半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、この発明にかかる半導体装置は、半導体基板上の素子または配線と、前記半導体基板上に形成され前記素子または前記配線と電気的接続を行う配線層と、を有する半導体装置において、前記配線層は、前記素子または前記配線の上層に積層され、粗面処理された上面を有する層間絶縁膜に形成した配線溝内に配線が形成され、前記配線と前記層間絶縁膜の上部にライナー膜を積層して構成されることを特徴とする。
【発明の効果】
【０００７】
この発明によれば、上面に粗面処理を施した層間絶縁膜にＣｕ配線を形成するようにしたので、隣接するＣｕ配線間に電圧を印加した場合に層間絶縁膜とその上層のライナー膜との界面を拡散するＣｕに対してマージンを大きくとることができ、耐圧の初期不良や線間ＴＤＤＢの信頼性不良を抑制することができるという効果を有する。
【発明を実施するための最良の形態】
【０００８】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【０００９】
図１は、この発明にかかる半導体装置の構造の一例を模式的に示す一部断面図である。シリコンなどの基板１の上面内には、シリコン酸化膜からなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって規定される素子形成領域内には、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタが形成されている。ＭＯＳトランジスタは、ゲート酸化膜３、ゲート電極４、およびサイドウォール５からなるゲート構造と、ゲート構造の下方のチャネル領域を挟んで対を成すソース／ドレイン領域６とを有している。
【００１０】
基板１上には、ＭＯＳトランジスタを覆って、シリコン酸化膜などからなる第１の層間絶縁膜１１が形成されている。第１の層間絶縁膜１１内には、ＭＯＳトランジスタのソース／ドレイン領域６に接続された複数のプラグ１２が形成されている。第１の層間絶縁膜１１上には、複数の配線層が絶縁膜を介して積層されている。この図１では、第１の層間絶縁膜１１上に、第１の配線層１３と第２の配線層２０が形成されている場合が示されている。第１の配線層１３は、絶縁膜１４と、この絶縁膜１４内に所定の形状にパターン形成された第１層配線１５とを有している。第１層配線１５は、シングルダマシン構造で形成され、第１の層間絶縁膜１１に形成されたプラグ１２に接続され、下層のソース／ドレイン領域６と電気的に接続されている。この第１の配線層１３上にデュアルダマシン構造で第２の配線層２０が形成されている。すなわち、第１の配線層１３上に形成された層間絶縁膜２１内に、第１層配線１５と電気的に接続する第２層配線２２が形成される構造を有している。この第２層配線２２はバリアメタルとＣｕまたはＣｕ合金で形成されている。
【００１１】
図２は、この発明にかかる半導体装置の配線構造を模式的に示す一部断面図である。図示しない半導体基板上に形成された低誘電率（Low-k）酸化膜（以下、低誘電率膜という）５１と、上面に粗面処理を施した酸化膜５７上に、酸化膜５７と低誘電率膜５１を除去して形成された配線溝にバリアメタル膜５３とＣｕ配線５４からなる配線層を形成し、その上部に窒化膜５５と低誘電率酸化膜（以下、低誘電率膜という）５６を形成する。複数の配線層を形成する場合には、さらにこの上に同様の構造を所定の数繰り返し形成し、配線構造の最終形となる。個々で、低誘電率膜５１と酸化膜５７は、特許請求の範囲における層間絶縁膜または第１の層間絶縁膜に相当し、低誘電率膜５６は、同じく第２の層間絶縁膜に相当する。
【００１２】
この図２に示されるように、この実施の形態では、低誘電率膜５１の上面に粗面処理を施した酸化膜５７を形成することによって、隣接する配線（Ｃｕ配線５４）間の距離を長くしている。これは、上述した従来のＣｕ配線構造における不良の発生は、（１）界面状態がＳｉ（シリコン）終端の界面状態になっていないこと、（２）電圧が高いこと、（３）距離が短いこと、の３つの原因によって生じるが、この実施の形態では上記（３）の原因を改善することによって、Ｃｕ配線構造における不良の発生を抑制するものである。
【００１３】
図３−１〜図３−６は、図２の半導体装置の配線構造の製造方法の一例を模式的に示す断面図である。まず、図１に示されるようにＭＯＳトランジスタなどの図示しない素子を形成した半導体基板上に配線の層間絶縁膜として低誘電率膜５１をＣＶＤ法により成膜する（図３−１）。ついで、低誘電率膜５１上に多結晶Ｓｉの成膜を行い、粗面処理を行う。粗面処理の手法としては、たとえば、上記多結晶Ｓｉ上にＣＶＤ法により非晶質Ｓｉ膜を薄く敷いた後、ジシラン（Ｓｉ2Ｈ6）を用いた５００℃程度の低温ＣＶＤ法によって多結晶Ｓｉ上に粒子状のＳｉ粒を成長させて表面に凹凸を形成する方法（ヘミスフェリカルグレイン法（ＨＳＧ法））を用いることができる。この作業により、粗面処理を施した多結晶Ｓｉが形成される。続いて、酸素雰囲気中で加熱処理を行うことで多結晶Ｓｉを酸化させて絶縁膜であるＳｉＯ2に化学変化させて、粗面処理を施した酸化膜５７を形成する（図３−２）。
【００１４】
ついで、後の工程におけるＣｕ−ＣＭＰでの削り込みに対する犠牲膜として所定の厚さのプラズマ窒化膜（ＳｉＮ）５９を酸化膜５７上に堆積させる（図３−３）。その後、写真製版により、プラズマ窒化膜５９上にレジストを塗布して、配線を形成する配線部のパターニングを施し、配線を行う領域以外の領域にレジストを残し、エッチングによりレジストの形成されていないプラズマ窒化膜５９、酸化膜５７および低誘電率膜５１をエッチングした後、レジストを除去して配線溝５２を形成する（図３−４）。
【００１５】
ついで、形成した配線溝５２の底面と側面を覆うようにスパッタ法でバリアメタル膜５３とメッキのシード粒子となるＣｕを形成する。その後、電解メッキ法により、形成したＣｕシード粒子を種結晶としてメッキＣｕ膜を配線溝５２内に堆積させる。この処理により、バリアメタル膜５３とＣｕ膜が配線溝５２を含む半導体基板上に成膜される状態となってしまうので、配線溝５２にのみバリアメタル膜５３とＣｕ膜を残すようにＣＭＰ研磨を行い、バリアメタル膜５３とＣｕ配線５４を形成する（図３−５）。
【００１６】
ついで、プラズマ窒化膜（ＳｉＮ）５９のみを除去し、その下層の酸化膜５７の粗面部が表面に出るように、ドライエッチング（酸化膜止めエッチング）する（図３−６）。ドライエッチングの条件は、酸化膜止めのエッチングを用いるが、このときオーバーエッチングにより下層の酸化膜５７が膜減りすることが考えられる。しかし、膜減りしたとしても酸化膜５７の粗面形状は保持されたまま膜減りするので、特に問題はない。これにより、バリアメタル膜５３とＣｕ配線５４の上面は、酸化膜５７の上面よりも突出した状態となる。
【００１７】
その後、図２に示されるように、バリアメタル膜５３とＣｕ配線５４が酸化膜５７の粗面部よりも突出した状態の半導体基板上に、従来法と同様にライナー膜としての窒化膜５５と、低誘電率膜５６を順に成膜する。以上の操作により、半導体装置の配線層におけるＣｕ配線構造が１層形成される。この操作を複数回繰り返して行うことで、所望の層数の多層配線を形成することができる。
【００１８】
なお、図３−６では、ドライエッチングにより犠牲膜としてのプラズマ窒化膜５９を除去した場合を示したが、この場合、たとえば上層のビアが落ちた際にＣｕがえぐれるなどの不良を起こしやすく、Ｃｕにもエッチングダメージが発生する。そこで、剥き出しになったＣｕ膜表面がダメージを受けてしまうことを防ぐために、アッシング処理を行って、Ｃｕ表面に保護膜を形成するようにしてもよい。
【００１９】
図４は、上述した製造方法でＣｕ配線構造を製造した配線層内の隣接する配線間に電圧を印加した状態を模式的に示す図である。ここでは、Ｃｕ配線５４Ａにプラス（＋）の電圧をＣｕ配線５４Ｂにマイナス（−）の電圧を印加した場合を示している。このとき、Ｃｕ配線５４Ａに存在するＣｕが電圧の印加によって、電界拡散を起こして、図の矢印Ｃに示すようにＣｕ配線５４Ｂの方へと近付くが、酸化膜５７の上面が粗面構造となっているために、すなわち酸化膜５７の上面に凹凸が存在しているために、隣接するＣｕ配線５４Ｂまでの距離が長くなり、Ｃｕ拡散に対するマージンが向上する。
【００２０】
この実施の形態によれば、上面に粗面処理を施した酸化膜５７と低誘電率膜５１からなる層間絶縁膜にＣｕ配線５４を形成するようにしたので、隣接するＣｕ配線５４間に電圧を印加した場合のＣｕの拡散に対するマージンを大きくとることができ、耐圧の初期不良や線間ＴＤＤＢの信頼性不良を抑制することができるという効果を有する。
【産業上の利用可能性】
【００２１】
以上のように、この発明にかかる半導体装置は、デュアルダマシン法を用いてＣｕ配線を形成した半導体装置に有用である。
【図面の簡単な説明】
【００２２】
【図１】この発明にかかる半導体装置の構造の一例を模式的に示す一部断面図である。
【図２】この発明にかかる半導体装置の配線構造を模式的に示す一部断面図である。
【図３−１】図２の半導体装置の配線構造の製造方法の一例を模式的に示す断面図である（その１）。
【図３−２】図２の半導体装置の配線構造の製造方法の一例を模式的に示す断面図である（その２）。
【図３−３】図２の半導体装置の配線構造の製造方法の一例を模式的に示す断面図である（その３）。
【図３−４】図２の半導体装置の配線構造の製造方法の一例を模式的に示す断面図である（その４）。
【図３−５】図２の半導体装置の配線構造の製造方法の一例を模式的に示す断面図である（その５）。
【図３−６】図２の半導体装置の配線構造の製造方法の一例を模式的に示す断面図である（その６）。
【図４】この実施の形態による製造方法でＣｕ配線構造を製造した配線間に電圧を印加した状態を模式的に示す図である。
【図５】デュアルダマシン法を用いて半導体装置上に形成された従来のＣｕ配線構造を模式的に示す一部断面図である。
【図６−１】図５のＣｕ配線構造の製造手順を模式的に示す断面図である（その１）。
【図６−２】図５のＣｕ配線構造の製造手順を模式的に示す断面図である（その２）。
【図６−３】図５のＣｕ配線構造の製造手順を模式的に示す断面図である（その３）。
【図６−４】図５のＣｕ配線構造の製造手順を模式的に示す断面図である（その４）。
【図７】従来のＣｕ配線構造で製造した配線間に電圧を印加した状態を模式的に示す図である。
【符号の説明】
【００２３】
１  基板
２  素子分離絶縁膜
３  ゲート酸化膜
４  ゲート電極
５  サイドウォール
６  ドレイン領域
１１  層間絶縁膜
１２  プラグ
１３  第１の配線層
１４  絶縁膜
１５  第１層配線
２０  第２の配線層
２１  層間絶縁膜
２２  第２層配線
５１，５６  低誘電率酸化膜
５２  配線溝
５３  バリアメタル膜
５４，５４Ａ，５４Ｂ  Ｃｕ配線
５５  窒化膜
５７  酸化膜
５９  プラズマ窒化膜
【図１】
2006352029.tif 000003
【図２】
2006352029.tif 000004
【図３−１】
2006352029.tif 000005
【図３−２】
2006352029.tif 000006
【図３−３】
2006352029.tif 000007
【図３−４】
2006352029.tif 000008
【図３−５】
2006352029.tif 000009
【図３−６】
2006352029.tif 000010
【図４】
2006352029.tif 000011
【図５】
2006352029.tif 000012
【図６−１】
2006352029.tif 000013
【図６−２】
2006352029.tif 000014
【図６−３】
2006352029.tif 000015
【図６−４】
2006352029.tif 000016
【図７】
2006352029.tif 000017