(57)【要約】【課題】  任意の周波数の電源ノイズを低減することが可能な電源ノイズ低減回路およびその低減方法の提供。【解決手段】  電源をコイル８およびコンデンサ９からなる並列共振回路１５の共振周波数に強制的に共振させ、ノイズの周波数を並列共振回路１５の共振周波数に集中させる第１ステップと、並列共振回路１５の共振周波数に集中させられたノイズを抵抗１０およびコンデンサ１１からなるローパスフィルタ１６により減衰させる第２ステップとを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電源に発生するノイズを低減させる電源ノイズ低減回路であって、
前記電源と共振回路およびフィルタを含むことを特徴とする電源イズ低減回路。
【請求項２】
前記共振回路は前記電源と直列接続される並列共振回路であることを特徴とする請求項１記載の電源ノイズ低減回路。
【請求項３】
前記並列共振回路の共振周波数は前記ノイズの周波数よりも高いことを特徴とする請求項２記載の電源ノイズ低減回路。
【請求項４】
前記フィルタは前記並列共振回路の共振周波数成分を減衰させることを特徴とする請求項２または３記載の電源ノイズ低減回路。
【請求項５】
前記電源は電流源がＬＳＩであることを特徴とする請求項２から４いずれかに記載の電源ノイズ低減回路。
【請求項６】
前記電源はＬＳＩ内に格子状に張り巡らされていることを特徴とする請求項２から５いずれかに記載の電源ノイズ低減回路。
【請求項７】
前記電源は前記マクロ回路と接続されることを特徴とする請求項２から５いずれかに記載の電源ノイズ低減回路。
【請求項８】
前記電源はＩ／Ｏバッファと接続されることを特徴とする請求項２から５いずれかに記載のノイズ低減回路。
【請求項９】
前記電源はデジタル回路とアナログ回路の共通電源あることを特徴とする請求項２から５いずれかに記載の電源ノイズ低減回路。
【請求項１０】
前記並列共振回路はコイルとコンデンサを並列に接続したものであり、前記フィルタは抵抗とコンデンサからなるローパスフィルタであることを特徴とする請求項２から９いずれかに記載の電源ノイズ低減回路。
【請求項１１】
電源に発生するノイズを低減させる電源ノイズ低減方法であって、
前記電源と接続した共振回路を強制的に共振させ、前記ノイズの周波数を共振周波数に集中させる第１ステップと、前記共振周波数付近に集中した電源ノイズを前記共振回路と直列に接続したフィルタにより減衰させる第２ステップとを含むことを特徴とする電源ノイズ低減方法。
【請求項１２】
前記共振回路は前記電源と直列接続される並列共振回路であることを特徴とする請求項１１記載の電源ノイズ低減方法。
【請求項１３】
前記並列共振回路の共振周波数は前記電源に発生するノイズの周波数よりも高いことを特徴とする請求項１２記載の電源ノイズ低減方法。
【請求項１４】
前記フィルタは前記並列共振回路の共振周波数成分を減衰させることを特徴とする請求項１２または１３記載の電源ノイズ低減方法。
【請求項１５】
前記電源は電流源がＬＳＩであることを特徴とする請求項１２から１４いずれかに記載の電源ノイズ低減方法。
【請求項１６】
前記電源はＬＳＩ内に格子状に張り巡らされていることを特徴とする請求項１２から１５いずれかに記載の電源ノイズ低減方法。
【請求項１７】
前記電源は前記マクロ回路と接続されることを特徴とする請求項１２から１５いずれかに記載の電源ノイズ低減方法。
【請求項１８】
前記電源はＩ／Ｏバッファと接続されることを特徴とする請求項１２から１５いずれかに記載のノイズ低減方法。
【請求項１９】
前記電源はデジタル回路とアナログ回路の共通電源あることを特徴とする請求項１２から１５いずれかに記載の電源ノイズ低減方法。
【請求項２０】
前記並列共振回路はコイルとコンデンサを並列に接続したものであり、前記フィルタは抵抗とコンデンサからなるローパスフィルタであることを特徴とする請求項１２から１９いずれかに記載の電源ノイズ低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源ノイズ低減回路およびその低減方法に関し、特に電流源のスイッチングにより発生する電源ノイズを低減させる電源ノイズ低減回路およびその低減方法に関する。
【背景技術】
【０００２】
ＬＳＩ(large scale integration) の高速化が昨今著しく、これにともなう電源ノイズの影響が遅延設計のマージンを大きく圧迫しはじめており、アナログ回路で誤動作を誘発するなどの影響が現れている。
【０００３】
具体的には、ＣＭＯＳ(complementary metal oxide semiconductor）等のトランジスタがスイッチングするごとに発生する電流の流れが電源系の変動を招いており、電源が変動すると、ある論理パスの中にあるゲートの遅延量が変動し、パス自体の遅延が電源変動量に応じて変化してしまう。この変動量を設計時にはマージンとして考慮する必要があるが、電源変動量が所望の値に抑制できないと、遅延のマージンを削っていくことになり、最悪の場合、ウィンドウがなくなり、伝送自体ができなくなることが考えられる。
【０００４】
また、アナログ回路などでは、電源を回路内で用いる中間電位の作成などに用いたりする場合もあり、この中間電位が変動すると、回路そのものの挙動が変わり、設計どおりの動作ができなくなる可能性がある。
【０００５】
ＬＳＩの高速化と電源電圧の低圧化により電流量の変化は大きくなる傾向にあり、これにともないノイズ量（電源変動量）△Ｖ（電源系のインダクタンス成分Ｌと電流変化di/dt の積に比例する）も大きくなることになる。
【０００６】
従来、このような電源ノイズ対策としてオンチップでのデカップリング容量の配置が主に用いられている。このデカップリング容量として通常ゲートの容量を用いるが、高周波のノイズまで応答させるためには、ゲート長を細くする必要があり、そうすると単位面積あたりの容量効率が下がるというトレードオフの状況にある。
【０００７】
一方、オンチップ容量を増加することはチップ面積の増加につながり、チップコストを圧迫する。こうした状況を鑑み、オンチップ容量の増加以外に電源変動をローコストで抑制できる効率的な方法が望まれる。
【０００８】
この種のノイズ低減を目的とする発明の一つが特許文献１に開示されている。特許文献１開示の発明は、プリント基板あるいはＬＳＩパッケージ上のパスコンについての発明で、電源系のパスコンがＬＳＩから遠い場合にはコンデンサの効果が弱くなるため、それと並列に直列共振回路を挿入し、ある周波数のノイズに対してインピーダンスを低くすることで、設定された「ある周波数」のノイズ成分が直列共振回路を通るようになり、パスコンが実質的に近く見えるようになり、電源電位の変動を抑制することができる、というものである。
【０００９】
なお、この種の従来技術の他の例が、特許文献２〜４に開示されている。
【００１０】
【特許文献１】特開２００２−８３９２０号公報（段落０００７、０００８、図１）
【特許文献２】特開２００３−２５８６１２号公報
【特許文献３】特開平０６−１３８２４１号公報
【特許文献４】特開平０７−３２１４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１開示の発明は、ノイズ成分が明確でないとその低減は困難である。実際にはノイズは多数のノイズ成分を有しており、どの周波数のノイズがＬＳＩに影響を及ぼすかはＬＳＩ動作に関係するため、設計段階では想定が困難である。したがって、ノイズを十分低減することができないという課題がある。また、特許文献２〜４にこの課題を解決する手段は開示されていない。
【００１２】
そこで本発明の目的は、任意の周波数の電源ノイズを低減することが可能な電源ノイズ低減回路およびその低減方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するために、本発明による電源ノイズ低減回路は、電源に発生するノイズを低減させる電源ノイズ低減回路であって、前記電源と共振回路およびフィルタを含むことを特徴とする。
【００１４】
また、本発明による電源ノイズ低減方法は、電源に発生するノイズを低減させる電源ノイズ低減方法であって、前記電源と接続した共振回路を強制的に共振させ、前記ノイズの周波数を共振周波数に集中させる第１ステップと、前記共振周波数付近に集中した電源ノイズを前記共振回路と直列に接続したフィルタにより減衰させる第２ステップとを含むことを特徴とする。
【００１５】
本発明によれば、電源に共振を強制的に誘発し、電源自体を一定の共振周波数のノイズで振動させ、そのノイズをローパスフィルタで減衰させる。
【発明の効果】
【００１６】
本発明によれば、電源と共振回路およびフィルタを含むため、任意の周波数の電源ノイズを低減することが可能となる。
【００１７】
すなわち、発生する電源ノイズ量を本来発生する量より大幅に低減することが可能となり、電源変動がＬＳＩ内部の各回路、特にノイズ耐性の弱い回路へ及ぼす影響を小さく抑制することができる。これにより、回路の誤作動および遅延変動による遅延マージンの減少を避けることが可能となる。また、電源ノイズ以外にシリコン基板を伝播する基板ノイズが通常のＬＳＩでは発生するが、これらが発生したとしても、共振により電源ノイズと均一化されてしまうため、効果を損なうことはない。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例について添付図面を参照しながら説明する。なお、以下の実施例では便宜上、従来の電源ノイズ低減回路と対比させて本発明を説明する。
【実施例１】
【００１９】
図１は本発明に係る電源ノイズ低減回路を含む電源装置の一例の回路図、図１１は従来の電源装置の一例を示す回路図である。
【００２０】
まず、従来の電源装置の一例について説明する。図１１に示すように、従来の電源装置の一例は、電流源１と、コイル２と、抵抗３と、コンデンサ４と、コンデンサ５と、抵抗６と、コイル７とを含んで構成される。また、この電源装置はＶＤＤパッド（正電圧出力端子）１８およびＶＳＳパッド（負電圧出力端子）１９を備えている。
【００２１】
また、電流源１の端子１３とＶＤＤパッド１８との間に抵抗３とコイル２とが直列接続され、電流源１の端子１４とＶＳＳパッド１９との間に抵抗６とコイル７とが直列接続されている。
【００２２】
さらに、電流源１の端子１３と端子１４との間にコンデンサ５が接続され、ＶＤＤパッド１８とＶＳＳパッド１９との間にコンデンサ４が接続されている。
【００２３】
電流源１は一例としてトランジスタ（ＬＳＩ）である。同図に示すように、ＶＤＤパッド１８とＶＳＳパッド１９間に電流源で表現されるトランジスタ１が配置されることで、スイッチングが起きるごとにＶＤＤパッド１８からＶＳＳパッド１９へ電流が流れ、そのため電源のはずみ（ｂｏｕｎｃｅ）が発生する。この電源のはずみが電源ノイズとなり、ＶＤＤパッド１８とＶＳＳパッド１９に接続される図示しない外部の電子回路に悪影響を及ぼす。
【００２４】
この電源ノイズを低減させるために、デカップリング容量としてコンデンサ５がトランジスタ１の両端に接続されている。すなわち、所望の周波数のノイズでコンデンサ５のリアクタンスが十分小さくなるようコンデンサ５の容量を設定することにより、電源ノイズの大部分はコンデンサ５を通過して接地されることになり、これにより電源ノイズがＶＤＤパッド１８とＶＳＳパッド１９を介して外部に出力されるのを防止することが可能となる。
【００２５】
なお、図１１は、一例としてコイル２、７＝３０ｐＨ、抵抗３、６＝１Ω、コンデンサ４＝０．３ｐＦの場合を示している。また、電流源1 として、△Ｉ＝１０ｍＡ、Ｔｒ／Ｔｆ（rise time/fall time ）＝１００ｐｓ、デカップリング容量( コンデンサ５) ＝４００ｐＦとした場合を示している。
【００２６】
図１２は図１１の従来の電源装置における電源ノイズ量の一例を示すグラフである。縦軸が電圧（Ｖ）、横軸が時間（nsec. ）を示している。図１１に示す従来の電源装置のノイズ波形（電源変動）は図１２のようになり、ピークノイズ量は約３７ｍＶとなる。これは、電源電圧が１．０Ｖの場合である。
【００２７】
次に、本発明に係る電源装置の一例について図１を参照しながら説明する。なお、図１１と同様の構成部分については同様の番号を付し、その説明を省略する。
【００２８】
本発明に係る電源装置の一例は、電流源１と、コイル２と、抵抗３と、コンデンサ４と、コンデンサ５と、抵抗６と、コイル７と、ローパスフィルタ１６と、並列共振回路１５とを含んで構成される。また、ＶＤＤパッド（正電圧出力端子）１８およびＶＳＳパッド（負電圧出力端子）１９を介して電源が図示しない外部の電子回路に供給される。
【００２９】
また、ローパスフィルタ１６は抵抗１０とコンデンサ１１とから構成され、並列共振回路１５はコイル８とコンデンサ９とから構成されている。このローパスフィルタ１６と並列共振回路１５とにより電源ノイズ低減回路が構成される。
【００３０】
図１に示すように、ローパスフィルタ１６と並列共振回路１５は、従来の電源装置（電流源１と、コイル２，７と、抵抗３，６と、コンデンサ４，５とから構成される）と直列に接続されている。
【００３１】
次に、本発明に係る電源ノイズ低減回路の動作について説明する。図２は本発明に係る電源ノイズ低減回路を強制共振させたときの電源ノイズ量を示すグラフ、図３はローパスフィルタ通過後の電源ノイズ量を示すグラフである。
【００３２】
電源ノイズには通常複数の周波数成分が含まれている。また、並列共振回路１５の共振周波数はＶＤＤパッド１８およびＶＳＳパッド１９を介して外部に接続される電子回路のクロック周波数よりも可能な限り高い周波数とすることが望ましい。外部の電子回路が並列共振の影響を受けて誤動作するのを防止するためである。一例として、電子回路のクロック周波数の５〜６倍に並列共振回路１５の共振周波数を設定することが望ましい。
【００３３】
上記、共振周波数の条件を考慮して、一例として、並列共振回路１５のコイル８= ５０ｐＨ、コンデンサ９＝５０ｐＦに設定する。
【００３４】
図２は本発明に係るノイズ低減回路を強制共振させた場合の電源ノイズの周波数成分を示すグラフ、図３は共振後にローパスフィルタを通過した後の電源ノイズの周波数成分を示すグラフ、図４は本発明に係るノイズ低減回路におけるノイズ低減方法の動作を示すフローチャートである。図２および図３において縦軸が電圧（Ｖ）、横軸が時間（nsec. ）を示している。
【００３５】
まず、電源装置と直列に接続した並列共振回路１５を強制的に共振させ、ノイズの周波数を並列共振回路１５の共振周波数に集中させる（図４のステップＳ１）。上記設定値により、並列共振回路１５の共振時の電源ノイズの周波数成分は図２に示すとおりとなる。図２を参照すると、ピークノイズ量は約２５ｍＶであり、これは前述した図１２に示す従来例におけるピークノイズ量（約３７ｍＶ）よりもはるかに小さな値である。
【００３６】
次に、並列共振周波数付近に集中した電源ノイズを並列共振回路１５と直列に接続したローパスフィルタ１６により減衰させる（図４のステップＳ２）。すると、図３に示すようにピークノイズ量はさらに約１６ｍＶまで低下する。
【００３７】
結果として、本発明の電源装置によれば、従来の電源装置よりも電源ノイズを約１／２以下に抑制することができる。
【００３８】
図５は本発明に係る電源ノイズ低減回路を強制共振させた場合の電源ノイズの周波数特性を示すグラフ、図６は共振後にローパスフィルタを通過した後の電源ノイズの周波数特性を示すグラフ、図１３は従来の電源装置における電源ノイズの周波数特性を示すグラフである。図５、図６および図１３において縦軸はマグニチュード（mag ）、横軸は周波数（Ｈｚ）を示している。
【００３９】
次に、図５，図６および図１３を参照して、具体的に本発明に係る電源ノイズ低減回路の動作を説明する。
【００４０】
図１３に従来の電源装置における電源ノイズ１０１の周波数特性が示されている。同図を参照すると、電源ノイズ１０１のピークは周波数が１Ｅ８Hz〜１Ｅ９Ｈｚの中間付近、レベルが約０．０２３mag.となっている。
【００４１】
一方、図５を参照すると、本発明に係る電源ノイズ低減回路を強制共振させた場合は、図１３における電源ノイズ１０１は電源ノイズ１０２にレベル低下し、新たに電源ノイズ１０２よりも高い周波数（１Ｅ９Ｈｚ〜１Ｅ１０Ｈｚの中間付近）に共振周波数の電源ノイズ１０３（レベルは０．０２５mag.以上）が加わっている。電源ノイズ１０２のレベルがもとの電源ノイズ１０１のレベルよりも大幅に低下している（約０．０１０mag.）のは、もとの電源ノイズ１０１のエネルギーが共振周波数の電源ノイズ１０３に遷移しているためである。一方、図６を参照するとその共振周波数の電源ノイズ１０３はローパスフィルタ１６を通過して減衰し（約０．００５mag.）、電源ノイズ１０３a となっている。
【００４２】
このように、最初、低周波部分に電源ノイズのピークがあったのが（図１３参照）、共振を起こすことで高周波の共振周波数にエネルギーを遷移させ（図５参照）、これをローパスフィルタで減衰させる（図６参照）ことで、大幅なノイズ低減効果が得られる。
【００４３】
具体的に説明すると、並列共振が発生すると、電源系のインピーダンスは共振周波数で著しく高くなる。電源電圧変動は電源系のインピーダンスに電源電流を積算したもので表示されるため、インピーダンスが高くなると電源電圧変動も大きくなる。つまり、電源ノイズが大きくなる。
【００４４】
すなわち、並列共振が発生すると、電源系のインピーダンスは共振周波数で高くなり、共振周波数における電源ノイズ量も大きくなる。電源系でこの並列共振を強制的に誘発すると、他の周波数でのインピーダンスは相対的に低くなり、共振周波数でのインピーダンスが高くなる。したがって、電源ノイズは共振周波数で集中的に大きくなり、他の周波数における電源ノイズは小さくなる。
【００４５】
以上説明したように、本発明の第１実施例によれば、電源ノイズ成分のエネルギーを並列共振周波数に遷移させ、これをローパスフィルタで減衰させる構成であるため、任意の周波数の電源ノイズを低減することが可能となる。
【実施例２】
【００４６】
図７はＬＳＩチップ内の電源（ＶＤＤ）パッドおよびＧＮＤ（ＶＳＳ）パッド間に共振発生部を配置した一例を示す図である。ＬＳＩでは電源が同図に示すように、格子状に張り巡らされている。このような回路に前述の特許文献１に開示された直列共振回路を挿入するのは困難であるが、本発明による電源ノイズ低減回路の挿入は可能である。
【００４７】
同図には、ＬＳＩチップ２１内の複数の電源（ＶＤＤ）パッドおよびＧＮＤ（ＶＳＳ）パッド間に第１実施例の並列共振回路１５を１個ずつ配置した一例を示している。なお、同図には示していないが、実際には並列共振回路と直列に第１実施例のローパスフィルタ１６が挿入される。
【００４８】
これにより、第２実施例では第１実施例と同様の効果（図３参照）が得られる。図１の例では、ＬＳＩチップの面積は１００ｕｍ程度であり、小面積で配置を行うことが可能である。また、周波数特性も共振周波数に統一されるので、多種の周波数への対応などを考えての設計は不要となる。
【実施例３】
【００４９】
図８は本発明の電源ノイズ低減回路をマクロに適用した場合の一例の構成図である。「マクロ」とは、特殊な機能をもちチップ内へ組み込んで用いる回路ブロックのことをいい、たとえばＲＡＭ(random access memory)回路やＳｅｒＤｅｓ(serial-deserial) 回路等がある。
【００５０】
図８を参照すると、図示しない電源に対し、並列共振回路３２と、ローパスフィルタ３３と、マクロ３１とが直列に接続されている。並列共振回路３２は第１実施例の並列共振回路１５と同様の構成であり、ローパスフィルタ３３は第１実施例のローパスフィルタ１６と同様の構成である。
【００５１】
図８に示すようにマクロ３１を配置した場合、外部電源との接続をする際に、途中にレギュレータ回路のように本電源ノイズ低減回路（並列共振回路３２＋ローパスフィルタ３３）を挿入することで、ノイズ低減された電源を供給でき、マクロの回路がアナログ回路の場合には特に大きな効果が得られる。
【００５２】
通常のレギュレータ回路の場合、外部から電源電圧より高い電源を余分に用意する必要があり、また回路自体のサイズもかなり大きくなってしまうが、本発明では、こうした回路の代替として用いても、電源電圧は単一電源でよいし、余剰の面積増加も１／１０程度におさえることが可能となる。
【実施例４】
【００５３】
図９は本発明の電源ノイズ低減回路をＩ／Ｏバッファに適用した場合の一例の構成図である。同図を参照すると、Ｉ／Ｏバッファ４１と、Ｉ／Ｏバッファ用電源４２との間に電源ノイズ低減回路４３が接続されている。電源ノイズ低減回路４３は並列共振回路５１とローパスフィルタ５２とが直列接続されたもので構成され、並列共振回路５１は第１実施例の並列共振回路１５と同様の構成であり、ローパスフィルタ５２は第１実施例のローパスフィルタ１６と同様の構成である。
【００５４】
Ｉ／Ｏバッファ４１の電源４２に変動が生じると、それは信号伝送時のジッタ（波形歪み）となり、高速伝送になればなるほど伝送マージンが削られ、伝送距離や伝送速度に制約が生じる。
【００５５】
そこで、本発明に係る電源ノイズ低減回路４３を適用すると、電源変動を小さく抑制することが可能となり、ジッタが抑えられ、伝送マージの拡大を達成することが可能となる。
【００５６】
また、Ｉ／Ｏバッファ４１は構成上、デカップリング容量の接続が困難である。したがって、このような回路に本発明による電源ノイズ低減回路の適用が可能となる。
【実施例５】
【００５７】
従来、デジタル回路とアナログ回路の電源を共通化すると、たとえば、デジタル回路のクロック等に起因するノイズがアナログ回路の誤動作を誘発するおそれがあるため、両回路の電源は別個に設ける場合が多かった。第５実施例はこの課題を解決する。
【００５８】
図１０は本発明の電源ノイズ低減回路をデジタル回路とアナログ回路の共通電源に設けた一例を示す構成図である。
【００５９】
同図を参照すると、デジタル回路６１と、アナログ回路６２との間に電源ノイズ低減回路６３が接続されている。また、デジタル回路６１とアナログ回路６２は図示しない共通電源に接続されている。
【００６０】
電源ノイズ低減回路６３は並列共振回路７２とローパスフィルタ７１とが直列接続されたもので構成され、並列共振回路７２は第１実施例の並列共振回路１５と同様の構成であり、ローパスフィルタ７１は第１実施例のローパスフィルタ１６と同様の構成である。
【００６１】
また、デジタル回路６１の一例としてロジック回路が、アナログ回路６２の一例としてＰＬＬ(phase locked loop) 回路がそれぞれ挙げられる。
【００６２】
このように、デジタル回路６１とアナログ回路６２との間に電源ノイズ低減回路６３を接続することにより、アナログ回路６２がデジタル回路６１からのクロック等に起因するノイズの影響を受けるのを防止することが可能となる。また、デジタル回路６１およびアナログ回路６２の両者が第１実施例に示す電源ノイズの影響を回避し得ることは言うまでもない。
【産業上の利用可能性】
【００６３】
本発明はコンピュータ関連の産業におけるＬＳＩ開発の分野で有効である。
【図面の簡単な説明】
【００６４】
【図１】本発明に係る電源ノイズ低減回路を含む電源装置の一例の回路図である。
【図２】本発明に係る電源ノイズ低減回路を強制共振させたときの電源ノイズ量を示すグラフである。
【図３】ローパスフィルタ通過後の電源ノイズ量を示すグラフである。
【図４】本発明に係るノイズ低減回路におけるノイズ低減方法の動作を示すフローチャートである。
【図５】本発明に係る電源ノイズ低減回路を強制共振させた場合の電源ノイズの周波数特性を示すグラフである。
【図６】共振後にローパスフィルタを通過した後の電源ノイズの周波数特性を示すグラフである。
【図７】ＬＳＩチップ内の電源（ＶＤＤ）パッドおよびＧＮＤ（ＶＳＳ）パッド間に共振発生部を配置した一例を示す図である。
【図８】本発明の電源ノイズ低減回路をマクロに適用した場合の一例の構成図である。
【図９】本発明の電源ノイズ低減回路をＩ／Ｏバッファに適用した場合の一例の構成図である。
【図１０】本発明の電源ノイズ低減回路をデジタル回路とアナログ回路の共通電源に設けた一例を示す構成図である。
【図１１】従来の電源装置の一例を示す回路図である。
【図１２】図１１の従来の電源装置における電源ノイズ量の一例を示すグラフである。
【図１３】従来の電源装置における電源ノイズの周波数特性を示すグラフである。
【符号の説明】
【００６５】
１  電流源（トランジスタ）
２、７、８  コイル
３、６、１０  抵抗
４、５、９、１１  コンデンサ
１５、３２  並列共振回路
１６、３３  ローパスフィルタ
１８  ＶＤＤパッド
１９  ＶＳＳパッド
２１  ＬＳＩチップ
３１  マクロ
４１  Ｉ／Ｏバッファ
４２  Ｉ／Ｏバッファ用電源
４３、６３  電源ノイズ低減回路
６１  デジタル回路
６２  アナログ回路
【図１】
2006101254.tif 000003
【図２】
2006101254.tif 000004
【図３】
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【図４】
2006101254.tif 000006
【図５】
2006101254.tif 000007
【図６】
2006101254.tif 000008
【図７】
2006101254.tif 000009
【図８】
2006101254.tif 000010
【図９】
2006101254.tif 000011
【図１０】
2006101254.tif 000012
【図１１】
2006101254.tif 000013
【図１２】
2006101254.tif 000014
【図１３】
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