(57)【要約】【目的】    蓄積された少数キャリアの排出経路を設けることにより、ダイオード耐圧を所定値に維持しつつ、高速スイッチング（例えば高速ターンオフ）を可能にする横型ダイオードを備えた半導体装置を提供することを目的とする。【解決手段】    第１導電型の半導体層と、前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第２導電型の第１の半導体領域と、前記第１の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第１導電型の第２の半導体領域と、前記半導体層と前記第１の半導体領域との間に設けられた第２導電型の半導体埋め込み領域と、を備え、前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置が提供される。【選択図】    図１
2006245489.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第１導電型の第２の半導体領域と、
前記半導体層と前記第１の半導体領域との間に設けられた第２導電型の半導体埋め込み領域と、
を備え、
前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体層と、
前記半導体層の上に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられた第１導電型の第２の半導体領域と、
前記半導体層と前記第１の半導体領域との間に設けられ開口を有する第２導電型の半導体埋め込み領域と、
前記第１の半導体領域に接続された第１の主電極と、
前記第２の半導体領域に接続された第２の主電極と、
前記半導体層に接続された共通電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
第１導電型の半導体層と、
前記半導体層の上に選択的に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に選択的に設けられた第１導電型の第２の半導体領域と、
前記半導体層と前記第１の半導体領域との間に設けられ開口を有する第２導電型の埋め込み領域と、
前記半導体層の上で前記第１の半導体領域を取り囲むように設けられ且つ前記埋め込み層に接続された第２導電型の第３の半導体領域と、
前記半導体層の上に選択的に設けられた第１導電型の第４の半導体領域と、
前記第３の半導体領域の上に設けられた第１の主電極と、
前記第２の半導体領域の上に設けられた第２の主電極と、
前記第４の半導体領域の上に設けられた共通電極と、
を備え、
前記第１及び第２の半導体領域の一方がカソード領域、他方がアノード領域となるダイオード構造を構成し、
前記第１の半導体領域に蓄積されたキャリアが前記第２導電型の埋込層に設けられた前記開口を介し前記半導体層、前記第４の半導体領域及び前記共通電極を通過して排出可能とされたことを特徴とする半導体装置。
【請求項４】
前記第１の半導体領域はｎ型であり、前記第２の半導体領域はｐ型であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記開口の幅は、２マイクロメータ以上で７マイクロメータ以下であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＲＤ（Fast Recovery Diode）型のダイオード構造を有する半導体装置に関し、特に、スイッチング特性（すなわちリカバリ特性）を改善し高速の横型ダイオード構造を有する半導体装置に関連する。
【背景技術】
【０００２】
車載用や小型モータ制御用の半導体集積回路装置の中には、比較的高い耐圧と早いスイッチング速度を要求されるものがある。このような要求を満たす半導体集積回路装置に設けられるダイオードは、通常ｐ型基板の上に形成されたｎ＋型埋込層とｎ＋型拡散層とによって基板電位から分離された構造を有しており、「横型ダイオード」と呼ばれる（例えば、特許文献１）。この例においては、カソード端部にリサーフ（ＲＥＳＵＲＦ：REduced SURface Field）層を設けることにより、電界を緩和しダイオード耐圧を高く維持している。
【０００３】
一方、スイッチング速度を早くすることもますます要求されつつある。ところが、これまで横型ダイオード構造において高速化しようとした場合、以下のような問題がある。  
すなわち、ｐ−層とｎ−層とを接合させた横型ダイオードにおいて、バイアス電圧を順方向から逆方向へターンオフしようとする時、ｎ−層には少数キャリア（すなわち、ホール）が蓄積している。この蓄積キャリアを、ターンオフ時にダイオードのアノード電極から掃き出す（sweep out）こととすると、完全に掃き出されるまでｎ−層からアノード電極への電流が流れるので、これがスイッチング特性（例えばターンオフ時間）を劣化させてしまう。
【特許文献１】特開２００３−９２４１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ダイオード耐圧を所定値に維持しつつ、高速スイッチング（例えば高速ターンオフ）を可能にする横型ダイオードを備えた半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、
第１導電型の半導体層と、
前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第１導電型の第２の半導体領域と、
前記半導体層と前記第１の半導体領域との間に設けられた第２導電型の半導体埋め込み領域と、
を備え、
前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置が提供される。
【０００６】
また、本発明の他の一態様によれば、
第１導電型の半導体層と、
前記半導体層の上に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられた第１導電型の第２の半導体領域と、
前記半導体層と前記第１の半導体領域との間に設けられ開口を有する第２導電型の半導体埋め込み領域と、
前記第１の半導体領域に接続された第１の主電極と、
前記第２の半導体領域に接続された第２の主電極と、
前記半導体層に接続された共通電極と、
を備えたことを特徴とする半導体装置が提供される。
【０００７】
また、本発明のさらに他の一態様によれば、
第１導電型の半導体層と、
前記半導体層の上に選択的に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上に選択的に設けられた第１導電型の第２の半導体領域と、
前記半導体層と前記第１の半導体領域との間に設けられ開口を有する第２導電型の埋め込み領域と、
前記半導体層の上で前記第１の半導体領域を取り囲むように設けられ且つ前記埋め込み層に接続された第２導電型の第３の半導体領域と、
前記半導体層の上に選択的に設けられた第１導電型の第４の半導体領域と、
前記第３の半導体領域の上に設けられた第１の主電極と、
前記第２の半導体領域の上に設けられた第２の主電極と、
前記第４の半導体領域の上に設けられた共通電極と、
を備え、
前記第１及び第２の半導体領域の一方がカソード領域、他方がアノード領域となるダイオード構造を構成し、
前記第１の半導体領域に蓄積されたキャリアが前記第２導電型の埋込層に設けられた前記開口を介し前記半導体層、前記第４の半導体領域及び前記共通電極を通過して排出可能とされたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、埋込層に開口を設けて蓄積キャリアをシリコン基板経由により外部に排出することにより、スイッチング特性を改善した横型ダイオードを備えた半導体装置を提供することができ、産業上のメリットは多大である。  
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる半導体装置に設けられるＦＲＤ（Fast Recovery Diode）の要部構成を示す断面図である。
【００１０】
すなわち、ｐ＋型シリコン基板（ｐ＋層）１１の上に、ｎ＋埋込層１２が部分的に設けられている。その上にはｎ−層２０が形成され、この一部はｎ＋拡散層１３により他のｎ−層３２とは分離されている。また、ｐ型シリコン基板１１との境界にはｎ＋埋込層１２が設けられているが、このｎ＋埋込層１２には開口部２８が設けられている。このため、ｎ−層２０は、開口部２８においてｐ型シリコン基板１１と接触している。  
ｎ−層２０の上には、ｐ−層１４と、ｐ−層１４の端部を覆うように形成されたｐ層１５と、が設けられＦＲＤを構成している。ここで、ｐ層１５は、ｐ−ｎ接合の耐圧を上げるガードリングとしての役割を有する。
【００１１】
アノード電極２５は、絶縁膜１６（例えばシリコン酸化膜）に設けられた開口を介してｐ−層１４及びｐ層１５の上に接続されている。また、カソード電極２６は、絶縁膜１６（例えばシリコン酸化膜）に設けられた開口を介してｎ＋拡散層１３の上に、設けられている。
【００１２】
一方、ｎ＋層１３で囲まれた領域の外側には、ｐ型シリコン基板１１上にｐ＋埋込層３０が設けられ、さらにこれと接続してｐ＋拡散層３１が設けられている。そして、ｐ＋型拡散層３１は、絶縁膜１６に設けられた開口を介してＧＮＤ電極２７と接続され、ＧＮＤ電位に接続される。
【００１３】
ここで、基板１１は、例えばシート抵抗が９〜１５Ω／ｃｍ程度のｐ＋型シリコンを用いることができる。また、ｎ−層２０は、例えばシート抵抗が２〜５Ω／ｃｍ程度のシリコンにより形成できる。ｎ＋埋込層１２は、例えばシート抵抗が１０〜２０Ω／ｃｍ程度のシリコンにより形成し、その厚みは３〜６マイクロメータ程度とすることができる。
【００１４】
また、ｐ−層１４は、ｎ−層２０の表面に加速電圧４０ｋｅＶ、ドーズ量１×１０１３〜７×１０１３ｃｍ−２程度の条件でボロン（Ｂ）などを注入することにより形成できる。この条件でボロンを注入した場合、表面付近での濃度は、およそ１０１８ｃｍ−３程度となる。
【００１５】
また、ガードリングとして作用するｐ層１５は、例えば、濃度が１０２０ｃｍ−３程度となるようにｐ型不純物を注入することにより形成できる。
【００１６】
図２は、本発明の実施の形態にかかるＦＲＤのｎ＋埋込層１２の平面パターンを例示する模式図である。すなわち、同図は、ｎ＋埋込層１２に、４個の開口２８が設けられた具体例を表す。後に詳述するように、これら開口の形状については、様々な変形が可能である。また、開口の幅とＦＲＤ特性との間には密接な関係があり、これに関しては後に詳述する。
【００１７】
次に、本実施例の半導体装置の動作について、比較例を参照しつつ説明する。  
図３は、本発明に至る過程で検討した比較例の半導体装置の断面構造を表す模式図である。
【００１８】
本比較例においては、ｎ＋埋込層１２に開口部２８が設けられていない。従って、ｎ−層２０、ｐ−層１４及びｐ層１５からなるダイオード部は、ｎ＋層１２とｎ＋拡散層１３とによって基板電位から分離されている。
【００１９】
このような比較例の横型ダイオードにおいては、バイアス電圧を順方向から逆方向へターンオフしようとする時、ｎ−層２０には少数キャリア（この場合は、ホール３５）が蓄積している。図３に例示した比較例の構造の場合、ｎ−層２０はｎ＋埋込層１２及びｎ＋拡散層１３に囲まれているので、この蓄積キャリア（すなわち、ホール３５）はダイオードのアノード電極２５に戻らざるを得ない。蓄積キャリア３５がはき出される（sweep out）までｎ−層２０からアノード電極２５への電流は流れるので、これがスイッチング特性（例えばターンオフ時間）を劣化させてしまう。すなわち、本比較例の場合、ターンオフ時に、蓄積された少数キャリアの排出経路はＦＲＤのアノード−カソード間しか存在しないので、リカバリ特性を悪くしている。
【００２０】
これに対して、本発明者は、集積回路装置における横型ダイオードには、ｐ型シリコン基板（ＧＮＤ）の電位より低い電圧が印加されないことに注目をした。このため、図１及び図２に例示したようにｎ＋埋込層１２に開口部２８を設けたとしても、定常動作時にこの開口部２８を通じてリーク電流などの不必要な電流が生じることはないことを見い出した。
【００２１】
図１にも例示したように、横型ダイオードをターンオフするために逆バイアスを印加すると、ｎ−層２０に蓄積した少数キャリアが排出されはじめ、この時、空乏層もｎ−層２０に広がり始める。そして、本実施形態においては、ｎ＋埋込層１２に開口部２８が設けられているので、蓄積したホール３５はアノードへ向かう経路のみならず、ｎ＋埋込層の開口２８→ｐ型シリコン基板１１→ｐ＋埋込層３０→ｐ＋拡散層３１→ＧＮＤ電極２７  という経路でも外部に排出される。この経路は、図１に矢印で例示した如くである。この結果、蓄積キャリア３５は素早く掃き出され、スイッチング特性（リカバリ特性）に優れた横型ダイオードが得られる。また、ホール電流４２がｐ型シリコン基板１１を通る経路からも排出されることから、アノードやカソードの経路を流れる電流が減少する効果が期待できる。
【００２２】
以上説明したように、本実施形態によれば、ｎ＋埋込層１２に開口部２８を設けることにより、蓄積キャリアを基板１１側に迅速に掃き出してリカバリ特性を改善することができる。開口部２８の形状やサイズ、数については、様々な変形が考えられる。  
図４乃至図９は、開口部２８の具体例を表す模式平面図である。  
すなわち、ｎ＋埋込層１２に設ける開口部２８としては、図４に例示した如く、四角形を格子状に均等配置したパターンや、図５に例示したような六角形、図６に例示したような菱形、図７に例示したような八角形、図８に例示したような円形などをそれぞれ所定の配列及びピッチで配置したパターンを採用してもよい。これら以外にも、開口部２８の形状としては、例えば、三角形やその他の多角形、楕円形、をはじめとした各種の形状を採用できる。    
またさらに、図９に例示したように、略ストライプ状の開口部２８を所定のピッチで平行配置してもよい。
【００２３】
次に、ｎ＋埋込層１２に設けられる開口部２８の幅Ｗと素子特性に関して、さらに詳細に説明する。  
図１０は、開口幅Ｗが狭い場合を例示する模式断面図である。  
また、図１１は、開口幅Ｗが広い場合を例示する模式断面図である。
【００２４】
開口幅Ｗが狭い場合（例えば１〜５マイクロメータ）、ｎ＋埋込層１２が空乏化し、かつ開口が狭いため両側から伸びた空乏層が大きな乱れなくつながる。この結果、ｐ−層１４に近い側の空乏層３７にも大きな変化は生じることはなく、ｐ−ｎ接合におけるリーク電流４０の増加を抑制できて、高い耐圧を維持できる。一方、ｎ−層２０において蓄積した少数キャリア（ホール）は開口２８からｐ型シリコン基板１１へ抜ける。矢印４２はこのホール電流を表す。その結果として、スイッチング速度は大幅に改善される。
【００２５】
これに対して、開口幅Ｗが広い場合（図１１）、ホール電流４２は大幅にｐ型シリコン基板１１側に排出されるので、スイッチング速度はさらに改善される。ところが、ｎ＋層埋込層１２の広い開口のため、ｎ−層２０の空乏層３７はｐ型シリコン基板側に大きく湾曲突出する。また同様に、ｎ＋埋込層１２から広がった空乏層３８もｎ−層２０側に向かって湾曲突出する。この結果、リーク電流４０が増加してＦＲＤのｐ−ｎ接合耐圧が低下する。
【００２６】
図１２は、ｎ＋埋込層１２の開口幅Ｗを１マイクロメータ及び１０マイクロメータとした時の、逆方向電流の時間変化を例示するグラフ図である。  
逆方向電流が初期値（相対値）の１０％になる時間Ｔｒｒは、埋込層の開口幅Ｗが１０マイクロメータの時には０．３５ナノ秒であり、埋込層１２の開口の幅Ｗが１マイクロメータの時には０．５０ナノ秒である。すなわち、埋込層１２の開口の幅Ｗが大きいほうが、スイッチング時間が早いが、逆に耐圧は低下する。結局、耐圧とスイッチング特性にはトレードオフが存在することがわかる。
【００２７】
図１３は、本発明の過程で得られた結果の一例を表すグラフ図である。すなわち、同図は、ｎ＋埋込層１２の開口幅Ｗに対して、耐圧（実線）及びスイッチング特性（逆回復時間）Ｔｒｒ（破線）の関係を表す。埋込層１２の開口幅Ｗが０から１０マイクロメータと増加するにつれて、耐圧は１５０ボルトから８０ボルト前後まで低下する。一方、埋込層１２の開口幅Ｗが０から１０マイクロメータと増加するに伴い、スイッチング時間Ｔｒｒは５０ナノ秒から３５ナノ秒と改善される。
【００２８】
より詳細に見ると、スイッチング時間Ｔｒｒは、埋め込み層１２の開口幅Ｗが２マイクロメータを超えると改善されはじめ、開口幅Ｗがほぼ１０マイクロメータに至るまで連続的に改善し、１０マイクロメータ以上では飽和する傾向が見られる。従って、スイッチング時間Ｔｒｒに関しては、埋め込み層１２の開口幅Ｗを２マイクロメータ以上とすることが望ましいといえる。
【００２９】
一方、耐圧については、埋め込み層１２の開口幅Ｗが２マイクロメータを超えると低下しはじめ、開口幅Ｗがおよそ７マイクロメータに至るまで連続的に低下し、７マイクロメータを超えると飽和する傾向が見られる。従って、耐圧に関しては、埋め込み層１２の開口幅Ｗを７マイクロメータ以下とすることが望ましいといえる。
【００３０】
つまり、埋め込み層１２の開口幅Ｗを２マイクロメータ以上で７マイクロメータ以下とすれば、耐圧の低下をある程度抑止しつつ、スイッチング特性を改善する効果が得られる。そして、埋め込み層１２の開口幅Ｗを４マイクロメータ以上６マイクロメータ以下とすると、耐圧とスイッチング特性とをバランスよく両立できる。  
本実施形態によれば、このようなトレードオフの関係を勘案し、ユーザ仕様の許す範囲の耐圧内で早いスイッチング時間が得られるように、ｎ+埋込層１２の開口幅Ｗの最適値を選ぶことができる。これらの寸法や半導体素子特性は、各半導体層の濃度や厚さによりそれぞれ最適地は異なることから、本発明は前述した具体例に限定されるものではない。
【００３１】
以上詳述したように、本実施形態によれば、素子の耐圧を高いレベルに維持しつつ、スイッチング特性に優れた横型ダイオードを備えた半導体装置を提供することができる。
【００３２】
このような半導体装置は、例えば、ＣＭＯＳ（Complementary Metal-Oxide Semiconducotr）トランジスタなどと組み合わせて、スイッチングレギュレータや、ＤＣ−ＤＣコンバータ回路などを形成するために用いて好適である。
【００３３】
図１４は、本実施形態のダイオードが組み込まれた半導体装置の一部を例示する断面図である。なお、図１４においては、半導体装置の一部をふたつに分割し、その左側部分を（ａ）に、右側部分を（ｂ）にそれぞれ表した。同図中において、Ａ−Ａ’一点鎖線は半導体装置の同一位置を表す。  
すなわち、この半導体装置は、ダイオード１００と、ＣＭＯＳ２００を構成するｎチャネルＭＯＳトランジスタ２００Ａと、ＣＭＯＳ２００を構成するｐチャネルＭＯＳトランジスタ２００Ｂと、ｐ＋型ポリシリコンからなる抵抗３００と、ｐ−拡散領域からなる抵抗４００と、を有する集積回路装置である。ここで、ダイオード１００は、図１乃至図１３に関して前述した本実施形態の半導体装置の特徴を有する。
【００３４】
このような集積回路装置は、例えば、この他に図示しないインダクタなどを適宜組み合わせることにより、スイッチングレギュレータやＤＣ−ＤＣコンバータなどとして用いることができる。そして、本実施形態によれば、ダイオード１００の耐圧を高く維持しつつ、逆回復特性が良好でスイッチング速度を早くすることができる。その結果として、損失が少なく、高効率のスイッチングや電圧変換が可能となる。
【００３５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれら具体例に限定されるものではない。  
例えば、横型ダイオードを構成する各要素の寸法関係や材料などに関しては、当業者が公知の範囲から選択して適宜変更したものも同様に本発明の範囲に包含される。
【００３６】
また、各要素の導電型を反転させた構造を有する横型ダイオードも、同様に本発明の作用効果が得られ、本発明の範囲に包含される。
【００３７】
以上詳述したように、本発明によれば、素子の耐圧を高いレベルに維持しつつ、スイッチング特性に優れた横型ダイオードを備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例の半導体装置の模式断面図である。
【図２】図１に示した本発明の実施例の半導体装置における埋込層の平面パターンの一例を例示する模式図である。
【図３】本発明者が本発明に至る過程で検討した比較例の半導体装置におけるＦＲＤ部の模式断面図である。
【図４】開口部２８の具体例を表す模式平面図である。
【図５】開口部２８の具体例を表す模式平面図である。
【図６】開口部２８の具体例を表す模式平面図である。
【図７】開口部２８の具体例を表す模式平面図である。
【図８】開口部２８の具体例を表す模式平面図である。
【図９】開口部２８の具体例を表す模式平面図である。
【図１０】埋込層１２の開口幅Ｗが狭い場合の要部断面を表す模式図である。
【図１１】埋込層１２の開口幅Ｗが広い場合の要部断面を表す模式図である。
【図１２】本発明の埋込層の開口の幅とスイッチング特性との関係を説明するグラフである。
【図１３】本発明の埋込層の開口幅と耐圧、埋込層の開口幅とスイッチング特性との間にトレードオフが存在することを説明するためのグラフである。
【図１４】本実施形態のダイオードが組み込まれた半導体装置の一部を例示する断面図である。
【符号の説明】
【００３９】
１１    ｐ型シリコン基板
１２    ｎ＋埋込層
１３    ｎ＋拡散層
１４    ｐ−層
１５    ｐ層
１６    絶縁膜
２０    ｎ−層
２５    アノード電極
２６    カソード電極
２７    ＧＮＤ電極
２８    埋込層開口
２９    開口近傍領域
３０    ｐ＋埋込層
３１    ｐ＋拡散層
３２    ｎ−層
３５    蓄積キャリア（ホール）
３７    空乏層の広がりを示す等電位線
４０    リーク電流
４２    ホール電流
【図１】
2006245489.tif 000003
【図２】
2006245489.tif 000004
【図３】
2006245489.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006245489.tif 000009
【図８】
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【図９】
2006245489.tif 000011
【図１０】
2006245489.tif 000012
【図１１】
2006245489.tif 000013
【図１２】
2006245489.tif 000014
【図１３】
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【図１４】
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