(57)【要約】【課題】  ピン数の削減を図るとともに高速化を実現する半導体記憶装置の提供。【解決手段】  アドレス端子とデータ端子と共用するアドレスデータ共用端子ADD／Dataを備え、セルアレイへのアクセスコマンドを受けてからアドレスデータ共用端子ADD／Dataよりアクセスコマンドに対応するデータの入力又は出力が行われるまでのレイテンシ期間内に、他のアクセスコマンドを少なくとも１つ受けてパイプライン制御し、アドレスデータ共用端子ADD／Dataからは最初のアクセスコマンドに対応するデータにつづいて、前記他のアクセスコマンドの対応するデータの入力又は出力が連続的に行われる。【選択図】  図２          
2006012374.tif 000002
【特許請求の範囲】
【請求項１】
アドレス信号を入力するアドレス端子の少なくとも一部と、データ信号の入力及び／又は出力を行うデータ端子とを共用するアドレスデータ共用端子と、
複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号の読み出し、又は、前記読み出しと選択されたメモリセルへのデータ信号の書き込み、が行われるセルアレイと、
前記セルアレイに関する一のコマンドを入力として受け、前記一のコマンドの入力から前記アドレスデータ共用端子より、前記一のコマンドに対応するデータ信号の出力又は入力が行われるまでの期間内に、前記セルアレイに関する少なくとも１つのコマンドをさらに受け付け、前記受け付けた複数のコマンドをパイプライン処理する回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項２】
入力されたコマンドに対応する前記セルアレイへのアクセス動作と、前記入力されたコマンドに先行して入力されたコマンドに対応する前記アドレスデータ共用端子からのデータ信号の出力又は入力とが、並行して行われる、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
入力されたコマンドに対応する前記セルアレイへのアクセス動作と、前記入力されたコマンドに先行して入力された読み出しコマンドに対応した前記アドレスデータ共用端子からのデータ信号の出力とが、並行して行われる、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
アドレス信号を入力するアドレス端子の少なくとも１部と、データ信号の出力及び／又は入力を行うデータ端子と共用するアドレスデータ共用端子と、
前記アドレスデータ共用端子を通る信号をアドレス信号又はデータ信号に切替える切替回路と、
複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号が読み出され、選択されたメモリセルへのデータ信号の書き込みが行われるセルアレイと、
入力された少なくとも１つのコマンドを保持する保持回路と、
前記アドレスデータ共用端子から入力されたデータ信号を書き込みデータとして前記セルアレイに供給し、前記セルアレイから読み出されたデータ信号を前記アドレスデータ共用端子に供給する回路と、
前記セルアレイへのアクセスコマンドを受けてから前記アドレスデータ共用端子より前記アクセスコマンドに対応するデータ信号の入力又は出力が行われるまでの期間に、他のアクセスコマンドを少なくとも１つを入力して前記保持回路で保持し、前記保持回路に保持されたコマンドを順にパイプライン処理する構成とされてなる、ことを特徴とする半導体記憶装置。
【請求項５】
アドレス信号を入力するアドレス端子の少なくとも１部と、データ信号の出力及び／又は入力を行うデータ端子と共用するアドレスデータ共用端子と、
前記アドレスデータ共用端子を通る信号をアドレス信号又はデータ信号に切替える切替回路と、
複数のメモリセルを有し前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号が読み出され、選択されたメモリセルへのデータ信号の書き込みが行われるセルアレイと、
入力された少なくとも１つのコマンドを保持する保持回路と、
前記アドレスデータ共用端子からのデータ信号を書き込みデータとして前記セルアレイに供給し、前記セルアレイからの読み出しデータを前記アドレスデータ共用端子に供給する回路と、
を備え、
前記セルアレイへのリードコマンドを受けてから前記アドレスデータ共用端子より前記リードコマンドに対応するデータ信号の出力が行われるまでのレイテンシ期間に、別のリードコマンドを少なくとも１つ受け、前記セルアレイに対する一のリードアクセスの結果、前記セルアレイから読み出されたデータを前記アドレスデータ共用端子から出力する間に、前記セルアレイに対する他のリードコマンドの読み出し処理が行われる、ことを特徴とする半導体記憶装置。
【請求項６】
前記メモリセルがデータ保持にリフレッシュを必要とするダイナミック型メモリセルよりなり、
前記アドレスデータ共用端子からのアドレス信号と、リフレッシュアドレスとをそれぞれ一端から入力し、他端が共通に接続され、第１及び第２の制御信号によりそれぞれオン・オフ制御される第１及び第２のスイッチと、
前記第１及び第２のスイッチの他端の共通接続点を入力とする第１のフリップフロップと、
前記第１のフリップフロップの出力端に一端が共通に接続され、第３及び第４の制御信号によりそれぞれオン・オフ制御される第３及び第４のスイッチと、
前記第３及び第４のスイッチの他端にそれぞれ接続された第２及び第３のフリップフロップと、
を備え、
第２及び第３のフリップフロップからは、セルアレイに供給される内部アドレスと、セルアレイに供給される書き込みデータとがそれぞれ出力される、ことを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項７】
セルアレイのリード又はライトのアクセスコマンドを入力し、前記アクセスコマンドに対応するデータ信号の出力又は入力が行われるまでの間に、さらに少なくとも１つのアクセスコマンドを受け付け、複数のアクセスコマンドをパイプライン処理する回路を備えている、ことを特徴とする半導体記憶装置。
【請求項８】
リード要求とリードアドレスを受け付けたサイクルの次のサイクルで、前記リード要求に対応するセルアレイからの読み出しデータ信号をデータ端子より出力するように制御する回路を備えている、ことを特徴とする半導体記憶装置。
【請求項９】
ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付ける、ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
リード／ライトアクセスのパイプライン機能を備えた半導体記憶装置であって、
先に受け付けたリード要求に対応するセルアレイからの読み出しデータ信号がデータ端子より出力されるサイクルにて、ライト要求とライトアドレスを受け付け、前記読み出しデータが前記データ端子より出力された後に、前記ライト要求に対応する書き込みデータを、前記データ端子より受け付けるように制御する回路を備えている、ことを特徴とする半導体記憶装置。
【請求項１１】
ライト要求とライトアドレスを受け付けたサイクルの次のサイクルにて、前記ライト要求に対応する書き込みデータ信号をデータ端子より受け付けるように制御する回路を備えている、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記書き込みデータ信号が前記データ端子より入力されるサイクルと同一のサイクルに、リード要求とリードアドレスを受け付け、前記リード要求に対応する読み出しデータは、前記書き込みデータが、前記データ端子より入力された後に、前記データ端子より出力するように制御する回路を備えている、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記データ端子が、入力バッファの入力と出力バッファの出力に共通接続された入出力端子よりなる、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１４】
前記書き込みデータを保持するラッチ回路を有し、
前記ライト要求の次のライト要求が入力されたときに、前記書き込みデータは、前記ラッチ回路よりセルアレイに書き込まれる、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１５】
あるサイクルで入力されたリード要求に対応する読み出しデータ信号が、前記あるサイクルの次のサイクルにて、前記データ端子より出力される、ことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
前記次のサイクルで、ライト要求とライトアドレスが入力され、
前記次のサイクルの次のサイクルで、書き込みデータが前記データ端子より入力されて前記ラッチ回路に保持され、
前記次のサイクルの次のサイクルより後のサイクルで、ライト要求が入力された場合、前記ラッチ回路から前記書き込みデータが前記セルアレイに書き込まれる、ことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記書き込みデータ信号を保持するラッチ回路が、２段のラッチ回路で構成され、
前記ライトアドレスを保持するアドレスラッチ回路が、２段のラッチ回路で構成されている、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１８】
セルアレイがデータ保持にリフレッシュ動作を必要とするダイナミック型メモリよりなり、
パイプライン用のレジスタをリセットする外部端子を有し、
前記外部端子を、外部からのリフレッシュコマンドを入力する端子として併用してなる、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１９】
スタティックランダムアクセスメモリ（ＳＲＡＭ）のインタフェースに一部準拠した擬似ＳＲＡＭを構成してなる、ことを特徴とする請求項１８記載の半導体記憶装置。
【請求項２０】
外部端子よりパイプラインのエントリとエグジットが切り替え制御可能とされている、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項２１】
アドレス信号を入力するアドレス端子、
データ信号の入力及び出力を行うデータ入出力端子と、
複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号の読み出しと、選択されたメモリセルへのデータ信号の書き込みと、が行われるセルアレイと、
前記データ入出力端子からの書き込みデータを保持する入力ラッチ回路と、
前記セルアレイからの読み出しデータを保持する出力ラッチ回路と、
ライトアドレスを保持するアドレスラッチ回路と、
を備え、
前記データ入出力端子より読み出しデータが出力されるサイクルの１つ前のサイクルでリードアドレスを取り込み、前記セルアレイからの読み出しデータが、前記出力ラッチ回路に取り込まれ、前記出力ラッチ回路に保持された前記読み出しデータが、前記サイクルで、前記データ入出力端子より出力されるときに、ライトアドレス及びライトコマンドが入力された場合に、前記ライトアドレスは、前記アドレスラッチ回路にラッチされ、
前記サイクルの次のサイクルで、前記データ入出力端子には、前記ライトコマンドに対応する書き込みデータが供給されて、前記入力レジスタに保持され、
さらに、次のライトコマンドの入力を受けて、前記入力レジスタに保持された書き込みデータが、前記セルアレイに書き込まれる、ことを特徴とする半導体記憶装置。
【請求項２２】
前記アドレス端子よりライトアドレスが入力されて前記アドレスラッチ回路にラッチされるサイクルと同一サイクルにて、前記出力ラッチ回路からの読み出しデータ信号が、前記データ入出力端子に出力され、
前記アドレス端子よりリードアドレスが入力され、前記セルアレイからの読み出しデータが前記出力ラッチ回路にラッチされるサイクルと同一サイクルに、前記データ入出力端子より入力された書き込みデータが、前記入力ラッチ回路にラッチされる、ことを特徴とする請求項２１記載の半導体記憶装置。
【請求項２３】
チップ選択信号と書き込みイネーブル信号とがともに活性化されたとき、活性状態の信号を生成し、チップ選択信号の非活性化を受けて非活性状態の制御信号を生成する回路を備え、
前記データ入出力端子に入力が接続された入力バッファと、
前記データ入出力端子に出力が接続されたトライステート出力バッファと、
最初のライトイネーブル信号の活性化を受けて初段に書き込まれ、次のライトイネーブル信号の活性化を受けて次の段のラッチ回路の書き込みデータをラッチする２段構成のデータ入力ラッチ回路と、
データ出力ラッチ回路と、
第１及び第２のスイッチと、
切替スイッチと、
を少なくとも備え、
前記第１のスイッチは、前記入力バッファの出力と前記データ入力ラッチ回路の入力間に接続され、前記制御信号が活性状態、非活性状態のときそれぞれオフ、オンし、
前記第２のスイッチは、前記出力バッファの入力と前記データ出力ラッチ回路の出力間に接続され、前記制御信号が活性状態、非活性状態のときそれぞれオン、オフし、
前記切替スイッチは、前記制御信号が活性状態、非活性状態のとき、それぞれ、前記データ入力ラッチ回路の出力と、前記データ出力ラッチ回路の入力を、入出力バスに接続する、ことを特徴とする請求項２１記載の半導体記憶装置。
【請求項２４】
ライトアドレスをラッチする２段構成のライトラッチ回路と、
リードアドレスをラッチするリードラッチ回路と、
を含むアドレスラッチ回路と、
第２、第３の切替スイッチと、
前記第２の切替スイッチは、アドレスバッファの出力と前記アドレスラッチ回路の入力端間に接続され、前記制御信号が活性状態、非活性状態のとき、前記アドレスバッファの出力を、前記ライトラッチ回路、前記リードラッチ回路にそれぞれ接続し、
前記第３の切替スイッチは、前記制御信号が活性状態、非活性状態のとき、それぞれ、前記ライトラッチ回路、前記リードラッチ回路の出力を、内部アドレスとして、アドレスデコーダに出力する、ことを特徴とする請求項２３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ピン数の縮減と高速化に好適な半導体記憶装置に関する。
【背景技術】
【０００２】
近時、データ保持にリフレッシュを必要とするダイナミック型のメモリセルによりセルアレイを構成し、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）として機能させる半導体記憶装置（「擬似ＳＲＡＭ」ともいう）が用いられており、低消費電力ＳＲＡＭと機能互換とし、ＤＲＡＭ（Dynamic  Random  Access  Memory）メモリセルを採用することで、ＳＲＡＭでは不可能であった大容量化（例えば１６Ｍ〜１２８Ｍ等）を実現したモバイル用途ＲＡＭファミリ（Mobile  Specified  RAM  Family；「ＭＳＲＡＭ」という）等が開発されている。
【０００３】
図８は、クロック同期型半導体記憶装置（Synchronous  DRAM:「ＳＤＲＡＭ」という）のバーストモード（バースト長＝８）のタイミング動作の一例を説明するための図である。ＳＤＲＡＭは、
・クロック周波数１３３ＭＨｚのＳＤＲ（単一データレート）、
・バースト長（連続出力されるデータのワード長）は８、１６ビット（１ワード）パラレル、
・ＣＡＳレイテンシ（リードコマンドが入力されてから最初の有効データが出力されるまでのクロック数）は３、
・８ワードバースト転送に必要な時間は１２０ｎｓ、
とされる。
【０００４】
図８において、ＣＬＫは、同期用のクロック信号であり、ＣＭＤ／Ａｄｄは、コマンド／アドレス信号、Ｄｏｕｔ／Ｄｉｎはデータ入出力端子のデータ信号である。バンクアクティブコマンド（ＡＣＴ）とロウアドレスが入力されてバンクの活性化が行われ、所定のサイクル期間（ｔＲＣＤ、例えば３０ｎｓ＝４クロックサイクル）経過後、リードコマンド（ＲＤ）とカラムアドレスが入力され、モードレジスタで設定されたバースト長、／ＣＡＳレイテンシ（ＣＬ＝３）にしたがって指定したアドレスのワードデータＱＡ０〜ＱＡ７が出力される。ＰＲＥは、プリチャージコマンドである。なお、図８に示す例では、１クロックサイクル＝７．５ｎｓとされ、ＡＣＴコマンドから次のＡＣＴコマンドまでは１２０ｎｓとされている。
【０００５】
図８にタイミング動作例を示したＳＤＲＡＭにおいて、ロウアクセスの連続により、メモリコアを占有するサイクルが長い。また、１アクセスサイクルに、アクティブコマンド（ＡＣＴ）、リード／ライトコマンド（ＲＤ）、プリチャージコマンド（ＰＲＥ）の３つのコマンドが必要とされる。さらに、外部のＳＤＲＡＭコントローラからのリフレッシュ制御を要する。そして、ロウアドレス、カラムアドレス（ＲＡＳ、ＣＡＳ）のアドレスマルチプレックスによりピン数を減らしている。
【０００６】
図９（Ａ）は、セルアレイをＤＲＡＭで構成しＳＲＡＭインタフェース仕様とされるＭＳＲＡＭの動作の一例を示す図である。図９（Ａ）にタイミング動作の一例を示すＭＳＲＡＭは、
・クロック周波数１３３ＭＨｚのＳＤＲ（単一データレート）、
・バースト長は８、１６ビット（１ワード）パラレル、
・リードレイテンシ（ＲＬ）は７、
・８ワードバースト転送に必要な時間は１１２．５ｎｓ、
とされる。なお、このＭＳＲＡＭにおいて、チップセレクト信号／ＣＳ（ロウアクティブ）がハイレベルからロウレベルへ遷移する瞬間、内部リフレッシュとぶつかったときに、ＷＡＩＴ信号を活性状態として出力する。なお、ＭＳＲＡＭにおいて、プリチャージは自動で行われる。
【０００７】
図９（Ａ）に示すように、８ワードバースト転送に必要な時間は、１１２．５ｎｓとされ、図８のＳＤＲＡＭよりも、１〜２サイクル、速くなる。また、図９（Ａ）にタイミング動作を示した半導体記憶装置において、リフレッシュによる性能劣化は、基本的に、０とされる。
【０００８】
図９（Ｂ）は、ＭＳＲＡＭにおいてアドレスとデータをマルチプレクスした場合の動作の一例を示す図である。図９（Ｂ）には、アドレス端子の一部とデータ端子を共用しマルチプレクスして用いる構成のクロック同期型半導体記憶装置のバーストモード（バースト長＝８）のタイミング動作の一例が示されており、クロック信号ＣＬＫは、図９（Ａ）に示すクロックＣＬＫが用いられる。図９（Ｂ）において、ＡＤＶは、ＭＳＲＡＭのアドレス／データ共用端子ＡＤＤ／Ｄａｔａにアドレスバスから供給されるアドレス信号が有効であることを示す信号である。ＡＤＶの活性化を受けて、ＭＳＲＡＭは、アドレス／データ共用端子ＡＤＤ／Ｄａｔａのアドレス信号をレジスタでラッチし、これ以降、アドレス／データ共用端子ＡＤＤ／Ｄａｔａはデータ入力／出力端子として機能する。アドレスとデータを共通端子でマルチプレクスして用いる場合、データ端子の本数が３２本より多いとき、ＳＤＲＡＭよりもピン数を削減する。図９（Ｂ）に示す例では、アドレス／データ共用端子ＡＤＤ／Ｄａｔａは、データ出力端子として、読み出しデータＱＡ０〜ＱＡ７がバーストモードで出力されている。
【０００９】
図１０は、パイプライン・バースト機能を具備したＳＲＡＭインタフェース仕様とされるＭＳＲＡＭの動作を説明するための図である。図１０において、ＣＬＫは、同期用クロック、ＣＭＤ／Ａｄｄはコマンド／アドレス、Ｄｏｕｔ／Ｄｉｎはデータ出力入力端子のデータ信号を示している。この構成では、リードコマンドＲＤＡ、ＲＤＢ、ＲＤＣが入力され、ＣＡＳレイテンシ分おくれて、リードコマンドＲＤＡに対応する８ワードの連続データＱＡ０〜ＱＡ７が出力され、データＱＡ７の出力の次のクロックサイクルからリードコマンドＲＤＢに対応する８ワードの連続データＱＢ０〜ＱＢ７が出力され、データＱＢ７の出力の次のクロックサイクルからリードコマンドＲＤＣに対応する８ワードの連続データＱＣ０〜ＱＣ７が出力される。リードコマンドＲＤＡが入力されたのち、所定のクロックサイクル（例えば６０ｎｓ）経過後、リードコマンドＲＤＡ、ＲＤＢ、ＲＤＣの読み出しデータ（８ワード×３）が連続して出力される。このように、リードコマンドが入力された後、一定時間経過後、バーストデータを出力し、その間、前のリードコマンドに対応するデータを出力しながら、次のコマンドを受ける構成とされており、ランダムアクセスアドレスにより連続データ出力を可能としている。
【００１０】
なお、データ信号とアドレス信号の入力用として兼用される少なくとも１つの多重信号入力端子を備え、多重信号入力端子に印加された信号がデータ信号なのかアドレス信号なのかを区別する制御信号（アドレスイネーブル信号）を入力する半導体メモリの構成として後記特許文献１等の記載が参照される。
【００１１】
【特許文献１】特開平１１−３２８９７１号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１０に示したパイプラインバースト機能を備えた半導体記憶装置においては、リードコマンドに対応するデータを出力しながら、次のコマンドを受ける構成とされており、８ワード一単位の読み出しデータを途切れることなく、連続して出力することができる。
【００１３】
しかしながら、最初のリードコマンドＲＤＡが入力されてからレイテンシ期間、データ端子にデータは出力されず、空き状態とされる。本発明者は、この空き状態を有効利用することで、高速化をさらに推し進めることができるという知見を得、該知見に基づき、本発明を創案するにいたった。
【００１４】
すなわち、本発明の目的は、高速化を実現するとともに、ピン数の削減を図る半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願で開示される発明は、上記目的を達成するため、概略、以下の通りとされる。
【００１６】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、アドレス信号を入力するアドレス端子の少なくとも一部と、データ信号の入力及び／又は出力を行うデータ端子とを共用するアドレスデータ共用端子と、複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号の読み出し、又は、前記読み出しと選択されたメモリセルへのデータ信号の書き込み、が行われるセルアレイと、前記セルアレイに関する一のコマンドを入力として受け、前記一のコマンドの入力から前記アドレスデータ共用端子より、前記一のコマンドに対応するデータ信号の出力又は入力が行われるまでの期間内に、前記セルアレイに関する少なくとも１つのコマンドをさらに受け付け、前記受け付けた複数のコマンドをパイプライン処理する回路とを備えている。
【００１７】
本発明においては、一のコマンドに対応するセルアレイへのアクセスと、前のコマンドに対応してセルアレイから読み出されたデータのデータ端子への出力が、時間的にオーバーラップして行われる。
【００１８】
本発明の他のアスペクト（側面）に係る半導体記憶装置は、アドレス端子と、出力及び／又は入力用のデータ端子と共用するアドレスデータ共用端子と、複数のメモリセルを有し前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータが読み出され、又は、選択されたメモリセルへのデータの書き込みが行われるセルアレイと、前記アドレスデータ共用端子からの書き込みデータを前記セルアレイに供給し、前記セルアレイからの読み出しデータを前記アドレスデータ共用端子に供給する回路と、を備え、前記セルアレイへのアクセスコマンドを受けてから前記アドレスデータ共用端子より前記アクセスコマンドに対応するデータの入力又は出力が行われるまでの期間に、他のアクセスコマンドを少なくとも１つ受け、前記アドレスデータ共用端子からは最初のアクセスコマンドに対応するデータにつづいて、前記他のアクセスコマンドの対応するデータの入力又は出力が行われる、構成とされている。
本発明に係る半導体記憶装置は、セルアレイのリード又はライトのアクセスコマンドを入力し、前記アクセスコマンドに対応するデータ信号の出力又は入力が行われるまでの間に、さらに少なくとも１つのアクセスコマンドを受け付け、複数のアクセスコマンドをパイプライン処理する構成とされる。
本発明のさらに他のアスペクトに係る半導体記憶装置は、リード要求とリードアドレスを受け付けたサイクルの次のサイクルで、前記リード要求に対応する読み出しデータ信号をデータ端子より出力するように制御する回路を備えている。本発明において、ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付ける構成としてもよい。本発明に係る半導体記憶装置は、リード／ライトアクセスのパイプライン機能を備えた半導体記憶装置であって、先に受け付けたリード要求に対応する読み出しデータ信号がデータ端子より出力されるサイクルと重なるように、ライト要求とライトアドレスを受け付け、前記ライト要求に対応する書き込みデータは、前記読み出しデータが前記データ端子より出力された後に、前記データ端子より受け付けるように制御する回路を備えている。
本発明に係る半導体記憶装置は、ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付け、前記書き込みデータ信号が前記データ端子より入力されるサイクルと重なるように、リード要求とリードアドレスを受け付け、前記リード要求に対応する読み出しデータは、前記書き込みデータが、前記データ端子より入力された後に、前記データ端子より出力するように制御する回路を備えた構成としてもよい。
【発明の効果】
【００１９】
本発明によれば、アクセスコマンドが投入されてからデータ端子から当該コマンドに対応するデータの入出力が行われるまでのレイテンシ期間内に、少なくとも１つのアクセスコマンドが入力され、入力された複数のアクセスコマンドがパイプライン制御されアクセスを高速化している。
【００２０】
また本発明によれば、一のコマンドに対応するセルアレイへのアクセスと、前のコマンドに対応してセルアレイから読み出されたデータのデータ端子への出力が、時間的にオーバーラップして行われ、アクセスの高速化を実現している。
さらに本発明によれば、データの入力と出力を共有する入出力端子を備えた半導体記憶装置において、リード／ライトの交互のパイプライン動作を可能としており、高速データ転送等に対応可能としている。
さらにまた、本発明によれば、リード要求を受けたサイクルの次のサイクルで読み出しデータを出力する構成としたことにより、みかけ上のレイテンシを特段に短縮している。
【発明を実施するための最良の形態】
【００２１】
本発明をさらに詳細に説述すべく、添付図面を参照してこれを説明する。
【００２２】
本発明は、その好ましい一実施の形態において、アドレス端子とデータ端子と共用するアドレスデータ共用端子ＡＤＤ／Ｄａｔａと、複数のメモリセルを有し前記アドレス端子からのアドレス信号で選択されたメモリセルのデータの読み出しと、選択されたメモリセルへのデータの書き込みが行われるメモリコア（１００）と、を備え、一のアクセスコマンドが投入されてからアドレスデータ共用端子ＡＤＤ／Ｄａｔａから当該コマンドに対応するデータの入出力が行われるまでのレイテンシ期間内に、少なくとも１つのアクセスコマンドが入力され、入力された複数のアクセスコマンドが順次パイプライン制御される。本発明においては、一のコマンドに対応するセルアレイへのアクセスと、前のコマンドに対応してセルアレイから読み出されたデータのデータ端子への出力が、時間的にオーバーラップして行われる。以下実施例に即して詳細に説明する。
【実施例】
【００２３】
図１は、本発明の一実施例の半導体記憶装置の構成を説明するための図である。図１を参照すると、本実施例の半導体記憶装置は、メモリコア部１００と、コマンド（Ｃｏｍｍａｎｄ）を入力して保持するレジスタ（コマンドレジスタ）１０１と、リード／ライトタイミング制御回路１０２と、リード／ライトタイミング制御回路１０２からのＡＤ切替信号１１５に基づき、アドレス／データ共用端子ＡＤＤ／Ｄａｔａをアドレス線１１３又はデータ線１１４に切替接続するマルチプレクサ回路１０３と、マルチプレクサ回路１０３からのアドレス信号を受け内部アドレス１１７を出力するレジスタ１０４と、マルチプレクサ１０３から複数の書き込みデータをシリアルに受けてパラレルデータに変換するシリアルパラレル変換回路１０６と、シリアルパラレル変換回路１０６の出力を受けるレジスタ１０７と、レジスタ１０７とデータバス１１１を介して接続されるデータレジスタ１１０と、データレジスタ１１０とデータバス１１１を介して接続されるレジスタ１０９と、レジスタ１０９の複数のデータ出力を受け、シリアルデータに変換し出力するパラレルシリアル変換回路１０８と、リード／ライトタイミング制御回路１０２からのＲ／Ｗ切替信号１１６を受け、出力イネーブル／ディスエーブルが制御されるトライステートバッファ１０５とを備えている。なお、アドレス／データ共用端子ＡＤＤ／Ｄａｔａは、アドレス信号の一部（例えば下位側ビット）と、データ信号とを共用する構成としてもよい。
【００２４】
メモリコア１００には、いずれも図示されないが、ビット線とワード線の交差部にメモリセルを有し、行アドレス、列アドレスをそれぞれデコードするデコーダで選択されたメモリセルからビット線に読み出されたデータがアンプで増幅され、選択されたＹスイッチを介してローカルデータバス１１２に出力され、また、ローカルデータバス１１２からの書き込みデータをアンプで増幅し選択されたメモリセルへのデータの書き込みが行われる。
【００２５】
レジスタ１０１は、コマンドを入力して記憶保持し、リード／ライトタイミング制御回路１０２にコマンドを出力する。なお、レジスタ１０１は、パイプラインで連続入力される複数のコマンドを保持するために、連続して入力可能なコマンドの最大数分の記憶容量を備えたＦＩＦＯ（先入れ先出し）型レジスタで構成される。レジスタ１０１は、クロック信号ＣＬＫの立ち上がり等のエッジでコマンドをサンプルし保持出力する。
【００２６】
リード／ライトタイミング制御回路１０２は、レジスタ１０１からのコマンドを受けて、リード／ライトアクセスに応じて、リードタイミング信号Ｒｅａｄ−Ｋ、ライトタイミング信号Ｗｒｉｔｅ−Ｋを生成出力する。また、リード／ライトタイミング制御回路１０２は、コマンドＡＤＶに応じて、アドレス／データ共用端子ＡＤＤ／Ｄａｔａについてアドレスとデータの切替制御を行うためのＡ／Ｄ切替信号１１５をマルチプレクサ１０３に出力する。リード／ライトタイミング制御回路１０２は、レジスタ１０１からのコマンドを受けて、リード／ライトアクセスに応じてＲ／Ｗ切替信号１１６をトライステートバッファ１０５に出力する。トライステートバッファ１０５は、Ｒ／Ｗ切替信号１１６がリードを示すとき、出力イネーブル状態、Ｒ／Ｗ切替信号１１６がライトを示すとき、出力ディスエーブル状態（出力はハイインピーダンス状態）とされる。さらに、リード／ライトタイミング制御回路１０２からのコア制御信号１１８（例えばワード線等ロウ系の駆動を制御するストローブ信号や、センスアンプ、Ｙスイッチのカラム系の活性化を制御する信号等）をメモリコア１００に出力する。なお、図１に示す半導体記憶装置は、ダイナミック型半導体記憶装置に限定されるものでないが（ＳＲＡＭであってもよい）、ダイナミック型半導体記憶装置の場合には、リード／ライトタイミング制御回路１０２は、例えばリフレッシュを制御するタイミング信号を生成するようにしてもよい。
【００２７】
アドレス信号を受けるレジスタ１０４は、リードタイミング信号Ｒｅａｄ−Ｋ、ライトタイミング信号Ｗｒｉｔｅ−Ｋを受けて、内部アドレスをメモリコア１００に供給する。メモリコア１００では、リード／ライトタイミング制御回路１０２からのコア制御信号１１８を受け、不図示のデコーダで内部アドレス信号１１７をデコードし、選択されたワード線が活性化され、選択されたＹスイッチを介してメモリアクセス動作が行われる。
【００２８】
なお、レジスタ１０４は、アドレス／データ共用端子ＡＤＤ／Ｄａｔａにアドレス信号が入力されてから、所定サイクル遅れて活性化されるライトタイミング信号Ｗｒｉｔｅ−Ｋを受けて、内部アドレス信号１１７を出力する。このため、レジスタ１０４は、「レイトライトレジスタ」とも呼ばれる。
【００２９】
次に、図１に示した本実施例の半導体記憶装置の動作について説明する。まず、データの書き込み動作について説明する。アドレスデータ共用端子ＡＤＤ／Ｄａｔａより書き込みアドレスが供給され、Ｗｒｉｔｅコマンドがレジスタ１０１でサンプルされ、マルチプレクサ１０３では、アドレス／データ共用端子ＡＤＤ／Ｄａｔａをアドレス線１１３に接続し、アドレス／データ共用端子ＡＤＤ／Ｄａｔａから入力されたアドレス信号がレジスタ１０４の入力端に供給され、レジスタ１０４では、ライトタイミング信号Ｗｒｉｔｅ−Ｋに応答してアドレス信号をサンプルし、メモリコア１００に内部アドレス信号１１７として供給する。つづいて、マルチプレクサ１０３は、Ａ／Ｄ切替信号１１５に基づき、アドレスデータ共用端子ＡＤＤ／Ｄａｔａをデータ線１１４に接続し、アドレスデータ共用端子ＡＤＤ／Ｄａｔａより、データ線１１４にデータ信号がバースト長分のワード数、順番にシリアルに入力され、シリアルパラレル変換回路１０６に供給される。シリアルパラレル変換回路１０６は、シリアルデータをパラレルに変換し、レジスタ１０７を介して、データレジスタ１１０に供給する。データレジスタ１１０は、データバス１１１からのパラレルデータを受け取り、メモリコア１００に供給し、選択されたメモリセルに複数のデータを書き込む。最初のＷｒｉｔｅコマンドが入力されてから、該Ｗｒｉｔｅコマンドに対するデータを入力する前に、次のコマンドを入力してもよい。この場合、コマンドは、レジスタ１０１に保持される。
【００３０】
次に、本実施例の半導体記憶装置のデータの読み出し動作について説明する。Ｒｅａｄコマンドがレジスタ１０１でサンプルされ、アドレスデータ共用端子ＡＤＤ／Ｄａｔａより書き込みアドレスが供給され、マルチプレクサ１０３では、アドレス／データ共用端子ＡＤＤ／Ｄａｔａをアドレス線１１３に接続し、アドレス信号がレジスタ１０４でリードタイミング信号Ｒｅａｄ−Ｋに基づきサンプルされてメモリコア１００に供給される。さらにコマンドが入力される場合（例えば最初のＲｅａｄコマンドが入力されてからのレイテンシ期間内にコマンドが入力される場合）、該コマンド及びアドレス信号をレジスタ１０１、１０４に保持する。つづいて、マルチプレクサ１０３は、Ａ／Ｄ切替信号１１５に基づき、アドレスデータ共用端子ＡＤＤ／Ｄａｔａをデータ線１１４に接続する。メモリコア１００より複数のデータが読み出されてデータレジスタ１１０に転送され、データレジスタ１１０からデータバス１１１をパラレルに転送される読み出しデータがレジスタ１０９に供給される。レジスタ１０９のパラレル出力を受けるパラレルシリアル変換回路１０８は、パラレルデータをそれぞれシリアルデータに変換して出力し、出力イネーブル状態のトライステートバッファ１０５から、マルチプレクサ回路１０３を介してアドレスデータ共用端子ＡＤＤ／Ｄａｔａより、読み出しデータ信号がバースト長分のワード数順番にしたがって出力される。
【００３１】
本実施例において、Ｒｅａｄコマンドが入力されてから該Ｒｅａｄコマンドに対応する最初の読み出しデータが出力されるまでのレイテンシ期間に、次のＲｅａｄコマンドが入力された場合、レジスタ１０１にＦＩＦＯ（先入れ先出し）形式で格納される。そして、次のＲｅａｄコマンドに対応するアドレスが、アドレス／データ共用端子ＡＤＤ／Ｄａｔａに入力されアドレスバリッド信号が活性化された場合、アドレス／データ共用端子ＡＤＤ／Ｄａｔａに入力されたアドレス信号をサンプルする。
【００３２】
図２は、本発明の一実施例の動作を説明するための図である。図２に示す例では、アドレスデータ切替信号として、ＣＰＵ側からメモリに供給されるアドレス信号が有効なときに活性化されるアドレスバリッド信号ＡＤＶを用いている。アドレス端子とデータ端子を共用しマルチプレクスして使用する構成において、アドレスデータ共用端子ＡＤＤ／Ｄａｔａに、一のアドレス信号（Ａ）が入力されアドレスバリッド信号ＡＤＶが活性化され、該アドレス信号（Ａ）が、レジスタにラッチされたのち、該アドレス信号（Ａ）に対応する読み出しデータが、アドレスデータ共用端子ＡＤＤ／Ｄａｔａから出力されるまでの間に、アドレスデータ共用端子ＡＤＤ／Ｄａｔａには、次のアドレス信号（Ｂ）が入力されアドレスバリッド信号ＡＤＶが活性化され、該アドレス信号（Ｂ）がレジスタ１０４にラッチされる。つづくクロックサイクルから、アドレス信号（Ａ）に対応する８ワードの読み出しデータＱＡ０〜ＱＡ７が、１ワード分のパラレルデータ単位に、バースト（バースト長＝８）で、アドレスデータ共用端子ＡＤＤ／Ｄａｔａから出力される。
【００３３】
次のクロックサイクルで、アドレスデータ共用端子ＡＤＤ／Ｄａｔａから、アドレス信号（Ｃ）が入力されアドレスバリッド信号ＡＤＶが活性化され、該アドレス信号（Ｃ）がレジスタにラッチされ、つづくクロックサイクルから、アドレス信号（Ｂ）に対応する読み出しデータＱＢ０〜ＱＢ７が、１ワード分のパラレルデータ単位に、バースト（バースト長＝８）でアドレスデータ共用端子ＡＤＤ／Ｄａｔａから出力される。
【００３４】
図３は、本発明の一実施例の動作を説明するタイミング図である。図３には、アドレス端子とデータ端子を共用するアドレス／データマルチプレクス構成のクロック同期型ＤＲＡＭにおいて、クロックの立ち上がりと立ち下がりの両エッジで動作が規定されるダブルデータレート（ＤＤＲ）の半導体記憶装置のリード動作が示されている。なお、時点ｔ４とｔ５の間の期間は省略されている。
【００３５】
図３において、ＣＬＫ、／ＣＬＫは相補のクロック信号である。／ＡＤＶはロウレベルで活性状態とされ、アドレス信号が有効であることを示すアドレスバリッド信号である。Ｌ，ＵＤＱＳは、入出力データが下位バイト、上位バイトのデータであることを示す制御信号である。ＡＤＤ／ＤＱは、アドレスとデータとを共用しマルチプレクスして用いるアドレス／データ共用端子ＡＤＤ／Ｄａｔａのアドレス／データ信号である。／ＣＥ１は、チップイネーブル信号であり、ロウレベルで活性状態とされる。／ＯＥは、出力イネーブル信号であり、ロウレベルで活性状態とされ、バッファ回路がオン状態とされ、読み出しデータがアドレス／データ共用端子ＡＤＤ／Ｄａｔａから出力される。／ＷＥは、ライトイネーブル信号であり、ロウレベルで活性状態とされ、チップイネーブルが活性状態のとき、Ｗｒｉｔｅ動作が行われ、ハイレベルでＲｅａｄ動作が行われる。アドレスバリッド信号ＡＤＶはロウレベルのとき、アドレスバスのアドレス信号が有効であることを示す信号であり、レジスタにサンプルされる。レイテンシでアドレスデータ共用端子ＡＤＤ／ＤＱから読み出しデータが、下位、上位バイトのデータストローブ信号（ＬＤＱＳ，ＵＤＱＳ）にしたがって、バーストで出力される。図３において、タイミングｔ３でアドレスバリッド信号／ＡＤＶが活性化され（ロウレベル）、時点ｔ７のクロック／ＣＬＫの立下りと時点ｔ８の立ち上がりで読み出しデータＱ０、Ｑ１が出力される。図３において、レイテンシ期間のｔ４からｔ７の間の期間において、アドレスバリッド信号／ＡＤＶを活性化して別のリードアクセスを挿入してもよい。
【００３６】
図４は、本発明の一実施例の動作を説明するタイミング図である。図４には、図３にリード動作を示したクロック同期型の半導体記憶装置におけるライト動作の一例が示されている。アドレス信号は、アドレスバリッド信号ＡＤＶのロウレベルでレジスタにサンプルされる。レイテンシでアドレスデータ共用端子ＡＤＤ／ＤＱから、書き込みデータが入力される。図４において、レイテンシ期間のｔ４からｔ７の間の期間において、アドレスバリッド信号／ＡＤＶを活性化して別のライトアクセスを挿入してもよい。なお、図３、図４において、ｔＣＭＳ、ｔＣＭＨはコマンドのセットアップ時間、ホールド時間であり、ｔＡＳ、ｔＡＨはアドレスのセットアップ時間、ホールド時間、ｔＡＣはアクセス時間であるが、他のタイミング情報（ｔＤＱＳＣＫ、ｔＤＱＳＱ、…）とともに本発明には直接関係しないため、説明は省略する。
【００３７】
図５は、図１に示したアドレスデータマルチプレクス構成の半導体記憶装置を、データ保持にリフレッシュ動作を必要とするＤＲＡＭに適用した場合の構成を示す図である。図５を参照すると、この半導体記憶装置は、リフレッシュアドレス発生回路２０１で生成されたアドレスをサンプルしてリフレッシュアドレスとして出力する第１のレジスタ２０２と、アドレスデータ共用端子Ａｄｄ/Ｄａｔａからのアドレス信号をサンプルする第２のレジスタ２０３と、メモリコアからの読み出しデータをサンプルする第３のレジスタ２０４と、アドレスデータ共用端子Ａｄｄ/Ｄａｔａからの書き込みデータをサンプルする第４のレジスタ２０５とを有している。
【００３８】
図６は、本発明の別の実施例の構成を示す図である。本実施例では、図５の第１のレジスタ２０２、第２のレジスタ２０３、第４のレジスタ２０５を一体化することで、回路素子数を削減している。
【００３９】
すなわち、図６を参照すると、本実施例の半導体記憶装置においては、アドレス・データの共用端子Ａｄｄ/Ｄａｔａに一端が接続され、ゲートに接続される制御信号ＫＭＥによってオン・オフ制御されるパストランジスタよりなる第１のスイッチ３０１と、リフレッシュアドレス生成回路２０１（図５参照）の出力に一端が接続されゲートに接続される制御信号ＫＭＲによってオン・オフ制御されるパストランジスタよりなる第２のスイッチ３０２とを備え、第１、第２のスイッチ３０１、３０２の他端は共通接続され、第１のフリップフロップ（入力と出力が相互に接続されたインバータ３０３、３０４よりなる）に接続され、第１のフリップフロップの出力に一端が共通接続された第３、４のスイッチ３０５、３０６を備えている。第３のスイッチ３０５は、ゲートに接続される制御信号ＫＳＡによってオン・オフ制御されるパストランジスタよりなり、第３のスイッチ３０５の他端は、第２のフリップフロップ（入力と出力が相互に接続されたインバータ３０７、３０８よりなる）に接続され、ロウデコーダに供給される内部活性化アドレス（図１の内部アドレス）として出力される。第４のスイッチ３０６は、ゲートに接続される制御信号ＫＳＷによってオン・オフ制御されるパストランジスタよりなり、第４のスイッチ３０６の他端は、第３のフリップフロップ（入力と出力が相互に接続されたインバータ３０９、３１０よりなる）に接続され、書き込みデータ（Ｗｒｉｔｅ Ｄａｔａ）として出力される。
【００４０】
図７（Ａ）は、図６に示した構成において、外部アドレス信号の取り込みの動作を説明するための図である。ＫＭＥがハイレベルで第１のスイッチ３０１がオンし、アドレスデータ共用端子Ａｄｄ/Ｄａｔａからアドレス信号が入力され、ＫＳＡがハイレベルとなり第３のスイッチ３０５がオンし、内部アドレス信号として出力される。
【００４１】
図７（Ｂ）は、図６に示した構成において、リフレッシュアドレスの取り込みの動作を説明するための図である。ＫＭＲがハイレベルで第２のスイッチ３０２がオンし、リフレッシュアドレス発生回路からのリフレッシュアドレス信号が入力され、ＫＳＡがハイレベルとなり第３のスイッチ３０５がオンし、リフレッシュアドレスが内部アドレス信号として出力される。
【００４２】
図７（Ｃ）は、図６に示した構成において、書き込みデータの取り込みの動作を説明するための図である。ＫＭＥがハイレベルで第１のスイッチ３０１がオンし、アドレスデータ共用端子Ａｄｄ/Ｄａｔａからデータ信号が入力され、ＫＳＷがハイレベルとなり第４のスイッチ３０６がオンし、書き込みデータ（ＷｒｉｔｅＤａｔａ）として出力される。
【００４３】
このように、図６に示した構成によれば、レジスタを共用し、スイッチで切替えて各種レジスタの用途に用いることで、アドレス／データのマルチプレクス機能（Ａ／Ｄ  ＭＵＸ）に加えて、さらなる回路規模の縮減を図ることができる。
【００４４】
上記実施例では、コマンド入力からデータが出力されるまでのレイテンシ期間（ＲＬ）を有効に活用するためのパイプライン処理について説明したが、以下では、アドレス信号と、データ信号とは分離され、データ入出力端子を備えた半導体記憶装置について説明する。本発明に係る半導体記憶装置の別の実施例は、リード／ライトアクセスのパイプライン機能を備えた半導体記憶装置であって、先に受け付けたリード要求に対応するセルアレイからの読み出しデータ信号がデータ入出力端子より出力されるサイクルと同一サイクルにて、ライト要求とライトアドレスが入力され、前記ライト要求に対応する書き込みデータ信号は、前記リード要求に対応する読み出しデータがデータ入出力端子より出力された後に、前記データ入出力端子より入力される。かかる構成により、リード／ライトのパイプライン処理を実現している。ライト要求のつぎにリード要求が発行された場合も、同様にして、パイプライン処理が実現される。すなわち、ライト要求とライトアドレスを受け付けたサイクルの次のサイクルにて、ライト要求に対応する書き込みデータ信号を受け付け、書き込みデータ信号がデータ入出力端子より入力されるサイクルと同一サイクルにて、リード要求とリードアドレスが入力され、前記リード要求に対応する読み出しデータは、書き込みデータ信号が、前記データ入出力端子より入力された後に、前記データ端子より出力される。本発明の別の実施例において、書き込みデータ信号は、２回のライト要求を受けてセルアレイに書き込まれる２段レイトライト方式とされる。以下、図面を参照して、本発明の別の実施例を説明する。
【００４５】
図１１は、本発明の別の実施例の動作原理の概要を説明するための図である。図１１（Ａ）は、比較例として、本発明のパイプライン処理を行わない構成の半導体記憶装置の動作タイミングを示す図であり、図９のタイミング図に対応している。図１１（Ｂ）は、本発明の一実施例の半導体記憶装置におけるリード動作の一例を説明ための図であり、図１１（Ｃ）は、本発明の一実施例の半導体記憶装置におけるライト動作の一例を説明ための図である。
【００４６】
図１１（Ａ）に示すように、アドレスＡを入力してから、所定のレイテンシ（例えばＲＬ＝７）の後、アドレスＡが入力されたサイクルと同一サイクル内でデータ入出力端子からアドレスＡに対応した読み出しデータＡ０〜Ａ７が出力される。なお、特に制限されないが、図１１に示す例では、バースト長は８とされる。同様にしてアドレスＢ、Ｃに対してレイテンシ期間経過後、データ入出力端子からアドレスＢ、Ｃに対応した読み出しデータＢ０〜Ｂ７、Ｃ０〜Ｃ７がそれぞれ出力される。
【００４７】
次に、本発明の一実施例におけるリード動作について、図１１（Ｂ）を参照して説明する。なお、図１１（Ｂ）の「セルアレイ」の欄は、セルアレイでの内部動作を表しており、例えばサイクル１（Ｃｙｃｌｅ１）の「アレイＡ  Ｒｅａｄ」は、セルアレイにおいてアドレスＡの読み出しが行われることを表している。図１１（Ｂ）に示すように、本実施例では、リードのパイプライン処理を行っており、データ入出力端子よりデータが出力される１つ前のサイクル（Ｃｙｃｌｅ１）で、リードアドレス（ａｄｄＡ）を取り込み、このサイクル（Ｃｙｃｌｅ１）で、セルアレイからデータの読み出しが行われ、不図示の周辺回路のデータレジスタ（例えば後述される図１２の出力ラッチ回路１３４）に取り込まれる。
【００４８】
そして、該１つ前のサイクル（Ｃｙｃｌｅ１）の次のサイクル（Ｃｙｃｌｅ２）で、読み出しデータが、データ入出力端子より出力される（図１１（Ｂ）のＣｙｃｌｅ２の「ａｄｄＡ出力」参照）。
【００４９】
本実施例によれば、かかる構成としたことにより、次のサイクル（Ｃｙｃｌｅ２）のアドレス入力（ａｄｄＢの入力）を、タイミングの基準とした場合のレイテンシ（Ｌａｔａｎｃｙ’）は、例えば２あるいは３となる。このように、本実施例によれば、レイテンシは、図１１（Ａ）（あるいは図９（Ａ））に示したもの（リードレイテンシＲＬ＝７）と比べて特段に短縮されている。
【００５０】
次に、本発明の一実施例におけるライト動作について、図１１（Ｃ）を参照して説明する。サイクル１（Ｃｙｃｌｅ１）では、リードアドレスＡ（ａｄｄＡ）が入力され（ライトイネーブル信号／ＷＥはハイレベル）、セルアレイではリード動作が行われ、読み出しデータは不図示のデータレジスタ（例えば図１２の出力ラッチ回路１３４）に格納される。
【００５１】
次のサイクル（Ｃｙｃｌｅ２）では、ライトアドレスＢ（ａｄｄＢ）が入力され、ライトイネーブル信号／ＷＥが活性化される（ロウレベルとされる）。しかしながら、このサイクル（Ｃｙｃｌｅ２）では、１つ前のサイクル１（Ｃｙｃｌｅ１）で入力されたアドレスＡに対する読み出しデータ（ａｄｄＡ出力Ａ０〜Ａ７）が、不図示のデータレジスタよりデータ入出力端子に出力される。
【００５２】
ここで、仮に、サイクル２（Ｃｙｃｌｅ２）において、データ入出力端子に書き込みデータを供給すると、読み出しデータと衝突してしまう。このため、サイクル２（Ｃｙｃｌｅ２）で、ライトアドレスＢに対応する書き込みデータを、データ入出力端子から入力することはできない。
【００５３】
そこで、本実施例では、パイプライン制御を実現するため、サイクル２（Ｃｙｃｌｅ２）では、サイクル１（Ｃｙｃｌｅ１）で与えたリードアドレスに対する読み出しデータ信号をデータ入出力端子より出力し、ライトアドレスＢ（ａｄｄＢ）に対応する書き込みデータ信号は、さらに次のサイクル（Ｃｙｃｌｅ３）にデータ入出力端子より入力して、不図示のデータレジスタ回路（後述する図１２の入力ラッチ回路１３１）でラッチするように構成している。
【００５４】
さらにその後のサイクル、図１１（Ｃ）の例では、サイクル４（Ｃｙｃｌｅ４）で、ライトイネーブル信号／ＷＥが活性化されたとき、不図示のデータレジスタにラッチされた書き込みデータ（アドレスＢに対する書き込みデータ）のセルアレイへの書き込みが行われる。すなわち、２段レイトライト（Ｌａｔｅ−Ｗｒｉｔｅ）構成とされている。
【００５５】
かかる構成により、本実施例によれば、レイテンシの短縮を図るとともに、データの入力と出力を共通とするデータ端子を有する半導体記憶装置に対して、リードアクセスとライトアクセスが例えば交互に行われる等のように、リードアクセスとライトアクセスが混在して行われる場合にも、アイドルサイクルをなくして、効率的なパイプライン制御を可能とし、さらに、データバス等の効率化、高速データ転送に対応可能としている。
【００５６】
一方、本発明の構成を用いない場合、リードアドレスが入力されるサイクルの次のサイクルにライトデータを入力することはできず、リードアクセスの終了後に（読み出しデータ信号がデータ入出力端子から出力された後に）、ライトアクセスが行われることになり、アクセス性能が低下し、またデータバス等を有効に活用することはできず、高速データ転送等に対応できない。
【００５７】
図１２は、図１１（Ｂ）、（Ｃ）を参照して説明した本発明の別の実施例の半導体記憶装置の全体の構成の一例を模式的に示す図である。
【００５８】
図１２を参照すると、本発明の一実施例の半導体記憶装置は、アドレスラッチ回路１２０と、切替スイッチ１２６、１２７と、アドレスバッファ１２８と、Ｒ／Ｗコントロール・タイミングコントロール回路１２９と、データラッチ回路１３０と、スイッチ１３５、１３６と、切替スイッチ１３７と、データ入力バッファ１３９と、データ出力バッファ１４０と、制御信号ＣＷＣＮＴを生成する制御信号生成回路１４１と、を備えている。特に制限されないが、外部から供給される制御信号としては、チップセレクト信号／ＣＳ、アドレスバリッド信号／ＡＤＶ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ等が入力される。
【００５９】
アドレスラッチ回路１２０は、ライトアドレスをラッチする２段構成の第１、第２のライトラッチ回路１２１、１２２と、リードアドレスをラッチするリードラッチ回路１２４と、を備え、第１のライトラッチ回路１２１の出力と第２のライトラッチ回路１２２の入力の間にはスイッチ１２３が設けられている。
【００６０】
Ｒ／Ｗコントロール・タイミングコントロール回路１２９は、アドレスバリッド信号／ＡＤＶが活性化されタイミングで、アドレスラッチ回路１２０（ライトラッチ回路１２１、１２２とリードラッチ回路１２４）のラッチタイミング信号を生成する。なお、ラッチタイミング信号としては、内部クロック信号（半導体記憶装置内部で生成され、外部クロック信号に同期したクロック信号）に同期した信号を用いてもよいことは勿論である。
【００６１】
切替スイッチ１２６、１２７は、制御信号ＣＷＣＮＴを切替制御信号として入力し、制御信号ＣＷＣＮＴが活性化されたとき、端子ａ、ｂが導通し、アドレスバッファ１２８の出力を、ライトラッチ回路１２１の入力に供給し、制御信号ＣＷＣＮＴが非活性化状態のとき、端子ｂ、ｃが導通し、アドレスバッファ１２８の出力を、リードラッチ回路１２４の入力に供給するように切り替える。スイッチ１２３は、制御信号ＣＷＣＮＴによってオン・オフ制御されるスイッチであり、制御信号ＣＷＣＮＴが活性化されたときオンし、制御信号ＣＷＣＮＴが非活性化のとき、オフ状態とされる。
【００６２】
制御信号生成回路１４１は、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥを入力し、チップセレクト信号／ＣＳが活性状態（ロウレベル）とされ、ライトイネーブル信号／ＷＥが活性化（ロウレベル）された場合、制御信号ＣＷＣＮＴを活性状態（ハイレベル）とし、サイクルの終わりでチップセレクト信号／ＣＳがハイレベルに遷移すると、制御信号ＣＷＣＮＴを非活性状態（ロウレベル）にリセットする。特に制限されないが、制御信号生成回路１４１は、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ入力とするＮＡＮＤ回路の出力をセット端子に入力し、ライトイネーブル信号／ＷＥをリセット端子に入力するＳＲラッチで構成してもよい。以下、図１２に示した実施例の動作について説明する。
【００６３】
チップセレクト信号／ＣＳが活性状態で、且つ、ライトイネーブル信号／ＷＥが活性状態（ロウレベル）のとき（ライト要求入力時）、制御信号ＣＷＣＮＴがハイレベルとされ、切替スイッチ１２６、アドレスラッチ回路１２０、及び切替スイッチ１２７からなる回路群は、アドレスバッファ１２８からの出力を、ライトラッチ回路１２１でラッチさせ、さらに、次のライト要求入力時、スイッチ１２３がオン状態とされるため、ライトラッチ回路１２２は、ライトラッチ回路１２１の出力をラッチ出力し、ライトラッチ回路１２２の出力は、切替スイッチ１２７からメモリコア１００のアドレスデコーダ（不図示）に供給される。そして、ライトイネーブル信号／ＷＥが活性化されたサイクルでは、制御信号ＣＷＣＮＴが活性状態とされ、スイッチ１３５はオフする。一方、制御信号ＣＷＣＮＴの反転信号（インバータ１３８の出力）でオン・オフ制御されるスイッチ１３６はオンする。また、スイッチ１３３はオフし、切替スイッチ１３７では、端子ａとｂが導通状態とされ、入力ラッチ回路１３２の出力をＩ／Ｏバス線に接続する。このとき、メモリコア１００には、２回のライトイネーブル信号／ＷＥでアドレスラッチ回路１２０から出力されるアドレス信号が切替スイッチ１２７からメモリコアに供給される。
【００６４】
そして、ライトイネーブル信号／ＷＥが活性化されたサイクル、例えば図１１（Ｃ）におけるサイクル２（Ｃｙｃｌｅ２）では、その前のサイクルでリードアクセス要求が入力されている場合には、出力ラッチ回路１３４にラッチされた読み出しデータが、スイッチ１３６、出力イネーブル状態とされた出力バッファ１４０（アウトプットイネーブル／ＯＥがロウレベル）を介して、データ入出力端子Ｄａｔａより出力される。
【００６５】
また、例えば図１１（Ｃ）におけるサイクル４（Ｃｙｃｌｅ４）では、入力ラッチ回路１３２は、入力ラッチ回路１３１の出力をラッチ出力し、その出力（書き込みデータ）は、切替スイッチ１３７を介してＩ／Ｏバス線に供給され、メモリコア１００に与えられる。そして、このサイクル４（Ｃｙｃｌｅ４）では、出力ラッチ回路１３４にラッチされている読み出しデータが、スイッチ１３６、出力バッファ１４０を介してデータ入出力端子から出力される。
【００６６】
一方、チップセレクト信号／ＣＳが活性状態で、且つ、ライトイネーブル信号／ＷＥが非活性状態（ハイレベル固定）のとき（リード要求入力時）、制御信号ＣＷＣＮＴが非活性状態（ロウレベル）とされ、切替スイッチ１２６、アドレスラッチ回路１２０、及び切替スイッチ１２７からなる回路群は、アドレスバッファ１２８からの出力を、リードラッチ回路１２４でラッチした出力を、内部アドレスとして、メモリコア１００のアドレスデコーダ回路（不図示）に供給する。また、制御信号ＣＷＣＮＴが非活性状態（ロウレベル）のとき、スイッチ１３５がオンし、スイッチ１３６はオフし、スイッチ１３３はオフし、切替スイッチ１３７では端子ｂとｃ間が接続され、Ｉ／Ｏバスからの出力が出力ラッチ回路１３４の入力に供給される。すなわち、データ入出力端子より入力バッファ１３９、オン状態のスイッチ１３５を介して、入力ラッチ回路１３１に書き込みデータがラッチされる。スイッチ１３３はオフ状態であるため、入力ラッチ回路１３１の出力は、入力ラッチ回路１３２には伝達されない。そして、セルアレイからの読み出しデータは、切替スイッチ１３７を介して、出力ラッチ回路１３４に供給されてラッチされる。なお、図１２において、ラッチ回路は、エッジトリガー型レジスタで構成してもよいことは勿論である。また図１２において、スイッチ１２３、１３３、１３５、１３６は、パストランジスタ又はＣＭＯＳ型のトランスファゲート等で構成してもよい。
【００６７】
図１３は、図１２に示した実施例の半導体記憶装置の動作を説明するためのタイミング図であり、制御信号ＣＷＣＮＴのタイミング波形が示されている。サイクル１（Ｃｙｃｌｅ１）で、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥの立ち下がりで、ＣＷＣＮＴがハイレベルとされ（ライトアドレス入力期間）、チップセレクト信号／ＣＳの立ち上がりで、制御信号ＣＷＣＮＴがロウレベルにリセットされる。
【００６８】
サイクル２（Ｃｙｃｌｅ２）では、制御信号ＣＷＣＮＴがロウレベルとされる（リードアドレス入力期間）。アドレス端子には、リードアドレスが入力され、データ端子には、サイクル２（Ｃｙｃｌｅ２）のアドレスに対する書き込みデータが入力される。
【００６９】
サイクル３（Ｃｙｃｌｅ３）では、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥの立ち下がりで、制御信号ＣＷＣＮＴがハイレベルとされ、ライトアドレスが入力され、且つ、サイクル２（Ｃｙｃｌｅ２）で入力されたリードアドレスに対する読み出しデータがデータ端子から出力される。ライトイネーブル信号／ＣＳの立ち上がりで、制御信号ＣＷＣＮＴがロウレベルにリセットされる。
【００７０】
図１４は、メモリコア１００のセルアレイのセルを、データ保持にリフレッシュを必要とするＤＲＡＭセルで構成した場合の、レジスタ構成を示す図である。図１４を参照すると、図５と相違して、本実施例では、ＤＲＡＭセルのリフレッシュ命令は、外部端子（ピン）から入力される。リフレッシュ命令を受けて、リフレッシュアドレス発生回路２０１を構成するカウンタよりリフレッシュアドレスが出力され、レジスタ２０２で保持され、マルチプレクサ２０６から、内部ＲＯＷ（行）アドレスとして、メモリコア１００（図１２）に供給される。また、図５と相違して、アドレス信号とデータ信号とはマルチプレクスしていない。なお、本実施例を、上記したＭＳＲＡＭ等の擬似ＳＲＡＭに適用してもよいことは勿論である。
【００７１】
また、図１４に示すように、本実施例では、リフレッシュ命令を入力するピンとして、パイプライン処理のレジスタ（例えば図１１のアドレスラッチ回路１２０、データラッチ回路１３０等）のリセット（フラッシュ）を行うためのピンを、リフレッシュ命令入力ピンと兼用してもよい。
【００７２】
また、特に制限されないが、本実施例において、パイプライン制御の有り／無しを、外部端子から設定できるようにしてもよい。例えばアドレスバス上のアドレス信号が有効であることを示すアドレスバリッド信号／ＡＤＶをつづけて２回活性化させることで、パイプライン制御モードにエントリし、パイプライン制御モードにおいて、アドレスバリッド信号／ＡＤＶをつづけて２回活性化させることで、パイプライン制御モードをエグジットするようにしてもよい。パイプライン制御モードのエグジット時に、パイプラインレジスタ等のリセットを行うために図１４の外部ピン（Ｆｌｕｓｈ）が用いられる。
【００７３】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理に準ずる各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施例の半導体記憶装置の構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイミング図である。
【図３】本発明の一実施例の動作を説明するためのタイミング図である。
【図４】本発明の一実施例の動作を説明するためのタイミング図である。
【図５】本発明の一実施例のアドレスデータマルチプレクス構成のＤＲＡＭの回路構成の一例を示す図である。
【図６】本発明の別の実施例の回路構成を示す図である。
【図７】本発明の別の実施例の動作を説明するためのタイミング図である。
【図８】従来の半導体記憶装置（ＳＤＲＡＭ）のデータ転送動作を説明するための図である。
【図９】従来の半導体記憶装置（ＡＤ  ＭＵＸ  ＭＳＲＡＭ）のデータ転送動作を説明するための図である。
【図１０】従来の半導体記憶装置（パイプラインバーストＭＳＲＡＭ）のデータ転送動作を説明するための図である。
【図１１】（Ａ）は比較例、（Ｂ）、（Ｃ）は本発明の一実施例のリード、ライト動作を説明するための図である。
【図１２】本発明のさらに別の実施例の構成を示す図である。
【図１３】本発明のさらに別の実施例の動作を説明するためのタイミング図である。
【図１４】本発明のさらに別の実施例のレジスタ構成を示す図である。
【符号の説明】
【００７５】
１００  メモリコア
１０１  レジスタ
１０２  リード／ライトタイミング制御回路
１０３  マルチプレクサ
１０４  レジスタ
１０５  トライステートバッファ
１０６  シリアルパラレル変換回路
１０７  レジスタ
１０８  パラレルシリアル変換回路
１０９  レジスタ
１１０  データレジスタ
１１１  データバス
１１２  ローカルデータバス
１１３  アドレス線
１１４  データ線
１１５  Ａ／Ｄ切替え信号
１１６  Ｒ／Ｗ切替え信号
１１７  内部アドレス信号
１１８  コア制御信号
１２０  アドレスラッチ回路
１２１、１２２  ライトラッチ回路（ライトアドレスラッチ回路）
１２３  スイッチ
１２４  リードラッチ回路（リードアドレスラッチ回路）
１２６、１２７、１３７  切替スイッチ
１２８  アドレスバッファ
１２９  Ｒ／Ｗコントロール・タイミングコントロール回路
１３０  データラッチ回路
１３１、１３２  入力ラッチ回路
１３３  スイッチ
１３４  出力ラッチ回路
１３５、１３６  スイッチ
１３７  切替スイッチ
１３８  インバータ
１３９  入力バッファ
１４０  出力バッファ
１４１  制御信号生成回路（ＳＲラッチ）
２０１  リフレッシュアドレス発生回路
２０２、２０３、２０４、２０５  レジスタ
２０６  マルチプレクサ
３０１、３０２、３０５、３０６  スイッチ
３０３、３０４、３０７、３０８、３０９、３１０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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