(57)【要約】【課題】電波形式ごとの切替が可能で、且つリミッタの制限値及び応答速度が調整可能な送信機の振幅リミッタ回路を提供する。【解決手段】ＦＰＧＡによるＩＦ段でのデジタル信号処理の中にＩＦリミッタ２３を設ける。上記ＩＦリミッタ２３は、ＩＦ信号が入力されると、乗算器３３でリミッタゲインＧを乗じて入力信号の振幅を制御する。乗算器３３の出力信号の絶対値を絶対値回路３５により取り出し、比較器３６に入力して振幅制限値保持部３７に保持されている振幅制限値と比較する。比較器３６の比較結果を乗算器３８に入力し、係数設定回路３９にて選択された係数μatt又はμrecと乗算し、リミッタゲインＧとしてピーク制限回路４０を介して乗算器３３に与える。係数設定回路３９は、入力の絶対値が振幅制限値を上回っているかどうかを判断し、上回っていれば係数μattを選択し、下回っていれば係数μrecを選択する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
送信機におけるＦＰＧＡによる中間周波数段でのデジタル信号処理部に設けられる振幅リミッタ回路において、
入力される中間周波信号にリミッタゲインを乗じて入力信号の振幅を制限する第１の乗算器と、
前記第１の乗算器から出力される信号の一部を取り出して絶対値を求める絶対値回路と、
前記絶対値回路により取り出された信号の絶対値と目的とする振幅制限値とを比較する比較器と、
前記比較器の比較結果に係数を乗じて前記リミッタゲインを出力する第２の乗算器と、
前記第１の乗算器により振幅制限された中間周波信号と前記リミッタ処理される前の中間周波信号とを電波形式に応じて選択するセレクタとを具備することを特徴とする送信機の振幅リミッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信機に実装し、ＩＦ（Intermediate Frequency）信号に振幅制限をかける送信機の振幅リミッタ回路に関する。
【背景技術】
【０００２】
従来、送信機におけるＩＦ信号（中間周波信号）の振幅を制限する方法としては、信号の振幅をある一定値でクリップする方法が最も一般的である。例えば各種ダイオード及びオペアンプを用いたアナログ回路によるリミッタ回路が広く利用されている。
【０００３】
また、本発明に関連する公知技術として、基準高周波信号を振幅変調処理し送信トリガに応じてパルス信号を出力する送信機において、送信出力信号の一部を振幅リミッタにより振幅を揃えて取出し、その信号に基づいて位相補償信号を生成し、上記基準高周波信号の位相を変化させて送信信号に含まれる位相変調成分を減少するようにした技術が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平３−３５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の各種ダイオード及びオペアンプを用いたアナログ回路によるリミッタ回路は、ダイオードのリカバリータイムや時定数により高速動作が望めないという欠点がある。また、信号の振幅をある一定値でクリップすると、クリップした部分は完全な矩形波となってしまうため、送信機としては致命的な帯域の広がりの要因となる。更に、ハードウェアによる構成のためリミッタの調整範囲に制限があることや、既存の回路に組み込む場合に電波形式ごとの対応が難しいという問題があった。
【０００５】
本発明は上記の課題を解決するためになされたもので、ＩＦ段でのデジタル信号処理により各電波形式ごとの切替が可能であり、且つリミッタの制限値及び応答速度が調整可能な送信機の振幅リミッタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、送信機におけるＦＰＧＡによる中間周波数段でのデジタル信号処理部に設けられる振幅リミッタ回路において、入力される中間周波信号にリミッタゲインを乗じて入力信号の振幅を制限する第１の乗算器と、前記第１の乗算器から出力される信号の一部を取り出して絶対値を求める絶対値回路と、前記絶対値回路により取り出された信号の絶対値と目的とする振幅制限値とを比較する比較器と、前記比較器の比較結果に係数を乗じて前記リミッタゲインを出力する第２の乗算器と、前記第１の乗算器により振幅制限された中間周波信号と前記リミッタ処理される前の中間周波信号とを電波形式に応じて選択するセレクタとを具備することを特徴とする送信機の振幅リミッタ回路。
【発明の効果】
【０００７】
本発明によれば、振幅リミッタ回路は、送信機におけるＦＰＧＡによる中間周波数段でデジタル信号処理を行なっているので、従来のようにダイオードのリカバリータイムや時定数を考慮する必要がなく、動作速度を向上することができる。また、リミッタ処理は、リミッタゲインの値によって入力信号の振幅を徐々に変化させることができるため、リミッタゲインの値を制御する係数の値を調整することでリミッタ通過後の帯域の広がりを十分に軽減することができる。また、上記係数の調整により、リミッタの応答時間の調整も行なうことができる。また、リミッタ処理する前の入力信号とリミッタ処理後の信号をセレクタにより電波形式に応じて選択することにより、電波形式に応じてリミッタ動作を切替えることができる。更に、上記の処理を全てＦＰＧＡで行なうことにより、アナログ回路に比較して回路構成を簡略化できると共に回路変更等も容易であり、生産効率を向上することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の一実施形態を説明する。  
図１は、本発明を導入した送信機１０の概略構成例を示すブロック図である。図１において、１１は基準周波数の信号を発生する基準発振器で、この基準発振器１１から出力される基準信号は、ＳＳＢ（Single Side Band）変調器１２に入力されると共にシンセサイザ１３に入力される。このシンセサイザ１３は、基準発振器１１から出力される基準信号に基づいて所定周波数の信号を生成して周波数変換器１４に出力する。
【０００９】
上記ＳＳＢ変調器１２は、詳細を後述するようにリミッタ機能を備えたもので、外部から入力されるＡＦ（Audio Frequency）信号をＳＳＢ変調処理すると共にＩＦ信号に変換し、このＩＦ信号をリミッタ処理して周波数変換器１４へ出力する。この周波数変換器１４は、ＳＳＢ変調器１２から出力されるＩＦ信号を、上記シンセサイザ１３から与えられる所定周波数の信号に基づいて高周波信号に変換する。上記周波数変換器１４から出力される高周波信号は、励振増幅器１５及び電力増幅器１６で増幅された後、同調・整合回路１７を介してアンテナ１８へ送られ、このアンテナ１８から外部に送信される。
【００１０】
図２は、上記ＳＳＢ変調器１２の構成例を示すブロック図である。  
ＳＳＢ変調器１２は、ＦＰＧＡ（Field Programmable Gate Array）により構成してデジタル信号処理を行なうようにしたもので、ＳＳＢ変調処理部２１及び振幅リミッタ回路２２により構成している。この振幅リミッタ回路２２は、ＩＦリミッタ２３、ローパスフィルタ（ＬＰＦ）２４及びセレクタ２５からなっている。
【００１１】
上記ＳＳＢ変調処理部２１は、外部から入力されるＡＦ（Audio Frequency）信号をＳＳＢ変調処理すると共にＩＦ信号に変換して出力する。このＳＳＢ変調処理部２１から出力されるＩＦ信号は、２系統に分けられて振幅リミッタ回路２２のＩＦリミッタ２３及びセレクタ２５の入力端子Ａに入力される。上記ＩＦリミッタ２３については詳細を後述する。  
上記のように送信機１０におけるＦＰＧＡによる中間周波数段でのデジタル信号処理部に振幅リミッタ回路２２が設けられる。
【００１２】
そして、上記ＳＳＢ変調処理部２１からＩＦリミッタ２３に入力されたＩＦ信号は、リミッタ処理されてローパスフィルタ２４へ送られる。このローパスフィルタ２４は、ＩＦリミッタ２３におけるリミッタ処理の際に発生する高調波成分を除去するためのもので、その出力信号はセレクタ２５の入力端子Ｂに入力される。このセレクタ２５は、外部から入力される電波形式選択信号によって入力端子Ａ又は入力端子Ｂの入力信号を選択し、図１に示した周波数変換器１４へ出力する。電波形式としては、例えば「Ａ１Ａ」、「Ｆ１Ｂ」、「Ｊ３Ｅ」、…等の種々の形式があるが、セレクタ２５の選択動作は使用要求に応じて任意に設定することが可能である。この例では、例えば周波数変調による「Ｆ１Ｂ」の電波形式を使用する場合にセレクタ２５を入力端子Ｂ側に切替えてリミッタ動作を行なわせ、その他の電波形式ではセレクタ２５を入力端子Ａ側に切替えてリミッタ動作を行なわないように設定する。周波数変調の場合、信号の振幅は一定であることが望ましいので、リミッタ処理されたＩＦ信号を選択するようにセレクタ２５を切替えている。
【００１３】
図３は、上記ＩＦリミッタ２３の構成例を示すブロック図である。  
ＩＦリミッタ２３は、入力端子３１と出力端子３２との間に可変ゲインの乗算器３３が設けられる。上記可変ゲインの乗算器３３と出力端子３２との間を接続する信号ライン３４に絶対値回路３５が接続される。この絶対値回路３５は、乗算器３３から出力される信号の一部を取り出し、その絶対値を比較器３６に入力する。また、この比較器３６には、振幅制限値保持部３７に保持されている目的とする振幅制限値が入力される。上記比較器３６は、絶対値回路３５により取り出された信号の絶対値と上記振幅制限値とを比較し、その比較結果を乗算器３８に入力する。
【００１４】
また、上記乗算器３８には、係数設定回路３９で設定される係数μが与えられる。この係数設定回路３９は、入力の絶対値が振幅制限値を上回った場合と下回った場合で別々の値を設定してリミッタの応答波形を調整できるようになっている。すなわち、係数設定回路３９は、ＦＰＧＡ処理により入力の絶対値と振幅制限値との大小関係を判断し、入力の絶対値が振幅制限値を上回った場合に係数μattを選択し、入力の絶対値が振幅制限値を下回った場合に係数μrecを選択して乗算器３８に与える。上記係数μ（μatt、μrec）の値は、リミッタ通過後の帯域の広がりとリミッタの応答時間を考慮して設定する。
【００１５】
上記乗算器３８は、比較器３６の比較結果に対して係数設定回路３９で選択された係数μattあるいは係数μrecを乗じ、その結果をリミッタゲインＧとして乗算器３３に与える。この場合、乗算器３８で比較器３６の出力に係数μ（μatt、μrec）を乗じた結果をそのまま用いると、リミッタゲインＧは増加もしくは減少を続ける可能性があるので、ピーク制限回路４０を設けてリミッタゲインＧの最大値Ｇmax、最小値Ｇminを所定の値に制限している。
【００１６】
上記のように構成されたＩＦリミッタ２３は、ＳＳＢ変調処理部２１でＳＳＢ変調処理されたＩＦ信号が入力されると、乗算器３３でリミッタゲインＧを乗じて入力信号の振幅が目的とする値となるように制御する。この場合、Ｇ＜１のときは振幅が減少方向へ、Ｇ＞１のときは逆に増加方向へ修正されるが、Ｇ＝１では振幅に変化はない。上記リミッタゲインＧの値は、入力と乗算器３３に対するフィードバックループにより決定される。
【００１７】
すなわち、上記乗算器３３から出力される信号の絶対値を絶対値回路３５により取り出し、比較器３６に入力して振幅制限値保持部３７に保持されている振幅制限値と比較する。上記比較器３６の比較結果は乗算器３８に送られ、係数設定回路３９にて選択された係数μatt又はμrecと乗算されてリミッタゲインＧが更新される。上記係数設定回路３９は、入力の絶対値が振幅制限値を上回っているかどうかを判断し、入力の絶対値が振幅制限値を上回っていれば係数μattを選択し、また、入力の絶対値が振幅制限値を下回っていれば係数μrecを選択する。
【００１８】
上記乗算器３８から出力されるリミッタゲインＧは、ピーク制限回路４０で最大値Ｇmax及び最小値Ｇminが制限されて乗算器３３に入力される。乗算器３３では、入力信号にリミッタゲインＧを乗じて入力信号の振幅が目的とする値に近付くように制御する。従って、上記リミッタゲインＧによる振幅制御を繰り返すことにより、入力信号の振幅を目的とする値に保持することができる。
【００１９】
上記のようにＳＳＢ変調処理部２１から出力されるＩＦ信号は、ＩＦリミッタ２３において予め設定された振幅値に制限され、図２に示したローパスフィルタ２４へ送られる。このローパスフィルタ２４は、ＩＦリミッタ２３から出力されるＩＦ信号に対し、リミッタ処理の際に発生する高調波成分を除去してセレクタ２５の入力端子Ｂに入力する。このセレクタ２５は、上記したように外部から入力される電波形式選択信号によって入力端子Ａ又は入力端子Ｂの入力信号を選択し、図１に示した周波数変換器１４へ出力する。上記セレクタ２５は、電波形式が予め設定された特定の電波形式例えば周波数変調による「Ｆ１Ｂ」である場合に、入力端子Ｂ側に入力されるリミッタ処理されたＩＦ信号を選択し、その他の電波形式である場合には入力端子Ａ側に入力されるリミッタ処理されていないＩＦ信号を選択して出力する。
【００２０】
上記実施形態によれば、振幅リミッタ回路２２は、送信機１０におけるＦＰＧＡによる中間周波数段ＩＦ段でデジタル信号処理を行なっているので、従来のようにダイオードのリカバリータイムや時定数を考慮する必要がなく、動作速度を向上することができる。
【００２１】
また、ＩＦリミッタ２３におけるリミッタ処理は、乗算器３８から出力されるリミッタゲインＧの値によって入力信号の振幅を徐々に変化させることができるため、係数設定回路３９における係数μの値を調整することでリミッタ通過後の帯域の広がりを十分に軽減することができる。すなわち、乗算器３３に与えられるリミッタゲインＧの値は、比較器３６の比較結果に対して係数μを乗じた値であるので、係数μの値を調整することでリミッタゲインＧの値を調整することができる。リミッタゲインＧの変化が大きい場合は、ＩＦ信号の出力変化も大きくなるため、入力に対する歪みが大きくなる。時間領域での波形の歪みは、周波数領域では帯域の広がりとなるため、結果的に係数μを調節することで帯域の広がりを調整することができる。
【００２２】
また、上記係数設定回路３９における係数μの調整により、リミッタの応答時間の調整も行なうことができる。上記リミッタの応答時間は、出力信号が振幅制限値に達するまでに要する時間であり、上記係数μの値が大きいほどその時間を短縮することができる。なお、上記リミッタ通過後の「帯域の広がり」と「リミッタの応答時間」は相反関係にあるため、両者が最適値になるように係数μを調整する。
【００２３】
また、リミッタ処理する前の入力信号を２系統に分けてＩＦリミッタ２３とセレクタ２５に入力し、電波形式に応じてセレクタ２５がＩＦリミッタ２３のオン／オフを選択して出力するようにしているので、電波形式に応じてリミッタ動作を切替えることができる。
【００２４】
更に、上記の処理を全てＦＰＧＡで行なっているため、アナログ回路に比較して回路構成を簡略化できると共に回路変更等も容易であり、生産効率を向上することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る送信機の概略構成例を示すブロック図である。
【図２】図１におけるＳＳＢ変調器の構成例を示すブロック図である。
【図３】図２におけるＩＦリミッタの構成例を示すブロック図である。
【符号の説明】
【００２６】
１０…送信機、１１…基準発振器、１２…ＳＳＢ変調器、１３…シンセサイザ、１４…周波数変換器、１５…励振増幅器、１６…電力増幅器、１７…同調・整合回路、１８…アンテナ、２１…ＳＳＢ変調処理部、２２…振幅リミッタ回路、２３…ＩＦリミッタ、２４…ローパスフィルタ（ＬＰＦ）、２５…セレクタ、３１…入力端子、３２…出力端子、３３…乗算器、３４…信号ライン、３５…絶対値回路、３６…比較器、３７…振幅制限値保持部、３８…乗算器、３９…係数設定回路、４０…ピーク制限回路。
【図１】
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【図２】
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【図３】
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