(57)【要約】【課題】  半導体基板に加わるダメージが小さい半導体装置の製造方法を提供する。【解決手段】  本発明に係る半導体装置の製造方法は、半導体基板１に素子分離膜２を形成することにより、素子領域を他の領域から分離する工程と、素子領域に位置する半導体基板１上に、ゲート絶縁膜３を形成する工程と、素子分離膜２上及びゲート絶縁膜３上に、不純物が導入された第１のポリシリコン膜４１を形成する工程と、第１のポリシリコン膜４１上に、第２のポリシリコン膜４２を形成する工程と、第１のポリシリコン膜４１及び第２のポリシリコン膜４２をパターニングすることにより、ゲート絶縁膜３上に位置するゲート電極４を形成する工程とを具備する。【選択図】      図１
2006237040.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上及び前記半導体基板に形成されたゲート絶縁膜上に、不純物が導入された第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜及び前記第２のポリシリコン膜をパターニングすることにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記第２のポリシリコン膜には、不純物が導入されていない請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のポリシリコン膜を形成する工程は、
前記半導体基板上及び前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不純物を導入する工程と、
を具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコン膜に不純物を導入する工程は、イオン注入法により前記ポリシリコン膜に不純物を注入する工程である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１のポリシリコン膜を形成する工程は、ＣＶＤ法により前記第１のポリシリコン膜を形成する工程であり、原料ガスの一部に不純物を含むガスを用いることにより、前記第１のポリシリコン膜に前記不純物を導入する請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
半導体基板上及び前記半導体基板に形成されたゲート絶縁膜上に、不純物が導入された複数の第１のポリシリコン膜を積層する工程と、
前記複数の第１のポリシリコン膜をパターニングすることにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
を具備し、
前記複数の第１のポリシリコン膜を形成する工程において、該複数の第１のポリシリコンに導入された不純物の濃度を、下層から上層に行くにつれて下げる半導体装置の製造方法。
【請求項７】
前記複数の第１のポリシリコン膜を形成する工程と、前記ゲート電極を形成する工程の間に、前記複数の第１のポリシリコン膜上に、不純物が導入されていない第２のポリシリコン膜を形成する工程を更に具備し、
前記ゲート電極を形成する工程において、前記第２のポリシリコン膜を、前記複数の第１のポリシリコン膜とともにパターニングすることにより、前記ゲート電極を形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板に素子分離膜を形成することにより、第１導電型のトランジスタが形成される第１素子領域、及び第２導電型のトランジスタが形成される第２素子領域それぞれを、他の領域から分離する工程と、
前記第１素子領域に位置する前記半導体基板上に、第１のゲート絶縁膜を形成するとともに、前記第２素子領域に位置する前記半導体基板上に、第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上に、第１のポリシリコン膜を形成する工程と、
前記第１のゲート絶縁膜上に位置する前記第１のポリシリコン膜に、第１導電型の不純物を導入する工程と、
前記第２のゲート絶縁膜上に位置する前記第１のポリシリコン膜に、第２導電型の不純物を導入する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１及び第２のポリシリコン膜をパターニングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び第２のゲート電極上に位置する第２のゲート電極それぞれを形成する工程と、
を具備する半導体装置の製造方法。
【請求項９】
半導体基板に素子分離膜を形成することにより、第１導電型のトランジスタが形成される第１素子領域、及び第２導電型のトランジスタが形成される第２素子領域それぞれを、他の領域から分離する工程と、
前記第１素子領域に位置する前記半導体基板上に、第１のゲート絶縁膜を形成するとともに、前記第２素子領域に位置する前記半導体基板上に、第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、第１導電型の不純物が導入された第１のポリシリコン膜を形成する工程と、
前記第２素子領域に位置する前記第１のポリシリコン膜に、第２導電型の不純物を導入する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１及び第２のポリシリコン膜をパターニングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び第２のゲート電極上に位置する第２のゲート電極それぞれを形成する工程と、
を具備する半導体装置の製造方法。
【請求項１０】
半導体基板に素子分離膜を形成することにより、第１導電型のトランジスタが形成される第１素子領域、及び第２導電型のトランジスタが形成される第２素子領域それぞれを、他の領域から分離する工程と、
前記第１素子領域に位置する前記半導体基板上に、第１のゲート絶縁膜を形成するとともに、前記第２素子領域に位置する前記半導体基板上に、第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、第１導電型の不純物が導入された第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１及び第２のポリシリコン膜をパターニングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び第２のゲート電極上に位置する第２のゲート電極それぞれを形成する工程と、
前記第２のゲート電極に、第２導電型の不純物を導入する工程と、
を具備する半導体装置の製造方法。
【請求項１１】
前記第２のゲート電極に第２導電型の不純物を導入する工程において、前記半導体基板に、第２導電型のトランジスタのソース及びドレインとなる不純物を形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、
前記ゲート電極は、
不純物が導入された第１のポリシリコン膜と、前記第１のポリシリコン膜上に形成された第２のポリシリコン膜とを有する半導体装置。
【請求項１３】
前記第２のポリシリコン膜には不純物が導入されていない請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、半導体基板に加わるダメージが従来と比べて小さい半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図６の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず、図６（Ａ）に示すようにシリコン基板１０１に、素子分離膜１０２及びゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上及び素子分離膜１０２上を含む全面上に、ポリシリコン膜１０４を形成する。次いで、ポリシリコン膜１０４に不純物イオンを注入する。ここで、ポリシリコン膜１０４中における不純物イオンの深さ方向の濃度ピークが、ゲート酸化膜１０３とポリシリコン膜１０４の界面近傍に位置するように、不純物イオンの注入エネルギーを高くする。これにより、ゲート酸化膜１０３との界面近傍に位置するポリシリコン膜１０４には、不純物層１０４ａが形成される。ゲート酸化膜１０３との界面近傍に不純物層１０４ａを形成するのは、トランジスタの動作速度を高速化するためである。
【０００３】
次いで、図６（Ｂ）に示すように、ポリシリコン膜１０４をパターニングする。これにより、ゲート電極１０４ｂが形成される。次いで、シリコン基板１０１に低濃度不純物領域１０６を形成する。その後、ゲート電極１０４ｂの側壁をサイドウォール１０５で覆った後、シリコン基板１０１に、ソース及びドレインとなる不純物領域１０７を形成する。これに類似する技術が、特許文献１に記載されている。
【特許文献１】特開平９−６９５２１号公報（図１０及び第４段落乃至第６段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置を低電圧で動作させるために、ゲート酸化膜が薄くなっている。このため、ポリシリコン膜中に不純物イオンを注入するにあたり、不純物イオンの一部がゲート酸化膜を透過し、チャネル領域に位置する半導体基板にダメージを与える可能性がある。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体基板に加わるダメージが小さい半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上及び前記半導体基板に形成されたゲート絶縁膜上に、不純物が導入された第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜及び前記第２のポリシリコン膜をパターニングすることにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程とを具備する。
【０００７】
この半導体装置の製造方法によれば、不純物は第１のポリシリコン膜に導入される。第１のポリシリコン膜の厚さは、ゲート電極の厚さより薄い。
このため、第１のポリシリコン膜を形成する工程が、ポリシリコン膜を形成する工程と、イオン注入法により、前記ポリシリコン膜に不純物を注入する工程とを具備する場合において、不純物の注入深さが従来と比べて浅くなるため、不純物の注入エネルギーを低くすることができる。従って、不純物が半導体基板にダメージを与えることを抑制できる。
【０００８】
また、熱拡散法により不純物を第１のポリシリコン膜に導入しても、第１のポリシリコン膜の厚さがゲート電極の厚さより薄いため、ゲート絶縁膜との界面近傍に不純物を濃く導入することができる。このようにしても、不純物が半導体基板にダメージを与えることを抑制できる。
【０００９】
また、第１のポリシリコン膜を形成する工程が、ＣＶＤ法により第１のポリシリコン膜を形成する工程であり、原料ガスの一部に不純物を含むガスを用いることにより、第１のポリシリコン膜に前記不純物を導入するようにしても、ゲート絶縁膜との界面近傍に不純物を濃く導入することができる。この場合においても、不純物が半導体基板にダメージを与えることを抑制できる。
【００１０】
第２のポリシリコン膜は、例えば不純物の外方拡散を防ぐキャップとして機能する。この場合、第２のポリシリコン膜には、不純物が導入されていなくてもよい。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上及び前記半導体基板に形成されたゲート絶縁膜上に、不純物が導入された複数の第１のポリシリコン膜を積層する工程と、
前記複数の第１のポリシリコン膜をパターニングすることにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
を具備し、
前記複数の第１のポリシリコン膜を形成する工程において、該複数の第１のポリシリコンに導入された不純物の濃度を、下層から上層に行くにつれて下げる。
【００１２】
複数の第１のポリシリコン膜を形成する工程と、ゲート電極を形成する工程の間に、複数の第１のポリシリコン膜上に、不純物が導入されていない第２のポリシリコン膜を形成する工程を更に具備し、ゲート電極を形成する工程において、第２のポリシリコン膜を、複数の第１のポリシリコン膜とともにパターニングすることにより、ゲート電極を形成してもよい。
【００１３】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜を形成することにより、第１導電型のトランジスタが形成される第１素子領域、及び第２導電型のトランジスタが形成される第２素子領域それぞれを、他の領域から分離する工程と、
前記第１素子領域に位置する前記半導体基板上に、第１のゲート絶縁膜を形成するとともに、前記第２素子領域に位置する前記半導体基板上に、第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上に、第１のポリシリコン膜を形成する工程と、
前記第１のゲート絶縁膜上に位置する前記第１のポリシリコン膜に、第１導電型の不純物を導入する工程と、
前記第２のゲート絶縁膜上に位置する前記第１のポリシリコン膜に、第２導電型の不純物を導入する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１及び第２のポリシリコン膜をパターニングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び第２のゲート電極上に位置する第２のゲート電極それぞれを形成する工程とを具備する。
【００１４】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜を形成することにより、第１導電型のトランジスタが形成される第１素子領域、及び第２導電型のトランジスタが形成される第２素子領域それぞれを、他の領域から分離する工程と、
前記第１素子領域に位置する前記半導体基板上に、第１のゲート絶縁膜を形成するとともに、前記第２素子領域に位置する前記半導体基板上に、第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、第１導電型の不純物が導入された第１のポリシリコン膜を形成する工程と、
前記第２素子領域に位置する前記第１のポリシリコン膜に、第２導電型の不純物を導入する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１及び第２のポリシリコン膜をパターニングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び第２のゲート電極上に位置する第２のゲート電極それぞれを形成する工程とを具備する。
【００１５】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜を形成することにより、第１導電型のトランジスタが形成される第１素子領域、及び第２導電型のトランジスタが形成される第２素子領域それぞれを、他の領域から分離する工程と、
前記第１素子領域に位置する前記半導体基板上に、第１のゲート絶縁膜を形成するとともに、前記第２素子領域に位置する前記半導体基板上に、第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、第１導電型の不純物が導入された第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と、
前記第１及び第２のポリシリコン膜をパターニングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び第２のゲート電極上に位置する第２のゲート電極それぞれを形成する工程と、
前記第２のゲート電極に、第２導電型の不純物を導入する工程とを具備する。
【００１６】
この場合、前記第２のゲート電極に第２導電型の不純物を導入する工程において、前記半導体基板に、第２導電型のトランジスタのソース及びドレインとなる不純物を形成してもよい。
【００１７】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、
前記ゲート電極は、不純物が導入された第１のポリシリコン膜と、前記第１のポリシリコン膜上に形成された第２のポリシリコン膜とを有する。
第２のポリシリコン膜には、不純物が導入されていなくてもよい。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。これにより、トランジスタが形成される素子領域が、他の領域から分離される。素子分離膜２は、ＬＯＣＯＳ法によって形成されてもよいが、トレンチアイソレーション法によりシリコン基板１に埋め込まれてもよい。
【００１９】
次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１には、ゲート酸化膜３が形成される。ゲート酸化膜３の厚さは、例えば２．５ｎｍである。次いで、素子分離膜２上及びゲート酸化膜３上に、第１のポリシリコン膜４１を、例えばＣＶＤ法により形成する。第１のポリシリコン膜４１の厚さは、後述するゲート電極の厚さの半分以下が好ましい。
【００２０】
次いで、第１のポリシリコン膜４１に不純物イオンを注入する。第１のポリシリコン膜４１の厚さは、ゲート電極の厚さより薄い。このため、従来と比べて不純物イオンの注入エネルギーを小さくすることができる。また、従来と比べて不純物イオンの照射量を少なくしても、十分な量の不純物イオンを第１のポリシリコン膜４１に注入することができる。
従って、不純物イオンがゲート酸化膜３を透過し、チャネル領域に位置するシリコン基板１にダメージが加わることを、抑制できる。
【００２１】
次いで、図１（Ｂ）に示すように、第１のポリシリコン膜４１上に、第２のポリシリコン膜４２を、例えばＣＶＤ法により形成する。第１のポリシリコン膜４１の厚さと第２のポリシリコン膜４２の厚さとの和は、後述するゲート電極の厚さに等しい。第２のポリシリコン膜４２を形成することにより、後工程で第１のポリシリコン膜４１に熱が加わっても、第１のポリシリコン膜４１から不純物が外方拡散しにくくなる。
【００２２】
次いで、図１（Ｃ）に示すように、第２のポリシリコン膜４２上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２のポリシリコン膜４２上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして第２のポリシリコン膜４２及び第１のポリシリコン膜４１をエッチングする。これにより、ゲート酸化膜３上に位置するゲート電極４が形成される。ゲート電極４は、厚さが例えば２００ｎｍであり、第１のポリシリコン膜４１及び第２のポリシリコン膜４２をこの順に積層した構造である。
【００２３】
その後、図１（Ｄ）に示すように、レジストパターン５０を除去する。次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、低濃度不純物領域６が形成される。
【００２４】
次いで、ゲート電極４上を含む全面上に酸化シリコン膜を、ＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４、及びサイドウォール５をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、ソース及びドレインとなる不純物領域７が形成される。このとき、ゲート電極４にも不純物イオンが注入される。
【００２５】
その後、熱処理を行う。これにより、ゲート電極４、低濃度不純物領域６、及び不純物領域７それぞれにおいて、不純物が熱拡散し、かつ活性化する。
【００２６】
以上、第１の実施形態によれば、ゲート電極４となるポリシリコン膜を２層に分けて形成する。そして、第１のポリシリコン膜４１を形成した後に不純物イオンを注入する。このため、従来と比べて不純物イオンの注入エネルギーを小さくすることができる。従って、不純物イオンがゲート酸化膜３を透過し、チャネル領域に位置するシリコン基板１にダメージを加えることを、抑制できる。
【００２７】
図２の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で形成される半導体装置は、ＣＭＯＳトランジスタを有する。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００２８】
まず、図２（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。これにより、Ｎ型トランジスタが形成される第１素子領域１ａ、及びＰ型トランジスタが形成される第２素子領域１ｂそれぞれが、他の領域から分離される。
【００２９】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａ、第２素子領域１ｂそれぞれに位置するシリコン基板１には、ゲート酸化膜３ａ，３ｂが形成される。ゲート酸化膜３ａ，３ｂの厚さは、例えば２．５ｎｍである。次いで、素子分離膜２上及びゲート酸化膜３ａ，３ｂ上に、第１のポリシリコン膜４１を形成する。
【００３０】
次いで、第１のポリシリコン膜４１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２素子領域１ｂに位置する第１のポリシリコン膜４１上は、フォトレジスト膜５１で覆われる。次いで、フォトレジスト膜５１をマスクとしてＮ型不純物イオンを照射する。これにより、第１素子領域１ａに位置する第１のポリシリコン膜４１には、Ｎ型不純物イオンが注入される。
【００３１】
その後、図２（Ｂ）に示すように、フォトレジスト膜５１を除去する。次いで、第１のポリシリコン膜４１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａに位置する第１のポリシリコン膜４１は、フォトレジスト膜５２で覆われる。次いで、フォトレジスト膜５２をマスクとしてＰ型不純物イオンを照射する。これにより、第２素子領域１ｂに位置する第１のポリシリコン膜４１には、Ｐ型不純物イオンが注入される。
【００３２】
第１のポリシリコン膜４１にＮ型不純物イオン及びＰ型不純物イオンそれぞれを注入する工程において、第１の実施形態と同様の作用により、従来と比べて不純物イオンの注入エネルギーを小さくすることができる。このため、不純物イオンがゲート酸化膜３ａ，３ｂを透過し、チャネル領域に位置するシリコン基板１にダメージを加えることを、抑制できる。
【００３３】
その後、図２（Ｃ）に示すように、フォトレジスト膜５２を除去する。次いで、第２のポリシリコン膜４２を形成する。次いで、第２のポリシリコン膜４２上にレジストパターン５０を形成し、レジストパターン５０をマスクとして、第２のポリシリコン膜４２及び第１のポリシリコン膜４１それぞれをエッチングする。これにより、ゲート酸化膜３ａ，３ｂそれぞれ上には、ゲート電極４ａ，４ｂが形成される。
【００３４】
ゲート電極４ａ，４ｂそれぞれは、第１のポリシリコン膜４１及び第２のポリシリコン膜４２を積層した構造である。ゲート電極４ａを構成する第１のポリシリコン膜４１にはＮ型不純物イオンが注入されており、ゲート電極４ｂを構成する第１のポリシリコン膜４１にはＰ型不純物イオンが注入されている。
【００３５】
その後、図２（Ｄ）に示すように、レジストパターン５０を除去する。次いで、第２素子領域１ｂ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２素子領域１ｂはフォトレジスト膜で覆われ、第１素子領域１ａは露出する。次いで、このフォトレジスト膜、素子分離膜２、及びゲート電極４ａをマスクとして、Ｎ型不純物イオンを照射する。これにより、第１素子領域１ａに位置するシリコン基板１には、Ｎ型の低濃度不純物領域６ａが形成される。その後、フォトレジスト膜を除去する。
【００３６】
次いで、第１素子領域１ａ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａはフォトレジスト膜で覆われ、第２素子領域１ｂは露出する。次いで、このフォトレジスト膜、素子分離膜２、及びゲート電極４ｂをマスクとして、Ｐ型不純物イオンを照射する。これにより、第２素子領域１ｂに位置するシリコン基板１には、Ｐ型の低濃度不純物領域６ｂが形成される。その後、フォトレジスト膜を除去する。
【００３７】
次いで、ゲート電極４ａ，４ｂそれぞれ上を含む全面上に、酸化シリコン膜を、ＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ，４ｂそれぞれの側壁には、サイドウォール５ａ，５ｂが形成される。
【００３８】
次いで、第２素子領域１ｂ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２素子領域１ｂはフォトレジスト膜で覆われ、第１素子領域１ａは露出する。次いで、このフォトレジスト膜、素子分離膜２、ゲート電極４ａ、及びサイドウォール５ａをマスクとして、Ｎ型不純物イオンを照射する。これにより、第１素子領域１ａに位置するシリコン基板１には、ソース及びドレインとなるＮ型の不純物領域７ａが形成される。このとき、ゲート電極４ａにもＮ型の不純物イオンが注入される。その後、フォトレジスト膜を除去する。
【００３９】
次いで、第１素子領域１ａ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａはフォトレジスト膜で覆われ、第２素子領域１ｂは露出する。次いで、このフォトレジスト膜、素子分離膜２、ゲート電極４ｂ、及びサイドウォール５ｂをマスクとして、Ｐ型不純物イオンを照射する。これにより、第２素子領域１ｂに位置するシリコン基板１には、ソース及びドレインとなるＰ型の不純物領域７ｂが形成される。このとき、ゲート電極４ｂにもＰ型の不純物イオンが注入される。その後、フォトレジスト膜を除去する。
【００４０】
その後、熱処理を行う。これにより、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂそれぞれにおいて、不純物が熱拡散し、かつ活性化する。
【００４１】
本実施形態においても、第１の実施形態と同一の効果を得ることができる。
また、不純物イオンの注入エネルギーが従来と比べて小さい。また、不純物イオンの注入量も従来と比べて少ないため、第１素子領域１ａ、第２素子領域１ｂそれぞれの間で不純物イオンの注入量が異なっていても、その差は従来と比べて小さくなる。従って、第１素子領域１ａ、第２素子領域１ｂ相互間において、第１のポリシリコン膜４２が受けるダメージの差が小さくなり、第１のポリシリコン膜４２のエッチングレート差が小さくなる。従って、ゲート電極４ａ，４ｂ相互間の寸法差が小さくなる。
【００４２】
図３は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態において、第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４３】
まず、図３（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、第１素子領域１ａ、第２素子領域１ｂそれぞれを、他の領域から分離する。次いで、ゲート酸化膜３ａ，３ｂを形成する。
【００４４】
次いで、素子分離膜２上及びゲート酸化膜３ａ，３ｂ上に、第１のポリシリコン膜４１を、ＣＶＤ法を用いて形成する。このＣＶＤにおいて、原料ガスの一部として、Ｎ型不純物元素を含むガスを用いる。これにより、第１のポリシリコン膜４１には、形成時にＮ型不純物元素が導入される。
【００４５】
次いで、図３（Ｂ）に示すように、第１のポリシリコン膜４１上にフォトレジスト膜５２を形成する。次いで、フォトレジスト膜５２をマスクとしてＮ型不純物イオンを照射する。これにより、第２素子領域１ｂに位置する第１のポリシリコン膜４１には、Ｐ型不純物イオンが注入される。ここで導入されるＰ型不純物の量は十分に多いため、第２素子領域１ｂに位置する第１のポリシリコン膜４１は、Ｐ型になる。
【００４６】
次いで、第２のポリシリコン膜４２、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ、サイドウォール５ａ，５ｂ、及び不純物領域７ａ，７ｂを、この順に形成する。これらの形成方法は、第２の実施形態と同一である。その後、熱処理を行う。これにより、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂそれぞれにおいて、不純物が熱拡散し、かつ活性化する。
【００４７】
本実施形態でも、第２の実施形態と同一の効果を得ることができる。また、第１のポリシリコン膜４１には、ＣＶＤ時にＮ型不純物イオンが導入されるため、イオン注入法によりＮ型不純物イオンを注入する必要がない。このため、第１素子領域１ａに位置するチャネル領域には、ダメージが加わらない。また、第１のポリシリコン膜４１を形成した後に
、Ｎ型不純物イオンを注入する工程を設ける必要がないため、半導体装置の製造工程数が少なくなる。
【００４８】
図４は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態において、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４９】
まず、図４（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、第１素子領域１ａ、第２素子領域１ｂそれぞれを、他の領域から分離する。次いで、ゲート酸化膜３ａ，３ｂ、及び第１のポリシリコン膜４１を形成する。これらの形成方法は第３の実施形態と同一であり、第１のポリシリコン膜４１には、形成時にＮ型不純物元素が導入される。
【００５０】
次いで、図４（Ｂ）に示すように、第１のポリシリコン膜４１上に第２のポリシリコン膜４２を形成する。次いで、第１のポリシリコン膜４１及び第２のポリシリコン膜４２をパターニングし、ゲート電極４ａ，４ｂを形成する。次いで、低濃度不純物領域６ａ，６ｂ、及びサイドウォール５ａ，５ｂを形成する。これらの形成方法は、第３の実施形態と同一である。
【００５１】
次いで、図４（Ｃ）に示すように、第２素子領域１ｂ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２素子領域１ｂはフォトレジスト膜５３で覆われ、第１素子領域１ａは露出する。次いで、フォトレジスト膜５３、素子分離膜２、ゲート電極４ａ、及びサイドウォール５ａをマスクとして、Ｎ型不純物イオンを照射する。これにより、第１素子領域１ａに位置するシリコン基板１には、ソース及びドレインとなるＮ型の不純物領域７ａが形成される。このとき、ゲート電極４ａにもＮ型の不純物イオンが注入される。その後、フォトレジスト膜５３を除去する。
【００５２】
次いで、図４（Ｄ）に示すように、第１素子領域１ａ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａはフォトレジスト膜５４で覆われ、第２素子領域１ｂは露出する。次いで、フォトレジスト膜５４、素子分離膜２、ゲート電極４ｂ、及びサイドウォール５ｂをマスクとして、Ｐ型不純物イオンを照射する。これにより、第２素子領域１ｂに位置するシリコン基板１には、ソース及びドレインとなるＰ型の不純物領域６ｂが形成される。このとき、ゲート電極４ｂにもＰ型の不純物イオンが注入され、ゲート電極４ｂがＰ型になる。その後、フォトレジスト膜を除去する。
【００５３】
その後、フォトレジスト膜５４を除去する。その後、熱処理を行う。これにより、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂそれぞれにおいて、不純物が熱拡散し、かつ活性化する。
【００５４】
本実施形態でも、第３の実施形態と同一の効果を得ることができる。また、Ｐ型の不純物領域６ｂを形成する工程において、ゲート電極４ｂがＰ型になる。このため、第２素子領域１ｂ上に位置する第１のポリシリコン膜４１にＰ型不純物を注入する工程を別途設ける必要がない。従って、半導体装置の製造工程数を少なくすることができる。
【００５５】
図５の各図は、第５の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態において、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５６】
まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、さらにゲート酸化膜３、第１のポリシリコン膜４１を形成する。このとき、第１のポリシリコン膜４１の厚さを、第１の実施形態より薄くする。次いで、第１のポリシリコン膜４１にＮ型の不純物イオンを注入する。第１のポリシリコン膜４１が第１の実施形態より薄いため、Ｎ型の不純物イオンの注入エネルギーを、第１の実施形態より低くする。
【００５７】
次いで、第１のポリシリコン膜４１上に、第３のポリシリコン膜４３を、例えばＣＶＤ法を用いて形成する。次いで、第３のポリシリコン膜４３に、Ｎ型の不純物イオンを注入する。このとき、不純物の注入量を、第１のポリシリコン膜４１に対する不純物の注入量と比べて、少なくする。
【００５８】
次いで、第３のポリシリコン膜４３上に、第２のポリシリコン膜４２を形成する。なお、第１のポリシリコン膜４１、第２のポリシリコン膜４２、及び第３のポリシリコン膜４３の厚さの和を、従来のゲート電極の厚さに略等しくする。
【００５９】
次いで、図５（Ｂ）に示すように、第２のポリシリコン膜４２、第３のポリシリコン膜４３、及び第１のポリシリコン膜４１をパターニングする。これにより、ゲート電極４が形成される。このように、本実施形態においてゲート電極４は、第１のポリシリコン膜４１、第３のポリシリコン膜４３、及び第２のポリシリコン膜４２を、この順に積層した構造である。
【００６０】
次いで、低濃度不純物領域６、サイドウォール５、及び不純物領域７を形成する。これらの形成方法は、第１の実施形態と同一である。
【００６１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。また、第１のポリシリコン膜４１が第１の実施形態より薄いため、Ｎ型の不純物イオンの注入エネルギーを、第１の実施形態より低くすることができる。従って、不純物イオンがゲート酸化膜３を透過し、チャネル領域に位置するシリコン基板１にダメージを加えることを、さらに抑制できる。
【００６２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１〜第５の実施形態それぞれにおいて、第２のポリシリコン膜４２にも不純物を注入し、その後エッチングによりゲート電極を形成してもよい。
【００６３】
また、第５の実施形態において、第３のポリシリコン膜４３を形成する工程と第２のポリシリコン膜４２を形成する工程の間に、第４のポリシリコン膜を形成する工程と、第４のポリシリコン膜に不純物イオンを、第３のポリシリコン膜４３より低い濃度で注入する工程を具備してもよい。この場合、ゲート電極４は、第１のポリシリコン膜４１、第３のポリシリコン膜４３、第４のポリシリコン膜、及び第２のポリシリコン膜を、この順に積層した構造になる。
【図面の簡単な説明】
【００６４】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図２】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図４】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図５】（Ａ）は第５の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図６】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【符号の説明】
【００６５】
１，１０１…シリコン基板、１ａ…第１素子領域、１ｂ…第２素子領域、２，１０２…素子分離膜、３，３ａ，３ｂ，１０３…ゲート酸化膜、４，４ａ，４ｂ，１０４…ゲート電極、５，５ａ，５ｂ，１０５…サイドウォール、６，６ａ，６ｂ，１０６…低濃度不純物領域、７，７ａ，７ｂ，１０７…不純物領域、４１…第１のポリシリコン膜、４２…第２のポリシリコン膜、４３…第３のポリシリコン膜、５０…レジストパターン、５１，５２，５３，５４…フォトレジスト膜、１０４ａ…不純物層、１０４ｂ…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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