(57)【要約】【課題】  出力周波数の可変範囲の変動を低減し、性能の劣化を抑止できるデジタル制御発振器を提供すること。【解決手段】  本発明にかかるデジタル制御発振器は、制御電流Ｉ１及び制御電流Ｉ２を生成するＰＬＬ１００ａ，１００ｂと、制御電流Ｉ１及び制御電流Ｉ２を参照し、入力されるデジタルの制御データＤＦを、制御電流Ｉ１から制御電流Ｉ２までを範囲とするアナログの制御電流Ｉｄａｃに変換する変換回路１０と、制御電流Ｉｄａｃに応じた周波数のクロックを出力するＣＣＯ１１１と、を有するものである。【選択図】  図１
2006352748.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号レベルの第１の基準信号及び第２の信号レベルの第２の基準信号を生成する基準信号生成回路と、
前記第１及び第２の基準信号を参照し、入力されるデジタル信号を、前記第１の信号レベルから前記第２の信号レベルまでを範囲とするアナログの出力制御信号に変換する変換回路と、
前記出力制御信号に応じた周波数のクロックを出力する出力発振器と、
を有するデジタル制御発振器。
【請求項２】
前記変換回路は、前記第２の信号レベルから前記第１の信号レベルを引いた差分信号に基づいて前記デジタル信号をアナログ信号に変換し、前記変換したアナログ信号のレベルに前記第１の信号レベルを加えて前記出力制御信号を生成する、
請求項１に記載のデジタル制御発振器。
【請求項３】
前記基準信号生成回路は、
前記第１の基準信号を生成するとともに、前記第１の基準信号によって第１の周波数に発振制御される第１のＰＬＬ回路と、
前記第２の基準信号を生成するとともに、前記第２の基準信号によって第２の周波数に発振制御される第２のＰＬＬ回路と、を有する、
請求項１又は２に記載のデジタル制御発振器。
【請求項４】
前記第１のＰＬＬ回路は、前記第１の基準信号に応じて前記第１の周波数のクロックを生成する第１のＰＬＬ発振器を有し、
前記第２のＰＬＬ回路は、前記第２の基準信号に応じて前記第２の周波数のクロックを生成する第２のＰＬＬ発振器を有し、
前記出力発振器と前記第１及び第２のＰＬＬ発振器とは、同じ回路構成である、
請求項３に記載のデジタル制御発振器。
【請求項５】
前記第１のＰＬＬ回路は、
前記第１のＰＬＬ発振器と、
前記第１のＰＬＬ発振器の出力クロックを分周し第１の分周クロックを生成する第１の分周器と、
入力される基準クロックを分周し第２の分周クロックを生成する第２の分周器と、
前記第１の分周クロックと前記第２の分周クロックとの位相差に応じた第１の位相差信号を生成する第１の位相検出器と、
前記第１の位相差信号に基づいて前記第１の基準信号に変換する第１の基準信号変換回路とを有し、
前記第２のＰＬＬ回路は、
前記第２のＰＬＬ発振器と、
前記第２のＰＬＬ発振器の出力クロックを分周し第３の分周クロックを生成する第３の分周器と、
前記基準クロックを分周し第４の分周クロックを生成する第４の分周器と、
前記第３の分周クロックと前記第４の分周クロックとの位相差に応じた第２の位相差信号を生成する第２の位相検出器と、
前記第２の位相差信号に基づいて前記第２の基準信号に変換する第２の基準信号変換回路とを有する、
請求項４に記載のデジタル制御発振器。
【請求項６】
前記第１の周波数は、前記第１及び第２の分周器の分周比によって規定され、
前記第２の周波数は、前記第３及び第４の分周器の分周比によって規定されている、
請求項５に記載のデジタル制御発振器。
【請求項７】
前記出力発振器は、入力電流に応じて発振周波数が制御される電流制御発振器である、
請求項１乃至６のいずれか一つに記載のデジタル制御発振器。
【請求項８】
前記第１及び第２のＰＬＬ発振器は、入力電流に応じて発振周波数が制御される電流制御発振器である、
請求項４乃至７のいずれか一つに記載のデジタル制御発振器。
【請求項９】
前記基準信号生成回路は、さらに第３の信号レベルの第３の基準信号を生成し、
前記変換回路は、
前記第１及び第２の基準信号を参照し、前記入力されるデジタル信号のうち第１の範囲の信号を、前記第１の信号レベルから前記第２の信号レベルまでを範囲とする前記出力制御信号に変換するとともに、
前記第２及び第３の基準信号を参照し、前記入力されるデジタル信号のうち第２の範囲の信号を、前記第２の信号レベルから前記第３の信号レベルまでを範囲とする前記出力制御信号に変換する、
請求項１乃至８のいずれか一つに記載のデジタル制御発振器。
【請求項１０】
入力されるデジタル信号をアナログの出力制御信号に変換する変換回路と、
前記出力制御信号に応じた周波数のクロックを出力する出力発振器と、
前記出力制御信号の上限値と下限値を所定の値に制御する制御回路と、
を有するデジタル制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御発振器に関し、特に、デジタル信号をアナログ信号に変換してアナログ信号に応じた周波数のクロックを出力するデジタル制御発振器に関する。
【背景技術】
【０００２】
従来から、記録・再生装置や通信装置、テレビ信号処理装置等において、デジタル信号からクロックの再生（クロックリカバリ）を行うためにデジタル制御発振器が利用されている。このデジタル制御発振器は、デジタルデータに応じた周波数のクロックを出力する回路である。
【０００３】
例えば、ＤＶＤ（Digital Video Disc）やＤＶＣ（Digital Video Casette）、ＨＤＤ（Hard Disk Drive）等の記録・再生装置では、デジタル・リード・チャネルと呼ばれる回路によって記録・再生に必要な同期クロックを生成している。デジタル・リード・チャネルの内部にはデジタル制御発振器が設けられており、ＤＶＤ等から読み出したデジタルデータとデジタル制御発振器のクロックとの位相差を検出し、この位相差データをデジタル制御発振器の入力にフィードバックして、クロックの再生を行っている。
【０００４】
近年、ＤＶＤやＨＤＤに代表されるように、記録されるデジタルデータの高密度化が進んでおり、より高精度なクロックリカバリ技術が求められている。特に、ＤＶＤでは、ＤＶＤの内周部と外周部とで同期クロックが異なり、さらに、スロー再生や高速再生等の特殊再生にも対応する必要があるため、最小周波数（下限周波数）から最大周波数（上限周波数）までのより広いレンジ（周波数可変範囲）と、より高い分解能が要求されている。
【０００５】
従来のデジタル制御発振器として、例えば、特許文献１が知られている。図８は、特許文献１に記載されている従来のデジタル制御発振器の構成を示している。図に示されるように、従来のデジタル制御発振器は、ＰＬＬ（Phase Locked Loop：位相同期ループ）９００、ＤＡＣ（Digital Analog Converter：デジタル・アナログ変換器）９１０、ＣＣＯ（Current Controlled Oscillator：電流制御発振器）９１１を備えている。ＰＬＬ９００は、Ｍ分周器９０１、位相検出器９０２、ループフィルタ９０３、ＶＩＣ（V/I Converter：電圧／電流変換器）９０４、カレントミラー回路９０５、ＣＣＯ９０６、Ｎ分周器９０７を有している。
【０００６】
従来のデジタル制御発振器では、ＤＡＣ９１０において、外部から供給されるデジタルの制御データＤＦをアナログの制御電流Ｉｄａｃに変換し、ＣＣＯ９１１において、この制御電流Ｉｄａｃに応じた出力周波数ｆｏのクロックＣＫｏを外部に出力する。
【０００７】
ＤＡＣ９１０では、Ｄ／Ａ変換するための基準電流として、ＰＬＬ９００から供給される制御電流Ｉｃｓを用いている。ＰＬＬ９００では、Ｍ分周器９０１において、外部から供給される基準クロックＣＫｒを１／Ｍに分周した分周クロックＣＫｍを生成し、同時に、ＣＣＯ９０６によって制御電流Ｉｃｓに応じた発振周波数ｆ１の内部クロックＣＫｉが生成され、Ｎ分周器９０７において、内部クロックＣＫｉを１／Ｎに分周した分周クロックＣＫｎが生成される。そして、位相検出器９０２において、分周クロックＣＫｍと分周クロックＣＫｎとの位相差を検出して、この位相差に応じたパルス幅の位相差信号Ｓｐを生成する。さらに、ループフィルタ９０３において、位相差信号Ｓｐをフィルタリングして制御電圧Ｖｃｓを生成する。そしてさらに、ＶＩＣ９０４において、制御電圧Ｖｃｓを制御電流Ｉｃｓに変換し、カレントミラー回路９０５において、制御電流ＩｃｓをＤＡＣ９１０及びＣＣＯ９０６に供給する。
【０００８】
図９は、従来のデジタル制御発振器の各特性を示している。図９（ａ）は、ＤＡＣ９１０における制御データＤＦ−制御電流Ｉｄａｃの特性、すなわち、入力される制御データＤＦに対し、ＣＣＯ９１１へ供給する制御電流Ｉｄａｃの特性を示している。図９（ｂ）は、ＣＣＯ９１１における制御電流Ｉｄａｃ−出力周波数ｆｏの特性、すなわち、入力される制御電流Ｉｄａｃに対し、出力するクロックＣＫｏの出力周波数ｆｏの特性を示している。図９（ｃ）は、従来のデジタル制御発振器における制御データＤＦ−出力周波数ｆｏの特性、すなわち、図９（ａ），（ｂ）から得られる、入力される制御データＤＦに対し、出力するクロックＣＫｏの出力周波数ｆｏの特性を示している。
【０００９】
図９（ａ）に示されるように、ＤＡＣ９１０は、下限値の０から上限値ＤＦｍａｘの範囲の制御データＤＦが入力されると、制御データＤＦに比例した制御電流Ｉｄａｃを出力する。この制御データＤＦの中心値は、ＤＦｍａｘ／２となる。ＤＡＣ９１０では、制御電流Ｉｃｓを基準電流、ここでは、出力の中心電流としてＤ／Ａ変換を行う。したがって、制御データＤＦが中心値ＤＦｍａｘ／２のとき、制御電流Ｉｄａｃが制御電流Ｉｃｓとなる。そして、制御データＤＦが下限値「０」のとき制御電流Ｉｄａｃが制御電流Ｉｃｓ×（１−α）となり、制御データＤＦが上限値ＤＦｍａｘのとき制御電流Ｉｄａｃが制御電流Ｉｃｓ×（１＋α）となる。
【００１０】
また、図９（ｂ）に示されるように、ＣＣＯ９１１は、入力される制御電流Ｉｄａｃに比例した出力周波数ｆｏのクロックＣＫｏを出力する。ここでは、制御電流Ｉｃｓが制御電流Ｉｄａｃの中心値であり、制御電流Ｉｃｓが入力されたとき、出力周波数ｆｏは中心周波数ｆｃとなる。
【００１１】
そして、図９（ａ）のＤＡＣ９１０の特性と図９（ｂ）のＣＣＯ９１１の特性を組み合わせると、従来のデジタル制御発振器の特性は、図９（ｃ）に示されるように、下限値「０」から上限値ＤＦｍａｘの範囲の制御データＤＦに対し、比例した出力周波数ｆｏのクロックＣＫｏを出力する。制御データＤＦが中心値ＤＦｍａｘ／２のとき、制御電流ＩｃｓがＣＣＯ９１１に入力されて、出力周波数ｆｏは中心周波数ｆｃとなる。そして、制御データＤＦが下限値「０」のとき制御電流Ｉｃｓ×（１−α）がＣＣＯ９１１に入力されて、出力周波数ｆｏは下限周波数ｆｃｓ×（１−α）となる。
【００１２】
従来のデジタル制御発振器では、ＣＣＯ９１１と同一構成のＣＣＯ９０６によりＰＬＬ９００を構成して、ＰＬＬ９００をＣＣＯ９１１の中心周波数ｃにロックさせ、ＰＬＬ９００からＤＡＣ９１０へ供給される制御電流Ｉｃｓを、ＤＡＣ９１０からＣＣＯ９１１へ供給する制御電流Ｉｄａｃの中心となるようにしている。すなわち、ＰＬＬ９００の発振周波数によりデジタル制御発振器の出力の中心周波数を固定している。
【００１３】
これにより、製造上のばらつきによる影響や温度、電源電圧等の周囲環境の違いからＣＣＯの入力電流−出力周波数特性が変わり中心周波数ｆｃが変動することを防止している。
【特許文献１】特開２００３−２３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のデジタル制御発振器では、出力の中心周波数を固定した場合でも、中心周波数を外れた部分で周波数の変動が生じる場合があるため、デジタル制御発振器の性能が劣化してしまうという問題がある。
【００１５】
図１０は、従来のデジタル制御発振器で生じる周波数の変動の例を示している。図９と同様に、図１０（ａ）は、ＤＡＣ９１０における入力制御データＤＦ−出力電流Ｉｄａｃの特性、図１０（ｂ）は、ＣＣＯ９１１における入力電流Ｉｄａｃ−出力周波数ｆｏの特性、図１０（ｃ）は、従来のデジタル制御発振器における入力制御データＤＦ−出力周波数ｆｏの特性を示している。
【００１６】
図１０（ａ）に示すように、温度等の環境が変化するにつれて、制御データＤＦに対する制御電流Ｉｄａｃの特性がｙ１０１、ｙ１０２、ｙ１０３のように変化してしまう。これは、環境の変化等によってＰＬＬ９００のＣＣＯ９０６の特性が変動し、制御電流Ｉｃｓが変化するためである。図では、制御データＤＦが大きくなるにしたがって、制御電流Ｉｄａｃの変動が大きくなっている。
【００１７】
また、図１０（ｂ）に示すように、温度等の環境が変化するにつれて、制御電流Ｉｄａｃに対する出力周波数ｆｏの特性がｙ１１１、ｙ１１２、ｙ１１３のように変化してしまう。図では、制御電流Ｉｄａｃが大きくなるにしたがって、出力周波数ｆｏの変動が大きくなっている。例えば、ｙ１１１とｙ１０１、ｙ１１２とｙ１０２、ｙ１１３とｙ１０３は、それぞれ同じ条件のときの特性である。
【００１８】
そして、図１０（ａ）のＤＡＣ９１０の特性と図１０（ｂ）のＣＣＯ９１１の特性を組み合わせると、図１０（ｃ）に示すように、温度等の環境が変化するにつれて、制御データＤＦに対する出力周波数ｆｏの特性がｙ１２１、ｙ１２２、ｙ１２３のように変化する。つまり、環境の変化に応じて、デジタル制御発振器の特性の傾きが変化してしまう。
【００１９】
上記のように、制御データＤＦの中心値ＤＦｍａｘ／２では、環境が変化しても、出力周波数ｆｏは変動しない。しかし、中心値ＤＦｍａｘ／２を外れた部分では、環境が変化すると出力周波数ｆｏが変動するようになる。例えば、制御データＤＦの下限値「０」や上限値ＤＦｍａｘのときに出力周波数ｆｏが最も大きく変動してしまう。特性の傾きが変動するため、出力周波数ｆｏの上限値と下限値が変化し、出力周波数ｆｏの範囲が所望の範囲から逸脱してしまう。
【００２０】
図１０では、環境の変化等によりＣＣＯの特性が変化する例を示したが、その他、ＣＣＯの回路構成等によって、ＣＣＯの特性が所望の特性とならない場合がある。図１１は、従来のデジタル制御発振器で生じる周波数の変動の他の例を示している。図１１（ａ）は、ＣＣＯ９１１における入力電流Ｉｄａｃ−出力周波数ｆｏの特性、図１１（ｂ）は、従来のデジタル制御発振器における入力制御データＤＦ−出力周波数ｆｏの特性を示している。
【００２１】
図１１（ａ）に示すように、ＣＣＯの回路構成によって、制御電流Ｉｄａｃに対する出力周波数ｆｏの特性が、ｙ２０２のような理想的な直線状ではなくｙ２０１のような曲線状になる場合がある。この例では、特性ｙ２０１は、上に凸状の曲線となっている。
【００２２】
そうすると、図１１（ｂ）に示すように、制御データＤＦに対する出力周波数ｆｏの特性がｙ２１１のように曲線状となる。特性ｙ２１１は、制御データＤＦが中心付近から上限値ＤＦｍａｘにかけては、理想的な特性ｙ２１２とほぼ同様となる。しかし、特性ｙ２１１は、制御データＤＦが中心付近から小さくなるにしたがって、理想的な特性ｙ２１２から遠ざかってしまう。制御データＤＦの下限値「０」付近のときに、出力周波数ｆｏが理想の下限周波数を大きく下回ってしまう。したがって、出力周波数ｆｏの範囲が所望の範囲よりも広くなってしまう。
【００２３】
また、図１１とは逆にＣＯＣの特性が下に凸状となる場合もある。この場合には、制御データＤＦが中心付近から下限値「０」にかけては、ほぼ理想的な特性となるが、中心付近から大きくなるにしたがって、理想的な特性から遠ざかり、上限値ＤＦｍａｘ付近のときに、出力周波数ｆｏが理想値を大きく上回ってしまう。したがって、この場合も、出力周波数ｆｏの範囲が所望の範囲よりも広くなってしまう。
【００２４】
このように、従来のデジタル制御発振器では、出力の中心周波数を一定に保つことができるが、中心から外れた部分では、出力周波数に変動が生じ、出力周波数の上限値や下限値が変動してしまう。このため、周波数可変範囲を一定に保つことが困難であった。周波数可変範囲が広くなってしまうと、入力される制御データＤＦの１ビット当たりに変化する出力周波数が大きくなり、出力周波数の分解能が低下してしまうため、デジタル制御発振器の性能劣化となる。
【００２５】
また、周波数可変範囲が狭くなってしまう場合をあらかじめ想定して所望の周波数可変範囲より余裕を持たせ、周波数可変範囲を広く設計しておいた場合も、出力周波数の分解能が低下し、性能の劣化となる。
【課題を解決するための手段】
【００２６】
本発明にかかるデジタル制御発振器は、第１の信号レベルの第１の基準信号及び第２の信号レベルの第２の基準信号を生成する基準信号生成回路と、前記第１及び第２の基準信号を参照し、入力されるデジタル信号を、前記第１の信号レベルから前記第２の信号レベルまでを範囲とするアナログの出力制御信号に変換する変換回路と、前記出力制御信号に応じた周波数のクロックを出力する出力発振器と、を有するものである。
【００２７】
このデジタル制御発振器によれば、出力発振器に第１の信号レベルから第２の信号レベルまでの制御信号を入力することにより、出力クロックの周波数の上限値と下限値が固定されるようになる。これにより、発振器の特性が変動した場合でも、周波数可変範囲を一定に保ち、分解能の低下を抑えることができるため、デジタル制御発振器の性能の劣化を抑止することができる。
【００２８】
本発明にかかるデジタル制御発振器は、入力されるデジタル信号をアナログの出力制御信号に変換する変換回路と、前記出力制御信号に応じた周波数のクロックを出力する出力発振器と、前記出力制御信号の上限値と下限値を所定の値に制御する制御回路と、を有するものである。
【００２９】
このデジタル制御発振器によれば、出力発振器に入力される制御信号の上限値と下限値を所定の値に制御することにより、発振器の特性が変動した場合でも、周波数可変範囲を一定に保ち、分解能の低下を抑えることができるため、デジタル制御発振器の性能の劣化を抑止することができる。
【発明の効果】
【００３０】
本発明によれば、出力周波数の可変範囲の変動を低減し、性能の劣化を抑止できるデジタル制御発振器を提供することができる。
【発明を実施するための最良の形態】
【００３１】
発明の実施の形態１．
まず、本発明の実施の形態１にかかるデジタル制御発振器について説明する。本実施形態にかかるデジタル制御発振器は、２つのＰＬＬを用いて、出力周波数の上限と下限の２つの点が固定となるように制御することを特徴としている。
【００３２】
図１を用いて、本実施形態にかかるデジタル制御発振器の構成について説明する。このデジタル制御発振器は、入力されるデジタルの制御データＤＦに応じた出力周波数ｆｏのクロックＣＫｏを出力する。図に示されるように、デジタル制御発振器は、ＰＬＬ１００ａ，１００ｂ、ＤＡＣ１１０、ＣＣＯ１１１、電流加減算回路１１２，１１３を備えている。
【００３３】
例えば、ＰＬＬ１００ａとＰＬＬ１００ｂは、制御電流Ｉ１（第１の基準信号）と制御電流Ｉ２（第２の基準信号）を生成する基準信号生成回路である。また、ＰＬＬ１００ａとＰＬＬ１００ｂは、ＣＣＯ１１１に入力される制御電流Ｉｄａｃの上限値と下限値を制御する制御回路でもある。ＰＬＬ１００ａは、基準クロックＣＫｒに基づいて制御電流Ｉ１を生成するとともに、制御電流Ｉ１によって発振周波数を周波数ｆ１にロックさせる。ＰＬＬ１００ｂは、基準クロックＣＫｒに基づいて制御電流Ｉ２を生成するとともに、制御電流Ｉ２によって発振周波数を周波数ｆ２にロックさせる。この例では、周波数ｆ１は、出力周波数ｆｏの下限周波数であり、周波数ｆ２は、出力周波数ｆｏの上限周波数である。
【００３４】
例えば、電流加減算回路１１２，１１３とＤＡＣ１１０は、制御電流Ｉ１と制御電流Ｉ２を参照し、制御データＤＦを、制御電流Ｉ１から制御電流Ｉ２までの範囲の制御信号Ｉｄａｃ（出力制御信号）に変換する変換回路１０を構成する。
【００３５】
電流加減算回路１１２は、ＰＬＬ１００ａから供給される制御電流Ｉ１とＰＬＬ１００ｂから供給される制御電流Ｉ２を加減算し、基準電流Ｉｒｅｆを生成する。ここでは、電流加減算回路１１２は、制御電流Ｉ２から制御電流Ｉ１を引いた差分信号を基準電流ＩｒｅｆとしてＤＡＣ１１０へ供給する。
【００３６】
ＤＡＣ１１０は、電流出力型であり、外部から供給される制御データＤＦをアナログ電流Ｉｏに変換する。本実施形態では、ＤＡＣ１１０は、電流加減算回路１１２から供給される基準電流Ｉｒｅｆを最大の基準電流とし、基準電流Ｉｒｅｆ（＝制御電流Ｉ２−Ｉ１）を上限とするアナログ電流Ｉｏを生成する。
【００３７】
電流加減算回路１１３は、ＤＡＣ１１０により生成されたアナログ電流ＩｏとＰＬＬ１００ａから供給される制御電流Ｉ１を加減算し、制御電流Ｉｄａｃを生成する。ここでは、電流加減算回路１１２は、アナログ電流Ｉｏに制御電流Ｉ１を加えた信号を制御電流ＩｄａｃとしてＣＣＯ１１１へ供給する。すなわち、電流加減算回路１１３は、制御電流Ｉ２−Ｉ１を上限とするアナログ電流Ｉｏを、制御電流Ｉ１から制御電流Ｉ２までの範囲の制御電流Ｉｄａｃに変換している。
【００３８】
ＣＣＯ１１１は、出力発振器であり、電流加減算回路１１３から供給される制御電流Ｉｄａｃに応じた出力周波数ｆｏのクロックＣＫｏを外部に出力する。ＣＣＯ１１１は、制御電流Ｉ１から制御電流Ｉ２までの制御電流Ｉｄａｃに応じて、下限周波数ｆ１から上限周波数ｆ２までの出力周波数ｆｏのクロックＣＫｏを生成する。
【００３９】
さらに、ＰＬＬ１００ａとＰＬＬ１００ｂの構成について説明する。ＰＬＬ１００ａとＰＬＬ１００ｂは、同様の構成である。ＰＬＬ１００ａは、Ｍ分周器１０１ａ、位相検出器１０２ａ、ループフィルタ１０３ａ、ＶＩＣ１０４ａ、カレントミラー回路１０５ａ、ＣＣＯ１０６ａ、Ｎ分周器１０７ａを有し、ＰＬＬ１００ｂは、Ｍ分周器１０１ｂ、位相検出器１０２ｂ、ループフィルタ１０３ｂ、ＶＩＣ１０４ｂ、カレントミラー回路１０５ｂ、ＣＣＯ１０６ｂ、Ｎ分周器１０７ｂを有している。
【００４０】
ＰＬＬ１００ａでは、Ｍ分周器１０１ａ（第２の分周器）は、外部から入力される周波数ｆｒの基準クロックＣＫｒを１／Ｍ１に分周し、周波数ｆｍ１（＝ｆｒ／Ｍ１）を有する分周クロックＣＫｍ１として位相検出器１０２ａに供給する。
【００４１】
ＣＣＯ１０６ａ（第１のＰＬＬ発振器）は、制御電流Ｉ１に応じて周波数ｆ１の内部クロックＣＫ１を生成してＮ分周器１０７ａに供給する。Ｎ分周器１０７ａ（第１の分周器）は、ＣＣＯ１０６ａから供給される周波数ｆ１の内部クロックＣＫ１を１／Ｎ１に分周し、周波数ｆｎ１（＝ｆ１／Ｎ１）を有する分周クロックＣＫｎ１として位相検出器１０２ａに供給する。
【００４２】
位相検出器１０２ａ（第１の位相検出器）は、Ｍ分周器１０１ａから供給される分周クロックＣＫｍ１と、Ｎ分周器１０７ａから供給される分周クロックＣＫｎ１との間の位相差を検出して、この位相差に応じたパルス幅の位相差信号Ｓｐ１をループフィルタ１０３ａに供給する。
【００４３】
ループフィルタ１０３ａは、位相検出器１０２ａから供給される位相差信号Ｓｐ１に基づいて内部のコンデンサに電荷を充放電することにより平滑化して、フィルタリングを行い、制御電圧Ｖｃｓ１を生成してＶＩＣ１０４ａに供給する。
【００４４】
ＶＩＣ１０４ａ（第１の基準信号変換回路）は、ループフィルタ１０３ａから供給される制御電圧Ｖｃｓ１を制御電流Ｉ１に変換し、カレントミラー回路１０５ａに供給する。カレントミラー回路１０５ａは、ＶＩＣ１０４ａから供給される制御電流Ｉ１と同じ電流を生成し、生成した制御電流Ｉ１を電流加減算回路１１２，電流加減算回路１１３及びＣＣＯ１０６ａに供給する。
【００４５】
ＰＬＬ１００ｂとＰＬＬ１００ａとは、同様の構成であり、Ｍ分周器１０１ａ及びＮ分周器１０１ａの分周比とＭ分周器１０１ｂ及びＮ分周器１０１ｂの分周比によって、発振周波数ｆ１，ｆ２を規定するとともに、制御電流Ｉ１，Ｉ２を規定している。すなわち、これらの分周器の分周比を変えることによって、デジタル制御発振器の下限周波数と上限周波数を変更することができる。
【００４６】
Ｍ分周器１０１ｂ（第４の分周器）は、基準クロックＣＫｒを１／Ｍ２に分周し、周波数ｆｍ２（＝ｆｒ／Ｍ２）を有する分周クロックＣＫｍ２を生成する。ＣＣＯ１０６ｂ（第２のＰＬＬ発振器）は、制御電流Ｉ２に応じて周波数ｆ２の内部クロックＣＫ２を生成し、Ｎ分周器１０７ｂ（第３の分周器）は、内部クロックＣＫ２を１／Ｎ２に分周し、周波数ｆｎ２（＝ｆ２／Ｎ２）を有する分周クロックＣＫｎ２を生成する。
【００４７】
位相検出器１０２ｂ（第２の位相検出器）は、分周クロックＣＫｍ２と、分周クロックＣＫｎ２との間の位相差を検出して、この位相差に応じて位相差信号Ｓｐ２を生成する。ループフィルタ１０３ｂは、位相差信号Ｓｐ２をフィルタリングし、制御電圧Ｖｃｓ２を生成し、ＶＩＣ１０４ｂ（第２の基準信号変換回路）は、制御電圧Ｖｃｓ１を制御電流Ｉ２に変換する。
【００４８】
カレントミラー回路１０５ｂは、ＶＩＣ１０４ｂから供給される制御電流Ｉ２と同じ電流を生成し、生成した制御電流Ｉ２を電流加減算回路１１２及びＣＣＯ１０６ｂに供給する。
【００４９】
次に、図２を用いて、ＤＡＣ１１０を含む変換回路１０の構成例について説明する。図２は、ＤＡＣ１１０、カレントミラー回路１０５ａ，１０５ｂ、電流加減算回路１１２，１１３の回路構成を示している。
【００５０】
図に示されるように、変換回路１０は、ＰチャネルのＭＯＳトランジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２３，Ｑ４１〜Ｑ４５，Ｑ５１〜Ｑ５５と、ＮチャネルのＭＯＳトランジスタＱ１５，Ｑ１６，Ｑ３１，Ｑ３２とから構成されている。
【００５１】
カレントミラー回路１０５ａは、それぞれカレントミラー接続されたＭＯＳトランジスタＱ１１とＭＯＳトランジスタＱ１２，Ｑ１３とから構成されている。すなわち、ＭＯＳトランジスタＱ１１〜Ｑ１３は、各ソースが電源電位にそれぞれ接続され、各ゲートが互いに接続されるとともに、ＭＯＳトランジスタＱ１１のドレインに共通に接続されている。
【００５２】
一般にカレントミラー回路では、各ＭＯＳトランジスタのサイズ（ゲート幅Ｗ／ゲート長Ｌ）の比に応じた電流が生成される。ここでは、ＭＯＳトランジスタＱ１１〜Ｑ１３は、同じサイズのトランジスタである。例えば、ＭＯＳトランジスタＱ１１のドレインにＶＩＣ１０４ａから制御電流Ｉ１が供給されると、ＭＯＳトランジスタＱ１２，Ｑ１３に同じ制御電流Ｉ１がそれぞれ流れる。ＭＯＳトランジスタＱ１２からＣＣＯ１０６ａへ制御電流Ｉ１が供給され、ＭＯＳトランジスタＱ１３から電流加減算回路１１２，１１３へ制御電流Ｉ１が供給される。
【００５３】
カレントミラー回路１０５ｂは、それぞれカレントミラー接続されたＭＯＳトランジスタＱ２１とＭＯＳトランジスタＱ２２，Ｑ２３とから構成されている。すなわち、ＭＯＳトランジスタＱ２１〜Ｑ２３は、各ソースが電源電位にそれぞれ接続され、各ゲートが互いに接続されるとともに、ＭＯＳトランジスタＱ２１のドレインに共通に接続されている。ここでは、ＭＯＳトランジスタＱ２１〜Ｑ２３は、同じサイズのトランジスタである。
【００５４】
例えば、ＭＯＳトランジスタＱ２１のドレインにＶＩＣ１０４ｂから制御電流Ｉ２が供給されると、ＭＯＳトランジスタＱ２２，Ｑ２３に同じ制御電流Ｉ２がそれぞれ流れる。ＭＯＳトランジスタＱ２２からＣＣＯ１０６ｂへ制御電流Ｉ２が供給され、ＭＯＳトランジスタＱ２３から電流加減算回路１１２へ制御電流Ｉ２が供給される。
【００５５】
電流加減算回路１１２は、カレントミラー接続されたＭＯＳトランジスタＱ３１とＭＯＳトランジスタＱ３２とから構成されている。すなわち、ＭＯＳトランジスタＱ３１，Ｑ３２は、各ソースが接地電位にそれぞれ接続され、各ゲートが互いに接続されるとともに、ＭＯＳトランジスタＱ３１のドレインに共通に接続されている。さらに、ＭＯＳトランジスタＱ３１のドレインは、ＭＯＳトランジスタＱ２３のドレインに接続され、ＭＯＳトランジスタＱ３２のドレインは、ノードＮ１１を介してＭＯＳトランジスタＱ１３のドレインに接続されている。ここでは、ＭＯＳトランジスタＱ３１，Ｑ３２は、同じサイズのトランジスタである。
【００５６】
例えば、ＭＯＳトランジスタＱ３１のドレインにカレントミラー回路１０５ｂから制御電流Ｉ２が供給されると、ＭＯＳトランジスタＱ３２に同じ制御電流Ｉ２が流れる。そうすると、ＭＯＳトランジスタＱ１３からノードＮ１１へ向かって制御電流Ｉ１が流れるとともに、ノードＮ１１からＭＯＳトランジスタＱ３２へ向かって制御電流Ｉ２が流れる。その結果、ノードＮ１１の電流値が、基準電流Ｉｒｅｆ＝制御電流Ｉ２−制御電流Ｉ１となって、ＤＡＣ１１０に供給される。
【００５７】
ＤＡＣ１１０は、ＭＯＳトランジスタＱ４１〜Ｑ４５，Ｑ５１〜Ｑ５５とから構成されている。ＭＯＳトランジスタＱ４１とＱ５１、Ｑ４２とＱ５２、Ｑ４３とＱ５３、Ｑ４４とＱ５４、Ｑ４５とＱ５５は、それぞれ縦に直列に接続されている。
【００５８】
ＤＡＣ１１０は、Ｎビットの制御データＤＦをＤ／Ａ変換するものとして、ＭＯＳトランジスタＱ４２〜Ｑ４５、Ｑ５２〜Ｑ５５は、１ビット〜Ｎ−１ビットに対応して設けられている。例えば、ＭＯＳトランジスタＱ４２とＱ５２はＬＳＢ（Least Significant Bit：最下位ビット）を変換し、ＭＯＳトランジスタＱ４３とＱ５３は２ＬＳＢ（最下位から２ビット目）を変換し、ＭＯＳトランジスタＱ４４とＱ５４は３ＬＳＢ（最下位から３ビット目）を変換し、Ｑ４５とＱ５５はＭＳＢ（Most Significant Bit：最上位ビット）を変換する。
【００５９】
ＭＯＳトランジスタＱ５１は、ゲートが接地電位に接続され、ＭＯＳトランジスタＱ４１とノードＮ１１の間に設けられている。ＭＯＳトランジスタＱ４１とＭＯＳトランジスタＱ４２〜Ｑ４５は、それぞれカレントミラー接続されている。ＭＯＳトランジスタＱ４１〜Ｑ４５は、各ソースが電源電位にそれぞれ接続され、各ゲートが互いに接続されるとともに、ＭＯＳトランジスタＱ５１のドレインに共通に接続されている。ＭＯＳトランジスタＱ５２〜Ｑ５５は、各ゲートに制御データＤＦの対応するビットが供給され、各ドレインが互いに接続されるとともに、ノードＮ１２に共通に接続されている。尚、ＭＯＳトランジスタＱ５１は、ＭＯＳトランジスタＱ５２〜Ｑ５５がオンした際にＭＯＳトランジスタＱ４２〜Ｑ４５に生じるバイアス状態と同様のバイアス状態をＭＯＳトランジスタＱ４１に生じさせる機能を有している。しかし、原理的には、ＤＡＣ１１０からＭＯＳトランジスタＱ５１を省略してもＤ／Ａ変換器として動作可能である。
【００６０】
ＭＯＳトランジスタＱ４１〜Ｑ４５は、それぞれ所定の重み付けされたサイズ比のトランジスタである。例えば、ＭＯＳトランジスタＱ４２のサイズ比（ゲート幅Ｗ／ゲート長）をＭとし、ＭＯＳトランジスタＱ４１のサイズ比を、２Ｎ−１とする。このとき、Ｍ＝１とすると、ＭＯＳトランジスタＱ４２に流れる電流は、ＭＯＳトランジスタＱ４１に流れる電流の１／（２Ｎ−１）となるため、非常に微小な電流となりノイズの影響を受ける可能性がある。したがって、Ｍは、ノイズの影響を受け難い程度にＭＯＳトランジスタＱ４２の電流が大きくなる値であることが好ましい。ここでは、アナログ電流Ｉｏは（Ｉ２−Ｉ１）×Ｍとなり、電流加減算回路１１３において、Ｉ１×Ｍ加えて１／Ｍすることにより制御電流Ｉｄａｃが制御電流Ｉ１〜Ｉ２の範囲となる。
【００６１】
例えば、ＭＯＳトランジスタＱ４１に基準電流Ｉｒｅｆが供給されると、ＭＯＳトランジスタＱ４２〜Ｑ４５に重み付けされた電流が流れようとする。そして、ＭＯＳトランジスタＱ５２〜Ｑ５５は、制御データＤＦの対応するビットによってオン／オフされ、対応するＭＯＳトランジスタＱ４２〜Ｑ４５の電流がそれぞれ加算されてアナログ電流ＩｏをノードＮ１２へ供給する。
【００６２】
尚、ここでは、ＤＡＣ１１０は、ＭＯＳトランジスタのサイズ比の重み付けのみによってアナログ電流Ｉｏを切り替える構成であるが、その他の構成によってアナログ電流Ｉｏを生成してもよい。例えば、同じサイズ比のＭＯＳトランジスタを複数設け、制御データＤＦを各ＭＯＳトランジスタに対応するサーモメータコードにデコードし、このサーモメータコードに応じて、各ＭＯＳトランジスタの電流を１ＬＳＢずつ積み上げていく構成でもよい。さらに、重み付けの構成とサーモメータコードの構成とを組み合わせてもよい。
【００６３】
電流加減算回路１１３は、ＭＯＳトランジスタＱ１４，Ｑ１５，Ｑ１６により構成されている。ＭＯＳトランジスタＱ１４は、ＭＯＳトランジスタＱ１１とカレントミラー接続されている。すなわち、ＭＯＳトランジスタＱ１４は、ソースが電源電位に接続され、ゲートがＭＯＳトランジスタＱ１１のゲート及びドレインに接続され、ドレインがノードＮ１２に接続されている。ここでは、ＭＯＳトランジスタＱ１４は、ＭＯＳトランジスタＱ１１に対しＭ倍のサイズ比のトランジスタである。ＭＯＳトランジスタＱ１５とＭＯＳトランジスタＱ１６とは、カレントミラー接続されている。すなわち、ＭＯＳトランジスタＱ１５，Ｑ１６は、各ソースが接地電位にそれぞれ接続され、各ゲートが互いに接続されるとともに、ＭＯＳトランジスタＱ１５のドレインに共通に接続されている。さらに、ＭＯＳトランジスタＱ１５のドレインは、ノードＮ１２に接続され、ＭＯＳトランジスタＱ１６のドレインは、ＣＣＯ１１１に接続されている。ここでは、ＭＯＳトランジスタＱ１５は、ＭＯＳトランジスタＱ１６に対しＭ倍のサイズ比のトランジスタである。
【００６４】
例えば、ＭＯＳトランジスタＱ１１に制御電流Ｉ１が流れると、ＭＯＳトランジスタＱ１４には制御電流Ｉ１×Ｍが流れる。そうすると、ＭＯＳトランジスタＱ５２〜Ｑ５５からノードＮ１２へ向かって、制御データＤＦを変換したアナログ電流Ｉｏが流れ、さらに、ＭＯＳトランジスタＱ１４からノードＮ１２へ向かって制御電流Ｉ１×Ｍが流れる。その結果、ノードＮ１２の電流値が、電流Ｉｏ＋制御電流Ｉ１×Ｍ＝（Ｉ１〜Ｉ２）×Ｍとなって、ＭＯＳトランジスタＱ１５に供給される。そして、ＭＯＳトランジスタＱ１６には、（Ｉ１〜Ｉ２）×Ｍ／Ｍ＝Ｉ１〜Ｉ２の電流が流れ、この電流が制御電流Ｉｄａｃとなって、ＣＣＯ１１１へ供給される。
【００６５】
次に、図３を用いて、ＣＣＯ１１１、ＣＣＯ１０６ａ及びＣＣＯ１０６ｂの回路の構成について説明する。本実施形態では、ＣＣＯ１１１とＣＣＯ１０６ａ，１０６ｂは、同一の回路構成であり、同じ特性を有している。また、より同じ特性とするために、ＣＣＯ１１１とＣＣＯ１０６ａ，１０６ｂは、同じ半導体チップに形成されていることが好ましい。
【００６６】
これらのＣＣＯは、ＰチャネルのＭＯＳトランジスタＱ１２１〜Ｑ１２６と、ＮチャネルのＭＯＳトランジスタＱ１２７〜Ｑ１３３と、インバータＩＮＶ１１〜ＩＮＶ１６とから構成されている。
【００６７】
ＭＯＳトランジスタＱ１２７とＭＯＳトランジスタＱ１２８〜Ｑ１３４とは、カレントミラー接続されており、制御電流Ｉ１、Ｉ２又はＩｄａｃに等しい又は数倍の定電流をＭＯＳトランジスタＱ１２８〜Ｑ１３３のドレイン電流として供給する。
【００６８】
同様に、ＭＯＳトランジスタＱ１２１とＭＯＳトランジスタＱ１２２〜Ｑ１２６とは、カレントミラー接続されており、制御電流Ｉ１、Ｉ２又はＩｄａｃに等しい又は数倍の定電流をＭＯＳトランジスタＱ１２２〜Ｑ１２６のドレイン電流として供給する。
【００６９】
ＭＯＳトランジスタＱ１２２及びＱ１２９並びにインバータＩＮＶ１１は第１段の遅延素子を、ＭＯＳトランジスタＱ１２３及びＱ１３０並びにインバータＩＮＶ１２は第２段の遅延素子を、ＭＯＳトランジスタＱ１２４及びＱ１３１並びにインバータＩＮＶ１３は第３段の遅延素子をそれぞれ構成している。同様に、ＭＯＳトランジスタＱ１２５及びＱ１３２並びにインバータＩＮＶ１４は第４段の遅延素子を、ＭＯＳトランジスタＱ１２６及びＱ１３３並びにインバータＩＮＶ１５は第５段の遅延素子を各々構成している。この遅延素子が奇数段（図３の例では５段）だけリング状に接続されることにより、リング発振器を構成している。リング発振器の発振周波数は、制御電流Ｉ１、Ｉ２又はＩｄａｃによって制御される。
【００７０】
インバータＩＮＶ１６は、ＭＯＳトランジスタＱ１２６及びＱ１３４並びにインバータＩＮＶ１５からなる第５段の遅延素子の出力クロックを反転するとともに、波形整形して、クロックＣＫ１、ＣＫ２又はＣＫｏとして出力する。
【００７１】
次に、図４及び図５を用いて、本実施形態にかかるデジタル制御発振器の特性について説明する。図４（ａ）は、ＤＡＣ１１０における制御データＤＦ−制御電流Ｉｄａｃの特性を示し、図４（ｂ）は、ＣＣＯ１１１における制御電流Ｉｄａｃ−出力周波数ｆｏの特性を示し、図４（ｃ）は、デジタル制御発振器における制御データＤＦ−出力周波数ｆｏの特性を示している。
【００７２】
図４（ａ）に示されるように、ＤＡＣ１１０は、下限値の０から上限値ＤＦｍａｘの範囲の制御データＤＦが入力されると、制御データＤＦに比例した制御電流Ｉｄａｃを出力する。本実施形態では、ＤＡＣ１１０は、制御電流Ｉ２−制御電流Ｉ１＝基準電流Ｉｒｅｆを出力の最大電流として、すなわち、０〜基準電流Ｉｒｅｆの範囲でＤ／Ａ変換を行う。そして、電流加減算回路１１３によって、変換したアナログ電流Ｉｏに制御電流Ｉ１が加算されて、制御電流Ｉｄａｃは、制御電流Ｉ１〜制御電流Ｉ２の範囲の電流となる。つまり、図４（ａ）に示すように、ＣＣＯ１１１へ供給される制御電流Ｉｄａｃは、制御データＤＦが下限値「０」のとき制御電流Ｉ１となり、制御データＤＦが上限値ＤＦｍａｘのとき制御電流Ｉ２となる。
【００７３】
また、図４（ｂ）に示されるように、ＣＣＯ１１１は、入力される制御電流Ｉｄａｃに比例した出力周波数ｆｏのクロックＣＫｏを出力する。ここでは、制御電流Ｉｄａｃが制御電流Ｉ１〜制御電流Ｉ２の範囲であり、制御電流Ｉ１が入力されたとき、出力周波数ｆｏは下限周波数ｆ１となり、制御電流Ｉ２が入力されたとき、出力周波数ｆｏは上限周波数ｆ２となる。
【００７４】
そして、図４（ａ）のＤＡＣ１１０の特性と図４（ｂ）のＣＣＯ１１１の特性を組み合わせると、本実施形態のデジタル制御発振器の特性は、図４（ｃ）に示されるような特性となる。すなわち、デジタル制御発振器は、下限値「０」から上限値ＤＦｍａｘの範囲の制御データＤＦに対し、比例した出力周波数ｆｏのクロックＣＫｏを出力する。制御データＤＦが下限値「０」のとき、制御電流Ｉ１がＣＣＯ１１１に入力されて、出力周波数ｆｏは下限周波数ｆ１となる。制御データＤＦが上限値ＤＦｍａｘのとき制御電流Ｉ２がＣＣＯ１１１に入力されて、出力周波数ｆｏは上限周波数ｆ２となる。
【００７５】
この下限周波数ｆ１は、ＰＬＬ１００ａでロックされた発振周波数であり、上限周波数ｆ２は、ＰＬＬ１００ｂでロックされた発振周波数であるため、環境等が変化しても常に変動しない。したがって、制御データＤＦに対し、上限周波数と下限周波数が常に固定されるようになるため、周波数可変範囲が一定となる。
【００７６】
図５は、デジタル制御発振器における制御データＤＦ−出力周波数ｆｏの特性であり、ＣＣＯの特性が図１１のように曲線状となった場合の特性である。
【００７７】
この場合、ＣＣＯ１１１において制御電流Ｉｄａｃに対し出力周波数ｆｏが曲線状となるため、図５に示すように、デジタル制御発振器において制御データＤＦに対する出力周波数ｆｏも曲線状となる。
【００７８】
しかし、本実施形態において出力周波数ｆｏは、図４と同様に、制御データＤＦが下限値「０」のときとき下限周波数ｆ１となり、制御データＤＦが上限値ＤＦｍａｘのとき上限周波数ｆ２となる。したがって、この場合でも周波数可変範囲が一定となる。
【００７９】
このように、本実施形態では、出力発振器であるＣＣＯ１１１に供給される制御電流Ｉｄａｃの可変範囲を常に制御電流Ｉ１〜制御電流Ｉ２の範囲とすることにより、出力周波数ｆｏを常に下限周波数ｆ１〜上限周波数ｆ２の範囲とし、周波数可変範囲を所望の値に保つことが可能となる。これにより、デジタル制御発振器の周波数分解能を向上することが可能となり、より少ないＤＡＣ入力のビット数によって同等の周波数分解能を得ることができるためＤＡＣの回路面積を削減することもできる。
【００８０】
また、ＰＬＬ１００ａ，１００ｂにより周波数可変範囲の下限周波数ｆ１と上限周波数ｆ２のそれぞれを出力するために必要な制御電流Ｉ１，Ｉ２を生成し、それらの電流を基準として用いて制御電流Ｉ１〜制御電流Ｉ２の範囲の電流をＣＣＯ１１１に供給している。このＣＣＯ１１１と、ＰＬＬ１００ａの発振器であるＣＣＯ１０６ａ及びＰＬＬ１００ｂの発振器であるＣＣＯ１０６ｂとを同じ回路で構成することによって、製造ばらつきや、温度、電源電圧等の環境の変化に起因する特性変化を、精度よく抑止することができる。
【００８１】
また、ＣＣＯの入力電流−出力周波数特性（Ｉｄａｃ−ｆｏ特性）をほぼ線形となるように設計した場合、デジタル制御発振器の制御データＤＦと出力周波数ｆｏの関係が条件に関わり無く、ほぼ一意に規定することもできる。
【００８２】
発明の実施の形態２．
次に、本発明の実施の形態２にかかるデジタル制御発振器について説明する。本実施形態にかかるデジタル制御発振器は、３つのＰＬＬを用いて、出力周波数の上限と下限及び中心の３つの点が固定となるように制御することを特徴としている。
【００８３】
図６を用いて、本実施形態にかかるデジタル制御発振器の構成について説明する。図６において、図１と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。
【００８４】
図に示されるように、このデジタル制御発振器は、図１と同様にＰＬＬ１００ａ，１００ｂとＣＣＯ１１１を備え、さらに、ＰＬＬ１００ａ，１００ｂと同様のＰＬＬ１００ｃ、図１のＤＡＣ１１０と同様のＤＡＣ１１０ａ，１１０ｂ、電流加減算回路１６１〜１６４を備えている。
【００８５】
ＰＬＬ１００ａ，１００ｂ，１００ｃは、それぞれ制御電流Ｉｕ，Ｉｃ，Ｉｄを生成する。ＰＬＬ１００ａは、基準クロックＣＫｒに基づいて制御電流Ｉｕを生成するとともに、制御電流Ｉｕによって発振周波数を周波数ｆｕにロックさせる。ＰＬＬ１００ｂは、基準クロックＣＫｒに基づいて制御電流Ｉｃを生成するとともに、制御電流Ｉｃによって発振周波数を周波数ｆｃにロックさせる。ＰＬＬ１００ｃは、基準クロックＣＫｒに基づいて制御電流Ｉｄを生成するとともに、制御電流Ｉｄによって発振周波数を周波数ｆｄにロックさせる。この例では、周波数ｆｄは、出力周波数ｆｏの下限周波数であり、周波数ｆｕは、出力周波数ｆｏの上限周波数であり、周波数ｆｃは、出力周波数ｆｏの中心周波数である。
【００８６】
電流加減算回路１６１は、ＰＬＬ１００ａの制御電流ＩｕからＰＬＬ１００ｂの制御電流Ｉｃを引いた差分信号を基準電流ＩｒｅｆａとしてＤＡＣ１１０ａへ供給する。電流加減算回路１６３は、ＰＬＬ１００ｂの制御電流ＩｃからＰＬＬ１００ｃの制御電流Ｉｄを引いた差分信号を基準電流ＩｒｅｆｂとしてＤＡＣ１１０ｂへ供給する。
【００８７】
ＤＡＣ１１０ａは、外部から供給されるＮビットの制御データＤＦのうち２Ｎ−１／２〜２Ｎ−１−１（例えばＤＦが８ビットの場合、１２８〜２５５）のデータをアナログ電流Ｉｏａに変換する。本実施形態では、ＤＡＣ１１０ａは、基準電流Ｉｒｅｆａを最大の基準電流とし、基準電流Ｉｒｅｆａ（＝制御電流Ｉｕ−Ｉｃ）を上限とするアナログ電流Ｉｏａを生成する。
【００８８】
ＤＡＣ１１０ｂは、外部から供給されるＮビットの制御データＤＦのうち０〜２Ｎ−１／２−１（例えばＤＦが８ビットの場合、０〜１２７）のデータをアナログ電流Ｉｏｂに変換する。本実施形態では、ＤＡＣ１１０ｂは、基準電流Ｉｒｅｆｂを最大の基準電流とし、基準電流Ｉｒｅｆｂ（＝制御電流Ｉｃ−Ｉｄ）を上限とするアナログ電流Ｉｏｂを生成する。
【００８９】
電流加減算回路１６４は、ＤＡＣ１１０ｂのアナログ電流ＩｏｂにＰＬＬ１００ｃの制御電流Ｉｄを加えた信号をアナログ電流Ｉｏｃとして電流加減算回路１６４へ供給する。
【００９０】
電流加減算回路１６２は、ＤＡＣ１１０ａのアナログ電流Ｉｏａと電流加減算回路１６４のアナログ電流Ｉｏｃとを加えた信号を制御電流ＩｄａｃとしてＣＣＯ１１１へ供給する。すなわち、電流加減算回路１６２は、アナログ電流ＩｏａとＩｏｃを制御電流Ｉｄから制御電流Ｉｕまでの範囲で中心を制御電流Ｉｃとする制御電流Ｉｄａｃに変換している。
【００９１】
ＣＣＯ１１１は、電流加減算回路１６２から供給される制御電流Ｉｄａｃに応じた出力周波数ｆｏのクロックＣＫｏを外部に出力する。ＣＣＯ１１１は、制御電流Ｉｄａｃに応じて、下限周波数ｆｄから上限周波数ｆｕまでの範囲で中心周波数をｆｃとする出力周波数ｆｏのクロックＣＫｏを生成する。
【００９２】
次に、図７を用いて、本実施形態にかかるデジタル制御発振器の特性について説明する。図７（ａ）は、ＣＣＯ１１１における制御電流Ｉｄａｃ−出力周波数ｆｏの特性を示し、図７（ｂ）は、デジタル制御発振器における制御データＤＦ−出力周波数ｆｏの特性を示している。
【００９３】
図７（ａ）に示されるように、ここでは、制御電流Ｉｄａｃが制御電流Ｉｄ〜制御電流Ｉｕの範囲で中心を制御電流Ｉｃであり、制御電流Ｉｄのとき、出力周波数ｆｏが下限周波数ｆｄとなり、制御電流Ｉｕのとき、出力周波数ｆｏが上限周波数ｆｕとなり、制御電流Ｉｃのとき、出力周波数ｆｏが中心周波数ｆｃとなる。
【００９４】
そして、本実施形態のデジタル制御発振器の特性は、図７（ｂ）に示されるような特性となる。すなわち、制御データＤＦが下限値「０」のとき、制御電流Ｉ１がＣＣＯ１１１に入力されて、出力周波数ｆｏは下限周波数ｆｄとなる。制御データＤＦが上限値ＤＦｍａｘのとき制御電流ＩｕがＣＣＯ１１１に入力されて、出力周波数ｆｏは上限周波数ｆｕとなる。さらに、制御データＤＦが中心値ＤＦｍａｘ／２のとき制御電流ＩｃがＣＣＯ１１１に入力されて、出力周波数ｆｏは中心周波数ｆｃとなる。
【００９５】
この上限周波数ｆｕは、ＰＬＬ１００ａでロックされた発振周波数であり、下限周波数ｆｄは、ＰＬＬ１００ｃでロックされた発振周波数であり、さらに、中心周波数ｆｃは、ＰＬＬ１００ｂでロックされた発振周波数であるため、実施の形態１と同様に、環境等が変化しても常に変動しない。したがって、制御データＤＦに対し、上限周波数と下限周波数及び中心周波数が常に固定されるようになるため、周波数可変範囲が一定となり、さらに、中心の変動も抑えることができる。
【００９６】
このように、本実施形態では、２つのＤＡＣと３つのＰＬＬによって、出力発振器であるＣＣＯ１１１に供給される制御電流Ｉｄａｃの可変範囲を常に制御電流Ｉｄ〜制御電流Ｉｕの範囲かつ中心を制御電流Ｉｃとすることにより、出力周波数ｆｏを常に下限周波数ｆ１〜上限周波数ｆ２の範囲にするとともに中心周波数をｆｃとする。これにより、実施の形態１と同様に、周波数可変範囲を所望の値に保つことができ、周波数分解能を向上することができる。さらに、中心周波数ｆｃを固定することにより、図５のような特性が曲線状となる場合でも、中心周波数の特性変動を抑え、より理想的な特性とすることができる。
【００９７】
その他の発明の実施の形態．
尚、上述の実施の形態１では出力周波数の２点を固定し、実施の形態２では出力周波数の３点を固定するように制御したが、これに限らず、さらにＤＡＣやＰＬＬを設け、多くの点を固定してもよい。多くの点を固定することで、ＣＣＯの特性が曲線状となる場合に、より特性変動を抑えることができる。また、入力される制御データＤＦを複数のＤＡＣに分割して入力することにより、各ＤＡＣの負荷を低減し、より高速な処理が可能となる。
【００９８】
また、上述の例では、ＤＡＣを電流出力型とし、発振器をＣＣＯとしたが、これに限らず、ＤＡＣを電圧出力型とし、発振器を電圧制御のＶＣＯとしてもよい。電流出力型のＤＡＣやＣＣＯを用いると、上記のように、カレントミラー回路等によって容易に電流値の加減算が可能なため、簡易な回路構成で実現でき、動作速度も高速にすることができる。
【００９９】
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【０１００】
【図１】本発明にかかるデジタル制御発振器の構成を示すブロック図である。
【図２】本発明にかかるデジタル制御発振器を構成する変換回路の構成を示す回路図である。
【図３】本発明にかかるデジタル制御発振器を構成するＣＣＯの構成を示す回路図である。
【図４】本発明にかかるデジタル制御発振器の特性を示す図である。
【図５】本発明にかかるデジタル制御発振器の特性を示す図である。
【図６】本発明にかかるデジタル制御発振器の構成を示すブロック図である。
【図７】本発明にかかるデジタル制御発振器の特性を示す図である。
【図８】従来のデジタル制御発振器の構成を示すブロック図である。
【図９】従来のデジタル制御発振器の特性を示す図である。
【図１０】従来のデジタル制御発振器の特性を示す図である。
【図１１】従来のデジタル制御発振器の特性を示す図である。
【符号の説明】
【０１０１】
１００ａ，１００ｂ  ＰＬＬ
１０１ａ，１０１ｂ  Ｍ分周器
１０２ａ，１０２ｂ  位相検出器
１０３ａ，１０３ｂ  ループフィルタ
１０４ａ，１０４ｂ  ＶＩＣ
１０５ａ，１０５ｂ  カレントミラー回路
１０６ａ，１０６ｂ  ＣＣＯ
１１０  ＤＡＣ
１１１  ＣＣＯ
１１２，１１３  電流加減算回路
【図１】
2006352748.tif 000003
【図２】
2006352748.tif 000004
【図３】
2006352748.tif 000005
【図４】
2006352748.tif 000006
【図５】
2006352748.tif 000007
【図６】
2006352748.tif 000008
【図７】
2006352748.tif 000009
【図８】
2006352748.tif 000010
【図９】
2006352748.tif 000011
【図１０】
2006352748.tif 000012
【図１１】
2006352748.tif 000013