(57)【要約】【課題】シリコン基板上に欠陥の少ない歪みゲルマニウム膜を製造する方法を提供すること。【解決手段】本発明の方法は、シリコン基板を準備すること（１２）と、第１のゲルマニウム膜を堆積し、シリコン基板上に連続したゲルマニウム膜を形成すること（１４）と、シリコン基板およびゲルマニウム膜を第１のアニールプロセスでアニールし、ゲルマニウム膜を緩和すること（１６）と、第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成すること（１８）と、ゲルマニウム層をパターニングおよびエッチングすること（２２）と、ゲルマニウム層の上に誘電体材料を堆積すること（２４）と、ゲルマニウム層および誘電体材料を有するシリコン基板をサイクリックアニールすること（２６）と、シリコン基板およびゲルマニウム膜を含むデバイスを完成すること（２８）と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上にゲルマニウム膜を製造する方法であって、
シリコン基板を準備することと、
第１のゲルマニウム膜を堆積し、該シリコン基板上に連続したゲルマニウム膜を形成することと、
該シリコン基板およびその上の該第１のゲルマニウム膜を第１のアニールプロセスでアニールし、該ゲルマニウム膜を緩和することと、
該第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、
該ゲルマニウム層をパターニングおよびエッチングすることと、
該ゲルマニウム層の上に誘電体材料の層を堆積することと、
該ゲルマニウム層および誘電体材料をその上に有する該シリコン基板をサイクリックアニールすることと、
該シリコン基板およびゲルマニウム層を含むデバイスを完成することと、
を包含する、方法。
【請求項２】
前記第１のゲルマニウム膜を前記堆積することに先立って、前記シリコン基板上にシリコンのバッファ層を堆積することを含む、請求項１に記載の方法。
【請求項３】
第１のゲルマニウム膜を前記堆積することは、約２５０℃から３００℃の間の温度でのゲルマニウム膜のＣＶＤを含む、請求項１に記載の方法。
【請求項４】
前記シリコン基板およびその上の前記第１のゲルマニウム膜を第１のアニールプロセスで前記アニールすることは、該シリコン基板およびその上の該第１のゲルマニウム膜を約７００℃の温度でアニールすることを含む、請求項１に記載の方法。
【請求項５】
前記シリコン基板上に第１のゲルマニウム膜を前記堆積することは、ＣＶＤによって約１０ｎｍから２００ｎｍの間の厚さにゲルマニウムを堆積することを含み、前記第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積することは、ＣＶＤによって約５００ｎｍから５μｍの間の厚さにゲルマニウムを堆積することを含む、請求項１に記載の方法。
【請求項６】
前記ゲルマニウム層および誘電体材料をその上に有する前記シリコン基板を前記サイクリックアニールすることは、約８４０℃から９００℃の間の第１の温度でアニールすることと、交替に、約７５０℃から８４０℃の間の第２の温度でアニールすることを含み、該サイクリックアニールすることは約１０サイクルから４０サイクルの間繰り返され、それぞれのサイクルは約１分から１０分の間継続する、請求項１に記載の方法。
【請求項７】
前記ゲルマニウム層の上に誘電体材料の層を前記堆積することは、約３０ｎｍの厚さを有するシリコン窒化物の層を堆積することを含む、請求項１に記載の方法。
【請求項８】
シリコン基板上にゲルマニウム膜を製造する方法であって、
シリコン基板を準備することと、
第１のゲルマニウム膜を堆積し、該シリコン基板上に連続したゲルマニウム膜を形成することと、
該シリコン基板およびその上の該第１のゲルマニウム膜を第１のアニールプロセスでアニールし、該第１のゲルマニウム膜を緩和することと、
該第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、
該ゲルマニウム層をパターニングおよびエッチングすることと、
該ゲルマニウム層の上に約３０ｎｍの厚さを有するシリコン窒化物の層を堆積することと、
該ゲルマニウム層およびシリコン窒化物をその上に有する該シリコン基板をサイクリックアニールすることと、
該シリコン基板およびゲルマニウム膜を含むデバイスを完成することと、
を包含する、方法。
【請求項９】
第１のゲルマニウム膜を前記堆積することに先立って、前記シリコン基板上にシリコンのバッファ層を堆積することを含む、請求項８に記載の方法。
【請求項１０】
第１のゲルマニウム膜を前記堆積することは、約２５０℃から３００℃の間の温度でのゲルマニウム膜のＣＶＤを含む、請求項８に記載の方法。
【請求項１１】
前記シリコン基板およびその上の前記ゲルマニウム膜を第１のアニールプロセスで前記アニールすることは、該シリコン基板およびその上の該ゲルマニウム膜を約７００℃の温度でアニールすることを含む、請求項８に記載の方法。
【請求項１２】
前記シリコン基板上に第１のゲルマニウム膜を前記堆積することは、ＣＶＤによって約１０ｎｍから２００ｎｍの間の厚さにゲルマニウムを堆積することを含み、前記第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積することは、ＣＶＤによって約５００ｎｍから５μｍの間の厚さにゲルマニウムを堆積することを含む、請求項８に記載の方法。
【請求項１３】
前記ゲルマニウム層およびシリコン窒化物をその上に有する前記シリコン基板を前記サイクリックアニールすることは、約８４０℃から９００℃の間の第１の温度でアニールすることと、交代して約７５０℃から８４０℃の間の第２の温度でアニールすることを含み、前記サイクリックアニールすることは約１０サイクルから４０サイクルの間繰り返され、それぞれのサイクルは約１分から１０分の間継続する、請求項８に記載の方法。
【請求項１４】
シリコン基板上にゲルマニウム膜を製造する方法であって、
シリコン基板を準備することと、
第１のゲルマニウム膜を堆積し、該シリコン基板上に連続したゲルマニウム膜を形成することと、
該シリコン基板およびその上の該第１のゲルマニウム膜を第１のアニールプロセスでアニールし、該ゲルマニウム膜を緩和することと、
該第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、
該ゲルマニウム層をパターニングおよびエッチングすることと、
該ゲルマニウム層の上に約３０ｎｍの厚さを有するシリコン窒化物の層を堆積することと、
該ゲルマニウム層およびシリコン窒化物をその上に有する該シリコン基板をサイクリックアニールすることであって、約８４０℃から９００℃の間の第１の温度でアニールすることと、交代して約７５０℃から８４０℃の間の第２の温度でアニールすることを含み、該サイクリックアニールすることは約１０サイクルから４０サイクルの間繰り返され、それぞれのサイクルは約１分から１０分の間継続する、サイクリックアニールすることと、
該シリコン基板およびゲルマニウム膜を含むデバイスを完成することと、
を包含する、方法。
【請求項１５】
第１のゲルマニウム膜を前記堆積することに先立って、前記シリコン基板上にシリコンのバッファ層を堆積することを含む、請求項１４に記載の方法。
【請求項１６】
第１のゲルマニウム膜を前記堆積することは、約２５０℃から３００℃の間の温度でのゲルマニウム膜のＣＶＤを含む、請求項１４に記載の方法。
【請求項１７】
前記シリコン基板およびその上の前記ゲルマニウム膜を第１のアニールプロセスで前記アニールすることは、該シリコン基板およびその上の該ゲルマニウム膜を約７００℃の温度でアニールすることを含む、請求項１４に記載の方法。
【請求項１８】
前記シリコン基板上に連続したゲルマニウム膜を形成するために第１のゲルマニウム膜を前記堆積することは、ＣＶＤによって約１０ｎｍから２００ｎｍの間の厚さにゲルマニウムを堆積することを含み、前記第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積することは、ＣＶＤによって約５００ｎｍから５μｍの間の厚さにゲルマニウムを堆積することを含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、赤外線および可視光の光検出および高速度ＣＭＯＳデバイスに関する。
【背景技術】
【０００２】
ゲルマニウムはシリコンよりもはるかに高い電子および正孔の移動度を有し、それ故に、高速度ＣＭＯＳデバイスに使用されるようなシリコンに替わって使用される材料となる可能性を有する。Ｒｉｔｅｎｏｕｒ他、「Ｅｐｉｔａｘｉａｌ  Ｓｔｒａｉｎｅｄ  Ｇｅｒｍａｎｉｕｍ  ｐ−ＭＯＳＦＥＴｓ  ｗｉｔｈ  ＨｆＯ２  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃ  ａｎｄ  ＴａＮ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００３年、Ｗａｓｈｉｎｇｔｏｎ、ＤＣ、Ｃｈｕｉ他、「Ａ  Ｇｅｒｍａｎｉｕｍ  ＮＭＯＳＦＥＴ  Ｐｒｏｃｅｓｓ  Ｉｎｔｅｇｒａｔｉｎｇ  Ｍｅｔａｌ  Ｇａｔｅ  ａｎｄ  Ｉｍｐｒｏｖｅｄ  Ｈｉ−ｋ  Ｄｉｅｌｅｃｔｒｉｃｓ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００３年、Ｗａｓｈｉｎｇｔｏｎ、ＤＣ、Ｌｏｗ他、「Ｇｅｒｍａｎｉｕｍ  ＭＯＳ：Ａｎ  Ｅｖａｌｕａｔｉｏｎ  ｆｒｏｍ  Ｃａｒｒｉｅｒ  Ｑｕａｎｔｉｚａｔｉｏｎ  ａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｃｕｒｒｅｎｔ」、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ、１１７〜１１８頁、およびＢａｉ他、「ＧｅＭＯＳ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｗｉｔｈ  ＣＶＤ  ＨｆＯ２  Ｇａｔｅ  Ｄｉｅｌｅｃｒｉｃｓ  ａｎｄ  ＴａＮ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ」、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ、１２１〜１２２頁、を参照のこと。
【０００３】
シリコン上に直接成長する純粋なゲルマニウムは、シリコン技術との互換性、および１．５５μｍまでの近赤外線波長におけるその高い吸収能（ａｂｓｏｒｐｔｉｏｎ）のために、近赤外線光検出器に対する最良の候補である。それは光通信のための低コストなモノリシックトランシーバへの適用の可能性を有する。Ｃｏｌａｃｅ他、「Ｅｆｆｉｃｉｅｎｔ  ｈｉｇｈ−ｓｐｅｅｄ  ｎｅａｒ−ｉｎｆｒａｒｅｄ  Ｇｅ  ｐｈｏｔｏｄｅｔｅｃｔｏｒｓ  ｉｎｔｅｇｒａｔｅｄ  ｏｎ  Ｓｉｌｉｃｏｎ  ｓｕｂｓｔｒａｔｅｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔ．７６、１２３１〜１２３３頁（２０００年）、Ｆａｍａ他、「Ｈｉｇｈ  ｐｅｒｆｏｒｍａｃｅ  ｇｅｒｍａｎｉｕｍ−ｏｎ−ｓｉｌｉｃｏｎ  ｄｅｔｅｃｔｏｒｓ  ｆｏｒ  ｏｐｔｉｃａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔ．８１、５８６〜５８８頁（２００２年）、およびＨａｒｔｍａｎｎ他、「Ｒｅｄｕｃｅｄ  ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  Ｇｅ  ｔｈｉｃｋ  ｌａｙｅｒｓ  ｏｎ  Ｓｉｌｉｃｏｎ（００１）ｆｏｒ  １．３−１．５５−μｍ  ｐｈｏｔｏｄｅｔｅｃｔｉｏｎ」、Ｊｏｕｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ９５、５９０５〜５９１３頁（２００４年）、を参照のこと。シリコン加工プロセスの現状技術（ｓｔａｔｅ−ｏｆ−ｔｈｅ−ａｒｔ）との間のプロセス互換性のために、シリコンＩＣの多くの適用先の中に、ゲルマニウムベースの光検出器を含む高速度デバイスを組み込むことが可能である。
【０００４】
しかしながら、ゲルマニウムとシリコンとの間の大きな格子ミスマッチ（４．２％）のために、高速度デバイスに対して要求される必要条件である平面度および低い欠陥密度を有するゲルマニウム膜を、シリコンの上に形成することは容易ではない。前出のＲｉｔｅｎｏｕｒ他は、厚い緩和（ｒｅｌａｘｅｄ）ＳｉＧｅバッファ層の上に、薄いゲルマニウム層を成長させることによるエピタキシャル歪みゲルマニウムｐ−ＭＯＳＦＥＴに関する彼らの研究を報告した。Ｈｏｆｍａｎｎは（１１１）シリコン上に界面活性物質を媒介とするエピタキシによって１−μｍ厚さの緩和ゲルマニウム層を成長させることができ、Ｈｏｆｍａｎｎ他、「Ｓｕｒｆａｃｔａｎｔ−ｇｒｏｗｎ  ｌｏｗ−ｄｏｐｅｄ  ｇｅｒｍａｎｉｕｍ  ｌａｙｅｒｓ  ｏｎ  ｓｉｌｉｃｏｎ  ｗｉｔｈ  ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｉｅｓ」、Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ  ３２１、１２５〜１３０頁（１９９８年）を参照のこと。Ｌｕａｎ他は最初に３５０℃で、次いで６００℃で堆積することによって、単結晶シリコン上にゲルマニウムエピ層を堆積する手法を報告した。Ｌｕａｎ他、「Ｈｉｇｈ−ｑｕａｌｉｔｙ  Ｇｅ  ｅｐｉｌａｙｅｒｓ  ｏｎ  Ｓｉｌｉｃｏｎ  ｗｉｔｈ  ｌｏｗ  ｔｈｒｅａｄｉｎｇ−ｄｉｓｌｏｃａｔｉｏｎ  ｄｅｎｓｉｔｉｅｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔ．７５、２９０９〜２９１１頁（１９９９年）、およびＬｕａｎ他に対して、２００３年１０月２１日に「Ｃｙｃｌｅ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ  ｆｏｒ  ｄｉｓｌｏｃａｔｉｏｎ  ｒｅｄｕｃｔｉｏｎ」に関して付与された、米国特許第６，６３５，１１０Ｂ１号、を参照のこと。この２つのステップのプロセスはまた、Ｈｅｒｎａｎｄｅｚ他に対して、２００３年３月２５日に「Ｐｒｏｃｅｓｓ  ｆｏｒ  ｏｂｔａｉｎｉｎｇ  ａ  ｌａｙｅｒ  ｏｆ  ｓｉｎｇｌｅ−ｃｒｙｔａｌ  ｇｅｒｍａｎｉｕｍ  ｏｎ  ａ  ｓｕｂｓｔｒａｔｅ  ｏｆ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ  ｓｉｌｉｃｏｎ、ａｎｄ  ｐｒｏｄｕｃｔｓ  ｏｂｔａｉｎｅｄ」に関して付与された、米国特許第６，５３７，３７０Ｂ１号において報告された。前出のＬｕａｎ他はまた、ゲルマニウム膜の欠陥密度を減少するためのサイクリックアニ−ルの手法を報告した。同様の手法を使用して幾つかのグループが、近赤外線ゲルマニウム光検出器における適用を報告しており、それは前出のＣｏｌａｃｅ他、Ｆａｍａ他、およびＨａｒｔｍａｎｎ他である。本発明者らもまた、サイクリックアニ−ルの利点を実証した。サイクリックアニールの後に、欠陥は減少しＧｅ／Ｓｉの界面の近くに凝集する。
【０００５】
ゲルマニウム膜のらせん状（ｔｈｒｅａｄｉｎｇ）転位密度は、前出のＣｏｌａｃｅ他、Ｆａｍａ他、およびＨａｒｔｍａｎｎ他の研究に記載のように、サイクリックアニールによって、および前出のＬａｕｎ他およびＨｅｒｎａｎｄｅｚ他によって、サンプルの縁にらせん状転位を形成する手法によって、著しく減少することが期待される。前出のＬｕａｎ他によれば、小さいエッチングされたメサ構造において、平均のらせん状転位密度はメサの側壁の幅の減少と共に減少した。この場合、メサの側壁は転位のシンクの役割をはたした。
【０００６】
しかしながら、サイクリックアニールの結果として、ゲルマニウム膜の中に空洞（ｃａｖｉｔｙ）の形成が認められている。この好ましくない現象は表面の滑らかさを損ない、デバイスの性能に影響を与え、漏れ電流を増加する。サイクリックアニールの間の空洞の形成を抑制し、ゲルマニウムの融点に近い温度でのアニールの後に滑らかな膜を準備するための方法が必要とされる。
【０００７】
バルク（ｂｕｌｋ）ゲルマニウムの吸収能は、１．５５μｍに対応する０．８ｅＶのダイレクトバンドギャップを超えると急激に低下する。ここに引用される、以前の研究は、ＣＶＤ堆積されたゲルマニウム膜が、加熱および冷却のステップで処理される場合には、ゲルマニウムとシリコンとの間の熱膨張係数の差により０．２１％の引張り歪みを示したことを、明らかにした。ゲルマニウムのバンドギャップは、この歪みによって０．７６８ｅＶに減少し、吸収スペクトルは１．６１０μｍに移され（ｐｕｓｈｅｄ）た。Ｃａｎｎｏｎ他、「Ｔｅｎｓｉｌｅ  ｓｔｒａｉｎｅｄ  ｅｐｉｔａｘｉａｌ  Ｇｅ  ｆｉｌｍｓ  ｏｎ  Ｓｉｌｉｃｏｎ（１００）  ｓｕｂｓｔｒａｔｅｓ  ｗｉｔｈ  ｐｏｔｅｎｔｉａｌ  ａｐｐｌｉｃａｔｉｏｎ  ｉｎ  Ｌ−ｂａｎｄ  ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔ．８４、９０６〜９０８頁（２００４年）を参照のこと。ゲルマニウムのバンドギャップは、ウェーハの裏側をシリサイド化した後には、１．６２０μｍに対応する、０．７７３ｅＶおよび０．７６５ｅＶにさらに減少した。Ｌｉｕ他、「Ｓｉｌｉｃｉｄａｔｉｏｎ−ｉｎｄｕｃｅｄ  ｂａｎｄ  ｇａｐ  ｓｈｒｉｎｋａｇｅ  ｉｎ  Ｇｅ  ｅｐｉｔａｘｉａｌ  ｆｉｌｍｓ  ｏｎ  Ｓｉｌｉｃｏｎ」、Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔ．８４、６６０頁（２００４年）を参照のこと。シリサイド化はしばしばフロントエンドプロセスの間にメタルコンタミネーションを生じるので、シリサイド化のステップを必要としないより簡単な方法が望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の１つの目的は、サイクリックアニールを伴うＣＶＤによって、シリコン基板上に欠陥の少ない歪みゲルマニウム膜を製造することである。
【０００９】
本発明の別の目的は、サイクリックアニールの間にその中に形成される空洞を有しない、シリコン上のゲルマニウム膜の形成を提供することである。
【００１０】
本発明のさらなる目的は、ゲルマニウムの融点に近い温度でのアニールの後に、滑らかなゲルマニウム層を準備することである。
【００１１】
本発明の別の目的は、任意のメタルコンタミネーションを伴わない、すなわち、シリサイド化プロセスを必要としない手法を使用して、ゲルマニウム膜の歪みを増加することである。
【課題を解決するための手段】
【００１２】
（発明の要約）
シリコン基板上にゲルマニウム膜を製造する方法は、シリコン基板を準備することと、第１のゲルマニウム膜を堆積し、シリコン基板上に連続したゲルマニウム膜を形成することと、シリコン基板およびその上のゲルマニウム膜を第１のアニールプロセスでアニールし、ゲルマニウム膜を緩和することと、第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、ゲルマニウム層をパターニングおよびエッチングすることと、ゲルマニウム層の上に誘電体材料の層を堆積することと、ゲルマニウム層および誘電体材料をその上に有するシリコン基板をサイクリックアニールすることと、シリコン基板およびゲルマニウム膜を含むデバイスを完成することと、を含む。
【００１３】
本発明は、さらに以下の手段を提供する。
【００１４】
（項目１）  
シリコン基板上にゲルマニウム膜を製造する方法であって、
シリコン基板を準備することと、
第１のゲルマニウム膜を堆積し、該シリコン基板上に連続したゲルマニウム膜を形成することと、
該シリコン基板およびその上の該第１のゲルマニウム膜を第１のアニールプロセスでアニールし、該ゲルマニウム膜を緩和することと、
該第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、
該ゲルマニウム層をパターニングおよびエッチングすることと、
該ゲルマニウム層の上に誘電体材料の層を堆積することと、
該ゲルマニウム層および誘電体材料をその上に有する該シリコン基板をサイクリックアニールすることと、
該シリコン基板およびゲルマニウム層を含むデバイスを完成することと、
を包含する、方法。
【００１５】
（項目２）  
上記第１のゲルマニウム膜を上記堆積することに先立って、上記シリコン基板上にシリコンのバッファ層を堆積することを含む、項目１に記載の方法。
【００１６】
（項目３）  
第１のゲルマニウム膜を上記堆積することは、約２５０℃から３００℃の間の温度でのゲルマニウム膜のＣＶＤを含む、項目１に記載の方法。
【００１７】
（項目４）  
上記シリコン基板およびその上の上記第１のゲルマニウム膜を第１のアニールプロセスで上記アニールすることは、該シリコン基板およびその上の該第１のゲルマニウム膜を約７００℃の温度でアニールすることを含む、項目１に記載の方法。
【００１８】
（項目５）
上記シリコン基板上に第１のゲルマニウム膜を上記堆積することは、ＣＶＤによって約１０ｎｍから２００ｎｍの間の厚さにゲルマニウムを堆積することを含み、上記第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積することは、ＣＶＤによって約５００ｎｍから５μｍの間の厚さにゲルマニウムを堆積することを含む、項目１に記載の方法。
【００１９】
（項目６）  
上記ゲルマニウム層および誘電体材料をその上に有する上記シリコン基板を上記サイクリックアニールすることは、約８４０℃から９００℃の間の第１の温度でアニールすることと、交替に、約７５０℃から８４０℃の間の第２の温度でアニールすることを含み、該サイクリックアニールすることは約１０サイクルから４０サイクルの間繰り返され、それぞれのサイクルは約１分から１０分の間継続する、項目１に記載の方法。
【００２０】
（項目７）  
上記ゲルマニウム層の上に誘電体材料の層を上記堆積することは、約３０ｎｍの厚さを有するシリコン窒化物の層を堆積することを含む、項目１に記載の方法。
【００２１】
（項目８）  
シリコン基板上にゲルマニウム膜を製造する方法であって、
シリコン基板を準備することと、
第１のゲルマニウム膜を堆積し、該シリコン基板上に連続したゲルマニウム膜を形成することと、
該シリコン基板およびその上の該第１のゲルマニウム膜を第１のアニールプロセスでアニールし、該第１のゲルマニウム膜を緩和することと、
該第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、
該ゲルマニウム層をパターニングおよびエッチングすることと、
該ゲルマニウム層の上に約３０ｎｍの厚さを有するシリコン窒化物の層を堆積することと、
該ゲルマニウム層およびシリコン窒化物をその上に有する該シリコン基板をサイクリックアニールすることと、
該シリコン基板およびゲルマニウム膜を含むデバイスを完成することと、
を包含する、方法。
【００２２】
（項目９）  
第１のゲルマニウム膜を上記堆積することに先立って、上記シリコン基板上にシリコンのバッファ層を堆積することを含む、項目８に記載の方法。
【００２３】
（項目１０）  
第１のゲルマニウム膜を上記堆積することは、約２５０℃から３００℃の間の温度でのゲルマニウム膜のＣＶＤを含む、項目８に記載の方法。
【００２４】
（項目１１）  
上記シリコン基板およびその上の上記ゲルマニウム膜を第１のアニールプロセスで上記アニールすることは、該シリコン基板およびその上の該ゲルマニウム膜を約７００℃の温度でアニールすることを含む、項目８に記載の方法。
【００２５】
（項目１２）  
上記シリコン基板上に第１のゲルマニウム膜を上記堆積することは、ＣＶＤによって約１０ｎｍから２００ｎｍの間の厚さにゲルマニウムを堆積することを含み、上記第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積することは、ＣＶＤによって約５００ｎｍから５μｍの間の厚さにゲルマニウムを堆積することを含む、項目８に記載の方法。
【００２６】
（項目１３）  
上記ゲルマニウム層およびシリコン窒化物をその上に有する上記シリコン基板を上記サイクリックアニールすることは、約８４０℃から９００℃の間の第１の温度でアニールすることと、交代して約７５０℃から８４０℃の間の第２の温度でアニールすることを含み、上記サイクリックアニールすることは約１０サイクルから４０サイクルの間繰り返され、それぞれのサイクルは約１分から１０分の間継続する、項目８に記載の方法。
【００２７】
（項目１４）  
シリコン基板上にゲルマニウム膜を製造する方法であって、
シリコン基板を準備することと、
第１のゲルマニウム膜を堆積し、該シリコン基板上に連続したゲルマニウム膜を形成することと、
該シリコン基板およびその上の該第１のゲルマニウム膜を第１のアニールプロセスでアニールし、該ゲルマニウム膜を緩和することと、
該第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、
該ゲルマニウム層をパターニングおよびエッチングすることと、
該ゲルマニウム層の上に約３０ｎｍの厚さを有するシリコン窒化物の層を堆積することと、
該ゲルマニウム層およびシリコン窒化物をその上に有する該シリコン基板をサイクリックアニールすることであって、約８４０℃から９００℃の間の第１の温度でアニールすることと、交代して約７５０℃から８４０℃の間の第２の温度でアニールすることを含み、該サイクリックアニールすることは約１０サイクルから４０サイクルの間繰り返され、それぞれのサイクルは約１分から１０分の間継続する、サイクリックアニールすることと、
該シリコン基板およびゲルマニウム膜を含むデバイスを完成することと、
を包含する、方法。
【００２８】
（項目１５）  
第１のゲルマニウム膜を上記堆積することに先立って、上記シリコン基板上にシリコンのバッファ層を堆積することを含む、項目１４に記載の方法。
【００２９】
（項目１６）  
第１のゲルマニウム膜を上記堆積することは、約２５０℃から３００℃の間の温度でのゲルマニウム膜のＣＶＤを含む、項目１４に記載の方法。
【００３０】
（項目１７）  
上記シリコン基板およびその上の上記ゲルマニウム膜を第１のアニールプロセスで上記アニールすることは、該シリコン基板およびその上の該ゲルマニウム膜を約７００℃の温度でアニールすることを含む、項目１４に記載の方法。
【００３１】
（項目１８）  
上記シリコン基板上に連続したゲルマニウム膜を形成するために第１のゲルマニウム膜を上記堆積することは、ＣＶＤによって約１０ｎｍから２００ｎｍの間の厚さにゲルマニウムを堆積することを含み、上記第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積することは、ＣＶＤによって約５００ｎｍから５μｍの間の厚さにゲルマニウムを堆積することを含む、項目１４に記載の方法。
【００３２】
（摘要）
シリコン基板上にゲルマニウム膜を製造する方法は、シリコン基板を準備することと、第１のゲルマニウム膜を堆積し、シリコン基板上に連続したゲルマニウム膜を形成することと、シリコン基板およびその上のゲルマニウム膜を第１のアニールプロセスでアニールし、ゲルマニウム膜を緩和することと、第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成することと、ゲルマニウム層をパターニングおよびエッチングすることと、ゲルマニウム層の上に誘電体材料の層を堆積することと、ゲルマニウム層および誘電体材料をその上に有するシリコン基板をサイクリックアニールすることと、シリコン基板およびゲルマニウム膜を含むデバイスを完成することと、を含む。
【００３３】
本発明に関するこの要約および目的は、本発明の本質の迅速な理解を可能とするために提供される。本発明の好適な実施形態に関する以下の詳細な記載内容を、図面と共に参照することによって、本発明のより十分な理解が得られる。
【発明を実施するための最良の形態】
【００３４】
本発明の方法は、サイクリックアニールのステップの前に、ゲルマニウム膜上に誘電体材料の層を堆積することによって、ゲルマニウム膜の空洞の形成を抑制し、引張り歪みを増進する。シリコン上に欠陥の少ない歪みエピタキシャルゲルマニウムを準備するためのステップは、図１において、概括的に１０として表される。ゲルマニウム堆積のためのシリコンウェーハが、ＤＨＦへの浸漬および急速なリンス／乾燥サイクルによって準備される（１２）。
【００３５】
ゲルマニウム膜のＣＶＤは、２つのステップのプロセスによってなされる。第１のゲルマニウムＣＶＤは、約２５０℃から３００℃の間の低い温度において実施され（１４）、約１０ｎｍから２００ｎｍの間の厚さを有する連続した第１のゲルマニウム膜を形成し、第１のゲルマニウム膜は次いで、約７００℃の温度で第１のアニールステップ（１６）の間にアニールされ、それは連続したゲルマニウム膜を緩和する。ゲルマニウムの第２の層は、第２のゲルマニウムＣＶＤステップ（１８）の間に、約６００℃から８００℃の間の温度で、約５００ｎｍから５μｍの間の厚さに堆積され、すでに緩和された第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積する。第１のゲルマニウム堆積のステップの前に、シリコンのバッファ層が堆積（２０）され得る。
【００３６】
これ以降ではゲルマニウム層として参照される、第１および第２のゲルマニウム膜の複合物（ｃｏｍｂｉｎａｔｉｏｎ）は、フォトレジストによって覆われ、標準の光リソグラフィおよびエッチングの手法を使用してパターニングおよびエッチングされ（２２）、ゲルマニウムデバイスの構造を規定する。サイクリックアニールプロセスの前に、構造をエッチングすることが望ましい。前述したように、前出のＬｕａｎ他によれば、シリコンの上のゲルマニウムのより小さいメサが、大きなゲルマニウムメサよりも、より低いらせん状転位密度を示した。
【００３７】
絶縁体材料の層、すなわち誘電体層が堆積される（２４）。初期には、約５０ｎｍから５００ｎｍの間の厚さを有する、テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化物（オキサン（ｏｘａｎｅ）またはＴＥＯＳ）の層が絶縁材料として使用されたが、しかしながら、ＣＶＤ酸化物、ＣＶＤ窒化物、またはＰＥＣＶＤ，スパッタリング、蒸着、ＭＯＣＶＤ，ＡＬＣＶＤ、その他によって形成される膜、などの他の誘電体膜が、現時点においては本発明の方法の中で使用され得、後に記載されるように、シリコン窒化物が絶縁体材料として最良の選択であると認められる。
【００３８】
ゲルマニウム層はアルゴン雰囲気の中でサイクリックアニールされ（２６）、任意の欠陥をＧｅ／Ｓｉ界面の近傍の領域に移動させる。サイクリックアニールの高温側の温度は約８４０℃から９００℃の間であり、サイクリックアニールの低温側の温度は約７５０℃から８４０℃の間である。サイクルの数は約１０からと４０の間であり、それぞれのサイクルは約１分から１０分の間の時間長さを有する。ゲルマニウム層の中に許容されない欠陥の形成を阻止するために、温度は重要である。同様に重要なパラメータである誘電体層の存在が、本発明の方法のアニールステップの間にゲルマニウムの蒸発を防止する。
【００３９】
ＣＭＯＳデバイスの製造、またはＩＲ光検出器の製造のプロセスを完了する（２８）ために、追加のステップが必要である。完了のためのステップは、誘電体層の除去、ゲルマニウム堆積の前のイオン注入および活性化、サイクリックアニールの後のドープドシリコン、ＳｉＧｅ、またはゲルマニウム層の注入または堆積、誘電体の堆積およびエッチング、およびメタライゼーション、を含む。本発明の方法は、欠陥の少ない歪みエピタキシャルゲルマニウム−オン−シリコン層の形成を指向するために、当業者にとって周知であるこれらの他のステップは、ここでは詳細には記載されない。
【００４０】
より高い温度またはより小さい形態（ｆｅａｔｕｒｅ）においては一層厳しくなる、ゲルマニウム膜のサイクリックアニールに付随する表面粗さの問題が指摘されている。実例が図２〜図４のＳＥＭ顕微鏡写真に示されている。図２は、５００ｎｍ厚さのゲルマニウム膜が、ゲルマニウム膜をアルゴンアニール雰囲気に面してアニールされた後に検出された、表面のくぼみ（ｐｉｔ）３０を表す。これは表１のサンプル３である。これらの表面空洞の形成の理由を理解するために一連の実験が行われ、その結果は表１に示されており、それは個々のゲルマニウムのサンプルおよびサイクリックアニール条件を表す。
【００４１】
５００ｎｍ厚さのゲルマニウム膜を有するサンプルが、シリコンの支持ウェーハ上に置かれ、ゲルマニウムの表面はシリコンウェーハに面するか、または上向きにアルゴン雰囲気に面して置かれた。サイクリックアニールの後の表面は、ゲルマニウムの表面がシリコンウェーハに面したか、否かによって非常に異なった。サンプル♯１および♯２はゲルマニウムの表面が下向きにシリコン表面に面してアニールされ、空洞は検出されなかった。サンプル♯３はゲルマニウム表面が上向きにアルゴン雰囲気に面してアニールされ、深刻な空洞の形成が明らかとなった。これを図２および図３に示す。
【００４２】
【表１】
2006344937.tif 000003
サイクリックアニールの実験の後に、ＲＴＡアニール用チャンバの上に付着（ｃｏａｔｉｎｇ）が認められた。ゲルマニウム表面の空洞は、ゲルマニウム表面からの「サーマルエッチング」または蒸発によって生じた可能性がある。ゲルマニウム表面がシリコンウェーハに面して置かれたときには、サーマルエッチングは深刻ではなかった。
【００４３】
この説明を確認するために、サイクリックアニールの前にサンプル４、５、６および７の上にＴＥＯＳの層が堆積された。サイクリックアニールの結果は、「サーマルエッチング」理論と一致した。図４は、９００℃の温度で５分間および７８０℃の温度で５分間のサイクリックアニールされたサンプル５を表す。アニール温度が相対的に高いにもかかわらず、空洞は検出されなかった。それ故に、ＴＥＯＳ層はサイクリックアニールの間のゲルマニウム膜の蒸発を阻止した。
【００４４】
より高い温度においては、図５に示されるように、異なる外観が観察された。これはゲルマニウム膜の融解および再結晶によるものと見られる。温度はサンプルの表面に接触した熱伝対によって測定され、膜の実際の温度は９２０℃よりもわずかに高い可能性があるが、それはゲルマニウムの融点９３７℃に非常に近い温度である。
【００４５】
図６は、３つの異なるサイクリックアニールを経た後の、０．５マイクロメートル（ｈａｌｆ−ｍｉｃｒｏｎ）のゲルマニウム膜の、（００４）ＸＲＤデータを表す。それぞれのサンプルはまた図７に示すように、（２２４）エリアマップで分析された。サイクリックアニールの後のゲルマニウム濃度および引張り歪み（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）が表２に与えられている。引張り歪みは０．２５％から０．４０％までの範囲内にあった。この歪みは、前出のＣａｎｎｏｎ他およびＬｉｕ他の参考文献において報告された値よりも、大層大きい。これはシリコンとゲルマニウムとの間の熱膨張係数の差の結果として、およびサイクリックアニールの間の２７０ｎｍ厚さのＴＥＯＳ膜の効果によるものとして考えられる。ＴＥＯＳ膜はＸＲＤ測定の前に除去された。
【００４６】
【表２】
2006344937.tif 000004
ゲルマニウム膜のサイクリックアニールに起因する表面粗さの問題、およびその解決方法が、以上に記載されている。表面粗さの問題は、より高い温度またはより小さい形態においては、より深刻となる。ゲルマニウムの上を覆うＴＥＯＳのキャップを形成することによって粗さの問題を解決するものの、その一方ではＴＥＯＳのキャップの影響が他の問題をもたらした。キャップ層のないときには、より小さな形態ほどサイクリックアニールの間に空洞の形成をより生じやすい。しかしながら、ＴＥＯＳキャップ層のあるときには、図８に示すように、９００℃でのアニールの後の表面は滑らかなままである。これは小さな形態にエッチングされ、約９００℃から７８０℃の間で２０サイクルのサイクリックアニールされた５００ｎｍゲルマニウム膜を表し、それぞれのサイクルは９００℃で約５分間および７８０℃で約５分間継続した。ゲルマニウムがエッチングされた後に、表面は約２７０ｎｍのＴＥＯＳによって覆われた。
【００４７】
サイクリックアニールされたサンプルのＳＩＭＳ分析の後に、予想外の好ましくない現象が明らかとなった。図９は、ゲルマニウムの堆積したままの膜のＳＩＭＳプロフィールを表し、図１０は、約９００℃から７８０℃の間で２０サイクルの、サイクリックアニールの後のＳＩＭＳプロフィールを表す。２つの現象が明らかである。（１）ゲルマニウム膜の中に高い酸素含有量が存在する。（２）ゲルマニウム膜の中へのシリコンの拡散が存在する。これらの現象は両方ともに好ましくなく、ゲルマニウム膜がＩＲ用途に満足に使用され得る以前に解決される必要がある。
【００４８】
ゲルマニウム膜の中の酸素の供給源を決定するために、ＴＥＯＳキャップを有する、および有しないゲルマニウム膜を有するウェーハに対してサイクリックアニールが実施された。図１１は、約２７０ｎｍのＴＥＯＳによってコーティングされ、８６０℃および７４０℃で５サイクルの間アニールされたゲルマニウム膜を示し、それぞれのサイクルは約８６０℃で約５分間および約７４０℃で約５分間のアニールを含む。図１２は、ＴＥＯＳのコーティングを有さずに、８６０℃および７４０℃で５サイクルの間アニールされたゲルマニウム膜を示し、それぞれのサイクルは約８６０℃で約５分間および約７４０℃で約５分間のアニールを含む。その結果は、ＴＥＯＳ膜が酸素の供給源であったことを明瞭に示す。
【００４９】
指摘したとおり、またゲルマニウム膜の中への重大なシリコンの拡散が存在した。追加的なＳＩＭＳ作業の結果、ゲルマニウムの中のシリコンの原子比率が約２０％であると決定された。この問題もまた、本発明の方法のゲルマニウム膜がＩＲ用途に適合する以前に、解決を要する。
【００５０】
酸素拡散の供給源を排除しシリコンの拡散を減らすための試みの中で、ＴＥＯＳキャップ層を用いずに極めて短い時間長さのアニールを使用してゲルマニウムをアニールする試みにおいて、ＴＥＯＳ層が除去されサイクリックアニールの時間長さが短縮された。この短時間アニールの後にゲルマニウムの表面が滑らかなままである場合には、ゲルマニウム膜を覆う必要はなくなる。しかしながら、キャップ層なしでの短時間、すなわち３０秒から６０秒の、約９００℃から８００℃の間の１０サイクルのアニールの後に、空洞は認められなかったものの、表面は非常に粗いものであった。
【００５１】
上に記述したような酸素の供給源を排除し、キャップ層を提供するために、サイクリックアニールの前にＰＥＣＶＤによって堆積された薄い、すなわち、約３０ｎｍのシリコン窒化物の層を有するゲルマニウム膜が製造され試験された。薄い窒化物の層はサイクリックアニールの後の表面粗さを防止するうえで満足なものであることがわかった。これは図１４に示され、ＴＥＯＳの処理およびサイクリックアニールの後に得られた粗い表面と比較して、その表面は滑らかなままであった。シリコン窒化物の使用に対する追加的な利点は、薄い窒化物層は熱いリン酸浴（ｐｈｏｓｐｈｏｒｉｃ  ｂａｔｈ）、すなわち約１６０℃から１７０℃の間で約１０分間、によって容易に除去され得ることである。約１０分間の長時間試験は、図１４に示すように、ゲルマニウムの厚さは変化せず、表面は滑らかなままであることを示した。図１４は、約３０ｎｍのシリコン窒化物によってコーティングされ、約８８０℃と７６０℃との間でサイクリックアニールされた１μｍのゲルマニウム膜を表し、８８０℃の温度は約１分間、および７６０℃の温度は約２分間、合計１０サイクルの間維持された。膜は次いで、ゲルマニウムを損なわずに、シリコン窒化物の層を除去するために、約１０分間熱いリン酸の中でエッチングされた。
【００５２】
サイクリックアニールおよびシリコン窒化物キャップの除去の後のゲルマニウム膜のＸＲＤが図１５に表されており、それは、（１）リン酸エッチングの後にゲルマニウムの
明らかな損失は見られないこと、およびより重要な（２）ゲルマニウム膜の中へのシリコンの有意な拡散は存在しないこと、を示した。
【００５３】
図１６および図１７にそれぞれ示されるように、ＴＥＯＳ層が使用されるときおよび薄いシリコン窒化物のコーティングが使用されるときの、ゲルマニウムの中へのシリコンの拡散の違いを見ることは、驚くべきことである。図１６は、ＴＥＯＳによって覆われ、約９００℃と７８０℃との間で２０サイクルのサイクリックアニールされたゲルマニウム層のＳＩＭＳである。ゲルマニウムの中のシリコンの原子比率は、アニールの後に、＞２０％である。図１７は、薄いシリコン窒化物層によって覆われ、約９００℃と７８０℃との間で２０サイクルのサイクリックアニールされたゲルマニウム層のＳＩＭＳである。ゲルマニウムの中のシリコンの原子比率は、アニールの後に＜１％である。ＴＥＯＳコーティングを有する場合には、シリコンの拡散は実質的な、すなわち２０％を超えるが、しかしながら、薄いシリコン窒化物の場合には、大部分の領域でアニールの後のシリコン濃度は１％未満である。このような違いの理由は直ちには明らかではないが、（１）拡散のシンクとして働く可能性のある膜の酸素含有量、および（２）それが実質的であるときには、シリコンの拡散に影響を及ぼすＴＥＯＳからの応力、と関連づけられる可能性がある。このように、メカニズムの如何によらず、薄いシリコン窒化物のコーティングが、高い酸素濃度および実質的なシリコン拡散の問題を解決する。いずれの場合にもゲルマニウムの表面は滑らかさを維持する。
【００５４】
サイクリックアニールは、応力によって誘起される転位の移動によって、ＧａＡｓ／Ｓｉのらせん状転位の密度を減らし得ることが公知であり、Ｇｅ／Ｓｉ基板での改善が報告されている。しかしながら、深刻な粗さおよびＳｉ−Ｇｅ相互拡散が知られており、それはＩＲデバイスの製造の進歩に影響を与える。以前に指摘したとおり、薄い窒化物コーティングは厳しいアニールの後においても滑らかな表面を提供し、広範囲のＳｉ／Ｇｅ相互拡散を促進しない。シリコン窒化物の層は、Ｇｅ表面に影響することなく、熱いリン酸の中で選択的に除去され得る。かくして、本発明の方法は他のシリコン上の半導体デバイスの製造に使用され得る。
【００５５】
このように、シリコン上に欠陥の少ない歪みエピタキシャルゲルマニウム層を形成する方法が開示された。添付の請求項の中で規定される発明の範囲内で、そのさらなる変更および修正がなされ得ることが、認識される。
【図面の簡単な説明】
【００５６】
【図１】本発明の方法のブロックダイヤグラムである。
【図２】５００ｎｍ厚さのゲルマニウム膜が、ゲルマニウム膜の面をアルゴン雰囲気の中に向けてアニールされた後の、表面のくぼみを表す。
【図３】表１のサンプル♯３のノマルスキー顕微鏡写真を表す。
【図４】表１のサンプル♯５のノマルスキー顕微鏡写真を表す。
【図５】表１のサンプル♯７のノマルスキー顕微鏡写真を表す。
【図６】異なる数のアニールサイクルを有するゲルマニウム膜のＸＲＤ（００４）スキャンを表す。
【図７】表１のサンプル♯１の（２２４）エリアマップを表す。
【図８】ＴＥＯＳによって覆われた、サイクリックアニ−ルの後の、ゲルマニウム膜を表す。
【図９】堆積されたままのゲルマニウム膜のＳＩＭＳプロフィールである。
【図１０】本発明の方法に従ったサイクリックアニールの後の、ゲルマニウム膜のＳＩＭＳプロフィールである。
【図１１】サイクリックアニールの後のＴＥＯＳのキャップを伴う、ゲルマニウム膜のＳＩＭＳプロフィールである。
【図１２】ＴＥＯＳのキャップの提供を伴わない、サイクリックアニール後のゲルマニウム膜のＳＩＭＳプロフィールである。
【図１３】短いサイクルアニールの後の、任意のキャップを伴わない、ゲルマニウム膜の表面の外観を表す。
【図１４】サイクリックアニールの間にシリコン窒化物層の提供を受け、シリコン窒化物層を除去した後の、１μｍ厚さのゲルマニウム膜を表す。
【図１５】図１４のゲルマニウム膜のＸＲＤを表す。
【図１６】ＴＥＯＳのキャップを伴う、ゲルマニウム膜のＳＩＭＳである。
【図１７】シリコン窒化物のキャップを伴う、ゲルマニウム膜のＳＩＭＳである。
【符号の説明】
【００５７】
１２、１４、１６、１８、２０、２２、２４、２６、２８  シリコン上に欠陥の少ない歪みエピタキシャルゲルマニウムを準備するための各ステップ
３０  くぼみ
【図１】
2006344937.tif 000005
【図３】
2006344937.tif 000006
【図５】
2006344937.tif 000007
【図６】
2006344937.tif 000008
【図７】
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【図８】
2006344937.tif 000010
【図９】
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【図１０】
2006344937.tif 000012
【図１１】
2006344937.tif 000013
【図１２】
2006344937.tif 000014
【図１５】
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【図１６】
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【図１７】
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【図２】
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【図４】
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【図１３】
2006344937.tif 000020
【図１４】
2006344937.tif 000021