(57)【要約】【課題】  容量値の高いキャパシタを含む半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、  その表面に凹部１２を有する半導体層１０と、  前記半導体層１０の上方に設けられた絶縁層２０と、  前記絶縁層２０の上方に設けられた電極３０と、を含む。【選択図】      図２
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【特許請求の範囲】
【請求項１】
その表面に凹部を有する半導体層と、
前記半導体層の上方に設けられた絶縁膜と、
前記絶縁膜の上方に設けられた電極と、を含む、半導体装置。
【請求項２】
請求項１において、
前記凹部の上端は、角がない形状である、半導体装置。
【請求項３】
請求項１または２において、
前記凹部の上端は、丸みを帯びた形状である、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記半導体層は、シリコン層であり、
前記絶縁膜は、酸化シリコン層である、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記凹部の内面に設けられる該絶縁膜の膜厚は、前記半導体層の表面に設けられる該絶縁膜の膜厚と比して小さい、半導体装置。
【請求項６】
（ａ）半導体層を準備すること、
（ｂ）前記半導体層の表面に凹部を形成すること、
（ｃ）前記半導体層の上方に絶縁膜を形成すること、
（ｄ）前記絶縁膜の上方に電極を形成すること、を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記（ｂ）は、
前記半導体層の上方で、前記凹部を形成したい領域以外にマスク層を形成した後、ウエットエッチングすること、を含む、半導体装置の製造方法。
【請求項８】
請求項６または７において、
前記（ｃ）の絶縁膜の形成は、熱酸化法により行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳプロセスによる製造される電源回路、特に昇圧回路においては、高容量値のキャパシタが求められている。これは、その電源回路にとって、負荷となる後段の回路に高い電流を流さなくてはならないためである。高容量値のキャパシタを得るための技術の１つとして、特開平２００３―２３１４５号公報に記載の技術を挙げることができる。特開２００３―２３１４５号公報には、高容量値を得るために、ゲート絶縁層として高い比誘電率の金属酸化膜からなる絶縁層を用いる技術が開示されている。高い比誘電率を有する材料としては、アルミニウム酸化膜やハフニウム酸化膜などが例示される。
【特許文献１】特開２００３−２３１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述のような高い比誘電率の絶縁膜をＣＭＯＳプロセスで形成する場合には、ＣＶＤ法などにより形成することとなるが、膜質の良好な膜を形成するのがしばしば困難である。そのため、ＣＭＯＳプロセスで形成することができ、高い容量値を有するキャパシタの開発が望まれている。
【０００４】
本発明の目的は、容量値の高いキャパシタを含む半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、
その表面に凹部を有する半導体層と、
前記半導体層の上方に設けられた絶縁膜と、
前記絶縁膜の上方に設けられた電極と、を含む。
【０００６】
本発明の半導体装置によれば、同じレイアウト面積を有し、その表面が平坦である半導体層の上に設けられたキャパシタと比して、半導体層に設けられた凹部の分、半導体層の表面積を増加させることができる。そのため、レイアウト面積を増大させることなく、容量値の大きい半導体装置を提供することができる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明の半導体装置は、さらに、下記の態様を取ることができる。
【０００９】
（Ａ）本発明の半導体装置において、前記凹部の上端は、角がない形状であることができる。
【００１０】
（Ｂ）本発明の半導体装置において、前記凹部の上端は、丸みを帯びた形状であることができる。
【００１１】
この態様によれば、凹部の上端に角がない形状または上端が丸みを帯びた形状をしていることで電界の集中を抑制することができる。たとえば、凹部の上端に角がある形状の場合、角の上の絶縁膜は、電界の集中により絶縁破壊され、リーク電流を発生させることがあるが、本態様によれば、そのような問題を回避することができる。
【００１２】
（Ｃ）本発明の半導体装置において、前記半導体層は、シリコン層であり、
前記絶縁膜は、酸化シリコン層であることができる。
【００１３】
この態様によれば、本発明にかかるキャパシタと、各種ＭＯＳトランジスタとを同一の半導体層に混載する際、ＭＯＳトランジスタの形成プロセスのみで、本実施の形態にかかる半導体装置を製造できるという利点がある。
【００１４】
（Ｄ）本発明の半導体装置において、前記凹部の内面に設けられる該絶縁膜の膜厚は、前記半導体層の表面に設けられる該絶縁膜の膜厚と比して小さいことができる。
【００１５】
この態様では、半導体層の上方に設けられる絶縁膜のうち、凹部の内面に設けられている絶縁膜の膜厚は小さい。絶縁膜の小さい箇所では、その分容量値が大きくなるため、均一な膜厚の絶縁膜を有するキャパシタと比して、さらに、高容量値のキャパシタを有する半導体装置を提供することができる。
【００１６】
本発明の半導体装置の製造方法は、
（ａ）半導体層を準備すること、
（ｂ）前記半導体層の表面に凹部を形成すること、
（ｃ）前記半導体層の上方に絶縁膜を形成すること、
（ｄ）前記絶縁膜の上方に電極を形成すること、を含む。
【００１７】
本発明の半導体装置の製造方法によれば、その表面に凹凸が形成された半導体層の上にキャパシタを形成することができる。この半導体装置によれば、同じレイアウト面積でその表面が平坦である半導体層の上に設けられたキャパシタと比して、容量値の高いキャパシタを提供することができる。
【００１８】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【００１９】
（Ａ）本発明の半導体装置の製造方法において、前記（ｂ）は、
前記半導体層の上方で、前記凹部を形成したい領域以外にマスク層を形成した後、ウエットエッチングすること、を含むことができる。
【００２０】
この態様によれば、凹部を形成する際に、凹部の上端の角をなくすことができる。つまり、凹部の上端は丸みを帯びた形状とすることができる。その結果、電界の集中が抑制された半導体装置を提供することができるのである。さらに、ドライエッチングで行う場合と比して、物理的ダメージが少ないという利点がある。
【００２１】
（Ｂ）本発明の半導体装置の製造方法において、前記（ｃ）の絶縁膜の形成は、熱酸化法により行われることができる。
【００２２】
この態様によれば、熱酸化法により絶縁膜の形成を行うことにより、凹部の内面の半導体層には、露出している半導体層の面と比して熱が伝わりにくく、凹部の内面の半導体層に設けられる、絶縁膜の膜厚を小さくすることができる。その結果、本実施の形態にかかる半導体装置は、絶縁膜が小さい分容量値は大きくなるため、さらなる高容量化が図られた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２４】
１．半導体装置
図１は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、図２（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、図２（Ｂ）は、図１のＩＩ−ＩＩ線に沿った断面図である。
【００２５】
図１，２に示すように、本実施の形態にかかる半導体装置は、その表面に凹部１２を有する半導体層１０と、半導体層１０の上に設けられた絶縁膜２０と、絶縁膜２０の上に設けられた電極３０と、を有する。図１に示すように、半導体層１０の表面に設けられた凹部１２は、ライン状に配置されている。また、本実施の形態の半導体装置は、ＣＭＯＳプロセスで製造されているため（後述の製造方法の項を参照）、絶縁膜２０の外側に、ＭＯＳトランジスタ（図示せず）のソース領域またはドレイン領域と同一の工程で形成される不純物領域４０が設けられている。
【００２６】
図２（Ｂ）に示すように、凹部１２の上端は、角のない形状または丸みを帯びた形状を有することが好ましい。このような態様をとるとき、電界の集中を抑制することができ、絶縁膜の絶縁破壊によるリーク電流を低下させることができる。また、凹部１２は、凹部１２の内面に絶縁膜２０や電極３０を形成した際、これらにより埋め込まれてしまわない程度の開口径を有している。
【００２７】
図２（Ｂ）に示すように、凹部１２の内面に設けられる絶縁膜２０は、半導体層１０の表面上に設けられる絶縁膜２０と比して膜厚が小さい。つまり、絶縁膜２０は、局所的に小さい膜厚を有しているのである。そのため、膜厚の小さい箇所では、それ以外の箇所と比して大きい容量値を有することができる。このように、凹部１２の内面とそれ以外で絶縁膜の膜厚が異なる点については、後述の半導体装置の製造方法の項でさらに説明する。
【００２８】
本実施の形態にかかる半導体装置によれば、同じレイアウト面積を有し、その表面が平坦である半導体層の上に設けられたキャパシタと比して、半導体層１０に設けられた凹部１２の分、半導体層１０の表面積を増加させることができる。そのため、レイアウト面積を増大させることなく、キャパシタの形成面積は増大させることができる。その結果、容量値の大きい半導体装置を提供することができる。
【００２９】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図３〜６を参照しつつ説明する。図３〜６は、本実施の形態にかかる半導体装置の製造工程を模式的に示す図であり、図２（Ｂ）に対応する断面を示す。
【００３０】
（１）図３に示すように、まず、半導体層１０を準備する。半導体層１０としては、単結晶シリコン基板、ゲルマニウム基板および絶縁層上に設けられたシリコン層、ゲルマニウム層、シリコンゲルマニウム層などを用いることができる。ついで、半導体層１０の上であり、凹部（図２（Ｂ）参照）を形成したい領域以外を覆うマスク層Ｍ１を形成する。マスク層Ｍ１としては、たとえば、レジスト層を用いることができる。
【００３１】
（２）次に、図４に示すように、マスク層Ｍ１（図３参照）をマスクとして、半導体層１０のエッチングを行うことで、凹部１２を形成する。このとき、半導体層１０のエッチングは、等方性のエッチング、たとえば、ウエットエッチングで行うことが好ましい。ウエットエッチングで行うことにより、凹部１２の上端を角のない形状とすることができるためである。つまり、凹部１２の上端は、丸みを帯びた形状を有することとなる。この工程で、ウエットエッチングを行う場合には、エッチング液としては、たとえば、５０％ＨＦ溶液と４０％ＮＨ４Ｆ溶液とが、１：３で混合した溶液を用いることができる。また、ウエットエッチングを行う場合には、ドライエッチングを行う場合と比して、物理的なダメージが少ないという利点がある。
【００３２】
また、凹部１２の形成は、上述のウエットエッチングで行う方法に限定されることなく、ドライエッチングとウエットエッチングを組み合わせて行う方法、複数のエッチング液を用いて行う方法などを挙げることができる。前者の方法では、ウエットエッチングを後に行うことで、後者の方法では、エッチングレートの遅いエッチング液を後に用いることで、所望の形状の凹部１２を形成することができる。
【００３３】
（３）次に、図５に示すように、半導体層１０の上に絶縁膜２０を形成する。絶縁膜２０は、熱酸化法により形成されることが好ましい。熱酸化法により絶縁膜２０の形成が行われる場合、半導体層１０の表面が平坦な面でないために、その表面に伝わる熱量は、不均一なものとなる。具体的には、凹部１２の内面では、それ以外の半導体層１０の表面と比して、伝わる熱量が小さくなる。そのため、凹部１２の内面の半導体層１０に設けられる絶縁膜２０は、凹部１２の内面以外に形成される絶縁膜２０と比して膜厚が小さくなる。このように、本実施の形態にかかる半導体装置では、半導体層１０に凹部１２が設けられていることで、ＣＭＯＳプロセス中の１つの熱酸化工程で形成される絶縁膜２０の膜厚を局所的に小さくすることができるのである。その結果、この態様によれば、局所的に膜厚の小さい箇所を有することで、さらなる高容量化が図られた半導体装置を製造することができる。
【００３４】
（４）次に、図６に示すように、絶縁膜２０の上に、電極を形成する。電極の形成は、たとえば、ポリシリコン層などの導電層を形成した後、パターニングすることで行われる。ポリシリコン層は、パターニングすることで形成される。
【００３５】
（５）次に、図１、図２（Ａ）に参照されるように、電極３０の外側の半導体層１０に、所定の導電型の不純物を導入して、不純物領域４０を形成する。以上の工程で本実施の形態にかかる半導体装置を製造することができる。
【００３６】
本実施の形態の半導体装置の製造方法によれば、その表面に凹部１２が形成された半導体層１０の上にキャパシタを形成することができる。この半導体装置によれば、同じレイアウト面積でその表面が平坦である半導体層の上に設けられたキャパシタと比して、容量値の高いキャパシタを有する半導体装置を提供することができる。
【００３７】
本実施の形態にかかる半導体装置は、凹部１２のパターンによっては、同じレイアウト面積であっても、凹部１２が設けられていない半導体層１０に設けられたキャパシタと比して、その容量を２〜３倍に増加させることができる。そのため、特に、高い電流を供給する電源回路などに好適に用いることができる。
【００３８】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態にかかる半導体装置を模式的に示す平面図。
【図２】（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図である。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００４０】
１０…半導体層、  １２…凹部、  ２０…絶縁膜、  ３０…電極、  ４０…不純物領域
【図１】
2006245412.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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