(57)【要約】【課題】  メモリ装置のパワーノイズを防止する直列ウェークアップ回路を提供する。【解決手段】  ビットラインが複数個のブロックに区分され、分離された複数個のブロックのうち以前ブロックのウェークアップが完了した後、以前ブロックのビットライン電圧をフィードバックして、次のブロックにウェークアップを進める直列チェーン方式を利用するウェークアップ回路。本発明によれば、ウェークアップ遅延変動を検出してピーク電流を調節でき、パワーノイズを顕著に減らすことができる。【選択図】      図５
2006012403.tif 000002
【特許請求の範囲】
【請求項１】
一つのワードラインに連結される複数個のメモリセルのビットライン対を、遅延チェーン構造を介してプリチャージするメモリ装置のウェークアップ回路において、
複数個のメモリブロックに対応する複数個の前記ビットライン対と、
スリープモードのメモリ装置をアクティブモードに進入させるために、前記ビットライン対をプリチャージする制御信号を出力するウェークアップ制御信号出力部と、
前記複数個のメモリブロック単位で、前記ウェークアップ制御部から出力される制御信号及び以前メモリブロックのビットライン対がウェークアップ動作を行えば、次のメモリブロックのビットライン対に前記制御信号を印加する複数個のプリチャージ遅延部と、を含むことを特徴とするウェークアップ回路。
【請求項２】
前記ウェークアップ制御信号出力部から出力された制御信号は、前記プリチャージ遅延部を介して複数のメモリブロック別に順次にビットライン対に出力されることを特徴とする請求項１に記載のウェークアップ回路。
【請求項３】
前記ウェークアップ回路は、前記制御信号を前記ビットラインに連結するための連結部と、前記ビットライン対をプリチャージするためのプリチャージ回路とをさらに含み、
前記連結部は、前記制御信号及びプリチャージ信号に対してＮＡＮＤ動作を行うＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を遅延させて前記ビットライン対に出力する連結遅延部と、を含むことを特徴とする請求項１に記載のウェークアップ回路。
【請求項４】
前記連結遅延部は、複数個のインバータで構成されることを特徴とする請求項３に記載のウェークアップ回路。
【請求項５】
前記連結遅延部から出力された制御信号は、電源電圧を前記ビットライン対に伝達するためのプリチャージスイッチ部に連結されることを特徴とする請求項４に記載のウェークアップ回路。
【請求項６】
前記プリチャージ遅延部は、
前記プリチャージ遅延部の出力信号に応答して、前記ビットライン対の信号を第１ノードに伝達するための第１スイッチと、
以前ブロックの制御信号と前記第１ノードの信号とをＮＡＮＤ演算して、第２ノードに出力するＮＡＮＤゲートと、
前記第２ノードの信号に応答して、電源電圧ＶＤＤを前記第１ノードに伝達するための第２スイッチと、
前記第２ノードの信号を反転させて、次のブロックに、前記プリチャージ遅延部の出力信号として前記制御信号を伝送するためのインバータと、を含むことを特徴とする請求項１に記載のウェークアップ回路。
【請求項７】
前記第１及び第２スイッチは、ＰＭＯＳトランジスタであることを特徴とする請求項６に記載のウェークアップ回路。
【請求項８】
前記メモリ装置は、ＳＲＡＭ装置であることを特徴とする請求項１に記載のウェークアップ回路。
【請求項９】
一つのワードラインに連結される複数個のメモリセルと、
前記複数個のメモリセルに連結され、複数個のメモリブロックに区分される複数個のビットライン対と、
スリープモードのメモリ装置をアクティブモードに進入させるために、前記ビットライン対をプリチャージする制御信号を出力するウェークアップ制御信号出力部と、
前記複数個のメモリブロック単位で、前記ウェークアップ制御部から出力される制御信号及び以前メモリブロックのビットライン対がウェークアップ動作を行えば、次のメモリブロックのビットライン対に前記制御信号を順次に印加する複数個のチェーン構造を持つプリチャージ遅延部と、を含むことを特徴とするメモリ装置。
【請求項１０】
前記メモリ装置は、前記制御信号を前記ビットラインに連結するための連結部と、前記ビットライン対をプリチャージするためのプリチャージ回路とをさらに含み、
前記連結部は、前記制御信号及びプリチャージ信号に対してＮＡＮＤ動作を行うＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を遅延させて、前記ビットライン対に出力する連結遅延部と、を含むことを特徴とする請求項９に記載のメモリ装置。
【請求項１１】
前記連結遅延部は、複数個のインバータで構成されることを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記連結遅延部から出力された制御信号は、電源電圧を前記ビットライン対に伝達するためのプリチャージスイッチ部に連結されることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
前記プリチャージ遅延部は、
前記プリチャージ遅延部の出力信号に応答して、前記ビットライン対の信号を第１ノードに伝達するための第１スイッチと、
以前ブロックの制御信号と前記第１ノードの信号とをＮＡＮＤ演算して、第２ノードに出力するＮＡＮＤゲートと、
前記第２ノードの信号に応答して、電源電圧ＶＤＤを前記第１ノードに伝達するための第２スイッチと、
前記第２ノードの信号を反転させて、次のブロックに、前記プリチャージ遅延部の出力信号として前記制御信号を伝送するためのインバータと、を含むことを特徴とする請求項９に記載のメモリ装置。
【請求項１４】
前記第１及び第２スイッチは、ＰＭＯＳトランジスタであることを特徴とする請求項１３に記載のメモリ装置。
【請求項１５】
前記メモリ装置は、ＳＲＡＭ装置であることを特徴とする請求項９に記載のメモリ装置。
【請求項１６】
一つのワードラインに連結される複数個のメモリセルのビットライン対をスリープモードからアクティブモードにウェークアップさせるメモリ装置のウェークアップ方法において、
ウェークアップ制御信号を出力する段階と、
複数個のメモリブロックで構成された複数個の前記ビットライン対のうち、所定メモリブロックに対応するビットライン対をプリチャージする段階と、
前記所定メモリブロックのビットライン対がウェークアップ動作を行うかどうかを判断する段階と、
前記所定メモリブロックのビットライン対がウェークアップ動作を行えば、前記ウェークアップ制御信号を次のメモリブロックのビットライン対に伝達する段階と、を含むことを特徴とするウェークアップ方法。
【請求項１７】
前記判断段階は、
前記ウェークアップ制御信号に応答して、前記所定メモリブロックに対応するビットライン対のプリチャージ電圧を、所定の制御信号遅延部にフィードバックする段階と、
前記制御信号遅延部で、前記所定メモリブロックのビットライン対のプリチャージ電圧及び前記ウェークアップ制御信号を論理演算して出力する段階と、を含むことを特徴とする請求項１６に記載のウェークアップ方法。
【請求項１８】
前記メモリ装置は、ＳＲＡＭ装置であることを特徴とする請求項１６に記載のウェークアップ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、具体的には、スリープモードからアクティブモードに転換させるためのメモリ装置のウェークアップ方法及びウェークアップ回路に関する。
【背景技術】
【０００２】
半導体メモリ装置では、電源でのノイズ結果による誤動作を防止することが非常に重要である。半導体メモリ装置が動作する時、その動作によってノイズを発生させる原因は種々あるが、そのうち代表的な原因は、ある回路でディスチャージされた部分を同時にプリチャージする瞬間に発生するピーク電流に起因するものである。
特に、メモリセルアレイ内で、ビットセル、すなわち、メモリセルのデータをビットライン対を介して判読する構造で大きなピーク電流が発生する可能性が非常に高い。
【０００３】
最近の携帯用製品群に使われるメモリの最大問題は、漏れ電流を減らすことである。そのために、多くのアーキテクチャが適用されており、このようなアーキテクチャのうち、メモリ装置をスリープモードに転換して、電源電圧パワーオフを通じて漏れ電流を減らす方法が広く使われる。この時、メモリ装置がスリープモードからアクティブモードに進入するウェークアップ動作時、相当な量のピーク電流が発生する。この時に発生するピーク電流は、パワーラインの抵抗によりＩＲ−ｄｒｏｐを誘発して、メモリセルに供給される電源電圧ＶＤＤが立ち下がる。また、最悪の場合、電源電圧ＶＤＤがメモリセルのリテンション電圧以下に立ち下がって、メモリセルのデータを損傷させる恐れもある。
【０００４】
図１及び図２は、従来のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリ装置のウェークアップ回路を示した図である。
少ない漏れ電流ＳＲＡＭを実現するために適用する方法のうちの一つである電源電圧パワーオフ構造では、ウェークアップ動作時、スリープモードであるＳＲＡＭをスタンドバイ状態にするために、ウェークアップ動作により、ＳＲＡＭのあらゆるビットラインをＶＳＳまたはΔＶのレベルからＶＤＤにプリチャージする。そして、この時に発生するピーク電流により、相当量のＩＲ−ｄｒｏｐが発生する。
【０００５】
図１に示した回路構造では、ウェークアップ動作時、あらゆるカラムに該当するプリチャージ回路１０が同時に動作する。しかし、図１に示すように、制御信号ＳＣが印加される場合、制御信号ラインに連結されたあらゆるプリチャージ回路１０が同時に動作を開始すれば、プリチャージ回路１０に連結されたあらゆるビットライン対が同時にＶＤＤにプリチャージされ、これによって、メモリに供給される電源電圧ＶＤＤが立ち下がる。すなわち、これによって発生するＩＲ−ｄｒｏｐにより、ＳＲＡＭビットセルのデータが損傷する状況が発生する。
【０００６】
図２は、図１に示した回路の問題点を解決するためにピーク電流を分散する構造を示す。図２に示したメモリ装置回路では、メモリセルに連結された複数個のビットライン対を、複数個のブロック２＿１，２＿２，…，２＿ｎに区分する。そして、ピーク電流を分散させる効果を得るために、複数個に分散されたブロックごとに複数個のインバータチェーン２６を備える。
【０００７】
ウェークアップ制御ライン２４を介して入力された制御信号ＳＣは、先ず第１ブロック２＿１内のビットライン対をプリチャージする。すなわち、制御信号がインバータ遅延部２６で遅延される間、第１ブロック２＿１内のプリチャージ回路２０に入力されて、プリチャージ回路に連結されたビットラインを電源電圧にプリチャージし、インバータ遅延部２６を通過した制御信号ＳＣ１が第２ブロック２＿２内のプリチャージ回路２２に入力されて、プリチャージ回路に連結されたビットラインを、電源電圧にプリチャージする。そして、次のインバータ遅延部２８を通過した制御信号ＳＣ２は、次のブロック内のビットライン対をプリチャージする。
【０００８】
インバータで構成された遅延チェーン２６は、分離された複数のブロックのうち、以前ブロックが十分にウェークアップされたかどうかを判断せず、次のブロックのウェークアップ動作を進める。したがって、適切にピーク電流を分散させるのに限界がある。また、メモリセルのデータを保存するために、インバータの数を増加させて遅延回路２６の遅延時間を延ばせば、不要なウェークアップタイミングマージンにより、タイミングの浪費を招来する恐れがある。
【０００９】
図３は、図２に示したウェークアップ回路の制御信号のタイミング図である。制御信号ＳＣは、ウェークアップ制御信号出力部（図示せず）から出力された制御信号を表わし、制御信号ＳＣ１は、図２のインバータ遅延部２６を通過して制御信号ＳＣより遅延時間ｄだけ遅延された信号を示し、制御信号ＳＣ２は、図２のインバータ遅延部２８を通過して制御信号ＳＣ１より遅延時間ｄだけ遅延された信号を示す。
図３に示すように、複数個のインバータ遅延部は、ビットラインのウェークアップ如何に関係なく入力された制御信号を、一定の遅延時間ｄだけ遅延させる。
【００１０】
図４は、図２に示した回路を利用したウェークアップモード時に発生する電源電圧の変化を示すグラフである。
図４を参照すると、図２に示した一定の遅延時間を持つインバータ遅延部を使用すれば、以前ブロックのビットラインが十分にウェークアップされる前に、次のブロックのビットラインのウェークアップが開始されるために、ＩＲ−ｄｒｏｐが発生し、図４に示すように、電源電圧ＶＤＤが相当量立ち下がることが分かる。一方、インバータ数を増加させてインバータ遅延部での遅延時間を延ばせば、不要なウェークアップタイミングが延びるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、複数個に分離されたブロックのうち以前ブロックのウェークアップが完了した後に、次のブロックをウェークアップできる直列連結方式のウェークアップ回路を提供することである。また、前述した従来のインバータ方式のチェーンを利用するのに比して回路面積を減らしうるウェークアップ回路を提供することである。また、メモリ装置のウェークアップ動作にだけ影響を及ぼし、他の正常な動作の動作スピードには全く影響を及ぼさないウェークアップ装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、一つのワードラインに連結される複数個のメモリセルのビットライン対を、遅延チェーン構造を介してプリチャージするメモリ装置のウェークアップ回路に関する。ウェークアップ回路は、複数個のメモリブロックに対応する複数個の前記ビットライン対と、スリープモードのメモリ装置をアクティブモードに進入させるために、前記ビットライン対をプリチャージする制御信号を出力するウェークアップ制御信号出力部と、前記複数個のメモリブロック単位で、前記ウェークアップ制御部から出力される制御信号及び以前メモリブロックのビットライン対がウェークアップ動作を行えば、次のメモリブロックのビットライン対に前記制御信号を印加する複数個のプリチャージ遅延部と、を含む。
【００１３】
一実施形態で、前記ウェークアップ制御信号出力部から出力された制御信号は、前記プリチャージ遅延部を介して複数のメモリブロック別に順次にビットライン対に出力される。
他の実施形態で、前記ウェークアップ回路は、前記制御信号を前記ビットラインに連結するための連結部、及び前記ビットライン対をプリチャージするためのプリチャージ回路をさらに含み、前記連結部は、前記制御信号及びプリチャージ信号に対してＮＡＮＤ動作を行うＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力を遅延させて前記ビットライン対に出力する連結遅延部と、を含む。
【００１４】
さらに他の実施形態で、前記連結遅延部は、複数個のインバータで構成される。
さらに他の実施形態で、前記連結遅延部から出力された制御信号は、電源電圧を前記ビットライン対に伝達するためのプリチャージスイッチ部に連結される。
さらに他の実施形態で、前記プリチャージ遅延部は、前記プリチャージ遅延部の出力信号に応答して、前記ビットライン対の信号を第１ノードに伝達するための第１スイッチと、以前ブロックの制御信号と前記第１ノードの信号とをＮＡＮＤ演算して、第２ノードに出力するＮＡＮＤゲートと、前記第２ノードの信号に応答して、電源電圧ＶＤＤを前記第１ノードに伝達するための第２スイッチと、前記第２ノードの信号を反転させて、次のブロックに、前記プリチャージ遅延部の出力信号として前記制御信号を伝送するためのインバータと、を含む。
さらに他の実施形態で、前記第１及び第２スイッチは、ＰＭＯＳトランジスタである。
さらに他の実施形態で、前記メモリ装置は、ＳＲＡＭ装置である。
【００１５】
本発明の他の特徴によれば、メモリ装置は、一つのワードラインに連結される複数個のメモリセルと、前記複数個のメモリセルに連結され、複数個のメモリブロックに区分される複数個のビットライン対と、スリープモードのメモリ装置をアクティブモードに進入させるために、前記ビットライン対をプリチャージする制御信号を出力するウェークアップ制御信号出力部と、前記複数個のメモリブロック単位で、前記ウェークアップ制御部から出力される制御信号及び以前メモリブロックのビットライン対がウェークアップ動作を行えば、次のメモリブロックのビットライン対に前記制御信号を順次に印加する複数個のチェーン構造を持つプリチャージ遅延部と、を含む。
【００１６】
一実施形態で、前記メモリ装置は、前記制御信号を前記ビットラインに連結するための連結部、及び前記ビットライン対をプリチャージするためのプリチャージ回路をさらに含み、前記連結部は、前記制御信号及びプリチャージ信号に対してＮＡＮＤ動作を行うＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力を遅延させて、前記ビットライン対に出力する連結遅延部と、を含む。
他の実施形態で、前記連結遅延部は、複数個のインバータで構成される。
【００１７】
さらに他の実施形態で、前記連結遅延部から出力された制御信号は、電源電圧を前記ビットライン対に伝達するためのプリチャージスイッチ部に連結される。
さらに他の実施形態で、前記プリチャージ遅延部は、前記プリチャージ遅延部の出力信号に応答して、前記ビットライン対の信号を第１ノードに伝達するための第１スイッチと、以前ブロックの制御信号と前記第１ノードの信号とをＮＡＮＤ演算して、第２ノードに出力するＮＡＮＤゲートと、前記第２ノードの信号に応答して、電源電圧ＶＤＤを前記第１ノードに伝達するための第２スイッチと、前記第２ノードの信号を反転させて、次のブロックに、前記プリチャージ遅延部の出力信号として前記制御信号を伝送するためのインバータと、を含む。
さらに他の実施形態で、前記第１及び第２スイッチは、ＰＭＯＳトランジスタである。
さらに他の実施形態で、前記メモリ装置は、ＳＲＡＭ装置である。
【００１８】
本発明のさらに他の特徴によれば、本発明は、一つのワードラインに連結される複数個のメモリセルのビットライン対をスリープモードからアクティブモードにウェークアップさせるメモリ装置のウェークアップ方法に関する。前記方法は、ウェークアップ制御信号を出力する段階と、複数個のメモリブロックで構成された複数個の前記ビットライン対のうち、所定メモリブロックに対応するビットライン対をプリチャージする段階と、前記所定メモリブロックのビットライン対がウェークアップ動作を行うかどうかを判断する段階と、前記所定メモリブロックのビットライン対がウェークアップ動作を行えば、前記ウェークアップ制御信号を次のメモリブロックのビットライン対に伝達する段階と、を含む。
【００１９】
一実施形態で、前記判断段階は、前記ウェークアップ制御信号に応答して、前記所定メモリブロックに対応するビットライン対のプリチャージ電圧を、所定の制御信号遅延部にフィードバックする段階と、前記制御信号遅延部で、前記所定メモリブロックのビットライン対のプリチャージ電圧及び前記ウェークアップ制御信号を論理演算して出力する段階と、を含む。
他の実施形態で、前記メモリ装置は、ＳＲＡＭ装置である。
【００２０】
本発明と本発明の動作性の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【発明の効果】
【００２１】
本発明によるウェークアップ回路は、ウェークアップ制御信号の伝達を、以前ブロックのビットラインをフィードバックして利用することによって、ピーク電流を調節できる。また、ピーク電流の調節によって電源電圧の変動が顕著に低減し、これによって、パワーノイズが減少してメモリセルのデータを正常的に保存できる。
【発明を実施するための最良の形態】
【００２２】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
本発明では、前述した問題を解決するために、複数個に分離されたブロックのうち、以前ブロックのウェークアップが完了した後に、次のブロックをウェークアップできる直列連結方式のウェークアップ回路を提供する。また、前述した従来のインバータ方式のチェーンを利用するのに比べて回路面積を減らすことができ、ＮＡＮＤフィードバック構造の入力において以前ブロックのビットラインを利用することによって、プロセスによるウェークアップ遅延変動を検出することによって、ピーク電流を調節するウェークアップ回路を提供する。また、メモリ装置のウェークアップ動作にのみ影響を及ぼし、他の正常的な動作の動作スピードには全く影響を及ぼさないように構成されている。
【００２３】
図５は、本発明によるＳＲＡＭのウェークアップ回路を示す回路図である。
図５を参照すると、ＳＲＡＭウェークアップ回路は、一つのワードラインに連結される複数個のメモリセルのビットライン対を、遅延チェーン構造を介してプリチャージする構造を持つ。そのために、ウェークアップ回路は、複数個のブロック３＿１，…，３＿ｎ−１，３＿ｎに区分される複数個の前記ビットライン対ＢＬ、／ＢＬ、ウェークアップ制御信号出力部（図示せず）、連結部３６、プリチャージ回路３０、及びプリチャージ遅延部３２を含む。
【００２４】
ウェークアップ制御信号出力部は、スリープモードのメモリ装置をアクティブモードに進入させるために、ビットライン対ＢＬ、／ＢＬをプリチャージする制御信号ＳＣを出力する。連結部３６は、制御信号ＳＣ、ＳＣ１をビットラインに伝達する機能を行う。プリチャージ回路３０は、制御信号ＳＣ、ＳＣ１の入力を受けて、ビットライン対ＢＬ、／ＢＬをプリチャージする機能を行う。そして、プリチャージ遅延部３２は、複数個のブロック単位で、ウェークアップ制御部から出力される制御信号及び以前ブロックのビットライン対がウェークアップされたかどうかを判断して、次のブロックのビットライン対に制御信号を印加する機能を行う。
【００２５】
プリチャージ回路３０及び連結部３６の回路構成及び機能は、一般的なＳＲＡＭでの回路と同一であるため、具体的な説明は省略する。
プリチャージ遅延部３２は、プリチャージ遅延部の出力信号３９に応答して、ビットライン対の信号ｓｂｉｔを第１ノード３７に伝達するための第１スイッチ４１、以前ブロック３＿１の制御信号ＳＣと第１ノード３７の信号とをＮＡＮＤ演算して、第２ノード３８に出力するＮＡＮＤゲート４３、第２ノード３８の信号に応答して電源電圧ＶＤＤを第１ノード３７に伝達するための第２スイッチ４２、及び第２ノード３８の信号を反転させて、次のブロック３＿２に制御信号ＳＣ１を伝送するためのインバータ４４を含む。
この時、第１スイッチ及び前記第２スイッチは、ＰＭＯＳトランジスタで構成され、ゲートに入力される信号がローレベルである時にターンオンされる。
【００２６】
図５を参照して、本発明によるウェークアップ回路の動作を説明すれば、まず、ＳＲＡＭメモリ装置がスリープモードにある場合には、モード制御信号ＳＣ，ＳＣ１，…，ＳＣｎはローレベルＬを維持する。それにより、第２ノード３８はハイレベルＨとなって、第２スイッチ４２はターンオフ状態を維持する。そして、第１スイッチ４１は、制御信号ＳＣ１がローレベルＬであるために、ターンオン状態を維持する。一方、ＳＲＡＭがアクティブモードからスリープモードに転換する場合、制御信号は、プリチャージ遅延部３２により一定の遅延時間ｔ１で順次にローレベルに遷移する。
【００２７】
ＳＲＡＭメモリ装置がスリープモードからアクティブモードに転換するウェークアップモードの場合、制御信号ＳＣはハイレベルＨに遷移する。そして、ハイレベルの制御信号ＳＣは、プリチャージ回路３０に伝えられて、第１ブロック３＿１内のビットライン対ＢＬ、／ＢＬをプリチャージする。したがって、ビットラインでプリチャージ遅延部３２に入力される信号ｓｂｉｔは、プリチャージ動作によりハイレベルに遷移される。
【００２８】
また、インバータ４４の出力信号ＳＣ１はローレベルであるために、第１スイッチ４１はターンオン状態である。したがって、ビットラインでのフィードバック信号ｓｂｉｔが第１ノード３７に伝えられ、ＮＡＮＤゲート４３の出力はローレベルになる。したがって、ＮＡＮＤゲート４３の出力ノードである第２ノード３８の電位がローであるために、第２スイッチ４２がターンオンされ、第１ノード３７には電源電圧ＶＤＤが供給される。そして、インバータ４４の出力信号ＳＣ１はハイレベルになり、次のブロックのビットライン対をプリチャージする。
【００２９】
一方、以前ブロックのビットライン対が十分にプリチャージされていなければ、ビットラインからプリチャージ遅延部３２にフィードバックされる信号ｓｂｉｔはローレベルであるために、ＮＡＮＤゲート４３の出力はハイレベルであり、プリチャージ遅延部３２の出力制御信号ＳＣ１は、そのままローレベルＬを維持する。したがって、以前ブロックのビットライン対が十分にプリチャージされていなければ、次のブロック以上のブロック内のビットライン対を制御する制御信号は、ローレベルを維持してウェークアップが進まない。
【００３０】
したがって、以前ブロック内のビットライン対が十分にウェークアップされて初めて、前記ビットライン対のフィードバック信号ｓｂｉｔにより、プリチャージ遅延部３２が制御信号を次のブロックに伝達する。
下の表１には、スリープモード及びウェークアップモードの場合、各信号及びスイッチの動作を示す。
【００３１】
【表１】
2006012403.tif 000003
【００３２】
すなわち、図５で、制御信号ＳＣの入力によりウェークアップ動作が発生すれば、ピーク電流を減らすために分離された複数のブロックのうち、第１ブロックのあらゆるカラムは、ΔＶからＶＤＤレベルに立ち上がる。この時。ビットライン電圧ｓｂｉｔは、カラムに沿ってＶＤＤレベルによって立ち上がり、ＮＡＮＤゲートを介して次のブロックの制御信号ＳＣ１を発生させる。このような動作を反復して、分離された複数のブロックが順次にウェークアップされ、分散されたウェークアップ電流によりパワーノイズを最小化できる。
【００３３】
一方、ここで、第１スイッチ（ＭＰ１）４１は、ウェークアップ時にビットライン電圧（ｓｂｉｔ）４０の状態を伝達する役割を行うと同時に、ダイナミック（記録／判読）動作でビットライン電圧ｓｂｉｔの影響を受けないようにするために用いられており、第２スイッチ（ＭＰ２）４２は、第１スイッチ４１がカットオフされた場合、ＮＡＮＤゲートの入力レベルを維持するために用いられている。ＮＡＮＤゲートのトランジスタサイジングを通じてロジックしきい値を高めることによって、以前ブロックのウェークアップ動作が十分に発生した以後に、次のブロックが動作するように設定できる。
【００３４】
図６は、図５に示したウェークアップ回路の制御信号のタイミング図である。各制御信号ＳＣ、ＳＣ１、ＳＣ２、及びＳＣｎは、直列に連結されたプリチャージ遅延部を順次に通過した信号を表わし、それぞれ、第１ブロックのビットライン、第２ブロックのビットライン、第３ブロックのビットライン及び第ｎブロックのビットラインを制御する。
【００３５】
ＳＲＡＭが、アクティブモードからスリープモードに転換する時は、各制御信号はプリチャージ遅延部での所定遅延時間ｔ１だけ遅延されて出力される。そして、ＳＲＡＭがスリープモードからアクティブモードに転換されるウェークアップモードでは、各制御信号は、以前ブロックのビットラインが十分にウェークアップされる時間（図６でのｔ２またはｔ３）だけ遅延されて出力される。遅延時間ｔ２及びｔ３は、ブロック内のビットラインが十分にウェークアップされる時間であって、各ブロック別に少しずつ相異なる。
【００３６】
図７は、図５に示した本発明による回路を利用したウェークアップモード時に発生する電源電圧の変化を示すグラフである。
図７を参照すると、各制御信号は、以前ブロックのビットラインが十分にウェークアップされた後、ウェークアップされた電圧をフィードバックして次の制御信号が発生するために、分散されたウェークアップ電流によってＩＲ−ｄｒｏｐが最小化されることが分かる。したがって、図７に示すように、電源電圧ＶＤＤの立ち下りが図４に比べて顕著に減少していることが分かる。
【００３７】
図８は、本発明によるＳＲＡＭのウェークアップ方法を示すフローチャートである。
まず、スリープモードにあるＳＲＡＭがホストやその他の外部刺激によりアクティブモードに転換するＳＲＡＭのウェークアップを指示する（段階８００）。それにより、ウェークアップ制御信号ＳＣが伝送され（段階８０２）、第１ブロック内のあらゆるビットラインをプリチャージする（段階８０４）。そして、プリチャージ遅延部では、フィードバックされた前記ブロック内のビットライン電圧が所定電圧以上に立ち上がったかどうかを判断する（段階８０６）。もし、ビットライン電圧が十分にプリチャージされていなければ、次のブロックに制御信号を伝達せず、前記所定ブロック内のビットラインが十分にウェークアップされるのを待つ。
【００３８】
ビットライン電圧が十分にウェークアップされて所定電圧以上になれば、プリチャージ遅延部のＮＡＮＤゲートは、入力されたウェークアップ制御信号を出力する（段階８０８）。そして、このブロックが最後のブロックであるかどうかを判断して（段階８１０）、最後のブロックであれば、ウェークアップを終了し、最後のブロックでなければ、プリチャージ遅延部は、次のブロックにウェークアップ制御信号を伝達する（段階８１２）。そして、再び次のブロック内のあらゆるビットラインをプリチャージする（段階８０４）。
【００３９】
すなわち、本発明によるＳＲＡＭのウェークアップ回路を利用すれば、図２に示した従来のインバータチェーンを利用することよりオーバーヘッドを減らすことができ、ＮＡＮＤフィードバック構造の入力において、以前ブロックのビットラインを利用することによって、プロセスによるウェークアップ遅延変動を追跡してピーク電流を調節できる。また、本発明によるウェークアップ回路を利用すれば、ウェークアップ動作にのみ影響を及ぼし、他の正常的な動作のスピードには全く影響を及ぼさない効果を達成できる。
【００４０】
本発明は、図面に図示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められなければならない。
【産業上の利用可能性】
【００４１】
本発明は、メモリ装置のパワーノイズを防止する直列ウェークアップ回路の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００４２】
【図１】従来のＳＲＡＭメモリ装置のウェークアップ回路を示す図である。
【図２】従来のＳＲＡＭメモリ装置のウェークアップ回路を示す図である。
【図３】図２に示したウェークアップ回路の制御信号のタイミング図である。
【図４】図２に示した回路を利用したウェークアップモード時に発生する電源電圧の変化を示すグラフである。
【図５】本発明によるＳＲＡＭのウェークアップ回路を示す回路図である。
【図６】図５に示したウェークアップ回路の制御信号のタイミング図である。
【図７】図５に示した本発明による回路を利用したウェークアップモード時に発生する電源電圧の変化を示すグラフである。
【図８】本発明によるＳＲＡＭのウェークアップ方法を示すフローチャートである。
【符号の説明】
【００４３】
３０  プリチャージ回路
３２  プリチャージ遅延部
３６  連結部
３７  第１ノード
３８  第２ノード
３９  プリチャージ遅延部の出力信号
４０  ｓｂｉｔ
４１  第１スイッチ（ＭＰ１）
４２  第２スイッチ（ＭＰ２）
４３  ＮＡＮＤゲート
４４  インバータ
ＢＬ、／ＢＬ  ビットライン対
Ｈ  ハイレベル
Ｌ  ローレベル
ｓｂｉｔ  ビットライン対の信号
ＳＣ、ＳＣ１…ＳＣｎ  モード制御信号
ｔ１  遅延時間
【図１】
2006012403.tif 000004
【図２】
2006012403.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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