(57)【要約】【課題】黒挿入駆動において要求される様々な垂直走査速度を得る。【解決手段】  ゲート線駆動回路は、第１クロック信号に応答して第１スタート信号をシフトする階調表示用シフトレジスタ１０と、第１クロック信号に同期した第２クロック信号に応答して第２スタート信号をシフトする黒挿入用シフトレジスタ１１と、階調表示用シフトレジスタ１０に保持される第１スタート信号の位置によって選択されるゲート線Ｙに対して第１出力イネーブル信号の制御により駆動信号を出力し、さらに黒挿入用シフトレジスタ１１に保持される第２スタート信号の位置によって選択されるゲート線に対して第２出力イネーブル信号の制御により駆動信号を出力する出力回路１２とを備える。【選択図】図２
2006047847.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルにおいて略マトリクス状に配置される複数のＯＣＢ液晶画素の行に沿って配置され各々対応行の液晶画素に接続される複数のスイッチング素子を制御する複数のゲート線を駆動するゲート線駆動回路であって、第１クロック信号に応答して第１スタート信号をシフトする階調表示用シフトレジスタと、第１クロック信号に同期した第２クロック信号に応答して第２スタート信号をシフトする黒挿入用シフトレジスタと、前記階調表示用シフトレジスタに保持される第１スタート信号の位置によって選択されるゲート線に対して第１出力イネーブル信号の制御により駆動信号を出力し、さらに前記黒挿入用シフトレジスタに保持される第２スタート信号の位置によって選択されるゲート線に対して第２出力イネーブル信号の制御により駆動信号を出力する出力回路とを備えることを特徴とするゲート線駆動回路。
【請求項２】
前記出力回路は各々前記階調表示用シフトレジスタから階調表示用に得られる対応ゲート線の選択信号を第１出力イネーブル信号の制御により出力する複数の第１ＡＮＤゲート回路、各々前記黒挿入用シフトレジスタから前記黒挿入用に得られる対応ゲート線の選択信号を第２出力イネーブル信号の制御により出力する複数の第２ＡＮＤゲート回路、各々前記複数の第１ＡＮＤゲート回路の１個および前記複数の第２ＡＮＤゲート回路の１個から入力される対応ゲート線の選択信号を出力する複数のＯＲゲート回路、および前記複数のＯＲゲート回路の各々から出力される選択信号をレベルシフトすることにより前記駆動信号に変換するレベルシフタを含むことを特徴とする請求項１に記載のゲート線駆動回路。
【請求項３】
前記複数のＯＲゲート回路の各々はゲート線全選択信号を対応ゲート線の選択信号として前記レベルシフタに入力するように構成されることを特徴とする請求項２に記載のゲート線駆動回路。
【請求項４】
前記階調表示用シフトレジスタおよび前記黒挿入用シフトレジスタは双方向シフトレジスタであることを特徴とする請求項１に記載のゲート線駆動回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＯＣＢ(Optically Compensated Birefringence）モードの液晶表示パネルに適用されるゲート線駆動回路に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。
【０００３】
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、およびこの表示パネルを制御する表示パネル制御回路を有する。液晶表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造である。
【０００４】
アレイ基板は略マトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線、複数の画素電極の列に沿って配置される複数のソース線、複数のゲート線および複数のソース線の交差位置近傍に配置される複数のスイッチング素子を有する。各スイッチング素子は例えば薄膜トランジスタ（ＴＦＴ）からなり、１ゲート線が駆動されたときに導通して１ソース線の電位を１画素電極に印加する。対向基板には、アレイ基板に配置された複数の画素電極に対向するように共通電極が設けられる。一対の画素電極および共通電極は液晶層の画素領域と共に画素を構成し、画素領域において液晶分子配列を画素電極および共通電極間の電界によって制御する。表示パネル制御回路は複数のゲート線を駆動するゲートドライバ、複数のソース線を駆動するソースドライバ、およびこれらゲートドライバおよびソースドライバの動作タイミングを制御するコントローラ等を含む。  
液晶表示装置が主に動画を表示するテレビ受信機用である場合、液晶分子が良好な応答性を示すＯＣＢモードの液晶表示パネルが一般的に用いられている（特許文献１を参照）。この液晶表示パネルでは、ＯＣＢ液晶が画素電極および共通電極上で互いに平行にラビングされた配向膜によって電源投入前においてほとんどねているスプレー配向になる。液晶表示パネルは、電源投入に伴う初期化処理で印加する比較的強い電界によりこれらＯＣＢ液晶をスプレー配向からベンド配向に転移させてから表示動作を行う。
【０００５】
ＯＣＢ液晶が電源投入前にスプレー配向となる理由は、スプレー配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。このようなＯＣＢ液晶は一旦ベンド配向に転移しても、スプレー配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレー配向に逆転移してしまうという性質を有する。スプレー配向では、視野角特性がベンド配向に対して大きく異なることから表示異常となる。
【０００６】
従来、ベンド配向からスプレー配向への逆転移を防止するため、例えば１フレームの画像を表示するフレーム期間の一部で大きな電圧をＯＣＢ液晶に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。ちなみに、この黒挿入駆動は、動画表示において観察者の視覚に生じる網膜残像の影響で低下する視認性を輝度の離散的な疑似インパルス応答によって改善することにもなる。
【０００７】
黒挿入用画素電圧および階調表示用画素電圧は、１フレーム期間、すなわち１垂直走査期間（Ｖ）において全ての液晶画素に行単位に印加される。ここで、階調表示用画素電圧の保持期間に対する黒挿入用画素電圧の保持期間の割合が黒挿入率となる。各ゲート線を１水平走査期間の半分、すなわちＨ／２期間だけ黒挿入用に駆動し、さらにＨ／２期間だけ階調表示用に駆動する場合には、垂直走査速度が黒挿入を行わない場合に対して２倍速になる。また、黒挿入用画素電圧は全画素について共通の値であるため、例えば２ゲート線を１組として一緒に駆動することもできる。各組の２ゲート線を黒挿入用に２Ｈ／３期間だけ一緒に駆動し、各々２Ｈ／３期間ずつ４Ｈ／３期間だけ階調表示用に順次駆動する場合には、垂直走査速度が黒挿入を行わない場合に対して１．５倍速になる。
【特許文献１】特開２００２−２０２４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の黒挿入駆動は、例えばクロック信号に応答してスタート信号をシフトするシフトレジスタとこのシフトレジスタに保持されたスタート信号によって黒挿入用および階調表示用に選択されるゲート線に対して駆動信号を出力する出力回路をゲート線駆動回路として含むゲートドライバを用いて行われている。この出力回路では、３隣接ゲート線に対する駆動信号の出力が独立な３個の出力イネーブル信号により制御される。
【０００９】
ゲート線駆動回路には、図１０に示すようにパネルサイズに依存して異なる垂直走査速度が要求される。また、この垂直走査速度は、１垂直走査期間（Ｖ）中の水平走査期間（Ｈ）数に対して黒挿入率の刻みを実用的な値に維持して達成されなくてはならない。一般に映像信号は、画像データに加えて、垂直同期のために１Ｈ間隔で並ぶ複数の水平同期パルスからなるバックポーチ（ＢＰ）を含む。ゲートドライバは通常バックポーチの全Ｈ数の一部を利用して１．２５倍速、１．５倍速、２倍速のような垂直走査速度を達成することになる。
【００１０】
しかし、上述のゲート線駆動回路は例えば１５．１〜３２インチの大型ＷＸＧＡ表示パネルで要求される１．２５倍速の垂直走査速度で黒挿入駆動を行えない構造である。また、上述のゲート線駆動回路は７〜９インチの中型ＷＶＧＡ表示パネルで要求される１．５倍速または２倍速の垂直走査速度で黒挿入駆動を行う場合に６の奇数倍または３の奇数倍というＨ数を１Ｖ中に必要とするが、バックポーチの全Ｈ数はパネルサイズが小さくなるほど少なく設定されるため、中型ＷＶＧＡ表示パネルで６の奇数倍または３の奇数倍というＨ数を確保することが厳しい。２．２インチの小型ＶＧＡ表示パネルでは、この確保が全く困難である。また、黒挿入率の刻み、すなわち１Ｖ中のＨ数に対する黒挿入のＨ間隔は２％を越えると実用的でなくなる。
【００１１】
本発明の目的は、黒挿入駆動において要求される様々な垂直走査速度を得ることができるゲート線駆動回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明によれば、表示パネルにおいて略マトリクス状に配置される複数のＯＣＢ液晶画素の行に沿って配置され各々対応行の液晶画素に接続される複数のスイッチング素子を制御する複数のゲート線を駆動するゲート線駆動回路であって、第１クロック信号に応答して第１スタート信号をシフトする階調表示用シフトレジスタと、第１クロック信号に同期した第２クロック信号に応答して第２スタート信号をシフトする黒挿入用シフトレジスタと、階調表示用シフトレジスタに保持される第１スタート信号の位置によって選択されるゲート線に対して第１出力イネーブル信号の制御により駆動信号を出力し、さらに黒挿入用シフトレジスタに保持される第２スタート信号の位置によって選択されるゲート線に対して第２出力イネーブル信号の制御により駆動信号を出力する出力回路とを備えるゲート線駆動回路が提供される。
【発明の効果】
【００１３】
このゲート線駆動回路では、階調表示用シフトレジスタおよび黒挿入用シフトレジスタが独立に設けられ、出力回路が第１スタート信号の位置によって選択されたゲート線に対して第１出力イネーブル信号の制御により駆動信号を出力し、第２スタート信号の位置によって選択されたゲート線に対して第２出力イネーブル信号の制御により駆動信号を出力する。このような構成では、第１および第２スタート信号、第１および第２クロック信号、並びに第１および第２出力イネーブル信号を組み合わせて、所定数のゲート線を黒挿入用に一緒に駆動し、さらに所定数のゲート線を順次階調表示用に駆動することができる。例えば１ゲート線を１Ｈ（水平走査期間）／２期間だけ黒挿入用に駆動し、さらに１ゲート線を１Ｈ／２期間だけ階調表示用に駆動する動作を繰り返せば、２倍速の垂直走査速度を得ることができる。また、２ゲート線を２Ｈ／３期間だけ黒挿入用に一緒に駆動し、さらに２ゲート線を各々２Ｈ／３期間ずつ４Ｈ／３期間だけ階調表示用に順次駆動する動作を繰り返せば、１．５倍速の垂直走査速度を得ることができる。加えて、４ゲート線を４Ｈ／５期間だけ黒挿入用に一緒に駆動し、さらに４本のゲート線を各々４Ｈ／５期間ずつ
１６Ｈ／５期間だけ階調表示用に順次駆動する動作を繰り返せば、１．２５倍速の垂直走査速度を得ることができる。ゲート線駆動回路は、このようにして黒挿入駆動において要求される様々な垂直走査速度を得ることができる。
【００１４】
また、垂直走査速度が中型および小型表示パネルで要求される１．５倍速または２倍速のとき、それぞれ２の奇数倍のＨ数、１の奇数倍のＨ数が１Ｖ（垂直走査期間）中に必要になるが、このＨ数は中型および小型表示パネルで容易に確保することができる。また、垂直走査速度が大型表示パネルで要求される１．２５倍速のとき、４の奇数倍のＨ数が１Ｖ中に必要となるが、このＨ数も大型表示パネルで容易に確保することができる。従って、黒挿入率の刻みを様々なパネルサイズについて低減して実用的な値にすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置の回路構成を概略的に示す。液晶表示装置は液晶表示パネルＤＰ、および表示パネルＤＰに接続される表示パネル制御回路ＣＮＴを備える。液晶表示パネルＤＰは一対の電極基板であるアレイ基板１および対向基板２間に液晶層３を挟持した構造である。液晶層３は例えばノーマリホワイトの表示動作のために予めスプレー配向からベンド配向に転移されベンド配向からスプレー配向への逆転移が周期的に印加される黒挿入用の電圧により阻止されるＯＣＢ液晶を液晶材料として含む。表示パネル制御回路ＣＮＴはアレイ基板１および対向基板２から液晶層３に印加される液晶駆動電圧により液晶表示パネルＤＰの透過率を制御する。スプレー配向からベンド配向への転移は電源投入時に表示パネル制御回路ＣＮＴにより行われる所定の初期化処理で比較的大きな電界をＯＣＢ液晶に印加することにより得られる。
【００１６】
アレイ基板１は、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの行に沿って複数のゲート線Ｙ（Ｙ１〜Ｙｍ）に平行に配置される複数の補助容量線Ｃ（Ｃ１〜Ｃｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、並びにこれらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置され各々対応ゲート線Ｙを介して駆動されたときに対応ソース線Ｘおよび対応画素電極ＰＥ間で導通して複数の画素スイッチング素子Ｗを有する。各画素スイッチング素子Ｗは例えば薄膜トランジスタからなり、薄膜トランジスタのゲートがゲート線Ｙに接続され、ソース−ドレインパスがソース線Ｘおよび画素電極ＰＥ間に接続される。
【００１７】
対向基板２は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、互いに平行にラビング処理される配向膜でそれぞれ覆われ、画素電極ＰＥおよび共通電極ＣＥからの電界に対応した液晶分子配列に制御される液晶層３の画素領域と共にＯＣＢ液晶画素ＰＸを構成する。
【００１８】
また、複数のＯＣＢ液晶画素ＰＸは各々画素電極ＰＥおよび共通電極ＣＥ間に液晶容量ＣＬＣを有する。複数の補助容量線Ｃ１〜Ｃｍは各々対応行の液晶画素の画素電極ＰＥに容量結合して補助容量Ｃｓを構成する。補助容量Ｃｓは画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。
【００１９】
表示パネル制御回路ＣＮＴは、複数のスイッチング素子Ｗを行単位に導通させるように複数のゲート線Ｙ１〜Ｙｍを駆動するゲートドライバＹＤ、各行のスイッチング素子Ｗが対応ゲート線Ｙの駆動によって導通する期間において画素電圧Ｖsを複数のソース線Ｘ１〜Ｘｎにそれぞれ出力するソースドライバＸＤ、外部信号源ＳＳから入力される映像信号VIDEOに含まれる画像データについて例えば黒挿入２倍速変換を行う画像データ変換回路４、およびこの変換結果に対してゲートドライバＹＤおよびソースドライバＸＤの動作タイミング等を制御するコントローラ５を含む。画素電圧Ｖsは共通電極ＣＥのコモン電圧Ｖcomを基準として画素電極ＰＥに印加される電圧であり、例えばライン反転駆動およびフレーム反転駆動（１Ｈ１Ｖ反転駆動）を行うようコモン電圧Ｖcomに対して極性反転される。画像データは全液晶画素ＰＸに対する画素データからなり、１フレーム期間（垂直走査期間Ｖ）毎に更新される。黒挿入２倍速変換では、１行分の入力画素データＤＩが１Ｈ毎に出力画素データＤＯとなる１行分の黒挿入用画素データＢおよび１行分の階調表示用画素データＳに変換される。階調表示用画素データＳは画素データＤＩと同じ階調値であり、黒挿入用画素データＢは黒表示の階調値である。１行分の黒挿入用画素データＢおよび１行分の階調表示用画素データＳの各々はそれぞれＨ／２期間において画像データ変換回路４から直列に出力される。
【００２０】
ゲートドライバＹＤおよびソースドライバＸＤは例えばスイッチング素子Ｗと同一工程で形成される薄膜トランジスタを用いて構成されている。他方、コントローラ５は外部のプリント配線板ＰＣＢ上に配置される。画像データ変換回路４はこのプリント配線板ＰＣＢのさらに外側に配置される。コントローラ５は、上述のように複数のゲート線Ｙを選択的に駆動するための制御信号ＣＴＹおよび、画像データ変換回路４の変換結果として直列に出力される黒挿入用または階調表示用画素データを複数のソース線Ｘにそれぞれ割り当てると共に信号極性を指定する制御信号ＣＴＸ等を発生する。制御信号ＣＴＹはコントローラ５からゲートドライバＹＤに供給され、制御信号ＣＴＸは画像データ変換回路４の変換結果として得られる黒挿入用画素データＢまたは階調表示用画素データＳである画素データＤＯと共にコントローラ５からソースドライバＸＤに供給される。
【００２１】
表示パネル制御回路ＣＮＴはさらに１行分のスイッチング素子Ｗが非導通となるときにこれらスイッチング素子Ｗに対応した行の補助容量線ＣにゲートドライバＹＤを介して印加されこれらスイッチング素子Ｗの寄生容量によって各行の画素ＰＸに生じる画素電圧Ｖsの変動を補償する補償電圧Ｖeを発生する補償電圧発生回路６、および画素データＤＯを画素電圧Ｖsに変換するために用いられる所定数の階調基準電圧ＶＲＥＦを発生する階調基準電圧発生回路７を含む。
【００２２】
ゲートドライバＹＤは制御信号ＣＴＹの制御により各垂直走査期間において黒挿入用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子ＷをＨ／２期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給し、さらに階調表示用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子ＷをＨ／２期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給する。画像データ変換回路４は変換結果の出力画素データＤＯとして得られる１行分の黒挿入用画素データＢおよび１行分の階調表示用画素データＳを交互に出力し、ソースドライバＸＤは上述の階調基準電圧発生回路７から供給される所定数の階調基準電圧ＶＲＥＦを参照してこれら黒挿入用画素データＢおよび階調表示用画素データＳをそれぞれ画素電圧Ｖsに変換し、複数のソース線Ｘ１〜Ｘｎに並列的に出力する。
【００２３】
ゲートドライバＹＤが例えばゲート線Ｙ１を駆動電圧により駆動してゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを導通させると、ソース線Ｘ１〜Ｘｎ上の画素電圧Ｖsがこれら画素スイッチング素子Ｗをそれぞれ介して対応画素電極ＰＥおよび補助容量Ｃｓの一端に供給される。また、ゲートドライバＹＤは補助容量Ｃｓの他端となる補助容量線Ｃ１に補償電圧発生回路６からの補償電圧Ｖeを出力し、ゲート線Ｙ１に接続された全ての画素スイッチング素子ＷをＨ／２期間だけ導通させた直後にこれら画素スイッチング素子Ｗを非導通にする非駆動電圧をゲート線Ｙ１に出力する。補償電圧Ｖeはこれら画素スイッチング素子Ｗが非導通になったときにこれらの寄生容量によって画素電極ＰＥから引き抜かれる電荷を低減して画素電圧Ｖsの変動、すなわち突き抜け電圧ΔＶｐを実質的にキャンセルする。
【００２４】
図２はゲートドライバＹＤのゲート線駆動回路を詳細に示す。ゲート線駆動回路は第１クロック信号ＣＫＡに応答して第１スタート信号ＳＴＨＡをシフトする階調表示用シフトレジスタ１０と、第１クロック信号ＣＫＡに同期した第２クロック信号ＣＫＢに応答して第２スタート信号ＳＴＨＢをシフトする黒挿入用シフトレジスタ１１と、階調表示用シフトレジスタ１０に保持される第１スタート信号ＳＴＨＡのシフト位置によって選択されるゲート線Ｙに対して第１出力イネーブル信号ＯＥＡの制御により駆動信号を出力し、さらに黒挿入用シフトレジスタ１１に保持される第２スタート信号ＳＴＨＢのシフト位置によって選択されるゲート線Ｙに対して第２出力イネーブル信号ＯＥＢの制御により駆動信号を出力する出力回路１２とを備える。ここで、第１クロック信号ＣＫＡ、第１スタート信号ＳＴＨＡ、第２クロック信号ＣＫＢ、第２スタート信号ＳＴＨＢ、第１出力イネーブル信号ＯＥＡ、および第２出力イネーブル信号ＯＥＢはいずれもコントローラ５から供給される制御信号ＣＴＹに含まれる信号である。
【００２５】
階調表示用シフトレジスタ１０および黒挿入用シフトレジスタ１１の各々はゲート線Ｙ１〜Ｙｍにそれぞれ割り当てられ直列に接続されるｍ段のレジスタからなる。第１スタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢはいずれもゲート線Ｙ１に割り当てられた１段目のレジスタに入力される。階調表示用シフトレジスタ１０は１段目のレジスタからｍ段目のレジスタに向かう方向に第１スタート信号ＳＴＨＡをシフトし、黒挿入用シフトレジスタ１１は１段目のレジスタからｍ段目のレジスタに向かう方向に第２スタート信号ＳＴＨＢをシフトする。階調表示用シフトレジスタ１０の全レジスタは各々第１スタート信号ＳＴＨＡを保持した状態で高レベルとなる対応ゲート線Ｙの選択信号を出力する出力端を有する。黒挿入用シフトレジスタ１１の全レジスタは各々第２スタート信号ＳＴＨＢを保持した状態で高レベルとなる対応ゲート線Ｙの選択信号を出力する出力端を有する。
【００２６】
出力回路１２はｍ個のＡＮＤゲート回路１３、ｍ個のＡＮＤゲート回路１４、ｍ個のＯＲゲート回路１５、およびレベルシフタ１６を含む。ｍ個のＡＮＤゲート回路１３は階調表示用シフトレジスタ１０から得られるゲート線Ｙ１〜Ｙｍの選択信号を第１出力イネーブル信号ＯＥＡの制御によりｍ個のＯＲゲート回路１５にそれぞれ出力するように接続される。第１出力イネーブル信号ＯＥＡは高レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して許可し、低レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して禁止する。ｍ個のＡＮＤゲート回路１４は黒挿入用シフトレジスタ１１から得られるゲート線Ｙ１〜Ｙｍの選択信号を第２出力イネーブル信号ＯＥＢの制御によりｍ個のＯＲゲート回路１５にそれぞれ出力するように接続される。第２出力イネーブル信号ＯＥＢは高レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１４に対して許可し、低レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１４に対して禁止する。ｍ個のＯＲゲート回路１５は各々対応ＡＮＤゲート回路１３からの選択信号および対応ＡＮＤゲート回路１４からの選択信号をレベルシフタ１６に入力する。レベルシフタ１６はｍ個のＯＲゲート回路１５からそれぞれ入力される選択信号の電圧をレベルシフトすることにより薄膜トランジスタＷを導通させる駆動信号に変換してそれぞれゲート線Ｙ１からＹｍに出力するように構成される。
【００２７】
ここで、図２に示すゲート線駆動回路の動作について図３，図４，および図５を参照して説明する。図３〜図５では、Ｂが各行の画素ＰＸに共通な黒挿入用画素データを表し、Ｓ１，Ｓ２，Ｓ３，…がそれぞれ１行目，２行目，３行目，…の画素ＰＸに対する階調表示用画素データを表す。＋，−はこれら画素データＢ，Ｓ１，Ｓ２，Ｓ３…が画素電圧Ｖｓに変換されてソースドライバＸＤから出力されるときの信号極性を表す。
【００２８】
図３は２倍速の垂直走査速度で黒挿入駆動を行う場合についてゲート線駆動回路の動作を示す。第１スタート信号ＳＴＨＡはＨ／２期間分のパルス幅で階調表示用シフトレジスタ１０に入力されるパルスであり、第１クロック信号ＣＫＡは１Ｈ期間当たり１個の割合で階調表示用シフトレジスタ１０に入力される１Ｈ周期のパルスである。階調表示用シフトレジスタ１０はこの第１スタート信号ＳＴＨＡを第１クロック信号ＣＫＡに応答してシフトし、１Ｈ期間ずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ｍ個のＡＮＤゲート回路１３は第１イネーブル信号ＯＥＡの制御により、階調表示用シフトレジスタ１０から順次得られる選択信号を１Ｈ期間の後半でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは階調表示用画素データＳ１，Ｓ２，Ｓ３，…の各々を対応水平走査期間Ｈの後半において画素電圧Ｖｓに変換し、これらを１Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応水平走査期間Ｈの後半で駆動される間に１行目，２行目，３行目，…の液晶画素ＰＸに供給される。
【００２９】
他方、第２スタート信号ＳＴＨＢはＨ／２期間分のパルス幅で黒挿入用シフトレジスタ１０に入力されるパルスであり、第２クロック信号ＣＫＢは第１クロック信号ＣＫＡに同期するようにして１Ｈ期間当たり１個の割合で黒挿入用シフトレジスタ１１に入力される１Ｈ周期のパルスである。黒挿入用シフトレジスタ１１はこの第２スタート信号ＳＴＨＢを第２クロック信号ＣＫＢに応答してシフトし、１ラインずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ｍ個のＡＮＤゲート回路１４は第２イネーブル信号ＯＥＢの制御により、黒挿入用シフトレジスタ１１から順次得られる選択信号を１Ｈ期間の前半でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは黒挿入用画素データＢ，Ｂ，Ｂ，…の各々を対応水平走査期間Ｈの前半において画素電圧Ｖｓに変換し、これらを１Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応水平走査期間Ｈの前半で駆動される間に１行目，２行目，３行目，…の液晶画素ＰＸに供給される。図３では、第１スタート信号ＳＴＨＡと第２スタート信号ＳＴＨＢとが比較的短い間隔で入力されているが、実際には階調表示用の電圧保持期間に対する黒挿入用の電圧保持期間の割合が黒挿入率に適合するように離して入力される。また、第２スタート信号ＳＴＨＢは最初の入力時点よりも２Ｈだけ遅れてもう一度入力されることが好ましい。これにより、各ゲート線Ｙが黒挿入用に２回駆動されることになる。従って、Ｈ／２期間という短い期間に対応画素電極ＰＥの電位を黒挿入用の大きな画素電圧Ｖｓまで遷移させることが難しい場合でも、確実に画素電圧Ｖｓを画素電極ＰＥに設定できる。上述の２Ｈの遅れは黒挿入用の画素電圧Ｖｓの極性を揃えるために必要とされる。尚、最終行付近の画素ＰＸに対する黒挿入は例えば図３の左下部分に示すように先行フレームから連続することになる。
【００３０】
また、１．５倍速の垂直走査速度で黒挿入駆動を行う場合には、画像データ変換回路４は外部信号源ＳＳから入力される映像信号VIDEOに含まれる画像データについて黒挿入１．５倍速変換を行うように構成される。さらに、ソースドライバＸＤは２ライン単位反転駆動およびフレーム反転駆動（２Ｈ１Ｖ反転駆動）を行うようコモン電圧Ｖcomに対して極性反転される画素電圧Ｖｓをソース線Ｘ１〜Ｘｎに出力するように構成される。黒挿入１．５倍速変換では、２行分の入力画素データＤＩが２Ｈ期間毎に出力画素データＤＯとなる１行分の黒挿入用画素データＢおよび２行分の階調表示用画素データＳに変換される。階調表示用画素データＳは画素データＤＩと同じ階調値であり、黒挿入用画素データＢは黒表示の階調値である。１行分の黒挿入用画素データＢおよび２行分の階調表示用画素データＳの各々はそれぞれ２Ｈ／３期間において画像データ変換回路４から直列に出力される。
【００３１】
図４は１．５倍速の垂直走査速度で黒挿入駆動を行う場合についてゲート線駆動回路の動作を示す。第１スタート信号ＳＴＨＡは２Ｈ／３期間分のパルス幅で階調表示用シフトレジスタ１０に入力されるパルスであり、第１クロック信号ＣＫＡは２Ｈ当たり２個の割合で階調表示用シフトレジスタ１０に入力される２Ｈ／３周期のパルスである。階調表示用シフトレジスタ１０はこの第１スタート信号ＳＴＨＡを第１クロック信号ＣＫＡに応答してシフトし、２Ｈ／３期間ずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ここで、第１クロック信号ＣＫＡのパルスは２Ｈ期間に含まれる第１番目の２Ｈ／３期間で省略される形式であるため、偶数番目のゲート線Ｙ２，Ｙ４，Ｙ６，…に対する選択信号は後続の２Ｈ期間に含まれる第１番目の２Ｈ／３期間まで長く出力されることになる。これに対し、ｍ個のＡＮＤゲート回路１３は第１イネーブル信号ＯＥＡの制御により、階調表示用シフトレジスタ１０から順次得られる選択信号を対応２Ｈ期間に含まれる第２および第３番目の２Ｈ／３期間でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは階調表示用画素データＳ１，Ｓ２，Ｓ３，…の各々を対応２Ｈ期間に含まれる第２および第３番目の２Ｈ／３期間において画素電圧Ｖｓに変換し、これらを２Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応２Ｈ期間に含まれる第２および第３番目の２Ｈ／３期間で駆動される間に１行目，２行目，３行目，…の液晶画素ＰＸに供給される。
【００３２】
他方、第２スタート信号ＳＴＨＢは２Ｈ期間分のパルス幅で黒挿入用シフトレジスタ１０に入力されるパルスであり、第２クロック信号ＣＫＢは第１クロック信号ＣＫＡに同期するようにして２Ｈ期間当たり２個の割合で黒挿入用シフトレジスタ１１に入力される２Ｈ／３周期のパルスである。黒挿入用シフトレジスタ１１はこの第２スタート信号ＳＴＨＢを第２クロック信号ＣＫＢに応答してシフトし、２ラインずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ｍ個のＡＮＤゲート回路１４は第２イネーブル信号ＯＥＢの制御により、黒挿入用シフトレジスタ１１から順次得られる選択信号を後続２Ｈ期間に含まれる第１番目の２Ｈ／３期間でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは黒挿入用画素データＢ，Ｂ，Ｂ，…の各々を対応２Ｈに含まれる第１番目の２Ｈ／３期間において画素電圧Ｖｓに変換し、これらを２Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応２Ｈ期間の第１番目の２Ｈ／３期間で駆動される間に１行目および２行目，３行目および４行目，５行目および６行目，…の液晶画素ＰＸに供給される。図４でも、第１スタート信号ＳＴＨＡと第２スタート信号ＳＴＨＢとが比較的短い間隔で入力されているが、実際には階調表示用の電圧保持期間に対する黒挿入用の電圧保持期間の割合が黒挿入率に適合するように離して入力される。また、第２スタート信号ＳＴＨＢは最初の入力時点よりも４Ｈだけ遅れてもう一度入力されることが好ましい。これにより、各ゲート線Ｙが黒挿入用に２回駆動されることになる。従って、２Ｈ／３期間という短い期間に対応画素電極ＰＥの電位を黒挿入用の大きな画素電圧Ｖｓまで遷移させることが難しい場合でも、確実に画素電圧Ｖｓを画素電極ＰＥに設定できる。上述の４Ｈの遅れは黒挿入用の画素電圧Ｖｓの極性を揃えるために必要とされる。尚、最終行付近の画素ＰＸに対する黒挿入は例えば図４の左下部分に示すように先行フレームから連続することになる。
【００３３】
また、１．２５倍速の垂直走査速度で黒挿入駆動を行う場合には、画像データ変換回路４は外部信号源ＳＳから入力される映像信号VIDEOに含まれる画像データについて黒挿入１．２５倍速変換を行うように構成され。さらに、ソースドライバＸＤは４ライン単位反転駆動およびフレーム反転駆動（４Ｈ１Ｖ反転駆動）を行うようコモン電圧Ｖcomに対して極性反転される画素電圧Ｖｓをソース線Ｘ１〜Ｘｎに出力するように構成される。黒挿入１．２５倍速変換では、４行分の入力画素データＤＩが４Ｈ期間毎に出力画素データＤＯとなる１行分の黒挿入用画素データＢおよび４行分の階調表示用画素データＳに変換される。階調表示用画素データＳは画素データＤＩと同じ階調値であり、黒挿入用画素データＢは黒表示の階調値である。１行分の黒挿入用画素データＢおよび４行分の階調表示用画素データＳの各々はそれぞれ４Ｈ／５期間において画像データ変換回路４から直列に出力される。
【００３４】
図５は１．２５倍速の垂直走査速度で黒挿入駆動を行う場合についてゲート線駆動回路の動作を示す。第１スタート信号ＳＴＨＡは４Ｈ／５期間分のパルス幅で階調表示用シフトレジスタ１０に入力されるパルスであり、第１クロック信号ＣＫＡは４Ｈ当たり４個の割合で階調表示用シフトレジスタ１０に入力される４Ｈ／５周期のパルスである。階調表示用シフトレジスタ１０はこの第１スタート信号ＳＴＨＡを第１クロック信号ＣＫＡに応答してシフトし、４Ｈ／５期間ずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ここで、第１クロック信号ＣＫＡのパルスは４Ｈ期間に含まれる第１番目の４Ｈ／５期間で省略される形式であるため、ゲート線Ｙ４，Ｙ８，Ｙ１２，…に対する選択信号は後続の４Ｈ期間に含まれる第１番目の４Ｈ／５期間まで長く出力されることになる。これに対し、ｍ個のＡＮＤゲート回路１３は第１イネーブル信号ＯＥＡの制御により、階調表示用シフトレジスタ１０から順次得られる選択信号を対応４Ｈ期間に含まれる第２，第３，第４および第５番目の４Ｈ／５期間でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは階調表示用画素データＳ１，Ｓ２，Ｓ３，…の各々を対応４Ｈ期間に含まれる第２，第３，第４および第５番目の４Ｈ／５期間において画素電圧Ｖｓに変換し、これらを４Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応４Ｈ期間に含まれる第２，第３，第４および第５番目の４Ｈ／５期間で駆動される間に１行目，２行目，３行目，４行目…の液晶画素ＰＸに供給される。
【００３５】
他方、第２スタート信号ＳＴＨＢは４Ｈ期間分のパルス幅で黒挿入用シフトレジスタ１０に入力されるパルスであり、第２クロック信号ＣＫＢは第１クロック信号ＣＫＡに同期するようにして４Ｈ期間当たり４個の割合で黒挿入用シフトレジスタ１１に入力される４Ｈ／５周期のパルスである。黒挿入用シフトレジスタ１１はこの第２スタート信号ＳＴＨＢを第２クロック信号ＣＫＢに応答してシフトし、４ラインずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ｍ個のＡＮＤゲート回路１４は第２イネーブル信号ＯＥＢの制御により、黒挿入用シフトレジスタ１１から順次得られる選択信号を後続４Ｈ期間に含まれる第１番目の４Ｈ／５期間でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは黒挿入用画素データＢ，Ｂ，Ｂ，…の各々を対応４Ｈに含まれる第１番目の４Ｈ／５期間において画素電圧Ｖｓに変換し、これらを４Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応４Ｈ期間の第１番目の４Ｈ／５期間で駆動される間に１行目および２行目，３行目および４行目，５行目および６行目，…の液晶画素ＰＸに供給される。図５でも、第１スタート信号ＳＴＨＡと第２スタート信号ＳＴＨＢとが比較的短い間隔で入力されているが、実際には階調表示用の電圧保持期間に対する黒挿入用の電圧保持期間の割合が黒挿入率に適合するように離して入力される。また、第２スタート信号ＳＴＨＢは最初の入力時点よりも８Ｈだけ遅れてもう一度入力されることが好ましい。これにより、各ゲート線Ｙが黒挿入用に２回駆動されることになる。従って、４Ｈ／５期間という短い期間に対応画素電極ＰＥの電位を黒挿入用の大きな画素電圧Ｖｓまで遷移させることが難しい場合でも、確実に画素電圧Ｖｓを画素電極ＰＥに設定できる。上述の８Ｈの遅れは黒挿入用の画素電圧Ｖｓの極性を揃えるために必要とされる。尚、最終行付近の画素ＰＸに対する黒挿入は例えば図５の左下部分に示すように先行フレームから連続することになる。
【００３６】
本実施形態では、階調表示用シフトレジスタ１０および黒挿入用シフトレジスタ１１が独立に設けられ、出力回路１２が第１スタート信号ＳＴＨＡのシフト位置によって選択されたゲート線Ｙに対して第１出力イネーブル信号ＯＥＡの制御により駆動信号を出力し、第２スタート信号ＳＴＨＢのシフト位置によって選択されたゲート線Ｙに対して第２出力イネーブル信号ＯＥＢの制御により駆動信号を出力する。このような構成では、第１および第２スタート信号ＳＴＨＡ，ＳＴＨＢ、第１および第２クロック信号ＣＫＡ，ＣＫＢ、並びに第１および第２出力イネーブル信号ＯＥＡ，ＯＥＢを組み合わせて、所定数のゲート線を黒挿入用に一緒に駆動し、さらに所定数のゲート線を順次階調表示用に駆動することができる。このため、ゲート線駆動回路は黒挿入駆動において要求される様々な垂直走査速度を得ることができる。
【００３７】
また、垂直走査速度が中型および小型表示パネルで要求される１．５倍速または２倍速のとき、それぞれ２の奇数倍のＨ数、１の奇数倍のＨ数が１Ｖ（垂直走査期間）中に必要になるが、このＨ数は中型および小型表示パネルで容易に確保することができる。また、垂直走査速度が大型表示パネルで要求される１．２５倍速のとき、４の奇数倍のＨ数が１Ｖ中に必要となるが、このＨ数も大型表示パネルで容易に確保することができる。従って、黒挿入率の刻みを様々なパネルサイズについて低減して実用的な値にすることができる。
【００３８】
図６は図２に示すゲート線駆動回路の変形例を示す。この変形例では、ｍ個のＯＲゲート回路１５がコントローラ５から供給されるゲート線全選択信号ＧＯＮをゲート線Ｙ１〜Ｙｍの選択信号としてそれぞれレベルシフタ１６に入力するように構成される。これにより、電源投入に伴う初期化処理で全てのゲート線Ｙ１〜Ｙｍを一緒に駆動して、ＯＣＢ液晶をスプレー配向からベンド配向に転移させる画素電圧Ｖｓを全ての画素電極ＰＥに印加することが可能になる。
【００３９】
また、この変形例では、図２に示す階調表示用シフトレジスタ１０および黒挿入用シフトレジスタ１１がそれぞれ第１スタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢを双方向にシフトする双方向シフトレジスタとして構成されている。すなわち、階調表示用双方向シフトレジスタ１０および黒挿入用双方向シフトレジスタ１１は１段目のレジスタからｍ段目のレジスタに向かう下方向あるいはｍ段目のレジスタから１段目のレジスタに向かう上方向に第１スタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢをシフトする。これらスタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢのシフト方向はコントローラ５からシフトレジスタ１０，１１に供給される走査方向信号ＤＩＲに従って変更される。
【００４０】
表示パネルＤＰの視野角特性は通常上下方向、すなわち垂直方向において非均等である。このため、表示パネルＤＰを観察者の視点よりも上方に設置した場合と、観察者の視点よりも下方に設置した場合とのいずれかで見易さが低下する。例えば上方に設置したときに見易さが低下したとすれば、この設置位置で表示パネルＤＰの上下を逆にし、垂直走査方向も逆にすることで、見易さを改善することができる。
【００４１】
また、図２に示す第２出力イネーブル信号ＯＥＢは図３〜図５から判るように第１出力イネーブル信号ＯＥＡの反転信号となっている。この変形例では、ｍ個のＡＮＤゲート回路１４が第２イネーブル信号ＯＥＢの代わりに第１出力イネーブル信号ＯＥＡを反転入力するように構成されている。これにより、出力イネーブル信号配線を簡略化することが可能である。
【００４２】
また、図２に示す第２クロック信号ＣＫＢは図３〜図５から判るように第１クロック信号ＣＫＡと同じ波形となっている。この変形例では、第１クロック信号ＣＫＡが階調表示用シフトレジスタ１０に入力されるだけでなく、第２クロック信号ＣＫＢとして黒挿入用シフトレジスタ１１にも入力される。これにより、クロック信号配線を簡略化することが可能である。
【００４３】
ここで、上述の実施形態のゲート線駆動回路を、従来技術に従って単一のシフトレジスタおよび３出力イネーブル信号を用いた比較例のゲート線駆動回路と比較するために、図７および図８を参照する。図７は２倍速の垂直走査速度で黒挿入駆動を行う場合について比較例のゲート線駆動回路の動作を示し、図８は１．５倍速の垂直走査速度で黒挿入駆動を行う場合について比較例のゲート線駆動回路の動作を示す。図７および図８に示すＣＬＫ、ＳＴＨ、ＯＥ１〜ＯＥ３はそれぞれシフトレジスタに入力されるクロック信号、スタート信号、第１〜第３出力イネーブル信号である。ソース線Ｘ１〜Ｘｎは黒挿入駆動を２倍速の垂直走査速度で行う場合に図３に示す例と同様の形式で駆動され、黒挿入駆動が１．５倍速の垂直走査速度で行う場合に図４に示す例と同様の形式で駆動される。垂直走査速度が２倍速および１．５倍速のいずれであっても、シフトレジスタが階調表示用にゲート線Ｙ１〜Ｙｍを選択し、さらに黒挿入用にゲート線Ｙ１〜Ｙｍを選択しなくてはならず、出力イネーブル信号ＯＥ１〜ＯＥ３の組み合わせが黒挿入タイミングと階調表示タイミングとの調整を行うために用いられている。この結果、図１０を参照して説明したように、１．５倍速または２倍速の垂直走査速度で黒挿入駆動を行う場合に小型ＶＧＡ表示パネルで確保できない６の奇数倍または３の奇数倍というＨ数を１Ｖ中に必要とし、黒挿入率の刻みも実用となる最大値の２％を越えてしまう。
【００４４】
これに対して、上述の実施形態の技術を適用した場合、図９に示すように、１５．１〜３２インチの大型ＷＸＧＡ表示パネルで好ましい１．２５倍速の垂直走査速度で黒挿入駆動を行うことが可能になる。１Ｖ中のＨ数もこの表示パネルで容易に確保できる４の奇数倍となり、黒挿入率の刻みも１％という実用的な値に設定できる。また、７〜９インチの中型ＷＶＧＡ表示パネルおよび２．２インチの小型ＱＶＧＡ表示パネルで好ましい１．５倍速または２倍速の垂直走査速度で、１Ｖ（垂直走査期間）中のＨ数がこれら表示パネルでそれぞれ容易に確保できる２の奇数倍、１の奇数倍となる。小型ＱＶＧＡ表示パネルについては、黒挿入刻みが１．５倍速の垂直走査速度で１．３３％、２倍速の垂直走査速度で０．６７％という実用的な値に設定できる。また、中型ＷＶＧＡ表示パネルについては、黒挿入刻みが１．５倍速の垂直走査速度で０．７６％、２倍速の垂直走査速度で０．３８％という実用的な値に設定できる。
【００４５】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００４６】
例えば図６に示す変形例で説明した個々の特徴は図２に示すゲート線駆動回路の構成に選択的に組み込んでもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図である。
【図２】図１に示すゲートドライバのゲート線駆動回路を詳細に示す図である。
【図３】２倍速の垂直走査速度で黒挿入駆動を行う場合について図２に示すゲート線駆動回路の動作を示すタイムチャートである。
【図４】１．５倍速の垂直走査速度で黒挿入駆動を行う場合について図２に示すゲート線駆動回路の動作を示すタイムチャートである。
【図５】１．２５倍速の垂直走査速度で黒挿入駆動を行う場合について図２に示すゲート線駆動回路の動作を示す。
【図６】図２に示すゲート線駆動回路の変形例を示す図である。
【図７】２倍速の垂直走査速度で黒挿入駆動を行う場合について比較例のゲート線駆動回路の動作を示すタイムチャートである。
【図８】１．５倍速の垂直走査速度で黒挿入駆動を行う場合について比較例のゲート線駆動回路の動作を示すタイムチャートである。
【図９】図２に示すゲート線駆動回路を様々なサイズの表示パネルに適用した場合に得られる特徴を示す図である。
【図１０】従来技術に従うゲート線駆動回路を様々なサイズの表示パネルに適用した場合に得られる特徴を示す図である。
【符号の説明】
【００４８】
１…アレイ基板、２…対向基板、３…液晶層、４…画像データ変換回路、５…コントローラ、６…補償電圧発生回路、７…階調基準電圧発生回路、１０…階調表示用シフトレジスタ、１１…黒挿入用シフトレジスタ、１２…出力回路、１３，１４…ＡＮＤゲート回路、１５…ＯＲゲート回路、１６…レベルシフタ、第１およびＤＰ…液晶表示パネル、ＰＥ…画素電極、ＣＥ…共通電極、ＣＬＣ…液晶容量、Ｃｓ…補助容量、Ｃ…補助容量線、ＰＸ…液晶画素、Ｗ…スイッチング素子、Ｙ…ゲート線、Ｘ…ソース線、ＣＮＴ…表示パネル制御回路、ＹＤ…ゲートドライバ、ＸＤ…ソースドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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