(57)【要約】【課題】同期化回路を提供する。【解決手段】基準信号を用いて生成させた相異なる電圧準位を有するレベルシフトされた信号に所定の遅延時間を強制的に付加して、信号の同期を一致させる同期化回路、及び第２電源電圧及び第３電源電圧の間をスイングする入力基準信号を受信して、第２電源電圧及び第４電源電圧の間でスイングする第１レベル変換信号と、第１電源電圧及び第３電源電圧の間でスイングする第２レベル変換信号とを生成する段階と、第１レベル変換信号及び第２レベル変換信号を用いて、位相が同一であり、第１電源電圧及び第３電源電圧の間でスイングする第１出力信号と、第２電源電圧及び第４電源電圧の間でスイングする第２出力信号とを生成する段階と、同期化方法である。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１スイング電圧を有する入力基準信号を受信して、第２スイング電圧を有する第１レベル変換信号及び第３スイング電圧を有する第２レベル変換信号を生成する第１レベルシフトユニットと、
前記第１レベル変換信号及び前記第２レベル変換信号の同期を一致させた第１出力信号及び第２出力信号を生成する同期化ユニットと、を備えることを特徴とする同期化回路。
【請求項２】
前記第１スイング電圧のピーク間の電圧(Ｐｅａｋ  ｔｏ  Ｐｅａｋ  Ｖｏｌｔａｇｅ)は、前記第２スイング電圧及び前記第３スイング電圧のピーク間の電圧に比べて小さいことを特徴とする請求項１に記載の同期化回路。
【請求項３】
前記第１レベルシフトユニットは、
前記入力基準信号を受信して、第１スイング電圧を有する信号を出力する第１バッファと、
前記第１バッファの出力信号を用いて、前記第１レベル変換信号を出力する第１レベルシフターと、
前記第１バッファの出力信号を用いて、前記第２レベル変換信号を出力する第２レベルシフターと、を備えることを特徴とする請求項１に記載の同期化回路。
【請求項４】
前記同期化ユニットは、
前記第１レベル変換信号を用いて第１スイング電圧を有する第３レベル変換信号を出力し、前記第２レベル変換信号を用いて第１スイング電圧を有する第４レベル変換信号を出力するバッファユニットと、
前記第４レベル変換信号を用いて前記第１出力信号を生成し、前記第３レベル変換信号を用いて前記第２出力信号を生成する第２レベルシフトユニットと、を備えることを特徴とする請求項３に記載の同期化回路。
【請求項５】
前記バッファユニットは、
前記第１レベル変換信号を受信して、前記第３レベル変換信号を出力する第２バッファと、
前記第２レベル変換信号を受信して、前記第４レベル変換信号を出力する第３バッファと、を備えることを特徴とする請求項４に記載の同期化回路。
【請求項６】
前記第２バッファ及び前記第３バッファは、
出力される信号のスイング電圧が実質的に同一であることを特徴とする請求項５に記載の同期化回路。
【請求項７】
前記第２レベルシフトユニットは、
前記第４レベル変換信号を受信して、前記第１出力信号を出力する第３レベルシフターと、
前記第３レベル変換信号を受信して、前記第２出力信号を出力する第４レベルシフターと、を備えることを特徴とする請求項４に記載の同期化回路。
【請求項８】
前記第３レベルシフターは前記第１レベルシフターと、前記第４レベルシフターは前記第２レベルシフターと、出力される信号のスイング電圧が実質的に同一であることを特徴とする請求項７に記載の同期化回路。
【請求項９】
前記同期化ユニットは、
前記第２レベル変換信号を用いて、前記第１出力信号を出力する第３レベルシフターと、
前記第１レベル変換信号を用いて、前記第２出力信号を出力する第４レベルシフターと、を備えることを特徴とする請求項３に記載の同期化回路。
【請求項１０】
入力基準信号を受信して、第２電源電圧及び第４電源電圧の間でスイングする第１レベル変換信号と、第１電源電圧及び第３電源電圧の間でスイングする第２レベル変換信号とを生成する第１レベルシフトユニットと、
前記第１レベル変換信号及び前記第２レベル変換信号を用いて、位相が実質的に同一であり、前記第１電源電圧及び前記第３電源電圧の間でスイングする第１出力信号と、前記第２電源電圧及び前記第４電源電圧の間でスイングする第２出力信号とを生成する同期化ユニットと、を備えることを特徴とする同期化回路。
【請求項１１】
前記第１レベルシフトユニットは、
前記第２電源電圧及び前記第３電源電圧によって駆動され、前記入力基準信号を受信して前記第２電源電圧及び前記第３電源電圧の間でスイングするバッファ信号を出力する第１バッファと、
前記第１電源電圧及び前記第３電源電圧によって駆動され、前記バッファ信号を受信して前記第１レベル変換信号を出力する第１レベルシフターと、
前記第２電源電圧及び前記第４電源電圧によって駆動され、前記バッファ信号を受信して前記第２レベル変換信号を出力する第２レベルシフターと、を備えることを特徴とする請求項１０に記載の同期化回路。
【請求項１２】
前記同期化ユニットは、
前記第１レベル変換信号及び前記第２レベル変換信号を受信して、前記第２電源電圧及び前記第３電源電圧の間をスイングする第３レベル変化信号及び第４レベル変換信号を出力するバッファユニットと、
前記第３レベル変換信号及び前記第４レベル変換信号を受信して、前記第１出力信号及び前記第２出力信号を出力する第２レベルシフトユニットと、を備えることを特徴とする請求項１１に記載の同期化回路。
【請求項１３】
前記バッファユニットは、
前記第２電源電圧及び前記第３電源電圧によって駆動され、前記第１レベル変換信号を受信して前記第３レベル変換信号を出力する第２バッファと、
前記第２電源電圧及び前記第３電源電圧によって駆動され、前記第２レベル変換信号を受信して前記第４レベル変換信号を出力する第３バッファと、を備えることを特徴とする請求項１２に記載の同期化回路。
【請求項１４】
前記第２バッファ及び前記第３バッファは、
駆動能力、遅延時間、立ち上がり時間及び立ち下り時間が実質的に同一であることを特徴とする請求項１３に記載の同期化回路。
【請求項１５】
前記第２レベルシフトユニットは、
前記第１電源電圧及び前記第３電源電圧によって駆動され、前記第４レベル変換信号を受信して前記第１出力信号を出力する第３レベルシフターと、
前記第２電源電圧及び前記第４電源電圧によって駆動され、前記第３レベル変換信号を受信して前記第２出力信号を出力する第４レベルシフターと、を備えることを特徴とする請求項１２に記載の同期化回路。
【請求項１６】
前記第３レベルシフターは前記第１レベルシフターと、前記第４レベルシフターは前記第２レベルシフターと、印加される電源電圧が実質的に同一であることを特徴とする請求項１５に記載の同期化回路。
【請求項１７】
前記同期化ユニットは、
前記第１電源電圧及び前記第３電源電圧によって駆動され、前記第２レベル変換信号を用いて前記第１出力信号を出力する第１レベルシフターと、
前記第２電源電圧及び前記第４電源電圧によって駆動され、前記第１レベル変換信号を用いて前記第２出力信号を出力する第２レベルシフターと、を備えることを特徴とする請求項１０に記載の同期化回路。
【請求項１８】
前記第１電源電圧ないし第４電源電圧は、
第１電源電圧が最も高い電圧準位を有し、第２電源電圧、第３電源電圧及び第４電源電圧の順に低い電圧準位を有することを特徴とする請求項１０に記載の同期化回路。
【請求項１９】
入力基準信号のレベルを変化させて出力する第１レベルシフトユニットと、
前記入力基準信号のレベルを変化させて出力する第２レベルシフトユニットと、
前記第２レベルシフトユニットの出力信号のレベルを変化させて出力する第３レベルシフトユニットと、
前記第１レベルシフトユニットの出力信号のレベルを変化させて出力する第４レベルシフトユニットと、を備え、
前記第１レベルシフトユニット及び前記第３レベルシフトユニットは、実質的に同じ生産工程条件で生産され、前記第２レベルシフトユニット及び前記第３レベルシフトユニットは、実質的に同じ生産工程条件で生産されることを特徴とする同期化回路。
【請求項２０】
前記第１レベルシフトユニットの出力信号をバッファリングして、前記第４レベルシフトユニットに出力する第１バッファと、
前記第２レベルシフトユニットの出力信号をバッファリングして、前記第３レベルシフトユニットに出力する第２バッファと、をさらに備え、
前記第１バッファ及び前記第２バッファは、実質的に同じ生産工程条件で生産されることを特徴とする請求項１９に記載の同期化回路。
【請求項２１】
入力基準信号を第１遅延時間だけ遅延させて、第１遅延信号として出力する第１遅延回路と、
前記入力基準信号を第２遅延時間だけ遅延させて、第２遅延信号として出力する第２遅延回路と、
前記第２遅延回路の出力信号を第３遅延時間だけ遅延させて、第３遅延信号として出力する第３遅延回路と、
前記第１遅延回路の出力信号を第４遅延時間だけ遅延させて、第４遅延信号として出力する第４遅延回路と、を備え、
前記第１遅延回路及び前記第３遅延回路は、実質的に同じ生産工程条件で生産され、前記第２遅延回路及び前記第３遅延回路は、実質的に同じ生産工程条件で生産されることを特徴とする同期化回路。
【請求項２２】
前記第１遅延信号を第５遅延時間だけ遅延させて、前記第４遅延回路に出力する第５遅延回路と、
前記第２遅延信号を第６遅延時間だけ遅延させて、前記第３遅延回路に出力する第６遅延回路と、をさらに備え、
前記第５遅延回路及び前記第６遅延回路は、実質的に同じ生産工程条件で生産されることを特徴とする請求項２１に記載の同期化回路。
【請求項２３】
入力基準信号に対して第１遅延時間を有する第１遅延信号を出力する第１遅延回路と、
前記入力基準信号に対して第２遅延時間を有する第２遅延信号を出力する第２遅延回路と、
前記第１遅延信号及び前記第２遅延信号を用いて、位相が一致した第１出力信号及び第２出力信号を出力する同期化ユニットと、を備えることを特徴とする同期化回路。
【請求項２４】
前記同期化ユニットは、
前記第１遅延信号に対して第３遅延時間を有する第３遅延信号を出力する第３遅延回路と、
前記第２遅延信号に対して第４遅延時間を有する第４遅延信号を出力する第４遅延回路と、
前記第４遅延信号に対して第５遅延時間を有する前記第１出力信号を出力する第５遅延回路と、
前記第３遅延信号に対して第６遅延時間を有する前記第２出力信号を出力する第６遅延回路と、を備え、
前記第５遅延時間は、前記第１遅延時間と実質的に同一であり、前記第６遅延時間は、前記第２遅延時間と実質的に同一であることを特徴とする請求項２３に記載の同期化回路。
【請求項２５】
前記第３遅延時間及び前記第４遅延時間は、実質的に同じ時間であり、
前記第１遅延時間及び前記第２遅延時間は、相異なる時間であることを特徴とする請求項２４に記載の同期化回路。
【請求項２６】
第２電源電圧及び第３電源電圧の間をスイングする入力基準信号を受信して、前記第２電源電圧及び第４電源電圧の間でスイングする第１レベル変換信号と、第１電源電圧及び前記第３電源電圧の間でスイングする第２レベル変換信号とを生成する段階と、
前記第１レベル変換信号及び前記第２レベル変換信号を用いて、位相が実質的に同一であり、前記第１電源電圧及び前記第３電源電圧の間でスイングする第１出力信号と、前記第２電源電圧及び前記第４電源電圧の間でスイングする第２出力信号とを生成する段階と、含むことを特徴とする同期化方法。
【請求項２７】
前記第１レベル変換信号及び前記第２レベル変化信号を生成する段階は、
前記入力基準信号を受信して、前記第２電源電圧及び前記第３電源電圧の間でスイングするバッファ信号を生成する段階と、
前記バッファ信号を受信して、前記第１レベル変換信号を生成する段階と、
前記バッファ信号を受信して、前記第２レベル変換信号を生成する段階と、を含むことを特徴とする請求項２６に記載の同期化方法。
【請求項２８】
前記第１出力信号及び前記第２出力信号を生成する段階は、
前記第１レベル変換信号を受信して、前記第３レベル変換信号を生成する段階と、
前記第２レベル変換信号を受信して、前記第４レベル変換信号を生成する段階と、
前記第４レベル変換信号を受信して、前記第１出力信号を生成する段階と、
前記第３レベル変換信号を受信して、前記第２出力信号を生成する段階と、を含むことを特徴とする請求項２６に記載の同期化方法。
【請求項２９】
前記第１電源電圧ないし第４電源電圧は、
第１電源電圧が最も高い電圧準位を有し、第２電源電圧、第３電源電圧、及び第４電源電圧の順に低い電圧準位を有することを特徴とする請求項２６に記載の同期化回路。
【請求項３０】
入力基準信号に対して第１遅延時間を有する第１遅延信号を生成する段階と、
前記入力基準信号に対して第２遅延時間を有する第２遅延信号を生成する段階と、
前記第１遅延信号及び前記第２遅延信号を用いて、位相が一致した第１出力信号及び第２出力信号を生成する段階と、を含むことを特徴とする同期化回路。
【請求項３１】
前記第１出力信号及び前記第２出力信号を生成する段階は、
前記第２遅延信号に対して第３遅延時間を有する第３遅延信号を生成する段階と、
前記第３遅延信号に対して前記第１遅延時間を有する前記第１出力信号を生成する第３遅延回路と、
前記第１遅延時間に対して第４遅延時間を有する第４遅延信号を生成する段階と、
前記第４遅延信号に対して前記第２遅延時間を有する前記第２出力信号を生成する段階と、を含むことを特徴とする請求項３０に記載の同期化方法。
【請求項３２】
前記第３遅延時間及び前記第４遅延時間は、実質的に同じ時間であり、
前記第１遅延時間及び前記第２遅延時間は、相異なる時間であることを特徴とする請求項３１に記載の同期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号を２つのレベルシフターにそれぞれ入力して、前記基準信号と電圧準位が異なる２つの信号を生成させる回路に係り、特に、レベルシフターを製造する工程の偏差及びレベルシフターに印加される電源電圧準位に関係なく、２つのレベルシフターで生成される出力信号の位相を互いに一致させる同期化回路及び同期化回方法に関する。
【背景技術】
【０００２】
図１は、基準信号に対してレベルシフトされた２個の信号を生成する回路を示す。
【０００３】
図１を参照すれば、レベルシフトされた信号を生成する回路１００は、バッファ１１０及びレベルシフトブロック１２０を備える。
【０００４】
バッファ１１０は、基準信号ＣＬＫ＿ｉｎの駆動能力を向上させて出力する。バッファ１１０には、第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳが印加される。したがって、バッファ１１０から出力される信号がスイングする最高電圧準位及び最低電圧準位は、第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳの間となる。
【０００５】
レベルシフトブロック１２０は、２つのレベルシフター１２１及び１２２を備える。
第１レベルシフター１２１は、バッファ１１０の出力信号を受信して、第１電源電圧ＶＧＨ及び第３電源電圧ＶＳＳの間をスイングするレベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１を生成する。ここで、第１電源電圧ＶＧＨは、第２電源電圧ＶＤＤに比べて高い電圧準位を有する。
【０００６】
第２レベルシフター１２２は、バッファ１１０の出力信号を受信して、第２電源電圧ＶＤＤ及び第４電源電圧ＶＧＬの間をスイングするレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２を生成する。ここで、第４電源電圧ＶＧＬは、第３電源電圧ＶＳＳに比べて低い電圧準位を有する。
【０００７】
図２は、図１に示された第１レベルシフター１２１の内部回路の一例である。
図３は、図１に示された第２レベルシフター１２２の内部回路の一例である。
【０００８】
図２及び図３に示されたレベルシフター１２１及び１２２は、複数のＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタによって実現される。前記ＭＯＳトランジスタの開閉(Ｏｎ−Ｏｆｆ)動作は、しきい電圧によって決定されるが、前記しきい電圧の中心値は工程によって偏差があり、しきい電圧の変化によってレベルシフターの電気的特性が変化する。特に、入力信号に対する出力信号の遅延時間またはオフセット電圧などが増加する現象が現れうる。図２及び図３に示されたレベルシフター回路１２１及び１２２は、一般的に使われるものであるので、その動作説明は省略する。
【０００９】
図４は、図１に示されたレベルシフトされた信号を生成する回路の出力信号の波形図である。
【００１０】
図４を参照すれば、基準信号ＣＬＫ＿ｉｎのスイング電圧はＶ１、レベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１のスイング電圧はＶ２であり、レベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２のスイング電圧はＶ３である。ここで、スイング電圧Ｖ１は、第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳの差であり、スイング電圧Ｖ２は、第１電源電圧ＶＧＨ及び第３電源電圧ＶＳＳの差電圧であり、スイング電圧Ｖ３は、第２電源電圧ＶＤＤ及び第４電源電圧ＶＧＬの差電圧である。したがって、Ｖ１、Ｖ２及びＶ３は、相異なる電圧準位を有する。
【００１１】
また、基準信号ＣＬＫ＿ｉｎを用いてそれぞれ生成させたレベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１の遅延時間ｄ１１とレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２の遅延時間ｄ１２とが互いに異なる。
【００１２】
３つのスイング電圧Ｖ１ないしＶ３の電圧準位が互いに異なることは、バッファ１１０及びレベルシフター１２１及び１２２に印加される電源電圧が異なるために発生する。また、２つの遅延時間ｄ１１及びｄ１２が互いに異なることは、図１に示された第１レベルシフター１２１及び第２レベルシフター１２２の内部回路が互いに異なり、レイアウト上の位置及び工程パラメータの偏差などに起因する。ここで、工程パラメータの偏差とは、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの工程偏差を意味するが、特に、しきい電圧の偏差が主要な原因となる。
【００１３】
システムは、レベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１及びレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２が、電圧準位は相異なるが、位相が同一であることを前提として前記２つの信号を使用するが、前記のような位相の不一致は、システムの動作を不安定にするという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が達成しようとする技術的課題は、工程パラメータの変化または印加される電源電圧の準位に関係なく相異なる電圧準位を有し、位相が一致する信号を生成する同期化回路を提供するところにある。
【００１５】
本発明が達成しょうとする他の技術的課題は、工程パラメータの変化または印加される電源電圧の準位に関係なく相異なる電圧準位を有し、位相が一致する信号を生成する同期化方法を提供するところにある。
【課題を解決するための手段】
【００１６】
前記技術的課題を達成するための本発明の一面による同期化回路は、第１スイング電圧を有する入力基準信号を受信して、第２スイング電圧を有する第１レベル変換信号及び第３スイング電圧を有する第２レベル変換信号を生成する第１レベルシフトユニットと、前記第１レベル変換信号及び前記第２レベル変換信号を用いて、位相が同じ第１出力信号及び第２出力信号を生成する同期化ユニットと、を備える。
【００１７】
前記技術的課題を達成するための本発明の他の一面による同期化回路は、入力基準信号を受信して、第２電源電圧及び第４電源電圧の間でスイングする第１レベル変換信号と、第１電源電圧及び第３電源電圧の間でスイングする第２レベル変換信号とを生成する第１レベルシフトユニットと、前記第１レベル変換信号及び前記第２レベル変換信号を用いて、位相が同一であり、前記第１電源電圧及び前記第３電源電圧の間でスイングする第１出力信号と、前記第２電源電圧及び前記第４電源電圧の間でスイングする第２出力信号とを生成する同期化ユニットと、を備える。
【００１８】
前記技術的課題を達成するための本発明のさらに他の一面による同期化回路は、入力基準信号に対して第１遅延時間を有する第１遅延信号を出力する第１遅延回路と、前記入力基準信号に対して第２遅延時間を有する第２遅延信号を出力する第２遅延回路と、前記第１遅延信号及び前記第２遅延信号を用いて、位相が一致した第１出力信号及び第２出力信号を出力する同期化ユニットと、を備える。
【００１９】
前記他の技術的課題を達成するための本発明の一面による同期化方法は、第２電源電圧及び第３電源電圧の間をスイングする入力基準信号を受信して、前記第２電源電圧及び第４電源電圧の間でスイングする第１レベル変換信号と、第１電源電圧及び前記第３電源電圧の間でスイングする第２レベル変換信号とを生成する段階と、前記第１レベル変換信号及び前記第２レベル変換信号を用いて、位相が同一であり、前記第１電源電圧及び前記第３電源電圧の間でスイングする第１出力信号と、前記第２電源電圧及び前記第４電源電圧の間でスイングする第２出力信号とを生成する段階と、を含む。
【００２０】
前記他の技術的課題を達成するための本発明の他面による同期化方法は、入力基準信号に対して第１遅延時間を有する第１遅延信号を生成する段階と、前記入力基準信号に対して第２遅延時間を有する第２遅延信号を生成する段階と、前記第１遅延信号及び前記第２遅延信号を用いて位相が一致した第１出力信号及び第２出力信号を生成する段階と、を含む。
【発明の効果】
【００２１】
本発明による同期化回路及び同期化方法は、レベルシフターを製造する工程パラメータの変化または前記レベルシフターに印加される電源電圧の準位に関係なく、相異なる電圧準位を有し、位相が実質的に一致する信号を生成することが可能である。
【発明を実施するための最良の形態】
【００２２】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００２３】
以下、添付した図面を参照して本発明の望ましい実施形態説明することで、本発明を詳細に説明する。各図面に提示された同一参照符号は、同一部材を示す。
【００２４】
図５は、本発明の一実施形態による同期化回路を示す。
【００２５】
図５を参照すれば、同期化回路５００は、第１レベルシフトユニット５１０及び同期化ユニット５２０を備える。
【００２６】
第１レベルシフトユニット５１０は、第１バッファ５１１、第１レベルシフター５１２、及び第２レベルシフター５１３を備える。
【００２７】
第１バッファ５１１は、受信された入力基準信号ＣＬＫ＿ｉｎをバッファリングさせた信号Ｂ／Ｓを出力する。第１バッファ５１１に供給される電源電圧が第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳであるので、信号Ｂ／Ｓは、第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳの差電圧である第１スイング電圧Ｖｓｗ１の範囲内でスイングする。
【００２８】
第１レベルシフター５１２は、信号Ｂ／Ｓを用いて第１レベル変換信号Ｓ１１を出力する。第１レベルシフター５１２に供給される電源電圧が第１電源電圧ＶＧＨ及び第３電源電圧ＶＳＳであるので、第１レベル変換信号Ｓ１１は、第１電源電圧ＶＧＨ及び第３電源電圧ＶＳＳの差電圧である第２スイング電圧Ｖｓｗ２の範囲内でスイングする。
【００２９】
第２レベルシフター５１３は、信号Ｂ／Ｓを用いて第２レベル変換信号Ｓ２１を出力する。第２レベルシフター５１３に供給される電源電圧が第２電源電圧ＶＤＤ及び第４電源電圧ＶＧＬであるので、第２レベル変換信号Ｓ２１は、第２電源電圧ＶＤＤ及び第４電源電圧ＶＧＬの差電圧である第３スイング電圧Ｖｓｗ３の範囲内でスイングする。
【００３０】
同期化ユニット５２０は、バッファユニット５２１及び第２レベルシフトユニット５２５を備える。
【００３１】
バッファユニット５２１は、第２バッファ５２２及び第３バッファ５２３を備える。
【００３２】
第２バッファ５２２は、第１レベル変換信号Ｓ１１をバッファリングして、第３レベル変換信号Ｓ１２を出力する。第２バッファ５２２には、第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳが供給されるので、第３レベル変換信号Ｓ１２は、第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳの差電圧である第１スイング電圧Ｖｓｗ１の範囲内でスイングする。
【００３３】
第３バッファ５２３は、第２レベル変換信号Ｓ２１をバッファリングして、第４レベル変換信号Ｓ２２を出力する。第３バッファ５２３にも第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳが供給されるので、第４レベル変換信号Ｓ２２は、第２電源電圧ＶＤＤ及び第３電源電圧ＶＳＳの差電圧である第１スイング電圧Ｖｓｗ１の範囲内でスイングする。
【００３４】
入力信号と出力信号との関係を基準に判断する時、第２バッファ５２２及び第３バッファ５２３は、実質的に同じ電気的特性を示す。バッファ５２２及び５２３の内部回路については、後述する図６を参照する。
【００３５】
第２レベルシフトユニット５２５は、第３レベルシフター５２６及び第４レベルシフター５２７を備える。
【００３６】
第３レベルシフター５２６は、第４レベル変換信号Ｓ２２を受信して第１出力信号ＣＬＫ＿ｏｕｔ１を出力する。第３レベルシフター５２６には、第１電源電圧ＶＧＨ及び第３電源電圧ＶＳＳが供給されるので、第１出力信号ＣＬＫ＿ｏｕｔ１は、第１電源電圧ＶＧＨ及び第３電源電圧ＶＳＳの電圧差である第２スイング電圧Ｖｓｗ２の範囲内でスイングする。
【００３７】
第４レベルシフター５２７は、第３レベル変換信号Ｓ１２を受信して第２出力信号ＣＬＫ＿ｏｕｔ２を出力する。第４レベルシフター５２７には、第２電源電圧ＶＤＤ及び第４電源電圧ＶＧＬが供給されるので、第２出力信号ＣＬＫ＿ｏｕｔ２は、第２電源電圧ＶＤＤ及び第４電源電圧ＶＧＨの電圧差である第３スイング電圧Ｖｓｗ３の範囲内でスイングする。
【００３８】
図６は、図５に示されたバッファの内部回路図である。
【００３９】
図６を参照すれば、第２バッファ５２２及び第３バッファ５２３は、それぞれ２つのインバータＩＮＶ１及びＩＮＶ２を直列連結する構造を有するが、それぞれのインバータは、Ｐ型ＭＯＳトランジスタＰ１及びＰ２及びＮ型トランジスタＮ１及びＮ２で構成される。第１インバータＩＮＶ１のＰ型ＭＯＳトランジスタＰ１の駆動能力が小さく、Ｎ型ＭＯＳトランジスタＮ１の駆動能力が大きい時、第２インバータＩＮＶ２のＰ型ＭＯＳトランジスタＰ２の駆動能力は大きく、Ｎ型ＭＯＳトランジスタＮ２の駆動能力は小さく設計すれば、互いに補完されて信号の立ち上がり時間及び立ち下り時間が適切に調節されうる。
【００４０】
ここで、第１電源電圧ＶＧＨが最も高い電圧準位を示し、第２電源電圧ＶＤＤ、第３電源電圧ＶＳＳ、及び第４電源電圧ＶＧＬの順に電圧準位が低くなる。したがって、第１スイング電圧Ｖｓｗ１の最高電圧は、第２電源電圧ＶＤＤと比べて等しいか低く、最低電圧は、第３電源電圧ＶＳＳと比べて等しいか高い。第２スイング電圧Ｖｓｗ２の最高電圧は、第１電源電圧ＶＧＨと比べて等しいか低く、最低電圧は、第３電源電圧ＶＳＳと比べて等しいか高い。最後に、第３スイング電圧Ｖｓｗ３の最高電圧は、第２電源電圧ＶＤＤと比べて等しいか低く、最低電圧は、第４電源電圧ＶＧＬと比べて等しいか高い。
【００４１】
図７は、本発明の一実施形態による同期化回路を用いて第１出力信号を生成する段階を示す。
【００４２】
図７を参照すれば、第１矩形波は、第１バッファ５１１の出力信号Ｂ／Ｓを示し、第１スイング電圧Ｖｓｗ１の範囲内でスイングする。第２矩形波は、第２レベルシフター５２２の出力信号Ｓ２１を示し、第３スイング電圧Ｖｓｗ３の範囲内でスイングする。第３矩形波は、第３バッファ５２３の出力信号Ｓ２２を示し、第１スイング電圧Ｖｓｗ１の範囲内でスイングする。第４矩形波は、第３レベルシフター５２６の出力信号ＣＬＫ＿ｏｕｔ１を示し、２スイング電圧Ｖｓｗ２の範囲でスイングする。
【００４３】
図８は、本発明の一実施形態による同期化回路を用いて第２出力信号を生成する段階を示す。
【００４４】
図８を参照すれば、第１矩形波は、第１バッファ５１１の出力信号Ｂ／Ｓを示し、第１スイング電圧Ｖｓｗ１の範囲内でスイングする。第２矩形波は、第１レベルシフター５１２の出力信号Ｓ１１を示し、第２スイング電圧Ｖｓｗ２の範囲内でスイングする。第３矩形波は、第２バッファ５２２の出力信号Ｓ１２を示し、第１スイング電圧Ｖｓｗ１の範囲内でスイングする。第４矩形波は、第４レベルシフター５２７の出力信号ＣＬＫ＿ｏｕｔ２を示し、３スイング電圧Ｖｓｗ３の範囲でスイングする。
【００４５】
図７及び図８を参照すれば、本発明による同期化回路は、入力基準信号を用いて生成する２つの出力信号の同期を一致させるために、内部で生成される信号の立ち上がり時間及び立ち下り時間を互いに交差させて適用する。
【００４６】
図７及び図８には、同期化回路の入出力信号について示されているが、前記図面から信号の立ち上がり時間及び立ち下り時間を互いに交差させて適用する同期化方法を類推することは、当業者にとって当然の技術的範囲に属する。
【００４７】
図９は、図５に示されたバッファ及びレベルシフターの遅延特性を示すブロック図である。
【００４８】
図９を参照すれば、図５に示された第１レベルシフター５１２の遅延時間をｄ１１とし、第２レベルシフター５１３の遅延時間をｄ２１とする。第２バッファ５２２の遅延時間をｄ１２とし、第３バッファ５２３の遅延時間をｄ２２とする。また、第３レベルシフター５２６の遅延時間をｄ１３とし、第４レベルシフター５２７の遅延時間をｄ２３とする。
【００４９】
入力信号ＩＮに対する第１出力信号ＯＵＴ１の総遅延時間Ｄｅｌ＿ｏｕｔ１及び入力信号ＩＮに対する第２出力信号ＯＵＴ２の総遅延時間Ｄｅｌ＿ｏｕｔ２は、数学式１のように表示できる。
【００５０】
【数１】
2006352857.tif 000003
【００５１】
ここで、第１レベルシフター５１２及び第３レベルシフター５２６の回路及びレイアウト上の色々な条件が同一であるとすれば、遅延時間ｄ１１及び遅延時間ｄ１３は、実質的に同一になる。同様に、第２レベルシフター５１３及び第４レベルシフター５２７の回路及びレイアウト上の色々な条件が同一であるとすれば、遅延時間ｄ２１及び遅延時間ｄ２３は、実質的に同じ時間となる。バッファ５２２及び５２３も同一であるとすれば、遅延時間ｄ１２及び遅延時間ｄ２２は、実質的に同一である。
【００５２】
したがって、第１出力信号ＯＵＴ１の総遅延時間Ｄｅｌ＿ｏｕｔ１及び入力信号ＩＮに対する第２出力信号ＯＵＴ２の総遅延時間Ｄｅｌ＿ｏｕｔ２は、同一になる。
【００５３】
図９は、遅延ブロックの連結で示されているが、それぞれの遅延ブロックで行う遅延段階を用いて、生成される信号の同期を一致させる同期化方法を類推することは、当業者にとって当然の技術的範囲に属する。
【００５４】
図１０は、本発明による同期化回路の他の実施形態を示す。
【００５５】
本発明による同期化回路の一実施形態を示した図５と比較すると、図１０に示された同期化回路１０００の同期化ユニット１０２０は、バッファユニット５２１がないという点を除外すれば、同じ回路である。図１０に示された同期化回路は、第１レベルシフター１０１２、第２レベルシフター１０１３、第３レベルシフター１０２１、及び第４レベルシフター１０２２の電気的特性が互いに異なり、これらを生産する工程及び印加される電源電圧に合わせてそれぞれ設計することによって、同期が一致した２つの信号を生成できる。
【００５６】
以下、本発明で生成される信号(第１出力信号ＣＬＫ＿ｏｕｔ１及び第２出力信号ＣＬＫ＿ｏｕｔ２)と従来の回路で生成される信号(レベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１及びレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２)を比較して本発明の効果を説明する。ここで、図１１のレベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１及びレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２は、図１２の第１出力信号ＣＬＫ＿ｏｕｔ１及び第２出力信号ＣＬＫ＿ｏｕｔ２と対応する。
【００５７】
図１１は、図１の回路１００を構成するトランジスタのサイズを変化させながら測定したレベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１及びレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２の波形図である。
【００５８】
図１１を参照すれば、Ｎは、ＭＯＳトランジスタのサイズが標準であることを、Ｓは、標準より少なくスケーリングされたことを、Ｆは、標準より大きくスケーリングされたことを意味する。ここで、サイズとは、ＭＯＳトランジスタのゲートの長さＬと幅Ｗの比Ｗ／Ｌを意味するが、スケーリングは、前記比Ｗ／Ｌは変化されずにゲートの長さＬ及び幅Ｗが縮小及び拡大されることを意味する。標準より少なくスケーリングされたものは、結局電流が少なく流れてトランジスタの動作が遅くなり、一方、標準より大きくスケーリングされたものは、電流が多く流れてトランジスタの動作が速くなる。
【００５９】
記載された２個のアルファベットのうち、前の文字はＮ型ＭＯＳトランジスタについてのものであり、後の文字はＰ型ＭＯＳトランジスタについてのものである。例えば、ＮＮタイプは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタが標準サイズに製作されたことを意味する。ＳＳタイプは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのサイズが標準より小さくスケーリングされたことを意味する。ＦＦタイプは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのサイズが標準より大きくスケーリングされたことを意味する。ＳＦタイプは、Ｎ型ＭＯＳトランジスタは標準より小さく、Ｐ型ＭＯＳトランジスタは標準より大きくスケーリングされたことを意味する。ＦＳタイプは、Ｎ型ＭＯＳトランジスタは標準より大きく、Ｐ型ＭＯＳトランジスタは標準より小さくスケーリングされたことを意味する。
【００６０】
図１１を参照すれば、ＮＮタイプを除外したＳＳタイプ、ＦＦタイプ、ＳＦタイプ及びＦＳタイプの場合、上側に示されたレベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１及び下側に示されたレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２の同期が一致しないということが分かる。両信号の位相が異なることは、両信号を目で見て容易に比較するために、一つの信号の位相を反転させてディスプレイしたためである。
【００６１】
図１２は、図５に示された本発明による同期化回路を構成するトランジスタのサイズを変化させながら測定した第１出力信号ＣＬＫ＿ｏｕｔ１及び第２出力信号ＣＬＫ＿ｏｕｔ２の波形図である。
【００６２】
図１２を参照すれば、ＮＮタイプを含んだＳＳタイプ、ＦＦタイプ、ＳＦタイプ及びＦＳタイプの場合で、第１出力信号ＣＬＫ＿ｏｕｔ１及び第２出力信号ＣＬＫ＿ｏｕｔ２の同期が一致する。
【００６３】
図１３は、図１に示された回路１００に供給される４個の電源電圧を変化させながら測定したレベルシフトされた第１信号ＣＬＫ＿ｏｕｔ１及びレベルシフトされた第２信号ＣＬＫ＿ｏｕｔ２の波形図である。
【００６４】
図１３を参照すれば、第１モードＭｏｄｅ １ないし第５モードＭｏｄｅ ５に対して測定した。
【００６５】
第１モードＭｏｄｅ １は、第１レベルシフター１２１に供給される第１電源電圧ＶＧＨの準位が１７Ｖであり、第３電源電圧ＶＳＳの準位が０Ｖであり、第２レベルシフター１２２に供給される第２電源電圧ＶＤＤの準位が３Ｖであり、第４電源電圧ＶＧＬの準位が−１２Ｖである場合である。第２モードＭｏｄｅ ２は、第１モードＭｏｄｅ １で第１レベルシフター１２１に供給される第１電源電圧ＶＧＨの準位を１２Ｖに変更した場合である。第３モードＭｏｄｅ ３は、第２モードＭｏｄｅ ２で第２レベルシフター１２２に供給される第４電源電圧ＶＧＬの準位を−７Ｖに変更した場合である。第４モードＭｏｄｅ ４は、第１モードＭｏｄｅ １で第２レベルシフター１２２に供給される第２電源電圧ＶＤＤの準位を４．５Ｖに、第４電源電圧ＶＧＬの準位を−Ｖにそれぞれ変更した場合である。第５モードＭｏｄｅ ５は、第４モードＭｏｄｅ ４で第２レベルシフター１２２に供給される第４電源電圧ＶＧＬの準位が−１２Ｖに変更した場合である。
【００６６】
図１３を参照すれば、５個のモードのうち信号の同期が一致する場合(Ｍｏｄｅ １ないしＭｏｄｅ ３)もあるが、一致しない場合(Ｍｏｄｅ ４及びＭｏｄｅ ５)も発生する。
【００６７】
図１４は、図５に示された回路に供給される４個の電源電圧を変化させながら測定した第１出力信号ＣＬＫ＿ｏｕｔ１及び第２出力信号ＣＬＫ＿ｏｕｔ２の波形図である。
【００６８】
図１４を参照すれば、５個のモード全部で両信号の同期が一致するということが分かる。
【００６９】
前述したように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。
【産業上の利用可能性】
【００７０】
本発明は、同期化回路関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００７１】
【図１】基準信号に対してレベルシフトされた２個の信号を生成する回路を示す図面である。
【図２】図１に示された第１レベルシフターの内部回路の一例である。
【図３】図１に示された第２レベルシフターの内部回路の一例である。
【図４】図１に示されたレベルシフトされた信号を生成する回路の入出力信号の波形図である。
【図５】本発明の一実施形態による同期化回路を示す図面である。
【図６】図５に示されたバッファの内部回路図である。
【図７】本発明の一実施形態による同期化回路を用いて第１出力信号を生成する段階を示す図面である。
【図８】本発明の一実施形態による同期化回路を用いて第２出力信号を生成する段階を示す図面である。
【図９】図５に示されたバッファ及びレベルシフターの遅延特性を示すブロック図である。
【図１０】本発明による同期化回路の他の実施形態を示す図面である。
【図１１】図１の回路を構成するトランジスタのサイズを変化させながら測定した第１レベルシフト信号ＣＬＫ＿ｏｕｔ１及び第２レベルシフト信号ＣＬＫ＿ｏｕｔ２の波形図である。
【図１２】図５に示された本発明による同期化回路を構成するトランジスタのサイズを変化させながら測定した第２基準信号ＣＬＫ＿ｏｕｔ１及び第３基準信号ＣＬＫ＿ｏｕｔ２の波形図である。
【図１３】図１に示された回路に供給される４個の電源電圧を変化させながら測定した第１レベルシフト信号ＣＬＫ＿ｏｕｔ１及び第２レベルシフト信号ＣＬＫ＿ｏｕｔ２の波形図である。
【図１４】図５に示された回路に供給される４個の電源電圧を変化させながら測定した第２基準信号ＣＬＫ＿ｏｕｔ１及び第３基準信号ＣＬＫ＿ｏｕｔ２の波形図である。
【符号の説明】
【００７２】
５００  同期化回路
５１０  第１レベルシフトユニット
５１１  第１バッファ
５１２  第１レベルシフター
５１３  第２レベルシフター
５２０  同期化ユニット
５２１  バッファユニット
５２２  ２バッファ
５２３  第３バッファ
５２５  第２レベルシフトユニット
５２６  第３レベルシフター
５２７  第４レベルシフター
Ｂ／Ｓ  信号
ＣＬＫ＿ｉｎ  入力基準信号
ＣＬＫ＿ｏｕｔ１  第１出力信号
ＣＬＫ＿ｏｕｔ２  第２出力信号
Ｓ１１  第１レベル変換信号
Ｓ２１  第２レベル変換信号
Ｓ１２  第３レベル変換信号
Ｓ２２  第４レベル変換信号
ＶＧＨ  第１電源電圧
ＶＤＤ  第２電源電圧
ＶＳＳ  第３電源電圧
ＶＧＬ  第４電源電圧
【図１】
2006352857.tif 000004
【図２】
2006352857.tif 000005
【図３】
2006352857.tif 000006
【図４】
2006352857.tif 000007
【図５】
2006352857.tif 000008
【図６】
2006352857.tif 000009
【図７】
2006352857.tif 000010
【図８】
2006352857.tif 000011
【図９】
2006352857.tif 000012
【図１０】
2006352857.tif 000013
【図１１】
2006352857.tif 000014
【図１２】
2006352857.tif 000015
【図１３】
2006352857.tif 000016
【図１４】
2006352857.tif 000017