(57)【要約】【課題】短いオフセットドレイン長で、所定の耐圧が確保できる半導体装置の製造方法を提供する。【解決手段】ｐベース領域２の表面層にｎ+ ソース領域１１とｎ+ ドレイン領域１２とｎ+ ドレイン領域１２と接するｎ- オフセットドレイン領域１６を形成する。このｎ- オフセットドレイン領域１６の長さであるオフセットドレイン長ｄを決定するマスクを図１（ｂ）で示す第１フォトレジスト膜６の単一のマスクで形成することで、従来のように複数のマスクで形成する場合のアライメントズレを排除できて、裕度をとることなく短いオフセットドレイン長ｄのｎ- オフセットドレイン領域１６を形成することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体層上に絶縁膜を形成する工程と、該絶縁膜上に導電膜を形成する工程と、該導電膜上に第１フォトレジスト膜を形成する工程と、ゲート電極となる前記導電膜上の前記第１フォトレジスト膜と前記ゲート電極と所定の距離を離して所定の大きさで形成されるマスク導電膜となる前記導電膜上の前記第１フォトレジスト膜とを共に残し、その他の領域の前記第１フォトレジスト膜を除去する工程と、残った前記第１フォトレジスト膜をマスクに前記導電膜を除去して前記ゲート電極と前記マスク導電膜を形成する工程と、前記第１フォトレジスト膜を除去し、少なくとも前記ゲート電極と前記マスク導電膜に挟まれた前記絶縁膜上を被覆する第２フォトレジスト膜を形成する工程と、該第２フォトレジスト膜と前記ゲート電極と前記マスク導電膜とをマスクとして第２導電型不純物を前記半導体層に導入して高濃度の第２導電型ソース領域と第２導電型ドレイン領域とを形成する工程と、前記第２フォトレジスト膜を除去し、前記ゲート電極を被覆する第３フォトレジスト膜を形成する工程と、該第３フォトレジスト膜をマスクとして前記マスク導電膜を除去する工程と、前記第３フォトレジスト膜を除去し、前記ソース領域上を被覆する第４フォトレジスト膜を形成する工程と、該第４フォトレジスト膜と前記ゲート電極をマスクに第２導電型不純物を前記半導体層に導入し、前記ソース領域および前記ドレイン領域より不純物濃度が低い低濃度の第２導電型オフセットドレイン領域を形成する工程と、前記第４フォトレジスト膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース領域から前記ドレイン領域に亘る領域を取り囲むように前記半導体層にＬＯＣＯＳ膜が形成され、該ＬＯＣＯＳ膜上に前記第２フォトレジスト膜および前記第４フォトレジスト膜を形成すことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オフセットドレイン領域を有する高耐圧の半導体装置の製造方法に関する。
【背景技術】
【０００２】
図２は、オフセットドレイン領域を有する高耐圧の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴである。
高耐圧のＭＯＳＦＥＴでは、耐圧を確保するために、不純物濃度が低濃度であるオフセットドレイン領域をゲート電極と高濃度ドレイン領域の間に挟まれたｐベース領域の表面層にこの高濃度ドレイン領域と接するように形成する必要がある。このオフセットドレイン領域のゲート電極端とドレイン領域端との距離（オフセット領域長ｄ）は耐圧を確保するために重要である。
図２において、高耐圧ＭＯＳＦＥＴは、ｎ半導体基板１の表面層に形成されたｐベース領域２と、このｐベース領域２の表面層にそれぞれ離して形成されたｎ+ ソース領域１１およびｎ+ ドレイン領域１２と、ｎ+ ソース領域１１とｎ+ ドレイン領域１２の間にｎ+ ドレイン領域１２と接してｐベース領域２の表面層に形成されるｎ- オフセットドレイン領域１６と、このｎ- オフセットドレイン領域１６とｎ+ ソース領域１１の間のｐベース領域上２にゲート絶縁膜４を介して形成されるゲート電極７と、ｎ+ ソース領域１１の外側およびｎ+ ドレイン領域１２の外側にこれらの領域と接してｐベース領域２の表面に形成されるＬＯＣＯＳ膜３とを有している。ＬＯＣＯＳ膜３は選択酸化膜のことである。
【０００３】
図３は、図２の半導体装置の製造方法を説明する図であり、同図（ａ）から同図（ｆ）は工程順に示した要部製造工程断面図である。
ｎ半導体基板１の表面層にｐベース領域２を形成し、このｐベース領域２の表面に素子形成領域を取り囲むようにＬＯＣＯＳ膜３を形成する。ＬＯＣＯＳ膜の開口部の幅をＬとする（同図（ａ））。
つぎに、表面にゲート絶縁膜４を形成し、その上にポリシリコン膜５を形成し、その上に第１フォトレジスト膜６ａを形成し、フォトリソグラフィー技術を用いて、第１フォトレジスト膜６ａをパターニングする。このとき、ゲート電極形成箇所以外のフォトレジストは除去する（同図（ｂ））。
つぎに、第１フォトレジスト膜６ａをマスクに、ポリシリコン膜５をエッチングし、ゲート電極７ａを形成する（同図（ｃ））。
【０００４】
つぎに、第１フォトレジスト膜６ａを除去し、ＬＯＣＯＳ膜３上に第２フォトレジスト膜９ａを形成し、ｎ型不純物を高ドーズ量でイオン注入１０を行い、ｎ+ ソース領域１１、ｎ+ ドレイン領域１２ａを形成する（同図（ｄ））。
つぎに、第２フォトレジスト膜９ａを除去し、ＬＯＣＯＳ膜３上、ｎ+ ソース領域１１上およびゲート電極７ａ上に第３フォトレジスト膜１４ａを形成し、ｎ型不純物を低ドーズ量でイオン注入１５を行い、ｎ- オフセットドレイン領域１６ａを形成する（同図（ｅ））。
つぎに、第３フォトレジスト膜１４ａを除去する（同図（ｆ））。
つぎに、ｎ+ ソース領域１１上およびｎ+ ドレイン領域１２ａ上に図示しない層間絶縁膜、ソース電極、ドレイン電極およびパッシベーション膜などを形成して、高耐圧ＭＯＳＦＥＴが製作される。
【０００５】
前記のようなオフセットドレイン領域を有する半導体装置において、オフセットドレイン領域の上部に絶縁膜および酸化シリコン膜（ＬＯＣＯＳ膜）を介してドレイン電極を形成することで、耐圧を低下させることなく、オン抵抗を低減できる半導体装置およびその製造方法が開示されている（特許文献１）。
また、オフセットドレイン拡散層の抵抗値を低く抑えることで高い電流駆動能力を得ることができる半導体装置の製造方法が開示されている（特許文献２）。
【特許文献１】特開平１０−１６３４７６号公報
【特許文献２】特開２０００−１６４８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図３のような製造工程では、ｎ+ ドレイン領域１２ａ側は第２フォトレジスト膜９ａをマスクを用いて形成し（図３（ｄ））、オフセットドレイン領域１６ａのゲート電極７ａ側はゲート電極７ａをマスクに形成される（図３（ｃ））。そのため、ゲート電極７ａを形成するときに用いる第１フォトレジスト膜６ａのマスクと、ｎ+ ドレインを形成するときに用いる第２フォトレジスト膜のマスクとの間に合わせズレ（アライメントズレ）があると、ｎ- オフセットドレイン領域１６ａのゲート電極端ａとｎ+ ドレイン領域端ｂとの間の距離であるオフセットドレイン長ｄ０にアライメントズレの分だけばらつきが生じる。
素子耐圧を確実に確保するために、このアライメントズレを見込んで、オフセットドレイン長ｄ０を長くすると、素子ピッチが増大し、オン抵抗が上昇してしまう。
【０００７】
１５Ｖ程度までの低耐圧であれば、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形成のようなポリシリコンに対してシリコン酸化膜のサイドウォールをマスクにセルフアラインで高濃度ドレイン領域の形成が可能だが、このサイドウォールではその幅（オフセットドレイン長）は０．４μｍ以下であり、２０Ｖを超える高耐圧素子の耐圧は確保できない。
この発明の目的は、前記の課題を解決して、短いオフセットドレイン長で、所定の耐圧が確保できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、第１導電型半導体層上に絶縁膜を形成する工程と、該絶縁膜上に導電膜を形成する工程と、該導電膜上に第１フォトレジスト膜を形成する工程と、ゲート電極となる前記導電膜上の前記第１フォトレジスト膜と前記ゲート電極と所定の距離を離して所定の大きさで形成されるマスク導電膜となる前記導電膜上の前記第１フォトレジスト膜とを共に残し、その他の領域の前記第１フォトレジスト膜を除去する工程と、残った前記第１フォトレジスト膜をマスクに前記導電膜を除去して前記ゲート電極と前記マスク導電膜を形成する工程と、前記第１フォトレジスト膜を除去し、少なくとも前記ゲート電極と前記マスク導電膜に挟まれた前記絶縁膜上を被覆する第２フォトレジスト膜を形成する工程と、該第２フォトレジスト膜と前記ゲート電極と前記マスク導電膜とをマスクとして第２導電型不純物を前記半導体層に導入して高濃度の第２導電型ソース領域と第２導電型ドレイン領域とを形成する工程と、前記第２フォトレジスト膜を除去し、前記ゲート電極を被覆する第３フォトレジスト膜を形成する工程と、該第３フォトレジスト膜をマスクとして前記マスク導電膜を除去する工程と、前記第３フォトレジスト膜を除去し、前記ソース領域上を被覆する第４フォトレジスト膜を形成する工程と、該第４フォトレジスト膜と前記ゲート電極をマスクに第２導電型不純物を前記半導体層に導入し、前記ソース領域および前記ドレイン領域より不純物濃度が低い低濃度の第２導電型オフセットドレイン領域を形成する工程と、前記第４フォトレジスト膜を除去する工程と、を含む製造方法とする。
【０００９】
また、前記ソース領域から前記ドレイン領域に亘る領域を取り囲むように前記半導体層にＬＯＣＯＳ膜が形成され、該ＬＯＣＯＳ膜上に前記第２フォトレジスト膜および前記第４フォトレジスト膜を形成するとよい。
【発明の効果】
【００１０】
この発明によると、以下に示す幾つかの効果がある。
第１に、ゲート電極端とｎ+ ドレイン領域端の間の距離をアライメントずれの影響を除いて正確に設定できるので、オフセットドレイン長のばらつきを小さくすることができる。
第２に、オフセットドレイン長のばらつきが小さくなるので、裕度を小さく設定できて、所定の耐圧を確保するために必要なオフセットドレイン長を短くできる。
第３に、オフセットドレイン長を短くできるので、素子のオン抵抗を小さくできる。
第４に、オフセットドレイン長を短くできるので、素子ピッチが小さくできて同一面積当たりのオン抵抗を小さくできる。
【発明を実施するための最良の形態】
【００１１】
発明の実施の形態を以下の実施例で説明する。また、以下の実施例では第１導電型をｐ型とし、第２導電型をｎ型として説明したが逆であっても構わない。
【実施例１】
【００１２】
図１は、この発明の第１実施例の半導体装置の製造方法を示す図であり、同図（ａ）〜同図（ｈ）は工程順に示す要部製造工程断面図である。尚、図３と同一部位については原則として同一符号を付した。しかし、同一部位でも寸法などが異なる場合には異なる符号を付した。
ｎ半導体基板１の表面層にｐベース領域２を形成し、このｐベース領域２の表面に素子形成領域を取り囲むようにＬＯＣＯＳ膜３を形成する。ＬＯＣＯＳ膜３の開口部の幅をＬとする。このｐベース領域２はｎ半導体領域１の表面層に形成された図示しないｐウェル領域の表面層に形成される場合もある（同図（ａ））。
つぎに、表面にゲート絶縁膜４を形成し、その上にポリシリコン膜５を蒸着で形成し、その上に第１フォトレジスト膜６を形成し、フォトリソグラフィー技術を用いて、第１フォトレジスト膜６をパターニングする。このとき、ゲート電極形成箇所とマスクポリシリコン膜形成箇所以外のフォトレジストは除去する。ゲート電極形成箇所端とゲート電極形成箇所と反対側のマスクポリシリコン膜端との間の距離をｄとし、ゲート電極形成箇所とマスクポリシリコン膜形成箇所の間の距離をｄ２とし、ｄは所定の耐圧を確保できる長さとする。例えば、３０Ｖ耐圧の場合は、ｄ＝１．２μｍ程度とする（同図（ｂ））。
【００１３】
つぎに、第１フォトレジスト膜６をマスクに、ポリシリコン膜５をエッチングし、ゲート電極７とマスクポリシリコン膜８を形成する。こうすることで、ゲート電極端ａとマスクポリシリコン膜端ｂの距離はｄに固定される（同図（ｃ））。
つぎに、第１フォトレジスト膜６を除去し、ＬＯＣＯＳ膜３上とゲート電極７上からマスクポリシリコン膜８上に亘る第２フォトレジスト膜９を形成し、ｎ型不純物を高ドーズ量でイオン注入１０を行い、ｎ+ ソース領域１１、ｎ+ ドレイン領域１２を形成する。このとき、ＬＯＣＯＳ膜９上の第２フォトレジスト膜９とマスクポリシリコン膜８上の第２フォトレジスト膜９の間の距離をｄ３とし、マスクポリシリコン膜８の端部とＬＯＣＯＳ膜９の端部が第２フォトレジスト膜９で被覆されないようにする。こうすることで、実質的にマスクポリシリコン膜８とＬＯＣＯＳ膜９をマスクとしてｎ+ ドレイン領域１２が形成される（同図（ｄ））。
【００１４】
つぎに、第２フォトレジスト膜９を除去し、第３フォトレジスト膜１３をゲート電極７上に形成する（同図（ｅ））。
つぎに、第３フォトレジスト膜１３をマスクとしてマスクポリシリコン膜８を除去する（同図（ｆ））。
つぎに、第３フォトレジスト膜１３を除去し、ＬＯＣＯＳ膜３上、ｎ+ ソース領域１１上およびゲート電極１４上に第４フォトレジスト膜１４を形成し、ｎ型不純物を低ドーズ量でイオン注入１５を行い、ｎ- オフセットドレイン領域１６を形成する（同図（ｇ））。
つぎに、第４フォトレジスト膜１４を除去する（同図（ｈ））。
つぎに、ｎ+ ソース領域１１上およびｎ+ ドレイン領域１２上に図示しない層間絶縁膜、ソース電極、ドレイン電極およびパッシベーション膜などを形成して、高耐圧ＭＯＳＦＥＴが製作される。
【００１５】
定格電圧が３０Ｖ程度の高耐圧ＭＯＳＦＥＴの場合を例に挙げて説明する。素子形成領域の幅Ｌ（ＬＯＣＯＳの開口部の幅）は７μｍ、ｄは０．５μｍ、ｄ２は０．５μｍ、ゲート電極の厚さは０．３μｍであり、ｎ+ ソース領域およびｎ+ ドレイン領域はドーズ量３×１０15ｃｍ-2の砒素をイオン注入して形成し、ｎ- オフセットドレイン領域は、ドーズ量３×１０13ｃｍ-2のリンをイオン注入して形成する。勿論イオン注入後に不純物を活性化させるために前記の説明では省略したが熱処理を行う。また、ｎ- オフセットドレイン領域１６の深さはｎ+ ドレイン領域の深さより深くなっても構わない。
前記のオフセットドレイン長ｄを決定するのは、マスクとしても使用するゲート電極７とｎ+ ドレイン領域の形成でマスクとして使用するマスクポリシリコン膜８である。これらはパターニングされた第１フォトレジスト膜６をマスクとして形成され、ｐベース領域２上に固着されているので、従来のようなアライメントズレは生じない。
【００１６】
そのため、オフセットドレイン長ｄのばらつきは極めて小さくなり、所定の耐圧を確保するために必要なオフセットドレイン長ｄを短くできる。
オフセットドレイン長ｄを短くできることで、素子のオン抵抗を小さくできる。また、素子ピッチが小さくできるために、同一面積当たりのオン抵抗を小さくできる。
【図面の簡単な説明】
【００１７】
【図１】図１は、この発明の第１実施例の半導体装置の製造方法を示す図であり、（ａ）〜（ｈ）は工程順に示す要部製造工程断面図
【図２】オフセットドレイン領域を有する高耐圧の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である
【図３】図２の半導体装置の製造方法を説明する図であり、（ａ）から（ｆ）は工程順に示した要部製造工程断面図
【符号の説明】
【００１８】
１    ｎ半導体基板
２    ｐベース領域
３    ＬＯＣＯＳ膜
４    ゲート絶縁膜
５    ポリシリコン膜
６    第１フォトレジスト膜
７    ゲート電極
８    マスクポリシリコン膜
９    第２フォトレジスト膜
１０    イオン注入（Ｐ）
１１    ｎ+ ソース領域
１２    ｎ+ ドレイン領域
１３    第３フォトレジスト膜
１４    第４フォトレジスト膜
１５    イオン注入（Ａｓ）
１６    ｎ- オフセットドレイン領域
Ｌ    オフセットドレイン長
ｄ２    ゲート電極とマスクポリシリコン膜の間の距離
ａ    ゲート電極端
ｂ    ｎ+ ドレイン領域端
【図１】
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【図２】
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【図３】
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