(57)【要約】【課題】  差動クロック信号を良好な信号伝送状態のもとに伝送して信頼性を向上させることができるとともに、回路規模を削減して低コスト化を図ることができる駆動回路を提供する。【解決手段】  印刷装置におけるＬＥＤヘッドは、ＬＥＤアレイチップＣＨＰを構成するＬＥＤ素子に駆動電流を供給する複数の駆動ＩＣ  ＤＲＶをカスケ−ドに接続し、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎに基づいて印刷デ−タを各駆動ＩＣ  ＤＲＶにデータ転送する。このとき、各駆動ＩＣ  ＤＲＶは、入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がりエッジと立ち下がりエッジとの双方で印刷データの転送を行う。【選択図】  図５
2006181742.tif 000002
【特許請求の範囲】
【請求項１】
アレイを構成する記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路において、
前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うこと
を特徴とする駆動回路。
【請求項２】
前記差動クロック信号のうち一方を伝送する信号線は、カスケードに接続された奇数段目の駆動ＩＣの第１のクロック入力端子と偶数段目の駆動ＩＣの第２のクロック入力端子とに接続され、
前記差動クロック信号のうち他方を伝送する信号線は、カスケードに接続された奇数段目の駆動ＩＣの第２のクロック入力端子と偶数段目の駆動ＩＣの第１のクロック入力端子とに接続されること
を特徴とする請求項１記載の駆動回路。
【請求項３】
前記駆動ＩＣは、それぞれ、
入力された前記差動クロック信号がローレベルである場合に、入力された論理値を取り込んで出力する一方で、前記差動クロック信号がハイレベルである場合に、直前に出力していた論理値を保持し続ける第１のラッチ素子と、
入力された前記差動クロック信号がハイレベルである場合に、入力された論理値を取り込んで出力する一方で、前記差動クロック信号がローレベルである場合に、直前に出力していた論理値を保持し続ける第２のラッチ素子と、
前記差動クロック信号がハイレベルである場合に、前記第１のラッチ素子から出力された論理値を出力する一方で、前記差動クロック信号がローレベルである場合に、前記第２のラッチ素子から出力された論理値を出力するセレクタ回路とを有すること
を特徴とする請求項２記載の駆動回路。
【請求項４】
前記印刷データの信号送信端と当該駆動回路の信号受信端とに、当該印刷データを伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる終端抵抗が接続されていること
を特徴とする請求項２記載の駆動回路。
【請求項５】
所定の基準電圧値に基づいて、前記印刷データの電位を前記駆動ＩＣの信号レベルに対応する電圧値に変換するコンパレータ回路を備えること
を特徴とする請求項２記載の駆動回路。
【請求項６】
前記コンパレータ回路は、複数の前記駆動ＩＣのそれぞれに設けられること
を特徴とする請求項５記載の駆動回路。
【請求項７】
複数の前記駆動ＩＣのうち１段目の駆動ＩＣに設けられる前記コンパレータ回路は、第１の基準電圧値に基づいて、前記印刷データの電位を変換し、
複数の前記駆動ＩＣのうち２段目以降の駆動ＩＣに設けられる前記コンパレータ回路は、第２の基準電圧値に基づいて、前記印刷データの電位を変換すること
を特徴とする請求項６記載の駆動回路。
【請求項８】
前記駆動ＩＣのそれぞれに共通に接続される信号線の末端に、当該信号線が有する特性インピーダンスと略等しい抵抗値とされる終端抵抗が接続されていること
を特徴とする請求項２記載の駆動回路。
【請求項９】
前記差動クロック信号を伝送する信号線の末端に、当該信号線が有する差動特性インピーダンスと略等しい抵抗値とされる終端抵抗が接続されていること
を特徴とする請求項２記載の駆動回路。
【請求項１０】
前記駆動ＩＣは、それぞれ、
前記差動クロック信号の入力毎に互いに重なり合わない第１のクロック信号及び第２のクロック信号からなる２相クロック信号を生成する相変換回路と、
前記相変換回路から出力される前記２相クロック信号が入力されるフリップフロップ回路とを備え、
前記フリップフロップ回路は、
２系統のデータ伝達経路を有し、当該２系統のデータ伝達経路のそれぞれの入力同士が接続されるとともに、当該２系統のデータ伝達経路のそれぞれの出力同士が接続されていること
を特徴とする請求項２記載の駆動回路。
【請求項１１】
前記フリップフロップ回路は、
前記２系統のデータ伝達経路のうち第１のデータ伝達経路に、前記第２のクロック信号に基づいて動作する第１のトランスミッションゲートと、前記第１のトランスミッションゲートの出力が入力される第１のインバータと、前記第１のインバータの出力が入力されて前記第１のクロック信号に基づいて動作する第２のトランスミッションゲートとを設け、
前記２系統のデータ伝達経路のうち第２のデータ伝達経路に、前記第１のクロック信号に基づいて動作する第３のトランスミッションゲートと、前記第３のトランスミッションゲートの出力が入力される第２のインバータと、前記第２のインバータの出力が入力されて前記第２のクロック信号に基づいて動作する第４のトランスミッションゲートとを設けていること
を特徴とする請求項１０記載の駆動回路。
【請求項１２】
前記フリップフロップ回路は、
前記２系統のデータ伝達経路のうち第１のデータ伝達経路に、前記第２のクロック信号に基づいて動作する第１のクロックドＣＭＯＳインバータと、前記第１のクロックドＣＭＯＳインバータの出力が入力されて前記第１のクロック信号に基づいて動作する第２のクロックドＣＭＯＳインバータとを設け、
前記２系統のデータ伝達経路のうち第２のデータ伝達経路に、前記第１のクロック信号に基づいて動作する第３のクロックドＣＭＯＳインバータと、前記第３のクロックドＣＭＯＳインバータの出力が入力されて前記第２のクロック信号に基づいて動作する第４のクロックドＣＭＯＳインバータとを設けていること
を特徴とする請求項１０記載の駆動回路。
【請求項１３】
前記相変換回路は、
前記差動クロック信号が入力されるトランスミッションゲートと、
前記差動クロック信号が入力されるインバータと、
前記インバータの出力が入力される第１の否定論理和回路と、
前記トランスミッションゲートの出力が入力される第２の否定論理和回路と、
前記第１の否定論理和回路の出力が入力されて前記２相クロック信号のうち第１のクロック信号を出力する第１のバッファ回路と、
前記第２の否定論理和回路の出力が入力されて前記２相クロック信号のうち第２のクロック信号を出力する第２のバッファ回路とを有し、
前記第１の否定論理和回路には、前記インバータの出力と前記第２のバッファ回路から出力される前記第２のクロック信号とが入力され、
前記第２の否定論理和回路には、前記トランスミッションゲートの出力と前記第１のバッファ回路から出力される前記第１のクロック信号とが入力されること
を特徴とする請求項１０記載の駆動回路。
【請求項１４】
前記相変換回路は、
前記差動クロック信号が入力されるトランスミッションゲートと、
前記差動クロック信号が入力されるインバータと、
前記インバータの出力が入力される第１の否定論理和回路と、
前記トランスミッションゲートの出力が入力される第２の否定論理和回路と、
前記第１の否定論理和回路の出力が入力されて前記２相クロック信号のうち第１のクロック信号を出力する第１のバッファ回路と、
前記第２の否定論理和回路の出力が入力されて前記２相クロック信号のうち第２のクロック信号を出力する第２のバッファ回路と、
前記第１のバッファ回路から出力された前記第１のクロック信号についての第１のコンプリメント信号を生成する回路と、
前記第２のバッファ回路から出力された前記第２のクロック信号についての第２のコンプリメント信号を生成する回路とを有し、
前記第１の否定論理和回路には、前記インバータの出力と前記第２のコンプリメント信号を遅延してなる信号とが入力され、
前記第２の否定論理和回路には、前記トランスミッションゲートの出力と前記第１のコンプリメント信号を遅延してなる信号とが入力されること
を特徴とする請求項１０記載の駆動回路。
【請求項１５】
前記フリップフロップ回路は、
前記２系統のデータ伝達経路のうち第１のデータ伝達経路に、前記第２のクロック信号に基づいて動作する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの出力が入力される第１のインバータと、前記第１のインバータの出力が入力されて前記第１のクロック信号に基づいて動作する第２のＭＯＳトランジスタとを設け、
前記２系統のデータ伝達経路のうち第２のデータ伝達経路に、前記第１のクロック信号に基づいて動作する第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタの出力が入力される第２のインバータと、前記第２のインバータの出力が入力されて前記第２のクロック信号に基づいて動作する第４のＭＯＳトランジスタとを設けていること
を特徴とする請求項１０記載の駆動回路。
【請求項１６】
前記フリップフロップ回路は、前記第１のデータ伝達経路における前記第２のＭＯＳトランジスタの出力と前記第２のデータ伝達経路における前記第４のＭＯＳトランジスタの出力とを接続した後の信号が入力される第３のインバータを設け、
当該駆動回路は、前記第１のインバータ、前記第２のインバータ、及び前記第３のインバータのそれぞれの入力電位をプルダウン又はプルアップする手段を備えること
を特徴とする請求項１５記載の駆動回路。
【請求項１７】
ＬＥＤアレイを構成するＬＥＤ素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送するＬＥＤアレイ駆動回路において、
前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うこと
を特徴とするＬＥＤアレイ駆動回路。
【請求項１８】
アレイを構成する記録素子と、
前記記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路とを搭載し、
前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うこと
を特徴とする駆動回路用配線基板。
【請求項１９】
アレイを構成する記録素子と、
前記記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路と、
前記記録素子及び前記駆動回路を搭載する基板とを備え、
前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うこと
を特徴とする印刷ヘッド。
【請求項２０】
アレイを構成する記録素子と、前記記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路と、前記記録素子及び前記駆動回路を搭載する基板とを有する印刷ヘッドと、
前記印刷ヘッドを用いて所定の記録媒体に対する画像形成を行う画像形成手段とを備え、
前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うこと
を特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイを構成する記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路及びこの駆動回路における記録素子をＬＥＤ素子としたＬＥＤアレイ駆動回路に関する。また、本発明は、この駆動回路を搭載した駆動回路用配線基板、駆動回路を備える印刷ヘッド、及びこの印刷ヘッドを備える印刷装置に関する。
【背景技術】
【０００２】
従来の電子写真記録方式の印刷装置においては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成した上で、この静電潜像にトナーを付着させて現像を行ってトナー像を形成し、このトナー像を記録媒体としての用紙に転写して定着させることにより、当該用紙上に画像を形成する。
【０００３】
このような印刷装置としては、感光体ドラムに光を照射して露光する光源として発光ダイオード（Light Emitting Diode；以下、ＬＥＤという。）を用いたものが知られている。かかる印刷装置に用いられるＬＥＤヘッドは、複数のＬＥＤ素子が配列されたＬＥＤアレイチップと、これら各ＬＥＤアレイチップを駆動するための駆動回路とから構成される。駆動回路は、内部にシフトレジスタを有する複数の駆動ＩＣ（Integrated Circuit）から構成される。駆動回路においては、各駆動ＩＣのシフトレジスタの入出力を隣接する駆動ＩＣとカスケード接続し、これらシフトレジスタに共通のクロック信号を供給することにより、印刷データを各駆動ＩＣにシリアル転送している。
【０００４】
また、ＬＥＤヘッドとしては、各駆動ＩＣのシフトレジスタを駆動するためのクロック信号として差動クロック信号を用い、高速なデータ転送を可能としたものも提案されている。
【０００５】
かかる差動クロック信号を供給するためにＬＥＤアレイチップ及び駆動ＩＣを搭載する基板上に設けられた２本の信号線としては、他の駆動ＩＣに対する配線部を避けつつその幅を狭めることによってノイズの影響を最小限とし、且つ全体の信号線の配線長を抑える目的で、例えば図４５に示すような配線形態とした例がある。すなわち、このＬＥＤヘッドにおいては、同図（ａ）に平面図及び同図（ｂ）に断面図を示すように、複数のＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，ＣＨＰ３，・・・と、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を入出力してＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，ＣＨＰ３，・・・のそれぞれを駆動する複数の駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・とを、それぞれ一列に基板２０００上に配列し、クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎを供給する２本の信号線を、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・の周期で蛇行させてクランク状とすることにより、他の駆動ＩＣに対する配線部を避けつつその幅を狭めるとともに、全体の信号線の配線長を抑えている。
【０００６】
また、ＬＥＤヘッドとしては、駆動ＩＣの奇数段目と偶数段目とにおける差動クロック信号の入力端子を反転させて入力可能とし、入力された差動クロックの極性を合わせるためにクロック信号を反転可能な回路を駆動ＩＣに設けた例もある（例えば、特許文献１参照。）。
【０００７】
【特許文献１】特開２００１−１９９０９６号公報
【０００８】
具体的には、このＬＥＤヘッドの内部構成は、図４６に示すようなものである。なお、ここでは、１インチあたり６００ドットの解像度でＡ４サイズの用紙に印刷可能なＬＥＤヘッドについて例示する。
【０００９】
すなわち、このＬＥＤヘッドは、２６個のＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６と、これらＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６のそれぞれを駆動する２６個の駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６とが、それぞれ対向するように所定のプリント配線基板上に配列されて構成される。このＬＥＤヘッドにおいては、同一回路によって構成された各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が隣接する駆動ＩＣとカスケード接続され、外部から入力される印字データ信号ＨＤ−ＤＡＴＡをシリアルに転送可能に構成される。また、このＬＥＤヘッドにおいては、４系統の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を入力するために４本のデータ線が設けられ、１パルスのクロック信号ＨＤ−ＣＬＫに基づいて、隣接する４画素分のデータを一度に転送することが可能とされる。
【００１０】
各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、差動信号からなるクロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎを、当該駆動ＩＣ内部で用いるシングルエンド信号に変換するクロック入力回路２００１と、このクロック入力回路２００１から出力される信号の論理を設定するための排他的否論理和回路２００２と、この排他的否論理和回路２００２から出力されるクロック信号に同期させて印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０のシフト転送を行うシフトレジスタ回路２００３と、このシフトレジスタ回路２００３の出力信号をラッチ信号ＨＤ−ＬＯＡＤに基づいて保持するラッチ回路２００４と、負論理信号であるストローブ信号（以下、印刷駆動信号ＨＤ−ＳＴＢ−Ｎという。）が入力されるインバータ回路２００５と、ラッチ回路２００４の出力信号とインバータ回路２００５の出力信号との論理積をとる論理積回路２００６と、この論理積回路２００６の出力信号に基づいて、所定の電源ＶＤＤから給電された電力に基づく駆動電流をＬＥＤ素子に供給するＬＥＤ駆動回路２００７と、このＬＥＤ駆動回路２００７に対して駆動電流が一定になるように指令電圧を与える制御電圧発生回路２００８とを有する。
【００１１】
このような駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６において、シフトレジスタ回路２００３は、４８個×４組＝１９２個のフリップフロップ回路からなり、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎに同期させてシフト入力し、２４パルスのクロック入力によって１９２ドット分の印字データ信号を転送する。
【００１２】
また、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６において、排他的否論理和回路２００２は、その一方の入力端子がクロック入力回路２００１の出力に接続されるとともに、他方の入力端子が図示しないプルアップ抵抗が接続されたセレクト端子とされて構成される。このセレクト端子は、カスケード接続された奇数段目の駆動ＩＣにおいては開放される一方で、偶数段目の駆動ＩＣにおいてはグラウンドに接続される。
【００１３】
このような駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６を備えるＬＥＤヘッドにおいて、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎは、当該ＬＥＤヘッド内のプリント配線基板上に形成された差動特性インピーダンスＺ０の伝送特性を有する伝送線路を介して伝送される。この伝送線路の末端には、差動特性インピーダンスＺ０と等しい抵抗値とされる終端抵抗２０１０が接続される。
【００１４】
これにより、ＬＥＤヘッドにおいては、プリント配線基板内における差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの伝送が、終端抵抗２０１０によって無反射終端される構成とされることから、各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６に入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの間には、信号伝搬による微小な遅延時間が生じるものの、当該各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６間における伝送波形には相違を生じることなく、信号伝送を行うことができる。換言すれば、ＬＥＤヘッドにおいては、排他的否論理和回路２００２により、駆動ＩＣの奇数段目と偶数段目とにおける差動クロック信号の入力端子を反転させて接続していることから、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の端子インピーダンスに差異が生じても、正負のクロック信号への負荷インピーダンスが偏りを起こすことがないことから、ノイズや反射による差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号波形の乱れを防止することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、上述した特許文献１に記載された従来のＬＥＤヘッドにおいては、プリント配線基板へのノイズの影響を軽減するために、上述したように、クロック信号を差動信号として各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６に供給しているが、これら差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎを伝送する信号線は、カスケード接続された駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６間の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する４本の信号線を挟んで配設されている。
【００１６】
そのため、従来のＬＥＤヘッドにおいては、良好な信号伝送状態を得るために、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６毎に差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号線を交互に交差させる構成とせざるを得ず、このため、入力された差動クロックの極性を合わせるために、一方の入力端子がセレクト端子とされた排他的否論理和回路２００２を用いてカスケード接続された駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の奇数段目と偶数段目とでクロック信号の論理を反転している。
【００１７】
このように、従来のＬＥＤヘッドにおいては、カスケード接続された駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の奇数段目と偶数段目とでクロック信号の論理を反転させる回路を設ける必要があり、これら駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６において奇数段目又は偶数段目であることを指示するためのセレクト端子と、そのセレクト端子の論理レベルを設定するためのボンディングワイヤが必要であった。
【００１８】
したがって、従来のＬＥＤヘッドにおいては、このようなセレクト端子を設けることによる駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のチップ面積の占有により、コストの増加を招来し、また、ボンディングワイヤを敷設するための組立実装コストも増加するという問題があった。
【００１９】
本発明は、このような実情に鑑みてなされたものであり、差動クロック信号を良好な信号伝送状態のもとに伝送して信頼性を向上させることができるとともに、回路規模を削減して低コスト化を図ることができる駆動回路及びＬＥＤアレイ駆動回路、並びにこの駆動回路を搭載する駆動回路用配線基板、駆動回路を備える印刷ヘッド、及びこの印刷ヘッドを備える印刷装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した目的を達成する本発明にかかる駆動回路は、アレイを構成する記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路において、前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うことを特徴としている。
【００２１】
このような本発明にかかる駆動回路においては、隣接する駆動ＩＣ間で、差動クロック信号と当該駆動ＩＣにおけるクロック入力端子との接続が入れ替わっても、差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で印刷データの転送を行うことから、支障なく動作させることができる。したがって、本発明にかかる駆動回路においては、プリント配線基板上で差動クロック信号線を交差させることなく同一面上に配設することができ、回路図上で隣接する駆動ＩＣ毎に差動クロック信号線が交互に交差するにもかかわらず、それによる動作タイミングの差異は表面化せず、各駆動ＩＣ毎に差動クロック信号線の交差による影響を補正する回路を設ける必要がない。
【００２２】
また、本発明にかかる駆動回路においては、従来において設置が不可避であったセレクト端子を設ける必要がないことから、プリント配線基板上の配線領域を削減することができるとともに、ボンディングワイヤ数も削減することができ、プリント配線基板の小型化を図ることができ、これにともない低コスト化も図ることができる。
【００２３】
さらに、本発明にかかる駆動回路においては、従来に比べて差動クロック信号の周波数を実質的に１／２倍にまで低下することができることから、電磁放射の影響も抑制することができる。
【００２４】
具体的には、本発明にかかる駆動回路において、前記差動クロック信号のうち一方を伝送する信号線は、カスケードに接続された奇数段目の駆動ＩＣの第１のクロック入力端子と偶数段目の駆動ＩＣの第２のクロック入力端子とに接続され、前記差動クロック信号のうち他方を伝送する信号線は、カスケードに接続された奇数段目の駆動ＩＣの第２のクロック入力端子と偶数段目の駆動ＩＣの第１のクロック入力端子とに接続される。
【００２５】
これにより、本発明にかかる駆動回路においては、駆動ＩＣの設計上又は製造上のばらつきによって２つのクロック入力端子における静電容量が微妙に異なる場合であっても、各差動クロック信号線には同数のクロック入力端子が接続されることから、各差動クロック信号線における負荷容量の差異は平均化され、実質的に無視しうる程度に小さくなる。したがって、本発明にかかる駆動回路においては、差動クロック信号間で立ち上がり時間や立ち下がり時間が相違して動作周波数を上げることができないといった事態を回避することができることから、差動クロック信号の信号品質を向上させることができ、データ転送時における信頼性を向上させることができる。
【００２６】
ここで、前記駆動ＩＣは、それぞれ、入力された前記差動クロック信号がローレベルである場合に、入力された論理値を取り込んで出力する一方で、前記差動クロック信号がハイレベルである場合に、直前に出力していた論理値を保持し続ける第１のラッチ素子と、入力された前記差動クロック信号がハイレベルである場合に、入力された論理値を取り込んで出力する一方で、前記差動クロック信号がローレベルである場合に、直前に出力していた論理値を保持し続ける第２のラッチ素子と、前記差動クロック信号がハイレベルである場合に、前記第１のラッチ素子から出力された論理値を出力する一方で、前記差動クロック信号がローレベルである場合に、前記第２のラッチ素子から出力された論理値を出力するセレクタ回路とを有するものとして構成することができる。
【００２７】
そして、本発明にかかる駆動回路においては、前記印刷データの信号送信端と当該駆動回路の信号受信端とに、当該印刷データを伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる終端抵抗が接続されるのが望ましい。
【００２８】
これにより、本発明にかかる駆動回路においては、印刷データが当該駆動回路の入力部分において信号反射して論理判別が困難となるほど波形形状が変化したり、印刷データの出力元との間で多重に信号反射を繰り返して収束するまでに長時間を要したりするのを防止することができる。また、本発明にかかる駆動回路においては、入力される印刷データを著しく小振幅化することができ、ＥＭＩノイズの低減を図ることができる。さらに、本発明にかかる駆動回路においては、入力される印刷データの立ち上がり波形や立ち下がり波形の傾きが一定であるものとすると、その小振幅化により、波形の立ち上がり時間や立ち下がり時間の短縮を図ることもできることから、同一時間内に伝送可能なデータ量を著しく増大させることができ、印字速度の高速化にも寄与することができる。
【００２９】
また、本発明にかかる駆動回路は、所定の基準電圧値に基づいて、前記印刷データの電位を前記駆動ＩＣの信号レベルに対応する電圧値に変換するコンパレータ回路を備えることになる。なお、このコンパレータ回路は、複数の前記駆動ＩＣのそれぞれに設けることもできる。これにより、本発明にかかる駆動回路においては、１段目の駆動ＩＣにおける印刷データの入力にコンパレータ回路を外付けする必要がなくなり、当該駆動回路のサイズをさらに削減することができ、さらなる低コスト化を図ることができる。この場合、複数の前記駆動ＩＣのうち１段目の駆動ＩＣに設けられる前記コンパレータ回路は、第１の基準電圧値に基づいて前記印刷データの電位を変換し、複数の前記駆動ＩＣのうち２段目以降の駆動ＩＣに設けられる前記コンパレータ回路は、第２の基準電圧値に基づいて前記印刷データの電位を変換することになる。
【００３０】
さらに、本発明にかかる駆動回路においては、前記駆動ＩＣのそれぞれに共通に接続される信号線の末端に、当該信号線が有する特性インピーダンスと略等しい抵抗値とされる終端抵抗が接続されるのが望ましい。これにより、本発明にかかる駆動回路においては、本来であれば１つのエッジしか存在しないはずの波形が２つのエッジがあるものとして認識されることによる駆動ＩＣの誤作動が発生する現象を防止することができる。また、本発明にかかる駆動回路においては、信号の入力波形を十分に鈍らせる必要がないことから、信号遷移時間を短縮してパルス幅を大きくすることができ、優れたデータ伝送の信頼性を提供することができ、高速動作を行うことも可能となる。
【００３１】
なお、本発明にかかる駆動回路においては、前記差動クロック信号を伝送する信号線の末端に、当該信号線が有する差動特性インピーダンスと略等しい抵抗値とされる終端抵抗が接続されてもよい。
【００３２】
さらにまた、本発明にかかる駆動回路において、前記駆動ＩＣは、それぞれ、前記差動クロック信号の入力毎に互いに重なり合わない第１のクロック信号及び第２のクロック信号からなる２相クロック信号を生成する相変換回路と、前記相変換回路から出力される前記２相クロック信号が入力されるフリップフロップ回路とを備えるようにしてもよい。この場合、前記フリップフロップ回路は、２系統のデータ伝達経路を有し、当該２系統のデータ伝達経路のそれぞれの入力同士が接続されるとともに、当該２系統のデータ伝達経路のそれぞれの出力同士が接続されたものとなる。
【００３３】
そして、前記フリップフロップ回路は、前記２系統のデータ伝達経路のうち第１のデータ伝達経路に、前記第２のクロック信号に基づいて動作する第１のトランスミッションゲートと、前記第１のトランスミッションゲートの出力が入力される第１のインバータと、前記第１のインバータの出力が入力されて前記第１のクロック信号に基づいて動作する第２のトランスミッションゲートとを設け、前記２系統のデータ伝達経路のうち第２のデータ伝達経路に、前記第１のクロック信号に基づいて動作する第３のトランスミッションゲートと、前記第３のトランスミッションゲートの出力が入力される第２のインバータと、前記第２のインバータの出力が入力されて前記第２のクロック信号に基づいて動作する第４のトランスミッションゲートとを設けるものとして構成することができる。
【００３４】
また、前記フリップフロップ回路は、前記２系統のデータ伝達経路のうち第１のデータ伝達経路に、前記第２のクロック信号に基づいて動作する第１のクロックドＣＭＯＳインバータと、前記第１のクロックドＣＭＯＳインバータの出力が入力されて前記第１のクロック信号に基づいて動作する第２のクロックドＣＭＯＳインバータとを設け、前記２系統のデータ伝達経路のうち第２のデータ伝達経路に、前記第１のクロック信号に基づいて動作する第３のクロックドＣＭＯＳインバータと、前記第３のクロックドＣＭＯＳインバータの出力が入力されて前記第２のクロック信号に基づいて動作する第４のクロックドＣＭＯＳインバータとを設けるものとして構成することもできる。
【００３５】
このように、本発明にかかる駆動回路においては、トランスミッションゲート及びインバータからなるフリップフロップ回路や、クロックドＣＭＯＳインバータからなるフリップフロップ回路を有することにより、駆動ＩＣのチップサイズをさらに削減可能であり、さらなる低コスト化を図ることができる。
【００３６】
また、本発明にかかる駆動回路において、前記相変換回路は、前記差動クロック信号が入力されるトランスミッションゲートと、前記差動クロック信号が入力されるインバータと、前記インバータの出力が入力される第１の否定論理和回路と、前記トランスミッションゲートの出力が入力される第２の否定論理和回路と、前記第１の否定論理和回路の出力が入力されて前記２相クロック信号のうち第１のクロック信号を出力する第１のバッファ回路と、前記第２の否定論理和回路の出力が入力されて前記２相クロック信号のうち第２のクロック信号を出力する第２のバッファ回路とを有し、前記第１の否定論理和回路には、前記インバータの出力と前記第２のバッファ回路から出力される前記第２のクロック信号とが入力され、前記第２の否定論理和回路には、前記トランスミッションゲートの出力と前記第１のバッファ回路から出力される前記第１のクロック信号とが入力されるものとして構成することができる。
【００３７】
本発明にかかる駆動回路においては、相変換回路として、このような構成のものを用いることにより、インバータによる遅延時間とトランスミッションゲートによる遅延時間とを同程度に設定することができる。したがって、本発明にかかる駆動回路においては、回路動作の高速化を図ることができる。
【００３８】
さらに、本発明にかかる駆動回路において、前記相変換回路は、前記差動クロック信号が入力されるトランスミッションゲートと、前記差動クロック信号が入力されるインバータと、前記インバータの出力が入力される第１の否定論理和回路と、前記トランスミッションゲートの出力が入力される第２の否定論理和回路と、前記第１の否定論理和回路の出力が入力されて前記２相クロック信号のうち第１のクロック信号を出力する第１のバッファ回路と、前記第２の否定論理和回路の出力が入力されて前記２相クロック信号のうち第２のクロック信号を出力する第２のバッファ回路と、前記第１のバッファ回路から出力された前記第１のクロック信号についての第１のコンプリメント信号を生成する回路と、前記第２のバッファ回路から出力された前記第２のクロック信号についての第２のコンプリメント信号を生成する回路とを有し、前記第１の否定論理和回路には、前記インバータの出力と前記第２のコンプリメント信号を遅延してなる信号とが入力され、前記第２の否定論理和回路には、前記トランスミッションゲートの出力と前記第１のコンプリメント信号を遅延してなる信号とが入力されるものとして構成することもできる。
【００３９】
本発明にかかる駆動回路においては、相変換回路として、このような構成のものを用いることにより、フリップフロップ回路におけるデータのすり抜けを回避することができる。したがって、この本発明にかかる駆動回路においては、２相クロック信号間の休止時間において過剰なタイミング余裕を設定する必要がなくなり、その動作周波数を高めることが容易となる。
【００４０】
さらにまた、本発明にかかる駆動回路において、前記フリップフロップ回路は、前記２系統のデータ伝達経路のうち第１のデータ伝達経路に、前記第２のクロック信号に基づいて動作する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの出力が入力される第１のインバータと、前記第１のインバータの出力が入力されて前記第１のクロック信号に基づいて動作する第２のＭＯＳトランジスタとを設け、前記２系統のデータ伝達経路のうち第２のデータ伝達経路に、前記第１のクロック信号に基づいて動作する第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタの出力が入力される第２のインバータと、前記第２のインバータの出力が入力されて前記第２のクロック信号に基づいて動作する第４のＭＯＳトランジスタとを設けるものとして構成することができる。
【００４１】
これにより、本発明にかかる駆動回路においては、フリップフロップ回路を構成する素子数を少なくすることができ、駆動ＩＣのチップサイズをさらに削減可能であり、さらなる低コスト化に寄与することができる。
【００４２】
また、本発明にかかる駆動回路において、前記フリップフロップ回路は、前記第１のデータ伝達経路における前記第２のＭＯＳトランジスタの出力と前記第２のデータ伝達経路における前記第４のＭＯＳトランジスタの出力とを接続した後の信号が入力される第３のインバータを設けるものとした場合に、当該駆動回路は、前記第１のインバータ、前記第２のインバータ、及び前記第３のインバータのそれぞれの入力電位をプルダウン又はプルアップする手段を備えるようにしてもよい。
【００４３】
これにより、本発明にかかる駆動回路においては、フリップフロップ内に貫通電流が生じなくなることから、ＩＤＤｑテストを行う際に半導体製造プロセス上の欠陥に起因するショートやオープン状態の検出に支障をきたすことを確実になくすことができる。
【００４４】
また、上述した目的を達成する本発明にかかるＬＥＤアレイ駆動回路は、ＬＥＤアレイを構成するＬＥＤ素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送するＬＥＤアレイ駆動回路において、前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うことを特徴としている。
【００４５】
さらに、上述した目的を達成する本発明にかかる駆動回路用配線基板は、アレイを構成する記録素子と、前記記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路とを搭載し、前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うことを特徴としている。
【００４６】
さらにまた、上述した目的を達成する本発明にかかる印刷ヘッドは、アレイを構成する記録素子と、前記記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路と、前記記録素子及び前記駆動回路を搭載する基板とを備え、前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うことを特徴としている。
【００４７】
また、上述した目的を達成する本発明にかかる印刷装置は、アレイを構成する記録素子と、前記記録素子に駆動電流を供給する複数の駆動ＩＣをカスケ−ドに接続し、差動クロック信号に基づいて印刷デ−タを各駆動ＩＣにデータ転送する駆動回路と、前記記録素子及び前記駆動回路を搭載する基板とを有する印刷ヘッドと、前記印刷ヘッドを用いて所定の記録媒体に対する画像形成を行う画像形成手段とを備え、前記駆動ＩＣは、それぞれ、入力される前記差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で前記印刷データの転送を行うことを特徴としている。
【００４８】
このような本発明にかかるＬＥＤアレイ駆動回路、駆動回路用配線基板、印刷ヘッド、及び印刷装置においては、隣接する駆動ＩＣ間で、差動クロック信号と当該駆動ＩＣにおけるクロック入力端子との接続が入れ替わっても、差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で印刷データの転送を行うことから、支障なく動作させることができる。したがって、本発明にかかるＬＥＤアレイ駆動回路、駆動回路用配線基板、印刷ヘッド、及び印刷装置においては、プリント配線基板上で差動クロック信号線を交差させることなく同一面上に配設することができ、回路図上で隣接する駆動ＩＣ毎に差動クロック信号線が交互に交差するにもかかわらず、それによる動作タイミングの差異は表面化せず、各駆動ＩＣ毎に差動クロック信号線の交差による影響を補正する回路を設ける必要がない。
【００４９】
また、本発明にかかるＬＥＤアレイ駆動回路、駆動回路用配線基板、印刷ヘッド、及び印刷装置においては、従来において設置が不可避であったセレクト端子を設ける必要がないことから、プリント配線基板上の配線領域を削減することができるとともに、ボンディングワイヤ数も削減することができ、プリント配線基板の小型化を図ることができ、これにともない低コスト化も図ることができる。
【００５０】
さらに、本発明にかかるＬＥＤアレイ駆動回路、駆動回路用配線基板、印刷ヘッド、及び印刷装置においては、従来に比べて差動クロック信号の周波数を実質的に１／２倍にまで低下することができることから、電磁放射の影響も抑制することができる。
【発明の効果】
【００５１】
本発明においては、各駆動ＩＣに入力される差動クロック信号の立ち上がりエッジと立ち下がりエッジとの双方で印刷データの転送を行うことにより、差動クロック信号を良好な信号伝送状態のもとに伝送して信頼性を向上させることができるとともに、回路規模を削減して低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【００５３】
この実施の形態は、静電潜像担持体としての感光体ドラムの帯電及び露光、当該感光体ドラム上に形成された静電潜像のトナーによる現像、得られたトナー画像の記録媒体上への転写、当該記録媒体上のトナー画像の定着といったプロセスを経ることにより、画像形成を行う電子写真記録方式の印刷装置である。なお、以下では、説明の便宜上、感光体ドラムに光を照射して露光する光源（記録素子）として、複数の発光ダイオード（Light Emitting Diode；以下、ＬＥＤという。）からなる列を備えた印刷装置を取り上げ、これらＬＥＤ素子を被駆動素子として本発明を適用した場合について説明するものとする。
【００５４】
まず、本発明の第１の実施の形態として示す印刷装置について説明する。
【００５５】
印刷装置は、例えば図１に示すような制御回路を備える。すなわち、印刷装置は、当該印刷装置を統括的に制御する印刷制御部１を備える。印刷制御部１は、例えば、マイクロプロセッサ、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、入出力ポート、及びタイマ等から構成され、当該印刷装置における印字部の内部に配設される。印刷制御部１は、図示しない上位コントローラから送信された制御信号ＳＧ１やドットマップデータを一次元的に配列したビデオ信号ＳＧ２等に基づいて、当該印刷装置全体をシーケンス制御し、印刷動作を行う。
【００５６】
より具体的には、印刷制御部１は、制御信号ＳＧ１に含まれる印刷指示を受信すると、まず、ヒータ２２ａを内蔵した定着器２２の温度を検出する定着器温度センサ２３によって検出された温度を読み込み、当該定着器２２が使用可能な温度範囲にあるか否かを判定する。そして、印刷制御部１は、定着器２２が使用可能な温度範囲にないものと判定した場合には、ヒータ２２ａに対する通電を行い、使用可能な温度まで定着器２２を加熱する。一方、印刷制御部１は、定着器２２が使用可能な温度範囲にあるものと判定した場合には、ドライバ２を介して現像・転写プロセス用モータ３を回転させるとともに、チャージ信号ＳＧＣを帯電用高圧電源２５に供給することによって当該帯電用高圧電源２５をオン状態とし、現像器２７の帯電を行う。
【００５７】
そして、印刷制御部１は、図示しない給紙トレイにおける記録媒体としての用紙の有無を用紙残量センサ８を介して検出するとともに、当該給紙トレイにセットされている用紙の種類を用紙サイズセンサ９を介して検出し、当該用紙に応じた用紙の給送を開始する。ここで、用紙送りモータ５は、ドライバ４を介して双方向に回転させることが可能とされ、印刷制御部１は、最初に当該用紙送りモータ５を逆回転させ、用紙吸入口センサ６によって検出されるまで、給紙トレイにセットされた用紙を予め設定された量だけ給送する。そして、印刷制御部１は、ドライバ４を介して用紙送りモータ５を正回転させ、用紙を当該印刷装置内部の印刷機構へと搬送する。
【００５８】
続いて、印刷制御部１は、用紙が印刷可能な位置まで到達すると、図２に示すように、主走査同期信号や副走査同期信号を含むタイミング信号ＳＧ３を上位コントローラに対して送信し、これに応じて、上位コントローラからページ毎に編集されたビデオ信号ＳＧ２を受信する。そして、印刷制御部１は、後述する差動信号からなる所定のクロック信号ＨＤ−ＣＬＫに基づいて、受信したビデオ信号ＳＧ２を、印字データ信号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド１９に対して転送する。なお。ＬＥＤヘッド１９は、後に詳述するが、１ドット（ピクセル）の印字のために設けられたＬＥＤ素子を複数個線状に配列したものである。
【００５９】
このようなビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。印刷制御部１は、１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１９に対してラッチ信号ＨＤ−ＬＯＡＤを送信し、印字データ信号ＨＤ−ＤＡＴＡを当該ＬＥＤヘッド１９内に保持させる。なお、印刷制御部１は、上位コントローラから次のラインのビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持させた印字データ信号ＨＤ−ＤＡＴＡについての印刷を行わせることができる。
【００６０】
ＬＥＤヘッド１９によって印刷される情報は、所定の負電位に帯電させられた図示しない感光体ドラム上に、電位が上昇したドットとして潜像化される。そして、印刷制御部１は、現像器２７を制御し、所定の負電位に帯電させられた画像形成用のトナーを、感光体ドラム上に担持されている各ドットに電気的な吸引力によって吸引させ、トナー像を形成させる。この形成されたトナー像は、転写器２８に供給される。印刷制御部１は、転写信号ＳＧ４を転写用高圧電源２６に供給することによって当該転写用高圧電源２６をオン状態とし、所定の正電位を転写器２８に対して印加させる。このとき、印刷制御部１は、用紙サイズセンサ９及び用紙吸入口センサ６による検出に基づいて、用紙が転写器２８を通過している間だけ、転写用高圧電源２６からの電圧を当該転写器２８に対して印加させる。これに応じて、転写器２８は、感光体ドラムと当該転写器２８との間を通過する用紙上にトナー像を転写する。
【００６１】
このようにしてトナー像が転写された用紙は、定着器２２に搬送される。定着器２２は、ヒータ２２ａによる熱によってトナー像を用紙上に定着する。画像が定着された用紙は、さらに搬送され、印刷機構から外部へと排出される。このとき、印刷制御部１は、排出口近傍に設けられた用紙排出口センサ７を介して、用紙が排出された旨を検出する。そして、印刷制御部１は、印刷が終了して、用紙排出口センサ７が設けられた位置を用紙が通過すると、帯電用高圧電源２５による現像器２７に対する電圧の印加を終了させるとともに、ドライバ２を介して現像・転写プロセス用モータ３の回転を停止させる。
【００６２】
印刷装置は、印刷制御部１の制御のもとに、このような一連の動作を繰り返し行うことにより、複数枚の用紙に対する画像形成を行うことができる。
【００６３】
さて、このような印刷装置は、上述したように、ＬＥＤヘッド１９を備える。ＬＥＤヘッド１９は、例えば図３に示すように、複数のＬＥＤ素子が配列された複数のＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・と、これらＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・のそれぞれを駆動する複数の駆動ＩＣ（Integrated Circuit）ＤＲＶ１，ＤＲＶ２，・・・とが、それぞれ対向するように所定のプリント配線基板１００上に配列されて構成される。なお、ここでは、２６個のＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６と、２６個の駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６とが設けられている様子を示している。
【００６４】
プリント配線基板１００は、いわゆるプリント配線用銅張積層板として一般に用いられるものであれば、その種類を問わずいずれを用いても構成することができる。具体的には、プリント配線基板１００は、米国電気製造業者協会（National Electrical Manufacturers Association；ＮＥＭＡ）による記号ＸＸＰ，ＸＰＣ等として規定されている紙フェノール基板、同記号ＦＲ−２として規定されている紙ポリエステル基板、同記号ＦＲ−３として規定されている紙エポキシ基板、同記号ＣＥＭ−１として規定されているガラス紙コンポジットエポキシ基板、同記号ＣＨＥ−３として規定されているガラス不織紙コンポジットエポキシ基板、同記号Ｇ−１０として規定されているガラス布エポキシ基板、同記号ＦＲ−４として規定されているガラス布エポキシ基板といった片面若しくは両面に銅箔を有するいわゆるリジッド基板を用いて構成される。なお、これらのうち、吸湿性や寸法変化が少なく、自己消炎性を有するガラス布エポキシ基板（ＦＲ−４）が最も好適である。
【００６５】
駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、当該ＬＥＤヘッド１９の主走査方向に対して等ピッチでプリント配線基板１００上に配設される。各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、同一回路によって構成され、隣接する駆動ＩＣとカスケード接続されている。一方、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６は、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれと対向してプリント配線基板１００上に配設される。これらＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６及び駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の各ドットの電極パッド間は、図示しない金線によるワイヤボンディング法によって直接接続されている。
【００６６】
また、プリント配線基板１００上には、差動クロック信号を伝送する差動クロック信号線１０１が配設される。この差動クロック信号線１０１の末端には、終端抵抗１０２が接続されており、この終端抵抗１０２の抵抗値は、差動クロック信号線１０１に信号反射を生じない値に設定される。すなわち、終端抵抗１０２は、差動クロック信号線１０１が有する差動特性インピーダンスＺ０と等しい抵抗値とされる。
【００６７】
このようなＬＥＤヘッド１９は、プリント配線基板１００上に形成されたコネクタ１０３に接続された所定の接続ケーブルを介して、上述した印刷制御部１と接続される。
【００６８】
このようなＬＥＤヘッド１９においては、図３に示すように、後に詳述するが、差動クロック信号線１０１がプリント配線基板１００上で各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・間を蛇行しながらクランク状の経路を描いて終端抵抗１０２へと配線されている。このとき、ＬＥＤヘッド１９においては、プリント配線基板１００上に占める差動クロック信号線１０１の割合を軽減するために、クランク状とするピッチを、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・の長手方向について２チップ分の長さとしている。このため、ＬＥＤヘッド１９においては、差動クロック信号線１０１と駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・の端子との接続が、隣接する駆動ＩＣ間で異なることになる。
【００６９】
そこで、ＬＥＤヘッド１９においては、回路図上において図４に示すように、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６及びＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６を接続する。なお、同図においては、カスケード接続された１段目と２段目の駆動ＩＣ  ＤＲＶ１，ＤＲＶ２及びＬＥＤアレイチップＣＨＰ１，ＣＨＰ２についてのみ示している。すなわち、ＬＥＤヘッド１９においては、カスケード接続された１段目と２段目の駆動ＩＣ  ＤＲＶ１，ＤＲＶ２間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わる。ＬＥＤヘッド１９においては、カスケード接続された３段目以降の駆動ＩＣ  ＤＲＶ３，・・・についても同様に、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わる。より具体的には、差動クロック信号ＨＤ−ＣＬＫ−Ｐは、奇数段目の駆動ＩＣにおいてはクロック入力端子ＣＬＫＰと接続され、偶数段目の駆動ＩＣにおいてはクロック入力端子ＣＬＫＮと接続される。一方、差動クロック信号ＨＤ−ＣＬＫ−Ｎは、奇数段目の駆動ＩＣにおいてはクロック入力端子ＣＬＫＮと接続され、偶数段目の駆動ＩＣにおいてはクロック入力端子ＣＬＫＰと接続される。
【００７０】
このようなＬＥＤヘッド１９の内部構成は、例えば図５に示すようなものである。なお、ここでは、１インチあたり６００ドットの解像度でＡ４サイズの用紙に印刷可能なＬＥＤヘッド１９について例示する。
【００７１】
すなわち、このＬＥＤヘッド１９において、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎを、当該駆動ＩＣ内部で用いるシングルエンド信号に変換するクロック入力回路１５１と、このクロック入力回路１５１から出力されるクロック信号に同期させて印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０のシフト転送を行うシフトレジスタ回路１５２と、このシフトレジスタ回路１５２の出力信号をラッチ信号ＨＤ−ＬＯＡＤに基づいて保持するラッチ回路１５３と、ＬＥＤ素子の発光又は非発光を制御するための負論理信号であるストローブ信号（以下、印刷駆動信号ＨＤ−ＳＴＢ−Ｎという。）が入力されるインバータ回路１５４と、ラッチ回路１５３の出力信号とインバータ回路１５４の出力信号との論理積をとる論理積回路１５５と、この論理積回路１５５の出力信号に基づいて、所定の電源ＶＤＤから給電された電力に基づく駆動電流をＬＥＤ素子に供給するＬＥＤ駆動回路１５６と、このＬＥＤ駆動回路１５６に対して駆動電流が一定になるように指令電圧を与える制御電圧発生回路１５７とを有する。
【００７２】
また、ＬＥＤヘッド１９は、基準電圧発生回路１５８を有する。ＬＥＤヘッド１９においては、この基準電圧発生回路１５８によって発生された基準電圧Ｖｒｅｆを制御電圧発生回路１５７に供給することにより、ＬＥＤ素子を駆動するための基準電流を発生させている。
【００７３】
このようなＬＥＤヘッド１９において、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６におけるシフトレジスタ回路１５２は、４８個×４組＝１９２個のフリップフロップ回路からなり、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎに同期させてシフト入力し、２４パルスのクロック入力によって１９２ドット分の印字データ信号を転送する。
【００７４】
具体的には、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、図６に示すように、カスケード接続された４８個のフリップフロップ回路ＤＦＡ１，ＤＦＡ２，・・・，ＤＦＡ４８と、カスケード接続された４８個のフリップフロップ回路ＤＦＢ１，ＤＦＢ２，・・・，ＤＦＢ４８と、カスケード接続された４８個のフリップフロップ回路ＤＦＣ１，ＤＦＣ２，・・・，ＤＦＣ４８と、カスケード接続された４８個のフリップフロップ回路ＤＦＤ１，ＤＦＤ２，・・・，ＤＦＤ４８とを有するとともに、これら１９２個のフリップフロップ回路ＤＦＡ１，・・・，ＤＦＡ４８，ＤＦＢ１，・・・，ＤＦＢ４８，ＤＦＣ１，・・・，ＤＦＣ４８，ＤＦＤ１，・・・，ＤＦＤ４８のそれぞれに対応して設けられた複数のラッチ回路ＬＴＡ１，・・・，ＬＴＡ４８，ＬＴＢ１，・・・，ＬＴＢ４８，ＬＴＣ１，・・・，ＬＴＣ４８，ＬＴＤ１，・・・，ＬＴＤ４８（上述したラッチ回路１５３に相当。）を有する。また、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、１９２個のＬＥＤ素子を駆動するための駆動電流を出力する１９２個の駆動電流出力端子ＤＯ１，ＤＯ２，・・・，ＤＯ１９２を有し、これら駆動電流出力端子ＤＯ１，ＤＯ２，・・・，ＤＯ１９２のそれぞれに対応して、１９２個の同一構成からなるＬＥＤ駆動回路ＤＲＶ（上述した論理積回路１５５及びＬＥＤ駆動回路１５６等に相当。）を有する。これら駆動電流出力端子ＤＯ１，ＤＯ２，・・・，ＤＯ１９２は、それぞれ、ＬＥＤ駆動回路ＤＲＶにおける端子ＤＯに接続され、ワイヤボンディングによって対応するドット位置のＬＥＤ素子と接続される。
【００７５】
フリップフロップ回路ＤＦＡ１，・・・，ＤＦＡ４８，ＤＦＢ１，・・・，ＤＦＢ４８，ＤＦＣ１，・・・，ＤＦＣ４８，ＤＦＤ１，・・・，ＤＦＤ４８は、それぞれ、後に詳述するが、従来のフリップフロップ回路のように、入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち下がりエッジにおいてデータの転送を行うのではなく、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジに基づいて動作し、データの転送を行うことが可能に構成される。フリップフロップ回路ＤＦＡ１のデータ入力端子Ｄは、当該駆動ＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、フリップフロップ回路ＤＦＡ４８からの出力は、当該駆動ＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。同様に、フリップフロップ回路ＤＦＢ１，ＤＦＣ１，ＤＦＤ１のデータ入力端子Ｄは、それぞれ、当該駆動ＩＣのデータ入力端子ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３に接続され、フリップフロップ回路ＤＦＢ４８，ＤＦＣ４８，ＤＦＤ４８からの出力は、それぞれ、当該駆動ＩＣのデータ出力端子ＤＡＴＡＯ１，ＤＡＴＡＯ２，ＤＡＴＡＯ３に接続されている。したがって、フリップフロップ回路ＤＦＡ１，・・・，ＤＦＡ４８，ＤＦＢ１，・・・，ＤＦＢ４８，ＤＦＣ１，・・・，ＤＦＣ４８，ＤＦＤ１，・・・，ＤＦＤ４８は、それぞれ、４８段のシフトレジスタ回路を構成している。
【００７６】
駆動ＩＣ  ＤＲＶｍのデータ出力端子ＤＡＴＡＯ０，・・・，ＤＡＴＡＯ３は、それぞれ、次段の駆動ＩＣ  ＤＲＶｍ＋１のデータ入力端子ＤＡＴＡＩ０，・・・，ＤＡＴＡＩ３に接続されている。したがって、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６におけるフリップフロップ回路ＤＦＡ１，・・・，ＤＦＡ４８は、それぞれ、印刷制御部１から１段目の駆動ＩＣ  ＤＲＶ１に入力される印字データ信号ＨＤ−ＤＡＴＡ３を、差動クロック信号ＨＤ−ＣＬＫ−Ｐに同期させてシフトさせる４８×２６段のシフトレジスタ回路を構成している。同様に、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６におけるフリップフロップ回路ＤＦＢ１，・・・，ＤＦＢ４８，ＤＦＣ１，・・・，ＤＦＣ４８，ＤＦＤ１，・・・，ＤＦＤ４８は、それぞれ、印刷制御部１から１段目の駆動ＩＣ  ＤＲＶ１に入力される印字データ信号ＨＤ−ＤＡＴＡ２，ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ０を、差動クロック信号ＨＤ−ＣＬＫ−Ｐに同期させてシフトさせる４８×２６段のシフトレジスタ回路を構成している。
【００７７】
このように、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、４ビットパラレル入力のシフトレジスタ回路を設け、１回のクロックにおいて隣接する４画素分のデータを一括して転送する構成とすることにより、データ転送のクロック周波数、すなわち、差動クロック信号ＨＤ−ＣＬＫの周波数を低減することができる。
【００７８】
また、ラッチ回路ＬＴＡ１，・・・，ＬＴＡ４８，ＬＴＢ１，・・・，ＬＴＢ４８，ＬＴＣ１，・・・，ＬＴＣ４８，ＬＴＤ１，・・・，ＬＴＤ４８は、それぞれ、端子ＬＯＡＤＩから入力されるラッチ信号ＬＯＡＤ−Ｐに基づいて動作する。ラッチ回路ＬＴＡ１，・・・，ＬＴＡ４８は、それぞれ、フリップフロップ回路ＤＦＡ１，・・・，ＤＦＡ４８に保持された印字データ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１，・・・，ＬＴＢ４８，ＬＴＣ１，・・・，ＬＴＣ４８，ＬＴＤ１，・・・，ＬＴＤ４８は、それぞれ、フリップフロップ回路ＤＦＢ１，・・・，ＤＦＢ４８，ＤＦＣ１，・・・，ＤＦＣ４８，ＤＦＤ１，・・・，ＤＦＤ４８に保持された印字データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２，ＨＤ−ＤＡＴＡ３をラッチする。
【００７９】
このような駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６において、従来との際だった相違は、これら駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６において奇数段目又は偶数段目であることを指示するためのセレクト端子が設けられていないことである。
【００８０】
図７に、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６とＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６とプリント配線基板１００との結線を示す。なお、同図においては、カスケード接続された１段目乃至３段目の駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３及びＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，ＣＨＰ３についてのみ示している。
【００８１】
駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・とＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，ＣＨＰ３，・・・とは、同図中破線で示すように、ボンディングワイヤによって接続され、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・とプリント配線基板１００も、同図中破線で示すように、ボンディングワイヤによって接続されている。
【００８２】
印刷制御部１から出力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０は、それぞれ、同図（ａ）中"□"で示すボンディングパッドを介して、駆動ＩＣ  ＤＲＶ１のデータ入力端子ＤＡＴＡＩ３，・・・，ＤＡＴＡＩ０にワイヤボンディング接続される。この駆動ＩＣ  ＤＲＶ１からのカスケード出力は、それぞれ、データ出力端子ＤＡＴＡＯ３，・・・，ＤＡＴＡＯ０からワイヤボンディングを介して一旦プリント配線基板１００上に形成されたボンディングパッドに接続され、さらに、プリント配線基板１００上に形成された配線を介して隣接するボンディングパッドに接続され、再度ワイヤボンディングを介して駆動ＩＣ  ＤＲＶ２のデータ入力端子ＤＡＴＡＩ３，・・・，ＤＡＴＡＩ０に接続される。同様に、他の駆動ＩＣについても、ワイヤボンディングを介して隣接する駆動ＩＣとカスケード接続される。
【００８３】
一方、印刷制御部１から出力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎは、それぞれ、プリント配線基板１００上に、各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・間を蛇行しながらクランク状の経路を描いて形成された１対の信号線、すなわち、先に図３に示した差動クロック信号線１０１を介して伝送される。差動クロック信号ＨＤ−ＣＬＫ−Ｐを伝送する差動クロック信号線１０１Ｐ及び差動クロック信号ＨＤ−ＣＬＫ−Ｎを伝送する差動クロック信号線１０１Ｎは、それぞれ、カスケード接続の末端である駆動ＩＣ  ＤＲＶ２６の位置まで形成され、先に図３に示した終端抵抗１０２によって終端される。
【００８４】
ここで、差動クロック信号線１０１Ｐ，１０１Ｎは、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０についての配線部を避けつつ蛇行して配設されている。各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・は、それぞれ、上述したように、１９２個のＬＥＤ素子の駆動を行うものであり、各ＬＥＤ素子に対応する各ドットの配置ピッチは、１／６００インチである。これにより、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・の配置ピッチは、約８．１ｍｍとなることから、差動クロック信号線１０１Ｐ，１０１Ｎにおけるクランク状の配置ピッチは、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・の配置ピッチの２倍となる。
【００８５】
図７から明らかなように、差動クロック信号線１０１Ｐ，１０１Ｎは、それぞれ連続した１本の信号トレースとなり、途中に不連続点を生じていない。また、１対の差動クロック信号線１０１Ｐ，１０１Ｎの間隔は、等しく構成されている。
【００８６】
このように、差動クロック信号線１０１Ｐ，１０１Ｎにおけるクランク状の配置ピッチは、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，・・・の配置ピッチの２倍となっていることから、上述したように、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わることになる。これにより、ＬＥＤヘッド１９においては、現実には差動クロック信号線１０１Ｐ，１０１Ｎを交差させることなく、先に図５に示したように、回路図上では隣接する駆動ＩＣ毎に１対の差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差する回路が実現される。
【００８７】
このように、ＬＥＤヘッド１９においては、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続を入れ替えることにより、駆動ＩＣの設計上又は製造上のばらつきによって２つのクロック入力端子ＣＬＫＰ，ＣＬＫＮにおける静電容量が微妙に異なる場合であっても、各差動クロック信号線１０１Ｐ，１０１Ｎには、同数のクロック入力端子ＣＬＫＰ，ＣＬＫＮが接続されることから、各差動クロック信号線１０１Ｐ，１０１Ｎにおける負荷容量の差異は平均化され、実質的に無視しうる程度に小さくなる。これは、いわゆるツイステッド・ペア配線に類似する構成であることから、差動信号の対称性の観点から好ましい特質である。
【００８８】
さて、このようなＬＥＤヘッド１９においては、以下に示す構成及び動作からなるフリップフロップ回路を有することにより、従来において、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わることによって正論理状態と負論理状態とが反転してしまうのを再度論理反転させて本来の動作論理へと戻すために設置が不可避であったセレクト端子を設ける必要がなくなる。
【００８９】
図８に、上述したフリップフロップ回路の構成を示す回路図を、その回路シンボルと対比させて示す。同図（ａ）は、回路シンボルであり、先に図６に示したフリップフロップ回路ＤＦＡ１，・・・，ＤＦＡ４８，ＤＦＢ１，・・・，ＤＦＢ４８，ＤＦＣ１，・・・，ＤＦＣ４８，ＤＦＤ１，・・・，ＤＦＤ４８に対応するものである。また、同図（ｂ）には、その内部構成を示している。
【００９０】
すなわち、フリップフロップ回路ＤＦは、２つのラッチ素子２０１，２０２と、セレクタ回路２０３とから構成される。
【００９１】
ラッチ素子２０１は、データ入力端子Ｄ、ゲート入力端子Ｇ、及びデータ出力端子Ｑを有する。ラッチ素子２０１は、上述した差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎがクロック入力回路１５１を介してゲート入力端子Ｇに入力されることにより、当該ゲート入力端子Ｇのレベルがローレベルとなる場合には、データ入力端子Ｄの論理値を取り込み、データ出力端子Ｑから出力させる一方で、当該ゲート入力端子Ｇのレベルがハイレベルとなると、直前に出力していた論理値を保持し続ける。
【００９２】
ラッチ素子２０２は、データ入力端子Ｄ、ゲート入力端子Ｇ、及びデータ出力端子Ｑを有する。ラッチ素子２０２は、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎがクロック入力回路１５１を介してゲート入力端子Ｇに入力されることにより、当該ゲート入力端子Ｇのレベルがハイレベルとなる場合には、データ入力端子Ｄの論理値を取り込み、データ出力端子Ｑから出力させる一方で、当該ゲート入力端子Ｇのレベルがローレベルとなると、直前に出力していた論理値を保持し続ける。
【００９３】
セレクタ回路２０３は、セレクト端子Ｓ、データ入力端子Ａ，Ｂ、及びデータ出力端子Ｙを有する。セレクタ回路２０３は、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎがクロック入力回路１５１を介してセレクト端子Ｓに入力されることにより、当該セレクト端子Ｓのレベルがハイレベルとなる場合には、データ入力端子Ｂに入力された論理値をデータ出力端子Ｙから出力させる一方で、当該セレクト端子Ｓのレベルがローレベルとなる場合には、データ入力端子Ａに入力された論理値をデータ出力端子Ｙから出力させる。
【００９４】
このようなフリップフロップ回路ＤＦは、具体的には図９又は図１０に示すように構成することができる。すなわち、フリップフロップ回路ＤＦは、図９に示すように、ラッチ素子２０１，２０２を、クロックドＣＭＯＳ（Complementary Metal-Oxide Semiconductor）から構成されるインバータを用いて構成するとともに、セレクタ回路２０３を、トランスミッションゲートの組み合わせによって構成することができる。また、フリップフロップ回路ＤＦは、図１０に示すように、ラッチ素子２０１，２０２を、クロックドＣＭＯＳから構成されるインバータを用いて構成するとともに、セレクタ回路２０３を、ＡＮＤ−ＯＲインバータ回路から構成されるセレクタの組み合わせによって構成することもできる。さらに、フリップフロップ回路ＤＦは、特に図示しないが、ラッチ素子２０１，２０２を、トランスミッションゲートとインバータとの組み合わせによって構成することもでき、また、セレクタ回路２０３を、論理積回路と論理和回路との組み合わせや、否定論理積回路の組み合わせによって構成するようにしてもよい。
【００９５】
このようなフリップフロップ回路ＤＦにおいては、ラッチ素子２０１，２０２におけるクロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎのレベルに応じて、当該ラッチ素子２０１，２０２から出力されるデータが切り替わり、さらに、セレクタ回路２０３におけるセレクト端子Ｓに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎのレベルに応じて、出力されるべきデータ入力端子Ａ，Ｂが切り替わる。
【００９６】
具体的には、フリップフロップ回路ＤＦは、図１１に示すようなタイミングにしたがって動作する。なお、同図１段目には、データ入力端子Ｄにおける信号波形を示し、同図２段目には、クロック入力端子ＣＫにおける信号波形を示し、同図３段目には、ラッチ素子２０１のデータ出力端子Ｑにおける信号波形を示し、同図４段目には、ラッチ素子２０２のデータ出力端子Ｑにおける信号波形を示し、同図５段目には、セレクタ回路２０３のデータ出力端子Ｙにおける信号波形を示している。そして、同図には、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力され、それぞれのデータ入力に同期してクロック信号ＣＫ（差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ）が、ローレベルからハイレベルへの立ち上がり及びハイレベルからローレベルへの立ち下がりを繰り返す様子を示している。
【００９７】
すなわち、フリップフロップ回路ＤＦは、クロック入力端子ＣＫのレベルがハイレベルである場合には、ラッチ素子２０１の出力を選択する一方で、クロック入力端子ＣＫのレベルがローレベルである場合には、ラッチ素子２０２の出力を選択し、セレクタ回路２０３におけるデータ出力端子Ｙから出力する。
【００９８】
この結果、フリップフロップ回路ＤＦにおいては、データ列ａ，ｂ，ｃ，ｄ，ｅがデータ入力端子Ｄに入力されると、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データ列ａ，ｂ，ｃ，ｄ，ｅが順次切り替えられて出力されることになる。すなわち、フリップフロップ回路ＤＦにおいては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データの転送を行うことが可能となる。
【００９９】
ここで、ＬＥＤヘッド１９においては、上述したように、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わるが、これによる影響は、かかる接続が入れ替わった状態においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりが変化することである。したがって、ＬＥＤヘッド１９においては、フリップフロップ回路ＤＦとして、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて動作可能な構成としていることから、支障なく動作させることができる。
【０１００】
なお、このようなＬＥＤヘッド１９における動作を、従来の回路動作と対比させると、図１２に示すようになる。同図（ａ）には、従来における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０とクロック信号ＨＤ−ＣＬＫ（差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ）とのタイミングを示し、同図（ｂ）には、ＬＥＤヘッド１９における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０とクロック信号ＨＤ−ＣＬＫとのタイミングを示している。
【０１０１】
まず、従来においては、同図（ａ）に示すように、フリップフロップ回路に入力されるクロック信号ＨＤ−ＣＬＫの立ち下がりエッジにおいて、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０がシフトされる。すなわち、従来においては、クロック信号ＨＤ−ＣＬＫの周期がＴであるものとすると、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が最も頻繁に変化するとしても、その周期は高々２Ｔとなる。
【０１０２】
これに対して、ＬＥＤヘッド１９においては、同図（ｂ）に示すように、フリップフロップ回路ＤＦに入力されるクロック信号ＨＤ−ＣＬＫの立ち上がり及び立ち下がりの双方のエッジにおいて、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０がシフトされる。したがって、ＬＥＤヘッド１９においては、クロック信号ＨＤ−ＣＬＫのハイレベルのパルス幅とローレベルとのパルス幅がともにＴ１（＝Ｔ／２）であるものとすると、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が最も頻繁に変化するとしても、その周期は高々Ｔ１となる。すなわち、ＬＥＤヘッド１９においては、従来に比べて２倍のレートでデータ転送を行うことができる。
【０１０３】
以上説明したように、本発明の第１の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、プリント配線基板１００上で差動クロック信号線１０１Ｐ，１０１Ｎを交差させることなく同一面上、すなわち、同一配線層上に配設することができ、回路図上では隣接する駆動ＩＣ毎に１対の差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差する回路を実現することができる。このとき、ＬＥＤヘッド１９においては、回路図上で隣接する駆動ＩＣ毎に差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差するにもかかわらず、それによる動作タイミングの差異は表面化せず、各駆動ＩＣ毎に差動クロック信号線１０１Ｐ，１０１Ｎの交差による影響を補正する回路を設ける必要がない。
【０１０４】
また、ＬＥＤヘッド１９においては、差動クロック信号線１０１Ｐ，１０１Ｎを、所定の特性インピーダンスが得られるように等間隔で配設することができ、駆動ＩＣの設計上又は製造上のばらつきによって２つのクロック入力端子ＣＬＫＰ，ＣＬＫＮにおける静電容量が微妙に異なる場合であっても、各差動クロック信号線１０１Ｐ，１０１Ｎには、同数のクロック入力端子ＣＬＫＰ，ＣＬＫＮが接続されることから、各差動クロック信号線１０１Ｐ，１０１Ｎにおける負荷容量の差異は平均化され、実質的に無視しうる程度に小さくなる。これにより、ＬＥＤヘッド１９においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ間で立ち上がり時間や立ち下がり時間が相違してシフトレジスタ回路の動作周波数を上げることができないといった事態を回避することができる。したがって、ＬＥＤヘッド１９においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号品質を向上させることができ、データ転送時における信頼性を向上させることができる。
【０１０５】
さらに、ＬＥＤヘッド１９においては、従来において設置が不可避であったセレクト端子を設ける必要がないことから、プリント配線基板１００上の配線領域を削減することができるとともに、ボンディングワイヤ数も削減することができ、プリント配線基板１００の小型化を図ることができ、これにともない低コスト化も図ることができる。
【０１０６】
さらにまた、ＬＥＤヘッド１９においては、従来に比べて差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの周波数を実質的に１／２倍にまで低下することができることから、電磁放射の影響も抑制することができる。
【０１０７】
以下、クロック信号を小振幅化して１対の差動信号として構成する場合の利点について説明する。
【０１０８】
一般に、プリント配線基板上に形成された信号線の配線が論理変化する場合には、当該信号線の各部に高周波電流を生じることから、外部空間に電磁放射が生じる。このような電磁放射は、当該プリント配線基板の周辺に配置されたラジオやテレビ等の受信装置による電波受信の妨害を与えることがあり、いわゆるＥＭＣ（ElectroMagnetic Compatibility）問題として周知である。例えば、ＥＭＣ技術について記載された"C. R. Paul., 「Introduction to Electromagnetic Compatibility」（邦訳「ＥＭＣ概論」）"には、かかる現象について、以下のように解説されている。
【０１０９】
図１３（ａ）に、時間的に変化する信号Ｖｓ（ｔ）を発生する信号源に負荷が接続され、両者を接続する信号線を介してループが形成される場合のモデル回路を示す。なお、信号線に流れる高周波電流をＩとし、信号源、信号線及び負荷によって形成されるループの面積をＳとしている。ここで、信号源によって発生される信号Ｖｓ（ｔ）は、同図（ｂ）に示すように、周期Ｔ、パルス幅Ｔｗ、立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆ、振幅Ａｍの台形波で近似される繰り返し波形からなるクロック波形を呈するものとする。
【０１１０】
ここで、同図（ｃ）に、線状アンテナの理論から得られた電流Ｉによって放射される電磁波の電界強度を示す。同図において、横軸は周波数ｆを示し、縦軸は外部に放射される電界Ｅを電流Ｉで正規化したものを示しており、両対数グラフとして表示したものである。同図から、信号源の周波数が増加するのにともない、これに起因して発生する放射電界強度が増加し、周波数が１０倍になる毎に電界強度が４０ｄＢ（４０ｄＢ／ｄｅｃａｄｅ）増加し、周波数が２倍になる毎に電界強度が６ｄＢずつ（６ｄＢ／ｏｃｔａｖｅ）増加する特性となることがわかる。
【０１１１】
また、同図（ｄ）に、同図（ｂ）に示す波形の周波数スペクトルとして、周期Ｔを有する基本周波数１／Ｔの高調波スペクトルが作る包絡線の概略を示す。同図において、縦軸は電流Ｉに相当する。同図から、低周波領域から周波数が１／（πＴｗ）までの周波数領域Ａにおいては、高調波成分の数が少ないことから周波数特性が平坦に近似され、周波数が１／（πＴｗ）から１／（πＴｒ）までの周波数領域Ｂにおいては、周波数の増加に対して−２０ｄＢ／ｄｅｃａｄｅの割合で高周波電流成分が減少していることがわかる。また、同図から、周波数が１／（πＴｒ）以上となる周波数領域Ｃにおいては、周波数の増加に対して−４０ｄＢ／ｄｅｃａｄｅの割合で高周波電流成分が減少していることがわかる。すなわち、この高周波領域における周波数スペクトルを減少させるためには、信号波形の立ち上がり時間及び立ち下がり時間を大きくする、すなわち、信号周期を増加することが有効であることがわかる。
【０１１２】
さらに、同図（ｅ）に、同図（ｂ）に示す波形によって外部に放射される電界強度を示す。このグラフは、同図（ｃ）に示すグラフと同図（ｄ）に示すグラフとを加算することによって得られる。同図から、低周波領域から周波数が１／（πＴｗ）までの周波数領域Ａにおいては、周波数の増加に対して＋４０ｄＢ／ｄｅｃａｄｅの割合で電界強度が増加し、周波数が１／（πＴｗ）から１／（πＴｒ）までの周波数領域Ｂにおいては、周波数の増加に対して＋２０ｄＢ／ｄｅｃａｄｅの割合で電界強度が増加し、さらに、周波数が１／（πＴｒ）以上となる周波数領域Ｃにおいては、周波数によらず電界強度が一定レベルとなることがわかる。
【０１１３】
このように、周波数の増加や信号振幅の増大により、ＥＭＩ（Electro Magnetic Interference）ノイズレベルが著しく増加してしまうことは、定量的にも明らかである。
【０１１４】
これに対して、ＬＥＤヘッド１９においては、信号振幅を小さくしたり、信号波形の立ち上がり時間及び立ち下がり時間を大きくして信号周期を増加したりすることなく、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの周波数を実質的に低下することができることから、データ処理能力を低下させることなく電磁放射の影響を抑制することができる。
【０１１５】
つぎに、第２の実施の形態として示す印刷装置について説明する。
【０１１６】
この第２の実施の形態として示す印刷装置は、第１の実施の形態として示した印刷装置における駆動ＩＣに、クロック信号の入力毎に互いに重なり合わない２相クロック信号を生成する相変換回路を設けたものである。したがって、この第２の実施の形態の説明においては、第１の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０１１７】
第２の実施の形態として示す印刷装置においては、ＬＥＤヘッド１９として、図１４に示すような内部構成のものを用いる。すなわち、ＬＥＤヘッド１９において、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、上述したクロック入力回路１５１、ラッチ回路１５３、インバータ回路１５４、論理積回路１５５、ＬＥＤ駆動回路１５６、及び制御電圧発生回路１５７の他、上述したシフトレジスタ回路１５２とは構成が異なるシフトレジスタ回路３０１と、相変換回路３０２とを有する。
【０１１８】
このようなＬＥＤヘッド１９において、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６におけるシフトレジスタ回路３０１は、上述したシフトレジスタ回路１５２と同様に、４８個×４組＝１９２個のフリップフロップ回路からなり、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎに同期させてシフト入力し、２４パルスのクロック入力によって１９２ドット分の印字データ信号を転送する。
【０１１９】
具体的には、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、図１５に示すように、カスケード接続された４８個のフリップフロップ回路ＥＦＡ１，ＥＦＡ２，・・・，ＥＦＡ４８と、カスケード接続された４８個のフリップフロップ回路ＥＦＢ１，ＥＦＢ２，・・・，ＥＦＢ４８と、カスケード接続された４８個のフリップフロップ回路ＥＦＣ１，ＥＦＣ２，・・・，ＥＦＣ４８と、カスケード接続された４８個のフリップフロップ回路ＥＦＤ１，ＥＦＤ２，・・・，ＥＦＤ４８とを有する。
【０１２０】
フリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８は、それぞれ、上述したフリップフロップ回路ＤＦＡ１，・・・，ＤＦＡ４８，ＤＦＢ１，・・・，ＤＦＢ４８，ＤＦＣ１，・・・，ＤＦＣ４８，ＤＦＤ１，・・・，ＤＦＤ４８と同様に、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジに基づいて動作し、データの転送を行うことが可能に構成される。フリップフロップ回路ＥＦＡ１のデータ入力端子Ｄは、当該駆動ＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、フリップフロップ回路ＥＦＡ４８からの出力は、当該駆動ＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。同様に、フリップフロップ回路ＥＦＢ１，ＥＦＣ１，ＥＦＤ１のデータ入力端子Ｄは、それぞれ、当該駆動ＩＣのデータ入力端子ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３に接続され、フリップフロップ回路ＥＦＢ４８，ＥＦＣ４８，ＥＦＤ４８からの出力は、それぞれ、当該駆動ＩＣのデータ出力端子ＤＡＴＡＯ１，ＤＡＴＡＯ２，ＤＡＴＡＯ３に接続されている。したがって、フリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８は、それぞれ、４８段のシフトレジスタ回路を構成している。
【０１２１】
駆動ＩＣ  ＤＲＶｍのデータ出力端子ＤＡＴＡＯ０，・・・，ＤＡＴＡＯ３は、それぞれ、次段の駆動ＩＣ  ＤＲＶｍ＋１のデータ入力端子ＤＡＴＡＩ０，・・・，ＤＡＴＡＩ３に接続されている。したがって、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６におけるフリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８は、それぞれ、印刷制御部１から１段目の駆動ＩＣ  ＤＲＶ１に入力される印字データ信号ＨＤ−ＤＡＴＡ３を、差動クロック信号ＨＤ−ＣＬＫ−Ｐに同期させてシフトさせる４８×２６段のシフトレジスタ回路を構成している。同様に、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６におけるフリップフロップ回路ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８は、それぞれ、印刷制御部１から１段目の駆動ＩＣ  ＤＲＶ１に入力される印字データ信号ＨＤ−ＤＡＴＡ２，ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ０を、差動クロック信号ＨＤ−ＣＬＫ−Ｐに同期させてシフトさせる４８×２６段のシフトレジスタ回路を構成している。
【０１２２】
このように、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、４ビットパラレル入力のシフトレジスタ回路を設け、１回のクロックにおいて隣接する４画素分のデータを一括して転送する構成とすることにより、データ転送のクロック周波数、すなわち、差動クロック信号ＨＤ−ＣＬＫの周波数を低減することができる。
【０１２３】
このような駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６において、従来との際だった相違は、これら駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６において奇数段目又は偶数段目であることを指示するためのセレクト端子が設けられていないことである。
【０１２４】
かかる駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、先に図７に示したように、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，ＣＨＰ３，・・・及びプリント配線基板１００とボンディングワイヤによって接続される。
【０１２５】
したがって、ＬＥＤヘッド１９においては、上述したように、現実には差動クロック信号線１０１Ｐ，１０１Ｎを交差させることなく、先に図１４に示したように、回路図上では隣接する駆動ＩＣ毎に１対の差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差する回路が実現される。
【０１２６】
ＬＥＤヘッド１９においては、上述したように、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続を入れ替えることにより、駆動ＩＣの設計上又は製造上のばらつきによって２つのクロック入力端子ＣＬＫＰ，ＣＬＫＮにおける静電容量が微妙に異なる場合であっても、各差動クロック信号線１０１Ｐ，１０１Ｎには、同数のクロック入力端子ＣＬＫＰ，ＣＬＫＮが接続されることから、各差動クロック信号線１０１Ｐ，１０１Ｎにおける負荷容量の差異は平均化され、実質的に無視しうる程度に小さくなる。これは、いわゆるツイステッド・ペア配線に類似する構成であることから、差動信号の対称性の観点から好ましい特質である。
【０１２７】
さて、このようなＬＥＤヘッド１９においては、以下に示す構成及び動作からなるフリップフロップ回路及び相変換回路を有することにより、従来において、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わることによって正論理状態と負論理状態とが反転してしまうのを再度論理反転させて本来の動作論理へと戻すために設置が不可避であったセレクト端子を設ける必要がなくなる。
【０１２８】
図１６に、上述したフリップフロップ回路の構成を示す回路図を、その回路シンボルと対比させて示す。同図（ａ）は、回路シンボルであり、先に図１５に示したフリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８に対応するものである。また、同図（ｂ）には、その内部構成を示している。
【０１２９】
すなわち、フリップフロップ回路ＥＦは、７つのＮチャネルＭＯＳトランジスタ３５１，３５２，３５３，３５４，３５９，３６１，３６３と、７つのＰチャネルＭＯＳトランジスタ３５５，３５６，３５７，３５８，３６０，３６２，３６４とから構成される。
【０１３０】
このうち、ＮチャネルＭＯＳトランジスタ３５１のソース端子は、ＰチャネルＭＯＳトランジスタ３５５のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタ３５２のソース端子は、ＰチャネルＭＯＳトランジスタ３５６のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタ３５３のソース端子は、ＰチャネルＭＯＳトランジスタ３５７のドレイン端子に接続され、ＮチャネルＭＯＳトランジスタ３５４のソース端子は、ＰチャネルＭＯＳトランジスタ３５８のドレイン端子に接続される。すなわち、ＮチャネルＭＯＳトランジスタ３５１とＰチャネルＭＯＳトランジスタ３５５、ＮチャネルＭＯＳトランジスタ３５２とＰチャネルＭＯＳトランジスタ３５６、ＮチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３５７、及びＮチャネルＭＯＳトランジスタ３５４とＰチャネルＭＯＳトランジスタ３５８は、それぞれ、トランスミッションゲートを構成している。
【０１３１】
また、ＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０、ＮチャネルＭＯＳトランジスタ３６１とＰチャネルＭＯＳトランジスタ３６２、及びＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４は、それぞれ、インバータを構成している。
【０１３２】
そして、ＮチャネルＭＯＳトランジスタ３５１とＰチャネルＭＯＳトランジスタ３５５とによって構成されるトランスミッションゲートの入力、及びＮチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３５７とによって構成されるトランスミッションゲートの入力は、それぞれ、同図（ａ）に示すデータ入力端子Ｄに接続される。
【０１３３】
また、ＮチャネルＭＯＳトランジスタ３５１とＰチャネルＭＯＳトランジスタ３５５とによって構成されるトランスミッションゲートの出力は、ＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータの入力に接続され、ＮチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３５７とによって構成されるトランスミッションゲートの出力は、ＮチャネルＭＯＳトランジスタ３６１とＰチャネルＭＯＳトランジスタ３６２とによって構成されるインバータの入力に接続される。
【０１３４】
さらに、ＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータの出力は、ＮチャネルＭＯＳトランジスタ３５２とＰチャネルＭＯＳトランジスタ３５６とによって構成されるトランスミッションゲートの入力に接続され、ＮチャネルＭＯＳトランジスタ３６１とＰチャネルＭＯＳトランジスタ３６２とによって構成されるインバータの出力は、ＮチャネルＭＯＳトランジスタ３５４とＰチャネルＭＯＳトランジスタ３５８とによって構成されるトランスミッションゲートの入力に接続される。
【０１３５】
さらにまた、ＮチャネルＭＯＳトランジスタ３５２とＰチャネルＭＯＳトランジスタ３５６とによって構成されるトランスミッションゲートの出力と、ＮチャネルＭＯＳトランジスタ３５４とＰチャネルＭＯＳトランジスタ３５８とによって構成されるトランスミッションゲートの出力とは、互いにワイヤードオア接続され、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータの入力に接続される。そして、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータの出力は、同図（ａ）に示すデータ出力端子Ｑに接続される。
【０１３６】
このようなフリップフロップ回路ＥＦは、後述する相変換回路３０２から出力される非重複２相クロック信号φ１，φ２を入力し、後述するタイミングにしたがって動作する。なお、同図に示すφ１Ｎ，φ２Ｎは、それぞれ、図示しない論理反転回路によって２相クロック信号φ１，φ２を論理反転させたコンプリメント信号である。
【０１３７】
一方、相変換回路３０２は、図１７に示すように、インバータ３７０と、２つの否定論理和回路３７１，３７２と、２つのバッファ回路３７３，３７４とから構成される。
【０１３８】
このような相変換回路３０２において、クロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎは、否定論理和回路３７２における一方の入力端子に入力されるとともに、インバータ３７０における入力端子に入力される。また、インバータ３７０の出力は、否定論理和回路３７１における一方の入力端子に入力される。
【０１３９】
さらに、否定論理和回路３７２の出力は、バッファ回路３７３に入力される一方で、否定論理和回路３７１の出力は、バッファ回路３７４に入力される。そして、バッファ回路３７３の出力は、２相クロック信号のうち一方のクロック信号φ２としてフリップフロップ回路ＥＦに出力されるとともに、否定論理和回路３７１における他方の入力端子に入力される。また、バッファ回路３７４の出力は、２相クロック信号のうち他方のクロック信号φ１としてフリップフロップ回路ＥＦに出力されるとともに、否定論理和回路３７２における他方の入力端子に入力される。
【０１４０】
このような相変換回路３０２は、図１８に示すようなタイミングにしたがって動作する。なお、同図１段目には、クロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号波形を示し、同図２段目には、インバータ３７０から出力される信号波形を示し、同図３段目には、否定論理和回路３７２から出力される信号波形を示し、同図４段目には、２相クロック信号φ２の信号波形を示し、同図５段目には、否定論理和回路３７１から出力される信号波形を示し、同図６段目には、２相クロック信号φ１の信号波形を示している。
【０１４１】
まず、相変換回路３０２においては、クロック入力端子ＣＫに差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎが入力されると、インバータ３７０によって論理反転されたクロック信号ＣＫ１が発生される。したがって、相変換回路３０２においては、クロック入力端子ＣＫのレベルがハイレベルである場合には、否定論理和回路３７２からローレベルの信号ＮＯＲ２が出力され、これを入力したバッファ回路３７３の出力である２相クロック信号φ２もローレベルとなる。このとき、相変換回路３０２においては、インバータ３７０から出力されるクロック信号ＣＫ１がハイレベルからローレベルへと遷移し、このクロック信号ＣＫ１が否定論理和回路３７１に入力されることになる。また、相変換回路３０２においては、２相クロック信号φ２が否定論理和回路３７１に入力されることから、当該２相クロック信号φ２がローレベルとなるのを待った上で、否定論理和回路３７１からハイレベルの信号ＮＯＲ１が出力される。そして、相変換回路３０２においては、否定論理和回路３７１から出力される信号ＮＯＲ１がバッファ回路３７４に入力され、２相クロック信号φ１がローレベルからハイレベルへと遷移する。
【０１４２】
続いて、相変換回路３０２においては、クロック入力端子ＣＫのレベルがハイレベルからローレベルへと遷移すると、インバータ３７０によって論理反転されたハイレベルのクロック信号ＣＫ１が発生される。これにより、相変換回路３０２においては、否定論理和回路３７１から出力される信号ＮＯＲ１がハイレベルからローレベルへと遷移し、これを入力したバッファ回路３７４の出力である２相クロック信号φ１がハイレベルからローレベルへと遷移する。このとき、相変換回路３０２においては、先にローレベルへと遷移した差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎが否定論理和回路３７２における一方の入力端子に入力されることから、他方の入力端子に入力されるハイレベルの２相クロック信号φ１がローレベルへと遷移するのに応じて、当該否定論理和回路３７２から出力される信号ＮＯＲ２がハイレベルに変化し、これを入力したバッファ回路３７３の出力である２相クロック信号φ２もハイレベルとなる。
【０１４３】
相変換回路３０２においては、このような動作を行うことにより、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの入力毎に、互いに重なり合わない２相クロック信号φ１，φ２を生成することになる。ここで、これら２相クロック信号φ１，φ２のパルス幅Ｔｗ１，Ｔｗ２は、インバータ３７０による遅延時間の影響を反映して、僅かに異なるものとなっている。また、同図においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がりタイミング及び立ち下がりタイミングを縦方向の破線で示し、これら差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりのエッジから２相クロック信号φ１，φ２が出力されるまでの遅延時間を、それぞれ、Ｔｄ１，Ｔｄ２として示しているが、これら遅延時間Ｔｄ１，Ｔｄ２もまた、インバータ３７０による遅延時間の影響を反映して、僅かに異なるものとなっている。
【０１４４】
一方、このような動作を行う相変換回路３０２から出力される２相クロック信号φ１，φ２を入力するフリップフロップ回路ＥＦは、図１９に示すようなタイミングにしたがって動作する。
【０１４５】
なお、同図１段目には、図１６（ａ）に示したデータ入力端子Ｄにおける信号波形を示し、同図２段目には、相変換回路３０２のクロック入力端子ＣＫにおける信号波形を示し、同図１４段目には、図１６（ａ）に示したデータ出力端子Ｑにおける信号波形を示している。そして、同図には、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力され、それぞれのデータ入力に同期してクロック信号ＣＫ（差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ）が、ローレベルからハイレベルへの立ち上がり及びハイレベルからローレベルへの立ち下がりを繰り返す様子を示している。
【０１４６】
また、同図３段目には、相変換回路３０２から出力される２相クロック信号φ１の信号波形を示し、同図４段目には、相変換回路３０２から出力される２相クロック信号φ２の信号波形を示し、同図５段目には、２相クロック信号φ１を論理反転させたコンプリメント信号φ１Ｎの信号波形を示し、同図６段目には、２相クロック信号φ２を論理反転させたコンプリメント信号φ２Ｎの信号波形を示している。
【０１４７】
さらに、同図７段目乃至同図１３段目には、図１６に示した各トランスミッションゲート及びインバータから出力される信号波形を示している。すなわち、同図７段目には、ＮチャネルＭＯＳトランジスタ３５１とＰチャネルＭＯＳトランジスタ３５５とによって構成されるトランスミッションゲートから出力される信号Ｄ１Ａの信号波形を示し、同図８段目には、ＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータから出力される信号Ｄ１Ｂの信号波形を示し、同図９段目には、ＮチャネルＭＯＳトランジスタ３５２とＰチャネルＭＯＳトランジスタ３５６とによって構成されるトランスミッションゲートから出力される信号Ｄ１Ｃの信号波形を示し、同図１０段目には、ＮチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３５７とによって構成されるトランスミッションゲートから出力される信号Ｄ０Ａの信号波形を示し、同図１１段目には、ＮチャネルＭＯＳトランジスタ３６１とＰチャネルＭＯＳトランジスタ３６２とによって構成されるインバータから出力される信号Ｄ０Ｂの信号波形を示し、同図１２段目には、ＮチャネルＭＯＳトランジスタ３５４とＰチャネルＭＯＳトランジスタ３５８とによって構成されるトランスミッションゲートから出力される信号Ｄ０Ｃの信号波形を示している。なお、実際には、信号Ｄ１Ｃ，Ｄ０Ｃは、上述したように、ワイヤードオア接続されるが、ここでは便宜上区別している。また、同図１３段目には、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータに入力されるワイヤードオア接続後の信号ＤＣの信号波形を示している。
【０１４８】
まず、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力され、これに同期してクロック信号ＣＫのレベルが遷移する。このとき、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１，φ２及びコンプリメント信号φ１Ｎ，φ２Ｎが入力される。
【０１４９】
ここで、フリップフロップ回路ＥＦにおいては、クロック信号ＣＫがローレベルである場合に、データ入力端子Ｄにデータａが与えられると、２相クロック信号φ２がアクティブであることから、ＮチャネルＭＯＳトランジスタ３５１とＰチャネルＭＯＳトランジスタ３５５とによって構成されるトランスミッションゲートの出力にはデータａが伝達され、この信号がＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータによって論理反転されることから、信号Ｄ１Ｂとして、データａが出力されることになる。なお、図１９においては、信号Ｄ１Ｂの信号波形中に単に"ａ"と記載されているが、正確には信号Ｄ１Ａとしてのデータａを論理反転したものであり、以下の説明においても同様に信号Ｄ１Ａとしてのデータを論理反転したものを示している。
【０１５０】
続いて、フリップフロップ回路ＥＦにおいては、クロック信号ＣＫがハイレベルとなると、２相クロック信号φ２がローレベルとなり、さらに、２相クロック信号φ１がハイレベルに変化する。フリップフロップ回路ＥＦにおいては、２相クロック信号φ２がローレベルとなると、ＮチャネルＭＯＳトランジスタ３５１とＰチャネルＭＯＳトランジスタ３５５とによって構成されるトランスミッションゲートがオフ状態となるが、その出力や次段のインバータの入力に静電容量成分があることから、これに蓄電された電荷により、当該トランスミッションゲートが以前に出力された電位レベルを維持することになる。なお、図１９においては、かかる状態を信号波形中に一点鎖線で示しており、信号がハイインピーダンス状態にあり、それ以前に出力された電位レベルを蓄積電荷によって保持していることを示している。
【０１５１】
このように、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力された場合には、信号Ｄ１Ａ，Ｄ１Ｂとしても、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列が得られることになる。
【０１５２】
同様に、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１がハイレベルである場合に、ＮチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３５７とによって構成されるトランスミッションゲートがオン状態となり、データ入力端子Ｄに入力されたａ，ｂ，ｃ，ｄ，ｅからなるデータ列を次段へと伝達する。そして、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１がローレベルとなると、ＮチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３５７とによって構成されるトランスミッションゲートがオフ状態となるが、その出力や次段のインバータの入力に静電容量成分があることから、これに蓄電された電荷により、当該トランスミッションゲートが以前に出力された電位レベルを維持することになる。
【０１５３】
このように、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力された場合には、信号Ｄ１Ａ，Ｄ１Ｂとはタイミングが異なるものの、信号Ｄ０Ａ，Ｄ０Ｂとして、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列が得られることになる。
【０１５４】
ここで、図１９から明らかなように、信号Ｄ１Ｃ，Ｄ０Ｃは、同時にアクティブとなることはなく、一方がアクティブである場合には、他方がハイインピーダンス状態による電荷蓄積状態となる。したがって、フリップフロップ回路ＥＦにおいては、これら信号Ｄ１Ｃ，Ｄ０Ｃをワイヤードオア接続して得られる信号ＤＣとして、クロック信号ＣＫに同期するａ，ｂ，ｃ，ｄ，ｅからなるデータ列が発生されることになる。フリップフロップ回路ＥＦにおいては、この信号ＤＣが、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータによって論理反転されることから、データ入力端子Ｄに入力されたａ，ｂ，ｃ，ｄ，ｅからなるデータ列と論理が同じとされるａ，ｂ，ｃ，ｄ，ｅからなるデータ列が得られることになる。
【０１５５】
このように、フリップフロップ回路ＥＦにおいては、データ列ａ，ｂ，ｃ，ｄ，ｅがデータ入力端子Ｄに入力されると、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データ列ａ，ｂ，ｃ，ｄ，ｅが順次切り替えられて出力される。すなわち、フリップフロップ回路ＥＦにおいては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データの転送を行うことが可能となる。
【０１５６】
このとき、ＬＥＤヘッド１９においては、上述したように、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わるが、これによる影響は、かかる接続が入れ替わった状態においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりが変化することである。したがって、ＬＥＤヘッド１９においては、フリップフロップ回路ＥＦとして、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて動作可能な構成としていることから、支障なく動作させることができる。
【０１５７】
なお、このようなＬＥＤヘッド１９における動作を、従来の回路動作と対比させると、先に図１２に示したものと同様となる。
【０１５８】
すなわち、従来においては、クロック信号ＨＤ−ＣＬＫの周期がＴであるものとすると、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が最も頻繁に変化するとしても、その周期は高々２Ｔとなるのに対して、ＬＥＤヘッド１９においては、クロック信号ＨＤ−ＣＬＫのハイレベルのパルス幅とローレベルとのパルス幅がともにＴ１（＝Ｔ／２）であるものとすると、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が最も頻繁に変化するとしても、その周期は高々Ｔ１となる。すなわち、ＬＥＤヘッド１９においては、従来に比べて２倍のレートでデータ転送を行うことができる。
【０１５９】
以上説明したように、本発明の第２の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、プリント配線基板１００上で差動クロック信号線１０１Ｐ，１０１Ｎを交差させることなく同一面上、すなわち、同一配線層上に配設することができ、回路図上では隣接する駆動ＩＣ毎に１対の差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差する回路を実現することができる。このとき、ＬＥＤヘッド１９においては、回路図上で隣接する駆動ＩＣ毎に差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差するにもかかわらず、それによる動作タイミングの差異は表面化せず、各駆動ＩＣ毎に差動クロック信号線１０１Ｐ，１０１Ｎの交差による影響を補正する回路を設ける必要がない。
【０１６０】
また、ＬＥＤヘッド１９においては、差動クロック信号線１０１Ｐ，１０１Ｎを、所定の特性インピーダンスが得られるように等間隔で配設することができ、駆動ＩＣの設計上又は製造上のばらつきによって２つのクロック入力端子ＣＬＫＰ，ＣＬＫＮにおける静電容量が微妙に異なる場合であっても、各差動クロック信号線１０１Ｐ，１０１Ｎには、同数のクロック入力端子ＣＬＫＰ，ＣＬＫＮが接続されることから、各差動クロック信号線１０１Ｐ，１０１Ｎにおける負荷容量の差異は平均化され、実質的に無視しうる程度に小さくなる。これにより、ＬＥＤヘッド１９においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ間で立ち上がり時間や立ち下がり時間が相違してシフトレジスタ回路の動作周波数を上げることができないといった事態を回避することができる。したがって、ＬＥＤヘッド１９においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号品質を向上させることができ、データ転送時における信頼性を向上させることができる。
【０１６１】
さらに、ＬＥＤヘッド１９においては、従来において設置が不可避であったセレクト端子を設ける必要がないことから、プリント配線基板１００上の配線領域を削減することができるとともに、ボンディングワイヤ数も削減することができ、プリント配線基板１００の小型化を図ることができ、これにともない低コスト化も図ることができる。
【０１６２】
さらにまた、ＬＥＤヘッド１９においては、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを組み合わせて構成したトランスミッションゲート及びインバータからなるフリップフロップ回路ＥＦと、相変換回路３０２とを有することにより、フリップフロップ回路ＥＦとして、第１の実施の形態として示したフリップフロップ回路ＤＦのようにセレクタ回路を設ける必要がないことから、駆動ＩＣのチップサイズをさらに削減可能であり、さらなる低コスト化を図ることができる。
【０１６３】
また、ＬＥＤヘッド１９においては、従来に比べて差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの周波数を実質的に１／２倍にまで低下することができることから、電磁放射の影響も抑制することができる。
【０１６４】
つぎに、第３の実施の形態として示す印刷装置について説明する。
【０１６５】
この第３の実施の形態として示す印刷装置は、第２の実施の形態として示した印刷装置におけるフリップフロップ回路ＥＦを異なる構成としたものである。したがって、この第３の実施の形態の説明においては、第１の実施の形態及び第２の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０１６６】
第３の実施の形態として示す印刷装置においては、ＬＥＤヘッド１９に設けるシフトレジスタ回路を構成するフリップフロップ回路ＥＦとして、図２０に示すようなものを用いる。同図（ａ）は、回路シンボルであり、先に図１５に示したフリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８に対応するものである。また、同図（ｂ）には、その内部構成を示している。
【０１６７】
すなわち、フリップフロップ回路ＥＦは、８つのＮチャネルＭＯＳトランジスタ４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８と、８つのＰチャネルＭＯＳトランジスタ４０９，４１０，４１１，４１２，４１３，４１４，４１５，４１６とから構成される。
【０１６８】
このうち、ＮチャネルＭＯＳトランジスタ４０１，４０２とＰチャネルＭＯＳトランジスタ４０９，４１０、ＮチャネルＭＯＳトランジスタ４０５，４０６とＰチャネルＭＯＳトランジスタ４１３，４１４、ＮチャネルＭＯＳトランジスタ４０３，４０４とＰチャネルＭＯＳトランジスタ４１１，４１２、及びＮチャネルＭＯＳトランジスタ４０７，４０８とＰチャネルＭＯＳトランジスタ４１５，４１６は、それぞれ、クロックドＣＭＯＳインバータを構成している。
【０１６９】
そして、ＮチャネルＭＯＳトランジスタ４０１，４０５及びＰチャネルＭＯＳトランジスタ４１０，４１４のゲート端子は、それぞれ、同図（ａ）に示すデータ入力端子Ｄに接続される。また、ＰチャネルＭＯＳトランジスタ４０９のゲート端子には、相変換回路３０２から出力される２相クロック信号φ２を図示しない論理反転回路によって論理反転させたコンプリメント信号φ２Ｎが入力されるとともに、ＮチャネルＭＯＳトランジスタ４０２のゲート端子には、相変換回路３０２から出力される２相クロック信号φ２が入力される。同様に、ＰチャネルＭＯＳトランジスタ４１３のゲート端子には、相変換回路３０２から出力される２相クロック信号φ１を図示しない論理反転回路によって論理反転させたコンプリメント信号φ１Ｎが入力されるとともに、ＮチャネルＭＯＳトランジスタ４０６のゲート端子には、相変換回路３０２から出力される２相クロック信号φ１が入力される。
【０１７０】
また、ＮチャネルＭＯＳトランジスタ４０３及びＰチャネルＭＯＳトランジスタ４１２のゲート端子には、ＮチャネルＭＯＳトランジスタ４０１，４０２とＰチャネルＭＯＳトランジスタ４０９，４１０とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ１Ｂが入力され、ＮチャネルＭＯＳトランジスタ４０７及びＰチャネルＭＯＳトランジスタ４１６のゲート端子には、ＮチャネルＭＯＳトランジスタ４０５，４０６とＰチャネルＭＯＳトランジスタ４１３，４１４とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ０Ｂが入力される。
【０１７１】
さらに、ＰチャネルＭＯＳトランジスタ４１１のゲート端子には、コンプリメント信号φ１Ｎが入力されるとともに、ＮチャネルＭＯＳトランジスタ４０４のゲート端子には、２相クロック信号φ１が入力され、ＰチャネルＭＯＳトランジスタ４１５のゲート端子には、コンプリメント信号φ２Ｎが入力されるとともに、ＮチャネルＭＯＳトランジスタ４０８のゲート端子には、２相クロック信号φ２が入力される。
【０１７２】
そして、ＮチャネルＭＯＳトランジスタ４０３，４０４とＰチャネルＭＯＳトランジスタ４１１，４１２とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ１Ｃと、ＮチャネルＭＯＳトランジスタ４０７，４０８とＰチャネルＭＯＳトランジスタ４１５，４１６とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ０Ｃとは、互いにワイヤードオア接続され、同図（ａ）に示すデータ出力端子Ｑに入力される。
【０１７３】
このようなフリップフロップ回路ＥＦは、相変換回路３０２から出力される非重複２相クロック信号φ１，φ２を入力し、図２１に示すようなタイミングにしたがって動作する。
【０１７４】
なお、同図１段目には、図２０（ａ）に示したデータ入力端子Ｄにおける信号波形を示し、同図２段目には、相変換回路３０２のクロック入力端子ＣＫにおける信号波形を示し、同図１１段目には、図２０（ａ）に示したデータ出力端子Ｑにおける信号波形を示している。そして、同図には、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力され、それぞれのデータ入力に同期してクロック信号ＣＫ（差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ）が、ローレベルからハイレベルへの立ち上がり及びハイレベルからローレベルへの立ち下がりを繰り返す様子を示している。
【０１７５】
また、同図３段目には、相変換回路３０２から出力される２相クロック信号φ１の信号波形を示し、同図４段目には、相変換回路３０２から出力される２相クロック信号φ２の信号波形を示し、同図５段目には、２相クロック信号φ１を論理反転させたコンプリメント信号φ１Ｎの信号波形を示し、同図６段目には、２相クロック信号φ２を論理反転させたコンプリメント信号φ２Ｎの信号波形を示している。
【０１７６】
さらに、同図７段目乃至同図１０段目には、図２０に示した各クロックドＣＭＯＳインバータから出力される信号波形を示している。すなわち、同図７段目には、ＮチャネルＭＯＳトランジスタ４０１，４０２とＰチャネルＭＯＳトランジスタ４０９，４１０とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ１Ｂの信号波形を示し、同図８段目には、ＮチャネルＭＯＳトランジスタ４０３，４０４とＰチャネルＭＯＳトランジスタ４１１，４１２とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ１Ｃの信号波形を示し、同図９段目には、ＮチャネルＭＯＳトランジスタ４０５，４０６とＰチャネルＭＯＳトランジスタ４１３，４１４とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ０Ｂの信号波形を示し、同図１０段目には、ＮチャネルＭＯＳトランジスタ４０７，４０８とＰチャネルＭＯＳトランジスタ４１５，４１６とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ０Ｃの信号波形を示している。なお、実際には、信号Ｄ１Ｃ，Ｄ０Ｃは、上述したように、ワイヤードオア接続されるが、ここでは便宜上区別している。
【０１７７】
まず、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力され、これに同期してクロック信号ＣＫのレベルが遷移する。このとき、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１，φ２及びコンプリメント信号φ１Ｎ，φ２Ｎが入力される。
【０１７８】
ここで、フリップフロップ回路ＥＦにおいては、クロック信号ＣＫがローレベルである場合に、データ入力端子Ｄにデータａが与えられると、２相クロック信号φ２がアクティブであることから、ＮチャネルＭＯＳトランジスタ４０１，４０２とＰチャネルＭＯＳトランジスタ４０９，４１０とによって構成されるクロックドＣＭＯＳインバータの出力にはデータａが伝達され、信号Ｄ１Ｂとして出力されることになる。なお、図２１においては、信号Ｄ１Ｂの信号波形中に単に"ａ"と記載されているが、正確にはデータ入力端子Ｄに入力されたデータａを論理反転したものであり、以下の説明においても同様にデータ入力端子Ｄに入力された信号としてのデータを論理反転したものを示している。
【０１７９】
続いて、フリップフロップ回路ＥＦにおいては、クロック信号ＣＫがハイレベルとなると、２相クロック信号φ２がローレベルとなり、さらに、２相クロック信号φ１がハイレベルに変化する。フリップフロップ回路ＥＦにおいては、２相クロック信号φ２がローレベルとなると、ＮチャネルＭＯＳトランジスタ４０１，４０２とＰチャネルＭＯＳトランジスタ４０９，４１０とによって構成されるクロックドＣＭＯＳインバータの出力がオフ状態となるが、その出力や次段のインバータの入力に静電容量成分があることから、これに蓄電された電荷により、当該クロックドＣＭＯＳインバータが以前に出力された電位レベルを維持することになる。なお、図２１においては、かかる状態を信号波形中に一点鎖線で示しており、信号がハイインピーダンス状態にあり、それ以前に出力された電位レベルを蓄積電荷によって保持していることを示している。
【０１８０】
このように、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力された場合には、信号Ｄ１Ｂとしても、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列が得られることになる。
【０１８１】
同様に、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１がハイレベルである場合に、ＮチャネルＭＯＳトランジスタ４０５，４０６とＰチャネルＭＯＳトランジスタ４１３，４１４とによって構成されるクロックドＣＭＯＳインバータの出力がオン状態となり、データ入力端子Ｄに入力されたａ，ｂ，ｃ，ｄ，ｅからなるデータ列を次段へと伝達する。そして、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１がローレベルとなると、ＮチャネルＭＯＳトランジスタ４０５，４０６とＰチャネルＭＯＳトランジスタ４１３，４１４とによって構成されるクロックドＣＭＯＳインバータの出力がオフ状態となるが、その出力や次段のインバータの入力に静電容量成分があることから、これに蓄電された電荷により、当該クロックドＣＭＯＳインバータが以前に出力された電位レベルを維持することになる。
【０１８２】
このように、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力された場合には、信号Ｄ１Ｂとはタイミングが異なるものの、信号Ｄ０Ｂとして、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列が得られることになる。
【０１８３】
さらに、フリップフロップ回路ＥＦにおいては、同様にして、ＮチャネルＭＯＳトランジスタ４０３，４０４とＰチャネルＭＯＳトランジスタ４１１，４１２とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ１Ｃと、ＮチャネルＭＯＳトランジスタ４０７，４０８とＰチャネルＭＯＳトランジスタ４１５，４１６とによって構成されるクロックドＣＭＯＳインバータから出力される信号Ｄ０Ｃとが得られる。
【０１８４】
ここで、図２１から明らかなように、信号Ｄ１Ｃ，Ｄ０Ｃは、同時にアクティブとなることはなく、一方がアクティブである場合には、他方がハイインピーダンス状態による電荷蓄積状態となる。したがって、フリップフロップ回路ＥＦにおいては、これら信号Ｄ１Ｃ，Ｄ０Ｃをワイヤードオア接続して得られるデータ出力端子Ｑにおける信号として、クロック信号ＣＫに同期するａ，ｂ，ｃ，ｄ，ｅからなるデータ列が発生されることになる。
【０１８５】
このように、フリップフロップ回路ＥＦにおいては、データ列ａ，ｂ，ｃ，ｄ，ｅがデータ入力端子Ｄに入力されると、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データ列ａ，ｂ，ｃ，ｄ，ｅが順次切り替えられて出力される。すなわち、フリップフロップ回路ＥＦにおいては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データの転送を行うことが可能となる。
【０１８６】
このとき、ＬＥＤヘッド１９においては、上述したように、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わるが、これによる影響は、かかる接続が入れ替わった状態においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりが変化することである。したがって、ＬＥＤヘッド１９においては、フリップフロップ回路ＥＦとして、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて動作可能な構成としていることから、支障なく動作させることができる。
【０１８７】
以上説明したように、本発明の第３の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、プリント配線基板１００上で差動クロック信号線１０１Ｐ，１０１Ｎを交差させることなく同一面上、すなわち、同一配線層上に配設することができ、回路図上では隣接する駆動ＩＣ毎に１対の差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差する回路を実現することができる。このとき、ＬＥＤヘッド１９においては、回路図上で隣接する駆動ＩＣ毎に差動クロック信号線１０１Ｐ，１０１Ｎが交互に交差するにもかかわらず、それによる動作タイミングの差異は表面化せず、各駆動ＩＣ毎に差動クロック信号線１０１Ｐ，１０１Ｎの交差による影響を補正する回路を設ける必要がない。
【０１８８】
また、ＬＥＤヘッド１９においては、差動クロック信号線１０１Ｐ，１０１Ｎを、所定の特性インピーダンスが得られるように等間隔で配設することができ、駆動ＩＣの設計上又は製造上のばらつきによって２つのクロック入力端子ＣＬＫＰ，ＣＬＫＮにおける静電容量が微妙に異なる場合であっても、各差動クロック信号線１０１Ｐ，１０１Ｎには、同数のクロック入力端子ＣＬＫＰ，ＣＬＫＮが接続されることから、各差動クロック信号線１０１Ｐ，１０１Ｎにおける負荷容量の差異は平均化され、実質的に無視しうる程度に小さくなる。これにより、ＬＥＤヘッド１９においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ間で立ち上がり時間や立ち下がり時間が相違してシフトレジスタ回路の動作周波数を上げることができないといった事態を回避することができる。したがって、ＬＥＤヘッド１９においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号品質を向上させることができ、データ転送時における信頼性を向上させることができる。
【０１８９】
さらに、ＬＥＤヘッド１９においては、従来において設置が不可避であったセレクト端子を設ける必要がないことから、プリント配線基板１００上の配線領域を削減することができるとともに、ボンディングワイヤ数も削減することができ、プリント配線基板１００の小型化を図ることができ、これにともない低コスト化も図ることができる。
【０１９０】
さらにまた、ＬＥＤヘッド１９においては、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを組み合わせて構成したクロックドＣＭＯＳインバータからなるフリップフロップ回路ＥＦと、相変換回路３０２とを有することにより、フリップフロップ回路ＥＦとして、第１の実施の形態として示したフリップフロップ回路ＤＦのようにセレクタ回路を設ける必要がないことから、駆動ＩＣのチップサイズをさらに削減可能であり、さらなる低コスト化を図ることができる。
【０１９１】
さらにまた、ＬＥＤヘッド１９においては、従来に比べて差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの周波数を実質的に１／２倍にまで低下することができることから、電磁放射の影響も抑制することができる。
【０１９２】
つぎに、第４の実施の形態として示す印刷装置について説明する。
【０１９３】
この第４の実施の形態として示す印刷装置は、第２の実施の形態又は第３の実施の形態として示した印刷装置における相変換回路３０２を異なる構成としたものである。したがって、この第４の実施の形態の説明においては、第１の実施の形態乃至第３の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０１９４】
第４の実施の形態として示す印刷装置においては、ＬＥＤヘッド１９に設ける相変換回路３０２として、図２２に示すようなものを用いる。
【０１９５】
すなわち、相変換回路３０２は、上述したインバータ３７０、２つの否定論理和回路３７１，３７２、及び２つのバッファ回路３７３，３７４の他、否定論理和回路３７２の前段に、ＮチャネルＭＯＳトランジスタ４５１及びＰチャネルＭＯＳトランジスタ４５２からなるトランスミッションゲートから構成される。このトランスミッションゲートにおいて、ＮチャネルＭＯＳトランジスタ４５１のゲート端子には、電源電圧ＶＤＤが印加され、ＰチャネルＭＯＳトランジスタ４５２のゲート端子は、グラウンドに接続される。
【０１９６】
このような相変換回路３０２において、クロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎは、ＮチャネルＭＯＳトランジスタ４５１及びＰチャネルＭＯＳトランジスタ４５２からなるトランスミッションゲートに入力されるとともに、インバータ３７０における入力端子に入力される。また、トランスミッションゲートの出力は、否定論理和回路３７２における一方の入力端子に入力され、インバータ３７０の出力は、否定論理和回路３７１における一方の入力端子に入力される。
【０１９７】
さらに、否定論理和回路３７２の出力は、バッファ回路３７３に入力される一方で、否定論理和回路３７１の出力は、バッファ回路３７４に入力される。そして、バッファ回路３７３の出力は、２相クロック信号のうち一方のクロック信号φ２としてフリップフロップ回路ＥＦに出力されるとともに、否定論理和回路３７１における他方の入力端子に入力される。また、バッファ回路３７４の出力は、２相クロック信号のうち他方のクロック信号φ１としてフリップフロップ回路ＥＦに出力されるとともに、否定論理和回路３７２における他方の入力端子に入力される。
【０１９８】
このような相変換回路３０２は、図２３に示すようなタイミングにしたがって動作する。なお、同図１段目には、クロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号波形を示し、同図２段目には、トランスミッションゲートから出力される信号波形を示し、同図３段目には、インバータ３７０から出力される信号波形を示し、同図４段目には、否定論理和回路３７２から出力される信号波形を示し、同図５段目には、２相クロック信号φ２の信号波形を示し、同図６段目には、否定論理和回路３７１から出力される信号波形を示し、同図７段目には、２相クロック信号φ１の信号波形を示している。
【０１９９】
まず、相変換回路３０２においては、クロック入力端子ＣＫに差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎが入力されると、インバータ３７０によって論理反転されたクロック信号ＣＫ１が発生される。したがって、相変換回路３０２においては、クロック入力端子ＣＫのレベルがハイレベルである場合には、否定論理和回路３７２からローレベルの信号ＮＯＲ２が出力され、これを入力したバッファ回路３７３の出力である２相クロック信号φ２もローレベルとなる。このとき、相変換回路３０２においては、インバータ３７０から出力されるクロック信号ＣＫ１がハイレベルからローレベルへと遷移し、このクロック信号ＣＫ１が否定論理和回路３７１に入力されることになる。また、相変換回路３０２においては、２相クロック信号φ２が否定論理和回路３７１に入力されることから、当該２相クロック信号φ２がローレベルとなるのを待った上で、否定論理和回路３７１からハイレベルの信号ＮＯＲ１が出力される。そして、相変換回路３０２においては、否定論理和回路３７１から出力される信号ＮＯＲ１がバッファ回路３７４に入力され、２相クロック信号φ１がローレベルからハイレベルへと遷移する。
【０２００】
続いて、相変換回路３０２においては、クロック入力端子ＣＫのレベルがハイレベルからローレベルへと遷移すると、インバータ３７０によって論理反転されたハイレベルのクロック信号ＣＫ１が発生される。これにより、相変換回路３０２においては、否定論理和回路３７１から出力される信号ＮＯＲ１がハイレベルからローレベルへと遷移し、これを入力したバッファ回路３７４の出力である２相クロック信号φ１がハイレベルからローレベルへと遷移する。このとき、相変換回路３０２においては、トランスミッションゲートによって差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎが遅延されて先にローレベルへと遷移したクロック信号ＣＫ２が否定論理和回路３７２における一方の入力端子に入力されることから、他方の入力端子に入力されるハイレベルの２相クロック信号φ１がローレベルへと遷移するのに応じて、当該否定論理和回路３７２から出力される信号ＮＯＲ２がハイレベルに変化し、これを入力したバッファ回路３７３の出力である２相クロック信号φ２もハイレベルとなる。
【０２０１】
相変換回路３０２においては、このような動作を行うことにより、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの入力毎に、互いに重なり合わない２相クロック信号φ１，φ２を生成することになる。ここで、これら２相クロック信号φ１，φ２のパルス幅Ｔｗ１，Ｔｗ２は、インバータ３７０による遅延時間とトランスミッションゲートによる遅延時間とを同程度に設定することにより、等しくすることができる。また、同図においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がりタイミング及び立ち下がりタイミングを縦方向の破線で示し、これら差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりのエッジから２相クロック信号φ１，φ２が出力されるまでの遅延時間を、それぞれ、Ｔｄ１，Ｔｄ２として示しているが、これら遅延時間Ｔｄ１，Ｔｄ２もまた、インバータ３７０による遅延時間とトランスミッションゲートによる遅延時間とを同程度に設定することにより、等しくすることができる。
【０２０２】
このような、相変換回路３０２においては、入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎに対して、発生する２相クロック信号φ１，φ２の位相差の差異を小さくすることができる。すなわち、相変換回路３０２においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がりタイミング及び立ち下がりタイミングの相違によるタイミング上の差を生じることがなく、フリップフロップ回路ＥＦに対する２相クロック信号φ１，φ２の入力に対して、過剰なセットアップ時間やホールド時間を与える必要がなくなり、回路動作を高速化することができる。
【０２０３】
以上説明したように、本発明の第４の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、インバータ３７０による遅延時間とトランスミッションゲートによる遅延時間とを同程度に設定することにより、第２の実施の形態及び第３の実施の形態として示した効果に加え、回路動作の高速化を図ることができるという効果も実現することができる。
【０２０４】
つぎに、第５の実施の形態として示す印刷装置について説明する。
【０２０５】
この第５の実施の形態として示す印刷装置は、第２の実施の形態乃至第４の実施の形態として示した印刷装置における相変換回路３０２を異なる構成としたものである。したがって、この第５の実施の形態の説明においては、第１の実施の形態乃至第４の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０２０６】
第５の実施の形態として示す印刷装置においては、ＬＥＤヘッド１９に設ける相変換回路３０２として、図２４に示すようなものを用いる。
【０２０７】
すなわち、相変換回路３０２は、上述したインバータ３７０、２つの否定論理和回路３７１，３７２、２つのバッファ回路３７３，３７４、並びにＮチャネルＭＯＳトランジスタ４５１及びＰチャネルＭＯＳトランジスタ４５２からなるトランスミッションゲートの他、４つのインバータ５０１，５０２，５０３，５０４と、２つの否定論理積回路５０５，５０６とから構成される。
【０２０８】
このような相変換回路３０２において、クロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎは、ＮチャネルＭＯＳトランジスタ４５１及びＰチャネルＭＯＳトランジスタ４５２からなるトランスミッションゲートに入力されるとともに、インバータ３７０における入力端子に入力される。また、トランスミッションゲートの出力は、否定論理和回路３７２における一方の入力端子に入力され、インバータ３７０の出力は、否定論理和回路３７１における一方の入力端子に入力される。
【０２０９】
さらに、否定論理和回路３７２の出力は、バッファ回路３７３に入力される一方で、否定論理和回路３７１の出力は、バッファ回路３７４に入力される。そして、バッファ回路３７３の出力は、２相クロック信号のうち一方のクロック信号φ２としてフリップフロップ回路ＥＦに出力されるとともに、インバータ５０１，５０４のそれぞれにおける入力端子に入力される。また、バッファ回路３７４の出力は、２相クロック信号のうち他方のクロック信号φ１としてフリップフロップ回路ＥＦに出力されるとともに、インバータ５０２，５０３のそれぞれにおける入力端子に入力される。
【０２１０】
さらにまた、インバータ５０１の出力は、２相クロック信号φ２を論理反転させたコンプリメント信号φ２Ｎとしてフリップフロップ回路ＥＦに出力されるとともに、否定論理積回路５０６における一方の入力端子に入力される。また、インバータ５０２の出力は、２相クロック信号φ１を論理反転させたコンプリメント信号φ１Ｎとしてフリップフロップ回路ＥＦに出力されるとともに、否定論理積回路５０５における一方の入力端子に入力される。
【０２１１】
さらに、インバータ５０３の出力は、否定論理積回路５０５における他方の入力端子に入力される一方で、インバータ５０４の出力は、否定論理積回路５０６における他方の入力端子に入力される。そして、否定論理積回路５０５の出力は、否定論理和回路３７２における他方の入力端子に入力される一方で、否定論理積回路５０６の出力は、否定論理和回路３７１における他方の入力端子に入力される。
【０２１２】
このような相変換回路３０２は、図２５に示すようなタイミングにしたがって動作する。なお、同図１段目には、クロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの信号波形を示し、同図２段目には、トランスミッションゲートから出力される信号波形を示し、同図３段目には、インバータ３７０から出力される信号波形を示し、同図４段目には、否定論理和回路３７２から出力される信号波形を示し、同図５段目には、２相クロック信号φ２の信号波形を示し、同図６段目には、コンプリメント信号φ２Ｎの信号波形を示し、同図７段目には、インバータ５０４から出力される信号波形を示し、同図８段目には、否定論理積回路５０６から出力される信号波形を示し、同図９段目には、否定論理和回路３７１から出力される信号波形を示し、同図１０段目には、２相クロック信号φ１の信号波形を示し、同図１１段目には、コンプリメント信号φ１Ｎの信号波形を示し、同図１２段目には、インバータ５０３から出力される信号波形を示し、同図１３段目には、否定論理積回路５０５から出力される信号波形を示している。
【０２１３】
まず、相変換回路３０２においては、クロック入力端子ＣＫに差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎが入力されると、インバータ３７０によって論理反転されたクロック信号ＣＫ１が発生される。したがって、相変換回路３０２においては、クロック入力端子ＣＫのレベルがハイレベルである場合には、否定論理和回路３７２からローレベルの信号ＮＯＲ２が出力され、これを入力したバッファ回路３７３の出力である２相クロック信号φ２もローレベルとなる。このとき、相変換回路３０２においては、２相クロック信号φ２がインバータ５０１によって論理反転され、コンプリメント信号φ２Ｎとして出力される。またこのとき、相変換回路３０２においては、インバータ５０４から出力される信号ＩＶ２とコンプリメント信号φ２Ｎとが否定論理積回路５０６に入力され、２相クロック信号φ２及びコンプリメント信号φ２Ｎの信号変化よりも遅延した信号ＮＡＮＤ２が生成される。そして、相変換回路３０２においては、信号ＮＡＮＤ２が否定論理和回路３７１に入力され、ハイレベルからローレベルへと遷移する。
【０２１４】
このとき、相変換回路３０２においては、バッファ回路３７３の出力である２相クロック信号φ２がハイレベルからローレベルへと遷移することから、コンプリメント信号φ２Ｎがハイレベルとなるのを待った上で、否定論理和回路３７１からハイレベルの信号ＮＯＲ１が出力される。そして、相変換回路３０２においては、否定論理和回路３７１から出力される信号ＮＯＲ１がバッファ回路３７４に入力され、２相クロック信号φ１がローレベルからハイレベルへと遷移するとともに、当該２相クロック信号φ１がインバータ５０２によって論理反転され、コンプリメント信号φ１Ｎとして出力される。またこのとき、相変換回路３０２においては、インバータ５０３から出力される信号ＩＶ１とコンプリメント信号φ１Ｎとが否定論理積回路５０５に入力され、２相クロック信号φ１及びコンプリメント信号φ１Ｎの信号変化よりも遅延した信号ＮＡＮＤ１が生成される。そして、相変換回路３０２においては、信号ＮＡＮＤ１が否定論理和回路３７２に入力され、ハイレベルからローレベルへと遷移する。
【０２１５】
続いて、相変換回路３０２においては、クロック入力端子ＣＫのレベルがハイレベルからローレベルへと遷移すると、インバータ３７０によって論理反転されたハイレベルのクロック信号ＣＫ１が発生される。これにより、相変換回路３０２においては、否定論理和回路３７１から出力される信号ＮＯＲ１がハイレベルからローレベルへと遷移し、これを入力したバッファ回路３７４の出力である２相クロック信号φ１がハイレベルからローレベルへと遷移する。このとき、相変換回路３０２においては、トランスミッションゲートによって差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎが遅延されて先にローレベルへと遷移したクロック信号ＣＫ２が否定論理和回路３７２における一方の入力端子に入力されることから、他方の入力端子に入力されるハイレベルの２相クロック信号φ１がローレベルへと遷移するのに応じて、当該否定論理和回路３７２から出力される信号ＮＯＲ２がハイレベルに変化し、これを入力したバッファ回路３７３の出力である２相クロック信号φ２もハイレベルとなる。
【０２１６】
相変換回路３０２においては、このような動作を行うことにより、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの入力毎に、互いに重なり合わない２相クロック信号φ１，φ２を生成することになる。ここで、同図においては、２相クロック信号φ１若しくはコンプリメント信号φ１Ｎ、又は２相クロック信号φ２若しくはコンプリメント信号φ２Ｎのいずれかがアクティブとなっている領域をグレー帯で示しているが、同図から、クロック信号の遷移過程において、これら２相クロック信号φ１若しくはコンプリメント信号φ１Ｎ、又は２相クロック信号φ２若しくはコンプリメント信号φ２Ｎのいずれもが非アクティブとなる領域が挿入されることがわかる。
【０２１７】
ここで、上述した第２の実施の形態乃至第４の実施の形態においては、２相クロック信号φ１，φ２を生成するが、これら２相クロック信号φ１，φ２に対するコンプリメント信号φ１Ｎ，φ２Ｎを生成する際に、論理反転手段による遅延時間が大きくなったりする場合であって、例えばコンプリメント信号φ１Ｎがアクティブであるタイミングと、２相クロック信号φ２がアクティブであるタイミングとが重複する場合には、これら２相クロック信号φ２及びコンプリメント信号φ１Ｎが入力されるフリップフロップ回路ＥＦにおける１段目のラッチ回路及び２段目のラッチ回路間でデータのすり抜けが発生する可能性がある。かかるデータのすり抜けは、例えばコンプリメント信号φ２Ｎがアクティブであるタイミングと、２相クロック信号φ１がアクティブであるタイミングとが重複する場合にも同様に発生する可能性がある。
【０２１８】
相変換回路においては、このような望ましくない現象を回避するために、２相クロック信号φ１，φ２間の休止時間を大きくとる必要が生じるが、一方において過剰なタイミング余裕を設定することにより、回路全体での遅延時間が大きくなりすぎる事態を招来し、その動作周波数を高めることができないという問題を生じることがある。
【０２１９】
これに対して、相変換回路３０２においては、回路設計段階で過剰な遅延時間を与えることなく、クロック信号の遷移過程において、２相クロック信号φ１若しくはコンプリメント信号φ１Ｎ、又は２相クロック信号φ２若しくはコンプリメント信号φ２Ｎのいずれもが非アクティブとなる領域を挿入することができ、フリップフロップ回路ＥＦにおけるデータのすり抜けを回避することができる。
【０２２０】
以上説明したように、本発明の第５の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、フリップフロップ回路ＥＦにおけるデータのすり抜けを回避することができる。したがって、このＬＥＤヘッド１９においては、第２の実施の形態乃至第４の実施の形態として示した効果に加え、２相クロック信号φ１，φ２間の休止時間において過剰なタイミング余裕を設定する必要がなくなり、その動作周波数を高めることが容易となるという効果も実現することができる。
【０２２１】
つぎに、第６の実施の形態として示す印刷装置について説明する。
【０２２２】
この第６の実施の形態として示す印刷装置は、第２の実施の形態乃至第５の実施の形態として示した印刷装置におけるフリップフロップ回路ＥＦを異なる構成としたものである。したがって、この第６の実施の形態の説明においては、第１の実施の形態乃至第５の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０２２３】
第６の実施の形態として示す印刷装置においては、ＬＥＤヘッド１９に設けるフリップフロップ回路ＥＦとして、図２６に示すようなものを用いる。同図（ａ）は、回路シンボルであり、先に図１５に示したフリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８に対応するものである。また、同図（ｂ）には、その内部構成を示している。
【０２２４】
すなわち、フリップフロップ回路ＥＦは、７つのＮチャネルＭＯＳトランジスタ５５１，５５２，５５３，５５４，５５５，５５７，５５９と、３つのＰチャネルＭＯＳトランジスタ５５６，５５８，５６０とから構成される。
【０２２５】
このうち、ＮチャネルＭＯＳトランジスタ５５５とＰチャネルＭＯＳトランジスタ５５６、ＮチャネルＭＯＳトランジスタ５５７とＰチャネルＭＯＳトランジスタ５５８、及びＮチャネルＭＯＳトランジスタ５５９とＰチャネルＭＯＳトランジスタ５６０は、それぞれ、インバータを構成している。
【０２２６】
そして、ＮチャネルＭＯＳトランジスタ５５１，５５３のゲート端子は、それぞれ、同図（ａ）に示すデータ入力端子Ｄに接続される。また、ＮチャネルＭＯＳトランジスタ５５１，５５４のゲート端子には、それぞれ、相変換回路３０２から出力される２相クロック信号φ２が入力されるとともに、ＮチャネルＭＯＳトランジスタ５５２，５５３のゲート端子には、それぞれ、相変換回路３０２から出力される２相クロック信号φ１が入力される。
【０２２７】
また、ＮチャネルＭＯＳトランジスタ５５１から出力される信号Ｄ１Ａは、ＮチャネルＭＯＳトランジスタ５５５とＰチャネルＭＯＳトランジスタ５５６とによって構成されるインバータに入力され、このインバータから出力される信号Ｄ１Ｂは、ＮチャネルＭＯＳトランジスタ５５２に入力される。さらに、ＮチャネルＭＯＳトランジスタ５５３から出力される信号Ｄ０Ａは、ＮチャネルＭＯＳトランジスタ５５７とＰチャネルＭＯＳトランジスタ５５８とによって構成されるインバータに入力され、このインバータから出力される信号Ｄ０Ｂは、ＮチャネルＭＯＳトランジスタ５５４に入力される。
【０２２８】
さらにまた、ＮチャネルＭＯＳトランジスタ５５２から出力される信号Ｄ１Ｃと、ＮチャネルＭＯＳトランジスタ５５４から出力される信号Ｄ０Ｃとは、互いにワイヤードオア接続され、ＮチャネルＭＯＳトランジスタ５５９とＰチャネルＭＯＳトランジスタ５６０とによって構成されるインバータに入力される。そして、ＮチャネルＭＯＳトランジスタ５５９とＰチャネルＭＯＳトランジスタ５６０とによって構成されるインバータの出力は、同図（ａ）に示すデータ出力端子Ｑに接続される。
【０２２９】
このようなフリップフロップ回路ＥＦは、相変換回路３０２から出力される非重複２相クロック信号φ１，φ２を入力し、図２７に示すようなタイミングにしたがって動作する。
【０２３０】
なお、同図１段目には、図２６（ａ）に示したデータ入力端子Ｄにおける信号波形を示し、同図２段目には、相変換回路３０２のクロック入力端子ＣＫにおける信号波形を示し、同図１２段目には、図２６（ａ）に示したデータ出力端子Ｑにおける信号波形を示している。そして、同図には、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力され、それぞれのデータ入力に同期してクロック信号ＣＫ（差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ）が、ローレベルからハイレベルへの立ち上がり及びハイレベルからローレベルへの立ち下がりを繰り返す様子を示している。
【０２３１】
また、同図３段目には、相変換回路３０２から出力される２相クロック信号φ１の信号波形を示し、同図４段目には、相変換回路３０２から出力される２相クロック信号φ２の信号波形を示している。
【０２３２】
さらに、同図５段目乃至同図１１段目には、図２６に示した各ＮチャネルＭＯＳトランジスタ及びインバータから出力される信号波形を示している。すなわち、同図５段目には、ＮチャネルＭＯＳトランジスタ５５１から出力される信号Ｄ１Ａの信号波形を示し、同図６段目には、ＮチャネルＭＯＳトランジスタ５５５とＰチャネルＭＯＳトランジスタ５５６とによって構成されるインバータから出力される信号Ｄ１Ｂの信号波形を示し、同図７段目には、ＮチャネルＭＯＳトランジスタ５５２から出力される信号Ｄ１Ｃの信号波形を示し、同図８段目には、ＮチャネルＭＯＳトランジスタ５５３から出力される信号Ｄ０Ａの信号波形を示し、同図９段目には、ＮチャネルＭＯＳトランジスタ５５７とＰチャネルＭＯＳトランジスタ５５８とによって構成されるインバータから出力される信号Ｄ０Ｂの信号波形を示し、同図１０段目には、ＮチャネルＭＯＳトランジスタ５５４から出力される信号Ｄ０Ｃの信号波形を示している。なお、実際には、信号Ｄ１Ｃ，Ｄ０Ｃは、上述したように、ワイヤードオア接続されるが、ここでは便宜上区別している。また、同図１１段目には、ＮチャネルＭＯＳトランジスタ５５９とＰチャネルＭＯＳトランジスタ５６０とによって構成されるインバータに入力されるワイヤードオア接続後の信号ＤＣの信号波形を示している。
【０２３３】
まず、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力され、これに同期してクロック信号ＣＫのレベルが遷移する。このとき、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１，φ２が入力される。
【０２３４】
ここで、フリップフロップ回路ＥＦにおいては、クロック信号ＣＫがローレベルである場合に、データ入力端子Ｄにデータａが与えられると、２相クロック信号φ２がアクティブであることから、ＮチャネルＭＯＳトランジスタ５５１の出力にはデータａが伝達され、この信号がＮチャネルＭＯＳトランジスタ５５５とＰチャネルＭＯＳトランジスタ５５６とによって構成されるインバータによって論理反転されることから、信号Ｄ１Ｂとして、データａが出力されることになる。なお、図２７においては、信号Ｄ１Ｂの信号波形中に単に"ａ"と記載されているが、正確には信号Ｄ１Ａとしてのデータａを論理反転したものであり、以下の説明においても同様に信号Ｄ１Ａとしてのデータを論理反転したものを示している。
【０２３５】
続いて、フリップフロップ回路ＥＦにおいては、クロック信号ＣＫがハイレベルとなると、２相クロック信号φ２がローレベルとなり、さらに、２相クロック信号φ１がハイレベルに変化する。フリップフロップ回路ＥＦにおいては、２相クロック信号φ２がローレベルとなると、ＮチャネルＭＯＳトランジスタ５５１がオフ状態となるが、その出力や次段のインバータの入力に静電容量成分があることから、これに蓄電された電荷により、当該ＮチャネルＭＯＳトランジスタ５５１が以前に出力された電位レベルを維持することになる。なお、図２７においては、かかる状態を信号波形中に一点鎖線で示しており、信号がハイインピーダンス状態にあり、それ以前に出力された電位レベルを蓄積電荷によって保持していることを示している。
【０２３６】
このように、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力された場合には、信号Ｄ１Ａ，Ｄ１Ｂとしても、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列が得られることになる。
【０２３７】
同様に、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１がハイレベルである場合に、ＮチャネルＭＯＳトランジスタ５５３がオン状態となり、データ入力端子Ｄに入力されたａ，ｂ，ｃ，ｄ，ｅからなるデータ列を次段へと伝達する。そして、フリップフロップ回路ＥＦにおいては、２相クロック信号φ１がローレベルとなると、ＮチャネルＭＯＳトランジスタ５５３がオフ状態となるが、その出力や次段のインバータの入力に静電容量成分があることから、これに蓄電された電荷により、当該ＮチャネルＭＯＳトランジスタ５５３が以前に出力された電位レベルを維持することになる。
【０２３８】
このように、フリップフロップ回路ＥＦにおいては、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ入力端子Ｄに入力された場合には、信号Ｄ１Ａ，Ｄ１Ｂ，Ｄ１Ｃとはタイミングが異なるものの、信号Ｄ０Ａ，Ｄ０Ｂ，Ｄ０Ｃとして、ａ，ｂ，ｃ，ｄ，ｅからなるデータ列が得られることになる。
【０２３９】
ここで、図２７から明らかなように、信号Ｄ１Ｃ，Ｄ０Ｃは、同時にアクティブとなることはなく、一方がアクティブである場合には、他方がハイインピーダンス状態による電荷蓄積状態となる。したがって、フリップフロップ回路ＥＦにおいては、これら信号Ｄ１Ｃ，Ｄ０Ｃをワイヤードオア接続して得られる信号ＤＣとして、クロック信号ＣＫに同期するａ，ｂ，ｃ，ｄ，ｅからなるデータ列が発生されることになる。フリップフロップ回路ＥＦにおいては、この信号ＤＣが、ＮチャネルＭＯＳトランジスタ５５９とＰチャネルＭＯＳトランジスタ５６０とによって構成されるインバータによって論理反転されることから、データ入力端子Ｄに入力されたａ，ｂ，ｃ，ｄ，ｅからなるデータ列と論理が同じとされるａ，ｂ，ｃ，ｄ，ｅからなるデータ列がデータ出力端子Ｑから出力されることになる。
【０２４０】
このように、フリップフロップ回路ＥＦにおいては、データ列ａ，ｂ，ｃ，ｄ，ｅがデータ入力端子Ｄに入力されると、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データ列ａ，ｂ，ｃ，ｄ，ｅが順次切り替えられて出力される。すなわち、フリップフロップ回路ＥＦにおいては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて、データの転送を行うことが可能となる。
【０２４１】
このとき、ＬＥＤヘッド１９においては、上述したように、隣接する駆動ＩＣ間で、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎと、当該駆動ＩＣにおけるクロック入力端子ＣＬＫＰ，ＣＬＫＮとの接続が入れ替わるが、これによる影響は、かかる接続が入れ替わった状態においては、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりが変化することである。したがって、ＬＥＤヘッド１９においては、フリップフロップ回路ＥＦとして、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジにおいて動作可能な構成としていることから、支障なく動作させることができる。
【０２４２】
以上説明したように、本発明の第６の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、第２の実施の形態として示したフリップフロップ回路ＥＦよりも素子数を少なくすることができ、当該第２の実施の形態として示した効果に加え、駆動ＩＣのチップサイズをさらに削減可能であり、さらなる低コスト化に寄与することができるという効果も実現することができる。
【０２４３】
つぎに、第７の実施の形態として示す印刷装置について説明する。
【０２４４】
この第７の実施の形態として示す印刷装置は、第２の実施の形態乃至第６の実施の形態として示した印刷装置におけるフリップフロップ回路ＥＦ及び相変換回路３０２を異なる構成としたものである。したがって、この第７の実施の形態の説明においては、第１の実施の形態乃至第６の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０２４５】
図２８に、ＬＥＤヘッド１９における駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の構成を示す。すなわち、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、カスケード接続された４８個のフリップフロップ回路ＥＦＡ１，ＥＦＡ２，・・・，ＥＦＡ４８と、カスケード接続された４８個のフリップフロップ回路ＥＦＢ１，ＥＦＢ２，・・・，ＥＦＢ４８と、カスケード接続された４８個のフリップフロップ回路ＥＦＣ１，ＥＦＣ２，・・・，ＥＦＣ４８と、カスケード接続された４８個のフリップフロップ回路ＥＦＤ１，ＥＦＤ２，・・・，ＥＦＤ４８とを有する。
【０２４６】
フリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８は、それぞれ、上述したように、差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がり及び立ち下がりの双方のエッジに基づいて動作し、データの転送を行うことが可能に構成される。フリップフロップ回路ＥＦＡ１のデータ入力端子Ｄは、当該駆動ＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、フリップフロップ回路ＥＦＡ４８からの出力は、当該駆動ＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。同様に、フリップフロップ回路ＥＦＢ１，ＥＦＣ１，ＥＦＤ１のデータ入力端子Ｄは、それぞれ、当該駆動ＩＣのデータ入力端子ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３に接続され、フリップフロップ回路ＥＦＢ４８，ＥＦＣ４８，ＥＦＤ４８からの出力は、それぞれ、当該駆動ＩＣのデータ出力端子ＤＡＴＡＯ１，ＤＡＴＡＯ２，ＤＡＴＡＯ３に接続されている。したがって、フリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８は、それぞれ、４８段のシフトレジスタ回路を構成している。
【０２４７】
また、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、上述した制御電圧発生回路１５７に代えて、本願出願人が先に出願している特開２０００−１０８４０７号公報に開示された回路手段を設けた制御電圧発生回路６０３を有する。すなわち、制御電圧発生回路６０３は、外部の制御回路から供給されるスタンバイモード指示信号ＳＴＢＹ−Ｐを入力する信号入力端子ＳＴＢＹを有するとともに、当該スタンバイモード指示信号ＳＴＢＹ−Ｐに基づいて静止時電流パスを遮断又は短絡する切替回路手段を設けている。
【０２４８】
このスタンバイモードは、ＬＥＤヘッド１９の待機時における消費電力を低減するためのものであるが、このスタンバイモードへの切り替え機能は、当該駆動ＩＣの製造テスト時におけるＩＤＤｑテストにおいても用いることができる。すなわち、ＩＤＤｑテストにおいては、半導体製造プロセスに特有な欠陥であるＩＣチップ内配線の断線や隣接配線間の短絡といった、ディジタル回路的なファンクションテストのみでは発見困難な不良要因を、このスタンバイモードへの切り替え機能を用いて電源電流の微小な増加を検出することにより、効率的に発見することができる。
【０２４９】
駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、このスタンバイモードへの切り替え機能を、上述したクロック入力回路１５１に代わるクロック入力回路６０１及び相変換回路３０２に代わる相変換回路６０２にも設けている。すなわち、クロック入力回路６０１及び相変換回路６０２は、それぞれ、スタンバイモード指示信号ＳＴＢＹ−Ｐを入力する信号入力端子ＳＴＢＹを有する。相変換回路６０２は、スタンバイモード設定時において、その出力である２相クロック信号φ１，φ２の信号値を制御可能に構成される。
【０２５０】
具体的には、相変換回路６０２は、図２９に示すように、上述したインバータ３７０、２つの否定論理和回路３７１，３７２、並びにＮチャネルＭＯＳトランジスタ４５１及びＰチャネルＭＯＳトランジスタ４５２からなるトランスミッションゲートの他、一方の入力端子にスタンバイモード指示信号ＳＴＢＹ−Ｐが入力される２つの論理和回路６１１，６１２から構成される。
【０２５１】
このような相変換回路６０２において、クロック入力端子ＣＫに入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎは、ＮチャネルＭＯＳトランジスタ４５１及びＰチャネルＭＯＳトランジスタ４５２からなるトランスミッションゲートに入力されるとともに、インバータ３７０における入力端子に入力される。また、トランスミッションゲートの出力は、否定論理和回路３７２における一方の入力端子に入力され、インバータ３７０の出力は、否定論理和回路３７１における一方の入力端子に入力される。
【０２５２】
さらに、否定論理和回路３７２の出力は、論理和回路６１２における一方の入力端子に入力される一方で、否定論理和回路３７１の出力は、論理和回路６１１における一方の入力端子に入力される。そして、論理和回路６１２の出力は、２相クロック信号のうち一方のクロック信号φ２としてフリップフロップ回路ＥＦに出力されるとともに、否定論理和回路３７１における他方の入力端子に入力される。また、論理和回路６１１の出力は、２相クロック信号のうち他方のクロック信号φ１としてフリップフロップ回路ＥＦに出力されるとともに、否定論理和回路３７２における他方の入力端子に入力される。
【０２５３】
また、フリップフロップ回路ＥＦは、図３０に示すように構成される。同図（ａ）は、回路シンボルであり、先に図２８に示したフリップフロップ回路ＥＦＡ１，・・・，ＥＦＡ４８，ＥＦＢ１，・・・，ＥＦＢ４８，ＥＦＣ１，・・・，ＥＦＣ４８，ＥＦＤ１，・・・，ＥＦＤ４８に対応するものである。また、同図（ｂ）には、その内部構成を示している。
【０２５４】
すなわち、フリップフロップ回路ＥＦは、先に図１６に示したＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータ、ＮチャネルＭＯＳトランジスタ３６１とＰチャネルＭＯＳトランジスタ３６２とによって構成されるインバータ、及びＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータの他、４つのＮチャネルＭＯＳトランジスタ６２１，６２２，６２３，６２４と、１つのＰチャネルＭＯＳトランジスタ６２５とから構成される。
【０２５５】
そして、ＮチャネルＭＯＳトランジスタ６２１，６２３における一方の端子は、それぞれ、同図（ａ）に示すデータ入力端子Ｄに接続される。また、ＮチャネルＭＯＳトランジスタ６２１，６２４のゲート端子には、それぞれ、相変換回路６０２から出力される２相クロック信号φ２が入力されるとともに、ＮチャネルＭＯＳトランジスタ６２２，６２３のゲート端子には、それぞれ、相変換回路３０２から出力される２相クロック信号φ１が入力される。
【０２５６】
また、ＮチャネルＭＯＳトランジスタ６２１から出力される信号Ｄ１Ａは、ＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータに入力され、このインバータから出力される信号Ｄ１Ｂは、ＮチャネルＭＯＳトランジスタ６２２に入力される。さらに、ＮチャネルＭＯＳトランジスタ６２３から出力される信号Ｄ０Ａは、ＮチャネルＭＯＳトランジスタ３６１とＰチャネルＭＯＳトランジスタ３６２とによって構成されるインバータに入力され、このインバータから出力される信号Ｄ０Ｂは、ＮチャネルＭＯＳトランジスタ６２４に入力される。
【０２５７】
さらにまた、ＮチャネルＭＯＳトランジスタ６２２から出力される信号Ｄ１Ｃと、ＮチャネルＭＯＳトランジスタ６２４から出力される信号Ｄ０Ｃとは、互いにワイヤードオア接続され、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータに入力される。そして、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータの出力は、同図（ａ）に示すデータ出力端子Ｑに接続される。また、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータに入力されるワイヤードオア接続後の信号ＤＣは、ＰチャネルＭＯＳトランジスタ６２５のドレイン端子にも入力される。また、ＰチャネルＭＯＳトランジスタ６２５のソース端子には、電源電圧ＶＤＤが印加され、ゲート端子には、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータの出力が入力される。
【０２５８】
ここで、このようなフリップフロップ回路ＥＦからＰチャネルＭＯＳトランジスタ６２５を取り去ったものについて、図３１に示す。同図においては、データ入力端子Ｄから入力される信号の電圧値をグラウンド電位（０Ｖ）とし、２相クロック信号φ１がアクティブであるものとし、２相クロック信号φ２が非アクティブであるものとし、静止状態で放置した後の回路各部の電位を括弧内に示している。
【０２５９】
このフリップフロップ回路ＥＦにおいては、２相クロック信号φ２が非アクティブであることから、ＮチャネルＭＯＳトランジスタ６２１，６２４がオフ状態となり、信号Ｄ１Ａ，Ｄ０Ｃが流れるノードはハイインピーダンス状態にある。また、このフリップフロップ回路ＥＦにおいては、２相クロック信号φ１がアクティブであることから、ＮチャネルＭＯＳトランジスタ６２２，６２３がオン状態となり、ＮチャネルＭＯＳトランジスタ６２３に対する入力電位が０Ｖであることから、出力される信号Ｄ０Ａの電位も０Ｖ程度となる。
【０２６０】
一方、フリップフロップ回路ＥＦにおいては、ＮチャネルＭＯＳトランジスタ６２１がオフ状態にあり、これに接続されるＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータの入力が不定状態であることから、当該インバータには、電源ＶＤＤからグラウンドへと抜ける貫通電流ＩＤＤｑが生じることになる。
【０２６１】
ここで、ＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータの出力が不定状態であることから、その出力電位を一概に決めることは困難であるが、仮に５Ｖであるものとすると、オン状態にあるＮチャネルＭＯＳトランジスタ６２２から出力される信号Ｄ１Ｃが流れるノードの電位は、当該ＮチャネルＭＯＳトランジスタ６２２の入力電位から当該ＮチャネルＭＯＳトランジスタ６２２のゲート閾値電圧程度を減じた値となることから、約４Ｖ程度となる。
【０２６２】
このとき、フリップフロップ回路ＥＦにおいては、ＮチャネルＭＯＳトランジスタ６２４がオフ状態にあることから、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータの入力電位も約４Ｖ程度となり、当該インバータには、電源ＶＤＤからグラウンドへと抜ける貫通電流ＩＤＤｑが生じることになる。
【０２６３】
以上、２相クロック信号φ１がアクティブであり且つ２相クロック信号φ２が非アクティブであるものとし、静止状態で放置した後の回路動作について検討したが、フリップフロップ回路ＥＦにおいては、この状態と対称な関係の場合、すなわち、２相クロック信号φ１が非アクティブであり且つ２相クロック信号φ２がアクティブである場合についても同様に、入力がハイインピーダンス状態となるインバータと、前段のインバータからの出力がハイレベルとなるインバータとに、貫通電流が生じることになる。
【０２６４】
このように、図３１に示すフリップフロップ回路ＥＦにおいては、ＩＤＤｑ電流測定時における貫通電流を防止することができず、ＩＤＤｑテストの本来の目的である半導体製造プロセス上の欠陥に起因するショートやオープン状態の検出を困難なものとしていた。
【０２６５】
これに対して、この第７の実施の形態として示すＬＥＤヘッド１９においては、相変換回路６０２として、上述した相変換回路３０２において２相クロック信号φ１，φ２を送出する２つのバッファ回路３７３，３７４に代えて、２つの論理和回路６１１，６１２を有するものとしている。
【０２６６】
先に図２９に示した相変換回路６０２においては、スタンバイモード指示信号ＳＴＢＹ−Ｐをローレベルとした場合には、先に図２２に示した相変換回路３０２の論理動作と同様の動作を行う。一方、相変換回路６０２においては、スタンバイモード指示信号ＳＴＢＹ−Ｐをハイレベルとした場合には、２相クロック信号φ１，φ２が両方ともハイレベルとなる。
【０２６７】
したがって、先に図３０に示したフリップフロップ回路ＥＦにおいては、駆動ＩＣのＩＤＤｑテストを行うためにスタンバイモードに設定する場合には、２相クロック信号φ１，φ２が入力されるＮチャネルＭＯＳトランジスタ６２１，６２２，６２３，６２４が全てオン状態となる。
【０２６８】
ここで、このようなフリップフロップ回路ＥＦにおける回路各部の電位について、図３２に示す。同図においては、２相クロック信号φ１，φ２が両方ともアクティブであるものとしており、図３１と対比できるように、データ入力端子Ｄから入力される信号の電圧値をグラウンド電位（０Ｖ）とし、静止状態で放置した後の回路各部の電位を括弧内に示している。
【０２６９】
この図３２に示すフリップフロップ回路ＥＦにおいて、データ入力端子Ｄから入力される信号をローレベルとしてＩＤＤｑテストを行う。このとき、フリップフロップ回路ＥＦにおいては、信号Ｄ１Ａ，Ｄ０Ａが流れるノードの電位がともに０Ｖとなり、ＮチャネルＭＯＳトランジスタ３５９とＰチャネルＭＯＳトランジスタ３６０とによって構成されるインバータから出力される信号Ｄ１Ｂと、ＮチャネルＭＯＳトランジスタ３６１とＰチャネルＭＯＳトランジスタ３６２とによって構成されるインバータから出力される信号Ｄ０Ｂとが流れるノードの電位は、ともに５Ｖとなる。
【０２７０】
ここで、フリップフロップ回路ＥＦにおいては、上述したように、ＮチャネルＭＯＳトランジスタ６２２，６２４に対する入力電位を５Ｖとすると、オン状態にある当該ＮチャネルＭＯＳトランジスタ６２２，６２４のそれぞれから出力される信号Ｄ１Ｃ，Ｄ０Ｃが流れるノードの電位は、当該ＮチャネルＭＯＳトランジスタ６２２，６２４の入力電位から当該ＮチャネルＭＯＳトランジスタ６２２，６２４のゲート閾値電圧程度を減じた値となることから、約４Ｖ程度となる。
【０２７１】
フリップフロップ回路ＥＦにおいては、ＮチャネルＭＯＳトランジスタ６２２，６２４のそれぞれから出力される信号Ｄ１Ｃ，Ｄ０Ｃが、ＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータに入力され、当該インバータによって論理反転されることから、当該インバータの出力電位は０Ｖとなる。そして、フリップフロップ回路ＥＦにおいては、この０Ｖの出力電位がＰチャネルＭＯＳトランジスタ６２５のゲート端子に印加されることから、当該ＰチャネルＭＯＳトランジスタ６２５がオン状態となる。
【０２７２】
これにより、フリップフロップ回路ＥＦにおいては、ＮチャネルＭＯＳトランジスタ６２２，６２４のそれぞれから出力される信号Ｄ１Ｃ，Ｄ０Ｃが流れるノードの電位、及びＮチャネルＭＯＳトランジスタ３６３とＰチャネルＭＯＳトランジスタ３６４とによって構成されるインバータの入力電位が、約４Ｖから電源電圧ＶＤＤと等しい５Ｖにまで引き上げられることになる。
【０２７３】
このように、フリップフロップ回路ＥＦにおいては、各インバータの入力電位が０Ｖ又は５Ｖのいずれかにプルダウン又はプルアップされることから、各インバータに貫通電流を生じなくすることができる。
【０２７４】
以上説明したように、本発明の第７の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、駆動ＩＣのＩＤＤｑテストを行うためにスタンバイモードに設定する際に、２相クロック信号φ１，φ２が入力されるＮチャネルＭＯＳトランジスタ６２１，６２２，６２３，６２４が全てオン状態となる。このとき、ＬＥＤヘッド１９においては、図３０に示したフリップフロップＥＦにおけるデータ入力端子Ｄから入力される信号をローレベルとしてＩＤＤｑテストを行うことにより、当該フリップフロップＥＦ内に貫通電流を生じなくなる。したがって、ＬＥＤヘッド１９においては、第２の実施の形態乃至第６の実施の形態として示した効果に加え、ＩＤＤｑテストの本来の目的である半導体製造プロセス上の欠陥に起因するショートやオープン状態の検出に支障をきたすことを確実になくすことができるという効果も実現することができる。
【０２７５】
つぎに、第８の実施の形態として示す印刷装置について説明する。
【０２７６】
この第８の実施の形態として示す印刷装置は、第１の実施の形態として示した印刷装置におけるＬＥＤヘッド１９を異なる構成としたものである。したがって、この第８の実施の形態の説明においては、第１の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０２７７】
第８の実施の形態として示す印刷装置においては、ＬＥＤヘッド１９として、図３３に示すような内部構成のものを用いる。すなわち、ＬＥＤヘッド１９は、先に図５に示したＬＥＤヘッド１９に対して、カスケード接続された１段目の駆動ＩＣ  ＤＲＶ１における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の入力に、信号レベルを変換するためのコンパレータ回路７００と、終端抵抗７０１とを追加したものである。また、ＬＥＤヘッド１９は、上述した基準電圧発生回路１５８の他に、基準電圧Ｖｒｅｆ１を発生する基準電圧発生回路７０２を有する。
【０２７８】
コンパレータ回路７００は、印刷制御部１から出力される小振幅のシングルエンド信号である印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位と、基準電圧発生回路７０２によって発生された基準電圧Ｖｒｅｆ１とを比較し、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位を、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のデータ信号レベルに対応する電圧値に変換する。
【０２７９】
終端抵抗７０１は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線のそれぞれに設けられる。この終端抵抗７０１の一端は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線に接続され、他端には、図示しない終端電圧発生回路によって発生された電位Ｖｔｔが印加される。この終端抵抗７０１の抵抗値は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる。したがって、ＬＥＤヘッド１９においては、この終端抵抗７０１を設けることにより、印刷制御部１から出力される信号が当該ＬＥＤヘッド１９の入力部分において信号反射して論理判別が困難となるほど波形形状が変化したり、印刷制御部１との間で多重に信号反射を繰り返して収束するまでに長時間を要したりするのを防止することができる。
【０２８０】
このようなＬＥＤヘッド１９において、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の振幅は、いわゆるＧＴＬ（Gunning Transceiver Logic）インターフェースに準拠したものとされ、典型的な例として、図示しない終端電圧発生回路によって発生される電位Ｖｔｔは１．２Ｖに設定され、基準電圧発生回路７０２によって発生される基準電圧Ｖｒｅｆ１は０．８Ｖに設定される。したがって、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位は、最も高い場合で高々１．２Ｖであり、最も低い場合でも０Ｖであり、その振幅も、１．２Ｖ以下となる。
【０２８１】
これに対して、従来の印字データ信号の振幅は、ＣＭＯＳインターフェースの場合には、約５Ｖであり、ＴＴＬ（Transistor-Transistor Logic）インターフェースの場合には、約３．３Ｖであることから、ＬＥＤヘッド１９に入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０は、著しく小振幅化されていることになる。
【０２８２】
このようなＬＥＤヘッド１９は、図３４に示すようなタイミングにしたがってデータ転送を行う。なお、同図（ａ）には、従来の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形を示し、同図（ｂ）には、ＬＥＤヘッド１９における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形を示し、同図（ｃ）には、コンパレータ回路７００から出力されるデータ信号の信号波形を示し、同図（ｄ）には、駆動ＩＣ  ＤＲＶ１から出力されるデータ信号の信号波形を示している。
【０２８３】
まず、従来の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形において、同図（ａ）に示すローレベル側の電位ＶｉＬは、理想的には０Ｖであり、ハイレベル側の電位ＶｉＨは、理想的には約５Ｖである。このとき、かかる印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される駆動ＩＣにおいては、当該駆動ＩＣの電源電圧ＶＤＤに基づく約ＶＤＤ／２なる電位Ｖｃｍｏｓを基準として、信号の論理値を判別することになる。
【０２８４】
ここで、従来のＬＥＤヘッドにおいては、例えば黒色をベタ塗りするような印刷を行う場合等には、多数のＬＥＤ素子が一斉に駆動されることから、大きなピーク値を有する電源電流が繰り返し発生し、これにより、ＬＥＤ素子の駆動毎に電源電圧ＶＤＤが変動する事態を招来することがある。従来のＬＥＤヘッドにおいては、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位判別を、駆動ＩＣ自身の電源電圧ＶＤＤに基づく電位Ｖｃｍｏｓを基準として行うことから、電源電圧ＶＤＤに対して電位変動に起因するノイズが重畳されていることにより、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位判別を行うことが困難となり、結果として、データ入力ミスによる誤印字が発生することもある。
【０２８５】
これに対して、ＬＥＤヘッド１９においては、印刷制御部１の信号送信端と当該ＬＥＤヘッド１９の信号受信端とでそれぞれ終端された小振幅の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される。この印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形において、同図（ｂ）に示すローレベル側の電位ＶｉＬは、理想的には０Ｖであり、ハイレベル側の電位ＶｉＨは、理想的には約１．２Ｖである。また、基準電圧発生回路７０２によって発生される基準電圧Ｖｒｅｆ１は、上述したように、０．８Ｖに設定される。したがって、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位は、上述したように、最も高い場合で高々１．２Ｖであり、最も低い場合でも０Ｖであり、その振幅も、１．２Ｖ以下となる。
【０２８６】
このとき、かかる印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６においては、基準電圧発生回路７０２によって発生される基準電圧Ｖｒｅｆ１を基準として、信号の論理値を判別する。したがって、ＬＥＤヘッド１９においては、従来のＬＥＤヘッドのように、電源電圧ＶＤＤの変動による影響を受けることがない。
【０２８７】
また、コンパレータ回路７００から出力されるデータ信号の信号波形は、同図（ｃ）に示すようになる。この信号波形において、ローレベル側の電位ＶｉＬは、理想的には０Ｖであり、ハイレベル側の電位ＶｉＨは、理想的には約５Ｖである。このとき、かかる印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される駆動ＩＣ  ＤＲＶ１においては、当該駆動ＩＣ  ＤＲＶ１の電源電圧ＶＤＤに基づく約ＶＤＤ／２なる電位Ｖｃｍｏｓを基準として、信号の論理値を判別することになる。ここで、コンパレータ回路７００は、ＬＥＤヘッド１９内に設けられることから、その電源は、駆動ＩＣ  ＤＲＶ１の電源ＶＤＤと共通に接続される。
【０２８８】
したがって、ＬＥＤヘッド１９においては、従来のＬＥＤヘッドと同様に、例えば黒色をベタ塗りするような印刷を行う場合等には、多数のＬＥＤ素子が一斉に駆動されることから、大きなピーク値を有する電源電流が繰り返し発生する場合があるが、ＬＥＤ素子の駆動毎に電源電圧ＶＤＤが変動した場合であっても、コンパレータ回路７００の電源電位も変動することから、当該コンパレータ回路７００から出力されるデータのハイレベル側の電位も変動することになる。
【０２８９】
ここで、ＬＥＤヘッド１９においては、かかるコンパレータ回路７００から出力されるデータの電位判別を、駆動ＩＣ  ＤＲＶ１自身の電源電圧ＶＤＤに基づく約ＶＤＤ／２なる閾値電位を基準として行うことから、電源電圧ＶＤＤの電位変動に起因してコンパレータ回路７００の出力におけるハイレベル側の電位の変動が生じた場合であっても、この信号が入力される駆動ＩＣ  ＤＲＶ１側の閾値電位も同率で変動することになる。
【０２９０】
したがって、ＬＥＤヘッド１９においては、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位判別には何ら影響が与えられず、データ入力ミスによる誤印字が発生することはない。
【０２９１】
さらに、駆動ＩＣ  ＤＲＶ１から出力されるデータ信号の信号波形は、同図（ｄ）に示すようになる。この信号波形は、同図（ｃ）に示した信号が駆動ＩＣ  ＤＲＶ１内のシフトレジスタ回路１５２を介してシフト伝達され、当該駆動ＩＣ  ＤＲＶ１のデータ出力端子ＤＡＴＡＯ３，・・・，ＤＡＴＡＯ０から出力されたものである。この信号波形において、ローレベル側の電位ＶｉＬは、理想的には０Ｖであり、ハイレベル側の電位ＶｉＨは、理想的には約５Ｖである。このとき、かかるデータ信号が入力される次段の駆動ＩＣ  ＤＲＶ２においては、当該駆動ＩＣ  ＤＲＶ２の電源電圧ＶＤＤに基づく約ＶＤＤ／２なる電位Ｖｃｍｏｓを基準として、信号の論理値を判別することになる。
【０２９２】
ＬＥＤヘッド１９においては、以降の駆動ＩＣ  ＤＲＶ３，・・・についても、同様に、当該駆動ＩＣの電源電圧ＶＤＤに基づく約ＶＤＤ／２なる電位Ｖｃｍｏｓを基準として、入力された信号の論理値を判別することになる。
【０２９３】
したがって、ＬＥＤヘッド１９においては、上述したように、全ての駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６に入力されるデータ信号の電位判別には何ら影響が与えられず、データ入力ミスによる誤印字が発生することはない。
【０２９４】
以上説明したように、本発明の第８の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、第１の実施の形態として示した効果に加え、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる終端抵抗７０１を、印刷制御部１の信号送信端とＬＥＤヘッド１９の信号受信端とに配設することにより、印刷制御部１から出力される信号が当該ＬＥＤヘッド１９の入力部分において信号反射して論理判別が困難となるほど波形形状が変化したり、印刷制御部１との間で多重に信号反射を繰り返して収束するまでに長時間を要したりするのを防止することができるという効果も実現することができる。
【０２９５】
また、ＬＥＤヘッド１９においては、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を著しく小振幅化することができ、ＥＭＩノイズの低減を図ることができる。
【０２９６】
さらに、ＬＥＤヘッド１９においては、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の立ち上がり波形や立ち下がり波形の傾きが一定であるものとすると、その小振幅化により、波形の立ち上がり時間や立ち下がり時間の短縮を図ることもできることから、同一時間内に伝送可能なデータ量を著しく増大させることができ、印字速度の高速化にも寄与することができる。
【０２９７】
つぎに、第９の実施の形態として示す印刷装置について説明する。
【０２９８】
この第９の実施の形態として示す印刷装置は、第８の実施の形態として示した印刷装置におけるＬＥＤヘッド１９を異なる構成としたものである。したがって、この第９の実施の形態の説明においては、第８の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０２９９】
第９の実施の形態として示す印刷装置においては、ＬＥＤヘッド１９として、図３５に示すような内部構成のものを用いる。すなわち、ＬＥＤヘッド１９は、先に図５に示したＬＥＤヘッド１９に対して、カスケード接続された駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれにおける印字データ信号の入力に、信号レベルを変換するためのコンパレータ回路７５０を追加したものである。また、ＬＥＤヘッド１９は、上述した基準電圧発生回路１５８の他に、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を発生する基準電圧発生回路７５１を有する。さらに、ＬＥＤヘッド１９は、１段目の駆動ＩＣ  ＤＲＶ１における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の入力に、上述した終端抵抗７０１を有する。
【０３００】
コンパレータ回路７５０は、上述したコンパレータ回路７００とは異なり、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれに設けられる。１段目の駆動ＩＣ  ＤＲＶ１におけるコンパレータ回路７５０は、印刷制御部１から出力される小振幅のシングルエンド信号である印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位と、基準電圧発生回路７５１によって発生された基準電圧Ｖｒｅｆ１とを比較し、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位を、当該駆動ＩＣ  ＤＲＶ１のデータ信号レベルに対応する電圧値に変換する。
【０３０１】
終端抵抗７０１は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線のそれぞれに設けられる。この終端抵抗７０１の一端は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線に接続され、他端には、図示しない終端電圧発生回路によって発生された電位Ｖｔｔが印加される。この終端抵抗７０１の抵抗値は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる。したがって、ＬＥＤヘッド１９においては、この終端抵抗７０１を設けることにより、印刷制御部１から出力される信号が当該ＬＥＤヘッド１９の入力部分において信号反射して論理判別が困難となるほど波形形状が変化したり、印刷制御部１との間で多重に信号反射を繰り返して収束するまでに長時間を要したりするのを防止することができる。
【０３０２】
より具体的には、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、図３６に示すように、データ入力端子ＤＡＴＡＩ０，・・・，ＤＡＴＡＩ３のそれぞれに対応させて４つのコンパレータ回路７５０Ａ，７５０Ｂ，７５０Ｃ，７５０Ｄを有する。これらコンパレータ回路７５０Ａ，７５０Ｂ，７５０Ｃ，７５０Ｄのそれぞれの一端は、データ入力端子ＤＡＴＡＩ０，・・・，ＤＡＴＡＩ３に接続され、他端は、一括して接続され、当該駆動ＩＣにおける入力端子ＶＴに接続される。なお、１段目の駆動ＩＣ  ＤＲＶ１における入力端子ＶＴには、基準電圧発生回路７５１によって発生された基準電圧Ｖｒｅｆ１が印加され、２段目以降の駆動ＩＣ  ＤＲＶ２，・・・における入力端子ＶＴには、それぞれ、基準電圧発生回路７５１によって発生された基準電圧Ｖｒｅｆ２が印加される。
【０３０３】
このようなＬＥＤヘッド１９において、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の振幅は、上述したように、ＧＴＬインターフェースに準拠したものとされ、典型的な例として、図示しない終端電圧発生回路によって発生される電位Ｖｔｔは１．２Ｖに設定され、基準電圧発生回路７５１によって発生される基準電圧Ｖｒｅｆ１は０．８Ｖに設定される。したがって、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位は、最も高い場合で高々１．２Ｖであり、最も低い場合でも０Ｖであり、その振幅も、１．２Ｖ以下となり、従来の印字データ信号に比べて著しく小振幅化されたものである。
【０３０４】
このようなＬＥＤヘッド１９は、図３７に示すようなタイミングにしたがってデータ転送を行う。なお、同図（ａ）には、従来の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形を示し、同図（ｂ）には、ＬＥＤヘッド１９における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形を示し、同図（ｃ）には、駆動ＩＣ  ＤＲＶ１から出力されるデータ信号の信号波形を示している。
【０３０５】
まず、従来の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形において、同図（ａ）に示すローレベル側の電位ＶｉＬは、理想的には０Ｖであり、ハイレベル側の電位ＶｉＨは、理想的には約５Ｖである。このとき、かかる印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される駆動ＩＣにおいては、当該駆動ＩＣの電源電圧ＶＤＤに基づく約ＶＤＤ／２なる電位Ｖｃｍｏｓを基準として、信号の論理値を判別することになる。
【０３０６】
したがって、従来のＬＥＤヘッドにおいては、上述したように、電源電圧ＶＤＤに対して電位変動に起因するノイズが重畳されていることにより、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位判別を行うことが困難となり、結果として、データ入力ミスによる誤印字が発生することもある。
【０３０７】
これに対して、ＬＥＤヘッド１９においては、印刷制御部１の信号送信端と当該ＬＥＤヘッド１９の信号受信端とでそれぞれ終端された小振幅の印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される。この印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の信号波形において、同図（ｂ）に示すローレベル側の電位ＶｉＬは、理想的には０Ｖであり、ハイレベル側の電位ＶｉＨは、理想的には約１．２Ｖである。また、基準電圧発生回路７５１によって発生される基準電圧Ｖｒｅｆ１は、上述したように、０．８Ｖに設定される。したがって、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位は、上述したように、最も高い場合で高々１．２Ｖであり、最も低い場合でも０Ｖであり、その振幅も、１．２Ｖ以下となる。
【０３０８】
このとき、かかる印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６においては、基準電圧発生回路７５１によって発生される基準電圧Ｖｒｅｆ１を基準として、信号の論理値を判別する。したがって、ＬＥＤヘッド１９においては、従来のＬＥＤヘッドのように、電源電圧ＶＤＤの変動による影響を受けることがない。
【０３０９】
また、駆動ＩＣ  ＤＲＶ１から出力されるデータ信号の信号波形は、同図（ｃ）に示すようになる。この信号波形は、同図（ｂ）に示した印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が駆動ＩＣ  ＤＲＶ１内のシフトレジスタ回路１５２を介してシフト伝達され、当該駆動ＩＣ  ＤＲＶ１のデータ出力端子ＤＡＴＡＯ３，・・・，ＤＡＴＡＯ０から出力されたものである。この信号波形において、ローレベル側の電位ＶｉＬは、理想的には０Ｖであり、ハイレベル側の電位ＶｉＨは、理想的には約５Ｖである。このとき、かかる印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０が入力される次段の駆動ＩＣ  ＤＲＶ２においては、当該駆動ＩＣ  ＤＲＶ２の電源電圧ＶＤＤに基づく約ＶＤＤ／２なる電位ではなく、基準電圧発生回路７５１によって発生された基準電圧Ｖｒｅｆ２を基準として、信号の論理値を判別することになる。この基準電圧Ｖｒｅｆ２は、典型的には、ＶＤＤ／２程度に設定される。
【０３１０】
ＬＥＤヘッド１９においては、以降の駆動ＩＣ  ＤＲＶ３，・・・についても、同様に、基準電圧発生回路７５１によって発生された基準電圧Ｖｒｅｆ２を基準として、入力された信号の論理値を判別することになる。
【０３１１】
したがって、ＬＥＤヘッド１９においては、第８の実施の形態として示したように、１段目の駆動ＩＣ  ＤＲＶ１における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の入力にコンパレータ回路を外付けする必要がなく、当該ＬＥＤヘッド１９のサイズをさらに削減可能であり、さらなる低コスト化を図ることができる。
【０３１２】
以上説明したように、本発明の第９の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、第１の実施の形態として示した効果に加え、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる終端抵抗７０１を、印刷制御部１の信号送信端とＬＥＤヘッド１９の信号受信端とに配設することにより、印刷制御部１から出力される信号が当該ＬＥＤヘッド１９の入力部分において信号反射して論理判別が困難となるほど波形形状が変化したり、印刷制御部１との間で多重に信号反射を繰り返して収束するまでに長時間を要したりするのを防止することができるという効果も実現することができる。
【０３１３】
また、ＬＥＤヘッド１９においては、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を著しく小振幅化することができ、ＥＭＩノイズの低減を図ることができる。
【０３１４】
さらに、ＬＥＤヘッド１９においては、入力される印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の立ち上がり波形や立ち下がり波形の傾きが一定であるものとすると、その小振幅化により、波形の立ち上がり時間や立ち下がり時間の短縮を図ることもできることから、同一時間内に伝送可能なデータ量を著しく増大させることができ、印字速度の高速化にも寄与することができる。
【０３１５】
さらにまた、ＬＥＤヘッド１９においては、１段目の駆動ＩＣ  ＤＲＶ１における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の入力にコンパレータ回路を外付けする必要がないことから、当該ＬＥＤヘッド１９のサイズをさらに削減することができ、さらなる低コスト化を図ることができる。
【０３１６】
最後に、第１０の実施の形態として示す印刷装置について説明する。
【０３１７】
この第１０の実施の形態として示す印刷装置は、第９の実施の形態として示した印刷装置におけるＬＥＤヘッド１９を異なる構成としたものである。したがって、この第１０の実施の形態の説明においては、第９の実施の形態の説明と同様の構成については同一符号を付し、その詳細な説明を省略するものとする。
【０３１８】
まず、第１０の実施の形態として示す印刷装置の説明に先だって、ＬＥＤヘッドを構成する場合の問題点について説明する。
【０３１９】
一般に、ＬＥＤ素子は、半導体製造プロセスに起因する発光パワーのばらつきが甚だしく、これは、光量のむらとして現れる。そこで、従来のＬＥＤヘッドにおいては、上述した特開２０００−１０８４０７号公報に開示されているように、ＬＥＤ素子の光量のばらつきを補正するために、ドット毎の補正データを格納した補正メモリを駆動ＩＣ内に設け、この補正データに基づいて、ＬＥＤ素子の駆動電流値を調整し、光量のばらつきを補正することが行われている。
【０３２０】
このようなＬＥＤヘッドにおいて、ラッチ信号ＨＤ−ＬＯＡＤや印刷駆動信号ＨＤ−ＳＴＢ−Ｎ等は、単なるラッチ回路による信号の保持や、ＬＥＤ素子の発光又は非発光を制御するための機能の他、補正メモリに対するデータの書き込みを制御する機能や、各種制御回路をシーケンス制御するためのクロック信号としての機能をも備えることになる。
【０３２１】
ここで、これらラッチ信号ＨＤ−ＬＯＡＤや印刷駆動信号ＨＤ−ＳＴＢ−Ｎを伝送する際の問題について、図３８乃至図４０を用いて説明する。
【０３２２】
図３８において、縦方向の破線Ａは、ＬＥＤヘッドと外部装置との境界を示すものであり、この破線Ａの右側に、ＬＥＤヘッドをモデル化したものを示し、当該破線Ａの左側に、所定の接続ケーブルや印刷制御部等をモデル化したものを示している。
【０３２３】
同図（ａ）において、各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６に供給される例えばラッチ信号ＨＤ−ＬＯＡＤや印刷駆動信号ＨＤ−ＳＴＢ−Ｎ等の信号を伝送する信号線１０００は、複数の信号線Ｔ１，Ｔ２，・・・，Ｔ２６と、これら信号線Ｔ１，Ｔ２，・・・，Ｔ２６から駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６へと分岐するスタブ配線ＴＳ１，ＴＳ２，・・・，ＴＳ２６とによって表される。信号線Ｔ１は、当該ＬＥＤヘッドと印刷制御部とを接続するためにプリント配線基板上に形成されたコネクタに対応するヘッド境界から駆動ＩＣ  ＤＲＶ１への分岐点まで至る信号線であり、スタブ配線ＴＳ１は、信号線１０００から駆動ＩＣ  ＤＲＶ１へと分岐する信号線であり、同図中一点鎖線で示すボンディングワイヤを含むものである。同様に、信号線Ｔ２は、信号線１０００におけるスタブ配線ＴＳ１の分岐点から駆動ＩＣ  ＤＲＶ２への分岐点まで至る信号線であり、スタブ配線ＴＳ２は、信号線１０００から駆動ＩＣ  ＤＲＶ２へと分岐する信号線であり、同図中一点鎖線で示すボンディングワイヤを含むものである。このように、ＬＥＤヘッドにおいては、各駆動ＩＣ毎に信号線１０００が分岐され、末端となる駆動ＩＣ  ＤＲＶ２６の位置で分岐が途切れることになる。
【０３２４】
このようなＬＥＤヘッドの等価回路は、同図（ｂ）に示すようになる。この等価回路においては、駆動インピーダンスＲｓを有する信号源Ｖｓから発生された信号が、特性インピーダンスＺ０を有する伝送線路Ｔ０を介してＬＥＤヘッドに伝達される。換言すれば、ここでは、ＬＥＤヘッドの接続配線の特性インピーダンスがＺ０であるものとしている。また、同図において、Ｔ１は、ヘッドコネクタから駆動ＩＣ  ＤＲＶ１への分岐点まで至るプリント配線基板上の信号線を伝送線路としてモデル化したものであり、ＴＳ１は、駆動ＩＣ  ＤＲＶ１へと分岐する信号線を伝送線路としてモデル化したものである。さらに、同図において、Ｃ１は、駆動ＩＣ  ＤＲＶ１における端子の入力静電容量をモデル化したものであり、典型的には、ＩＣ端子のパッドの浮遊容量や、ＩＣ上のＥＳＤ（electro-static discharge）保護素子や入力バッファの静電容量等をあわせたものである。同様に、同図において、Ｔ２は、駆動ＩＣ  ＤＲＶ１の分岐点から駆動ＩＣ  ＤＲＶ２への分岐点まで至るプリント配線基板上の信号線を伝送線路としてモデル化したものであり、ＴＳ２は、駆動ＩＣ  ＤＲＶ２へと分岐する信号線を伝送線路としてモデル化したものであり、Ｃ２は、駆動ＩＣ  ＤＲＶ２における端子の入力静電容量をモデル化したものである。なお、各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、同一構成であることから、その入力静電容量Ｃ１，・・・，Ｃ２６は等しく同一値となる。
【０３２５】
各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の配置間隔は、ＬＥＤアレイチップの配置間隔と同じであり、ここでは、上述したように、約８．１ｍｍとなる。したがって、Ｔ２の線路長も約８．１ｍｍとなり、同様に、Ｔ３，・・・，Ｔ２６も、約８．１ｍｍの線路長で周期的に配置されることになる。
【０３２６】
このように、ＬＥＤヘッドにおいては、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６について伝送線路がモデル化される。ここで、これら伝送線路ＴＳ１，・・・，ＴＳ２６及びＴ１，・・・，Ｔ２６、並びに入力静電容量Ｃ１，・・・，Ｃ２６によって構成される系の特性インピーダンスは、上述した伝送線路Ｔ０における特性インピーダンスＺ０と等しく構成することができる。具体的には、この特性インピーダンスは、"H. W. Johnson, M. Graham, 「High-Speed Digital Design :A Handbook of Black Magic」, （Prentice Hall）"に記載されている周知の関係を用いて、次式（１）のように設定される。
【０３２７】
【数１】
2006181742.tif 000003
【０３２８】
なお、上式（１）におけるＺ０'は、伝送線路Ｔ２，・・・，Ｔ２６の特性インピーダンスであり、ＣＤは、入力静電容量Ｃ１，・・・，Ｃ２６に相当する駆動ＩＣの入力静電容量である。また、Ｃ０は、伝送線路Ｔ２，・・・，Ｔ２６の特性キャパシタンスであり、伝送線路の単位長あたりの容量に線路長を乗じたものである。ここで、特性インピーダンスＺ０は、ＬＥＤヘッドの接続ケーブルの特性インピーダンスとして既知であり、入力静電容量ＣＤもまた既知である。したがって、特性インピーダンスＺ０'は、プリント配線基板上の配線パターンの断面形状を与えることによって算出することができ、特性キャパシタンスＣ０も一意に定まることになる。
【０３２９】
図３８に示すモデルに基づいて駆動ＩＣの信号波形を求めると、図３９に示すようになる。なお、同図においては、信号源Ｖｓがパルス信号を発生し、その駆動インピーダンスＲｓが伝送線路Ｔ０の特性インピーダンスＺ０と整合されており、信号反射によって信号送信端へと戻る信号の再反射は抑制され、多重反射は発生しないものとしている。同図（ａ）には、駆動ＩＣ  ＤＲＶ１における信号波形を示し、同図（ｂ）には、ＬＥＤヘッド基板の中点に位置する駆動ＩＣ  ＤＲＶ１３における信号波形を示し、同図（ｃ）には、ＬＥＤヘッド基板の末端に位置する駆動ＩＣ  ＤＲＶ２６における信号波形を示している。
【０３３０】
ここで、駆動ＩＣ  ＤＲＶ１から駆動ＩＣ  ＤＲＶ１３へと至る伝送線路で信号が伝搬することによって発生する伝搬遅延時間ｔ１３は、各駆動ＩＣ間の線路遅延時間ｔ１を用いて、ｔ１３＝１３×ｔ１で表される。
【０３３１】
同図（ａ）に示す駆動ＩＣ  ＤＲＶ１を駆動した信号波形は、伝送線路中を伝搬して、伝搬遅延時間ｔ１３経過後に、同図（ｂ）に示すように遷移し、さらに伝送線路中を伝搬して、伝搬遅延時間ｔ１３経過後に、同図（ｃ）に示すように遷移する。ここで、ＬＥＤヘッド基板の末端に位置する駆動ＩＣ  ＤＲＶ２６においては、信号線が断ち切られて開放端となっていることから、その位置で信号が反射する結果、信号波形は、同図（ｃ）に示すように、単調且つ急峻に立ち上がるものとなる。そして、ＬＥＤヘッドにおいては、この駆動ＩＣ  ＤＲＶ２６の位置で反射した信号波形が駆動ＩＣ  ＤＲＶ１へと戻る途中において、伝搬遅延時間ｔ１３経過後に、駆動ＩＣ  ＤＲＶ１３の位置へと到達すると、さらにその波形が立ち上がる。この結果、信号波形は、同図（ｂ）に示すように、立ち上がり波形の途中にテラス状の段差が生じたものとなる。さらに、ＬＥＤヘッドにおいては、伝搬遅延時間ｔ１３経過後に、駆動ＩＣ  ＤＲＶ１の位置へと到達すると、さらにその波形が立ち上がり、同図（ａ）に示すように、立ち上がり波形の途中にテラス状の段差が生じた信号波形が得られることになる。また、ＬＥＤヘッドにおいては、信号波形の立ち下がり時においても、立ち上がり時と同様に、立ち下がり波形の途中にテラス状の段差が生じた信号波形が得られることになる。
【０３３２】
ＬＥＤヘッドにおいては、これら同図（ａ），（ｂ），（ｃ）から明らかなように、略理想的なディジタル波形が得られるのは、信号線の末端に位置する駆動ＩＣ  ＤＲＶ２６の位置へと到達した場合のみである。信号波形は、各駆動ＩＣの位置に応じてその形状が異なり、甚だしくは、駆動ＩＣ  ＤＲＶ１の位置へと戻った際のように、信号遷移の途中に広いテラス状の段差が生じた形状となる。
【０３３３】
図４０に、図３９に示した信号波形に対して、より現実的な条件を用いて表した信号波形を示しており、具体的には、信号源であるディジタル駆動素子の出力に所定のコンデンサを接続し、当該信号源からの信号波形を鈍らせた場合のものを示している。図４０（ａ）には、駆動ＩＣ  ＤＲＶ１における信号波形を示し、同図（ｂ）には、ＬＥＤヘッド基板の中点に位置する駆動ＩＣ  ＤＲＶ１３における信号波形を示し、同図（ｃ）には、ＬＥＤヘッド基板の末端に位置する駆動ＩＣ  ＤＲＶ２６における信号波形を示している。
【０３３４】
同図に示すように、この信号は、信号遷移の途中にテラス状の段差が生じた波形形状となるが、波形のリンギングが発生しており、信号遷移の途中でうねりを生じ、当該信号が入力される駆動ＩＣの入力閾値電圧レベルと合致したものとなっている。
【０３３５】
ＬＥＤヘッドにおいては、このような信号が駆動ＩＣに入力されると、その立ち上がりや立ち下がりにおいて、本来であれば１つのエッジしか存在しないはずの波形が２つのエッジがあるものとして認識されてしまい、当該駆動ＩＣの誤作動が発生することになる。
【０３３６】
このように、ＬＥＤヘッドにおいては、ラッチ信号ＨＤ−ＬＯＡＤや印刷駆動信号ＨＤ−ＳＴＢ−Ｎを伝送する際にも、駆動ＩＣの誤作動を誘発する問題が存在する。
【０３３７】
そこで、第１０の実施の形態として示す印刷装置においては、このような問題を解消するために、ＬＥＤヘッド１９として、図４１に示すような内部構成のものを用いる。すなわち、ＬＥＤヘッド１９は、先に図３５に示したＬＥＤヘッド１９に対して、カスケード接続された駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれにおける印刷駆動信号ＨＤ−ＳＴＢ−Ｎの入力に、信号レベルを変換するためのコンパレータ回路８００を追加するとともに、当該駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれにおけるラッチ信号ＨＤ−ＬＯＡＤの入力に、信号レベルを変換するためのコンパレータ回路８０１を追加したものである。また、ＬＥＤヘッド１９は、１段目の駆動ＩＣ  ＤＲＶ１における印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の入力に、上述した終端抵抗７０１を有するとともに、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ及びラッチ信号ＨＤ−ＬＯＡＤをそれぞれ伝送する信号線の末端に、終端抵抗８０２，８０３を有する。さらに、ＬＥＤヘッド１９は、上述した基準電圧発生回路１５８の他に、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を発生する基準電圧発生回路８０４を有する。
【０３３８】
コンパレータ回路７５０は、上述したように、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれに設けられる。１段目の駆動ＩＣ  ＤＲＶ１におけるコンパレータ回路７５０は、印刷制御部１から出力される小振幅のシングルエンド信号である印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位と、基準電圧発生回路８０４によって発生された基準電圧Ｖｒｅｆ１とを比較し、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０の電位を、当該駆動ＩＣ  ＤＲＶ１のデータ信号レベルに対応する電圧値に変換する。
【０３３９】
コンパレータ回路８００は、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれに設けられる。１段目の駆動ＩＣ  ＤＲＶ１におけるコンパレータ回路８００は、印刷制御部１から出力される印刷駆動信号ＨＤ−ＳＴＢ−Ｎの電位と、基準電圧発生回路８０４によって発生された基準電圧Ｖｒｅｆ１とを比較し、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの電位を、当該駆動ＩＣ  ＤＲＶ１の信号レベルに対応する電圧値に変換する。
【０３４０】
コンパレータ回路８０１は、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６のそれぞれに設けられる。１段目の駆動ＩＣ  ＤＲＶ１におけるコンパレータ回路８０１は、印刷制御部１から出力されるラッチ信号ＨＤ−ＬＯＡＤの電位と、基準電圧発生回路８０４によって発生された基準電圧Ｖｒｅｆ１とを比較し、ラッチ信号ＨＤ−ＬＯＡＤの電位を、当該駆動ＩＣ  ＤＲＶ１の信号レベルに対応する電圧値に変換する。
【０３４１】
終端抵抗７０１は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線のそれぞれに設けられる。この終端抵抗７０１の一端は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線に接続され、他端には、図示しない終端電圧発生回路によって発生された電位Ｖｔｔが印加される。この終端抵抗７０１の抵抗値は、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０を伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる。したがって、ＬＥＤヘッド１９においては、この終端抵抗７０１を設けることにより、印刷制御部１から出力される信号が当該ＬＥＤヘッド１９の入力部分において信号反射して論理判別が困難となるほど波形形状が変化したり、印刷制御部１との間で多重に信号反射を繰り返して収束するまでに長時間を要したりするのを防止することができる。
【０３４２】
終端抵抗８０２，８０３は、それぞれ、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ及びラッチ信号ＨＤ−ＬＯＡＤを伝送する信号線の末端に設けられる。これら終端抵抗８０２，８０３の一端は、それぞれ、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ及びラッチ信号ＨＤ−ＬＯＡＤを伝送する信号線に接続され、他端には、図示しない終端電圧発生回路によって発生された電位Ｖｔｔが印加される。これら終端抵抗８０２，８０３の抵抗値は、それぞれ、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ及びラッチ信号ＨＤ−ＬＯＡＤを伝送する信号線が有する特性インピーダンスと略等しい抵抗値とされる。したがって、ＬＥＤヘッド１９においては、これら終端抵抗８０２，８０３を設けることにより、印刷制御部１から出力される信号が当該ＬＥＤヘッド１９の入力部分において信号反射して論理判別が困難となるほど波形形状が変化したり、印刷制御部１との間で多重に信号反射を繰り返して収束するまでに長時間を要したりするのを防止することができる。
【０３４３】
より具体的には、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、図４２に示すように、データ入力端子ＤＡＴＡＩ０，・・・，ＤＡＴＡＩ３のそれぞれに対応させて４つのコンパレータ回路７５０Ａ，７５０Ｂ，７５０Ｃ，７５０Ｄを有する。これらコンパレータ回路７５０Ａ，７５０Ｂ，７５０Ｃ，７５０Ｄのそれぞれの一端は、データ入力端子ＤＡＴＡＩ０，・・・，ＤＡＴＡＩ３に接続され、他端は、一括して接続され、当該駆動ＩＣにおける入力端子ＶＲＥＦ２に接続される。また、駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、それぞれ、コンパレータ回路８００，８０１を有する。コンパレータ回路８００の一端は、印刷駆動信号ＨＤ−ＳＴＢ−Ｎを入力する駆動ＩＣにおける入力端子ＳＴＢに接続され、他端は、当該駆動ＩＣにおける入力端子ＶＲＥＦ１に接続される。また、コンパレータ回路８０１の一端は、ラッチ信号ＨＤ−ＬＯＡＤを入力する駆動ＩＣにおける入力端子ＬＯＡＤＩに接続され、他端は、当該駆動ＩＣにおける入力端子ＶＲＥＦ１に接続される。なお、１段目の駆動ＩＣ  ＤＲＶ１における入力端子ＶＲＥＦ１，ＶＲＥＦ２には、ともに基準電圧発生回路８０４によって発生された基準電圧Ｖｒｅｆ１が印加される。また、２段目以降の駆動ＩＣ  ＤＲＶ２，・・・における入力端子ＶＲＥＦ１には、それぞれ、基準電圧発生回路８０４によって発生された基準電圧Ｖｒｅｆ１が印加され、２段目以降の駆動ＩＣ  ＤＲＶ２，・・・における入力端子ＶＲＥＦ２には、それぞれ、基準電圧発生回路８０４によって発生された基準電圧Ｖｒｅｆ２が印加される。
【０３４４】
このようなＬＥＤヘッド１９において、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ、及びラッチ信号ＨＤ−ＬＯＡＤの振幅は、それぞれ、ＧＴＬインターフェースに準拠したものとされ、典型的な例として、図示しない終端電圧発生回路によって発生される電位Ｖｔｔは１．２Ｖに設定され、基準電圧発生回路７５１によって発生される基準電圧Ｖｒｅｆ１は０．８Ｖに設定される。したがって、印字データ信号ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ、及びラッチ信号ＨＤ−ＬＯＡＤの電位は、それぞれ、最も高い場合で高々１．２Ｖであり、最も低い場合でも０Ｖであり、その振幅も、１．２Ｖ以下となり、従来の信号に比べて著しく小振幅化されたものである。
【０３４５】
図４３に、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ又はラッチ信号ＨＤ−ＬＯＡＤの配線構成についての等価回路を示す。同図において、縦方向の破線Ａは、ＬＥＤヘッド１９と外部装置との境界を示すものであり、この破線Ａの右側に、ＬＥＤヘッド１９をモデル化したものを示し、当該破線Ａの左側に、所定の接続ケーブルや印刷制御部１等をモデル化したものを示している。
【０３４６】
同図（ａ）において、各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６に供給される印刷駆動信号ＨＤ−ＳＴＢ−Ｎ又はラッチ信号ＨＤ−ＳＴＢ−Ｎを伝送する信号線９００は、複数の信号線Ｔ１，Ｔ２，・・・，Ｔ２７と、これら信号線Ｔ１，Ｔ２，・・・，Ｔ２６から駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６へと分岐するスタブ配線ＴＳ１，ＴＳ２，・・・，ＴＳ２６とによって表される。ＬＥＤヘッド１９においては、各駆動ＩＣ毎に信号線９００が分岐されるが、先に図３８（ａ）に示した等価回路のように、末端となる駆動ＩＣ  ＤＲＶ２６の位置で分岐が途切れず、さらに、信号線９００におけるスタブ配線ＴＳ２６の分岐点から、抵抗値ＲＬで示される終端抵抗８０２，８０３に対応する抵抗まで、信号線Ｔ２７が延在することになる。
【０３４７】
このようなＬＥＤヘッドの等価回路は、図４３（ｂ）に示すようになる。この等価回路においては、駆動インピーダンスＲｓを有する信号源Ｖｓから発生された信号が、特性インピーダンスＺ０を有する伝送線路Ｔ０を介してＬＥＤヘッド１９に伝達される。換言すれば、ここでは、ＬＥＤヘッド１９の接続配線の特性インピーダンスがＺ０であるものとしている。また、同図において、Ｔ１は、プリント配線基板１００上に形成されたコネクタ１０３から駆動ＩＣ  ＤＲＶ１への分岐点まで至るプリント配線基板１００上の信号線を伝送線路としてモデル化したものであり、ＴＳ１は、駆動ＩＣ  ＤＲＶ１へと分岐する信号線を伝送線路としてモデル化したものである。さらに、同図において、Ｃ１は、駆動ＩＣ  ＤＲＶ１における端子の入力静電容量をモデル化したものである。同様に、同図において、Ｔ２は、駆動ＩＣ  ＤＲＶ１の分岐点から駆動ＩＣ  ＤＲＶ２への分岐点まで至るプリント配線基板１００上の信号線を伝送線路としてモデル化したものであり、ＴＳ２は、駆動ＩＣ  ＤＲＶ２へと分岐する信号線を伝送線路としてモデル化したものであり、Ｃ２は、駆動ＩＣ  ＤＲＶ２における端子の入力静電容量をモデル化したものである。なお、各駆動ＩＣ  ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、同一構成であることから、その入力静電容量Ｃ１，・・・，Ｃ２６は等しく同一値となる。
【０３４８】
ここで、これら伝送線路ＴＳ１，・・・，ＴＳ２６及びＴ１，・・・，Ｔ２６、並びに入力静電容量Ｃ１，・・・，Ｃ２６によって構成される系の特性インピーダンスは、上式（１）のように設定される。したがって、伝送線路Ｔ２，・・・，Ｔ２６の特性インピーダンスＺ０'は、プリント配線基板１００上の配線パターンの断面形状を与えることによって算出することができ、特性キャパシタンスＣ０も一意に定まることになる。また、終端抵抗８０２，８０３の抵抗値ＲＬは、特性インピーダンスＺ０と等しくなるように設定される。
【０３４９】
図４３に示すモデルに基づいて駆動ＩＣの信号波形を求めると、図４４に示すようになる。なお、同図においては、信号源Ｖｓがパルス信号を発生し、その駆動インピーダンスＲｓが伝送線路Ｔ０の特性インピーダンスＺ０と整合されており、信号反射によって信号送信端へと戻る信号の再反射は抑制され、多重反射は発生しないものとしている。同図（ａ）には、駆動ＩＣ  ＤＲＶ１における信号波形を示し、同図（ｂ）には、ＬＥＤヘッド基板の中点に位置する駆動ＩＣ  ＤＲＶ１３における信号波形を示し、同図（ｃ）には、ＬＥＤヘッド基板の末端に位置する駆動ＩＣ  ＤＲＶ２６における信号波形を示している。また、これら同図（ａ），（ｂ），（ｃ）には、各駆動ＩＣの入力閾値電圧となる基準電圧Ｖｒｅｆ１を、一点鎖線で示している。
【０３５０】
ここで、駆動ＩＣ  ＤＲＶ１から駆動ＩＣ  ＤＲＶ１３へと至る伝送線路で信号が伝搬することによって発生する伝搬遅延時間ｔ１３は、上述したように、各駆動ＩＣ間の線路遅延時間ｔ１を用いて、ｔ１３＝１３×ｔ１で表される。
【０３５１】
このようなＬＥＤヘッド１９においては、駆動ＩＣ  ＤＲＶ２６の位置において終端抵抗８０２，８０３によって終端されていることから、信号線の末端まで達した印刷駆動信号ＨＤ−ＳＴＢ−Ｎ又はラッチ信号ＨＤ−ＬＯＡＤは、反射されることはない。このように、ＬＥＤヘッド１９においては、外部から入力される各信号線がそれぞれ末端で終端されていることから、信号反射が生じない。そのため、ＬＥＤヘッド１９においては、先に図３９に示したように、信号遷移の途中にテラス状の段差が生じた形状の信号波形が生じることはない。
【０３５２】
したがって、ＬＥＤヘッド１９においては、信号源であるディジタル駆動素子の出力に所定のコンデンサを接続して当該信号源からの信号波形を鈍らせ、その信号が接続ケーブルやプリント配線基板１００の面内を往復する時間に対して、十分に大きな立ち上がり時間や立ち下がり時間を与える等の付加的回路手段を設ける必要がない。
【０３５３】
また、従来のＬＥＤヘッドにおいては、各駆動ＩＣの位置に応じて信号波形の形状が異なり、パルス幅にばらつきが生じる場合があったが、ＬＥＤ１９においては、１段目の駆動ＩＣ  ＤＲＶ１におけるパルス幅ｔｗ１と、２６段目の駆動ＩＣ  ＤＲＶ２６におけるパルス幅ｔｗ２６との間で差が生じることがなく、従来よりも小さなパルス幅の信号を用いたとしても誤作動を生じることはない。
【０３５４】
さらに、ＬＥＤヘッド１９においては、信号波形が単調に立ち上がり且つ単調に立ち下がることから、従来のように、信号遷移の途中でうねりを生じ、本来であれば１つのエッジしか存在しないはずの波形が２つのエッジがあるものとして認識されてしまい、駆動ＩＣの誤作動が発生する現象を防止することができる。
【０３５５】
以上説明したように、本発明の第１０の実施の形態として示す印刷装置のＬＥＤヘッド１９においては、印刷駆動信号ＨＤ−ＳＴＢ−Ｎ又はラッチ信号ＨＤ−ＬＯＡＤ等を伝送する信号線のように、各駆動ＩＣに共通に接続される信号線が有する特性インピーダンスと略等しい抵抗値とされる終端抵抗８０２，８０３を設けることにより、第９の実施の形態として示した効果に加え、本来であれば１つのエッジしか存在しないはずの波形が２つのエッジがあるものとして認識されることによる駆動ＩＣの誤作動が発生する現象を防止することができるという効果も実現することができる。
【０３５６】
また、従来のＬＥＤヘッドにおいては、信号反射による誤作動を防止するために、印刷駆動信号ＨＤ−ＳＴＢ−Ｎやラッチ信号ＨＤ−ＬＯＡＤ等の入力波形を十分に鈍らせる必要があり、これにより、信号遷移時間が増加したり、パルス幅を小さくすることができないといった問題を生じ、信号遷移の間はクロック信号を停止させておく必要があることから、データ伝送が実質的に遅くなるという問題が生じていた。
【０３５７】
これに対して、ＬＥＤヘッド１９においては、かかる問題を解消することができ、優れたデータ伝送の信頼性を提供することができ、高速動作を行うことも可能となる。
【０３５８】
なお、本発明は、上述した実施の形態に限定されるものではない。例えば、上述した実施の形態では、感光体ドラムに光を照射して露光する光源としてＬＥＤ素子を用いた電子写真記録方ｓの印刷装置におけるＬＥＤヘッドについて説明したが、本発明は、同様の光源として、有機ＥＬ（ElectroLuminescent）素子を用いた有機ＥＬヘッドにも適用することができる。
【０３５９】
また、上述した実施の形態では、被駆動素子として光源を用いて説明したが、本発明は、例えば、サーマルプリンタにおける発熱抵抗体の列や、表示装置における表示素子の列といったように、任意の被駆動素子の列を選択的に且つ周期的に駆動するものであれば、いかなるものであっても適用することができる。
【０３６０】
このように、本発明は、その趣旨を逸脱しない範囲で適宜変更が可能であることはいうまでもない。
【図面の簡単な説明】
【０３６１】
【図１】本発明の第１の実施の形態として示す印刷装置が備える制御回路の構成を説明するブロック図である。
【図２】本発明の第１の実施の形態として示す印刷装置において用いられる各種信号の授受タイミングを説明するタイミングチャートである。
【図３】本発明の第１の実施の形態として示す印刷装置におけるＬＥＤヘッドの回路配線構成を説明する平面図である。
【図４】本発明の第１の実施の形態として示すＬＥＤヘッドの要部回路構成を説明する図である。
【図５】本発明の第１の実施の形態として示すＬＥＤヘッドの内部構成を説明するブロック図である。
【図６】本発明の第１の実施の形態として示すＬＥＤヘッドにおける駆動ＩＣの回路構成を説明する図である。
【図７】本発明の第１の実施の形態として示すＬＥＤヘッドにおける駆動ＩＣとＬＥＤアレイチップとプリント配線基板との結線の様子を説明する図であって、（ａ）は、同ＬＥＤヘッドの平面図であり、（ｂ）は、同ＬＥＤヘッドの断面図である。
【図８】本発明の第１の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の回路構成を説明する図であって、（ａ）は、回路シンボルを示し、（ｂ）は、同フリップフロップ回路の内部構成を示す図である。
【図９】図８に示すフリップフロップ回路の具体的な構成を説明する図である。
【図１０】図８に示すフリップフロップ回路の具体的な構成を説明する図であって、図９に示す構成とは異なる構成を説明する図である。
【図１１】本発明の第１の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の動作タイミングを説明するタイミングチャートである。
【図１２】印字データ信号とクロック信号とのタイミングを説明するタイミングチャートであって、（ａ）は、従来のＬＥＤヘッドにおける印字データ信号とクロック信号とのタイミングを示し、（ｂ）は、本発明の第１の実施の形態として示すＬＥＤヘッドにおける印字データ信号とクロック信号とのタイミングを示す図である。
【図１３】電磁放射について説明するための図であって、（ａ）は、モデル回路を示し、（ｂ）は、（ａ）に示すモデル回路の信号源によって発生される信号を示し、（ｃ）は、線状アンテナの理論から得られる電磁波の電界強度を示し、（ｄ）は、（ｂ）に示す波形の周波数スペクトルの概略を示し、（ｅ）は、（ｂ）に示す波形によって外部に放射される電界強度を示す図である。
【図１４】本発明の第２の実施の形態として示す印刷装置におけるＬＥＤヘッドの内部構成を説明するブロック図である。
【図１５】本発明の第２の実施の形態として示すＬＥＤヘッドにおける駆動ＩＣの回路構成を説明する図である。
【図１６】本発明の第２の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の回路構成を説明する図であって、（ａ）は、回路シンボルを示し、（ｂ）は、同フリップフロップ回路の内部構成を示す図である。
【図１７】本発明の第２の実施の形態として示す駆動ＩＣにおける相変換回路の回路構成を説明する図である。
【図１８】本発明の第２の実施の形態として示す駆動ＩＣにおける相変換回路の動作タイミングを説明するタイミングチャートである。
【図１９】本発明の第２の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の動作タイミングを説明するタイミングチャートである。
【図２０】本発明の第３の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の回路構成を説明する図であって、（ａ）は、回路シンボルを示し、（ｂ）は、同フリップフロップ回路の内部構成を示す図である。
【図２１】本発明の第３の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の動作タイミングを説明するタイミングチャートである。
【図２２】本発明の第４の実施の形態として示す駆動ＩＣにおける相変換回路の回路構成を説明する図である。
【図２３】本発明の第４の実施の形態として示す駆動ＩＣにおける相変換回路の動作タイミングを説明するタイミングチャートである。
【図２４】本発明の第５の実施の形態として示す駆動ＩＣにおける相変換回路の回路構成を説明する図である。
【図２５】本発明の第５の実施の形態として示す駆動ＩＣにおける相変換回路の動作タイミングを説明するタイミングチャートである。
【図２６】本発明の第６の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の回路構成を説明する図であって、（ａ）は、回路シンボルを示し、（ｂ）は、同フリップフロップ回路の内部構成を示す図である。
【図２７】本発明の第６の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の動作タイミングを説明するタイミングチャートである。
【図２８】本発明の第７の実施の形態として示すＬＥＤヘッドにおける駆動ＩＣの回路構成を説明する図である。
【図２９】本発明の第７の実施の形態として示す駆動ＩＣにおける相変換回路の回路構成を説明する図である。
【図３０】本発明の第７の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の回路構成を説明する図であって、（ａ）は、回路シンボルを示し、（ｂ）は、同フリップフロップ回路の内部構成を示す図である。
【図３１】図３０に示すフリップフロップ回路からＰチャネルＭＯＳトランジスタを取り去った回路の回路構成を説明する図である。
【図３２】本発明の第７の実施の形態として示す駆動ＩＣにおけるフリップフロップ回路の回路構成を説明する図であって、回路各部の電位について説明するための図である。
【図３３】本発明の第８の実施の形態として示す印刷装置におけるＬＥＤヘッドの内部構成を説明するブロック図である。
【図３４】本発明の第８の実施の形態として示すＬＥＤヘッドの動作タイミングを説明するタイミングチャートであって、（ａ）は、従来の印字データ信号の信号波形を示し、（ｂ）は、同ＬＥＤヘッドにおける印字データ信号の信号波形を示し、（ｃ）は、同ＬＥＤヘッドにおけるコンパレータ回路から出力されるデータ信号の信号波形を示し、図（ｄ）は、同ＬＥＤヘッドにおける１段目の駆動ＩＣから出力されるデータ信号の信号波形を示す図である。
【図３５】本発明の第９の実施の形態として示す印刷装置におけるＬＥＤヘッドの内部構成を説明するブロック図である。
【図３６】本発明の第９の実施の形態として示すＬＥＤヘッドにおける駆動ＩＣの回路構成を説明する図である。
【図３７】本発明の第９の実施の形態として示すＬＥＤヘッドの動作タイミングを説明するタイミングチャートであって、（ａ）は、従来の印字データ信号の信号波形を示し、（ｂ）は、同ＬＥＤヘッドにおける印字データ信号の信号波形を示し、（ｃ）は、同ＬＥＤヘッドにおける１段目の駆動ＩＣから出力されるデータ信号の信号波形を示す図である。
【図３８】ラッチ信号や印刷駆動信号を伝送する際の問題について説明するための図であって、（ａ）は、ＬＥＤヘッドと外部装置とをモデル化した図を示し、（ｂ）は、（ａ）に示すモデルの等価回路を示す図である。
【図３９】図３８に示すモデルに基づいて求めた駆動ＩＣの信号波形を説明する図であって、（ａ）は、１段目の駆動ＩＣにおける信号波形を示し、（ｂ）は、１３段目の駆動ＩＣにおける信号波形を示し、（ｃ）は、２６段目の駆動ＩＣにおける信号波形を示す図である。
【図４０】図３９に示す信号波形を鈍らせた場合における駆動ＩＣの信号波形を説明する図であって、（ａ）は、１段目の駆動ＩＣにおける信号波形を示し、（ｂ）は、１３段目の駆動ＩＣにおける信号波形を示し、（ｃ）は、２６段目の駆動ＩＣにおける信号波形を示す図である。
【図４１】本発明の第１０の実施の形態として示す印刷装置におけるＬＥＤヘッドの内部構成を説明するブロック図である。
【図４２】本発明の第１０の実施の形態として示すＬＥＤヘッドにおける駆動ＩＣの回路構成を説明する図である。
【図４３】本発明の第１０の実施の形態として示すＬＥＤヘッドにおける印刷駆動信号又はラッチ信号の配線構成について説明するための図であって、（ａ）は、ＬＥＤヘッドと外部装置とをモデル化した図を示し、（ｂ）は、（ａ）に示すモデルの等価回路を示す図である。
【図４４】図４３に示すモデルに基づいて求めた駆動ＩＣの信号波形を説明する図であって、（ａ）は、１段目の駆動ＩＣにおける信号波形を示し、（ｂ）は、１３段目の駆動ＩＣにおける信号波形を示し、（ｃ）は、２６段目の駆動ＩＣにおける信号波形を示す図である。
【図４５】従来のＬＥＤヘッドにおける駆動ＩＣとＬＥＤアレイチップとプリント配線基板との結線の様子を説明する図であって、（ａ）は、同ＬＥＤヘッドの平面図であり、（ｂ）は、同ＬＥＤヘッドの断面図である。
【図４６】従来のＬＥＤヘッドにおける駆動ＩＣの回路構成を説明する図である。
【符号の説明】
【０３６２】
１  印刷制御部
２，４  ドライバ
３  現像・転写プロセス用モータ
５  用紙送りモータ
６  用紙吸入口センサ
７  用紙排出口センサ
８  用紙残量センサ
９  用紙サイズセンサ
１９  ＬＥＤヘッド
２２  定着器
２２ａ  ヒータ
２３  定着器温度センサ
２５  帯電用高圧電源
２６  転写用高圧電源
２７  現像器
２８  転写器
１００  プリント配線基板
１０１，１０１Ｐ，１０１Ｎ  差動クロック信号線
１０２，７０１，８０２，８０３  終端抵抗
１０３  コネクタ
１５１，６０１  クロック入力回路
１５２，３０１  シフトレジスタ回路
１５３，ＬＴＡ１，・・・，ＬＴＤ４８  ラッチ回路
１５４  インバータ回路
１５５  論理積回路
１５６，ＤＲＶ  ＬＥＤ駆動回路
１５７，６０３  制御電圧発生回路
１５８，７０２，７５１，８０４  基準電圧発生回路
２０１，２０２  ラッチ素子
２０３  セレクタ回路
３０２，６０２  相変換回路
３５１，３５２，３５３，３５４，３５９，３６１，３６３，４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８，４５１，５５１，５５２，５５３，５５４，５５５，５５７，５５９，６２１，６２２，６２３，６２４  ＮチャネルＭＯＳトランジスタ
３５５，３５６，３５７，３５８，３６０，３６２，３６４，４０９，４１０，４１１，４１２，４１３，４１４，４１５，４１６，４５２，５５６，５５８，５６０，６２５  ＰチャネルＭＯＳトランジスタ
３７０，５０１，５０２，５０３，５０４  インバータ
３７１，３７２  否定論理和回路
３７３，３７４  バッファ回路
５０５，５０６  否定論理積回路
６１１，６１２  論理和回路
７００，７５０，７５０Ａ，７５０Ｂ，７５０Ｃ，７５０Ｄ，８００，８０１  コンパレータ回路
Ａ，Ｂ，Ｄ，ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３  データ入力端子
Ｃ０  特性キャパシタンス
Ｃ１，・・・，Ｃ２６，ＣＤ  入力静電容量
ＣＫ，ＣＬＫＰ，ＣＬＫＮ  クロック入力端子
ＤＡＴＡＯ１，ＤＡＴＡＯ２，ＤＡＴＡＯ３，Ｑ，Ｙ  データ出力端子
ＤＦＡ１，・・・，ＤＦＤ４８，ＥＦＡ１，・・・，ＥＦＤ４８  フリップフロップ回路
ＤＯ  端子
ＤＯ１，ＤＯ２，・・・，ＤＯ１９２  駆動電流出力端子
Ｇ  ゲート入力端子
ＨＤ−ＣＬＫ  クロック信号
ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ  差動クロック信号
ＨＤ−ＤＡＴＡ，ＨＤ−ＤＡＴＡ３，・・・，ＨＤ−ＤＡＴＡ０  印字データ信号
ＨＤ−ＬＯＡＤ，ＬＯＡＤ−Ｐ  ラッチ信号
ＨＤ−ＳＴＢ−Ｎ  印刷駆動信号
ＬＯＡＤＩ  端子
Ｓ  セレクト端子
ＳＧ１  制御信号
ＳＧ２  ビデオ信号
ＳＧ３  タイミング信号
ＳＧ４  転写信号
ＳＧＣ  チャージ信号
ＳＴＢＹ  信号入力端子
ＳＴＢＹ−Ｐ  スタンバイモード指示信号
Ｔ１，・・・，Ｔ２７  伝送線路
ＴＳ１，・・・，ＴＳ２６  スタブ配線
Ｖｃｍｏｓ  電位
ＶＤＤ  電源
Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２  基準電圧
ＶＲＥＦ１，ＶＲＥＦ２  入力端子
Ｖｔｔ  電位
Ｚ０  差動特性インピーダンス
Ｚ０'  特性インピーダンス
φ１，φ２  ２相クロック信号
φ１Ｎ，φ２Ｎ  コンプリメント信号
【図１】
2006181742.tif 000004
【図２】
2006181742.tif 000005
【図３】
2006181742.tif 000006
【図４】
2006181742.tif 000007
【図５】
2006181742.tif 000008
【図６】
2006181742.tif 000009
【図７】
2006181742.tif 000010
【図８】
2006181742.tif 000011
【図９】
2006181742.tif 000012
【図１０】
2006181742.tif 000013
【図１１】
2006181742.tif 000014
【図１２】
2006181742.tif 000015
【図１３】
2006181742.tif 000016
【図１４】
2006181742.tif 000017
【図１５】
2006181742.tif 000018
【図１６】
2006181742.tif 000019
【図１７】
2006181742.tif 000020
【図１８】
2006181742.tif 000021
【図１９】
2006181742.tif 000022
【図２０】
2006181742.tif 000023
【図２１】
2006181742.tif 000024
【図２２】
2006181742.tif 000025
【図２３】
2006181742.tif 000026
【図２４】
2006181742.tif 000027
【図２５】
2006181742.tif 000028
【図２６】
2006181742.tif 000029
【図２７】
2006181742.tif 000030
【図２８】
2006181742.tif 000031
【図２９】
2006181742.tif 000032
【図３０】
2006181742.tif 000033
【図３１】
2006181742.tif 000034
【図３２】
2006181742.tif 000035
【図３３】
2006181742.tif 000036
【図３４】
2006181742.tif 000037
【図３５】
2006181742.tif 000038
【図３６】
2006181742.tif 000039
【図３７】
2006181742.tif 000040
【図３８】
2006181742.tif 000041
【図３９】
2006181742.tif 000042
【図４０】
2006181742.tif 000043
【図４１】
2006181742.tif 000044
【図４２】
2006181742.tif 000045
【図４３】
2006181742.tif 000046
【図４４】
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【図４５】
2006181742.tif 000048
【図４６】
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