(57)【要約】【課題】  ＥＳＤ保護回路を正確に、または迅速に、もしくは容易に検証することが可能な半導体装置の検証方法および回路検証装置を提供する。【解決手段】  ＭＯＳトランジスタ素子からなるＥＳＤ保護素子の等価回路として、ノードＤとノードＳの間に並列に接続されたＮＭＯＳトランジスタＭＮ１０およびそれに伴う寄生バイポーラトランジスタＱＮ１０と、寄生バイポーラトランジスタＱＮ１０のベースとノードＤおよびノードＳの間にそれぞれ設けられた電流源Ｉｆｇｅｎおよび電流源Ｉｒｇｅｎと、寄生バイポーラトランジスタＱＮ１０のベースと基板ノードに該当するノードＢとの間に設けられた基板抵抗Ｒｓｕｂとを用い、電流源Ｉｆｇｅｎ，Ｉｒｇｅｎのモデル式をその演算値が発散しないように変形し、また、このモデル式に電荷の生成および再結合を示す変数を組み込む。【選択図】  図１
2006237343.tif 000002
【特許請求の範囲】
【請求項１】
第１ノード、第２ノード、第３ノードおよび第４ノードを備えた絶縁ゲート型電界効果トランジスタ素子からなるＥＳＤ保護素子を、等価回路およびモデル式によって表し、前記等価回路およびモデル式の特性をコンピュータによって演算することで前記ＥＳＤ保護素子を含む半導体装置のＥＳＤ耐圧を検証する半導体装置の検証方法であって、
前記等価回路は、
ソースおよびドレインの一方が前記第１ノードに接続され、他方が前記第２ノードに接続され、ゲートが前記第３ノードに接続された絶縁ゲート型電界効果トランジスタと、
エミッタおよびコレクタの一方が前記第１ノードに接続され、他方が前記第２ノードに接続された寄生バイポーラトランジスタと、
前記第１ノードまたは前記第２ノードと前記寄生バイポーラトランジスタのベースとの間に設けられた電流源と、
基板ノードに該当する前記第４ノードと前記寄生バイポーラトランジスタのベースとの間に設けられた基板抵抗とを含み、
前記電流源の電流は、電流増倍係数を含む第１のモデル式で定義され、
前記電流増倍係数は、前記第１ノードまたは前記第２ノードの電圧と前記絶縁ゲート型電界効果トランジスタの飽和電圧との差分で与えられる変数を含んだ第２のモデル式で定義され、
前記第２のモデル式は、前記第２のモデル式の前記変数の値が０よりも大きく前記第２のモデル式の特異点の値よりも小さい値を採るように変形されていることを特徴とする半導体装置の検証方法。
【請求項２】
請求項１記載の半導体装置の検証方法において、
前記第２のモデル式の特異点の値は、それぞれ正の値となるデバイス固有の係数Ｋ１およびＫ２を用いて、Ｋ２／ｌｎ（Ｋ１）で与えられることを特徴とする半導体装置の検証方法。
【請求項３】
請求項１記載の半導体装置の検証方法において、
前記第２のモデル式は、
前記第２のモデル式の前記変数の値が０以下となる場合に、前記変数の値が正の微小値Δとなるように変更する処理と、
前記第２のモデル式の前記変数の値が前記第２のモデル式の特異点の値Ｘ以上となる場合に、前記変数の値がＸ−Δとなるように変更する処理とを含むことを特徴とする半導体装置の検証方法。
【請求項４】
第１ノード、第２ノード、第３ノードおよび第４ノードを備えた絶縁ゲート型電界効果トランジスタ素子からなるＥＳＤ保護素子を、等価回路およびモデル式によって表し、前記等価回路およびモデル式の特性をコンピュータによって演算することで前記ＥＳＤ保護素子を含む半導体装置のＥＳＤ耐圧を検証する半導体装置の検証方法であって、
前記等価回路は、
ソースおよびドレインの一方が前記第１ノードに接続され、他方が前記第２ノードに接続され、ゲートが前記第３ノードに接続された絶縁ゲート型電界効果トランジスタと、
エミッタおよびコレクタの一方が前記第１ノードに接続され、他方が前記第２ノードに接続された寄生バイポーラトランジスタと、
前記第１ノードと前記寄生バイポーラトランジスタのベースとの間に設けられ、電流倍増係数を含むモデル式によって電流値が定義される第１の電流源と、
前記第２ノードと前記寄生バイポーラトランジスタのベースとの間に設けられ、電流倍増係数を含むモデル式によって電流値が定義される第２の電流源と、
基板ノードに該当する前記第４ノードと前記寄生バイポーラトランジスタのベースとの間に設けられた基板抵抗とを含むことを特徴とする半導体装置の検証方法。
【請求項５】
第１ノード、第２ノード、第３ノードおよび第４ノードを備えた絶縁ゲート型電界効果トランジスタ素子からなるＥＳＤ保護素子を、等価回路およびモデル式によって表し、前記等価回路およびモデル式の特性をコンピュータによって演算することで前記ＥＳＤ保護素子を含む半導体装置のＥＳＤ耐圧を検証する半導体装置の検証方法であって、
前記等価回路は、
ソースおよびドレインの一方が前記第１ノードに接続され、他方が前記第２ノードに接続され、ゲートが前記第３ノードに接続された絶縁ゲート型電界効果トランジスタと、
エミッタおよびコレクタの一方が前記第１ノードに接続され、他方が前記第２ノードに接続された寄生バイポーラトランジスタと、
前記第１ノードまたは前記第２ノードと前記寄生バイポーラトランジスタのベースとの間に設けられ、モデル式によって電流値が定義される電流源と、
基板ノードに該当する前記第４ノードと前記寄生バイポーラトランジスタのベースとの間に設けられた基板抵抗とを含み、
前記電流源のモデル式は、電流増倍係数と第１の電流との積を含み、
前記第１の電流は、前記絶縁ゲート型電界効果トランジスタのソースとドレインの間の電流と、前記寄生バイポーラトランジスタのコレクタ電流またはエミッタ電流とを加算した電流に対して、更に電荷の生成および再結合に基づく電流を加算したものであることを特徴とする半導体装置の検証方法。
【請求項６】
請求項５記載の半導体装置の検証方法において、
前記電荷の生成および再結合に基づく電流は、微小時間Δｔと、前記微小時間Δｔの間に変化した前記絶縁ゲート型電界効果トランジスタのソースとドレインの間の電流量ΔＩと、デバイス固有の係数Ｃとを用いて、−Ｃ×ΔＩ／Δｔで与えられることを特徴とする半導体装置の検証方法。
【請求項７】
請求項１、４、５のいずれか１項に記載の半導体装置の検証方法において、
前記ＥＳＤ保護素子を含んだＧＣＮＭＯＳ回路を構成し、
前記ＥＳＤ保護素子に前記等価回路を用いて前記ＧＣＮＭＯＳ回路を含む半導体装置のＥＳＤ耐圧を検証することを特徴とする半導体装置の検証方法。
【請求項８】
複数の回路素子で表現されたＥＳＤ保護素子の等価回路に対し、前記複数の回路素子の接続関係を示す回路記述データと、前記複数の回路素子のそれぞれの電気的特性を示すモデル式のデータとを記憶する手段と、
前記回路記述データと前記モデル式のデータを用いて前記ＥＳＤ保護素子の等価回路の電気的特性を演算する手段とを有する回路検証装置であって、
前記ＥＳＤ保護素子の等価回路は、
第１ノード、第２ノード、第３ノードおよび第４ノードを備え、
ソースおよびドレインの一方が前記第１ノードに接続され、他方が前記第２ノードに接続され、ゲートが前記第３ノードに接続された絶縁ゲート型電界効果トランジスタと、
エミッタおよびコレクタの一方が前記第１ノードに接続され、他方が前記第２ノードに接続された寄生バイポーラトランジスタと、
前記第１ノードと前記寄生バイポーラトランジスタのベースとの間に設けられた第１の電流源と、
前記第２ノードと前記寄生バイポーラトランジスタのベースとの間に設けられた第２の電流源と、
基板ノードに該当する前記第４ノードと前記寄生バイポーラトランジスタのベースとの間に設けられた基板抵抗とを含み、
前記第１の電流源の電流は、第１の電流増倍係数を含む第１のモデル式で定義され、
前記第２の電流源の電流は、第２の電流増倍係数を含む第２のモデル式で定義され、
前記第１の電流増倍係数は、前記第１ノードの電圧と前記絶縁ゲート型電界効果トランジスタの飽和電圧との差分で与えられる変数を含んだ第３のモデル式で定義され、
前記第２の電流増倍係数は、前記第２ノードの電圧と前記絶縁ゲート型電界効果トランジスタの飽和電圧との差分で与えられる変数を含んだ第４のモデル式で定義され、
前記第３のモデル式は、前記第３のモデル式の前記変数の値が０よりも大きく前記第３のモデル式の特異点の値よりも小さい値を採るように変形され、
前記第４のモデル式は、前記第４のモデル式の前記変数の値が０よりも大きく前記第４のモデル式の特異点の値よりも小さい値を採るように変形されていることを特徴とする回路検証装置。
【請求項９】
請求項８記載の回路検証装置において、
前記第１のモデル式と前記第２のモデル式のそれぞれには、更に、電荷の生成および再結合に基づく電流を示す変数が含まれることを特徴とする回路検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検証方法および回路検証装置に関し、特に、ＥＳＤ保護回路（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ保護回路）を備えた半導体装置の検証方法およびそれに用いる回路検証装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者が検討したところによれば、ＥＳＤ保護回路の検証技術に関しては、以下のようなものが考えられる。
【０００３】
例えば、非特許文献１には、ＥＳＤ保護素子を回路検証向けにモデル化した等価回路が示されている。この等価回路では、ＭＯＳトランジスタ素子からなるＥＳＤ保護素子を、ＭＯＳトランジスタおよびそれに伴う寄生バイポーラトランジスタと、基板抵抗および電流源で表現している。すなわち、この電流源が流す電流は、インパクトイオン化電流を踏まえた数式となっており、この電流が基板抵抗に流れることで寄生バイポーラトランジスタのベースノードが上昇することを等価回路で表現している。
【０００４】
また、特許文献１には、非特許文献１に示される等価回路をより正確な等価回路に置き換えると共に、ＥＳＤ耐圧を迅速かつ正確に解析することを目的としたシミュレーション方法が示されている。その置き換えられた等価回路では、例えば、前述した電流源を２つの電流源（インパクトイオン化電流による電流源と、空乏層でのキャリアの熱生成に基づく電流源）で表している。これによって、ＥＳＤ耐圧が過大に評価されることを防止することが可能となる。
【０００５】
また、特許文献２には、特許文献１の等価回路を改良し、前述した電流源を３つの電流源（ドレイン近傍の空乏層でのインパクトイオン化に基づく電流源と、空乏層でのキャリアの熱生成に基づく電流源、チャネル近傍の空乏層でのインパクトイオン化に基づく電流源）で表し、更に、基板抵抗の変調を考慮した等価回路が示されている。なお、シミュレーションを実行する際、これらの電流源の値は、数値テーブルを用いて与えられる。
【０００６】
また、非特許文献２には、非特許文献１の等価回路を用いてシミュレーションを行う際に、そのシミュレーション結果の収束性を向上させるため、前述した電流源の数式を変形した数式が示されている。また、非特許文献３には、ＥＳＤ動作の過渡的な特性を表現するため、非特許文献１の等価回路に対して、そのＭＯＳトランジスタのドレイン−ゲート間にカップリング容量を追加した構成が示されている。
【特許文献１】特開２００１−３３９０５２号公報
【特許文献２】特開２００４−７９９５２号公報
【非特許文献１】Ａ．Ａｍｅｒａｓｅｋｅｒａ，他３名、「Ｍｏｄｅｌｉｎｇ  ＭＯＳ  Ｓｎａｐｂａｃｋ  ａｎｄ  Ｐａｒａｓｉｔｉｃ  Ｂｉｐｏｌａｒ  Ａｃｔｉｏｎ  ｆｏｒ  Ｃｉｒｃｕｉｔ−Ｌｅｖｅｌ  ＥＳＤ  ａｎｄ  Ｈｉｇｈ  Ｃｕｒｒｅｎｔ  Ｓｉｍｕｌａｔｉｏｎｓ）」、Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，１９９６  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ、１９９６年４月３０日、ｐ．３１８−３２６
【非特許文献２】Ｓ．Ｌ．Ｌｉｍ，他４名、「Ａ  Ｃｏｍｐｕｔａｔｉｏｎａｌｌｙ  Ｓｔａｂｌｅ  Ｑｕａｓｉ−Ｅｍｐｉｒｉｃａｌ  Ｃｏｍｐａｃｔ  Ｍｏｄｅｌ  ｆｏｒ  ｔｈｅ  Ｓｉｍｕｌａｔｉｏｎ  ｏｆ  ＭＯＳ  Ｂｒｅａｋｄｏｗｎ  ｉｎ  ＥＳＤ−Ｐｒｏｔｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ」、１９９７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｉｍｕｌａｔｉｏｎ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｐｒｏｃｅｓｓｅｓ  ａｎｄ  Ｄｅｖｉｃｅｓ（ＳＩＳＰＡＤ）、１９９７年９月、ｐ．１６１−１６４
【非特許文献３】Ｈ．Ｗｏｌｆ，他２名、「Ｂｉｐｏｌａｒ  Ｍｏｄｅｌ  Ｅｘｔｅｎｓｉｏｎ  ｆｏｒ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｃｏｎｓｉｄｅｒｉｎｇ  Ｇａｔｅ  Ｃｏｕｐｌｉｎｇ  Ｅｆｆｅｃｔｓ  ｉｎ  ｔｈｅ  ＨＢＭ  ＥＳＤ  Ｄｏｍａｉｎ」、ＥＯＳ／ＥＳＤ  Ｓｙｍｐｏｓｉｕｍ  １９９８、１９９８年１０月、ｐ．２７１−２８０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記のようなＥＳＤ保護回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
半導体デバイスの静電破壊モデルとして、一般的に、人体モデル（ＨＢＭ：Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）、マシンモデル（ＭＭ：Ｍａｃｈｉｎｅ  Ｍｏｄｅｌ）およびデバイス帯電モデル（ＣＤＭ：Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ）などが知られている。人体モデルは、人体に帯電した電荷がデバイスに放電した際に発生する破壊モデルであり、マシンモデルは、人体より大容量を有し、放電抵抗が小さい金属製機器とデバイスが接触した際に発生する破壊モデルである。デバイス帯電モデルは、デバイスのパッケージまたはリードフレームが摩擦などにより帯電し、この電荷がデバイスの端子を通して放電されることで発生する破壊モデルである。
【０００９】
このような静電破壊モデルによるデバイス破壊を防止するため、半導体デバイス内にはクランプ素子と呼ばれるＥＳＤ保護素子や、クランプ素子を含む複数の回路素子で構成されたＥＳＤ保護回路が設けられる。クランプ素子は、例えば、素子サイズが大きいＭＯＳトランジスタなどであり、例えば信号端子と電源端子の間や電源端子間などに設けられる。このようなクランプ素子は、そのソース−ドレイン間（例えば信号端子−電源端子間）にサージ（瞬間的な高電圧又は高電流など）が印加された際に、ソース−ドレイン間をＭＯＳトランジスタの特性およびＭＯＳトランジスタに伴う寄生バイポーラトランジスタの特性によって導通し、所定の電圧にクランプすることで内部回路に高電圧が印加されるのを防止する役目を担う。
【００１０】
このように、半導体デバイスの静電破壊に対する耐圧（ＥＳＤ耐圧）は、クランプ素子の特性によって決まるため、クランプ素子の特性を半導体デバイスの試作前に回路シミュレーションなどによって迅速かつ正確に検証する技術が求められる。そこで、前述した非特許文献１〜３や特許文献１，２のような技術が用いられる。
【００１１】
図１０に、非特許文献１に記載されたＥＳＤ保護素子の等価回路を示す。この等価回路では、ノードＳとノードＤの間に、ＮＭＯＳトランジスタＭＮ１００のソース−ドレインと、ｎｐｎ型の寄生バイポーラトランジスタＱＮ１００のエミッタ−コレクタとが並列に接続される。さらに、ノードＤとノードＢとの間にインパクトイオン化に基づく電流源（電流）Ｉｇｅｎと基板抵抗Ｒｓｕｂが直列に接続され、この電流源Ｉｇｅｎと基板抵抗Ｒｓｕｂの接続ノードＢ’が寄生バイポーラトランジスタＱＮ１００のベースノードとなっている。
【００１２】
ＮＭＯＳトランジスタＭＮ１００のドレイン−ソース間には、電流ＩＤＳが流れ、寄生バイポーラトランジスタＱＮ１００のエミッタ、ベース、コレクタには、それぞれ電流ＩＥ、ＩＢ、ＩＣが流れる。また、ノードＤ、ノードＳには、それぞれ電流ＩＤ、ＩＳが流れ、基板抵抗Ｒｓｕｂには電流Ｉｓｕｂが流れる。
【００１３】
ここで、電流Ｉｇｅｎの値は、インパクトイオン化に伴う電流増倍係数Ｍを用いて式（１）で与えられる。
【００１４】
Ｉｇｅｎ＝（Ｍ−１）×（ＩＤＳ＋ＩＣ）      （１）
電流増倍係数Ｍは、デバイス固有の係数（定数）Ｋ１，Ｋ２とノードＤの電圧ＶＤとＮＭＯＳトランジスタＭＮ１００のソース−ドレイン間の飽和電圧Ｖｄｓａｔを用いて、式（２）となる。
【００１５】
Ｍ＝１／（１−Ｋ１×ｅｘｐ（−Ｋ２／（ＶＤ−Ｖｄｓａｔ））      （２）
また、ソース−ドレイン間の飽和電圧Ｖｄｓａｔは、デバイス固有の係数（定数）ａ１，ａ２、ＮＭＯＳトランジスタＭＮ１００のゲート電圧ＶＧおよびしきい値電圧Ｖｔｈを用いて、式（３）となる。
【００１６】
Ｖｄｓａｔ＝（ＶＧ−Ｖｔｈ）／（ａ１＋ｂ１（ＶＧ−Ｖｔｈ））      （３）
この等価回路によるＥＳＤ動作の概要は、次のようになる。まず、電圧ＶＤの上昇に伴い電流Ｉｇｅｎが増大し、この電流が基板抵抗Ｒｓｕｂに流れることでノードＢ’の電位が上昇する。そうすると、寄生バイポーラトランジスタＱＮ１００がオン動作となり、ノードＤの電位が降下する。これによって、ノードＤとノードＳ間が低電圧にクランプされ、ＥＳＤ動作特有のスナップバック特性が生じることになる。また、ゲートのバイアス依存性は、式（３）の電圧Ｖｄｓａｔの変化と、式（１）の電流ＩＤＳの変化で表現される。
【００１７】
しかしながら、このような等価回路（モデル式含む）を用いて回路シミュレーションを行う場合、例えば下記（１）〜（３）のような問題点があることが判明した。
【００１８】
（１）前述した式（１）は、０＜ＶＤ−Ｖｄｓａｔ＜Ｋ２／ｌｎ（Ｋ１）の範囲に有効範囲が限定されるため、回路シミュレーション時に計算結果の未収束を起こす恐れがある。図１１は、図１０の等価回路において、サージ電圧の変化に対する電流増倍係数の計算結果の一例を示す説明図である。図１１においては、横軸が（ＶＤ−Ｖｄｓａｔ）の値、縦軸が（Ｍ−１）の値である。
【００１９】
この図に示すように、図１０の等価回路では、ＶＤ−Ｖｄｓａｔ＝Ｋ２／ｌｎ（Ｋ１）に漸近線（特異点）が存在し（図１１の［１］）、ＶＤ−Ｖｄｓａｔ＜０およびＫ２／ｌｎ（Ｋ１）＜ＶＤ−Ｖｄｓａｔの場合に（Ｍ−１）の値が負（電圧と電流の方向が矛盾）となり（図１１の［２］）、ＶＤ−Ｖｄｓａｔ＝０の場合に式（２）の割り算に不具合が発生する（図１１の［３］）。この為、例えばＳＰＩＣＥ系の回路シミュレーションなどでは頻繁に未収束が発生し、シミュレーション時間の増大を招くことになる。
【００２０】
この問題の解決策として、例えば非特許文献２のように、式（２）を収束しないような式に変形する方法が挙げられる。しかしながら、非特許文献２に示される数式は、物理現象を十分に反映した数式とは言えないため、電流源Ｉｇｅｎが表現しているインパクトイオン化電流が実測値と異なってしまい、デバイス固有の係数も増加してしまう恐れがある。また、例えば特許文献２のように、電流源Ｉｇｅｎの電流値を数値テーブルで与える方法なども考えられる。しかしながら、この場合は、デバイスの形状変化の効果が簡単に反映できないことなどが問題となる。
【００２１】
（２）マシンモデルやデバイス帯電モデルでの検証を十分に行うことができない。図１２は、回路シミュレーション上でデバイスに対してサージを発生する回路図とそのサージ波形の概略を示すものであり、（ａ）は人体モデルに基づく回路図およびサージ波形、（ｂ）はマシンモデルに基づく回路図およびサージ波形、（ｃ）はデバイス帯電モデルに基づく回路図およびサージ波形である。
【００２２】
図１２（ｂ），（ｃ）に示すように、マシンモデルやデバイス帯電モデルでは、正負両方向のサージ電流ＩＭＭ，ＩＣＤＭが印加されることになる。しかしながら、図１０の等価回路では、ＶＤ−Ｖｄｓａｔ≦０の範囲を使用できないため、ノードＤとノードＳの間に一方向の電圧および電流しか印加することができない。したがって、検証が不十分となる。
【００２３】
（３）図１０の等価回路では、ＥＳＤ動作の過渡特性が、直流特性とＭＯＳおよび寄生バイポーラトランジスタの交流特性のみで決まってしまうため、電流Ｉｇｅｎの過渡的な特性の表現が不十分である。この問題の解決策として、例えば非特許文献３のように、ＭＯＳトランジスタのドレイン−ゲート間にカップリング容量を追加する方法が挙げられる。しかしながら、ドレイン−ゲート間にカップリング容量を追加するということは、ＭＯＳトランジスタのデバイスモデル自体を変更することに等しいため、ＭＯＳトランジスタの動作に誤差が生じてしまう恐れがある。
【００２４】
また、通常、クランプ素子においては、ゲート幅を大きくするに従い、ＭＯＳおよび寄生バイポーラトランジスタの電流値が単調増加で大きくなり、これに伴いＥＳＤ耐圧が向上すると考えられる。しかしながら、本発明者等の検討によって、例えば人体モデルの検証時などで、ゲート幅の増加に伴い逆にＥＳＤ耐圧が不足する領域が存在することが見出された。したがって、このような現象を反映させ、物理現象に即したより正確な回路シミュレーションを行うことが望ましい。
【００２５】
そこで、本発明の目的は、このような問題を鑑み、ＥＳＤ保護回路を正確に検証することが可能な半導体装置の検証方法および回路検証装置を提供することにある。また、本発明の他の目的は、ＥＳＤ保護回路を容易に、または迅速に検証することが可能な半導体装置の検証方法および回路検証装置を提供することにある。
【００２６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２８】
本発明による半導体装置の検証方法は、絶縁ゲート型電界効果トランジスタ素子からなるＥＳＤ保護素子を、等価回路およびモデル式によって表し、前記等価回路およびモデル式の特性をコンピュータによって演算することで前記ＥＳＤ保護素子を含む半導体装置のＥＳＤ耐圧を検証するものである。
【００２９】
ここで、この等価回路は、ソース−ドレイン間とエミッタ−コレクタ間とが並列に接続された絶縁ゲート型電界効果トランジスタおよびそれに伴う寄生バイポーラトランジスタと、絶縁ゲート型電界効果トランジスタのソースまたはドレイン（寄生バイポーラトランジスタのエミッタまたはコレクタ）と寄生バイポーラトランジスタのベースとの間に設けられた電流源と、寄生バイポーラトランジスタのベースと基板ノードとの間に設けられた基板抵抗とを含むものとなっている。
【００３０】
そして、この電流源の電流は、モデル式によって定義され、このモデル式には、インパクトイオン化電流を表現する電流増倍係数が含まれる。また、この電流増倍係数もモデル式によって定義され、ドレイン電圧をＶＤ、絶縁ゲート型電界効果トランジスタのソース−ドレイン間飽和電圧をＶｄｓａｔとして、例えば、「ＶＤ−Ｖｄｓａｔ」の変数を含むものとなっている。
【００３１】
このような等価回路およびモデル式において、課題で述べたように、モデル式の変数「ＶＤ−Ｖｄｓａｔ」の値が、０以下や特異点の値Ｘ（例えばＫ２／ｌｎ（Ｋ１））以上の範囲になることで回路シミュレーションの未収束が起こり得た。そこで、本発明においては、モデル式の変数「ＶＤ−Ｖｄｓａｔ」を変形することで、変数「ＶＤ−Ｖｄｓａｔ」の範囲を制限する。具体的には、例えば、Δを正の微小値として、Δ≦ＶＤ−Ｖｄｓａｔ≦Ｘ−Δの範囲などに制限する。
【００３２】
これによって、回路シミュレーションの未収束の問題が解決し、迅速または容易に回路シミュレーションを行うことが可能になる。また、モデル式が表現している物理現象の本質的な部分には変更を加えないため、正確に回路シミュレーションを行うことが可能である。
【００３３】
また、本発明による半導体装置の検証方法は、前述した等価回路に対して、前記ソースと前記ベースの間と、前記ドレインと前記ベースの間の両方に電流源を備えた等価回路を用いて検証を行うものとなっている。これによって、ソース−ドレイン間（エミッタ−コレクタ間）で正および負電流の両方を流せるようになるため、マシンモデルやデバイス帯電モデルでの検証を正確または容易に行うことが可能となる。なお、この場合、前述した変数「ＶＤ−Ｖｄｓａｔ」の範囲の制限と同様な制限を、前記両方の電流源のそれぞれのモデル式に適用することで、正および負電流の切り換えをスムーズに行うことができる。
【００３４】
さらに、本発明による半導体装置の検証方法は、前述した電流源のモデル式に、電荷の生成および再結合に基づく電流を示す変数Ｉ’を組み入れて検証を行うものとなっている。すなわち、前述した電流源のモデル式は、電流増倍係数をＭとし、通常、ソース−ドレイン間の電流ＩＤＳとコレクタ電流ＩＣの加算電流Ｉに（Ｍ−１）を掛け算したもので定義されるが、この加算電流ＩをＩ＝ＩＤＳ＋Ｉ’＋ＩＣとする。変数Ｉ’は、より具体的には、例えばＩ’＝−Ｃ×ΔＩＤＳ／Δｔで表現することができる。なお、Ｃはデバイス固有の係数であり、Δｔは微小時間、ΔＩＤＳはΔｔの間の電流ＩＤＳの変化量である。
【００３５】
このように、変数Ｉ’を組み入れることで、電流源のモデル式に時間成分が加わり、絶縁ゲート型電界効果トランジスタと寄生バイポーラトランジスタの動作速度の差などを表現することが可能となる。これによって、正確に回路シミュレーションを行うことが可能となる。
【発明の効果】
【００３６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＥＳＤ保護素子の等価回路およびモデル式を改良することで、ＥＳＤ保護回路の正確な回路シミュレーションが可能となる。また、ＥＳＤ保護回路を容易に、または迅速に検証することが可能となる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３８】
また、本実施の形態の説明においては、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳトランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）を用いて説明する。
【００３９】
図１は、本発明の一実施の形態による半導体装置の検証方法において、ＥＳＤ保護素子を検証する際に用いる等価回路の一例を示す回路図である。図１に示す等価回路では、ノードＳとノードＤの間に、ＮＭＯＳトランジスタＭＮ１０のソース−ドレインと、ｎｐｎ型の寄生バイポーラトランジスタＱＮ１０のエミッタ−コレクタとが並列に接続される。そして、寄生バイポーラトランジスタＱＮ１０のベースノードＢ’とノードＤの間には、ノードＤからノードＢ’に向けて流れる電流源（電流）Ｉｆｇｅｎが設けられ、ノードＢ’とノードＳの間には、ノードＳからノードＢ’に向けて流れる電流源（電流）Ｉｒｇｅｎが設けられる。さらに、基板に該当するノードＢとノードＢ’の間には、基板抵抗Ｒｓｕｂが設けられる。
【００４０】
ＮＭＯＳトランジスタＭＮ１０のドレイン−ソース間には、ノードＤからノードＳに向けて電流ＩＤＳが流れ、また、ノードＳからノードＤに向けて電流ＩＳＤ（＝−ＩＤＳ）が流れる。寄生バイポーラトランジスタＱＮ１０のエミッタ、ベース、コレクタには、それぞれ電流ＩＥ、ＩＢ、ＩＣが流れる。ここで、電流ＩＥの方向は、ｎｐｎ型バイポーラトランジスタの通常の電流方向（図１０に示す電流方向）とは逆方向に定義されている。また、ノードＤ、ノードＳには、それぞれ電流ＩＤ、ＩＳが流れ、基板抵抗Ｒｓｕｂには電流Ｉｓｕｂが流れる。
【００４１】
ここで、電流Ｉｆｇｅｎの値は、ノードＳに対してノードＤに正電圧（正電流）が印加された場合のインパクトイオン化に伴う電流増倍係数Ｍｆを用いて、式（４）で与えられる。
【００４２】
Ｉｆｇｅｎ＝（Ｍｆ−１）×（ＩＤＳ−Ｃ×ΔＩＤＳ／Δｔ＋ＩＣ）      （４）
なお、Ｃは、デバイス固有の係数（定数）である。ΔＩＤＳ／Δｔは、回路シミュレーションが微小時間Δｔ毎に電流ＩＤＳの計算を行うものとして、そのΔｔの間の電流ＩＤＳの変化値ΔＩＤＳをΔｔで割った値である。
【００４３】
電流増倍係数Ｍｆは、デバイス固有の係数Ｋ１，Ｋ２を用いて式（５）となる。
【００４４】
Ｍｆ＝１／（１−Ｋ１×ｅｘｐ（−Ｋ２／Ｖｄｓｅｆｆ）      （５）
Ｖｄｓｅｆｆは、Δを正の微小値、ＶＤをノードＤの電圧、ＶｄｓａｔをノードＳに対してノードＤに正電圧（正電流）が印加された場合のＮＭＯＳトランジスタＭＮ１０のソース−ドレイン間飽和電圧として、下記［１］〜［３］の条件に応じてそれぞれ異なる値となる。
【００４５】
［１］０＜ＶＤ−Ｖｄｓａｔ＜Ｋ２／ｌｎ（Ｋ１）の場合
Ｖｄｓｅｆｆ＝ＶＤ−Ｖｄｓａｔ      （６）
［２］ＶＤ−Ｖｄｓａｔ≦Δの場合
Ｖｄｓｅｆｆ＝Δ      （７）
［３］Ｋ２／ｌｎ（Ｋ１）−Δ≦ＶＤ−Ｖｄｓａｔの場合
Ｖｄｓｅｆｆ＝Ｋ２／ｌｎ（Ｋ１）−Δ      （８）
一方、電流Ｉｒｇｅｎの値は、ノードＤに対してノードＳに正電圧（正電流）が印加された場合のインパクトイオン化に伴う電流増倍係数Ｍｒを用いて式（９）で与えられる。
【００４６】
Ｉｒｇｅｎ＝（Ｍｒ−１）×（ＩＳＤ−Ｃ×ΔＩＳＤ／Δｔ＋ＩＥ）      （９）
電流増倍係数Ｍｒは、デバイス固有の係数Ｋ１，Ｋ２を用いて式（１０）となる。
【００４７】
Ｍｒ＝１／（１−Ｋ１×ｅｘｐ（−Ｋ２／Ｖｓｓｅｆｆ）      （１０）
Ｖｓｓｅｆｆは、Δを正の微小値、ＶＳをノードＳの電圧、ＶｓｓａｔをノードＤに対してノードＳに正電圧（正電流）が印加された場合のＮＭＯＳトランジスタＭＮ１０のソース−ドレイン間飽和電圧として、下記［１’］〜［３’］の条件に応じてそれぞれ異なる値となる。
【００４８】
［１’］０＜ＶＳ−Ｖｓｓａｔ＜Ｋ２／ｌｎ（Ｋ１）の場合
Ｖｓｓｅｆｆ＝ＶＳ−Ｖｓｓａｔ      （１１）
［２’］ＶＳ−Ｖｓｓａｔ≦Δの場合
Ｖｓｓｅｆｆ＝Δ      （１２）
［３’］Ｋ２／ｌｎ（Ｋ１）−Δ≦ＶＳ−Ｖｓｓａｔの場合
Ｖｓｓｅｆｆ＝Ｋ２／ｌｎ（Ｋ１）−Δ      （１３）
なお、ソース−ドレイン間飽和電圧Ｖｄｓａｔ，Ｖｓｓａｔの値は、前述した式（３）と同様な式によって与えられる。また、ここでは、Ｖｄｓｅｆｆ，Ｖｓｓｅｆｆの値を条件分岐によって定義したが、条件分岐の処理機能を備えないような回路シミュレータを用いる場合、一般的に知られている、条件を加味した演算式によって代用することも可能である。
【００４９】
以上のように、本発明の特徴としては、まず、ＥＳＤ保護素子の等価回路およびそれを記述するモデル式を、ノードＤとノードＳ間の順方向電圧（電流）および逆方向電圧（電流）のいずれにも対応可能なように、対象な等価回路およびモデル式としたことが挙げられる。すなわち、図１０を例えば図１のように変更する。これによって、マシンモデルおよびデバイス帯電モデルでの検証を容易かつ十分に行うことが可能になる。また、ソース側とドレイン側を対象に表現しているため、ソースとドレインの区別がなく、回路図を作成する際に、ソースとドレインの位置関係に注意する必要もなくなる。
【００５０】
次に、正の微小値Δを用いることなどによって、ＶＤ−Ｖｄｓａｔ（およびＶＳ−Ｖｓｓａｔ）の値を、０を含まない正の値とし、なおかつ特異点（Ｋ２／ｌｎ（Ｋ１））に達しない範囲に制限したことが挙げられる。すなわち、式（２）を例えば式（５）および式（１０）のように変形する。そして、式（７），（８）および式（１２），（１３）に示すように、ＶＤ−Ｖｄｓａｔ（およびＶＳ−Ｖｓｓａｔ）の値が０以下またはＫ２／ｌｎ（Ｋ１）以上の範囲に入る場合は、その値を変更し、その範囲に入らない直前の値で止めるようにする。これによって、電流増倍係数Ｍｆ（およびＭｒ）の値が発散しなくなり、回路シミュレーションの収束性が改善し、迅速に検証を行うことが可能となる。
【００５１】
更に、ＥＳＤ動作における電荷の生成および再結合の経時変化をモデル式に組み込んだことが挙げられる。すなわち、式（１）を改良して、例えば式（４）および式（９）に示すように、電荷の生成および再結合の経時変化を表す「Ｃ×ΔＩＤＳ／Δｔ」および「Ｃ×ΔＩＳＤ／Δｔ」の変数を組み込む。これによって、電流Ｉｇｅｎの計算に時間成分が追加され、詳細は後述するが、例えば人体モデルによる検証時にＥＳＤ動作の過渡特性を正確に表現することが可能となる。そして、ＥＳＤ耐圧を正確に予測できるようになる。
【００５２】
このような等価回路とモデル式を用いて回路シミュレーションを行った場合、例えば、図２および図３に示すような計算結果となる。図２は、サージ電圧の変化に対する電流増倍係数内の変数の変化を、図１の等価回路を用いた場合と従来技術である図１０の等価回路を用いた場合とで比較した説明図である。図３は、図１の等価回路において、サージ電圧の変化に対する電流増倍係数の計算結果の一例を示す説明図である。
【００５３】
図２は、例えば、Ｖｄｓａｔ＝０Ｖとし、サージ電圧となる電圧ＶＤを可変にした場合に、式（５）の変数「Ｖｄｓｅｆｆ」と式（１）の変数「ＶＤ−Ｖｄｓａｔ」がどのように変化するかを示している。まず、従来技術である式（１）の変数「ＶＤ−Ｖｄｓａｔ」は、常に電圧ＶＤの値に比例した値となる。したがって、変数「ＶＤ−Ｖｄｓａｔ」は、ＶＤ−Ｖｄｓａｔ≦０や、ＶＤ−Ｖｄｓａｔ≧Ｋ２／ｌｎ（Ｋ１）の値を採ってしまい、前述したように計算時の不具合が発生する。
【００５４】
一方、本発明である式（５）の変数「Ｖｄｓｅｆｆ」は、最小値が正の微小値であるΔ、最大値が（Ｋ２／ｌｎ（Ｋ１）−Δ）であり、この範囲内で電圧ＶＤの値に比例した値となる。したがって、計算時の不具合を防止することが可能となる。
【００５５】
図３は、サージ電圧となる電圧ＶＤを可変にした場合に、式（５）の電流倍増係数Ｍｆがどのように変化するかを示している。図３は、横軸が（ＶＤ−Ｖｄｓａｔ）の値、縦軸が（Ｍｆ−１）の値である。この図に示すように、本発明を用いることで、図１１で述べたような特異点、負の値、および０での割り算が存在することによる不具合が解消されている。したがって、回路シミュレーションの計算結果が収束し、容易または迅速に回路シミュレーションを行うことが可能となる。
【００５６】
図４は、本発明の一実施の形態による半導体装置の検証方法において、その検証対象であるＥＳＤ保護回路を含んだ半導体装置の構成の一例を示すブロック図である。図４に示す半導体装置は、例えば、電源端子Ｖｃｃおよびそれに接続された電源ラインＶｃｃ＿Ｌと、グラウンド端子Ｖｓｓおよびそれに接続されたグラウンドラインＶｓｓ＿Ｌと、信号端子Ｉ／Ｏおよびそれに接続された信号ラインＩ／Ｏ＿Ｌと、ＥＳＤ保護回路４０ａ，４０ｂと、被保護回路４１と、ダイオードＤ１，Ｄ２などを含んでいる。
【００５７】
ＥＳＤ保護回路４０ａ，４０ｂは、前述したようなＥＳＤ保護素子（クランプ素子）を含む回路である。ＥＳＤ保護回路４０ａは、信号ラインＩ／Ｏ＿ＬとグラウンドラインＶｓｓ＿Ｌの間に設けられ、ＥＳＤ保護回路４０ｂは、電源ラインＶｃｃ＿ＬとグラウンドラインＶｓｓ＿Ｌの間に設けられる。ダイオードＤ１は、電源ラインＶｃｃ＿Ｌと信号ラインＩ／Ｏ＿Ｌの間に設けられ、ダイオードＤ２は、信号ラインＩ／Ｏ＿ＬとグラウンドラインＶｓｓ＿Ｌの間に設けられる。被保護回路４１は、半導体装置の各種機能を実現する回路であり、電源ラインＶｃｃ＿ＬとグラウンドラインＶｓｓ＿Ｌの間に設けられ、信号ラインＩ／Ｏ＿Ｌを介して入出力される信号の処理を行う。
【００５８】
このような半導体装置において、信号端子Ｉ／Ｏや電源端子Ｖｃｃ、またはグラウンド端子Ｖｓｓにサージが印加された場合、ＥＳＤ保護回路４０ａは、電流Ｉ２を流すことで信号ラインＩ／Ｏ＿ＬとグラウンドラインＶｓｓ＿Ｌの間をクランプし、ＥＳＤ保護回路４０ｂは、電流Ｉ３を流すことで電源ラインＶｃｃ＿ＬとグラウンドラインＶｓｓ＿Ｌの間をクランプする。これによって、電源ラインＶｃｃ＿Ｌと信号ラインＩ／Ｏ＿Ｌの間の電位Ｖ１と、信号ラインＩ／Ｏ＿ＬとグラウンドラインＶｓｓ＿Ｌの間の電位Ｖ２と、電源ラインＶｃｃ＿ＬとグラウンドラインＶｓｓ＿Ｌの間の電位Ｖ３が、高電圧になるのを防止でき、被保護回路４１を保護することが可能となる。
【００５９】
そして、このようなＥＳＤ保護回路４０ａ，４０ｂの特性を検証する際に、ＥＳＤ保護回路４０ａ，４０ｂが含むＥＳＤ保護素子に対して図１で述べたような等価回路（モデル式を含む）が用いられ、図１２（ａ）〜（ｃ）で述べたような各種サージを発生する回路を信号端子等に接続した状態で回路シミュレーションが行われる。なお、この際に使用するＥＳＤ保護回路４０ａ，４０ｂの具体例としては、例えば図５（ａ），（ｂ）に示すようなものなどが挙げられる。
【００６０】
図５は、図４におけるＥＳＤ保護回路の構成例を示す回路図であり、（ａ）はＧＧＮＭＯＳの回路図、（ｂ）はＧＣＮＭＯＳの回路図を示すものである。図５（ａ）に示すＥＳＤ保護回路は、ＧＧＮＭＯＳ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＮＭＯＳ）回路と呼ばれ、ノードＳとなるソースとゲートが接続されたＮＭＯＳトランジスタＭＮ５０で構成される。このＮＭＯＳトランジスタＭＮ５０は、クランプ素子であり、これに対して図１で述べたような等価回路が用いられ、そのソースとゲートが接続された状態で回路シミュレーションが行われる。なお、このＧＧＮＭＯＳ回路を図４のＥＳＤ保護回路４０ａ，４０ｂとした場合、ノードＳがグラウンドラインＶｓｓ＿Ｌに接続されることになる。
【００６１】
図５（ｂ）に示すＥＳＤ保護回路は、ＧＣＮＭＯＳ（ｇａｔｅ  ｃｏｕｐｌｅｄ  ＮＭＯＳ）回路と呼ばれ、例えば、抵抗Ｒ１およびコンデンサＣ１と、ＣＭＯＳインバータ回路５０と、ＮＭＯＳトランジスタＭＮ５１などで構成される。抵抗Ｒ１とコンデンサＣ１は、ノードＤとノードＳの間に直列に接続され、抵抗Ｒ１とコンデンサＣ１の間の接続ノードがＣＭＯＳインバータ回路５０の入力に接続される。ＣＭＯＳインバータ回路５０は、ノードＤとノードＳの間に直列接続されたＰＭＯＳトランジスタＭＰ５２およびＮＭＯＳトランジスタＭＮ５２を含む。そして、ＣＭＯＳインバータ回路５０の出力は、ＮＭＯＳトランジスタＭＮ５１のゲートに入力される。ＮＭＯＳトランジスタＭＮ５１のソースとドレインは、それぞれノードＳとノードＤに接続される。
【００６２】
ここで、少なくともＮＭＯＳトランジスタＭＮ５１はクランプ素子であり、このＮＭＯＳトランジスタＭＮ５１に対して図１で述べたような等価回路が用いられ、回路シミュレーションが行われる。なお、このＧＣＮＭＯＳ回路を図４のＥＳＤ保護回路４０ａ，４０ｂとした場合、ノードＳがグラウンドラインＶｓｓ＿Ｌに接続されることになる。
【００６３】
このＧＣＮＭＯＳ回路の動作概要は、次のようになる。まず、ノードＤに比較的小さい正極性のサージ電圧が印加された場合、ＣＭＯＳインバータ回路５０の入力電圧が、抵抗Ｒ１とコンデンサＣ１の時定数によって徐々に上昇する。この上昇している間で、ＣＭＯＳインバータ回路５０の入力電圧が‘Ｌ’と見なされる期間は、ＣＭＯＳインバータ回路５０の出力電圧（ＮＭＯＳトランジスタＭＮ５１の入力電圧）が‘Ｈ’となるため、これによりノードＤからノードＳに向けてサージ電流を流すことができる。
【００６４】
一方、ノードＤに比較的大きい正極性のサージ電圧が印加された場合には、前述した動作に加えて、ＮＭＯＳトランジスタＭＮ５１の寄生バイポーラトランジスタ（図示せず）のオンも伴い、ノードＤからノードＳに向けてサージ電流を流すことができる。このように、ＧＣＮＭＯＳ回路を用いることで、ノードＤに比較的小さい正極性のサージ電圧が印加された場合でもクランプ動作を行うことが可能になるため、前述したＧＧＮＭＯＳ回路と比べてピーク電圧の値が抑えられ、デバイス破壊の保護を容易かつ十分に行うことが可能になる。
【００６５】
また、従来技術においては、課題で述べたような動作範囲の制限に伴い計算処理が複雑になる等の理由から、クランプ素子となるＮＭＯＳトランジスタのゲート電圧の影響を考慮したＥＳＤ動作の回路シミュレーションは比較的困難であった。しかしながら、図１のような等価回路およびモデル式を用い、ゲート電圧の影響を電圧Ｖｄｓａｔ，Ｖｓｓａｔや電流ＩＤＳ，ＩＳＤの変化に反映させることで、ゲート電圧の影響を考慮したより正確な回路シミュレーションが実現可能となる。そして、これによって、例えばＧＣＮＭＯＳ回路等のようにゲート電圧が可変となるＥＳＤ保護回路を容易に検証することも可能となる。
【００６６】
つぎに、図５（ｂ）のＧＣＮＭＯＳ回路を、従来技術である図１０の等価回路を用いて検証を行った場合と、本発明の技術である図１の等価回路を用いて検証を行った場合とでその検証結果を比較する。図６は、図１０の等価回路を用いたＧＣＮＭＯＳ回路に対し、人体モデルの回路シミュレーションを行った結果を示す説明図であり、（ａ）は電流−電圧特性の一例、（ｂ）電圧−時間特性の一例を示すものである。図７は、図１の等価回路を用いたＧＣＮＭＯＳ回路に対し、人体モデルの回路シミュレーションを行った結果を示す説明図であり、（ａ）は電流−電圧特性の一例、（ｂ）は電圧−時間特性の一例を示すものである。なお、図６（ａ），（ｂ）および図７（ａ），（ｂ）では、図５（ｂ）のＧＣＮＭＯＳ回路のＮＭＯＳトランジスタＭＮ５１に、ゲート幅Ｗが大きいものを用いた場合と小さいものを用いた場合の回路シミュレーション結果が示されている。
【００６７】
まず、従来技術である図６（ａ）において、ゲート幅Ｗが大きい場合の電流Ｉｉｎ−電圧Ｖｏｕｔ特性（ＥＳＤ１＿ｌｒｇＷ）は，そのＭＯＳトランジスタの電流−電圧特性（ＭＯＳ１＿ｌｒｇＷ）と、そのＭＯＳトランジスタに伴う寄生バイポーラトランジスタの電流−電圧特性（Ｂｉｐ１＿ｌｒｇＷ）を単純に組み合わせたような動作特性となっている。同様に、ゲート幅Ｗが小さい場合の電流Ｉｉｎ−電圧Ｖｏｕｔ特性（ＥＳＤ１＿ｓｍｌＷ）も，そのＭＯＳトランジスタの電流−電圧特性（ＭＯＳ１＿ｓｍｌＷ）と、そのＭＯＳトランジスタに伴う寄生バイポーラトランジスタの電流−電圧特性（Ｂｉｐ１＿ｓｍｌＷ）を単純に組み合わせたような動作特性となっている。
【００６８】
また、図６（ｂ）に示すように、ゲート幅Ｗが大きい場合の時系列的な電圧Ｖｏｕｔ特性（ＥＳＤ２＿ｌｒｇＷ）では、ＭＯＳトランジスタがサージ電流を逃がしている間は電圧Ｖｏｕｔがある程度上昇するが、その後、寄生バイポーラトランジスタのオンによって急激にサージ電流を逃がす動作が行われると、電圧Ｖｏｕｔの上昇が収まり、時間と共に電圧Ｖｏｕｔが低下していく特性が表現されている。ゲート幅Ｗが小さい場合の時系列的な電圧Ｖｏｕｔ特性（ＥＳＤ２＿ｓｍｌＷ）でも、同様な動作となるが、ゲート幅が小さいために、流せる電流が少なく、ゲート幅Ｗが大きい場合と比べてピーク電圧Ｖｏｕｔが大きくなってしまう。このように、図１０の等価回路を用いた場合は、ゲート幅Ｗの増加に伴いピーク電圧が低下するという単純な関係となる。
【００６９】
しかしながら、実際には、ＭＯＳトランジスタと寄生バイポーラトランジスタの動作速度の差などに起因して、ゲート幅Ｗとピーク電圧の関係は、単純な関係とならない場合がある。すなわち、ＭＯＳトランジスタによって中途半端に電流を流し過ぎたために、寄生バイポーラトランジスタがオンとならないような事態が予想させる。
【００７０】
そこで、このような現象を、前述した式（４）および式（９）で組み込まれた電荷の生成および再結合の経時変化を示す変数「Ｃ×ΔＩＤＳ／Δｔ」および「Ｃ×ΔＩＳＤ／Δｔ」で表す。これによって、ＭＯＳトランジスタによる動作電流とインパクトイオン化による動作電流との関係に時間的な要素が盛り込まれ、寄生バイポーラトランジスタによる動作電流との時間差を表現することが可能となる。
【００７１】
このように、時間的な要素を含めたモデル式を用いた場合、図７（ａ）に示すように、ゲート幅Ｗが大きい場合の電流Ｉｉｎ−電圧Ｖｏｕｔ特性（ＥＳＤ３＿ｌｒｇＷ）において、寄生バイポーラトランジスタの電流−電圧特性（Ｂｉｐ３＿ｌｒｇＷ）が介さずに、ＭＯＳトランジスタの電流−電圧特性（ＭＯＳ３＿ｌｒｇＷ）のみでＥＳＤ動作を終えてしまうような現象が再現される。一方、ゲート幅Ｗが小さい場合の電流Ｉｉｎ−電圧Ｖｏｕｔ特性（ＥＳＤ３＿ｓｍｌＷ）では、寄生バイポーラトランジスタが正常に動作し、図６（ａ）と同様に、ＭＯＳトランジスタの電流−電圧特性（ＭＯＳ３＿ｓｍｌＷ）と、寄生バイポーラトランジスタの電流−電圧特性（Ｂｉｐ３＿ｓｍｌＷ）を組み合わせたような動作特性となる。但し、この場合、ＭＯＳトランジスタと寄生バイポーラトランジスタの時間差が表現されているため、図６（ａ）と比較して判るように、ヒステリシス特性が再現されている。
【００７２】
また、図７（ａ）の特性を時系列的な電圧Ｖｏｕｔ特性で見た場合でも、図７（ｂ）に示すように、ゲート幅Ｗが大きい場合の時系列的な電圧Ｖｏｕｔ特性（ＥＳＤ４＿ｌｒｇＷ）の方が、ゲート幅Ｗが小さい場合の時系列的な電圧Ｖｏｕｔ特性（ＥＳＤ４＿ｓｍｌＷ）よりも大きな電圧Ｖｏｕｔを発生していることが判る。このように、式（４）および式（９）を用いることで、ゲート幅Ｗが小さい場合に比べて大きい場合の方が、大きな電圧（ＥＳＤピーク電圧）Ｖｏｕｔを発生してしまい、ＥＳＤ耐圧が低下してしまう現象を再現することができる。また、人体モデルによるＥＳＤ動作時のヒステリシス特性を正確に再現することができる。
【００７３】
図８は、図１および図１０の等価回路を用いたＧＣＮＭＯＳ回路に対し、そのゲート幅を可変として人体モデルの回路シミュレーションを行った場合の結果の一例を示す説明図である。なお、図８においては、図６（ａ），（ｂ）および図７（ａ），（ｂ）と同様に、図５（ｂ）のＧＣＮＭＯＳ回路のＮＭＯＳトランジスタＭＮ５１のゲート幅Ｗを可変とした場合の回路シミュレーション結果が示されている。
【００７４】
図８に示すように、従来技術である図１０の等価回路を用いた場合のＥＳＤピーク電圧−ゲート幅特性（ＥＳＤ５＿ｃｏｎｖ）では、ゲート幅Ｗの増加に伴い単純にＥＳＤピーク電圧が減少している。一方、本発明である図１の等価回路およびモデル式を用いた場合のＥＳＤピーク電圧−ゲート幅特性（ＥＳＤ５＿ｉｎｖｔ）では、ゲート幅Ｗの増加に伴いＥＳＤピーク電圧が増加してしまう領域が再現されている。このように、本発明を用いることで、正確な回路シミュレーションが可能となり、最適なゲート幅を回路シミュレーションによって容易に導き出すことが可能となる。
【００７５】
ところで、これまでに述べたような回路シミュレーションは、例えば図９に示すような回路検証装置を用いて行われる。図９は、本発明の一実施の形態による半導体装置の検証方法において、それに使用する回路検証装置の一例を示すものであり、（ａ）は、コンピュータ等を含む全体の構成概略図、（ｂ）は、そのコンピュータ等を用いた機能ブロック図である。
【００７６】
図９（ａ）に示す回路検証装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）９０ａ、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）９０ｂおよびＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）９０ｃ等を含むコンピュータ９０と、コンピュータ９０に命令等を入力するキーボード９２と、コンピュータ９０による処理結果を出力するディスプレイ９３などを含み、これらが互いに通信ケーブル９１で接続されている。
【００７７】
そして、このような回路検証装置を用いて図９（ｂ）に示すような機能を実現する。図９（ｂ）では、例えば、回路記述データの格納部９４ａと、デバイスモデルの格納部９４ｂと、モデル式データの格納部９４ｃと、演算部９５と、出力部９６などが示されている。この内、各格納部９４ａ〜９４ｃは、ＨＤＤ９０ｃ等によって実現され、演算部９５は、プログラムに基づくＣＰＵ９０ａやＲＡＭ９０ｂなどの処理によって実現され、出力部９６は、ディスプレイ９３やＨＤＤ９０ｃなどによって実現される。
【００７８】
回路記述データの格納部９４ａには、検証対象となる回路における各回路素子（トランジスタ、抵抗、キャパシタ、電源など）の接続状況などを示した所謂ネットリストのデータが格納される。デバイスモデルの格納部９４ｂには、各回路素子の詳細データが格納される。すなわち、例えばＭＯＳトランジスタにおいては、ゲート幅、ゲート長、しきい値電圧値、接合容量などが含まれる。モデル式データの格納部９４ｃには、各回路素子の特性を示すモデル式などが格納される。すなわち、ＭＯＳトランジスタやバイポーラトランジスタ等の電流−電圧の式や、図１で述べた各モデル式などが含まれる。
【００７９】
演算部９５では、前述した各格納部９４ａ〜９４ｃのデータを用いて、キーボード９２などで設定した条件に基づき、検証対象となる回路の電流−電圧特性や電圧−時間特性などの演算を行う。そして、出力部９６は、この演算結果をディスプレイ９３上に表示する処理や、ＨＤＤ９０ｃ内に格納する処理などを行う。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８１】
本発明の半導体装置の検証方法は、ＭＯＳトランジスタからなるＥＳＤ用のクランプ素子を含む半導体装置に対し、そのＥＳＤ耐圧を回路シミュレーションによって検証する技術として広く適用可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施の形態による半導体装置の検証方法において、ＥＳＤ保護素子を検証する際に用いる等価回路の一例を示す回路図である。
【図２】サージ電圧の変化に対する電流増倍係数内の変数の変化を、図１の等価回路を用いた場合と従来技術である図１０の等価回路を用いた場合とで比較した説明図である。
【図３】図１の等価回路において、サージ電圧の変化に対する電流増倍係数の計算結果の一例を示す説明図である。
【図４】本発明の一実施の形態による半導体装置の検証方法において、その検証対象であるＥＳＤ保護回路を含んだ半導体装置の構成の一例を示すブロック図である。
【図５】図４におけるＥＳＤ保護回路の構成例を示す回路図であり、（ａ）はＧＧＮＭＯＳの回路図、（ｂ）はＧＣＮＭＯＳの回路図を示すものである。
【図６】図１０の等価回路を用いたＧＣＮＭＯＳ回路に対し、人体モデルの回路シミュレーションを行った結果を示す説明図であり、（ａ）は電流−電圧特性の一例、（ｂ）電圧−時間特性の一例を示すものである。
【図７】図１の等価回路を用いたＧＣＮＭＯＳ回路に対し、人体モデルの回路シミュレーションを行った結果を示す説明図であり、（ａ）は電流−電圧特性の一例、（ｂ）は電圧−時間特性の一例を示すものである。
【図８】図１および図１０の等価回路を用いたＧＣＮＭＯＳ回路に対し、そのゲート幅を可変として人体モデルの回路シミュレーションを行った場合の結果の一例を示す説明図である。
【図９】本発明の一実施の形態による半導体装置の検証方法において、それに使用する回路検証装置の一例を示すものであり、（ａ）は、コンピュータ等を含む全体の構成概略図、（ｂ）は、そのコンピュータ等を用いた機能ブロック図である。
【図１０】本発明の前提として検討した従来技術の半導体装置の検証方法において、そのＥＳＤ保護素子の等価回路を示す回路図である。
【図１１】図１０の等価回路において、サージ電圧の変化に対する電流増倍係数の計算結果の一例を示す説明図である。
【図１２】回路シミュレーション上でデバイスに対してサージを発生する回路図とそのサージ波形の概略を示すものであり、（ａ）は人体モデルに基づく回路図およびサージ波形、（ｂ）はマシンモデルに基づく回路図およびサージ波形、（ｃ）はデバイス帯電モデルに基づく回路図およびサージ波形である。
【符号の説明】
【００８３】
４０ａ，４０ｂ  ＥＳＤ保護回路
４１  被保護回路
５０  ＣＭＯＳ回路
９０  コンピュータ
９０ａ  ＣＰＵ
９０ｂ  ＲＡＭ
９０ｃ  ＨＤＤ
９１  通信ケーブル
９２  キーボード
９３  ディスプレイ
９４ａ，９４ｂ，９４ｃ  格納部
９５  演算部
９６  出力部
Ｇ，Ｄ，Ｓ，Ｂ，Ｂ’  ノード
ＭＮ１０，ＭＮ５０，ＭＮ５１，ＭＮ５２，ＭＮ１００  ＮＭＯＳトランジスタ
ＭＰ５２  ＰＭＯＳトランジスタ
ＱＮ１０，ＱＮ１００  寄生バイポーラトランジスタ
Ｉｆｇｅｎ，Ｉｒｇｅｎ，Ｉｇｅｎ  電流源
Ｒｓｕｂ  基板抵抗
Ｖｃｃ  電源端子
Ｖｃｃ＿Ｌ  電源ライン
Ｖｓｓ  グラウンド端子
Ｖｓｓ＿Ｌ  グラウンドライン
Ｉ／Ｏ  信号端子
Ｉ／Ｏ＿Ｌ  信号ライン
Ｄ１，Ｄ２  ダイオード
Ｒ１  抵抗
Ｃ１  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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