(57)【要約】【課題】開発期間を短縮でき、製造コストを低減でき、しかも、回路特性を安定化させることができ、さらに、製造工程を簡略化でき、集積回路の損傷を防ぐことができる３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置を提供する。【解決手段】第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板１０上に、絶縁膜１５を介して非晶質シリコン層を形成する。非晶質シリコン層の複数の部分を選択的に再結晶化して、複数の再結晶化領域３４を含む多結晶シリコン層３１を形成する。複数の再結晶化領域３４と所定の位置関係を持つように、多結晶シリコン層３１に第２の半導体集積回路を形成して、多結晶シリコン層３１と第２の半導体集積回路とを有する第２の半導体集積回路基板３０を作製する。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板上に、配線部を含む層間膜を介して非晶質半導体層を形成する工程と、
上記非晶質半導体層の複数の部分を上記配線部と所定の位置関係を持つように選択的に再結晶化して、複数の再結晶化領域を含む第２の半導体基板を形成する工程と、
上記複数の再結晶化領域と所定の位置関係を持つように、上記第２の半導体基板に第２の半導体集積回路を形成して、上記第２の半導体基板と上記第２の半導体集積回路とを有する第２の半導体集積回路基板を作製する工程と、
上記第１の半導体集積回路と上記第２の半導体集積回路とを上記配線部を介して電気的に接続する工程と
を備えたことを特徴とする３次元半導体集積回路装置の製造方法。
【請求項２】
請求項１に記載の３次元半導体集積回路装置の製造方法において、
上記第２の半導体集積回路を形成する前に、上記再結晶化領域の品質の検査を行って、所定の品質以上の上記再結晶化領域のみに、上記第２の半導体集積回路を形成することを特徴とする３次元半導体集積回路装置の製造方法。
【請求項３】
第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板と、
上記第１の半導体集積回路基板上に形成され、配線部を含む層間膜と、
上記配線部と所定の位置関係を持つ複数の再結晶化領域を含む第２の半導体基板と、この第２の半導体基板に形成され、上記複数の再結晶化領域と所定の位置関係を持つ第２の半導体集積回路とを有する第２の半導体集積回路基板と、
上記第１の半導体集積回路および上記第２の半導体集積回路を上記配線部に電気的に接続する配線と
を備えたことを特徴とする３次元半導体集積回路装置。
【請求項４】
請求項３に記載の３次元半導体集積回路装置において、
上記第２の半導体集積回路は、所定の品質以上の上記再結晶化領域のみに形成されていることを特徴とする３次元半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体加工技術の発展によりデザインルールは１００ｎｍ以下に微細化し、半導体集積回路の高機能化・高集積化・高密度化が進められている。
【０００３】
上記半導体集積回路には高集積化と同時に動作速度向上や低消費電力化といった機能も求められている。このため、上記半導体集積回路では、銅等の低抵抗率配線材料や低誘電率層間膜といった多層配線技術に関する新規材料の開発・採用が進められている。また、上記半導体集積回路の多機能化に伴い、多くの機能セルを集積することが必要になっている。
【０００４】
上記半導体集積回路を高集積化、動作速度向上、低消費電力化および多機能化する手段として、ワンチップ上に多数の機能セルを混載するシステムオンチップ技術が開発されている。
【０００５】
また、別の手段として、単結晶シリコン基板に半導体集積回路を形成し、この半導体集積回路上に絶縁膜を形成し、この絶縁膜上に形成した非晶質シリコンを加熱・再結晶化して多結晶シリコン層を形成し、この多結晶シリコン層に半導体集積回路を形成する手法も提案されている。
【０００６】
さらには、特開平１１−２６１０００号公報（特許文献１）に示されるように、予め半導体集積回路を形成した複数の単結晶シリコン半導体基板同士を貼り合わせて立体的に集積する３次元半導体集積回路の開発が進められており、その一種として、平坦化および薄膜化した単結晶シリコン半導体集積回路基板を貼り合わせて集積する方法が提案されている。
【０００７】
上記シリコン半導体集積回路基板を貼り合わせて集積する方法では、まず、図５Ａに示す第１の半導体集積回路基板７１を用意する。
【０００８】
上記第１の半導体集積回路基板７１は、単結晶半導体基板７７に半導体集積回路を形成することにより得られる。また、上記単結晶半導体基板７７上には、上記半導体集積回路の一部となる埋込配線７２および電極７３が形成されていると共に、埋込配線７２を保護する保護膜７４が形成されている。そして、上記単結晶半導体基板７７には、電極７３を他のデバイスに縦方向（基板の厚み方向）に接続する際に必要な埋込電極７５が形成されている。
【０００９】
次に、上記保護膜７４に、石英等からなる補強用支持基板７６を貼り付けて、埋込電極７５が露出するまで単結晶半導体基板７７の裏面（電極７３が形成されている面に対して反対側の面）を切削・研磨する。
【００１０】
次に、上記単結晶半導体基板７７の裏面に、ＣＶＤ法等によりＳｉＯ２等の絶縁膜を形成し、単結晶半導体基板７７の裏面と埋込電極７５とを上記絶縁膜で覆う。
【００１１】
次に、上記絶縁膜の一部をフォトリソグラフィー技術でエッチング除去し、埋込電極７５を露出させて、図５Ｂに示すように、上記埋込電極７５に電気的に接続する接続バンプ７８をバンプ形成技術により形成する。
【００１２】
次に、図５Ｃに示す第２の半導体集積回路基板８１を用意する。
【００１３】
上記第２の半導体集積回路基板８１は、第１の半導体集積回路基板７１と同様に、単結晶半導体基板８７に半導体集積回路を形成することにより得られる。つまり、上記単結晶半導体基板８７上には、上記半導体集積回路の一部となる埋込配線８２および電極８３が形成されていると共に、埋込配線８２を保護する保護膜８４が形成されている。また、上記単結晶半導体基板８７上には、接続バンプ７８に電気的に接続させる接続電極８８が形成されている。
【００１４】
最後に、図５Ｄに示すように、３次元の集積を行う。つまり、上記接続バンプ７８が接続電極８８に接触するように、第１の半導体集積回路基板７１と第２の半導体集積回路基板８１とを貼り合わせた後、補強用支持基板７６を剥離する。
【００１５】
しかしながら、上記システムオンチップ技術では、製造プロセスが異なる複数の機能セルをワンチップに混載するため、製造プロセスが複雑になる。したがって、上記システムオンチップ技術による集積回路は開発期間が長期化することや、集積回路の製造コスト上昇、機能セルの組み換えが容易に実現にできないといった問題がある。
【００１６】
上記の別の手段では、通常、非晶質シリコンをレーザーアニールなどの処理で再結晶化させるが、このレーザーアニールによる再結晶化手法のみでは、多結晶シリコンの結晶性（結晶粒径、結晶粒界位置、結晶方位等）がばらついてしまう。したがって、上記多結晶シリコンに形成される回路も、再結晶化された結晶粒に対して不特定な位置に再現性無く配置されるため、回路特性が不均一になり安定しないという問題がある。
【００１７】
また、上記の別の手段では、非晶質シリコンを非選択的に全面に再結晶化することから、再結晶化工程に時間がかかるという問題がある。
【００１８】
上記単結晶シリコン半導体集積回路基板を貼り合わせて集積する方法で３次元半導体集積回路を形成する場合、複数の単結晶シリコン半導体集積回路基板を用いるため、複数の単結晶シリコン半導体集積回路基板の夫々に補強用支持基板を貼り付け、各単結晶シリコン半導体集積回路基板に対して切削・研磨を行った後、各単結晶シリコン半導体集積回路基板を支持基板から剥離する工程が必要である。つまり、上記補強用支持基板の貼り付け、単結晶シリコン半導体集積回路基板の切削・研磨、および、補助用支持基板の剥離を、単結晶シリコン半導体集積回路基板の数だけ行う必要がある。このため、上記３次元半導体集積回路は、製造工程が煩雑であるという問題や、集積回路基板から補強用支持基板を剥離する際に集積回路基板の集積回路が破損することがあるという問題がある。
【特許文献１】特開平１１−２６１０００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこで、本発明の目的は、開発期間を短縮でき、製造コストを低減でき、しかも、回路特性を安定化させることができ、さらに、製造工程を簡略化でき、集積回路の損傷を防ぐことができる３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、第１の発明の３次元半導体集積回路装置の製造方法は、
第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板上に、配線部を含む層間膜を介して非晶質半導体層を形成する工程と、
上記非晶質半導体層の複数の部分を上記配線部と所定の位置関係を持つように選択的に再結晶化して、複数の再結晶化領域を含む第２の半導体基板を形成する工程と、
上記複数の再結晶化領域と所定の位置関係を持つように、上記第２の半導体基板に第２の半導体集積回路を形成して、上記第２の半導体基板と上記第２の半導体集積回路とを有する第２の半導体集積回路基板を作製する工程と、
上記第１の半導体集積回路と上記第２の半導体集積回路とを上記配線部を介して電気的に接続する工程と
を備えたことを特徴としている。
【００２１】
上記構成の３次元半導体集積回路装置の製造方法によれば、上記非晶質半導体層の複数の部分への選択的な再結晶化によって形成された第２の半導体基板に第２の半導体集積回路を形成することから、第２の半導体集積回路を第１の半導体集積回路と同様の製造プロセスで形成することができる。したがって、上記３次元半導体集積回路装置の製造工程を簡略化し、３次元半導体集積回路装置の開発期間を短縮でき、３次元半導体集積回路装置の製造コストを下げることができる。
【００２２】
また、上記複数の再結晶化領域と所定の位置関係を持つように、第２の半導体基板に第２の半導体集積回路を形成することから、第２の半導体集積回路の所望の部分の回路特性が不均一になるのを防ぐことができる。つまり、上記第２の半導体集積回路の回路特性を安定化させることができる。
【００２３】
また、上記非晶質半導体層の複数の部分を選択的に再結晶化することから、３次元半導体集積回路装置の製造時間を短くすることができる。
【００２４】
また、上記非晶質半導体層の複数の部分への選択的な再結晶化によって第２の半導体基板を形成することにより、第２の半導体基板の切削・研磨が不必要になる。したがって、上記３次元半導体集積回路装置の製造工程を簡略化することができる。
【００２５】
また、上記非晶質半導体層の複数の部分への選択的な再結晶化によって第２の半導体基板を形成することから、図５Ａに示したような補強用支持基板を第２の半導体集積回路基板に貼り付けなくてもよい。したがって、上記第２の半導体集積回路基板から上記補強用支持基板を剥離することなく、第１，第２の半導体集積回路の損傷を防ぐことができる。
【００２６】
一実施形態の３次元半導体集積回路装置の製造方法では、上記第２の半導体集積回路を形成する前に、上記再結晶化領域の品質の検査を行って、所定の品質以上の上記再結晶化領域のみに、上記第２の半導体集積回路を形成する。
【００２７】
上記実施形態の３次元半導体集積回路装置の製造方法によれば、上記第２の半導体集積回路を形成する前に、再結晶化領域の品質の検査を行って、所定の品質以上の再結晶化領域のみに、第２の半導体集積回路を形成することから、性能を満たさない再結晶化領域を避けて第２の半導体集積回路を形成することができる。
【００２８】
第２の発明の３次元半導体集積回路装置は、
第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板と、
上記第１の半導体集積回路基板上に形成され、配線部を含む層間膜と、
上記配線部と所定の位置関係を持つ複数の再結晶化領域を含む第２の半導体基板と、この第２の半導体基板に形成され、上記複数の再結晶化領域と所定の位置関係を持つ第２の半導体集積回路とを有する第２の半導体集積回路基板と、
上記第１の半導体集積回路および上記第２の半導体集積回路を上記配線部に電気的に接続する配線と
を備えたことを特徴としている。
【００２９】
一実施形態の３次元半導体集積回路装置では、上記第２の半導体集積回路は、所定の品質以上の上記再結晶化領域のみに形成されている。
【発明の効果】
【００３０】
本発明の３次元半導体集積回路装置の製造方法によれば、非晶質半導体層の複数の部分への選択的な再結晶化によって形成された第２の半導体基板に第２の半導体集積回路を形成することによって、第２の半導体集積回路を第１の半導体集積回路と同様の製造プロセスで形成することができることから、３次元半導体集積回路装置の製造工程を簡略化し、３次元半導体集積回路装置の開発期間を短縮でき、３次元半導体集積回路装置の製造コストを下げることができる。
【００３１】
また、上記複数の再結晶化領域と所定の位置関係を持つように、第２の半導体基板に第２の半導体集積回路を形成することから、第２の半導体集積回路の回路特性を安定化させることができる。
【００３２】
また、上記非晶質半導体層の複数の部分を選択的に再結晶化することから、３次元半導体集積回路装置の製造時間を短くすることができる。
【００３３】
また、上記非晶質半導体層の複数の部分への選択的な再結晶化で第２の半導体基板を形成することにより、第２の半導体基板の切削・研磨が不必要になるため、３次元半導体集積回路装置の製造工程を簡略化することができる。
【００３４】
また、上記非晶質半導体層の複数の部分への選択的な再結晶化で第２の半導体基板を形成することにより、図５Ａに示したような補強用支持基板を第２の半導体集積回路基板に貼り付ける必要がなくなるため、第２の半導体集積回路基板から上記補強用支持基板を剥離することなく、第１，第２の半導体集積回路の損傷を防ぐことができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の一実施形態の３次元半導体集積回路装置の製造方法を詳細に説明する。
【００３６】
上記３次元半導体集積回路装置の製造方法では、まず、図１に示すように、第１の半導体基板の一例としてのシリコン層１に第１の半導体集積回路１１を形成して、第１の半導体集積回路基板１０を作製し、さらに、第１の半導体集積回路基板１０上に、ＣＶＤ法などの薄膜形成技術でＳｉＯ２やＳｉＮＯｘなどの絶縁膜１５を形成する（図３ＡのステップＳ１，Ｓ２）。上記絶縁膜１５は層間膜の一例である。
【００３７】
上記第１の半導体集積回路基板１０は、シリコン層１と、このシリコン層１に形成・配置された複数の電界効果トランジスタ２と、この電界効果トランジスタ２上に形成された絶縁膜３と、この絶縁膜３上に形成され、絶縁材料からなる平坦化膜１３と、この平坦化膜１３上に形成された配線層４とを有している。このような第１の半導体集積回路基板１０は一般的な高温プロセスを用いて形成される。
【００３８】
上記電界効果トランジスタ２は、２つのソース・ドレイン領域５，６と、このソース・ドレイン領域５，６間の領域上に形成されたゲート電極７とを含んでいる。上記ソース・ドレイン領域５，６およびゲート電極７の夫々には、配線の一例としてのアルミまたは銅からなる埋込配線８が電気的に接続されている。また、上記電界効果トランジスタ２間には素子分離領域９が形成されている。また、隣り合う２つの電界効果トランジスタ２はチャネルの導電型が逆になっている。つまり、隣り合う２つの電界効果トランジスタ２において、一方の電界効果トランジスタ２のチャネルの導電型はＰ型であり、他方の電界効果トランジスタ２のチャネルの導電型はＮ型である。
【００３９】
次に、上記絶縁膜１５をＣＰＭ（Chemical Mechanical Polishing：化学的機械研磨）の切削・研磨技術により平坦化した後、絶縁膜１５上にＣＶＤ法や熱アニール法によって、非晶質半導体層の一例として約数百Åの膜厚の非晶質シリコン層２０を形成する（図３ＡのステップＳ３）。
【００４０】
なお、上記絶縁膜１５の形成時に、他層から絶縁膜１５へのイオン拡散の汚染を防止する保護層を配線層４と絶縁膜１５との間に設けてもよい。また、上記非晶質シリコン層２０の形成時に、他層から非晶質シリコン層２０へのイオン拡散の汚染を防止する保護層を絶縁膜１５と非晶質シリコン層２０との間に形成してもよい。
【００４１】
次に、上記第１の半導体集積回路基板１０上に位置すべき第２の半導体集積回路の形成の事前準備として、つまり、図３ＡのステップＳ７の事前準備として、３次元半導体集積回路装置の任意の世代における製造プロセスを用いて多結晶シリコン層に形成したＴＥＧ（Test Element Group）と呼ばれるデバイス・回路特性を評価するために用意した専用回路を用いて、Ｃ−Ｖ（容量−電圧），Ｖ−Ｉ（電圧−電流），閾値，温度依存性、結晶性、移動度などのデバイス（多結晶シリコンを用いて作られる電気素子）の静的および動的特性を評価した結果を保持する素子特性ＤＢ（データベース）を作成する（図３ＡのステップＳ４）。
【００４２】
なお、上記素子特性ＤＢは設計時に毎回用意するのではなく、プロセス世代毎またはプロセス変更やデバイス構造変更時など、必要に応じて内容の更新を行えばよい。
【００４３】
次に、上記第２の半導体集積回路基板３０に形成すべき図２Ａ，図２Ｂの第２の半導体集積回路３５の仕様と、上記素子特性ＤＢとに基づいて、第２の半導体集積回路基板が満たすべき特性を満足するように、モンテカルロ法や凸最適化法などを用いた回路・レイアウトパラメータの最適化シミュレーション、または、人手による最適化シミュレーションにより、ＴＦＴのチャネル長やチャネル幅などの素子サイズやＴＦＴの配置位置等の第２の半導体集積回路設計パラメータを決定する（図３ＡのステップＳ５）。
【００４４】
次に、上記第２の半導体集積回路設計パラメータに基づいて、非晶質シリコン層２０に対する非晶質シリコン層選択的再結晶化位置を決定する（図３ＡのステップＳ６）。
【００４５】
ここで、上記第２の半導体集積回路３５の仕様とは、例えばメモリとメモリコントローラを一体化した３次元半導体集積回路装置を想定した場合、上記第１の半導体集積回路１１としてメモリ回路を形成し、非晶質シリコン層２０を再結晶化して形成した多結晶シリコン層に第２の半導体集積回路３５としてメモリコントローラを形成できるが、そのメモリコントローラに求められる電気的要件であるクロックやタイミング制御回路などの仕様を指す。
【００４６】
次に、図２Ａ，図２Ｂに示すように、上記非晶質シリコン層選択的再結晶化位置の情報にしたがって、ＳＬＳ（Sequential Lateral Solidification）法などの再結晶化技術を用いて非晶質シリコン層２０を再結晶化して、複数の再結晶化領域３４を含む多結晶シリコン層３１を形成する（図３ＡのステップＳ７）。
【００４７】
次に、上記多結晶シリコン層３１に複数の電界効果トランジスタ２２を形成・配置する。より詳しくは、上記複数の電界効果トランジスタ２２の全てを多結晶シリコン層３１の再結晶化領域３４内に形成する。つまり、上記電界効果トランジスタ２２の全てを、再結晶化領域３４の結晶粒界を跨がないように形成する。
【００４８】
次に、上記多結晶シリコン層３１上に配線層３２を形成して、多結晶シリコン層３１と第２の半導体集積回路３５とを有する第２の半導体集積回路基板３０を得る。これにより、上記第１の半導体集積回路基板１０と第２の半導体集積回路基板３０とが３次元的に接続されて、３次元半導体集積回路装置が完成する（図３ＡのステップＳ８，Ｓ９）。
【００４９】
上記電界効果トランジスタ２２のゲート２７およびソース・ドレイン領域２５，２６には、配線の一例としてのアルミまたは銅からなる埋込配線２８が電気的に接続されている。より詳しくは、隣り合う２つの電界効果トランジスタ２２において、一方の電界効果トランジスタ２２のゲート２７が他方の電界効果トランジスタ２２のソース・ドレイン領域２５と埋込配線２８を介して電気的に接続されている。
【００５０】
上記埋込配線２８は、導電体１４を介して第１の半導体集積回路基板１０の埋込配線８に電気的に接続されている。上記導電体１４は絶縁膜１５に形成されたコンタクトホール１２内に埋め込まれている。また、上記コンタクトホール１２および導電体１４は複数あるが図２Ｂでは１つのみ図示している。上記導電体１４は配線部の一例である。
【００５１】
上記構成の３次元半導体集積回路装置の製造方法によれば、第１の半導体集積回路１１と第２の半導体集積回路を同様の製造プロセスで形成することから、３次元半導体集積回路装置の製造工程を簡略化し、３次元半導体集積回路装置の開発期間を短縮でき、３次元半導体集積回路装置の製造コストを下げることができる。
【００５２】
また、上記複数の電界効果トランジスタ２２の全てを多結晶シリコン層３１の結晶内に入るように形成することから、複数の電界効果トランジスタ２２の特性を略均一にすることができる。したがって、上記複数の電界効果トランジスタ２２を含む第２の半導体集積回路の回路特性が不均一になるのを防ぐことができる。つまり、上記第２の半導体集積回路の回路特性を安定化させることができる。
【００５３】
また、上記非晶質シリコン層２０の複数の部分を選択的に再結晶化することから、３次元半導体集積回路装置の製造時間を短くすることができる。
【００５４】
また、上記第２の半導体集積回路基板３０の基板にあたる多結晶シリコン層３１を非晶質シリコン層２０で形成することから、多結晶シリコン層３１への切削・研磨が必要ない。したがって、上記３次元半導体集積回路装置の製造工程を簡略化することができる。
【００５５】
また、上記多結晶シリコン層３１を非晶質シリコン層２０で形成することから、図５Ａに示したような補強用支持基板を第２の半導体集積回路基板３０に貼り付ける必要がない。したがって、上記第２の半導体集積回路基板３０から上記補強用支持基板を剥離することなく、第１，第２の半導体集積回路の損傷を防ぐことができる。
【００５６】
また、上記第１の半導体集積回路１１は比較的高温プロセスで形成でき、多結晶シリコン層３１は比較的低温プロセスで形成できる。
【００５７】
上記実施の形態では、複数の電界効果トランジスタ２２の全てを多結晶シリコン層３１の再結晶化領域３４内に形成していたが、複数の電界効果トランジスタ２２のうち所望のものだけを多結晶シリコン層３１の再結晶化領域３４内に形成してもよい。つまり、上記複数の電界効果トランジスタ２２のうち所望のものだけを、多結晶シリコン層３１の再結晶化領域３４に対する形成位置が同じなるように形成してもよい。これにより、上記複数の電界効果トランジスタ２２のうち所望のものだけの特性を略同じにすることができる。
【００５８】
さらに、上記実施の形態では、複数の電界効果トランジスタ２２の全て、または所望の電界効果トランジスタ２２だけを多結晶シリコン層３１の再結晶化領域３４内に形成していたが、複数または所望の電界効果トランジスタ２２の活性領域内に存在する結晶粒界の条件（例えば、粒界の数や位置、方向、長さなど）が同一になるよう、多結晶シリコン層３１の再結晶化領域３４に対する位置に形成してもよい。これにより上記複数または所望の電界効果トランジスタ２２の特性を略同じにすることができる。
【００５９】
また、上記実施の形態では、ステップＳ３とステップＳ７との間にステップＳ４〜Ｓ６を行っていたが、ステップＳ７を行う以前であれば何時でもステップＳ４〜Ｓ６を行ってもよい。
【００６０】
また、上記ステップＳ７とステップＳ８との間に、図３Ｂに示すステップＳ１１〜Ｓ１３を行ってもよい。つまり、上記ステップＳ７で非晶質シリコン層の再結晶化を行った後、ステップＳ１１で多結晶シリコン層の結晶品質検査を行って、ステップＳ１２で第２の半導体集積回路の素子再配置を行って、ステップＳ１３で多結晶シリコン層の結晶品質検査の結果によるレイアウトデータ修正を行う。
【００６１】
上記ステップＳ１２では、回路要件を満たさない結晶を避けるよう、回路設計パラメータを再計算しレイアウトの再配置を行う。
【００６２】
上記ステップＳ１３では、レイアウトの再配置に基づいて、レイアウトデータを修正する。
【００６３】
このようなステップＳ１１〜Ｓ１３を行うことによって、より高歩留まりに、３次元半導体集積回路を形成できる。
【００６４】
また、上記ステップＳ１１〜Ｓ１３を用いる場合は、ステップＳ７の工程を行う際に、ステップＳ６で決定した非晶質シリコン層選択的再結晶化位置に対し、過去の結晶品質検査や素子検討ＴＥＧ情報から推測した重み付け係数を保持したデータベースにより再結晶化エリアを拡張するような修正を行うことも可能である。
【００６５】
上記第２の半導体集積回路の一例としては、図４Ａに示すようなカレントミラー回路６０がある。このカレントミラー回路６０は、ゲートが互いに接続されたＰ型電界効果トランジスタＴｒ１，Ｔｒ２からなっている。なお、図４Ａにおいて、Ｉ１はＰ型電界効果トランジスタＴｒ１を流れる電流であり、Ｉ２はＰ型電界効果トランジスタＴｒ２を流れる電流である。また、図４Ａ〜図４Ｄにおいて、Ｖｄｄは電源電圧であり、Ｖｓｓはグランド電圧である。
【００６６】
上記カレントミラー回路６０を第２の半導体集積回路の一例として形成する場合、回路シミュレーションによりトランジスタサイズを決定した後、Ｐ型電界効果トランジスタＴｒ１，Ｔｒ２の配置を図４Ｂに示すように決定し、選択的な再結晶化で再結晶化領域６４を形成し、再結晶化領域６４にＰ型電界効果トランジスタＴｒ１，Ｔｒ２を形成することが考えられるが、第１の半導体集積回路１１の配置によっては、寄生素子などの影響を考慮し、素子配置や配線そのものが持つ電気的特性を考慮した上で、Ｐ型電界効果トランジスタＴｒ１，Ｔｒ２の配置を図４Ｃまたは図４Ｄに示すように決定することも可能である。
【００６７】
図４Ｂ，図４Ｃの配置の場合、再結晶化によって得られた多結晶シリコンの結晶粒界を避けてＰ型電界効果トランジスタＴｒ１，Ｔｒ２を形成することができる。つまり、上記Ｐ型電界効果トランジスタＴｒ１，Ｔｒ２を結晶粒界を跨がないように形成することができる。
【００６８】
図４Ｄの配置の場合、再結晶化によって得られた多結晶シリコンの結晶粒界をＰ型電界効果トランジスタＴｒ１，Ｔｒ２が跨いでいる。そして、上記Ｐ型電界効果トランジスタＴｒ１，Ｔｒ２の活性領域内に存在する結晶粒界の条件が略同じになっている。つまり、上記Ｐ型電界効果トランジスタＴｒ１の活性領域内の結晶粒界と上記活性領域との位置関係は、Ｐ型電界効果トランジスタＴｒ２の活性領域内の結晶粒界と上記活性領域との位置関係と略同じである。
【００６９】
図４Ｂ〜図４Ｄのいずれの場合も、Ｐ型電界効果トランジスタＴｒ１の特性とＰ型電界効果トランジスタＴｒ２の特性とが略同じになる。つまり、上記Ｐ型電界効果トランジスタＴｒ１，Ｔｒ２の特性が略均一になる。
【００７０】
また、上記第２の半導体集積回路の配置規模は、カレントミラー回路６０のような単位だけでなく、ＰＬＬ（Phase Locked Loop）やＤＡＣ（Digital Analog Converter）といった、より大規模な機能セル単位であってもよい。
【００７１】
本発明は、上記実施の形態に限定されず、様々な他の実施の形態があることは言うまでもない。
【図面の簡単な説明】
【００７２】
【図１】図１は本発明の一実施の形態の３次元半導体集積回路装置の一製造工程の概略図である。
【図２Ａ】図２Ａは上記３次元半導体集積回路装置の第２の半導体集積回路と結晶との関係を示す概略図である。
【図２Ｂ】図２Ｂは上記３次元半導体集積回路装置の一製造工程の概略図である。
【図３Ａ】図３Ａは上記３次元半導体集積回路装置の製造工程のフローチャートである。
【図３Ｂ】図３Ｂは上記３次元半導体集積回路装置の製造工程に追加可能な工程のフローチャートである。
【図４Ａ】図４Ａは上記第２の半導体集積回路の一例の回路図である。
【図４Ｂ】図４Ｂは上記第２の半導体集積回路の一例の一レイアウトの概略図である。
【図４Ｃ】図４Ｃは上記第２の半導体集積回路の一例の一レイアウトの概略図である。
【図４Ｄ】図４Ｄは上記第２の半導体集積回路の一例の一レイアウトの概略図である。
【図５Ａ】図５Ａは従来の３次元半導体集積回路装置の一製造工程の概略図である。
【図５Ｂ】図５Ｂは従来の３次元半導体集積回路装置の一製造工程の概略図である。
【図５Ｃ】図５Ｃは従来の３次元半導体集積回路装置の一製造工程の概略図である。
【図５Ｄ】図５Ｄは従来の３次元半導体集積回路装置の一製造工程の概略図である。
【符号の説明】
【００７３】
１  シリコン層
４，３２  配線層
１０  第１の半導体集積回路基板
１１  第１の半導体集積回路
１５  絶縁層
２０  非晶質シリコン層
３０  第２の半導体集積回路基板
３１  多結晶シリコン層
３５  第２の半導体集積回路
３４，６４  再結晶化領域
６０  カレントミラー回路
【図１】
2006286752.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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