(57)【要約】【課題】  ロジックアナライザにおいて、期待値データパターンを与えることなく入力データパターンが時間的周期性を満たすかどうかを検査できるようにする。【解決手段】  ロジックアナライザの入力データの初期段階で時間的周期部分を周期性認識回路１１２で認識し、この認識結果を周期性記憶回路１１３で記憶し、それ以降の入力データが、記憶した周期部分のデータの繰り返しになっているかどうかを周期性検査回路１１４で検査する。【選択図】  図１
2006047076.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデータ信号を所定のサンプリング信号でサンプリングして入力データパターンを取得するサンプリング手段と、
前記入力データパターンの時間的周期部分を認識する周期性認識手段と、
前記周期性認識手段で認識した周期部分のデータを記憶する周期性記憶手段とを備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項２】
請求項１に記載されたデジタル信号期待値エラー検出装置において、
前記時間的周期部分を認識した後の入力データパターンと前記周期性記憶手段に記憶された周期部分のデータの繰り返しとが一致しているかを検査する周期性検査手段と、
前記周期性検査手段でデータの不一致を検出したときに期待値エラーとしてトリガ信号を発生するトリガ信号発生手段とをさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項３】
請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記期待値エラーが前記周期部分のデータの何番目の位置で発生したかを示すエラー位置情報を記憶するエラー位置記憶手段と、
前記周期部分のエラー発生位置のデータの期待値と、エラーとなった値との組み合わせを示すエラー値情報を記憶するエラー値記憶手段とをさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項４】
請求項３に記載されたデジタル信号期待値エラー検出装置において、
前記期待値エラーの検出後にさらにデータの検査を行うことで検出された期待値エラーを含む複数の期待値エラーごとに記憶された前記エラー位置情報とエラー値情報とを、入力データ全体又は任意の部分について一覧表示するエラー表示手段をさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項５】
請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識時及び時間的周期部分の認識後における期待値比較時に、前記入力データの一部のビットをマスクする手段をさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項６】
請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識時に、特定の位置のデータをマスクしてから時間的周期部分の認識を行う手段をさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項７】
請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識後の期待値比較時に、特定の位置での入力データと期待値データの繰り返しとの比較を行わないようにする手段をさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項８】
請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識を行う対象及び時間的周期部分の認識後の期待値比較を行う対象を、前記入力データに所定の値が現れた後の所定のサンプル数分の範囲に設定する手段をさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項９】
請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識を行う対象及び時間的周期部分の認識後の期待値比較を行う対象を、前記入力データに第１の値が現れた後から第２の値が現れる前までの範囲に設定する手段をさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項１０】
請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データにおける所定の位置から始まる所定のビット数の部分を前記時間的周期部分とし、この時間的周期部分が所定の間隔ごとに現れるかを検査する手段をさらに備えていることを特徴とするデジタル信号期待値エラー検出装置。
【請求項１１】
入力されるデータ信号を所定のサンプリング信号でサンプリングして入力データパターンを取得するサンプリング手段と、
前記入力データパターンの時間的周期部分を認識する周期性認識手段と、
前記時間的周期部分を認識した後に観測される入力データパターンが、前記周期性認識手段で認識された周期部分のデータの繰り返しと一致しているかを検査する周期性検査手段と、
前記周期性検査手段でデータの不一致を検出したときに期待値エラーとしてトリガ信号を発生するトリガ信号発生手段とを備えていることを特徴とするデジタル信号期待値エラー検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号期待値エラー検出装置及び検出回路に関し、特に時間的周期性を持つ入力データパターンに対して期待値エラーを検出する対策に関するものである。
【背景技術】
【０００２】
従来のロジックアナライザには、例えば、特許文献１に開示されているように、所定の時間間隔で発生する入力データパターンを検出して記録することができるものがある。
【０００３】
以下、従来のロジックアナライザによるデジタル信号期待値エラー検出方法について、図１０を用いて説明する。
【０００４】
図１０において、１００１は送信装置であり、データをバスＳ１０１に送信する。１００２は受信装置であり、前記送信装置１００１から送信されるデータを前記バスＳ１０１を介して受信する。１００３はプローブであり、前記送信装置１００１から前記受信装置１００２に送信される前記バスＳ１０１上のデータを観測データ信号Ｓ１０２として取得する。
【０００５】
１０１１はサンプリング回路であり、前記観測データ信号Ｓ１０２を所定のサンプリング信号Ｓ１０３でサンプリングし、入力データパターンＳ１０４を取得する。１０１２は期待値記憶回路であり、ユーザが与えた周期部分の期待値データパターンＳ１０５を記憶する。１０１３は期待値検査回路であり、前記入力データパターンＳ１０４と、前記期待値記憶回路１０１２に記憶された期待値データパターンＳ１０５の繰り返しＳ１０６とが一致しているかを検査し、一致していない場合にはトリガ信号Ｓ１０７を出力する。
【０００６】
ここで、例えば、バスＳ１０１が１ビットの信号であり、入力データパターンＳ１０４が“１００１１００１１００１”のように“１００１”の連続であることを期待して、“１００１”の繰り返しでなくなった時点を検出したい場合には、ユーザは期待値データパターンＳ１０５として“１００１”を与え、入力データが例えば“１００１１００１１０００”のように、“１００１”の繰り返しではなくなった時点でトリガ信号Ｓ１０７を出力する。
【特許文献１】特開平５−１９６６４８号公報（第５頁、第一図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来例では、入力データパターンに時間的周期性があることが既知の場合であっても、ユーザがその周期部分の期待値データパターンＳ１０５を予め設定しなければならず、その設定のための手間が別途必要であった。
【０００８】
また、入力データパターンに時間的周期性があることのみが既知であり、前記入力データパターンの具体的な値（前記従来例においては“１００１”）が未知の場合には、入力データパターンが時間的周期性を満たさなくなった時点での検出を行うことはできなかった。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、デジタル信号期待値エラー検出装置及び検出回路において、期待値データパターンを与えることなく入力データパターンが時間的周期性を満たすかどうかを検査できるようにすることにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明では、入力データパターンの初期段階で時間的周期部分を認識して記憶し、時間的周期部分を記憶した後は、それ以降の入力データパターンがこの時間的周期部分のデータパターンの繰り返しになっているかを検査するようにした。
【００１１】
すなわち、請求項１の発明は、入力されるデータ信号を所定のサンプリング信号でサンプリングして入力データパターンを取得するサンプリング手段と、
前記入力データパターンの時間的周期部分を認識する周期性認識手段と、
前記周期性認識手段で認識した周期部分のデータを記憶する周期性記憶手段とを備えていることを特徴とする。
【００１２】
従って、本発明によれば、入力データパターンの中から時間的周期部分を認識して記憶することができる。これにより、例えば、入力データパターン“１００１１００１１００１”から、時間的周期部分“１００１”を認識して記憶することができる。
【００１３】
請求項２の発明は、請求項１に記載されたデジタル信号期待値エラー検出装置において、
前記時間的周期部分を認識した後の入力データパターンと前記周期性記憶手段に記憶された周期部分のデータの繰り返しとが一致しているかを検査する周期性検査手段と、
前記周期性検査手段でデータの不一致を検出したときに期待値エラーとしてトリガ信号を発生するトリガ信号発生手段とをさらに備えていることを特徴とする。
【００１４】
従って、本発明によれば、時間的周期部分を認識した後の入力データパターンが、記憶した周期部分のデータの繰り返しと一致しているかどうかを検査することにより、入力データパターンが時間的周期性を満たさなくなる時点を検出することができる。これにより、例えば、入力データパターン“１００１１００１１００１”から時間的周期部分“１００１”を認識し、認識した後の入力データパターンが、“１００１１００１１０００”における最後の“０”のように周期性を満たさなくなった時点で期待値エラーとして検出することができる。
【００１５】
請求項３の発明は、請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記期待値エラーが前記周期部分のデータの何番目の位置で発生したかを示すエラー位置情報を記憶するエラー位置記憶手段と、
前記周期部分のエラー発生位置のデータの期待値と、エラーとなった値との組み合わせを示すエラー値情報を記憶するエラー値記憶手段とをさらに備えていることを特徴とする。
【００１６】
従って、本発明によれば、従来のロジックアナライザのように期待値エラーを検出してトリガ信号を出力した前後の入力データパターンと、その他のバス上のデータパターンを表示するだけでなく、期待値エラーが周期部分のデータの何番目で起きたか（位置）、及び、その位置の期待値データとエラーとなった入力データの値の組み合わせを記録することができる。例えば、記憶した周期部分のデータが“１００１”であり、周期部分認識後の入力データが、“１００１１００１１０００”であった場合に、期待値エラーとなったビット“０”の周期部分“１００１”における位置（４番目）と、期待値“１”及び、エラーとなった入力データ“０”の組み合わせを記録することができる。
【００１７】
請求項４の発明は、請求項３に記載されたデジタル信号期待値エラー検出装置において、
前記期待値エラーの検出後にさらにデータの検査を行うことで検出された期待値エラーを含む複数の期待値エラーごとに記憶された前記エラー位置情報とエラー値情報とを、入力データ全体又は任意の部分について一覧表示するエラー表示手段をさらに備えていることを特徴とする。
【００１８】
従って、本発明によれば、入力データパターンの中の時間的周期部分において、どの位置の値がどのようにエラーになるかを入力データ全体又は任意の部分について記録しておき、ユーザがその結果を一覧で確認することが可能となる。
【００１９】
請求項５の発明は、請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識時及び時間的周期部分の認識後における期待値比較時に、前記入力データの一部のビットをマスクする手段をさらに備えていることを特徴とする。
【００２０】
従って、本発明によれば、例えば、バス幅が４ビットである場合に、上位１ビットをマスクすることができる。これにより、値を１６進数で表した入力データパターン“０７８Ｆ０７８Ｆ０７８Ｆ”から、時間的周期部分“０７”を検出することができる。
【００２１】
請求項６の発明は、請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識時に、特定の位置のデータをマスクしてから時間的周期部分の認識を行う手段をさらに備えていることを特徴とする。
【００２２】
従って、本発明によれば、例えば、バス幅が４ビットである場合に、入力データパターン“Ａ１５２Ａ３５４Ａ０５ＦＡＤ５”に対し、ユーザが指定する偶数番目の位置にあるデータをマスクし、時間的周期部分“ＡＸ５Ｘ”を検出することができる。ここで、Ｘはマスクされていることを表す。
【００２３】
請求項７の発明は、請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識後の期待値比較時に、特定の位置での入力データと期待値データの繰り返しとの比較を行わないようにする手段をさらに備えていることを特徴とする。
【００２４】
従って、本発明によれば、例えば、バス幅が４ビットで、認識した周期部分のデータが“ＡＦ５０”である場合に、ユーザが指定する“Ｆ”と“０”が期待される位置（２番目及び４番目）の期待値比較を行わないようにする。つまり、入力データパターン“ＡＣ５１ＡＢ５２”は時間的周期性を満たしていると判断し、トリガ信号を発生させないようにすることができる。
【００２５】
請求項８の発明は、請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識を行う対象及び時間的周期部分の認識後の期待値比較を行う対象を、前記入力データに所定の値が現れた後の所定のサンプル数分の範囲に設定する手段をさらに備えていることを特徴とする。
【００２６】
従って、本発明によれば、例えば、バス幅が１６ビットで、ユーザが与える値を“ＡＡ００”、ユーザが与えるサンプル数を２個としたとき、入力データとして“ＡＡ００”の値が現れたとき、その値の次のデータから２個分を時間的周期部分の認識を行う対象の範囲及び時間的周期部分の認識後の期待値比較を行う対象の範囲とする。さらに、次に入力データとして“ＡＡ００”の値が現れたとき、その値の次のデータから２個分を時間的周期部分の認識を行う対象の範囲及び時間的周期部分の認識後の期待値比較を行う対象の範囲に追加する。前記の処理を繰り返して得られたデータパターンを対象に、時間的周期部分の認識及び時間的周期部分の認識後の期待値比較を行うことができる。
【００２７】
請求項９の発明は、請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データパターンの時間的周期部分の認識を行う対象及び時間的周期部分の認識後の期待値比較を行う対象を、前記入力データに第１の値が現れた後から第２の値が現れる前までの範囲に設定する手段をさらに備えていることを特徴とする。
【００２８】
従って、本発明によれば、バス幅が１６ビットで、ユーザが与える第１の値を“ＡＡ００”、第２の値を“ＢＢ００”としたとき、入力データとして“ＡＡ００”の値が現れた次のデータから、入力データとして“ＢＢ００”が現れる前のデータまでを時間的周期部分の認識を行う対象の範囲及び時間的周期部分の認識後の期待値比較を行う対象の範囲とする。さらに、次に入力データとして“ＡＡ００”の値が現れたとき、また次に入力データとして“ＢＢ００”の値が現れる前までのデータを時間的周期部分の認識を行う対象の範囲及び時間的周期部分の認識後の期待値比較を行う対象の範囲に追加する。前記の処理を繰り返して得られたデータパターンを対象に、時間的周期部分の認識及び時間的周期部分の認識後の期待値比較を行うことができる。
【００２９】
請求項１０の発明は、請求項２に記載されたデジタル信号期待値エラー検出装置において、
前記入力データにおける所定の位置から始まる所定のビット数の部分を前記時間的周期部分とし、この時間的周期部分が所定の間隔ごとに現れるかを検査する手段をさらに備えていることを特徴とする。
【００３０】
従って、本発明によれば、時間的周期性が期待される部分が入力データパターンの一部分にあることがあらかじめわかっているが、その具体的な値が未知なために期待値データをあらかじめ指定することができない場合でも、その部分の時間的周期性が満たさなくなる時点を検出することができる。
【００３１】
請求項１１の発明は、デジタル信号期待値エラー検出回路であって、入力されるデータ信号を所定のサンプリング信号でサンプリングして入力データパターンを取得するサンプリング手段と、
前記入力データパターンの時間的周期部分を認識する周期性認識手段と、
前記時間的周期部分を認識した後に観測される入力データパターンが、前記周期性認識手段で認識された周期部分のデータの繰り返しと一致しているかを検査する周期性検査手段と、
前記周期性検査手段でデータの不一致を検出したときに期待値エラーとしてトリガ信号を発生するトリガ信号発生手段とを備えていることを特徴とする。
【００３２】
従って、本発明によれば、バス上のデータパターンの中から時間的周期部分を認識及び記憶し、バス上のデータパターンが認識した時間的周期部分の繰り返しでなくなった時点で期待値エラーとして検出することができる。
【発明の効果】
【００３３】
以上のように、請求項１又は２記載のロジックアナライザによれば、入力データパターンから前記期待値データパターンに該当する時間的周期部分のデータパターンを認識して記憶することにより、ユーザが期待値データパターンを与えることが不要になる。さらに、前記入力データパターンの具体的な値が未知の場合にも、入力データパターンが時間的周期性を満たさなくなった時点で検出を行うことが可能になるという効果を奏する。
【００３４】
特に、請求項３又は４記載のロジックアナライザによれば、入力データパターンの中の時間的周期部分において、どの位置の値がどのようにエラーになるかを入力データ全体又は任意の部分について記録し、ユーザがその結果を一覧で確認できることにより、装置間のデータ転送時に観測される期待値エラーの状況調査において、期待値エラーの傾向をとらえることが可能になるという効果を奏する。
【００３５】
また、請求項５乃至請求項７のうち何れか１項に記載のロジックアナライザによれば、入力データパターンの特定のビット、及び入力データパターンの特定の位置をマスクすることができるため、複雑な条件の下で、入力データパターンからの時間的周期部分の認識あるいは時間的周期部分認識後の期待値比較を行うことができるという効果を奏する。
【００３６】
また、請求項８乃至請求項９のうち何れか１項に記載のロジックアナライザによれば、時間的周期部分の認識及び時間的周期部分認識後の期待値比較を行う対象を所定のパターンやサンプル数により限定することで、複数のマスタがバスを共有する場合において、特定のマスタから送信されるデータのみの期待値エラーを検出することができるという効果を奏する。
【００３７】
また、請求項１０記載のロジックアナライザによれば、入力データパターンが特定のフォーマットを持っており、その中の一部のデータパターンが時間的周期性を満たしているかどうかの検査を行うことができるという効果を奏する。
【００３８】
また、請求項１１記載のデジタル信号期待値エラー検出回路をＬＳＩ内部のバスに組み込むことにより、ロジックアナライザでは観測できないＬＳＩ内部の信号を観測し、バスを介するデバイス又はコア間のデータ転送時に発生する期待値エラーを検出できるという効果を奏する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００４０】
＜実施形態１＞
図１は、本発明の実施形態１におけるロジックアナライザ（デジタル信号期待値エラー検出装置）の構成を示すブロック図である。ここで、１０１は送信装置、１０２は受信装置、１０３はプローブ、１１１はサンプリング回路、Ｓ１１はバス、Ｓ１２は観測データ信号、Ｓ１３はサンプリング信号、Ｓ１４は入力データパターンであり、これらの構成は従来例と同様である。
【００４１】
図１において、１１２は入力データパターンＳ１４から時間的周期部分を認識する周期性認識回路、１１３は周期性認識回路１１２で認識した時間的周期部分のデータパターン（期待値データパターン）を記憶する周期性記憶回路、１１４は、時間的周期部分を認識した後の入力データパターンＳ１４が周期性記憶回路１１３に記憶されている期待値データパターンの繰り返しＳ１５と一致しているかを検査して、一致していない（周期性を満たさなくなった）と判定した場合にトリガ信号Ｓ１６を出力する周期性検査回路である。
【００４２】
次に、本発明の実施形態１に係るロジックアナライザの動作について説明する。まず、送信装置１０１からバスＳ１１を通じて受信装置１０２に送信されるデータ（デジタル信号）をプローブ１０３により観測する。そして、サンプリング回路１１１により、この観測された信号Ｓ１２を所定のサンプリング信号Ｓ１３でサンプリングして、入力データパターンＳ１４を取得する。
【００４３】
なお、前記サンプリング信号Ｓ１３は、ユーザが外部から与える信号であってもよいし、ロジックアナライザが観測する別のバス上の信号であってもよい。
【００４４】
以下、具体的に説明するために、バスＳ１１は１ビットの信号であり、入力データパターンＳ１４は“１００１”が一定回数繰り返され、ある時刻で“１０００”が現れるものとする。なお、本発明の実施形態１に係るロジックアナライザでは、“１０００”の最後の“０”のように、“１００１”の繰り返しではなくなった時点を検出することを目的としている。
【００４５】
まず、周期性認識回路１１２は、前記入力データパターンＳ１４が“１００１”の繰り返しであること、すなわち、時間的周期部分のデータが“１００１”であることを認識する。時間的周期部分の認識が完了した後、この時間的周期部分のデータパターン（期待値データパターン）“１００１”を周期性記憶回路１１３に記憶する。そして、前記周期性記憶回路１１３から周期性検査回路１１４に対して、前記期待値データパターン“１００１”の繰り返しＳ１５を送信し続ける。
【００４６】
前記周期性検査回路１１４は、前記期待値データパターン“１００１”の繰り返しＳ１５と入力データパターンＳ１４との比較を行う。この比較によってデータの不一致を検出した場合には、入力データパターンＳ１４が周期性を満たさなくなったと判定してトリガ信号Ｓ１６を出力する。
【００４７】
なお、本実施形態１では、前記周期性記憶回路１１３から前記周期性検査回路１１４に対して期待値データパターンの繰り返しＳ１５を送信するようにしているが、これに限らず、周期性記憶回路１１３から期待値データパターンを一度だけ周期性検査回路１１４に送信し、周期性検査回路１１４が前記期待値データパターンの繰り返しを生成して、前記期待値データパターンの繰り返しと入力データパターンＳ１４との比較を行うようにしてもよい。また、前記時間的周期部分のデータパターンを認識した後は、サンプリング回路１１１から周期性認識回路１１２へのデータパターンの送信を停止するようにしてもよい。
【００４８】
図５は、前記入力データパターンＳ１４が“１００１”の繰り返しであること、すなわち、時間的周期部分のデータが“１００１”であることを認識する手順の一例を示した図である。
【００４９】
前記周期性認識回路１１２は、入力データパターンを一定サンプル数分記憶する。この例では、“１００１１００１１００１”のように１２個分記憶している。そして、直近に入力されたデータから遡って以下の処理を行う。
【００５０】
まず、周期Ｔを２として、２個のデータごとに区切ったパターン“１０”“０１”“１０”“０１”“１０”“０１”が全て一致しているかを検査する。検査の結果、パターンが全ては一致していないと判定する。
【００５１】
次に、周期Ｔを３に変更して、３個のデータごとに区切ったパターン“１００”“１１０”“０１１”“００１”が全て一致しているかどうかを検査する。検査の結果、パターンが全ては一致していないと判定する。
【００５２】
さらに、周期Ｔを４に変更して、４個のデータごとに区切ったパターン“１００１”“１００１”“１００１”“１００１”が全て一致しているかどうかを検査する。検査の結果、パターンが全て一致していると判定されたので、周期Ｔ＝４で周期部分のデータパターンが“１００１”であると認識する。
【００５３】
ここで、データごとに区切ったパターンが何回以上の繰り返しであれば周期部分として認識するかを、ユーザがあらかじめ周期性認識閾値Ｎとして与えておく必要がある。この例ではＮを３としており、“１００１”が３回以上繰り返されているので、入力データパターンＳ１４が周期性を満たしており、周期部分が“１００１”であると判定する。仮に“１００１”が２回しか現れていないとすれば、周期性を認識せず、引き続き入力されるデータパターンによって判断することとなる。
【００５４】
なお、周期Ｔを４としても区切ったパターンが全て一致しない場合には、さらに周期Ｔを５に変更して同様の検査を繰り返す。どこまで周期Ｔを増やして比較を行うかは、予期される周期部分の長さの最大値に応じてユーザが与える。
【００５５】
従って、本発明の実施形態１に係るロジックアナライザによれば、期待値データパターン（ここでは“１００１”）をユーザが与えることなく、入力データパターンＳ１４が周期性（ここでは“１００１”の繰り返し）を満たさなくなった時点を検出することができる。
【００５６】
なお、送信装置１０１をデータ送信回路、受信装置１０２をデータ受信回路とし、サンプリング回路１１１、周期性認識回路１１２、周期性記憶回路１１３、周期性検査回路１１４を装置の外部のロジックアナライザとしてではなく、ＬＳＩ内部に実装するようにし、サンプリング回路１１１をバスＳ１１に直接接続するようにしてもよい。これにより、装置の外部に存在するロジックアナライザでは検出できないＬＳＩの内部の信号に対して、本発明のデジタル信号期待値エラー検出方式を適用することが可能となる。これは、以下の実施形態についても同様である。
【００５７】
＜実施形態２＞
図２は、本発明の実施形態２におけるロジックアナライザの構成を示すブロック図である。ここで、２０１は送信装置、２０２は受信装置、２０３はプローブ、２１１はサンプリング回路、２１２は周期性認識回路、Ｓ２１はバス、Ｓ２２は観測データ信号、Ｓ２３はサンプリング信号、Ｓ２４は入力データパターン、Ｓ２５は期待値データパターンの繰り返し、Ｓ２７はトリガ信号であり、これらの構成は上述した実施形態１と同様である。
【００５８】
前記実施形態１との違いは、周期性記憶回路２１３が、周期性検査回路２１４に対して期待値データパターンの繰り返しＳ２５とともに時間的周期部分の何番目のデータであるかを示す位置情報Ｓ２６を送信するようにした点、入力データ全体又は任意の部分について、期待値エラーが周期部分のデータの何番目であったか、及びデータの期待値とエラーとなった値との組み合わせを記憶して表示するエラーデータ記憶表示回路２１５を設けた点、周期性検査回路２１４が期待値エラーを検出した場合に、この期待値エラーが周期部分のデータの何番目であったか、及びデータの期待値とエラーとなった値との組み合わせを示す信号Ｓ２８を前記エラーデータ記憶表示回路２１５に送信するようにした点である。
【００５９】
次に、本発明の実施形態２に係るロジックアナライザの動作について説明する。まず、周期性記憶回路２１３は、期待値データパターンの繰り返しＳ２５と合わせて位置情報Ｓ２６を周期性検査回路２１４に送信する。ここで、例えば、バスＳ２１が１ビットの信号であり、期待値データが“１００１”であったとすると、前記期待値データパターンの繰り返しＳ２５は“１００１１００１１００１・・・”となり、位置情報Ｓ２６は“１２３４１２３４１２３４・・・”となる。
【００６０】
前記周期性検査回路２１４は、期待値エラーを検出した場合に、前記位置情報Ｓ２６に基づいて、期待値エラーが周期部分のデータの何番目であったか、及びデータの期待値とエラーとなった値との組み合わせを示す信号Ｓ２８をエラーデータ記憶表示回路２１５に送信する。
【００６１】
前記エラーデータ記憶表示回路２１５は、前記信号Ｓ２８に基づいて、期待値エラーが周期部分のデータの何番目であったか、及びデータの期待値とエラーとなった値との組み合わせを記憶して表示する。
【００６２】
例えば、周期性認識後のデータパターンが“１００１１０００１０１１”であった場合には、最初の期待値エラーは“１０００”の最後の“０”であるので、位置は“４”、期待値は“１”、期待値エラーとなった値は“０”であることを記憶する。そして、次の期待値エラーは“１０１１”の３番目の“１”であるので、位置は“３”、期待値は“０”、期待値エラーとなった値は“１”であることを記憶する。このような期待値エラーの内容を、入力データパターンの全体又は任意の部分に対して記憶しておき、ユーザの要求に応じて表示するようにしている。
【００６３】
従って、本発明の実施形態２に係るロジックアナライザによれば、入力データパターンの中の時間的周期部分において、どの位置の値がどのようなエラーとなるかを入力データ全体又は任意の部分について記録し、ユーザがその結果を一覧で確認できるようにしているから、装置間のデータ転送時に観測される期待値エラーの状況調査において、期待値エラーの傾向をとらえることが可能になる。
【００６４】
＜実施形態３＞
図３は、本発明の実施形態３におけるロジックアナライザの構成を示すブロック図である。ここで、３０１は送信装置、３０２は受信装置、３０３はプローブ、３１１はサンプリング回路、３１５は周期性記憶回路、Ｓ３０１はバス、Ｓ３０２は観測データ信号、Ｓ３０３はサンプリング信号、Ｓ３０４は入力データパターン、Ｓ３１０は期待値データパターンの繰り返し、Ｓ３１１はトリガ信号であり、これらの構成は上述した実施形態１と同様である。
【００６５】
前記実施形態１との違いは、ユーザが与えるビットマスクを記憶し、入力データパターンＳ３０４に対して加えるためのビットマスク記憶実行回路３１２を設けた点、周期性認識回路３１４に、ビットマスクが加えられた後の入力データパターンＳ３０５から時間的周期部分を認識するときにマスクを行う位置Ｓ３０７を入力するようにした点、周期性検査回路３１６に、期待値データパターンの繰り返しＳ３１０との期待値比較を行うときに、ビットマスクが加えられた後の入力データパターンＳ３０５との比較を行わない位置Ｓ３０７及びＳ３０９を入力するようにした点、ビットマスクが加えられた後の入力データパターンＳ３０５から時間的周期部分を認識するときにマスクを行う位置を記憶する認識時位置マスク記憶回路３１３を設けた点、期待値比較を行うときに、ビットマスクが加えられた後の入力データパターンＳ３０５と期待値データパターンの繰り返しＳ３１０との比較を行わない位置を記憶する検査時位置マスク記憶回路３１７を設けた点である。
【００６６】
次に、本発明の実施形態３に係るロジックアナライザの動作について説明する。まず、ビットマスク記憶実行回路３１２は、入力データパターンＳ３０４と、ユーザが与えることにより記憶しているビットマスクデータとの論理積を取ったものをビットマスクが加えられた後の入力データパターンＳ３０５として出力する。例えば、バスＳ３０１のバス幅が４ビットであり、上位１ビットをマスクする場合、ユーザはビットマスクデータとして“０１１１”を与える。
【００６７】
これにより、入力データパターンＳ３０４が“０７８Ｆ０７８Ｆ０７８Ｆ”であったとき、ビットマスクが加えられた後の入力データパターンＳ３０５は“０７０７０７０７０７０７”となる。
【００６８】
これにより、上位１ビットをマスクして時間的周期部分の認識及び期待値比較を行うことが可能となる。また、前記の例においてマスクデータを“１０００”として与え、論理積を取る前に否定を取るようにしてもよい。また、前記入力データパターンＳ３０４とビットマスクデータの論理積を取るかわりに、ビットマスクが加えられた後の入力データパターンＳ３０５の、マスクするビットに対応するビットを“０”に固定するようにしてもよい。また、ビットマスクの値はユーザが与えてもよいし、特定のバス上のデータであってもよい。
【００６９】
また、周期性認識回路３１４は、ビットマスクが加えられた後の入力データパターンＳ３０５から、ユーザが与えるマスクを行う位置Ｓ３０７に対するデータを“０”に置き換えて時間的周期部分を認識する。例えば、バスＳ３０１のバス幅が４ビットであり、ビットマスクが加えられた後の入力データパターンＳ３０５が“Ａ１５２Ａ３５４Ａ０５ＦＡＤ５Ｅ”であり、ユーザが奇数番目の位置を指定した場合、データパターンは“Ａ０５０Ａ０５０Ａ０５０Ａ０５０”に置き換えられ、そこから“Ａ０５０”を期待値データパターンとして認識する。
【００７０】
また、周期性検査回路３１６は、ビットマスクが加えられた後の入力データパターンＳ３０５から、ユーザが与えるマスクを行う位置Ｓ３０７に対するデータを“０”に置き換えて期待値比較を実行する。これにより、観測されるデータパターンから時間的周期部分を認識するときに、特定の位置のデータをマスクして時間的周期部分の認識及び時間的周期部分の認識後の期待値比較を行うことが可能となる。
【００７１】
認識時位置マスク記憶回路３１３は、マスクを行う位置情報Ｓ３０６をユーザから受け取って記憶し、認識時にマスクを行う位置Ｓ３０７を周期性認識回路３１４に送信する。
【００７２】
また、周期性検査回路３１６は、ビットマスクが加えられた後の入力データパターンＳ３０５と期待値データパターンの繰り返しＳ３１０との比較において、ユーザが与える周期部分における位置Ｓ３０９では期待値比較を行わないようにする。
【００７３】
例えば、期待値データパターンが“ＡＡＦＦ５５００”であり、ユーザが与える周期部分における位置Ｓ３０９が“３”、“４”、“７”、“８”である場合、ビットマスクが加えられた後の入力データパターンＳ３０５が“ＡＡＣＣ５５ＤＤＡＡＤＤ５５１１”であったとしても、“ＣＣ”、“ＤＤ”、“ＤＤ”、“１１”のデータとは期待値比較を行わず、このパターンは期待値データパターンの繰り返しになっていると判定し、期待値エラーを検出しない。
【００７４】
検査時位置マスク記憶回路３１７は、ユーザが与える周期部分において期待値比較を行わない位置Ｓ３０８を受け取って記憶し、検査時に期待値比較を行わない位置Ｓ３０９を周期性検査回路３１６に送信する。
【００７５】
従って、本発明の実施形態３に係るロジックアナライザによれば、入力データパターンの特定のビット、及び入力データパターンの特定の位置をマスクすることができるため、複雑な条件の下で、入力データパターンからの時間的周期部分の認識及び時間的周期部分の認識後の期待値比較を行うことができる。
【００７６】
＜実施形態４＞
図４は、本発明の実施形態４におけるロジックアナライザの構成を示すブロック図である。ここで、４０１は送信装置、４０２は受信装置、４０３はプローブ、４１１はサンプリング回路、４１４は周期性記憶回路、Ｓ４１はバス、Ｓ４２は観測データ信号、Ｓ４３はサンプリング信号、Ｓ４４は入力データパターン、Ｓ４７は期待値データパターンの繰り返し、Ｓ４８はトリガ信号であり、これらの構成は上述した実施形態１と同様である。
【００７７】
前記実施形態１との違いは、入力データパターンＳ４４から、時間的周期部分の認識及び時間的周期部分の認識後の期待値比較を行う対象（周期性判定対象パターン）を限定するための周期部抽出回路４１２を設けた点、前記周期部抽出回路４１２から周期性判定対象部分パターンの開始及び終了を伝えるための信号Ｓ４６を周期性認識回路４１３及び周期性検査回路４１５に送信するようにした点である。
【００７８】
ここで、周期性判定対象部分パターンとは、周期性判定対象パターンの一部分であり、入力データパターンＳ４４に周期性判定対象開始制御パターンが現れた後に指定されるものである。
【００７９】
次に、本発明の実施形態４に係るロジックアナライザの動作について説明する。まず、周期部抽出回路４１２は、ユーザからＳ４５として与えられる周期部抽出情報に基づいて、入力データパターンＳ４４から周期性判定対象部分パターンを認識する。そして、前記周期性判定対象部分パターンの開始及び終了を示す信号をＳ４６として周期性認識回路４１３及び周期性検査回路４１５に送信する。
【００８０】
図６は、本発明の実施形態４に係るロジックアナライザにおいて、周期性判定対象パターンを認識する手順の一例を示した図である。図６の例において、ユーザは周期部抽出情報Ｓ４５として、周期性判定対象開始制御パターン“ＡＡ００”とし、それに続く周期性判定対象部分パターンの長さＬを“２”と指定する。そして、周期部抽出回路４１２は、その情報に基づいて、入力データパターンＳ４４に“ＡＡ００”が現れたことを認識すると、周期部認識回路４１３に周期性判定対象部分パターンの開始を示す信号Ｓ４６を送信する。
【００８１】
次に、長さＬで指定された２個分のデータをＳ４４を通じて前記周期性認識回路４１３に送信した後で、周期性判定対象部分パターンの終了を示す信号Ｓ４６を周期部認識回路４１３へ送信する。
【００８２】
これにより、周期性認識回路４１３は、“ＡＡ００”に続く２個分のデータ“３３１１”“３Ａ５Ａ”を周期性判定対象部分パターンとして認識する。このような処理を入力データパターンＳ４４に“ＡＡ００”が現れるごとに繰り返すことで、周期性認識回路４１３は、“３３１１”“３Ａ５Ａ”“４４ＦＦ”“３３１１”“３Ａ５Ａ”“４４ＦＦ”という周期性判定対象パターンを得ることになり、この周期性判定対象パターンから時間的周期部分を検出する。この場合、“３３１１”“３Ａ５Ａ”“４４ＦＦ“を時間的周期部分として認識する。
【００８３】
その後、周期性検査回路４１５では、周期性判定対象部分パターンの開始及び終了を伝える信号Ｓ４６に従って入力データパターンＳ４４から期待値比較を行う対象を限定して、そのパターンが検出された時間的周期性を満たしている（“３３１１”“３Ａ５Ａ”“４４ＦＦ“の繰り返しになっている）かどうかの検査を行う。
【００８４】
図７は、本発明の実施形態４において、周期性判定対象パターンを認識する手順の別の例を示した図である。図７の例において、ユーザは周期部抽出情報Ｓ４５として、周期性判定対象開始制御パターン“ＡＡ００”と周期性判定対象終了制御パターン“ＢＢ００”を指定する。
【００８５】
そして、周期部抽出回路４１２は、その情報に基づいて、入力データパターンＳ４４に“ＡＡ００”が現れたことを認識すると、周期部認識回路４１３に周期性判定対象部分パターンの開始を示す信号Ｓ４６を送信する。ここで、入力データパターンＳ４４に“ＢＢ００”が現れたことを認識すると、周期性判定対象部分パターンの終了を示す信号Ｓ４６を周期部認識回路４１３へ送信する。
【００８６】
周期性認識回路４１３は、Ｓ４６として周期性判定対象部分パターンの開始を示す信号が送られた後から周期性判定対象部分パターンの終了を示す信号が送られるまでのデータパターンを周期性判定対象部分パターンとして認識する。
【００８７】
具体的に、図７の例において、周期性認識回路４１３は、入力データパターンＳ４４として“ＡＡ００”と“ＢＢ００”の間に送信された“３３１１”“３Ａ５Ａ”を周期性判定対象部分パターンとして認識する。このような処理を入力データパターンＳ４４に“ＡＡ００”が現れるごとに繰り返すことで、周期性認識回路４１３は、“３３１１”“３Ａ５Ａ”“４４ＦＦ”“３３１１”“３Ａ５Ａ”“４４ＦＦ”という周期性判定対象パターンを得ることになり、この周期性判定対象パターンから時間的周期部分を検出する。この場合、“３３１１”“３Ａ５Ａ”“４４ＦＦ“を時間的周期部分として認識する。
【００８８】
その後、周期性検査回路４１５では、周期性判定対象部分パターンの開始及び終了を伝える信号Ｓ４６に従って入力データパターンＳ４４から期待値比較を行う対象を限定して、そのパターンが検出された時間的周期性を満たしている（“３３１１”“３Ａ５Ａ”“４４ＦＦ“の繰り返しになっている）かどうかの検査を行う。
【００８９】
なお、前記の例では周期性判定対象開始制御パターンと周期性判定対象終了制御パターンは別の値であるが、同じ値としてもよい。
【００９０】
従って、本発明の実施形態４に係るロジックアナライザによれば、時間的周期部分の認識及び時間的周期部分の認識後の期待値比較を行う対象（周期性判定対象パターン）を所定のパターンやサンプル数により限定することで、複数のマスタがバスを共有する場合において、特定のマスタから送信されるデータのみの期待値エラーを検出することが可能になる。
【００９１】
＜実施形態５＞
図８は、本発明の実施形態５におけるロジックアナライザの構成を示すブロック図である。ここで、８０１は送信装置、８０２は受信装置、８０３はプローブ、８１１はサンプリング回路、Ｓ８０１はバス、Ｓ８０２は観測データ信号、Ｓ８０３はサンプリング信号、Ｓ８０４は入力データパターン、Ｓ８０８は期待値データの繰り返し、Ｓ８１１はトリガ信号であり、これらの構成は上述した実施形態１と同様である。
【００９２】
前記実施形態１との違いは、周期性認識回路を削除し、周期性記憶回路８１２に、時間的周期部分の開始を指定する信号Ｓ８０５、時間的周期部分のビット長Ｓ８０６、時間的周期部分が現れる間隔Ｓ８０７を入力するようにし、周期性記憶回路８１２が周期性検査回路８１３に期待値比較の開始及び終了を伝える信号Ｓ８０９、期待値比較時のビットマスクＳ８１０を送信するようにした点、周期性検査回路８１３が入力データパターンＳ８０４及び期待値データパターンＳ８０８にビットマスクＳ８１０をかけて、周期性記憶回路８１２から送信される期待値比較の開始及び終了を伝える信号Ｓ８０９に基づいて期待値比較を行うようにした点である。
【００９３】
次に、本発明の実施形態５に係るロジックアナライザの動作について説明する。まず、周期性記憶回路８１２は、入力データパターンＳ８０４において、時間的周期部分の開始を示す所定の信号Ｓ８０５を受け取ると、そこから始まるユーザが指定するビット長Ｓ８０６のデータパターンを時間的周期部分（期待値データ）として認識して記憶する。
【００９４】
そして、前記時間的周期部分の開始を指定する信号Ｓ８０５を受けた後、ユーザが指定する間隔Ｓ８０７ごとに期待値比較の開始を指定する信号Ｓ８０９を周期性検査回路８１３に送信する。また、周期性検査回路８１３が期待値比較を行うためのビットマスクＳ８１０を周期性検査回路８１３に送信する。
【００９５】
周期性検査回路８１３は、時間的周期性検査部分の開始を示す信号Ｓ８０９を受けると、入力データパターンＳ８０４とビットマスクＳ８１０の論理積を取ったデータとが、前記周期性記憶回路８１２に記憶されている時間的周期部分のデータパターン（期待値データ）Ｓ８０８と一致するかどうかの検査を行い、時間的周期性検査部分の終了を示す信号Ｓ８０９を受けると、期待値比較を一旦停止する。そして、時間的周期性検査部分の開始を示す信号Ｓ８０９を受けてから時間的周期性検査部分の終了を示す信号Ｓ８０９を受けるまでの間、入力データパターンＳ８０４とビットマスクＳ８１０の論理積を取ったデータが期待値データＳ８０８と一致するかどうかの検査を繰り返し行う。
【００９６】
図９は、本発明の実施形態５において、時間的周期部分のデータを記憶する手順の一例を示した図である。図９の例において、ユーザは、時間的周期部分のビット長３６ビットと、時間的周期部分が現れる間隔８０ビットとを指定する。そして、入力データパターンＳ８０４が“ＡＡ００”になる前に時間的周期部分の開始を指定する所定の信号Ｓ８０５を受けたとすると、その後３６ビット分のデータパターンを周期性記憶回路８１２が記憶する。
【００９７】
また、時間的周期部分の開始を指定する所定の信号Ｓ８０５を受けた後、周期部分が現れる間隔８０ビットごとに、時間的周期性検査部分の開始を示す信号Ｓ８０９を周期性検査回路８１３に送信する。
【００９８】
また、周期性記憶回路８１３は、期待値比較を行うためのビットマスクＳ８１０を送信する。具体的には、図９の例において、Ｓ８０８に“ＡＡ００”を送信すると同時にＳ８１０には“ＦＦＦＦ”を、Ｓ８０８に“ＢＢ５５”を送信すると同時にＳ８１０には“ＦＦＦＦ”を、Ｓ８０８に“４”を送信すると同時にＳ８１０には“Ｆ０００”を送信する。
【００９９】
周期性検査回路８１３は、前記ビットマスクＳ８１０と入力データパターンＳ８０４の論理積をとったものと、前記ビットマスクＳ８１０と期待値データＳ８０８の論理積をとったものとの比較を行い、この比較の結果不一致を検出すれば、期待値エラーとしてトリガ信号Ｓ８１１を送信する。
【０１００】
従って、本発明の実施形態５に係るロジックアナライザによれば、入力データパターンが特定のフォーマットを持っており、その中の一部のデータパターンが時間的周期性を満たしているかどうかの検査を行うことが可能になる。
【産業上の利用可能性】
【０１０１】
以上説明したように、本発明にかかるデジタル信号期待値エラー検出装置及び検出回路は、期待値データパターンをユーザが与えることなく入力データの検査を行う手段を備え、入力データパターンの時間的周期部分の具体的な値が不明なために期待値データパターンをあらかじめ与えることができない場合にも検査を行うことが可能であることから、きわめて有用である。
【０１０２】
さらに、ＬＳＩ内部のバス観測機能として用いれば、ロジックアナライザでは観測できないＬＳＩ内部の信号でも同様に周期性を満たさなくなる時点の検出を行うことが可能であり、ＬＳＩの機能動作におけるデバッグ効率を改善する手段としても応用することが可能である。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施形態１におけるロジックアナライザの構成を示すブロック図である。
【図２】本発明の実施形態２におけるロジックアナライザの構成を示すブロック図である。
【図３】本発明の実施形態３におけるロジックアナライザの構成を示すブロック図である。
【図４】本発明の実施形態４におけるロジックアナライザの構成を示すブロック図である。
【図５】本発明の実施形態１において入力データパターンの時間的周期部分を認識する手順の一例を示した図である。
【図６】本発明の実施形態４において周期性判定対象パターンを認識する手順の一例を示した図である。
【図７】本発明の実施形態４において周期性判定対象パターンを認識する手順の別の例を示した図である。
【図８】本発明の実施形態５におけるロジックアナライザのブロック図である。
【図９】本発明の実施形態５において時間的周期部分のデータを記憶する手順の一例を示した図である。
【図１０】従来のロジックアナライザの構成を示すブロック図である。
【符号の説明】
【０１０４】
１０１  送信装置
１０２  受信装置
１０３  プローブ
１１１  サンプリング回路
１１２  周期性認識回路
１１３  周期性記憶回路
１１４  周期性検査回路
【図１】
2006047076.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006047076.tif 000008
【図７】
2006047076.tif 000009
【図８】
2006047076.tif 000010
【図９】
2006047076.tif 000011
【図１０】
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