(57)【要約】【課題】  ダイシング時にスクライブライン領域に生じる層間絶縁膜のチッピングや剥離を防止し、これに起因する半導体装置へのダメージや汚染による歩留まり低下を防止し、更には半導体素子の層間絶縁膜の露出を防止し、露出部からの水分の侵入を抑制して、信頼性の低下を防止する技術を提供することである。【解決手段】  複数の半導体素子が構成された半導体素子集合体において、  前記半導体素子に設けられている基板上の層間絶縁膜が、半導体素子と隣接半導体素子との間のダイシング部においては除去されてなり、  前記除去により露出した基板面および層間絶縁膜の端面がパッシベーション膜で覆われてなる半導体素子集合体。【選択図】    図１
2006269837.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子が構成されてなる半導体素子集合体において、
前記半導体素子に設けられている基板上の層間絶縁膜が、半導体素子と隣接半導体素子との間のダイシング部においては除去されてなり、
前記除去により露出した基板面および層間絶縁膜の端面がパッシベーション膜で覆われてなる
ことを特徴とする半導体素子集合体。
【請求項２】
パッシベーション膜が低透湿性材料のもので構成されてなることを特徴とする請求項１の半導体素子集合体。
【請求項３】
パッシベーション膜がＳｉＯ，ＳｉＮ，ＳｉＣ及びＳｉＣＮの群の中から選ばれる少なくとも一種で構成されてなることを特徴とする請求項１又は請求項２の半導体素子集合体。
【請求項４】
基板に複数個の半導体素子の素子領域部を設ける素子領域形成工程と、
前記素子領域形成工程後に配線膜を設ける配線膜形成工程と、
前記素子領域形成工程後に層間絶縁膜を設ける層間絶縁膜形成工程と、
前記層間絶縁膜形成工程後に素子領域部と素子領域部との間のダイシング部における層間絶縁膜を除去する層間絶縁膜除去工程と、
前記層間絶縁膜除去工程後にパッシベーション膜を設けるパッシベーション膜形成工程と、
前記パッシベーション膜形成工程後に層間絶縁膜が除去されているダイシング部においてダイシングするダイシング工程
とを具備することを特徴とする半導体素子の製造方法。
【請求項５】
パッシベーション膜が低透湿性材料のもので構成されてなることを特徴とする請求項４の半導体素子の製造方法。
【請求項６】
パッシベーション膜がＳｉＯ，ＳｉＮ，ＳｉＣ及びＳｉＣＮの群の中から選ばれる少なくとも一種で構成されてなることを特徴とする請求項４又は請求項５の半導体素子の製造方法。
【請求項７】
請求項４〜請求項６いずれかの半導体素子の製造方法によって製造されてなる半導体素子であって、
該半導体素子は、
半導体素子に設けられている層間絶縁膜が、半導体素子の端縁部においては除去されてなり、
前記除去により露出した基板表面および層間絶縁膜の端面がパッシベーション膜で覆われてなる
ことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関する。
【背景技術】
【０００２】
半導体ウェハ（半導体素子集合体）におけるスクライブラインは、切断後にあっては、半導体チップの端部となる。ところで、ダイシングや樹脂モールド等の工程において、チッピングや絶縁膜剥離を生じさせないことは重要な要素の一つである。
【０００３】
さて、半導体素子における層間絶縁膜やパッシベーション膜は、例えばＣＶＤ（化学気相成長法）により形成されるｐ−ＳｉＯ，ｐ−ＳｉＮ，ｐ−ＳｉＣ，ｐ−ＳｉＣＮ等の膜で構成されている。そして、これ等の膜は、半導体素子集合体のスクライブライン部では、半導体素子製造プロセス上、積層された構造を保ったままとなっていることが多い。尚、これらの膜は、それ自身の強度は高く、又、積層構造における膜間の密着力も高い。この為、ダイヤモンドブレードを用いたダイシングの際に生じるチッピングや膜剥離は殆ど問題になっていない。
【０００４】
ところで、今日では、信号の処理速度を向上させる為、半導体デバイスの配線デザインルールは微細化・狭小化が非常に進んでいる。この微細化・狭小化が進むにつれて、信号遅延、特に、ＲＣ遅延が問題となって来た。そこで、この問題を解決することを目的として、配線間の層間絶縁膜を誘電率が小さな材料で構成することが提案されている。具体的には、誘電率ｋが３．５以下の低い材料で構成することが提案されている。このような低誘電率材料は、一般的には、機械的強度が脆弱なポーラス構造であったり、又、膜間の密着力が小さな場合が多い。従って、このような特徴の層間絶縁膜がスクライブライン領域においても積層された構造の半導体素子集合体に対してダイシングを行った場合、層間絶縁膜に大規模なチッピングや膜剥離が生じ、半導体素子へのダメージや汚染による歩留まり低下を招くことになる。この為、スクライブライン領域における脆弱な層間絶縁膜のチッピングを抑制することが必要である。
【０００５】
このような観点から、半導体基板上に設けられた素子領域と、この素子領域の周囲に設けられたスクライブ領域と、これら素子領域とスクライブ領域に順次設けられた層間絶縁膜とパッシベーション膜とを有する半導体装置において、前記素子領域に隣接する前記スクライブ領域の端部に前記パッシベーション膜を貫通し底面が少くとも前記層間絶縁膜内に達する溝を設けたことを特徴とする半導体装置が提案（特開平６−７７３１５号）されている。すなわち、図３に示される如く、パッシベーション膜を貫通して層間絶縁膜に達する溝を設ける技術が提案されている。尚、図３中、２１はＳｉ基板、２２はフィールド酸化膜、２３は第１の層間絶縁膜、２４は第２の層間絶縁膜、２５は第３の層間絶縁膜、２６は第３の金属配線膜、２７はパッシベーション膜であり、２８はスクライブライン領域において形成された溝である。
【特許文献１】特開平６−７７３１５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
さて、前記提案の技術は、脆弱な層間絶縁膜をダイシング前に素子領域とスクライブライン領域との間において分離しているので、ダイシングによりスクライブライン領域に生じたクラック等は素子領域に伝播し難いものとなっている。
【０００７】
しかしながら、スクライブライン領域には層間絶縁膜が残されている為、ダイシングにより層間絶縁膜の切削屑が発生し、これに起因した汚染の問題は残されたままである。
【０００８】
しかも、層間絶縁膜を除去した部位では、層間絶縁膜が表面に露出した構造となっている。この為、ポーラスな構造を持っている層間絶縁膜の端面から水分などが侵入し、半導体素子の信頼性低下を招くと言う問題も有る。
【０００９】
従って、本発明が解決しようとする課題は、ダイシング時にスクライブライン領域に生じる層間絶縁膜のチッピングや剥離を防止し、これに起因する半導体素子へのダメージや汚染による歩留まり低下を防止し、更には半導体素子の層間絶縁膜の露出を防止し、露出部からの水分の侵入を抑制して、信頼性の低下を防止する技術を提供することである。
【課題を解決するための手段】
【００１０】
前記の課題は、複数の半導体素子が構成されてなる半導体素子集合体において、
前記半導体素子に設けられている基板上の層間絶縁膜が、半導体素子と隣接半導体素子との間のダイシング部においては除去されてなり、
前記除去により露出した基板面および層間絶縁膜の端面がパッシベーション膜で覆われてなる
ことを特徴とする半導体素子集合体によって解決される。
【００１１】
又、基板に複数個の半導体素子の素子領域部を設ける素子領域形成工程と、
前記素子領域形成工程後に配線膜を設ける配線膜形成工程と、
前記素子領域形成工程後に層間絶縁膜を設ける層間絶縁膜形成工程と、
前記層間絶縁膜形成工程後に素子領域部と素子領域部との間のダイシング部における層間絶縁膜を除去する層間絶縁膜除去工程と、
前記層間絶縁膜除去工程後にパッシベーション膜を設けるパッシベーション膜形成工程と、
前記パッシベーション膜形成工程後に層間絶縁膜が除去されているダイシング部においてダイシングするダイシング工程
とを具備することを特徴とする半導体素子の製造方法によって解決される。
【００１２】
又、上記の半導体素子の製造方法によって製造されてなる半導体素子であって、
該半導体素子は、
半導体素子に設けられている層間絶縁膜が、半導体素子の端縁部においては除去されてなり、
前記除去により露出した基板表面および層間絶縁膜の端面がパッシベーション膜で覆われてなる
ことを特徴とする半導体素子によって解決される。
【００１３】
上記の本発明において、パッシベーション膜は、例えばＳｉＯ，ＳｉＮ，ＳｉＣやＳｉＣＮと言った低透湿性材料のもので構成される。
【発明の効果】
【００１４】
本発明によれば、ダイシング後のチップ側面に層間絶縁膜が露出せず、透湿性の低いパッシベーション膜に被覆された構造となる。従って、チップ側面から素子領域への水分の浸透が効果的に防止される。
【発明を実施するための最良の形態】
【００１５】
図１及び図２は本発明の一実施形態を示すもので、図１はダイシング前段階でのスクライブライン領域近傍での断面説明図、図２はダイシング後段階での断面説明図である。
【００１６】
各図中、１はＳｉ基板、２は不純物拡散などにより形成された素子領域、３はバリア膜、４はポーラス構造の層間絶縁膜、５はキャップ膜、６はバリア膜、７はポーラス構造の層間絶縁膜、８はキャップ膜、９はバリア膜、１０はポーラス構造の層間絶縁膜、１１はキャップ膜、１２はバリア膜、１３はパッシベーション膜、１４はボンディングパッド等を構成する金属配線膜、１５はＳｉＯ，ＳｉＮ，ＳｉＣやＳｉＣＮ等の低透湿性材料で構成されてなるパッシベーション膜であり、これ等は順に積層されている。
【００１７】
尚、上記１〜１５の符号で示される如きのダマシン配線膜構造の構成は従来からも知られているので、詳細な説明は省略される。
【００１８】
本発明にあっては、図１に示される通り、ダイシング前の段階において、スクライブライン領域全域に亘って、バリア膜３、層間絶縁膜４、キャップ膜５、バリア膜６、層間絶縁膜７、キャップ膜８、バリア膜９、層間絶縁膜１０、キャップ膜１１、バリア膜１２の全てが除去されているのが一つの特徴である。すなわち、前記配線膜や絶縁膜が構成された後、これ等の各部がスクライブライン領域においては除去される。
【００１９】
そして、この後、図１に示される通り、ＳｉＯ，ＳｉＮ，ＳｉＣやＳｉＣＮ等の低透湿性材料でパッシベーション膜１５が設けられる。
【００２０】
そして、この後、図２に示される通り、分割される。
【００２１】
この分割時において、チップ側面から素子領域部（層間絶縁膜端部）までの距離Ｌによって、層間絶縁膜のチッピング現象発生率を調べると、Ｌ≧４μｍの場合には、殆ど、チッピングが起きなかった。尚、より望ましくはＬとして５μｍ、更に望ましくはＬとして２０μｍの余裕を持ってダイシングすれば良いことが判った。
【００２２】
そして、上記のようにして半導体素子が構成されると、ダイシングを実施した後のチップ断面に多層配線層を形成している層間絶縁膜等が露出せず、配線層を含む素子領域全体が透湿性の低いパッシベーション膜に被覆された形態となっている。この結果、ダイシング時における層間絶縁膜のチッピングや剥離現象が効果的に抑制されると共に、チップ側面から内部への水分の侵入が抑制される。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態を示すもので、ダイシング前段階でのスクライブライン領域近傍での断面説明図
【図２】本発明の一実施形態を示すもので、ダイシング後段階での断面説明図
【図３】従来の半導体素子の概略断面図
【符号の説明】
【００２４】
１                  Ｓｉ基板
２                  素子領域
３，６，９，１２    バリア膜
４，７，１０        層間絶縁膜
５，８，１１        キャップ膜
１３，１５          パッシベーション膜
１４                金属配線膜
代  理  人  宇  高  克  己
【図１】
2006269837.tif 000003
【図２】
2006269837.tif 000004
【図３】
2006269837.tif 000005