(57)【要約】【課題】  実装不良の発生を抑制可能な表面実装型電子部品を提供すること。【解決手段】  そのような表面実装型電子部品の一つであるチップインダクタＬ１は、直方体の形状をなす積層体１と、積層体１に形成される外部電極３，５とを備え、一対の外部電極３，５はそれぞれ、積層体１の互いに対向する一対の第１の側面２０ａ，２０ｂの一方に形成される第１の電極部分３ａ，５ａと、一対の第１の側面２０ａ，２０ｂそれぞれに隣り合い互いに対向する一対の第２の側面２０ｅ及び第４の側面２０ｆそれぞれに形成される第２の電極部分３ｃ，５ｃ，及び第２の電極部分３ｂ，５ｂとを有しており、それらを繋ぐ角部の厚みＲが、第２の電極部分３ｃ，５ｃ，及び第２の電極部分３ｂ，５ｂの厚みＨの７０％以上である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
直方体の形状をなす素体と、前記素体に形成される少なくとも一対の外部電極とを備える表面実装型電子部品であって、
前記一対の外部電極はそれぞれ、前記素体の互いに対向する一対の第１面のそれぞれに形成される第１電極部分と、前記一対の第１面それぞれに隣り合い互いに対向する一対の第２面それぞれに形成される第２電極部分とを有しており、
前記第１電極部分と前記第２電極部分とを繋ぐ角部の厚みが、前記第２電極部分の厚みの７０％以上であることを特徴とする表面実装型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面実装型電子部品に関する。
【背景技術】
【０００２】
バリスタ、コンデンサ、インダクタといった、実装基板に表面実装されて用いられる表面実装型電子部品（アレイタイプを含む）の一つとして、下記特許文献１に記載されているような積層インダクタがある。下記特許文献１に記載の積層インダクタは、電気絶縁層と導体パターンが交互に積層され、各導体パターンの端部が順次接続されて電気絶縁層体中に積層方向に重畳したコイルが形成されると共に、当該コイルの始端及び終端が引き出されてチップ両端の端子電極に接続されており、端子電極が、チップ側面を除き、コイルが接続されるチップ端面とチップ下面、あるいはチップ端面とチップ上下面に形成されている。
【特許文献１】特開２００１−１５５９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１に記載されているディップといった手法によって端子電極を形成すると、特に表面実装型部品が小型化した場合に不具合が生じる。表面実装型電子部品を小型化すると発生する不具合事象について図９を参照しながら説明する。図９に例示する表面実装型電子部品１０１は、例えば、リフロー半田付け工程を経て、両端部の端子電極１０２がそれぞれ実装基板のパッド１０７上に半田付けされて表面実装される。小型化された表面実装型電子部品１０１は、質量が小さいため、リフロー半田付け工程において、溶融した半田上で動きやすい。このため、図９の（ａ）に示すように、表面実装型電子部品１０１が実装基板１０３に水平な方向に回転してしまう場合がある。また、図９の（ｂ）に示すように、表面実装型電子部品１０１が実装基板１０３上に立ち上がってしまう場合もある。特に、図９の（ｂ）の状態のまま半田１０５が硬化してしまうと、表面実装型電子部品１０１とパッド１０７との電気的な断線になってしまうので、表面実装型電子部品１０１の実装基板１０３上での機能が失われることとなる。このように、外形寸法が小さい表面実装型電子部品は、質量が小さいことに起因する実装不良が発生する恐れがあった。
【０００４】
そこで本発明では、実装不良の発生を抑制可能な表面実装型電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る表面実装型電子部品は、直方体の形状をなす素体と、素体に形成される少なくとも一対の外部電極とを備える表面実装型電子部品であって、一対の外部電極はそれぞれ、素体の互いに対向する一対の第１面のそれぞれに形成される第１電極部分と、一対の第１面それぞれに隣り合い互いに対向する一対の第２面それぞれに形成される第２電極部分とを有しており、第１電極部分と第２電極部分とを繋ぐ角部の厚みが、第２電極部分の厚みの７０％以上であることを特徴とする。
【０００６】
本発明によれば、第２電極部分の厚みに対して角部の厚みが７０％以上となるように形成されているので、第２電極部分と角部の厚みの差が小さくなる。従って、第２電極部分から第１電極部分に至る曲率半径を有意に小さくすることができ、この表面実装型電子部品を実装した場合の安定性が増す。
【発明の効果】
【０００７】
本発明によれば、この表面実装型電子部品を実装基板に実装した場合の安定性が増すので、表面実装型電子部品が水平方向に回転したり立ち上がったりといった挙動が抑えられ、実装不良の発生を抑制できる。
【発明を実施するための最良の形態】
【０００８】
本発明の知見は、例示のみのために示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解することができる。引き続いて、添付図面を参照しながら本発明の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付して、重複する説明を省略する。
【０００９】
この実施形態においては、表面実装型電子部品としてチップインダクタを例にとって説明する。図１は、本実施形態のチップインダクタＬ１を示した斜視図である。図２は、チップインダクタＬ１の断面構成を説明するための図である。
【００１０】
図１に示すように、チップインダクタＬ１は、直方体形状の積層体１（素体）と、一対の端子電極（外部電極）３，５とを備えている。図２に示すように、積層体１は、コイル部１０と、外装部２０とを有している。
【００１１】
外装部２０は、２つの第１の側面２０ａ，２０ｂ（第１面）と、２つの第３の側面２０ｃ，２０ｄと、第２の側面２０ｅ（第２面）及び第４の側面２０ｆ（第２面）と、を有している。第１の側面２０ａ，２０ｂ同士は、Ｘ軸方向で見て互いに対向するように位置している。第３の側面２０ｃ，２０ｄ同士は、Ｙ軸方向で見て互いに対向するように位置している。第２の側面２０ｅと第４の側面２０ｆとは、Ｚ軸方向で見て互いに対向するように位置している。したがって、第１の側面２０ａ，２０ｂ同士は互いに隣り合わず、また、第３の側面２０ｃ，２０ｄ同士も互いに隣り合わない。第２の側面２０ｅと第４の側面２０ｆとも、互いに隣り合わない。第１の側面２０ａ，２０ｂと第２の側面２０ｅとは互いに隣り合い、第１の側面２０ａ，２０ｂと第４の側面２０ｆとも互いに隣り合う。
【００１２】
第１の側面２０ａ，２０ｂ、第２の側面２０ｅ及び第４の側面２０ｆは、コイル部１０の軸心方向と平行である。第３の側面２０ｃ，２０ｄは、コイル部１０の軸心方向に交差している（例えば、直交している）。コイル部１０によって生じる磁界の磁力線に着目すれば、磁力線が軸心に沿って形成される部分があることから、第３の側面２０ｃ，２０ｄは磁力線方向に交差している。第２の側面２０ｅは、チップインダクタＬ１が回路基板（図示せず）に実装されたときに、当該回路基板に対向する面（実装面）である。尚、図３に示すように、積層体１におけるコイル部の軸心を第１の側面２０ａ，２０ｂに沿って９０°回転させたコイル部１１を用いてもよい。
【００１３】
図１及び図２に示すように、各端子電極３，５は、互いに電気的に連続する第１の電極部分３ａ，５ａ（第１電極部分）と、第２の電極部分３ｂ，５ｂ（第２電極部分）と、第２の電極部分３ｃ，５ｃ（第２電極部分）と、を含んでいる。
【００１４】
第１の電極部分３ａ，５ａは、第１の側面２０ａ，２０ｂ上にそれぞれ形成されている。第１の電極部分３ａ，５ａは、第１の側面２０ａ，２０ｂの全域を覆うように形成されている。
【００１５】
第２の電極部分３ｂ，５ｂは、第２の側面２０ｅの一部に形成されている。より具体的には、第２の電極部分３ｂ，５ｂは、第２の側面２０ｅ上で第１の側面２０ａ，２０ｂとの稜に沿ってそれぞれ形成されている。第２の電極部分３ｂ，５ｂ同士は、互いに所定の間隔を有し、電気的に絶縁されている。
【００１６】
第２の電極部分３ｃ，５ｃは、第４の側面２０ｆの一部に形成されている。より具体的には、第２の電極部分３ｃ，５ｃは、第４の側面２０ｆ上で第１の側面２０ａ，２０ｂとの稜に沿ってそれぞれ形成されている。第２の電極部分３ｃ，５ｃ同士は、互いに所定の間隔を有し、電気的に絶縁されている。
【００１７】
コイル部１０の端部は、第１の側面２０ａ，２０ｂに向かって伸びると共に第１の側面２０ａ，２０ｂに形成された第１の電極部分３ａ，５ａに接続することにより、対応する端子電極３，５に電気的に接続している。
【００１８】
図２において、Ｒは、第１の電極部分３ａ，５ａと第２の電極部分３ｂ，５ｂとを繋ぐ角部、第１の電極部分３ａ，５ａと第２の電極部分３ｃ，５ｃとを繋ぐ角部それぞれの厚みを指している。また、図２において、Ｈは、第２の電極部分３ｂ，５ｂ及び第２の電極部分３ｃ，５ｃそれぞれの厚みを指している。
【００１９】
引き続いて、端子電極３，５を形成する方法について説明する。図４は、本実施形態の端子電極形成方法の手順を説明するための図である。図５〜７は、積層体１及び塗布ベッド６について、塗布ベッド６に形成されている溝６１を見通す方向から見た図であって、端子電極形成方法の各手順の状態を示す図である。図４に示した流れに沿って、適宜図５〜７を参照しながら説明する。
【００２０】
塗布ベッド６の溝６１に導体ペーストＰを満たす（図４の工程Ｓ０１、図５の（Ａ））。図５の（Ａ）に示すように、導体ペーストＰは溝６１内に満たされると共に、塗布ベッド６の主面６２よりも盛り上がる程度に充填されている。
【００２１】
続いて、ブレードＢで溝６１内の導体ペーストをかきだす（図４の工程Ｓ０２、図５の（Ｂ））。図５の（Ｂ）に示すように、ブレードＢは溝６１内に入り込むような凸形状となっており、溝６１内に入り込む部分のブレードＢと溝６１との間には隙間が生じるようになっている。従って、図５の（Ｃ）に示すように、溝６１の側壁６１ａ、６１ｂ、及び底面６１ｃに沿って導体ペーストＰが残留し、残余が取り除かれる。
【００２２】
続いて、積層体１を溝６１に対向する位置であって、積層体１の先端が溝６１内に挿入される位置に配置する（図４の工程Ｓ０３、図５の（Ｄ））。積層体１が溝６１に入り込む長さが、後の工程で形成される電極部分の長さになる。積層体１は、保持板７０に設けられた粘着テープ７１に貼り付けられて保持されている。粘着テープ７１として熱剥離シートを用いてもよい。
【００２３】
続いて、積層体１が溝６１の中心付近に位置するように保持板７０と塗布ベッド６とを相対的に移動させる（図６の（Ａ））。その位置から、積層体１の先端が溝６１の底面６１ｃに当接するように、保持板７０と塗布ベッド６とを近づける（図６の（Ｂ））。積層体１の先端が溝６１の底面６１ｃに当接すると、第１の電極部分３ａが形成される（図４の工程Ｓ０４）。
【００２４】
続いて、保持板７０と塗布ベッド６とを遠ざける（図６の（Ｃ））。図６の（Ｃ）の状態から、積層体１の第２の側面２０ｅが溝６１の側壁６１ａに近づくように保持板７０と塗布ベッド６とを相対的に移動させる（図４の工程Ｓ０５、図６の（Ｄ））。このように保持板７０と塗布ベッド６とを相対的に移動させると、積層体１の第２の側面２０ｅが溝６１の側壁６１ａに当接する（図６の（Ｄ））。
【００２５】
更に保持板７０と塗布ベッド６とを相対的に移動させると、図６の（Ｅ）に示すように積層体１が溝６１に引っかかった状態になるので、積層体１が傾いた状態になる。このようにすることにより、溝６１に沿って複数の積層体１を並べて作業する場合にも、各積層体１を的確に溝６１の側壁６１ａに当接させることができる。
【００２６】
図６の（Ｄ）及び（Ｅ）の状態にすることにより、積層体１の第２の側面２０ｅに第２の電極部分３ｂが形成される。
【００２７】
続いて、積層体１の第４の側面２０ｆが溝６１の側壁６１ｂに近づくように保持板７０と塗布ベッド６とを相対的に移動させる（図４の工程Ｓ０６、図７の（Ａ））。このように保持板７０と塗布ベッド６とを相対的に移動させると、積層体１の第４の側面２０ｆが溝６１の側壁６１ｂに当接する（図７の（Ａ））。
【００２８】
更に保持板７０と塗布ベッド６とを相対的に移動させると、図７の（Ｂ）に示すように積層体１が溝６１に引っかかった状態になるので、積層体１が傾いた状態になる。
【００２９】
図７の（Ａ）及び（Ｂ）の状態にすることで、積層体１の第４の側面２０ｆに第２の電極部分３ｃが形成される。
【００３０】
続いて、保持板７０と塗布ベッド６とを遠ざけて、積層体１を乾燥させると、第１の電極部部分３ａと、第２の電極部分３ｂと、第２の電極部分３ｃとが繋がれた端子電極３が形成される。その後同様に端子電極５を形成し、６４０〜７６０℃にて焼成後にＮｉとＳｎの電気めっきを行い、端子電極３，５は完成する。本実施形態では、第２の電極部分３ｂ，３ｃを形成した後に、積層体１を乾燥しているが、第１の電極部分３ａを形成した後であって第２の電極部分３ｂ，３ｃを形成する前に乾燥させてもよい。このようにすると、第１の電極部分３ａの流動性を低下させてから第２の電極部分３ｂ，３ｃを形成するので、第１の電極部分３ａと第２の電極部分３ｂ，３ｃとが繋がる角部の電極厚を、さらに厚く制御できる。また、端子電極３の形成後に６４０〜７６０℃にて焼成した後、端子電極５を形成して、再度６４０〜７６０℃にて焼成を行ってもなんら構わない。
【００３１】
端子電極３，５の形成後、ブレードＢ２で溝６１内の導体ペーストをかきだす（図４の工程Ｓ０７、図７の（Ｄ））。図７の（Ｃ）に示すように、ブレードＢ２は溝６１内に入り込むような凸形状となっている。図５の（Ｂ）に示したブレードＢとの相違点は、溝６１内に入り込む部分のブレードＢ２と溝６１との間に隙間が生じないように形成されている点である。従って、図７の（Ｄ）に示すように、溝６１内の導体ペーストは全てかきだされている。
【００３２】
引き続いて、本実施形態の作用及び効果について説明する。この説明のために、Ｈ（図２参照）に対するＲ（図２参照）の割合が、約９０％であるチップインダクタをロットＡ、約８０％であるチップインダクタをロットＢ、約７０％であるチップインダクタをロットＣ、約６０％であるチップインダクタをロットＤとし、比較例と実装状態を比較した。比較例には図９に示した従来品を用いた。
【００３３】
より具体的に説明すると、ロットＡ〜Ｄ及び比較例は、１基板に１２００個の素子を実装できる試験用のプリント基板を１０基板ずつ準備し、その１０基板それぞれに１２００個のチップインダクタを実装した。その際、パッドに対してチップインダクタを若干ずらして実装することでシフティング（水平方向の回転）が顕著に再現できるようにした。また、リフロー条件としてピーク温度２５０℃／１０秒に設定したＮ２リフロー炉にて実装を行った。使用はんだは、Ｓｎ−Ａｇ−Ｃｕ系のＰｂフリーはんだである。尚、外観検査は、シフティングとチップ立ちに関して全数検査を行った。この結果を図８に示す。
【００３４】
図８に示した結果によれば、比較例に対してロットＡ〜Ｄは、シフティングにおいてもチップ立ちにおいても有意に改善されている。特にチップ立ちに関してはその改善が著しく、ロットＡ〜Ｃについてはチップ立ちが確認できなかった。従って、上述した本実施形態のチップインダクタは、シフティング及びチップ立ち減少の抑制が可能であり、特にチップ立ちにおいてその抑制効果が顕著である。また、本実施形態によるチップインダクタの製造方法を採用すると、端子電極３，５の第２の電極部分３ｃ，５ｃと、第２の電極部分３ｂ，５ｂとにおける厚みＨを十分に厚く（例えば１５μｍ）形成できるので、はんだ喰われの抑制に対しても効果がある。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係るチップインダクタを示す斜視図である。
【図２】本発明の実施形態に係るチップインダクタを示す断面図である。
【図３】図２の変形例を示す断面図である。
【図４】本実施形態におけるチップインダクタの端子電極形成方法を示す図である。
【図５】本実施形態におけるチップインダクタの端子電極形成方法を説明するための図である。
【図６】本実施形態におけるチップインダクタの端子電極形成方法を説明するための図である。
【図７】本実施形態におけるチップインダクタの端子電極形成方法を説明するための図である。
【図８】本実施形態の効果を説明するための比較図である。
【図９】従来例を説明するための図である。
【符号の説明】
【００３６】
Ｌ１…チップインダクタ、１…積層体、３，５…端子電極、３ａ，５ａ…第１の電極部分、３ｂ，５ｂ…第２の電極部分、３ｃ，５ｃ…第２の電極部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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