(57)【要約】  【課題】  半導体装置の接続ストレスを低減させ、接続部の変形を抑制し、それに伴い、半導体装置の構造設計自由度の向上を可能とすることを目的とする。  【解決手段】  接続電極５より内部に１または複数の補強用ビア７や補強用金属層を配置することで半導体素子３の実装時の荷重に対する強度が高まり、接続電極５の沈み込みが抑制されるため、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができ、プロセス設計の自由度を増加させることができる。【選択図】    図１
2006245076.tif 000002
【特許請求の範囲】
【請求項１】
基板に複数の接続端子を備える１または複数の半導体素子をフェイスダウンに搭載して成る半導体装置であって、
前記基板に、
前記接続端子と電気的に接続する前記基板の一主面上に形成される複数の接続電極と、
前記基板の他主面上に形成される複数の外部端子と、
対応する前記接続電極と前記外部端子を電気的に接続する複数の接続用ビアと、
基板内部の前記接続用ビア形成領域外の前記接続電極下部領域に形成される補強用ビアと
を有することを特徴とする半導体装置。
【請求項２】
前記補強用ビアは、前記接続電極に電気的に絶縁されて接続されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記補強用ビアは、前記接続電極に電気的に接続されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記補強用ビアは、前記基板の他主面表面まで配線されることを特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置。
【請求項５】
前記補強用ビアは、１つの前記接続電極に対して複数個形成されることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置。
【請求項６】
基板に複数の接続端子を備える１または複数の半導体素子をフェイスダウンに搭載して成る半導体装置であって、
前記基板に、
前記接続端子と電気的に接続する前記基板の一主面上に形成される複数の接続電極と、
前記基板の他主面上に形成される複数の外部端子と、
対応する前記接続電極と前記外部端子を電気的に接続する複数の接続用ビアと、
基板内部の前記接続電極下部領域に電気的に絶縁されて形成される１または複数の補強用金属層と
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩチップの集積回路部を保護し、かつ外部装置とＬＳＩチップの電気的接続を安定的に確保し、さらに高密度な実装を可能とした半導体装置に係り、特に接続端子の多い半導体素子を搭載する半導体装置に関するものである。
【背景技術】
【０００２】
近年、情報通信機器、事務用電子機器、家庭用電子機器、測定装置、組み立てロボット等の産業用電子機器、医療用電子機器、電子玩具等の分野は、小型軽量化が進み、半導体装置には実装面積の小型化が強く求められてきた。これらの要求に応えるものの一つとしてＢＧＡ（ボールグリッドアレイ）等が用いられている。一方、ＢＧＡに搭載される半導体素子は高密度化に伴い、小チップ且つ多ピン化の対応が求められている。
【０００３】
以下に従来の技術によるこれら要求への対応の一例について図８を用いて説明する。
図８は従来の半導体装置の構造を示す断面図である。
この図８に示すように、一主面に接続電極５を含む配線回路１１を備えた基板１上に、接続端子４がある半導体素子３がフェイスダウンに搭載されて前記接続電極５と前記接続端子４が電気的に接続され、前記接続電極５と電気的に接続された前記基板１内部の接続用ビア６と、前記接続用ビア６と接続される外部端子１０とで構成されることを特徴としている（例えば、特許文献１参照）。
【特許文献１】特開平７−３０２８５８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら本発明においては、図７の従来の半導体装置における電極の沈み込みを説明する図に示すように、接続電極５下側の基板内部は強度の低いガラス布積層エポキシ（ガラエポ）やアラミド不織布などの繊維強化樹脂層のみであり、半導体素子３を搭載する際の荷重により接続電極５が基板１の内部に沈み込んでしまう。それにより、接続端子４の接続高さが低くなり、さらに、半導体素子３が変形するために、半導体素子３と基板１とが接触する可能性が高まる。
【０００５】
したがって、多ピン化、狭ピッチ化の観点から接続部の増加に伴う電気的接続に必要な接続荷重の増大に対応しうる構造設計が困難となり、半導体装置の構造設計自由度が低下するという問題点があった。
【０００６】
前記課題を鑑み、本発明は半導体装置の接続ストレスを低減させ、接続部の変形を抑制し、それに伴い、半導体装置の構造設計自由度の向上を可能とすることを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の請求項１記載の半導体装置は、基板に複数の接続端子を備える１または複数の半導体素子をフェイスダウンに搭載して成る半導体装置であって、前記基板に、前記接続端子と電気的に接続する前記基板の一主面上に形成される複数の接続電極と、前記基板の他主面上に形成される複数の外部端子と、対応する前記接続電極と前記外部端子を電気的に接続する複数の接続用ビアと、基板内部の前記接続用ビア形成領域外の前記接続電極下部領域に形成される補強用ビアとを有することを特徴とする。本発明によると、接続電極下側の基板内部の強度が増し、接続電極の沈み込みが抑制され、変形の抑制により基板や半導体素子の反りが低減される。
【０００８】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記補強用ビアは、前記接続電極に電気的に絶縁されて接続されることを特徴とする。本発明によると、補強用ビアは絶縁が保たれるため、電気的に安定な状態を保ったまま、接続電極下側の基板内部の強度を増すことができ、接続電極の沈み込みが抑制され、変形の抑制により基板や半導体素子の反りが低減される。
【０００９】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記補強用ビアは、前記接続電極に電気的に接続されることを特徴とする。本発明によると、接続電極の直下に長い補強用ビアを配置するため接続電極下側の基板内部の強度が増し、接続電極の沈み込みが抑制され、変形の抑制により基板や半導体素子の反りが低減される。外部電極側に補強用ビアが到達しないため、外部電極数に制限を与えない。
【００１０】
請求項４記載の半導体装置は、請求項１または請求項２または請求項３のいずれかに記載の半導体装置において、前記補強用ビアは、前記基板の他主面表面まで配線されることを特徴とする。本発明によると、接続電極の直下に補強用ビアがあり、接続電極より内部に補強用ビアを基板厚分まで長く配置できるため接続電極下側の基板内部の強度が増し、接続電極の沈み込みが抑制され、変形の抑制により基板や半導体素子の反りが低減される。外部電極側に補強用ビアが到達しているため、実装基板への放熱性向上や接続補強のための外部電極を設けることもできる。
【００１１】
請求項５記載の半導体装置は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置において、前記補強用ビアは、１つの前記接続電極に対して複数個形成されることを特徴とする。本発明によると、接続電極より内部に複数列の補強用ビアがあるため接続電極下側の基板内部の強度が増し、接続電極の沈み込みが抑制され、変形の抑制により基板や半導体素子の反りが低減される。
【００１２】
請求項６記載の半導体装置は、基板に複数の接続端子を備える１または複数の半導体素子をフェイスダウンに搭載して成る半導体装置であって、前記基板に、前記接続端子と電気的に接続する前記基板の一主面上に形成される複数の接続電極と、前記基板の他主面上に形成される複数の外部端子と、対応する前記接続電極と前記外部端子を電気的に接続する複数の接続用ビアと、基板内部の前記接続電極下部領域に電気的に絶縁されて形成される１または複数の補強用金属層とを有することを特徴とする。本発明によると、接続電極より内部の各層に補強用プレートがあるため接続電極下側の基板内部の強度が増し、接続電極の沈み込みが抑制され、変形の抑制により基板や半導体素子の反りが低減される。補強用金属層は接続電極の列に沿うようにリング状に配置してもかまわない。
【００１３】
以上のように、半導体装置の接続ストレスを低減させ、接続部の変形を抑制し、それに伴い半導体装置の構造設計自由度の向上を可能とすることができる。
【発明の効果】
【００１４】
本発明によると、接続電極より内部に１または複数の補強用ビアや補強用金属層を配置することで半導体素子の実装時の荷重に対する強度が高まり、接続電極の沈み込みが抑制されるため、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができ、プロセス設計の自由度を増加させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態に掛かる半導体装置について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構造を示す断面図である。
【００１６】
図１に示すように、基板１の一主面に接続電極５を含む配線回路１１とレジスト８が配置されている。前記レジスト８は接続電極５以外の配線回路１１上を覆っていてもよいし、配線回路１１を露出してもよい。配線回路１１上は、レジスト８にピンホール等が発生することが懸念されない厚さ程度、具体的には、１０μｍ以上に形成することが望ましい。前記基板１上に接続端子４がある半導体素子３がフェイスダウンに搭載される。搭載方法は、ワイヤボンディング装置によって半導体素子３上のパッドに接続された接続端子４を有する半導体素子３をフェイスダウンにし、加熱しながら基板１に１接続端子４あたり２０ｇｆ以上の加圧力により押圧し、基板１の反り矯正を行いながら、半導体素子３と基板１の間に介在する熱硬化性樹脂２を上記熱により硬化して、半導体素子３と基板１を接合して接続端子４と接続電極５を電気的に接続するようにした実装方法である。このとき接続端子４の材質は金であるが、はんだ、Ｃｕ、樹脂バンプなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂２は半導体素子３を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。
【００１７】
接続端子４がある半導体素子３が前記基板１上にフェイスダウンに搭載され、前記接続電極５と前記接続端子４が電気的に接続され、基板１は、前記接続電極５および配線回路１１と電気的に接続された前記基板１内部の接続用ビア６と、前記接続用ビア６と接続され、対応する接続電極と電気的に接続する外部端子１０と、前記任意の接続電極５下側の基板１の一主面より内部に配置された電気的に絶縁の補強用ビア７とを有する。
【００１８】
この補強用ビア７を接続電極５下側に有することにより、半導体素子３搭載時の加圧による接続電極５の沈み込みを抑制することができる。
前記半導体素子３が搭載される基板１の一主面の反対の面に、前記接続用ビア６と接続される外部電極１０が配置される。外部電極１０は、はんだボール等が一般的であるが、はんだ以外の金属ボールやボール形状をとらないランドやバンプの場合もある。
【００１９】
前記基板１上の半導体素子３搭載面は、半導体素子３・接続端子４・接続電極５・配線回路１１とが覆われるようにモールド樹脂９にて封止されている。
このとき、基板１の材質は、ガラス布積層エポキシ（ガラエポ）やアラミド不織布などの繊維強化樹脂層などの繊維強化樹脂層が用いられる。また、基板１の層数は要求される配線密度によって４〜６層基板が適宜用いられる。さらに、半導体素子３の厚みは３０μｍ以上２００μｍ以下で、基板１の厚みは２６０μｍ以上３５０μｍ以下の範囲で多く用いられる。また、基板１の配線回路の厚みは５μｍ〜２０μｍ程度であり、内層の配線材料はＣｕやＣｕ−Ｎｉなど、表面の配線材料はＣｕ−Ｎｉ−Ａｕなどが用いられる。接続端子４のピッチは６０μｍ〜８０μｍである。接続端子４ピッチの傾向としては狭パッドピッチ化が進んできている。また、接続端子４の千鳥配列、格子配列（エリア配置）も用いられるようになってきている。
【００２０】
以上説明したように、上記のように構成された半導体装置では、接続電極５下側の基板１内部に補強用ビア７が配置されているため、半導体素子３を基板１に接続する際の荷重による接続電極５の沈み込みが低減される。半導体素子３の接続時に接続電極５の沈み込みが低減されることで、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができるため、半導体素子３の接合に必要なエネルギーが減少し、半導体素子３へのダメージや変形が少なくなる。これにより、低荷重で変形量の少ない接合が可能となり、半導体素子３の基板１への実装におけるプロセス設計が容易になる。また、補強用ビア７が電気的に独立し、基板１の表面に露出していないため、従来の半導体装置となんら電気特性上および外観上変わる所がない。
【００２１】
本構成から、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができるため、接続端子４の増加に伴う接合荷重の増大に対しても基板の強化および接合荷重の低減化が図られ、半導体素子の実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
（実施の形態２）
図２は、本発明の実施の形態２における半導体装置の構造を示す断面図である。
【００２２】
この実施の形態２は、前記実施の形態１の半導体装置において、補強用ビア７を接続電極４の直下に延伸し、かつ基板１の他主面側には到達していない構造を有したものである。
【００２３】
図２に示すように、基板１の一主面に接続電極５を含む配線回路１１とレジスト８が配置されている。前記レジスト８は接続電極５以外の配線回路１１上を覆っていてもよいし、配線回路１１を露出してもよい。配線回路１１上は、レジスト８にピンホール等が発生することが懸念されない厚さ程度、具体的には、１０μｍ以上に形成することが望ましい。前記基板１上に接続端子４がある半導体素子３がフェイスダウンに搭載される。搭載方法は、ワイヤボンディング装置によって半導体素子３上のパッドに接続された接続端子４を有する半導体素子３をフェイスダウンにし、加熱しながら基板１に１接続端子４あたり２０ｇｆ以上の加圧力により押圧し、基板１の反り矯正を行いながら、半導体素子３と基板１の間に介在する熱硬化性樹脂２を上記熱により硬化して、半導体素子３と基板１を接合して接続端子４と接続電極５を電気的に接続するようにした実装方法である。このとき接続端子４の材質は金であるが、はんだ、Ｃｕ、樹脂バンプなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂２は半導体素子３を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。
【００２４】
接続端子４がある半導体素子３が前記基板１上にフェイスダウンに搭載され、前記接続電極５と前記接続端子４が電気的に接続され、基板１は、前記接続電極５および配線回路１１と電気的に接続された前記基板１内部の接続用ビア６と、前記接続用ビア６と接続される外部端子１０と、前記接続電極５下側に延伸し、かつ基板１の他主面側には到達していない構造の補強用ビア７とを有する。
【００２５】
この補強用ビア７を接続電極５下側に有することにより、半導体素子３搭載時の加圧による接続電極５の沈み込みを抑制することができる。
前記半導体素子３が搭載される基板１の一主面の反対の面に、前記接続用ビア６と接続される外部電極１０が配置される。外部電極１０は、はんだボール等が一般的であるが、はんだ以外の金属ボールやボール形状をとらないランドやバンプの場合もある。
【００２６】
前記基板１上の半導体素子３搭載面は、半導体素子３・接続端子４・接続電極５・配線回路１１とが覆われるようにモールド樹脂９にて封止されている。
このとき、基板１の材質は、ガラス布積層エポキシ（ガラエポ）やアラミド不織布などの繊維強化樹脂層などの繊維強化樹脂層が用いられる。また、基板１の層数は要求される配線密度によって４〜６層基板が適宜用いられる。さらに、半導体素子３の厚みは３０μｍ以上２００μｍ以下で、基板１の厚みは２６０μｍ以上３５０μｍ以下の範囲で多く用いられる。また、基板１の配線回路の厚みは５μｍ〜２０μｍ程度であり、内層の配線材料はＣｕやＣｕ−Ｎｉなど、表面の配線材料はＣｕ−Ｎｉ−Ａｕなどが用いられる。接続端子４のピッチは６０μｍ〜８０μｍである。接続端子４ピッチの傾向としては狭パッドピッチ化が進んできている。また、接続端子４の千鳥配列、格子配列（エリア配置）も用いられるようになってきている。
【００２７】
以上説明したように、実施の形態１に比べ補強用ビア７が接続電極５と直接つながっていることと、補強用ビア７の長さが長い分、接続電極の沈み込みがより抑制され、変形の抑制により基板１や半導体素子３の反りがより低減されることが可能となる。また、補強用ビア７と接続電極５を直接繋ぐことで補強効果をより直接的に得られ、さらに、外部電極側に補強用ビアが到達しないため、外部電極数に制限を与えない。以上から、実施の形態１に比べ半導体素子３の接続時に接続電極５の沈み込みが低減されることで、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができるため、半導体素子３の接合に必要なエネルギーが減少し、半導体素子３へのダメージや変形が少なくなる。これにより、低荷重で変形量の少ない接合が可能となり、半導体素子３の基板１への実装におけるプロセス設計が容易になる。
【００２８】
本構成から、接続端子４の増加に伴う接合荷重の増大に対しても基板の強化および接合荷重の低減化が図られ、半導体素子の実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
【００２９】
ここで、補強用ビア７は接続電極５と電気的に接続されていても良いが、絶縁されることにより、接続電極の規制抵抗の増加を低減することができる。
（実施の形態３）
図３は本発明の実施の形態３における半導体装置の構造を示す断面図である。
【００３０】
この実施の形態３は、前記実施の形態１の半導体装置において、補強用ビア７を基板１の他主面側まで延伸し、補強用ビア７と接続電極５が電気的に絶縁されている構造を有したものである。
【００３１】
図３に示すように、基板１の一主面に接続電極５を含む配線回路１１とレジスト８が配置されている。前記レジスト８は接続電極５以外の配線回路１１上を覆っていてもよいし、配線回路１１を露出してもよい。配線回路１１上は、レジスト８にピンホール等が発生することが懸念されない厚さ程度、具体的には、１０μｍ以上に形成することが望ましい。前記基板１上に接続端子４がある半導体素子３がフェイスダウンに搭載される。搭載方法は、ワイヤボンディング装置によって半導体素子３上のパッドに接続された接続端子４を有する半導体素子３をフェイスダウンにし、加熱しながら基板１に１接続端子４あたり２０ｇｆ以上の加圧力により押圧し、基板１の反り矯正を行いながら、半導体素子３と基板１の間に介在する熱硬化性樹脂２を上記熱により硬化して、半導体素子３と基板１を接合して接続端子４と接続電極５を電気的に接続するようにした実装方法である。このとき接続端子４の材質は金であるが、はんだ、Ｃｕ、樹脂バンプなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂２は半導体素子３を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。
【００３２】
接続端子４がある半導体素子３が前記基板１上にフェイスダウンに搭載され、前記接続電極５と前記接続端子４が電気的に接続され、基板１は、前記接続電極５および配線回路１１と電気的に接続された前記基板１内部の接続用ビア６と、前記接続用ビア６と接続される外部端子１０と、基板１の他主面側まで延伸し、補強用ビア７と接続電極５が電気的に絶縁されている構造の補強用ビア７を有する。
【００３３】
この補強用ビア７を接続電極５下側に有することにより、半導体素子３搭載時の加圧による接続電極５の沈み込みを抑制することができる。
前記半導体素子３が搭載される基板１の一主面の反対の面に、前記接続用ビア６と接続される外部電極１０が配置される。外部電極１０は、はんだボール等が一般的であるが、はんだ以外の金属ボールやボール形状をとらないランドやバンプの場合もある。
【００３４】
前記基板１上の半導体素子３搭載面は、半導体素子３・接続端子４・接続電極５・配線回路１１とが覆われるようにモールド樹脂９にて封止されている。
このとき、基板１の材質は、ガラス布積層エポキシ（ガラエポ）やアラミド不織布などの繊維強化樹脂層などの繊維強化樹脂層が用いられる。また、基板１の層数は要求される配線密度によって４〜６層基板が適宜用いられる。さらに、半導体素子３の厚みは３０μｍ以上２００μｍ以下で、基板１の厚みは２６０μｍ以上３５０μｍ以下の範囲で多く用いられる。また、基板１の配線回路の厚みは５μｍ〜２０μｍ程度であり、内層の配線材料はＣｕやＣｕ−Ｎｉなど、表面の配線材料はＣｕ−Ｎｉ−Ａｕなどが用いられる。接続端子４のピッチは６０μｍ〜８０μｍである。接続端子４ピッチの傾向としては狭パッドピッチ化が進んできている。また、接続端子４の千鳥配列、格子配列（エリア配置）も用いられるようになってきている。
【００３５】
以上説明したように、実施の形態１に比べ補強用ビア７の長さが長い分、接続電極の沈み込みがより抑制され、変形の抑制により基板１や半導体素子３の反りがより低減されることが可能となる。また、外部電極側に補強用ビアが到達しているため、実装基板への放熱性向上や接続補強のための外部電極を設けることもできる。以上から、実施の形態１に比べ半導体素子３の接続時に接続電極５の沈み込みが低減されることで、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができるため、半導体素子３の接合に必要なエネルギーが減少し、半導体素子３へのダメージや変形が少なくなる。これにより、低荷重で変形量の少ない接合が可能となり、半導体素子３の基板１への実装におけるプロセス設計が容易になる。
【００３６】
本構成から、接続端子４の増加に伴う接合荷重の増大に対しても基板の強化および接合荷重の低減化が図られ、半導体素子の実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
（実施の形態４）
図４は本発明の実施の形態４における半導体装置の構造を示す断面図である。
【００３７】
この実施の形態４は、前記実施の形態１の半導体装置において、補強用ビア７が接続電極５に接続され、かつ基板１の他主面側まで配線されている構造を有したものである。
図４に示すように、基板１の一主面に接続電極５を含む配線回路１１とレジスト８が配置されている。前記レジスト８は接続電極５以外の配線回路１１上を覆っていてもよいし、配線回路１１を露出してもよい。配線回路１１上は、レジスト８にピンホール等が発生することが懸念されない厚さ程度、具体的には、１０μｍ以上に形成することが望ましい。前記基板１上に接続端子４がある半導体素子３がフェイスダウンに搭載される。搭載方法は、ワイヤボンディング装置によって半導体素子３上のパッドに接続された接続端子４を有する半導体素子３をフェイスダウンにし、加熱しながら基板１に１接続端子４あたり２０ｇｆ以上の加圧力により押圧し、基板１の反り矯正を行いながら、半導体素子３と基板１の間に介在する熱硬化性樹脂２を上記熱により硬化して、半導体素子３と基板１を接合して接続端子４と接続電極５を電気的に接続するようにした実装方法である。このとき接続端子４の材質は金であるが、はんだ、Ｃｕ、樹脂バンプなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂２は半導体素子３を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。
【００３８】
接続端子４がある半導体素子３が前記基板１上にフェイスダウンに搭載され、前記接続電極５と前記接続端子４が電気的に接続され、基板１は、前記接続電極５および配線回路１１と電気的に接続された前記基板１内部の接続用ビア６と、前記接続用ビア６と接続される外部端子１０と、前記接続電極５下側に延伸し、かつ基板１の他主面側に到達している構造の補強用ビア７とを有する。
【００３９】
この補強用ビア７を接続電極５下側に有することにより、半導体素子３搭載時の加圧による接続電極５の沈み込みを抑制することができる。
前記半導体素子３が搭載される基板１の一主面の反対の面に、前記接続用ビア６と接続される外部電極１０が配置される。外部電極１０は、はんだボール等が一般的であるが、はんだ以外の金属ボールやボール形状をとらないランドやバンプの場合もある。
【００４０】
前記基板１上の半導体素子３搭載面は、半導体素子３・接続端子４・接続電極５・配線回路１１とが覆われるようにモールド樹脂９にて封止されている。
このとき、基板１の材質は、ガラス布積層エポキシ（ガラエポ）やアラミド不織布などの繊維強化樹脂層などの繊維強化樹脂層が用いられる。また、基板１の層数は要求される配線密度によって４〜６層基板が適宜用いられる。さらに、半導体素子３の厚みは３０μｍ以上２００μｍ以下で、基板１の厚みは２６０μｍ以上３５０μｍ以下の範囲で多く用いられる。また、基板１の配線回路の厚みは５μｍ〜２０μｍ程度であり、内層の配線材料はＣｕやＣｕ−Ｎｉなど、表面の配線材料はＣｕ−Ｎｉ−Ａｕなどが用いられる。接続端子４のピッチは６０μｍ〜８０μｍである。接続端子４ピッチの傾向としては狭パッドピッチ化が進んできている。また、接続端子４の千鳥配列、格子配列（エリア配置）も用いられるようになってきている。
【００４１】
以上説明したように、実施の形態１に比べ補強用ビア７が接続電極５と直接つながっていることと、実施の形態２に比べ補強用ビア７の長さが長い分、接続電極の沈み込みがより抑制され、さらに、補強用ビア７が基板１を通貫しているため、他の実施例と比較し大きな補強効果が得られ、変形の抑制により基板１や半導体素子３の反りがより低減されることが可能となる。以上から、実施の形態１に比べ半導体素子３の接続時に接続電極５の沈み込みが低減されることで、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができるため、半導体素子３の接合に必要なエネルギーが減少し、半導体素子３へのダメージや変形が少なくなる。これにより、低荷重で変形量の少ない接合が可能となり、半導体素子３の基板１への実装におけるプロセス設計が容易になる。
【００４２】
本構成から、接続端子４の増加に伴う接合荷重の増大に対しても基板の強化および接合荷重の低減化が図られ、半導体素子の実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
【００４３】
ここで、補強用ビア７と接続電極５は、絶縁されていても電気的に接続されていても同様の効果を奏する。
（実施の形態５）
図５は、本発明の実施の形態５における半導体装置の構造を示す断面図である。
【００４４】
図５に示すように、基板１の一主面に接続電極５を含む配線回路１１とレジスト８が配置されている。前記レジスト８は接続電極５以外の配線回路１１上を覆っていてもよいし、配線回路１１を露出してもよい。配線回路１１上は、レジスト８にピンホール等が発生することが懸念されない厚さ程度、具体的には、１０μｍ以上に形成することが望ましい。前記基板１上に接続端子４がある半導体素子３がフェイスダウンに搭載される。搭載方法は、ワイヤボンディング装置によって半導体素子３上のパッドに接続された接続端子４を有する半導体素子３をフェイスダウンにし、加熱しながら基板１に１接続端子４あたり２０ｇｆ以上の加圧力により押圧し、基板１の反り矯正を行いながら、半導体素子３と基板１の間に介在する熱硬化性樹脂２を上記熱により硬化して、半導体素子３と基板１を接合して接続端子４と接続電極５を電気的に接続するようにした実装方法である。このとき接続端子４の材質は金であるが、はんだ、Ｃｕ、樹脂バンプなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂２は半導体素子３を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。
【００４５】
接続端子４がある半導体素子３が前記基板１上にフェイスダウンに搭載され、前記接続電極５と前記接続端子４が電気的に接続され、基板１は、前記接続電極５および配線回路１１と電気的に接続された前記基板１内部の接続用ビア６と、前記接続用ビア６と接続される外部端子１０と、前記接続電極５下側の基板１の一主面より内部に配置され、接続電極５と電気的に絶縁された複数列の補強用ビア７とを有する。
【００４６】
この補強用ビア７を接続電極５下側に有することにより、半導体素子３搭載時の加圧による接続電極５の沈み込みを抑制することができる。
前記半導体素子３が搭載される基板１の一主面の反対の面に、前記接続用ビア６と接続される外部電極１０が配置される。外部電極１０は、はんだボール等が一般的であるが、はんだ以外の金属ボールやボール形状をとらないランドやバンプの場合もある。
【００４７】
前記基板１上の半導体素子３搭載面は、半導体素子３・接続端子４・接続電極５・配線回路１１とが覆われるようにモールド樹脂９にて封止されている。
このとき、基板１の材質は、ガラス布積層エポキシ（ガラエポ）やアラミド不織布などの繊維強化樹脂層などの繊維強化樹脂層が用いられる。また、基板１の層数は要求される配線密度によって４〜６層基板が適宜用いられる。さらに、半導体素子３の厚みは３０μｍ以上２００μｍ以下で、基板１の厚みは２６０μｍ以上３５０μｍ以下の範囲で多く用いられる。また、基板１の配線回路の厚みは５μｍ〜２０μｍ程度であり、内層の配線材料はＣｕやＣｕ−Ｎｉなど、表面の配線材料はＣｕ−Ｎｉ−Ａｕなどが用いられる。接続端子４のピッチは６０μｍ〜８０μｍである。接続端子４ピッチの傾向としては狭パッドピッチ化が進んできている。また、接続端子４の千鳥配列、格子配列（エリア配置）も用いられるようになってきている。
【００４８】
以上説明したように、実施の形態１に比べ補強用ビア７の列数が多い分、接続電極の沈み込みがより抑制され、変形の抑制により基板１や半導体素子３の反りがより低減されることが可能となる。また、外部電極側に補強用ビアが到達しないため、外部電極数に制限を与えない。以上から、実施の形態１に比べ半導体素子３の接続時に接続電極５の沈み込みが低減されることで、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができるため、半導体素子３の接合に必要なエネルギーが減少し、半導体素子３へのダメージや変形が少なくなる。これにより、低荷重で変形量の少ない接合が可能となり、半導体素子３の基板１への実装におけるプロセス設計が容易になる。
【００４９】
本構成から、接続端子４の増加に伴う接合荷重の増大に対しても基板の強化および接合荷重の低減化が図られ、半導体素子の実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
【００５０】
また、図示はしないが本実施例の展開として、接続電極５下側の基板１の一主面より内部の補強用ビア７は、ある接続電極５の下に配置し、その隣の接続電極５の下には配置しないというように、接続電極５の下に一つ飛び、２つ飛びで配置されても良い。
【００５１】
また、複数の補強用ビア７は、それぞれ、実施の形態１〜実施の形態４で説明された任意の補強用ビア７を用いることもできる。
（実施の形態６）
図６は本発明の実施の形態６における半導体装置の構造を示す断面図である。
【００５２】
図６に示すように、基板１の一主面に接続電極５を含む配線回路１１とレジスト８が配置されている。前記レジスト８は接続電極５以外の配線回路１１上を覆っていてもよいし、配線回路１１を露出してもよい。配線回路１１上は、レジスト８にピンホール等が発生することが懸念されない厚さ程度、具体的には、１０μｍ以上に形成することが望ましい。前記基板１上に接続端子４がある半導体素子３がフェイスダウンに搭載される。搭載方法は、ワイヤボンディング装置によって半導体素子３上のパッドに接続された接続端子４を有する半導体素子３をフェイスダウンにし、加熱しながら基板１に１接続端子４あたり２０ｇｆ以上の加圧力により押圧し、基板１の反り矯正を行いながら、半導体素子３と基板１の間に介在する熱硬化性樹脂２を上記熱により硬化して、半導体素子３と基板１を接合して接続端子４と接続電極５を電気的に接続するようにした実装方法である。このとき接続端子４の材質は金であるが、はんだ、Ｃｕ、樹脂バンプなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂２は半導体素子３を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。
【００５３】
接続端子４がある半導体素子３が前記基板１上にフェイスダウンに搭載され、前記接続電極５と前記接続端子４が電気的に接続され、基板１は、前記接続電極５および配線回路１１と電気的に接続された前記基板１内部の接続用ビア６と、前記接続用ビア６と接続される外部端子１０と、前記接続電極５下側の基板１の一主面より内部に配置され、接続電極５と電気的に絶縁された補強用金属層１２とを有する。
【００５４】
この補強用金属層１２を接続電極５下側に有することにより、半導体素子３搭載時の加圧による接続電極５の沈み込みを抑制することができる。
前記半導体素子３が搭載される基板１の一主面の反対の面に、前記接続用ビア６と接続される外部電極１０が配置される。外部電極１０は、はんだボール等が一般的であるが、はんだ以外の金属ボールやボール形状をとらないランドやバンプの場合もある。
【００５５】
前記基板１上の半導体素子３搭載面は、半導体素子３・接続端子４・接続電極５・配線回路１１とが覆われるようにモールド樹脂９にて封止されている。
このとき、基板１の材質は、ガラス布積層エポキシ（ガラエポ）やアラミド不織布などの繊維強化樹脂層などの繊維強化樹脂層が用いられる。また、基板１の層数は要求される配線密度によって４〜６層基板が適宜用いられる。さらに、半導体素子３の厚みは３０μｍ以上２００μｍ以下で、基板１の厚みは２６０μｍ以上３５０μｍ以下の範囲で多く用いられる。また、基板１の配線回路の厚みは５μｍ〜２０μｍ程度であり、内層の配線材料はＣｕやＣｕ−Ｎｉなど、表面の配線材料はＣｕ−Ｎｉ−Ａｕなどが用いられる。接続端子４のピッチは６０μｍ〜８０μｍである。接続端子４ピッチの傾向としては狭パッドピッチ化が進んできている。また、接続端子４の千鳥配列、格子配列（エリア配置）も用いられるようになってきている。
【００５６】
以上説明したように、補強用金属層１２を多数配置することができるため接続電極の沈み込みが抑制され、変形の抑制により基板１や半導体素子３の反りがより低減されることが可能となる。また、実施の形態１に比べビア構造が無いため基板製造が容易になる。補強用金属層１２は接続電極５ひとつずつに対応するように配置しても構わないし、接続電極５の下側全体に対応する帯状やリング状に形成しても構わない（図示せず。）。以上から、半導体素子３の接続時に接続電極５の沈み込みが低減されることで、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができるため、半導体素子３の接合に必要なエネルギーが減少し、半導体素子３へのダメージや変形が少なくなる。これにより、低荷重で変形量の少ない接合が可能となり、半導体素子３の基板１への実装におけるプロセス設計が容易になる。
【００５７】
本構成から、接続端子４の増加に伴う接合荷重の増大に対しても基板の強化および接合荷重の低減化が図られ、半導体素子の実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
【００５８】
以上の各実施の形態における補強用ビアおよび補強用金属層は任意の接続電極下部に形成することができ、複数備える全ての接続電極下部に形成することも、一部の接続電極下部に形成することも可能である。
【００５９】
また、上記説明では、１つの半導体素子を搭載する半導体装置を例に説明したが、複数の半導体素子を搭載する半導体装置においても、任意の接続電極下部に補強用ビアまたは補強用金属層を形成することが可能である。
【産業上の利用可能性】
【００６０】
本発明は、半導体装置の接続ストレスを低減させ、接続部の変形を抑制することができ、ＬＳＩチップの集積回路部を保護し、かつ外部装置とＬＳＩチップの電気的接続を安定的に確保し、さらに高密度な実装を可能とした半導体装置等に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１における半導体装置の構造を示す断面図
【図２】本発明の実施の形態２における半導体装置の構造を示す断面図
【図３】本発明の実施の形態３における半導体装置の構造を示す断面図
【図４】本発明の実施の形態４における半導体装置の構造を示す断面図
【図５】本発明の実施の形態５における半導体装置の構造を示す断面図
【図６】本発明の実施の形態６における半導体装置の構造を示す断面図
【図７】従来の半導体装置における電極の沈み込みを説明する図
【図８】従来の半導体装置の構造を示す断面図
【符号の説明】
【００６２】
１    基板
２    熱硬化性樹脂
３    半導体素子
４    接続端子
５    接続電極
６    接続用ビア
７    補強用ビア
８    レジスト
９    モールド樹脂
１０    外部端子
１１    配線回路
１２    補強用金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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