(57)【要約】【課題】メモリセルの任意の配列、組又はブロックに亘るビット間の変化に、より依存しない読み出し窓又は読み出しマージンを作ることが可能な方法等を提供する。【解決手段】選ばれたビットに１つの読み出し電流を用いてアクセスすることにより導かれる電圧は、読み出し電流が変えられた後に、トリガーされていない相変化メモリの選ばれたビットを読み出すために使用される。結果として、異なる基準電圧は、抵抗値の低い選ばれたセルに対する抵抗値の高い選ばれたセルの状態を検知するために使用されても良い。結果として得られる読み出し窓又はマージンは、幾つかの実施例において改善されうる。【選択図】図１
2006286180.tif 000002
【特許請求の範囲】
【請求項１】
基準レベルを高めることによってメモリのメモリセルライン上のセルを前記メモリセルラインから読み出すステップを有する方法。
【請求項２】
より高い及びより低い抵抗セルを検出するよう、異なった基準レベルを提供するステップを有する、請求項1記載の方法。
【請求項３】
前記ラインから前記基準レベルをオフセットするステップを有する、請求項1記載の方法。
【請求項４】
選ばれたライン上の電圧から導出される基準レベルを使用する、請求項1記載の方法。
【請求項５】
選ばれたライン上のレベルが前記基準レベルを上回るか、又は下回るかを検知するステップを有する、請求項１記載の方法。
【請求項６】
後で前記ライン上のレベルと比較するために、前記ラインからの前記基準レベルを記憶するステップを有する、請求項1記載の方法。
【請求項７】
選ばれたラインでの電流を変化させた後に、前記レベルを比較するステップを有する、請求項６記載の方法。
【請求項８】
そのより高い抵抗状態にあるセルを検知するために、より高い基準電圧を使用するステップと、そのより低い抵抗状態にあるセルを検知するために、より低い基準電圧を使用するステップとを有する、請求項1記載の方法。
【請求項９】
閾値装置の閾値電流よりも大きく、検知装置の閾値電流よりも低い読み出し電流を使用するステップを有する、請求項1記載の方法。
【請求項１０】
選ばれたラインへの読み出し電流が変化する前に発生した基準電圧を、前記読み出し電流が変化した後に前記選ばれたラインで発生した電圧と比較するステップを有する、請求項1記載の方法。
【請求項１１】
選ばれたアドレスラインへの読み出し電流を変化させた後に前記レベルを比較するステップを有する、請求項1記載の方法。
【請求項１２】
セルの配列と、
検知セルの特性と前記セルを用いて高められた基準レベルとを比較するよう結合された、選ばれたセルを検知するための検知増幅器と、
を有するメモリ。
【請求項１３】
相変化メモリであることを特徴とする、請求項１２記載のメモリ。
【請求項１４】
前記セルの配列は、検知されるべきセルのアドレスラインへ結合された基準発生器を有するアドレスラインを有する、ことを特徴とする請求項１２記載のメモリ。
【請求項１５】
前記基準発生器は、前記検知増幅器に対して基準電圧を発生させ、前記ラインからの信号のレベルを変化させる、ことを特徴とする請求項１４記載のメモリ。
【請求項１６】
前記基準発生器は、前記ラインからの基準レベルを記憶する、ことを特徴とする請求項１５記載のメモリ。
【請求項１７】
前記基準発生器は、時間遅延後に、比較のための基準レベルを保持し、出力する、ことを特徴とする請求項１６記載のメモリ。
【請求項１８】
前記検知増幅器は、選ばれたアドレスライン上のレベルが基準レベルを上回るか、又は下回るかを検知する、ことを特徴とする請求項１２記載のメモリ。
【請求項１９】
前記レベルは、比較電圧を発生させるために用いられた読み出し電流とは異なった読み出し電流で記憶される、ことを特徴とする請求項１７記載のメモリ。
【請求項２０】
前記検知増幅器は、２つの異なる時に、アドレスラインにおいてレベルを比較する、ことを特徴とする請求項１２記載のメモリ。
【請求項２１】
前記検知増幅器は、前記アドレスライン上の電流を下げた後のレベルを比較する、ことを特徴とする請求項２０記載のメモリ。
【請求項２２】
相変化メモリであって、
より高い基準電圧は、そのより高い抵抗状態にあるセルを検知するために利用され、
取り低い基準電圧は、そのより引く抵抗状態にあるセルを検知するために利用される、
ことを特徴とする請求項１２記載のメモリ。
【請求項２３】
前記検知増幅器は、選ばれたラインへの読み出し電流が下げられる前に発生した基準電圧を、前記読み出し電流が下がった後に前記選ばれたライン上で発生した電圧と比較する、ことを特徴とする請求項１４記載のメモリ。
【請求項２４】
処理装置と、
セルの配列、及び選ばれたセルの特性と前記セルを用いて高められた基準レベルとを比較するよう結合された、前記セルを検知するための検知増幅器を有するメモリと、
を有するシステム。
【請求項２５】
前記メモリは、相変化メモリである、ことを特徴とする請求項２４記載のシステム。
【請求項２６】
より高い基準電圧は、そのより高い抵抗状態にあるセルを検知するために利用され、
取り低い基準電圧は、そのより引く抵抗状態にあるセルを検知するために利用される、
ことを特徴とする請求項２５記載のシステム。
【請求項２７】
前記メモリは、前記セルへ結合されたアドレスラインと、検知されるべきセルを有するアドレスラインへ結合された基準発生器とを有する、ことを特徴とする請求項２４記載のシステム。
【請求項２８】
前記基準発生器は、前記ラインからの基準レベルを記憶する、ことを特徴とする請求項２７記載のシステム。
【請求項２９】
前記基準発生器は、前記ラインからの信号のレベルを下げる、ことを特徴とする請求項２８記載のシステム。
【請求項３０】
前記処理装置へ結合されたデジタルカメラを有する、請求項２４記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体メモリに関する。
【背景技術】
【０００２】
相変化メモリ装置は、相変化物質、即ち、電子メモリのように、一般的に非結晶な状態と一般的に結晶構造の状態との間で電気的に切り替えられうる物質を使用する。１つの形式のメモリ素子は、ある用途において、一般的に非結晶な局所構造と一般的に結晶構造の局所構造との間、又は完全に非結晶な状態と完全に結晶構造の状態との間のスペクトラム全体に亘る局所構造の様々な検出可能な状態の間で、電気的に切り替えられうる相変化物質を利用する。
【０００３】
一般に、このような用途に適した物質は、様々なカルコゲニド元素を有する。相変化物質の状態は、また、不揮発性である。メモリが結晶構造、半結晶構造、非結晶又は半非結晶のいずれかの抵抗値を表す状態に置かれる場合に、その抵抗値は、たとえ電源が取り除かれたとしても、再プログラミングまで保持される。これは、再プログラミングされた値が物質の相又は物理状態（例えば、結晶又は非結晶）を表すことによる。
【０００４】
オボニック閾値スイッチ（ＯＴＳ）選択スイッチ及びメモリ素子を直列に用いる薄膜メモリ用の従来の検知回路は、セルにアクセスすることによって到達される列の電圧又は電流からセル状態を比較し、判別する一定の基準電圧又は電流を使用しても良い。読み出し窓は、例えば、より少ないビットに電流を流すことにより生ずる電圧差対より多くの抵抗ビットに電流を流すことにより生ずる電圧を示す。マージンは、原則的に、一組又は１ブロックのセルにおいて（最も近い）検知増幅器トリップ点に対して最悪のビットによって決定される。例えば、より低いＯＴＳ保持電圧に直列なより少ない抵抗リセットビット、又はより高いＯＴＳ保持電圧に直列なより多い抵抗リセットビットは、読み出し窓の大きさに悪影響を及ぼし、マージン、収率及びフィールド信頼性を低減させる。任意の組又はブロックにおいて読み出されたセルの選択装置に対する閾値電圧及び保持電圧の変化は、読み出し窓から減じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、メモリセルの任意の配列、組又はブロックに亘るビット間の変化に、より依存しない読み出し窓又は読み出しマージンを作る必要がある。
【０００６】
本発明は、上述した従来技術の問題点を解決する方法、メモリ及びシステムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の方法は、基準レベルを高めることによってメモリのメモリセルライン上のセルを前記メモリセルラインから読み出すステップを有する。
【０００８】
また、上記目的を達成するために、本発明のメモリは、セルの配列と、検知セルの特性と前記セルを用いて高められた基準レベルとを比較するよう結合された、選ばれたセルを検知するための検知増幅器と、を有する。
【０００９】
また、上記目的を達成するために、本発明のシステムは、処理装置と、セルの配列、及び選ばれたセルの特性と前記セルを用いて高められた基準レベルとを比較するよう結合された、前記セルを検知するための検知増幅器を有するメモリと、を有する。
【発明の効果】
【００１０】
本発明により、メモリセルの任意の配列、組又はブロックに亘るビット間の変化に、より依存しない読み出し窓又は読み出しマージンを作ることが可能な方法、メモリ及びシステムを提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
図１を参照して、メモリ１０は、本発明の一実施例に従って、行１６及び列１４で配置されたメモリセル１２の配列を有する。比較的小さな配列が描かれているが、本発明は、如何なる特定の大きさの配列にも限定されない。語「行」及び「列」が本明細書中で使用されるが、それらは、検知配列の種類及び形式に関して説明するために用いられるに過ぎず、それらに限定しない。
【００１２】
セル１２は、選択装置を有する相変化メモリセルを含む如何なるメモリセルであっても良い。相変化メモリの例は、カルコゲニド・メモリセル１２ｂ及び閾値装置１２ａを用いるメモリセルを有する。閾値装置は、非結晶から結晶への相変化を示さないカルコゲニド合金から作成可能なオボニック閾値スイッチであって、装置に流れる電流が閾値装置１２ａの保持電流を越えない場合に限り存続する導電性の急速な電界初期化変化に耐える。
【００１３】
表される場合において、セル１２は、アクセス、選択又は閾値装置１２ａ及び１つ又はそれ以上のデータビットを記憶するメモリ検知装置１２ｂを有する。一組のトランジスタ４６は、ＶＤＥＳへの書き込みのクエンチ及び非選択を可能にするために、列１４に配置されても良い。トランジスタの類似する組が同様に行に置かれても良い。非選択電圧は、行及び列の両方に対してＶ／２であるように選択されても良い。代替案では、より良い選択電圧であるが、待機漏出量が増大する場合に、非選択列電圧はＶ／３であって、一方、行は２Ｖ／３であっても良い。あるいは、他の変形例が存在しうる。
【００１４】
一実施例において、検知装置１２ｂで使用される相変化物質は、不揮発性メモリデータ記憶媒体に適しうる。相変化物質は、例えば、熱、光、電位又は電流のようなエネルギーの適用により変化しうる電気的特性（例えば、抵抗）を有する物質であっても良い。
【００１５】
相変化物質の例は、カルコゲニド物質を含んでも良い。カルコゲニド物質は、周期表の列ＶＩからの少なくとも１つの元素を有する物質であっても良く、あるいは、カルコゲニド元素のうちの１つ又はそれ以上、例えば、テルリウム、硫黄又はセレニウムの元素のうちの幾つかを含む物質であっても良い。カルコゲニド物質は、電源が取り除かれた後でさえも保持される情報を記憶するために使用されうる不揮発性メモリ物質であっても良い。
【００１６】
一実施例において、相変化物質は、テルリウム−ゲルマニウム−アンチモン（ＴｅｘＧｅｙＳｂｚ）類又は例えば２、２、５のようなＧｅＳｂＴｅ合金からのカルコゲニド元素構造であって良い。なお、本発明の適用範囲は、これらの物質にのみ限定されない。
【００１７】
一実施例において、メモリ物質が不揮発性の相変化物質である場合には、メモリ物質は、電気信号をメモリ物質へ印加することによって、少なくとも２つ又はそれ以上のメモリ状態のうちの１つにプログラムされても良い。電気信号は、十分に結晶である状態と十分に非結晶である状態との間でメモリの相を変更しうる。この場合に、十分に非結晶である状態にあるメモリ物質の電気抵抗は、十分に結晶である状態にあるメモリ物質の抵抗よりも大きい。従って、本実施例では、メモリ物質は、情報のデジタル又はアナログの記憶を提供するよう、抵抗値の範囲内にある多数の抵抗値のうちの特定の１つに変更されるように適合されても良い。４を上回る又はそれ以上の抵抗範囲の使用は、物理セル毎に２つ又はそれ以上の論理ビットを記憶することを可能にしうる。
【００１８】
物質の状態又は相を変更するためのメモリ物質のプログラミングは、ライン１４、１６へ電位を印加すること又は電流を流すことによって実現され、それによって、メモリ物質の両端で電位を発生させることができる。電流は、印加された電位差又は流された電流に応じてメモリ物質の一部を流れ、結果として、メモリ物質の発熱をもたらす。
【００１９】
この制御された発熱及びその後の制御された冷却は、メモリ物質のメモリ状態又は相を変更しうる。メモリ物質の相又は状態を変更することは、メモリ物質の電気的特性を変更しうる。例えば、メモリ物質の抵抗は、メモリ物質の相を変更することによって変えられる。相変化メモリ物質の全て又は一部のいずれかは、書き込みパルスの間に変えられえる（即ち、上部又は下部の電極に隣接する検知装置１２ｂの一部分／領域のみが書き込み動作中に変更される相である）。一実施例において、最初に、相変化を経験するメモリ物質の部分は、より小さな電極に隣接する領域である。メモリ物質は、また、プログラム可能抵抗物質又は相変化メモリとも呼ばれる。
【００２０】
一実施例において、およそ１．５ボルトの電位差を持たされた電圧パルス又は電流は、例えば処理装置から、書き込み命令に応じて選ばれたライン１６へおよそ０ボルトを印加し、列ライン１４におよそ２ｍＡを流すことによって、検知装置１２ｂの位置の両端に印加されても良い。印加された電位に応じてメモリ物質を流れる電流は、メモリ物質の発熱をもたらしうる。この発熱及びその後の冷却は、メモリ物質のメモリ状態又は相を変更しうる。
【００２１】
「リセット」状態では、メモリ物質は、非結晶又は半非結晶の状態にあっても良い。「設定」状態では、メモリ物質は、結晶又は半結晶の状態にあっても良い。非結晶又は半非結晶の状態にあるメモリ物質の抵抗は、結晶又は半結晶の状態にある物質の抵抗よりも大きくなりうる。非結晶及び結晶の状態とリセット（又は０）及び設定（又は１）の関連性は、夫々、従来技術である。他の従来技術が適用されても良い。
【００２２】
電流に起因して、メモリ物質は、メモリ物質を非結晶化して、リセットするように、例えば２ｍＡという比較的より高い書き込み電流の適用によって比較的より高い温度まで熱せられ、次に、続いて、例えば１０ナノ秒より少ない立ち下がり区間の使用によって速やかに電流をオンとすることによって、高速で冷やされる。容量又はメモリ物質を熱することは、例えば２ｍＡのリセット電流よりも少ない電流を用いることによって、比較的より低い結晶化温度をもたらすように、メモリ物質を結晶化して、設定しても良い。代替的には、より良い設定状態は、リセットの２ｍＡの値により近い電流を用い、更に、波形を急速に終了させる前に、電流パルスの立ち下がり区間を、例えば５００ナノ秒中にといったように比較的ゆっくりと、そのピーク値の３０％又はそれ以下に減少させることによって、生じても良い。
【００２３】
メモリ物質の様々な抵抗は、メモリ物質の容量により電流フローの量及び持続期間を変化させることによって、又は（選ばれたメモリ素子の冷却速度に影響を与えるように）プログラミング電流又は電圧パルスの立ち下がり区間の立ち下がり速度を調整することによって、情報を記憶するよう実現されても良い。より速やかにリセット電流パルスを終了させ、設定電流パルスの立ち下がり区間の高速部を完了する助けとなるように、トランジスタ４６は、ＶＤＥＳへ列を短絡するよう作動しても良い（更に、行は、同様に、非選択状態にされても良い）。
【００２４】
メモリ物質に記憶された情報は、メモリ物質の抵抗を測定することによって読み出されても良い。一例として、読み出し電流の追従又は電流源からの読み出し電流を伴う読み出し電圧は、選ばれた行及び列ライン１４及び１６を用いてメモリ物質へ供給され、結果として得られるメモリ物質両端の読み出し電圧は、例えば比較器４２を用いて、基準電圧に対して比較されても良い。読み出し電圧は、選ばれた検知装置１２ｂによって示された抵抗に比例しても良い。
【００２５】
低電圧又は低電界状態で、ＯＴＳ（オボニック閾値スイッチ）又は同等のものであっても良い閾値装置１２ａは、オフであり、幾つかの実施例において非常に高い抵抗を示しても良い。オフ抵抗は、例えば、閾値電圧の半分のバイアスで、５０，０００Ωから１０ギガΩ超の範囲にあることができる、
装置１２ａは、その両端の電圧が閾値電圧を超えるまで、又は装置１２ａを流れる閾値電流が高い導電性を示す低抵抗オン状態へと切り替わり、あるいはトリガーするまで、そのオフ状態のままであっても良い。このオン状態は、例えば１ＶであるＶＨ保持電圧と直列に、Ｉｈｏｌｄ（ＩＨ）よりも大きいなフローが装置を流れる間に実現する状態である。ＩＨ（ｏｔｓ）は、高インピーダンス電流源によって駆動される場合に、オンをトリガーした後に発振を低減するよう装置１２ａのＩＴＨ（ｏｔｓ）よりも小さくなるように、カルコゲニド又は電極部品及びサイズにより調整される。
【００２６】
ターンオン又はトリガーの後、装置１２ａの両端の電圧は、保持電圧ＶＨと呼ばれる、より低い電圧へ下がり、動的抵抗が非常に低く、しばしば１０００Ωより低いので（なお、その保持電圧ＶＨと直列）、ほとんど電流が流れていることとは無関係に、この保持電圧の非常に近いままである。本発明の一実施例では、一例として、閾値電圧は、約３Ｖであっても良く、保持電圧は、約２．７Ｖであっても良い。装置１２ａのＶＴＨに近い装置１２ａのより高いＶＨは、夫々のメモリセル（ビット）と直列に、１つ又はそれ以上のＯＴＳ選択装置１２ａを使用しても良い。夫々の装置１２ａは、直列に、およそ０．９ＶのＶＨ及びおよそ１ＶのＶＴＨを有する。
【００２７】
閾値化又はトリガーの後、選択装置１２ａを流れるＩＴＨを越える電流によって、素子の両端の電圧は、そのＶＨ（例えば３Ｖ）から例えば２．７Ｖであるその保持電圧（ＶＨ）へと減少するか、あるいは、戻りうる（ｓｎａｐｂａｃｋ）。低減されたスナップバック（ここでは例えば０．３Ｖ）は、スナップバックが検知装置１２ｂのＶＴＨ（ｏｕｍ）を超えないことを確かとするには好ましい。一方、更なるスナップバック電圧は、（閾値）ｏｕｍメモリをトリガーし、容量性変位電流に起因して読み出しが繰り返し行われるその状態を妨げようとしうる。
【００２８】
スナップバック領域の経過後、オン状態で、装置１２ａの電圧降下は、装置を流れる電流が増大する場合に、たとえ電流レベルが比較的高くまで上昇したとしても、保持電圧に近いままである。非常に高い電流レベルを上回ると、装置は、オンのままであるが、有限で、増大した動的抵抗を表しても良い。このとき、電圧降下は、また、電流の増大と共に増大する。装置１２ａは、装置１２ａを流れる電流が選択装置１２ａの材料の面積及び成分と装置１２ａを形成するために用いられたその上部及び下部電極とに依存する特徴的な保持電流値を下回るまで、オンのままである。
【００２９】
本発明の幾つかの実施例において、閾値装置１２ａは、相を変化させない。それは、永久に非結晶のままであり、その電流−電圧特性は、その動作寿命全体に亘って同じままである。
【００３０】
一例として、１６／１３／１５／１／５５の夫々の原子百分率を有するＴｅＡｓＧｅＳＳｅから形成された７００オングストロームの厚さを有する、直径０．２μｍの装置１２ａに関して、サブミクロンの装置の保持電流は、一実施例では、約０．１から１μＡであっても良い。この保持電流を下回ると、装置１２ａは、オフとなり、低電圧、低電界で高抵抗領域へと戻る。
【００３１】
装置１２ａの閾値電流は、一般的に、より高くても良いが、保持電流と同じ大きさであっても良い。閾値電流は、例えば、上部及び下部電極材並びにカルコゲニド物質のように、プロセス変動を変更することによって変えられても良い。装置１２ａは、例えば、金属酸化膜半導体電界効果トランジスタ若しくはバイポーラ接合トランジスタ又は半導体ダイオードのような従来のアクセス装置と比較される装置の任意の領域に関して一度オンにトリガーされた比較的低いｄＶ／ｄＩ抵抗と共に、高いオン電流を供給しうる。しかし、このような他の装置は、また、メモリの占有領域がチップの比較的より小さな部分であるので、幾つの実施例において、例えば、最小プロセス変更が望まれる内蔵式メモリ用途においても使用されうる。
【００３２】
デコーダ１８は、夫々の列に結合されたトランジスタ２０を用いて、所望の列を選択するよう信号をアドレス指定する。リセット書き込み電流源２２、設定書き込み電流源２４及び読み出し電流源２６は、共通のデコード化ノード６６へ、従って、選ばれた列、本実施例では、例えば列１４ｃへと結合される。当然のことながら、実際には、これらの電流源は、処理装置のような外部のメモリユーザからの命令に応じて必要とされるように選ばれた列へと接続されうる。また、例えば、電源及び接地、タイミング信号、並びに励起電圧（ｐｕｍｐｅｄ  ｖｏｌｔａｇｅｓ）のような、共通の集積回路機能が設けられている。
【００３３】
トランジスタ２８及び３８及び３９は、電流源２２、２４及び２６により発生した、選ばれた列１４への所望の電流を選択するオン／オフスイッチである。ゲート３６は、読み出し電流源２６を有効にするトランジスタ３９用の制御回路を提供する。ゲート３６は、イネーブル回路３４によって駆動される。イネーブル回路３４は、オンチップタイミング４９と、オフチップからの、例えば外部の処理装置からの命令とによって制御され、開始される。
【００３４】
ゲート３６からの出力は、また、書き込み周期の間にトランジスタ２８及び３８をオンとすることによって書き込み電流源２２又は２４を有効にする、Ｄｉｎゲート２５に対するイネーブルを提供する。電流源２２は、例えば１０ナノ秒より少ない高速な立ち下がり速度を有する、より高い電流（例えば、２ｍＡ）を有する。電流源２４は、書き込み周期の終了時に書き込み電流パルスをオフとする、より低い電流又は遅い立ち下がり区間（例えば、５００ナノ秒）のいずれかを有する。入出力（Ｉ／Ｏ）制御３２は、選ばれたセルへどの状態が書き込まれるかを決定するよう、Ｄｉｎゲート３０を駆動するＤｉｎ回路３０へ結合されている。
【００３５】
図１に示した一実施例では比較器４２の形をした検知増幅器は、例えば１４ｃのような選ばれた列から読み込んだ１つの入力と、基準電圧発生器４０からの第２の入力ＶＲＥＦとを受ける。比較器４２又は基準電圧発生器４０は、他の実施例では、夫々の列１４に設けられても良いが、関連したレイアウト領域を最小限とするように列ラインの配列全体で共有されても良い（図示せず）。
【００３６】
基準電圧発生器４０は、選ばれた列１４から電圧ＶＲを受ける。この入力を用いて、基準電圧発生器４０は、比較器４２の他方の入力への出力電圧ＶＲＥＦを発生させる。基準電圧発生器４０は、図３Ｃの適切な時間ｔ３において容量電圧ＶＲを捕捉するよう、サンプル及びホールド（ＳＨ）・ストローブによってストローブを行う。比較器４２からの出力は、データ出力ラッチ４４を駆動し、更に、出力が駆動される時（レディー／ビジー信号）を示すよう、出力イネーブル（ＯＥ）信号を供給しても良い。読み出しフェッチ周期は、通常は幾つかの形式のうちの１つで処理装置によってしばしば供給される読み出しフェッチ信号と等価なものによって開始される。例えば、読み出し周期は、アドレス遷移検出器が入来するアドレスピンを検知する場合に、書き込みが大きな、１つ又はそれ以上の変動であると、開始されても良い。一方、読み出しは、読み出しフェッチクロック入力信号をアクティブな状態とすることによって開始されても良い。
【００３７】
ラッチ４４からのＩ／Ｏでのデータ出力信号は、読み出し（Ｒ）ストローブによって有効にされる。例えば処理装置のような外部から供給されるＯＥは、データ入出力が同じＩ／Ｏピンで共有される場合に、出力駆動を可能にする。
【００３８】
メモリセル内のデータは、セル閾値装置１２ａをトリガーするように、ロー（ｌｏｗ）となっている選ばれた行１６と、読み出し電流源２６によって十分にハイ（ｈｉｇｈ）に駆動されている選ばれた列１４とによってアクセスされる。例えば、逆電圧と、ｎチャネルトランジスタと交換されたｐチャネルトランジスタとを用いるような、他の実施例では、信号の方向及び相対的な極性は変えられても良い。代替的には、選択装置は、例えば、行選択信号の適切な調整を伴うｎチャネルトランジスタ又はバイポーラダイオードであっても良い。
【００３９】
図２の発生器４０は、選ばれた列１４からの基準信号電圧ＶＲを受けるので、基準信号は、基本的に、抵抗分配器５２によって発生した電圧変換によってオフセットされた列電圧に従う。増幅器５０と５４とは、統一された利得増幅器であっても良い。増幅器５４は、抵抗分配器５２からその電圧を受ける。抵抗分配器が示されている一方で、他の電圧分配器が、キャパシタ分配器を含め、低減された電力及びより良いレイアウト効率のために使用されても良い。
【００４０】
ｐチャネルトランジスタ５６に並列なｎチャネルトランジスタ５７から成るマルチプレクサ５６は、図３Ｃに示されるようなタイミングで、サンプル及びホールド・ストローブ信号によって制御される。増幅器５４からのレベルを保持するように、ＳＨストローブは、時間ｔ３でマルチプレクサを閉じ、キャパシタ５８の電圧、即ち、後の時間における列とのその後の比較のために蓄えられる電圧、を捕捉する。一実施例では、キャパシタ５８は、読み出し電流が変えられた後に比較される列電圧を発生させるために必要な大きな時間遅延を伴わずに基準電圧信号を記憶するために、０．００１μＦであっても良い。この、後の列電圧との比較のために、ＶＲＥＦは、一実施例では、およそ２００ナノ秒間記憶されても良い。
【００４１】
この同じ機能は、また、更に高度なサンプル及びホールド又は他の回路の代替案によってなされても良い。例えば、幾つかの応用は、読み出し電流が変えられた後に後の列電圧との比較のために使用される記憶電圧を発生させるためにデジタル−アナログ変換器を駆動する、デジタル記憶装置を有するアナログーデジタル変換器を使用しても良い。デジタル形式であると同時に、算術演算装置が、メモリセル内のデータ状態を判別するよう、電圧の適切な低減を引き起こしても良い。当業者により容易に理解されるように、類似する技術が、物理セル毎に１つより多い論理ビットを記憶するために更なる基準レベルを発生させるために使用されても良い。
【００４２】
図３ＤのＲストローブ信号は、後の列電圧とサンプリングされて保持されている電圧レベルとの電圧比較が有効である場合に決定されるので、データは、Ｒストローブ信号によってラッチされる。ここで、例えば、設定ビット電圧は、読み出し電流が、下がった後、又はリセットビット電圧が読み出し電流を流すことにより得られるＶｆｉｎａｌからゆっくりと減衰する場合にオフとされた後に、急速に変化する。従って、ｔ４でのＲストローブ信号は、リセットビットが時間ｔ３で電圧発生器４０によって発生し、記憶されたＶｒｅｆ（リセット）を十分に下回るに十分な時間を有するように、調整される。
【００４３】
図３Ａを参照して、時間に亘る列電圧レベルは、１つの仮説的な実施例に従って、選ばれた列及び行に対して示されている。スタンバイ又は非選択状態である場合に、列電圧は、Ｖ／２又はＶＤＥＳにほぼ等しい。なお、Ｖは、装置１２ａ及び１２ｂの閾値電圧に関し、選ばれていない装置１２ａ（一方で、他方は選ばれている。）を不適切にトリガーすることに対する改善されたマージンに関して、ダイ間で又はダイの中においてブロック間で調整されても良い。例えば、Ｖ／２は、装置１２ａの閾値電圧が、通常、２．５ＶのＶＨ（ｏｔｓ）を含む３Ｖであって、装置１２ｂの閾値電圧が、通常、０．５ＶのＶＨ（ｏｕｍ）を含む１Ｖである場合に、２Ｖであっても良い。
【００４４】
選ばれた列の電圧は、ハイとなり、一方、選ばれた行の電圧は、ローとなる（ただし、選択装置がｎチャネルＭＯＳトランジスタである場合を除く。この場合には、選ばれた行ラインがハイとなる。）。例えば、選択装置１２ａがＯＴＳ選択装置である実施例では、選ばれた行１６は、最初に、図３Ａに示された安定した低い選択電圧、行選択装置によって設定された低い電圧、及びトランジスタ２８、３８及び３９によって選択された電流を駆動する接地降下へ、と落ちる高い非選択電圧を有する。非選択状態にある列１４は、比較的低い非選択電圧を有し、列電圧は、列が選ばれた列へ電流を流し込まれることによって選択される場合に、増大する。読み出し中に流される列電流は、図３に示される。選ばれた列への印加時に、読み出し電流は、列が選択される場合に、選ばれた列の電圧を上昇させる。
【００４５】
読み出し列電流の振幅は、閾値装置１２ａのおよそ閾値電圧であるように設定されるので、それは、オンにトリガーして、メモリ素子１２ｂの抵抗レベル（記憶されたメモリ情報）にアクセスすることを可能にする。望ましくは、読み出し電流Ｉｒｅａｄは、メモリ素子１２ｂの閾値電流よりも小さい。メモリ素子の閾値であっても良いメモリ素子１２ｂのＩｔｈよりも小さい読み出し電流に関して、メモリセル１２をリフレッシュする必要性は最小限にされる。そのＩＴＨを超えるメモリ素子１２ｂを流れる電流を有する１回又はそれ以上繰り返される読み出しは、リセットビットを、設定ビットとして読み違えさせるか、あるいは、その抵抗を減衰させることができ、更に、読み間違え又は読み込み妨害エラーを引き起こしうる。
【００４６】
図３Ａは、同じ読み出し電流を有する任意のメモリセルの設定ビット（１２ａがトリガーした後の下側の波形）及びリセットビット（上側の波形）の状態を読み出した場合に、低く選択された行を示し、選ばれた列電圧をプロットする。読み出し電流は、安定状態の電圧（Ｖｆｉｎａｌ）が設定又はリセットの両状態でビットに対して増大することを可能にするに足るだけ長く流される。ラッチＶｒｅｆは、その選択装置をトリガーした後に読み出し電流でメモリセルをアクセスすることから生じた、このような結果として得られる列電圧を記憶するよう、時間ｔ３でアクティブな状態とされる。記憶されたレベルは、図２に示した基準電圧発生器によって約０．２５Ｖだけ下げられた列電圧である。ＳＨストローブのアサーションは、図３Ｃにおいて、図２の増幅器５４からの出力レベルにアクセスし、次に、（時間ｔ３での立ち下がり区間の）レベルを捕捉することを示す。幾つかの応用では、十分なマージンは、Ｖｆｉｎａｌに対してこのように長く待つことなしに高められ、当業者により容易に理解され得るように、より速い読み出し時間の使用を可能にする。
【００４７】
リセットビットは、後の比較のために、設定ビット（Ｖｒｅｆ（設定））に対して時間ｔ３でサンプリングされて保持された電圧よりも高い基準電圧（Ｖｒｅｆ（リセット））を発生させる。リセットビットの電圧は、より高くなり、その両端には更なる電圧を有する。これは、読み出し電流に乗じる抵抗が高くなれば、（Ｖｈｏｔｓに加えられる）電圧も高くなることによる。リセットビットにアクセスすることによって時間ｔ３で発生し、記憶される、結果として得られるより高い基準電圧（図３Ａの上側の水平破線）は、リセットビットを読み出すために利用されても良く、同様に、設定ビットに対して発生した、より低い基準電圧（図３Ａの下側の破線）は、設定ビットを読み出すよう、時間ｔ４での列に対する後の比較のために使用されうる。
【００４８】
更に、基準電圧は、選ばれた列、行及びビットからの基準電圧をサンプリングして保持することによってビット毎に発生しうるので、基準電圧（ＶＲ）は、選ばれた列、行及びセルの特性の関数である。結果として得られる基準電圧（より小さな選択されたオフセット電圧）は、セル状態の関数である検知装置１２ｂのＩｒｅａｄ×Ｒｃｅｌｌ（セルの抵抗値）と、ビット間で変化しうる選択装置１２ａの保持電圧ＶＨと、行選択装置におけるＩｒｅａｄ×（Ｒｒｏｗ  ｓｅｌｅｃｔ  ｄｅｖｉｃｅ（行選択装置の抵抗）＋Ｒｒｏｗ  ｌｉｎｅ（行ラインの抵抗）＋Ｒｃｏｌ  ｌｉｎｅ（列ラインの抵抗））＋Ｖｇｒｏｕｎｄ  ｌｉｎｅ（接地ラインの電圧）とを含む。装置１２ａのＶＨだけではなく、他の配置の変量及び駆動装置をも追跡する基準を発生させることによって、多くの変動が、夫々の周期で読み出された特定のビットに対して、ビット毎に、基準を設定することによって取り除かれうる。
【００４９】
その場合に、最終値が時間ｔ３の前に到達され、時間ｔ３でサンプリングされ、保持されると、読み出し電流は下がり（あるいは、オフとされ）、新しく得られる列電圧は、Ｖｒｅｆのような図２の回路によって前に記憶されたビット特定基準電圧に関して、比較器４２によって検知されて比較される。従って、ビット間又は周期間のＶＨの変動は、それが、実際には、より高い読み出し電流で前に記憶された基準電圧と、低減された読み出し電流で後にサンプリングされた列電圧とから減じられるので、読み出し窓マージンを低減しない。同様に、読み出しマージへの影響は、行及び列ラインの抵抗、位置における駆動装置からの、及び配列間の接地電圧の分布差からの選択電圧の行間の変動に起因して、最小限にされうる。
【００５０】
基準電圧（Ｖｒｅｆ）は、他の実施例でも発生しうる。この場合、行電圧は、（非選択状態にある列への行の漏れ量を最小限にするよう）接地まで引っ張られない。あるいは、行電圧は、選択時にハイとなる（これは、例えば、セル選択装置がｎチャネルトランジスタであることによる）。例えば、選択装置としてのバイポーラ若しくはＭＯＳダイオード又はトランジスタの使用のように、他の変形も可能である。
【００５１】
図３Ｃから明らかなように、サンプル及びホールド・ストローブ（ＳＨストローブ）は、列電流が減じられるか、あるいは、遮断される直前に、リセットビットが（Ｖｆｉｎａｌに近い）その最高レベルにある時点付近で、変換された基準電圧をラッチする。そのとき、基準電圧は、電流を変化させることから列電圧の十分な変化を可能にした後の列との比較のために、例えば２００ナノ秒といった時間周期で、キャパシタ５８に記憶される。
【００５２】
列電流が変えられるか、あるいは、オフとされた後に、設定ビット電圧は、（メモリ両端の電圧は、抵抗が低くなるほど低くなるので、）ほんのわずかに減少する。リセットビット電圧は、図３Ａで示されるように、更に、且つ、ゆっくりと落ちる（これは、ＲＣ時定数がより大きくなることによる）。例えば２００ナノ秒といった周期時間後、最終的に、リセットされた列は、設定ビットの電圧近くへと落ちる。読み出しデータは、図３Ｂ、３Ｃ及び３Ｄに示されるように、基準電圧がラッチされた時間ｔ３の後、及び読み出し電流が低減されるか、あるいはオフとされた後に、時間ｔ４でラッチされる。この読み出しデータラッチ時間は、本発明の実施例では、Ｖｒｅｆをラッチし、列電流を低減した後に、例えば２００ナノ秒といったおよそ１又はそれ以上のＲＣ時定数であっても良い。
【００５３】
読み出し電流が零へと低減される場合には、Ｒストローブ時間は、ラッチが望ましくは選択設定装置１２ａを流れる電流がＩＨを下回るまえに為され、従って、設定ビット電圧の過剰な減衰が回避されるので、更に重大となる。一方、電流は減じられるが、選択装置１２ａの保持電流（ＩＨ）を上回って保持される場合には、許容される時間は、リセット（より高い抵抗）ビットの電圧が基準を十分に下回ることを可能にするために更に十分となり、同時に、設定ビットに対する臨界タイミングを回避する。閾値装置１２ａの両端の電圧の減少による設定ビットの電圧の過剰な減少は、選択装置の電流をＩＨ（ｏｔｓ）より上に保持することによって回避される。しかし、読み出し遅延は、時間ｔ４でのデータのラッチの前の遅延を低減することによって保たれた十分なマージンにより、電流が零へと下がる場合に改善されうる。いずれの場合に関しても、電流は、時間ｔ３に等しい時間に、又は時間ｔ３後すぐに、即ち、基準レベルＶｒｅｆがラッチされるとすぐに、低減又は遮断されうる。
【００５４】
再び図２を参照すると、基準電圧は、図３Ｃに示された、Ｖｒｅｆ電圧がリセットビット電圧のピーク付近でラッチされる時間ｔ３で、蓄積キャパシタ５８へ入力される。基準電圧をラッチし、読み出し電流を低減し、列が記憶されたオフセット基準を十分に下回る遅延時間を待った後に、発生するリセットビットの比較は、電圧が（リセット）基準電圧よりも小さいか否かを表す。対照的に、設定ビットに関する比較は、低減した電流を伴う後の列電圧が、そのＶｒｅｆ（設定）を上回った状態である、より低い波形に対して、図３Ａに示される（より低い）設定基準電圧Ｖｒｅｆよりも高いままであるか否か、を示す。この比較は、列電流が時間ｔ３後に下がった後に（図３Ａ）、本発明の一実施例に従って、検知増幅器４２（図１）によって行われる。
【００５５】
分配器５２は、ラッチＶｒｅｆ時間ｔ３で検知された実際の列電圧から、例えば２５Ｖのオフセットを供給するように示されており、一方、他の代替案は、たとえ、比較器４２において十分な内蔵式増幅器のオフセットを提供し、更に、図２の抵抗分配器５２を用いてそれをオフセットすることなしに、ＳＨストローブ時間にピークのビットラインを簡単に捕捉するとしても、同様にこのオフセットを提供するために使用されうる。サンプリングの時間における列電圧に対するＶＲＥＦオフセットは、当業者により容易に理解されうるように、Ｉｒｅａｄ×Ｒｓｅｔ（設定時の抵抗）よりも大きく、Ｉｒｅａｄ×Ｒｒｅｓｅｔ（リセット時の抵抗）よりも小さく、２つの平均にほぼ等しくなければならない。オフセット電圧若しくは読み出し電流のうちのいずれか一方又はその両方は、読み出し電圧のマージンを最適とするように、夫々のチップにおいて調整されうる。
【００５６】
望ましくは、ビットの集合は、工場において走査され、オフセットは、幾つかの可能な技術のうちの１つ又はそれ以上によって基準電圧発生器４０において調整される。抵抗分配器は、例えばレーザ溶解修理のように、当該分配器の目的に対して１つの抵抗器を調整することによって、チップ内にプログラミングされても良い。基準電圧のオフセットは、劣化、温度及び電圧変動に起因するビット電圧の変動に対する読み出しマージンを最適化するように、比較的うまく中心に合わせられるべきである。望ましくは、基準オフセットは、チップ上の１つより多いブロックを有する、より大規模なメモリに関してブロック毎に、あるいは、より大きなブロックにおいてブロックの区分内であっても、調整される。
【００５７】
幾つかの実施例において、列は、最初に、電圧分配器によって強いられた電圧又は最初のより高い読み出し電流へと充電（予備充電）されるが、電圧は、選択装置１２ａをトリガーするために必要な電圧よりも低くなるよう限定され（従って、ＶＴＨｍｉｎ（１２ａ）よりも低い。）、そのとき、上述した技術は、この最初のより高い列電圧から続けられる。このように実施例と組み合わされるこのような予備充電によって、読み出し遅延は低減されうる。
【００５８】
代替的には、物理セル毎に１つより多い論理ビットを記憶するマルチビット方式において、複数の基準電圧は、本明細書中に記述された単一の変換された電圧Ｖｒｅｆと類似する方法で発生し、記憶され得る。付加的な電圧は、図３において、時間ｔ３で検知されるＶｆｉｎａｌに対するオフセット量の点で異なる。そのとき、抵抗レベルを変更することは、異なるプログラミング電流の振幅、幅又は立ち下がり区間を用いることによって、検知装置１２ｂに書き込まれても良い。
【００５９】
夫々の書き込みの試みの間に読み出すことによるフィードバックを伴う二分探索法及び多重書き込みの使用は、所望の抵抗の更に正確な書き込みをもたらす。このような技術によって、セル毎の１つより多いビット又はアナログ信号は、例えば、本明細書中で述べられている技術がセル毎の１つのビットに関するものであったとしても、当業者には明らかである技術を用いて記憶されうる。
【００６０】
時間ｔ３で電流を低減すると、設定ビットは、リセットビットよりも低い電圧に落ちるので（図３Ａ）、設定ビット電圧は、電流が低減又オフされる減衰期間の後に、基準電圧に対して高くなる。同様に、リセットビットは、１つ又はそれ以上のＲＣ時定数が決定された後に、基準電圧よりも低くなりうる。なお、Ｒはリセットビット抵抗であり、Ｃは列容量である。ｔ４でストローブされるまでのタイムアウト遅延は、それが設定ビットに対してより遅いので、リセットビット減衰速度に設定されても良い。
【００６１】
読み出し妨害を回避するために、列電流は、ビット選択を確実にする閾値装置１２ａの閾値電流より大きく、メモリ部１２ｂの閾値電流よりも小さくなるように設定されても良い。装置１２ａの閾値電流は、メモリ装置１２ｂの閾値電流よりも小さくなるよう設計されても良い。読み出し電流は、リセットビットをｄｖ／ｄｉにトリガーすることを回避するように、及びリセット状態の範囲内で、選ばれたビットの抵抗を低下させることを回避するように、メモリ素子１２ｂの閾値電流よりも小さくなるように選択されても良い。
【００６２】
より高い読み出し電流は、読み出し周期を完了する際に、より高速な充電及び改善された遅延をもたらすが、選ばれたセルのメモリセル１２ｂの閾値電流を超えるリスクを伴う。正確なタイミングで更なるリスクを伴う更に複雑な読み出し方式において、装置１２ｂの閾値電流に近い又はそれよりも僅かに大きい、より高い読み出し電流が使用されるが、基準電圧Ｖｒｅｆを検知／ラッチするタイミングが調整されるので、電流は、検知装置１２ｂの両端の電圧が超えられる前に低減される。
【００６３】
更に正確なタイミングは、列の変動速度に比例する電圧を作る変動センサの派生速度を用いて実現されうる。（時間ｔ１と選択装置１２ａをトリガーする時間との間の）列を充電する初期部分の間に変動のピーク速度を検知することによって、ピークは、装置１２ａが限界となるときに生ずる変動に対して比較されうる。その後、ｔ３までのタイムアウトは、より良い正確さのために、（時間ｔ２からの開始タイミングの代わりに）装置１２ａが限界となる時から開始されても良い。
【００６４】
図４を参照すると、本発明の実施例に従うシステム５００の一部が記述されている。システム５００は、例えば、パーソナルデジタルアシスタント（ＰＤＡ）、無線機能を有するラップトップ型若しくは持ち運び型コンピュータ、ウェブタブレット、無線電話、ポケットベル、インスタントメッセージ装置、デジタル音楽再生装置、デジタルカメラ、又は無線で情報を送信及び／又は受信するよう構成されうる他の装置のような、無線装置において使用されうる。システム５００は、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム、又はセルラーネットワーク、のようなシステムのうちの幾つかで使用されうる。しかし、本発明の適用範囲は、この点に限定されない。
【００６５】
システム５００は、制御装置５１０、入出力（Ｉ／Ｏ）装置５２０（例えば、キーパッド、ディスプレイ）、メモリ５３０、無線インターフェース５４０、及びスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）５６０を有し、これらは、バス５５０を介して相互に結合されている。バッテリー５８０は、本実施例では、システム５００へ電力を供給しうる。留意すべきは、本発明の適用範囲がこれらの構成要素の幾つか又は全てを有する実施例に限定されないことである。
【００６６】
制御装置５１０は、例えば、１つ又はそれ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ等を有しても良い。メモリ５３０は、システム５００へ、又はシステム５００によって送信される情報を記憶するために使用される。メモリ５３０は、また、随意的に、システム５００の動作中に制御装置５１０によって実行される指示を記憶するために使用されても良く、ユーザデータを記憶するために使用されても良い。指示は、デジタル情報として記憶されても良く、本明細書中に記述されるユーザデータは、デジタルデータとしてメモリの一区分に及びアナログメモリとして他の区分に記憶されても良い。他の実施例として、任意の区分は、同時に、このように標識化されて、デジタル情報を記憶し、その後、アナログ情報を記憶するよう、再標識化されて、再構成されても良い。メモリ５３０は、１つ又はそれ以上の異なる形式のメモリによって提供されても良い。例えば、メモリ５３０は、揮発性メモリ（如何なる形式のランダム・アクセス・メモリ）、例えばフラッシュメモリのような不揮発性メモリ、及び／又は図１に表されたメモリ１０を有しても良い。
【００６７】
入出力装置５２０は、メッセージを発生させるために使用されても良い。システム５００は、無線周波数（ＲＦ）信号を用いて無線通信ネットワークへ及びからメッセージを送受信するように、無線インターフェース５４０を使用しても良い。無線インターフェース５４０の例は、例えばダイポールアンテナのような、アンテナ又は無線トランシーバを有しても良い。しかし、本発明の適用範囲は、この点に限定されない。また、入出力装置５２０は、デジタル情報（デジタル情報が記憶された場合）又はアナログ情報（アナログ情報として）として記憶されたものを反映する電圧を伝送しても良い。システムは、カメラ５９０から、無線でダウンロード若しくはアップロードを行う、あるいは、発生して、本明細書中に記述されているメモリに直接的に記憶される、デジタルカメラ画像を記憶しても良い。
【００６８】
無線アプリケーションにおける例が上記で与えられると同時に、本発明の実施例は、また、無線ではないアプリケーションにおいても使用されうる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施例の回路図である。
【図２】本発明の一実施例に従う図１に示した電圧基準発生器の回路図である。
【図３Ａ】本発明の一実施例に従う、選ばれた列の電圧対時間のプロットである。
【図３Ｂ】本発明の一実施例に従う、選ばれた列の列電流対時間のプロットである。
【図３Ｃ】本発明の一実施例に従う、サンプル及びホールド・ストローブ電圧対時間のプロットである。
【図３Ｄ】本発明の一実施例に従う、Ｒストローブ・ラッチ電圧対時間の描写である。
【図４】本発明の一実施例に従うシステム描写である。
【符号の説明】
【００７０】
１０  メモリ
１２  メモリセル
１２ａ  閾値装置
１２ｂ  メモリ検知装置
１４  列ライン
１６  行ライン
１８  デコーダ
２０、２８、３８、３９、４６、５７  トランジスタ
２２、２４、２６  電流源
２５、３６  ゲート
３２  入出力制御
３４  イネーブル回路
４０  基準電圧発生器
４２  比較器
４４  データ出力ラッチ
４９  オンチップタイミング
５０、５４  増幅器
５２  抵抗分配器
５６  マルチプレクサ
５８  キャパシタ
６６  ノード
５００  システム
５１０  制御装置
５２０  入出力装置
５３０  メモリ
５４０  無線インターフェース
５５０  バス
５６０  ＳＲＡＭ
５８０  バッテリー
５９０  カメラ
ＶＤＥＳ、ＶＲ、ＶＲＥＦ  電圧
【図１】
2006286180.tif 000003
【図２】
2006286180.tif 000004
【図３Ａ】
2006286180.tif 000005
【図３Ｂ】
2006286180.tif 000006
【図３Ｃ】
2006286180.tif 000007
【図３Ｄ】
2006286180.tif 000008
【図４】
2006286180.tif 000009