(57)【要約】【課題】外部から印加される外部電源のレベルに関係なく安定して内部電圧を供給できる内部電源の生成装置を提供すること。【解決手段】内部電源の生成装置は、外部電源を印加されて基準電圧と、上位基準電圧と、下位基準電圧とを生成するデッドゾーン調節手段と、前記基準電圧のレベルによって接地されるノードを基準に、感知された内部電圧のレベルと、前記上位基準電圧、または前記下位基準電圧のレベルの差を感知して前記内部電圧を供給するための電圧ドライブ手段とを備える。【選択図】図４
2006286170.tif 000002
【特許請求の範囲】
【請求項１】
外部電源を印加されて基準電圧と、上位基準電圧と、下位基準電圧とを生成するデッドゾーン調節手段と、
前記基準電圧のレベルによって接地されるノードを基準に、感知された内部電圧のレベルと、前記上位基準電圧、または前記下位基準電圧のレベルの差を感知して前記内部電圧を供給するための電圧ドライブ手段と、
を備えることを特徴とする内部電源の生成装置。
【請求項２】
前記上位基準電圧が、前記基準電圧より高いレベルを有する信号であって、前記内部電圧のレベル上昇に対する基準となり、
前記下位基準電圧が、前記基準電圧より低いレベルを有する信号であって、前記内部電圧のレベル下降に対する基準となることを特徴とする請求項１に記載の内部電源の生成装置。
【請求項３】
前記電圧ドライブ手段が、
前記基準電圧のレベルによって接地される第１ノードを基準に、感知された前記内部電圧のレベルが前記下位基準電圧より下降するか否かを感知するための下降感知部と、
前記基準電圧のレベルによって接地される第２ノードを基準に、感知された前記内部電圧のレベルが前記上位基準電圧より上昇するか否かを感知するための上昇感知部と、
該上昇感知部の上昇感知信号に応答して前記内部電圧の供給端をプルダウン駆動するためのプルダウン駆動器と、
前記下降感知部の下降感知信号に応答して前記内部電圧の供給端をプルアップ駆動するためのプルアップ駆動器と、
を備えることを特徴とする請求項２に記載の内部電源の生成装置。
【請求項４】
前記下降感知部が、
前記基準電圧をゲート入力とする電流源トランジスタと、
該電流源トランジスタに接続され、前記下位基準電圧と前記内部電圧との電位を差動入力とする差動入力トランジスタ部と、
該差動入力トランジスタ部に接続され、前記下降感知信号を出力する電流ミラーと、
を備えることを特徴とする請求項３に記載の内部電源の生成装置。
【請求項５】
前記上昇感知部が、
前記基準電圧をゲート入力とする電流源トランジスタと、
前記電流源トランジスタに接続され、前記上位基準電圧と前記内部電圧との電位を差動入力とする差動入力トランジスタ部と、
該差動入力トランジスタ部に接続され、前記上昇感知信号を出力する電流ミラーと、
を備えることを特徴とする請求項４に記載の内部電源の生成装置。
【請求項６】
前記下降感知部内の前記電流源トランジスタと、前記上昇感知部内の前記電流源トランジスタとが共有され、前記第１及び第２ノードが同一ノードとなることを特徴とする請求項５に記載の内部電源の生成装置。
【請求項７】
前記下降感知部が、
前記基準電圧をゲート入力とする前記第１ノードと第２電源電圧の供給端との間にドレインソース経路を有する第１ＮＭＯＳトランジスタと、
前記下位基準電圧をゲート入力として印加され、自身の出力ノードと前記第１ノードとの間にドレインソース経路を有する第２ＮＭＯＳトランジスタと、
前記外部電源の供給端の自身の出力ノード間にソースドレイン経路を有する第１ＰＭＯＳトランジスタと、
前記外部電源の供給端に自身のソース端が接続され、前記第１ＰＭＯＳトランジスタのゲート端に自身のゲート端及びドレイン端が接続された第２ＰＭＯＳトランジスタと、
前記内部電圧をゲート入力として印加され、前記第２ＰＭＯＳトランジスタのドレイン端と前記第１ノードとの間にドレインソース経路を有する第３ＮＭＯＳトランジスタとを備え、
前記出力ノードにかかった電圧を前記下降感知信号に出力することを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項８】
前記プルアップ駆動器が、
前記下降感知信号をゲート入力として印加され、前記外部電源の供給端と前記内部電圧の供給端との間にソースドレイン経路を有するＰＭＯＳトランジスタで具現されることを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項９】
前記プルダウン駆動器が、
前記下降感知信号をゲート入力として印加され、前記外部電源の供給端と前記内部電圧の供給端との間にドレインソース経路を有するＮＭＯＳトランジスタで具現されることを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項１０】
前記デッドゾーン調節手段が、
前記外部電源と第２電源電圧との間に直列に接続された第１ないし第４抵抗を備え、前記第１及び第２抵抗間の接続ノードにかかった電圧を前記上位基準電圧に、前記第２及び第３抵抗間の接続ノードにかかった電圧を前記基準電圧に、前記第３及び第４抵抗間の接続ノードにかかった電圧を前記下位基準電圧に出力することを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項１１】
前記第１及び第４抵抗の抵抗値が、前記第２及び第３抵抗の抵抗値より大きいことを特徴とする請求項１０に記載の内部電源の生成装置。
【請求項１２】
前記デッドゾーン調節手段が、
前記外部電源及び前記第２電源電圧の供給端間にＮＭＯＳトランジスタで具現された複数のダイオードを直列に配置し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項１３】
前記デッドゾーン調節手段が、
前記外部電源及び前記第２電源電圧の供給端間にＰＭＯＳトランジスタで具現された複数のダイオードを直列に配置し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項１４】
前記デッドゾーン調節手段が、
前記外部電源及び前記第２電源電圧の供給端間にＮＭＯＳトランジスタで具現されたダイオードと線形抵抗とを直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項１５】
前記デッドゾーン調節手段が、
前記外部電源及び前記第２電源電圧の供給端間にＰＭＯＳトランジスタで具現されたダイオードと線形抵抗とを直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項１６】
前記デッドゾーン調節手段が、
前記外部電源及び前記第２電源電圧の供給端間にＰＭＯＳトランジスタで具現された複数のアクティブ抵抗を直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項５または６に記載の内部電源の生成装置。
【請求項１７】
前記デッドゾーン調節手段が、
前記外部電源及び前記第２電源電圧の供給端間にＮＭＯＳトランジスタで具現された複数のアクティブ抵抗を直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項５または６に記載の内部電源の生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、安定して内部電源を供給するための内部電源の生成装置に関する。
【背景技術】
【０００２】
半導体メモリ素子は、最近、低電圧、低消費電力化の傾向によって、ＤＲＡＭ製品内部に外部電源電圧を印加されて様々なレベルの内部電源電圧を生成するための内部電源の生成装置を採用している。
【０００３】
このように、内部電源の生成装置を通して生成された電源電圧ＶＢＬＰは、ＤＲＡＭ内でビットラインのプリチャージ時に用いられるものであり、セルに格納される高電データと低電位データとの中間レベルを有する。すなわち、電源電圧ＶＢＬＰのレベルは、セルに格納されるデータが有する電圧レベルの１/２ＶＣＣであり、均等化動作で消耗される電力を最小化できる。
【０００４】
また、電源電圧ＶＣＰは、セルの基板に用いられるものであり、ＤＲＡＭ内のセルキャパシタの基準端子に接続される。この時、電源電圧ＶＣＰは、電源電圧ＶＢＬＰと同じレベルである１/２ＶＣＯＲＥを有するが、これは、セルに格納されるデータの電圧レベルと関係なく、セルキャパシタの両端に１/２ＶＣＯＲＥの電圧レベルを印加することによって、セルキャパシタの信頼性を確保するためのものである。
【０００５】
図１は、従来の技術に係る内部電源の生成装置の回路図である。
【０００６】
図１に示しているように、従来の技術に係る内部電源の生成装置は、電源電圧ＶＳＳをゲート電圧として印加され、電源電圧ＶＣＣの供給端とノードＮ１ との間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ１と、ノードＮ１に自身のゲート端のドレイン端とが接続されたＮＭＯＳトランジスタＮＭ１と、ＮＭＯＳトランジスタＮＭ１のソース端に自身のソース端の基板が接続され、ノードＮ２に自身のゲート端とドレイン端とが接続されたＰＭＯＳトランジスタＰＭ２と、電源電圧ＶＣＣとをゲート電圧として印加され、ノードＮ２と電源電圧ＶＳＳの供給端との間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ２と、ノードＮ１に自身のゲート端が接続され、電源電圧ＶＣＣと出力ノードとの間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ３と、ノードＮ２に自身のゲート端が接続され、出力ノードと電源電圧ＶＳＳの供給端との間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ３を備え、出力ノードにかかった電圧を電源電圧ＶＢＬＰとして供給する。
【０００７】
図に示しているように、従来の技術に係る内部電源の生成装置は、電源電圧ＶＣＣと電源電圧ＶＳＳとの間に直列に接続されたＰＭＯＳ抵抗ＰＭ１と、ＮＭＯＳダイオードＮＭ１、ＰＭＯＳダイオードＰＭ２と、ＮＭＯＳ抵抗ＮＭ２を通してノードＮ１及びＮ２にかかった電圧の間に一定の抵抗比が形成されるようにする。
【０００８】
したがって、ノードＮ１を印加されるＮＭＯＳトランジスタＮＭ３を通し、電源電圧ＶＢＬＰをプルアップ駆動し、ノードＮ２を印加されるＰＭＯＳトランジスタＰＭ３を通して電源電圧ＶＢＬＰをプルダウン駆動する。
【０００９】
参考に、電源電圧ＶＢＬＰを供給するトランジスタＮＭ３、ＰＭ３のソース端が、出力ノードに接続される形態をソースフォロア方式（Source Follower）という。
【００１０】
上述の従来の技術に係る内部電源の生成装置は、ソースフォロア方式で具現され、他の方式に比べて少ない駆動力を有する。それだけではなく、ＭＯＳトランジスタのしきい電圧の変化によってデッドゾーン（Dead Zone、駆動力がない状態を意味するもの、以下「デッドゾーン」とする。）もまた変わるため、内部電源の生成装置の駆動力が変動される問題点が生じる。
【００１１】
図２は、他の従来の技術に係る内部電源の生成装置の回路図である。
【００１２】
図２に示しているように、他の従来の技術に係る内部電源の生成装置は、電源電圧ＶＣＯＲＥと電源電圧ＶＳＳとの間に直列に配置されたセルフバイアスダイオード抵抗とライン抵抗とを備え、電圧の分配によって基準電圧ＲＥＦを生成するための基準電圧生成部１０と、基準電圧ＲＥＦを印加されて電源電圧ＶＳＳの供給端に流れる電流の量を調節するためのＮ−バイアス電圧Ｎ＿ＢＳを生成するための第１バイアス電圧生成部２０と、基準電圧ＲＥＦとＮ−バイアス電圧Ｎ＿ＢＳとを印加され、電源電圧ＶＣＯＲＥから供給される電流の量を調節するためのＰ−バイアス電圧Ｐ＿ＢＳを生成するための第２バイアス電圧生成部３０と、基準電圧ＲＥＦとＮ及びＰ−バイアス電圧Ｎ＿ＢＳ、Ｐ＿ＢＳを印加され、基準電圧ＲＥＦよりしきい電圧Ｖｔ分だけ高いレベルの上位出力制御電圧Ｎ＿ＧＴと、基準電圧ＲＥＦよりしきい電圧Ｖｔ分だけ低いレベルの下位出力制御電圧Ｐ＿ＧＴを生成するための制御電圧生成部４０と、上位及び下位出力制御電圧Ｎ＿ＧＴ、Ｐ＿ＧＴに応答して電源電圧ＶＢＬＰを供給し、プルアップ駆動信号Ｐ＿ＤＲＶと、プルダウン駆動信号Ｎ＿ＤＲＶとを生成するための駆動信号生成部５０と、プルダウン及びプルアップ駆動信号Ｐ＿ＤＲＶ、Ｎ＿ＤＲＶに応答して電源電圧ＶＢＬＰが一定のレベルに維持されて供給されるようにするための出力駆動器６０とを備える。
【００１３】
簡略に動作を説明すると、電源電圧ＶＢＬＰのレベルに変動がない場合には、プルアップ駆動信号Ｐ＿ＤＲＶ及びプルダウン駆動信号Ｎ＿ＤＲＶの電圧レベルが一定に維持され、電源電圧ＶＢＬＰが同じ電流量として供給する。
【００１４】
この時、電源電圧ＶＢＬＰのレベルが基準電圧ＲＥＦより上昇すると、プルアップ駆動信号Ｐ＿ＤＲＶ及びプルダウン駆動信号Ｎ＿ＤＲＶのレベルがますます上昇し、出力駆動器６０ないしＮＭＯＳトランジスタの駆動量を増加させるため、電源電圧ＶＢＬＰのレベルが下降する。
【００１５】
また、電源電圧ＶＢＬＰのレベルが基準電圧ＲＥＦより下降すると、プルアップ駆動信号Ｐ＿ＤＲＶ及びプルダウン駆動信号Ｎ＿ＤＲＶのレベルがますます下降して出力駆動器６０内のＰＭＯＳトランジスタの駆動量を増加させるため、電源電圧ＶＢＬＰのレベルが上昇する。
【００１６】
プルアップ駆動信号Ｐ＿ＤＲＶは、電源電圧ＶＣＯＲＥと１/２ＶＣＯＲＥとをスウィングするが、電源電圧ＶＢＬＰは、１/２ＶＣＯＲＥを維持するため、電源電圧ＶＣＯＲＥのレベルが下降すると、プルアップ駆動信号Ｐ＿ＤＲＶと電源電圧ＶＢＬＰとの間のレベルの差がしきい電圧以上を有することができず、出力駆動器内のトランジスタを十分にターンオンさせることができない。
【００１７】
一方、図３Ａ及び図３Ｂは、図２のシミュレーションタイミングチャートであり、Ｘ軸は外部電源を、Ｙ軸は外部電源によって供給される電流の量を示す。
【００１８】
図３Ａ及び図３Ｂに示しているように、電源電圧ＶＣＯＲＥのレベル下降によって、電源電圧ＶＢＬＰのレベルが出力駆動器６０ないしＭＯＳトランジスタのしきい電圧より低くなる場合、出力駆動器６０の駆動力が顕著に減少することが分かる。
【００１９】
このように、従来の技術に係る内部電源の生成装置は、駆動電源である電源電圧ＶＣＯＲＥ、または電源電圧ＶＣＣのレベルが下降する場合、駆動力が小さくなるため、電源電圧ＶＢＬＰ、または電源電圧ＶＣＰを供給されるブロック内で誤動作が発生する。
【００２０】
特に、現在のように外部から印加される外部電源のレベルが順次低くなる傾向において、上述のような問題点はさらに一層顕著に現れるであろう。
【００２１】
一方、上述の従来の技術では、電源電圧ＶＣＯＲＥ、または電源電圧ＶＣＰを駆動電源として印加されるが、これは外部から印加される電源を意味する。
【特許文献１】特開平０６−１８７７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、本発明は、上記従来の問題点を解決するためになされたものであって、その目的は、外部から印加される外部電源のレベルに関係なく安定して内部電圧を供給できる内部電源の生成装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明の一側面に係る内部電圧生成装置は、外部電源を印加されて基準電圧と、上位基準電圧と、下位基準電圧とを生成するデッドゾーン調節手段と、前記基準電圧のレベルによって接地されるノードを基準に、感知された内部電圧のレベルと、前記上位基準電圧、または前記下位基準電圧のレベルの差を感知して前記内部電圧を供給するための電圧ドライブ手段とを備える。
【００２４】
好ましくは、前記上位基準電圧が、前記基準電圧より高いレベルを有する信号であって、前記内部電圧のレベル上昇に対する基準となり、前記下位基準電圧が、前記基準電圧より低いレベルを有する信号であって、前記内部電圧のレベル下降に対する基準となることを特徴とする。
【００２５】
好ましくは、前記電圧ドライブ手段が、前記基準電圧のレベルによって接地される第１ノードを基準に、感知された前記内部電圧のレベルが前記下位基準電圧より下降するか否かを感知するための下降感知部と、前記基準電圧のレベルによって接地される第２ノードを基準に、感知された前記内部電圧のレベルが前記上位基準電圧より上昇するか否かを感知するための上昇感知部と、該上昇感知部の上昇感知信号に応答して前記内部電圧の供給端をプルダウン駆動するためのプルダウン駆動器と、前記下降感知部の下降感知信号に応答して前記内部電圧の供給端をプルアップ駆動器とを備える。
【００２６】
また、本発明の一側面に係る内部電源生成装置は、前記下降感知部が、前記基準電圧をゲート入力とする電流源トランジスタと、該電流源トランジスタに接続され、前記下位基準電圧と前記内部電圧との電位を差動入力とする差動入力トランジスタ部と、該差動入力トランジスタ部に接続され、前記下降感知信号を出力する電流ミラーと、を備える。
【００２７】
また、本発明の一側面に係る内部電源生成装置は、前記上昇感知部が、前記基準電圧をゲート入力とする電流源トランジスタと、前記電流源トランジスタに接続され、前記上位基準電圧と前記内部電圧との電位を差動入力とする差動入力トランジスタ部と、該差動入力トランジスタ部に接続され、前記上昇感知信号を出力する電流ミラーと、を備える。
【００２８】
また、本発明の一側面に係る内部電源生成装置は、前記下降感知部内の前記電流源トランジスタと、前記上昇感知部内の前記電流源トランジスタとが共有され、前記第１及び第２ノードが同一ノードとなる。
【００２９】
また、本発明の一側面に係る内部電源生成装置は、前記下降感知部が、前記基準電圧をゲート入力とする前記第１ノードと第２電源電圧の供給端との間にドレインソース経路を有する第１ＮＭＯＳトランジスタと、前記下位基準電圧をゲート入力として印加され、自身の出力ノードと前記第１ノードとの間にドレインソース経路を有する第２ＮＭＯＳトランジスタと、前記外部電源の供給端の自身の出力ノード間にソースドレイン経路を有する第１ＰＭＯＳトランジスタと、前記外部電源の供給端に自身のソース端が接続され、前記第１ＰＭＯＳトランジスタのゲート端に自身のゲート端及びドレイン端が接続された第２ＰＭＯＳトランジスタと、前記内部電圧をゲート入力として印加され、前記第２ＰＭＯＳトランジスタのドレイン端と前記第１ノードとの間にドレインソース経路を有する第３ＮＭＯＳトランジスタとを備え、前記出力ノードにかかった電圧を前記下降感知信号に出力する。
【００３０】
また、本発明の一側面に係る内部電源生成装置は、前記プルアップ駆動器が、前記下降感知信号をゲート入力として印加され、前記外部電源の供給端と前記内部電圧の供給端との間にソースドレイン経路を有するＰＭＯＳトランジスタで具現される。
【００３１】
また、本発明の一側面に係る内部電源生成装置は、前記プルダウン駆動器が、前記下降感知信号をゲート入力として印加され、前記外部電源の供給端と前記内部電圧の供給端との間にドレインソース経路を有するＮＭＯＳトランジスタで具現される。
【００３２】
また、本発明の一側面に係る内部電源生成装置は、前記デッドゾーン調節手段が、前記外部電源と第２電源電圧との間に直列に接続された第１ないし第４抵抗を備え、前記第１及び第２抵抗間の接続ノードにかかった電圧を前記上位基準電圧に、前記第２及び第３抵抗間の接続ノードにかかった電圧を前記基準電圧に、前記第３及び第４抵抗間の接続ノードにかかった電圧を前記下位基準電圧に出力する。
【００３３】
また、本発明の一側面に係る内部電源生成装置は、前記第１及び第４抵抗の抵抗値が、前記第２及び第３抵抗の抵抗値より大きい。
【００３４】
また、本発明の一側面に係る内部電源生成装置は、前記デッドゾーン調節手段が、前記外部電源及び前記第２電源電圧の供給端間にＮＭＯＳトランジスタで具現された複数のダイオードを直列に配置し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成する。
【００３５】
また、本発明の一側面に係る内部電源生成装置は、前記デッドゾーン調節手段が、前記外部電源及び前記第２電源電圧の供給端間にＰＭＯＳトランジスタで具現された複数のダイオードを直列に配置し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成する。
【００３６】
また、本発明の一側面に係る内部電源生成装置は、前記デッドゾーン調節手段が、前記外部電源及び前記第２電源電圧の供給端間にＮＭＯＳトランジスタで具現されたダイオードと線形抵抗とを直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成する。
【００３７】
また、本発明の一側面に係る内部電源生成装置は、前記デッドゾーン調節手段が、前記外部電源及び前記第２電源電圧の供給端間にＰＭＯＳトランジスタで具現されたダイオードと線形抵抗とを直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成する。
【００３８】
また、本発明の一側面に係る内部電源生成装置は、前記デッドゾーン調節手段が、前記外部電源及び前記第２電源電圧の供給端間にＰＭＯＳトランジスタで具現された複数のアクティブ抵抗を直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成する。
【００３９】
また、本発明の一側面に係る内部電源生成装置は、前記デッドゾーン調節手段が、前記外部電源及び前記第２電源電圧の供給端間にＮＭＯＳトランジスタで具現された複数のアクティブ抵抗を直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成する。
【発明の効果】
【００４０】
本発明によれば、外部電源のレベルがしきい電圧以上に維持される時には、１/２倍に該当する電源電圧を生成して安定して供給できる。また、基準電圧によって接地されるノードを基準に、電源電圧のレベルを感知するため、接地路の電流経路が持続して形成されて電流が消耗される現象を防止できるという効果が得られる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００４２】
図４は、本発明の第１実施の形態に係る内部電源の生成装置の回路図である。
【００４３】
図４に示しているように、第１実施の形態に係る内部電源の生成装置は、基準電圧ｈＦのレベルによって接地されるノードを基準に感知された電源電圧ＶＢＬＰのレベルと、上位基準電圧ｈＦＵ、または下位基準電圧ｈＦＤのレベルとの間の差を感知して電源電圧ＶＢＬＰを供給するための電圧ドライブ部２００と、外部電源ＶＤＤを印加されて電圧ドライブ部２００の駆動を調節するための基準電圧ｈＦと、上位基準電圧ｈＦＵと、下位基準電圧ｈＦＤを生成するデッドゾーン調節部１００とを備える。
【００４４】
そして、デッドゾーン調節部１００は、外部電源ＶＤＤと電源電圧ＶＳＳとの間に直列に接続された４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を備え、各抵抗と抵抗との間の接続ノードにかかった電圧を上位基準電圧ｈＦＵと、基準電圧ｈＦと、下位基準電圧ｈＦＤとに出力する。
【００４５】
この時、デッドゾーン調節部１００によって生成される上位基準電圧ｈＦＵは、外部電源ＶＤＤを印加されて生成された基準電圧ｈＦより高いレベルを有する信号であり、電源電圧ＶＢＬＰのレベル上昇に対する基準となり、下位基準電圧ｈＦＤは、基準電圧ｈＦより低いレベルを有する信号であり、電源電圧ＶＢＬＰのレベル下降に対する基準となる。
参考に、外部電源ＶＤＤ、または電源電圧ＶＳＳの供給端に一側端が接続された抵抗Ｒ１及びＲ４は、接続されない抵抗Ｒ２及びＲ３に比べて大きい抵抗値を有する。
【００４６】
また、電圧ドライブ部２００は、基準電圧ｈＦのレベルによって接地されるノードを基準に感知された電源電圧ＶＢＬＰのレベルが、下位感知電圧ｈＦＤより下降するか否かを感知するための下降感知部２２０と、基準電圧ｈＦのレベルによって接地されるノードを基準に感知された電源電圧ＶＢＬＰのレベルが上位基準電圧ｈＦＵより上昇するか否かを感知するための上昇感知部２４０と、上昇感知部２４０の上昇感知信号に応答して電源電圧ＶＢＬＰの供給端をプルダウン駆動するためのプルダウン駆動器ＮＭ１０と、下降感知部２２０の下降感知信号に応答して電源電圧ＶＢＬＰの供給端をプルアップ駆動するためのプルアップ駆動器ＰＭ８とを備える。
【００４７】
下降感知部２２０及び上昇感知部２４０は、電流ミラー型の差動増幅器で具現されて同じ回路的具現態様を有するが、この時、下降感知部２２０は、下位基準電圧ｈＦＤを、上昇感知部２４０は、上位基準電圧ｈＦＵをそれぞれ印加される点だけ異なるため、下降感知部２２０だけを例として説明するようにする。
【００４８】
まず、下降感知部２２０は、基準電圧ｈＦをゲート入力とする電流源トランジスタＮＭ６と、電流源トランジスタＮＭ６に接続され、下位基準電圧ｈＦＤと電源電圧ＶＢＬＰの電位を差動入力とする差動入力トランジスタ部ＮＭ４、ＮＭ５と、差動入力トランジスタ部ＮＭ４、ＮＭ５に接続され下降感知信号を出力する電流ミラーＰＭ４、ＰＭ５とを備える。
【００４９】
下降感知部２２０をトランジスタレベルで説明すると、下降感知部２２０は、基準電圧ｈＦをゲート入力とするノードＣＭＭ＿Ｐと電源電圧ＶＳＳの供給端との間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ６と、下位基準電圧ｈＦＤをゲート入力として印加され、自身の出力ノードＡとノードＣＭＭ＿Ｐとの間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ４と、外部電源ＶＤＤの供給端の自身の出力ノードＡとの間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ４と、外部電源ＶＤＤの供給端に自身のソース端が接続され、ＰＭＯＳトランジスタＰＭ４のゲート端に自身のゲート端及びドレイン端が接続されたＰＭＯＳトランジスタＰＭ５と、電源電圧ＶＢＬＰをゲート入力として印加され、ＰＭＯＳトランジスタＰＭ５のドレイン端のノードＣＭＭ＿Ｐの間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ５を備え、出力ノードＡにかかった電圧を下降感知信号に出力する。
【００５０】
また、プルアップ駆動器ＰＭ８は、下降感知信号をゲート入力として印加され、外部電源ＶＤＤの供給端の電源電圧ＶＢＬＰの供給端間にソースドレイン経路を有するＰＭＯＳトランジスタで具現され、プルダウン駆動器ＮＭ１０は、下降感知信号をゲート入力として印加され、外部電源ＶＤＤの供給端の電源電圧ＶＢＬＰの供給端間にドレインソース経路を有するＮＭＯＳトランジスタで具現される。
【００５１】
本発明に係る内部電源の生成装置の動作を簡略に説明すると、電源電圧ＶＢＬＰが下位基準電圧ｈＦＤより低くなると、下降感知部２２０の出力ノードＡのレベルが低くなり、出力ノードＡにかかった電圧を有する下降感知信号ｈＦＤが論理レベル「Ｌ」に遷移する。したがって、下降感知信号ｈＦＤを印加されるプルアップ駆動器ＰＭ８がターンオンされて駆動量を増加させるため、電源電圧ＶＢＬＰのレベルが上昇する。
【００５２】
また、電源電圧ＶＢＬＰが上位基準電圧ｈＦＵより上昇すると、上昇感知部２４０内の出力ノードＣのレベルが上昇し、上昇感知信号ｈＦＵが論理レベル「Ｈ」に遷移する。上昇感知信号ｈＦＵを印加されるプルダウン駆動器ＮＭ１０がターンオンされて電源電圧ＶＢＬＰの供給端をプルダウン駆動するため、電源電圧ＶＢＬＰのレベルが下降する。
【００５３】
したがって、本発明の内部電源の生成装置によって生成される電源電圧ＶＢＬＰは、上位基準電圧ｈＦＵと下位基準電圧ｈＦＤとの間のレベルを有する。
【００５４】
参考に、デッドゾーン制御部１００は、外部電源ＶＤＤを印加されて持続して、基準電圧ｈＦ、上位基準電圧ｈＦＵ及び下位基準電圧ｈＦＤを生成して出力する。
【００５５】
一方、上述のような内部電源の生成装置は、基準電圧によって接地されるノードを基準に、電源電圧ＶＢＬＰのレベルを感知して駆動されるため、外部電源のレベルがＶｔ以上を有する場合には動作が可能である。したがって、従来 の外部電源のレベル下降によって基準電圧と電源電圧ＶＢＬＰとの間のレベルの差がしきい電圧以上に確保されず、駆動量が減るといった問題が発生しない。
【００５６】
また、基準電圧によって接地されるか、または接地端からオープンされるノードを基準に用いるため、接地端から形成される電流経路が持続して生成されず、電流経路による電流消耗を減少させることができる。
【００５７】
図５Ａないし図５Ｆは、図４のデッドゾーン調節部１００の他の実施の形態を示す図面である。
【００５８】
図５Ａに示しているように、デッドゾーン調節部１００は、外部電源ＶＤＤ及び電源電圧ＶＳＳの供給端間にＮＭＯＳトランジスタで具現された複数のダイオードを直列に配置して電圧を分配し、上位基準電圧ｈＦＵ、基準電圧ｈＦ、及び下位基準電圧ｈＦＤを生成し、図５Ｂに示しているデッドゾーン調節部１００は、ダイオードをＰＭＯＳトランジスタで具現した場合である。
【００５９】
図５Ｃに示しているように、デッドゾーン調節部１００は、外部電源ＶＤＤ及び電源電圧ＶＳＳの供給端間にＮＭＯＳトランジスタで具現されたダイオードと線形抵抗とを直列に配置して電圧を分配し、上位基準電圧ｈＦＵ、基準電圧ｈＦ、及び下位基準電圧ｈＦＤを生成する場合であり、図５Ｄに示しているデッドゾーン調節部１００は、図５ＣのダイオードをＰＭＯＳトランジスタで具現した場合である。
【００６０】
図５Ｅに示しているデッドゾーン調節部１００は、外部電源ＶＤＤと電源電圧ＶＳＳの供給端との間にＰＭＯＳトランジスタで具現された複数のアクティブ抵抗を直列に配置して具現された場合であり、図５Ｆに示しているデッドゾーン調節部１００は、図５Ｅのアクティブ抵抗をＮＭＯＳトランジスタで具現した場合である。
【００６１】
上述のように、図５Ａないし図５Ｆに示しているデッドゾーン調節部１００は、ＭＯＳトランジスタで具現されたダイオード、アクティブ抵抗、または線形抵抗を用いて、外部電源ＶＤＤのレベルを電圧を分配し、上位基準電圧ｈＦＵ、基準電圧ｈＦ、下位基準電圧ｈＦＤを生成する同じ動作を有する。
【００６２】
図６は、図４の電圧ドライブ部２００の他の実施の形態を示す図であり、他の実施の形態に係る電圧ドライブ部２００は、基準電圧ｈＦを印加されてバイアス電流を供給するための電流源トランジスタＮＭ１１を共有する。
【００６３】
図７は、図４のシミュレーションタイミングチャートであり、本発明に係る内部電源の生成装置は、外部電源のレベルが下降しても、安定して電源電圧ＶＢＬＰのレベルを維持することが分かる。
【００６４】
したがって、本発明に係る内部電源の生成装置は、外部電源のレベルがしきい電圧以上に維持される時には、１/２倍に該当する電源電圧ＶＢＬＰを生成して安定して供給できる。
【００６５】
一方、上述の本発明では、外部電源を印加されてビットラインをプリチャージさせるための電源電圧ＶＢＬＰを生成する場合を例にしたが、これは１つの実施の形態であり、駆動電源の１/２に該当する電源電圧を生成する場合には適用可能である。
【００６６】
また、上述の本発明では、外部電源ＶＤＤとして表記したが、これは外部電源に対する１つの例であり、これによって本発明は制限されない。
【００６７】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６８】
【図１】従来の技術に係る内部電源の生成装置の回路図である。
【図２】他の従来の技術に係る内部電源の生成装置の回路図である。
【図３Ａ】図１及び図２のシミュレーションタイミングチャートである。
【図３Ｂ】図１及び図２のシミュレーションタイミングチャートである。
【図４】本発明の第１実施の形態に係る内部電源の生成装置の回路図である。
【図５Ａ】図４のデッドゾーン調節部の他の実施の形態を示す図である。
【図５Ｂ】図４のデッドゾーン調節部の他の実施の形態を示す図である。
【図５Ｃ】図４のデッドゾーン調節部の他の実施の形態を示す図である。
【図５Ｄ】図４のデッドゾーン調節部の他の実施の形態を示す図である。
【図５Ｅ】図４のデッドゾーン調節部の他の実施の形態を示す図である。
【図５Ｆ】図４のデッドゾーン調節部の他の実施の形態を示す図である。
【図６】図４の電圧ドライブ部の他の実施の形態を示す図である。
【図７】図４のシミュレーションタイミングチャートである。
【符号の説明】
【００６９】
１００      デッドゾーン調節部
２００      電圧ドライブ部
２２０      下降感知部
２４０      上昇感知部
【図１】
2006286170.tif 000003
【図２】
2006286170.tif 000004
【図３Ａ】
2006286170.tif 000005
【図３Ｂ】
2006286170.tif 000006
【図４】
2006286170.tif 000007
【図５Ａ】
2006286170.tif 000008
【図５Ｂ】
2006286170.tif 000009
【図５Ｃ】
2006286170.tif 000010
【図５Ｄ】
2006286170.tif 000011
【図５Ｅ】
2006286170.tif 000012
【図５Ｆ】
2006286170.tif 000013
【図６】
2006286170.tif 000014
【図７】
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