(57)【要約】【課題】  低電圧電源から供給される電源電圧ＶＤＤが推奨動作電源電圧より低下しても、ＣＭＯＳ出力部等のプッシュプル出力部での貫通電流の発生を防ぐ駆動回路を提供する。【解決手段】  ソースが高電圧電源に接続されドレインがＩＮ４に接続されゲートがＩＮ５に接続されたＰ型ＭＯＳトランジスタ２、ソースが高電圧電源に接続されドレインがＩＮ５に接続されゲートがＩＮ４に接続されたＰ型ＭＯＳトランジスタ３、ソースが接地されドレインがＩＮ４に接続されゲートが低電圧信号を受けるＮ型ＭＯＳトランジスタ５、及び、ソースが接地されドレインがＩＮ５に接続されたＮ型ＭＯＳトランジスタ６を有するレベルシフト部１３と、Ｐ型ＭＯＳトランジスタ１及びＮ型ＭＯＳトランジスタ４を有するＣＭＯＳ出力部１４とを備え、Ｐ型ＭＯＳトランジスタ２の駆動電流は、Ｎ型ＭＯＳトランジスタ５の駆動電流より大きい。【選択図】        図１
2006101490.tif 000002
【特許請求の範囲】
【請求項１】
ソースが高電圧電源に接続されドレインが第１接点に接続されゲートが第２接点に接続された第１のＰ型ＭＯＳトランジスタと、ソースが前記高電圧電源に接続されドレインが前記第２接点に接続されゲートが前記第１接点に接続された第２のＰ型ＭＯＳトランジスタと、ソースが接地されドレインが前記第１接点に接続されゲートが第１信号を受ける第１のＮ型ＭＯＳトランジスタと、ソースが接地されドレインが前記第２接点に接続されゲートが第２信号を受ける第２のＮ型ＭＯＳトランジスタとを有するレベルシフト部と、
低電圧電源に接続されるとともに、前記第１のＮ型ＭＯＳトランジスタのゲート、前記第２のＮ型ＭＯＳトランジスタのゲートに接続され、入力信号に基づいて、前記第１のＮ型ＭＯＳトランジスタのゲートに前記第１信号を出力し、前記第２のＮ型ＭＯＳトランジスタのゲートに前記第２信号を出力する低電圧制御部と、
前記レベルシフト部の前記第１接点の信号と前記低電圧制御部が出力する第３信号とに基づいてスイッチング動作するプッシュプル出力部とを備え、
前記第１のＰ型ＭＯＳトランジスタの駆動電流は、前記第１のＮ型ＭＯＳトランジスタの駆動電流より大きい
駆動回路。
【請求項２】
前記第１のＮ型ＭＯＳトランジスタの駆動電流は、前記第２のＮ型ＭＯＳトランジスタの駆動電流より大きく、
前記第２のＮ型ＭＯＳトランジスタの駆動電流は、前記第２のＰ型ＭＯＳトランジスタの駆動電流より大きい
請求項１記載の駆動回路。
【請求項３】
前記第１のＰ型ＭＯＳトランジスタの電流駆動能力は、前記第１のＮ型ＭＯＳトランジスタの電流駆動能力より大きい
請求項１記載の駆動回路。
【請求項４】
前記第１のＮ型ＭＯＳトランジスタの電流駆動能力は、前記第２のＮ型ＭＯＳトランジスタの電流駆動能力より大きく、
前記第２のＮ型ＭＯＳトランジスタの電流駆動能力は、前記第２のＰ型ＭＯＳトランジスタの電流駆動能力より大きい
請求項３記載の駆動回路。
【請求項５】
前記駆動回路はさらに、前記高電圧電源と前記第２のＰ型ＭＯＳトランジスタのソースとの間に接続された第１の抵抗性素子を備え、
前記第２のＰ型ＭＯＳトランジスタのソースは、前記第１の抵抗性素子を介して前記高電圧電源に接続されている
請求項１記載の駆動回路。
【請求項６】
前記第１の抵抗性素子は、Ｐ型ＭＯＳトランジスタである
請求項５記載の駆動回路。
【請求項７】
前記駆動回路はさらに、前記第２のＮ型ＭＯＳトランジスタのソースと接地電位との間に接続された第２の抵抗性素子を備え、
前記第２のＮ型ＭＯＳトランジスタのソースは、前記第２の抵抗性素子を介して接地されている
請求項５記載の駆動回路。
【請求項８】
前記第２の抵抗性素子は、Ｎ型ＭＯＳトランジスタである
請求項７記載の駆動回路。
【請求項９】
更に、前記低電圧電源が印加する電圧を検出し、検出した電圧が、第１の電圧以上の電圧から前記第１の電圧より低い第２の電圧へ変化した場合、制御信号を前記低電圧制御部へ出力する電源電圧検出回路を備え、
前記低電圧制御部は、前記制御信号が入力された場合、前記第２のＮ型ＭＯＳトランジスタをオフさせる前記第２信号を出力する
請求項１記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル等を駆動する駆動回路に関する。
【背景技術】
【０００２】
図１２に示すように従来のＰＤＰドライバは、レベルシフト部２５と、ＣＭＯＳ出力部２６と、低電圧制御部２１とで構成されている。
【０００３】
レベルシフト部２５は、ソースが共に高電圧電源端子２２に接続されドレインがそれぞれ接点ＩＮ５、ＩＮ４に接続される共に、互いのゲートとドレインを交差して接続されたＰ型ＭＯＳトランジスタ１７及びＰ型ＭＯＳトランジスタ１６を有する。更に、レベルシフト部２５は、ゲートがそれぞれ低電圧制御部２１のＩＮ１又はＩＮ２に接続され、ドレインがそれぞれ接点ＩＮ５、ＩＮ４に接続されソースが共に接地されたＮ型ＭＯＳトランジスタ２０及びＮ型ＭＯＳトランジスタ１９を有する。
【０００４】
ＣＭＯＳ出力部２６は、ゲートが低電圧制御部２１のＩＮ３と接続されドレインが出力端子２４に接続されソースが接地されたＮ型ＭＯＳトランジスタ１８と、ソースが高電圧電源端子２２に接続されゲートが接点ＩＮ４に接続されドレインが出力端子２４に接続されたＰ型ＭＯＳトランジスタ１５とを有する。
【０００５】
低電圧制御部２１は低電圧電源端子２７に接続される。出力負荷３４はプラズマディスプレイパネルのような容量性負荷を示している。
【０００６】
図１３は、従来のＰＤＰドライバにおける低電圧制御部２１の入出力信号及び、接点ＩＮ４、ＩＮ５、出力端子２４における信号の波形を示す図である。
【０００７】
次に、従来のＰＤＰドライバの動作を説明する。低電圧制御部２１への入力信号ＩＮがＨｉ（この場合ＶＤＤレベル）からＬｏｗ（この場合ＧＮＤレベル）に切り替わる場合を想定する。この場合、低電圧制御部２１からのＩＮ１の信号によりＮ型ＭＯＳトランジスタ２０がオンし、接点ＩＮ５の電位は接地電位（ＧＮＤ）まで下がるので、Ｐ型ＭＯＳトランジスタ１６がオンする。それと同時に低電圧制御部２１からのＩＮ２の信号によりＮ型ＭＯＳトランジスタ１９はオフし、これにより接点ＩＮ４の電位が高電圧電源の電位（ＶＤＤＨ）まで引き上げられるので、Ｐ型ＭＯＳトランジスタ１５がオフする。更に低電圧制御部２１からのＩＮ３の信号によりＮ型ＭＯＳトランジスタ１８がオンすることにより、出力端子２４の電位が接地電位（ＧＮＤ）となり、ＩＮの信号が伝わる。
【０００８】
逆にＩＮがＬｏｗからＨｉに切り替わるときは、低電圧制御部２１からのＩＮ２の信号によりＮ型ＭＯＳトランジスタ１９がオンする。それと同時に低電圧制御部２１からのＩＮ１の信号によりＮ型ＭＯＳトランジスタ２０はオフし、Ｐ型ＭＯＳトランジスタ１７はオン、Ｐ型ＭＯＳトランジスタ１６はオフする。このとき、接点ＩＮ４の電位は接地電位（ＧＮＤ）まで下がるので、Ｐ型ＭＯＳトランジスタ１５がオンする。これにより、出力端子２４の電位が高電圧電源（ＶＤＤＨ）の電位まで引き上げられる。ＩＮ３の信号によりＮ型ＭＯＳトランジスタ１８がオフし、ＩＮの信号が伝わる。
【０００９】
このとき、レベルシフト部２５の各トランジスタの電流駆動能力は、以下のように決定される。
【００１０】
ＣＭＯＳ出力部２６にドレインが接続されたＰ型ＭＯＳトランジスタ１６及びＮ型ＭＯＳトランジスタ１９は、ＣＭＯＳ出力部２６を駆動するため、レベルシフト部２５の左側のＰ型ＭＯＳトランジスタ１７及びＮ型ＭＯＳトランジスタ２０に比べ、駆動する負荷が大きい。そのため、Ｐ型ＭＯＳトランジスタ１６及びＮ型ＭＯＳトランジスタ１９は、Ｐ型ＭＯＳトランジスタ１７及びＮ型ＭＯＳトランジスタ２０に比べ、電流駆動能力を大きくすることが必要である（特許文献１参照）。
【００１１】
また、レベルシフト部２５のＩＮ４及びＩＮ５の電位がＨｉ（この場合ＶＤＤＨレベル）からＬｏｗ（この場合ＧＮＤレベル）に切り替わる際や、逆にＬｏｗからＨｉに切り替わる際、過渡的に、Ｐ型ＭＯＳトランジスタ１７とＮ型ＭＯＳトランジスタ２０との間、及びＰ型ＭＯＳトランジスタ１６とＮ型ＭＯＳトランジスタ１９との間を貫通電流が流れる。この貫通電流を低減させるためには、ＩＮ４、ＩＮ５の電位を速く安定な値に切り替えなければならない。そのため、Ｎ型ＭＯＳトランジスタ２０、１９の電流駆動能力をＰ型ＭＯＳトランジスタ１７、１６の電流駆動能力に比べ、大きくする必要がある（特許文献２参照）。
【特許文献１】特公平６−９１４４２号公報（図１）
【特許文献２】特開２０００−１６４７３０号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のＰＤＰドライバでは、低電圧電源から低電圧電源端子２７に印加される電源電圧ＶＤＤが推奨動作電源電圧範囲、即ち回路の正常動作を保証する電源電圧範囲内であれば、レベルシフト部２５、ＣＭＯＳ出力部２６にはほとんど貫通電流は流れず、所望の動作が得られる。
【００１３】
しかしながら、電源をＯＮ・ＯＦＦする際、低電圧電源の立上げ・立下げが急峻に行われず、低電圧電源から低電圧電源端子２７に印加する電源電圧ＶＤＤが定格値より低い中間電位ＶＬｏ付近で維持される場合がある。例えば、電源電圧ＶＤＤの定格値が５Ｖである場合、電源をＯＦＦした際、低電圧電源から低電圧電源端子２７に印加する電源電圧ＶＤＤが遮断される過渡期に中間電位ＶＬｏ＝２Ｖ付近で維持されるときがある。このように、低電圧電源から低電圧電源端子２７に印加された電源電圧ＶＤＤが推奨動作電源電圧より低くなり、ＩＮ１、ＩＮ２、ＩＮ３のＨｉレベルが低下した場合は、回路の動作状況が上記の場合と異なる。
【００１４】
図１４に示すように、入力電圧ＩＮがＨｉ（この場合ＶＬｏレベル）からＬｏｗ（この場合ＧＮＤレベル）に切り替わるとき、レベルシフト部２５の入力電圧ＩＮ１がＨｉになることによりＮ型ＭＯＳトランジスタ２０がオンし、Ｐ型ＭＯＳトランジスタ１６がオンする。それに対して、レベルシフト部２５の入力電圧ＩＮ２がＬｏｗになることによりＮ型ＭＯＳトランジスタ１９がオフし、Ｐ型ＭＯＳトランジスタ１７がオフする。ところで、電源電圧ＶＤＤが低下すると、Ｎ型ＭＯＳトランジスタ２０のスレッシュホールド電圧（ＶＴ）より十分大きな入力電圧ＩＮ１が確保できない。そのため、接点ＩＮ５の電位は瞬時にＬｏｗとはならず、接点ＩＮ５の電位が中間電位１（この場合ＶＤＤＬレベル）で止まってしまう期間ｔ０が存在する。
【００１５】
他方、Ｐ型ＭＯＳトランジスタ１６の電流駆動能力は、Ｎ型ＭＯＳトランジスタ１９の電流駆動能力に比べて小さい。また、接点ＩＮ５の電位はｔ０の期間、Ｌｏｗではなく中間電位１（ＶＤＤＬレベル）の電位になっているため、Ｐ型ＭＯＳトランジスタ１６は不完全なオン状態となり、Ｐ型ＭＯＳトランジスタ１６の駆動電流は低下する。そのため、不完全なオン状態のＰ型ＭＯＳトランジスタ１６は、不完全なオフ状態のＮ型ＭＯＳトランジスタ１９が引き込む電流より十分大きな電流を供給できず、Ｐ型ＭＯＳトランジスタ１６は瞬時にはオンできない。その結果、接点ＩＮ４の電位はすぐにはＬｏｗ（この場合ＧＮＤレベル）からＨｉ（この場合ＶＤＤＨレベル）まで上がらず、中間電位２（この場合ＶＤＤＭレベル）で止まってしまう期間ｔ０が存在してしまう。
【００１６】
この期間ｔ０では、ＣＭＯＳ出力部２６のＰ型ＭＯＳトランジスタ１５は接点ＩＮ４の電位により完全にオフにはならず、また、ＣＭＯＳ出力部２６のＮ型ＭＯＳトランジスタ１８は、ＩＮ３からの入力信号によりオン状態となっている。結果的に、ＣＭＯＳ出力部２６のＰ型ＭＯＳトランジスタ１５及びＮ型ＭＯＳトランジスタ１８が両方オンするため、出力端子２４の電位は完全な接地電位とならず中間電位（この場合ＶｏｕｔＭレベル）となる。これにより、ＣＭＯＳ出力部２６の高電圧電源（ＶＤＤＨ）側から接地電位（ＧＮＤ）側に多大な貫通電流が流れる。この貫通電流はＰＤＰドライバの破壊や、プラズマディスプレイパネルの画像の乱れを引き起こす原因となる。
【００１７】
このようなことは、特に、ＰＤＰドライバに供給する電源をオフしたときに問題となる。図１５に示されるように、電源をオフした後は、高電圧電源ＶＤＤＨと低電圧電源ＶＤＤのそれぞれに接続された負荷の大きさに起因して、低電圧電源ＶＤＤの電圧が小さな時定数で（つまり、早く）下降するのに対し、高電圧電源ＶＤＤＨの電圧が大きな時定数で（つまり、ゆっくりと）下降する。そのために、ＣＭＯＳ出力部２６に高電圧電源ＶＤＤＨからの高電圧が印加された状態で、Ｎ型ＭＯＳトランジスタ２０のゲート電圧が早く下降してしまうことから、Ｐ型ＭＯＳトランジスタ１５が完全にオフにならず、ＣＭＯＳ出力部２６に貫通電流が流れてしまう。
【００１８】
そこで、本発明は、上記課題を考慮し、低電圧電源から供給する電源電圧が推奨動作電源電圧より低下しても、ＣＭＯＳ出力部等のプッシュプル出力部での貫通電流の発生を防ぐ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決し上記目的を達成するために、本発明の駆動回路は、ソースが高電圧電源に接続されドレインが第１接点に接続されゲートが第２接点に接続された第１のＰ型ＭＯＳトランジスタと、ソースが前記高電圧電源に接続されドレインが前記第２接点に接続されゲートが前記第１接点に接続された第２のＰ型ＭＯＳトランジスタと、ソースが接地されドレインが前記第１接点に接続されゲートが第１信号を受ける第１のＮ型ＭＯＳトランジスタと、ソースが接地されドレインが前記第２接点に接続されゲートが第２信号を受ける第２のＮ型ＭＯＳトランジスタとを有するレベルシフト部と、低電圧電源に接続されるとともに、前記第１のＮ型ＭＯＳトランジスタのゲート、前記第２のＮ型ＭＯＳトランジスタのゲートに接続され、入力信号に基づいて、前記第１のＮ型ＭＯＳトランジスタのゲートに前記第１信号を出力し、前記第２のＮ型ＭＯＳトランジスタのゲートに前記第２信号を出力する低電圧制御部と、前記レベルシフト部の前記第１接点の信号と前記低電圧制御部が出力する第３信号とに基づいてスイッチング動作するプッシュプル出力部とを備え、前記低電圧電源が第１の電圧以上の電圧から前記第１の電圧より低い第２の電圧へ変化した場合、前記第１のＰ型ＭＯＳトランジスタの駆動電流が、前記第１のＮ型ＭＯＳトランジスタの駆動電流より大きい。
【００２０】
このように、本発明の駆動回路は、前記第１のＰ型ＭＯＳトランジスタの駆動電流が、前記第１のＮ型ＭＯＳトランジスタの駆動電流より大きいので、電源電圧ＶＤＤが推奨動作電源電圧より低下しても、ＣＭＯＳ出力部等のプッシュプル出力部での貫通電流の発生を防ぐことができる。
【００２１】
なお、ＭＯＳトランジスタの駆動電流とは、ＭＯＳトランジスタがオンしているときのドレイン電流である。このような駆動電流の値を決定する具体的な方法としては、ＭＯＳトランジスタ自体が有する電流駆動能力（相互コンダクタンス）が適切な値となるようにＭＯＳトランジスタを設計する方法や、ＭＯＳトランジスタのドレイン電流を制限する抵抗性素子をＭＯＳトランジスタの負荷として接続しておく方法等がある。
【００２２】
また、ここで言うプッシュプル出力部は、２つのトランジスタを電源と接地点との間に直列接続したトランジスタ出力回路であり、トーテムポール回路やＣＭＯＳ回路等も含む。
【００２３】
本発明の駆動回路をＰＤＰドライバに適用した場合、ＣＭＯＳ出力部に貫通電流が流れないため、ＰＤＰドライバの破壊や、プラズマディスプレイの画像の乱れを防止することができる。そのため、ＰＤＰドライバ及びプラズマディスプレイの信頼性の向上を図ることができる。
【発明の効果】
【００２４】
本発明は、電源電圧が推奨動作電源電圧より低下しても、ＣＭＯＳ出力部等のプッシュプル出力部での貫通電流の発生を防ぐ駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明を実施するための最良の形態について、図面を参照して説明する。
【００２６】
（実施の形態１）
まず、実施の形態１のＰＤＰドライバの構成を、図１を用いて説明する。
【００２７】
図１は実施の形態１のＰＤＰドライバの構成図である。実施の形態１のＰＤＰドライバは、本発明の駆動回路の一例であって、レベルシフト部１３と、ＣＭＯＳ出力部１４と、低電圧制御部７とで構成されている。
【００２８】
レベルシフト部１３は、ソースが共に高電圧電源端子９に接続されドレインがそれぞれ接点ＩＮ５、ＩＮ４に接続されると共に互いのゲートとドレインとを交差して接続されたＰ型ＭＯＳトランジスタ３及びＰ型ＭＯＳトランジスタ２を有する。更に、レベルシフト部１３は、ゲートがそれぞれ低電圧電源端子１０からの電圧で駆動される低電圧制御部７のＩＮ１又はＩＮ２に接続され、ドレインがそれぞれ接点ＩＮ５、ＩＮ４に接続されソースが共に接地電位端子１１に接続されたＮ型ＭＯＳトランジスタ６及びＮ型ＭＯＳトランジスタ５を有する。
【００２９】
ＣＭＯＳ出力部１４は、レベルシフト部１３の接点ＩＮ４における信号と低電圧制御部７が出力する信号ＩＮ３とに基づいてスイッチング動作するプッシュプル出力部の一例であり、ゲートが低電圧制御部７のＩＮ３と接続されドレインが出力端子１２に接続されソースが接地電位端子１１に接続されたＮ型ＭＯＳトランジスタ４と、ソースが高電圧電源端子９に接続されゲートが接点ＩＮ４に接続されドレインが出力端子１２に接続されたＰ型ＭＯＳトランジスタ１とを有する。
【００３０】
低電圧制御部７は低電圧電源端子１０に接続される。出力負荷３４はプラズマディスプレイパネルのような容量性負荷である。
【００３１】
ここで、レベルシフト部１３における、Ｐ型ＭＯＳトランジスタ２、Ｐ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ５、及びＮ型ＭＯＳトランジスタ６、の電流駆動能力は以下に示すように設定されている。すなわち、レベルシフト部１３の各トランジスタの電流駆動能力は、Ｐ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ６、Ｎ型ＭＯＳトランジスタ５、Ｐ型ＭＯＳトランジスタ２、の順に大きくなるように設定されている。トランジスタの電流駆動能力は、図２のＭＯＳトランジスタの平面構造図に示される、ソース領域５２とドレイン領域５３との対向長、即ちゲート幅５４の長さで決定される。例えば、レベルシフト部１３における各トランジスタのゲートの幅の広さを、Ｐ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ６、Ｎ型ＭＯＳトランジスタ５、Ｐ型ＭＯＳトランジスタ２、の順に広くすることにより、上記の電流駆動能力が設定されている。なお、電流駆動能力は、トランジスタの相互コンダクタンスｇｍ＝ＩD／ＶGSのことであり、ゲートとソースとの間の入力電圧ＶGSに対するドレイン電流ＩDの大きさを示す特性を意味する。なお、電流駆動能力は、図２に示すゲート長５５を変更することにより変更することも可能である。
【００３２】
次に、実施の形態１のＰＤＰドライバの動作を、図３を用いて説明する。
【００３３】
低電圧電源からの電源電圧ＶＤＤが推奨動作電源電圧範囲内である場合のＰＤＰドライバの動作は、従来のＰＤＰドライバの動作と同じであるので、その説明は省略する。以下では、電源をＯＮ／ＯＦＦする際、電源電圧ＶＤＤの立上げ／立下げが急峻に行われないことにより、電源電圧ＶＤＤが推奨動作電源電圧より低いＶＬｏになった場合のＰＤＰドライバの動作を説明する。
【００３４】
図３は、実施の形態１のＰＤＰドライバにおいて電源電圧ＶＤＤが推奨動作電源電圧より低いＶＬｏになった場合の、低電圧制御部７の入出力信号及び、接点ＩＮ４、ＩＮ５、出力端子１２における信号の波形を示す図である。
【００３５】
入力電圧ＩＮがＨｉ（この場合ＶＬｏレベル）からＬｏｗ（この場合ＧＮＤレベル）に切り替わると、低電圧制御部７から出力されるＩＮ１信号がＨｉに切り替わることにより、Ｎ型ＭＯＳトランジスタ６がオンして、Ｐ型ＭＯＳトランジスタ３がオフする。また、低電圧制御部７から出力されるＩＮ２信号がＬｏｗに切り替わることにより、Ｎ型ＭＯＳトランジスタ５がオフして、Ｐ型ＭＯＳトランジスタ２がオンする。このとき、Ｎ型ＭＯＳトランジスタ６の電流駆動能力はＰ型ＭＯＳトランジスタ３の電流駆動能力より大きいが、ＩＮ１の入力電圧が低下しているので、Ｎ型ＭＯＳトランジスタ６のスレッシュホールド電圧（ＶＴ）が十分確保できない。そのため、仮に従来と同様にＰ型ＭＯＳトランジスタ２の電流駆動能力がＮ型ＭＯＳトランジスタ５の電流駆動能力に比べて小さければ、接点ＩＮ５の電位は瞬時にＬｏｗとはならず、図１４で示されるような中間電位１（この場合ＶＤＤＬレベル）が維持される。
【００３６】
しかし、実施の形態１では、Ｐ型ＭＯＳトランジスタ２の電流駆動能力は、Ｎ型ＭＯＳトランジスタ５の電流駆動能力に比べ大きい。そのため、接点ＩＮ５が中間電位１の電位を維持し、Ｐ型ＭＯＳトランジスタ２が不完全なオン状態になったとしても、Ｐ型ＭＯＳトランジスタ２は、不完全なオフ状態のＮ型ＭＯＳトランジスタ５が引き込む電流より十分大きな電流を供給することができ、Ｐ型ＭＯＳトランジスタ２を瞬時にオンすることができる。その結果、接点ＩＮ４の電位はすぐにＨｉ（この場合ＶＤＤＨレベル）まで到達し、Ｐ型ＭＯＳトランジスタ３がオフして、接点ＩＮ５の電位はすぐにＬｏｗ（この場合ＧＮＤレベル）まで変化する。したがって、図１４で示されるような中間電位１、２で止まってしまう期間ｔ０は存在しない。
【００３７】
よって、ＩＮがＨｉからＬｏｗに切り替わると、接点ＩＮ４の電位が瞬時にＨｉ（ＶＤＤＨ）となるので、ＣＭＯＳ出力部１４のＰ型ＭＯＳトランジスタ１は瞬時に完全オフする。また、ＣＭＯＳ出力部１４のＮ型ＭＯＳトランジスタ４はＩＮ３からの入力信号によりオン状態となるため、出力端子１２の電位は完全な接地電位（ＧＮＤ）となる。これにより、ＣＭＯＳ出力部１４には貫通電流が流れない。
【００３８】
よって、ＰＤＰドライバの破壊や、プラズマディスプレイパネル（出力負荷３４）の画像の乱れを防ぎ、ＰＤＰドライバ及びプラズマディスプレイパネルの信頼性の向上を図ることができる。
【００３９】
上述したように、レベルシフト部１３における各トランジスタの電流駆動能力は、Ｐ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ６、Ｎ型ＭＯＳトランジスタ５、Ｐ型ＭＯＳトランジスタ２、の順に大きくなるように設定されている。これにより、電源電圧ＶＤＤが推奨動作電源電圧より低い電圧ＶＬｏになっても、入力電圧ＩＮがＨｉからＬｏｗに切り替わると、各レベルシフト部１３及びＣＭＯＳ出力部１４における各トランジスタは、オン状態からオフ状態に、又はオフ状態からオン状態に瞬時に切り替わる。すなわち、ＣＭＯＳ出力部１４において、Ｐ型ＭＯＳトランジスタ１及びＮ型ＭＯＳトランジスタ４が同時にオン状態にはならない。その結果、ＣＭＯＳ出力部１４には貫通電流が流れず、ＰＤＰドライバの破壊や、プラズマディスプレイパネル（出力負荷３４）の画像の乱れを防止することができる。
【００４０】
なお、上述した実施の形態１では、ＩＮがＨｉからＬｏｗに切り替わる場合について説明した。ＩＮがＬｏｗからＨｉに切り替わる場合においても、上記の場合と同様に、レベルシフト部１３における各トランジスタの電流駆動能力が上記のように設定されているため、低電圧電源からの電圧がＶＬｏになっても、各トランジスタは、オン状態からオフ状態に、又はオフ状態からオン状態に瞬時に切り替わる。そのため、ＣＭＯＳ出力部１４には貫通電流が流れず、ＰＤＰドライバの破壊や、プラズマディスプレイパネル（出力負荷３４）の画像の乱れを防止することができる。
【００４１】
（実施の形態２）
次に、実施の形態２のＰＤＰドライバの構成を、図４を用いて説明する。
【００４２】
図４は実施の形態２のＰＤＰドライバの構成図である。実施の形態２のＰＤＰドライバは、電源電圧検出回路８を備えており、その他の構成は実施の形態１のＰＤＰドライバと同様である。
【００４３】
電源電圧検出回路８は低電圧電源端子１０と低電圧制御部７とに接続される。図５は電源電圧検出回路８の詳細を示したものであり、電源電圧検出回路８は、低電圧電源端子１０からの電圧を抵抗３１及び抵抗３２で分圧した電圧と、基準電圧源３３の電圧とをヒステリシスコンバータ３０により比較する。電源電圧検出回路８は、ヒステリシスコンバータ３０により得られた比較結果に基づいて制御信号を出力端子２９に出力する。
【００４４】
図６は電源電圧検出回路８の動作をタイミングチャートで示した図である。電源電圧検出回路８は、低電圧電源端子１０の電源電圧ＶＤＤが接地電位から所定の電圧（ＶＴＯＮ電位）に達するまでの間はＬｏｗレベルを出力し、電源電圧ＶＤＤが更に上昇してＶＴＯＮ電位を超えるとＨｉレベルに切り替わる制御信号を出力し、電源電圧ＶＤＤは定格値まで達する。その後、電源電圧ＶＤＤが定格値から低下して行きＶＴＯＮ電位より低下してもＨｉレベルを出力し続け、ＶＴＯＮ電位より低いＶＴＯＦＦ電位まで低下するとＬｏｗレベルに切り替わる制御信号を出力する。
【００４５】
図７は低電圧制御部７の構成図である。低電圧制御部７では、電源電圧検出回路８から信号検出回路４１に入力される制御信号がＨｉレベルになったとき、スイッチ（ＳＷ）４４は変換回路４３を選択する。変換回路４３は、実施の形態１と同様に、入力信号ＩＮを変換する。変換回路４３によって変換された信号ＩＮ１，ＩＮ２，ＩＮ３は、Ｎ型ＭＯＳトランジスタ６，Ｎ型ＭＯＳトランジスタ５，Ｎ型ＭＯＳトランジスタ４の各ゲートに出力される。これにより、実施の形態１と同様の動作が行われる。
【００４６】
他方、低電圧電源からの電圧が降下し、電源電圧検出回路８から信号検出回路４１に入力される制御信号がＬｏｗレベルになったとき、スイッチ（ＳＷ）４４は固定信号出力回路４２を選択する。固定信号出力回路４２は、入力信号ＩＮにかかわらず、Ｈｉ（例えばＶＤＤレベル）の信号ＩＮ１，Ｌｏｗ（ＧＮＤレベル）の信号ＩＮ２，Ｌｏｗ（ＧＮＤレベル）の信号ＩＮ３を出力する。
【００４７】
信号ＩＮ１がＨｉレベルになると、Ｎ型ＭＯＳトランジスタ６がオンし、接点ＩＮ５の電位が接地電位（ＧＮＤ）となるので、Ｐ型ＭＯＳトランジスタ２がオンする。これにより、接点ＩＮ４の電位が高電圧電源の電位（ＶＤＤＨ）まで引き上げられ、Ｐ型ＭＯＳトランジスタ１がオフする。また、信号ＩＮ３のＬｏｗレベルにより、Ｎ型ＭＯＳトランジスタ４がオフし、信号ＩＮ２のＬｏｗレベルにより、Ｎ型ＭＯＳトランジスタ５もオフする。これにより、Ｐ型ＭＯＳトランジスタ１及びＮ型ＭＯＳトランジスタ４がオフするので、ＣＭＯＳ出力部１４では貫通電流は発生しない。
【００４８】
製造上のバラツキによりＭＯＳトランジスタのスレッシュホールド電圧（ＶＴ）がシフトする場合がある。その場合、低電圧電源端子１０からの電圧が著しく低下すると、Ｐ型ＭＯＳトランジスタ２の電流駆動能力がＮ型ＭＯＳトランジスタ５の電流駆動能力より大きいという条件を保てなくなり、Ｐ型ＭＯＳトランジスタ２は、Ｎ型ＭＯＳトランジスタ５が引き込む電流より十分に大きな電流を供給することができない。
【００４９】
しかしながら、低電圧電源端子１０からの電圧が著しく低下すると、電源電圧検出回路８はＬｏｗレベルの制御信号を出力し、低電圧制御部７は、Ｈｉの信号ＩＮ１，Ｌｏｗの信号ＩＮ２，Ｌｏｗの信号ＩＮ３を出力する。これにより、上述したように、Ｐ型ＭＯＳトランジスタ１及びＮ型ＭＯＳトランジスタ４がオフする。その結果、上述したように、Ｐ型ＭＯＳトランジスタ２が、Ｎ型ＭＯＳトランジスタ５が引き込む電流より大きな電流を供給することができない場合でも、ＣＭＯＳ出力部１４での貫通電流の発生を防ぐことができる。
【００５０】
なお、実施の形態２では、実施の形態１のＰＤＰドライバに電源電圧検出回路８を設けるとともに、電源電圧検出回路８がＨｉレベルの制御信号を出力したとき、低電圧制御部７がＨｉの信号ＩＮ１，Ｌｏｗの信号ＩＮ２，Ｌｏｗの信号ＩＮ３を出力するＰＤＰドライバについて示した。しかしながら、電源電圧検出回路８は実施の形態１のＰＤＰドライバに設けられるのみならず、従来のＰＤＰドライバに設けられてもよい。この場合、低電圧制御部２１を、電源電圧検出回路８からＨｉレベルの制御信号が入力されたとき、Ｈｉの信号ＩＮ１，Ｌｏｗの信号ＩＮ２，Ｌｏｗの信号ＩＮ３を出力させるように設計しておく。これにより、レベルシフト部２５の各トランジスタ、Ｎ型ＭＯＳトランジスタ１９、Ｎ型ＭＯＳトランジスタ２０、Ｐ型ＭＯＳトランジスタ１６およびＰ型ＭＯＳトランジスタ１７の電流駆動能力の大小に関わらず、電源電圧ＶＤＤが推奨動作電源電圧より低下したときでも、電源電圧検出回路８及び低電圧制御部２１の動作によりＣＭＯＳ出力部２６での貫通電流の発生を防ぐことができる。その結果、レベルシフト部１３，２５内の各Ｐ型Ｎ型ＭＯＳトランジスタの電流駆動能力を容易に設計することができる。
【００５１】
（実施の形態３）
次に、実施の形態３のＰＤＰドライバの構成を、図８を用いて説明する。
【００５２】
図８は実施の形態３のＰＤＰドライバの構成図である。実施の形態３のＰＤＰドライバは、レベルシフト部１１３を除いて、実施の形態１のＰＤＰドライバと同様の構成を備える。
【００５３】
レベルシフト部１１３は、実施の形態１のレベルシフト部１３におけるＰ型ＭＯＳトランジスタ３を、Ｐ型ＭＯＳトランジスタ１０３とＰ型ＭＯＳトランジスタ１０３ａとの直列回路に置き換えたものに相当する。
【００５４】
Ｐ型ＭＯＳトランジスタ１０３は、例えば、これと相補対をなす他方のＮ型ＭＯＳトランジスタ６と同程度の電流駆動能力を有するＰ型ＭＯＳトランジスタである。
【００５５】
Ｐ型ＭＯＳトランジスタ１０３ａは、抵抗性素子の一例であり、そのソースが高電圧電源ＶＤＤＨに接続され、そのドレインがＰ型ＭＯＳトランジスタ１０３のソースに接続され、そのゲートがＰ型ＭＯＳトランジスタ１０３のゲートに接続されている。そして、Ｐ型ＭＯＳトランジスタ１０３及び１０３ａは、それらのゲートにＬｏｗレベルの信号が入力されると、両方ともがオン状態となり、Ｐ型ＭＯＳトランジスタ１０３ａのドレイン−ソース間のオン抵抗成分がＰ型ＭＯＳトランジスタ１０３の負荷抵抗として機能する。
【００５６】
これらＰ型ＭＯＳトランジスタ１０３とＰ型ＭＯＳトランジスタ１０３ａとを合わせた回路が、実施の形態１のＰ型ＭＯＳトランジスタ３と同じ機能を果たしている。つまり、本実施の形態では、Ｐ型ＭＯＳトランジスタ１０３自体の電流駆動能力は、これと相補対をなす他方のＮ型ＭＯＳトランジスタ６と同程度であるが、このＰ型ＭＯＳトランジスタ１０３の負荷抵抗としてＰ型ＭＯＳトランジスタ１０３ａが接続されているために、Ｐ型ＭＯＳトランジスタ１０３の駆動電流（オン時のドレイン電流）が制限される。その結果、Ｐ型ＭＯＳトランジスタ１０３ａ及びＰ型ＭＯＳトランジスタ１０３を流れる駆動電流は、Ｎ型ＭＯＳトランジスタ６の駆動電流よりも小さくなる。
【００５７】
以上のことから、本実施の形態におけるＰＤＰドライバは、実施の形態１と同様の効果が奏される。つまり、Ｐ型ＭＯＳトランジスタ３の駆動電流よりもＮ型ＭＯＳトランジスタ６の駆動電流が大きいために、電源オフの直後のように低電圧電源の電圧が下降した場合であっても、信号ＩＮ１がＨｉのときには、Ｎ型ＭＯＳトランジスタ６のオン状態が確実に維持され、さらに、Ｐ型ＭＯＳトランジスタ２の駆動電流がＮ型ＭＯＳトランジスタ５の駆動電流よりも大きいことから、Ｐ型ＭＯＳトランジスタ２のオン状態が確実に維持され、その結果、ＣＭＯＳ出力部１４のＰ型ＭＯＳトランジスタ１のゲートに高電圧ＶＤＤＨが印加され、Ｐ型ＭＯＳトランジスタ１のオフ状態が確実に維持され、ＣＭＯＳ出力部１４に貫通電流が流れることが回避される。
【００５８】
なお、本実施の形態では、Ｐ型ＭＯＳトランジスタ１０３ａのゲートは、Ｐ型ＭＯＳトランジスタ１０３のゲートに接続されていたが、本発明は、このような接続に限定されるものではない。Ｐ型ＭＯＳトランジスタ１０３ａは、負荷抵抗として機能すればよいので、例えば、Ｐ型ＭＯＳトランジスタ１０３ａのゲートは、所定のＬｏｗ電位（例えば、ＧＮＤ等）に接続されていればよい。
【００５９】
また、図９に示されるレベルシフト部１１３ａのように、本実施の形態におけるＰ型ＭＯＳトランジスタ１０３ａを、同じ抵抗値をもつ抵抗１１０で置き換えてもよい。Ｐ型ＭＯＳトランジスタ１０３のドレイン電流を制限することができるからである。
【００６０】
（実施の形態４）
次に、実施の形態４のＰＤＰドライバの構成を、図１０を用いて説明する。
【００６１】
図１０は実施の形態４のＰＤＰドライバの構成図である。実施の形態４のＰＤＰドライバは、レベルシフト部１１４を除いて、実施の形態３のＰＤＰドライバと同様の構成を備える。
【００６２】
レベルシフト部１１４は、実施の形態３のレベルシフト部１１３のＮ型ＭＯＳトランジスタ６をＮ型ＭＯＳトランジスタ１０６とＮ型ＭＯＳトランジスタ１０６ａとに置き換えた回路に相当する。
【００６３】
Ｎ型ＭＯＳトランジスタ１０６は、例えば、これよりも後段に位置するＮ型ＭＯＳトランジスタ５と同程度の電流駆動能力を有するＮ型ＭＯＳトランジスタである。
【００６４】
Ｎ型ＭＯＳトランジスタ１０６ａは、抵抗性素子の一例であり、そのソースが低電圧電源ＶＤＤに接続され、そのドレインがＮ型ＭＯＳトランジスタ１０６のソースに接続され、そのゲートがＮ型ＭＯＳトランジスタ１０６のゲートに接続されている。そして、Ｎ型ＭＯＳトランジスタ１０６及び１０６ａは、それらのゲートにＨｉレベルの信号が入力されると、両方ともがオン状態となり、Ｎ型ＭＯＳトランジスタ１０６ａのドレイン−ソース間のオン抵抗成分がＮ型ＭＯＳトランジスタ１０６の負荷抵抗として機能する。
【００６５】
これらＮ型ＭＯＳトランジスタ１０６とＮ型ＭＯＳトランジスタ１０６ａとを合わせた回路が、実施の形態３のＮ型ＭＯＳトランジスタ６と同じ機能を果たしている。つまり、本実施の形態では、Ｎ型ＭＯＳトランジスタ１０６自体の電流駆動能力は、この後段に位置するＮ型ＭＯＳトランジスタ５と同程度であるが、このＮ型ＭＯＳトランジスタ１０６の負荷抵抗としてＮ型ＭＯＳトランジスタ１０６ａが接続されているために、Ｎ型ＭＯＳトランジスタ１０６の駆動電流（オン時のドレイン電流）が制限される。その結果、Ｎ型ＭＯＳトランジスタ１０６及びＮ型ＭＯＳトランジスタ１０６ａを流れる駆動電流は、Ｎ型ＭＯＳトランジスタ５の駆動電流よりも小さくなる。
【００６６】
なお、Ｐ型ＭＯＳトランジスタ１０３とＮ型ＭＯＳトランジスタ１０６の駆動電流の関係は、実施の形態３と同じになるように、Ｐ型ＭＯＳトランジスタ１０３ａ及びＮ型ＭＯＳトランジスタ１０６ａが設計されている。つまり、Ｐ型ＭＯＳトランジスタ１０３の駆動電流よりもＮ型ＭＯＳトランジスタ１０６の駆動電流が大きい。
【００６７】
以上のことから、本実施の形態におけるＰＤＰドライバは、実施の形態１と同様の効果が奏される。つまり、Ｐ型ＭＯＳトランジスタ１０３の駆動電流よりもＮ型ＭＯＳトランジスタ１０６の駆動電流が大きいために、電源オフの直後のように、低電圧電源の電圧が下降した場合であっても、信号ＩＮ１がＨｉのときには、Ｎ型ＭＯＳトランジスタ１０６のオン状態が確実に維持され、さらに、Ｐ型ＭＯＳトランジスタ２の駆動電流がＮ型ＭＯＳトランジスタ５の駆動電流よりも大きいことから、Ｐ型ＭＯＳトランジスタ２のオン状態が確実に維持され、その結果、ＣＭＯＳ出力部１４のＰ型ＭＯＳトランジスタ１のゲートに高電圧ＶＤＤＨが印加され、Ｐ型ＭＯＳトランジスタ１のオフ状態が確実に維持され、ＣＭＯＳ出力部１４に貫通電流が流れることが回避される。
【００６８】
なお、本実施の形態では、Ｎ型ＭＯＳトランジスタ１０６ａのゲートは、Ｎ型ＭＯＳトランジスタ１０６のゲートに接続されていたが、本発明は、このような接続に限定されるものではない。Ｎ型ＭＯＳトランジスタ１０６ａは、負荷抵抗として機能すればよいので、例えば、Ｎ型ＭＯＳトランジスタ１０６ａのゲートは、所定のＨｉ電位（例えば、ＶＤＤ等）に接続されていればよい。
【００６９】
また、図１１に示されるレベルシフト部１１４ａのように、本実施の形態におけるＮ型ＭＯＳトランジスタ１０６ａを、同じ抵抗値をもつ抵抗１１１で置き換えてもよい。Ｎ型ＭＯＳトランジスタ１０６のドレイン電流を制限することができるからである。
【００７０】
以上、本発明に係る駆動回路について、実施の形態１〜４に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない範囲で当業者が思いつく各種変形を各実施の形態に施したものや、各実施の形態の構成要素を適宜組み合わせて実現される形態も本発明に含まれる。
【００７１】
たとえば、実施の形態３では、実施の形態１のＰ型ＭＯＳトランジスタ３がＰ型ＭＯＳトランジスタ１０３とＰ型ＭＯＳトランジスタ１０３ａとに置き換えられ、実施の形態４では、それに加えて、Ｎ型ＭＯＳトランジスタ６がＮ型ＭＯＳトランジスタ１０６とＮ型ＭＯＳトランジスタ１０６ａとに置き換えられたが、このような置き換えは、これらのトランジスタに限られない。Ｐ型ＭＯＳトランジスタ２、Ｎ型ＭＯＳトランジスタ５についても、同様の置き換えをしてもよい。さらに、レベルシフト部を構成する４つのＭＯＳトランジスタについて、ＭＯＳトランジスタと抵抗との組み合わせに置き換えてもよい。
【００７２】
要するに、ＯＮ時のドレイン電流が、Ｐ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ６、Ｎ型ＭＯＳトランジスタ５、Ｐ型ＭＯＳトランジスタ２の順に大きくなるように設計される限り、各ＭＯＳトランジスタは、単独で実現されてもよいし、各ＭＯＳトランジスタがＭＯＳトランジスタと抵抗性素子（ＭＯＳトランジスタ又は抵抗）との組み合わせで実現されてもよい。
【００７３】
また、上述した実施の形態１〜４では、高電圧電源（ＶＤＤＨ）と接地電位（ＧＮＤ）との間にＰ型ＭＯＳトランジスタ１とＮ型ＭＯＳトランジスタ４とを直列接続して構成されるプッシュプル出力部（ＣＭＯＳ出力部）１４を用いた事例で説明したが、本発明はこれらの事例に限らず、同種のトランジスタ（例えばＮ型ＭＯＳトランジスタ同士、Ｐ型ＭＯＳトランジスタ同士、バイポーラトランジスタ同士、或いはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）同士）の２つを直列接続したプッシュプル出力部を用いて、高電圧電源（ＶＤＤＨ）側のトランジスタ或いは接地電位（ＧＮＤ）側のトランジスタの制御信号のうち一方を逆極性にして実施しても良い。
【産業上の利用可能性】
【００７４】
本発明にかかる駆動回路は、高電圧駆動信号を出力するＣＭＯＳドライバ回路として、特にプラズマディスプレイパネルを駆動するＰＤＰドライバ等として有用である。
【図面の簡単な説明】
【００７５】
【図１】実施の形態１のＰＤＰドライバの構成図
【図２】ＭＯＳトランジスタの構成を示す平面図
【図３】実施の形態１のＰＤＰドライバに印加する電源電圧が低下したときの入出力信号を示す図
【図４】実施の形態２のＰＤＰドライバの構成図
【図５】電源電圧検出回路の構成を示す図
【図６】電源電圧検出回路の動作を示すタイミングチャート
【図７】低電圧制御部の構成を示す図
【図８】実施の形態３のＰＤＰドライバの構成図
【図９】実施の形態３の変形例におけるＰＤＰドライバの構成図
【図１０】実施の形態４のＰＤＰドライバの構成図
【図１１】実施の形態４の変形例におけるＰＤＰドライバの構成図
【図１２】従来のＰＤＰドライバの構成図
【図１３】従来のＰＤＰドライバの入出力信号を示す図
【図１４】従来のＰＤＰドライバに印加する電源電圧が低下したときの入出力信号を示す図
【図１５】ＰＤＰドライバへの供給電源をオフした場合の高電圧電源と低電圧電源の出力電圧の変化を示す図
【符号の説明】
【００７６】
１〜３  Ｐ型ＭＯＳトランジスタ
４〜６  Ｎ型ＭＯＳトランジスタ
７  低電圧制御部
８  電源電圧検出回路
９  高電圧電源端子
１０  低電圧電源端子
１１  接地電位端子
１２  出力端子
１３、１１３、１１３ａ、１１４、１１４ａ  レベルシフト部
１４  ＣＭＯＳ出力部
１５〜１７、１０３、１０３ａ  Ｐ型ＭＯＳトランジスタ
１８〜２０、１０６、１０６ａ  Ｎ型ＭＯＳトランジスタ
２１  低電圧制御部
２２  高電圧電源端子
２３  接地電位端子
２４  出力端子
２５  レベルシフト部
２６  ＣＭＯＳ出力部
２７  低電圧電源端子
２８  電源電圧端子
２９  接地電位端子
３０  ヒステリシスコンバータ
３１、３２、１１０、１１１  抵抗
３３  基準電圧
３４  出力負荷
４１  信号検出回路
４２  固定信号出力回路
４３  変換回路
４４  ＳＷ
５１  ゲート電極
５２  ソース領域
５３  ドレイン領域
５４  ゲート幅
【図１】
2006101490.tif 000003
【図２】
2006101490.tif 000004
【図３】
2006101490.tif 000005
【図４】
2006101490.tif 000006
【図５】
2006101490.tif 000007
【図６】
2006101490.tif 000008
【図７】
2006101490.tif 000009
【図８】
2006101490.tif 000010
【図９】
2006101490.tif 000011
【図１０】
2006101490.tif 000012
【図１１】
2006101490.tif 000013
【図１２】
2006101490.tif 000014
【図１３】
2006101490.tif 000015
【図１４】
2006101490.tif 000016
【図１５】
2006101490.tif 000017