(57)【要約】【課題】本発明は、単位面積当たりの集積度の高いCMOS構造薄膜トランジスタ回路及びその製造方法を提供する。【解決手段】本願発明は、基板(2)上に配置された第１の半導体層(4)と、前記第１の半導体層上(4)に第１のゲート絶縁層(5)を介して配置されたゲート電極(6)と、前記ゲート電極(6)上に第２のゲート絶縁層(7)を介して配置された第２の半導体層(8)を備え、前記第2の半導体層(8)のソース領域(8s)及びドレイン領域(8d)が、前記第1の半導体層(4)のソース領域(4s)及びドレイン領域(8d)と重なるように構成された積層型薄膜トランジスタ回路に関し、特に平面表示装置に用いられた場合に、面積として従来比70％以下の狭小化が達成できる。【選択図】  図2A
2006269665.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置される第１の半導体層と、前記第１の半導体層上に第１のゲート絶縁層を介して配置されるゲート電極と、前記ゲート電極上に第２のゲート絶縁層を介して配置される第２の半導体層を備え、
前記第１および第２の半導体層は、それぞれ前記ゲート電極上下に形成されたチャネル領域を挟んでソース及びドレイン領域を含み、
前記第２の半導体層のソース領域及びドレイン領域が、前記第１の半導体層のソース領域及びドレイン領域と重なるように構成される
ことを特徴とする積層型薄膜トランジスタ回路。
【請求項２】
前記第１及び第２の半導体層は、多結晶シリコン層又は単結晶シリコン層からなる
ことを特徴とする請求項１記載の積層型薄膜トランジスタ回路。
【請求項３】
前記第１の半導体層にn-ch TFTのソース、ドレイン及びチャネル領域が形成され、前記第２の半導体層にp-ch TFTのソース、ドレイン及びチャネル領域が形成される
ことを特徴とする請求項１記載の積層型薄膜トランジスタ回路。
【請求項４】
前記第１の半導体層にp-ch TFTのソース、ドレイン及びチャネル領域が形成され、前記第２の半導体層にn-ch TFTのソース、ドレイン及びチャネル領域が形成される
ことを特徴とする請求項１記載の積層型薄膜トランジスタ回路。
【請求項５】
（１）前記第２の半導体層のソース領域又はドレイン領域を貫通して前記第１の半導体層のソース領域又はドレイン領域へ達する第１のコンタクトホール(10a)、
（２）前記第２の半導体層のソース領域又はドレイン領域に達する第2のコンタクトホール(10e)、
（３）前記第２の半導体層のソース領域又はドレイン領域に達する第3のコンタクトホール(10b)、
（４）前記第１の半導体層のソース領域又はドレイン領域へ達する第4のコンタクトホール(10c)、及び
（５）前記ゲート電極へ達するコンタクトホール(10d)を有する
ことを特徴とする請求項１記載の積層型薄膜トランジスタ回路。
【請求項６】
前記第１の半導体層のドレイン領域は、前記第１及び第２のコンタクトホールを介して前記第２の半導体層のドレイン領域と電気的に接続され、前記第１の半導体層のソース領域は、絶縁層を介して前記第２の半導体層のソース領域と電気的の絶縁されている
ことを特徴とする請求項１記載の積層型薄膜トランジスタ回路。
【請求項７】
前記第１の半導体層のソース領域は、前記第１及び第２のコンタクトホールを介して前記第２の半導体層のソース領域と電気的に接続され、前記第１の半導体層のドレイン領域は、絶縁層を介して前記第２の半導体層のドレイン領域と電気的に絶縁されている
ことを特徴とする請求項１記載の積層型薄膜トランジスタ回路。
【請求項８】
積層型薄膜トランジスタ回路の製造方法であって、
（１）基板上に第１の半導体層を形成し、
（２）前記第１の半導体層上に第１のゲート絶縁層を介してゲート電極を形成し、
（３）前記ゲート電極をマスクとして第１のイオン注入を行い、前記第１の半導体層にソース、ドレイン及びチャネル領域を形成し、
（４）前記ゲート電極上及び前記第１の半導体層上に第２のゲート絶縁層を介して第２の半導体層を形成し、
（５）前記第２の半導体層上で前記ゲート電極に対応する領域にフォトレジストマスクを形成し、前記フォトレジストマスクにより第２のイオン注入をして、前記第２の半導体層のソース及びドレイン領域が前記第１の半導体層のソース及びドレイン領域と重なるように形成する
ことを特徴とする製造方法。
【請求項９】
前記（５）の工程において、前記第２の半導体層に堆積されたレジスト層に前記回路の正面上方からパターン露光を行うことによりフォトレジストマスクを形成する
ことを特徴とする請求項８記載の製造方法。
【請求項１０】
前記（５）の工程において、前記基板の裏側から前記ゲート電極をマスクとしてレジスト露光を行うことによりフォトレジストマスクを前記ゲート電極に整合して形成する
ことを特徴とする請求項８記載の製造方法。
【請求項１１】
前記第１の半導体層と第２の半導体層の厚さが合計で100nm以下であり、第前記２の半導体層の厚さは、70nm以下である
ことを特徴とする請求項１０記載の製造方法。
【請求項１２】
請求項８に記載の製造方法において、
（１）前記第２の半導体層のソース領域又はドレイン領域を貫通して前記第１の半導体層のソース領域又はドレイン領域へ達する第１のコンタクトホール(10a)を形成する工程、
（２）前記第２の半導体層のソース領域又はドレイン領域に達する第２のコンタクトホール(10e)を形成する工程、
（３）前記第２の半導体層のソース領域又はドレイン領域に達する第３のコンタクトホール(10b)を形成する工程、
（４）前記第１の半導体層のソース領域又はドレイン領域へ達する第４のコンタクトホール(10c)を形成する工程、
（５）前記ゲート電極へ達する第５のコンタクトホール(10d)を形成する工程を更に含む
ことを特徴とする製造方法。
【請求項１３】
２枚の基板の間に表示セルがマトリクス状に配置された表示部(400)、前記表示部の周囲の額縁領域(500)、及び前記額縁領域に形成された駆動回路(600)を含む平面表示装置であって、
前記平面表示装置は、請求項1の積層型薄膜トランジスタ回路を含む
ことを特徴とする平面表示装置。
【請求項１４】
請求項１の前記積層型トランジスタ回路は、前記駆動回路（600）に含まれる
ことを特徴とする請求項１３記載の平面表示装置。
【請求項１５】
請求項１の前記積層型トランジスタ回路は、前記表示部（400）に含まれる
ことを特徴とする請求項１３記載の平面表示装置。
【請求項１６】
前記表示セルは、液晶又は有機EL材料からなる
ことを特徴とする請求項１３記載の平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型薄膜トランジスタ回路に関し、特に光透過性基板上に形成される薄膜CMOS回路及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、軽量、薄型低消費電力という特徴を有する。この特徴を生かして平面表示装置は各種分野で利用されるようになっている。
【０００３】
しかし、近年、このような表面表示装置には、一層の高精細化、薄型化、高機能化が要求され、これに対応するための種々の研究・開発がなされている。このような高精細化を図るためには、表示画素の微細化に伴い、外部駆動回路との接続ピッチも微細化される必要がある。接続ピッチの微細化は、外部駆動回路の一部を多結晶シリコン（p−Si）等の半導体薄膜を用いて基板上に一体的に形成することで達成する技術が実用化されている。
また、高機能化を実現するために、表示セル自身に信号処理機能回路などを組み込む試みがなされている。
【０００４】
しかし、基板上に一体的に回路を組み込む場合、表示領域に対する周辺領域、いわゆる額縁領域の増大によりその狭小化が困難になる問題があった。
【０００５】
図1Aは、従来の多結晶シリコンによるCMOS又はインバータ集積回路構造の一般的デザインルールを用いた全体概略図である。図1Bは、図1Aのa  a'線に沿って切断した断面図である。本従来例においては、ガラス基板2上にアンダーコート3を形成し、その上にa-Si層を堆積させ、この層にレーザー光を照射して多結晶シリコン層4を形成させる。次いで、ゲート電極6を絶縁層5を介して形成し、n-ch TFT9領域とp-ch TFT10領域とを別々のドーパント（例えば、P（リン）とB（ホウ素）でイオン注入を行ってn-ch TFT 9及びp-ch TFT 10を形成する。図中4sはソース、4cはチャネル、4dはドレイン領域を示す。絶縁層7を形成した後、コンタクトホール8をそれぞれソース4s、ドレイン4d及びゲート配線6に達するように形成し、図に示すように接続配線8'がコンタクトホール8を埋めるように形成される。これによって、電源（VDD）配線、GND（VSS）配線、入力（IN）配線、そして出力（OUT）配線を備えたCMOS回路が完成する。図１A に示すように、上記のように作製されたCMOS回路は、68μm×60μmの占有面積を有し、n-chTFTのチャネル長は10μm、チャネル幅は20μmであり、p-chTFTのチャネル長は8μm、チャネル幅は40μmである。
【０００６】
このような従来のCMOS又はインバータ構造においては、p-ch TFTとn-ch TFTが2次元的に並列に並べられ、それぞれにゲート電極を形成する構造をとっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このようなTFTのCMOS回路の狭小化の要請に鑑みなされたものであり、ゲート電極を共有に使用する縦方向に積層された２つのTFT回路を作成することにより、単位面積当たりの集積度の高い積層型薄膜トランジスタ回路及びその製造方法を提供するものである。また、本願は、液晶ディスプレイのような特に平面表示装置に好適に用いられ、そのディスプレイの外周まわりの額の部分の狭小化が達成できる積層型薄膜トランジスタ回路及び製造方法を提供することを目的とし、従来比70％以下の占有面積となる。本発明の一態様においては、図2A に示すように、48μm×60μmの占有面積を達成した。さらに、表示セルの高精細、高機能化にも本願が好適に用いられる。
【課題を解決するための手段】
【０００８】
本発明は、基板上に配置される第１の半導体層と、前記第１の半導体層上に第１のゲート絶縁層を介して配置されるゲート電極と、前記ゲート電極上に第２のゲート絶縁層を介して配置される第２の半導体層を備え、
前記第１および第２の半導体層は、それぞれ前記ゲート電極上下に形成されたチャネル領域を挟んでソース及びドレイン領域を含み、
前記第２の半導体層のソース領域及びドレイン領域が、前記第１の半導体層のソース領域及びドレイン領域と重なるように構成される
ことを特徴とする積層型薄膜トランジスタ回路である。
【０００９】
本発明は、積層型薄膜トランジスタ回路の製造方法であって、
（１）基板上に第１の半導体層を形成し、
（２）前記第１の半導体層上に第１のゲート絶縁層を介してゲート電極を形成し、
（３）前記ゲート電極をマスクとして第１のイオン注入を行い、前記第１の半導体層にソース、ドレイン及びチャネル領域を形成し、
（４）前記ゲート電極上及び前記第１の半導体層上に第２のゲート絶縁層を介して第２の半導体層を形成し、
（５）前記第２の半導体層上で前記ゲート電極に対応する領域にフォトレジストマスクを形成し、前記フォトレジストマスクにより第２のイオン注入をして、前記第２の半導体層のソース及びドレイン領域が前記第１の半導体層のソース及びドレイン領域と重なるように形成する
ことを特徴とする製造方法である。
【発明の効果】
【００１０】
本発明の積層型薄膜トランジスタ回路を用いることにより、例えば、インバータ回路面積を従来の70％以下に削減できる。更に、インバータ回路に代表される共通ゲート電極半導体回路、例えば、「NAND回路」や「NOR」回路の占有面積を削減できる。更に、本発明の積層型薄膜トランジスタ回路を集積一体型に形成することにより、例えば、TFT液晶ディスプレイの「額縁」を狭くできる。
また、表示セル領域の面積を増やすことなく機能回路をセルに一体的に組み込むことができる。
【発明を実施するための最良の形態】
【００１１】
本発明のn-ch TFTとp-ch TFTとからなる薄膜トランジスタCMOS回路（インバータ）の一実施例を図面を参照しつつ説明する。
なお、本発明は下記実施例に限定されるものではなく、本特許請求の範囲に規定された範囲において種々の修正及び変更を加えることができることは明らかである。
【００１２】
図2Aは、本発明の積層型薄膜トランジスタのCMOS構成の全体概略図である。図2B及び2Cは、それぞれ図2Aのb-b'及びc- に沿って切断した断面図である。図2Dは、本発明の積層型薄膜トランジスタ回路の回路図構成を示す。
【００１３】
図2Bに示すように、ガラス基板2上に200nm厚のSiOxアンダーコート絶縁層3をプラズマ化学気相堆積（P-CVD）法により堆積させる。ここで、基板については、透明基板、即ち基板裏面から所望の光を透過する基板であればよく、好適にはガラス基板が用いられるが、石英基板、樹脂基板等も用いることができる。図3A〜図3Fは、製造工程各々で形成されるCMOS構造の平面図を示す。
【００１４】
次いで、そのアンダーコート層3上に、50nm厚の第1のアモルファスシリコン（a-Si:H）層をP-CVD法により堆積させ、このa-Si:H層を、ライン状エキシマ・レーザ光を使った、いわゆるエキシマ・レーザ・アニーリング（ELA）処理することによりn-チャネルTFT形成のための第1の多結晶Si層を形成する。平均結晶粒径は、0.2〜0.4μmである。次いで光食刻工程（PEP）を行うことにより第1の多結晶シリコンアイランド層4を形成する。本工程で形成された多結晶シリコンアイランド層4は、図3Aの太枠で示す範囲に対応する。
【００１５】
次いで、その上に150nm厚の第1のSiOxゲート絶縁層5をP-CVD法により堆積させる。
【００１６】
このゲート絶縁層5上に200nm厚のゲート材料（モリブデンシリサイド：MoSix）をスパッタリングにより堆積させ、PEPによりゲート電極6を形成する。本工程で形成されたゲート電極6は、図3Bの太枠で示す領域に対応する。
【００１７】
次いで、ゲート電極をマスクとして、n-チャネルTFTのソース及びドレイン形成のための1回目のリン・イオン注入（150keVで4x1015P+/cm2）が行われる。この時、ソース領域とドレイン領域はゲート電極6に自己整合される。これにより、第1の多結晶シリコンアイランド層4にソース領域4s、ドレイン領域4d及びチャネル領域4cが形成される。尚、ゲート電極形成のためにPEPにより作製したフォトレジストは、上記イオン注入前に除去してもよく、イオン注入後に除去してもよい。ここで、本実施例におけるn-チャネルTFTは、Vth; +0.8V, μn; 120cm2/Vsecを示す。
【００１８】
次いで、200nm厚の第2のSiOxゲート絶縁層7を、P-CVD法により前記第1のSiOxゲート絶縁層5上及びゲート電極6を覆うように堆積させる。
【００１９】
次いで、70nmの厚の第2のa-Si:H層をP-CVD法により堆積させ、これをELA処理して第2の多結晶Si層を形成する。平均結晶粒径は、0.2〜0.4μmである。次いでPEPによりp-チャネルTFT形成のための第2の多結晶シリコンアイランド層8を形成する。この第２の多結晶シリコンアイランド層8においては、第1のn-ch TFTドレイン領域へ達するコンタクトホール形成領域14aに対応する前記多結晶シリコンアイランド層8の1部領域13を予め除去する。本工程で形成された第2の多結晶シリコンアイランド層8及び上記除去された領域13は、図3Cの太枠で示す領域に対応する。
尚、前記第1及び第2の多結晶シリコンアイランド層については、レーザーアニーリングの条件により、10μmを超える平均結晶粒径を持つ擬似単結晶シリコンアイランド層として形成することもできる。
【００２０】
次いで、フォトレジストマスクを形成する。このマスクは、p-チャネルゲート領域14b上と、上記除去された領域13を少なくとも含む前記コンタクトホール形成領域14a上と、下在するn-ch TFTのソース領域4sへのコンタクトホール形成領域10cを含む領域から第2の多結晶シリコン領域の端部に実質的に至る領域14c上にPEPにより作成する。この際用いられるマスクとなるフォトレジストのパターン露光は、装置の正面上方から行われる。前記フォトレジストマスクは、図3Dにおける太枠で示す領域に対応する。但し、ゲートパターンについては、図3Bのゲート電極のチャネル長に対して左右約1μm程度内側にマスクを残すことが望ましい。
【００２１】
次いで、第２の多結晶シリコンアイランド層8にp-チャネルのソース及びドレイン形成のための２回目のホウ素イオン注入を行う（10keVで2x1015B+/cm2）。
【００２２】
これにより形成されたp-ch TFTのソース領域8s及びドレイン領域8d、及びチャネル領域8cは、ゲート電極を介して前記n-ch TFTのソース及びドレイン領域と重なるように構成される。本実施例におけるp-チャネルTFTは、Vth; -1.0V, μp;cm2/Vsecを示す。
【００２３】
上記イオン注入に次いで、前記フォトレジストマスクを除去し、350nmのSiNxパッシベーション層9をP-CVD法により堆積させる。
【００２４】
次いで、N2雰囲気下500℃で1時間熱処理を行い、注入されたP及びBの活性化、ならびに結晶性の回復を行う。これによって、それぞれのTFTのソース領域、ドレイン領域が低抵抗のN＋層及びP＋層に変わる。
【００２５】
次いで、n-ch TFT及びp-ch TFTのソース、ドレイン及びゲート電極にPEPによりコンタクトホール10a-eをウェットエッチング法を用いて形成する。10aは、下部n-ch TFTのドレイン領域4dをOUTラインに接続させるために作製されたコンタクトホールである。10bは、上部p-ch TFTのソース領域8sをVddラインに接続するために作製されたコンタクトホールであるが、下部n-ch TFTのソース領域4sには達しておらず、該ソース領域8sは下部n-ch TFTのソース領域4sとゲート絶縁層5及び7で電気的に絶縁されている。10cは、下部n-ch TFTのソース領域4sをGNDラインに接続するために作製されたコンタクトホールであるが、該ソース領域4sは上部p-ch TFTのソース領域8sとゲート絶縁層5及び7で電気的に絶縁されている。図2Aに示す10dは、ゲート電極をINラインに接続するために作製されたコンタクトホールである。10eは、上部p-ch TFTのドレイン領域8dをOUTラインに接続するために作製されたコンタクトホールである。10aと10eは、一体的に形成されており、これにより、上部p-ch TFTのドレイン領域8dと下部n-ch TFTのドレイン領域が電気的に接続される。本工程で形成されたコンタクトホール10a-eは、図3Eの太枠で示す領域に対応する。
【００２６】
次いで、40nm厚のMo層11、次いで300nm厚のAl層12を、スパッタリングにより堆積させ、PEPによりAl/Mo電極及び電極ラインを形成する。本工程で形成されたAl/Mo電極及び電極ラインは、図3Fの太枠で示す領域に対応する。
【００２７】
更に、SiNx膜のパッシベーション形成、並びに電極部開孔処理が行われる。
【００２８】
本願発明は、更に別に次のような態様も可能である。本態様においては、上記第２回目のBイオン注入に際してゲート領域に整合したレジスト層マスクパターンを形成して、イオン注入を自己整合的に行うことにより、積層型薄膜トランジスタ回路を製造する。（他の工程は上記先の態様と同様である。）これにより、上部チャネルTFTと下部チャネルTFTは、ひとつのゲート電極に完全自己整合される。
【００２９】
本態様においては、第２回目のBイオン注入に際してゲート領域に自己整合したレジスト層マスクパターンを形成するために、第２の多結晶シリコンアイランド層８形成後にガラス基板の裏側からゲート電極をマスクとしてレジスト露光することによりポジ型レジストパターンを形成する。このため、第１及び第２の多結晶シリコンアイランド層の厚さの合計を、上記レジスト露光用の紫外線がガラス基板から第１及び第２の多結晶シリコンアイランド層を透過できる範囲に設定する必要がある。従って、本態様においては、第１及び第２の多結晶シリコンアイランド層の厚さを合計で100nm以下、好ましくは70nmとし、第２の多結晶シリコンアイランド層の厚さを70nm以下、好ましくは40nmとなるように設定した。Bイオン注入の加速電圧は、Bイオンの第2の多結晶シリコンアイランド層への注入ピークが多結晶シリコン層厚の中心より若干表面よりになるように、イオン加速電圧を10keV以下である6keVに設定した。尚、イオン加速電圧6keVでのイオン注入のピークは表面から約18nmとなる。一方、本形態の場合、図3Dに示されるレジストマスク14a,14cを形成できないために、それぞれのコンタクトホール部はゲート絶縁膜が剥き出しになっている。しかしながら、第１及び第２のSiOxゲート絶縁層５及び７の厚さの合計は約350nmである。一方、上記加速電圧でのBイオンの注入ピークは約16nmであり、最大到達距離も150nm以下である。この結果、第１のn-ch TFTのソース、ドレイン領域を構成する多結晶シリコンアイランド層にBイオンが注入されるのを防止することが可能になる。従って、先の態様においては、２回目イオン注入におけるイオンが多結晶シリコンアイランド層4に注入されないように、図3Dに示されるようなマスク14a,14cを作製したが、本態様の場合には、ゲート電極に整合したレジストパターン以外、フォトレジストマスクを形成しないですむ。尚、本態様においては、第１および第２の多結晶シリコンアイランド層の厚さを更に厚くすることができる。この場合レジスト露光の紫外線量がより減衰することになるが、紫外線強度を増す方法や、より長時間の露光により当該減衰の問題を回避できる。
【００３０】
本態様においては、上記のような条件の下、裏面露光により作製されたポジ型レジストパターンをマスクとしてp-ch TFTのソース及びドレイン形成のための２度目のイオン注入を行う。これによりゲート電極に自己整合したソース・ドレイン領域が形成される。このように形成されたp-ch TFTのソース領域8s及びドレイン領域8d、及びチャネル領域8cは、ゲート電極を介して前記n-ch TFTのソース及びドレイン領域と重なるように構成される。
【００３１】
上記実施例は、第１のTFTをn-ch型、第２のTFTをp-ch型としてその詳細を述べたが、それぞれのタイプをp-cn型、n-ch型としても良い。その場合のプロセスの大きな変更点は、イオン注入条件の変更であり、具体的には第１のイオン注入はホウ素イオンを70keVで注入する。第２のイオン注入はリンイオンを27keVで注入する、ことである。
【００３２】
本発明の積層型薄膜トランジスタ回路は、縦に積層されたn-チャネルTFTとｐ-チャネルTFT間に１つのゲート電極を有し、両TFTによりこのゲート電極を共有する構造を有する。これにより、単位面積当たりの集積度を従来の70％以下に削減することができ、インバータ回路で構成される半導体回路、例えば、「NAND回路」や「NOR」回路の占有面積を削減でき、更に、TFT液晶ディスプレイの「額縁」を狭くできる。
【００３３】
本発明の狭小化効果はTFTのデザインルールに大きく依存する。図1Aは現在TFT液晶パネル生産に適用されている一般的なデザインルールに準拠して、図2Aに示す狭小化効果を算出した。最小デザイン寸法、TFT寸法、さらには配線寸法やデザインによって狭小化効果は変わってくる。最適条件化では図１Aの従来例に比べて、半減化（50%）が可能である。
【００３４】
上記のように製造された積層型薄膜トランジスタ回路は、例えば、以下のような平面表示装置に適用できる。
図4Aは平面表示装置の代表であるTFT液晶表示装置の模式的断面図である。図に示すように、基板100及び200の間に液晶が充填されている。図４Bは、平面表示装置の平面図である。図に示すように、表示部400は、2次元マトリクス配列のアクティブ駆動液晶セルからなり、基板100又は200において表示部400周囲の額縁領域500に駆動回路600が配置されている。本発明の積層型薄膜トランジスタ回路はこのような平面表示装置の前記表示部400及び／又は駆動回路600に適用される。これにより、前記平面表示装置の高機能化や狭小化が達成できる。尚、前記液晶セルの他、有機EL等の場合も同様である。  
【図面の簡単な説明】
【００３５】
【図１Ａ】従来のp-チャネルトランジスタとn-チャネルトランジスタが並列に並べられたCMOS構造を示す上面図である。
【図１Ｂ】図1Aのa-a'線に沿って切断された断面図である。
【図２Ａ】本発明の積層型薄膜トランジスタ回路の概略図である。
【図２Ｂ】図2Aのb-b'線に沿って切断された断面図である。
【図２Ｃ】図2Aのc-線に沿って切断された断面図である。
【図２Ｄ】本発明の積層型薄膜トランジスタ回路のCMOS回路構成を示す。
【図３Ａ】本発明の積層型薄膜トランジスタ回路において、対応する工程において処理される領域を示す平面図である。
【図３Ｂ】本発明の薄膜トランジスタ回路において、対応する工程において処理される領域を示す平面図である。
【図３Ｃ】本発明の薄膜トランジスタ回路において、対応する工程において処理される領域を示す平面図である。
【図３Ｄ】本発明の薄膜トランジスタ回路において、対応する工程において処理される領域を示す平面図である。
【図３Ｅ】本発明の薄膜トランジスタ回路において、対応する工程において処理される領域を示す平面図である。
【図３Ｆ】本発明の薄膜トランジスタ回路において、対応する工程において処理される領域を示す平面図である。
【図４Ａ】平面表示装置の代表であるTFT液晶表示装置の模式的断面図である。
【図４Ｂ】図4A の平面表示装置の平面図である。
【符号の説明】
【００３６】
2  基板
4  第1の半導体層
6  ゲート電極
8  第2の半導体層
10a-10e  コンタクトホール
【図１Ａ】
2006269665.tif 000003
【図１Ｂ】
2006269665.tif 000004
【図２Ａ】
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【図２Ｂ】
2006269665.tif 000006
【図２Ｃ】
2006269665.tif 000007
【図２Ｄ】
2006269665.tif 000008
【図３Ａ】
2006269665.tif 000009
【図３Ｂ】
2006269665.tif 000010
【図３Ｃ】
2006269665.tif 000011
【図３Ｄ】
2006269665.tif 000012
【図３Ｅ】
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【図３Ｆ】
2006269665.tif 000014
【図４Ａ】
2006269665.tif 000015
【図４Ｂ】
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