(57)【要約】【課題】  終端抵抗の抵抗値の精度や耐電力性を向上させることができる終端抵抗内蔵基板を提供する。【解決手段】  伝送線路の一端側が終端抵抗を介してグランドに接続された構造を有する終端抵抗内蔵基板であり、伝送線路１２の一端側は第１分岐部１２ａ及び第２分岐部１２ｂに分岐され、第１、第２分岐部１２ａ、１２ｂは第１、第２終端抵抗１４ａ、１４ｂを介してグランドにそれぞれ接続されている。第１、第２分岐部１２ａ、１２ｂの各特性インピーダンス及び第１、第２終端抵抗１４ａ，１４ｂの各抵抗値は、伝送線路１２の特性インピーダンスの２倍に設定される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
伝送線路の一端側が終端抵抗を介してグランドに接続された構造を有する終端抵抗内蔵基板であって、
前記伝送線路の一端側は第１分岐部及び第２分岐部に分岐され、前記第１、第２分岐部は第１、第２終端抵抗を介して前記グランドにそれぞれ接続されていることを特徴とする終端抵抗内蔵基板。
【請求項２】
前記第１、第２分岐部の各特性インピーダンスは、前記伝送線路の特性インピーダンスの２倍に設定されていることを特徴とする請求項１に記載の終端抵抗内蔵基板。
【請求項３】
前記第１、第２終端抵抗の各幅は、第１、第２分岐部の各幅と同一であり、前記第１、第２終端抵抗の各抵抗値は前記伝送線路の特性インピーダンスの２倍に設定されていることを特徴とする請求項１又は２に記載の終端抵抗内蔵基板。
【請求項４】
前記終端抵抗内蔵基板では、誘電体基板の上面に前記伝送線路と前記第１、第２終端抵抗にそれぞれ接続された第１、第２グランド用パッド部とが形成されており、かつ、前記誘電体基板の下面に、前記第１、第２グランド用パッド部が配置された該誘電体基板の部分に設けられた各スルーホールを介して前記第１、第２グランド用パッド部に電気的に接続されたグランドが形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の終端抵抗内蔵基板。
【請求項５】
前記終端抵抗内蔵基板では、誘電体基板の上面に、前記伝送線路と該伝送線路の両側に配置された前記グランドとが設けられていることを特徴とする請求項１乃至３のいずれか一項に記載の終端抵抗内蔵基板。
【請求項６】
前記伝送線路の第１、第２分岐部は、Ｔ字状になるように前記伝送線路の一端から分岐されていることを特徴とする請求項１乃至５のいずれか一項に記載の終端抵抗内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は終端抵抗内蔵基板に係り、さらに詳しくは、高周波信号伝送線路の終端部の信号反射を防止する機能を有する終端抵抗内蔵基板に関する。
【背景技術】
【０００２】
従来、高周波信号を扱う高周波回路基板では、入力信号の反射を防止するために、信号ラインの特性インピーダンスとマッチングをとった終端抵抗（通常、５０Ω）が設けられている。その一例として、図１には、従来技術の終端抵抗を備えたマイクロストリップ伝送線路が示されている。図１に示すように、セラミック基板１００の上面にマイクロストリップ線路１１０が形成されており、セラミック基板１００の下面にグランドプレーン（不図示）が形成されている。マイクロストリップ線路１１０の上側近傍にはグランド用パッド部１３０が形成されており、マイクロストリップ線路１１０とグランド用パッド部１３０とは終端抵抗１２０を介して接続されている。
【０００３】
グランド用パッド部１３０が配置されたセラミック基板１００の部分にはスルーホール１００ｘが設けられており、グランド用パッド部１３０はスルーホール１００ｘ内に設けられた導電体１３２を介して裏側のグランドプレーン（不図示）に電気的に接続されている。
【０００４】
このようにして、マイクロストリップ線路に終端抵抗を設けることによって、マイクロストリップ線路の一端から入力された電力が終端抵抗で全て消費され反射波を生じさせないようにしている。
【０００５】
特許文献１には、終端抵抗基板を備えた光変調機能を有する光モジュールが記載されている。また、特許文献２には、ストリップラインの端部に終端抵抗として抵抗チップを接続したＩＣパッケージ装置が記載されている。
【特許文献１】特開２００２−２７７８４０号公報
【特許文献２】特開２００３−１００９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、終端抵抗の抵抗値のばらつきをより小さく抑える必要がある場合や、終端抵抗の耐電力性を向上させる必要がある場合は、従来技術の終端抵抗の接続方法では必ずしも十分とはいえない場合が想定される。
【０００７】
本発明は以上の課題を鑑みて創作されたものであり、終端抵抗の抵抗値の精度や耐電力性を向上させることができる終端抵抗内蔵基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、終端抵抗内蔵基板に係り、伝送線路の一端側が終端抵抗を介してグランドに接続された構造を有する終端抵抗内蔵基板であって、前記伝送線路の一端側は第１分岐部及び第２分岐部に分岐され、前記第１、第２分岐部は第１、第２終端抵抗を介して前記グランドにそれぞれ接続されていることを特徴とする。
【０００９】
本発明では、マイクロストリップやコプレナーなどの伝送線路の一端側を第１、第２分岐部に分岐し、各分岐部に終端抵抗をそれぞれ接続し、各終端抵抗をグランドに接続している。好適な態様では、一方の分岐線路において分岐部の特性インピーダンス及び終端抵抗の抵抗値が伝送線路の特性インピーダンスの２倍になるようにしている。このようにして、２つの終端抵抗の合成抵抗値を伝送線路の特性インピーダンスに一致させることによって反射のない伝送線路とすることができる。
【００１０】
本発明の終端抵抗内蔵基板では、伝送線路から終端抵抗を２つに分割して並列にグランドに接続するようにしたので、一方の終端抵抗の抵抗値がずれても他方の終端抵抗によってずれを補うことができるので、１つの終端抵抗を使用する場合よりも終端抵抗の抵抗値の精度を向上させることができる。
【００１１】
また、終端抵抗を２つ並列に接続して発熱部位を分散するようにしたので、終端抵抗内蔵基板の耐電力性を向上させることができる。さらには、グランドへの接続経路が並列になるため、特に、誘電体基板の上面側のグランド用パッド部からスルーホールを介して下面側のグランドに電気接続される構成のマイクロストリップ伝送線路では、グランドラインのインダクタンスを低減することができる。
【発明の効果】
【００１２】
以上説明したように、本発明では、終端抵抗を２つに分けて並列に配置するので、終端抵抗の抵抗精度や耐電力性を向上させることができると共に、グランドラインのインダクタンスを低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１４】
（第１の実施の形態）
図２は本発明の第１実施形態の終端抵抗内蔵基板を示す平面図、図３は図２のＩ−Ｉに沿った断面とＩＩ−ＩＩに沿った断面とを合成した断面図である。
【００１５】
図２に示すように、第１実施形態の終端抵抗内蔵基板１では、セラミックなどからなる誘電体基板１０の上面にマイクロストリップ線路１２（伝送線路）が設けられている。マイクロストリップ線路１２は、その特性インピーダンスが例えば５０Ωになるような寸法に設計されている。マイクロストリップ線路１２の一端部Ｅでは、中央部から両側に曲げられて（ベンド処理）、マイクロストリップ線路１２の主要部からＴ字を構成するように第１、第２分岐部１２ａ、１２ｂに分岐されて形成されている。
【００１６】
第１、第２分岐部１２ａ、１２ｂの幅Ｗ１，Ｗ２は、マイクロストリップ線路１２の主要部の幅ＷＡより細く（例えばＷＡの１／２）設定されており、これによって第１、第２分岐部１２ａ、１２ｂの特性インピーダンスをマイクロストリップ線路１２の特性インピーダンスの２倍（１００Ω）に設定している。また、第１、第２分岐部１２ａ，１２ｂの長さＬ１、Ｌ２は、最短になるように設定することが肝要であり、各分岐部１２ａ、１２ｂの先端部がマイクロストリップ線路１２の幅から外側にわずかにはみ出す程度に配置することが好ましい。
【００１７】
また、第１、第２分岐部１２ａ、１２ｂの各先端部に対向する部分には第１、第２グランド用パッド部１６ａ，１６ｂがそれぞれ配置されている。そして、第１分岐部１２ａと第１グランド用パッド部１６ａとの間に第１終端抵抗１４ａがそれらの下面に接続された状態で形成されている。また同様に、第２終端部１２ｂと第２グランド用パッド部１６ｂとの間に第２終端抵抗１４ｂがそれらの下面に接続された状態で形成されている。
【００１８】
第１、第２終端抵抗１４ａ，１４ｂの幅Ｗ３，Ｗ４は第１、第２分岐部１２ａ，１２ｂの幅Ｗ１，Ｗ２と同一幅となっていると共に、それらの長さＬ３，Ｌ４を調整することによって、第１、第２終端抵抗１４ａ，１４ｂの抵抗値をマイクロストリップ線路１２の特性インピーダンスの２倍（１００Ω）にそれぞれ設定している。
【００１９】
また、第１、第２グランド用パッド部１６ａ、１６ｂが配置された誘電体基板１０の部分にはその厚み方向に貫通する第１、第２スルーホールＴＨ１，ＴＨ２がそれぞれ設けられている。さらに、図３（断面図）を加えて参照すると、誘電体基板１０の下面にはグランドプレーン１８が設けられており、第１、第２グランド用パッド部１６ａ，１６ｂは、第１、第２スルーホールＴＨ１、ＴＨ２内に設けられた導電体１５ａ、１５ｂによってグランドプレーン１８にそれぞれ電気的に接続されている。
【００２０】
以上のように、特性インピーダンスが５０Ωのマイクロストリップ線路１２は、その一端側で幅が細く（例えば１／２）なって、特性インピーダンスが２倍（１００Ω）に設定された第１、第２分岐部１２ａ，１２ｂに分岐されている。また、第１、第２分岐部１２ａ，１２ｂは、それらと同じ幅でマイクロストリップ線路１２の特性インピーダンスの２倍の抵抗値（１００Ω）をもつ第１、第２終端抵抗１４ａ、１４ｂにそれぞれ接続されている。
【００２１】
さらに、第１、第２終端抵抗１４ａ、１４ｂは第１、第２グランド用パッド部１６ａ，１６ｂにそれぞれ接続され、第１、第２グランド用パッド部１６ａ，１６ｂは、第１、第２スルーホールＴＨ１，ＴＨ２に設けられた導電体１５ａ、１５ｂを介して誘電体基板１０の下面に設けられたグランドプレーン１８にそれぞれ電気的に接続されている。
【００２２】
このように、本実施形態では、片方の分岐線路では、第１分岐部１２ａの特性インピーダンス及び第１終端抵抗１４ａの抵抗値をマイクロストリップ線路１２の特性インピーダンスの２倍にそれぞれ設定し、二つの分岐線路を並列にグランドプレーン１８に接続するようにしている。これによって、第１，第２終端抵抗１２ａ、１２ｂの合成抵抗値をマイクロストリップ線路１２の特性インピーダンスに一致させるようにしている。従って、マイクロストリップ線路１２の一端から入力された電力は、第１、第２終端抵抗１４ａ、１４ｂで発熱することで全て消費されて反射のない伝送線路となる。
【００２３】
本実施形態の終端抵抗内蔵基板１では、マイクロストリップ線路１２を２つに分割した終端抵抗を介してグランドに接続するようにしたので、１つの終端抵抗を使用する場合よりも終端抵抗の抵抗値の精度を向上させることができる。
【００２４】
つまり、本実施形態のように２つの終端抵抗を並列に接続する場合、その合成抵抗値（（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２））は、一方の終端抵抗の抵抗値のずれを他方の終端抵抗の抵抗値で補うことができるので、１つの終端抵抗を使用する場合よりも抵抗値が狙い値からずれる確率を低くすることができる。さらに具体例としては、例えば、５０Ωの終端抵抗を形成する際に±１０％のずれが発生する場合、１つの終端抵抗を使用するときに例えば５５Ωとなるのに対し、終端抵抗を２つ並列に接続するときには一方の終端抵抗が１１０Ωとなっても他方の終端抵抗が９０Ωとなる場合には合成抵抗値が４９．５Ωとなるので、一つの終端抵抗を使用する場合よりも抵抗値を狙い値に近似させることができる。
【００２５】
また、終端抵抗を２つ並列に接続して発熱部位を分散するようにしたので、終端抵抗内蔵基板の耐電力性を向上させることができる。
【００２６】
さらには、２つの終端抵抗１４ａ、１４ｂに接続された第１、第２グランド用パッド１６ａ，１６ｂが第１、第２スルーホールＴＨ１，ＴＨ２を介してグランドプレーン１８にそれぞれ接続されていることから、グランドプレーン１８への接続経路が並列になるため、グランドラインのインダクタンスを低減することができる。
【００２７】
本実施形態の終端抵抗内蔵基板１の製造方法としては、まず、スルーホールＴＨ１，ＴＨ２が設けられた誘電体基板１０の下面に金（Ａｕ）などからなるグランドプレーン１８を形成する。その後に、誘電体基板１０の上面側に窒化タンタル層などからなる抵抗層をＣＶＤ法やスパッタ法により形成した後に、スルーホールＴＨ１，ＴＨ２の下のグランドプレーン１８の部分に開口部を形成する。さらに、誘電体基板１０上の抵抗層の上に、分岐部１２ａ、１２ｂをもつマイクロストリップ線路１２とグランド用パッド部１６ａ、１６ｂとが形成される部分に開口部が設けられた第１レジスト膜を形成する。
【００２８】
続いて、その第１レジスト膜の開口部及びそれに連通するスルーホールＴＨ１、ＴＨ２の内面に金（Ａｕ）などのめっきを施すことにより、分岐部１２ａ、１２ｂをもつマイクロストリップ線路１２とスルーホールＴＨ１、ＴＨ２内の導電体１５ａ，１５ｂを介してグランドプレーン１８に接続される第１、第２グランド用パッド部１６ａ、１６ｂを形成する。その後に、第１レジスト膜が除去される。
【００２９】
次いで、第１、第２分岐部１２ａ、１２ｂと第１、第２グランド用パッド部１６ａ，１６ｂとの間の各領域（終端抵抗となる部分）を第２レジスト膜でカバーした後に、マイクロストリップ線路１２、グランド用パッド部１６ａ、１６ｂ、及び第２レジスト膜をマスクにして、抵抗層をエッチングした後に、第２レジスト膜を除去する。
【００３０】
以上のような方法により、図２及び図３に示された本実施形態の終端抵抗内蔵基板１を製造することができる。
【００３１】
（第２の実施の形態）
図４は本発明の第２実施形態の終端抵抗内蔵基板を示す平面図、図５は図４のＩＩＩ−ＩＩＩに沿った断面図である。
【００３２】
第２実施形態は、本発明をコプレナー伝送線路に適用した形態である。図４及び図５に示すように、第２実施形態の終端抵抗内蔵基板２では、誘電体基板１０の上面にコプレナー線路２０（伝送線路）が設けられており、コプレナー線路２０の外周部近傍にはその両側から一端側にかけてグランド電極２２が繋がって形成されている。そして、コプレナー線路２０の一端部Ｅでは、第１実施形態と同様に、中央部から両側に曲げられて（ベンド処理）、コプレナー線路２０の主要部からＴ字を構成するように第１、第２分岐部２０ａ、２０ｂが分岐して形成されている。
【００３３】
また、第１実施形態と同様に、第１、第２分岐部２０ａ、２０ｂの幅Ｗ１、Ｗ２は、コプレナー線路２０の幅ＷＡより細く（例えばＷＡの１／２）設定されており、これによって第１、第２分岐部２０ａ、２０ｂの各特性インピーダンスをコプレナー線路２０の特性インピーダンス（５０Ω）の２倍（１００Ω）にしている。
【００３４】
また、第１分岐部２０ａとそれに対向するグランド電極２２との間に第１終端抵抗１４ａがそれらの下面に接続された状態で形成されている。また同様に、第２分岐部２０ｂとそれに対向するグランド電極２２との間に第２終端抵抗１４ｂがそれらの下面に接続された状態で形成されている。また第１実施形態と同様に、第１、第２終端抵抗１４ａ，１４ｂの幅Ｗ３，Ｗ４は第１、第２分岐部２０ａ、２０ｂの幅Ｗ１，Ｗ２と同一幅になっていると共に、それらの長さＬを調整することによって、第１、第２終端抵抗１４ａ，１４ｂの抵抗値をコプレナー線路２０の特性インピーダンス（５０Ω）の２倍（１００Ω）にそれぞれ設定している。なお、図４及び図５において、誘電体基板１０の下面にグランドプレーンを設けた形態としてもよい。
【００３５】
第２実施形態では、第１実施形態と同様に、コプレナー線路２０の一端から入力された電力は、第１、第２終端抵抗１４ａ、１４ｂで発熱することで消費されて反射のない伝送線路となる。第２実施形態は、本発明をコプレナー伝送線路に適用した形態であり、第１実施形態と同様な効果を奏する。
【００３６】
さらに、本願発明者は、本実施形態のコプレナー伝送線路（終端抵抗を分割）と比較例のコプレナー線路（終端抵抗の分割なし）において、Ｓパラメータ特性におけるＳ１１（反射）についてシミュレーションにて比較調査した。
【００３７】
図６（ａ）及び（ｂ）には、本シミュレーションに使用した本実施形態に対応するコプレナー伝送線路の構造が示されている。図６（ａ）及び（ｂ）に示すように、本実施形態に対応するコプレナー伝送線路では、セラミック基板１０の上面にコプレナー線路２０が形成されており、その外周部近傍にグランド電極２２が形成されている。コプレナー線路２０の一端部Ｅでは、その第１、第２側面Ｓ１，Ｓ２側からそれらに対向するグランド電極２２に向かって第１、第２終端抵抗１４ａ，１４ｂがそれぞれ形成され、コプレナー線路２０は並列に配置された２つの終端抵抗１４ａ、１４ｂを介してグランド電極２２に接続されている。さらに、セラミック基板１１の下面にグランドプレーン１８が形成されている。
【００３８】
図６（ａ）及び（ｂ）において、コプレナー線路２０の長さＬを０．２ｍｍ、コプレナー線路２０の先端部とグランド電極２２との間隔Ｓを０．６ｍｍ、コプレナー線路２０のライン／スペース（Ｌ／Ｓ）を０．３ｍｍ／０．１５４ｍｍに設定し、セラミック基板１０の厚みＴを０．６４ｍｍとした。
【００３９】
図７には本シミュレーションに使用した比較例のコプレナー伝送線路の構造が示されている。図７に示すように、比較例のコプレナー伝送線路では、終端抵抗は２つに分割されておらずコプレナー線路２０の先端部が１つの終端抵抗１４を介してグランド電極２２に接続されている。比較例においても、コプレナー線路２０の長さＬ、コプレナー線路２０のライン／スペース（Ｌ／Ｓ）、セラミック基板１０の厚みＴを上記した図６（ａ）の値と同一に設定した。
【００４０】
本願発明者のシミュレーション結果によれば、図８に示すように、本実施形態に対応するコプレナー伝送線路では、５０ＧＨｚ以下のほとんどの周波数域において終端抵抗を分割しない比較例よりもＳ１１（反射）が５ｄＢ程度低くなることが分かった。このように、コプレナー伝送線路において２つの終端抵抗をグランドに並列接続することによって、終端抵抗を分割しない場合よりも信号の反射を低減することができる。
【図面の簡単な説明】
【００４１】
【図１】図１は従来技術の終端抵抗を備えたマイクロストリップ伝送線路を示す平面図である。
【図２】図２は本発明の第１実施形態の終端抵抗内蔵基板（マイクロストリップ伝送線路）を示す平面図である。
【図３】図３は図２のＩ−Ｉに沿った断面とＩＩ−ＩＩに沿った断面とを合成した断面図である。
【図４】図４は本発明の第２実施形態の終端抵抗内蔵基板（コプレナー伝送線路）を示す平面図である。
【図５】図５は図４のＩＩＩ−ＩＩＩに沿った断面図である。
【図６】図６（ａ）はＳパラメータ特性のシミュレーションに使用した第２実施形態のコプレナー伝送線路の構造を示す平面図、図６（ｂ）は図６（ａ）のＩＶ−ＩＶに沿った断面図である。
【図７】図７はＳパラメータ特性のシミュレーションに使用した比較例のコプレナー伝送線路の構造を示す平面図である。
【図８】図８は第２実施形態のコプレナー伝送線路と比較例のコプレナー伝送線路のＳパラメータ特性を比較したものである。
【符号の説明】
【００４２】
１，２…終端抵抗内蔵基板、１０…誘電体基板、１２…マイクロストリップ線路、１２ａ，２０ａ…第１分岐部、１２ｂ，２０ｂ…第２分岐部、１４ａ…第１終端抵抗、１４ｂ…第２終端抵抗、１５ａ，１５ｂ…導電体、１６ａ…第１グランド用パッド部、１６ｂ…第２グランド用パッド部、１８…グランドプレーン、２０…コプレナー線路、２２…グランド電極、ＴＨ１，ＴＨ２…スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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