(57)【要約】【課題】４端子トランジスタを形成した場合でも３端子トランジスタで形成した場合と実質的に同じダイサイズにできる半導体集積回路装置を提供することを目的としている。【解決手段】第１導電型の半導体基板１１中に、第１導電型の第１のウェル領域１３、第２導電型の第２のウェル領域１２、第２導電型の第３のウェル領域１５を形成している。第２のウェル領域は、第１のウェル領域が形成された領域を除く上記半導体基板中に形成される。第３のウェル領域は、上記半導体基板中の第１，第２のウェル領域下に、上記第１のウェル領域下の一部を除いて形成され、上記第２のウェル領域を電気的に共通接続する。【選択図】図６
2006245276.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板中に形成された第１導電型の第１のウェル領域と、
前記第１のウェル領域が形成された領域を除く前記半導体基板中に形成された第２導電型の複数の第２のウェル領域と、
前記半導体基板中の前記第１，第２のウェル領域下に、前記第１のウェル領域下の一部を除いて形成され、前記第２のウェル領域を電気的に共通接続する第２導電型の第３のウェル領域と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記第３のウェル領域は、前記第１のウェル領域下に配置され前記第１のウェル領域と前記半導体基板とを電気的に接続する窓を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第３のウェル領域は、互いに平行に配置され、電気的に共通接続されたストライプ状であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第３のウェル領域は、格子状であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第１のウェル領域に第１のバイアス電位を印加する少なくとも１つの第１の端子と、前記第２，第３のウェル領域に第２のバイアス電位を印加する少なくとも１つの第２の端子とを更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関するもので、更に詳しくはＬＳＩにおける４端子トランジスタにバックゲートバイアスを与える技術に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化に伴って電源電圧が低くなってきており、ウェル領域や半導体基板に流れる電流が少なくなっている。この結果、ウェル領域の抵抗値はほとんど無視でき、ラッチアップの発生、ウェル領域や半導体基板の電位の変動の問題も小さくなっている。そこで、通常、各回路を３端子トランジスタで形成している。３端子トランジスタは、ソースとバックゲートが同じ電位（Ｐチャネル型ＭＯＳトランジスタであれば電源電圧ＶＤＤ、Ｎチャネル型ＭＯＳトランジスタであれば接地電位ＧＮＤ）であるので、バックゲート（ウェル領域）をメタル配線等により電源に接続する。
【０００３】
しかしながら、ＭＯＳトランジスタの閾値電圧を調整する必要がある回路部には、バックゲートをソースと異なる電位に設定できる４端子トランジスタが必要となる。このような回路部は、半導体基板や他のウェル領域とは電気的に分離されたウェル領域中に形成し、ウェルバイアス電位を与える。例えば、Ｎチャネル型ＭＯＳトランジスタを例に取ると、Ｎチャネル型ＭＯＳトランジスタを形成するＰウェル領域をＮウェル領域で取り囲み、これらＰウェル領域とＮウェル領域下にディープＮウェル領域を形成してＰウェル領域を半導体基板や他のウェル領域から電気的に分離する。そして、このＰウェル領域にメタル配線等を介してウェルバイアス電位を印加することによりバックゲートバイアスを与える（例えば特許文献１参照）。
【０００４】
このように、４端子トランジスタを用いる半導体集積回路装置は、バックゲートに電位を与えるための配線を新たに設ける必要があるため、３端子トランジスタを用いる場合よりもダイサイズが大きくなるという問題がある。
【特許文献１】特開平１１−２５１４４７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、４端子トランジスタを形成した場合でも３端子トランジスタで形成した場合と実質的に同じダイサイズにできる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様によると、第１導電型の半導体基板と、前記半導体基板中に形成された第１導電型の第１のウェル領域と、前記第１のウェル領域が形成された領域を除く前記半導体基板中に形成された第２導電型の複数の第２のウェル領域と、前記半導体基板中の前記第１，第２のウェル領域下に、前記第１のウェル領域下の一部を除いて形成され、前記第２のウェル領域を電気的に共通接続する第２導電型の第３のウェル領域とを具備する半導体集積回路装置が提供される。
【発明の効果】
【０００７】
この発明によれば、４端子トランジスタを形成した場合でも３端子トランジスタで形成した場合と実質的に同じダイサイズの半導体集積回路装置が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施の形態について図面を参照して説明する。  
［第１の実施形態］
図１乃至図４はそれぞれ、この発明の第１の実施形態に係る半導体集積回路装置のウェル構造について説明するためのチップ全体のイメージ図である。但し、これら図１乃至図４に示す手順は、最終的なウェル構造をわかり易く説明するためのものであり、実際のウェル領域の形成手順や配置そのものではない。
【０００９】
（１）図１に示すように、チップ（Ｐ型の半導体基板）１１には、Ｎウェル領域１２−１〜１２−６とＰウェル領域１３−１〜１３−６が選択的に形成されており、他の領域（Ｐウェル領域以外）は全てＮウェル領域１４になっている。Ｎウェル領域１２−１〜１２−３とＰウェル領域１３−１〜１３−３は、それぞれ交互に隣接して配置されている。Ｎウェル領域１２−４とＰウェル領域１３−４は、それぞれ独立した領域になっている。Ｎウェル領域１２−５はＰウェル領域１３−５で囲まれており、Ｐウェル領域１３−６はＮウェル領域１２−６で囲まれて配置されている。上記Ｎウェル領域１２−１〜１２−６中にはＰチャネル型ＭＯＳトランジスタが形成され、上記Ｐウェル領域１３−１〜１３−６中にはＮチャネル型ＭＯＳトランジスタが形成される。
【００１０】
（２）上記図１に示したウェル構造において、図２に示すようにチップ１１の全面にディープＮウェル領域１５を形成する。これによって、Ｎウェル領域１２−１〜１２−６，１４はディープＮウェル領域１５により共通接続される。また、Ｐウェル領域１３−１〜１３−６は、半導体基板１１と電気的に分離される。
【００１１】
（３）図３に示すように、Ｐウェル領域１３−１〜１３−６下のディープＮウェル領域１５−１〜１５−６の少なくとも一部を削除して窓を形成する。この窓の形状と大きさは、予め定められたルールにしたがって決定する。
【００１２】
（４）図４に示すように、ディープＮウェル領域１５に窓ＷＤ１〜ＷＤ１７を形成すると、全てのＰウェル領域１３−１〜１３−６は窓ＷＤ１〜ＷＤ１７を介してＰ型半導体基板１１に電気的に接続される。
【００１３】
すなわち、全てのＮウェル領域１２−１〜１２−６，１４はディープＮウェル領域１５によって共通接続され、且つ全てのＰウェル領域１３−１〜１３−６はＰ型半導体基板１１に共通接続される。例えば図１に示したように、Ｐウェル領域１３−５で囲まれたＮウェル領域１２−５にも、ディープＮウェル領域１５を介してウェルバイアス電位が印加される。これによって、チップ１１中の全てのＮチャネル型ＭＯＳトランジスタと全てのＰチャネル型ＭＯＳトランジスタのバックゲートをそれぞれ共通接続したことになる。
【００１４】
従って、バックゲートバイアス（ウェルバイアス電位）を任意の場所から与えることができる。この任意の場所にレイアウトパターンの空き領域を用いればダイサイズを大きくすることはない。
【００１５】
図５では、レイアウトパターンの空き領域に形成した端子１６からＰウェル領域用のバイアス電位を印加し、端子１７からＮウェル領域用のバイアス電位を印加している。Ｐウェル領域用とＮウェル領域用にそれぞれ１つの端子１６，１７からバイアス電位を与えているが、必要に応じて複数カ所から与えても良い。
【００１６】
このような構成によれば、ダイサイズを大きくすることなく、ディープＮウェル領域１５を配線の一部として利用し、４端子ＭＯＳトランジスタを形成できる。
【００１７】
なお、上記ディープＮウェル領域１５の削除ルール、換言すれば窓ＷＤ１〜ＷＤ１７の形成ルールは種々考えられる。第１の例はＰウェル領域とＰ型半導体基板の接合抵抗で決めるものである。第２の例はトランジスタの特性劣化を防ぐように決めるものである。
【００１８】
第２の例についてもう少し詳しく説明する。Ｐウェル領域の下のディープＮウェル領域が存在する場所と存在しない場所の境界線（窓ＷＤ１〜ＷＤ１７に対応するディープＮウェル領域１５の端部）では、Ｐウェル領域１３−１〜１３−６の不純物濃度が変化し、その上に形成されたＭＯＳトランジスタの閾値電圧を変化させる恐れがある。そこで、このような影響を受けないようにするために、境界線上を避けてＭＯＳトランジスタを配置すると良い。換言すれば、上記境界線が素子分離領域下に対応する位置に窓ＷＤ１〜ＷＤ１７を配置すると良い。
【００１９】
図６（ａ），（ｂ），（ｃ）はそれぞれ、上記図１乃至図５に示したＬＳＩにおける１つのＰウェル領域に着目し、その周辺とともに抽出してＮチャネル型ＭＯＳトランジスタの構成を示す平面図及び断面図である。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図の６Ｂ−６Ｂ線に沿った断面構成、（ｃ）図は（ａ）図の６Ｃ−６Ｃ線に沿った断面構成をそれぞれ示している。
【００２０】
Ｐウェル領域１３には、Ｎチャネル型ＭＯＳトランジスタＱｎのソース／ドレイン領域として働くＮ型不純物拡散層２１，２２が形成されている。これら拡散層２１，２２間の基板１１上にはゲート絶縁膜２３が形成され、このゲート絶縁膜２３上にゲート電極２４が形成される。
【００２１】
ディープＮウェル領域１５は、Ｐウェル領域１３とＮウェル領域１２の下の基板１１中に形成されている。このディープＮウェル領域１５には窓ＷＤが形成され、上記Ｐウェル領域１３は上記ディープＮウェル領域１５の窓ＷＤを介して基板１１に電気的に接続される。上記窓ＷＤの境界線とＭＯＳトランジスタＱｎがオーバーラップしないように、境界線は素子分離領域２７下に配置されている。上記ディープＮウェル領域１５は複数のＮウェル領域１２同士を接続するための配線として利用している。ディープＮウェル領域１５を結線に利用する理由は、抵抗値を下げるためと、Ｐウェル領域１３に囲まれたＮウェル領域１２同士を電気的に接続するためである。Ｐウェル領域１３同士の結線にはＰ型の半導体基板１１を用いる。
【００２２】
上記のような構成によれば、全てのＮウェル領域１２を電気的に繋がった１つの領域と見なすことができ、任意の場所からウェルバイアス電位を与えることにより、ダイサイズの増加なしにＭＯＳトランジスタを４端子化することができる。その結果、ＭＯＳトランジスタのバックゲート電位をソース電位と異なる電位にできるため、ＭＯＳトランジスタの閾値電圧Ｖｔｈの調整が可能な半導体集積回路装置（ＬＳＩ）を実現できる。
【００２３】
なお、上述した説明では、Ｐ型の半導体基板１１を用いる場合を例にとって説明したが、Ｎ型の半導体基板にＮウェル領域、Ｐウェル領域、及びディープＰウェル領域を形成する場合にも同様に適用できるのは勿論である。
【００２４】
また、チップ１１の全面をＮウェル領域１４で覆う場合を例にとって説明したが、必ずしも全面を覆う必要はない。なぜなら、チップ１１の全面にディープＮウェル領域１５を形成することによって、全てのＮウェル領域をディープＮウェル領域１５で共通接続できるからである。
【００２５】
［第２の実施形態］
図７及び図８（ａ），（ｂ），（ｃ）はそれぞれ、この発明の第２の実施形態に係る半導体集積回路装置について説明するためのもので、図７はチップ全体のイメージ図、図８（ａ），（ｂ），（ｃ）は、図７における１つのＰウェル領域に着目し、その周辺とともに抽出してＮチャネル型ＭＯＳトランジスタの構成を示す平面図及び断面図である。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図の８Ｂ−８Ｂ線に沿った断面構成、（ｃ）図は（ａ）図の８Ｃ−８Ｃ線に沿った断面構成をそれぞれ示している。
【００２６】
上記第１の実施形態ではディープＮウェル領域１５に窓ＷＤ（ＷＤ１〜ＷＤ１７）を形成したのに対し、本実施形態では図７に示すようにディープＮウェル領域１５をストライプ状に形成し、電気的に共通接続して互いに平行に配置している。ディープＮウェル領域１５にストライプ状の窓を形成したと見ることもできる。また、図７に示す例では、Ｐウェル領域の一部１３−１〜１３−３もストライプ状に形成しており、ディープＮウェル領域１５と交差する方向に沿って互いに平行に配置している。
【００２７】
上記Ｐウェル領域とディープＮウェル領域以外のチップ全面には、Ｎウェル領域１４が形成されている。そして、レイアウトパターンの空き領域に形成した端子１６からＰウェル領域用のバイアス電位を印加し、端子１７からＮウェル領域用のバイアス電位を印加している。ここでは、Ｐウェル領域用とＮウェル領域用にそれぞれ１つの端子からバイアス電位を与えているが、必要に応じて複数カ所から与えても良い。
【００２８】
図８（ａ），（ｂ），（ｃ）に示すＰウェル領域１３には、Ｎチャネル型ＭＯＳトランジスタＱｎのソース／ドレイン領域として働くＮ型不純物拡散層２１，２２が形成されている。これら拡散層２１，２２間の基板１１上にはゲート絶縁膜２３が形成され、このゲート絶縁膜２３上にゲート電極２４が形成される。
【００２９】
ディープＮウェル領域１５は、Ｐウェル領域１３とＮウェル領域１２の下の基板１１中にストライプ状に形成され、互いに平行に配置されている。上記Ｐウェル領域１３は、ストライプ状の上記ディープＮウェル領域１５間の領域を介して基板１１に電気的に接続されている。上記ディープＮウェル領域１５の端部（境界線）１５ａ，１５ｂ，１５ｃ，１５ｄ，…とＭＯＳトランジスタＱｎがオーバーラップしないように、境界線１５ａ，１５ｂ，１５ｃ，１５ｄ，…は素子分離領域２７−１，２７−２下に配置されている。
【００３０】
上記のような構成であっても、基本的には第１の実施態様と同様であり、ダイサイズの増加なしにトランジスタを４端子化することができる。また、ＭＯＳトランジスタのバックゲート電位をソース電位と異なる電位にできるため、トランジスタの閾値電圧Ｖｔｈの調整が可能な半導体集積回路装置（ＬＳＩ）を実現できる。
【００３１】
なお、上記第２の実施形態では、ストライプ状のディープＮウェル領域１５を縦方向に平行に配置したが、横方向に平行に配置しても良いのは勿論である。
【００３２】
［第３の実施形態］
図９（ａ），（ｂ），（ｃ）はそれぞれ、この発明の第３の実施形態に係る半導体集積回路装置について説明するためのもので、ＬＳＩにおける１つのＰウェル領域に着目し、その周辺とともに抽出してＮチャネル型ＭＯＳトランジスタの構成を示す平面図及び断面図である。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図の９Ｂ−９Ｂ線に沿った断面構成、（ｃ）図は（ａ）図の９Ｃ−９Ｃ線に沿った断面構成をそれぞれ示している。チップ全体の基本的なイメージ図は図７と同様であり、ディープＮウェル領域を格子状に形成している点のみが異なっている。
【００３３】
すなわち、図９（ａ），（ｂ），（ｃ）に示すように、Ｐウェル領域１３の下に格子状のディープＮウェル領域１５が設けられている。このディープＮウェル領域１５の端部１５ａ，１５ｂ，１５ｃ，１５ｄ，…とＭＯＳトランジスタＱｎがオーバーラップしないように、端部１５ａ，１５ｂ，１５ｃ，１５ｄ，…は素子分離領域２７−１，２７−２下に配置されている。
【００３４】
このような構成であっても上記第１，第２の実施形態と同様な作用効果が得られる。
【００３５】
［第４の実施形態］
上述した第１の実施形態では単一電源（ＶＤＤとＧＮＤ）の例を示した。しかし、ＬＳＩでは複数の電源を用いる場合が多い。本第４の実施形態では、複数種類の電源を扱う場合のウェル構造を示す。
【００３６】
ＬＳＩで複数種類の電源が必要な場合、ＭＰＵを例にとって説明すると、接地電位ＧＮＤに対して最も低い電位はコア電圧である。コア電圧を印加する回路は、演算器、制御回路及びキャッシュ回路等で最もトランジスタ数が多い。コア電圧より高い電位を用いる回路としては、インターフェイス回路、ＰＬＬ回路やその他アナログ回路がある。
【００３７】
これらは用いる電位がコア電圧と異なるためＮウェル領域を共通化できない。また、Ｐウェル領域についても、回路特性を向上させるためにコア電圧部とアナログ電圧部を分離する場合が多い。更に、消費電流の削減を考えた場合、コア電圧部が最も電流を消費するため、この部分の電流を低減することが最も効果的である。
【００３８】
以上を考慮し、本第４の実施形態では、コア電圧を用いる回路部のウェル領域とコア電圧とは異なる電位を用いる回路部のウェル領域を分離している。そして、コア部のトランジスタを第１の実施形態と同様にダイサイズの増加なしに４端子化し、バックゲートバイアスを集中的に制御できるようにしたウェル構造について図１０乃至図１６により説明する。但し、図１０乃至図１６に示す手順は、図１乃至図４と同様に最終的なウェル構造をわかり易く説明するためのものであり、実際のウェル領域の形成手順や配置とは異なる。また、図１乃至図４と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００３９】
（１）図１０に示すように、コア電圧以外の電圧を用いているＰウェル領域３１−１〜３１−４を取り囲むようにＮウェル領域３２を形成する。
【００４０】
（２）図１１に示すように、上記Ｐウェル領域３１−１〜３１−４とＮウェル領域３２下にディープＮウェル領域３３を形成してＰウェル領域３１−１〜３１−４を基板１１から電気的に分離する。もちろん、必ずしも分離しなくとも良い。
【００４１】
（３）図１２に示すように、コア電圧以外の電圧を用いているＰウェル領域３１−１〜３１−４とＮウェル領域３２には、ＭＯＳトランジスタの近傍の端子３４−１〜３４−４と端子３５−１〜３５−４から個々にウェルバイアス電位を与える。この場合、Ｐウェル領域３１−１〜３１−４中に形成されたＮチャネル型ＭＯＳトランジスタのソースの電位とバックゲートの電位はそれぞれ同電位になり、Ｎウェル領域３２中に形成されたＰチャネル型ＭＯＳトランジスタのソースの電位とバックゲートの電位はそれぞれ同電位になる。
【００４２】
（４）図１３に示すように、基板１１のＮウェル領域１２−１〜１２−６とＰウェル領域１３−１〜１３−６を形成したコア電圧を用いる領域下にディープＮウェル領域１５を形成する。これによって、コア電圧を用いる全てのＮウェル領域１２−１〜１２−６はディープＮウェル領域１５により共通接続される。また、Ｐウェル領域１３−１〜１３−６は、半導体基板１１と電気的に分離される。
【００４３】
（５）図１４に示すように、Ｐウェル領域１３−１〜１３−６下のディープＮウェル領域１５−１〜１５−６の一部を削除して窓を形成する。この窓の形状と大きさは、予め定められたルールにしたがって決定する。
【００４４】
（６）図１５に示すように、ディープＮウェル領域１５に窓ＷＤ１〜ＷＤ１７を形成すると、全てのＰウェル領域１３−１〜１３−６は窓ＷＤ１〜ＷＤ１７を介してＰ型半導体基板１１に電気的に接続される。
【００４５】
すなわち、コア電圧を用いる領域に形成した全てのＮウェル領域１２−１〜１２−６，１４はディープＮウェル領域１５によって共通接続され、且つコア電圧を用いる領域に形成した全てのＰウェル領域１３−１〜１３−６はＰ型半導体基板１１に共通接続される。これによって、チップ１１中のコア電圧を用いる領域に形成したＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタのバックゲートをそれぞれ共通接続したことになる。
【００４６】
従って、コア電圧を用いる領域のＭＯＳトランジスタにバックゲートバイアス（ウェルバイアス電位）を任意の場所から与えることができ、且つコア電圧以外の電圧を用いる領域のＭＯＳトランジスタのバックゲートに異なるバックゲートバイアスを与えることができる。上記任意の場所にレイアウトパターンの空き領域を用いれば、ダイサイズを大きくすることはない。
【００４７】
図１６では、レイアウトパターンの空き領域に形成した端子１６からＰウェル領域用のバイアス電位を印加し、端子１７からＮウェル領域用のバイアス電位を印加している。ここでは、Ｐウェル領域用とＮウェル領域用にそれぞれ１つの端子１６，１７からバイアス電位を与えているが、必要に応じて複数カ所から与えても良い。
【００４８】
以上のように、複数種類の電源を扱う場合でも、注目した電源（ここではコア電圧）に対してウェル領域を電気的に繋がった１つの（複数でも可）バックゲートとして形成し、任意の場所（複数可）からウェルバイアス電位を与えることで、ダイサイズの増加なしにＭＯＳトランジスタを４端子化することができる。その結果、ＭＯＳトランジスタのバックゲート電位をソース電位と異なる電位にできるため、注目した電源に対してＭＯＳトランジスタの閾値電圧Ｖｔｈの調整が可能なＬＳＩを実現できる。
【００４９】
なお、上述した説明では、Ｐ型の半導体基板１１を用いる場合を例にとって説明したが、Ｎ型の半導体基板にＮウェル領域、Ｐウェル領域、及びディープＰウェル領域を形成する場合にも適用できるのは勿論である。
【００５０】
［第５の実施形態］
図１７は、この発明の第５の実施形態に係る半導体集積回路装置について説明するためのもので、チップ全体のイメージ図である。
【００５１】
上記第４の実施形態ではディープＮウェル領域に窓を形成したのに対し、本実施形態では図１７に示すようにディープＮウェル領域１５をストライプ状に形成し、電気的に共通接続して互いに平行に配置している。ディープＮウェル領域１５にストライプ状の窓を形成したと見ることもできる。また、図１７に示す例では、Ｐウェル領域の一部１３−１〜１３−３もストライプ状に形成しており、ディープＮウェル領域１５と交差する方向に沿って互いに平行に配置している。
【００５２】
上記Ｐウェル領域３１−１〜３１−４、Ｎウェル領域３２及びディープＮウェル領域３３以外（コア電圧を用いる領域）のチップ全面には、Ｎウェル領域１４が形成されている。そして、レイアウトパターンの空き領域に形成した端子１６からＰウェル領域用のバイアス電位を印加し、端子１７からＮウェル領域用のバイアス電位を印加している。ここでは、Ｐウェル領域用とＮウェル領域用にそれぞれ１つの端子からバイアス電位を与えているが、必要に応じて複数カ所から与えても良い。
【００５３】
このような構成であっても上記第４の実施形態と同様な作用効果が得られる。
【００５４】
なお、ストライプ状のディープＮウェル領域を横方向に平行に配置しても良く、第３の実施形態と同様にディープＮウェル領域を格子状に形成しても良い。
【００５５】
［適用例］
次に、上述した第１乃至第５の実施形態に係る半導体集積回路装置の適用例として、描画装置を例に取って説明する。
【００５６】
図１８は、画像描画プロセッサシステムＬＳＩのブロック図である。この画像描画プロセッサシステムＬＳＩ１００は、ホストプロセッサ２００、Ｉ／Ｏプロセッサ３００、メインメモリ４００、及びグラフィックプロセッサ５００を備えている。ホストプロセッサ２００とグラフィックプロセッサ５００とは、プロセッサバスＢＵＳによって、相互に通信可能に接続されている。
【００５７】
ホストプロセッサ２００は、メインプロセッサ２１０、Ｉ／Ｏ部２２０〜２４０、及び複数の信号処理部（ＤＳＰ：Digital Signal Processor）２５０を備えている。これらの回路ブロックは、ローカルネットワークＬＮ１によって相互に通信可能に接続されている。メインプロセッサ２１０は、ホストプロセッサ２００内の各回路ブロックの動作を制御する。Ｉ／Ｏ部２２０は、Ｉ／Ｏプロセッサ３００を介してホストプロセッサ２００の外部とデータの授受を行う。Ｉ／Ｏ部２３０は、メインメモリ４００との間でデータの授受を行う。Ｉ／Ｏ部２４０は、プロセッサバスＢＵＳを介してグラフィックプロセッサ５００との間でデータの授受を行う。信号処理部２５は、メインメモリ４０や外部から読み込んだデータに基づいて信号処理を行う。
【００５８】
Ｉ／Ｏプロセッサ３００は、ホストプロセッサ２００と、例えば汎用バス、ＨＤＤやＤＶＤ（Digital Versatile Disc）ドライブ等の周辺機器並びにネットワークとを接続する。この際、周辺機器はＬＳＩ１００に搭載されているものでも良いし、またはＬＳＩ１００外部に設けられていても良い。
【００５９】
メインメモリ４００は、ホストプロセッサ２００が動作するために必要なプログラムを保持する。このプログラムは、例えば図示せぬＨＤＤ等から読み出されて、メインメモリ４００に格納される。
【００６０】
グラフィックプロセッサ５００は、コントローラ５１、Ｉ／Ｏ部５２、５３、演算処理部５４を備えている。コントローラ５１は、ホストプロセッサ２０との間の通信や、演算処理部５４の制御を行う。Ｉ／Ｏ部５２は、プロセッサバスＢＵＳを介したホストプロセッサ２０との間の入出力を司る。Ｉ／Ｏ部５３は、ＰＣＩ等の各種汎用バス、ビデオ及びオーディオ、更に外部メモリ等との入出力を司る。演算処理部５４は、画像処理演算を行う。
【００６１】
演算処理部５４は、ラスタライザ（rasterizer）５５、及び複数の信号処理部５６−０〜５６−３１を備えている。なお、ここでは信号処理部５６の数を３２個にしているが、これは一例に過ぎず、８個、１６個、６４個等でも良く、その数は限定されるものではない。
【００６２】
次に、上記図１８に示した回路におけるグラフィックプロセッサ５００の詳細な構成について、図１９を用いて説明する。演算処理部５４は、ラスタライザ５５と、３２個の信号処理部５６−０〜５６−３１を備えている。ラスタライザ５５は、入力された図形情報にしたがって、ピクセル（pixel）を生成する。ピクセルとは、所定の図形を描画する際に取り扱われる最小単位の領域のことであり、ピクセルの集合によって図形が描画される。生成されるピクセルは、図形の形状（図形の占める位置）によって決まっている。すなわち、ある位置を描画する際にはその位置に対応したピクセルが生成され、また別の位置を描画する際には、対応する別のピクセルが生成される。信号処理部５６−０〜５６−３１はそれぞれ、ピクセル処理部ＰＰＵ０〜ＰＰＵ３１、及びピクセル処理部毎に設けられたローカルメモリＬＭ０〜ＬＭ３１を含んでいる。
【００６３】
ピクセル処理部ＰＰＵ０〜ＰＰＵ３１はそれぞれ、４個のリアライズパイプＲＰ（realize pipe）を有しており、４個のリアライズパイプＲＰが１個のＲＰクラスタＲＰＣ（realize pipe cluster）を形成している。ＲＰクラスタＲＰＣのそれぞれは、ＳＩＭＤ（Single Instruction Multiple Data）動作を行って、４個のピクセルを同時に処理する。そして、図形のそれぞれの位置に対応するピクセルは各ピクセル処理部ＰＰＵ０〜ＰＰＵ３１に割り当てられており、図形の占める位置に応じて、対応するピクセル処理部ＰＰＵ０〜ＰＰＵ３１がピクセルを処理する。
【００６４】
ローカルメモリＬＭ０〜ＬＭ３１はそれぞれ、ピクセル処理部ＰＰＵ０〜ＰＰＵ３１によって生成されたピクセルデータを記憶する。ローカルメモリＬＭ０〜ＬＭ３１は、全体としてリアライズメモリ（realize memory）を形成する。リアライズメモリは、例えば１つのＤＲＡＭであり、その内の所定のデータ幅を有する各メモリ領域が、それぞれローカルメモリＬＭ０〜ＬＭ３１に相当する。
【００６５】
上記のような構成の画像描画プロセッサシステムＬＳＩにおいて、メモリ以外のアナログ回路、ＳＲＡＭ及びロジック回路、例えばメインプロセッサ２１０、コントローラ５１及びラスタライザ５５等に上述した第１乃至第５の実施形態に係る半導体集積回路装置を適用することにより、これらの回路部のパターン占有面積を削減して高集積化が図れる。
【００６６】
上述したように、従来はＰウェル領域を半導体基板から電気的に分離するために用いていたディープＮウェル領域を、Ｎウェル領域を共通接続するための配線の一部として用いている。また、ディープＮウェル領域のＰウェル領域下の一部を除いて形成することにより、Ｐウェル領域を半導体基板と電気的に共通接続できる。
【００６７】
これによって、バックゲートバイアス（ウェルバイアス電位）を任意の場所から与えることができる。この任意の場所にはレイアウトパターンの空き領域を用いることができるため、ダイサイズを大きくすることはない。
【００６８】
従って、４端子トランジスタを形成した場合でも３端子トランジスタで形成した場合と実質的に同じダイサイズにできる半導体集積回路装置が得られる。
【００６９】
以上第１乃至第５の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７０】
【図１】この発明の第１の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図２】この発明の第１の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図３】この発明の第１の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図４】この発明の第１の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図５】この発明の第１の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでバックゲートバイアスを与える際のチップ全体のイメージ図。
【図６】図１乃至図５に示したＬＳＩにおける１つのＰウェル領域に着目し、その周辺とともに抽出してＮチャネル型ＭＯＳトランジスタの構成を示す平面図及び断面図。
【図７】この発明の第２の実施形態に係る半導体集積回路装置について説明するためのものでチップ全体のイメージ図。
【図８】図７における１つのＰウェル領域に着目し、その周辺とともに抽出してＮチャネル型ＭＯＳトランジスタの構成を示す平面図及び断面図。
【図９】この発明の第３の実施形態に係る半導体集積回路装置について説明するためのもので、ＬＳＩにおける１つのＰウェル領域に着目し、その周辺とともに抽出してＮチャネル型ＭＯＳトランジスタの構成を示す平面図及び断面図。
【図１０】この発明の第４の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図１１】この発明の第４の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図１２】この発明の第４の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図１３】この発明の第４の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図１４】この発明の第４の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図１５】この発明の第４の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでチップ全体のイメージ図。
【図１６】この発明の第４の実施形態に係る半導体集積回路装置のウェル構造について説明するためのものでバックゲートバイアスを与える際のチップ全体のイメージ図。
【図１７】この発明の第５の実施形態に係る半導体集積回路装置について説明するためのものでチップ全体のイメージ図。
【図１８】この発明の第１乃至第５の実施形態に係る半導体集積回路装置の適用例について説明するためのもので、画像描画プロセッサシステムＬＳＩを示すブロック図。
【図１９】図１８に示した回路におけるグラフィックプロセッサの詳細な構成について説明するためのブロック図。
【符号の説明】
【００７１】
１１…チップ（Ｐ型の半導体基板）、１２−１〜１２−６，３２…Ｎウェル領域、１３−１〜１３−６，３１−１〜３１−４…Ｐウェル領域、１４…Ｎウェル領域、１５，３３…ディープＮウェル領域、１５ａ，１５ｂ，１５ｃ，１５ｄ…ディープＮウェル領域の端部（境界線）、１６，１７…端子、２７…素子分離領域、ＷＤ１〜ＷＤ１７…窓、Ｑｎ…Ｎチャネル型ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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