(57)【要約】【課題】本発明は、セル間干渉効果を抑制した、信頼性の高い高集積化可能な半導体不揮発性記憶装置およびその製造方法を提供することができる。【解決手段】半導体基板１００と、前記半導体基板上にトンネル絶縁膜１２０を介してその上部に備えられ、第一の導電層１３０と前記第一の導電層の上部に接続された第二の導電層１４０からなる浮遊ゲートと、前記浮遊ゲートの上部に形成された電極間絶縁膜１５０と、前記電極間絶縁膜の上部に形成された制御ゲート１６０からなり、前記第二の導電層１４０は、制御ゲート１６０幅方向に沿った断面における幅も、制御ゲート１６０長方向に沿った断面における幅も前記第一の導電層１３０の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。【選択図】図２
2006344746.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にトンネル絶縁膜を介してその上部に備えられ、第一の導電層と前記第一の導電層の上部に接続された第二の導電層からなる浮遊ゲートと、
前記浮遊ゲートの上部に形成された電極間絶縁膜と、
前記電極間絶縁膜の上部に形成された制御ゲートからなり、
前記第二の導電層は、制御ゲート幅方向に沿った断面における幅も、制御ゲート長方向に沿った断面における幅も前記第一の導電層の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第二の導電層は前記第一の導電層を核として利用した選択成長によって形成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体の基板上にトンネル絶縁膜、第一の導電層、およびマスク層を順に形成する工程と、
前記基板上の一部領域にある前記マスク層、前記第一の導電層、前記トンネル絶縁膜および前記基板の一部を順次除去してトレンチ溝を形成する工程と、
前記トレンチ溝の内部を含んで前記基板に素子分離層を形成する工程と、
前記素子分離層の上部に犠牲膜を形成する工程と、
前記犠牲膜の一部に孔部を形成し、前記第一の導電層の一部を露出する工程と、前記孔部に第二の導電層を選択的に形成する工程と、
前記犠牲膜を除去する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記孔部に第二の導電層を選択的に形成する工程は、
ｎ型あるいはｐ型の不純物を添加した前記第二の導電層を前記第一の導電層上に選択的に形成する工程、あるいは、
前記第二の導電層を前記第一の導電層上に選択的に形成した後で、前記第二の導電層にｎ型あるいはｐ型の不純物を添加する工程
からなることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記不揮発性半導体記憶装置は、浮遊ゲートおよび制御ゲートを有する複数のＭＯＳＦＥＴが直列に接続されて構成されたＮＡＮＤ型フラッシュメモリを備えることを特徴とする請求項１ないし４の不揮発性半導体記憶装置およびその製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、とくに高密度・高集積化に適したメモリセル構造とその製造方法に関する。
【背景技術】
【０００２】
電気的にデータの書き換えが可能で高密度化、大容量化に適した不揮発性半導体記憶装置としてフラッシュメモリが良く知られている。さらなる大容量化を実現するために、メモリセルの微細加工を実現できる微細加工装置によってデザインルールの微細化を推し進め、比例縮小則に則ってデバイス構造を縮小化する方法がとられている。
【０００３】
しかし、現状特に広く用いられているＮＡＮＤ型フラッシュメモリにおいては、基板上にトンネル絶縁膜を介して浮遊ゲートを有する構造であり、この浮遊ゲート中にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象を用いて電界を注入または引き抜く操作を行うため、ゲート絶縁膜をある膜厚以下に薄膜化することが困難であることが知られている。また、浮遊ゲートと、その上部の制御ゲートの間に備えられる電極間絶縁膜も、電極間絶縁膜容量とトンネル絶縁膜容量の比であるカップリング比を一定以上にするためには、微細化すると寄生容量が増大するために電極間絶縁膜の容量を大きくする必要があるが、電極間絶縁膜の容量を大きくする一つの方法である電極間絶縁膜の薄膜化が困難であることが知られている。これらは、メモリセルのデザインルールが縮小された場合に、トンネル絶縁膜や電極間絶縁膜の膜厚が比例縮小できなくなることを意味している。
【０００４】
カップリング比を一定に維持しようとすると、寄生容量の影響により結果として微細化に対してセルの形状は浮遊ゲートを縦長にして電極間絶縁膜の面積を大きくする必要がでてくる。この場合、微細化によって隣接するセル間の距離が小さくなるのに対し、隣り合うセル間の浮遊ゲートの対向面積が大きくなり、隣接するセル相互の浮遊ゲート間の容量が大きくなる。このため、隣接するメモリセルに蓄積された電荷によるメモリセルトランジスタの閾値の変調であるセル間干渉効果が大きくなり、隣接するメモリセルの閾値が見かけ上変動するという問題が顕著になっている。
【０００５】
つまり、このセル間干渉効果は微細化するほど大きく、また許容される閾値の分布幅を狭く制御する必要のある多値型のメモリセルにおいてより大きな影響を及ぼすことになる。
【０００６】
そこで、フラッシュメモリの浮遊ゲートを二層に分けて成膜し、一層目の浮遊ゲートの形成後に素子分離領域を形成し、続いて二層目の浮遊ゲートを形成する工程において、一層目の浮遊ゲートである多結晶シリコン上にのみ二層目の浮遊ゲートである多結晶シリコン層を自己整合的にかつ選択的に堆積させる方法が提案されている。（例えば特許文献１参照。）。
【０００７】
この提案方法を用い、二層目の多結晶シリコン層を素子分離絶縁膜上に横方向に成長させることにより、浮遊ゲート幅をトンネル絶縁膜の幅よりも広くし、電極間絶縁膜の面積を大きくして結果的にカップリング比を大きくすることが可能となるが、この提案方法は隣り合う二層目の浮遊ゲートがより近接するために微細化に対し構造的に囲う困難度が増大する問題がありセルの微細化には不向きである。
【０００８】
一方、従来のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて二層からなる浮遊ゲートの二層目のシリコン層のゲート幅を一層目のシリコン層よりも小さくする方法が提案されている（例えば特許文献２参照。）。
【０００９】
しかし、この提案方法では埋め込み溝が深くなるとＣＶＤ法による埋め込み性能による限界があり、そのためＣＶＤによって形成される二層目のシリコンのゲート幅が小さいことにより、埋め込み限界のために溝を深くすることができず電極間絶縁膜の面積による容量を稼ぐことができないため、カップリング比も小さくなってしまうという問題があった。
【特許文献１】特開２００４−２２８１９号公報
【特許文献２】特開２００１−２８４５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、セル間干渉効果を抑制した、信頼性の高い高集積化可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、半導体基板と、前記半導体基板上にトンネル絶縁膜を介してその上部に備えられ、第一の導電層と前記第一の導電層の上部に接続された第二の導電層からなる浮遊ゲートと、前記浮遊ゲートの上部に形成された電極間絶縁膜と、前記電極間絶縁膜の上部に形成された制御ゲートからなり、前記第二の導電層は、制御ゲート幅方向に沿った断面における幅も、制御ゲート長方向に沿った断面における幅も前記第一の導電層の幅よりも狭いことを特徴としている。
【００１２】
また、本発明の一態様は、半導体の基板上にトンネル絶縁膜、第一の導電層、およびマスク層を順に形成する工程と、前記基板上の一部領域にある前記マスク層、前記第一の導電層、前記トンネル絶縁膜および前記基板の一部を順次除去してトレンチ溝を形成する工程と、前記トレンチ溝の内部を含んで前記基板に素子分離層を形成する工程と、前記素子分離層の上部に犠牲膜を形成する工程と、前記犠牲膜の一部に孔部を形成し、前記第一の導電層の一部を露出する工程と、前記孔部に第二の導電層を選択的に形成する工程と、前記犠牲膜を除去する工程とを備えることを特徴としている。
【発明の効果】
【００１３】
本発明の半導体不揮発性記憶装置およびその製造方法によると、セル間干渉効果によるメモリセルトランジスタの閾値変調を抑制した、メモリセル動作に対して信頼性の高い高集積化可能な不揮発性半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下に本発明による実施例を説明する。
【実施例１】
【００１５】
図１から図１２を用いて、本発明の実施例１について説明する。
【００１６】
図１は本実施例によるＮＡＮＤセル型ＥＥＰＲＯＭに実施した構成を示す平面図である。ＥＥＰＲＯＭの中で高集積化が可能なものとして、メモリセルを複数個直列に接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。図１において１０はメモリセルアレイの一ブロックを示す。
【００１７】
このＥＥＰＲＯＭにおいてメモリセル２０は半導体の基板にチャネル及びソース拡散層とドレイン拡散層を形成し、さらに、図１に示すように複数個のメモリセルが隣接するもの同士でそのソース・ドレイン拡散層を共有する形で直列接続されてＮＡＮＤストリングを形成する。ＮＡＮＤストリングの一端側のドレイン拡散層は、選択ゲートＳＧＤを介してビット線ＢＬに接続され、多端側のソース拡散層は選択ゲートＳＧＳを介して共有のソース線ＳＬに接続される。各メモリセルの制御ゲートＣＧは行方向に連続的に配設されてワード線ＷＬとなる。そして、このようなメモリセルが複数個マトリクス状に配列されてＥＥＰＲＯＭが構成される。
【００１８】
上記複数のワード線ＷＬおよび選択ゲートＳＧＤ、ＳＧＳは、データの書き込み時、消去時、および読み出し時にそれぞれアドレス信号に基づいて選択駆動されるものであり、このアドレス信号はローデコーダ（図示せず）により供給される。また、ビット線ＢＬにはセンスアンプ兼書き込み及び読み出し回路（図示せず）により所定の電圧を供給する。
【００１９】
図２は図１のＡ−ａ線に沿って切断して示す、すなわちビット線方向の断面図である。図３は図１のＢ−ｂ線に沿って切断して示す、すなわちワード線方向の断面図である。
【００２０】
図２のビット線方向および図３のワード線方向のメモリセルの断面構造において、ｐ型のシリコンからなる基板１００に素子分離用トレンチ溝が形成されており、このトレンチ溝内部には素子分離絶縁材料として、たとえばシリコン酸化膜が埋め込まれて素子分離層１１０を形成している。
【００２１】
このような素子分離層１１０が形成された基板上のチャネル領域全面にトンネル電流が流れ得る薄い絶縁膜として、たとえば厚さ１０ｎｍ以下のシリコン酸化膜からなるトンネル絶縁膜１２０が形成されている。トンネル絶縁膜１２０の上部には、たとえば燐を高濃度に添加された多結晶シリコンあるいはアモルファスシリコンの一部を結晶化した多結晶シリコンからなる第一の導電層１３０が形成されており、この第一の導電層１３０の側端部は図３に示すように素子分離層１１０の端部と同位置になっている。なお、多結晶シリコンおよびアモルファスシリコンの一部を結晶化した多結晶シリコンを以後総称してポリシリコンと呼ぶ。
【００２２】
第一の導電層１３０上には物理的、電気的に接続されて第二の導電層１４０が形成されており、これら第一の導電層１３０と第二の導電層１４０の積層構造により電荷蓄積層である浮遊ゲートＦＧが構成されている。
【００２３】
ビット線方向（図２）においても、ワード線方向（図３）においても各メモリセルにおける第二の導電層１４０の幅は第一の導電層１３０の幅よりも狭くなっている。第一の導電層１３０と第二の導電層１４０の境界部分は、第一の導電層１３０の上面よりも第二の導電層１４０の底面の幅が狭く、ステップが形成されている。
【００２４】
第二の導電層１４０の上部および周辺部は電極間絶縁膜１５０により覆われている。
【００２５】
電極間絶縁膜１５０はたとえばシリコン窒素酸化膜からなる。この電極間絶縁膜は、シリコン窒素酸化膜でなくとも、たとえばシリコン酸化膜とシリコン窒化膜を複数層積層にした構造であってもよいし、シリコン酸化膜の一部を窒化した膜でもよい。また、第二導電層および第一導電層を形成するポリシリコンの一部を窒化して絶縁膜を形成してもよい。あるいは、いわゆる高誘電体膜としてたとえばアルミニウム酸化膜、ハフニウム酸化膜やこれらを含む積層膜、混合した膜や、これらの酸化膜の一部を窒化した膜などを用いてもよい。また、シリコン窒素酸化膜と高誘電体膜を組み合わせた構造でもよい。
【００２６】
電極間絶縁膜を介してその上部にはたとえばポリシリコンからなる第三の導電層１６０からなる制御ゲートＣＧが形成されている。第一の導電層１３０の上面には第二の導電層１４０が直接形成されない領域があり、この領域には電極間絶縁膜１５０が形成されている。
【００２７】
ビット線方向（図２）における第一および第三の導電層は、その側端面が基板表面に対してほぼ垂直方向に一致するように自己整合的に加工されており、ビット線方向におけるゲート間にはｎ型拡散層が形成されている。
【００２８】
ワード線方向（図３）は、第三の導電層１６０からなる制御ゲートＣＧが直列に接続されたセル間で共有されている点でビット線方向（図２）と異なっている。
【００２９】
次に、実施例１における不揮発性半導体記憶装置の製造方法について、図４から図１４を参照しながら説明する。
【００３０】
まず、半導体の基板１００上にトンネル絶縁膜１２０を形成し、その上に第一の導電層１３０として不純物が添加された第一のポリシリコン層１３０ａをＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）などを用いて堆積し、その上にマスク材としてレジストによるマスク層１７０を堆積する。（図４参照）。
【００３１】
次に、マスク層１７０、第一のポリシリコン層１３０ａ、トンネル絶縁膜１２０および基板１００をその側端部位置が一致するようにエッチング除去してトレンチ溝を形成する。
【００３２】
続いて、酸化処理あるいは表面改質等の処理を行ってトレンチ溝の側壁および第一のポリシリコン層の側壁表面を酸化してから、素子分離層１１０を全面に堆積し、例えばドライエッチングによるエッチバックあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による表面研磨によって素子分離層１１０を平坦化し、最終的にマスク層１７０の上面を露出させる。（図５参照）。
【００３３】
次にマスク層１７０を剥離して第一のポリシリコン層の上面を露出させた後、たとえばシリコン酸化膜からなる犠牲層１８０を、たとえば約３００ｎｍ堆積する。（図６参照）。
【００３４】
ここで、犠牲層１８０上にレジストを塗布し、通常のフォトレジスト法を用いてマスクを加工し、第一のポリシリコン上の犠牲層１８０に対応した位置に孔部１９０を形成する。（図７参照）。
【００３５】
このとき、孔部１９０のビット線方向の幅およびワード線方向の幅は、各メモリセルにおける第一のポリシリコンのビット線方向の幅およびビット線方向の幅未満とする。このような第一のポリシリコンよりも細い孔部１９０を形成するための詳細な製造方法の一例を図８を用いて説明する。
【００３６】
図８（ｄ−２）に示すように、まず第一の犠牲膜１８０ａを堆積し、通常のフォトリソグラフィー法を用いて孔部１９０ａを形成する。このとき、孔部１９０ａの幅は、第一のポリシリコンのビット線方向の幅およびワード線方向の幅と同じかあるいはそれよりも広い幅でかまわない。この孔部１９０ａを含む全面にＣＶＤ法などを用いてたとえばシリコン酸化膜からなる第二の犠牲膜１８０ｂを形成する。このとき第二の犠牲膜１８０ｂは孔部１９０ａを完全に埋め込まず、孔部の側壁および底部にのみ堆積したところで成膜をストップし、図８（ｄ−２）のような形状とする。
【００３７】
続いて、ＣＤＥ法やＲＩＥ法などのエッチング法などを用いて第二の犠牲膜１８０ｂのうち、孔部１９０ａの底に、第二の導電層１２０の一部が露出する孔部１９０ｂを形成する。（図８（ｄ−２）参照）。このように第一の犠牲膜１８０ａおよび第二の犠牲膜１８０ｂを用いることにより、第一のポリシリコン層のビット線方向の幅およびワード線方向の幅よりも細い孔部１９０を形成することが可能となる。
【００３８】
ここで、孔部１９０ｂすなわち孔部１９０の側壁の形状は、図７に示すような直線でなくともよい。また、孔部１９０は上部にいくほど幅が広いテーバー形状であっても、逆テーパー形状であってもかまわない。また、孔部１９０の側壁に凸凹が形成されていてもかまわない。
【００３９】
次に、形成された孔部１９０に、第一のポリシリコン層を核として利用した選択成長により第二の導電層１４０となる第二のポリシリコン層を形成する。選択成長による第二のポリシリコン層は高濃度の燐をドーパントとして含んでいる。
【００４０】
この燐をドーピングされた第二のポリシリコン層の選択成長の方法は以下のとおりである。
【００４１】
図７に示すような表面に孔部１９０を有する基板をＬＰＣＶＤ炉に搬送し、原料ガスとしてジクロロシラン（ＤＣＳ）、塩化水素（ＨＣｌ）、フォスフィン（ＰＨ３）を基板表面に供給する。このとき、雰囲気ガスに水素（Ｈ２）あるいは窒素（Ｎ２）などを含んでいてもかまわない。成膜時の基板温度は約６００℃から約９００℃とし、圧力は約５Ｔｏｒｒから５０Ｔｏｒｒとし、成膜されたポリシリコン中の燐の濃度は１ｘ１０２０ｃｍ−３以上であった。このとき燐をドーピングされたポリシリコンは約２ｎｍ／ｍｉｎから約１０ｎｍ／ｍｉｎの成膜速度で成長し、成膜時間を制御することにより孔部１９０中に形成される第二のポリシリコン層の高さは、あらかじめ形成された孔部１９０の高さによって制御できる。ここで、孔部１９０を形成するための犠牲膜１８０を厚く堆積し、孔部１９０の高さを３００ｎｍ以上にしておくことによって、形成される第二のポリシリコン層の厚さも３００ｎｍ以上に制御することが可能である。
【００４２】
また、選択成長が可能な成膜条件を用いることにより、孔部１９０以外のたとえば犠牲膜１８０の表面には第二のポリシリコン層が堆積されない。（図９参照）。
【００４３】
ここで、孔部１９０にテーパーあるいは凸凹が形成されている場合でも、第二のポリシリコン層は孔部１９０を埋めこむ形状に選択成長させることができる。
【００４４】
また、孔部にテーパー形状や凸凹がある場合には、実効的に第二の導電層１４０の表面積を大きくする効果があり好ましい場合もある。
【００４５】
また、第二のポリシリコン層が孔部１９０を形成する犠牲膜１８０の膜厚以上に選択成長した場合には、その後でＣＭＰなどを用いて第二のポリシリコン層表面を平坦化することができる。この平坦化を行うことによって、異なるメモリセルの第二の導電層１４０の高さを均一にすることができるので好ましい。
【００４６】
このような選択成長により形成された第二のポリシリコン層は、第一の導電膜と電気的、物理的に接続した第二の導電層１４０となる。
【００４７】
ここで、第二のポリシリコン層を選択成長する際に、第一のポリシリコン層の上面を薬品処理して清浄化することによりわずかな酸化膜が第一のポリシリコン層上に形成され、第一のポリシリコン層と第二のポリシリコン層の間に極めて薄い酸化膜が挟まれた形状となる場合がある。しかし、この酸化膜はきわめて薄いため、電気的導通には問題はなく、第一のポリシリコン層と第二のポリシリコン層は同電位に保たれる。
【００４８】
ここで、孔部１９０を形成するために用いられた犠牲膜１８０をフッ酸を含む溶液などを用いたウェットエッチング法またはＣＤＥなどを用いたドライエッチング法により剥離する。（図１０参照）このとき、前述したように、孔部１９０の形成時に第一の犠牲膜１８０ａおよび第二の犠牲膜１８０ｂを用いた場合には、第一および第二の犠牲膜１８０ａ、１８０ｂも同様に剥離される。
【００４９】
続いて第二のポリシリコン層の上部および周囲を含む全面に、電極間絶縁膜１５０を堆積する。（図１１参照）電極間絶縁膜１５０として、シリコン窒化膜およびシリコン酸化膜からなる積層構造を用いてもよいし、シリコン酸化膜を堆積し、窒化処理を施すことによりシリコン窒化酸化膜を形成してもよい。また、いわゆる高誘電体膜（たとえばアルミニウム酸化物、ハフニウム酸化物、あるいはこれらの酸化窒化物、窒化物、さらにこれらの混合、積層した膜など）を用いてもよい。また、これらを組み合わせた積層構造や、混相膜にしてもよい。
【００５０】
続いて、高濃度の燐をドーパントとして含む第三のポリシリコン層からなる第三の導電層１６０をＣＶＤ法などを用いて全面に堆積する。（図１２参照）この第三の導電層１６０が制御ゲートＣＧとなる。このとき、第三の導電層１６０の上部にシリサイドなどの低抵抗膜（図示せず）を堆積してもよい。さらに、ビット線方向に各メモリセルを分離するゲート加工を行い、基板１００に拡散層２００を形成するためのイオン注入を行い、トランジスタを形成しメモリセル構造を完成させる。（図２および図３参照）。
【００５１】
このような実施例１によるメモリセルは次のような特徴を有している。実施例１の形態によるメモリセルでは、電極間絶縁膜１５０が第三の導電層１６０により覆われており、電気的シールド効果により隣接セル間の寄生容量が遮蔽されセルに影響しない。これにより隣接セル間の干渉効果をきわめて小さく抑制できる構造となる。第一の導電層１３０の膜厚を第二の導電層１４０の高さに比較して小さく制御することにより、さらに隣接セル間の干渉効果を抑制することができる。
【００５２】
また、実施例１による製造方法では、第二の導電層１４０の高さは選択成長により制御することが可能となり、従来のＣＶＤ法では埋め込むことが困難であった高アスペクト比を有する孔部にも第二の導電層を形成することが可能となる。
【００５３】
さらに、第二の導電層の高さの制御により浮遊ゲートの面積を制御することが可能となり、カップリング比を大きくすることができる。また、第二の導電層１４０の幅が第一の導電層１３０よりも狭いことにより、電極間絶縁膜１５０およびその上部の第三の導電層１６０の埋め込み特性が向上する効果がある。
【実施例２】
【００５４】
図１３を用いて本発明の実施例２について説明する。
【００５５】
実施例２においては、実施例１における燐を添加した第二のポリシリコン層のかわりに、不純物を意図的に導入していないポリシリコン層を選択成長により形成し、その後でイオンドーピング法によってポリシリコン層中に不純物を添加している点で実施例１と異なっている。
【００５６】
実施例２における構造は実施例１と同様であり、ここでは改めて説明をしない。また、実施例２における製造方法は、実施例１の第二の導電層１４０の形成方法を除く部分については実施例１と同様であり、ここでは説明を省く。
【００５７】
図１３（ａ）を参照する。実施例１と同様に孔部１９０を有する基板をＬＰＣＶＤ炉に搬送し、原料ガスとしてジクロロシラン（ＤＣＳ）および塩化水素（ＨＣｌ）ガスを基板表面に供給する。基板温度は約７００℃から約８００℃とし、圧力は約５Ｔｏｒｒから約２０Ｔｏｒｒとした。このときの成膜速度約３ｎｍ／ｍｉｎから約２０ｎｍ／ｍｉｎで第二のポリシリコン層が成長し、膜中のドーパント濃度は１ｘ１０１９ｃｍ−３以下であった。このとき、素子分離層１１０であるシリコン絶縁膜の上部あるいは犠牲膜１８０上には、第二のポリシリコン層の堆積はおこらず、孔部１９０の内部のみにポリシリコンが選択成長された。
【００５８】
次に、図１４（ｂ）に示すように、燐イオンをイオンドーピング処理によって第二のポリシリコン層に注入する。
【００５９】
その後、ＣＭＰ法などの手法を用いて第二のポリシリコン層の表面を平坦化し、第二の導電層１４０の形状を均一化する。
【００６０】
ここで第二のポリシリコン層中にドーピングされたイオンを活性化するための活性化熱処理を加えてもよい。また、後の工程における熱処理時に同時に活性化をおこなってもよい。
【００６１】
実施例２のメモリセルの形態は実施例１と同様の効果がある。さらに、実施例２の製造方法を用いることにより、成膜と同時に不純物を添加する成膜方法に比較して、成膜速度を速くすることが可能となり、生産性が向上する。
【００６２】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、実施例２では燐イオンをドーピングしたが、これは砒素でもよいし、また、ボロンなどを用いることにより浮遊ゲートをｐ型にしてもよい。
【実施例３】
【００６３】
図１４を用いて本発明の実施例３について説明する。
【００６４】
実施例３においては、第二の導電層１４０を形成する方法において、ドーパントを意図的に導入しない第二のポリシリコン層を選択成長させている点で実施例２と同様である。ただし、実施例２ではイオン注入を用いてドーパントを導入させたが、実施例３ではガス相から不純物を添加するガスドーピング法を用いている点で異なっている。
【００６５】
実施例３における構造、および第二の導電層１４０の製造方法を除く部分については実施例１と同様であり、ここでは改めて説明しない。
【００６６】
また、実施例３における、不純物を添加しないポリシリコンを孔部１９０に選択成長により形成するプロセスについては実施例２と同様であり、ここでは改めて説明しない。
【００６７】
図１４を参照する。基板上の孔部１９０のみに第二のポリシリコン層が選択成長された基板を真空装置内に搬送し、たとえば不活性ガスあるいは水素で希釈されたフォスフィンガス（ＰＨ３）あるいはＡｓＨ３ガスにおいて基板に熱処理を行う。このドーピング処理はポリシリコンの選択成長と連続して行ってもよい。この熱処理により、燐あるいは砒素がドーパントとして導入される。
【００６８】
その後、ＣＭＰ法などの手法を用いて第二の電導膜１４０の表面を平坦化し、第二の電導膜１４０の形状を均一化する。
【００６９】
実施例３のメモリセルの形態は実施例１と同様の効果がある。さらに、実施例３の製造方法を用いることにより、成膜と同時に不純物を添加する成膜方法に比較して、成膜速度を速くすることが可能となり、生産性が向上する。
【００７０】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、実施例２では燐イオンをドーピングしたが、ボロンなどを含むガスを用いることにより浮遊ゲートをｐ型にしてもよい。
【実施例４】
【００７１】
実施例１ないし実施例３では、第二導電層１４０にポリシリコン層を用いたが、実施例４では第二導電層１４０の少なくとも一部にシリコンゲルマニウム（ＳｉＧｅ）を用いている点で異なっている。
【００７２】
シリコンゲルマニウムを用いることにより、ポリシリコンと同等の選択性を有する選択成長が可能であり、さらにポリシリコンよりも成膜速度が速く生産性が向上する。また、シリコンゲルマニウムはポリシリコンと比較して高温処理耐性が高く、サーマルバジェットが高い不揮発性半導体記憶装置とその製造方法において特に有効となる。
【００７３】
実施例４における不揮発性半導体装置の全体構造は実施例１における図１と同様でありここではあらためて説明しない。実施例４における不揮発性半導体記憶装置の断面構造を図１５に示す。実施例４において実施例１と異なるのは、第二導電層１４０にシリコンゲルマニウムを用いている点である。図１５に示すように、第二導電層をシリコンゲルマニウム層２１０からなる構造とする。
【００７４】
次に、実施例４における製造方法を図１６を用いて説明する。ただし、第二の導電膜１４０の製造方法を除く部分については、実施例１と同様であり、ここでは改めて説明しない。
【００７５】
図１６を参照する。図７と同様に形成した表面に孔部１９０を有する基板１００をＬＰＣＶＤ炉に搬送し、原料ガスとしてジクロロシラン（ＤＣＳ）およびゲルマン（ＧｅＨ４）およびフォスフィン（ＰＨ３）ガスを基板表面に供給する。（図１６（ａ）参照）。基板温度は約７００℃から８００℃とし、圧力は約５Ｔｏｒｒから約２０Ｔｏｒｒとした。このとき成膜速度は約３ｎｍ／ｍｉｎから約３０ｎｍ／ｍｉｎでシリコンゲルマニウムが成長し、シリコンゲルマニウム中のゲルマニウム濃度は、成膜時のガス流量を制御することにより約１０ａｔｏｍｉｃ％から約８０ａｔｏｍｉｃ％とすることができる。このとき、素子分離層１１０であるシリコン絶縁膜の上面には、シリコンゲルマニウムの堆積はおこらず、孔部１９０の内部のみにシリコンゲルマニウムが選択成長させることができる。（図１６（ｂ）参照）。
【００７６】
その後、ＣＭＰ法などの手法を用いてシリコンゲルマニウムからなる第二の導電膜１４０の表面を平坦化し、第二の導電膜１４０の形状を均一化する。
【００７７】
続いて第二の導電膜１４０上を含む全面に電極間絶縁膜を形成する。この後の工程は実施例１と同様であるのでここでは説明しない。
【００７８】
実施例４のメモリセルの形態は実施例１と同様の効果がある。さらに、実施例４の製造方法を用いることにより、実施例１ないし実施例３における成膜方法に比較して、成膜速度を速くすることが可能となり、生産性が向上する。また、シリコンゲルマニウムはシリコンに比較して成膜時の熱容量が少なく、半導体装置の製造工程においてデバイス性能改善等のため熱容量を少なく抑えたい場合はとくに有効である。
【００７９】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。たとえば、図１７（ａ）に示すように、第一の導電層１３０の上部に、ポリシリコン層１４０ｂとさらにその上部にシリコンゲルマニウム２１０ｂからなる第二の導電層をそれぞれ選択成長により形成することも可能であるし、図１７（ｂ）に示すように、第一の導電層１３０上に、シリコンゲルマニウム２１０ｃと、さらにその上部にポリシリコン層１４０ｃからなる第二の導電層をそれぞれ選択成長により形成することも可能である。また、図１７（ｃ）に示すように、第一の導電層１３０上にポリシリコン１４０ｄ、シリコンゲルマニウム層２１０ｄ、ポリシリコン層１４０ｅの３層構造からなる第二の導電層をそれぞれ選択成長により形成してもよい。
【００８０】
シリコンゲルマニウムの上部にポリシリコン層を堆積することにより、電極間絶縁膜とシリコンゲルマニウムが直接接触せず、電極間絶縁膜の成膜時に表面流動をおこしたり、電極間絶縁膜の膜質を劣化したり、界面に電荷が蓄積されるなどの影響を抑制することができる。また、シリコンゲルマニウムの下部にポリシリコン層を堆積する構造により、第一の導電層上に直接シリコンゲルマニウムを選択成長させる場合に懸念される第一の導電層の流動化などを抑制することができる。
【実施例５】
【００８１】
図１８から図１９を用いて、本発明の実施例５について説明する。
【００８２】
実施例１ないし実施例４では、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳはメモリセル２０と同様に第一の導電層１３０上に第二の導電層１４０を選択成長させた構造となるが、実施例５ではドレイン側選択ゲートＳＧＤは第二の導電層１４０を形成せず、第一の導電層１３０のみからなる構造を有する点で異なっている。
【００８３】
実施例５にかかる不揮発性半導体記憶装置の平面構成図は実施例１における図１と同様であり、ここでは改めて説明しない。また、実施例５におけるメモリセルの断面構造は、実施例１における図２および図３と同様であり、ここでは改めて説明しない。
【００８４】
図１８を参照する。図１８は、図１のメモリセルアレイにおけるＣ−ｃ線に沿って切断して示す、すなわちドレイン側選択ゲートＳＧＤ部分におけるワード線方向の断面図である。図１９は、図１におけるＤ−ｄ線に沿って切断して示す、すなわちドレイン側選択ゲートＳＧＤ部分におけるビット線方向の断面図である。ドレイン側選択ゲートＳＧＤは第一の導電層１３０と第三の導電層１５０によって構成され、第一の導電層１３０上には第二の導電層は形成されない。
【００８５】
このように選択ゲートＳＧＤにもメモリセル部と同様の浮遊ゲートを形成することができる。このような構造の場合には、選択ゲートＳＧＤに一旦書き込みをして閾値を設定した後にメモリセル部への書き込みをするなどの方法を取ることができる。
【００８６】
また、セルアレイにおける選択ゲートＳＧＤの任意の位置に第一の導電層と電気的にコンタクトがとれる構造にすること（図示せず）も可能である。
【００８７】
このような構造にすることで、ドレイン側選択ゲートＳＧＤの閾値の制御が容易になる効果があり、メモリセルアレイの微細化が容易になる。
【００８８】
ソース側選択ゲートＳＧＳ部分の断面もドレイン側選択ゲートＳＧＤ部分の断面構造と同様にすることができる。
【実施例６】
【００８９】
図２０から図２１を用いて、本発明の実施例６について説明する。
【００９０】
実施例１ないし実施例４では、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳはメモリセル２０と同様に第二の導電層１４０上に電極間絶縁膜１５０を解して第三の導電層１６０を備え、第一および第二の導電層からなる浮遊ゲートと第三の導電層からなる制御ゲートを有する構造となるが、実施例６ではドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは電極間絶縁膜中に開口部を設け、第一、第二、および第三の導電層が電気的に短絡した構造を有する点で異なっている。
【００９１】
実施例６にかかる不揮発性半導体記憶装置の平面構成図は実施例１における図１と同様であり、ここでは改めて説明しない。また、実施例６におけるメモリセルの断面構造は、実施例１における図２および図３と同様であり、ここでは改めて説明しない。
【００９２】
図２０を参照する。図２０は、図１のメモリセルアレイにおけるＣ−ｃ線に沿って切断して示す、すなわちワード線方向のドレイン側選択ゲートＳＧＤ部分における断面図である。図２１は、図１におけるＤ−ｄ線に沿って切断して示す、すなわちビット線方向のドレイン側選択ゲートＳＧＤ部分における断面図である。ドレイン側選択ゲートＳＧＤは電極間絶縁膜中に開口部を設け、第一の導電層１３０、第二の導電層１４０および第三の導電層１６０とが電気的に短絡し接続されている。このような構造にすることで、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳの閾値の制御が容易になる効果があり、メモリセルアレイの微細化が容易になる。
【００９３】
ソース側選択ゲートＳＧＳ部分の断面もドレイン側選択ゲートＳＧＤ部分の断面構造と同様にすることができる。
【００９４】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、実施例１ないし実施例６では第二の導電層としてポリシリコンあるいはシリコンゲルマニウムを形成したが、第二の導電層は選択成長プロセスを用いて形成される金属材料、たとえばタングステンやモリブデンなどでもよい。これらのポリシリコンよりも仕事関数の小さい材料を第二の導電層に選択成長させることにより、電極間絶縁膜のリーク電流を抑制できる効果がある。また、実施例１ないし実施例６において説明する構造およびプロセスを適宜組み合わせて実施することも可能である。
【図面の簡単な説明】
【００９５】
【図１】実施例１に係る不揮発性半導体記憶装置の平面図。
【図２】実施例１に係る不揮発性半導体記憶装置の断面構造を示す図。
【図３】実施例１に係る不揮発性半導体記憶装置の断面構造を示す図。
【図４】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図５】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図６】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図７】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図８】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図９】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１０】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１１】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１３】実施例２に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１４】実施例３に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１５】実施例４に係る不揮発性半導体記憶装置の断面構造を示す図。
【図１６】実施例４に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１７】実施例４に係る不揮発性半導体記憶装置の断面構造を示す図。
【図１８】実施例５に係る不揮発性半導体記憶装置の断面構造を示す図。
【図１９】実施例５に係る不揮発性半導体記憶装置の断面構造を示す図。
【図２０】実施例６に係る不揮発性半導体記憶装置の断面構造を示す図。
【図２１】実施例６に係る不揮発性半導体記憶装置の断面構造を示す図。
【符号の説明】
【００９６】
１０  メモリセルアレイ
２０  メモリセル
ＳＤＧ  ドレイン側選択ゲート
ＳＤＳ  ソース側選択ゲート
ＢＬ  ビット線
ＷＬ  ワード線
ＳＬ  ソース線
ＣＧ  制御ゲート
ＦＧ  浮遊ゲート
１００  基板
１１０  素子分離層
１２０  トンネル絶縁膜
１３０  第一の導電層
１４０  第二の導電層
１４０ａ〜１４０ｅ  ポリシリコン層
１５０  電極間絶縁膜
１６０  第三の導電層
１７０  マスク層
１８０  犠牲膜
１８０ａ  第一の犠牲膜
１８０ｂ  第二の犠牲膜
１９０  １９０ａ  １９０ｂ  孔部
２００  拡散層
２１０  ２１０ａ〜２１０ｃシリコンゲルマニウム層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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