(57)【要約】【課題】ドレイン電流の環境温度依存を低減させる。【解決手段】半導体装置は、基板１１上に設けられた素子領域１２と、基板１１上で素子領域を囲むように設けられた素子分離領域１７と、素子領域１２に設けられたＭＯＳトランジスタとを具備し、素子領域１２の面積は、ＭＯＳトランジスタに流れる電流の環境温度に対する変動が小さくなるように設定される。【選択図】図２
2006286722.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた素子領域と、
前記基板上で前記素子領域を囲むように設けられた素子分離領域と、
前記素子領域に設けられたＭＯＳトランジスタと、
を具備し、
前記素子領域の面積は、前記ＭＯＳトランジスタに流れる電流の環境温度に対する変動が小さくなるように設定されることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタは、前記素子領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極両側の前記素子領域内に設けられたソース領域およびドレイン領域とを含み、前記ソース領域上には、第１コンタクトプラグが設けられ、前記ドレイン領域上には、第２コンタクトプラグが設けられ、
前記ソース領域に対応する素子領域で前記第１コンタクトプラグからチャネル幅方向に所定距離以上離れた部分のチャネル長方向の長さは、前記第１コンタクトプラグが設けられた部分のチャネル長方向の長さより小さく、
前記ドレイン領域に対応する素子領域で前記第２コンタクトプラグからチャネル幅方向に前記所定距離以上離れた部分のチャネル長方向の長さは、前記第２コンタクトプラグが設けられた部分のチャネル長方向の長さより小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタは、複数のＭＯＳトランジスタからなり、
隣接する２つのＭＯＳトランジスタは、ソース／ドレイン領域を共有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタは、前記素子領域内に設けられたソース／ドレイン領域と、前記ソース／ドレイン領域を囲むように前記素子領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を囲むように前記素子領域内に設けられたソース／ドレイン領域とを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ＭＯＳトランジスタは、飽和領域で動作するようにバイアスされることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置に係り、特にＭＯＳトランジスタを定電流回路として用いた半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは、ドレイン電流Ｉｄがドレイン−ソース間電圧Ｖｄｓの変化に対してフラットになる特性を用いて、定電流回路として利用されている。図８および図９は、Ｎ型ＭＯＳトランジスタの静特性を示す図である。なお、図８は、環境温度２７℃の場合の静特性を、図９は、環境温度１２５℃の場合の静特性を示している。また、Ｎ型ＭＯＳトランジスタとして、Ｗ／Ｌ＝１μｍ／０．３６μｍ、実効酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）＝７ｎｍのものを用いている。また、ゲート−ソース間電圧Ｖｇｓ（図８および図９には、Ｖｇｓ１〜Ｖｇｓ４の場合を示している）をパラメータにしている。
【０００３】
図８および図９に示すように、Ｎ型ＭＯＳトランジスタは、動作領域のうち飽和領域（あるいは、５極管領域ともいう）でドレイン電流Ｉｄがドレイン−ソース間電圧Ｖｄｓの変化に対してフラットになる。
【０００４】
ところが、ドレイン電流Ｉｄは温度特性を持ち、一般に高温ではキャリアの移動度が低下するため、室温（２７℃）よりもドレイン電流Ｉｄが減少する。図８と図９とを比較すると、環境温度１２５℃では２７℃の場合よりも約１５％、ドレイン電流Ｉｄが減少していることが分かる。このため、ＭＯＳトランジスタの飽和領域を利用した定電流回路では、電流値が環境温度に依存して変化してしまうという問題がある。
【０００５】
ここで、Ｎ型ＭＯＳトランジスタの発熱について触れておく。Ｎ型ＭＯＳトランジスタがオンすると電子がチャネルを流れることにより、チャネルでジュール熱が発生する。ここで発生した熱は、Ｎ型ＭＯＳトランジスタが形成される領域であるアクティブ領域を囲む素子分離領域（例えば、ＳＴＩ：Shallow Trench Isolationにより形成される）にはほとんど伝導せず、大部分はアクティブ領域下からＰ型半導体基板へと放熱される。これは、素子分離領域は絶縁体からなるため熱伝導率が低く、一方Ｐ型半導体基板は導電性を有するため熱伝導率が高いからである。
【０００６】
従来のＭＯＳトランジスタでは、ドレイン／ソース長が大きく、したがってアクティブ領域の面積も大きいため、ジュール熱は容易にＰ型半導体基板へと放熱される。このため、ＭＯＳトランジスタに電流を流し続けても、ジュール熱はＰ型半導体基板に逃げやすい。ドレイン電流Ｉｄを決めるＭＯＳトランジスタの接合温度は、ＭＯＳトランジスタの自己発熱よりも環境温度に大きく依存しており、ドレイン電流Ｉｄの環境温度依存が顕著である。
【０００７】
さらに、従来、定電流回路用のＭＯＳトランジスタを設計する際、特にアクティブ領域の面積を小さくするためのレイアウト的な工夫はなされていなかった。よって、このアクティブ領域の面積は大きな値であり、ＭＯＳトランジスタの発熱を基板に逃がしやすい形状になっている。
【０００８】
なお、この種の関連技術として自己発熱した熱を逃がすＭＯＳトランジスタの構造が開示されている（特許文献１参照）。
【特許文献１】米国特許第６，７４０，９１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ドレイン電流の環境温度依存を低減させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一視点に係る半導体装置は、基板上に設けられた素子領域と、前記基板上で前記素子領域を囲むように設けられた素子分離領域と、前記素子領域に設けられたＭＯＳトランジスタとを具備し、前記素子領域の面積は、前記ＭＯＳトランジスタに流れる電流の環境温度に対する変動が小さくなるように設定される。
【発明の効果】
【００１１】
本発明によれば、ドレイン電流の環境温度依存を低減させることが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す平面図である。図２は、図１に示したII−II線に沿った断面図である。
【００１４】
Ｎ型半導体基板１１内には、素子分離領域（ＳＴＩ）１７が設けられている。この素子分離領域１７は、後述するＰ型ＭＯＳトランジスタが形成される素子領域（アクティブ領域）１２を残すように半導体基板１１内にトレンチを形成し、このトレンチ内に絶縁体材料を埋め込んで形成される。
【００１５】
アクティブ領域１２には、Ｐ型ＭＯＳトランジスタが設けられている。すなわち、アクティブ領域１２の上には、ゲート絶縁膜１３が設けられている。ゲート絶縁膜１３の上には、ゲート電極１４が設けられている。
【００１６】
ゲート電極１４の両側のアクティブ領域１２内にはそれぞれ、Ｐ型不純物が拡散されたＰ型拡散領域であるソース領域１５およびドレイン領域１６が設けられている。このようにして、Ｐ型ＭＯＳトランジスタが形成される。なお、図１において、Ｐ型ＭＯＳトランジスタのチャネル長を“Ｌ”、チャネル幅を“Ｗ”、ソース領域１５およびドレイン領域１６のチャネル長方向の長さを“Ｘ”とする。
【００１７】
また、Ｐ型ＭＯＳトランジスタは、動作領域のうち飽和領域（あるいは、５極管領域）で動作するようにバイアスされる。Ｐ型ＭＯＳトランジスタは、飽和領域でドレイン電流Ｉｄがドレイン−ソース間電圧Ｖｄｓの変化に対してフラットになる。なお、飽和領域とは、Ｖｄｓ≧Ｖｇｓ−Ｖｔｈの領域（Ｖｇｓ：ゲート−ソース間電圧、Ｖｔｈ：しきい値電圧）である。このようにバイアスすることで、Ｐ型ＭＯＳトランジスタを定電流回路として用いることができる。
【００１８】
本実施形態の半導体装置は、アクティブ領域１２の面積（＝Ｗ・（２・Ｘ＋Ｌ））を十分に小さくしている。ここで、プロセスは６５ｎｍ世代を用い、Ｐ型ＭＯＳトランジスタのサイズとして、Ｗは１００ｎｍ以下、Ｌは５０ｎｍ以下とこの世代の加工限界まで小さくしている。また、長さＸも０．３μｍ以下と小さく抑えて、アクティブ領域１２の面積を低減している。
【００１９】
チャネル長Ｌと長さＸとの関係を比で表すと、Ｘ／Ｌ≦８となるようにしている。チャネル幅Ｗと長さＸとの関係を比で表すと、Ｘ／Ｗ≦４となるようにしている。トランジスタサイズ（Ｗ／Ｌ）とアクティブ領域面積との関係を比で表すと、（Ｗ／Ｌ）／アクティブ領域面積＞３．０Ｅ＋１３［単位：１／メートル］となるようにしている。
【００２０】
図３は、Ｗ／Ｌ＝９０ｎｍ／４０ｎｍ、Ｘ＝０．３μｍ、ＥＯＴ＝１．４ｎｍの場合におけるＰ型ＭＯＳトランジスタの静特性を示している。ゲート−ソース間電圧Ｖｇｓ、ドレイン電流Ｉｄとし、単位は任意単位である。また、図３には、環境温度２５℃（ドレイン電圧Ｖｄ＝１．０Ｖ）と、環境温度１２５（Ｖｄ＝１．０Ｖ）との場合におけるＰ型ＭＯＳトランジスタの静特性を示している。
【００２１】
Ｐ型ＭＯＳトランジスタがオンすると正孔がチャネルを流れることにより、チャネルでジュール熱が発生する。このジュール熱は、トランジスタサイズ（すなわち、チャネル長Ｌとチャネル幅Ｗ）によって決まってくる。一方、Ｐ型ＭＯＳトランジスタの放熱は、当該Ｐ型ＭＯＳトランジスタが形成されるアクティブ領域の面積によって決まってくる。また、ドレイン電流Ｉｄは、Ｐ型ＭＯＳトランジスタの接合温度の変化に基づいて変動する。
【００２２】
図３から分かるように、Ｐ型ＭＯＳトランジスタの電流Ｉｄは環境温度２５℃と１２５℃とでほぼ同じ値となっている。これは、Ｐ型ＭＯＳトランジスタの自己発熱により環境温度２５℃の場合でも接合温度は高温になっており、環境温度１２５℃の場合のそれにほぼ近い温度になっているためである。
【００２３】
本実施形態で示したＰ型ＭＯＳトランジスタは、アクティブ領域を十分に小さくしている。このため、チャネルで発生したジュール熱が半導体基板１１に逃げにくくなる。これにより、接合温度が主にＰ型ＭＯＳトランジスタの自己発熱によって決まることになるため、環境温度への依存性（あるいは、ドレイン電流の環境温度に対する変動）を小さくすることができる。
【００２４】
（第２の実施形態）
本実施形態を説明する前に、比較例としての半導体装置について説明する。図４は、比較例を示す平面図である。
【００２５】
Ｎ型半導体基板１１には、アクティブ領域１２が設けられている。アクティブ領域１２の周囲には、ＳＴＩ１７が設けられている。アクティブ領域１２には、ゲート絶縁膜１３、ゲート電極１４、ソース領域１５およびドレイン領域１６から構成されるＰ型ＭＯＳトランジスタが設けられている。ソース領域１５の上には、３つのコンタクトプラグＣＳが設けられている。同様に、ドレイン領域１６の上には、３つのコンタクトプラグＣＳが設けられている。
【００２６】
簡単のため、デザインルールはコンタクトサイズＤ１、コンタクト間距離Ｄ２、ゲート−コンタクト間距離Ｄ３、コンタクト−アクティブ領域余裕Ｄ４、ゲート長Ｌをすべて“Ｆ”とする。なお、コンタクト−アクティブ領域余裕Ｄ４とは、コンタクトプラグを形成する際のマスクの合わせずれ（露光装置の精度に関係している）等を考慮に入れた余裕をいう。また、コンタクト間距離Ｄ２についても同様である。
【００２７】
図４のＰ型ＭＯＳトランジスタでは、ゲート幅Ｗ＝７Ｆとなる。よって、アクティブ領域の面積は、４９Ｆ（＝７Ｆ×７Ｆ）となる。
【００２８】
図５は、本発明の第２の実施形態に係る半導体装置を示す平面図である。図５において、コンタクトサイズＤ１、ゲート−コンタクト間距離Ｄ３、コンタクト−アクティブ領域余裕Ｄ４、ゲート長Ｌ、ゲート−アクティブ領域余裕Ｄ５を“Ｆ”とする。なお、ゲート−アクティブ領域余裕Ｄ５とは、ゲート電極１４を形成する際のマスクの合わせずれ等を考慮に入れた余裕をいう。
【００２９】
Ｎ型半導体基板１１には、アクティブ領域２１が設けられている。アクティブ領域２１の周囲には、ＳＴＩ１７が設けられている。アクティブ領域２１には、ゲート絶縁膜１３、ゲート電極１４、ソース領域２２およびドレイン領域２３から構成されるＰ型ＭＯＳトランジスタが設けられている。ソース領域２２の上には、１つのコンタクトプラグＣＳが設けられている。同様に、ドレイン領域２３の上には、１つのコンタクトプラグＣＳが設けられている。
【００３０】
図５に示したＰ型ＭＯＳトランジスタは、ゲート幅Ｗ＝７Ｆを有する。すなわち、図５のＰ型ＭＯＳトランジスタは、比較例のＰ型ＭＯＳトランジスタと同じサイズである。よって、電流駆動能力も同じである。
【００３１】
図５のＰ型ＭＯＳトランジスタは、ソース領域２２およびドレイン領域２３のコンタクトプラグ数を減らし、コンタクト部以外のソース領域およびドレイン領域をデザインルール（本実施形態では“Ｆ”）で描いている。
【００３２】
また、Ｐ型ＭＯＳトランジスタは、飽和領域で動作するようにバイアスされている。バイアスするための電圧を供給するためには、コンタクトプラグを設ける必要がある。図５のＰ型ＭＯＳトランジスタは、ソース領域２２に１つのコンタクトプラグを設けている。そして、このコンタクトプラグを形成するための余裕をアクティブ領域に設け、コンタクトプラグから当該余裕以上離れたアクティブ領域のチャネル長方向の長さを、コンタクトプラグが直接形成されているアクティブ領域のチャネル長方向の長さより小さくしている。ドレイン領域２３に対応するアクティブ領域についても同様である。
【００３３】
また、換言すると、アクティブ領域は、コンタクトプラグの面積と当該コンタクトプラグを形成するための余裕とからなる面積を有する凸部を備えている。
【００３４】
このように構成することで、ゲート長Ｌとゲート幅Ｗとを変えずに（すなわち、電流駆動能力を変えずに）、アクティブ領域の面積を小さくすることができる。図５において、アクティブ領域の面積は、３３Ｆとなっている。
【００３５】
上記のようにアクティブ領域の面積を小さくすることで、アクティブ領域下から基板への放熱を減らすことができる。すなわち、Ｐ型ＭＯＳトランジスタの自己発熱が接合温度を支配するようにすることができる。これにより、ドレイン電流Ｉｄの環境温度依存性を低減することができる。
【００３６】
なお、図５には、コンタクトプラグとこのコンタクトプラグを形成するための余裕とからなる凸部をアクティブ領域端に設けている。しかし、これに限定されるものではなく、チャネル幅方向の任意の位置に凸部を設けてもよい。
【００３７】
（第３の実施形態）
第３の実施形態は、所定の電流駆動能力を有する１つのＭＯＳトランジスタを複数のＭＯＳトランジスタに分割する。そして、隣接する２つのＭＯＳトランジスタのソース／ドレイン領域を共有するようにしてアクティブ領域の面積を小さくするようにしたものである。
【００３８】
図６は、本発明の第３の実施形態に係る半導体装置を示す平面図である。Ｎ型半導体基板１１には、アクティブ領域３１が設けられている。アクティブ領域３１の周囲には、ＳＴＩ１７が設けられている。アクティブ領域３１には、４つのＰ型ＭＯＳトランジスタが設けられている。
【００３９】
すなわち、アクティブ領域３１の上には、ゲート電極１４Ａ，１４Ｂ，１４Ｃ，１４Ｄがゲート絶縁膜を介して並べて設けられている。ゲート電極両側のアクティブ領域３１内には、Ｐ型拡散領域からなるソース／ドレイン領域３２，３３，３４，３５，３６が設けられている。
【００４０】
また、図６に示すように、隣接する２つのＰ型ＭＯＳトランジスタは、ソース／ドレイン領域を共有している。そして、各ソース／ドレイン領域には、１つのコンタクトプラグＣＳが設けられている。さらに、各ソース／ドレイン領域は、コンタクトプラグＣＳの面積と当該コンタクトプラグを形成するための余裕とからなる面積を有している。
【００４１】
図６において、コンタクトサイズＤ１、ゲート−コンタクト間距離Ｄ３、コンタクト−アクティブ領域余裕Ｄ４、ゲート長Ｌをすべて“Ｆ”とする。この場合、各Ｐ型ＭＯＳトランジスタのゲート幅Ｗは、３Ｆとなる。よって、アクティブ領域３１の面積は、５７Ｆ２となる。
【００４２】
このように構成することで、４つのＭＯＳトランジスタを別々のアクティブ領域に形成した場合に比べて、アクティブ領域の面積を小さくすることができる。これにより、ドレイン電流Ｉｄの環境温度依存性を低減することができる。
【００４３】
さらに、４つのＭＯＳトランジスタを合わせると、電流駆動能力が大きい１つのＭＯＳトランジスタを構成することができる。この大きな１つのＭＯＳトランジスタを１つのゲート電極を用いて構成する場合に比べて、本実施形態のＭＯＳトランジスタはアクティブ領域の面積を小さくすることができる。
【００４４】
（第４の実施形態）
第４の実施形態は、第３の実施形態に示した半導体装置のアクティブ領域面積をさらに小さくしたものである。
【００４５】
図７は、本発明の第４の実施形態に係る半導体装置を示す平面図である。Ｎ型半導体基板１１には、アクティブ領域４１が設けられている。アクティブ領域４１の周囲には、ＳＴＩ１７が設けられている。アクティブ領域４１の中央部には、ドレイン領域４３が設けられている。
【００４６】
アクティブ領域４１上には、ドレイン領域４３を囲むようにゲート電極４２が設けられている。ゲート電極４２は、例えば矩形を有している。アクティブ領域３１内でゲート電極４２の外側には、このゲート電極４２を囲むようにソース領域４４が設けられている。
【００４７】
ドレイン領域４３上には、１つのコンタクトプラグＣＳが設けられている。ドレイン領域４３は、コンタクトプラグＣＳの面積とこのコンタクトプラグを形成するための余裕とからなる面積を有している。
【００４８】
ソース領域４４上には、１つのコンタクトプラグＣＳが設けられている。ソース領域４４は、ゲート電極を形成するための余裕と、コンタクトプラグＣＳの面積と、このコンタクトプラグを形成するための余裕とからなる面積を有している。
【００４９】
図７において、コンタクトサイズＤ１、ゲート−コンタクト間距離Ｄ３、コンタクト−アクティブ領域余裕Ｄ４、ゲート−アクティブ領域余裕Ｄ５、ゲート長Ｌをすべて“Ｆ”とする。この場合、アクティブ領域４１の面積は、５５Ｆ２となる。
【００５０】
本実施形態では、矩形のゲート電極４２のそれぞれの辺に対応した４つのＭＯＳトランジスタと同じ電流駆動能力を有する１つのＭＯＳトランジスタを構成することができる。さらに、第３の実施形態に比べて、アクティブ領域の面積を小さくすることができる。これにより、ドレイン電流Ｉｄの環境温度依存性を低減することができる。
【００５１】
なお、ゲート電極４２の形状は矩形に限らず、リング状或いは矩形以外の多角形であってもよい。
【００５２】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図。
【図２】図１に示したII−II線に沿った断面図。
【図３】図１に示したＰ型ＭＯＳトランジスタの静特性を示す図。
【図４】比較例としてのＰ型ＭＯＳトランジスタを示す平面図。
【図５】本発明の第２の実施形態に係る半導体装置を示す平面図。
【図６】本発明の第３の実施形態に係る半導体装置を示す平面図。
【図７】本発明の第４の実施形態に係る半導体装置を示す平面図。
【図８】環境温度２７℃の場合のＮ型ＭＯＳトランジスタの静特性を示す図。
【図９】環境温度１２５℃の場合のＮ型ＭＯＳトランジスタの静特性を示す図。
【符号の説明】
【００５４】
１１…Ｎ型半導体基板、１２，２１，３１，４１…素子領域（アクティブ領域）、１３…ゲート絶縁膜、１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，４２…ゲート電極、１５，２２，４４…ソース領域、１６，２３，４３…ドレイン領域、１７…素子分離領域（ＳＴＩ）、３２，３３，３４，３５，３６…ソース／ドレイン領域、ＣＳ…コンタクトプラグ。
【図１】
2006286722.tif 000003
【図２】
2006286722.tif 000004
【図３】
2006286722.tif 000005
【図４】
2006286722.tif 000006
【図５】
2006286722.tif 000007
【図６】
2006286722.tif 000008
【図７】
2006286722.tif 000009
【図８】
2006286722.tif 000010
【図９】
2006286722.tif 000011