(57)【要約】【課題】ダメージがなく、正確な容量調整が繰り返し可能で、安価に製造することのできる容量素子を提供する。【解決手段】誘電体膜４，１２と、第１電極２０および第２電極３０を備える容量素子１００において、第１電極２０および第２電極３０の少なくとも一方の電極が、複数の電極部分２ａ〜２ｅに分割され、分割された電極部分２ａ〜２ｅ同士が、スイッチング機能を有するトランジスタＴｒａ〜Ｔｒｄにより、互いに接続されてなる容量素子１００とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
誘電体膜と、第１電極および第２電極を備える容量素子において、
前記第１電極および第２電極の少なくとも一方の電極が、複数の電極部分に分割され、
前記分割された電極部分同士が、スイッチング機能を有するトランジスタにより、互いに接続されてなることを特徴とする容量素子。
【請求項２】
前記容量素子が、下層の前記第１電極と上層の前記第２電極の間に前記誘電体膜が挟まれた、積層型の容量素子であり、
前記第１電極が、複数の電極部分に分割され、
前記第２電極が、一体の電極であることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記誘電体膜、第１電極および第２電極が、半導体基板上に形成され、
前記トランジスタが、前記半導体基板における前記第１電極の形成領域の直下に配置され、
前記第１電極が、前記トランジスタへ接続する配線と同じ金属層からなることを特徴とする請求項２に記載の容量素子。
【請求項４】
前記容量素子が、同一平面に互いの櫛歯が噛み合って対向するように離間して配置された櫛歯状の前記第１電極と第２電極を備え、第１電極と第２電極を覆うように前記誘電体膜が形成された、櫛歯電極型の容量素子であることを特徴とする請求項１に記載の容量素子。
【請求項５】
前記誘電体膜、第１電極および第２電極が、半導体基板上に形成され、
前記トランジスタが、前記半導体基板における前記第１電極と第２電極の形成領域の直下に配置され、
前記第１電極と第２電極が、前記トランジスタへ接続する配線と同じ金属層からなることを特徴とする請求項４に記載の容量素子。
【請求項６】
前記第１電極もしくは第２電極の分割位置が、前記櫛歯状の櫛歯の根本位置であることを特徴とする請求項４または５に記載の容量素子。
【請求項７】
前記第１電極もしくは第２電極の分割位置が、前記櫛歯状の櫛歯位置であることを特徴とする請求項４または５に記載の容量素子。
【請求項８】
前記第１電極および第２電極の少なくとも一方の電極が、１個の基本容量となる電極部分と、所定の単位容量の２ｎ倍（ｎ：０以上の整数）の容量となる複数の電極部分に分割されてなることを特徴とする請求項１乃至７のいずれか一項に記載の容量素子。
【請求項９】
前記トランジスタのスイッチングが、不揮発性メモリを用いて制御されることを特徴とする請求項１乃至８のいずれか一項に記載の容量素子。
【請求項１０】
前記トランジスタのスイッチングが、前記容量素子の周りの温度をモニタして制御されることを特徴とする請求項１乃至９のいずれか一項に記載の容量素子。
【請求項１１】
前記容量素子が、湿度によってその容量が変化する湿度センサ素子であることを特徴とする請求項１乃至１０のいずれか一項に記載の容量素子。
【請求項１２】
前記誘電体膜が、ポリイミド膜であることを特徴とする請求項１１に記載の容量素子。
【請求項１３】
前記誘電体膜が、シリコン窒化膜とポリイミド膜の積層膜であることを特徴とする請求項１１に記載の容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体膜と１組の電極を備える容量素子に関するもので、特に、容量調整等が可能な容量素子に関する。
【背景技術】
【０００２】
誘電体膜と１組の電極を備え、トリミングにより容量調整が可能な容量素子が、例えば、特開平１０−１９０１６０号公報（特許文献１）、仏国特許発明第２６８７８３４号明細書（特許文献２）に開示されている。
【０００３】
図４は、特許文献１に開示された容量素子９０の上面図である。
【０００４】
図４に示す容量素子９０は、セラミック基板９１上に印刷形成された第１の電極９２と、この第１の電極９２上に印刷形成された誘電体層９３と、この誘電体層９３上に印刷形成された第２の電極９４とを備える。第２の電極９４は、幅の狭いトリミング部９４ａを有する構成となっている。
【特許文献１】特開平１０−１９０１６０号公報
【特許文献２】仏国特許発明第２６８７８３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図４に示す容量素子９０では、幅の狭いトリミング部９４ａが第２の電極９４に形成されているため、レーザ装置等によるトリミング時間を短くすることができ、下方の誘電体層９３に与えるダメージを低減することができる。
【０００６】
しかしながら、レーザ装置等によるトリミングを行う場合には、ダメージを完全に除去することはできない。また、レーザ装置等によるトリミングには時間がかかり、製造コストが増大してしまう。さらに、トリミングにより一旦容量調整を行うと、再び容量調整を行うことが困難である。
【０００７】
そこで本発明は、ダメージがなく、正確な容量調整が繰り返し可能で、安価に製造することのできる容量素子を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、誘電体膜と、第１電極および第２電極を備える容量素子において、前記第１電極および第２電極の少なくとも一方の電極が、複数の電極部分に分割され、前記分割された電極部分同士が、スイッチング機能を有するトランジスタにより、互いに接続されてなることを特徴としている。
【０００９】
これによれば、複数に分割された各電極部分を接続するトランジスタを適宜スイッチングして、容量に寄与する電極部分を適宜選択することができる。従って、レーザ装置等によるトリミングを行うことなく、簡単で、正確な容量調整が可能となる。このトランジスタのスイッチング機能を用いた電気的な容量調整は、当該容量素子の製造段階だけでなく、製品としての使用段階においても可能である。
【００１０】
以上のようにして、当該容量素子は、ダメージがなく、正確な容量調整が繰り返し可能で、安価に製造することのできる容量素子とすることができる。
【００１１】
請求項２に記載のように、前記容量素子は、下層の前記第１電極と上層の前記第２電極の間に前記誘電体膜が挟まれた、積層型の容量素子であり、前記第１電極が、複数の電極部分に分割され、前記第２電極が、一体の電極である容量素子とすることができる。
【００１２】
積層型の容量素子は、小さな占有面積にも拘わらず、大きな容量値を持った容量素子とすることができる。従って、この積層型の容量素子を上記の構造にすることで、大きな容量値を持つ容量素子において、広い容量範囲に渡って、正確な容量調整が繰り返し可能となる。
【００１３】
請求項３に記載のように、前記誘電体膜、第１電極および第２電極が半導体基板上に形成される場合には、前記トランジスタが、前記半導体基板における前記第１電極の形成領域の直下に配置され、前記第１電極が、前記トランジスタへ接続する配線と同じ金属層からなることが好ましい。
【００１４】
これによれば、半導体基板における第１電極の形成領域と別位置にトランジスタを配置する場合に較べて、前記電極部分とトランジスタを接続する配線を短くできると共に、全体の占有面積も小さくすることができる。また、第１電極をトランジスタへ接続する配線と同じ金属層とすることで、第１電極を形成するための特別な工程を必要とせず、トランジスタの配線形成工程と共用することができる。これによって、当該容量素子の製造コストを低減することができる。
【００１５】
請求項４に記載のように、前記容量素子は、同一平面に互いの櫛歯が噛み合って対向するように離間して配置された櫛歯状の前記第１電極と第２電極を備え、第１電極と第２電極を覆うように前記誘電体膜が形成された、櫛歯電極型の容量素子とすることができる。
【００１６】
櫛歯電極型の容量素子は、小さな容量値を持った容量素子であるが、第１電極と第２電極を同時に形成できるため、安価に製造することができる。従って、この櫛歯電極型の容量素子において、上記のトランジスタを用いた電気的な容量調整を可能にすることで、小さな容量値を持つ容量素子において、細かく正確な容量調整が繰り返し可能となる。
【００１７】
請求項５に記載のように、前記誘電体膜、第１電極および第２電極が半導体基板上に形成される場合には、前記トランジスタが、前記半導体基板における前記第１電極と第２電極の形成領域の直下に配置され、前記第１電極と第２電極が、前記トランジスタへ接続する配線と同じ金属層からなることが好ましい。
【００１８】
これによれば、半導体基板における第１電極と第２電極の形成領域と別位置にトランジスタを配置する場合に較べて、前記電極部分とトランジスタを接続する配線を短くできると共に、全体の占有面積も小さくすることができる。また、第１電極と第２電極をトランジスタへ接続する配線と同じ金属層とすることで、第１電極と第２電極を形成するための特別な工程を必要とせず、トランジスタの配線形成工程と共用することができる。これによって、当該容量素子の製造コストを低減することができる。
【００１９】
請求項６に記載のように、櫛歯電極型の容量素子においては、前記第１電極もしくは第２電極の分割を、前記櫛歯状の櫛歯の根本位置ですることができる。これによれば、トランジスタのスイッチングによる容量調整が広い容量範囲で可能となる。
【００２０】
また、請求項７に記載のように、櫛歯電極型の容量素子においては、前記第１電極もしくは第２電極の分割を、前記櫛歯状の櫛歯位置ですることもできる。これによれば、トランジスタのスイッチングによる容量調整が細かい容量範囲で可能となる。
【００２１】
請求項８に記載の発明は、前記第１電極および第２電極の少なくとも一方の電極が、１個の基本容量となる電極部分と、所定の単位容量の２ｎ倍（ｎ：０以上の整数）の容量となる複数の電極部分に分割されてなることを特徴としている。
【００２２】
上記のように電極を分割して、基本容量と所定の単位容量の２ｎ倍（ｎ：０以上の整数）の容量をトランジスタのスイッチングにより適宜組み合わせることで、基本容量を基準として、広い容量範囲に渡って、正確な容量調整が可能となる。
【００２３】
請求項９に記載の発明は、前記トランジスタのスイッチングが、不揮発性メモリを用いて制御されることを特徴としている。
【００２４】
上記のようにＥＰＲＯＭ（Erasable Programmable Read-Only Memory）等の不揮発性メモリを用いて前記トランジスタを制御し、例えば、製造段階で行った容量調整値を不揮発性メモリに記憶させることで、レーザ装置等によるトリミングに代わる、電気的なトリミングとすることができる。
【００２５】
請求項１０に記載の発明は、前記トランジスタのスイッチングが、当該容量素子の周りの温度をモニタして制御されることを特徴としている。
【００２６】
前記したように、当該容量素子は製造段階だけでなく製品としての使用段階においても、容量調整が可能である。従って、上記のように当該容量素子の周りの温度をモニタしてトランジスタのスイッチングを制御することで、当該容量素子においては、温度変化による容量値の変化を補償することができる。
【００２７】
請求項１１に記載のように、上記の容量素子は、湿度によってその容量が変化する湿度センサ素子に好適である。
【００２８】
湿度センサ素子は、湿度変化に伴う容量変化を測定するため、正確な容量値設定が要求される。従って、正確な容量調整が繰り返し可能な上記容量素子は、湿度センサ素子に好適である。
【００２９】
請求項１２に記載のように、上記湿度センサ素子として用いられる容量素子の誘電体膜には、ポリイミド膜が好適である。
【００３０】
ポリイミド膜は、湿度に対する誘電率変化が大きいため、容量式の湿度センサ素子における誘電体膜として、一般的によく用いられている。ポリイミド膜を誘電体膜として用いた湿度センサ素子は、上記の長所がある。ただし、微小な容量を作製する場合、製造時における容量値のバラツキや、使用時の温度変化による容量値変化が顕著になる場合もある。これに対して、トランジスタのスイッチング機能を用いた電気的な容量調整が可能な上記の容量素子は、製造段階における正確な容量値設定と使用段階における容量値の変更が可能であり、ポリイミド膜を誘電体膜として用いた湿度センサ素子に好適である。
【００３１】
請求項１３に記載のように、上記湿度センサ素子として用いられる容量素子の誘電体膜として、シリコン窒化膜とポリイミド膜の積層膜を許容することで、前記第１電極（および第２電極）形成のための特別な工程を必要とせず、これらをトランジスタの配線形成工程と共用できるようになる。この場合には、第１電極（および第２電極）がトランジスタの配線と同じ金属層で形成され、トランジスタの配線の保護膜が、上記シリコン窒化膜となる。これによって、当該湿度センサ素子の製造コストを低減することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３３】
図１（ａ）〜（ｃ）は本発明の容量素子の一例で、図１（ａ）は、容量素子１００の模式的な平面図である。図１（ｂ）は、図１（ａ）の一点鎖線Ａ−Ａにおける断面図であり、図１（ｃ）は、図１（ａ）の一点鎖線Ｂ−Ｂにおける断面図である。
【００３４】
容量素子１００は、図１（ｂ）に示すように、誘電体膜４，１２、第１電極２０および第２電極３０が、シリコン（Ｓｉ）からなる半導体基板１０上に形成され、下層の第１電極２０と上層の第２電極３０の間に誘電体膜４，１２が挟まれた、積層型の容量素子である。図１（ａ）〜（ｃ）の容量素子１００の誘電体膜４，１２、第１電極２０および第２電極３０は、一般的な半導体装置の製造工程である、成膜工程とフォトリソグラフィおよびドライエッチングやウェットエッチングからなるパターニング工程で形成することができる。
【００３５】
図１（ａ）〜（ｃ）の容量素子１００は、湿度によってその容量が変化する湿度センサ素子として用いられる容量素子で、誘電体膜は、シリコン窒化膜１２とポリイミド膜４の積層膜からなる。ポリイミド膜４は、湿度に対する誘電率変化が大きい感湿膜で、容量式の湿度センサ素子における誘電体膜として、一般的によく用いられている。シリコン窒化膜１２は、後述するように、半導体基板１０上の配線金属層の保護膜で、第１電極２０を半導体基板１０上の配線と共用工程で形成するために、必然的に第１電極２０上に形成される膜であり、湿度に対する誘電率の変化は極めて小さい。尚、半導体基板１０上の符号１１は、シリコン酸化膜からなる層間絶縁膜であり、第２電極３０上の符号３ｓは、金属ペースト等からなる接続金属である。
【００３６】
図１（ａ）に示すように、下層の第１電極２０は複数の電極部分２ａ〜２ｅに分割され、誘電体膜４，１２により完全に覆われている。一方、上層の第２電極３０は、一体の電極となっている。上層の第２電極３０は、例えば多孔質金属膜等で形成された、透湿性が保たれた構造を有する電極である。尚、簡単化のために、図１（ａ）ではシリコン窒化膜１２の図示を省略している。
【００３７】
第１電極２０の分割された電極部分２ａ〜２ｅ同士は、スイッチング機能を有するトランジスタＴｒａ〜Ｔｒｄにより、互いに接続されている。トランジスタＴｒａ〜Ｔｒｄは、半導体基板１０における第１電極２０の形成領域の直下に配置されている。これによって、第１電極２０の形成領域と別位置にトランジスタＴｒａ〜Ｔｒｄを配置する場合に較べて、電極部分２ａ〜２ｅとトランジスタＴｒａ〜Ｔｒｄを接続する配線を短くできると共に、全体の占有面積も小さくすることができる。
【００３８】
図１（ｃ）に示すように、第１電極２０は、トランジスタＴｒａ〜Ｔｒｄへ接続する配線と同じ金属層からなっている。従って、第１電極２０を形成するための特別な工程を設けずに、トランジスタＴｒａ〜Ｔｒｄの配線形成工程と共用して、第１電極２０を形成している。これによって、容量素子１００の製造コストを低減することができる。また、容量素子１００における誘電体膜のシリコン窒化膜１２は、半導体基板１０上の前記金属層を保護する膜で、第１電極２０を半導体基板１０上の配線形成工程で同時に形成しているために、必然的に第１電極２０上に形成される膜である。
【００３９】
図１（ａ）〜（ｃ）に示す容量素子１００では、第１電極２０における複数に分割された各電極部分２ａ〜２ｅを接続するトランジスタＴｒａ〜Ｔｒｄを適宜スイッチングして、容量に寄与する電極部分２ａ〜２ｅを適宜選択することができる。
【００４０】
例えば第１電極２０を、大きな面積を占める電極部分２ａを１個の基本容量となる電極部分とし、残りの電極部分２ｂ〜２ｅの面積を、所定の単位容量の２ｎ倍（ｎ：０以上の整数）の容量が得られるように分割する。この電極部分２ａで得られる基本容量と残りの電極部分２ｂ〜２ｅで得られる単位容量の２ｎ倍の容量をトランジスタのスイッチングにより適宜組み合わせることで、基本容量を基準として、正確な容量調整が可能となる。
【００４１】
図１（ａ）〜（ｃ）の容量素子１００は、積層型の容量素子であり、小さな占有面積にも拘わらず、大きな容量値を持った容量素子とすることができる。従って、この積層型の容量素子において上記の電極分割とトランジスタのスイッチングによる容量調整を行うことで、大きな容量値を持つ容量素子の広い容量範囲に渡って、正確な容量調整が可能である。誘電体膜としてポリイミド膜４を用いた容量素子（湿度センサ素子）は、湿度に対する誘電率変化が大きい長所がある。しかし、微小な容量を作製する場合、容量値のバラツキが顕著になる。従って、トランジスタＴｒａ〜Ｔｒｄのスイッチング機能を用いた電気的な容量調整が可能な図１（ａ）〜（ｃ）の容量素子１００は、製造段階における正確な容量値設定が可能であり、ポリイミド膜を誘電体膜として用いた湿度センサ素子に好適である。
【００４２】
トランジスタＴｒａ〜Ｔｒｄのスイッチングは、ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）等の不揮発性メモリを用いて制御されるようにしておく。これにより、例えば、製造段階で行った容量調整値を不揮発性メモリに記憶させることで、レーザ装置等によるトリミングに代わる、電気的なトリミングとすることができる。このようにして、図１（ａ）〜（ｃ）の容量素子１００では、従来のようにレーザ装置等によるトリミングを行わないため、ダメージがなく、簡単で、正確な容量調整が可能となる。
【００４３】
上記したトランジスタＴｒａ〜Ｔｒｄのスイッチング機能を用いた電気的な容量調整は、容量素子１００の製造段階だけでなく、製品としての使用段階においても可能である。
【００４４】
図２に、図１（ａ）〜（ｃ）の容量素子１００について、温度変化に伴う容量値変化の一例を示す。シリコン窒化膜１２とポリイミド膜４の積層膜からなる容量素子１００では、シリコン窒化膜１２については温度変化に伴う容量値変化を無視することができる。一方、膜厚を薄くした場合、ポリイミド膜４の熱膨張係数が無視できなくなるため、例えば温度が上昇すると熱膨張した厚さ変化分Δｄだけ、図中の式に従って容量値が低下する。これに対して、容量素子１００の周りの温度をモニタして、トランジスタＴｒａ〜Ｔｒｄのスイッチングを制御することで、温度変化に伴う容量値の変化をリアルタイムで補正することができる。この場合、電気的に書き換え可能な不揮発性メモリを使用することで補正可能となる。
【００４５】
以上のようにして、図１（ａ）〜（ｃ）に示す容量素子１００は、ダメージがなく、正確な容量調整が繰り返し可能で、安価に製造することのできる容量素子とすることができる。
【００４６】
図３は本発明における別の容量素子の例で、容量素子１１０の模式的な平面図である。尚、図３の容量素子１１０において、図１（ａ）〜（ｃ）の容量素子１００と同様の部分については、同じ符号を付した。
【００４７】
図３の容量素子１１０は、半導体基板上の同一平面に互いの櫛歯が噛み合って対向するように離間して配置された櫛歯状の第１電極２１と第２電極３１を備え、第１電極２１と第２電極３１を覆うように誘電体膜４が形成された、櫛歯電極型の容量素子である。
【００４８】
容量素子１１０においては、第１電極２１と第２電極３１が共に複数の電極部分に分割されており、分割された電極部分同士がスイッチング機能を有するトランジスタＴｒｅ〜Ｔｒｈにより、互いに接続されている。トランジスタＴｒｅ〜Ｔｒｈは、半導体基板における第１電極２１と第２電極３１の形成領域の直下に配置されており、各電極部分とトランジスタＴｒｅ〜Ｔｒｈの接続構造は、図１（ｃ）に示した接続構造と同様である。これによって、第１電極２１と第２電極３１の形成領域と別位置にトランジスタＴｒｅ〜Ｔｒｈを配置する場合に較べて、電極部分とトランジスタＴｒｅ〜Ｔｒｈを接続する配線を短くできると共に、全体の占有面積も小さくすることができる。
【００４９】
図３の容量素子１１０で、第１電極２１と第２電極３１の分割を、櫛歯状の櫛歯の根本位置で行っている。これによって、トランジスタＴｒｅ〜Ｔｒｈのスイッチングによる広い容量範囲の容量調整が可能となる。一方、これに限らず、櫛歯電極型の容量素子においては、第１電極もしくは第２電極の分割を、櫛歯状の櫛歯位置で行うこともできる。これによれば、トランジスタのスイッチングによる細かい容量調整が可能となる。尚、櫛歯電極型の容量素子においても積層型の容量素子と同様に、第１電極２１と第２電極３１を適宜分割して、１個の基本容量となる電極部分と、所定の単位容量の２ｎ倍（ｎ：０以上の整数）の容量を持つ電極部分とすることができる。従って、櫛歯電極型の容量素子においても、基本容量と単位容量の２ｎ倍の容量をトランジスタＴｒｅ〜Ｔｒｈのスイッチングにより適宜組み合わせることで、基本容量を基準として、正確な容量調整が可能となる。
【００５０】
図３の容量素子１１０も、湿度センサ素子として用いられる容量素子で、誘電体膜にはポリイミド膜４が用いられている。容量素子１１０の第１電極２１と第２電極３１は、トランジスタＴｒｅ〜Ｔｒｈへ接続する配線と同じ金属層からなっている。従って、第１電極２１と第２電極３１は、特別な工程を設けずにトランジスタＴｒｅ〜Ｔｒｈの配線形成工程と共用して形成しており、これによって容量素子１１０の製造コストを低減することができる。尚、容量素子１１０における第１電極２１と第２電極３１は、図１（ｂ）に示した容量素子１００における第１電極２０と同様に、上記配線の保護膜であるシリコン窒化膜１２を介して、ポリイミド膜４に覆われている。
【００５１】
図３に示す櫛歯電極型の容量素子１１０は、図１（ａ）〜（ｃ）に示す積層型の容量素子１００に較べて小さな容量値を持った容量素子であるが、第１電極２１と第２電極３１を同時に形成でき、特別な成膜装置を必要とする図1（ａ）に示す第２電極３０がないため、積層型の容量素子に較べて安価に製造することができる。従って、この櫛歯電極型の容量素子１１０において、上記のようにトランジスタＴｒｅ〜Ｔｒｈを用いた電気的な容量調整を可能にすることで、小さな容量値を持つ容量素子において、細かく正確な容量調整が繰り返し可能となる。
【００５２】
以上のようにして、図３に示す容量素子１１０についても、ダメージがなく、正確な容量調整が繰り返し可能で、安価に製造することのできる容量素子とすることができる。
【００５３】
（他の実施形態）
図１〜３に示した容量素子１００，１１０においては、誘電体膜が、シリコン窒化膜１２とポリイミド膜４の積層膜であった。これに限らず、本発明の容量素子は、一層および複数層の任意の誘電体膜であってよい。第１電極および第２電極は、成膜工程とフォトリソグラフィおよびドライエッチングやウェットエッチングからなるパターニング工程で形成していた。
【００５４】
図１〜３の容量素子１００，１１０では、誘電体膜、第１電極および第２電極は、成膜工程とフォトリソグラフィおよびドライエッチングやウェットエッチングからなるパターニング工程で形成していた。これに限らず、容量素子の誘電体膜、第１電極および第２電極は、スクリーン印刷により形成することもできる。また、半導体基板上に限らず、誘電体膜、第１電極および第２電極を任意の基板に形成して、別基板に形成したトランジスタと接続するようにしてもよい。
【００５５】
図１〜３に示した容量素子１００，１１０は、いずれも湿度センサ素子として用いられる容量素子であった。湿度センサ素子は、湿度変化に伴う容量変化を測定するため、正確な容量値設定が要求される。従って、正確な容量調整が繰り返し可能な本発明の容量素子は、湿度センサ素子に好適である。しかしながら、本発明の容量素子はこれに限らず、任意の目的に使用される容量素子に適用することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の容量素子の一例で、（ａ）は、容量素子の模式的な平面図である。（ｂ）は、（ａ）の一点鎖線Ａ−Ａにおける断面図であり、（ｃ）は、（ａ）の一点鎖線Ｂ−Ｂにおける断面図である。
【図２】図１の容量素子について、温度変化に伴う容量値変化の様子を示した図である。
【図３】本発明における別の容量素子の例で、容量素子の模式的な平面図である。
【図４】従来の容量素子の上面図である。
【符号の説明】
【００５７】
９０，１００，１１０  容量素子（湿度センサ素子）
１０  半導体基板
２０，２１  第１電極
２ａ〜２ｅ  電極部分
３０，３１  第２電極
４  ポリイミド膜（誘電体膜）
１２  シリコン窒化膜
Ｔｒａ〜Ｔｒｈ  トランジスタ
【図１】
2006012990.tif 000003
【図２】
2006012990.tif 000004
【図３】
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【図４】
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