(57)【要約】【課題】集積度を向上でき、光近接効果補正の均一化を図る半導体集積回路装置およびその製造方法を提供する。【解決手段】半導体集積回路装置は、半導体基板中に設けられた第１導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース／ドレインとして働く第２導電型の第１拡散層とを備えたセル（ＢＣ）と、前記論理回路構成領域の空き領域中に配置され、それぞれが前記ウェル上に設けられ前記ゲート電極と同一のパターン形状の導電層と前記第１拡散層と同一のパターン形状であって前記ウェル中に前記導電層を挟むように隔離して設けられ前記ウェルと電気的に接続される第１導電型の第２拡散層とを備えたサブ領域（ｓｕｂ領域＜０１＞）を具備する。【選択図】図１
2006245390.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に設けられた第１導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース／ドレインとして働く第２導電型の第１拡散層とを備えたセルと、
前記論理回路構成領域の空き領域中に配置され、それぞれが前記ウェル上に設けられ前記ゲート電極と同一のパターン形状の導電層と前記第１拡散層と同一のパターン形状であって前記ウェル中に前記導電層を挟むように隔離して設けられ前記ウェルと電気的に接続される第１導電型の第２拡散層とを備えたサブ領域を具備すること
を特徴とする半導体集積回路装置。
【請求項２】
半導体基板中に設けられた第１導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース／ドレインとして働く第２導電型の第１拡散層とを備えたセルと、
前記ソースとして働く第１拡散層中の少なくとも一部または空き領域の前記第１拡散層中の少なくとも一部に配置され、前記ウェルと電気的に接続されサブ領域として働く第１導電型の第２拡散層を具備すること
を特徴とする半導体集積回路装置。
【請求項３】
前記セルは、前記論理回路構成領域中において、前記ゲート電極のパターン形状およびソース／ドレインとして働く第１拡散層のパターン形状が等しいベーシックセルであること
を特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記セルは、少なくとも前記ゲート電極のパターン形状がセルに応じて異なるか同一であるスタンダードセルであること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
半導体基板中に第１導電型の第１ウェルおよび第２導電型の第２ウェルを形成する工程と、
前記第１ウェル上および前記第２ウェル上に第１フォトレジストを形成する工程と、
光近接効果補正を行って、サブ領域に対応する素子領域の平面パターンと、論理回路として使用されるセルに対応する素子領域の平面パターンとが同一の第１フォトマスクを形成する工程と、
前記第１フォトレジストに前記第１フォトマスクのパターンを転写する工程と、
前記パターンが転写された第１フォトマスクをマスクとして、異方性エッチングを前記第１ウェルおよび前記第２ウェルに対して行い、トレンチを形成する工程と、
前記トレンチ内に絶縁膜を埋め込み形成し、素子分離領域を形成する工程と、
前記第１ウェル上および前記第２ウェル上に導電層を形成する工程と、
前記導電層上に第２フォトレジストを形成する工程と、
光近接効果補正を行って、サブ領域に対応するゲートパターンとセルに対応するゲートパターンとが同一の第２フォトマスクを形成する工程と、
前記第２フォトレジストに、前記第２フォトマスクのゲートパターンを転写する工程と、
前記ゲートパターンが転写された前記第２フォトレジストをマスクとして、異方性エッチングを前記第１ウェル上および前記第２ウェル上まで行って前記導電層を前記第１ウェル上および前記第２ウェル上に残存させ、ゲートパターンを形成する工程と、
前記第１ウェル中の空き領域にサブ領域として働く第１導電型の拡散層を形成すると共に、前記第２ウェル中にソース／ドレインとして働く第１導電型の拡散層を形成する工程と、
前記第１ウェル中の空き領域にサブ領域として働く第２導電型の拡散層を形成すると共に、前記第２ウェル中にソース／ドレインとして働く第２導電型の拡散層を形成する工程とを具備すること
を特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置およびその製造方法に関し、例えば、特定用途向け半導体集積回路装置（ＡＳＩＣ：application specific integrated circuit）のゲートアレイおよびエンベデットアレイのベーシックセルやスタンダードセルのサブ領域（ｓｕｂ領域）の配置等に関する。
【背景技術】
【０００２】
従来、ゲートアレイ、エンベデッドアレイ、スタンダードセル等のマクロセルには、ラッチアップ等を防ぐためにセルの上下にウェル（Well）電位を固定するための拡散層（サブ領域）があらかじめ配置されていた。しかし、サブ領域のための専用の領域を必要とするため、セルの上下方向のセル面積が増大し、集積度を向上させるための大きな障害となっていた。
【０００３】
そこで、例えば、上下のｓｕｂの領域を無くし、サブ領域が配置された部分に専用セルとして通常のスタンダードセルを同じ行に設置し、集積度を向上させる半導体装置が提案されている（例えば、特許文献１参照）。
【０００４】
ここで、ディープサブミクロン世代のセルのマスクを形成する際には、マスクパターンをガラス基板上に忠実に転写できなくなる光近接効果（ＯＰＥ：Optical Proximity Effect）が生じる。そこで、このＯＰＥを事前に予測し、マスクパターンを補正することで、ガラス基板上に忠実なパターンを得る光近接効果補正（ＯＰＣ：Optical Proximity Correction )を行う必要がある。
【０００５】
しかし、上記特許文献１に開示された構成では、ソース／ドレインとして働く拡散層のパターン形状とサブ領域として働く拡散層のパターン形状が異なっている。そのため、このＯＰＣを行う際に、サブ領域の周りだけＯＰＣのかかり方が異なるため、チップの中でＯＰＣを均一に行えないという問題がある。
【０００６】
また、サブ領域の周りだけＯＰＣのかかり方が異なるため、ＯＰＣ処理で処理時間を短く出来る階層処理を使用できずにＯＰＣの実行時間が長くなり、製造コストが増大するという問題がある。
【０００７】
上記のように従来の半導体集積回路装置では、集積度向上のため空き領域にＳｕｂを配置すると光近接効果補正を均一に行えないという事情があった。
【０００８】
また、従来の半導体集積回路装置の製造方法では、集積度向上のため空き領域にＳｕｂを配置すると光近接効果補正の実行時間が長くなり、製造コストが増大するという事情があった。
【特許文献１】特開２００１−３３１２９４号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は上記のような事情に鑑みて、集積度を向上でき、光近接効果補正の均一化を図る半導体集積回路装置を提供する。
【００１０】
また、集積度を向上でき、光近接効果補正の実行時間を低減でき、製造コストを低減できる半導体集積回路装置の製造方法を提供する。
【課題を解決するための手段】
【００１１】
この発明の一態様によれば、半導体基板中に設けられた第１導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース／ドレインとして働く第２導電型の第１拡散層とを備えたセルと、前記論理回路構成領域の空き領域中に配置され、それぞれが前記ウェル上に設けられ前記ゲート電極と同一のパターン形状の導電層と前記第１拡散層と同一のパターン形状であって前記ウェル中に前記導電層を挟むように隔離して設けられ前記ウェルと電気的に接続される第１導電型の第２拡散層とを備えたサブ領域を具備する半導体集積回路装置を提供できる。
【００１２】
この発明の一態様によれば、半導体基板中に設けられた第１導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース／ドレインとして働く第２導電型の第１拡散層とを備えたセルと、前記ソースとして働く第１拡散層中の少なくとも一部または空き領域の前記第１拡散層中の少なくとも一部に配置され、前記ウェルと電気的に接続されサブ領域として働く第１導電型の第２拡散層を具備する半導体集積回路装置を提供できる。
【００１３】
この発明の一態様によれば、半導体基板中に第１導電型の第１ウェルおよび第２導電型の第２ウェルを形成する工程と、前記第１ウェル上および前記第２ウェル上に第１フォトレジストを形成する工程と、光近接効果補正を行って、サブ領域に対応する素子領域の平面パターンと、論理回路として使用されるセルに対応する素子領域の平面パターンとが同一の第１フォトマスクを形成する工程と、前記第１フォトレジストに前記第１フォトマスクのパターンを転写する工程と、前記パターンが転写された第１フォトマスクをマスクとして、異方性エッチングを前記第１ウェルおよび前記第２ウェルに対して行い、トレンチを形成する工程と、前記トレンチ内に絶縁膜を埋め込み形成し、素子分離領域を形成する工程と、前記第１ウェル上および前記第２ウェル上に導電層を形成する工程と、前記導電層上に第２フォトレジストを形成する工程と、光近接効果補正を行って、サブ領域に対応するゲートパターンとセルに対応するゲートパターンとが同一の第２フォトマスクを形成する工程と、前記第２フォトレジストに、前記第２フォトマスクのゲートパターンを転写する工程と、前記ゲートパターンが転写された前記第２フォトレジストをマスクとして、異方性エッチングを前記第１ウェル上および前記第２ウェル上まで行って前記導電層を前記第１ウェル上および前記第２ウェル上に残存させ、ゲートパターンを形成する工程と、前記第１ウェル中の空き領域にサブ領域として働く第１導電型の拡散層を形成すると共に、前記第２ウェル中にソース／ドレインとして働く第１導電型の拡散層を形成する工程と、前記第１ウェル中の空き領域にサブ領域として働く第２導電型の拡散層を形成すると共に、前記第２ウェル中にソース／ドレインとして働く第２導電型の拡散層を形成する工程とを具備する半導体集積回路装置の製造方法を提供できる。
【発明の効果】
【００１４】
この発明によれば、集積度を向上でき、光近接効果補正の均一化を図る半導体集積回路装置が得られる。
【００１５】
この発明によれば、集積度を向上でき、光近接効果補正の実行時間を低減でき、製造コストを低減できる半導体集積回路装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１７】
［第１の実施形態］
この発明の第１の実施形態に係る半導体集積回路装置について、図１を用いて説明する。図１は、第１の実施形態に係る半導体集積回路装置を模式的に示す平面図である。図中＜ｍｎ＞（ｍ，ｎはそれぞれ正の整数）は、それぞれ各ベーシックセルＢＣにおける＜カラム（column）  ロウ（row ）＞に対応している。ここで、ベーシックセルＢＣとは、論理回路構成領域１１中において、それぞれのゲート電極のパターン形状およびソース／ドレインとして働く拡散層のパターン形状が全て等しいセルをいう。
【００１８】
図示するように、論理回路構成領域１１の半導体基板中に、ロウ方向に沿って交互にＰウェル（Ｐ−Well）およびＮウェル（Ｎ−Well）が設けられている。
【００１９】
そして、素子領域のＰウェル上、Ｎウェル上に、ベーシックセルＢＣ＜００＞〜ＢＣ＜２２＞が規則的にアレイ状に配置されている。さらに、所望の信号配線および電気系を施すことにより所望の回路を構成することが可能となる。例えば、ベーシックセルＢＣ＜００＞を１個用いることにより、いわゆるＣＭＯＳインバータ回路を構成できる。また、例えば、ベーシックセルＢＣ＜００＞〜＜２２＞（空き領域＜０１＞、空き領域＜２１＞を除く）を用いることにより、いわゆるＣＭＯＳフリップフロップ回路を構成することができる。
【００２０】
一方、空き領域として自動検索され論理回路として使用されていない空き領域＜０１＞、空き領域＜２１＞に、サブ領域（ｓｕｂ領域）が配置されている。
【００２１】
上記ベーシックセルＢＣ＜００＞〜ＢＣ＜２２＞のそれぞれは、ＮＭＯＳトランジスタＴＲ１、ＴＲ２、ＰＭＯＳトランジスタＴＲ３、ＴＲ４を備えている。
【００２２】
例えば、ベーシックセルＢＣ＜００＞を例に挙げて説明する。ＮＭＯＳトランジスタＴＲ１は、Ｐウェル（Ｐ−Well）上にカラム方向に沿って設けられたゲート電極Ｇ１＜００＞と、Ｐウェル中に上記ゲート電極Ｇ１＜００＞を挟むように隔離して設けられソース／ドレインとして働くＮ型拡散層＜００＞を備えている。
【００２３】
ＮＭＯＳトランジスタＴＲ２は、ロウ方向に沿って上記トランジスタＴＲ１に隣接して設けられている。そして、Ｐウェル上にカラム方向に沿って設けられたゲート電極Ｇ２＜００＞と、Ｐウェル中にゲート電極Ｇ２＜００＞を挟むように隔離して設けられソース／ドレインとして働くＮ型拡散層＜００＞を備えている。このＮ型拡散層＜００＞の一方は、ＴＲ１と共有されている。
【００２４】
ＰＭＯＳトランジスタＴＲ３は、Ｎウェル（Ｎ−Well）上にカラム方向に沿って設けられたゲート電極Ｇ１＜００＞と、Ｎウェル中にゲート電極Ｇ１＜００＞を挟むように隔離して設けられソース／ドレインとして働くＰ型拡散層＜００＞を備えている。
【００２５】
ＰＭＯＳトランジスタＴＲ４は、ロウ方向に沿って上記トランジスタＴＲ３に隣接して設けられている。そして、Ｎウェル上にカラム方向に沿って設けられたゲート電極Ｇ２＜００＞と、Ｎウェル中にゲート電極Ｇ２＜００＞を挟むように隔離して設けられソース／ドレインとして働くＰ型拡散層＜００＞を備えている。このＰ型拡散層＜００＞の一方は、トランジスタＴＲ３と共有されている。
【００２６】
また、ゲート電極Ｇ１＜００＞は、カラム方向に延設されて、トランジスタＴＲ１、ＴＲ３において共有されている。ゲート電極Ｇ２＜００＞は、カラム方向に延設されて、トランジスタＴＲ２、ＴＲ４において共有されている。
【００２７】
上記の構成は、その他のベーシックセルＢＣ＜０２＞〜ＢＣ＜２２＞において同様である。
【００２８】
上記ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞のそれぞれは、ベーシックセルＢＣ＜００＞〜ＢＣ＜２２＞のソース／ドレインとして働くＮ型拡散層、Ｐ型拡散層のパターン形状と同一のパターン形状を有した拡散層Ｐｓｕｂ、拡散層Ｎｓｕｂ、およびゲート電極Ｇ１、Ｇ２のパターン形状と同一のパターン形状を有した導電層１０−１、１０−２を備えている。拡散層Ｐｓｕｂ、拡散層Ｎｓｕｂの導電型は、同一ウェル上のベーシックセルＢＣの拡散層と反対の導電型（ウェルと同一の導電型）を備えている。そして、拡散層Ｐｓｕｂおよび拡散層Ｎｓｕｂに所定の電圧（例えば、ＶＳＳ、ＶＤＤ等）を印加して、拡散層Ｐｓｕｂおよび拡散層Ｎｓｕｂは、ＰウェルおよびＮウェルと電気的に接続される。
【００２９】
例えば、ｓｕｂ領域＜０１＞は、ベーシックセルＢＣ＜００＞のソース／ドレインとして働くＮ型拡散層＜００＞、Ｐ型拡散層＜００＞のパターン形状と同一のパターン形状を有した拡散層Ｐｓｕｂ＜０１＞、拡散層Ｎｓｕｂ＜００＞、およびゲート電極Ｇ１、Ｇ２のパターン形状と同一のパターン形状を有した導電層１０−１＜０１＞、１０−２＜０１＞を備えている。
【００３０】
＜製造方法＞
次に、この実施形態に係る半導体集積回路装置の製造方法について、図１に示した半導体集積回路装置を例に挙げて説明する。
【００３１】
まず、ロウ方向に沿って、半導体基板中に、例えば、イオン注入法を用いて、Ｐ型、Ｎ型不純物を注入して熱拡散させ、Ｐウェル、Ｎウェルを形成する。その後、上記Ｐウェル、Ｎウェルを形成した半導体基板上にフォトレジストを塗布する（図示せず）。
【００３２】
続いて、図２に示すように、素子分離領域ＳＴＩとなる領域上に開口部１３Ｗを有するフォトマスク１３を形成する。このマスク１３を形成する際には、マスクパターンをガラス基板２０上に忠実に転写できなくなる光近接効果（ＯＰＥ：Optical Proximity Effect）が生じる。そのため、このＯＰＥを事前に予測し、マスクパターンを補正することで、基板上に忠実なパターンを得る光近接効果補正（ＯＰＣ：Optical Proximity Correction )を行う。さらに、このフォトマスク１３は、素子領域のゲート幅を決定し、トランジスタの性能に直接に影響を与えるため、最も寸法精度の高いＯＰＣが適用されることが望ましい。
【００３３】
図示するように、マスク１３のパターン形状は、例えば、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞となる予定領域においても、ベーシックセルＢＣ＜０２＞〜ＢＣ＜２２＞となる予定領域と同一のパターン形状である。そのため、ｓｕｂ領域となる予定領域およびベーシックセルＢＣとなる予定領域にかかわらず、上記ＯＰＣのかかり方を均一に行っている。
【００３４】
続いて、上記フォトマスク１３のパターンをフォトレジストに転写する。
【００３５】
続いて、図３に示すように、上記マスク１３のパターンが転写されたレジストをマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを半導体基板に対して行い、トレンチを形成する。その後、フォトレジストを除去する。さらに、基板上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いてシリコン酸化膜（ＳｉＯ２）を堆積形成する。その後、上記シリコン酸化膜を基板表面上まで、例えば、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて平坦化し、トレンチ内に埋め込んで、素子分離領域ＳＴＩを形成する。
【００３６】
続いて、例えば、ＣＶＤ法等を用いて、ポリシリコンを堆積形成する。その後、上記ポリシリコン上に、フォトレジストを塗布する（図示せず）。
【００３７】
続いて、図４に示すように、ゲート電極となるためのパターン形状１４を有し、このパターン形状１４を上記フォトレジストに転写するためのフォトマスク１５を形成する。このマスクを形成する際には、上記と同様に光近接効果補正を行う。また、このようなゲートパターンは、トランジスタの性能に直接に影響を与えるため、最も寸法精度の高いＯＰＣが適用されることが望ましい。
【００３８】
図示するように、マスク１５のパターン形状は、例えば、Ｓｕｂ領域＜０１＞、Ｓｕｂ領域＜２１＞となる予定領域においても、ベーシックセルＢＣ＜０２＞〜ＢＣ＜２２＞となる予定領域と同一のゲートパターン形状である。そのため、Ｓｕｂ領域となる予定領域およびベーシックセルＢＣとなる予定領域にかかわらず、上記ＯＰＣのかかり方を均一に行っている。
【００３９】
続いて、上記フォトマスク１５をマスクとして、フォトレジストに露光および現像を行って、ゲート電極となるパターン形状１４を転写する。
【００４０】
続いて、図５に示すように、上記パターンが形成されたフォトレジストをマスクとして、例えば、ＲＩＥ法等の異方性エッチングを基板表面上まで行い、ポリシリコンを基板上に残存させる。その後、フォトレジストを例えば、アッシャー等により、除去する。以上の工程により、論理回路構成領域１１中にゲートパターン１６を形成する。
【００４１】
続いて、上記ゲートパターン１６が形成された論理回路構成領域１１の全面上に、フォトレジストを塗布する（図示せず）。
【００４２】
続いて、図６に示すように、ガラス基板２０上にベーシックセルＢＣのＮ型拡散層、Ｎｓｕｂ＜０１＞、Ｎｓｕｂ＜２１＞の形成領域上に開口部Ｎ２１を有し、このパターンを上記フォトレジストに転写するためのＮ＋フォトマスク２１を形成する。このフォトマスク２１を形成する際には、上記ＯＰＣを行う必要はない。
【００４３】
続いて、上記フォトマスク２１をマスクとして、フォトレジストに露光および現像を行って、フォトマスク２１のパターンを転写する。
【００４４】
続いて、図７に示すように、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってリン（Ｐ）等のＮ型不純物を打ち込み、熱拡散させる。そして、素子分離領域ＳＴＩ、ゲートパターンにより自己整合的にソース／ドレインとして働くＮ型拡散層、ｓｕｂ領域として働くＮｓｕｂ＜０１＞、Ｎｓｕｂ＜２１＞を形成する。その後、フォトレジストを除去する。
【００４５】
続いて、論理回路構成領域１１上にフォトレジストを更に塗布する（図示せず）。
【００４６】
続いて、図８に示すように、ガラス基板２０上にベーシックセルＢＣのＰ型拡散層、Ｐｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞の形成領域上に開口部Ｐ２２を有し、このパターンを上記フォトレジストに転写するためのＰ＋フォトマスク２２を形成する。このフォトマスク２２を形成する際には、上記Ｎ＋フォトマスク２１と同様に、ＯＰＣを行う必要はない。
【００４７】
続いて、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってホウ素（Ｂ）等のＰ型不純物を打ち込み、熱拡散させる。そして、素子分離領域ＳＴＩ、ゲートパターンにより自己整合的にソース／ドレインとして働くＰ型拡散層、ｓｕｂ領域として働くＰｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞を形成する。その後、フォトレジストを除去し、図１に示す半導体集積回路装置を製造する。
【００４８】
以上に説明したように、この実施形態に係る半導体集積回路装置では、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞は、論理回路として使用されない空き領域＜０１＞、空き領域＜２１＞にベーシックセルＢＣと同一のパターン形状を有して配置されている。よって、ｓｕｂ領域のための専用領域をあらかじめ必要としない。
【００４９】
そのため、かかる専用領域を削除でき、集積度を向上できる点で有利である。例えば、カラム方向に隣接する上下のベーシックセル間に設けられたｓｕｂ領域のための専用領域があらかじめ設けられている構成の場合、ｓｕｂ領域は、上下のベーシックセルと共有されていることから１／２グリッド（Grid）ずつ、すなわち単位セル内では計１Grid専有している。このベーシックセルのセル高さを８Grid、セル幅を４Grid、GridサイズをＡμｍとする。すると、ベーシックセルのセルサイズは８×Ａ×４×Ａ＝３２×Ａ２μｍ２であり、ｓｕｂ領域の専有面積は１×Ａ×４×Ａ＝４×Ａ２μｍ２である。そして、ｓｕｂ領域の占有面積がセルサイズに占める割合は、４×Ａ２μｍ２／３２×Ａ２μｍ２＝０．１２５、すなわち１２．５％程度となる。よって、この実施形態に係る半導体集積回路装置では、この専有面積を削除することができる結果、各単位セル内あたり、例えば、１２．５％程度の専有面積を低減することができる。
【００５０】
また、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞は、ソース／ドレインとして働くＮ型拡散層、Ｐ型拡散層のパターン形状と同一のパターン形状を有した拡散層Ｐｓｕｂ、拡散層Ｎｓｕｂを備えている。
【００５１】
そのため、フォトマスク１３を形成するためにＯＰＣを行う際に、ベーシックセルＢＣおよびｓｕｂ領域となるいずれの領域についても、ＯＰＣのかかり方を均一化できる点で有利である。
【００５２】
さらに、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞は、ゲート電極Ｇ１、Ｇ２のパターン形状と同一のパターン形状を有した導電層１０−１、１０−２を備えている。
【００５３】
そのため、フォトマスク１５を形成するためにＯＰＣを行う際に、ベーシックセルＢＣおよびｓｕｂ領域となるいずれの領域についても、ＯＰＣのかかり方を均一化できる点で有利である。
【００５４】
さらに、拡散層Ｐｓｕｂおよび拡散層Ｎｓｕｂに所定の電圧を印加して、拡散層Ｐｓｕｂおよび拡散層Ｎｓｕｂは、ＰウェルおよびＮウェルと電気的に接続される。そのため、ＰウェルおよびＮウェルの電圧を固定して、ウェル電圧を安定化できる点で有利である。
【００５５】
また、以上に説明したように、この実施形態に係る半導体集積回路装置の製造方法によれば、フォトマスク１３のパターン形状は、例えば、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞となる予定領域とベーシックセルＢＣ＜０２＞〜ＢＣ＜２２＞となる予定領域と同一のパターン形状であって、このフォトマスク１３にＯＰＣを行う。そのため、ｓｕｂ領域の素子領域の予定領域およびベーシックセルＢＣの素子領域の予定領域について、ＯＰＣのかかり方を均一化でき、歩留まりを向上できる点で有利である。
【００５６】
さらに、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞となる予定領域と、その他のベーシックセルＢＣ＜０２＞〜ＢＣ＜２２＞となる予定領域と同一のゲートパターン形状を有するフォトマスク１５に、ＯＰＣを行う。そのため、ゲートパターン形状について、ＯＰＣのかかり方を均一化でき、所望のゲートパターン形状が得られるため、歩留まりを向上することができる点で有利である。
【００５７】
さらに、上記のように、素子領域となるパターン形状、ゲートパターン形状が同一であるため、ＯＰＣ処理において処理時間を短くできるいわゆる階層処理を実行することができる。そのため、ＯＰＣの実行時間を低減でき、マスクを作成するためのマスクデータを作成する時間を低減できるため、マスクコストを低減できる点で有利である。
【００５８】
［変形例］
次に、この発明の変形例に係る半導体集積回路装置について、図９を用いて説明する。この変形例は、図１の論理回路構成領域１１で、回路変更を行った場合に関する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００５９】
図示するように、論理回路として使用されていない空き領域＜００＞、空き領域＜２２＞に、ｓｕｂ領域＜００＞、ｓｕｂ領域＜２２＞が配置され、領域＜０１＞、領域＜２１＞が論理回路として使用されている点で、上記第１の実施形態に係る半導体集積回路装置と相違している。
【００６０】
上記のように、この変形例に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、論理回路として使用されていない空き領域＜００＞、空き領域＜２２＞に、ｓｕｂ領域＜００＞、ｓｕｂ領域＜２２＞が配置されている。必要に応じて、上記のような構成をとることも可能である。
【００６１】
次に、この変形例に係る半導体集積回路装置の製造方法について、図９に示した半導体集積回路装置を例に挙げて説明する。
【００６２】
まず、上記第１の実施形態と同様の工程を用いて、半導体基板中に、Ｎウェル、Ｐウェル、素子分離領域ＳＴＩを形成した後、基板上にゲートパターンを形成する。さらに、全面上にフォトレジストを塗布する（図示せず）。
【００６３】
続いて、図１０に示すように、ガラス基板２０上にベーシックセルＢＣのＮ型拡散層上、Ｎｓｕｂ＜００＞、Ｎｓｕｂ＜２２＞の形成領域上に開口部Ｎ３１を有したパターンを有し、このパターンを上記フォトレジストに転写するためのＮ＋フォトマスク３１を形成する。このフォトマスク３１を形成する際には、上記ＯＰＣを行う必要はない。
【００６４】
続いて、上記フォトマスク３１をマスクとして、フォトレジストに露光および現像を行って、フォトマスク３１のパターンを転写する。
【００６５】
続いて、図１１に示すように、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってリン（Ｐ）等のＮ型不純物を打ち込み、熱拡散させて、各ベーシックセルＢＣにおけるＮ型拡散層、Ｎｓｕｂ＜００＞、Ｎｓｕｂ＜２２＞を形成する。その後、フォトレジストを除去する。
【００６６】
続いて、論理回路構成領域１１の全面上にフォトレジストを更に塗布する（図示せず）。
【００６７】
続いて、図１２に示すように、ガラス基板２０上にベーシックセルＢＣのＰ型拡散層、Ｐｓｕｂ＜００＞、Ｐｓｕｂ＜２２＞の形成領域上に開口部Ｐ３２を有し、このパターンを上記フォトレジストに転写するためのＰ＋フォトマスク３２を形成する。このフォトマスク３２を形成する際には、上記ＯＰＣを行う必要はない。
【００６８】
続いて、上記フォトマスク３２をマスクとして、フォトレジストに露光および現像を行って、フォトマスク３２のパターンを転写する。
【００６９】
続いて、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってホウ素（Ｂ）等のＰ型不純物を打ち込み、熱拡散させて、Ｐ型拡散層、Ｐｓｕｂ＜００＞、Ｐｓｕｂ＜２２＞を形成する。その後、フォトレジストを除去し、図９に示す半導体集積回路装置を製造する。
【００７０】
上記のように、この変形例に係る半導体集積装置の製造方法によれば、上記第１の実施形態と同様の効果が得られる。さらに、フォトマスク３１、３２のパターンのみを変更することで、素子分離領域ＳＴＩ、ゲートパターン等マスクパターンの変更なく、ｓｕｂ領域＜００＞、＜２２＞を確保しつつ、顧客の要求の変化に対応した論理回路を変更するＥＣＯ(Engineering Change Order)処理を行うことができる。そのため、製造時間を増大することなく、回路変更に対応できる点で有利である。
【００７１】
さらに、ＥＣＯ処理の際、変更するフォトマスク３１、３２は、ＯＰＣを行う必要がないため、上記ＯＰＣを行うマスク１３、１５等に比べて、例えば、１／５程度の製造コストで製造可能である。そのため、回路変更時の製造コストを低減できる点で有利である。
【００７２】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路装置について、図１３を用いて説明する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。上記第１の実施形態では、空き領域に配置された論理回路として使用しないベーシックセルＢＣをｓｕｂ領域として使用した一例をあげた。この実施形態では、スタンダードセルＳＣに対してｓｕｂ領域として使用した例である。
【００７３】
ここでは、スタンダードセルＳＣとは、少なくともゲート電極のパターン形状がセルに応じて異なるか同一であるセルをいう。しかし、例えば、専有面積等がセルごとに異なっていても良い。
【００７４】
図示するように、論理回路として使用しない空き領域＜０１＞、空き領域＜２１＞の間に、上記ベーシックセルＢＣと同一のパターン形状を有するｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞を備えている。
【００７５】
この実施形態に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、論理回路として使用されない空き領域＜０１＞、空き領域＜２１＞に、ベーシックセルと同一のパターン形状であるｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞が配置されている。必要に応じて、このような構成をとることも可能である。
【００７６】
次に、この実施形態に係る半導体集積回路装置の製造方法について説明する。
【００７７】
まず、上記第１の実施形態と同様の工程を用いて、半導体基板中に、Ｎウェル、Ｐウェル、素子分離領域ＳＴＩを形成した後、半導体基板上に、例えば、ＣＶＤ法を用いて、ポリシリコン等を堆積形成する。その後、上記ポリシリコン上に、フォトレジストを塗布する（図示せず）。
【００７８】
続いて、図１４に示すように、ゲート電極となるためのパターン形状４２を有し、このパターン形状４２を上記フォトレジストに転写するためのフォトマスク４１を形成する。このマスクを形成する際には、上記と同様に最も寸法精度の高いＯＰＣを行うことが望ましい。
【００７９】
ここで、図示するように、スタンダードセルＳＣの予定領域の近傍には、上記ベーシックセルＢＣとｓｕｂ領域＜０１＞、＜２１＞となるゲートパターン形状１４を同時に形成している。そのため、ＯＰＣの均一化を図っている。
【００８０】
続いて、上記フォトマスク４１をマスクとして、フォトレジストに露光および現像を行って、ゲート電極となるパターン形状４２、１４を転写する。
【００８１】
続いて、図１５に示すように、ガラス基板２０上にスタンダードセルＳＣのＮ型拡散層上、Ｎｓｕｂ＜０１＞、Ｎｓｕｂ＜２１＞の形成領域上に開口部Ｎ２１を有したパターンを有し、このパターンを上記フォトレジストに転写するためのＮ＋フォトマスク２１を形成する。このフォトマスク２１を形成する際には、上記ＯＰＣを行う必要ない。
【００８２】
続いて、上記フォトマスク２１をマスクとして、フォトレジストに露光および現像を行って、フォトマスク２１のパターンを転写する。
【００８３】
続いて、図１６に示すように、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってリン（Ｐ）等のＮ型不純物を打ち込み、熱拡散させて、各スタンダードセルＳＣにおけるＮ型拡散層、Ｎｓｕｂ＜０１＞、Ｎｓｕｂ＜２１＞を形成する。その後、フォトレジストを除去する。
【００８４】
続いて、論理回路構成領域１１の全面上にフォトレジストを更に塗布する（図示せず）。
【００８５】
続いて、図１７に示すように、ガラス基板２０上にスタンダードセルＳＣのＰ型拡散層、Ｐｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞の形成領域上に開口部Ｐ２２を有し、このパターンを上記フォトレジストに転写するためのＰ＋フォトマスク２２を形成する。このフォトマスク２２を形成する際には、上記ＯＰＣを行う必要はない。
【００８６】
続いて、上記フォトマスク２２をマスクとして、フォトレジストに露光および現像を行って、フォトマスク２２のパターンを転写する。
【００８７】
続いて、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってホウ素（Ｂ）等のＰ型不純物を打ち込み、熱拡散させて、Ｐ型拡散層、Ｐｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞を形成する。その後、フォトレジストを除去し、図１３に示す半導体集積回路装置を製造する。
【００８８】
上記のように、この実施形態に係る半導体集積装置の製造方法によれば、上記第１の実施形態と同様の効果が得られる。さらに、フォトマスク４１を形成する際には、空き領域＜０１＞、空き領域＜２１＞に、上記ベーシックセルＢＣとのゲートパターンと同一のゲートパターン１４をスタンダードセルＳＣのゲートパターン４２と同時に形成している。
【００８９】
ここで、空き領域＜０１＞、空き領域＜２１＞にゲートパターン１４がない状態で、ＯＰＣを行うと、空き領域の近傍でゲートパターン１４がある状態よりも上記光近接効果（ＯＰＥ）が大きく発生し、マスクパターンの補正が多くなる。そのため、スタンダードセルＳＣの素子領域のゲート幅に影響を与え、トランジスタが所望の性能を得ることが出来ない。
【００９０】
しかし、この実施形態では、フォトマスク４１を形成する際に、空き領域＜０１＞、空き領域＜２１＞にゲートパターン１４が“ある状態”で、ＯＰＣを行っている。そのため、マスクパターンの補正を少なくしてスタンダードセルＳＣの素子領域のゲート幅を均一化でき、トランジスタに所望の性能を持たせることができる点で有利である。
【００９１】
また、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞に対しては、フォトマスク２１、２２とコンタクト以降のマスク（図示せず）を変更して、拡散層および信号配線を変更することで、通常のベーシックセルＢＣとして使用できる。そのため、論理回路を変更するＥＣＯ処理を実施でき、容易に回路変更ができる点で有利である。さらに、このフォトマスク２１、２２を形成する際には、ＯＰＣを行う必要がないため、素子分離領域ＳＴＩやゲートパターンのマスクパターンマスクも含めて変更した時より製造コストが増大することもない。
【００９２】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路装置について、図１８、図１９を用いて説明する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。図１８は、この実施形態に係る半導体集積回路装置を示す平面図である。図１９は、図１８中のＡ−Ａ´線に沿った構造を模式的に示す断面図である。
【００９３】
図１８に示すように、論理回路構成領域１１中の全面にわたってアレイ状に、ベーシックセルＢＣ＜００＞〜ＢＣ＜２２＞が配置されている。そして、ベーシックセルＢＣのソース領域または空き領域の拡散層中にｓｕｂ領域が設けられ、ｓｕｂ領域は、拡散層と異なる導電型（ウェルと同じ導電型）を有している。
【００９４】
例えば、ベーシックセルＢＣ＜０１＞中のソース領域または空き領域のＮ型拡散層＜０１＞の一部に、ｓｕｂ領域として働くＰｓｕｂ（Ｐ型拡散層）＜０１＞が設けられている。Ｐｓｕｂ＜０１＞は、Ｎ型拡散層＜０１＞と異なるＰ型の不純物が導入されている。
【００９５】
ベーシックセルＢＣ＜０１＞中のソース領域または空き領域のＰ型拡散層＜０１＞の一部に、ｓｕｂ領域として働くＮｓｕｂ（Ｎ型拡散層）＜０１＞が設けられている。Ｎｓｕｂ＜０１＞は、Ｐ型拡散層＜０１＞と異なるＮ型の不純物が導入されている。ベーシックセルＢＣ＜２１＞中に設けられたＰｓｕｂ＜２１＞、Ｎｓｕｂ＜２１＞についても同様である。また、第１、第２の実施形態と比べ、ｓｕｂ領域の拡散層とソース領域の拡散層が接触している点で相違している。
【００９６】
図１９に示すように、Ａ−Ａ´線に沿った構造に示すいわゆるＣＭＯＳ構造においては、寄生的にＰＮＰトランジスタおよびＮＰＮトランジスタが存在し、両トランジスタの接続状態はサイリスタの等価回路に等しい。しかし、Ｎｓｕｂ＜０１＞および空き領域のＰ型拡散層＜０１＞に電圧ＶＤＤを印加して、寄生ＰＮＰトランジスタのベース・エミッタ間を同電位とし、サイリスタがオンすることを防止している。その他のＮｓｕｂ＜２１＞、Ｐｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞についても同様である。この機能は第1、第２の実施形態のｓｕｂ領域と同様の働きをしている。
【００９７】
上記のように、この実施形態に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、例えば、Ｐ型拡散層＜０１＞中に、Ｎｓｕｂ＜０１＞が設けられている。そのため、Ｎｓｕｂ＜０１＞およびＰ型拡散層＜０１＞に電圧ＶＤＤを印加して、寄生ＰＮＰトランジスタのベース・エミッタ間を同電位とし、サイリスタがオンすることを防止できる。そのため、いわゆるラッチアップの発生を防止できる点で有利である。
【００９８】
また、ｓｕｂ領域（Ｐｓｕｂ、Ｎｓｕｂ）は、ベーシックセルＢＣ＜０１＞、ＢＣ＜２１＞中の一方のトランジスタのソース領域または空き領域として働く拡散層中に設けられている。
【００９９】
そのため、ソースとして働く拡散層分の空き領域があればよく、ｓｕｂ領域のためのベーシックセルＢＣ全体分の面積を専有しないため、微細化に対して有利である。さらに、ｓｕｂ領域がソース領域に設けられた場合であっても、トランジスタとして使用することも可能である。
【０１００】
尚、上記Ｎｓｕｂ、Ｐｓｕｂは、寄生のサイリスタがオンした際のキャリア注入によるウェルの電位変動を抑えるという観点では、より多くの箇所に設けることがより望ましい。
【０１０１】
次に、この実施形態に係る半導体集積装置の製造方法を説明する。
【０１０２】
まず、上記第１の実施形態と同様の工程を用いて、半導体基板中に、Ｎウェル、Ｐウェル、素子分離領域ＳＴＩを形成した後、半導体基板上に、例えば、ＣＶＤ法を用いて、ポリシリコン等を堆積形成する。その後、ゲート電極となるパターン形状に上記ポリシリコンを形成して、ゲートパターンを形成する。さらに、形成後の基板の全面上にフォトレジストを塗布する（図示せず）。
【０１０３】
続いて、図２０に示すように、ガラス基板２０上にベーシックセルＢＣのＮ型拡散層上、Ｎｓｕｂ＜０１＞、Ｎｓｕｂ＜２１＞の形成領域上に開口部Ｎ５１を有したパターンを有し、このパターンを上記フォトレジストに転写するためのＮ＋フォトマスク５１を形成する。このフォトマスク５１を形成する際には、上記ＯＰＣを行う必要はない。また、Ｎｓｕｂ＜０１＞、Ｎｓｕｂ＜２１＞のように、インプラを一部逆のインプラに変更するには、デザインルールを満たしたインプラデータにする。
【０１０４】
続いて、上記フォトマスク５１をマスクとして、フォトレジストに露光および現像を行って、フォトマスク５１のパターンを転写する。
【０１０５】
続いて、図２１に示すように、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってリン（Ｐ）等のＮ型不純物を打ち込み、熱拡散させて、各ベーシックセルＢＣにおけるＮ型拡散層、Ｎｓｕｂ＜０１＞、Ｎｓｕｂ＜２１＞を形成する。その後、このフォトレジストを除去する。
【０１０６】
続いて、論理回路構成領域１１の全面上にフォトレジストを更に塗布する（図示せず）。
【０１０７】
続いて、図２２に示すように、ガラス基板２０上にベーシックセルＢＣのＰ型拡散層上、Ｐｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞の形成領域上に開口部Ｐ５２を有し、このパターンを上記フォトレジストに転写するためのＰ＋フォトマスク５２を形成する。このフォトマスク５２を形成する際には、上記ＯＰＣを行う必要はない。また、Ｐｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞のように、インプラを一部逆のインプラに変更するには、デザインルールを満たしたインプラデータにする。
【０１０８】
続いて、上記フォトマスク５２をマスクとして、フォトレジストに露光および現像を行って、フォトマスク５２のパターンを転写する。
【０１０９】
続いて、上記パターンが転写されたフォトレジストをマスクとして、例えば、イオン打ち込み法によってホウ素（Ｂ）等のＰ型不純物を打ち込み、熱拡散させて、Ｐ型拡散層、Ｐｓｕｂ＜０１＞、Ｐｓｕｂ＜２１＞を形成する。その後、フォトレジストを除去し、図１８に示す半導体集積回路装置を製造する。
【０１１０】
上記のように、この実施形態に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、フォトマスク５１、５２を形成する際に、必要に応じて、空き領域の拡散層上のインプラデータを一部逆のインプラすることにより、回路変更に応じたＰｓｕｂ、Ｎｓｕｂを形成することができる。また、このマスク５１、５２はＯＰＣを行う必要がないため、製造コストを低減できる点で有利である。
【０１１１】
尚、上記マスク５１を形成する際に、Ｎｓｕｂの面積を、Ｐ型拡散層の面積と同程度とすることにより、一部ではなくＰ型拡散領の全部に設けることも可能である。同様に、上記マスク５２を形成する際に、Ｐｓｕｂの面積を、Ｎ型拡散層の面積と同程度とすることにより、一部ではなくＮ型拡散領の全部に設けることも可能である。
【０１１２】
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路装置について、図２３を用いて説明する。この説明において、上記第３の実施形態と重複する部分の説明を省略する。
【０１１３】
図示するように、アレイ状に配置されたベーシックセルＢＣおよびスタンダードセルＳＣのソースとして働くそれぞれの拡散層中の一部に、ｓｕｂ領域（Ｎｓｕｂ、Ｐｓｕｂ）が設けられている。このｓｕｂ領域は、ソースとして働く拡散層と異なる導電型（ウェルと同じ導電型）を有している。
【０１１４】
上記のような構成によれば、上記第３の実施形態と同様の効果が得られる。さらに、必要に応じて上記のような構成をとることも可能である。
【０１１５】
また、ｓｕｂ領域（Ｎｓｕｂ、Ｐｓｕｂ）は、ベーシックセルＢＣおよびスタンダードセルＳＣのソースとして働くそれぞれの拡散層中の一部に設けられている。そのため、寄生のサイリスタがオンした際のキャリア注入によるウェルの電位変動を抑えることができる箇所を増大させて、ラッチアップをより防止できる点で有利である。
【０１１６】
この実施形態に係る半導体集積回路装置の製造方法は、上記第３の実施形態と実質的に同様であるため、その説明を省略する。
【０１１７】
尚、上記Ｐｓｕｂは、Ｎ型拡散層中の一部ではなく、全部に設けることも可能である。  同様に、上記Ｎｓｕｂは、Ｐ型拡散層中の一部ではなく、全部に設けることも可能である。
【０１１８】
以上、第１乃至第４の実施形態、および変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１９】
【図１】この発明の第１の実施形態に係る半導体集積回路装置を示す平面図。
【図２】この発明の第１の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図３】この発明の第１の実施形態に係る半導体集積回路装置の一製造工程を示す図。
【図４】この発明の第１の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図５】この発明の第１の実施形態に係る半導体集積回路装置の一製造工程を示す図。
【図６】この発明の第１の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図７】この発明の第１の実施形態に係る半導体集積回路装置の一製造工程を示す図。
【図８】この発明の第１の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図９】この発明の変形例に係る半導体集積回路装置を示す平面図。
【図１０】この発明の変形例に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図１１】この発明の変形例に係る半導体集積回路装置の一製造工程を示す図。
【図１２】この発明の変形例に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図１３】この発明の第２の実施形態に係る半導体集積回路装置を示す平面図。
【図１４】この発明の第２の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図１５】この発明の第２の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図１６】この発明の第２の実施形態に係る半導体集積回路装置の一製造工程を示す図。
【図１７】この発明の第２の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図１８】この発明の第３の実施形態に係る半導体集積回路装置を示す平面図。
【図１９】図１８中のＡ−Ａ´線に沿った構造を模式的に示す断面図。
【図２０】この発明の第３の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図２１】この発明の第３の実施形態に係る半導体集積回路装置の一製造工程を示す図。
【図２２】この発明の第３の実施形態に係る半導体集積回路装置の一製造工程のフォトマスクを示す図。
【図２３】この発明の第４の実施形態に係る半導体集積回路装置を示す平面図。
【符号の説明】
【０１２０】
１１…論理回路構成領域、ＳＴＩ…素子分離領域、ＢＣ＜００＞〜ＢＣ＜２２＞…ベーシックセル、ｓｕｂ領域＜０１＞、ｓｕｂ領域＜２１＞…サブ領域、ＴＲ１〜ＴＲ４…トランジスタ、Ｇ１＜００＞、Ｇ２＜００＞…ゲート電極、Ｐｓｕｂ／Ｎｓｕｂ…サブ領域として働くＰ型／Ｎ型拡散層。
【図１】
2006245390.tif 000003
【図２】
2006245390.tif 000004
【図３】
2006245390.tif 000005
【図４】
2006245390.tif 000006
【図５】
2006245390.tif 000007
【図６】
2006245390.tif 000008
【図７】
2006245390.tif 000009
【図８】
2006245390.tif 000010
【図９】
2006245390.tif 000011
【図１０】
2006245390.tif 000012
【図１１】
2006245390.tif 000013
【図１２】
2006245390.tif 000014
【図１３】
2006245390.tif 000015
【図１４】
2006245390.tif 000016
【図１５】
2006245390.tif 000017
【図１６】
2006245390.tif 000018
【図１７】
2006245390.tif 000019
【図１８】
2006245390.tif 000020
【図１９】
2006245390.tif 000021
【図２０】
2006245390.tif 000022
【図２１】
2006245390.tif 000023
【図２２】
2006245390.tif 000024
【図２３】
2006245390.tif 000025