(57)【要約】【課題】  飽和電荷量（Ｑｓ）の低下や感度の低下をさせることなく、画素サイズの微細化を可能にする固体撮像装置を提供する。【解決手段】  半導体基板４２の一方の面に、該基板４２中に形成された光電変換素子ＰＤからの信号を読み出す読出し回路（Ｔｒ1 ，Ｔｒ2 ）が形成され、半導体基板４２の他方の面から入射光Ｌを取り込む裏面照射型の固体撮像装置４１であって、読出し回路（Ｔｒ1 ，Ｔｒ２）の少なくとも一部の下に形成された光電変換領域部５２ｃ1 で発生した電荷ｅを、光電変換素子ＰＤ内に形成された電界により、光電変換素子ＰＤの基板４２の一方の面側の電荷蓄積領域５２ａに集めるようにして成る。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板の一方の面に、該基板中に形成された光電変換素子からの信号を読み出す読出し回路が形成され、前記半導体基板の他方の面から入射光を取り込む裏面照射型の固体撮像装置であって、
前記読出し回路の少なくとも一部の下に形成された光電変換領域部で発生した電荷を、前記光電変換素子内に形成された電界により、前記光電変換素子の前記基板の一方の面側の電荷蓄積領域に集めるようにして成る
ことを特徴とする固体撮像装置。
【請求項２】
前記光電変換素子内の前記光電変換領域部と前記電荷蓄積領域との間に、前記光電変換領域部から前記電荷蓄積領域に向ってポテンシャルが深くなるようなポテンシャル分布が形成されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記光電変換素子の基板深さ方向に、前記基板の他方の面から一方の面に向ってポテンシャルが深くなるようなポテンシャル分布が形成されて成る
ことを特徴とする請求項２記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特に入射光を基板裏面側から取り込むようにした裏面照射型のＣＭＯＳ固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ固体撮像装置が知られている。このＣＭＯＳ固体撮像装置は、フォトダイオードと複数のトランジスタ、いわゆるＭＯＳトランジスタとにより１画素を形成し、複数の画素を所要のパターンに配列して構成される。このフォトダイオードは、受光量に応じて信号電荷を生成し蓄積する光電変換素子である。複数のＭＯＳトランジスタは、フォトダイオードからの信号電荷を読み出すための読出し回路を構成する素子である。
【０００３】
図３に、イメージセンサに適用した従来の表面照射型のＣＭＯＳ固体撮像装置の例を示す。図３は画素の要部を示している。このＣＭＯＳ固体撮像装置１は、第１導電型、例えばｎ型のシリコン半導体基板２に第２導電型、例えばｐ型の半導体ウェル領域３を形成を形成し、基板表面側に各画素を区画するためのｐ型の画素分離領域４を形成し、各区画領域にフォトダイオードＰＤと複数のＭＯＳトランジスタ、例えば電荷読出しトランジスタＴｒ1 、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタ（いずれもＴｒ2 で図示する）の４つのＭＯＳトランジスタからなる単位画素５を形成して構成される。この画素５が多数個、２次元マトリックス状に配列される。
【０００４】
フォトダイオードＰＤは、ｎ型半導体基板２の表面から所要の深さにわたってイオン注入により形成した第１導電型であるｎ型の半導体領域６と、このｎ型半導体領域６の表面に形成した高不純物濃度のｐ型半導体領域、すなわち暗電流を抑制するためのｐ＋アキューミュレーション層７とにより形成される。フォトダイオードＰＤのｎ型半導体領域６は、ｐ＋アキューミュレーション層７と接する表面側に高不純物濃度のｎ型電荷蓄積領域（ｎ＋電荷蓄積領域）６ａと、この電荷蓄積領域６ａより低不純物濃度のｎ型半導体領域６ｂとにより形成される。
【０００５】
上記の各ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 は、次のようにして構成される。ｎ型半導体基板２の表面には、フォトダイオードＰＤに隣接するように、ｐ型半導体ウェル領域９が形成され、このｐ型半導体ウェル領域９内に高不純物濃度のｎ型半導体領域、即ちソース・ドレイン領域１０、１４がイオン注入により形成される。
【０００６】
電荷読出しトランジスタＴｒ1 は、ｎ＋ソース・ドレイン領域１０とフォトダイオードＰＤのｎ＋電荷蓄積領域６ａと、両領域１０及び６ａ間の基板表面上にゲート絶縁膜１１を介して形成したゲート電極１２とにより形成される。このｎ＋ソース・ドレイン領域１０は、いわゆるフローティングディフュージョン（ＦＤ）となる。ゲート電極１２直下にはチャネル領域８が形成される。
他のリセットトランジスタ、アンプトランジスタ、垂直選択トランジスタなどのトランジスタＴｒ2 は、一部図示せざるも同様に対のｎ＋ソース・ドレイン領域１４と、その間のｐ型半導体ウェル領域９上にゲート絶縁膜を介して形成したゲート電極１５とにより形成される。
【０００７】
また、半導体基板２の各トランジスタＴｒ1 ，Ｔｒ2 が形成された読出し回路領域１８に対応するｐ型半導体ウェル領域９の直下には、ｐ型半導体領域による画素分離領域１９が形成される。
【０００８】
上述した各ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 の回路配線１６は、層間絶縁膜１７を介して多層配線で形成される。配線１７は、読出し回路領域１８内のみに形成され、基板表面側より入射した光を遮るためにフォトダイオードＰＤ上には形成されない。この多層配線層上には、図示せざるも平坦化膜を介してカラーフィルタ及びオンチップマイクロレンズが形成される。
このＣＭＯＳ固体撮像装置１は、半導体基板２の表面側から光ＬをフォトダイオードＰＤに入射し、フォトダイオードＰＤ内において光電変換された受光量に応じた信号電荷（この例では電子）ｅをｎ＋電荷蓄積領域６ａに蓄積し、これより各ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 による読出し回路を通じて読出すようになされる。
【０００９】
一方、本出願人は先に、光を基板裏面側から入射するようにした裏面照射型のＣＭＯＳ固体撮像装置を提案した（特許文献１参照）。この裏面照射型のＣＭＯＳ固体撮像装置２１は、図２に示すように、例えばｎ型のシリコン半導体基板２２にｐ型画素分離領域２３を形成し、各画素領域にフォトダイオードＰＤと複数のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 を形成して単位画素２５を形成し、この画素２５を多数個、２次元マトリックス状に配列して構成される。画素分離領域２３は、基板表面から基板裏面にわたって例えばｐ型半導体領域により形成される。フォトダイオードＰＤは、ｐ型画素分離領域と各ＭＯＳトランジスタが形成される比較的に深いｐ型半導体ウェル領域とにより囲まれたｎ型半導体基板２２と表裏面側の高不純物濃度のｐ型半導体領域、いわゆる暗電流を抑制するためのｐ＋アキューミュレーション層２６、２７とで形成される。フォトダイオードＰＤのｎ型半導体基板２２は、基板表面側の高濃度のｎ＋電荷蓄積領域２２ａと基板裏面側に延びるｎ＋電荷蓄積領域より低不純物濃度のｎ型半導体領域２２ｂとにより形成される。この基板裏面側に延びるｎ型半導体領域２２ｂは、各ＭＯＳトランジスタが形成された所謂読出し回路領域に対応したｐ型半導体ウェル領域２４の下まで延長して形成される。
【００１０】
複数のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 は、前述と同様に、例えば電荷読出しトランジスタ、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタの４つのＭＯＳトランジスタで形成することができる。図示では電荷読出しトランジスタをＴｒ1 で示し、その他のリセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタをＴｒ2 で示す。電荷読出しトランジスタＴｒ1 は、ｎ＋ソース・ドレイン領域２９とフォトダイオードＰＤのｎ＋電荷蓄積領域２２ａと、両領域２９及び２２ａ間の基板表面上にゲート絶縁膜を介して形成したゲート電極３０とにより形成される。このｎ＋ソース・ドレイン領域２９は、いわゆるフローティングディフュージョン（ＦＤ）となる。ゲート電極３０の直下にはチャネル領域３４が形成される。
他のリセットトランジスタ、アンプトランジスタ、垂直選択トランジスタなどのトランジスタＴｒ2 は、一部図示せざるも同様に対のソース・ドレイン領域３１、３２と、その間のｐ型半導体ウェル領域２４上にゲート絶縁膜を介して形成したゲート電極３３とにより形成される。基板裏面側は、図示せざるも平坦化膜を兼ねる絶縁膜を介してカラーフィルタ及びオンチップマイクロレンズが形成される。
【００１１】
この裏面照射型のＣＭＯＳ固体撮像装置２１は、半導体基板２２の裏面側から光をフォトダイオードＰＤに入射し、フォトダイオードＰＤにおいて光電変換した受光量に応じた信号電荷をｎ＋電荷蓄積領域２２ａに蓄積し、これより各ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 による読出し回路を通じて読出すようになされる。
【特許文献１】特開２００３−３１７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
近年、固体撮像装置においては、高解像度のニーズに対して多数の画素を高集積するために画素の微細化を行うことが望まれている。上述した表面照射型のＣＭＯＳ固体撮像装置１の場合、各画素領域では同一平面上にフォトダイオードＰＤや電荷読出しトランジスタ等の複数のトランジスタＴｒ1 ，Ｔｒ2 を配置するため、平面上の面積が夫々に必要になり、１画素５の面積が増大してしまう傾向があった。このため、画素サイズの微細化が困難となり、あるいは画素サイズを微細化した場合には、フォトダイオードＰＤの面積が縮小してしまうことにより、飽和電荷量（Ｑｓ）の低下や感度の低下を招く等の問題があった。
【００１３】
一方、上述の裏面照射型のＣＭＯＳ固体撮像装置２１では、光Ｌを基板裏面側から入射するので、表面照射型に比べて受光面積を増やすことができ、感度の向上が得られる。しかし、この裏面照射型の固体撮像装置においては、複数のＭＯＳトランジスタによる読出し回路領域の下（すなわち、ｐ型半導体ウェル領域２４の下）に対応する光電変換領域部で２２ｃ発生した電荷ｅを効率よく基板表面側のｎ＋電荷蓄積領域２２ａへ集め、飽和電荷量（Ｑｓ）の低下を抑制することが望まれている。
【００１４】
本発明は、上述の点に鑑み、飽和電荷量（Ｑｓ）の低下や感度の低下をさせることなく、画素サイズの微細化を可能にする固体撮像装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明に係る固体撮像装置は、半導体基板の一方の面に、この基板中に形成された光電変換素子からの信号を読み出す読出し回路が形成され、半導体基板の他方の面から入射光を取り込む裏面照射型の固体撮像装置であって、読出し回路の少なくとも一部の下に形成された光電変換領域部で発生した電荷を、光電変換素子内に形成された電界により、光電変換素子の基板の一方の面側の電荷蓄積領域に集めるようにして成ることを特徴とする。
【００１６】
本発明の好ましい形態は、光電変換素子内の光電変換領域部と電荷蓄積領域との間に、光電変換領域部から電荷蓄積領域に向ってポテンシャルが深くなるようなポテンシャル分布を形成した構成とする。
さらに、好ましくは光電変換素子の基板深さ方向に、基板の他方の面から一方の面に向ってポテンシャルが深くなるようなポテンシャル分布を形成する。
【発明の効果】
【００１７】
本発明の固体撮像装置によれば、裏面照射型の固体撮像装置で構成し、その読出し回路の少なくとも一部の下に形成した光電変換領域部で発生した電荷が、光電変換素子内に形成した電界により、光電変換素子の電荷蓄積領域に集められる。これによって、飽和電荷量を向上することができる。一方、読出し回路の下も光電変換素子として形成されるので、基板の他方の面からの入射光の入射面積が広くなり、感度を向上することができる。従って、飽和電荷量の低下や感度の低下をさせることなく、画素の高集積化に伴う画素サイズの微細化を可能にする。
【００１８】
上記電界として、光電変換素子内の上記光電変換領域部と電荷蓄積領域との間に、光電変換領域部から電荷蓄積領域に向ってポテンシャルが深くなるポテンシャル分布を形成することにより、光電変換領域部の電荷を効率よく電荷蓄積領域へ移動し蓄積させることができる。
【００１９】
光電変換素子の基板深さ方向に、基板の他面また一方の面に向ってポテンシャルが深くなるようなポテンシャル分布を形成することにより、光電変換素子内で発生した電荷を効率よく一方の面に存する電荷蓄積領域へ移動し蓄積させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態を説明する。
【００２１】
図１に、本発明に係る裏面照射型のＣＭＯＳ固体撮像装置の一実施の形態を示す。本実施の形態に係る裏面照射型のＣＭＯＳ固体撮像装置４０は、第１導電型、例えばｎ型のシリコン半導体基板４２に各画素を区画するための第２導電型、例えばｐ型の半導体領域からなる画素分離領域を形成し、各区画領域にフォトダイオードＰＤと複数のＭＯＳトランジスタ、例えば電荷読出しトランジスタＴｒ1 、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタ（いずれもＴｒ2 で総称して図示する）の４つのＭＯＳトランジスタとからなる単位画素４５を形成して成る。この画素４５は多数個、マトリックス状に配列される。
【００２２】
複数のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 はフォトダイオードＰＤからの信号電荷を読み出すための読出し回路を構成する。この読出し回路を構成する複数のＭＯＳトランジスタは、半導体基板４２の一方の面、すなわち基板表面側に画素分離領域４３接続するように形成したｐ型半導体ウェル領域４６に形成される。電荷読出しトランジスタＴｒ1 は、ｐ型半導体ウェル領域４６内に形成した高不純物濃度のｎ＋ソース・ドレイン領域４７と、フォトダイオードＰＤの基板表面側のｎ型電荷蓄積領域と、両領域間の基板表面上にゲート絶縁膜を介して形成したゲート電極４８とにより形成される。このｎ＋ソース・ドレイン領域４７は、いわゆるフローティング・ディフージョン（ＰＤ）となる。他のリセットトランジスタ、アンプトランジスタ、垂直選択トランジスタ等のトランジスタＴｒ2 は、一部図示せざるも同様に対のｎ＋ソース・ドレイン領域４９と、その間のｐ型半導体ウェル領域４６上にゲート絶縁膜を介して形成したゲート電極５０とにより形成される。各トランジスタが形成された半導体基板上には、層間絶縁膜６２を介して読出し回路の回路配線６１を多層配線で形成してなる多層配線層６３が形成される。
【００２３】
フォトダイオードＰＤは、基板の一方の面から他方の面、すなわち基板表面から基板裏面に至り、かつ読出し回路が形成されたｐ型半導体ウェル領域４６（すなわち読出し回路領域）の下まで延長するｎ型半導体領域５２と、このｎ型半導体領域５２の表面側の界面に形成された高不純物濃度のｐ型半導体領域、いわゆるｐ＋アキューミュレーション層５３と、ｎ型半導体領域５２の裏面側の界面に形成された高不純物濃度のｐ型半導体領域、いわゆるｐ＋アキューミュレーション層５４とにより形成される。フォトダイオードＰＤを構成するｎ型半導体領域５２は、基板表面側の高不純物濃度のｎ型電荷蓄積領域５２ａと、この電荷蓄積領域５２ａより低不純物高度で、電荷蓄積領域５２ａから基板裏面側に延長するｎ型領域５２ｂ及びｐ型半導体ウェル領域４６の下に延長するｎ型半導体領域５２ｃとにより形成される。電荷読出しトランジスタのゲート電極４８の下もｎ型半導体領域５２ｂとして形成される。
【００２４】
そして、本実施の形態においては、特に、フォトダイオードＰＤを構成するｎ型半導体領域５２において、光電変換された電荷ｅを基板表面側に向って移動させるための電界を基板深さ方向に形成し、さらに、ｐ型半導体ウェル領域４６の直下の光電変換領域、即ちｎ型半導体領域５２ｃ1 の電荷をｎ型電荷蓄積領域５２ａへ移動し集めるための電界を形成するように成す。
【００２５】
すなわち、ｎ型半導体領域５２には、基板裏面から基板表面に向ってポテンシャルが深くなるようなポテンシャル分布を形成する。この場合、ｐ型半導体ウェル領域４６の下を除くｎ型半導体領域５２ｂでは基板裏面から基板表面のｎ型電荷蓄積領域５２ａに向ってポテンシャルが深くなるようなポテンシャル分布を形成し、ｐ型半導体ウェル領域４６の下のｎ型半導体領域５２ｃでは基板裏面からｐ型半導体ウェル領域４６直下の表面側の領域５２ｃ1 に向ってポテンシャルが深くなるようなポテンシャル分布を形成するようになす。
さらに、ｐ型半導体ウェル領域４６直下のｎ型半導体領域５２ｃ1 を含む近傍領域から略横方向にｎ型電荷蓄積領域５２ａに向ってポテンシャルが深くなるようなポテンシャル分布を形成する。
【００２６】
このようなポテンシャル分布を形成する方法の一例としては、ｎ型半導体領域５２の不純物濃度を制御して形成することができる。基板深さ方向に関しては、基板裏面側から基板表面側に向ってｎ型半導体領域５２のｎ型不純物濃度を、漸次あるいは段階的に、本例では段階的に高くして上記のポテンシャル分布を形成する。ｐ型半導体ウェル領域４６直下のｎ型半導体領域５２ｃ1 を含む近傍領域からｎ型電荷蓄積領域５２ａに向かう略横方向に関しては、ｐ型半導体ウェル領域直下のｎ型半導体領域５２ｃ1 からｎ型電荷蓄積領域５２ａに向ってｎ型不純物濃度を、漸次あるいは段階的に、本例では段階的に高くして上記のポテンシャル分布を形成する。
【００２７】
例えば、ｎ型電荷蓄積領域５２ａは、ドーズ量で１０１２ｃｍ−２以上の不純物濃度で形成することができ、ｎ型半導体領域５２ｃ1 は、これより低く、ドーズ量で１０１１〜１０１２ｃｍ−２程度の不純物濃度で形成することができる。
【００２８】
上記のポテンシャル分を形成する方法の他の例としては、ｎ型電荷蓄積領域５２ａを除く他のｎ型半導体領域５２ｂ，５２ｃのｎ型不純物濃度を一定として、ｐ型画素分離領域４３のｐ型不純物濃度を基板裏面側から基板表面側に向って漸次あるいは段階的に低くすることにより、基板深さ方向の上記ポテンシャル分布を形成する。また、同様にｎ型半導体領域５２ｂ，５２ｃのｎ型不純物濃度を一定にして、ｐ型半導体ウェル領域４６のｎ型半導体領域５２ｃ1 に接する部分のｐ型不純物濃度を、ｎ型電荷蓄積領域５２ａに向って漸次あるいは段階的に低くすることにより、略横方向の上記ポテンシャル分布を形成する。
【００２９】
図示するように、電荷読出しトランジスタＴｒ1 のゲート電極４８の下の領域もフォトダイオードＰＤのｎ型半導体領域５２ｂとして構成される。ただし、ゲート電極４８直下は所要の閾値電圧が得られるチャネル領域５５が形成される。ここで、受光蓄積期間においては、ｐ型半導体ウェル領域４６直下のｎ型半導体領域５２ｃ1 での電荷ｅも、ｎ型電荷蓄積領域５２ａへ移動して蓄積する。この際に、電荷ｅがゲート電極４８直下のｎ型領域部５６を通して電荷読出しトランジスタＴｒ1 のフローティングディフュージョン（ＦＤ）となるソース・ドレイン領域４７へ漏れ込むのを防止するために、ゲート電極４８の下のｎ型領域部５６では、ポテンシャルバリアが形成されるような不純物濃度に設定される。
【００３０】
また、ｎ型電荷蓄積領域５２ａにおいても、蓄積された信号電荷ｅを電荷読出しトランジスタＴｒ1 へ効率よく転送できるように、電荷読出しトランジスタＴｒ1 側に向ってポテンシャルが深くなるようなポテンシャル分布を形成する。このため、ｎ型電荷蓄積領域５２ａの不純物濃度を一定にして、ｐ＋アキューミュレーション層５３の不純物濃度を電荷読出しトランジスタＴｒ1 に向って低くする。本例ではアキューミュレーション層５３が、高濃度領域５３ａと低濃度領域５３ｂの２つの領域で形成される。
【００３１】
なお、図示せざるも、基板裏面側には絶縁膜を介してカラーフィルタ及びオンチップマイクロレンズが形成される。また、多層配線層６３上に補強用に例えばシリコン基板による支持基板を形成した構成とすることもできる。このようにして目的の裏面照射型のＣＭＯＳ固体撮像装置４１構成される。
【００３２】
次に、上述した本実施の形態の裏面照射型のＣＭＯＳ固体撮像装置４１の動作を説明する。基板裏面側から入射光Ｌが光電変換素子であるフォトダイオードＰＤに入射される。入射光Ｌはｐ型半導体ウェル領域４６の下部を含むフォトダイオードＰＤの全域に入り、フォトダイオードＰＤ中のｎ型半導体領域５２で光電変換して信号電荷（本例では電子）ｅが発生する。この発生した信号電荷ｅは、ｎ型半導体領域５２内に形成された電界、すなわちｎ型電荷蓄積領域５２ａに向ってポテンシャルが深くなるようなポテンシャル分布によって基板表面側のｐｎ接合部に移動する。すなわち、ｎ型半導体領域５２ｂ内で発生した信号電荷は、上記の電界によって基板表面側のｐｎ接合部に移動し、ｎ型電荷蓄積領域５２ａに蓄積される。また、ｐ型半導体ウェル領域４６の下のｎ型半導体領域５２ｃで発生した信号電荷は、上記の電界によってｐ型半導体ウェル領域４６下部に形成されたｐｎ接合部、したがってｎ型半導体領域５２ｃ1 に移動し、さらに、ｎ型電荷蓄積領域５２ａに向って形成された電界、すなわちｎ型半導体領域５２ｃ1 からｎ型電荷蓄積領域５２ａに向ってポテンシャルが深くなるようなポテンシャル分布により、効率よく基板表面側に形成されたｐｎ接合部に移動してｎ型電荷蓄積領域５２ａに蓄積される。
【００３３】
本実施の形態の裏面照射型のＣＭＯＳ固体撮像装置４１によれば、読出し回路を形成するｐ型半導体ウェル領域４６の下もフォトダイオードＰＤとして形成されるので、裏面側からの入射光を取り込む面積が、従来の表面照射型のＣＭＯＳ固体撮像装置より大きくすることができ、より多くの信号電荷を読み出すことができるので、固体撮像装置としての感度を向上することができる。また、ｐ型半導体ウェル領域４６下のｎ型半導体領域５２ｃ1 からｎ型電荷蓄積領域５２ａへ向って電界が形成されるので、ｎ型半導体領域５２ｃ1 での信号電荷が効率よくｎ型電荷蓄積領域５２ａへ蓄積させることができ、信号電荷としてより多く蓄積できる。これにより、飽和電荷量（Ｑｓ）も向上することができる。
【００３４】
従って本実施の形態では、画素の高集積化によって画素サイズが縮小しても、高感度、高ダイナミックレンジのＣＭＯＳ固体撮像装置を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る固体撮像装置の一実施の形態を示す要部の構成図である。
【図２】従来の裏面照射型のＣＭＯＳ固体撮像装置の要部の構成図である。
【図３】従来の表面照射型のＣＭＯＳ固体撮像装置の要部の構成図である。
【符号の説明】
【００３６】
４１・・裏面照射型のＣＭＯＳ固体撮像装置、４２・・半導体基板、４３・・画素分離領域、ＰＤ・・フォトダイオード（光電変換素子）、４５・・単位画素、４６・・ｐ型半導体ウェル領域、Ｔｒ1 ，Ｔｒ2 ・・ＭＯＳトランジスタ、４７、４９・・ソース・ドレイン領域、４８、５０・・ゲート電極、５２・・ｎ型半導体領域、５２ａ・・電荷蓄積領域、５２ｂ，５２ｃ，５２ｃ1 ・・ｎ型半導体領域、５３〔５３ａ，５３ｂ〕、５４・・ｐ＋アキューミュレーション層、５５・・チャネル領域、５６・・ｎ型領域、６１・・回路配線、６３・・層間絶縁膜、６３・・多層配線層
【図１】
2006245499.tif 000003
【図２】
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【図３】
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