(57)【要約】【課題】アスペクト比が大きい貫通導電体を形成する場合の導電体の埋め込み性を向上させる手段を提供する。【解決手段】シリコン基板の上面から下面に貫通する導電体からなる貫通導電体において、シリコン基板の上面からシリコン基板の厚さ方向に延在する第１の導電体と、この第１の導電体の底面からシリコン基板の下面に貫通する第１の導電体よりも厚さ方向に直交する方向の寸法が小さい第２の導電体とを設ける。【選択図】        図３
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【特許請求の範囲】
【請求項１】
シリコン基板の上面から下面に貫通する導電体からなる貫通導電体において、
前記シリコン基板の上面から前記シリコン基板の厚さ方向に延在する第１の導電体と、該第１の導電体の底面から前記下面に貫通する前記第１の導電体よりも前記厚さ方向に直交する方向の寸法が小さい第２の導電体とを設けたことを特徴とする貫通導電体。
【請求項２】
請求項１おいて、
前記第２の導電体が、２重の下地金属層に囲まれて形成されていることを特徴とする貫通導電体。
【請求項３】
請求項１または請求項２おいて、
前記導電体が、順次に前記寸法を小さくした階段状であることを特徴とする貫通導電体。
【請求項４】
シリコン基板の上面から前記シリコン基板の厚さ方向に延在する第１の導電体と、該第１の導電体の底面から前記シリコン基板の下面に貫通する前記第１の導電体よりも前記厚さ方向に直交する方向の寸法が小さい第２の導電体とを設けた貫通導電体の製造方法であって、
前記シリコン基板の上面に酸化膜を形成する工程と、
該酸化膜上に、貫通導電体を形成する部位に前記第２の導電体を形成するための第２の電極形成穴の寸法と同等の寸法の開口部を有するレジストマスクを形成する工程と、
該レジストマスクをマスクとして異方性エッチングにより前記酸化膜をエッチングして前記開口部にシリコン基板の上面を露出させる工程と、
前記レジストマスクを除去し、露出した前記酸化膜をマスクとして異方性エッチングにより露出させたシリコン基板をエッチングして深穴を形成する工程と、
等方性エッチングにより前記深穴の口元の酸化膜を除去して前記第１の導電体を形成するための第１の電極形成穴の寸法と同等の寸法の前記シリコン基板の上面を露出させる工程と、
前記後退させた酸化膜をマスクとして異方性エッチングにより露出させたシリコン基板をエッチングして前記第１の電極形成穴を形成すると共に、前記第２の電極形成穴を形成する工程と、
前記酸化膜を除去し、露出した前記シリコン基板の上面、並びに前記第１および第２の電極形成穴の内面に絶縁膜を形成する工程と、
該絶縁膜上に下地金属層を形成する工程と、
該下地金属層上に導電体をメッキして前記第１および第２の電極形成穴を前記導電体で満たして前記第１および第２の導電体を形成する工程とを備えることを特徴とする貫通導電体の製造方法。
【請求項５】
請求項４において、
前記深穴の口元の酸化膜を後退させる工程と、前記後退させた酸化膜をマスクとして第１の電極形成穴を形成する工程とを繰返して階段状の電極形成穴を形成することを特徴とする貫通導電体の製造方法。
【請求項６】
シリコン基板の上面から前記シリコン基板の厚さ方向に延在する第１の導電体と、該第１の導電体の底面から前記シリコン基板の下面に貫通する前記第１の導電体よりも前記厚さ方向に直交する方向の寸法が小さい第２の導電体とを設けた貫通導電体の製造方法であって、
前記シリコン基板の上面に、貫通導電体を形成する部位に前記第１の導電体を形成するための第１の電極形成穴の寸法と略同等の寸法の開口部を有するレジストマスクを形成する工程と、
該レジストマスクをマスクとして異方性エッチングにより露出しているシリコン基板をエッチングして深穴を形成する工程と、
前記レジストマスクを除去し、露出した前記シリコン基板の上面、および前記深穴の内面に絶縁膜を形成する工程と、
該絶縁膜上に第１の下地金属層を形成する工程と、
前記深穴の口元の前記第１の下地金属層を研磨により除去し、前記第１の電極形成穴を形成すると共に前記第２の導電体を形成するための第２の電極形成穴を形成する工程と、
前記露出した絶縁膜上および前記第１および第２の電極形成穴の内面に第２の下地金属層を形成する工程と、
該第２の下地金属層上に導電体をメッキして前記第１および第２の電極形成穴を前記導電体で満たして前記第１および第２の導電体を形成する工程とを備えることを特徴とする貫通導電体の製造方法。
【請求項７】
請求項６において、
前記第１の下地金属層を形成する工程と、前記深穴の口元の前記第１の下地金属層を除去して第１の電極形成穴を形成する工程とを繰返して階段状の電極形成穴を形成することを特徴とする貫通導電体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを実装するパッケージ基板や半導体チップのチップ基板等のシリコン基板を貫通してその表裏を電気的に接続させる貫通電極等の貫通導電体およびその製造方法に関する。
【背景技術】
【０００２】
従来の貫通電極は、例えば複数の半導体チップを積層した半導体パッケージに用いる半導体チップに設ける貫通電極は、半導体チップのチップ基板となるウェハ等のシリコン（Ｓｉ）基板の貫通電極を形成する領域を除く領域にマスクパターンを形成し、ドライエッチングにより露出しているシリコン基板をエッチングして有底の電極形成穴を形成し、この電極形成穴の底面と側面をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により２酸化珪素（ＳｉＯ２）からなる絶縁膜で覆った後に、スパッタ、ＣＶＤ法等によってシード膜を形成し、メッキ法等により導電性を有する金属からなる導電体を電極形成穴に埋め込み、その後にシリコン基板の下面を研磨して電極形成穴の底面に導電体を露出させ、シリコン基板の上面から下面に貫通して上面側と下面側とを電気的に接続する貫通電極を形成している（例えば、特許文献１参照。）。
【特許文献１】特開平１０−２２３８３３号公報（第６頁段落００６１−第７頁段落００８２、第４図、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した従来の技術においては、貫通電極をシリコン基板の上面から下面に貫通する円柱として形成しているため、その貫通電極穴のアスペクト比（穴の直径と深さとの比をいう。）が１０を超えてしまうと、電解メッキ法等のメッキ法による導電体の埋め込みの際に、電極形成穴へ電解液が浸入しにくくなり、先に電極形成穴の口元が塞がって電極形成穴を導電体で満たすことが困難になるという問題がある。
【０００４】
本発明は、上記の問題点を解決するためになされたもので、アスペクト比が大きい貫通導電体としての貫通電極を形成する場合の導電体の埋め込み性を向上させる手段を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上記課題を解決するために、シリコン基板の上面から下面に貫通する導電体からなる貫通導電体において、前記シリコン基板の上面から前記シリコン基板の厚さ方向に延在する第１の導電体と、該第１の導電体の底面から前記下面に貫通する前記第１の導電体よりも前記厚さ方向に直交する方向の寸法が小さい第２の導電体とを設けたことを特徴とする。
【０００６】
また、シリコン基板の上面から前記シリコン基板の厚さ方向に延在する第１の導電体と、該第１の導電体の底面から前記シリコン基板の下面に貫通する前記第１の導電体よりも前記厚さ方向に直交する方向の寸法が小さい第２の導電体とを設けた貫通導電体の製造方法であって、前記シリコン基板の上面に酸化膜を形成する工程と、該酸化膜上に、貫通導電体を形成する部位に前記第２の導電体を形成するための第２の電極形成穴の寸法と同等の寸法の開口部を有するレジストマスクを形成する工程と、該レジストマスクをマスクとして異方性エッチングにより前記酸化膜をエッチングして前記開口部にシリコン基板の上面を露出させる工程と、前記レジストマスクを除去し、露出した前記酸化膜をマスクとして異方性エッチングにより露出させたシリコン基板をエッチングして深穴を形成する工程と、等方性エッチングにより前記深穴の口元の酸化膜を除去して前記第１の導電体を形成するための第１の電極形成穴の寸法と同等の寸法の前記シリコン基板の上面を露出させる工程と、前記後退させた酸化膜をマスクとして異方性エッチングにより露出させたシリコン基板をエッチングして前記第１の電極形成穴を形成すると共に、前記第２の電極形成穴を形成する工程と、前記酸化膜を除去し、露出した前記シリコン基板の上面、並びに前記第１および第２の電極形成穴の内面に絶縁膜を形成する工程と、該絶縁膜上に下地金属層を形成する工程と、該下地金属層上に導電体をメッキして前記第１および第２の電極形成穴を前記導電体で満たして前記第１および第２の導電体を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００７】
これにより、本発明は、第２の導電体を形成するための第２の電極形成穴の寸法が小さい場合であっても第１の導電体を形成するための第１の電極形成穴の深さにより第２の電極形成穴のアスペクト比を小さく設定することができ、メッキ法による導電体の埋め込み時に先に第１の電極形成穴の口元が塞がってしまうことを防止することができ、貫通導電体を形成する導電体の埋め込み性を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【０００８】
以下に、図面を参照して本発明による貫通導電体およびその製造方法の実施例について説明する。
【実施例１】
【０００９】
図１、図２、図３は実施例１の貫通電極の製造方法示す説明図である。
なお、図１〜図３はシリコン基板に形成した貫通電極の近傍を部分拡大図として示した断面図である。
図１〜図３において、１はシリコンからなる半導体パッケージのパッケージ基板や半導体チップのチップ基板等のシリコン基板である。
【００１０】
２は酸化膜であり、シリコン基板１の上面１ａに形成され、ドライエッチングの際にシリコンとのエッチング選択比が得られるように選択された材料、例えば２酸化珪素により形成されたマスク部材として機能する膜である。
３は段付電極形成穴であり、シリコン基板１の上面１ａから下面１ｂに向かう厚さ方向に直交する方向の寸法が大きい大穴部（第１の電極形成穴）３ａと大穴部３ａより寸法が小さい小穴部（第２の電極形成穴）３ｂとを有する有底の段付穴であって、段付電極形成穴３の内部に銅（Ｃｕ）や銀（Ａｇ）等の導電性を有する金属からなる導電体４を埋め込んで貫通導電体としての貫通電極５を形成するための穴である。
【００１１】
本実施例の大穴部３ａと小穴部３ｂの厚さ方向に直交する方向の断面形状は円形状に形成され、小穴部３ｂの厚さ方向に直交する方向の寸法、つまり直径は１０μｍ程度、段付電極形成穴３の深さは１００μｍ程度に形成される。
貫通電極５は、大穴部３ａに導電体４を埋め込んで形成される太軸部（第１の導電体）５ａと小穴部３ｂに導電体４を埋め込んで形成される細軸部（第２の導電体）とにより形成される導電性を有する段付軸であって、太軸部５ａが露出するシリコン基板１の上面１ａ側と細軸部５ｂが露出するシリコン基板１の下面１ｂ側とを電気的に接続する機能を有している。
【００１２】
７は絶縁膜であり、２酸化珪素等からなる電気絶縁性を有する膜あって、本実施例では段付電極形成穴３の大穴部３ａと小穴部３ｂの側面と底面（内面という。）およびシリコン基板１の上面１ａ上に形成される。
８は下地金属層であり、絶縁膜７と導電体４との間に形成され、絶縁膜７側のバリアメタル膜に導電体４側のシード膜を積層して形成される。この場合にシード膜は導電体４との密着性がよい材料であればどのような材料でもよく、本実施例では導電体４と同じ材料、例えば銅が用いられる。
【００１３】
９はレジストマスクであり、フォトリソグラフィによりシリコン基板１の上面１ａに塗布されたレジストを露光し、その後に現像処理して形成されるマスク部材である。
以下に、図１〜図３を用い、Ｐで示す工程に従って本実施例の貫通電極の製造方法について説明する。
Ｐ１（図１）、円柱状のシリコンをスライスして形成されたウェハ等のシリコン基板１を準備し、熱酸化法またはＣＶＤ法によりシリコン基板１の上面１ａに２酸化珪素からなる酸化膜２を形成し、この酸化膜２上の貫通電極５を形成する部位にフォトリソグラフィにより小穴部３ｂの直径と同等の直径の開口部９ａを形成したレジストマスク９を形成する。
【００１４】
Ｐ２（図１）、工程Ｐ１で形成したレジストマスク９をマスクとして異方性エッチングであるドライエッチングにより開口部９ａの酸化膜２をエッチングしてシリコン基板１の上面１ａを露出させ、剥離剤を用いてレジストマスク９を除去する。
Ｐ３（図１）、レジストマスク９の除去により露出した酸化膜２をマスクとして６フッ化硫黄（ＳＦ６）や酸素（Ｏ２）等の混合ガスを用いたドライエッチングにより露出させたシリコン基板１をエッチングして開口部９ａと同等の直径で深さ１００μｍ程度の深穴１１を形成する。
【００１５】
Ｐ４（図１）、等方性エッチングである希フッ酸（ＨＦ）等を用いたウェットエッチングにより酸化膜２をエッチングして深穴１１の口元の酸化膜２を段付電極形成穴３の大穴部３ａの直径と同等の直径になるように後退させて除去し、深穴１１の口元近傍のシリコン基板１の上面１ａを露出させる。
Ｐ５（図２）、後退させた酸化膜２をマスクとして６フッ化硫黄や酸素等の混合ガスを用いたドライエッチングにより露出させたシリコン基板１を再度エッチングして大穴部３ａを形成すると共に残った深穴１１により小穴部３ｂを形成し、大穴部３ａおよび小穴部３ｂからなる段付電極形成穴３を形成する。この場合に大穴部３ａの深さは小穴部３ｂのアスペクト比が１０以下になるように設定する。
【００１６】
Ｐ６（図２）、フッ酸等を用いたウェットエッチングによりシリコン基板１の上面１ａ上の酸化膜２を全て除去する。
Ｐ７（図２）、酸化膜２の除去により露出したシリコン基板１の上面１ａ、並びに段付電極形成穴３の大穴部３ａと小穴部３ｂの内面に熱酸化法またはＣＶＤ法によりに２酸化珪素からなる絶縁膜７を形成する。
【００１７】
Ｐ８（図２）、形成した絶縁膜７上にスパッタ法またはＣＶＤ法によりにバリアメタル膜を形成し、バリアメタル膜上にＣＶＤ法等によりシード膜を積層して下地金属層８を形成する。
Ｐ９（図３）、電解メッキ法等のメッキ法により下地金属層８上に導電体４をメッキして段付電極形成穴３に導電体４を埋め込み、段付電極形成穴３の大穴部３ａと小穴部３ｂの下地金属層８の内側の容積を導電体４で満たし、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等によりシリコン基板１の上面１ａ側を研磨して下地金属層８およびその上にメッキされている導電体４を除去し、シリコン基板１の上面１ａの絶縁膜７を露出させる。これにより、段付電極形成穴３の大穴部３ａに埋め込まれた導電体４により貫通電極５の太軸部５ａが形成され、その上面がシリコン基板１の上面１ａ側に露出する。また小穴部３ｂに埋め込まれた導電体４により細軸部５ｂが形成される。
【００１８】
その後、フォトリソグラフィ等を用いてシリコン基板１の上面１ａ側の絶縁膜７上に太軸部５ａの上面と所定の部位を電気的に接続する配線パターンやパッド等を形成する等してシリコン基板１の上面１ａ側の処理を行う。
Ｐ１０（図３）、シリコン基板１の上面１ａ側の処理後に、シリコン基板１の下面１ｂをバックグラインドまたはＣＭＰ法等により研磨し、シリコン基板１を薄板化してその下面１ｂに細軸部５ｂを露出させる。
【００１９】
このようにして段付電極形成穴３の大穴部３ａに埋め込まれた導電体４によりシリコン基板１の厚さ方向に延在する太軸部５ａおよび小穴部３ｂ埋め込まれた導電体４により太軸部５ａ底面からシリコン基板１の下面１ｂに貫通する細軸部５ｂからなる本実施例の段付形状の貫通電極５が形成され、この貫通電極５がシリコン基板１の上面１ａ側と下面１ｂ側とを電気的に接続する。
【００２０】
なお、シリコン基板１の下面１ｂには、露出した細軸部５ｂの下面に半田ボール等を溶着させてバンプ等を形成するようにしてもよく。下面１ｂに上面１ａと同様の絶縁膜を形成して配線パターン等を形成するようにしてもよい。
上記のようにして、本実施例の製造方法による貫通電極５を形成したパッケージ基板やチップ基板等のシリコン基板１を複数形成したウェハが製造される。
【００２１】
シリコン基板１を半導体チップのチップ基板として用いる場合は、上面１ａに複数の内部回路を形成したウェハに本実施例の貫通電極５を形成し、これをシリコン基板１の単位で個片に分割して半導体チップを製造する。
また、シリコン基板１を半導体パッケージのパッケージ基板として用いる場合は、本実施例の貫通電極５を形成したシリコン基板１を複数形成したウェハに半導体チップを１つまたは複数実装した後に、ウェハをシリコン基板１の単位で個片に分割して半導体パッケージを製造する。
【００２２】
以上説明したように、本実施例では、シリコン基板の上面からシリコン基板の厚さ方向に延在する太軸部と、太軸部の底面からシリコン基板の下面に貫通する太軸部の外径より小さい外径の細軸部とにより貫通電極を形成するようにしたことによって、細軸部を形成するための小穴部の内径が小さい場合であっても太軸部を形成するための大穴部の深さにより小穴部のアスペクト比を小さく設定することができ、電解メッキ法による導電体の埋め込み時に先に小穴部の口元が塞がってしまうことを防止することができ、貫通電極を形成する導電体の埋め込み性を向上させることができる。
【００２３】
また、貫通電極を円柱状の太軸部と円柱状の細軸部により構成するようにしたことによって、電極形成穴をシリコン基板の上面から下面に向かって断面積を減少させた円錐または円錐台形状として導電体の埋め込み時の電極形成穴の口元の塞がりを防止する方法においてシリコン基板の下面を研磨して貫通電極の下面を露出させたときに電極形成穴の傾斜面の製造誤差等により生ずる貫通電極の下面の形状の不均一性を解消して、上記工程Ｐ１０において研磨によりシリコン基板の下面に露出する貫通電極の下面の形状の均一性を高めることができる。このことは貫通電極の微細化に伴う細軸化における導電性の確保のために有効である。
【実施例２】
【００２４】
図４、図５は実施例２の貫通電極の製造方法示す説明図である。
なお、図４、図５はシリコン基板に形成した貫通電極の近傍を部分拡大図として示した断面図である。また上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図４、図５において、２１は第１の下地金属層であり、上記実施例１の下地金属層８と同様にバリアメタル膜にシード膜を積層して形成される。
【００２５】
２２は第２の下地金属層であり、上記実施例１の下地金属層８と同様にバリアメタル膜にシード膜を積層して形成される。
本実施例の段付電極形成穴３は、第１の下地金属層２１をＣＭＰ法により研磨して形成される大穴部（第１の電極形成穴）３ａと、第１の下地金属層２１により形成される大穴部３ａより寸法が小さい小穴部（第２の電極形成穴）３ｂとで構成される有底の段付穴である。
【００２６】
以下に、図４、図５を用い、ＰＡで示す工程に従って本実施例の貫通電極の製造方法について説明する。
ＰＡ１（図４）、上記実施例１と同様のシリコン基板１を準備し、シリコン基板１の上面１ａ上の貫通電極５を形成する部位にフォトリソグラフィにより開口部９ｂを形成したレジストマスク９を形成する。
【００２７】
ＰＡ２（図４）、工程ＰＡ１で形成したレジストマスク９をマスクとして６フッ化硫黄や酸素等の混合ガスを用いたドライエッチングにより開口部９ｂのシリコン基板１をエッチングして開口部９ｂと同等の直径で深さ１００μｍ程度の深穴２５を形成し、剥離剤を用いてレジストマスク９を除去する。
ＰＡ３（図４）、レジストマスク９の除去により露出した露出したシリコン基板１の上面１ａおよび深穴２５の内面に熱酸化法またはＣＶＤ法によりに２酸化珪素からなる絶縁膜７を形成する。
【００２８】
ＰＡ４（図４）、形成した絶縁膜７上にスパッタ法またはＣＶＤ法によりにバリアメタル膜を形成し、バリアメタル膜上にＣＶＤ法等によりシード膜を積層して第１の下地金属層２１を形成する。
ＰＡ５（図５）、ＣＭＰ法によりシリコン基板１の上面１ａ側に形成した第１の下地金属層２１および深穴２５の口元に形成されている第１の下地金属層２１を研磨し、深穴２５の口元にの第１の下地金属層２１を除去して大穴部３ａを形成すると共に残った深穴２５の内面の第１の下地金属層２１により小穴部３ｂを形成し、大穴部３ａおよび小穴部３ｂからなる段付電極形成穴３を形成する。この場合にＣＭＰ法に用いる研磨剤は選択比の大きい研磨剤、つまり第１の下地金属層２１は研磨されやすく絶縁膜７は研磨されにくい性質を有する研磨剤を用い、大穴部３ａの深さは小穴部３ｂのアスペクト比が１０以下になるように設定する。
【００２９】
ＰＡ６（図５）、研磨により露出した大穴部３ａの絶縁膜７および小穴部３ｂの第１の下地金属層２１上にスパッタ法またはＣＶＤ法によりにバリアメタル膜を形成し、バリアメタル膜上にＣＶＤ法等によりシード膜を積層して第２の下地金属層２２を形成する。
ＰＡ７（図５）、電解メッキ法等のメッキ法により第２の下地金属層２２上に導電体４をメッキして段付電極形成穴３に導電体４を埋め込み、段付電極形成穴３の大穴部３ａと小穴部３ｂの第２の下地金属層２２の内側の容積を導電体４で満たし、ＣＭＰ法等によりシリコン基板１の上面１ａ側を研磨して第２の下地金属層２２およびその上にメッキされている導電体４を除去し、シリコン基板１の上面１ａの絶縁膜７を露出させる。これにより、段付電極形成穴３の大穴部３ａに埋め込まれた導電体４により貫通電極５の太軸部５ａが形成され、その上面がシリコン基板１の上面１ａ側に露出する。また小穴部３ｂに埋め込まれた導電体４により細軸部５ｂが形成される。
【００３０】
その後、実施例１と同様にしてシリコン基板１の上面１ａ側の処理を行う。
ＰＡ８（図５）、シリコン基板１の上面１ａ側の処理後に、実施例１の工程Ｐ１０と同様にしてシリコン基板１を薄板化し、その下面１ｂに細軸部５ｂを露出させる。
このようにして段付電極形成穴３の大穴部３ａに埋め込まれた導電体４によりシリコン基板１の厚さ方向に延在する太軸部５ａおよび小穴部３ｂ埋め込まれた導電体４により太軸部５ａ底面からシリコン基板１の下面１ｂに貫通する第１および第２の下地金属層２２、２２で囲まれた細軸部５ｂからなる本実施例の段付形状の貫通電極５が形成され、この貫通電極５がシリコン基板１の上面１ａ側と下面１ｂ側とを電気的に接続する。
【００３１】
上記のようにして、本実施例の製造方法による貫通電極５を形成したパッケージ基板やチップ基板等のシリコン基板１を複数形成したウェハが製造され、実施例１で説明したと同様にして半導体チップや半導体パッケージを製造する。
以上説明したように、本実施例では、第１の下地金属層により形成した段付電極形成穴に導電体を埋め込むことによっても、上記実施例１と同様の効果を得ることができる。
【００３２】
また、細軸部を２重の下地金属層で囲って形成するようにしたことによって、実施例１の工程Ｐ５および工程Ｐ６で形成した大穴部を第１の下地金属層を研磨する一つの工程ＰＡ５で形成することができ、シリコン基板に形成する貫通電極の製造効率の向上を図ることができる。
なお、上記各実施例においては、段付電極形成穴の段数を１段として説明したが、段付電極形成穴の段数は１段に限らず、２段以上何段であってもよい。要は細軸部に導電体を埋め込む際に１段では導電体を満たしきれない場合に階段状に段数を増やして細軸部を導電体で満たすようにすればよい。この場合に実施例１においては工程Ｐ４、Ｐ５を繰返して徐々に拡大した大穴部を形成して階段状とし、実施例２においては上記で説明した深穴の直径を予め段数に応じて大きく形成しておき、工程ＰＡ４、ＰＡ５を繰返して徐々に縮小した小穴部を形成して階段状とする。
【００３３】
また、上記各実施例においては、段付電極形成穴の断面形状は円形状として説明したが、楕円形状や四角形状であってもよい。
更に、上記各実施例においては、貫通導電体は貫通電極であるとして説明したが、貫通導電体は前記に限らず、ウェハの上下面に形成するレジストマスクの形成時の位置合せのための合せマーク等であってもよい。要は導電体をアスペクト比の高い穴に埋め込んで形成する貫通導電体であればどのようなものに適用しても上記各実施例と同様の効果を得ることができる。前記の合せマークを形成する場合は、断面形状を十字型や鉤型等の位置と方向の検出が可能な形状にして上記の貫通電極と同様の製造方法で形成すればよい。
【図面の簡単な説明】
【００３４】
【図１】実施例１の貫通電極の製造方法を示す説明図
【図２】実施例１の貫通電極の製造方法を示す説明図
【図３】実施例１の貫通電極の製造方法を示す説明図
【図４】実施例２の貫通電極の製造方法を示す説明図
【図５】実施例２の貫通電極の製造方法を示す説明図
【符号の説明】
【００３５】
１    シリコン基板
１ａ  上面
１ｂ  下面
２    酸化膜
３    段付電極形成穴
３ａ  大穴部（第１の電極形成穴）
３ｂ  小穴部（第２の電極形成穴）
４    導電体
５    貫通電極
５ａ  太軸部（第１の導電体）
５ｂ  細軸部（第２の導電体）
７    絶縁膜
８    下地金属層
９    レジストマスク
９ａ、９ｂ  開口部
１１、２５  深穴
２１  第１の下地金属層
２２  第２の下地金属層
【図１】
2006269860.tif 000003
【図２】
2006269860.tif 000004
【図３】
2006269860.tif 000005
【図４】
2006269860.tif 000006
【図５】
2006269860.tif 000007