(57)【要約】【課題】ソース・ドレイン領域の面積を増大することなく、シリサイド層形成による接合リーク電流の低減が図れる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１に形成された素子分離領域１２によって区画された活性領域上にゲート絶縁膜１３及びゲート電極１４が形成されている。そして、ゲート電極１４の側面上に形成された側壁絶縁膜１５の側方下に位置する半導体基板１１には、ソース・ドレイン領域１６が形成されている。そして、素子分離領域１２及びソース・ドレイン領域１６のコーナー部１６ａを覆う保護絶縁膜１７が形成されている。この保護絶縁膜１７によって、ソース・ドレイン領域１６のうちコーナー部１６ａを除く領域上にシリサイド層１８ａを形成する。これにより、ソース・ドレイン領域１６のコーナー部１６ａに生じる接合リーク電流を低減することができる。【選択図】図１
2006344873.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、
前記活性領域上に形成されたシリサイド層とを備え、
前記活性領域のうち、少なくとも前記素子分離領域に接するコーナー部上には前記シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記素子分離領域に接する前記コーナー部上には保護膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記活性領域上に形成されたゲート電極と、
前記ゲート電極の側面上に形成された側壁絶縁膜と、
前記側壁絶縁膜の側方下に位置する前記活性領域に形成されたソース・ドレイン領域とを備え、
前記シリサイド層は、前記ソース・ドレイン領域の前記コーナー部上に形成されていないことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記シリサイド層が形成されていない前記ソース・ドレイン領域のコーナー部と前記側壁絶縁膜との間に位置する前記ソース・ドレイン領域上には、前記シリサイド層が形成されていることを特徴とする半導体装置。
【請求項５】
請求項３又は４記載の半導体装置において、
前記ソース・ドレイン領域のコーナー部上には、前記ゲート電極及び前記側壁絶縁膜と共通の導電膜及び絶縁膜から形成されたダミーゲート電極及びダミー側壁絶縁膜を有することを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記シリサイド層は、前記コーナー部を含む前記ソース・ドレイン領域のゲート幅方向の両端部に形成されていないことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記活性領域上に形成されたゲート電極と、
前記活性領域のゲート幅方向における両端部上を覆い、前記ゲート電極と一体化形成されているダミーゲート電極部と、
前記ゲート電極及び前記ダミーゲート電極部の側面上に形成された側壁絶縁膜と、
前記側壁絶縁膜の側方下に位置する前記活性領域に形成されたソース・ドレイン領域とを備え、
前記コーナー部を含む前記活性領域のゲート幅方向における両端部上には、前記シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項８】
半導体基板に素子分離領域を形成する工程（ａ）と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域上に、選択的にシリサイド層を形成する工程（ｂ）とを備え、
前記工程（ｂ）では、前記活性領域のうち、少なくとも前記素子分離領域に接しているコーナー部上に前記シリサイド層を形成しないことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、前記活性領域のうち、前記素子分離領域に接する前記コーナー部上に保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、
前記活性領域上にゲート電極を形成する工程（ｃ）と、
前記ゲート電極の側面上に側壁絶縁膜を形成する工程（ｄ）と、
前記側壁絶縁膜の側方下に位置する前記活性領域にソース・ドレイン領域を形成する工程（ｅ）と、
前記ソース・ドレイン領域のコーナー部上に前記保護膜を形成する（ｆ）とを備え、
前記工程（ｂ）では、前記保護膜をシリサイド形成防止膜にして前記ソース・ドレイン領域上に前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、
前記活性領域上にゲート電極を形成する工程（ｃ）と、
前記ゲート電極の側面上に側壁絶縁膜を形成する工程（ｄ）と、
前記側壁絶縁膜の側方下に位置する前記活性領域にソース・ドレイン領域を形成する工程（ｅ）とを備え、
前記工程（ｃ）では、前記活性領域のコーナー部上にダミーゲート電極を形成し、
前記工程（ｄ）は、前記ダミーゲート電極の側面上にダミー側壁絶縁膜を形成し、
前記工程（ｂ）では、前記ダミーゲート電極及び前記ダミー側壁保護膜をシリサイド形成防止膜にして前記ソース・ドレイン領域上に前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にソース・ドレイン領域にシリサイド層を有するＭＩＳトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、微細化、高集積化及び高速化に伴い、ゲート電極やソース・ドレイン領域における寄生抵抗を低減するために、サリサイド技術を用いてゲート電極やソース・ドレイン領域上にシリサイド層を形成している。このような構成において、ソース・ドレイン領域上にシリサイド層を形成したことによって生じる、ソース・ドレイン領域から基板への接合リーク電流を抑制することが重要となってきている。
【０００３】
そこで、従来においては、シリサイド層を素子分離領域の端部から離間して形成する方法が提案されている（例えば、特許文献１参照）。
【０００４】
以下、従来のソース・ドレイン領域にシリサイド層を有する半導体装置について図面を用いて説明する。図８は、従来の半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は図８（ａ）のＸ−Ｘ箇所における断面図である。
【０００５】
図８に示す半導体装置は、半導体基板1０１に形成された素子分離領域１０２と、素子分離領域１０２に囲まれた半導体基板１０１からなる活性領域上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたゲート電極１０４と、ゲート電極１０４の側面上に形成された側壁絶縁膜１０５と、側壁絶縁膜１０５の側方下に位置する半導体基板１０１に形成されたソース・ドレイン領域１０６と、素子分離領域１０２及びソース・ドレイン領域１０６の周辺部を覆う絶縁膜１０７と、絶縁膜１０７の開口部内に露出するソース・ドレイン領域１０６上に形成されたシリサイド層１０８とを備えている。
【０００６】
この従来の構成では、素子分離領域１０２に接しているソース・ドレイン領域１０６上の周辺部が絶縁膜１０７で覆われているため、素子分離領域１０２の端部１０２ａから離間したソース・ドレイン領域１０６上にシリサイド層１０８が形成される。これにより、シリサイド層１０８がソース・ドレイン領域１０６と半導体基板１０１との接合位置から離間するため、接合リーク電流を低減することができる。
【特許文献１】特開平７−１４８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような従来の構成では、素子分離領域１０２の端部１０２ａからソース・ドレイン領域１０６上の周辺部に入り込んだ位置まで絶縁膜１０７を形成する。このため、シリサイド層１０８の面積よりもソース・ドレイン領域１０６の面積を大きくする必要があり、ＭＩＳトランジスタの活性領域の面積が増大するという課題がある。
【０００８】
本発明の目的は、ソース・ドレイン領域の面積を増大することなく、シリサイド層形成による接合リーク電流の低減が図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板に形成された素子分離領域と、素子分離領域に囲まれた半導体基板からなる活性領域と、活性領域上に形成されたシリサイド層とを備え、活性領域のうち、少なくとも素子分離領域に接するコーナー部上にはシリサイド層が形成されていないことを特徴とする。
【００１０】
上記半導体装置において、素子分離領域に接するコーナー部上には保護膜が形成されている。
【００１１】
上記半導体装置において、活性領域上に形成されたゲート電極と、ゲート電極の側面上に形成された側壁絶縁膜と、側壁絶縁膜の側方下に位置する活性領域に形成されたソース・ドレイン領域とを備え、シリサイド層は、ソース・ドレイン領域のコーナー部上に形成されていない。
【００１２】
上記半導体装置において、シリサイド層が形成されていないソース・ドレイン領域のコーナー部と側壁絶縁膜との間に位置するソース・ドレイン領域上には、シリサイド層が形成されている。
【００１３】
上記半導体装置において、ソース・ドレイン領域のコーナー部上には、ゲート電極及び側壁絶縁膜と共通の導電膜及び絶縁膜から形成されたダミーゲート電極及びダミー側壁絶縁膜を有する。
【００１４】
上記半導体装置において、シリサイド層は、コーナー部を含むソース・ドレイン領域のゲート幅方向の両端部に形成されていない。
【００１５】
上記半導体装置において、活性領域上に形成されたゲート電極と、活性領域のゲート幅方向における両端部上を覆い、ゲート電極と一体化形成されているダミーゲート電極部と、ゲート電極及びダミーゲート電極部の側面上に形成された側壁絶縁膜と、側壁絶縁膜の側方下に位置する活性領域に形成されたソース・ドレイン領域とを備え、コーナー部を含む活性領域のゲート幅方向における両端部上には、シリサイド層が形成されていない。
【００１６】
本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成する工程（ａ）と、素子分離領域に囲まれた半導体基板からなる活性領域上に、選択的にシリサイド層を形成する工程（ｂ）とを備え、工程（ｂ）では、活性領域のうち、少なくとも素子分離領域に接しているコーナー部上にシリサイド層を形成しないことを特徴とする。
【００１７】
上記半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、活性領域のうち、素子分離領域に接するコーナー部上に保護膜を形成する工程を有する。
【００１８】
上記半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、活性領域上にゲート電極を形成する工程（ｃ）と、ゲート電極の側面上に側壁絶縁膜を形成する工程（ｄ）と、側壁絶縁膜の側方下に位置する活性領域にソース・ドレイン領域を形成する工程（ｅ）と、ソース・ドレイン領域のコーナー部上に保護膜を形成する（ｆ）とを備え、工程（ｂ）では、保護膜をシリサイド形成防止膜にしてソース・ドレイン領域上にシリサイド層を形成する。
【００１９】
上記半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、活性領域上にゲート電極を形成する工程（ｃ）と、ゲート電極の側面上に側壁絶縁膜を形成する工程（ｄ）と、側壁絶縁膜の側方下に位置する活性領域にソース・ドレイン領域を形成する工程（ｅ）とを備え、工程（ｃ）では、活性領域のコーナー部上にダミーゲート電極を形成し、工程（ｄ）は、ダミーゲート電極の側面上にダミー側壁絶縁膜を形成し、工程（ｂ）では、ダミーゲート電極及びダミー側壁保護膜をシリサイド形成防止膜にしてソース・ドレイン領域上にシリサイド層を形成する。
【発明の効果】
【００２０】
本発明によれば、活性領域上のシリサイド層は、活性領域のうちコーナー部を除く領域上に形成される。これにより、この構成によれば、活性領域のコーナー部にはシリサイド層が形成されないため、シリサイド層形成によって生じる活性領域のコーナー部における接合リーク電流を低減することができる。さらに、従来の構成のようにシリサイド形成領域よりも活性領域を大きくする必要がないため、活性領域の面積の縮小化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は図１（ａ）のＡ１−Ａ１箇所における断面図、（ｃ）は図１（ａ）のＡ２−Ａ２箇所における断面図である。
【００２３】
図１に示す半導体装置は、半導体基板１１に形成された素子分離領域１２と、素子分離領域１２に囲まれた半導体基板１１からなる活性領域上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の側面上に形成された側壁絶縁膜１５と、側壁絶縁膜１５の側方下に位置する半導体基板１１に形成されたソース・ドレイン領域１６と、素子分離領域１２及びソース・ドレイン領域１６のコーナー部１６ａを覆う保護絶縁膜１７と、ソース・ドレイン領域１６のうちコーナー部１６ａを除く領域上に形成されたシリサイド層１８ａと、ゲート電極１４上に形成されたシリサイド層１８ｂを備えている。なお、保護絶縁膜１７は、素子分離領域１２のうち、ゲート電極１４及び側壁絶縁膜１５が形成された領域を除く全領域を覆うように形成されている。
【００２４】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図２を用いて説明する。図２（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図であり、図１（ａ）のＡ１−Ａ１箇所における断面図である。
【００２５】
まず、図２（ａ）に示す工程で、Ｐ型の半導体基板１１に、ＳＴＩ技術を用いて、素子形成領域となる半導体基板１１からなる活性領域を区画する溝型の素子分離領域１２を形成する。その後、半導体基板１１における活性領域上にシリコン酸化膜及び多結晶シリコン膜を順次形成した後、シリコン酸化膜及び多結晶シリコン膜をパターニングして、半導体基板１１における活性領域上にゲート絶縁膜１３及びゲート電極１４を形成する。その後、ゲート電極１４をマスクにして半導体基板１１中にＮ型不純物のイオン注入を行い、ゲート電極１４の側方下に位置する半導体基板１１中にＮ型エクステンション領域（図示せず）を形成する。
【００２６】
次に、図２（ｂ）に示す工程で、半導体基板１１上の全面に絶縁膜を堆積した後、全面エッチバックすることで、ゲート電極１４の側面上に側壁絶縁膜１５を形成する。その後、ゲート電極１４、側壁絶縁膜１５及び素子分離絶縁膜１２をマスクとして、半導体基板１１中にＮ型不純物のイオン注入を行い、側壁絶縁膜１５の側方下に位置する半導体基板１１中にＮ型のソース・ドレイン領域１６を形成する。
【００２７】
次に、図２（ｃ）に示す工程で、半導体基板１１上の全面に、ＣＶＤ技術を用いて、厚さ５０ｎｍのシリコン酸化膜を形成する。その後、シリコン酸化膜上に、ソース・ドレイン領域１６のうち、素子分離領域１２に２方向が接しているコーナー部を覆い、コーナー部を除く領域上に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、ドライエッチングまたはウエットエッチング技術を用いてシリコン酸化膜のエッチングを行うことにより、図３（ａ）の平面図に示すように、ソース・ドレイン領域１６のうち、素子分離領域１２の端部１２ａに２方向が接している４つのコーナー部１６ａを覆う保護絶縁膜１７を形成する。このとき、ゲート電極１４上のシリコン酸化膜も除去し、ゲート電極１４の上面を露出させることが望ましい。本実施形態では、保護絶縁膜１７を露出している素子分離領域１２上の全面を覆うように形成しているが、図３（ｂ）の変形例の平面図に示すように、保護絶縁膜１７は、少なくとも素子分離領域１２の端部１２ａを含むソース・ドレイン領域１６のコーナー部１６ａを覆うように形成すれば良い。
【００２８】
次に、図２（ｄ）に示す工程で、半導体基板１１上の全面に、厚さ１０ｎｍのコバルト（Ｃｏ）膜からなる高融点金属膜１８を形成する。このとき、高融点金属膜１８上に、厚さ１５ｎｍのＴｉＮ膜からなる保護膜（図示せず）を形成することが望ましい。なお、高融点金属膜１８としては、例えば、コバルト（Ｃｏ）膜に代えて、チタン（Ｔｉ）膜、あるいはニッケル（Ｎｉ）膜を用いることができる。
【００２９】
次に、図２（ｅ）に示す工程で、半導体基板１１に５００℃１分程度のＲＴＡ処理（熱処理）を行うことにより、露出しているシリコン（Ｓｉ）と高融点金属膜１８とを反応させて、ソース・ドレイン領域１６及びゲート電極１４上にシリサイド層１８ａ及びシリサイド層１８ｂをそれぞれ形成する。その後、Ｓｉと反応せずに残存している未反応の高融点金属膜１８を選択的に除去する。
【００３０】
第１の実施形態の半導体装置及びその製造方法によれば、ソース・ドレイン領域１６上のシリサイド層１８ａは、ソース・ドレイン領域１６のうちコーナー部１６ａを除く領域上に形成される。この構成によれば、ソース・ドレイン領域１６のコーナー部１６ａ上に形成された保護絶縁膜１７が保護膜となり、ソース・ドレイン領域１６のコーナー部１６ａにはシリサイド層が形成されないため、シリサイド層形成によって生じるソース・ドレイン領域１６のコーナー部１６ａにおける接合リーク電流を低減することができる。さらに、コーナー部１６ａを除くソース・ドレイン領域１６上の全面にシリサイド層１８ａが形成される。従って、図８に示す従来の構成のようにシリサイド形成領域よりもソース・ドレイン領域を大きくする必要がないため、ソース・ドレイン領域の面積の縮小化を図ることができる。
【００３１】
（第１の実施形態の変形例）
図４は、本発明の第１の実施形態に係る半導体装置の変形例の構成を示す図であり、（ａ）は平面図、（ｂ）は図４（ａ）のＢ１−Ｂ１箇所における断面図、（ｃ）は図４（ａ）のＢ２−Ｂ２箇所における断面図である。
【００３２】
図１に示す第１の実施形態における半導体装置では、ソース・ドレイン領域１６のコーナー部１６ａを覆うように絶縁膜１７を形成することによって、コーナー部１６ａを除くソース・ドレイン領域１６上にシリサイド層１８ａを形成している。このとき、ゲート電極１４とコーナー部に形成された絶縁膜１７とは離間して形成されており、その間に位置するソース・ドレイン領域１６上にはシリサイド層１８ａが形成されている。従って、ソース・ドレイン領域１６におけるゲート幅方向の両端部のうち、コーナー部１６ａを除く領域にはシリサイド層１８ａが形成されている。
【００３３】
これに対して、本変形例の半導体装置は、図４に示すように、ゲート幅方向におけるソース・ドレイン領域１６のコーナー部を含む両端部１６ｂを覆うように絶縁膜１７を形成することによって、両端部１６ｂを除くソース・ドレイン領域１６上にシリサイド層１８ａを形成している。従って、本変形例は、ソース・ドレイン領域１６の両端部１６ｂの全領域にシリサイド層を形成していない点で、図１に示す半導体装置と相違している。それ以外の構成は、図１に示す半導体装置と同様な構成を有しているので、ここでは説明を省略する。
【００３４】
本変形例によれば、ソース・ドレイン領域１６上のシリサイド層１８ａは、ゲート幅方向におけるソース・ドレイン領域１６の両端部１６ｂを除く領域上に形成される。この構成によれば、ソース・ドレイン領域１６の両端部１６ｂ上に形成された絶縁膜１７が保護膜となり、ソース・ドレイン領域１６のコーナー部を含む両端部１６ｂにはシリサイド層が形成されないため、シリサイド層形成によって生じるソース・ドレイン領域１６のコーナー部における接合リーク電流を低減することができる。さらに、コーナー部を含む両端部１６ｂを除くソース・ドレイン領域１６上の全面にシリサイド層１８ａが形成される。従って、図８に示す従来の構成のようにシリサイド形成領域よりもソース・ドレイン領域を大きくする必要がないため、ソース・ドレイン領域の面積の縮小化を図ることができる。
【００３５】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は図５（ａ）のＣ１−Ｃ１箇所における断面図、（ｃ）は図５（ａ）のＣ２−Ｃ２箇所における断面図である。
【００３６】
図５に示す半導体装置は、半導体基板１１に形成された素子分離領域１２と、素子分離領域１２に囲まれた半導体基板１１からなる活性領域上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の側面上に形成された側壁絶縁膜１５と、側壁絶縁膜１５の側方下に位置する半導体基板１１に形成されたソース・ドレイン領域１６と、ソース・ドレイン領域１６のコーナー部１６ａ及びコーナー部１６ａに隣接する素子分離領域１２の一部を覆うようにダミーゲート絶縁膜１３ａを介して形成されたダミーゲート電極１４ａと、ダミーゲート電極１４ａの側面上に形成されたダミー側壁絶縁膜１５ａと、ソース・ドレイン領域１６のうちコーナー部１６ａを除く領域上に形成されたシリサイド層１８ａと、ゲート電極１４上に形成されたシリサイド層１８ｂと、ダミーゲート電極１４ａ上に形成されたシリサイド層１８ｃを備えている。ここでは、ダミーゲート電極１４ａ及びダミー側壁絶縁膜１５ａが保護膜となり、ソース・ドレイン領域１６のうち、ダミーゲート電極１４ａ及びダミー側壁絶縁膜１５ａで覆われているコーナー部１６ａには、シリサイド層１８ａが形成されない。
【００３７】
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図６を用いて説明する。図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図であり、図５（ａ）のＣ１−Ｃ１箇所における断面図である。
【００３８】
まず、図６（ａ）に示す工程で、Ｐ型の半導体基板１１に、ＳＴＩ技術を用いて、素子形成領域となる半導体基板１１からなる活性領域を区画する溝型の素子分離領域１２を形成する。その後、半導体基板１１における活性領域上にシリコン酸化膜及び多結晶シリコン膜を順次形成する。その後、シリコン酸化膜及び多結晶シリコン膜をパターニングして、半導体基板１１における活性領域上にゲート絶縁膜１３及びゲート電極１４を形成するとともに、活性領域の４つのコーナー部にダミーゲート絶縁膜１３ａ及びダミーゲート電極１４ａを形成する。このとき、ダミーゲート絶縁膜１３ａ及びダミーゲート電極１４ａは、活性領域のコーナー部及びコーナー部に隣接する素子分離領域の一部を覆うように形成する。その後、ゲート電極１４及びダミーゲート電極１４ａをマスクにして半導体基板１１中にＮ型不純物のイオン注入を行い、ゲート電極１４の側方下に位置する半導体基板１１中にＮ型エクステンション領域（図示せず）を形成する。
【００３９】
次に、図６（ｂ）に示す工程で、半導体基板１１上の全面に絶縁膜を堆積した後、全面エッチバックすることで、ゲート電極１４の側面上に側壁絶縁膜１５を形成するとともにダミーゲート電極１４ａの側面上にダミー側壁絶縁膜１５ａを形成する。その後、ゲート電極１４、側壁絶縁膜１５、ダミーゲート電極１４ａ、ダミー側壁絶縁膜１５ａ及び素子分離絶縁膜１２をマスクとして、半導体基板１１中にＮ型不純物のイオン注入を行い、側壁絶縁膜１５の側方下に位置する半導体基板１１中にＮ型のソース・ドレイン領域１６を形成する。
【００４０】
次に、図６（ｃ）に示す工程で、半導体基板１１上の全面に、厚さ１０ｎｍのコバルト（Ｃｏ）膜からなる高融点金属膜を形成した後、半導体基板１１に５００℃１分程度のＲＴＡ処理（熱処理）を行うことにより、露出しているシリコン（Ｓｉ）と高融点金属膜１８とを反応させて、ソース・ドレイン領域１６、ゲート電極１４及びダミーゲート電極１４ａ上にシリサイド層１８ａ、シリサイド層１８ｂ及びシリサイド層１８ｃをそれぞれ形成する。その後、Ｓｉと反応せずに残存している未反応の高融点金属膜を選択的に除去する。このとき、高融点金属膜上には、ＴｉＮ膜からなる保護膜を形成することが望ましい。なお、高融点金属膜としては、例えば、コバルト（Ｃｏ）膜に代えて、チタン（Ｔｉ）膜、あるいはニッケル（Ｎｉ）膜を用いることができる。
【００４１】
第２の実施形態の半導体装置及びその製造方法によれば、ソース・ドレイン領域１６上のシリサイド層１８ａは、ソース・ドレイン領域１６のうちコーナー部１６ａを除く領域上に形成される。この構成によれば、ダミーゲート電極１４ａ及びダミー側壁絶縁膜１５ａが保護膜となり、ソース・ドレイン領域１６のコーナー部１６ａにはシリサイド層が形成されないため、シリサイド層形成によって生じるソース・ドレイン領域１６のコーナー部１６ａにおける接合リーク電流を低減することができる。さらに、コーナー部１６ａを除くソース・ドレイン領域１６上の全面にシリサイド層１８ａが形成される。従って、図８に示す従来の構成のようにシリサイド形成領域よりもソース・ドレイン領域を大きくする必要がないため、ソース・ドレイン領域の面積の縮小化を図ることができる。
【００４２】
（第２の実施形態の変形例）
図７は、本発明の第２の実施形態に係る半導体装置の変形例の構成を示す図であり、（ａ）は平面図、（ｂ）は図７（ａ）のＤ１−Ｄ１箇所における断面図、（ｃ）は図７（ａ）のＤ２−Ｄ２箇所における断面図である。
【００４３】
図５に示す第２の実施形態における半導体装置では、ソース・ドレイン領域１６のコーナー部１６ａを覆うようにダミーゲート電極１４ａ及びダミー側壁絶縁膜１５ａからなる保護膜を形成することによって、コーナー部１６ａを除くソース・ドレイン領域１６上にシリサイド層１８ａを形成している。このとき、ゲート電極１４とダミーゲート電極１４ａとは離間して形成されており、その間に位置するソース・ドレイン領域１６上にはシリサイド層１８ａが形成されている。従って、ソース・ドレイン領域１６におけるゲート幅方向の両端部のうち、コーナー部１６ａを除く領域にはシリサイド層１８ａが形成されている。
【００４４】
これに対して、本変形例の半導体装置は、図７に示すように、ゲート幅方向における活性領域１９の両端部１９ａを覆うようにゲート電極１４と一体化形成されたダミーゲート電極部１４ｘを形成することによって、ゲート幅方向における活性領域１９の両端部１９ａにはソース・ドレイン領域１６及びシリサイド層１８ａは形成されない。従って、本変形例は、ゲート幅方向における活性領域１９の両端部１９ａにはソース・ドレイン領域１６及びシリサイド層１８ａを形成していない点で、図５に示す半導体装置と相違している。それ以外の構成は、図５に示す半導体装置と同様な構成を有しているので、ここでは説明を省略する。
【００４５】
本変形例によれば、ソース・ドレイン領域１６及びシリサイド層１８ａは、ゲート幅方向における活性領域１９の両端部１９ａを除く領域に形成される。この構成によれば、活性領域１９の両端部１９ａ上に形成されたゲート電極１４と一体化形成されているダミーゲート電極部１４ｘが保護膜となり、活性領域１９のコーナー部を含む両端部１９ａにはソース・ドレイン領域及びシリサイド層が形成されないため、シリサイド層形成によって生じる活性領域１９のコーナー部における接合リーク電流を低減することができる。さらに、コーナー部を含む活性領域１９の両端部１９ａを除くソース・ドレイン領域１６上の全面にシリサイド層１８ａが形成される。従って、図８に示す従来の構成のようにシリサイド形成領域よりもソース・ドレイン領域を大きくする必要がないため、ソース・ドレイン領域の面積の縮小化を図ることができる。
【産業上の利用可能性】
【００４６】
以上説明したように、本発明は、ソース・ドレイン領域にシリサイド層を有する半導体装置等に有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は図１（ａ）のＡ１−Ａ１箇所における断面図、（ｃ）は図１（ａ）のＡ２−Ａ２箇所における断面図
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）は図２（ｃ）に示す工程における平面図、（ｂ）は、図２（ｃ）に示す工程における変形例の平面図
【図４】本発明の第１の実施形態に係る半導体装置の変形例の構成を示す図であり、（ａ）は平面図、（ｂ）は図４（ａ）のＢ１−Ｂ１箇所における断面図、（ｃ）は図４（ａ）のＢ２−Ｂ２箇所における断面図
【図５】本発明の第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は図５（ａ）のＣ１−Ｃ１箇所における断面図、（ｃ）は図５（ａ）のＣ２−Ｃ２箇所における断面図
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図７】本発明の第２の実施形態に係る半導体装置の変形例の構成を示す図であり、（ａ）は平面図、（ｂ）は図７（ａ）のＤ１−Ｄ１箇所における断面図、（ｃ）は図７（ａ）のＤ２−Ｄ２箇所における断面図
【図８】従来の半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は図８（ａ）のＸ−Ｘ箇所における断面図
【符号の説明】
【００４８】
１１  半導体基板
１２  素子分離領域
１２ａ  端部
１３  ゲート絶縁膜
１３ａ  ダミーゲート絶縁膜
１４  ゲート電極
１４ａ  ダミーゲート電極
１４ｘ  ダミーゲート電極部
１５  側壁絶縁膜
１５ａ  ダミー側壁絶縁膜
１６  ソース・ドレイン領域
１６ａ  コーナー部
１６ｂ  端部
１７  保護絶縁膜
１８  高融点金属膜
１８ａ、１８ｂ、１８ｃ  シリサイド層
１９  活性領域
１９ａ  端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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