(57)【要約】【課題】    ＤＳＰに複素数による係数の乗算処理演算プログラムを組むことなく、既存のプログラマブルＦＩＲフィルタを利用して、同等のＴＡＰ数と処理レートを有する複素ＦＩＲフィルタを実現し、信号処理の高速化を図る。【解決手段】市販の１対のＤＡ構成によるＦＩＲフィルタを設けた２個のＤＤＣを備え、それぞれのＤＤＣ内において、一方のＦＩＲフィルタの係数をフィルタ係数の実数部、他方のＦＩＲフィルタの係数を同虚数部とし、さらにそれぞれのＤＤＣ出力の実数部同士と虚数部同士を加算することによって積和演算を実行したものとするようにしたものである。【選択図】図２
2006352814.tif 000002
【特許請求の範囲】
【請求項１】
ＦＩＲフィルタを使用したデジタル信号処理装置において、２対の複素数、すなわち４個の要素を係数とするＦＩＲフィルタを備え、それぞれに入力された複素信号Ｉ、Ｑを分配し、それぞれのＦＩＲフィルタにおいて、該信号に複素係数を乗じた積和の４つの要素Ｉ＊ｈＩ、Ｑ＊ｈＱ、Ｉ＊ｈＱ、Ｑ＊ｈＩを生成し、Ｉ及びＱの二つの要素の対の減算結果と加算結果を実数部と虚数部として、されに対をこえてそれぞれの実数部と虚数部を加算して、複素信号と複素係数の積和信号を得ることを特徴とする複素ＦＩＲフィルタ演算処理装置。
【請求項２】
ＦＩＲフィルタを使用したデジタル信号処理装置において、二つの複素ＦＩＲフィルタを設けた第一のデジタル・ダウンコンバータあるいはそれに準ずる回路と、第二のデジタル・ダウンコンバータあるいはそれに準ずる回路を備え、第一のデジタル・ダウンコンバータに入力した複素信号Ｉ、Ｑにはｃｏｓ（ωｋ）及びｓｉｎ（ωｋ）を乗じ、第二のデジタル・ダウンコンバータにおいては、ＮＣＯによって、周期を−π／２遅らせたｃｏｓ（ωｋ−π／２）及びｓｉｎ（ωｋ−π／２）を乗じ、それぞれの複素ＦＩＲフィルタで複素係数による乗算を実行して、二つのデジタル・ダウンコンバータの実数部同士、及び虚数部同士を加算して積和信号Ｉ、Ｑとして得ることを特徴とする複素ＦＩＲフィルタ演算処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】  複素ＦＩＲフィルタを使用したデジタル信号処理の高速化に関する。
【背景技術】
【０００２】  既存のプログラマブルＦＩＲフィルタを使用したデジタル信号処理装置においては、一般的にＤＤＣ（デジタルダウンコンバーター）中に１対のＦＩＲフィルタがＤＡ（Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ａｒｉｔｈｍｅｔｉｃ）構成法によって設けられており、ＩＦ信号をＬＵＴを用いたＦＩＲフィルタを実施して、瞬間的に積和結果である複素信号Ｉ，Ｑを得ているが、多くの場合、双方のフィルタに同一の実数による係数を乗じているが複素数による係数は使用できない。
また、複素数の信号に、複素数による係数を乗じようとすると、ＤＳＰにおいて演算プログラムを組まざるを得ず、その結果、演算量が増え、１０数ｋＨｚ程度のレートまでしかリアルタイム処理できない。【０００３】  さらに、前段によって得た複素信号Ｉ、Ｑを一旦メモリに格納して、ＤＳＰによって該複素信号を所望の関数で処理しているが、現状のＤＳＰの処理速度は、概ね帯域幅が５０ｋＨｚ程度を扱うのが限界であり、広帯域な信号は扱えない。
【特許文献１】特許公開２００１−１２７８１８
【非特許文献１】Ｐｅｌｅｄ  ａｎｄ  Ｂ  Ｌｉｕ．“Ａ  Ｎｅｗ  ｈａｒｄｗａｒｅ  Ｒｅａｌｉｚａｔｉｏｎ  ｏｆ  Ｄｉｇｉｔａｌ  Ｆｉｌｔｅｒｓ”，ＩＥＥＥ  Ｔｒａｎｓ  ｏｎ  Ａｃｏｕｓｔ，Ｓｐｅｅｃｈ，Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，ｖｏｌ，ＡＳＳＰ２２，ｐｐ．４５６−４６２，Ｄｅｃ．１９７４．
【非特許文献２】Ｓ．Ａ．Ｗｈｉｔｅ，“Ａｐｐｌｉｃａｔｉｏｎｓ  ｏｆ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ａｒｉｔｈｍｅｔｉｃ  ｔｏ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ”，ＩＥＥＥ  ＡＳＳＰ  Ｍａｇａｚｉｎｅ，Ｖｏｌ．６（３），ｐｐ．４−１９，Ｊｕｌｙ  １９８９．
【非特許文献３】ＸＩＬＩＮＸ社データシート「Ｄｉｓｔｒｉｂｕｔｅｄ  Ａｒｉｔｈｍｅｔｉｃ  ＦＩＲ  Ｆｉｌｔｅｒ」
【発明の開示】
【発明が解決しようとする課題】
【０００４】  既存のプログラマブルＦＩＲフィルタには、１５０ＭＨｚでＴＡＰ数が３２に及ぶものがり、ＦＰＧＡを併用することによって、さらにＴＡＰ数の大きなＦＩＲフィルタも実現可能と思われるが、本発明においては、ＤＳＰに複素数による係数の乗算処理演算プログラムを組むことなく、既存のプログラマブルＦＩＲフィルタを利用して、同等のＴＡＰ数と処理レートを有する複素ＦＩＲフィルタを実現し、信号処理の高速化を図る。
【課題を解決するための手段】
【０００５】  通常、複素信号の処理は入力された１個のサンプル信号Ｉ、Ｑに対し以下の乗算を個別に実行している。
【数１】
（Ｉ＋ｊＱ）×（ｈＩ＋ｊｈＱ）＝（Ｉ・ｈＩ−Ｑ・ｈＱ）＋ｊ（Ｑ・ｈＩ＋Ｉ・ｈＱ）    （１）
【０００６】  しかし、式（１）を畳み込みに置き換えると次式となり、連続する複数のサンプル信号に対応する。
【数２】
（Ｉ＋ｊＱ）＊（ｈＩ＋ｊｈＱ）＝（Ｉ＊ｈＩ−Ｑ＊ｈＱ）＋ｊ（Ｑ＊ｈＩ＋Ｉ＊ｈＱ）    （２）
“＊”は畳み込み演算を示す。
【０００７】  式（２）は複素数の信号に複素数の係数を畳み込み、その結果は右辺の４つの実数の積和と同等であることを示す。
すなわち、
実数部は入力の実数部とフィルタ実数部の積和−入力の虚数部とフィルタの虚数部の積和
虚数部は入力の虚数部とフィルタ実数部の積和＋入力の実数部とフィルタの虚数部の積和
となる。
【０００８】  式（２）を第一の方法によって、ハードウェアで実現したのが図１であって、１個のＤＤＣ内にＤＡ構成による２対、すなわち４個のＦＩＲフィルタを設け、１対を実数部、他方を虚数部に入力複素数信号をそれぞれに分配し、積和演算を実行するようにしたものである。
【０００９】  一方、第二の方法によって、ハードウェアで実現したのが図２であって、市販の１対のＤＡ構成によるＦＩＲフィルタを設けた２個のＤＤＣを備え、それぞれのＤＤＣ内に、一方のＦＩＲフィルタを実数部、他方のＦＩＲフィルタを虚数部とし、さらにそれぞれの実数部同士と虚数部同士を加算することによって積和演算を実行したものとするようにしたものである。ＤＤＣに代えてＦＰＧＡのＩＰでもよい。
【発明の効果】
【００１０】  本発明は、以下に記載されるような効果を奏する。
第一の方法、および第二の方法の、いずれの場合であっても、演算することなくＬＵＴを参照することによって瞬間処理されるため、ＴＡＰ数の多寡に関係なく１クロックで積和の結果が出力される。
したがって、演算をするために信号を一時、メモリに格納する必要がなく周波数をリアルタイムで移動させ、積和演算の係数によって信号の位相を所望する処理関数に適したものに変化させる。
それにより、チャープ信号の生成、あるいはチャープ信号を受信して、逆チャープ処理をすることも容易である。
【００１１】  また、従来からのＤＳＰによる、リアルタイム処理レートは、帯域幅が数１０ｋＨｚ以下の信号でしかなかったが、第一の方法あるいは第二の方法によって数１０ＭＨｚのレートまで、１０００倍単位で向上させる。
【発明を実施するための最良の形態】
【００１２】  以下、本発明を実施するための最良の形態について説明する。
第一の方法にあってはＤＡ方式による高速プログラマブルＦＩＲフィルタを、１個のＤＤＣ内に２対、すなわち４個を使用し、それぞれに複素信号同士の積和の４つの要素Ｉ＊ｈＩ、Ｑ＊ｈＱ、Ｉ＊ｈＱ、Ｑ＊ｈＩを分配し、これら２対の４要素の減算と加算を実数部と虚数部とする。【００１３】  第二の方法にあっては、内部に１対のプログラマブルＦＩＲフィルタ設けた既存のＤＤＣを２個使用し、第一のＤＤＣにおいてはｃｏｓ（ｉωｋ）、及びｓｉｎ（ｉωｋ）を、第二のＤＤＣにおいては内蔵するＮＣＯによって、信号の位相をπ／２遅らせて、ｃｏｓ（ｉωｋ−π／２）、ｓｉｎ（ｉωｋ−π／２）を発生させＦＩＲフィルタを実行する。（ｉはサンプル番号）
【実施例１】
【００１４】  請求項１、すなわち第一の方法の実施例を図１によって説明する。
前述した式（２）をハードウェアで具現化したものをブロック図化したのが図１であって、入力は複素数のデジタル信号で実数部をＩ、虚数部をＱとし、それぞれ２対のプログラマブルＦＩＲフィルタ１１０、１１１、１２０、１２１に分配する。４つのＦＩＲフィルタの係数は複素数で、その実数部をｈＩ虚数部をｈＱとする。【００１５】  １１０、１１１にはフィルタ係数の実数部ｈＩを、１２０、１２１には同虚数部ｈＱを設定する。
複素入力信号の実数部１００は、１１０と１２０に入力される。同様に虚数部１０１は１１１と１２１に入力される。【００１６】  ４つのＦＩＲフィルタの出力は、１３０＝Ｉ＊ｈＩ、１３１＝Ｑ＊ｈＱ、１４０＝Ｉ＊ｈＱ、１４１＝Ｑ＊ｈＱに対応しており、１５０では１３０と１４１を加算する。ただし、１４１の出力の符号を反転させる。これは、式（２）の実数部（Ｉ＊ｈＩ−Ｑ＊ｈＱ）に対応する。【００１７】  前段中の１５０によって加算された結果が１６０に導かれる。【００１８】  １５１においては１３１と１４０を加算する。これは式（２）の虚数部ｊ（Ｑ＊ｈＩ＋Ｉ＊ｈＱ）に対応する。【００１９】  前段中の１５１によって加算された結果が１６１に導かれる。これらの操作によって式（２）の複素信号同士の積和演算が実行され，１６０に実数部が、１６１に虚数部が得られる。
【実施例２】
【００２０】  請求項２、すなわち第二の方法の実施例を図２によって説明する。
請求項２においては、上段のＤＤＣ１と下段のＤＤＣ２を備えることを前提としており、いずれも市販品のＤＤＣと同等な機能を持っているが、本図では一般的にＦＩＲフィルタとミキサ間におかれているＣＩＣフィルタを省略している。ＤＤＣに代えてＦＰＧＡのＩＰでもよい。【００２１】  いずれのＮＣＯの設定発振数をωｋとすると、ＤＤＣ１のＮＣＯ２１２はｃｏｓ（ｉωｋ）、ｓｉｎ（ｉωｋ）を発生する。また、ＮＣＯは初期位相の設定の可能であり、ＤＤＣ２のＮＣＯ２２２において位相を−π／２遅らせ、ｃｏｓ（ｉωｋ−π／２）、ｓｉｎ（ｉωｋ−π／２）を発生させる。これは、
【数３】
−ｓｉｎ（ｉωｋ）＝ｃｏｓ（ｉωｋ−π／２）
ｃｏｓ（ｉωｋ）＝ｓｉｎ（ｉωｋ−π／２）
とも書き換えられる。
【００２２】  上記によってＤＤＣ１においては、実数入力信号２００に対し、乗算器２１０によってｃｏｓ（ｉωｋ）を乗じ、乗算器２１１によってｓｉｎ（ｉωｋ）を乗じ、ＤＤＣ２においては、乗算器２２０によってｃｏｓ（ｉωｋ−π／２）を乗じ、乗算器２２２によってｓｉｎ（ｉωｋ−π／２）を乗じ、それぞれをＤＤＣ１においては、ＦＩＲフィルタ２３０、同２３１によってＩ・ｈＩ、Ｑ・ｈＩ、ＤＤＣ２においては、ＦＩＲフィルタ２４０、同２４１によって、−Ｑ＊ｈＱ、Ｉ＊ｈＱを得る。
【００２３】  上記によって得たＩ＊ｈＩ２５０と−Ｑ＊ｈＱ２６０を加算器２７０によって加算、Ｑ＊ｈＩとＩ＊ｈＱを加算器２７１によって加算し、それぞれ二つの加算結果として取り出すと、式（２）の積和が実行されたことと同等になり、畳み込まれた複素信号Ｉ、Ｑが、ほぼリアルタイムで得られる。
なお、乗算器、２１０、２１１、２２０、２２１とＦＩＲフィルタ２３０，２３１、２４０、２４１の間に補助的なローパスフィルタを設置してもよい。
【産業上の利用可能性】
【００２４】  多くのデジタル信号処理装置において使用されているプログラマブルＦＩＲフィルタのなかには、処理レートが１００ＭＨｚ、ＴＡＰ数が３２を超えるものもあり、ＦＰＧＡ（Ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を併用して組めば、さらにＴＡＰ数の大きなものが実現できる可能性がある。本発明はそのような組み合わせによらず、ＦＩＲフィルタに複素数による係数を乗じることにより、上記の組み合わせと同等のＴＡＰ数のものを、同じレートで動作するものを実現した。【００２５】  また、既存の方式によれば、複素数の信号に、複素数による係数を乗じるためには、ＤＳＰにおいて、演算プログラムを組む必要があり、その場合の演算帯域幅は１０ｋＨｚ程度以下でしかなかったが、本発明によって、帯域幅が数１０ＭＨｚの信号まで信号処理の高速化が図れる。【００２６】  複素数係数の操作によって、信号の位相を変化させることができるという点を利用して、例えば、チャープレーダーに応用すれば、レーダーの発信部においてチャープ信号によって変調し、受信部においては反射してきたチャープ信号に対して、逆チャープ処理をして復調することにより、従来、アナログ信号によって処理していたものよりも、高速かつ高精細な情報を得るチャープレーダーが実現する。
また従来ＤＳＰで処理していた逆チャープ処理をより高速な信号にも適用できる。
【図面の簡単な説明】
【００２７】
【図１】プログラマブルＦＩＲフィルタを、１個のＤＤＣ内に４個を使用した例を示す図である。（実施例１）
【図２】２個のＤＤＣを使用した例を示す図である。（実施例２）
【符号の説明】
【００２８】  １００  複素信号Ｉ
１０１  複素信号Ｑ
１１０  プログラマブルＦＩＲフィルタ
１１１  プログラマブルＦＩＲフィルタ
１２０  プログラマブルＦＩＲフィルタ
１２１  プログラマブルＦＩＲフィルタ
１３０  積和信号  Ｉ＊ｈＩ
１３１  積和信号  Ｑ＊ｈＩ
１４０  積和信号  Ｉ＊ｈＱ
１４１  積和信号  Ｑ＊ｈＱ
１５０  加算器
１５１  加算器
１６０  複素積和信号Ｉ
１６１  複素積和信号Ｑ
２００  入力信号
２１０  乗算器
２１１  乗算器
２１２  ＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発信器）
２２０  乗算器
２２１  乗算器
２２２  ＮＣＯ
２３０  プログラマブルＦＩＲフィルタ
２３１  プログラマブルＦＩＲフィルタ
２４０  プログラマブルＦＩＲフィルタ
２４１  プログラマブルＦＩＲフィルタ
２５０  積和信号Ｉ＊ｈＩ
２５１  積和信号Ｑ＊ｈＩ
２６０  積和信号Ｉ＊ｈＱ
２６１  積和信号Ｑ＊ｈＱ
２７０  加算器
２７１  加算器
２８０  間引き装置
２８１  間引き装置
２９０  複素積和信号Ｉ
２９１  複素積和信号Ｑ
【図１】
2006352814.tif 000003
【図２】
2006352814.tif 000004
【手続補正書】
【提出日】平成17年6月20日(2005.6.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
ＦＩＲフィルタを使用したデジタル信号処理装置において、２対の複素数、すなわち４個の要素を係数とするＦＩＲフィルタを備え、それぞれに入力された複素信号Ｉ、Ｑを分配し、それぞれのＦＩＲフィルタにおいて、該複素係数を乗じた積和の４つの要素Ｉ＊ｈＩ、Ｑ＊ｈＱ、Ｉ＊ｈＱ、Ｑ＊ｈＩを生成し、Ｉ＊ｈＩ−Ｑ＊ｈＱを実数部とし、Ｉ＊ｈＱ＋Ｑ＊ｈＩを虚数部とし、複素信号と複素係数の積和信号を得ることを特徴とする複素ＦＩＲフィルタ演算処理装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】  既存のプログラマブルＦＩＲフィルタを使用したデジタル信号処理装置においては、一般的にＤＤＣ（デジタルダウンコンバーター）中に１対のＦＩＲフィルタがＤＡ（Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ａｒｉｔｈｍｅｔｉｃ）構成法によって設けられており、ＩＦ信号をＬＵＴ（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）を用いたＦＩＲフィルタを実施して、瞬間的に積和結果である複素信号Ｉ，Ｑを得ているが、多くの場合、双方のフィルタに同一の実数による係数を乗じているが複素数による係数は使用できない。