(57)【要約】【課題】  差動増幅回路をＣＭＯＳで構成される演算増幅器において、強反転領域でのトランスコンダクタンスの変動を抑制する。【解決手段】  Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１は、電流モニター部２、差動入力段３、及び出力段４から構成されている。電流モニター部２は、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、Ｎｃｈ  ＭＯＳトランジスタＮ３、Ｎｃｈ  ＭＯＳトランジスタＮ４、及びＮｃｈ  ＭＯＳトランジスタＮ５から構成され、ダイオード接続されたＰｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ５は、ノードｎｄ３とノードｎｄ２の間に縦続接続されている。そして、電流モニター部２はＰｃｈ  ＭＯＳトランジスタ構成の差動増幅回路に流れる電流とＮｃｈ  ＭＯＳトランジスタ構成の差動増幅回路に流れる電流の合計を一定値になるように制御する。【選択図】  図１
2006352345.tif 000002
【特許請求の範囲】
【請求項１】
差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、
前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間に流れる電流をモニターし、入力電圧に応じて前記第１の差動増幅回路に流れる電流と前記第２の差動増幅回路に流れる電流の合計を一定値になるように制御して、前記差動入力段のトランスコンダクタンスを制御する電流モニター部と、
を具備することを特徴とする演算増幅器。
【請求項２】
差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、
前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間に流れる電流をモニターし、入力電圧に応じて前記第１の差動増幅回路に流れる電流と前記第２の差動増幅回路に流れる電流の合計を一定値になるように制御して、前記差動入力段のトランスコンダクタンスを制御する電流モニター部と、
前記差動入力段から出力された信号を増幅して出力する出力段と、
を具備することを特徴とする演算増幅器。
【請求項３】
前記電流モニター部は、前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースの間に設けられ、ソースが前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースに接続され、ゲートがドレインに接続された第３のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第３のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースに接続された第３のＮｃｈ  ＭＯＳトランジスタとを具備することを特徴とする請求項１又は２に記載の演算増幅回路。
【請求項４】
前記電流モニター部は、前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースの間に設けられ、ソースが前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースに接続され、ゲートがドレインに接続された第３のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースに接続された第３のＰｃｈ  ＭＯＳトランジスタとを具備することを特徴とする請求項１又は２に記載の演算増幅回路。
【請求項５】
前記第３のＰｃｈ  ＭＯＳトランジスタは、前記第１及び第２のＰｃｈ  ＭＯＳトランジスタと同一ゲート形状で、且つ同一閾値電圧を有し、前記第３のＮｃｈ  ＭＯＳトランジスタは、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタと同一ゲート形状で、且つ同一閾値電圧を有することを特徴とする請求項３又は４に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器（operational  amplifier  オペアンプとも呼称される）に係り、特に演算増幅器の入力範囲が供給電源の最小値から最大値までの全範囲でＲａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器は、入力信号を増幅して出力し、初期増幅する入力段と駆動機能を提供して更なる増幅も可能とする出力段とを含む。演算増幅器の入力段には、初期利得を提供し、増幅器に一定のバンド幅と一定な利得を与えるためにトランスコンダクタンス（ｇｍとも呼称される）が一定なＲａｉｌ  ｔｏ  Ｒａｉｌ動作する差動増幅回路が一般的に用いられている（例えば、特許文献１参照。）。
【０００３】
近年、電子機器の低消費電力化及び多機能化の進展に伴い、 差動増幅回路などをＣＭＯＳで構成されるＲａｉｌ  ｔｏ  Ｒａｉｌ動作の演算増幅器が多用されている。ところが、特許文献１などに記載される演算増幅器においては、入力段の差動増幅回路を構成するＰｃｈ  ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ及びＮｃｈ  ＭＯＳトランジスタの弱反転領域では、全入力範囲でトランスコンダクタンス（ｇｍ）を一定にできるが、強反転領域ではトランスコンダクタンス（ｇｍ）が変動し、差動対をなすＰｃｈ  ＭＯＳトランジスタを流れる電流及びＮｃｈ  ＭＯＳトランジスタを流れる電流が等しいときに、最大約４０％増加（差動対をなすＰｃｈ  ＭＯＳトランジスタだけが“ＯＮ”、或いは差動対をなすＮｃｈ  ＭＯＳトランジスタだけが“ＯＮ”するときの２１／２倍）するという問題点がある。
【特許文献１】特開２００２−１８５２７２号公報（頁９、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、差動増幅回路をＣＭＯＳで構成し、強反転領域でもトランスコンダクタンスの変動を抑制できる演算増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の演算増幅器は、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間に流れる電流をモニターし、入力電圧に応じて前記第１の差動増幅回路に流れる電流と前記第２の差動増幅回路に流れる電流の合計を一定値になるように制御して、前記差動入力段のトランスコンダクタンスを制御する電流モニター部とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の演算増幅器は、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタを有する第１の差動増幅回路と、差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタを有する第２の差動増幅回路とを備える差動入力段と、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタのソースと前記第１及び第２のＰｃｈ  ＭＯＳトランジスタのソースとの間に流れる電流をモニターし、入力電圧に応じて前記第１の差動増幅回路に流れる電流と前記第２の差動増幅回路に流れる電流の合計を一定値になるように制御して、前記差動入力段のトランスコンダクタンスを制御する電流モニター部と、前記差動入力段から出力された信号を増幅して出力する出力段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、差動増幅回路をＣＭＯＳで構成し、強反転領域でもトランスコンダクタンスの変動を抑制できる演算増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ  ｔｏ  ＲａｉｌオペアンプをＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）で構成している。
【００１０】
図１に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１は、電流モニター部２、差動入力段３、及び出力段４から構成されている。
【００１１】
電流モニター部２は、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、Ｎｃｈ  ＭＯＳトランジスタＮ３、Ｎｃｈ  ＭＯＳトランジスタＮ４、及びＮｃｈ  ＭＯＳトランジスタＮ５から構成されている。
【００１２】
Ｐｃｈ  ＭＯＳトランジスタＰ３は、ソースがノードｎｄ３に接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ３のドレイン（ノードｎｄ１）に接続され、ゲートに、例えば、ＢＧＲ（Band  Gap  Reference）回路などの基準電圧発生回路から出力された基準電圧Ｖ１が入力される。そして、Ｐｃｈ  ＭＯＳトランジスタＰ３は、差動対をなすＮｃｈ  ＭＯＳトランジスタＮ１とＮｃｈ  ＭＯＳトランジスタＮ２、及び差動対をなすＰｃｈ  ＭＯＳトランジスタＰ１とＰｃｈ  ＭＯＳトランジスタＰ２に流れる電流分割用として動作し、定電流源５に流れる定電流Ｉｂ１をＩｂ１×αとＩｂ１×（１−α）に分割する。ここで、αは電流分割比であり、入力電圧Ｖｉｎの変化により０〜１まで変化する。
【００１３】
Ｐｃｈ  ＭＯＳトランジスタＰ４は、ソースがノードｎｄ３に接続され、ゲートがドレインにダイオード接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ５は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ４のドレインに接続され、ソースがノードｎｄ２に接続され、ゲートがドレインにダイオード接続されている。
【００１４】
Ｎｃｈ  ＭＯＳトランジスタＮ３は、ゲートがドレイン（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ４は、ドレインがノードｎｄ２に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮ３のゲート及びＮｃｈ  ＭＯＳトランジスタＮ３のドレイン（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。
【００１５】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮ３及びＮｃｈ  ＭＯＳトランジスタＮ４は、Ｗｇ（ゲート幅）／Ｌｇ（ゲート長）が１：１の比からなるカレントミラー回路を構成している。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１６】
差動入力段３は、Ｎｃｈ  ＭＯＳトランジスタＮ１、Ｎｃｈ  ＭＯＳトランジスタＮ２、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐｃｈ  ＭＯＳトランジスタＰ２、及び定電流源５から構成され、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２がＮｃｈ  ＭＯＳトランジスタの差動対をなし、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２がＰｃｈ  ＭＯＳトランジスタの差動対をなす。
【００１７】
定電流源５は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ３に接続され定電流Ｉｂ１を発生する。Ｎｃｈ  ＭＯＳトランジスタＮ１は、ドレインがノードｎｄ６に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードｎｄ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ２は、ドレインがノードｎｄ５に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ソースがノードｎｄ２に接続されている。
【００１８】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースがノードｎｄ３に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ドレインがノードｎｄ９に接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ２は、ソースがノードｎｄ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ドレインがノードｎｄ８に接続されている。
【００１９】
出力段４は、Ｐｃｈ  ＭＯＳトランジスタＰ５、Ｐｃｈ  ＭＯＳトランジスタＰ６、Ｎｃｈ  ＭＯＳトランジスタＮ６、Ｎｃｈ  ＭＯＳトランジスタＮ７、及び抵抗Ｒ１乃至抵抗Ｒ４から構成され、差動入力電圧差（ΔＶｉｎ）をＭＯＳトランジスタで増幅する出力変換回路として動作する。
【００２０】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ５に接続されている。抵抗Ｒ２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードｎｄ６に接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ５は、ソースがノードｎｄ５に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰ６のゲートに接続され、ゲートに、例えば、ＢＧＲ回路などの基準電圧発生回路から出力された基準電圧Ｖ２が入力され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ６のドレインに接続されている。
【００２１】
Ｐｃｈ  ＭＯＳトランジスタＰ６は、ソースがノードｎｄ６に接続され、ゲートに基準電圧Ｖ２が入力され、ドレインがノードｎｄ７に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ６は、ゲートがドレイン及びＮｃｈ  ＭＯＳトランジスタＮ７のゲートに接続され、ソースがノードｎｄ８に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ７は、ドレインがノードｎｄ７に接続され、ソースがノードｎｄ９に接続されている。ここで、Ｎｃｈ  ＭＯＳトランジスタＮ６及びＮｃｈ  ＭＯＳトランジスタＮ７は、Ｗｇ（ゲート幅）／Ｌｇ（ゲート長）が１：１の比からなるカレントミラー回路を構成している。
【００２２】
抵抗Ｒ３は、一端がノードｎｄ８に接続され、他端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ４は、一端がノードｎｄ９に接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ノードｎｄ７からＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１の出力電流Ｉｏｕｔが出力される。
【００２３】
次に電流モニター部２の動作について詳述する。ダイオード接続されたＰｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ５を流れる電流をＩｄｏとすると、Ｐｃｈ  ＭＯＳトランジスタＰ３を流れる電流はＩｂ１×αであるから、Ｎｃｈ  ＭＯＳトランジスタＮ１を流れる電流Ｉｄｎ（Ｎｃｈ  ＭＯＳトランジスタＮ２を流れる電流も同じ）とＰｃｈ  ＭＯＳトランジスタＰ１を流れる電流Ｉｄｐ（Ｐｃｈ  ＭＯＳトランジスタＰ２を流れる電流も同じ）は、それぞれ、
Idn=Ib1×α−Ido・・・・・・・・・・・・・・・・・・式（１）
Idp=Ib1×(1−α)−Ido・・・・・・・・・・・式（２）
と表せる。なお、Ｐｃｈ  ＭＯＳトランジスタＰ４は、差動対をなすＰｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２と同一ゲート形状で、同一閾値電圧を有するのが好ましく、Ｎｃｈ  ＭＯＳトランジスタＮ５は、差動対をなすＮｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２と同一ゲート形状で、同一閾値電圧を有するのが好ましい。
【００２４】
そして、強反転領域でのＮｃｈ  ＭＯＳトランジスタＮ１に流れるドレイン電流（Ｉｄｎ）とＰｃｈ  ＭＯＳトランジスタＰ１に流れるドレイン電流（Ｉｄｐ）は、それぞれ、
Idn=(μnεoxεoWgn／２toxLgn)×{(Vgsn−Vthn)２}・・・・・式（３）
Idp=(μpεoxεoWgp／２toxLgp)×{(Vgsp−Vthp)２}・・・・・式（４）
と表される。なお、μnはエレクトロンの移動度、μpはホールの移動度、εoxはゲート絶縁膜の誘電率、εoは比誘電率、Wgn及びWgpはゲート幅、toxはゲート絶縁膜厚、Lgn及びLgpはゲート長、Ｖgsn及びＶgspはゲート−ソース間電圧、Ｖthn及びＶthpは閾値電圧である。そして、(μnεoxεoWgn／２toxLgn)は定数Ａ、(μpεoxεoWgp／２toxLgp)は定数Ｂと、それぞれ表すことができる。
【００２５】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路と、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路とのトランスコンダクタンス（ｇｍ）を一致させるためにＡ＝Ｂとなるように設計する。具体的には、（μnWgn／Lgn）と（μpWgp／Lgp）が同一となるように設計する。
【００２６】
ゲート−ソース間電圧であるＶgsn及びＶgspは、上式（３）乃至式（４）から、
Vgsn=Vthn+(Idn／A)１／２・・・・・・・・・式（５）
Vgsp=Vthp+(Idp／A)１／２・・・・・・・・・式（６）
と表され、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路と、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路のソース間電圧（Ｖａ−ｂ）は、
Va−b=Vthn+(Idn／A)１／２+Vthp+(Idp／A)１／２・・・・式（７）
と表される。
【００２７】
そして、Ｎｃｈ  ＭＯＳトランジスタＮ５のゲート−ソース間電圧をＶgsn1、Ｐｃｈ  ＭＯＳトランジスタＰ４のゲート−ソース間電圧をＶgsp1とすると、
Ido=A(Vgsn1−Vthn)２=A(Vgsp1−Vthp)２・・・・・式（８）
と表される。上式（６）を展開すると、
Vgsn1=Vthn+(Ido／A)１／２・・・・・・・・・・・・式（９）
Vgsp1=Vthp+(Ido／A)１／２・・・・・・・・・・・・式（１０）
と表される。このため、
Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐｃｈ  ＭＯＳトランジスタＰ２、Ｎｃｈ  ＭＯＳトランジスタＮ１、及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路のソース間電圧（Ｖａ−ｂ）は、
Va−b=Vthn+Vthp+2(Ido／A)１／２・・・・・・式（１１）
と表される。
【００２８】
ここで、上式（７）及び（１１）から、
(Idn)１／２+(Idp)１／２=2(Ido)１／２・・・・・・・式（１２）
{(1−α)Ib1−Ido}１／２+{α×Ib1−Ido}１／２=2(Ido)１／２・・・式（１３）
と表される。Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路に流れる電流とＰｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路に流れる電流の合計は、一定値に制御されていることがわかる。また、ＭＯＳトランジスタのトランスコンダクタンス（ｇｍ）は、電流の１／２乗に比例するので、Ｎｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２から構成される差動増幅回路のトランスコンダクタンス（ｇｍｎ）と、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２から構成される差動増幅回路のトランスコンダクタンス（ｇｍｐ）とを加算した差動入力段３の総合トランスコンダクタンス（ｇｍt）は、ダイオード接続されたＰｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ５を流れる電流であるＩｄｏの１／２乗に比例していることがわかる。
【００２９】
なお、上式（１３）は、（α×Ｉｂ１−Ｉｄｏ）≧０、及び｛（１−α）Ｉｂ１−Ｉｄｏ｝≧０の値の範囲で成立し、（α×Ｉｂ１−Ｉｄｏ）＝０のとき、αが１／６、｛（１−α）Ｉｂ１−Ｉｄｏ｝＝０のとき、αが５／６となるので、αの範囲は、
１／６≦α≦５／６・・・・・・・式（１４）
で表される。αが０〜１／６、或いは５／６〜１の範囲では差動対を構成しているＰｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２のみ動作するか、或いは差動対を構成しているＮｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２のみ動作する。
【００３０】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰ１及びＰｃｈ  ＭＯＳトランジスタＰ２のみ動作するか、或いは差動対を構成しているＮｃｈ  ＭＯＳトランジスタＮ１及びＮｃｈ  ＭＯＳトランジスタＮ２のみ動作している領域の総合トランスコンダクタンスをｇｍt１（＝２（Ｉｄｏ）１／２）とすると、上式（１４）で示す領域の総合トランスコンダクタンス（ｇｍｔ）とｇｍｔ１の関係は、
gmt／gmt1＝2{A(1−2α)Id1}１／２／2(A×Id1)１／２・・・式（１５）
gmt／gmt1＝（1−2α）１／２・・・・・・・式（１６）
と表される。なお、これ以降ｇｍｔ１を１に正規化して説明する。
【００３１】
次に、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの特性について、図２を参照して説明する。図２はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス(ｇｍ)の関係を示す図、図中実線（ａ）は本実施例の特性を示し、図中破線（ｂ）はダイオード接続されたＰｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ５が設けられていない従来の特性を示す。
【００３２】
図２に示すように、従来（破線（ｂ））では、差動対をなすＰｃｈ  ＭＯＳトランジスタＰ１を流れる電流及びＮｃｈ  ＭＯＳトランジスタＮ１を流れる電流が等しいときに、総合トランスコンダクタンス（ｇｍｔ）が最大約４０％増加（差動対をなすＰｃｈ  ＭＯＳトランジスタＰ１及びＰ２だけが“ＯＮ”、或いは差動対をなすＮｃｈ  ＭＯＳトランジスタＮ１及びＮ２だけが“ＯＮ”するときの２１／２倍）する。
【００３３】
一方、本実施例（実線（ａ））では、αが１／６或いは５／６のときに、総合トランスコンダクタンス（ｇｍｔ）が差動対をなすＰｃｈ  ＭＯＳトランジスタＰ１及びＰ２だけが“ＯＮ”、或いは差動対をなすＮｃｈ  ＭＯＳトランジスタＮ１及びＮ２だけが“ＯＮ”するときよりも最大２０％減少し、それ以外の領域では総合トランスコンダクタンス（ｇｍｔ）の変化を抑制することができる。
【００３４】
上述したように、本実施例の演算増幅器では、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、Ｎｃｈ  ＭＯＳトランジスタＮ３、Ｎｃｈ  ＭＯＳトランジスタＮ４、及びＮｃｈ  ＭＯＳトランジスタＮ５から構成される電流モニター部２が設けられている。ダイオード接続されたＰｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ５は、ノードｎｄ３とノードｎｄ２の間に縦続接続され、電流モニター部２はＰｃｈ  ＭＯＳトランジスタ構成の差動増幅回路に流れる電流とＮｃｈ  ＭＯＳトランジスタ構成の差動増幅回路に流れる電流の合計を一定値になるように制御する。
【００３５】
このため、強反転領域においても、全入力範囲でＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１のトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）の変化を従来よりも抑制することができる。
【００３６】
なお、本実施例では、ノードｎｄ３とノードｎｄ２の間にダイオード接続されたＰｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ５を縦続接続しているが、ダイオード接続されたＮｃｈ  ＭＯＳトランジスタＮ５をノードｎｄ３側に設け、ダイオード接続されたＰｃｈ  ＭＯＳトランジスタＰ４をノードｎｄ２側に設けて縦続接続してもよい。
【実施例２】
【００３７】
次に、本発明の実施例２に係る演算増幅器について、図面を参照して説明する。図３はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの電流モニター部及び出力段をＢｉＣＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）で構成している。
【００３８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３９】
図３に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１ａは、電流モニター部２ａ、差動入力段３、及び出力段４ａから構成されている。
【００４０】
電流モニター部２ａは、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、Ｎｃｈ  ＭＯＳトランジスタＮ５、ＮＰＮトランジスタＢＮ１、及びＮＰＮトランジスタＢＮ２から構成されている。
【００４１】
Ｎｃｈ  ＭＯＳトランジスタＮ５は、ドレインがノードｎｄ３に接続され、ゲートがドレインにダイオード接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ４は、ソースがＮｃｈ  ＭＯＳトランジスタＮ５のソースに接続され、ドレインがノードｎｄ２に接続され、ゲートがドレインにダイオード接続されている。
【００４２】
ＮＰＮトランジスタＢＮ１は、ベースがコレクタ（ノードｎｄ１）に接続され、エミッタが低電位側電源Ｖｓｓに接続されている。ＮＰＮトランジスタＢＮ２は、コレクタがノードｎｄ２に接続され、ベースがＮＰＮトランジスタＢＮ１のベース及びコレクタ（ノードｎｄ１）に接続され、ソースが低電位側電源Ｖｓｓに接続されている。
【００４３】
ここで、ＮＰＮトランジスタＢＮ１及びＮＰＮトランジスタＢＮ２は、エミッタ面積（Ｓｅ）が１：１の比からなるカレントミラー回路を構成する。なお、実施例１のＮｃｈ  ＭＯＳトランジスタＮ３及びＮｃｈ  ＭＯＳトランジスタＮ４からなるカレントミラー回路に比べ、ＮＰＮトランジスタＢＮ１及びＮＰＮトランジスタＢＮ２からなるカレントミラー回路は、カレントミラー回路の重要な特性であるトランジスタのペアー性を向上させながら、トランジスタの面積を縮小することができる。
【００４４】
出力段４ａは、ＰＮＰトランジスタＢＰ１、ＰＮＰトランジスタＢＰ２、ＮＰＮトランジスタＢＮ３、ＮＰＮトランジスタＢＮ４、及び抵抗Ｒ１乃至抵抗Ｒ４から構成され、差動入力電圧差（ΔＶｉｎ）をバイポーラトランジスタで増幅する出力変換回路として動作する。ＰＮＰトランジスタＢＰ１は、エミッタがノードｎｄ５に接続され、ベースがＰＮＰトランジスタＢＰ２のベースに接続され、ベースに基準電圧Ｖ２が入力され、コレクタがＮＰＮトランジスタＢＮ３のコレクタに接続されている。ＰＮＰトランジスタＢＰ２は、エミッタがノードｎｄ６に接続され、ベースに基準電圧Ｖ２が入力され、コレクタがノードｎｄ７に接続されている。
【００４５】
ＮＰＮトランジスタＢＮ３は、ベースがコレクタ及びＮＰＮトランジスタＢＮ４のベースに接続され、エミッタがノードｎｄ８に接続されている。ＮＰＮトランジスタＢＮ４は、コレクタがノードｎｄ７に接続され、エミッタがノードｎｄ９に接続されている。
【００４６】
ここで、ＮＰＮトランジスタＢＮ３及びＮＰＮトランジスタＢＮ４は、エミッタ面積（Ｓｅ）が１：１の比からなるカレントミラー回路を構成する。なお、実施例１のＮｃｈ  ＭＯＳトランジスタＮ６及びＮｃｈ  ＭＯＳトランジスタＮ７からなるカレントミラー回路に比べ、ＮＰＮトランジスタＢＮ３及びＮＰＮトランジスタＢＮ４からなるカレントミラー回路は、カレントミラー回路の重要な特性であるトランジスタのペアー性を向上させながら、トランジスタの面積を縮小することができる。
【００４７】
上述したように、本実施例の演算増幅器では、Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐｃｈ  ＭＯＳトランジスタＰ４、Ｎｃｈ  ＭＯＳトランジスタＮ５、ＮＰＮトランジスタＢＮ１、及びＮＰＮトランジスタＢＮ２から構成される電流モニター部２ａが設けられている。ダイオード接続されたＮｃｈ  ＭＯＳトランジスタＮ５及びＰｃｈ  ＭＯＳトランジスタＰ４は、ノードｎｄ３とノードｎｄ２の間に縦続接続され、電流モニター部２ａはＰｃｈ  ＭＯＳトランジスタ構成の差動増幅回路に流れる電流とＮｃｈ  ＭＯＳトランジスタ構成の差動増幅回路に流れる電流の合計を一定値になるように制御する。
【００４８】
このため、強反転領域においても、全入力範囲でＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ１ａのトランスコンダクタンス（ｇｍ）及び出力電流（Ｉｏｕｔ）の変化を従来よりも抑制することができる。更に、電圧制御部２ａのカレントミラー回路及び出力段４ａのカレントミラー回路をＮＰＮトランジスタで構成されているので、実施例１のＭＯＳトランジスタで構成されるカレントミラー回路と比べ、トランジスタの面積を縮小させながら、カレントミラー回路のオフセット電圧を低減することができる。
【００４９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５０】
例えば、実施例では、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳ（Metal  Insulator  Semiconductor）トランジスタを用いてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図。
【図２】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス（ｇｍ）の関係を示す図。
【図３】本発明の実施例２に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図。
【符号の説明】
【００５２】
１、１ａ  Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ
２、２ａ  電流モニター部
３  差動入力段
４、４ａ  出力段
５  定電流源
ＢＮ１〜４  ＮＰＮトランジスタ
ＢＰ１〜２  ＰＮＰトランジスタ
Ｉｂ１  定電流
Ｉｏｕｔ  出力電流
Ｎ１〜７  Ｎｃｈ  ＭＯＳトランジスタ
ｎｄ１〜３、ｎｄ５〜９  ノード
Ｐ１〜６  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜４  抵抗
Ｖ１、Ｖ２  基準電圧
Ｖｉｎ＋  ＋側の入力電圧
Ｖｉｎ−  −側の入力電圧
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2006352345.tif 000003
【図２】
2006352345.tif 000004
【図３】
2006352345.tif 000005