(57)【要約】【課題】消費電力が増加するのを抑制することが可能なシフトレジスタ回路を有する表示装置を提供する。【解決手段】この表示装置は、第１信号に応答してオンするトランジスタＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２を有する第１回路部５１ａ〜５５ａと、トランジスタＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２のオン状態の期間と重ならないオン状態の期間が得られる第２信号に応答してオンするトランジスタＮＴ７、ＮＴ１７、ＮＴ２７、ＮＴ３７およびＮＴ４７を有する第２回路部５１ｂ〜５５ｂとを含むシフトレジスタ回路部５１〜５５と、スキャン方向を切り替えるためのスキャン方向切替回路部６０と、スキャン方向に応じて、第１信号および第２信号を切り替えるための入力信号切替回路部７０とを含むシフトレジスタ回路を備えている。【選択図】図２
2006146091.tif 000002
【特許請求の範囲】
【請求項１】
第１電位側に接続された第１トランジスタと、クロック信号線に接続され、第１信号に応答してオンする第２トランジスタとを有する第１回路部と、クロック信号に応答してオンする第３トランジスタと、前記第１電位側に接続された第４トランジスタと、前記第３トランジスタのゲートと前記第１電位との間に接続された第５トランジスタと、前記第３トランジスタのゲートと前記クロック信号線との間に接続され、前記第１信号が入力される前記第２トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２信号に応答してオンすることにより前記第３トランジスタのゲートに前記クロック信号を供給する第６トランジスタとを有する第２回路部とを含むシフトレジスタ回路部と、
スキャン方向を切り替えるためのスキャン方向切替回路部と、
前記スキャン方向に応じて、前記第２トランジスタのゲートおよび前記第６トランジスタのゲートにそれぞれ供給される前記第１信号および前記第２信号を切り替えるための入力信号切替回路部と、
を含むシフトレジスタ回路を備えた、表示装置。
【請求項２】
前記シフトレジスタ回路部は、複数段設けられており、
前記第１信号は、前記スキャン方向に対して所定段の次段の前記シフトレジスタ回路部のシフト信号であり、
前記第２信号は、前記スキャン方向に対して前記所定段の前段の前記シフトレジスタ回路部のシフト信号である、請求項１に記載の表示装置。
【請求項３】
前記第３トランジスタのゲートとソースとの間には、容量が接続されており、
前記第１信号および前記第２信号は、前記第３トランジスタのゲート電位である、請求項１または２に記載の表示装置。
【請求項４】
前記第３トランジスタのドレインは、第２電位側に接続されている、請求項３に記載の表示装置。
【請求項５】
前記第３トランジスタのドレインは、前記第１電位と第２電位とが周期的に切り替わる周期信号を供給する周期信号線に接続されている、請求項３に記載の表示装置。
【請求項６】
前記シフトレジスタ回路部は、複数段設けられているとともに、前記周期信号線は、第１周期信号線と第２周期信号線とを含み、
前記第３トランジスタのドレインには、前記第１周期信号線と前記第２周期信号線とが１段毎に交互に接続されている、請求項５に記載の表示装置。
【請求項７】
前記入力信号切替回路部は、前記第２トランジスタのゲートに接続される第７トランジスタおよび第８トランジスタを含むとともに、前記第６トランジスタのゲートに接続される第９トランジスタおよび第１０トランジスタを含み、
第１の方向にスキャンする場合には、前記第７トランジスタがオンすることにより前記第２トランジスタのゲートに前記第１信号が供給されるとともに、前記第１０トランジスタがオンすることにより前記第６トランジスタのゲートに前記第２信号が供給され、
前記第１の方向とは反対の第２の方向にスキャンする場合には、前記第８トランジスタがオンすることにより前記第２トランジスタのゲートに前記第１信号が供給されるとともに、前記第９トランジスタがオンすることにより前記第６トランジスタのゲートに前記第２信号が供給される、請求項１〜６のいずれか１項に記載の表示装置。
【請求項８】
前記第１トランジスタは、前記第１信号に応答してオンする前記第２トランジスタがオン状態の期間にはオフ状態になるとともに、前記第５トランジスタは、前記第２信号に応答してオンする前記第６トランジスタがオン状態の期間にはオフ状態になる、請求項１〜７のいずれか１項に記載の表示装置。
【請求項９】
前記第５トランジスタは、前記第４トランジスタがオン状態のときに、前記第３トランジスタをオフ状態にする機能を有する、請求項１〜８のいずれか１項に記載の表示装置。
【請求項１０】
少なくとも前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタおよび前記第６トランジスタは、同じ導電型のトランジスタである、請求項１〜９のいずれか１項に記載の表示装置。
【請求項１１】
前記第１トランジスタ、前記第２トランジスタ、前記第５トランジスタおよび前記第６トランジスタの少なくとも１つは、互いに電気的に接続された２つのゲート電極を有する、請求項１〜１０のいずれか１項に記載の表示装置。
【請求項１２】
前記第５トランジスタのゲートと前記第２トランジスタとの間には、第１ダイオードが接続されており、前記第３トランジスタのゲートと前記第６トランジスタとの間には、第２ダイオードが接続されている、請求項１〜１１のいずれか１項に記載の表示装置。
【請求項１３】
前記第１ダイオードは、ダイオード接続された第１１トランジスタを含むとともに、前記第２ダイオードは、ダイオード接続された第１２トランジスタを含み、
前記第１１トランジスタおよび前記第１２トランジスタは、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタおよび前記第６トランジスタと同じ導電型のトランジスタである、請求項１２に記載の表示装置。
【請求項１４】
前記シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている、請求項１〜１３のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に関し、特に、シフトレジスタ回路を有する表示装置に関する。
【背景技術】
【０００２】
従来、抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。また、従来では、上記した抵抗負荷型のインバータ回路を含むシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。
【０００３】
図１８は、従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。図１８を参照して、従来のシフトレジスタ回路１０００ａは、第１回路部１００１ａと第２回路部１００２ａとによって構成されている。また、２段目のシフトレジスタ回路１０００ｂは、第１回路部１００１ｂと第２回路部１００２ｂとによって構成されている。
【０００４】
１段目のシフトレジスタ回路１０００ａを構成する第１回路部１００１ａは、ｎチャネルトランジスタＮＴ２０１およびＮＴ２０２と、容量Ｃ２０１と、抵抗Ｒ２０１とを含む。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ２０１およびＮＴ２０２は、それぞれ、トランジスタＮＴ２０１およびＮＴ２０２と称する。トランジスタＮＴ２０１のソースは、ノードＮＤ２０１に接続されているとともに、ドレインには、スタート信号ＳＴが入力される。このトランジスタＮＴ２０１のゲートには、クロック信号ＣＬＫ１が供給される。また、トランジスタＮＴ２０２のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、ノードＮＤ２０２に接続されている。また、容量Ｃ２０１の一方の電極は、ノードＮＤ２０１に接続されているとともに、他方の電極は、負側電位ＶＳＳに接続されている。また、抵抗Ｒ２０１の一方端子は、正側電位ＶＤＤに接続されているとともに、他方端子は、ノードＮＤ２０２に接続されている。そして、トランジスタＮＴ２０２と抵抗Ｒ２０１とによって、インバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０００ａを構成する第２回路部１００２ａは、ｎチャネルトランジスタＮＴ２０３と、抵抗Ｒ２０２とを含む。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ２０３は、トランジスタＮＴ２０３と称する。トランジスタＮＴ２０３のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、ノードＮＤ２０３に接続されている。また、抵抗Ｒ２０２の一方端子は、正側電位ＶＤＤに接続されているとともに、他方端子は、ノードＮＤ２０３に接続されている。そして、トランジスタＮＴ２０３と抵抗Ｒ２０２とによって、インバータ回路が構成されている。
【０００６】
また、２段目以降のシフトレジスタ回路も、上記した１段目のシフトレジスタ回路１０００ａと同様の回路構成を有する。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。また、奇数段に配置された第１回路部のトランジスタＮＴ２０１のゲートには、上記したようにクロック信号ＣＬＫ１が供給されるとともに、偶数段に配置された第１回路部のトランジスタＮＴ２０１のゲートには、クロック信号ＣＬＫ２が供給される。
【０００７】
図１９は、図１８に示した従来のシフトレジスタ回路の動作を説明するための波形図である。次に、図１８および図１９を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、スタート信号ＳＴがＨレベルになる。この後、クロック信号ＣＬＫ１がＨレベルになる。この際、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオン状態になるとともに、ノードＮＤ２０１の電位がＨレベルに上昇するので、トランジスタＮＴ２０２がオン状態になる。これにより、ノードＮＤ２０２の電位がＬレベルに降下することによりトランジスタＮＴ２０３がオフ状態になるので、ノードＮＤ２０３の電位がＨレベルに上昇して１段目のシフトレジスタ回路１０００ａからＨレベルの出力信号ＳＲ１が出力される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ２０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１がＬレベルになる。この際、１段目のシフトレジスタ回路１０００ａのトランジスタＮＴ２０１がオフ状態になる。この後、スタート信号ＳＴがＬレベルになる。ここで、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオフ状態になったとしても、ノードＮＤ２０１の電位が容量Ｃ２０１に蓄積されたＨレベルの電位によりＨレベルに保持されているので、トランジスタＮＴ２０２がオン状態に保持される。このため、ノードＮＤ２０２の電位がＨレベルに上昇しないので、トランジスタＮＴ２０３がオフ状態に保持される。これにより、１段目のシフトレジスタ回路１０００ａからＨレベルの出力信号ＳＲ１が出力され続ける。
【００１０】
次に、クロック信号ＣＬＫ２がＨレベルになる。これにより、２段目のシフトレジスタ１０００ｂには、１段目のシフトレジスタ回路１０００ａのＨレベルの出力信号ＳＲ１が入力されるので、上記した１段目のシフトレジスタ回路１０００ａと同様の動作が行われる。これにより、２段目のシフトレジスタ回路１０００ｂからＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１が再度Ｈレベルになる。この際、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオン状態になるとともに、ノードＮＤ２０１の電位がＬレベルに降下する。このため、トランジスタＮＴ２０２がオフ状態になるとともに、ノードＮＤ２０２の電位がＨレベルに上昇するので、トランジスタＮＴ２０３がオン状態になる。これにより、ノードＮＤ２０３の電位がＨレベルからＬレベルに降下するので、１段目のシフトレジスタ回路１０００ａからＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３…）が順次出力される。
【非特許文献１】岸野正剛著「半導体デバイスの基礎」、オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１８に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１０００ａにおいて、Ｈレベルの出力信号ＳＲ１を出力する場合、トランジスタＮＴ２０２がオン状態に保持されるので、抵抗Ｒ２０１およびトランジスタＮＴ２０２を介してＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合があった。また、Ｌレベルの出力信号ＳＲ１を出力する場合、トランジスタＮＴ２０３がオン状態に保持されるので、抵抗Ｒ２０２およびトランジスタＮＴ２０３を介してＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合もあった。このように、ＶＤＤとＶＳＳとの間には常に貫通電流が流れるという不都合がある。また、２段目以降のシフトレジスタ回路についても１段目のシフトレジスタ回路１０００ａと同様の構成を有するので、ＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合がある。したがって、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電力が増加するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電力が増加するのを抑制することが可能なシフトレジスタ回路を有する表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１４】
上記目的を達成するために、この発明の一の局面による表示装置は、第１電位側に接続された第１トランジスタと、クロック信号線に接続され、第１信号に応答してオンする第２トランジスタとを有する第１回路部と、クロック信号に応答してオンする第３トランジスタと、第１電位側に接続された第４トランジスタと、第３トランジスタのゲートと第１電位との間に接続された第５トランジスタと、第３トランジスタのゲートとクロック信号線との間に接続され、第１信号が入力される第２トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２信号に応答してオンすることにより第３トランジスタのゲートにクロック信号を供給する第６トランジスタとを有する第２回路部とを含むシフトレジスタ回路部と、スキャン方向を切り替えるためのスキャン方向切替回路部と、スキャン方向に応じて、第２トランジスタのゲートおよび第６トランジスタのゲートにそれぞれ供給される第１信号および第２信号を切り替えるための入力信号切替回路部とを含むシフトレジスタ回路を備えている。
【００１５】
この一の局面による表示装置では、上記のように、第１信号に応答してオンする第２トランジスタと、第１の信号が入力される第２トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２信号に応答してオンすることにより第３トランジスタのゲートにクロック信号を供給する第６トランジスタとを設けることによって、たとえば、第１信号に応答してオンする第２トランジスタがオンするときに第５トランジスタがオンするように構成すれば、第５トランジスタと、第２信号に応答してオンする第６トランジスタとが同時にオン状態になることがないので、第５トランジスタおよび第６トランジスタを介して第１電位とクロック信号線との間に貫通電流が流れるのを抑制することができる。この場合、第５トランジスタがオンするときに第４トランジスタがオンするように構成すれば、第２信号に応答してオンする第６トランジスタによりゲートにクロック信号が供給される第３トランジスタと、第４トランジスタとが同時にオン状態になることがないので、第３トランジスタおよび第４トランジスタを介して貫通電流が流れるのを抑制することができる。また、第１信号に応答してオンする第２トランジスタがオンするときに第１トランジスタがオフするように構成すれば、第１トランジスタと第２トランジスタとが同時にオン状態になることがないので、第１トランジスタおよび第２トランジスタを介して第１電位とクロック信号線との間に貫通電流が流れるのを抑制することができる。このようにシフトレジスタ回路部における貫通電流の発生を抑制することができるので、シフトレジスタ回路部を含む表示装置の消費電力が増加するのを抑制することができる。また、スキャン方向に応じて第２トランジスタおよび第６トランジスタにそれぞれ供給される第１信号および第２信号を切り替えるための入力信号切替回路部を設けることによって、スキャン方向を切り換えた場合にも、第２トランジスタが第１信号に応答してオンするように、かつ、第６トランジスタが第２信号に応答してオンするように制御することができる。これにより、上記と同様、第２トランジスタがオンするときに第１トランジスタがオフになるとともに、第２トランジスタがオンするときに第４トランジスタおよび第５トランジスタがオンになるように構成すれば、スキャン方向を切り換えた場合にも、上記と同様、シフトレジスタ回路部における貫通電流の発生を抑制することができる。その結果、双方向スキャン機能を有する表示装置の消費電力が増加するのを抑制することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路部は、複数段設けられており、第１信号は、スキャン方向に対して所定段の次段のシフトレジスタ回路部のシフト信号であり、第２信号は、スキャン方向に対して所定段の前段のシフトレジスタ回路部のシフト信号である。このように構成すれば、所定段の次段のシフトレジスタ回路部のシフト信号と所定段の前段のシフトレジスタ回路部のシフト信号とはオン状態の期間が重ならないので、所定段の次段のシフトレジスタ回路部のシフト信号に応答してオンする第２トランジスタと、所定段の前段のシフトレジタ回路部のシフト信号に応答してオンする第６トランジスタとのオン状態の期間が重なることがない。これにより、容易に、第１信号に応答してオンする第２トランジスタがオン状態であるときに、第２信号に応答してオンする第６トランジスタがオフ状態になるように制御することができる。また、第２信号に応答してオンする第６トランジスタがオン状態であるときに、第１信号に応答してオンする第２トランジスタがオフ状態になるように制御することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、第３トランジスタのゲートとソースとの間には、容量が接続されており、第１信号および第２信号は、第３トランジスタのゲート電位である。このように構成すれば、容量が接続された第３トランジスタのゲート−ソース間電圧を維持するように、第３トランジスタのソース電位の上昇または低下に伴って第３トランジスタのゲート電位を上昇または低下させることができる。これにより、確実に第３トランジスタをオン状態に保持することができる。
【００１８】
上記第３トランジスタのゲートとソースとの間に容量が接続されている構成において、第３トランジスタのドレインは、第２電位側に接続されていてもよい。このように構成すれば、第３トランジスタが第２電位の信号に応答してオンする場合に、容易に、第３トランジスタのゲート電位を、第２電位よりも高くまたは低くすることができる。
【００１９】
上記第３トランジスタのゲートとソースとの間に容量が接続されている構成において、第３トランジスタのドレインは、第１電位と第２電位とが周期的に切り替わる周期信号を供給する周期信号線に接続されている。このように構成すれば、第３トランジスタがオン状態のときにソース電位を第１電位から第２電位に変動させることができるので、その電位の変動分だけ第３トランジスタのゲート電位を上昇または低下させることができる。すなわち、第３トランジスタのドレインが第２電位側に接続されている場合の第３トランジスタのゲートとソースとの間の容量による第３トランジスタのゲート電位の上昇または低下に加えて、ソース電位を第１電位から第２電位に変動させるときの変動分だけ第３トランジスタのゲート電位をより高くまたは低くすることができる。これにより、第３トランジスタのドレインが固定的な電位である第２電位側に接続されている場合に比べて、より確実に、第３トランジスタをオン状態に保持することができる。
【００２０】
この場合、好ましくは、シフトレジスタ回路部は、複数段設けられているとともに、周期信号線は、第１周期信号線と第２周期信号線とを含み、第３トランジスタのドレインには、第１周期信号線と第２周期信号線とが１段毎に交互に接続されている。このように構成すれば、隣接するシフトレジスタ回路部において、所定段のシフトレジスタ回路部および所定段の次段のシフトレジスタ回路部の各々の第３トランジスタがクロック信号に応答してオンするタイミングに合わせて第３トランジスタのソース電位を第１電位から第２電位に変動させることができ、かつ、所定段のシフトレジスタ回路部および所定段の次段のシフトレジスタ回路部の各々の第３トランジスタがクロック信号に応答してオフ状態になる直前まで第３トランジスタのソース電位を第２電位に保持することができる。これにより、第３トランジスタがクロック信号に応答してオフする直前までの間に第３トランジスタのソース電位が第１電位になることに起因して、第３トランジスタのゲート電位が変動するという不都合が発生するのを抑制することができる。この場合、所定段の第３トランジスタのゲート電位が所定段の次段のシフトレジスタ回路部の第６トランジスタに入力される場合に、第６トランジスタの動作が不安定になるのを抑制することができる。また、第６トランジスタの動作が不安定になることにより第６トランジスタがオンするタイミングが遅れるのを抑制することができるので、第６トランジスタを介して第３トランジスタのゲートにクロック信号が入力される際のタイミングが遅れるのを抑制することができる。
【００２１】
上記一の局面による表示装置において、好ましくは、入力信号切替回路部は、第２トランジスタのゲートに接続される第７トランジスタおよび第８トランジスタを含むとともに、第６トランジスタのゲートに接続される第９トランジスタおよび第１０トランジスタを含み、第１の方向にスキャンする場合には、第７トランジスタがオンすることにより第２トランジスタのゲートに第１信号が供給されるとともに、第１０トランジスタがオンすることにより第６トランジスタのゲートに第２信号が供給され、第１の方向とは反対の第２の方向にスキャンする場合には、第８トランジスタがオンすることにより第２トランジスタのゲートに第１信号が供給されるとともに、第９トランジスタがオンすることにより第６トランジスタのゲートに第２信号が供給される。このように構成すれば、第１の方向にスキャンする場合にオンする第７トランジスタおよび第１０トランジスタと、第２の方向にスキャンする場合にオンする第８トランジスタおよび第９トランジスタとにより、容易に、スキャン方向に応じて、第２トランジスタおよび第６トランジスタにそれぞれ供給される第１信号および第２信号を切り替えることができる。
【００２２】
上記一の局面による表示装置において、好ましくは、第１トランジスタは、第１信号に応答してオンする第２トランジスタがオン状態の期間にはオフ状態になるとともに、第５トランジスタは、第２信号に応答してオンする第６トランジスタがオン状態の期間にはオフ状態になる。このように構成すれば、容易に、第１トランジスタと第２トランジスタとが同時にオン状態になるのを防止することができるとともに、第５トランジスタと第６トランジスタとが同時にオン状態になるのを防止することができる。これにより、容易に、第１トランジスタおよび第２トランジスタを介して貫通電流が流れるのを抑制することができるとともに、第５トランジスタおよび第６トランジスタを介して貫通電流が流れるのを抑制することができる。
【００２３】
上記一の局面による表示装置において、好ましくは、第５トランジスタは、第４トランジスタがオン状態のときに、第３トランジスタをオフ状態にする機能を有する。このように構成すれば、容易に、第３トランジスタと第４トランジスタとが同時にオン状態になるのを防止することができる。これにより、容易に、第３トランジスタおよび第４トランジスタを介して貫通電流が流れるのを抑制することができる。
【００２４】
上記一の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタは、同じ導電型のトランジスタである。このように構成すれば、第１〜第６トランジスタを形成する際に、イオン注入工程の回数およびイオン注入マスクの枚数が増加するのを抑制することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。
【００２５】
上記一の局面による表示装置において、好ましくは、第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタの少なくとも１つは、互いに電気的に接続された２つのゲート電極を有する。このように構成すれば、第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタの少なくとも１つに印加される電圧を、２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配することができる。この場合、第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタの少なくとも１つの各ゲート電極に対応するソース−ドレイン間に印加される電圧を小さくすることができるので、第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタの少なくとも１つに大きい電圧が印加されることに起因する特性の劣化を抑制することができる。これにより、シフトレジスタ回路部を含む表示装置のスキャン特性が低下するのを抑制することができる。
【００２６】
上記一の局面による表示装置において、好ましくは、第５トランジスタのゲートと第２トランジスタとの間には、第１ダイオードが接続されており、第３トランジスタのゲートと第６トランジスタとの間には、第２ダイオードが接続されている。
【００２７】
この場合、好ましくは、第１ダイオードは、ダイオード接続された第１１トランジスタを含むとともに、第２ダイオードは、ダイオード接続された第１２トランジスタを含み、第１１トランジスタおよび第１２トランジスタは、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタと同じ導電型のトランジスタである。このように構成すれば、第１ダイオードおよび第２ダイオードを設けたとしても、イオン注入工程の回数およびイオン注入マスクの枚数が増加するのを抑制することができる。これにより、第１ダイオードおよび第２ダイオードを設けることに起因して、製造プロセスが複雑化し、かつ、製造コストが増大するという不都合が発生するのを抑制することができる。
【００２８】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路およびゲート線を駆動するためのシフトレジスタ回路の少なくとも一方において、容易に、消費電力が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電力が増加することをより抑制することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に基づいて説明する。
【００３０】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【００３１】
まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。この表示部２には、画素２０がマトリクス状に配置されている。なお、図１では、図面の簡略化のため、１つの画素２０のみを図示している。各々の画素２０は、ｎチャネルトランジスタ２１（以下、トランジスタ２１という）、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、トランジスタ２１のソースは、画素電極２２および補助容量２５に接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ２１のゲートは、ゲート線に接続されている。
【００３２】
また、表示部２の一辺に沿うように、基板１上に、表示部２のドレイン線を駆動（スキャン）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部２の他の辺に沿うように、基板１上に、表示部２のゲート線を駆動（スキャン）するためのＶドライバ５が設けられている。なお、図１の水平スイッチ３には、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図１のＨドライバ４およびＶドライバ５には、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。
【００３３】
また、基板１の外部には、駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、信号発生回路１１および電源回路１２を備えている。駆動ＩＣ１０からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＳＴＶ、スキャン方向切替信号ＣＳＶ、クロック信号ＣＫＶ、イネーブル信号ＥＮＢ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。また、駆動ＩＣ１０からＶドライバ５へは、スタート信号ＳＴＶ、スキャン方向切替信号ＣＳＶ、クロック信号ＣＫＶ、イネーブル信号ＥＮＢ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。
【００３４】
また、図２を参照して、第１実施形態では、Ｖドライバ５の内部に、複数段のシフトレジスタ回路部５１〜５５と、スキャン方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図２では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【００３５】
そして、１段目のシフトレジスタ回路部５１は、第１回路部５１ａと第２回路部５１ｂとによって構成されている。第１回路部５１ａは、ｎチャネルトランジスタＮＴ１およびＮＴ２と、ダイオード接続されたｎチャネルトランジスタＮＴ３と、容量Ｃ１とを含む。なお、ｎチャネルトランジスタＮＴ１およびＮＴ２は、それぞれ、本発明の「第１トランジスタ」および「第２トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例である。また、第２回路部５１ｂは、ｎチャネルトランジスタＮＴ４、ＮＴ５、ＮＴ６およびＮＴ７と、ダイオード接続されたｎチャネルトランジスタＮＴ８と、容量Ｃ２とを含む。なお、ｎチャネルトランジスタＮＴ４、ＮＴ５、ＮＴ６およびＮＴ７は、それぞれ、本発明の「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ８は、それぞれ、トランジスタＮＴ１〜ＮＴ８と称する。
【００３６】
ここで、第１実施形態では、１段目のシフトレジスタ回路部５１に設けられたトランジスタＮＴ１〜ＮＴ８は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。また、第１実施形態では、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８は、互いに電気的に接続された２つのゲート電極を有する。
【００３７】
また、第１回路部５１ａにおいて、トランジスタＮＴ１のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ１に接続されている。また、容量Ｃ１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ１に接続されている。
【００３８】
ここで、第１実施形態では、トランジスタＮＴ２のソースは、トランジスタＮＴ３を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。
【００３９】
また、第２回路部５１ｂにおいて、トランジスタＮＴ４のソースは、ノードＮＤ３に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ４のゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ５のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ５のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ６のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。
【００４０】
ここで、第１実施形態では、トランジスタＮＴ６は、トランジスタＮＴ５がオン状態のときに、トランジスタＮＴ４をオフ状態にするために設けられている。また、第１実施形態では、トランジスタＮＴ７のソースは、トランジスタＮＴ８を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、第１実施形態では、容量Ｃ２は、トランジスタＮＴ４のゲートとソースとの間に接続されている。
【００４１】
また、２段目以降のシフトレジスタ回路部５２〜５５は、上記した１段目のシフトレジスタ回路部５１と同様の回路構成を有する。具体的には、２段目以降のシフトレジスタ回路部５２〜５５は、それぞれ、１段目のシフトレジスタ回路部５１の第１回路部５１ａと同様の回路構成を有する第１回路部５２ａ〜５５ａと、第２回路部５１ｂと同様の回路構成を有する第２回路部５２ｂ〜５５ｂとによって構成されている。
【００４２】
２段目のシフトレジスタ回路部５２は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ１１〜ＮＴ１８と、容量Ｃ１およびＣ２に対応する容量Ｃ１１およびＣ１２とを含む。なお、ｎチャネルトランジスタＮＴ１１、ＮＴ１２、ＮＴ１４、ＮＴ１５、ＮＴ１６およびＮＴ１７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ１３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ１１〜ＮＴ１８は、それぞれ、トランジスタＮＴ１１〜ＮＴ１８と称する。
【００４３】
また、３段目のシフトレジスタ回路部５３は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ２１〜ＮＴ２８と、容量Ｃ１およびＣ２に対応する容量Ｃ２１およびＣ２２とを含む。なお、ｎチャネルトランジスタＮＴ２１、ＮＴ２２、ＮＴ２４、ＮＴ２５、ＮＴ２６およびＮＴ２７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ２３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ２８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ２１〜ＮＴ２８は、それぞれ、トランジスタＮＴ２１〜ＮＴ２８と称する。
【００４４】
また、４段目のシフトレジスタ回路部５４は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ３１〜ＮＴ３８と、容量Ｃ１およびＣ２に対応する容量Ｃ３１およびＣ３２とを含む。なお、ｎチャネルトランジスタＮＴ３１、ＮＴ３２、ＮＴ３４、ＮＴ３５、ＮＴ３６およびＮＴ３７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ３３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ３８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ３１〜ＮＴ３８は、それぞれ、トランジスタＮＴ３１〜ＮＴ３８と称する。
【００４５】
また、５段目のシフトレジスタ回路部５５は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ４１〜ＮＴ４８と、容量Ｃ１およびＣ２に対応する容量Ｃ４１およびＣ４２とを含む。なお、ｎチャネルトランジスタＮＴ４１、ＮＴ４２、ＮＴ４４、ＮＴ４５、ＮＴ４６およびＮＴ４７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ４３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ４８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ４１〜ＮＴ４８は、それぞれ、トランジスタＮＴ４１〜ＮＴ４８と称する。
【００４６】
そして、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７と、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２およびＮＴ３７とは、クロック信号線（ＣＫＶ２）に接続されている。また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７と、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２およびＮＴ４７とは、クロック信号線（ＣＫＶ１）に接続されている。すなわち、シフトレジスタ回路部５１〜５５には、クロック信号線（ＣＫＶ１）とクロック信号線（ＣＫＶ２）とが１段毎に交互に接続されている。
【００４７】
また、スキャン方向切替回路部６０は、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０を含む。以下、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０は、それぞれ、トランジスタＮＴ５１〜ＮＴ６０と称する。
【００４８】
ここで、第１実施形態では、スキャン方向切替回路部６０を構成するトランジスタＮＴ５１〜ＮＴ６０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００４９】
また、トランジスタＮＴ５１〜ＮＴ５５は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。また、トランジスタＮＴ５１、ＮＴ５３およびＮＴ５５のゲートには、スキャン方向切替信号線（ＣＳＶ）が接続されているとともに、トランジスタＮＴ５２およびＮＴ５４のゲートには、反転スキャン方向切替信号線（ＸＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５１〜ＮＴ５５のゲートには、スキャン方向切替信号線（ＣＳＶ）と反転スキャン方向切替信号線（ＸＣＳＶ）とが１つずつ交互に接続されている。
【００５０】
また、トランジスタＮＴ５６〜ＮＴ６０は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。トランジスタＮＴ５６、ＮＴ５８およびＮＴ６０のゲートには、反転スキャン方向切替信号線（ＸＣＳＶ）が接続されているとともに、トランジスタＮＴ５７およびＮＴ５９のゲートには、スキャン方向切替信号線（ＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５６〜ＮＴ６０のゲートには、反転スキャン方向切替信号線（ＸＣＳＶ）とスキャン方向切替信号線（ＣＳＶ）とが１つずつ交互に接続されている。
【００５１】
なお、スキャン方向が順方向の場合には、スキャン方向切替信号線ＣＳＶがＨレベル（ＶＤＤ）になるように、かつ、反転スキャン方向切替信号ＸＣＳＶがＬレベル（ＶＢＢ）になるように制御される。このため、スキャン方向が順方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオン状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオフ状態になるように制御される。また、スキャン方向が逆方向の場合には、スキャン方向切替信号線ＣＳＶがＬレベル（ＶＢＢ）になるように、かつ、反転スキャン方向切替信号ＸＣＳＶがＨレベル（ＶＤＤ）になるように制御される。このため、スキャン方向が逆方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオフ状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオン状態になるように制御される。
【００５２】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）に接続されているとともに、１段目のシフトレジスタ回路部５１のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５６のソース／ドレインの他方（トランジスタＮＴ５７のソース／ドレインの一方）に接続されている。
【００５３】
また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５７のソース／ドレインの他方（トランジスタＮＴ５８のソース／ドレインの一方）に接続されているとともに、２段目のシフトレジスタ回路部５２のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５２のソース／ドレインの他方（トランジスタＮＴ５３のソース／ドレインの一方）に接続されている。
【００５４】
また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５３のソース／ドレインの他方（トランジスタＮＴ５４のソース／ドレインの一方）に接続されているとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５８のソース／ドレインの他方（トランジスタＮＴ５９のソース／ドレインの一方）に接続されている。
【００５５】
また、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５９のソース／ドレインの他方（トランジスタＮＴ６０のソース／ドレインの一方）に接続されているとともに、４段目のシフトレジスタ回路部５４のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５４のソース／ドレインの他方（トランジスタＮＴ５５のソース／ドレインの一方）に接続されている。
【００５６】
また、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５５のソース／ドレインの他方に接続されているとともに、５段目のシフトレジスタ回路部５５のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ６０のソース／ドレインの他方に接続されている。
【００５７】
各段のシフトレジスタ回路部５１〜５５とスキャン方向切替回路部６０とを上記のように接続することによって、スキャン方向に応じて、所定段のシフトレジスタ回路部の第１回路部にスキャン方向に対して前段のシフト出力信号（ＳＲ１１〜ＳＲ１５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。
【００５８】
また、入力信号切替回路部７０は、ｎチャネルトランジスタＮＴ６１〜ＮＴ８０を含む。なお、ｎチャネルトランジスタＮＴ６１、ＮＴ６３、ＮＴ６５、ＮＴ６７およびＮＴ６９は、本発明の「第７トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ６２、ＮＴ６４、ＮＴ６６、ＮＴ６８およびＮＴ７０は、本発明の「第１０トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ７１、ＮＴ７３、ＮＴ７５、ＮＴ７７およびＮＴ７９は、本発明の「第８トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ７２、ＮＴ７４、ＮＴ７６、ＮＴ７８およびＮＴ８０は、本発明の「第９トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ６１〜ＮＴ８０は、それぞれ、トランジスタＮＴ６１〜ＮＴ８０と称する。
【００５９】
ここで、第１実施形態では、入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００６０】
また、第１実施形態では、スキャン方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタと、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタとは、各段毎に２つずつ設けられている。具体的には、１段目に、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６１およびＮＴ６２と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７１およびＮＴ７２とが設けられている。トランジスタＮＴ６１およびＮＴ７１のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ６１のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７１のソース／ドレインの他方は、正側電位ＶＤＤに接続されている。また、トランジスタＮＴ６２およびＮＴ７２のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートに接続されている。トランジスタＮＴ６２のソース／ドレインの他方は、スタート信号ＳＴＶが供給されるスキャン方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）およびトランジスタＮＴ１のゲートに接続されているとともに、トランジスタＮＴ７２のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。
【００６１】
また、２段目には、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６３およびＮＴ６４と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７３およびＮＴ７４とが設けられている。トランジスタＮＴ６３およびＮＴ７３のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートに接続されている。トランジスタＮＴ６３のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７３のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されている。また、トランジスタＮＴ６４およびＮＴ７４のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに接続されている。トランジスタＮＴ６４のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されているとともに、トランジスタＮＴ７４のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。
【００６２】
また、３段目には、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６５およびＮＴ６６と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７５およびＮＴ７６とが設けられている。トランジスタＮＴ６５およびＮＴ７５のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに接続されている。トランジスタＮＴ６５のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ７５のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。また、トランジスタＮＴ６６およびＮＴ７６のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートに接続されている。トランジスタＮＴ６６のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７６のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。
【００６３】
また、４段目には、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６７およびＮＴ６８と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７７およびＮＴ７８とが設けられている。トランジスタＮＴ６７およびＮＴ７７のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに接続されている。トランジスタＮＴ６７のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されているとともに、トランジスタＮＴ７７のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。また、トランジスタＮＴ６８およびＮＴ７８のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のゲートに接続されている。トランジスタＮＴ６８のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７８のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されている。
【００６４】
また、５段目には、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６９およびＮＴ７０と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７９およびＮＴ８０とが設けられている。トランジスタＮＴ６９およびＮＴ７９のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２のゲートに接続されている。トランジスタＮＴ６９のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されているとともに、トランジスタＮＴ７９のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。また、トランジスタＮＴ７０およびＮＴ８０のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに接続されている。トランジスタＮＴ７０のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ８０のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されている。
【００６５】
入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０を上記のように構成することによって、スキャン方向が順方向の場合には、トランジスタＮＴ６１〜ＮＴ７０がオン状態になるように、かつ、トランジスタＮＴ７１〜ＮＴ８０がオフ状態になるように制御される。また、各段のシフトレジスタ回路部５１〜５５と入力信号切替回路部７０とを上記のように接続することによって、スキャン方向に応じて、所定段のシフトレジスタ回路部の第１回路部にスキャン方向に対して次段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように、かつ、所定段のシフトレジスタ回路部の第２回路部にスキャン方向に対して前段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。なお、シフト信号ＳＲ１〜ＳＲ５は、本発明の「第１信号」および「第２信号」の一例である。
【００６６】
また、論理合成回路部８１〜８３は、それぞれ、ダミーゲート線（Ｄｕｍｍｙ）、１段目のゲート線（Ｇａｔｅ１）および２段目のゲート線（Ｇａｔｅ２）に接続されている。
【００６７】
ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１は、ｎチャネルトランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたｎチャネルトランジスタＮＴ８５およびＮＴ８６と、容量Ｃ８１とを含む。以下、ｎチャネルトランジスタＮＴ８１〜ＮＴ８６は、それぞれ、トランジスタＮＴ８１〜ＮＴ８６と称する。
【００６８】
ここで、第１実施形態では、論理合成回路部８１を構成するトランジスタＮＴ８１〜ＮＴ８６は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００６９】
また、トランジスタＮＴ８１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、トランジスタＮＴ８２のドレインに接続されている。トランジスタＮＴ８２のソースは、ノードＮＤ４（ダミーゲート線）に接続されている。トランジスタＮＴ８１のゲートは、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ８２のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されている。
【００７０】
また、トランジスタＮＴ８３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４（ダミーゲート線）に接続されている。このトランジスタＮＴ８３のゲートは、ノードＮＤ５に接続されている。また、トランジスタＮＴ８４のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５に接続されている。このトランジスタＮＴ８４のゲートは、ノードＮＤ４（ダミーゲート線）に接続されている。また、容量Ｃ８１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ５に接続されている。また、ノードＮＤ５は、トランジスタＮＴ８５を介して、１段目のシフトレジスタ回路部５１のシフト出力信号ＳＲ１１が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ８６を介して、４段目のシフトレジスタ回路部５４のシフト出力信号ＳＲ１４が出力されるノードＮＤ３に接続されている。
【００７１】
また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６に対応するｎチャネルトランジスタＮＴ９１〜ＮＴ９６と、容量Ｃ８１に対応する容量Ｃ９１とを含む。以下、ｎチャネルトランジスタＮＴ９１〜ＮＴ９６は、それぞれ、トランジスタＮＴ９１〜ＮＴ９６と称する。
【００７２】
なお、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２において、トランジスタＮＴ９１のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ９２のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ９５を介して、２段目のシフトレジスタ回路部５２のシフト出力信号ＳＲ１２が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ９６を介して、５段目のシフトレジスタ回路部５５のシフト出力信号ＳＲ１５が出力されるノードＮＤ３に接続されている。
【００７３】
また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６に対応するｎチャネルトランジスタＮＴ１０１〜ＮＴ１０６と、容量Ｃ８１に対応する容量Ｃ１０１とを含む。以下、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１０６は、それぞれ、トランジスタＮＴ１０１〜ＮＴ１０６と称する。
【００７４】
なお、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３において、トランジスタＮＴ１０１のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ１０２のゲートは、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ１０５を介して、３段目のシフトレジスタ回路部５３のシフト出力信号ＳＲ１３が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ１０６を介して、図示しない６段目のシフトレジスタ回路部のシフト出力信号が出力されるノードＮＤ３に接続されている。
【００７５】
図３は、本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図２および図３を参照して、第１実施形態による液晶表示装置のＶドライバの動作について説明する。
【００７６】
まず、図２中の順方向に沿って、各段のゲート線にタイミングのシフトした出力信号が順次出力される場合（順方向スキャンの場合）について説明する。この順方向スキャンの場合には、スキャン方向切替信号ＣＳＶがＨレベルに保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがＬレベルに保持される。これにより、スキャン方向切替回路部６０において、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオン状態に保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオフ状態に保持される。また、入力信号切替回路部７０において、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ６１〜ＮＴ７０がオン状態に保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ７１〜ＮＴ８０がオフ状態に保持される。そして、初期状態では、各段のシフトレジスタ回路部５１〜５５のノードＮＤ２から出力されるシフト信号ＳＲ１〜ＳＲ５と、ノードＮＤ３から出力されるシフト出力信号ＳＲ１１〜ＳＲ１５とがＬレベルになっている。また、ダミーゲート線および各段のゲート線のそれぞれに論理合成回路部８１〜８３のノードＮＤ４から出力される出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２がＬレベルになっている。この状態で、図３に示すように、スタート信号ＳＴＶをＨレベルに上昇させる。これにより、スキャン方向切替回路部６０のオン状態のトランジスタＮＴ５１を介して１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートにＨレベルのスタート信号ＳＴＶが入力されるので、トランジスタＮＴ１がオン状態になる。この後、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２およびＮＴ７のドレインに入力されるクロック信号ＣＫＶ１がＨレベル（ＶＤＤ）に上昇する。
【００７７】
この際、第１実施形態では、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに、入力信号切替回路部７０のオン状態のトランジスタＮＴ６１を介して、２段目のシフトレジスタ回路部５２から出力されるＬレベルのシフト信号ＳＲ２が入力されている。これにより、トランジスタＮＴ２がオフ状態になっている。このため、トランジスタＮＴ１がオン状態であっても、トランジスタＮＴ１およびＮＴ２を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間に貫通電流が流れることはない。
【００７８】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオン状態でトランジスタＮＴ２がオフ状態であるので、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されることによりノードＮＤ１の電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１にゲートが接続されるトランジスタＮＴ５およびＮＴ６がオフ状態になる。
【００７９】
また、Ｈレベルのスタート信号ＳＴＶは、スキャン方向切替回路部６０のオン状態のトランジスタＮＴ５１および入力信号切替回路部７０のオン状態のトランジスタＮＴ６２を介して、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートにも入力される。これにより、トランジスタＮＴ７がオン状態になっている。
【００８０】
この際、第１実施形態では、トランジスタＮＴ７がオン状態であっても、トランジスタＮＴ６がオフ状態であるので、トランジスタＮＴ６およびＮＴ７を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間に貫通電流が流れることはない。
【００８１】
また、Ｈレベルのクロック信号ＣＫＶ１が、トランジスタＮＴ７およびＮＴ８を介して入力されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ４がオン状態になるとともに、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給される。
【００８２】
この際、第１実施形態では、トランジスタＮＴ４がオン状態であっても、トランジスタＮＴ５がオフ状態であるので、トランジスタＮＴ４およびＮＴ５を介して正側電位ＶＤＤと負側電位ＶＢＢとの間に貫通電流が流れることはない。
【００８３】
また、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給されることにより、ノードＮＤ３の電位がＶＤＤ側に上昇する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、容量Ｃ２によってトランジスタＮＴ４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、ノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇する。したがって、１段目のシフトレジスタ回路部５１のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１が出力される。また、同時に、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１１が出力される。
【００８４】
そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１１は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８５を介して、トランジスタＮＴ８３のゲートに入力される。これにより、トランジスタＮＴ８３がオン状態になる。このとき、論理合成回路部８１のトランジスタＮＴ８１のゲートには、２段目のシフトレジスタ回路部５２からＬレベルのシフト信号ＳＲ２が入力されているとともに、トランジスタＮＴ８２のゲートには、３段目のシフトレジスタ回路部５３からＬレベルのシフト信号ＳＲ３が入力されている。これにより、論理合成回路部８１のトランジスタＮＴ８１およびＮＴ８２が両方ともオフ状態になっている。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベル（ＶＢＢ）の電位が供給されることにより、論理合成回路部８１のノードＮＤ４からＬレベル（ＶＢＢ）の出力信号Ｄｕｍｍｙがダミーゲート線に続けて出力される。
【００８５】
また、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１１は、スキャン方向切替回路部６０のオン状態のトランジスタＮＴ５７を介して、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートにも入力される。これにより、トランジスタＮＴ１１がオン状態になる。また、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１は、入力信号切替回路部７０のオン状態のトランジスタＮＴ６４を介して、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに入力される。これにより、トランジスタＮＴ１７がオン状態になる。また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から出力されたＬレベルのシフト信号ＳＲ３が入力される。これにより、トランジスタＮＴ１２がオフ状態になっている。この後、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７のドレインに入力されるクロック信号ＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇する。
【００８６】
この際、シフト信号ＳＲ１は、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位（ＶＤＤ＋Ｖα）になっている。このシフト信号ＳＲ１を２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに入力する場合、トランジスタＮＴ６４のゲート電位がスキャン方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ１７のゲート電圧がＶＤＤ−Ｖｔに充電される。この後、クロック信号ＣＫＶ２がＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ１７のゲート電圧は、ゲート−ソース間電圧を保持したまま、さらにＶＤＤとＶＢＢの電位差分上昇する。
【００８７】
この後、上記した１段目のシフトレジスタ回路部５１の動作と同様の動作が２段目のシフトレジスタ回路部５２においても行われる。すなわち、２段目のシフトレジスタ回路部５２のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ２が出力される。また、同時に、２段目のシフトレジスタ回路部５２のノードＮＤ３からＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１２が出力される。
【００８８】
そして、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１のゲートに入力される。また、Ｈレベルのシフト信号ＳＲ２（ＶＤＤ＋Ｖα）は、入力信号切替回路部７０のオン状態のトランジスタＮＴ６１を介して１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに入力されるとともに、入力信号切替回路部７０のオン状態のトランジスタＮＴ６６を介して３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートに入力される。この際、トランジスタＮＴ６１およびＮＴ６６のゲート電位がスキャン方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ２およびＮＴ２７のゲート電圧がＶＤＤ−Ｖｔに充電される。また、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１２は、スキャン方向切替回路部６０のオン状態のトランジスタＮＴ５３を介して３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートに入力されるとともに、１段目のゲート線に繋がる論理合成回路部５２のトランジスタＮＴ９５を介してトランジスタＮＴ９３のゲートに入力される。
【００８９】
そして、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１は、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がゲートに入力されることによりオン状態になる。このとき、論理合成回路部８１のトランジスタＮＴ８２がオフ状態に保持されるとともに、トランジスタＮＴ８３がオン状態に保持されている。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢから供給されるＬレベル（ＶＢＢ）の電位により、論理合成回路部８１のノードＮＤ４の電位がＬレベル（ＶＢＢ）に保持される。したがって、Ｌレベル（ＶＢＢ）の出力信号Ｄｕｍｍｙが論理合成回路部８１のノードＮＤ４からダミーゲート線に続けて出力される。
【００９０】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２は、トランジスタＮＴ６１を介してＨレベルのシフト信号ＳＲ２がゲートに入力されることによりオン状態になる。この際、トランジスタＮＴ６１のゲート電位がスキャン方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ２のゲート電圧がＶＤＤ−Ｖｔに充電される。そして、シフト信号ＳＲ２がＨレベル（ＶＤＤ＋Ｖα）に上昇するのと同時に、トランジスタＮＴ２およびＮＴ７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルに低下する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＬレベルに保持される。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ５およびＮＴ６がオフ状態になる。
【００９１】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のドレインにＬレベルのクロック信号ＣＫＶ１が入力される場合には、ダイオード接続されたトランジスタＮＴ８によりＬレベルのクロック信号ＣＫＶ１が１段目のシフトレジスタ回路部５１のノードＮＤ２側に逆流されない。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持されるので、ノードＮＤ２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１が続けて出力される。また、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持されることにより、トランジスタＮＴ４がオン状態に保持されるので、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１１が続けて出力される。
【００９２】
また、３段目のシフトレジスタ回路部のトランジスタＮＴ２７は、トランジスタＮＴ６６を介してゲートにＨレベル（ＶＤＤ−Ｖｔ）のシフト信号ＳＲ２が入力されることによりオン状態になるとともに、トランジスタＮＴ２１は、ゲートにＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１２が入力されることによりオン状態になる。このとき、３段目のシフトレジスタ回路部のトランジスタＮＴ２２のゲートに、４段目のシフトレジスタ回路部５４のＬレベルのシフト信号ＳＲ４が入力されている。これにより、トランジスタＮＴ２２がオフ状態になっている。
【００９３】
この後、スタート信号ＳＴＶの電位がＬレベルに低下することによって、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１およびＮＴ７がオフ状態になるとともに、トランジスタＮＴ５およびＮＴ６がオフ状態に保持される。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持されるとともに、ノードＮＤ３の電位がＨレベル（ＶＤＤ）に保持される。このため、１段目のシフトレジスタ回路部５１において、ノードＮＤ２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１が続けて出力されるとともに、ノードＮＤ３からＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１１が続けて出力される。
【００９４】
この後、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。これにより、上記した１段目のシフトレジスタ回路部５１の動作と同様の動作が３段目のシフトレジスタ回路部５３においても行われる。すなわち、３段目のシフトレジスタ回路部５３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ３が出力されるとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３からＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１３が出力される。
【００９５】
そして、３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８２と、１段目のゲート線に繋がる論理合成回路部８２のトランジスタＮＴ９１のゲートとに入力される。また、Ｈレベルのシフト信号ＳＲ３は、入力信号切替回路部７０のオン状態のトランジスタＮＴ６３を介して２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートに入力されるとともに、入力信号切替回路部７０のオン状態のトランジスタＮＴ６８を介して４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のゲートに入力される。この際、トランジスタＮＴ６３およびＮＴ６８のゲート電位がスキャン方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ１２およびＮＴ３７のゲート電圧がＶＤＤ−Ｖｔに充電される。また、３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１３は、スキャン方向切替回路部６０のオン状態のトランジスタＮＴ５９を介して４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートに入力されるとともに、２段目のゲート線に繋がる論理合成回路部８３のトランジスタＮＴ１０５を介してトランジスタＮＴ１０３のゲートに入力される。
【００９６】
そして、ダミーゲート線に繋がる論理合成回路部８１において、トランジスタＮＴ８１およびＮＴ８２のゲートにそれぞれ入力されるシフト信号ＳＲ２およびＳＲ３が両方ともＨレベル（ＶＤＤ＋Ｖα）になることにより、トランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になる。これにより、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ８１およびＮＴ８２を介してイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになった時点ではＬレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８１からダミーゲート線にＨレベルの出力信号Ｄｕｍｍｙが出力される。すなわち、イネーブル信号ＥＮＢがＬレベルの間は、出力信号Ｄｕｍｍｙの電位が強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、出力信号Ｄｕｍｍｙの電位がＨレベルに上昇される。
【００９７】
この際、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位（出力信号Ｄｕｍｍｙの電位）がＨレベルに上昇するのに伴って、ノードＮＤ４にゲートが接続されたトランジスタＮＴ８４がオン状態になる。これにより、トランジスタＮＴ８４を介して負側電位ＶＢＢからＬレベルの電位がトランジスタＮＴ８３のゲートに供給されるので、トランジスタＮＴ８３がオフ状態になる。このため、トランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になった場合にも、トランジスタＮＴ８３がオフ状態になるので、上記のようにダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位が上昇される。また、トランジスタＮＴ８１、ＮＴ８２およびＮＴ８３を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間に貫通電流が流れるのが抑制される。
【００９８】
また、この際、ダミーゲート線に繋がる論理合成回路部８１において、トランジスタＮＴ８１およびＮＴ８２のゲートに、それぞれ、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位（ＶＤＤ＋Ｖα）のＨレベルのシフト信号ＳＲ２およびＳＲ３が入力されるので、論理合成回路部８１のノードＮＤ４に現れる電位がＶＤＤからトランジスタＮＴ８１およびＮＴ８２のしきい値電圧（Ｖｔ）分低下された電位になるのが抑制される。このため、論理合成回路部８１からダミーゲート線に出力されるＨレベルの出力信号Ｄｕｍｍｙの電位が低下するのが抑制される。
【００９９】
また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートに３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるとともに、トランジスタＮＴ９２のゲートに４段目のシフトレジスタ回路部５４のＬレベルのシフト信号ＳＲ４が入力されている。また、トランジスタＮＴ９３のゲートには、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１２が入力されている。これにより、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１およびＮＴ９３がオン状態になるとともに、トランジスタＮＴ９２がオフ状態になる。このため、１段目のゲート線に繋がる論理合成回路部８２において、トランジスタＮＴ９３を介して負側電位ＶＢＢから供給されるＬレベル（ＶＢＢ）の電位により、ノードＮＤ４の電位がＬレベル（ＶＢＢ）に保持される。これにより、Ｌレベル（ＶＢＢ）の出力信号Ｇａｔｅ１が論理合成回路部８２のノードＮＤ４から１段目のゲート線に続けて出力される。
【０１００】
また、２段目のシフトレジスタ回路部５２では、トランジスタＮＴ１２のゲートに３段目のシフトレジスタ回路部５３のＨレベルのシフト信号ＳＲ３が入力されることにより、トランジスタＮＴ１２がオン状態になる。この際、クロック信号ＣＫＶ１の電位がＨレベルにあり、クロック信号ＣＫＶ２の電位がＬレベルにある。この際、２段目のシフトレジスタ回路部５２のノードＮＤ１の電位がＬレベルに保持されるので、トランジスタＮＴ１５およびＮＴ１６がオフ状態に保持される。また、２段目のシフトレジスタ回路部５２において、トランジスタＮＴ１７のゲート電位がＬレベルにあるので、トランジスタＮＴ１７はオフしている。したがって、２段目のシフトレジスタ回路部５２のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持される。したがって、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が続けて出力される。また、２段目のシフトレジスタ回路部５２において、トランジスタＮＴＮＴ１６がオフ状態に保持されることにより、ノードＮＤ２の電位がＨレベル（ＶＤＤ）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１２が続けて出力される。
【０１０１】
また、１段目のシフトレジスタ回路部５１では、Ｈレベル（ＶＤＤ−Ｖｔ）のシフト信号ＳＲ２がゲートに入力されるトランジスタＮＴ２がオン状態に保持されるとともに、そのトランジスタＮＴ２を介してＨレベルのクロック信号ＣＫＶ１が入力される。この際、トランジスタＮＴ１がオフ状態であるので、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇する。
【０１０２】
そして、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇することにより、トランジスタＮＴ５およびＮＴ６がオン状態になる。この際、トランジスタＮＴ７がオフ状態であるので、トランジスタＮＴ６を介して負側電位ＶＢＢからＬレベル（ＶＢＢ）の電位が供給されるとともに、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１から出力されるシフト信号ＳＲ１の電位がＬレベルに低下する。また、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ４がオフ状態になる。これにより、１段目のシフトレジスタ回路部５１において、トランジスタＮＴ５を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ノードＮＤ３の電位がＬレベルに低下する。このため、１段目のシフトレジスタ回路部５１から出力されるシフト出力信号ＳＲ１１の電位がＬレベルに低下する。また、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇した際、容量Ｃ１が充電されることにより、次にトランジスタＮＴ１がオン状態になるまでノードＮＤ１の電位がＨレベルに保持される。これにより、次にトランジスタＮＴ１がオン状態になるまでトランジスタＮＴ５およびＮＴ６がオン状態に保持される。
【０１０３】
上記したシフト信号ＳＲ１の電位がＬレベルに低下する前に、イネーブル信号ＥＮＢの電位がＨレベルからＬレベルに低下する。これにより、ダミーゲート線に繋がる論理合成回路８１では、トランジスタＮＴ８１およびＮＴ８２を介してＬレベルの電位が供給されることにより、ノードＮＤ４の電位がＬレベルに低下する。このため、論理合成回路部８１からダミーゲート線に出力される出力信号Ｄｕｍｍｙの電位がＬレベルに低下する。
【０１０４】
そして、４段目のシフトレジスタ回路部５４では、トランジスタＮＴ３７のゲートにＨレベル（ＶＤＤ−Ｖｔ）のシフト信号ＳＲ３が入力されるとともに、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１３が入力されている。また、トランジスタＮＴ３２のゲートには、５段目のシフトレジスタ回路部５５からＬレベルのシフト信号ＳＲ５が入力されている。この状態で、トランジスタＮＴ３２およびＮＴ３７のドレインに入力されるクロック信号ＣＫＶ２の電位がＨレベルに上昇する。これにより、上記した１段目のシフトレジスタ回路部５１の動作と同様の動作が４段目のシフトレジスタ回路部５４においても行われる。すなわち、４段目のシフトレジスタ回路部５４のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ４が出力されるとともに、４段目のシフトレジスタ回路部５４のノードＮＤ３からＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１４が出力される。
【０１０５】
そして、ダミーゲート線に繋がる論理合成回路部８１において、Ｈレベル（ＶＤＤ）のシフト出力信号ＳＲ１４がトランジスタＮＴ８６を介してトランジスタＮＴ８３のゲートに入力される。これにより、トランジスタＮＴ８３がオン状態になる。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベルの電位が供給されるので、ノードＮＤ４の電位がＬレベルに固定される。これにより、論理合成回路部８１からダミーゲート線に出力される出力信号Ｄｕｍｍｙの電位がＬレベルに固定される。なお、Ｈレベル（ＶＤＤ）のシフト出力信号ＳＲ１４がトランジスタＮＴ８３のゲートに入力された際、容量Ｃ８１が充電される。これにより、次にオン状態のトランジスタＮＴ８４を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ８３のゲート電位）がＨレベルに保持される。このため、次にトランジスタＮＴ８４がオン状態になるまでトランジスタＮＴ８３がオン状態に保持されるので、論理合成回路部８１からダミーゲート線に出力される出力信号Ｄｕｍｍｙの電位がＬレベルに固定された状態で保持される。
【０１０６】
また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートにＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるととともに、トランジスタＮＴ９２のゲートにＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ９１およびＮＴ９２が両方ともオン状態になるので、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ９１およびＮＴ９２を介してイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになった時点ではＬレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８１から１段目のゲート線にＨレベルの出力信号Ｇａｔｅ１が出力される。すなわち、イネーブル信号ＥＮＢがＬレベルの間は、出力信号Ｇａｔｅ１の電位が強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、出力信号Ｇａｔｅ１の電位がＨレベルに上昇される。したがって、イネーブル信号ＥＮＢがＬレベルの際、論理合成回路部８１からダミーゲート線に出力される出力信号Ｄｕｍｍｙも強制的にＬレベルに保持されているので、出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なるのが抑制される。
【０１０７】
この後、上記した１〜４段目のそれぞれのシフトレジスタ回路部５１〜５４と同様の動作が、５段目のシフトレジスタ回路部５５においても行われる。また、上記したダミーゲート線および１段目のゲート線にそれぞれ繋がる論理合成回路部８１および８２と同様の動作が、２段目のゲート線に繋がる論理合成回路部８３においても行われる。すなわち、５段目のシフトレジスタ回路部５５からシフト信号ＳＲ５が出力され、かつ、シフト信号ＳＲ４およびＳＲ５が２段目のゲート線に繋がる論理合成回路部８３に入力されるとともに、イネーブル信号ＥＮＢがＨレベルになることによって、論理合成回路部８３から２段目のゲート線にＨレベルの出力信号Ｇａｔｅ２が出力される。
【０１０８】
上記したように、第１実施形態では、各段のシフトレジスタ回路部５１〜５５からＨレベルのシフト信号ＳＲ１〜ＳＲ５が出力されるタイミングがシフトする。これにより、スキャン方向に対して所定段の次段のシフト信号（第１信号）と、スキャン方向に対して所定段の前段のシフト信号（第２信号）とが同時にＨレベルになることがない。
【０１０９】
このようにして、第１実施形態による液晶表示装置の各段のゲート線が、順次、駆動（走査）される。そして、上記の動作が最後のゲート線の走査が終了されるまで繰り返される。その後、再度、１段目のシフトレジスタ回路部５１から上記の動作が繰り返し行われる。
【０１１０】
次に、図２中の逆方向に沿って、各段のゲート線にタイミングのシフトした出力信号が順次出力される場合（逆方向スキャンの場合）には、スキャン方向切替信号ＣＳＶがＬレベルに保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがＨレベルに保持される。これにより、スキャン方向切替回路部６０において、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオフ状態に保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオン状態に保持される。また、入力信号切替回路部７０において、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ６１〜ＮＴ７０がオフ状態に保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ７１〜ＮＴ８０がオン状態に保持される。そして、逆方向スキャン時には、上記した順方向スキャン時と同様の動作が、図２中の逆方向に沿って各段のシフトレジスタ回路部と、各段のゲート線に繋がる論理合成回路部とにおいて行われる。この際、スキャン方向に対して所定段の次段のシフトレジスタ回路部から所定段のシフトレジスタ回路部にシフト信号（第１信号）を入力する場合や、所定段の前段のシフトレジスタ回路部から所定段のシフトレジスタ回路部にシフト信号（第２信号）およびシフト出力信号を入力する場合には、上記したスキャン方向切替回路部６０のオン状態のトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０と、入力信号切替回路部７０のオン状態のトランジスタＮＴ７１〜ＮＴ８０とを介して行われる。
【０１１１】
第１実施形態では、上記のように、スキャン方向に対して所定段の次段のシフト信号（第１信号）に応答してオンするトランジスタ（トランジスタＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２）と、スキャン方向に対して所定段の前段のシフト信号（第２信号）に応答してオンするトランジスタ（トランジスタＮＴ７、ＮＴ１７、ＮＴ２７、ＮＴ３７およびＮＴ４７）とを設けることによって、シフト信号（第１信号）とシフト信号（第２信号）とのＨレベルの期間が重なることがないので、シフト信号（第１信号）に応答してオンするトランジスタ（トランジスタＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２）と、シフト信号（第２信号）に応答してオンするトランジスタ（トランジスタＮＴ７、ＮＴ１７、ＮＴ２７、ＮＴ３７およびＮＴ４７）とが同時にオン状態になることがない。この場合、スキャン方向が順方向であれば、たとえば２段目（所定段）のシフトレジスタ回路部５２において、３段目（次段）のシフト信号ＳＲ３（第２信号）に応答してオンするトランジスタＮＴ１２がオンすることによりトランジスタＮＴ１６がオンするので、トランジスタＮＴ１６と、１段目（前段）のシフト信号ＳＲ１（第１信号）に応答してオンするトランジスタＮＴ１７とが同時にオン状態になることがない。これにより、トランジスタＮＴ１６およびＮＴ１７を介して負側電位ＶＢＢとクロック信号線（ＣＫＶ２）との間に貫通電流が流れるのを抑制することができる。
【０１１２】
また、１段目（前段）のシフト信号ＳＲ１（第１信号）に応答してオンするトランジスタＮＴ１７がオンすることによりトランジスタＮＴ１４がオンするとともに、３段目（次段）のシフト信号ＳＲ３（第２信号）に応答してオンするトランジスタＮＴ１２がオンすることによりトランジスタＮＴ１５がオンするので、トランジスタＮＴ１４とトランジスタＮＴ１５とが同時にオン状態になることがない。これにより、トランジスタＮＴ１４およびＮＴ１５を介して負側電位ＶＢＢと正側電位ＶＤＤとの間に貫通電流が流れるのを抑制することができる。また、トランジスタＮＴ１１が１段目（前段）のシフト出力信号ＳＲ１１に応答してオンするので、トランジスタＮＴ１１と、３段目（次段）のシフト信号ＳＲ３に応答してオンするトランジスタＮＴ１２とが同時にオン状態になることもない。これにより、トランジスタＮＴ１１およびＮＴ１２を介して負側電位ＶＢＢとクロック信号線（ＣＫＶ２）との間に貫通電流が流れるのも抑制することができる。また、１段目のシフトレジスタ回路部５１および３段目以降のシフトレジスタ回路部５３〜５５においても、２段目のシフトレジスタ回路部５２と同様、貫通電流が流れるのを抑制することができる。
【０１１３】
さらに、第１実施形態では、スキャン方向に応じて、ＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２と、トランジスタＮＴ７、ＮＴ１７、ＮＴ２７、ＮＴ３７およびＮＴ４７とにそれぞれ供給されるシフト信号（スキャン方向に対して所定段の次段のシフト信号（第１信号）およびスキャン方向に対して所定段の前段のシフト信号（第２信号））を切り替えるための入力信号切替回路部７０を設けることによって、スキャン方向を切り換えた場合にもシフトレジスタ回路部５１〜５５における貫通電流の発生を抑制することができる。これにより、第１実施形態では、双方向スキャン機能を有する表示装置の消費電力が増加するのを抑制することができる。
【０１１４】
また、第１実施形態では、トランジスタＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２を、スキャン方向に対して所定段の次段のシフト信号（第１信号）に応答してオンするように、かつ、トランジスタＮＴ７、ＮＴ１７、ＮＴ２７、ＮＴ３７およびＮＴ４７を、スキャン方向に対して所定段の前段のシフト信号（第２信号）に応答してオンするように構成することによって、スキャン方向に対して所定段の次段のシフト信号（第１信号）とスキャン方向に対して所定段の前段のシフト信号（第２信号）とのＨレベルの期間が重なることがないので、容易に、シフト信号（第１信号）に応答してオンするトランジスタ（トランジスタＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２）がオン状態であるときに、シフト信号（第２信号）に応答してオンするトランジスタ（トランジスタＮＴ７、ＮＴ１７、ＮＴ２７、ＮＴ３７およびＮＴ４７）がオフ状態となるように制御することができる。また、シフト信号（第２信号）に応答してオンするトランジスタ（トランジスタＮＴ７、ＮＴ１７、ＮＴ２７、ＮＴ３７およびＮＴ４７）がオン状態であるときに、シフト信号（第１信号）に応答してオンするトランジスタ（トランジスタＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２およびＮＴ４２）がオフ状態となるように制御することができる。
【０１１５】
また、第１実施形態では、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４およびＮＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ２、Ｃ１２、Ｃ２２、Ｃ３２およびＣ４２を接続することによって、たとえば、２段目のシフトレジスタ回路部５２において、容量Ｃ１２が接続されたトランジスタＮＴ１４のゲート−ソース間電圧を維持するように、トランジスタＮＴ１４のソース電位の上昇または低下に伴ってトランジスタＮＴ１４のゲート電位を上昇または低下させることができる。これにより、確実にトランジスタＮＴ１４をオン状態に保持することができる。
【０１１６】
また、第１実施形態では、順方向にスキャンする場合にオンするトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９と、逆方向にスキャンする場合にオンするトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０とを含むように入力信号切替回路部７０を構成するとともに、入力信号切替回路部７０を構成するトランジスタ（ＮＴ５１〜ＮＴ６０）を介してシフトレジスタ回路部（５１〜５５）にシフト信号（ＳＲ１〜ＳＲ５）を入力することによって、容易に、スキャン方向に対して次段のシフト信号（第１信号）が第１回路部（５１ａ〜５５ａ）に入力されるように、かつ、スキャン方向に対して前段のシフト信号（第２信号）が第２回路部（５１ｂ〜５５ｂ）に入力されるように制御することができる。
【０１１７】
また、第１実施形態では、Ｖドライバ５を構成するトランジスタを、すべて同じ導電型（ｎ型）のトランジスタにすることによって、Ｖドライバ５のトランジスタを形成する際に、イオン注入工程の回数およびイオン注入マスクの枚数が増加するのを抑制することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。
【０１１８】
また、第１実施形態では、１段目のシフトレジスタ回路部５１において、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８を、互いに電気的に接続された２つのゲート電極を有するように構成することによって、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８に印加される電圧を、２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配することができる。この場合、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８の各ゲート電極に対応するソース−ドレイン間に印加される電圧を小さくすることができるので、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８に大きい電圧が印加されることに起因する特性の劣化を抑制することができる。また、２段目以降のシフトレジスタ回路部５２〜５５においても、同様の効果を得ることができる。これにより、シフトレジスタ回路部５１〜５５を含む表示装置のスキャン特性が低下することを抑制することができる。
【０１１９】
また、第１実施形態では、１段目のシフトレジスタ回路部５１において、トランジスタＮＴ６のゲートとトランジスタＮＴ２との間に、ダイオード接続されたトランジスタＮＴ３を設けるとともに、トランジスタＮＴ４のゲートとトランジスタＮＴ７との間に、ダイオード接続されたトランジスタＮＴ８を設けることによって、トランジスタＮＴ６がオンまたはオフするときに発生するノイズがトランジスタＮＴ２に伝わるのをトランジスタＮＴ３により遮断することができるとともに、トランジスタＮＴ４がオンまたはオフするときに発生するノイズがトランジスタＮＴ７に伝わるのをトランジスタＮＴ８により遮断することができる。また、２段目以降のシフトレジスタ回路部５２〜５５においても、同様の効果を得ることができる。
【０１２０】
（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置を示した平面図である。図５は、図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。図４および図５を参照して、この第２実施形態では、上記第１実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１２１】
まず、図４を参照して、この第２実施形態では、基板１ａ上に、表示部２ａが設けられている。この表示部２ａには、画素２０ａがマトリクス状に配置されている。なお、図４では、図面の簡略化のため、１つの画素２０ａのみを図示している。各々の画素２０ａは、ｐチャネルランジスタ２１ａ（以下、トランジスタ２１ａという）、画素電極２２ａ、画素電極２２ａに対向配置された各画素２０ａに共通の対向電極２３ａ、画素電極２２ａと対向電極２３ａとの間に挟持された液晶２４ａ、および、補助容量２５ａによって構成されている。そして、トランジスタ２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２２ａおよび補助容量２５ａに接続されている。このトランジスタ２１ａのゲートは、ゲート線に接続されている。
【０１２２】
また、表示部２ａの一辺に沿うように、基板１ａ上に、表示部２ａのドレイン線を駆動（スキャン）するための水平スイッチ（ＨＳＷ）３ａおよびＨドライバ４ａが設けられている。また、表示部２ａの他の辺に沿うように、基板１ａ上に、表示部２ａのゲート線を駆動（スキャン）するためのＶドライバ５ａが設けられている。なお、図４の水平スイッチ３ａには、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図４のＨドライバ４ａおよびＶドライバ５ａには、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。また、基板１ａの外部には、上記第１実施形態と同様、信号発生回路１１および電源回路１２を含む駆動ＩＣ１０が設置されている。
【０１２３】
また、図５を参照して、第２実施形態では、Ｖドライバ５ａの内部に、複数段のシフトレジスタ回路部５０１〜５０５と、スキャン方向切替回路部６００と、入力信号切替回路部７００と、複数段の論理合成回路部８０１〜８０３とが設けられている。なお、図５では、図面の簡略化のため、５段分のシフトレジスタ回路部５０１〜５０５および３段分の論理合成回路部８０１〜８０３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１２４】
そして、１段目のシフトレジスタ回路部５０１は、第１回路部５０１ａと第２回路部５０１ｂとによって構成されている。第１回路部５０１ａは、ｐチャネルトランジスタＰＴ１およびＰＴ２と、ダイオード接続されたｐチャネルトランジスタＰＴ３と、容量Ｃ１とを含む。なお、ｐチャネルトランジスタＰＴ１およびＰＴ２は、それぞれ、本発明の「第１トランジスタ」および「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例である。また、第２回路部５０１ｂは、ｐチャネルトランジスタＰＴ４、ＰＴ５、ＰＴ６およびＰＴ７と、ダイオード接続されたｐチャネルトランジスタＰＴ８と、容量Ｃ２とを含む。なお、ｐチャネルトランジスタＰＴ４、ＰＴ５、ＰＴ６およびＰＴ７は、それぞれ、本発明の「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ８は、それぞれ、トランジスタＰＴ１〜ＰＴ８と称する。
【０１２５】
ここで、第２実施形態では、第１回路部５０１ａおよび第２回路部５０１ｂに設けられたトランジスタＰＴ１〜ＰＴ８は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、第２実施形態では、トランジスタＰＴ１、ＰＴ２、ＰＴ６、ＰＴ７およびＰＴ８は、互いに電気的に接続された２つのゲート電極を有する。
【０１２６】
そして、１段目のシフトレジスタ回路部５０１を構成するトランジスタＰＴ１〜ＰＴ８は、それぞれ、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１のソースは、正側電位ＶＤＤに接続されているとともに、トランジスタＰＴ４のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ５およびＰＴ６のソースは、正側電位ＶＤＤに接続されている。
【０１２７】
また、２段目以降のシフトレジスタ回路部５０２〜５０５は、上記した１段目のシフトレジスタ回路部５０１と同様の回路構成を有する。具体的には、２段目以降のシフトレジスタ回路部５０２〜５０５は、それぞれ、１段目のシフトレジスタ回路部５０１の第１回路部５０１ａと同様の回路構成を有する第１回路部５０２ａ〜５０５ａと、第２回路部５０１ｂと同様の回路構成を有する第２回路部５０２ｂ〜５０５ｂとによって構成されている。
【０１２８】
２段目のシフトレジスタ回路部５０２は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ１１〜ＰＴ１８と、容量Ｃ１およびＣ２に対応する容量Ｃ１１およびＣ１２とを含む。なお、ｐチャネルトランジスタＰＴ１１、ＰＴ１２、ＰＴ１４、ＰＴ１５、ＰＴ１６およびＰＴ１７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ１３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、トランジスタＰＴ１１〜ＰＴ１８と称する。
【０１２９】
また、３段目のシフトレジスタ回路部５０３は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ２１〜ＰＴ２８と、容量Ｃ１およびＣ２に対応する容量Ｃ２１およびＣ２２とを含む。なお、ｐチャネルトランジスタＰＴ２１、ＰＴ２２、ＰＴ２４、ＰＴ２５、ＰＴ２６およびＰＴ２７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ２３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、トランジスタＰＴ２１〜ＰＴ２８と称する。
【０１３０】
また、４段目のシフトレジスタ回路部５０４は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ３１〜ＰＴ３８と、容量Ｃ１およびＣ２に対応する容量Ｃ３１およびＣ３２とを含む。なお、ｐチャネルトランジスタＰＴ３１、ＰＴ３２、ＰＴ３４、ＰＴ３５、ＰＴ３６およびＰＴ３７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、トランジスタＰＴ３１〜ＰＴ３８と称する。
【０１３１】
また、５段目のシフトレジスタ回路部５０５は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ４１〜ＰＴ４８と、容量Ｃ１およびＣ２に対応する容量Ｃ４１およびＣ４２とを含む。なお、ｐチャネルトランジスタＰＴ４１、ＰＴ４２、ＰＴ４４、ＰＴ４５、ＰＴ４６およびＰＴ４７は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ４３は、本発明の「第１ダイオード」および「第１１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４８は、本発明の「第２ダイオード」および「第１２トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、トランジスタＰＴ４１〜ＰＴ４８と称する。
【０１３２】
また、スキャン方向切替回路部６００は、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０を含む。以下、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、トランジスタＰＴ５１〜ＰＴ６０と称する。
【０１３３】
ここで、第２実施形態では、スキャン方向切替回路部６００を構成するトランジスタＰＴ５１〜ＰＴ６０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１３４】
そして、スキャン方向切替回路部６００を構成するトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、図２に示した第１実施形態のスキャン方向切替回路部６０のトランジスタＮＴ５１〜ＮＴ６０に対応した位置に接続されている。
【０１３５】
また、入力信号切替回路部７００は、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０を含む。なお、ｐチャネルトランジスタＰＴ６１、ＰＴ６３、ＰＴ６５、ＰＴ６７およびＰＴ６９は、本発明の「第７トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ６２、ＰＴ６４、ＰＴ６６、ＰＴ６８およびＰＴ７０は、本発明の「第１０トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ７１、ＰＴ７３、ＰＴ７５、ＰＴ７７およびＰＴ７９は、本発明の「第８トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ７２、ＰＴ７４、ＰＴ７６、ＰＴ７８およびＰＴ８０は、本発明の「第９トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、トランジスタＰＴ６１〜ＰＴ８０と称する。
【０１３６】
ここで、第２実施形態では、入力信号切替回路部７００を構成するトランジスタＰＴ６１〜ＰＴ８０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１３７】
そして、入力信号切替回路部７００を構成するトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、図２に示した第１実施形態の入力信号切替回路部７０のトランジスタＮＴ６１〜ＮＴ８０に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ７１のソース／ドレインの他方は、負側電位ＶＢＢに接続されている。
【０１３８】
また、論理合成回路部８０１〜８０３は、それぞれ、ダミーゲート線、１段目のゲート線および２段目のゲート線に接続されている。
【０１３９】
ダミーゲート線に接続される論理合成回路部８０１は、ｐチャネルトランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたｐチャネルトランジスタＰＴ８５およびＰＴ８６と、容量Ｃ８１とを含む。以下、ｐチャネルトランジスタＰＴ８１〜ＰＴ８６は、それぞれ、トランジスタＰＴ８１〜ＰＴ８６と称する。
【０１４０】
ここで、第２実施形態では、論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８６は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１４１】
そして、ダミーゲート線に接続される論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８６は、それぞれ、図２に示した第１実施形態のダミーゲート線に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６に対応した位置に接続されている。ただし、トランジスタＰＴ８３のソースは、正側電位ＶＤＤに接続されている。
【０１４２】
また、１段目のゲート線に接続される論理合成回路部８０２は、ダミーゲート線に接続される論理合成回路部８０１と同様の回路構成を有する。具体的には、１段目のゲート線に接続される論理合成回路部８０２は、ダミーゲート線に接続される論理合成回路部８０１のトランジスタＰＴ８１〜ＰＴ８６に対応するｐチャネルトランジスタＰＴ９１〜ＰＴ９６と、容量Ｃ８１に対応する容量Ｃ９１とを含む。以下、ｐチャネルトランジスタＰＴ９１〜ＰＴ９６は、それぞれ、トランジスタＰＴ９１〜ＰＴ９６と称する。
【０１４３】
そして、１段目のゲート線に接続される論理合成回路部８０２を構成するトランジスタＰＴ９１〜ＰＴ９６は、それぞれ、図２に示した第１実施形態の１段目のゲート線に接続される論理合成回路部８２のトランジスタＮＴ９１〜ＮＴ９６に対応した位置に接続されている。ただし、トランジスタＰＴ９３のソースは、正側電位ＶＤＤに接続されている。
【０１４４】
また、２段目のゲート線に接続される論理合成回路部８０３は、ダミーゲート線に接続される論理合成回路部８０１と同様の回路構成を有する。具体的には、２段目のゲート線に接続される論理合成回路部８０３は、ダミーゲート線に接続される論理合成回路部８０１のトランジスタＰＴ８１〜ＰＴ８６に対応するｐチャネルトランジスタＰＴ１０１〜ＰＴ１０６と、容量Ｃ８１に対応する容量Ｃ１０１とを含む。以下、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１０６は、それぞれ、トランジスタＰＴ１０１〜ＰＴ１０６と称する。
【０１４５】
そして、２段目のゲート線に接続される論理合成回路部８０３を構成するトランジスタＰＴ１０１〜ＰＴ１０６は、それぞれ、図２に示した第１実施形態の２段目のゲート線に接続される論理合成回路部８０３のトランジスタＮＴ１０１〜ＮＴ１０６に対応した位置に接続されている。ただし、トランジスタＰＴ１０３のソースは、正側電位ＶＤＤに接続されている。
【０１４６】
図６は、本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図５および図６を参照して、第２実施形態によるＶドライバ５ａの動作を説明する。この第２実施形態のＶドライバ５ａでは、図３に示した第１実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２およびイネーブル信号ＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２およびイネーブル信号ＥＮＢとして入力する。これにより、第２実施形態のシフトレジスタ回路部５０１〜５０５からは、第１実施形態のシフトレジスタ回路部５１〜５５からのシフト信号ＳＲ１〜ＳＲ５のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第２実施形態の論理合成回路部８０１〜８０３からは、第１実施形態の論理合成回路部８１〜８３から出力される出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第２実施形態のＶドライバ５ａのこれ以外の動作は、上記した第１実施形態のＶドライバ５と同様である。
【０１４７】
なお、第２実施形態では、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４およびＰＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ２、Ｃ１２、Ｃ２２、Ｃ３２およびＣ４２を接続することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５０２において、容量Ｃ１２が接続されたトランジスタＰＴ１４のゲート−ソース間電圧を維持するように、トランジスタＰＴ１４のソース電位の低下に伴ってトランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）が低下する。すなわち、トランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）がＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで降下するので、スキャン方向が順方向の場合、１段目のトランジスタＰＴ２および３段目のトランジスタＰＴ２７のゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＢＢ−Ｖα）を有するシフト信号ＳＲ２が供給される。これにより、トランジスタＰＴ２およびＰＴ２７のソース電位が、それぞれ、ＶＢＢからトランジスタＰＴ２およびＰＴ２７のしきい値電圧（Ｖｔ）分だけ上昇するのが抑制される。
【０１４８】
また、第２実施形態では、上記のように構成することによって、Ｖドライバ５ａの消費電流の増加を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１４９】
（第３実施形態）
図７は、本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。図７を参照して、この第３実施形態では、上記第１実施形態の構成において、３段目以降のシフトレジスタ回路部のシフト出力信号が出力されるノードに接続されたトランジスタのドレインに、正側電位に代えてイネーブル信号を供給する場合について説明する。
【０１５０】
すなわち、この第３実施形態では、図７に示すように、複数段のシフトレジスタ回路部５１１〜５１５と、スキャン方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とが設けられている。なお、図７では、図面の簡略化のため、５段分のシフトレジスタ回路部５１１〜５１５および３段分の論理合成回路部８１１〜８１３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１５１】
そして、１段目のシフトレジスタ回路部５１１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５１１ａおよび第２回路部５１１ｂによって構成されている。また、２段目のシフトレジスタ回路部５１２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５１２ａおよび第２回路部５１２ｂによって構成されている。
【０１５２】
ここで、第３実施形態では、３段目のシフトレジスタ回路部５１３、４段目のシフトレジスタ回路部５１４および５段目のシフトレジスタ回路部５１５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１５３】
具体的には、３段目のシフトレジスタ回路部５１３は、第１回路部５１３ａと第２回路部５１３ｂとによって構成されている。第１回路部５１３ａおよび第２回路部５１３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１５４】
また、４段目のシフトレジスタ回路部５１４は、第１回路部５１４ａと第２回路部５１４ｂとによって構成されている。第１回路部５１４ａおよび第２回路部５１４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１５５】
また、５段目のシフトレジスタ回路部５１５は、第１回路部５１５ａと第２回路部５１５ｂとによって構成されている。第１回路部５１５ａおよび第２回路部５１５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１５６】
また、第３実施形態のスキャン方向切替回路部６１０は、図２に示した第１実施形態のスキャン方向切替回路部６０と同様の回路構成を有する。ただし、第３実施形態では、トランジスタＮＴ５６のソース／ドレインの他方と、トランジスタＮＴ５７のソース／ドレインの一方とが接続されていない。
【０１５７】
また、第３実施形態の入力信号切替回路部７１０は、図２に示した第１実施形態の入力信号切替回路部７０と同様の回路構成を有する。
【０１５８】
また、第３実施形態のダミーゲート線に接続される論理合成回路部８１１は、トランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたトランジスタＮＴ８５と、容量Ｃ８１とを含む。すなわち、第３実施形態の論理合成回路部８１１は、図２に示した第１実施形態の論理合成回路部８１の回路構成において、ダイオード接続されたトランジスタＮＴ８６が設けられていない回路構成を有する。また、第３実施形態の論理合成回路部８１１のノードＮＤ５は、トランジスタＮＴ８５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１５９】
また、１段目のゲート線に接続される論理合成回路部８１２は、トランジスタＮＴ９１〜ＮＴ９４と、ダイオード接続されたトランジスタＮＴ９５と、容量Ｃ９１とを含む。すなわち、第３実施形態の論理合成回路部８１２は、図２に示した第１実施形態の論理合成回路部８２の回路構成において、ダイオード接続されたトランジスタＮＴ９６が設けられていない回路構成を有する。また、第３実施形態の論理合成回路部８１２のノードＮＤ５は、トランジスタＮＴ９５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１６０】
また、２段目のゲート線に接続される論理合成回路部８１３は、トランジスタＮＴ１０１〜ＮＴ１０４と、ダイオード接続されたトランジスタＮＴ１０５と、容量Ｃ１０１とを含む。すなわち、第３実施形態の論理合成回路部８１３は、図２に示した第１実施形態の論理合成回路部８３の回路構成において、ダイオード接続されたトランジスタＮＴ１０６が設けられていない回路構成を有する。また、第３実施形態の論理合成回路部８１３のノードＮＤ５は、トランジスタＮＴ１０５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１６１】
また、第３実施形態では、複数段のシフトレジスタ回路部５１１〜５１５と、スキャン方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とに加えて、回路部９１０が設けられている。この回路部９１０は、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１３と、ダイオード接続されたｎチャネルトランジスタＮＴ１１４と、容量Ｃ１１１とを含む。以下、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１４は、それぞれ、トランジスタＮＴ１１１〜ＮＴ１１４と称する。
【０１６２】
ここで、第３実施形態では、回路部９１０を構成するトランジスタＮＴ１１１〜ＮＴ１１４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１６３】
そして、トランジスタＮＴ１１１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１１のゲートは、２段目のシフトレジスタ回路部５１２のノードＮＤ２に接続されている。トランジスタＮＴ１１２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１２のゲートは、ノードＮＤ７に接続されている。トランジスタＮＴ１１３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ７に接続されている。このトランジスタＮＴ１１３のゲートは、ノードＮＤ６に接続されている。容量Ｃ１１１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ７に接続されている。また、ノードＮＤ６は、スキャン方向切替回路部６１０のトランジスタＮＴ５６のソース／ドレインの他方に接続されている。また、ノードＮＤ７は、トランジスタＮＴ１１４を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１６４】
図８は、本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図７および図８を参照して、第３実施形態による液晶表示装置のＶドライバの動作について説明する。
【０１６５】
この第３実施形態のＶドライバの動作は、基本的には、上記第１実施形態のＶドライバ５の動作と同様である。ただし、この第３実施形態のＶドライバでは、上記第１実施形態と異なり、３段目以降のシフトレジスタ回路部５１３〜５１５のシフト出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のドレインに、正側電位ＶＤＤに代えてイネーブル信号ＥＮＢを供給する。また、各段の論理合成回路部８１１〜８１３の負側電位ＶＢＢと、出力信号を出力するノードＮＤ４との間に接続されたトランジスタＮＴ８３、ＮＴ９３およびＮＴ１０３のゲートに、反転イネーブル信号ＸＥＮＢを入力する。
【０１６６】
具体的には、１段目および２段目のシフトレジスタ回路部５１１および５１２（図７参照）における動作は、図２に示した第１実施形態の１段目および２段目のシフトレジスタ回路部５１および５２における動作と同様である。そして、３段目のシフトレジスタ回路部５１３では、２段目のシフトレジスタ回路部５１２からトランジスタＮＴ２７のゲートにＨレベルのシフト信号ＳＲ２が入力されるとともに、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５１４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７がオン状態になるとともに、トランジスタＮＴ２２がオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ノードＮＤ１の電位がＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６がオフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位がＨレベルに上昇するので、トランジスタＮＴ２４がオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢが供給されるので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）がＬレベルに保持される。
【０１６７】
この後、第３実施形態では、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位は、容量Ｃ２２によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記第１実施形態において上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５１３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。そして、４段目以降のシフトレジスタ回路部５１４および５１５においても、上記した３段目のシフトレジスタ回路部５１３と同様の動作により、上記第１実施形態のシフトレジスタ回路部から出力されるＨレベル（ＶＤＤ＋Ｖα）のシフト信号よりもさらに高いＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４およびＳＲ５が出力される。
【０１６８】
そして、３段目のシフトレジスタ回路部５１３のＨレベルのシフト信号ＳＲ３は、トランジスタＮＴ６３を介して２段目のシフトレジスタ回路部５１２のトランジスタＮＴ１２のゲートに入力されるとともに、トランジスタＮＴ６８を介して４段目のシフトレジスタ回路部５１４のトランジスタＮＴ３７のゲートに入力される。この際、トランジスタＮＴ６３およびＮＴ６８のゲート電位がスキャン方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ１２およびＮＴ３７のゲート電圧がＶＤＤ−Ｖｔに充電される。この後、クロック信号ＣＫＶ２がＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ１２およびＮＴ３７のゲート電圧は、ゲート−ソース間電圧を保持したまま、さらにＶＤＤとＶＢＢの電位差分上昇する。
【０１６９】
また、３段目のシフトレジスタ回路部５１３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９１のゲートにも入力される。また、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９２のゲートには、４段目のシフトレジスタ回路部５１４のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、１段目のゲート線に繋がる論理合成回路部８１２において、トランジスタＮＴ９１のドレインに入力されるイネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）の電位に上昇した場合に、トランジスタＮＴ９２のノードＮＤ４に発生する電位がＶＤＤからトランジスタＮＴ９１およびＮＴ９２のしきい値電圧（Ｖｔ）分低下したＨレベルの電位になるのが抑制される。上記のようにして、２段目以降のゲート線に繋がる論理合成回路部８１３においても、イネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ４の電位が上昇する場合に、ノードＮＤ４に生じるＨレベルの電位が大きく低下するのが抑制される。
【０１７０】
また、第３実施形態では、論理合成回路部８１１〜８１３から各段のゲート線に出力する出力信号の電位をＬレベルに固定する際、反転イネーブル信号ＸＥＮＢを用いて電位を固定する。たとえば、１段目のゲート線に繋がる論理合成回路部８１２において、共にオン状態になっているトランジスタＮＴ９１およびＮＴ９２を介してＨレベルのイネーブル信号ＥＮＢが供給されることにより、１段目のゲート線に出力する出力信号Ｇａｔｅ１がＨレベルになっている。この後、イネーブル信号ＥＮＢの電位がＬレベルに低下するとともに、反転イネーブル信号ＸＥＮＢの電位がＨレベルに上昇する。これにより、Ｌレベルのイネーブル信号ＥＮＢがトランジスタＮＴ９１およびＮＴ９２を介して供給されることにより、１段目のゲート線に出力される出力信号Ｇａｔｅ１の電位がＬレベルに低下する。
【０１７１】
また、１段目のゲート線に繋がる論理合成回路部８１２において、反転イネーブル信号ＸＥＮＢの電位がＨレベルに上昇することにより、Ｈレベルの反転イネーブル信号ＸＥＮＢが論理合成回路部８１２のダイオード接続されたトランジスタＮＴ９５を介してトランジスタＮＴ９３のゲートに入力される。これにより、トランジスタＮＴ９３がオン状態になる。そして、トランジスタＮＴ９３を介して負側電位ＶＢＢからノードＮＤ４側へＬレベルの電位が供給される。これにより、論理合成回路部８１２から１段目のゲート線に出力される出力信号Ｇａｔｅ１の電位がＬレベルに固定される。
【０１７２】
そして、１段目のゲート線に繋がる論理合成回路部８１２において、トランジスタＮＴ９３のゲートにＨレベルの反転イネーブル信号ＸＥＮＢが供給される際に容量Ｃ９１が充電される。これにより、トランジスタＮＴ９３のゲート電位（ノードＮＤ５の電位）は、次にトランジスタＮＴ９４がオン状態になることによりトランジスタＮＴ９４を介して負側電位ＶＢＢからＬレベルの電位が供給されるまでＨレベルに保持される。このため、次にトランジスタＮＴ９４がオン状態になるまでトランジスタＮＴ９３がオン状態に保持されるので、トランジスタＮＴ９３を介して負側電位ＶＢＢから供給されるＬレベルの電位により、出力信号Ｇａｔｅ１がＬレベルに固定された状態で保持される。上記のようにして、各段の論理合成回路部８１１〜８１３において、反転イネーブル信号ＸＥＮＢを用いて出力信号の電位がＬレベルに固定される。
【０１７３】
第３実施形態によるＶドライバの上記以外の動作は、上記第１実施形態のＶドライバ５の動作と同様である。
【０１７４】
第３実施形態では、上記のように、シフトレジスタ回路部５１３〜５１５のシフト出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のドレインに、正側電位ＶＤＤと負側電位ＶＢＢとが周期的に切り替わるイネーブル信号ＥＮＢを供給することによって、たとえば、３段目のシフトレジスタ回路部５１３において、トランジスタＮＴ２４がオン状態のときにソース電位をＶＢＢからＶＤＤに変動させることができるので、その電位の変動分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４のドレインが固定的な負側電位ＶＢＢ側に接続されている場合に比べて、より確実にトランジスタＮＴ２４をオン状態に保持することができる。
【０１７５】
なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。
【０１７６】
（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。図９を参照して、この第４実施形態では、上記第３実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１７７】
すなわち、この第４実施形態では、図９に示すように、複数段のシフトレジスタ回路部５２１〜５２５と、スキャン方向切替回路部６２０と、入力信号切替回路部７２０と、複数段の論理合成回路部８２１〜８２３と、回路部９２０とが設けられている。なお、図９では、図面の簡略化のため、５段分のシフトレジスタ回路部５２１〜５２５および３段分の論理合成回路部８２１〜８２３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１７８】
そして、１段目のシフトレジスタ回路部５２１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５２１ａおよび第２回路部５２１ｂによって構成されている。また、２段目のシフトレジスタ回路部５２２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５２２ａおよび第２回路部５２２ｂによって構成されている。
【０１７９】
ここで、第４実施形態では、３段目のシフトレジスタ回路部５２３、４段目のシフトレジスタ回路部５２４および５段目のシフトレジスタ回路部５２５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１８０】
具体的には、３段目のシフトレジスタ回路部５２３は、第１回路部５２３ａと第２回路部５２３ｂとによって構成されている。第１回路部５２３ａおよび第２回路部５２３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１８１】
また、４段目のシフトレジスタ回路部５２４は、第１回路部５２４ａと第２回路部５２４ｂとによって構成されている。第１回路部５２４ａおよび第２回路部５２４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１８２】
また、５段目のシフトレジスタ回路部５２５は、第１回路部５２５ａと第２回路部５２５ｂとによって構成されている。第１回路部５２５ａおよび第２回路部５２５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１８３】
また、第４実施形態のスキャン方向切替回路部６２０は、図５に示した第２実施形態のスキャン方向切替回路部６００と同様の回路構成を有する。ただし、第４実施形態では、トランジスタＰＴ５６のソース／ドレインの他方と、トランジスタＰＴ５７のソース／ドレインの一方とが接続されていない。
【０１８４】
また、第４実施形態の入力信号切替回路部７２０は、図５に示した第２実施形態の入力信号切替回路部７００と同様の回路構成を有する。
【０１８５】
また、第４実施形態のダミーゲート線に接続される論理合成回路部８２１は、トランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたトランジスタＰＴ８５と、容量Ｃ８１とを含む。すなわち、第４実施形態の論理合成回路部８２１は、図５に示した第２実施形態の論理合成回路部８０１の回路構成において、ダイオード接続されたトランジスタＰＴ８６が設けられていない回路構成を有する。また、第４実施形態の論理合成回路部８２１のノードＮＤ５は、トランジスタＰＴ８５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１８６】
また、１段目のゲート線に接続される論理合成回路部８２２は、トランジスタＰＴ９１〜ＰＴ９４と、ダイオード接続されたトランジスタＰＴ９５と、容量Ｃ９１とを含む。すなわち、第４実施形態の論理合成回路部８２２は、図５に示した第２実施形態の論理合成回路部８０２の回路構成において、ダイオード接続されたトランジスタＰＴ９６が設けられていない回路構成を有する。また、第４実施形態の論理合成回路部８２２のノードＮＤ５は、トランジスタＰＴ９５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１８７】
また、２段目のゲート線に接続される論理合成回路部８２３は、トランジスタＰＴ１０１〜ＰＴ１０４と、ダイオード接続されたトランジスタＰＴ１０５と、容量Ｃ１０１とを含む。すなわち、第４実施形態の論理合成回路部８２３は、図５に示した第２実施形態の論理合成回路部８０３の回路構成において、ダイオード接続されたトランジスタＰＴ１０６が設けられていない回路構成を有する。また、第４実施形態の論理合成回路部８２３のノードＮＤ５は、トランジスタＰＴ１０５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１８８】
また、第４実施形態の回路部９２０は、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１３と、ダイオード接続されたｐチャネルトランジスタＰＴ１１４と、容量Ｃ１１１とを含む。以下、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、トランジスタＰＴ１１１〜ＰＴ１１４と称する。
【０１８９】
そして、回路部９２０を構成するトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、図７に示した第３実施形態のトランジスタＮＴ１１１〜ＮＴ１１４に対応した位置に接続されている。ただし、トランジスタＰＴ１１２のソースは、正側電位ＶＤＤに接続されている。
【０１９０】
図１０は、本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図９および図１０を参照して、第４実施形態による液晶表示装置のＶドライバの動作を説明する。
【０１９１】
この第４実施形態のＶドライバでは、図８に示した第３実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢとして入力する。これにより、第４実施形態のシフトレジスタ回路部５２１〜５２５からは、それぞれ、第３実施形態のシフトレジスタ回路部５１１〜５１５からのシフト信号ＳＲ１〜ＳＲ５のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第４実施形態の論理合成回路部８２１〜８２３からは、第３実施形態の論理合成回路部８１１〜８１３から出力される出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態のＶドライバの上記以外の動作は、上記した第３実施形態のＶドライバの動作と同様である。
【０１９２】
第４実施形態では、上記のように構成することによって、Ｖドライバの消費電流の増加を抑制することができるなどの上記第３実施形態と同様の効果を得ることができる。
【０１９３】
なお、第４実施形態では、シフトレジスタ回路部５１３〜５１５のシフト出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のドレインに、正側電位ＶＤＤと負側電位ＶＢＢとが周期的に切り替わるイネーブル信号ＥＮＢを供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５２３において、トランジスタＰＴ２４がオン状態のときにソース電位がＶＤＤからＶＢＢに変動するので、その電位の変動分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が降下する。これにより、トランジスタＰＴ２４のドレインが固定的な負側電位ＶＢＢ側に接続されている場合に比べて、より確実にトランジスタＰＴ２４をオン状態に保持することができる。
【０１９４】
（第５実施形態）
図１１は、本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。図１１を参照して、この第５実施形態では、上記第３実施形態の構成において、３段目以降のシフトレジスタ回路部のシフト出力信号が出力されるノードに接続されたトランジスタのドレインに、タイミングの異なる２つのイネーブル信号を１つずつ交互に供給する場合について説明する。
【０１９５】
すなわち、この第５実施形態では、図１１に示すように、複数段のシフトレジスタ回路部５３１〜５３５と、スキャン方向切替回路部６３０と、入力信号切替回路部７３０と、論理合成回路部８３１〜８３３と、回路部９３０とが設けられている。なお、図１１では、図面の簡略化のため、５段分のシフトレジスタ回路部５３１〜５３５および３段分の論理合成回路部８３１〜８３３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１９６】
そして、１段目のシフトレジスタ回路部５３１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５３１ａおよび第２回路部５３１ｂによって構成されている。また、２段目のシフトレジスタ回路部５３２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５３２ａおよび第２回路部５３２ｂによって構成されている。
【０１９７】
ここで、第５実施形態では、３段目以降のシフトレジスタ回路部５３３〜５３５に、イネーブル信号ＥＮＢ１が供給されるイネーブル信号線とイネーブル信号ＥＮＢ２が供給されるイネーブル信号線とが１つずつ交互に接続されている。なお、イネーブル信号ＥＮＢ１は、本発明の「第１周期信号」の一例であり、イネーブル信号ＥＮＢ１が供給されるイネーブル信号線は、本発明の「第１周期信号線」の一例である。また、イネーブル信号ＥＮＢ２は、本発明の「第２周期信号」の一例であり、イネーブル信号ＥＮＢ２が供給されるイネーブル信号線は、本発明の「第２周期信号線」の一例である。
【０１９８】
具体的には、３段目のシフトレジスタ回路部５３３は、第１回路部５３３ａと第２回路部５３３ｂとによって構成されている。第１回路部５３３ａおよび第２回路部５３３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１９９】
また、４段目のシフトレジスタ回路部５３４は、第１回路部５３４ａと第２回路部５３４ｂとによって構成されている。第１回路部５３４ａおよび第２回路部５３４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。
【０２００】
また、５段目のシフトレジスタ回路部５３５は、第１回路部５３５ａと第２回路部５３５ｂとによって構成されている。第１回路部５３５ａおよび第２回路部５３５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０２０１】
また、第５実施形態のスキャン方向切替回路部６３０は、トランジスタＮＴ５１〜ＮＴ５５と、トランジスタＮＴ５７〜ＮＴ６０とを含む。すなわち、第５実施形態のスキャン方向切替回路部６３０は、図７に示した第3実施形態のスキャン方向切替回路部６１０の回路構成において、トランジスタＮＴ５６が設けられていない回路構成を有する。
【０２０２】
また、第５実施形態の入力信号切替回路部７３０は、図７に示した第３実施形態の入力信号切替回路部７１０と同様の回路構成を有する。
【０２０３】
また、第５実施形態の論理合成回路部８３１〜８３３は、それぞれ、図７に示した第３実施形態の論理合成回路部８１１〜８１３と同様の回路構成を有する。
【０２０４】
また、第５実施形態の回路部９３０は、図７に示した第３実施形態の回路部９１０と同様の回路構成を有する。
【０２０５】
図１２は、本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１１および図１２を参照して、第５実施形態による液晶表示装置のＶドライバの動作について説明する。
【０２０６】
この第５実施形態のＶドライバの動作は、基本的には、上記第３実施形態のＶドライバの動作と同様である。ただし、この第５実施形態のＶドライバでは、上記第３実施形態と異なり、３段目以降の各段のシフトレジスタ回路部５３３〜５３５のシフト出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４、ＮＴ３４およびＮＴ５４のドレインに、タイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給する。
【０２０７】
具体的には、１段目および２段目のシフトレジスタ回路部５３１および５３２（図１１参照）における動作は、図７に示した第３実施形態による１段目および２段目のシフトレジスタ回路部５１１および５１２における動作と同様である。そして、３段目のシフトレジスタ回路部５３３では、２段目のシフトレジスタ回路部５３２からトランジスタＮＴ２７のゲートにＨレベルのシフト信号ＳＲ２が入力されるとともに、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５３４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７がオン状態になるとともに、トランジスタＮＴ２２がオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ノードＮＤ１の電位がＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６がオフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位がＨレベルに上昇するので、トランジスタＮＴ２４がオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）がＬレベルに保持される。
【０２０８】
この後、第５実施形態では、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位は、容量Ｃ２２によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記第１実施形態において上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。
【０２０９】
また、４段目のシフトレジスタ回路部５３４では、トランジスタＮＴ６８を介して３段目のシフトレジスタ回路部５３３からトランジスタＮＴ３７のゲートにＨレベルのシフト信号ＳＲ３が入力されるとともに、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）のシフト出力信号ＳＲ１３が入力される。また、トランジスタＮＴ３２のゲートには、トランジスタＮＴ６７を介して５段目のシフトレジスタ回路部５３５からＬレベルのシフト信号ＳＲ５が入力される。これにより、トランジスタＮＴ３１およびＮＴ３７がオン状態になるとともに、トランジスタＮＴ３２がオフ状態になる。このため、トランジスタＮＴ３１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ノードＮＤ１の電位がＬレベルに低下する。これにより、トランジスタＮＴ３５およびＮＴ３６がオフ状態になる。この後、トランジスタＮＴ３７のドレインに入力されるクロック信号ＣＫＶ２がＬレベルからＨレベルに上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位がＨレベルに上昇するので、トランジスタＮＴ３４がオン状態になる。このとき、トランジスタＮＴ３４のドレインにＬレベルのイネーブル信号ＥＮＢ２が供給されているので、トランジスタＮＴ３４のソース電位（ノードＮＤ３の電位）がＬレベルに保持される。
【０２１０】
この後、第５実施形態では、イネーブル信号ＥＮＢ２の電位がＬレベルからＨレベルに上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ３の電位がＨレベルに上昇する。この際、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位は、容量Ｃ３２によってトランジスタＮＴ３４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。そして、４段目のシフトレジスタ回路部５３４のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４が出力される。
【０２１１】
５段目のシフトレジスタ回路部５３５および６段目以降のシフトレジスタ回路部においても、上記の３段目および４段目のシフトレジスタ回路部５３３および５３４による動作と同様の動作を行う。すなわち、５段目のシフトレジスタ回路部５３５では、クロック信号ＣＫＶ１をＨレベルに上昇させることによりノードＮＤ２の電位を上昇させた後、イネーブル信号ＥＮＢ１をＨレベルに上昇させることにより、ノードＮＤ２の電位をさらに上昇させてＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）の電位にする。そして、５段目の次段のシフトレジスタ回路部では、クロック信号ＣＫＶ２をＨレベルに上昇させることによりノードＮＤ２の電位を上昇させた後、イネーブル信号ＥＮＢ２をＨレベルに上昇させることにより、ノードＮＤ２の電位をさらに上昇させてＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）の電位にする。この動作を各段のシフトレジスタ回路部で交互に行う。これにより、各段のシフトレジスタ回路部から出力されるシフト信号の電位を、順次、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）に上昇させる。
【０２１２】
この第５実施形態のＶドライバの上記以外の動作は、上記した第３実施形態のＶドライバの動作と同様である。
【０２１３】
第５実施形態では、上記のように、３段目以降の各段のシフトレジスタ回路部５３３〜５３５のシフト出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４、ＮＴ３４およびＮＴ５４のドレインに、タイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、たとえば、３段目のシフトレジスタ回路部５３３において、上記第３実施形態の３段目のシフトレジスタ回路部５１３と同様、トランジスタＮＴ２４のドレインが固定的な正側電位ＶＤＤ側に接続されている場合に比べて、トランジスタＮＴ２４のゲート電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より確実に、トランジスタＮＴ２４をオン状態に保持することができる。
【０２１４】
また、第５実施形態では、タイミングの異なる２つのイネーブル信号ＥＮＢ１およびＥＮＢ２を用いることによって、たとえば、隣接するシフトレジスタ回路部５３３および５３４において、シフトレジスタ回路部５３３のトランジスタＮＴ２４およびシフトレジスタ回路部５３４のトランジスタＮＴ３４の各々がクロック信号ＣＫＶ１およびＣＫＶ２に応答してオンするタイミングに合わせてトランジスタＮＴ２４およびＮＴ３４のソース電位をＶＢＢからＶＤＤに変動させることがでる。また、シフトレジスタ回路部５３３のトランジスタＮＴ２４およびシフトレジスタ回路部５３４のトランジスタＮＴ３４の各々がクロック信号ＣＫＶ１およびＣＫＶ２に応答してオフ状態になる直前までトランジスタＮＴ２４およびＮＴ３４のソース電位をＶＤＤに保持することができる。これにより、トランジスタＮＴ２４およびＮＴ３４の各々がクロック信号ＣＫＶ１およびＣＫＶ２に応答してオフする直前までの間にトランジスタＮＴ２４およびＮＴ３４のソース電位がＶＢＢになることに起因して、トランジスタＮＴ２４およびＮＴ３４のゲート電位が変動するという不都合が発生するのを抑制することができる。この場合、トランジスタＮＴ２４（ＮＴ３４）のゲート電位が、次段のシフトレジスタ回路部５３４（５３５）のトランジスタＮＴ３７（ＮＴ４７）に入力される場合に、トランジスタＮＴ３７（ＮＴ４７）の動作が不安定になるのを抑制することができる。また、トランジスタＮＴ３７（ＮＴ４７）の動作が不安定になることによりトランジスタＮＴ３７（ＮＴ４７）がオンするタイミングが遅れるのを抑制することができるので、トランジスタＮＴ３７（ＮＴ４７）を介してトランジスタＮＴ３４（ＮＴ４４）のゲートにクロック信号が入力される際のタイミングが遅れるのを抑制することができる。
【０２１５】
なお、第５実施形態のその他の効果は、上記第３実施形態と同様である。
【０２１６】
（第６実施形態）
図１３は、本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。図１３を参照して、この第６実施形態では、上記第５実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０２１７】
すなわち、この第６実施形態では、図１３に示すように、複数段のシフトレジスタ回路部５４１〜５４５と、スキャン方向切替回路部６４０と、入力信号切替回路部７４０と、複数段の論理合成回路部８４１〜８４３と、回路部９４０とが設けられている。なお、図１３では、図面の簡略化のため、５段分のシフトレジスタ回路部５４１〜５４５および３段分の論理合成回路部８４１〜８４３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。
【０２１８】
そして、１段目のシフトレジスタ回路部５４１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５４１ａおよび第２回路部５４１ｂによって構成されている。また、２段目のシフトレジスタ回路部５４２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５４２ａおよび第２回路部５４２ｂによって構成されている。
【０２１９】
ここで、第６実施形態では、３段目以降のシフトレジスタ回路部５４３〜５４５に、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが１つずつ交互に接続されている。
【０２２０】
具体的には、３段目のシフトレジスタ回路部５４３は、第１回路部５４３ａと第２回路部５４３ｂとによって構成されている。第１回路部５４３ａおよび第２回路部５４３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０２２１】
また、４段目のシフトレジスタ回路部５４４は、第１回路部５４４ａと第２回路部５４４ｂとによって構成されている。第１回路部５４４ａおよび第２回路部５４４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。
【０２２２】
また、５段目のシフトレジスタ回路部５４５は、第１回路部５４５ａと第２回路部５４５ｂとによって構成されている。第１回路部５４５ａおよび第２回路部５４５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０２２３】
また、第６実施形態のスキャン方向切替回路部６４０は、トランジスタＰＴ５１〜ＰＴ５５と、トランジスタＰＴ５７〜ＰＴ６０とを含む。すなわち、第６実施形態の入力信号切替回路部６４０は、図９に示した第４実施形態のスキャン方向切替回路部６２０の回路構成において、トランジスタＰＴ５６が設けられていない回路構成を有する。
【０２２４】
また、第６実施形態の入力信号切替回路部７４０は、図９に示した第４実施形態の入力信号切替回路部７２０と同様の回路構成を有する。
【０２２５】
また、第６実施形態の論理合成回路部８４１〜８４３は、それぞれ、図９に示した第４実施形態の論理合成回路部８２１〜８２３と同様の回路構成を有する。
【０２２６】
また、第６実施形態の回路部９４０は、図９に示した第４実施形態の回路部９２０と同様の回路構成を有する。
【０２２７】
図１４は、本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１３および図１４を参照して、第６実施形態による液晶表示装置のＶドライバの動作を説明する。
【０２２８】
この第６実施形態のＶドライバでは、図１２に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２、イネーブル信号ＥＮＢ、イネーブル信号ＥＮＢ１、イネーブル信号ＥＮＢ２および反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、クロック信号ＣＫＶ２、イネーブル信号ＥＮＢ、イネーブル信号ＥＮＢ１、イネーブル信号ＥＮＢ２および反転イネーブル信号ＸＥＮＢとして入力する。これにより、第６実施形態のシフトレジスタ回路部５４１〜５４５からは、それぞれ、第５実施形態のシフトレジスタ回路部５３１〜５３５からのシフト信号ＳＲ１〜ＳＲ５のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第６実施形態の論理合成回路部８４１〜８４３からは、第５実施形態の論理合成回路部８３１〜８３３から出力される出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第６実施形態のＶドライバの上記以外の動作は、上記した第５実施形態のＶドライバの動作と同様である。
【０２２９】
第６実施形態では、上記のように構成することによって、Ｖドライバの消費電流の増加を抑制することができるなどの上記第５実施形態と同様の効果を得ることができる。
【０２３０】
（第７実施形態）
図１５は、本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の回路図である。図１５を参照して、この第７実施形態では、図１に示した第１実施形態の液晶表示装置において、ドレイン線を駆動（スキャン）するためのＨドライバに本発明を適用する場合について説明する。
【０２３１】
この第７実施形態による液晶表示装置のＨドライバ４の内部には、図１５に示すように、図２に示した第１実施形態のＶドライバ５と同様、複数段のシフトレジスタ回路部５１〜５５と、スキャン方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図１５では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。そして、この第７実施形態では、論理合成回路部８１〜８３と水平スイッチ３とが接続されている。
【０２３２】
具体的には、水平スイッチ３は、論理合成回路部８１〜８３の段数に応じた数のｎチャネルトランジスタＮＴ１２１〜１２３を含む。以下、ｎチャネルトランジスタＮＴ１２１〜ＮＴ１２３は、それぞれ、トランジスタＮＴ１２１〜ＮＴ１２３と称する。
【０２３３】
そして、トランジスタＮＴ１２１のソースは、ダミードレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２１のゲートは、論理合成回路部８１のノードＮＤ４に接続されている。また、トランジスタＮＴ１２２のソースは、１段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２２のゲートは、論理合成回路部８２のノードＮＤ４に接続されている。また、トランジスタＮＴ１２３のソースは、２段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２３のゲートは、論理合成回路部８３のノードＮＤ４に接続されている。
【０２３４】
次に、図１５を参照して、第７実施形態による液晶表示装置の水平スイッチ３およびＨドライバ４の動作を説明する。この第７実施形態のＨドライバ４では、各段の論理合成回路部８１〜８３から順次出力されるＨレベルの出力信号が、対応する水平スイッチ３のトランジスタＮＴ１２１〜ＮＴ１２３のゲートにそれぞれ入力される。これにより、水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３が順次オン状態になる。このため、ビデオ信号線（Ｖｉｄｅｏ）から映像信号が水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３を介して、順次各段のドレイン線に出力される。この第７実施形態によるＨドライバ４の上記以外の動作は、上記第１実施形態によるＶドライバ５の動作と同様である。
【０２３５】
第７実施形態では、上記のように構成することによって、Ｈドライバ４においても、消費電流の増加を抑制することができるなどの効果を得ることができる。
【０２３６】
（第８実施形態）
図１６は、本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。図１６を参照して、この第８実施形態では、本発明を、ｎチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０２３７】
すなわち、この第８実施形態では、図１６に示すように、基板１ｂ上に、表示部６が形成されている。この表示部６には、ｎチャネルトランジスタ６１および６２（以下、トランジスタ６１および６２という）と、補助容量６３と、陽極６４と、陰極６５と、陽極６４と陰極６５との間に挟持された有機ＥＬ素子６６とを含む画素６０がマトリクス状に配置されている。なお、図１６の表示部６には、１画素分の構成を示している。そして、トランジスタ６１のソースは、トランジスタ６２のゲートと補助容量６３の一方の電極とに接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ６１のゲートは、ゲート線に接続されている。また、トランジスタ６２のソースは、陽極６４に接続されているとともに、ドレインは、電流供給線（図示せず）に接続されている。
【０２３８】
なお、第８実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０２３９】
第８実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、Ｖドライバ５の消費電力の増加を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。また、有機ＥＬ表示装置を双方向スキャンさせる場合にも、Ｖドライバ５の消費電力の増加を抑制することができる。
【０２４０】
（第９実施形態）
図１７は、本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。図１７を参照して、この第９実施形態では、本発明を、ｐチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０２４１】
すなわち、この第９実施形態では、図１７に示すように、基板１ｃ上に、表示部６ａが形成されている。この表示部６ａには、ｐチャネルトランジスタ６１ａおよび６２ａ（以下、トランジスタ６１ａおよび６２ａという）と、補助容量６３ａと、陽極６４ａと、陰極６５ａと、陽極６４ａと陰極６５ａとの間に挟持された有機ＥＬ素子６６ａとを含む画素６０ａがマトリクス状に配置されている。なお、図１７の表示部６ａには、１画素分の構成を示している。そして、トランジスタ６１ａのソースは、ドレイン線に接続されているとともに、ドレインは、トランジスタ６２ａのゲートと補助容量６３ａの一方の電極とに接続されている。このトランジスタ６１ａのゲートは、ゲート線に接続されている。また、トランジスタ６２ａのソースは、電流供給線（図示せず）に接続されているとともに、ドレインは、陽極６４ａに接続されている。
【０２４２】
なお、第９実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図４に示した第２実施形態による液晶表示装置と同様である。
【０２４３】
第９実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、Ｖドライバ５ａの消費電力の増加を抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。また、有機ＥＬ表示装置を双方向スキャンさせる場合にも、Ｖドライバ５ａの消費電力の増加を抑制することができる。
【０２４４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０２４５】
たとえば、上記第１〜第９実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０２４６】
また、上記第１〜第９実施形態では、ＨドライバまたはＶドライバのいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、ＨドライバおよびＶドライバの両方に、本発明を適用するようにしてもよい。この場合、消費電力が増大するのをより抑制することができる。
【０２４７】
また、上記第１〜第９実施形態では、スキャン方向に対して所定段の次段のシフト信号を第１信号として用いるとともに、スキャン方向に対して所定段の前段のシフト信号を第２信号として用いたが、本発明はこれに限らず、第１信号と第２信号とが同時にトランジスタをオンさせることが可能な電位にならなければ、シフト信号以外の信号を第１信号および第２信号として用いてもよい。
【０２４８】
また、ｎチャネルトランジスタを用いた第１、第３、第５、第７および第８実施形態において、全ての容量をｎチャネルトランジスタにより構成してもよい。また、ｐチャネルトランジスタを用いた第２、第４、第６および第９実施形態において、全ての容量をｐチャネルトランジスタにより構成してもよい。
【図面の簡単な説明】
【０２４９】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図３】本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図４】本発明の第２実施形態による液晶表示装置を示した平面図である。
【図５】図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図６】本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図７】本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図８】本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図９】本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１０】本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１１】本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１２】本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１３】本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１４】本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１５】本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の回路図である。
【図１６】本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。
【図１７】本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。
【図１８】従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。
【図１９】図１８に示した従来のシフトレジスタ回路の動作を説明するための波形図である。
【符号の説明】
【０２５０】
５１、５２、５３、５４、５５、５０１、５０２、５０３、５０４、５０５、５１１、５１２、５１３、５１４、５１５、５２１、５２２、５２３、５２４、５２５、５３１、５３２、５３３、５３４、５３５、５４１、５４２、５４３、５４４、５４５  シフトレジスタ回路部
５１ａ、５２ａ、５３ａ、５４ａ、５５ａ、５０１ａ、５０２ａ、５０３ａ、５０４ａ、５０５ａ、５１１ａ、５１２ａ、５１３ａ、５１４ａ、５１５ａ、５２１ａ、５２２ａ、５２３ａ、５２４ａ、５２５ａ、５３１ａ、５３２ａ、５３３ａ、５３４ａ、５３５ａ、５４１ａ、５４２ａ、５４３ａ、５４４ａ、５４５ａ  第１回路部
５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂ、５０１ｂ、５０２ｂ、５０３ｂ、５０４ｂ、５０５ｂ、５１１ｂ、５１２ｂ、５１３ｂ、５１４ｂ、５１５ｂ、５２１ｂ、５２２ｂ、５２３ｂ、５２４ｂ、５２５ｂ、５３１ｂ、５３２ｂ、５３３ｂ、５３４ｂ、５３５ｂ、５４１ｂ、５４２ｂ、５４３ｂ、５４４ｂ、５４５ｂ  第２回路部
６０、６００、６１０、６２０、６３０、６４０  スキャン方向切替回路部
７０、７００、７１０、７２０、７３０、７４０  入力信号切替回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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