(57)【要約】【課題】相変化膜の相変化に必要な電流を効果的に低減し、基板の全領域に亘って、下部電極と相変化膜との間の接触面積を均一にすることができる相変化記憶素子及びその製造方法を提供すること。【解決手段】相変化記憶素子は、所定の下地層を備えた半導体基板２１上に形成された酸化膜２４と、酸化膜２４内に形成されたパッド形の下部電極２５と、下部電極２５上に、下部電極２５の中心部をシールドし周縁部を露出させるように形成されたマスキングパターン２６ａと、マスキングパターン２６ａ及び下部電極２５のうちの露出した周縁部を含み、酸化膜２４上に形成された相変化膜２８ａと、相変化膜２８ａ上に形成された上部電極２９ａとを備えている。【選択図】図２Ｅ
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【特許請求の範囲】
【請求項１】
所定の下地層を備えた半導体基板上に形成された酸化膜と、
前記酸化膜内に形成されたパッド形の下部電極と、
前記下部電極上に、該下部電極の中心部をシールドし周縁部を露出させるように形成されたマスキングパターンと、
前記マスキングパターン及び前記下部電極のうちの露出した前記周縁部を含み、前記酸化膜上に形成された相変化膜と、
前記相変化膜上に形成された上部電極とを備えることを特徴とする相変化記憶素子。
【請求項２】
前記マスキングパターンが、酸化物で形成されていることを特徴とする請求項１に記載の相変化記憶素子。
【請求項３】
前記マスキングパターンの大きさが、ナノオーダーであることを特徴とする請求項１に記載の相変化記憶素子。
【請求項４】
タングステンプラグを含む層間絶縁膜が形成された半導体基板を準備するステップと、
前記半導体基板上に第１酸化膜を形成するステップと、
前記第１酸化膜内に前記タングステンプラグとコンタクトしたパッド形の下部電極を形成するステップと、
前記下部電極を含む前記第１酸化膜上に、第２酸化膜を形成するステップと、
前記第２酸化膜上に、前記下部電極の中心部に対応する前記第２酸化膜の部分を覆う多孔性ポリスチレンパターンを形成するステップと、
前記多孔性ポリスチレンパターンを利用して、前記第２酸化膜をエッチングすることにより、前記下部電極の中心部をシールドし、周縁部を露出させた酸化膜パターンを形成するステップと、
前記多孔性ポリスチレンパターンを除去するステップと、
前記酸化膜パターン及び前記下部電極のうちの露出した前記周縁部を含む前記第２酸化膜上に、前記下部電極の前記周縁部とコンタクトする相変化膜及び上部電極を順に形成するステップとを含むことを特徴とする相変化記憶素子の製造方法。
【請求項５】
前記下部電極を、ダマシン法により形成することを特徴とする請求項４に記載の相変化記憶素子の製造方法。
【請求項６】
前記下部電極を、ＴｉＮ、Ｔｉ−Ｗ、Ａｌ、Ｃｕ及びＷ−Ｓｉのうちのいずれか１つにより形成することを特徴とする請求項４に記載の相変化記憶素子の製造方法。
【請求項７】
前記多孔性ポリスチレンパターンを、ポリスチレン及びポリメチルメタクリレートで構成されたダイブロック高分子化合物膜から、有機溶剤を用いて、前記ポリメチルメタクリレートを除去することによって形成することを特徴とする請求項４に記載の相変化記憶素子の製造方法。
【請求項８】
前記第２酸化膜を、ＣＨＦ３及びＡｒガスを利用してエッチングすることを特徴とする請求項４に記載の相変化記憶素子の製造方法。
【請求項９】
前記酸化膜パターンを、ナノオーダーの大きさに形成することを特徴とする請求項４に記載の相変化記憶素子の製造方法。
【請求項１０】
前記相変化膜を、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｂｉ−Ｔｅ、又はＡｇ、Ｉｎ及びＢｉのうちの少なくとも１つがドープされたＳｂ−Ｔｅ、又はＡｇ、Ｉｎ及びＳｎのうちの少なくとも１つがドープされたＢｉ−Ｔｅによって形成することを特徴とする請求項４に記載の相変化記憶素子の製造方法。
【請求項１１】
前記上部電極を、Ａｌ、Ｔｉ、Ｔａ、Ｔａ−Ｓｉ−Ｎ、ＴａＮ、Ｒｕ、ＴｉＮ、Ｔｉ−Ｗ及びＴｉ−Ａｌ−Ｎのうちのいずれか１つにより形成することを特徴とする請求項４に記載の相変化記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化記憶素子に関し、より詳しくは、相変化膜の相変化に必要な電流を効果的に低減することができる相変化記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、記憶素子は、電源が遮断されると入力された情報が消失する揮発性ＲＡＭ（Random Access Memory）と、電源が遮断されても入力された情報が記憶された状態を維持する不揮発性ＲＯＭ（Read Only Memory）とに大別される。揮発性ＲＡＭとしては、ＤＲＡＭ及びＳＲＡＭが挙げられ、不揮発性ＲＯＭとしては、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）などのフラッシュメモリが挙げられる。
【０００３】
上記ＤＲＡＭは、よく知られているように優れた記憶素子であるが、高い電荷格納性能が要求されるので、広い電極表面積を必要とする。そのため、ＤＲＡＭには高集積化が困難という欠点がある。
【０００４】
一方、フラッシュメモリは、２つのゲートが積層された構造を有しているので、電源電圧に比べて高い動作電圧が要求される。そのため、書込及び消去動作に必要な電圧を発生させるための昇圧回路が必要であるので、フラッシュメモリには高集積化が困難という欠点がある。
【０００５】
上記問題点を解決するために、不揮発性記憶素子としての特性を有するとともに高集積化が可能で、さらに、構造が簡素という特徴を有する新たな記憶素子を開発するための多くの研究開発が進められている。その解決策の一例として、最近、相変化記憶素子（Phase Change Memory device）が提案された。
【０００６】
相変化記憶素子は、下部電極と上部電極との間の電流により、電極間に配置された相変化膜が結晶状態と非晶質状態とに相変化するようになっており、結晶質と非晶質との間の抵抗値の差を利用して、セルに格納された情報を判別する機能を有している。
【０００７】
この相変化記憶素子では、相変化膜としてカルコゲナイド（Chalcogenide）膜が用いられる。カルコゲナイド膜は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）からなる化合物の膜である。カルコゲナイド膜に電圧が印加され電流が流れるとジュール熱が発生し、発生したジュール熱により、カルコゲナイド膜が非晶質状態と結晶質状態との間で相変化する。この際、カルコゲナイド膜の比抵抗は、非晶質状態の方が結晶質状態より高いという特徴がある。そのために、書込及び読取モードにおいて相変化膜を流れる電流を感知して、相変化記憶セルに格納された情報が論理'１'なのか、または、論理'０'なのかを判別することができる。
【０００８】
図１は、従来の相変化記憶素子の構成を示す断面図である。図１に示されているように、素子分離膜により画定された半導体基板１のアクティブ領域上にゲート４が形成されており、ゲート４の両側における半導体基板１の表層部には、接合領域（図示していない）が形成されている。半導体基板１の全面上には、ゲート４を覆うように層間絶縁膜５が形成されている。また、層間絶縁膜５内の所定の部分に、第１タングステンプラグ６ａ及び第２タングステンプラグ６ｂが形成されており、それぞれ相変化セルが形成される領域と、接地電圧が印加される領域とに対応している。
【０００９】
また、第１タングステンプラグ６ａ及び第２タングステンプラグ６ｂを含む層間絶縁膜５上には、第１酸化膜７が形成されている。さらに、詳細には図示していないが、相変化セルが形成される領域には、第１タングステンプラグ６ａとコンタクトしてドット形の金属パッド８が形成されており、接地電圧が印加される領域には、第２タングステンプラグ６ｂとコンタクトしてバー形の接地ライン９が形成されている。
【００１０】
金属パッド８及び接地ライン９を含む第１酸化膜７上には第２酸化膜１０が形成されており、第２酸化膜１０内の相変化セルが形成される領域には、金属パッド８とコンタクトしてプラグ形の下部電極１１が形成されている。
【００１１】
また、第２酸化膜１０上には、下部電極１１とコンタクトしてパターニングされた相変化膜１２及び上部電極１３が積層されており、プラグ形の下部電極１１、その上に積層された相変化膜１２及び上部電極１３により相変化セルが構成されている。
【００１２】
さらに、相変化セルを覆うように、第２酸化膜１０上に第３酸化膜１４が形成されており、第３酸化膜１４上には上部電極１３とコンタクトした金属配線１５が形成されている。
【００１３】
このような相変化記憶素子においては、相変化膜１２を相変化させるだけのジュール熱を発生させるために、大きな電流、例えば１ｍＡ以上の電流を流すことが要求される。一方、抵抗値を大きくしても、ジュール熱を大きくすることができる。したがって、相変化膜１２と下部電極１１との間の接触面積を狭くすることによって、相変化膜１２の相変化に必要な電流を低くできる。そのために、従来は、電子ビームを利用して、大きさ（径）が１００ｎｍ以下のプラグ形の下部電極１１を形成していた。
【００１４】
しかし、電子ビームを利用する方法では、下部電極１１を安定的に形成しにくいので、希望する大きさの下部電極１１を形成することが困難である。特に、このような電子ビームを利用して下部電極１２を形成する場合には、半導体基板１の全領域にわたって、下部電極１１の大きさを均一に形成することが難しい。そのために、半導体基板１の各領域で、下部電極１１と相変化膜１２との間の接触面積に相違が生じ、相変化膜に対する書込電流のバラツキ、すなわち、書込電流の範囲が大きくなるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記従来の問題を解決するためになされたものであって、相変化膜の相変化に必要な電流を効果的に低減することができる相変化記憶素子及びその製造方法を提供することをその目的とする。
【００１６】
また、本発明は、基板の全領域にわたり下部電極と相変化膜との間の接触面積を均一にすることができる相変化記憶素子及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明に係る相変化記憶素子は、所定の下地層を備えた半導体基板上に形成された酸化膜と、前記酸化膜内に形成されたパッド形の下部電極と、前記下部電極上に、該下部電極の中心部をシールドし周縁部を露出させるように形成されたマスキングパターンと、前記マスキングパターン及び前記下部電極のうちの露出した前記周縁部を含み、前記酸化膜上に形成された相変化膜と、前記相変化膜上に形成された上部電極とを備えることを特徴としている。
【００１８】
ここで、前記マスキングパターンは、酸化物で形成され、大きさがナノオーダーであることが好ましい。
【００１９】
また、上記目的を達成するために、本発明に係る相変化記憶素子の製造方法は、タングステンプラグを含む層間絶縁膜が形成された半導体基板を準備するステップと、前記半導体基板上に第１酸化膜を形成するステップと、前記第１酸化膜内に前記タングステンプラグとコンタクトしたパッド形の下部電極を形成するステップと、前記下部電極を含む前記第１酸化膜上に、第２酸化膜を形成するステップと、前記第２酸化膜上に、前記下部電極の中心部に対応する前記第２酸化膜の部分を覆う多孔性ポリスチレンパターンを形成するステップと、前記多孔性ポリスチレンパターンを利用して、前記第２酸化膜をエッチングすることにより、前記下部電極の中心部をシールドし、周縁部を露出させた酸化膜パターンを形成するステップと、前記多孔性ポリスチレンパターンを除去するステップと、前記酸化膜パターン及び前記下部電極のうちの露出した前記周縁部を含む前記第２酸化膜上に、前記下部電極の前記周縁部とコンタクトする相変化膜及び上部電極を順に形成するステップとを含むことを特徴としている。
【００２０】
ここで、前記下部電極は、ダマシン法により形成し、ＴｉＮ、Ｔｉ−Ｗ、Ａｌ、Ｃｕ及びＷ−Ｓｉのうちのいずれか１つで形成することが好ましい。
【００２１】
また、前記多孔性ポリスチレンパターンは、ポリスチレン及びポリメチルメタクリレートで構成されたダイブロック高分子化合物膜から、有機溶剤を用いて、前記ポリメチルメタクリレートを除去することによって形成し、前記第２酸化膜は、ＣＨＦ３及びＡｒガスを利用してエッチングを行い、前記酸化膜パターンは、ナノオーダーの大きさに形成することが好ましい。
【００２２】
また、前記相変化膜は、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｂｉ−Ｔｅ、又はＡｇ、Ｉｎ及びＢｉのうちの少なくとも１つがドープされたＳｂ−Ｔｅ、又はＡｇ、Ｉｎ及びＳｎのうちの少なくとも１つがドープされたＢｉ−Ｔｅによって形成することが好ましい。
【００２３】
また、前記上部電極は、Ａｌ、Ｔｉ、Ｔａ、Ｔａ−Ｓｉ−Ｎ、ＴａＮ、Ｒｕ、ＴｉＮ、Ｔｉ−Ｗ及びＴｉ−Ａｌ−Ｎのうちのいずれか１つにより形成することが好ましい。
【発明の効果】
【００２４】
本発明に係る相変化記憶素子又はその製造方法によって得られる相変化記憶素子は、ダイブロック高分子化合物膜を利用し、下部電極上に、下部電極の中心部をシールドし周縁部を露出させた酸化膜パターン（マスキングパターン）を形成した状態で相変化膜及びその上の上部電極を形成するので、従来の製造方法に係る相変化記憶素子に比べて、下部電極と相変化膜との間の接触面積を狭くすることができる。そのために、相変化膜の相変化に必要な書込電流を効果的に低減することができる。
【００２５】
また、本発明によって得られる相変化記憶素子は、下部電極がプラグ形ではなくパッド形であるので、下部電極を容易に形成することができる。
【００２６】
さらに、本発明に係る相変化記憶素子の製造方法の場合には、下部電極を、電子ビームを用いる方法ではなく、製造条件が安定なダマシン法を利用してパッド形に形成するので、半導体基板の全領域に亘って、下部電極を均一な大きさに形成することができる。そのため、下部電極と相変化膜との間の接触面積が半導体基板の全領域に亘って均一になり、チップ内での書込電流の範囲、すなわちバラツキを小さくすることができる。
【発明を実施するための最良の形態】
【００２７】
以下、添付する図面を参照し、本発明の好ましい実施形態に係る相変化記憶素子及びその製造方法を詳細に説明する。
【００２８】
図２Ａ〜図２Ｅは、本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【００２９】
図２Ａは、第１酸化膜及び下部電極を形成した段階における素子の構造を示す断面図である。図示していないが、半導体基板２１には、素子分離膜及びトランジスタを含む下地層が形成されている。次に、図２Ａに示したように、半導体基板２１上に、下地層を覆うように層間絶縁膜２２を形成した後、その表面を平坦化する。
【００３０】
次に、層間絶縁膜２２をエッチングすることにより、半導体基板２１のうち、相変化セルが形成される領域、すなわち、トランジスタのドレーン領域を露出させたコンタクトホールを形成した後、コンタクトホール内に導電膜、例えば、タングステン膜を埋め込み、ドレーン領域とコンタクトしたタングステンプラグ２３を形成する。
【００３１】
次に、タングステンプラグ２３を含む層間絶縁膜２２上に、第１酸化膜２４を形成する。さらに、公知のダマシン法を利用して、第１酸化膜２４をエッチングすることにより、タングステンプラグ２３を露出させたホールを形成する。その後、形成したホール内に下部電極形成用物質を埋め込み、タングステンプラグ２３とコンタクトしたパッド形の下部電極２５を形成する。下部電極形成用物質としては、ＴｉＮ、Ｔｉ−Ｗ、Ａｌ、ＣｕまたはＷ−Ｓｉなどを利用することができる。
【００３２】
ここで、下部電極２５を形成する場合には、相変化膜との接触面積を減らすために、従来の電子ビームを利用する方法とは異なり、安定した処理を行うことができるダマシン法を利用する。そのため、下部電極２５の形成が容易であるとともに、半導体基板２１の全領域にわたって、大きさ（径）が均一な下部電極２５を形成することができる。
【００３３】
図２Ｂは、第１酸化膜上に第２酸化膜及びダイブロック高分子化合物膜を形成した段階における素子の構造を示す断面図である。下部電極２５の中心を含む領域（以下、中心部と記す）をシールドし、下部電極２５の周縁部のみを露出させるマスキングパターン（図２Ｃに示す酸化膜パターン２６ａ）を形成するために、図２Ｂに示したように、下部電極２５を含む第１酸化膜２４上に、酸化物の膜である第２酸化膜２６を形成した後、第２酸化膜２６上に、ポリスチレン（polystyrene;以下、ＰＳと記す）及びポリメチルメタクリレート（poly methyl methacrylate;以下、ＰＭＭＡと記す）で構成されたダイブロック高分子化合物（diblock copolymer）膜２７を形成する。このダイブロック高分子化合物膜２７は、ＰＳのマトリックス内に、稠密六方晶のＰＭＭＡのシリンダが形成された構造を有している。
【００３４】
図２Ｃは、下部電極上に酸化膜パターン及び多孔性ＰＳパターンを形成した段階における素子の構造を示す断面図である。有機溶剤を利用してダイブロック高分子化合物膜２７からＰＭＭＡを除去することにより、下部電極２５上の第２酸化膜２６上にナノサイズ（ナノメートルのオーダーの大きさ）の多孔性ＰＳパターン２７ａを形成する。次に、この多孔性ＰＳパターン２７ａをエッチングバリアとして利用し、ＣＨＦ３及びＡｒガスを利用して、第２酸化膜２６をエッチングすることにより、ナノオーダーの大きさを有し、下部電極２５の中心部をシールドし、下部電極２５の周縁部のみを露出させた酸化膜パターン２６ａを形成する。なお、下部電極２５の「中心部」とは、下部電極２５の表面を中心を含む領域とその周縁領域とに区分けした場合、中心を含む領域を意味する。
【００３５】
図２Ｄは、酸化膜パターンが形成された全面に、相変化膜形成用膜及び上部電極形成用膜を形成した段階の素子の構造を示す断面図である。図２Ｃに示した段階の後、酸素プラズマを用いて、酸化膜パターン２６ａ上に残留している多孔性ＰＳパターン２７ａを除去する。次に、酸化膜パターン２６ａ及び周縁部が露出した下部電極２５を含む第１酸化膜２４上に、相変化膜形成用膜２８及び上部電極形成用膜２９を順に形成する。
【００３６】
上記相変化膜形成用膜２８には、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｂｉ−Ｔｅ、又はＡｇ、Ｉｎ及びＢｉのうちの少なくとも１つがドープされたＳｂ−Ｔｅ、又はＡｇ、Ｉｎ及びＳｎのうちの少なくとも１つがドープされたＢｉ−Ｔｅを利用することができる。また、上部電極形成用膜２９には、Ａｌ、Ｔｉ、Ｔａ、Ｔａ−Ｓｉ−Ｎ、ＴａＮ、Ｒｕ、Ｔｉ−Ｗ、ＴｉＮまたはＴｉ−Ａｌ−Ｎなどの物質を利用することができる。
【００３７】
図２Ｅは、相変化セルを形成した段階における素子の構造を示す断面図である。図２Ｅに示したように、公知の方法により上部電極形成用膜２９及び相変化膜形成用膜２８をエッチングすることにより、上部電極２９ａ及び相変化膜２８ａを形成する。この処理により、パッド形の下部電極２５、その上に積層された相変化膜２８ａ及び上部電極２９ａで構成された相変化セル３０が形成される。
【００３８】
ここで、下部電極２５と相変化膜２８ａとは、下部電極２５の周縁部（酸化膜パターン２６ａの周りの領域）で接触するので、従来の相変化記憶素子の場合（図１参照）のように、径の小さい下部電極を形成することなく、下部電極２５と相変化膜２８ａとの間の接触面積を狭くすることができる。したがって、本発明の実施の形態に係る相変化記憶素子の場合には、従来の相変化記憶素子に比べて、相変化膜２８ａの相変化に必要な書込電流を効果的に低くすることができる。
【００３９】
以後、図示していないが、金属配線工程を含む公知の一連の工程を順に実施することにより、実施の形態に係る相変化記憶素子を完成させる。
【００４０】
以上、本発明をいくつかの実施の形態により説明したが、本発明は実施の形態に限定されるものではなく、本発明が属する技術分野における通常の知識を有する者であれば、本発明の技術思想から逸脱しない範囲で、様々な改良及び変更を加えることが可能であり、それらも本発明の技術的範囲に属することが理解されるはずである。
【図面の簡単な説明】
【００４１】
【図１】従来の相変化記憶素子の構造を示す断面図である。
【図２Ａ】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための図であり、第１酸化膜及び下部電極を形成した段階における素子の構造を示す断面図である。
【図２Ｂ】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための図であり、第１酸化膜上に第２酸化膜及びダイブロック高分子化合物膜を形成した段階における素子の構造を示す断面図である。
【図２Ｃ】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための図であり、下部電極上に酸化膜パターン及び多孔性ＰＳパターンを形成した段階における素子の構造を示す断面図である。
【図２Ｄ】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための図であり、酸化膜パターンが形成された全面に、相変化膜形成用膜及び上部電極形成用膜を形成した段階の素子の構造を示す断面図である。
【図２Ｅ】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための図であり、相変化セルを形成した段階における素子の構造を示す断面図である。
【符号の説明】
【００４２】
２１    半導体基板
２２    層間絶縁膜
２３    タングステンプラグ
２４    第１酸化膜
２５    下部電極
２６    第２酸化膜
２６ａ    酸化膜パターン
２７    ダイブロック高分子化合物膜
２７ａ    多孔性ポリスチレンパターン
２８    相変化膜形成用物質膜
２８ａ    相変化膜
２９    上部電極形成用物質膜
２９ａ    上部電極
３０    相変化セル
【図１】
2006344951.tif 000003
【図２Ａ】
2006344951.tif 000004
【図２Ｂ】
2006344951.tif 000005
【図２Ｃ】
2006344951.tif 000006
【図２Ｄ】
2006344951.tif 000007
【図２Ｅ】
2006344951.tif 000008