(57)【要約】【課題】不揮発性メモリ搭載の微細化半導体装置の製造方法を信頼性高くかつ歩留り良く提供する。  【解決手段】ＳＴＩ２で分離された不揮発性メモリ部と、ロジック部を有する半導体装置の製造方法において、ＳＴＩ２形成後,耐酸化性膜５を形成する工程と、不揮発性メモリ部の耐酸化性膜５を剥離後,厚い第１のゲート絶縁膜８を形成する工程と、ＳＴＩ２に接することなく第１のゲート絶縁膜８に隣接してトンネル絶縁膜９を形成する工程と、第１のポリシリコン膜１０およびゲート間絶縁膜１１を堆積後,ロジック部のゲート間絶縁膜１１、耐酸化性膜５を剥離し、ロジック部に薄い第２のゲート絶縁膜１４を形成する工程と、第２のポリシリコン膜１５を堆積後,第１のポリシリコン膜１０および第２のポリシリコン膜１５を加工して不揮発性メモリ部のコントロールゲート１５1、フローティングゲート１０、ロジック部のゲート電極１５3を形成する。【選択図】図９
2006245046.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域を、半導体基板に対して、シャロートレンチアイソレーション技術を用いて形成後に、前記半導体基板全面に耐酸化性膜を形成する工程と、
前記半導体基板に配置される不揮発性メモリ形成予定部の前記耐酸化性膜を剥離する工程と、
前記不揮発性メモリ形成予定部に第１のゲート絶縁膜を形成する工程と、
前記素子分離領域に接することなく前記第１のゲート絶縁膜に隣接してトンネル絶縁膜を形成する工程と、  
第１のポリシリコン膜およびゲート間絶縁膜を前記半導体基板全面に堆積する工程と、
前記半導体基板に配置されるロジック形成予定部上の前記ゲート間絶縁膜、前記第１のポリシリコン膜および前記耐酸化性膜を剥離する工程と、
前記ロジック形成予定部上に前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、
前記半導体基板全面に第２のポリシリコン膜を堆積する工程と、
前記第２のポリシリコン膜を加工して前記不揮発性メモリ形成予定部のコントロールゲートおよび前記ロジック形成予定部のゲート電極を形成し、前記第１のポリシリコン膜を加工して前記不揮発性メモリ形成予定部のフローティングゲートを形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート間絶縁膜を堆積する工程前に、前記ロジック形成予定部上の前記第１のポリシリコン膜を剥離する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記トンネル絶縁膜は、酸化膜若しくはオキシナイトライド膜を備え、前記第２のゲート絶縁膜は、オキシナイトライド膜を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート間絶縁膜は、耐酸化性膜を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シャロートレンチアイソレーション (ＳＴＩ)適用の不揮発性メモリを搭載する半導体装置の製造方法に関する。
【背景技術】
【０００２】
通常、バイト型ＥＥＰＲＯＭにおいては、メモリセル部の高電圧での消去／書き込み動作に必要な、例えば、３０ｎｍ程度の厚いゲート酸化膜を形成後、ロジック形成予定部に形成された上記厚いゲート酸化膜を剥離し、例えば、３ｎｍ程度の薄いゲート酸化膜を形成することによって、メモリセル部とロジック形成予定部を形成している。しかしながら、０．２５μｍ世代以降では素子分離技術がシリコンの局所酸化（ＬＯＣＯＳ）から、シャロートレンチアイソレーション（ＳＴＩ）となるため、ロジック形成予定部に予め形成された厚いゲート酸化膜の剥離の際、ＳＴＩのために埋め込まれた酸化膜がエッチングされ、特にＳＴＩエッチ部の形状が異常となる。このため次に形成されるロジック形成予定部の薄いゲート酸化膜の信頼性が問題となる。
【０００３】
半導体基板全面に保護膜を形成後、メモリセル部の保護膜を剥離し、メモリセルをゲート間（インターポリ）絶縁膜まで形成し、その後、周辺回路部の保護膜を除去して周辺回路のゲート酸化膜を形成し、第２のポリシリコンをメモリセルのコントロールゲート、周辺回路のゲート電極として用い、素子分離は、ＬＯＣＯＳ若しくはＳＴＩを用いる不揮発性半導体記憶装置の製造方法については、既に開示されている（例えば、特許文献１および特許文献２参照。）。又、素子分離膜を保護膜に用い、フラッシュセル部をゲート間絶縁膜の形成まで行い、次にロジック部の厚いゲート絶縁膜および薄いゲート絶縁膜を形成し、次にフラッシュセル部の制御ゲートとロジック部のゲート電極加工を行う半導体装置の製造方法についても、既に開示されている（例えば、特許文献３参照。）。
【特許文献１】特開２００３−１８８２９１号公報
【特許文献２】特開２００４−４００４１号公報
【特許文献３】特開２００４−２２８３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、不揮発性メモリ搭載の微細化された半導体装置の製造方法を、信頼性高くかつ歩留り良く提供する。
【課題を解決するための手段】
【０００５】
本発明の特徴は、（イ）素子分離領域を、半導体基板に対して、シャロートレンチアイソレーション技術を用いて形成後に、半導体基板全面に耐酸化性膜を形成する工程と、（ロ）半導体基板に配置される不揮発性メモリ形成予定部の耐酸化性膜を剥離する工程と、（ハ）不揮発性メモリ形成予定部に第１のゲート絶縁膜を形成する工程と、（ニ）素子分離領域に接することなく第１のゲート絶縁膜に隣接してトンネル絶縁膜を形成する工程と、（ホ）第１のポリシリコン膜およびゲート間絶縁膜を半導体基板全面に堆積する工程と、（へ）半導体基板に配置されるロジック形成予定部上のゲート間絶縁膜、第１のポリシリコン膜および耐酸化性膜を剥離する工程と、（ト）ロジック形成予定部上に第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、（チ）半導体基板全面に第２のポリシリコン膜を堆積する工程と、（リ）第２のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第１のポリシリコン膜を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００６】
本発明の半導体装置の製造方法によれば、不揮発性メモリ搭載の微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路構成の平面寸法、各可変トランジスタ幅等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００８】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
本発明の実施の形態に係る半導体装置の製造方法では、バイト型ＥＥＰＲＯＭのメモリセル部の形成に必要とされる半導体基板上に形成された厚いゲート酸化膜のロジック形成予定部における形成を防止するために耐酸化性膜、例えば、窒化膜を使用し、更に耐酸化性膜を含むバイト型ＥＥＰＲＯＭのメモリセル部のゲート間絶縁膜（インターポリ絶縁膜）および若しくは前記窒化膜を使用し、その後に形成されるゲート酸化膜の、他のゲート酸化膜に与える影響を抑制することにより、０．２５μｍ以降のＣＭＯＳの世代において信頼性の高いバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法を実現可能とするものである。特に、ＲＦＩＤ(無線周波数ＩＤ)タグを中心としたＩＣカードに使用されるものである。尚、バイト型ＥＥＰＲＯＭにおいて、1バイトとは８ビット単位を想定しているが、８ビットに限るものではなく、複数ビット単位であっても良いことは勿論である。
【００１０】
[第１の実施の形態]
（ブロック構成）
本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の模式的ブロック構成は、図１に示すように、バイト型ＥＥＰＲＯＭセルアレイ２０と、ＥＥＰＲＯＭセルアレイ２０に隣接して配置されるレベルシフタ３２およびプロテクトビット部２４と、プロテクトビット部２４に隣接して配置されるレベルシフタ２６と、更にＥＥＰＲＯＭセルアレイ２０に隣接して配置されるＩ／Ｏバッファおよびセンスアンプ（Ｓ／Ａ）２２と、レベルシフタ３２に接続されるカラムデコーダ３４と、レベルシフタ２６に接続されるロウデコーダ２８と、カラムデコーダ３４,ロウデコーダ２８およびＩ／Ｏバッファおよびセンスアンプ（Ｓ／Ａ）２２に接続されるコントロール回路３６と、カラムデコーダ３４およびロウデコーダ２８に接続されるアドレスバッファおよびラッチ３０と、コントロール回路３６に接続され,レベルシフタ２６および３２にＶpp電圧を供給するＶppジェネレータ４２とを備える。
【００１１】
図１のブロック構成上、バイト型ＥＥＰＲＯＭセルアレイ２０,レベルシフタ２６,レベルシフタ３２,カラムデコーダ３４,Ｖppジェネレータ４２,ロウデコーダ２８は、相対的に高耐圧のゲート絶縁膜が形成される高耐圧（ＨＶ）部として形成される。一方、コントロール回路３６, アドレスバッファおよびラッチ３０, Ｉ／Ｏバッファおよびセンスアンプ（Ｓ／Ａ）２２の内のセンスアンプ（Ｓ／Ａ）は、相対的に低耐圧のゲート絶縁膜が形成される低耐圧（ＬＶ）部として形成される。又、Ｉ／Ｏバッファおよびセンスアンプ（Ｓ／Ａ）２２の内のＩ／Ｏバッファは、相対的に中耐圧のゲート絶縁膜が形成される中耐圧（ＭＶ）部として形成される。数値例としては、高耐圧とは２０Ｖ〜２５Ｖ程度、中耐圧とは約５Ｖ程度、低耐圧とは、３Ｖ以下であるが、この数値に限定されるものではなく、相対的なものであることは勿論である。
【００１２】
（バイト型ＥＥＰＲＯＭのメモリセルアレイ部の回路構成）
本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置のセルアレイ部分における模式的回路構成は、図２に示すように表される。即ち、８ビットからなるバイト単位５０が、列（カラム）方向に並列に配列された構成を備える。一つのメモリセルはメモリセルトランジスタＭＴと選択トランジスタＳＴから構成され、行（ロウ）方向に配列された各メモリセルの選択トランジスタＳＴのドレインがビット線コンタクトＣＢを介してビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３,ＢＬ４,ＢＬ５,ＢＬ６,ＢＬ７に接続されている。ビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３,ＢＬ４,ＢＬ５,ＢＬ６,ＢＬ７に直交して、メモリセルトランジスタＭＴのコントロールゲートに接続されたワード線ＷＬi-2,ＷＬi-1, ＷＬi,ＷＬi+1…が行方向に延伸して配置され、同様に選択トランジスタＳＴのゲートに接続された選択ゲート線ＳＧＳが行方向に延伸して配置される。更に、メモリセルトランジスタＭＴのソースにソース線コンタクトＣＳを介して接続されたソース線ＳＬが行方向に延伸して配置される。結果として、図２に示すようなバイト型ＥＥＰＲＯＭのメモリセルアレイが構成される。
【００１３】
（ＩＣカードのブロック構成）
本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置を適用する接触型ＩＣカードの模式的ブロック構成は、図３に示すように表される。即ち、ＩＣカード５４上に搭載された半導体集積回路５８は、Ｉ／Ｏ部６０と、バイト型ＥＥＰＲＯＭからなる不揮発性メモリ６２と、ＣＰＵ６４と、ロジック部６６と、ＲＯＭ６８と、ＲＡＭ７０とを備える。一方、非接触型ＩＣカードの場合には、半導体集積回路５８の外部のＩＣカード上の位置にＩ／Ｏ部６０として機能するＲＦ部を配置する。
【００１４】
本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置は、接触型ＩＣカード、非接触型ＩＣカードのいずれの構成においても適用可能であることは勿論である。
【００１５】
（半導体装置の製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法は、図４乃至図１０に示すように、素子分離領域２を、半導体基板１に対して、シャロートレンチアイソレーション（ＳＴＩ）技術を用いて形成後に、半導体基板１全面に耐酸化性膜５を形成する工程と、半導体基板１に配置される不揮発性メモリ形成予定部の耐酸化性膜５を剥離する工程と、不揮発性メモリ形成予定部に第１のゲート絶縁膜８を形成する工程と、素子分離領域２に接することなく第１のゲート絶縁膜８に隣接してトンネル絶縁膜９を形成する工程と、第１のポリシリコン膜１０およびゲート間絶縁膜１１を半導体基板１全面に堆積する工程と、半導体基板１に配置されるロジック形成予定部上のゲート間絶縁膜１１、第１のポリシリコン膜１０および耐酸化性膜５を剥離する工程と、ロジック形成予定部上に第１のゲート絶縁膜８よりも薄い第２のゲート絶縁膜１４を形成する工程と、半導体基板１全面に第２のポリシリコン膜１５を堆積する工程と、第２のポリシリコン膜１５を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第１のポリシリコン膜１０を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
【００１６】
又、本発明の第１の実施の形態に係る半導体装置の製造方法において、トンネル絶縁膜９は、酸化膜若しくはオキシナイトライド（ＳｉＯxＮy）膜を備え、第２のゲート絶縁膜１４は、オキシナイトライド膜を備えていても良い。
【００１７】
又、本発明の第１の実施の形態に係る半導体装置の製造方法において、ゲート間絶縁膜１１は、例えば、窒化膜等の耐酸化性膜を備えていても良い。
【００１８】
以下、本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法を、図４乃至図１０に示す模式的断面構造図を用いて、詳細に説明する。
【００１９】
（ａ）まず、図４に示すように、ｐ型半導体基板１に、例えば、深さ約０．３５μｍの素子分離領域（ＳＴＩ）２を形成し、高耐圧（ＨＶ）形成予定部の バイト型ＥＥＰＲＯＭのメモリセル動作に必要となるトンネル絶縁膜９（図５参照）下に拡がるシート抵抗ρｓ＝４５０／□のトンネルｎ領域３を予め設ける。
【００２０】
（ｂ）次に、図４に示すように、厚さ約１０ｎｍのパッド酸化膜４、厚さ約２０ｎｍの窒化膜５を順次全面に形成した後、レジスト膜６を塗布し、マスクパターニング工程によって、バイト型ＥＥＰＲＯＭのメモリセル形成領域上に開口部７を設ける。
【００２１】
（ｃ）次に、図５に示すように、開口部７において露出した窒化膜５、パッド酸化膜４をエッチング除去し、残存レジスト膜６を剥離する。
【００２２】
（ｄ）次に、図５に示すように、バイト型ＥＥＰＲＯＭのメモリセル形成領域上に露出した半導体基板１の表面に厚さ約３０ｎｍの高電圧用ゲート絶縁膜（第１のゲート絶縁膜）８を形成する。
【００２３】
（ｅ）次に、図５に示すように、第１のゲート絶縁膜８の一部分をエッチングにより、開孔し、露出した半導体基板１に厚さ約９ｎｍのトンネル絶縁膜９を形成する。第１のゲート絶縁膜８の開孔は、ＳＴＩ２に接して成されないため、エッチングによるＳＴＩ２のアタックは抑制されると共に、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部は窒化膜５でカバーされているため、第１のゲート絶縁膜８およびトンネル絶縁膜９形成時の酸化工程における酸化が、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部は防止される。尚、トンネル絶縁膜９は、酸化膜若しくはオキシナイトライド膜等で形成される。
【００２４】
（ｆ）次に、図６に示すように、厚さ約１００ｎｍの第１のポリシリコン膜１０を全面に堆積し、メモリセル形成領域上において、第１のポリシリコン膜１０を加工し、第１のポリシリコン膜１０を互いに分離する。分離された第１のポリシリコン膜１０はメモリセルのフローティングゲートとなるものである。
【００２５】
（ｇ）次に、図６に示すように、メモリセルトランジスタＭＴのフローティングゲートとコントロールゲートを隔てることになるゲート間絶縁膜、例えばＯＮＯ膜１１を形成する。ゲート間絶縁膜１１としては、耐酸化性膜を備えることを特徴とする。
【００２６】
（ｈ）次に、図７に示すように、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部上に残存しているＯＮＯ膜１１, 第１のポリシリコン膜１０, 窒化膜５, パッド酸化膜４を順次剥離し、開口部１２を設けた後、露出した半導体基板１の表面に厚さ約３ｎｍの低電圧用ゲート絶縁膜（第２のゲート絶縁膜）１４を形成する。この時、メモリセル形成領域はＯＮＯ膜１１でカバーされているため、第２のゲート絶縁膜１４形成時の酸化が同様に防止される。尚、第２のゲート絶縁膜１４は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
【００２７】
（ｉ）次に、図８に示すように、第２のポリシリコン膜１５を堆積する。
【００２８】
（ｊ）次に、図９に示すように、第２のポリシリコン膜１５を加工して、メモリセルおよび高耐圧（ＨＶ）形成予定部の第２のポリシリコン膜１５1 およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部の第２のポリシリコン膜１５3を形成する。
【００２９】
（ｋ）次に、図１０に示すように、メモリセルおよび高耐圧（ＨＶ）形成予定部のｎ+ソース・ドレイン領域１６1,１６2 ,１６3、低耐圧（ＬＶ）形成予定部のｎ+ソース・ドレイン領域１８を形成する。尚、図１０において、図９とは断面構造が異なって表されているが、これは断面位置が異なるためである。
【００３０】
本発明の第１の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜５の使用によりバイト型ＥＥＰＲＯＭの不揮発性メモリ形成予定部に形成された厚い第１のゲート絶縁膜８は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第１のゲート絶縁膜８の剥離が不要となり、ＳＴＩ２における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第１のゲート絶縁膜８をＳＴＩ２に接しないように開孔し、トンネル絶縁膜９を形成するため、開孔時のエッチングによるＳＴＩ２のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間（インターポリ）絶縁膜および或いは前記耐酸化性膜５の残存により、厚いゲート絶縁膜８の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
【００３１】
本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法によれば、バイト型ＥＥＰＲＯＭとなるメモリセルおよび高耐圧（ＨＶ）形成予定部、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
【００３２】
[第２の実施の形態]
本発明の第２の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法は、図１１乃至図１３に示す模式的断面構造図を用いて、以下のように説明することができる。
【００３３】
第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法においては、第２のポリシリコン膜１５は、図８に示すように、バイト型ＥＥＰＲＯＭとなるメモリセルおよび高耐圧（ＨＶ）形成予定部、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部において、共に単一のポリシリコン層として形成されている。第２のポリシリコン膜１５は、メモリセルのコントロールゲート電極或いは、ロジック形成予定部のトランジスタのゲート電極として形成されることから、抵抗率を低減させたい場合がある。本発明の第２の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法は、このような製造方法を実現したものであり、第２のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を形成する工程を含む半導体装置の製造方法を提供する。
【００３４】
図４乃至図８までの工程は、第１の実施の形態と共通であるため、説明を省略する。
【００３５】
（ｉ２）図８に示す第２のポリシリコン膜１５の堆積工程後、図１１に示すように、第２のポリシリコン膜１５の上に金属シリサイド膜を堆積し、熱処理工程を経て、第２のポリシリコン膜１５の表面近傍にポリサイド膜若しくはサリサイド膜１９を形成する。
【００３６】
（ｊ２）次に、図１２に示すように、ポリサイド膜若しくはサリサイド膜１９および第２のポリシリコン膜１５を加工して、メモリセルおよび高耐圧（ＨＶ）形成予定部の第２のポリシリコン膜１５1 およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部の第２のポリシリコン膜１５3を形成する。図１２に示すように、第２のポリシリコン膜１５1, １５3の表面近傍にはポリサイド膜若しくはサリサイド膜１９が形成されている。例えば、第２のポリシリコン膜１５の上に、タングステンシリサイド（ＷＳｉ2）をＣＶＤ堆積し、熱処理を実施することによって、第２のポリシリコン膜１５の表面近傍にＷポリサイド膜を形成することができる。或いは又、第２のポリシリコン膜１５の上に、チタン（Ｔｉ）金属を蒸着し、熱処理を実施することによって、第２のポリシリコン膜１５の表面近傍にチタンシリサイド（ＴｉＳｉ）を形成し、その後チタン（Ｔｉ）金属を剥離して、Ｔｉサリサイド膜を形成することができる。
【００３７】
（ｋ２）次に、図１３に示すように、メモリセルおよび高耐圧（ＨＶ）形成予定部のｎ+ソース・ドレイン領域１６1,１６2 ,１６3、低耐圧（ＬＶ）形成予定部のｎ+ソース・ドレイン領域１８を形成する。尚、図１３において、図１２とは断面構造が異なって表されているが、これは断面位置が異なるためである。
【００３８】
本発明の第２の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜５の使用によりバイト型ＥＥＰＲＯＭの不揮発性メモリ形成予定部に形成された厚い第１のゲート絶縁膜８は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第１のゲート絶縁膜８の剥離が不要となり、ＳＴＩ２における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第１のゲート絶縁膜８をＳＴＩ２に接しないように開孔し、トンネル絶縁膜９を形成するため、開孔時のエッチングによるＳＴＩ２のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間（インターポリ）絶縁膜および或いは前記耐酸化性膜５の残存により、厚いゲート絶縁膜８の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
【００３９】
本発明の第２の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法によれば、ゲート電極部分においてポリサイド膜若しくはサリサイド膜１９を備えることからゲート電極部の抵抗が低減され、バイト型ＥＥＰＲＯＭとなるメモリセルおよび高耐圧（ＨＶ）形成予定部,ロジック形成予定部となる低耐圧（ＬＶ）形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
【００４０】
[第３の実施の形態]
本発明の第３の実施の形態に係る半導体装置の製造方法は、図４乃至図５および図１４乃至図１７に示すように、素子分離領域２を、半導体基板１に対して、シャロートレンチアイソレーション（ＳＴＩ）技術を用いて形成後に、半導体基板１全面に耐酸化性膜５を形成する工程と、半導体基板１に配置される不揮発性メモリ形成予定部の耐酸化性膜５を剥離する工程と、不揮発性メモリ形成予定部に第１のゲート絶縁膜８を形成する工程と、素子分離領域２に接することなく第１のゲート絶縁膜８に隣接してトンネル絶縁膜９を形成する工程と、第１のポリシリコン膜１０を半導体基板１全面に堆積する工程と、ロジック形成予定部上の第１のポリシリコン膜１０を剥離する工程と、ゲート間絶縁膜１１を半導体基板１全面に堆積する工程と、半導体基板１に配置されるロジック形成予定部上のゲート間絶縁膜１１および耐酸化性膜５を剥離する工程と、ロジック形成予定部上に第１のゲート絶縁膜８よりも薄い第２のゲート絶縁膜１４を形成する工程と、半導体基板１全面に第２のポリシリコン膜１５を堆積する工程と、第２のポリシリコン膜１５を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第１のポリシリコン膜１０を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
【００４１】
本発明の第３の実施の形態に係る半導体装置の製造方法は、第１の実施の形態に比較し、ゲート間絶縁膜１１を堆積する工程前に、ロジック形成予定部上の第１のポリシリコン膜１０を剥離する工程を含む点で異なっている。
【００４２】
以下、本発明の第３の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法を、図１４乃至図１７に示す模式的断面構造図を用いて、詳細に説明する。
【００４３】
本発明の第１の実施の形態においては、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部形成領域上に第１のポリシリコン膜１０を残存させたが、本発明の第３の実施の形態においては、バイト型ＥＥＰＲＯＭのメモリセル形成領域上の第１のポリシリコン膜１０の分離時に、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部上に残存している第１のポリシリコン膜１０を同時にエッチング除去する。本発明の第３の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法は、このような製造方法を実現したものである。図４乃至図５までの工程は、第１の実施の形態と共通であるため、説明を省略する。
【００４４】
（ｆ３）図５に示すトンネル絶縁膜９の形成工程後、図１４に示すように、厚さ約１００ｎｍの第１のポリシリコン膜１０を全面に堆積し、メモリセル形成領域上において、第１のポリシリコン膜１０を加工し、第１のポリシリコン膜１０を互いに分離する。分離された第１のポリシリコン膜１０はメモリセルのフローティングゲートとなる。
【００４５】
（ｇ３）次に、図１４に示すように、メモリセルのフローティングゲートとコントロールゲートを隔てるＯＮＯ膜１１を形成する。ゲート間絶縁膜１１としては、耐酸化性膜を備えることを特徴とする。
【００４６】
（ｈ３）次に、図１５に示すように、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部上に残存しているＯＮＯ膜１１, 窒化膜５, パッド酸化膜４を順次剥離し、開口部１２を設けた後、露出した半導体基板１の表面に厚さ約３ｎｍの低電圧用ゲート絶縁膜（第２のゲート絶縁膜）１４を形成する。この時、メモリセル形成領域はＯＮＯ膜１１でカバーされているため、第２のゲート絶縁膜１４形成時の酸化が同様に防止される。尚、第２のゲート絶縁膜１４は、例えば、オキシナイトライド膜等で形成される。
【００４７】
（ｉ３）次に、図１６に示すように、第２のポリシリコン膜１５を堆積する。
【００４８】
（ｊ３）次に、図１７に示すように、第２のポリシリコン膜１５を加工して、メモリセルおよび高耐圧（ＨＶ）形成予定部の第２のポリシリコン膜１５1 およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部の第２のポリシリコン膜１５3を形成する。
【００４９】
（ｋ３）次に、図１３と同様に、メモリセルおよび高耐圧（ＨＶ）形成予定部のｎ+ソース・ドレイン領域１６1,１６2 ,１６3、低耐圧（ＬＶ）形成予定部のｎ+ソース・ドレイン領域１８を形成する。
【００５０】
本発明の第３の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜５の使用によりバイト型ＥＥＰＲＯＭの不揮発性メモリ形成予定部に形成された厚い第１のゲート絶縁膜８は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第１のゲート絶縁膜８の剥離が不要となり、ＳＴＩ２における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第１のゲート絶縁膜８をＳＴＩ２に接しないように開孔し、トンネル絶縁膜９を形成するため、開孔時のエッチングによるＳＴＩ２のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間（インターポリ）絶縁膜および或いは前記耐酸化性膜５の残存により、厚いゲート絶縁膜８の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
【００５１】
本発明の第３の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法によれば、バイト型ＥＥＰＲＯＭとなるメモリセルおよび高耐圧（ＨＶ）形成予定部、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
【００５２】
[第４の実施の形態]
本発明の第４の実施の形態に係る半導体装置の製造方法は、図１８乃至図２４に示すように、素子分離領域２を、半導体基板１に対して、シャロートレンチアイソレーション（ＳＴＩ）技術を用いて形成後に、半導体基板１全面に耐酸化性膜５を形成する工程と、半導体基板１に配置される不揮発性メモリ形成予定部の耐酸化性膜５を剥離する工程と、不揮発性メモリ形成予定部に厚い第１のゲート絶縁膜８（厚さｔL）を形成する工程と、素子分離領域２に接することなく第１のゲート絶縁膜８に隣接してトンネル絶縁膜９を形成する工程と、第１のポリシリコン膜１０およびゲート間絶縁膜１１を半導体基板１全面に堆積する工程と、半導体基板１に配置される中耐圧形成予定部上のゲート間絶縁膜１１、第１のポリシリコン膜１０および耐酸化性膜５を剥離する工程と、中耐圧形成予定部上に第１のゲート絶縁膜８よりも薄い第３のゲート絶縁膜１３（厚さｔM）を形成する工程と、半導体基板１に配置されるロジック形成予定部上のゲート間絶縁膜１１、第１のポリシリコン膜１０および耐酸化性膜５を剥離する工程と、ロジック形成予定部上に第３のゲート絶縁膜１３よりも薄い第２のゲート絶縁膜１４（厚さｔS）を形成する工程と、半導体基板１全面に第２のポリシリコン膜１５を堆積する工程と、第２のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第１のポリシリコン膜１０を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
【００５３】
又、本発明の第４の実施の形態に係る半導体装置の製造方法において、トンネル絶縁膜９は、酸化膜若しくはオキシナイトライド膜を備え、第２のゲート絶縁膜１４は、オキシナイトライド膜を備えていても良い。
【００５４】
又、本発明の第４の実施の形態に係る半導体装置の製造方法において、ゲート間絶縁膜１１は、耐酸化性膜を備えていても良い。
【００５５】
又、本発明の第４の実施の形態に係る半導体装置の製造方法において、第２のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を備えていても良い。例えば、第２のポリシリコン膜１５の上に、タングステンシリサイド（ＷＳｉ2）をＣＶＤ堆積し、熱処理を実施することによって、第２のポリシリコン膜１５の表面近傍にＷポリサイド膜を形成することができる。或いは又、第２のポリシリコン膜１５の上に、チタン（Ｔｉ）金属を蒸着し、熱処理を実施することによって、第２のポリシリコン膜１５の表面近傍にチタンシリサイド（ＴｉＳｉ）を形成し、その後チタン（Ｔｉ）金属を剥離して、Ｔｉサリサイド膜を形成することができる。
【００５６】
以下、本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法を、図１８乃至図２４に示す模式的断面構造図を用いて、詳細に説明する。
【００５７】
（ａ４）まず、図１８に示すように、ｐ型半導体基板１に、例えば、深さ約０．３５μｍの素子分離領域（ＳＴＩ）２を形成し、バイト型ＥＥＰＲＯＭとなるメモリセルおよび高耐圧（ＨＶ）形成予定部の、バイト型ＥＥＰＲＯＭのメモリセル動作に必要となるトンネル絶縁膜９（図５参照）下に拡がるシート抵抗ρｓ＝４５０／□のトンネルｎ領域３を予め設ける。
【００５８】
（ｂ４）次に、図１８に示すように、厚さ約１０ｎｍのパッド酸化膜４、厚さ約２０ｎｍの窒化膜５を順次全面に形成した後、レジスト膜６を塗布し、マスクパターニング工程によって、バイト型ＥＥＰＲＯＭのメモリセル形成領域上に開口部７を設ける。
【００５９】
（ｃ４）次に、図１９に示すように、開口部７において露出した窒化膜５、パッド酸化膜４をエッチング除去し、残存レジスト膜６を剥離する。
【００６０】
（ｄ４）次に、図１９に示すように、バイト型ＥＥＰＲＯＭのメモリセル形成領域上に露出した半導体基板１の表面に厚さ約３０ｎｍの高電圧用ゲート絶縁膜（第１のゲート絶縁膜）８を形成する。尚、第１のゲート絶縁膜８の厚さｔMは、３０ｎｍに限られるものではなく、高耐圧（ＨＶ）形成予定部に形成するトランジスタの耐圧性能を確保するために十分な厚さであれば良い。
【００６１】
（ｅ４）次に、図１９に示すように、第１のゲート絶縁膜８の一部分をエッチングにより、開孔し、露出した半導体基板１に厚さ約９ｎｍのトンネル絶縁膜９を形成する。第１のゲート絶縁膜８の開孔は、ＳＴＩ２に接して成されないため、エッチングによるＳＴＩ２のアタックは抑制されると共に、中耐圧（ＭＶ）形成予定部およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部は窒化膜５でカバーされているため、第１のゲート絶縁膜８およびトンネル絶縁膜９形成時のの酸化工程における酸化が、中耐圧（ＭＶ）形成予定部およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部は防止される。尚、トンネル絶縁膜９は、酸化膜若しくはオキシナイトライド膜等で形成される。
【００６２】
（ｆ４）次に、図２０に示すように、厚さ約１００ｎｍの第１のポリシリコン膜１０を全面に堆積し、メモリセル形成領域上において、第１のポリシリコン膜１０を加工し、第１のポリシリコン膜１０を互いに分離する。分離された第１のポリシリコン膜１０はメモリセルトランジスタＭＴのフローティングゲートとなるものである。
【００６３】
（ｇ４）次に、図２０に示すように、メモリセルトランジスタＭＴのフローティングゲートとコントロールゲートを隔てることになるＯＮＯ膜１１を形成する。ゲート間絶縁膜１１としては、耐酸化性膜を備えることを特徴とする。
【００６４】
（ｈ４）次に、図２１に示すように、中耐圧（ＭＶ）形成予定部上に残存しているＯＮＯ膜１１, 第１のポリシリコン膜１０, 窒化膜５, パッド酸化膜４を順次剥離し、開口部１２を設けた後、露出した半導体基板１の表面に厚さ約１１ｎｍの中電圧用ゲート絶縁膜（第３のゲート絶縁膜）１３を形成する。この時、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部は、ＯＮＯ膜１１,第１のポリシリコン膜１０および窒化膜５で、メモリセル形成領域はＯＮＯ膜１１でカバーされているため、第３のゲート絶縁膜１３形成時の酸化が同様に防止される。尚、第３のゲート絶縁膜１３の厚さｔMは、１１ｎｍに限られるものではなく、中耐圧（ＭＶ）形成予定部に形成するトランジスタの耐圧性能を確保するために十分な厚さであれば良い。尚、第３のゲート絶縁膜１３は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
【００６５】
（ｉ４）次に、図２２に示すように、同様にリソグラフィー技術によりロジック形成予定部としての低耐圧（ＬＶ）形成予定部上に残存しているＯＮＯ膜１１, 第１のポリシリコン膜１０, 窒化膜５, パッド酸化膜４を選択的に順次剥離し、半導体基板１の表面を露出し、厚さ３ｎｍの第２のゲート絶縁膜１４形成する。この時、メモリセル形成領域はＯＮＯ膜１１でカバーされているため、酸化の影響はなく、 露出している中耐圧（ＭＶ）形成予定部の第３のゲート絶縁膜１３は、ロジック形成予定部の第２のゲート絶縁膜１４に比べ十分に厚いため、影響は少ない。尚、第２のゲート絶縁膜１４の厚さｔSは、３ｎｍに限られるものではなく、低耐圧（ＬＶ）形成予定部に形成するロジック用のトランジスタの耐圧性能を確保するために十分な厚さであれば良い。尚、第２のゲート絶縁膜１４は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
【００６６】
（ｊ４）次に、図２２に示すように、第２のポリシリコン膜１５を堆積する。
【００６７】
（ｋ４）次に、図２３に示すように、第２のポリシリコン膜１５を加工して、メモリセルおよび高耐圧（ＨＶ）形成予定部の第２のポリシリコン膜１５1 、中耐圧（ＭＶ）形成予定部の第２のポリシリコン膜１５2およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部の第２のポリシリコン膜１５3を形成する。
【００６８】
（ｌ４）次に、図２４に示すように、メモリセルおよび高耐圧（ＨＶ）形成予定部のｎ+ソース・ドレイン領域１６1,１６2 ,１６3、中耐圧（ＭＶ）形成予定部のｎ+ソース・ドレイン領域１７および低耐圧（ＬＶ）形成予定部のｎ+ソース・ドレイン領域１８を形成する。
【００６９】
尚、図２４において、図２３とは断面構造が異なって表されているが、これは断面位置が異なるためである。
【００７０】
本発明の第４の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜５の使用によりバイト型ＥＥＰＲＯＭの不揮発性メモリ形成予定部に形成された厚い第１のゲート絶縁膜８は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第１のゲート絶縁膜８の剥離が不要となり、ＳＴＩ２における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第１のゲート絶縁膜８をＳＴＩ２に接しないように開孔し、トンネル絶縁膜９を形成するため、開孔時のエッチングによるＳＴＩ２のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間（インターポリ）絶縁膜および或いは前記耐酸化性膜５の残存により、厚いゲート絶縁膜８の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
【００７１】
本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法によれば、バイト型ＥＥＰＲＯＭとなるメモリセルおよび高耐圧（ＨＶ）形成予定部、Ｉ／Ｏなどに使用される中耐圧トランジスタからなる中耐圧（ＭＶ）形成予定部、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部を備える半導体装置を形成することができる。
【００７２】
[第５の実施の形態]
本発明の第５の実施の形態に係る半導体装置の製造方法は、図１８乃至図１９および図２５乃至図２８に示すように、素子分離領域２を、半導体基板１に対して、シャロートレンチアイソレーション（ＳＴＩ）技術を用いて形成後に、半導体基板１全面に耐酸化性膜５を形成する工程と、半導体基板１に配置される不揮発性メモリ形成予定部の耐酸化性膜５を剥離する工程と、不揮発性メモリ形成予定部に厚い第１のゲート絶縁膜８（厚さｔL）を形成する工程と、素子分離領域２に接することなく第１のゲート絶縁膜８に隣接してトンネル絶縁膜９を形成する工程と、半導体基板全面に第１のポリシリコン膜１０を堆積する工程と、半導体基板１に配置される中耐圧（ＭＶ）形成予定部とロジック形成予定部上の第１のポリシリコン膜１０を剥離する工程と、半導体基板全面にゲート間絶縁膜１１を堆積する工程と、中耐圧形成予定部上のゲート間絶縁膜１１および耐酸化性膜５を剥離する工程と、中耐圧形成予定部上に第１のゲート絶縁膜８よりも薄い第３のゲート絶縁膜１３（厚さｔM）を形成する工程と、ロジック形成予定部上のゲート間絶縁膜１１および耐酸化性膜５を剥離する工程と、ロジック形成予定部上に第３のゲート絶縁膜１３よりも薄い第２のゲート絶縁膜１４（厚さｔS）を形成する工程と、半導体基板全面に第２のポリシリコン膜１５を堆積する工程と、第２のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第１のポリシリコン膜１０を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
【００７３】
又、本発明の第５の実施の形態に係る半導体装置の製造方法において、トンネル絶縁膜９は、酸化膜若しくはオキシナイトライド膜を備え、第２のゲート絶縁膜１４は、オキシナイトライド膜を備えていても良い。
【００７４】
又、本発明の第５の実施の形態に係る半導体装置の製造方法において、ゲート間絶縁膜１１は、耐酸化性膜を備えていても良い。
【００７５】
又、本発明の第５の実施の形態に係る半導体装置の製造方法において、第２のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を備えていても良い。例えば、第２のポリシリコン膜１５の上に、タングステンシリサイド（ＷＳｉ2）をＣＶＤ堆積し、熱処理を実施することによって、第２のポリシリコン膜１５の表面近傍にＷポリサイド膜を形成することができる。或いは又、第２のポリシリコン膜１５の上に、チタン（Ｔｉ）金属を蒸着し、熱処理を実施することによって、第２のポリシリコン膜１５の表面近傍にチタンシリサイド（ＴｉＳｉ）を形成し、その後チタン（Ｔｉ）金属を剥離して、Ｔｉサリサイド膜を形成することができる。
【００７６】
本発明の第５の実施の形態に係る半導体装置の製造方法は、第４の実施の形態に比較し、ゲート間絶縁膜１１を堆積する工程前に、中耐圧（ＭＶ）形成予定部とロジック形成予定部上の第１のポリシリコン膜１０を剥離する工程を含む点で異なっている。
【００７７】
本発明の第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法は、図２５乃至図２８に示す模式的断面構造図を用いて、以下のように説明することができる。
【００７８】
第４の実施の形態において、中耐圧（ＭＶ）形成予定部およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部上に第１のポリシリコン膜１０を残存させたが、バイト型ＥＥＰＲＯＭのメモリセル形成領域上の第１のポリシリコン膜１０の分離時に、中耐圧（ＭＶ）形成予定部およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部上に残存している第１のポリシリコン膜１０を同時にエッチング除去しても良い。本発明の第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法は、このような製造方法を実現したものである。
【００７９】
図１８乃至図１９までの工程は、第４の実施の形態と共通であるため、説明を省略する。
【００８０】
（ｆ５）図１９に示すトンネル絶縁膜９の形成工程後、図２５に示すように、厚さ約１００ｎｍの第１のポリシリコン膜１０を全面に堆積し、メモリセル形成領域上において、第１のポリシリコン膜１０を加工し、第１のポリシリコン膜１０を互いに分離する。分離された第１のポリシリコン膜１０はメモリセルトランジスタＭＴのフローティングゲートとなるものである。
【００８１】
（ｇ５）次に、図２５に示すように、メモリセルトランジスタＭＴのフローティングゲートとコントロールゲートを隔てることになるＯＮＯ膜１１を形成する。ゲート間絶縁膜１１としては、耐酸化性膜を備えることを特徴とする。
【００８２】
（ｈ５）次に、図２６に示すように、中耐圧（ＭＶ）形成予定部上に残存しているＯＮＯ膜１１, 窒化膜５, パッド酸化膜４を順次剥離し、開口部１２を設けた後、露出した半導体基板１の表面に厚さ約１１ｎｍの中電圧用ゲート絶縁膜（第３のゲート絶縁膜）１３を形成する。この時、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部は、ＯＮＯ膜１１および窒化膜５で、メモリセル形成領域はＯＮＯ膜１１でカバーされているため、第３のゲート絶縁膜１３形成時の酸化が同様に防止される。尚、第３のゲート絶縁膜１３は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
【００８３】
（ｉ５）次に、図２７に示すように、同様にリソグラフィー技術によりロジック形成予定部としての低耐圧（ＬＶ）形成予定部上に残存しているＯＮＯ膜１１, 窒化膜５, パッド酸化膜４を選択的に順次剥離し、半導体基板１の表面を露出し、厚さ３ｎｍの第２のゲート絶縁膜１４形成する。この時、メモリセル形成領域はＯＮＯ膜１１でカバーされているため、酸化の影響はなく、 露出している中耐圧（ＭＶ）形成予定部の第３のゲート絶縁膜１３は、ロジック形成予定部の第２のゲート絶縁膜１４に比べ十分に厚いため、影響は少ない。尚、第２のゲート絶縁膜１４は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
【００８４】
（ｊ５）次に、図２７に示すように、第２のポリシリコン膜１５を堆積する。
【００８５】
（ｋ５）次に、図２８に示すように、第２のポリシリコン膜１５を加工して、メモリセルおよび高耐圧（ＨＶ）形成予定部の第２のポリシリコン膜１５1 、中耐圧（ＭＶ）形成予定部の第２のポリシリコン膜１５2およびロジック形成予定部となる低耐圧（ＬＶ）形成予定部の第２のポリシリコン膜１５3を形成する。
【００８６】
（ｌ５）次に、図２４と同様に、メモリセルおよび高耐圧（ＨＶ）形成予定部のｎ+ソース・ドレイン領域１６1,１６2 ,１６3、中耐圧（ＭＶ）形成予定部のｎ+ソース・ドレイン領域１７および低耐圧（ＬＶ）形成予定部のｎ+ソース・ドレイン領域１８を形成する。
【００８７】
本発明の第５の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜５の使用によりバイト型ＥＥＰＲＯＭの不揮発性メモリ形成予定部に形成された厚い第１のゲート絶縁膜８は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第１のゲート絶縁膜８の剥離が不要となり、ＳＴＩ２における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第１のゲート絶縁膜８をＳＴＩ２に接しないように開孔し、トンネル絶縁膜９を形成するため、開孔時のエッチングによるＳＴＩ２のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間（インターポリ）絶縁膜および或いは前記耐酸化性膜５の残存により、厚いゲート絶縁膜８の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
【００８８】
本発明の第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法によれば、バイト型ＥＥＰＲＯＭとなるメモリセルおよび高耐圧（ＨＶ）形成予定部、Ｉ／Ｏなどに使用される中耐圧トランジスタからなる中耐圧（ＭＶ）形成予定部、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
【００８９】
[第６の実施の形態]
本発明の第１乃至第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法は、ＮＡＮＤ型フラッシュメモリ搭載の半導体装置に対しても同様に適用可能である。本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリ搭載の半導体装置の製造方法により形成された半導体装置の模式的断面構造は、例えば、図２９に示すように表される。本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリ搭載の半導体装置のＮＡＮＤ型フラッシュメモリセルアレイの模式的回路構成は、図３０に示すように表される。図２９の例では、模式的にメモリセルは３個のみ記載されているが、これは便宜的に表したものであって、更に８個、或いは図３０に示すように１６個、或いは３２個、６４個等であっても良いことは勿論である。ＮＡＮＤ型フラッシュメモリのメモリセル部は、図２９に示すように、バイト型ＥＥＰＲＯＭと同様に、トンネル絶縁膜９と、フローティングゲートとなる第１のポリシリコン膜１０と、ゲート間（インターポリ）絶縁膜となるＯＮＯ膜１１と、コントロールゲートとなる第２のポリシリコン膜１５1から構成される。
【００９０】
選択ゲートトランジスタ部分は、バイト型ＥＥＰＲＯＭに整合させて高耐圧（ＨＶ）形成予定部として表されているが、ＮＡＮＤ型フラッシュメモリの場合には、中耐圧（ＭＶ）形成予定部若しくは低耐圧（ＬＶ）形成予定部として形成することも可能である。
【００９１】
ＮＡＮＤ型フラッシュメモリの場合、図３０に示すように、このようなメモリセルトランジスタＭ０,Ｍ１,Ｍ２,…,Ｍ１５が直列に接続され、終端部においてビット線ＢＬに接続されるビット線側選択ゲートトランジスタＳＧ１,ソース線ＳＬに接続されるソース線側選択ゲートトランジスタＳＧ２とともにＮＡＮＤセルユニット５２を構成している。このようなＮＡＮＤセルユニット５２がワード線ＷＬが延伸する行方向およびビット線ＢＬが延伸する列方向に配置されて、ＮＡＮＤ型フラッシュメモリセルアレイを構成している。
【００９２】
ＮＡＮＤ型フラッシュメモリセルアレイの周辺部においては、バイト型ＥＥＰＲＯＭと同様に、Ｉ／Ｏなどに使用される中耐圧トランジスタからなる中耐圧（ＭＶ）形成予定部、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部を備えていても良い。
【００９３】
本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリ搭載の半導体装置の製造方法によって、ＮＡＮＤ型フラッシュメモリとなるメモリセルおよび高耐圧（ＨＶ）形成予定部、Ｉ／Ｏなどに使用される中耐圧トランジスタからなる中耐圧（ＭＶ）形成予定部、ロジック形成予定部となる低耐圧（ＬＶ）形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
【００９４】
[その他の実施の形態]
上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９５】
本発明の第１乃至第３の実施の形態においては、第１のゲート絶縁膜, 第２のゲート絶縁膜からなるバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法を示し、第４乃至第５の実施の形態においては、第１のゲート絶縁膜, 第２のゲート絶縁膜および第３のゲート絶縁膜からなるバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造方法を示したが、半導体装置の機能に応じ４種類以上のゲート絶縁膜を備える半導体装置の形成も可能である。
【００９６】
又、バイト型ＥＥＰＲＯＭによる不揮発性メモリがフラッシュＥＥＰＲＯＭ型不揮発性であり、トンネル絶縁膜と厚い第１のゲート絶縁膜を独立した箇所に形成することを特徴とする半導体装置の製造方法を提供することも可能である。
【００９７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭの模式的ブロック構成図。
【図２】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭのセルアレイ部分における８バイト単位での模式的回路構成図。
【図３】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭを適用する接触型ＩＣカードの模式的ブロック構成図。
【図４】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図５】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図６】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図７】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図８】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図９】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１０】本発明の第１の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１１】本発明の第２の実施の形態に係るバイト型ＥＥＰＲＯＭの製造工程を説明する模式的断面構造図。
【図１２】本発明の第２の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１３】本発明の第２の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１４】本発明の第３の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１５】本発明の第３の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１６】本発明の第３の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１７】本発明の第３の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１８】本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図１９】本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２０】本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２１】本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２２】本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２３】本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２４】本発明の第４の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２５】本発明の第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２６】本発明の第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２７】本発明の第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２８】本発明の第５の実施の形態に係るバイト型ＥＥＰＲＯＭ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図２９】本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリ搭載の半導体装置の製造工程を説明する模式的断面構造図。
【図３０】本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリ搭載の半導体装置のＮＡＮＤ型フラッシュメモリセルアレイの模式的回路構成図。
【符号の説明】
【００９９】
１・・・半導体基板
２・・・素子分離領域（ＳＴＩ）
５・・・窒化膜
８・・・高電圧用ゲート絶縁膜（第１のゲート絶縁膜）
９・・・トンネル絶縁膜
１０・・・第１のポリシリコン膜
１１・・・ＯＮＯ膜（ゲート間絶縁膜）
１３・・・中電圧用ゲート絶縁膜（第３のゲート絶縁膜）
１４・・・低電圧用ゲート絶縁膜（第２のゲート絶縁膜）
１５，１５1，１５2，１５3・・・第２のポリシリコン膜
１９・・・ポリサイド膜若しくはサリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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