(57)【要約】【課題】入力回路の初段のＣＭＯＳインバータ回路のＧＮＤレベルに大きなノイズ信号が重畳された場合でも、ノイズ発生の影響を出力段に伝播することのない入力回路を提供する。【解決手段】入力段ＣＭＯＳ回路１１の出力に接続された入力バッファ回路１２と、入力段ＣＭＯＳ回路の入力信号に同期した制御信号を入力して前記入力信号のスイッチング期間中にパルス信号を出力するタイマー回路１４と、タイマー回路の出力信号が有効レベルの時に入力バッファ回路の出力信号をラッチした後、スイッチング期間が終了するまで当該回路への入力を遮断する手段を具備するラッチ回路１３とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力段ＣＭＯＳ回路の電源ラインに混入するノイズによる誤動作を防止する入力回路であって、
前記入力段ＣＭＯＳ回路に出力に接続された入力バッファ回路と、
前記入力段ＣＭＯＳ回路の入力信号に同期した制御信号を入力して前記入力信号のスイッチング期間中にパルス信号を出力するタイマー回路と、
前記タイマー回路の出力信号が有効レベルの時に前記入力バッファ回路の出力信号をラッチして保持するラッチ回路と、
を備えたことを特徴とする入力回路。
【請求項２】
入力段ＣＭＯＳ回路の電源ラインに混入するノイズによる誤動作を防止する入力回路であって、
前記入力段ＣＭＯＳ回路の出力に接続された入力バッファ回路と、
前記バッファ回路からの信号を入力して保持するラッチ回路と、
前記ラッチ回路の出力信号を一方の入力とすると共に、前記出力信号を負論理遅延回路により遅延した信号を他方の入力とする排他的論理和回路を含むタイマー回路と、
を備え、前記タイマー回路からの出力信号に基づいて、前記ラッチ回路に入力される信号をラッチして保持することを特徴とする入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路、特に、ノイズ等により、入力段ＣＭＯＳ回路の閾値レベルが変動するような場合の回路の誤動作を防止する入力回路に関する。
【背景技術】
【０００２】
この分野の従来技術としては、例えば、図５（ａ）に示す回路がある。この回路の入力初段は、ＣＭＯＳインバータ回路５１で構成され、その論理閾値はＰＭＯＳトランジスタ（５１ａ）及びＮＭＯＳトランジスタ（５１ｂ）のディメンジョン比により決定される。この閾値レベルは、ＣＭＯＳインバータ回路５１のＧＮＤレベル（ＶＳＳ）の変動で容易に変化する。この変動により、入力信号の”Ｈｉｇｈ”レベルと”Ｌｏｗ”レベルの区別が設計者の意図と異なり、誤動作を引き起こす可能性がある。
【０００３】
例えば、図５（ｂ）に示すように、入力信号のＧＮＤレベルの変動が全くない場合は、閾値レベルの変動も存在しないため、同図に示すような、理想的な入出力波形が得られるが、図５（ｃ）に示すように、入力信号波形が”Ｈｉｇｈ”レベルとなった中間の時点でＧＮＤレベルが大きく変動すると、図示のように、出力波形は、この閾値レベル変動の影響で、入力波形の中間部分でスプリットしたような波形となる。
【０００４】
このような、誤動作を防止するための対策として、ＧＮＤラインの強化、或いは、ウエルの分離などの対策が行われているが、いずれも十分なものとはいえない状況にある。また、下記特許文献には、入力バッファ回路から発生するノイズによる誤動作を防止する為に、入力バッファ回路と内部回路の間にラッチ回路を設けることにより、入力バッファ回路から出力されるノイズ信号を遮断することが記載されている。
【特許文献１】特開平６−１５０６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体チップの縮小化が促進され、出力段と入力段のレイアウト上の距離が短くなるにつれて、ノイズ強度、ノイズ伝播速度の影響が大きくなり、ノイズを伝播させないように、レイアウト上の工夫をすることが困難になってきている。
【０００６】
この発明は、入力回路の初段のＣＭＯＳインバータ回路５１のＧＮＤレベルに大きなノイズ信号が重畳された場合でも、ノイズ発生の影響を出力段に伝播することのない入力回路を提供することを課題としている。
【課題を解決するための手段】
【０００７】
この発明は、前記課題を解決するために、入力段ＣＭＯＳ回路に出力に接続された入力バッファ回路と、入力段ＣＭＯＳ回路の入力信号に同期した制御信号を入力して入力信号のスイッチング期間中にパルス信号を出力するタイマー回路と、タイマー回路の出力信号が有効レベルの時に前記入力バッファ回路の出力信号をラッチして保持するラッチ回路ととを備えている。
【０００８】
また、この発明は、前記課題を解決するために、入力段ＣＭＯＳ回路の出力に接続された入力バッファ回路と、バッファ回路からの信号を入力して保持するラッチ回路と、ラッチ回路の出力信号を一方の入力とすると共に、前記出力信号を負論理遅延回路により遅延した信号を他方の入力とする排他的論理和回路を含むタイマー回路とを備え、タイマー回路からの出力信号に基づいてラッチ回路に入力される信号をラッチして保持するように構成している。
【発明の効果】
【０００９】
この発明によれば、入力回路初段のＣＭＯＳインバータ回路のＧＮＤレベルに大きなノイズ信号が重畳された場合でも、このノイズによる影響が出力信号に伝播することを防止することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明による入力回路の実施例を詳細に説明する。尚、各図面は、この発明が理解できる程度に概略的に記載されているに過ぎず、各図面に於ける同様の構成要素については、同一の参照符号を付与している。
【００１１】
（１）第１の実施形態
図１は、第１の実施形態に於ける入力回路の構成を示す回路図であり、この入力回路１０は、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトランジスタ１１ｂから構成される初段のＣＭＯＳ回路１１、入力バッファ回路１２、ラッチ回路１３、及びワンショットタイマー回路１４を備えている。
【００１２】
この回路によれば、初段のＣＭＯＳ回路１１のＧＮＤレベル（ＶＳＳ）にノイズが混入することにより、その閾値が図２（ａ）に示すように変動すると、入力バッファ回路１２の出力ノードＡの波形は図２（ｂ）に示すように変化する。
【００１３】
一方、ワンショットタイマー回路１４の入力には、入力信号（ＩＮＰＵＴ）とＧＮＤノイズ発生源となるチップの出力段からの制御信号（出力ＥＮＡＢＬＥ）が接続されており、このワンショットタイマー回路１４は、全遅延時間Δｔを有するゲート遅延回路１４ａ、論理ゲート１４ｂ、１４ｃを具備している。尚、ゲート遅延回路１４ａは、例えば奇数個のインバータを直列接続して形成され、負論理遅延回路を形成する。
【００１４】
このワンショットタイマー回路１４に前記制御信号が入力されると、入力信号（ＩＮＰＵＴ）からΔｔだけ遅延したワンショットタイマー信号（図２（ｅ）参照）がノードＣに出力される。この遅延時間Δｔの間、ラッチ回路１３がホールド状態となるため、ノイズによるレベル変動の影響を受けない入力論理状態がラッチ回路により保持され、出力端子（ＯＵＴＰＵＴ）から出力される。
【００１５】
以上説明したように、第１の実施形態に於ける入力回路においては、入力信号と同期を取って入力される制御信号によりトリガーされたワンショットタイマー回路１４からワンショットタイマー信号が出力され、この信号が論理”Ｈｉｇｈ”の状態においてラッチ回路がホールド状態となり、ラッチ回路に保持された入力信号は、ノイズによる閾値変動の影響を全く受けないので、この間に入力信号が閾値の変動によりどの様に変動してもラッチ回路１３から出力される信号はこのノイズの影響を全く受けることが無い。
【００１６】
（２）第２の実施形態
図３は、第２の実施形態に於ける入力回路の構成を示す回路図であり、この入力回路３０は、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトランジスタ１１ｂから構成される初段ＣＭＯＳ回路１１と、その出力に接続された入力バッファ回路３２と、ラッチ回路３１，負論理遅延回路３３ａと排他的論理和回路３３ｂから成るトリガー回路３３、インバータ３３Ｃとを備えている。
【００１７】
この回路によれば、初段のＣＭＯＳ回路１１のＧＮＤレベル（ＶＳＳ）にノイズが混入することにより、その閾値が図４（ａ）に示すように変動すると、入力バッファ回路３２の出力ノードＡの波形は図４（ｂ）に示すように変化する。
【００１８】
一方、入力バッファ回路３２の出力信号は、ラッチ回路３１の入力端子Ｄに接続され、このラッチ回路３１の出力信号は、トリガー回路３３内部の排他的論理和回路３３ｂの一方の入力端子に接続されると共に、遅延回路３３ａの入力端子にも接続されている。
【００１９】
遅延回路３３ａは、例えば、奇数個のインバータ回路を直列接続した負論理遅延回路であり、この回路の全遅延時間をΔｔとすると、出力信号（ＯＵＴＰＵＴ）がこの遅延時間分遅延し前記ゲート回路３３ｂの他方の入力ノードＢに現れる。従って、排他的論理和回路３３ｂ及びインバータ３３Ｃを介してトリガー回路３３から出力される信号波形は、図４（ｅ）に示すような信号となり、遅延回路３３ａの全遅延時間Δｔの分、ラッチ回路３１はホールド状態となるので、ノイズの影響を受けない波形を出力することが出来る。
【００２０】
尚、トリガー回路３３は、入力される信号の論理状態が反転する度に、内蔵する遅延回路によりΔｔ分の検知信号を出力する。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に於ける入力回路の構成を示す回路図である。
【図２】第１の実施形態に於ける入力回路の動作を説明するためのタイムチャートである。
【図３】第２の実施形態に於ける入力回路の構成を示す回路図である。
【図４】第２第１の実施形態に於ける入力回路の動作を説明するためのタイムチャートである。
【図５】従来の入力回路の動作を説明する為の回路図及びタイムチャートである。
【符号の説明】
【００２２】
１０、３０    入力回路
１１      初段ＣＭＯＳ回路
１２、３２    入力バッファ回路
１３、３１    ラッチ回路
１４、３３    ワンショットタイマー回路
【図１】
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【図２】
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【図３】
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【図４】
2006166254.tif 000006
【図５】
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