(57)【要約】【課題】  抵抗ばらつきによる影響を回避でき、微分直線性誤差の優れたＤ／Ａ変換器を提供する。【解決手段】  ２段階以上に構成した電流加算型Ｄ／Ａ変換器を用いる。１段階目のＤ／Ａ変換ブロック２１０では電流セグメントを加算することにより上位ビットのＤ／Ａ変換を行い、さらに１段階目の１つの電流セグメントを２段階目のＤ／Ａ変換ブロック２２０で分流することで下位ビットのＤ／Ａ変換を行い、１段階目の電流出力と加算する。以上の方法により、微分直線性誤差を発生させずにＤ／Ａ変換することができる。【選択図】        図１
2006101145.tif 000002
【特許請求の範囲】
【請求項１】
上位ビットの変換を行う第１のＤ／Ａ変換ブロックと、下位ビットの変換を行う第２のＤ／Ａ変換ブロックとの２段階でＤ／Ａ変換を行うＤ／Ａ変換器であって、
上位ビットの変換を行う前記第１のＤ／Ａ変換ブロックは２つ以上の定電流源と、前記２つ以上の定電流源の出力電流を加算する第１のスイッチと、下位ビットに一つの定電流を出力する第２のスイッチとを備え、
下位ビットの変換を行う前記第２のＤ／Ａ変換ブロックは、前記上位ビットの変換を行う第１のＤ／Ａ変換ブロックより出力された電流を分流したのち、上位ビットの変換を行う前記第１のＤ／Ａ変換ブロックの出力電流と加算して出力電流とすることによりＤ／Ａ変換を行うことを特徴とするＤ／Ａ変換器。
【請求項２】
上位ビットの変換を行う第１のＤ／Ａ変換ブロックと、下位ビットの変換を行う第２のＤ／Ａ変換ブロックとの２段階でＤ／Ａ変換を行うＤ／Ａ変換器であって、
上位ビットの変換を行う前記第１のＤ／Ａ変換ブロックの出力電流と、下位ビットの変換を行う前記第２のＤ／Ａ変換ブロックに入力される電流とは、基準電流となる電流源を分流した定電流から構成され、さらに上位ビットの変換を行う前記第１のＤ／Ａ変換ブロックから分流された定電流を下位ビットの変換を行う前記第２のＤ／Ａ変換ブロックにて分流したのち、上位ビットの変換を行う前記第１のＤ／Ａ変換ブロックから出力された電流と加算することにより出力電流を得ることを特徴とするＤ／Ａ変換器。
【請求項３】
基準電流を２つ以上の電流源にて構成し、この２つ以上の電流源を電流セグメント型Ｄ／Ａ変換ブロックとして使用し、前記電流セグメント型Ｄ／Ａ変換ブロックと２つ以上の分流器とを用いてＤ／Ａ変換を行うことを特徴とする請求項２記載のＤ／Ａ変換器。
【請求項４】
請求項１〜３のいずれかに記載のＤ／Ａ変換器を用いてＡ／Ｄ変換を行うことを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項１〜３のいずれかに記載のＤ／Ａ変換器を少なくとも一つを含み、前記Ｄ／Ａ変換器を用いて出力電流を制御することを特徴とする信号変換器。
【請求項６】
請求項４記載のＡ／Ｄ変換器を少なくとも一つを含み、前記Ａ／Ｄ変換器内に含まれるＤ／Ａ変換器を用いて出力電流を制御することを特徴とする信号変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ(デジタル／アナログ)変換技術、電流加算型のＤ／Ａ変換器を内蔵した信号変換器に関するものであり、Ｄ／Ａ変換器、Ｄ／Ａ変換器を用いたＡ／Ｄ(アナログ／デジタル)変換器および、Ｄ／Ａ変換器とＡ／Ｄ変換器を含む信号変換器に関して有効な技術となるものである。
【背景技術】
【０００２】
多数のＤ／Ａ変換器を内蔵し、信号処理を行う半導体集積回路が存在する。その中でＤ／Ａ変換器では、高精度化の要望が高く、デジタル信号のビット数の増加させることで分解能の向上を行ってきている。
【０００３】
図１０はレーザーダイオード(ＬＤ)に電流を印加することでレーザーダイオードを発光させ、その電流値をＤ／Ａ変換器を用いて最適なレーザーパワーに調整する信号変換器（レーザー出力装置）の一例を示したものである。この信号変換器は、基準電流源１より出力された電流(ＩREF)をＤ／Ａ変換器５を用いてデジタル／アナログ変換し、Ｄ／Ａ変換器５より出力された電流に対して、スイッチＳＷ１０１を備えたカレントミラーＣＭ１１を用いて、オン／オフ制御を行う。これにより、レーザーダイオード(ＬＤ)２をオン／オフ制御し、スイッチングされたレーザー出力光を得る。カレントミラーＣＭ１１は、トランジスタＭ１０１，Ｍ１０２で構成されている。
【０００４】
このレーザーダイオード２より出力されたレーザー光は、ＤＶＤおよびＣＤの記録信号として用いられる。この信号変換器において、Ｄ／Ａ変換器５のデジタル設定Ｄ９〜Ｄ０を変更することにより、出力される電流値は調整され、レーザー出力強度はＤＶＤおよびＣＤ記録信号として最適なパワー出力となる。
【０００５】
出力されるレーザー光の一部はフォトダイオード(ＰＤ)３に入力される。図１０に示されるフォトダイオード３は、ＤＣ電源１０１により電圧Ｖ１０１が印加される。フォトダイオード３に入力されたレーザー光により発生した電流は、抵抗Ｒにより電流−電圧変換された後、直流電圧測定回路４を介し、Ａ／Ｄ変換器６によってアナログ／デジタル(Ａ／Ｄ)変換される。そして、このデジタルデータをもとにＤ／Ａ変換器５を制御することによって、レーザーパワーの調整が行われる。
【０００６】
図１１は、従来用いられているＤ／Ａ変換器(１０ビット構成)の回路構成を示したものであり、（ａ）は概略回路図、（ｂ）は具体的な回路図を示している。図１１において、端子ＩINより入力された基準電流ＩREFはトランジスタＱ２１２, Ｑ２１３により構成されるカレントミラーＣＭ１２により電流出力される。重み付けされたトランジスタＱ２０１〜Ｑ２１１はベース接地の構成を有し、電圧源Ｖ２０１に接続される。ベース接地されたトランジスタＱ２０１〜Ｑ２１１および、はしご型に接続されたＲ−２Ｒ抵抗１０２により電流ＩREFは分流され、その電流はスイッチＳＷ２０１〜ＳＷ２１１を通り、端子ＩOUTもしくは電圧源Ｖ２０２に出力される。以上の動作によりＤ／Ａ変換された電流が端子ＩOUTに出力される。
【０００７】
しかしながら、従来用いられたＤ／Ａ変換器では、２つの課題を有していた。その一つがレイアウトパターンに関することであり、もう一つが抵抗の製造ばらつきによる特性変化である。
【０００８】
図１１に示される従来のＤ／Ａ変換器では重み付けしたベース接地のトランジスタ２０１〜Ｑ２１１を必要とする。トランジスタ製造精度を高めようとすると、トランジスタＱ２１１のサイズは大きくならざるを得ず、重み付けされることにより、デジタルコードの１０ビット目に当たるトランジスタＱ２０１は、Ｑ２１１の５１２倍となり、パターンレイアウト構成は大きくなり、同時にレイアウト構成は不整形になり最適化が困難となる課題をもっていた。
【０００９】
特許文献１にてトランジスタのベース電流に関して補正電流を付加することにより、トランジスタの重み付けを無くす試みがなされたが、製造ばらつきに起因する抵抗Ｒの変化により発生する電流ばらつきを抑止することはできなかった。抵抗Ｒのばらつきによる特性変化は、特にビット数の多い高分解能のＤ／Ａ変換器で顕著な課題となっている。
【００１０】
図１１にて示されるスイッチＳＷ２０１〜ＳＷ２１１の接続関係はデジタルコード“１０００００００００”入力時の電流出力状態を示したものである。これは、デジタルコード“０１１１１１１１１１”の次のコードに当たるものであり、デジタルコード“０１１１１１１１１１”時の電流値に１ＬＳＢの電流値を加算した電流値に等しくならなければならない。すなわち、それはトランジスタＱ２０１に流れる電流と、トランジスタＱ２０２〜Ｑ２１１を流れる電流の総和とは等しくなっている必要があるということである。このとき、抵抗Ｒ１が１／５１２＝０.２％だけ、所定の抵抗Ｒからずれても、最上位ビットに当たるトランジスタＱ２０１は１ＬＳＢの電流誤差を生じることになる。
【００１１】
同様に、トランジスタＱ２０２に流れる電流と、トランジスタＱ２０３〜Ｑ２１１を流れる電流の総和とは等しくなっている必要がある。製造ばらつきにより抵抗Ｒ２が１／２５６＝０.４％にばらつきが生じた場合、出力電流に１ＬＳＢ分の誤差を発生する。そのとき、電流誤差が特性に現れる様子を図１２に示す。図１１に示される抵抗Ｒ１, Ｒ２の抵抗ばらつきにより１０ビット構成のＤ／Ａ変換器の上位２ビット分にて電流誤差を生じ、図１２に示すように３箇所にて出力電流の特性に段差(微分直線性誤差)を生じる症状が現れる。
【００１２】
図１０にて示されるレーザーダイオードを駆動する信号変換器では、レーザー制御電流は、Ｄ／Ａ変換器５→レーザーダイオード２→フォトダイオード３→Ａ／Ｄ変換器６→Ｄ／Ａ変換器５のように帰還制御される。Ｄ／Ａ変換器が図１２に示す段差を生じた特性をもっていた場合、レーザーダイオード２に出力される電流は、振動して不安定になるという問題を持っていた。そのため、図１３に示すような単調増加する特性が望まれている。
【００１３】
特許文献１では、Ｒ−２Ｒ抵抗を用いたバイナリ型のＤ／Ａ変換器の例が説明されている一方、特許文献２では、セグメント型のＤ／Ａ変換器とＲ−２Ｒ抵抗を用いたバイナリ型のＤ／Ａ変換器を組み合わせた電流加算型のＤ／Ａ変換器の例が説明されている。
【００１４】
Ｒ−２Ｒ抵抗を用いたＤ／Ａ変換器に流れる電流とセグメント型Ｄ／Ａ変換器に流れる電流に発生した誤差は、Ｄ／Ａ変換時の微分直線性誤差を発生させる。特許文献２では、その２つのＤ／Ａ変換器に流れる電流値を補償回路を用いて補正している。しかしながら、特許文献２に示された方法では、各セグメント間で発生する電流誤差による微分直線性誤差は回避することができなかった。
【００１５】
また、特許文献３では、電流源より構成された２つの電流セグメント型Ｄ／Ａ変換器をカレントミラーを介して接続することにより、Ｄ／Ａ変換する方法が示されている。しかし、その方法でもカレントミラーの誤差による微分直線性誤差の発生を抑止することができなかった。
【００１６】
また、図１０にて示される装置には、基準電流を変換するＤ／Ａ変換器が含まれているが、それ以外にもＤ／Ａ変換器が内蔵されているものがある。図１４にＤ／Ａ変換器を内蔵する比較型Ａ／Ｄ変換器の構成を示す。
【００１７】
この比較型Ａ／Ｄ変換器は、電圧源Ｖ５０１から得られる基準電圧ＶＡREFを差動増幅器８Ａと抵抗Ｒ５０１とにより電流Ｉ５０１に変換し、カレントミラーＣＭ１３を介してＤ／Ａ変換器９に伝達し、その電流Ｉ５０１を基準電流としてＤ／Ａ変換を行い、電流Ｉ５０２を生成する。その電流Ｉ５０２をカレントミラーＣＭ１４を介して抵抗Ｒ５０２に印加することにより、比較電圧ＶREFを生成する。そして、この比較電圧ＶREFを、外部から入力したアナログ電圧ＶＡINとともにコンパレータ８Ｂに入力し、両者を比較することによりＡ／Ｄ変換を行う。制御ロジック１０はクロックClockにて駆動され、２分探索によりデジタル結果を探索し、結果をデジタル出力端子Ｄ９〜Ｄ０に出力するものである。このとき用いられるＤ／Ａ変換器９は、図１２のように段差をもっていると、段差部分の電流値に複数のデジタルデータが該当するため変換誤差を生じ、図１３に示すように単調に増加することが、比較型Ａ／Ｄ変換器に内蔵されるＤ／Ａ変換器にとっても必要な特性となっている。
【特許文献１】特開昭６２−２１４７２８号公報（特願昭６１−５６８５０号）
【特許文献２】特開昭５９−１８６４１６号公報（特願昭５８−６０８８１号）
【特許文献３】特開昭５５−０３４５３６号公報（特願昭５３−１０６６７５号）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
レーザーダイオードを電流駆動する信号処理装置では、Ｄ／Ａ変換時に段差(微分直線性誤差)が生じていると、レーザー強度の設定時にレーザー出力が振動して不安定になるといった課題があった。それを改善するためには、Ｄ／Ａ変換特性に段差がなく、すなわち微分直線性誤差が小さい、単調増加する特性が必要となっている。
【００１９】
また、Ｄ／Ａ変換器を用いた比較型Ａ／Ｄ変換器においても、Ｄ／Ａ変換部に微分直線性誤差が存在すると、デジタル変換時の誤差となるため、微分直線性誤差が小さいＤ／Ａ変換器が必要となっている。
【００２０】
本発明の目的は、ビット数を増やした高分解能なＤ／Ａ変換器でも補正回路を増加させずに微分直線性誤差の優れたＤ／Ａ変換器とそれを用いてＡ／Ｄ変換器および信号変換器を提供することである。
【課題を解決するための手段】
【００２１】
本発明では、２つ以上の電流出力型Ｄ／Ａ変換器を用いて２段階以上でのＤ／Ａ変換を行っている。１段階目では電流セグメント方式による上位ビットのＤ／Ａ変換を行い、２段階目では電流分流による下位ビットのＤ／Ａ変換を行う。２段階目に行われるＤ／Ａ変換では、１段階目にて生成された電流の１つを選択し、基準電流として分流を行うことによりＤ／Ａ変換を行い、その出力電流と１段階目に生成された電流と加算することにより出力電流を生成する方法をとる。これにより、微分直線性誤差の優れたＤ／Ａ変換を行うことができる。
【００２２】
具体的には、第１の発明のＤ／Ａ変換器は、上位ビットの変換を行う第１のＤ／Ａ変換ブロックと、下位ビットの変換を行う第２のＤ／Ａ変換ブロックとの２段階でＤ／Ａ変換を行うＤ／Ａ変換器であって、上位ビットの変換を行う第１のＤ／Ａ変換ブロックは２つ以上の定電流源と、２つ以上の定電流源の出力電流を加算する第１のスイッチと、下位ビットに一つの定電流を出力する第２のスイッチとを備え、下位ビットの変換を行う第２のＤ／Ａ変換ブロックは、上位ビットの変換を行う第１のＤ／Ａ変換ブロックより出力された電流を分流したのち、上位ビットの変換を行う第１のＤ／Ａ変換ブロックの出力電流と加算して出力電流とすることによりＤ／Ａ変換を行うことを特徴とする。
【００２３】
第２の発明のＤ／Ａ変換器は、上位ビットの変換を行う第１のＤ／Ａ変換ブロックと、下位ビットの変換を行う第２のＤ／Ａ変換ブロックとの２段階でＤ／Ａ変換を行うＤ／Ａ変換器であって、上位ビットの変換を行う第１のＤ／Ａ変換ブロックの出力電流と、下位ビットの変換を行う第２のＤ／Ａ変換ブロックに入力される電流とは、基準電流となる電流源を分流した定電流から構成され、さらに上位ビットの変換を行う第１のＤ／Ａ変換ブロックから分流された定電流を下位ビットの変換を行う第２のＤ／Ａ変換ブロックにて分流したのち、上位ビットの変換を行う第１のＤ／Ａ変換ブロックから出力された電流と加算することにより出力電流を得ることを特徴とする。
【００２４】
上記第２の発明のＤ／Ａ変換器においては、基準電流を２つ以上の電流源にて構成し、この２つ以上の電流源を電流セグメント型Ｄ／Ａ変換ブロックとして使用し、電流セグメント型Ｄ／Ａ変換ブロックと２つ以上の分流器とを用いてＤ／Ａ変換を行うことが好ましい。
【００２５】
第３の発明のＡ／Ｄ変換器は、第１または第２の発明のＤ／Ａ変換器を用いてＡ／Ｄ変換を行うことを特徴とする。
【００２６】
第４の発明の信号変換器は、第１または第２の発明のＤ／Ａ変換器を少なくとも一つを含み、Ｄ／Ａ変換器を用いて出力電流を制御することを特徴とする。
【００２７】
第５の発明の信号変換器は、第３の発明のＡ／Ｄ変換器を少なくとも一つを含み、Ａ／Ｄ変換器内に含まれるＤ／Ａ変換器を用いて出力電流を制御することを特徴とする。
【発明の効果】
【００２８】
本発明を実施することにより、製造ばらつきにより抵抗のばらつきが生じ電流誤差が生じても、微分直線性誤差の発生を防ぐことが可能である。特にＲ−２Ｒ抵抗を用いて高分解能のＤ／Ａ変換を行った場合、抵抗変動により電流誤差は顕著であり、本発明を用いることで微分直線性誤差の出ないＤ／Ａ変換が可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３０】
（実施の形態１）
図１は、図１０におけるＤ／Ａ変換器に本発明を適用した実施の形態１の構成を示したものであり、（ａ）は概略回路図を示し、（ｂ）は具体的な回路図を示している。このＤ／Ａ変換器は、１０ビットのＤ／Ａ変換を行っている。図１中にて、記号Ｂ０〜Ｂ９は変換を行うデジタル入力コードであり、記号Ｂ９がＭＳＢ(Most Significant Bit)、Ｂ０がＬＳＢ(Least Significant Bit)に相当する入力信号である。記号Ｂ９〜Ｂ０の上に付けた記号“￣”は反転を意味する。
【００３１】
図１にて示す実施の形態では、上位２ビット(Ｂ９, Ｂ８)については、電流セグメント方式によるＤ／Ａ変換を行い、残りの下位８ビット(Ｂ７〜Ｂ０)についてはＲ−２Ｒ抵抗による分流にてＤ／Ａ変換を行っている。符号２１０は電流セグメント方式により上位２ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロックを示し、符号２２０はＲ−２Ｒ抵抗による分流により下位８ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロックを示す。
【００３２】
図１において示されるデコーダ２３０Ａは選択トランジスタＭ６０６〜Ｍ６１３をオン／オフ制御する制御信号を出力するものであり、図２に内部構成と真理値表とを示している。同図（ａ）にはデコーダ２３０Ａの回路図を示し、（ｂ）にはデコーダ２３０Ａの真理値表を示している。
【００３３】
Ｄ／Ａ変換ブロック２１０は、端子ＩINより入力される基準電流ＩREFを基に、トランジスタＭ６０１〜Ｍ６０５から構成されるカレントミラーにより、それぞれ等しい電流値を出力する電流源Ｉ１〜Ｉ４が構成されている。ここで示される電流源Ｉ１〜Ｉ４は図３に示される記号Ｉ１〜Ｉ４と同じものである。製造ばらつきによって電流源Ｉ１〜Ｉ４の電流値はそれぞれ異なる電流値になってもよい。
【００３４】
また、Ｄ／Ａ変換ブロック２１０は、それぞれの電流源Ｉ１〜Ｉ４に対してそれぞれ２つずつの選択トランジスタＭ６０６〜Ｍ６１３を備え、１つの出力を下位ビットのＤ／Ａ変換を行うためのノードＶＢに出力し、他方の出力を出力端子となるノードＶＡに接続をする。ここでは、デジタルコードＢ９＝１、Ｂ８＝０、Ｂ７＝１、Ｂ６〜Ｂ０＝０を入力し、電流出力を行うＤ／Ａ変換を行う(図３参照)。
【００３５】
図１に示されるトランジスタＭ６０２，Ｍ６０３により生じる電流Ｉ１，Ｉ２は、選択トランジスタＭ６０６, Ｍ６０７を通り電流出力端子ＩOUTのノードＶＡに出力される。電流Ｉ３は選択トランジスタＭ６１２を通り、ノードＶＢへ出力される。ノードＶＢへ出力された電流は下位ビットの変換を行うＤ／Ａ変換ブロック(分流器)２２０によってＤ／Ａ変換される。
【００３６】
図１中の符号２２０で示される部分が下位ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロック（分流器）である。このＤ／Ａ変換ブロック２２０において、ノードＶＣにて示される部分は差動増幅器８Ｃで構成されるボルテージフォロアによりノードＶＡの部分と等しい電圧に揃えられる。選択トランジスタＭ６１４〜Ｍ６２９は抵抗Ｒに比べて充分小さいオン抵抗を持つものとする。
【００３７】
選択トランジスタＭ６１４〜Ｍ６２１と選択トランジスタＭ６２２〜６２９とはそれぞれ排他的に導通する。図１にて示される電流Ｉ１３に電流値Ｉ／２５６が発生したものとする。このときノードＶＡおよびノードＶＣは等電位であるため、電流Ｉ１２にも等しい電流値Ｉ／２５６が発生する。電流Ｉ１１にも同様に(Ｉ／２５６＋Ｉ／２５６＝Ｉ／１２８)に相当する電流が生じる。それが、電流Ｉ５までそれぞれ同様に発生して、ノードＶＢに対して電流Ｉが生じる。ノードＶＢに対して電流Ｉ３を印加したとき、電流Ｉ３は抵抗Ｒにより分流され、Ｂ７＝１, Ｂ６〜Ｂ０＝０の場合では(Ｉ３)／２に相当する電流が、ノードＶＡに出力される。
【００３８】
したがって、ノードＶＡではＩ１＋Ｉ２＋(Ｉ３ ／２)の電流が出力されることにより、Ｄ／Ａ変換された電流が出力される。下位ビットのＢ６〜Ｂ０を変化させても電流源Ｉ３は変わることなく、連続的に電流が変化し、Ｂ９＝１、Ｂ８＝１となった時点で出力端子には電流Ｉ１＋Ｉ２＋Ｉ３が出力される。デジタルコードをさらに増加させ、Ｂ９＝１、Ｂ８＝１、Ｂ７〜Ｂ０＝０からＢ９＝１、Ｂ８＝１、Ｂ７〜Ｂ０＝１の範囲では出力電流は電流（Ｉ１＋Ｉ２＋Ｉ３）に電流Ｉ４を分流した電流が出力される。図１２にて示される微分直線性誤差はデジタルコードの９、および１０ビットのＤ／Ａ変換を行うときの抵抗ばらつきにより生じているが、本発明は、下位ビットのＤ／Ａ変換を行う分流器２２０は８ビットにて構成されているため、微分直線性誤差を発生することが無い。また、トランジスタの特性ばらつきにより電流Ｉ１、Ｉ２、Ｉ３もしくはＩ４のいずれかに誤差を生じても、出力電流は図３に示すように電流Ｉ１〜４と、そのいずれかを分流した電流の加算により得られ、単調増加した特性を得ることが可能となっている。従って、本発明を用いることにより製造上のばらつきにより、抵抗Ｒ、トランジスタの特性がばらついても出力電流の連続性が保たれ、微分直線性の優れたＤ／Ａ変換を行うことができる。
【００３９】
（実施の形態２）
図４は本発明の実施の形態２におけるＤ／Ａ変換器を示している。同図（ａ）は概略回路図を示し、（ｂ）は具体的な回路図を示している。
【００４０】
図４にて示す実施の形態では、上位２ビット(Ｂ９, Ｂ８)については、分流を利用した電流セグメント方式によるＤ／Ａ変換を行い、残りの下位８ビット(Ｂ７〜Ｂ０)についてはＲ−２Ｒ抵抗による分流にてＤ／Ａ変換を行っている。符号３１０は電流セグメント方式により上位２ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロックを示し、符号３２０はＲ−２Ｒ抵抗による分流により下位８ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロックを示す。
【００４１】
図４にて示される電圧源Ｖ９０１の電圧は、任意の固定電圧であり、トランジスタＭ９１３が飽和特性を示す電圧範囲に設定される。デコーダ３３０Ｂは図５に示されるように、信号Ｃ、Ｄ、Ｅのいずれかがアクティブとなり、抵抗に電流を流す。図５において、（ａ）はデコーダ３３０Ｂの回路図を示し、（ｂ）はデコータ３３０Ｂの真理値表を示している。
【００４２】
図４に示されるノードＶＡ、ＶＢ、ＶＣはそれぞれ差動増幅器８Ｄ，８Ｅによるボルテージフォロアによって等電位に固定されている。基準電流として入力した電流ＩREFは、電流Ｉ１〜Ｉ４に分流される。電流Ｉ１はスイッチである選択トランジスタＭ９０１, Ｍ９０５, Ｍ９０９のいずれかを通りノードＶＡ, ＶＢもしくはＶＣのいずれかに出力される。電流Ｉ２, Ｉ３, Ｉ４も同様にノードＶＡ、ＶＢもしくはＶＣのいずれかに出力される。
【００４３】
選択トランジスタＭ９０１〜Ｍ９１２はそれぞれ等しいサイズとすると、選択トランジスタは等しいオン抵抗となり、抵抗Ｒと選択トランジスタＭ９０１〜Ｍ９１２とに等しい電圧が印加される。このことから、電流Ｉ１〜Ｉ４はオン抵抗の影響を受けずに、電流ＩREFを等分割に分流した電流が電流セグメントとなる。デジタルコードＢ９＝１, Ｂ８＝０, Ｂ７＝１を入力した場合では、選択トランジスタＭ９０１, Ｍ９０２, Ｍ９０７, Ｍ９１２がオン状態となり、ノードＶＡには電流Ｉ１＋Ｉ２、ノードＶＢには電流Ｉ３、ノードＶＣには電流Ｉ４が出力される。ノードＶＣではボルテージフォロアの出力端子に接続されるため、Ｄ／Ａ変換の出力電流には寄与しない。
【００４４】
図４にて示される下位ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロック３２０は実施の形態１と同じ構成をしており、ノードＶＡの電流とノードＶＢでの電流は同様にＤ／Ａ変換され、電流出力端子ＩOUTにＤ／Ａ変換された出力電流として現れる。
【００４５】
本実施の形態も実施の形態１と同様に、電流Ｉ１〜Ｉ４が製造上のばらつきをもって変化しても、Ｄ／Ａ変換された出力電流としては微分直線性誤差の優れた出力を得ることができる。
【００４６】
（実施の形態３）
この実施の形態３では、実施の形態１および実施の形態２のＲ−２Ｒ抵抗部によるＤ／Ａ変換ブロック２２０，３２０の代わりに、図６に示される電流分流によるＤ／Ａ変換ブロック４２０を用いたことが特徴である。その他の構成は、実施の形態１、２と同様である。同図（ａ）はＤ／Ａ変換ブロック４２０の概略回路図を示し、（ｂ）はＤ／Ａ変換ブロック４２０の具体的な回路図を示している。
【００４７】
デコーダ４３０Ｃの構成を図７に示す。図７において、（ａ）はデコーダ４３０Ｃの回路図を示し、（ｂ）はデコーダ４３０Ｃの真理値表を示している。
【００４８】
実施の形態１，２では、図１２の特性図にて問題となっている上位２ビット分の該当する３箇所の微分直線性誤差を改善するために、セグメント方式によるＤ／Ａ変換を行っており、連続である残りの８ (＝１０−２)ビット分については、Ｒ−２Ｒ抵抗を用いた分流器でＤ／Ａ変換を行っている。
【００４９】
しかし、わずかながらにも生じる微分直線性誤差を除去する場合には、第３の実施の形態の構成を用いると良い。図６にて示される抵抗Ｒ１〜Ｒ２５６は重み付けがされてなく、全て等しいＲとなっている。抵抗Ｒのいずれかが非常に大きく２倍に変化する誤差をもっていても電流誤差が約１ＬＳＢにしかならないため、微分直線性誤差を大きく改善することができる。
【００５０】
（実施の形態４）
この実施の形態４では、実施の形態１および実施の形態２のＲ−２Ｒ抵抗部によるＤ／Ａ変換ブロック２２０，３２０の代わりに、図８に示される電流分流によるＤ／Ａ変換ブロック５２０を用いたことが特徴である。その他の構成は、実施の形態１、２と同様である。同図（ａ）はＤ／Ａ変換ブロック５２０の概略回路図を示し、（ｂ）はＤ／Ａ変換ブロック５２０の具体的な回路図を示している。
【００５１】
図８にて示されるノードＶＡ, ＶＣは差動増幅器８Ｆからなるボルテージフォロアにより等しい電位に設定される。抵抗列５２０Ａ、抵抗列５２０Ｂに備えられた選択トランジスタは排他的にオン状態となるため、図１にて示されるＲ−２Ｒ抵抗と同様に電流分流され、実施の形態１、２と同様に動作する。この実施の形態４は、Ｒ−２Ｒ抵抗の抵抗接続を変形した実施の形態であり、同様に微分直線性誤差の優れたＤ／Ａ変換を行うことができる。
【００５２】
（実施の形態５）
図９は本発明の実施の形態５におけるＤ／Ａ変換器を示している。この実施の形態５は、１６ビットのＤ／Ａ変換器の例を示すものである。同図（ａ）は概略回路図を示し、（ｂ）は具体的な回路図を示している。
【００５３】
図９にて示す実施の形態では、３段階のＤ／Ａ変換を行うものを示している。上位４ビット(Ｂ１５〜 Ｂ１２)をＤ／Ａ変換する１段階目については、電流セグメント方式によるＤ／Ａ変換を行っている。中位の４ビット（Ｂ１１〜Ｂ８）をＤ／Ａ変換する２段階目については分流を利用した電流セグメント方式によるＤ／Ａ変換を行っている。下位８ビット（Ｂ７〜Ｂ０）をＤ／Ａ変換する３段階目については、Ｒ−２Ｒ抵抗による分流にてＤ／Ａ変換を行っている。符号６１０は電流セグメント方式により上位４ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロックを示し、符号６２０は分流による電流セグメント方式により中位４ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロックを示し、符号６３０はＲ−２Ｒ抵抗による分流により下位８ビットのＤ／Ａ変換を行うＤ／Ａ変換ブロックを示す。
【００５４】
デコーダ６４０Ａは図２に示すデコーダを４ビットに拡張し、デコーダ６５０Ｂは図５に示すデコーダを４ビットに拡張したものである。
【００５５】
Ｄ／Ａ変換ブロック６１０は、電流セグメント(Ｉ１〜Ｉ１６)により１段階目の上位４ビット分のＤ／Ａ変換を行い、Ｄ／Ａ変換ブロック６１０の出力電流の一つである電流ＩREFIN'を、実施の形態２のＤ／Ａ変換器の基準電流として図４の電流ＩREFに入力し（図４参照）、もう一つの加算した出力電流を図４のノードＶＡに接続したものである。このような構成によって、３段階のＤ／Ａ変換を行う。
【００５６】
実施の形態５で示した１６ビットのＤ／Ａ変換器を実施の形態１もしくは２と同じ実施の形態で行った場合には、１段階目のＤ／Ａ変換で変換を行う変換ビット数は８ビットになる。したがって、１段階目の電流セグメントは２8＝２５６個になるが、実施の形態５では、１段階目と２段階目のＤ／Ａ変換部の合計では２4＋２4＝３２個の電流セグメントでＤ／Ａ変換を行うことができ、パターンレイアウトの面積の増加を抑制する効果を期待することができる。
【００５７】
また、さらに段数を増加させて３段以上にした場合では、図９に示されるＤ／Ａ変換ブロック６２０を直列に増加させ、ＩREFIN'とＩREFOUT'、ＩIN'とＩOUT'を電流接続すると良い。この実施の形態５を用いることで、高ビットのＤ／Ａ変換でもパターン面積を大幅に増やすことなく、微分直線性誤差の優れたＤ／Ａ変換を行うことができる。
【００５８】
なお、本発明のＤ／Ａ変換器は、比較型Ｄ／Ａ変換器に使用することもできる。また、本発明のＤ／Ａ変換器を用いて構成した比較型Ｄ／Ａ変換器を用いた信号変換器も構成することができる。
【産業上の利用可能性】
【００５９】
本発明は、レーザーダイオードを電流駆動する信号変換器に関するものである。信号変換器は、Ｄ／Ａ変換器、Ａ／Ｄ変換器を含み、それらに用いられるＤ／Ａ変換器の微分直線性誤差が小さいことが安定したレーザー出力設定に必要となっている。高分解能のＤ／Ａ変換器では製造上のばらつきにより、微分直線性が劣化しやすい。本発明を実施することで微分直線性誤差の発生を抑止することができ、製造歩留り改善に寄与することができる。また、本発明は電流出力型のＤ／Ａ変換器に広く用いることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１の構成を示す回路図である。
【図２】実施の形態１に用いられるデコーダの回路構成と真理値表を示す図である。
【図３】本発明の動作を示す電流出力の特性図である。
【図４】本発明の実施の形態２の構成を示す回路図である。
【図５】実施の形態２にて用いられるデコーダの回路構成と真理値表を示す図である。
【図６】本発明の実施の形態３の構成を示す回路図である。
【図７】実施の形態３にて用いられるデコーダの回路構成と真理値表を示す図である。
【図８】本発明の実施の形態４の構成を示す回路図である。
【図９】本発明の実施の形態５の構成を示す回路図である。
【図１０】レーザーダイオードを駆動する電流を出力する従来の信号変換器の構成の一例を示す回路図である。
【図１１】従来の信号変換器に用いられていたＤ／Ａ変換器の構成を示す回路図である。
【図１２】従来のＤ／Ａ変換器が持つ出力電流の段差を示す特性図である。
【図１３】本発明が目的とする段差の少ない出力電流の特性図である。
【図１４】従来のＤ／Ａ変換器を用いた比較型Ａ／Ｄ変換器の内部構成を示す回路図である。
【符号の説明】
【００６１】
１  定電流源
２  レーザーダイオード
３  フォトダイオード
４  直流電圧測定回路
５  Ｄ／Ａ変換器
６  Ａ／Ｄ変換器
７  スイッチ
８Ａ〜８Ｆ  差動増幅器
２１０，２２０  Ｄ／Ａ変換ブロック
３１０，３２０  Ｄ／Ａ変換ブロック
４２０  Ｄ／Ａ変換ブロック
５２０  Ｄ／Ａ変換ブロック
６１０，６２０，６３０  Ｄ／Ａ変換ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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