(57)【要約】      （修正有）【課題】回路規模も小さく簡単にジッタ成分を含んだクロックを生成するＰＬＬ回路を提供する。【解決手段】位相比較器１１は、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をフィルタ部１２に出力する。フィルタ部１２は、位相比較器１１の出力信号の低周波成分を検出して電圧制御発振器１３に出力する。電圧制御発振器１３は、フィルタ部１２の出力電圧に基づいて制御される発振周波数の発振信号を出力信号ＣＫＦとして発生する。分周器１４は、出力信号ＣＫＦを分周して位相比較器１１に出力する。配線部１５は、外部からノイズを誘導してフィルタ部１２の出力信号に加算するように配線部１５の配線の一端Ｑをフィルタ部１２の出力Ｐに接続する。電圧制御発振器１３が発生する出力信号ＣＫＦの発振周波数がノイズによって揺らぐ。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力参照信号とフィードバックされる分周器の出力信号との位相を比較して位相差に応じた出力信号を出力する位相比較器と、該位相比較器の出力信号の低周波成分を通過させるフィルタ部と、該フィルタ部の出力電圧に基づいて制御される発振周波数の発振信号を発生する電圧制御発振器と、該発振信号を分周して前記位相比較器に出力する前記分周器と、を備えるＰＬＬ回路において、
外部からノイズを誘導する配線部を備え、
前記配線部で誘導したノイズ信号を前記フィルタ部の出力信号に加算するように構成することを特徴とするＰＬＬ回路。
【請求項２】
前記配線部に含まれる配線の一端を、前記電圧制御発振器の入力端に接続することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記配線部は、電源線および接地線の少なくとも一方に近接して配線される配線を含むことを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
前記配線部は、前記配線の実効的な長さを調整可能とする１または２以上のスイッチ部を含むことを特徴とする請求項２または３記載のＰＬＬ回路。
【請求項５】
前記スイッチ部は、前記配線間に挿入される縦続接続の第１および第２のスイッチ素子と、前記第１および第２のスイッチ素子の接続点と接地または電源との間に接続され、前記第１および第２のスイッチ素子とは逆の開閉動作を行う第３のスイッチ素子と、を含むことを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
前記第１、第２および第３のスイッチ素子は、ゲートに与えられる制御信号によって開閉が制御されるＭＯＳトランジスタであることを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
請求項１〜６のいずれか一に記載のＰＬＬ回路を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路およびＰＬＬ回路を備える半導体装置に係り、特に、ジッタを発生させるためのＰＬＬ回路およびこのＰＬＬ回路を備える半導体装置に係る。
【背景技術】
【０００２】
近年、装置間のデータの転送速度が高速化しており、高いデータレートでの伝送が実現されている。このような高いデータレートの伝送において、パラレル伝送では、高速化に伴って並列信号間のスキュー確保が困難となるため、転送速度の限界が顕在化してきている。このため高速伝送には、シリアル伝送が次第に用いられるようになってきている。高速シリアル伝送において重要視されるのがジッタ特性である。低速伝送では問題とはならなかった信号の揺らぎが、高速になるにつれて伝送エラーの増大として顕在化してくる。そして、このジッタがある程度増大すると、データ伝送が正常に行われなくなる。
【０００３】
送信器に或るジッタ量が存在すると、信号の伝送に伴って信号線の周波数特性やＩＳＩ（Inter Symbol Interference）により生じるジッタが重畳される。受信器では、この送信器において生じたジッタと伝送中に重畳されたジッタとが加わった信号を受信し、元の送信対象となったディジタル信号を再生する必要がある。そこで伝送システムにおいて、受信器のジッタ耐性を測定しておくことが求められる。
【０００４】
ジッタ耐性の測定の一つには、データにジッタ成分をのせる方法がある。この場合、データに位相変調またはＦＭ変調をかけてシリアルＩ／Ｆデバイスにデータを送り、デバイスのＣＤＲ(Clock and Data Recovery)がそれを正常に受信できるかをテストする。このテストでは、データに変調をかけてジッタ成分をのせるための測定環境を構築する必要がある。
【０００５】
一方で、ＣＤＲに供給するクロック側にジッタ成分をのせる方法もある。ジッタで変調されたクロックをもらって動作するＣＤＲを用いて正常なデータを受信させることは、ジッタで変調されたデータを正常なクロックで動くＣＤＲで受信させることと同じこととなり、同様のテストが可能となる。やはりこのテスト方法においても、測定環境を構築しなければならない。
【０００６】
ところで、伝送システムにおいて、送受信のタイミングクロックを作るためにＰＬＬ回路が使われることが多い。ＰＬＬ回路は基準クロックを入力して、その逓倍の周波数のクロックを出力する回路である。このようなＰＬＬ回路では、電圧制御発振器（ＶＣＯ、Voltage Controlled Oscillator）によって逓倍の周波数のクロックを生成させるのが一般的である。そして、この電圧制御発振器の直前に変調信号発生器をとりつけ、電圧制御発振器から出力される出力信号の周波数に揺らぎを与え、ジッタ成分を含んだクロックを生成する技術が知られている（例えば特許文献１参照）。
【０００７】
特許文献１に記載のＰＬＬ回路では、電圧制御発振器から制御信号の電圧に応じた周波数で出力される信号を分周器によって分周し、この分周信号と基準信号発生器から出力される基準信号とを位相周波数比較器に入力する。低域通過フィルタによって位相周波数比較器の出力信号から分周信号と基準信号の位相差に対応する誤差信号を抽出し、この誤差信号と変調信号発生器から出力される変調信号とを加算器で加算する。加算された信号は、電圧制御発振器に制御信号として入力する。変調信号発生器は、指定されたジッタ周波数に等しい周波数で、指定されたジッタ量に対応する振幅の変調信号を加算器に出力する。このようにして電圧制御発振器から出力される出力信号は、周波数に揺らぎをもち、ジッタ成分を含んだクロックが生成される。
【０００８】
【特許文献１】特開２０００−２３０９５３号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来、データ、またはクロックにジッタ成分をのせてデバイスの受信テストをしているが、クロック発生器やデータ発生器にジッタ変調をかけるための測定器相当の機器を必要としていた。例えば、特許文献１に記載の技術によれば、制御可能な変調信号発生器が必要であった。しかしながら、このような構成では、特にＬＳＩ等に組み込んでジッタの乗ったクロックを簡単に生成することを考えると、回路規模が大きくなってしまう虞があった。
【課題を解決するための手段】
【００１０】
前記課題を解決する本発明の１つのアスペクトに係るＰＬＬ回路は、入力参照信号とフィードバックされる分周器の出力信号との位相を比較して位相差に応じた出力信号を出力する位相比較器と、該位相比較器の出力信号の低周波成分を通過させるフィルタ部と、該フィルタ部の出力電圧に基づいて制御される発振周波数の発振信号を発生する電圧制御発振器と、該発振信号を分周して前記位相比較器に出力する前記分周器と、を備えるＰＬＬ回路において、外部からノイズを誘導する配線部を備え、前記配線部で誘導したノイズ信号を前記フィルタ部の出力信号に加算するように構成する。
【発明の効果】
【００１１】
本発明によれば、外部からノイズを誘導する配線部を従来のＰＬＬ回路に付加するだけであるので、回路規模も小さく簡単にジッタ成分を含んだクロックを生成することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１において、ＰＬＬ回路は、位相比較器１１、フィルタ部１２、電圧制御発振器１３、分周器１４、配線部１５を備える。位相比較器１１は、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をフィルタ部１２に出力する。フィルタ部１２は、位相比較器１１の出力信号の低周波成分を検出して電圧制御発振器１３に出力する。電圧制御発振器１３は、フィルタ部１２の出力電圧に基づいて制御される発振周波数の発振信号を出力信号ＣＫＦとして発生する。分周器１４は、出力信号ＣＫＦを分周して位相比較器１１に出力する。配線部１５は、外部からノイズを誘導してフィルタ部１２の出力信号に加算するように配線部１５の配線の一端Ｑをフィルタ部１２の出力Ｐに接続する。
【００１３】
以上のように構成されるＰＬＬ回路は、外部から誘導したノイズがフィルタ部１２の出力信号に加算されて電圧制御発振器１３に入力されるので、電圧制御発振器１３が発生する出力信号ＣＫＦの発振周波数がノイズによって揺らぐ。すなわち、ノイズによるジッタ成分が出力信号ＣＫＦに乗ることとなる。
【００１４】
このようなＰＬＬ回路によれば、データやクロックにジッタをのせるような測定環境を作らずに、ジッタ変調のかかったクロックである出力信号ＣＫＦをＣＤＲ等に供給して、ジッタ耐性の試験を容易におこなうことができる。この際、従来の技術における変調信号発生部を必要とせず、簡単な回路構成でジッタの乗ったクロックを生成することができる。回路構成が極めて簡単であるため、特に半導体装置に組み込む場合に好適である。
【実施例１】
【００１５】
図２は、本発明の実施例に係るＰＬＬ回路の構成を示すブロック図である。図２のＰＬＬ回路は、位相比較器１１ａ、電圧制御発振器１３、分周器１４、配線部１５、チャージポンプ１６、ローパスフィルタ１２ａを備え、基本的な動作は、図１のＰＬＬ回路と同じである。図２において、図１と同一の符号は同一物を表わし、その説明を省略する。位相比較器１１ａの出力は、チャージポンプ１６に入力され、チャージポンプ１６の出力は、ローパスフィルタ１２ａの一端Ｐ、電圧制御発振器１３の入力、および配線部１５の一端Ｑに接続される。位相比較器１１ａは、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較し、比較結果に応じたパルス幅でアップ信号あるいはダウン信号を出力する。チャージポンプ１６は、アップ信号あるいはダウン信号に従って、正あるいは負の電流パルスを出力する。これらの電流パルスがローパスフィルタ１２ａにより積分され、高周波成分がカットされた制御信号として電圧制御発振器１３に出力されるが、この制御信号には配線部１５が誘導したノイズ信号による揺らぎも含まれることになる。電圧制御発振器１３は、制御信号に基づいた発振周波数の発振信号を出力信号ＣＫＦとして発生する。制御信号にはノイズ信号による揺らぎも含まれているため、出力信号ＣＫＦにはジッタ成分が含まれることになる。
【００１６】
次に、配線部１５の詳細について説明する。配線部１５は、ノイズを発生する配線２１に近接して配置される。ノイズを発生する配線２１は、図３に示すような電源線２２、あるいは図４に示すようなＧＮＤ線２３であることが好ましい。電源線２２あるいはＧＮＤ線２３は、例えばＰＬＬ回路が内蔵される半導体装置における電源線あるいはＧＮＤ線であって、半導体装置の動作に伴いノイズが発生する配線である。さらに、図５に示すように、配線部を配線部１５ａと配線部１５ｂとに分岐し、それぞれを電源線２２およびＧＮＤ線２３に近接して配置するようにしてもよい。
【００１７】
以上のように、配線部１５を、ノイズを発生する配線２１（電源線２２、ＧＮＤ線２３等）に近接して配置することで、ノイズが容量結合および／または電磁誘導によって配線部１５に非接続的に誘導される。誘導されたノイズは、電圧制御発振器１３の出力信号ＣＫＦの発振周波数におけるジッタ成分となる。なお、図５に示すような構成にすれば、より大きなノイズを誘導することができる。
【００１８】
また、配線部１５は、スイッチ部２０ａ〜２０ｎを含む。配線部１５内の配線をスイッチ部の数に応じて分割し、配線の実効的な長さ（ノイズを誘導する配線の長さ）を調整可能とするように分割された配線間にスイッチ部２０ａ〜２０ｎをそれぞれ挿入する。そして、不図示の制御信号によってスイッチ部２０ａ〜２０ｎの開閉をそれぞれ制御する。配線部１５の配線の一端Ｑに近い方からスイッチ部２０ａ、２０ｂ、・・２０ｎとすれば、全てのスイッチ部を開放した時、配線の長さが最も短く、スイッチ部２０ａ、２０ｂ、・・２０ｎを順に閉じることで配線の長さが順次長くなる。このようにスイッチ部２０ａ〜２０ｎの開閉によって配線の長さを変更して、誘導されるノイズの振幅を制御する。そして、ノイズの振幅を制御することで、電圧制御発振器１３から出力される出力信号のジッタ量を可変にすることができる。
【００１９】
次に、スイッチ部の構成について説明する。図６は、スイッチ部２０ｉ（ｉ＝ａ〜ｎ）の構成を示す図である。スイッチ部２０ｉは、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３を含む。スイッチ素子ＳＷ１、ＳＷ２は、配線の一端Ｎ１と他の配線の一端Ｎ２との間に縦続に挿入される。また、スイッチ素子ＳＷ３は、スイッチ素子ＳＷ１、ＳＷ２の接続点と接地または電源との間に接続される（図６では接地に接続されている）。スイッチ素子ＳＷ１、ＳＷ２とスイッチ素子ＳＷ３とは逆の開閉動作を行う。すなわち、図６（ａ）に示すようにスイッチ素子ＳＷ１、ＳＷ２が「オン」の時は、スイッチ素子ＳＷ３は「オフ」となり、図６（ｂ）に示すようにスイッチ素子ＳＷ１、ＳＷ２が「オフ」の時は、スイッチ素子ＳＷ３は「オン」となるように制御される。
【００２０】
スイッチ部が、図６（ｂ）に示される場合、容量結合などでスイッチ素子ＳＷ１、ＳＷ２が完全には遮断にならないことがないように、スイッチ素子ＳＷ３をオンにする。これによって、スイッチ素子ＳＷ１、ＳＷ２の接続点がＧＮＤ電位に接続され、開放となっているスイッチ素子ＳＷ１、ＳＷ２の容量結合により伝わるノイズを遮断することができる。
【００２１】
次に、スイッチ部の具体的な回路構成について説明する。図７は、スイッチ部２０ｉ（ｉ＝ａ〜ｎ）の具体的な回路構成を示す図である。図６におけるスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がそれぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３によって構成される。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートには、スイッチ部の開閉を制御する制御信号ＣＮＴが与えられ、ＮＭＯＳトランジスタＭＮ３のゲートには、制御信号ＣＮＴをインバータＩＮＶで反転した信号が与えられる。ＮＭＯＳトランジスタＭＮ１、ＭＮ２とＮＭＯＳトランジスタＭＮ３とは、制御信号ＣＮＴによって相反するように開閉が制御される。このスイッチ部は、ＮＭＯＳトランジスタ３個とインバータ１個とで簡単に構成出来るので、回路規模を小さくすることができる。
【００２２】
また、図８に示すように図６におけるスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がそれぞれＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３によって構成されるようにしてもよい。この場合、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の接続点は、電源ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ３のゲートには、スイッチ部の開閉を制御する制御信号ＣＮＴが与えられ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートには、制御信号ＣＮＴをインバータＩＮＶで反転した信号が与えられる。ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＰＭＯＳトランジスタＭＰ３とは、制御信号ＣＮＴによって相反するように開閉が制御される。このスイッチ部は、ＰＭＯＳトランジスタ３個とインバータ１個とで簡単に構成出来るので、回路規模を小さくすることができる。
【００２３】
さらに、図９に示すように図６におけるスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３が、ＮＭＯＳトランジスタＭＮ４とＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ５とＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭＰ６からなるそれぞれのトランスファゲートによって構成されるようにしてもよい。ＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＰＭＯＳトランジスタＭＰ６のゲートには、スイッチ部の開閉を制御する制御信号ＣＮＴが与えられ、ＮＭＯＳトランジスタＭＮ６、ＰＭＯＳトランジスタＭＰ４、ＭＰ５のゲートには、制御信号ＣＮＴをインバータＩＮＶで反転した信号が与えられる。ＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＰＭＯＳトランジスタＭＰ４、ＭＰ５と、ＮＭＯＳトランジスタＭＮ６、ＰＭＯＳトランジスタＭＰ６とは、制御信号ＣＮＴによって相反するように開閉が制御される。トランスファゲート構成とすることで、広い入力レンジに対して確実にオンオフ制御することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施例に係るＰＬＬ回路の構成を示すブロック図である。
【図３】配線部の配置の例を示す図である。
【図４】配線部の配置の他の例を示す図である。
【図５】配線部の配置のさらに他の例を示す図である。
【図６】スイッチ部の構成を示す図である。
【図７】ＮＭＯＳトランジスタで構成したスイッチ部の回路図である。
【図８】ＰＭＯＳトランジスタで構成したスイッチ部の回路図である。
【図９】トランスファゲートで構成したスイッチ部の回路図である。
【符号の説明】
【００２５】
１１、１１ａ  位相比較器
１２  フィルタ部
１２ａ  ローパスフィルタ
１３  電圧制御発振器
１４  分周器
１５、１５ａ、１５ｂ  配線部
１６  チャージポンプ
２０ａ〜２０ｎ  スイッチ部
２１  配線
２２  電源線
２３  ＧＮＤ線
ＩＮＶ  インバータ
ＭＮ１〜ＭＮ６  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ６  ＰＭＯＳトランジスタ
ＳＷ１〜ＳＷ３  スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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