(57)【要約】【課題】  ＣＭＯＳプロセスに好適で、任意の温度勾配設定が可能な温度検出回路を備えた半導体集積回路装置を提供する。【解決手段】  エミッタに第１電流が流れるようにされた第１トランジスタ及びそれよりも小さな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタの両エミッタ電圧の差分を第１抵抗に印加する。上記第２トランジスタのエミッタと回路の接地電位との間に第２抵抗を設け、上記第１、第２トランジスタのコレクタと電源電圧との間にそれぞれ第３抵抗と第４抵抗を設け、上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧を受けて、それらが等しくなるような出力電圧を形成して上記第１、第２トランジスタのベースに共通に供給し、上記第１抵抗と第２抵抗との接続点から温度検出電圧を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
エミッタに第１電流が流れるようにされた第１トランジスタと、
上記第１トランジスタのエミッタの電流密度よりも小さな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタと、
上記第１トランジスタのエミッタと第２トランジスタのエミッタ間に設けられた第１抵抗と、
上記第１トランジスタのエミッタと回路の接地電位との間に設けられた第２抵抗と、
上記第１トランジスタのコレクタと電源電圧との間に設けられた第３抵抗と、
上記第２トランジスタのコレクタと上記電源電圧との間に設けられた第４抵抗と、
上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧とを受けて両者が等しくなるような出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する差動増幅回路とを備え、
上記第１抵抗と第２抵抗との接続点から温度検出電圧を形成する温度検出回路を含むことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記温度検出電圧の温度勾配は、上記第１抵抗と第２抵抗との抵抗比に従って設定されることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第３抵抗と第４抵抗とは、同じ抵抗値を持つように形成されてなり、上記第２トランジスタのエミッタ面積は、上記第１トランジスタのエミッタ面積よりも大きく形成されてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記差動増幅回路は、ＣＭＯＳ回路で構成され、
上記第１トランジスタと第２トランジスタは、上記差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成された半導体領域を利用して構成されたｎｐｎトランジスタであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記温度検出電圧を受けて、外部端子を通して出力させるバッファ回路を更に備えてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
上記第１抵抗と第２抵抗の抵抗比は、上記差動増幅回路の出力電圧が温度依存性を持たないように設定され、
上記差動増幅回路の出力電圧を基準電圧として用いることを特徴とする半導体集積回路装置。
【請求項７】
コレクタに第１電位が与えられ、エミッタに第１電流が流れるようにされた第３トランジスタと、
コレクタに上記第１電位が与えられ、上記第３トランジスタのエミッタの電流密度よりも小さな電流密度となるような第２電流がエミッタに流れるようにされた第４トランジスタと、
上記第４トランジスタのエミッタに一端が接続された第５抵抗と、
上記第５抵抗に直列接続された第６抵抗と、
上記第３トランジスタのエミッタに一端が接続された第７抵抗と、
上記第６抵抗の他端及び上記第７抵抗の他端と上記第１電位と異なる第２電位との間に設けられた第１ＭＯＳＦＥＴと、
上記第３トランジスタのエミッタ電圧と上記第５抵抗と第６抵抗の接続点の電圧とを受けて両電圧が等しくなるような出力電圧を形成するとともに、かかる出力電圧を上記第１ＭＯＳＦＥＴのゲートに供給するＣＭＯＳ構成の差動増幅回路とを備え、
上記第６抵抗の両端から温度検出電圧を形成する温度検出回路を含むことを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記温度検出電圧の温度勾配は、上記第５抵抗と第６抵抗との抵抗比に従って設定され、
上記第６抵抗と第７抵抗とは同じ抵抗値を持つように形成されてなり、上記第３トランジスタのエミッタ面積は、上記第４トランジスタのエミッタ面積よりも小さく形成されてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項１において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１において、
上記半導体集積回路装置は、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型ウェル領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型領域に形成された第２導電型ＭＯＳＦＥＴと、上記第２導電型ＭＯＳＦＥＴが形成された第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するための深い深さの第導電型ウェル領域とからなるＣＭＯＳ回路を備え、
上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第１導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された第２導電型拡散層をエミッタとし、上記エミッタを構成する第２導電型拡散層が形成された第１導電型ウェル領域をベートとし、上記ベースを構成する第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するために設けられた深い深さの第２導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１において、
上記半導体集積回路装置は、第２導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴとからなるＣＭＯＳ回路を備え、
上記第１トランジスタと第２トランジスタは、上記ＣＭＯＳ回路を構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項５において、
上記バッファ回路を通して出力された温度検出電圧に基づいて形成されたデジタル化された温度情報を受ける入力回路と、
上記入力回路を通して温度情報を受けるデジタル信号処理回路を更に備えることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１において、
上記温度検出電圧を受けてデジタル化された温度情報を形成するＡ／Ｄ変換回路と、
上記温度情報を受けるデジタル信号処理回路とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
上記温度検出回路は、複数個設けられ、
上記Ａ／Ｄ変換回路は、上記複数の温度検出回路に対して共通に用いられることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１において、
上記デジタル信号処理回路は、複数個設けられ、
上記温度検出回路及びＡ／Ｄ変換回路は、上記複数のデジタル信号処理回路のそれぞれに一対一に対応して複数個が設けられることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特に温度検出回路を備えた半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
バンドギャップに基づくｐｎ接合の順方向電圧の温度係数を利用した温度検出回路の例として、特開平０７−２１８３４７号公報がある。基準電圧回路及びそれを用いた温度検出回路の例として、特開平１０−００９９６７号公報がある。
【特許文献１】特開平０７−２１８３４７号公報
【特許文献２】特開平１０−００９９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１及び２においては、温度検出信号を温度依存性を持たない基準電圧と比較することを前提とするものであるため、上記温度検出信号の温度勾配は、上記温度依存性を持たないようにする抵抗素子の抵抗比により一義的に決められてしまう。このため、温度勾配を任意に設定することができない。そして、温度検出信号を半導体集積回路装置の外部に出力させるという発想はなく用途が限られてしまうものである。そして、上記温度検出回路をＣＭＯＳ集積回路装置に搭載する場合、ＣＭＯＳ回路で構成された増幅帰還を行うオペアンプの入力オフセットのばらつきが大きく、これを補正するためのトリミング回路が必要となる。これらのことから、特にＣＭＯＳ集積回路装置に搭載する場合に使い勝手の悪いものとなる。
【０００４】
本発明の目的は、ＣＭＯＳプロセスに好適で、任意の温度勾配設定が可能な温度検出回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、エミッタに第１電流が流れるようにされた第１トランジスタ及びそれよりも小さな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタの両エミッタ電圧の差分を第１抵抗に印加する。上記第２トランジスタのエミッタと回路の接地電位との間に第２抵抗を設け、上記第１、第２トランジスタのコレクタと電源電圧との間にそれぞれ第３抵抗と第４抵抗を設け、上記第１トランジスタのコレクタ電圧と上記第２トランジスタのコレクタ電圧を受けて、それらが等しくなるような出力電圧を形成して上記第１、第２トランジスタのベースに共通に供給し、上記第１抵抗と第２抵抗との接続点から温度検出電圧を形成する。
【発明の効果】
【０００６】
差動増幅回路のオフセットの影響を受けにくく任意温度勾配の温度検出信号を得るとともにＣＭＯＳプロセスで回路を構成することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る温度検出回路の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例の温度検出回路は、バンドギャップ発生部と、増幅・帰還部とから構成される。バンドギャップ発生部は、ｎｐｎ型のバイポーラトランジスタｎｐｎ０とｎｐｎ１〜ｎｐｎｍと、抵抗Ｒ１〜Ｒ４から構成される。上記トランジスタｎｐｎ０とｎｐｎ１〜ｎｐｎｍは、同じサイズのトランジスタから構成されている。上記トランジスタｎｐｎ１〜ｎｐｎｍは並列接続される。したがって、これらのトランジスタｎｐｎ０とｎｐｎ１〜ｎｐｎｍは、トランジスタｎｐｎ０からなる第１トランジスタと、それに対してｍ倍に大きく形成された第２トランジスタとを構成する。つまり、上記第１トランジスタｎｐｎ０と第２トランジスタｎｐｎ１〜ｎｐｎｍに同じエミッタ電流Ｉｅ１とＩｅ２を流すようにしたとき、上記のようなサイズ比に対応して第１トランジスタｎｐｎ０のエミック電流密度は第２トランジスタｎｐｎ１〜ｎｐｎｍのエミッタ電流密度のｍ倍となるように大きく設定される。逆に言えば、第２トランジスタｎｐｎ１〜ｎｐｎｍのエミッタ電流密度は、第１トランジスタのエミッタ電流密度の１／ｍに小さく設定される。
【０００９】
上記トランジスタのエミッタ電流密度差に対応して、第１トランジスタｎｐｎ０と第２トランジスタｎｐｎ１〜ｎｐｎｍのベース，エミッタ間電圧Ｖbe1 とＶbe2 とは、シリコンバンドギャップに対応した定電圧ΔＶbeだけ第１トランジスタｎｐｎ０のベース，エミッタ間電圧Ｖbe1 が大きくされる。上記第１トランジスタｎｐｎ０及び第２トランジスタｎｐｎ１〜ｎｐｎｍのベースは共通に接続される。上記第２トランジスタｎｐｎ１〜ｎｐｎｍのエミッタは抵抗Ｒ３の一端に接続され、かかる抵抗Ｒ３の他端は上記第１トランジスタｎｐｎ０エミッタに接続される。これにより、上記定電圧ΔＶbeが抵抗Ｒ３の両端に印加されて、ここに定電流Ｉe2が形成されることになる。上記第１トランジスタｎｐｎ０のエミッタと回路の接地電位ｇｎｄとの間に抵抗Ｒ４が設けられる。
【００１０】
上記第１トランジスタｎｐｎ０と第２トランジスタｎｐｎ１〜ｎｐｎｍのコレクタと外部端子から供給された電源電圧Ｖext との間には、同じ抵抗値を持つようにされた抵抗Ｒ１とＲ２がそれぞれ設けられる。そして、第１トランジスタｎｐｎ０と第２トランジスタｎｐｎ１〜ｎｐｎｍのコレクタ電圧は、ＣＭＯＳ構成の差動増幅回路Ａmpndの正相入力（＋）と逆相入力（−）に供給され、ここで増幅・帰還が行われる。つまり、上記差動増幅回路Ａmpndの出力信号は、上記第１トランジスタｎｐｎ０と第２トランジスタｎｐｎ１〜ｎｐｎｍのベースに帰還される。
【００１１】
上記バンドギャップ回路の動作は、次の通りである。バイポーラトランジスタのベース−エミッタ間電圧Ｖbeは、温度に対して負の電圧係数の特性を持っている。これを温度に対して正の電圧係数をもつベース，エミッタ間電圧Ｖbe1 とＶbe2 の電圧差ΔＶbeにより補正すれば、温度に依存しない基準電圧Ｖbgr を上記差動増幅回路Ａmpndの出力から得ることができるというものである。上記図１の第１トランジスタと第２トランジスタは、前記のようにサイズの異なる（ｍ倍の面積or個数）バイポーラトランジスタである。第１トランジスタと第２トランジスタのベースに共通電位を与え、第１トランジスタと第２トランジスタのコレクタ電位が等しくなるようにＣＭＯＳ差動増幅回路Ａmpndを用いてフィードバックをかけることにより上記定電圧ΔＶbeが得られる。
【００１２】
この実施例において、ＣＭＯＳ差動増幅回路Ａmpndの出力電圧を基準電圧Ｖbgr とする場合には、式（１）が成立する。
Ｖbgr ＝Ｖbe1 ＋Ｉｅ・Ｒ４＝Ｖbe1 ＋（Ｉe1＋Ｉe2）・Ｒ４            ……（１）  ここで、上記エミッタ電流Ｉe2は第１トランジスタｎｐｎ０と第２トランジスタｎｐｎ１〜ｎｐｎｍのベース，エミッタ間電圧Ｖbe1 とＶbe2 の電圧差ΔＶbeから次の式（２）ように与えられ、Ｉe2＝Ｉe1とされる。
Ｉe2＝ΔＶbe／Ｒ３＝ｋＴ／ｑ・ｌｎ（ｍ）／Ｒ３                      ……（２）  上記式（２）を式（１）に代入して次式（３）が求められる。
Ｖbgr ＝Ｖbe1 ＋（Ｉe1＋Ｉe2）・Ｒ４
＝Ｖbe1 ＋２ｋＴ／ｑ・Ｒ４／Ｒ３・ｌｎ（ｍ）                  ……（３）      
【００１３】
式（１）の第１項の負の温度係数を打ち消すように抵抗Ｒ４の抵抗値を設定すれば、温度に依存しない基準電圧Ｖbgr を得ることができる。つまり、抵抗Ｒ４に発生する電圧は、上記Ｖbe2 の持つ負の温度係数を打ち消すような正の温度係数を持つ電圧である。それ故、上記抵抗Ｒ４により正の温度係数を持つ温度検出信号Ｖtsenseを得ることができることを意味するものである。式（２）より、高精度の定電圧ΔＶbeを得るにはエミッタ電流Ｉe2とＩe1の誤差が小さいことが重要である。かかるΔＶbeに基づいて上記温度検出信号Ｖtsense及び基準電圧Ｖbgr が形成されるものであり、式（３）において、上記基準電圧Ｖbgr を得るようにするには、第１トランジスタのベース，エミッタ間電圧Ｖbe2 の負の電圧係数を打ち消すようにＲ３、Ｒ４の抵抗比を選択することにより温度依存性の低い基準電圧Ｖbgr を得ることができる。
【００１４】
この実施例では、前記のように差動増幅回路Ａmpndの出力電圧を温度補償された基準電圧Ｖbgr を固定的に設定することに固執するものではない。つまり、抵抗Ｒ４の抵抗値は、上記温度補償を行うために一義的に決められるものではない。上記フィードバック回路では、第１トランジスタｎｐｎ０のエミッタ電流Ｉe1と第２トランジスタｎｐｎ１〜ｎｐｎｍのエミッタ電流Ｉe2とが等しくなるように制御されるので、抵抗Ｒ４で形成される温度検出信号Ｖtsenseは、次式（４）により求められる。
Ｖtsense＝（Ｉe1＋Ｉe2）・Ｒ４＝２ｋＴ／ｑ・Ｒ４／Ｒ３・ｌｎ（ｍ）  ……（４）      
【００１５】
式（４）において、温度検出信号Ｖtsenseは、Ｒ４／Ｒ３の抵抗比によりその温度勾配を設定できることを意味する。つまり、図２に示した温度Ｔ（℃）と電圧Ｖとの関係を示す温度検出信号Ｖtsenseの持つ温度特性は、抵抗Ｒ４／Ｒ３の抵抗比を大きくすれば温度勾配を大きく設定することができ、逆に抵抗Ｒ４／Ｒ３の抵抗比を小さくすれば、温度勾配を小さく設定することができる。これにより、高い感度の温度検出回路から低い感度の温度検出回路まで用途に応じて任意に設計することができる。
【００１６】
このようなハンドギャップ回路において増幅・帰還を行う差動増幅回路として、ＣＭＯＳ差動増幅回路を用いた場合には、入力部のＭＯＳトランジスタのしきい値電圧Ｖthばらつきによりオフセット電圧Ｖosが生じる場合がある。なお、図１のＶｏｓはそのオフセット電圧を模式的に示している。理想的な状態では、オフセット電圧Ｖｏｓはゼロボルト（０Ｖ）である。このようにＣＭＯＳ差動増幅回路Ａmpndのオフセット電圧Ｖosが存在する場合、オフセット電圧Ｖosの発生個所は第１トランジスタｎｐｎ０と第２トランジスタｎｐｎ１〜ｎｐｎｍのコレクタ端子であり、エミッタ電流Ｉe1とＩe2への影響は小さい。つまり、負帰還のフィードバックリープによりＣＭＯＳ構成の差動増幅回路Ａmpndで発生するオフセット電圧Ｖosの基準電圧Ｖbgr 又は温度検出信号Ｖtsenseに対する影響は（１／バンドギャップ発生部の利得）のように小さくすることができる。
【００１７】
これに対して、前記特許文献２に示したように基準電圧発生回路では、オフセット電圧Ｖosが帰還用増幅回路で増幅されてしまい、かかるフィードバック動作によりΔＶbeを形成する２組のトランジスタのエミッタ電流値が誤って補正されることになる。このために、特許文献１の回路では、ＣＭＯＳプロセスで形成される素子を用いた回路には不向きとなり、ＣＭＯＳプロセスで形成する場合には、トリミング等の回路を別途必要になると考えられる。
【００１８】
ちなみに、図１の回路と特許文献２とを比較をすれば、例えば利得が１２とされるようなＣＭＯＳ差動増幅回路を用いた場合には、そこで発生するオフセット電圧が特許文献２の回路では１２倍にも増幅されるのに対して本発明では逆に約０．７倍程度に低減することが出来る。従って、図１の実施例回路においては、素子のプロセスばらつきに対応して比較的大きなオフセット電圧Ｖosを持つＣＭＯＳ構成の差動増幅回路Ａmpndを用いつつ、そのオフセット電圧の影響を軽減しつつ必要に応じて高精度の温度依存性の小さい基準電圧Ｖbgr を形成しつつ温度検出信号Ｖtsenseを発生させることができる。
【００１９】
上記オフセット電圧Ｖosが上記温度検出信号Ｖtsenseに及ぼす影響は、次式（５）と式（６）により表すことができる。ただし、Ｒ１＝Ｒ２＝Ｒであり、ｈＦＥは第１トランジスタ及び第２トランジスタの電流増幅率である。
ｄＶtsense／ｄＶos＝（Ｒ４／αＲ）・（１＋２／ｌｎ（ｍ））〜Ｒ４／αＲ…（５）  α＝ｈＦＥ／ｈＦＥ＋１                                                …（６）      
【００２０】
上記式（５）において、例えばＲ１＝Ｒ２＝５００ＫΩ、Ｒ３＝３０ＫΩ、Ｒ４＝１５０ＫΩ、ｈＦＥ＝１０のように抵抗値及び電流増幅率ｈＦＥについて設計値として妥当な数値を仮定すると、ばらつきは約０．３３と計算される。なお、一般的に半導体製造プロセスによる抵抗やｈＦＥ自体のばらつきも存在するが、アンプの差動ＭＯＳＦＥＴ対におけるペア性のばらつき等に比べばらつきは小さいものとなる。
【００２１】
図３には、この発明に係る温度検出回路の他の一実施例の回路図が示されている。図３のＶｏｓも、図１のＶｏｓと同様に、オフセット電圧を模式的に示している。この実施例では、この温度センサは、１：ｍの比に分けたｐｎｐ型バイポーラトランジスタｐｎｐ０〜ｐｎｐｍと、抵抗Ｒ１〜Ｒ３、及び外部電源電圧Ｖext で動作する差動増幅回路Ａmppd、Ｐチャネル型のドライバＭＯＳＦＥＴｐｍ１０から構成される。この実施例では、第３トランジスタとしてトランジスタｐｎｐ０が用いられる。これと同じサイズにされたトランジスタｐｎｐ１〜ｐｎｐｍが前記同様に並列接続されて第２トランジスタとされる。
【００２２】
上記第３及び第４トランジスタのコレタク及びベースを回路の接地電位ｇｎｄに接続してダイオード形態とする。上記第２トランジスタｐｎｐ１〜ｐｎｐｍのエミッタには抵抗Ｒ３の一端が接続され、他端には抵抗Ｒ２が接続されて直列形態とされる。上記第３トランジスタｐｎｐ０のエミッタには抵抗Ｒ１の一端が接続される。上記抵抗Ｒ１とＲ２の他端が共通にドライバＭＯＳＦＥＴｐｍ１０のドレインに接続される。そして、上記第３トランジスタのエミッタ電圧Ｖbe1 と、上記抵抗Ｒ３とＲ２の接続点の電位とが上記差動増幅回路Ａmppdに入力され、その出力信号が上記ドライバＭＯＳＦＥＴｐｍ１０のゲートに帰還される。
【００２３】
この実施例では、上記差動増幅回路Ａmppdは、両入力電圧を等しくするように機能するので、抵抗Ｒ３には上記第３トランジスタｐｎｐ０のベース，エミッタ間電圧Ｖbe1 と第４トランジスタｐｎｐ１〜ｐｎｐｍのベース，エミッタ間電圧Ｖbe2 の差電圧ΔＶbeが供給されて、定電流エミッタ電流Ｉe2が形成される。Ｒ１＝Ｒ２として上記電流Ｉe2と第１トランジスタｐｎｐ０のエミッタ電流Ｉe1とが等しくなるよう上記ドライバＭＯＳＦＥＴｐｍ１０からの電流が供給される。つまり、上記ドライバＭＯＳＦＥＴｐｍ１０のドレイン電流が上記第１トランジスタｐｎｐ０と第２トランジスタｐｎｐ１〜ｐｎｐｍに等しく分配されるように上記差動増幅回路Ａmppdの出力電圧が形成される。
【００２４】
上記温度検出回路においては、温度信号Ｖtempは、次式（７）に表されるようにドライバＭＯＳＦＥＴｐｍ１０のドレインを基準電圧Ｖbgr とした温度検出信号Ｖtsenseとするものである。ただし、Ｒ１＝Ｒ２＝Ｒである。
Ｖtemp＝Ｖbgr −Ｖtsense＝ｋＴ／ｑ・Ｒ／Ｒ３・ｌｎ（ｍ）            ……（７）      
【００２５】
この温度検出回路においても、フィードバックループを持つバンドギャップレファレンスの回路構成を取るため、抵抗Ｒ２の両端における温度信号Ｖtempと比較的大きい電位差を持つものであるので、例えば１倍のゲインで出力して温度信号Ｖtempとして出力することができる。したがって、単純にエミッタ比の異なるダイオードに等しい電流を流した場合にそれらの電流注入側に現れる電圧から得られる小さな電位差をアンプでゲイン倍する方法よりも誤差を小さくすることができる。
【００２６】
この出力電圧Ｖtempに対する差動増幅回路Ａmppdの前記同様なオフセット電圧Ｖosのばらつきに対する影響は、次式（８）のように表すことができる。
ｄＶtemp／ｄＶos＝Ｒ／Ｒ３＋１／ｌｎ（ｍ）                          ……（８）  上記式（８）において、例えばＲ＝Ｒ１＝Ｒ２＝８００ＫΩ、Ｒ３＝１００ＫΩ、ｍ＝２３のように抵抗値について設計値として妥当な数値を仮定すると、ばらつきは約８．３２と計算される。したがって、差動増幅回路Ａmppdの前記同様なオフセット電圧Ｖosについてのみ考慮すると、前記図１の温度検出回路のような回路構成をとることの方がよりオフセット電圧Ｖosの影響を受けにくくする上では有効である。
【００２７】
図４には、この発明に係る温度検出回路の他の一実施例の回路図が示されている。この実施例は、前記図１の実施例の変形であり、差動増幅回路Ａmpndの出力信号を基準電圧Ｖbgr として利用するものである。つまり、この実施例の温度検出回路では、基準電圧Ｖbgr と温度検出信号Ｖtsenseの両方を形成するものである。したがって、図５に示した電圧特性Ｖbgr 及びＶtsenseを得るために抵抗Ｒ３とＲ４の比は、温度補償された上記電圧特性Ｖbgr を得るべく設定される。それ故、上記温度補償された基準電圧Ｖbgr を得ることの見返りとして、Ｖtsenseの持つ温度勾配は、上記電圧特性Ｖbgr の温度補償に対応して一義的に決められるものとなる。
【００２８】
図６には、この発明に係る温度検出回路を備えた半導体集積回路装置の一実施例のブロック図が示されている。この実施例では、システムＬＳＩに向けられており、外付の回路も合わせて示されている。この実施例のシステムＬＳＩ（chip）は、中央演算処理装置ＣＰＵ、揮発性メモリＲＡＭ、クロック生成回路ＣＬＫＧＥＮ及び入出力インターフェース回路Ｉ／Ｏと、同図では省略されているが必要に応じて他の付加機能をもつ回路から構成される。上記中央演算処理装置ＣＰＵと他の回路は互いにデジタル信号のやり取りをする。上記クロック生成回路ＣＬＫＧＥＮはチップ外部より供給される基準クロックbclkより中央演算処理装置ＣＰＵの動作クロックclk を生成する回路である。
【００２９】
この実施例では、システムＬＳＩ内の温度を温度検出回路ＴＳＥＮＳＥによりチップ内温度をモニタし中央演算処理装置ＣＰＵに供給する動作クロックclk の周波数を変化させることでシステムＬＳＩ内の温度上昇を抑制する機能が設けられる。このため、この実施例では、システムＬＳＩ（chip）内におかれた温度検出回路ＴＳＥＮＳＥの温度に正比例した電圧Ｖtsense0 はアナログバッファ回路ＡＢＵＦを介して電圧Ｖtsense1 としてチップ外部に置かれたＡ／Ｄ変換器ＡＤＣに伝達される。上記Ａ／Ｄ変換器ＡＤＣは、電圧Ｖtense1をｎビットのデジタル信号ｄ０〜ｄ（ｎ−１）に変換する。この変換された温度情報はｄ０〜ｄ（ｎ−１）は、入出力インターフェース回路Ｉ／Ｏを通して中央演算処理装置ＣＰＵに伝えられる。つまり、中央処理装置ＣＰＵは、温度に正比例した電圧Ｖtsense0 に応じたデジタル値を受け取るものである。
【００３０】
上記中央演算処理装置ＣＰＵは、上記受け取ったのデジタル値の温度情報と、予め決められた温度とクロック周波数との好適な関係を示したテーブル、あるいは目標とする温度範囲を示す情報とを参照して、クロック制御信号clkctrl を生成してクロック生成回路ＣＬＫＧＥＮに伝える。クロック生成回路ＣＬＫＧＥＮは、上記クロック制御信号clkctrl に従って上記中央演算処理装置ＣＰＵに供給する動作クロックclk の周波数を変化させる。例えば、温度が一定値よりも高くなると動作クロックclk の周波数を低くするように制御して消費電流を低減させて温度を下げるようにする。逆に、温度が一定値よりも低くなると動作クロックclk の周波数を高くして消費電流を増加させて動作速度を速くする。
【００３１】
図７には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例は、前記図６の実施例の変形例であり、システムＬＳＩ内の温度を温度検出回路ＴＳＥＮＳＥによりチップ内温度をモニタし、温度に正比例した電圧Ｖtsense0 はアナログバッファ回路ＡＢＵＦを介して電圧Ｖtsense1 としてチップ外部に置かれたＡ／Ｄ変換器ＡＤＣに伝達される。上記Ａ／Ｄ変換器ＡＤＣは、電圧Ｖtense1をｎビットのデジタル信号ｄ０〜ｄ（ｎ−１）に変換する。この変換された温度情報はｄ０〜ｄ（ｎ−１）は、冷却装置ＣＯＯＬＥＲの制御に利用される。つまり、中央処理装置が搭載されたチップ温度応じて冷却装置ＣＯＯＬＥＲの冷却能力を制御することで、チップの動作限界の向上やチップ周囲への熱的な影響を少なくさせることができるという効果が得られる。
【００３２】
図８には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例では、システムＬＳＩ内の温度を温度検出回路ＴＳＥＮＳＥによりチップ内温度をモニタし中央演算処理装置ＣＰＵに供給する動作クロックclk の周波数を変化させることでシステムＬＳＩ内の温度上昇を抑制させるということでは前記図６の実施例と同様である。この実施例では、システムＬＳＩ内にＡ／Ｄ変換器ＡＤＣを利用することで、アナログバッファ回路ＡＢＵＦ、入出力インターフェース回路Ｉ／Ｏ、入出力端子等の全てまたは一部の回路が不要になる。
【００３３】
図９には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例では、システムＬＳＩ内の温度を温度検出回路ＴＳＥＮＳＥによりチップ内温度をモニタし中央演算処理装置ＣＰＵに供給する動作クロックclk の周波数を変化させることでシステムＬＳＩ内の温度上昇を抑制させるということでは前記図８の実施例と同様である。この実施例では、チップ内の温度が不均一な場合、チップ内の温度変化の激しい数箇所に温度センサを配置しそれらの温度センサから得られる電圧を元にシステムＬＳＩの動作クロックの最適化を狙っている。このため、例えば温度検出回路ＴＳＥＮＳＥ１、２のように２個設けられており、チップ上の温度変化の激しい２箇所での温度モニタを行うものである。チップ内温度変化は、Ａ／Ｄ変換器ＡＤＣの動作に比べて遅い。したがって、上記Ａ／Ｄ変換器ＡＤＣは、上記温度検出回路ＴＳＥＮＳＥ１、２から入力される電圧Ｖtsense0 ，Ｖtsense1 を時分割的にＡ／Ｄ変換処理するものである。
【００３４】
図１０には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例のシステムＬＳＩ（chip）は中央演算処理装置を複数個もち動作クロックも個々に設定可能な構成となっている。温度検出回路ＴＳＥＮＳＥ０は、中央演算処理装置ＣＰＵ０の熱変化をモニタし、また温度検出回路ＴＳＥＮＳＥ１は、中央演算処理装置ＣＰＵ１の熱変化をモニタする。それぞれの中央演算処理装置ＣＰＵ０，ＣＰＵ１の発熱状態に応じて、供給される動作クロックclk0及びclk1の周波数を別々に変化させることによりシステムＬＳＩ全体で最適な動作になるように制御する。なお、それぞれの温度検出回路ＴＳＥＮＳＥ０と１は、それぞれに対応した中央演算処理装置ＣＰＵ０と１内またはそれぞれに隣接した箇所に配置することで正確に温度をモニタすることが可能である。
【００３５】
図１１には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例では、前記図４に示された温度検出回路ＴＳＥＮＳＥを用いて温度センサとしての機能と基準電圧発生としての機能を利用するものである。チップ内の温度に正比例した電圧はＶtsenseとして出力され、Ａ／Ｄ変換器ＡＤＣによりデジタル化されて中央演算処理装置ＣＰＵに伝えられて、前記同様に動作クロックclk の周波数制御に利用される。一方、温度依存性の小さな電圧Ｖbgr はシステムＬＳＩに搭載された降圧電源回路ＲＥＧの基準電圧Ｖref として利用されている。つまり、降圧電源回路ＲＥＧは、基準電圧Ｖbgr を元に内部電圧設定回路ＶＲＥＦＢＵＦにおいて中央演算処理装置ＣＰＵに必要な内部レファレンス電圧Ｖref を生成し、そのレファレンス電圧Ｖref からシリーズまたはスイッチングレギュレータ等の出力段より外部電源電圧Ｖext から内部電源電圧Ｖint を生成してＣＰＵ等内部回路に供給する。
【００３６】
図１２は、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例は、前記図１１の変形例であり、前記同様に温度検出回路ＴＳＥＮＳＥの温度に正比例した出力電圧Ｖtsenseを元にＡ／Ｄ変換器ＡＤＣで形成された温度情報ｄ０〜ｄ（ｎ−）を中央演算処理装置ＣＰＵが受けて、動作クロック制御信号clkctrl と内部電源電圧制御信号vintctrl信号を生成する。これにより、中央演算処理装置ＣＰＵ自身に供給される動作クロックclk 及び内部電源電圧Ｖint の最適化を図ることができる。つまり、上記内部電源電圧制御信号vintctrl信号は、内部電圧設定回路ＶＲＥＦＢＵＦに伝えられて、温度モニタ情報に基づいた内部レファレンス電圧Ｖref の変更が行われるものである。
【００３７】
図１３には、この発明に係る温度検出回路を備えた半導体集積回路装置の一実施例の概略チップレイアウト図が示されている。この実施例のシステムＬＳＩの回路構成は、前記図８に対応したものである。温度検出回路ＴＳＥＮＳＥはチップ内であって、クロック生成回路ＣＬＫＧＥＮ、Ａ／Ｄ変換器ＡＤＣ等のアナログ回路や外部電源電圧Ｖext で動作する回路を配置するための領域に置かれる。
【００３８】
図１４には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例の概略チップレイアウト図が示されている。この実施例のシステムＬＳＩの回路構成は、前記図８に対応したものである。温度検出回路ＴＳＥＮＳＥは中央演算処理装置ＣＰＵの内部等で予め発熱の変化が激しいと思われる箇所の近くに配置される。これにより、その温度変化になるべく早く追従させることでよりすばやくシステムＬＳＩ（chip）の動作の最適化が行えるようになる。
【００３９】
図１５には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例の概略チップレイアウト図が示されている。この実施例のシステムＬＳＩの回路構成は、前記図８に対応したものであるシステムＬＳＩ（chip）内にシステムＬＳＩに付加価値をつけるために必要な周辺回路ＰＥＲＩ等が搭載される。この周辺回路ＰＥＲＩ等を搭載する関係から温度検出回路ＴＳＥＮＳＥを配置する十分なスペースがチップ中央部に存在しない場合がある。この場合、入出力インターフェース回路Ｉ／Ｏ等の配置される領域において使用されていない領域、例えばチップのコーナー部等に温度検出回路ＴＳＥＮＳＥを配置することでチップの面積増大ないしに温度センサの配置を可能するものである。
【００４０】
図１６には、この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例の概略チップレイアウト図が示されている。この実施例のシステムＬＳＩの回路構成は、前記図１０に対応したものである。前記同様に中央演算処理装置ＣＰＵを複数個もつ場合、温度センサも複数個もちそれぞれの中央演算処理装置ＣＰＵの熱変化をモニタし、それぞれの中央演算処理装置ＣＰＵ毎に動作の最適化を行う。すなわち、前記図１４の場合と同様に温度検出回路ＴＳＥＮＳＥ０と１は中央演算処理装置ＣＰＵ０とＣＰＵ１の内部等で予め発熱の変化が激しいと思われる箇所の近くに配置される。これにより、その温度変化になるべく早く追従させることで中央処理装置ＣＰＵ０とＣＰＵ１のそれぞれにおいてよりすばやくシステムＬＳＩ（chip）の動作の最適化が行えるようになる。
【００４１】
図１７には、この発明に係る温度検出回路に用いられる差動増幅回路の一実施例の回路図が示されている。この実施例の差動増幅回路Ａmpndは、差動対を構成するＮチャネルＭＯＳトランジスタｎｍ１００及びｎｍ１１０とそれら差動対トランジスタに等しい電流を流すためのＰチャネル型のカレントミラーＭＯＳトランジスタｐｍ１００及びｐｍ１１０により基本アンプ部Ａmpn が構成される。その出力信号を受けるＰチャネル型のドライバＭＯＳトランジスタｐｍ２２０から出力段が構成される。定電流源ｉ１００は基本アンプ部Ａmpn の動作電流を決めるものであり、定電流源ｉ１００はドライバＭＯＳトランジスタｐｍ２２０の負荷電流の役割を果たすものである。このようなＣＭＯＳ構成の差動増幅回路においては、前記説明したようにＭＯＳトランジスタｎｍ１００及びｎｍ１１０のしきい値電圧のプロセスバラツキ等によって比較的大きなオフセット電圧Ｖosを持つものであるが、前記のような回路構成を採ることによってその影響を小さくできる。
【００４２】
図１８には、この発明に係る温度検出回路に用いられる差動増幅回路の他の一実施例の回路図が示されている。この実施例は、前記図１７のＭＯＳＦＥＴの導電型を逆にしたものである。つまり、前記図３で用いられる差動増幅回路Ａmppdに向けられている。差動対を構成するＰチャネルＭＯＳトランジスタｐｍ３００及びｐｍ３１０とそれら差動対に等しい電流を流すためのＮチャネル型のカレントミラーＭＯＳトランジスタｎｍ３００及びｎｍ３１０により基本アンプ部Ａmpp が構成される。Ｎチャネル型のドライバＭＯＳトランジスタｎｍ３２０と負荷としての定電流源ｉ３１０により出力段が構成される。定電流源ｉ３００は、基本アンプ部Ａmpp の動作電流を決めるものである。
【００４３】
図１９には、この発明に係る半導体集積回路装置に設けられるアナログバッファ回路の一実施例の回路図が示されている。この実施例のアナログバッファ回路ＡＢＵＦは、前記図６、図７等に用いられる。アナログバッファ回路ＡＢＵＦは、前記説明したように温度検出回路ＴＳＥＮＳＥの出力ＶtsenseをシステムＬＳＩの外部に設けられたＡ／Ｄ変換器ＡＤＣに伝達する。アナログバッファ回路ＡＢＵＦは、差動対を形成するＰチャネル型のＭＯＳトランジスタｐｍ４００及ｐｍ４１０とそれら差動対トランジスタに等しい電流を流すためのＮチャネル型のカレントミラーＭＯＳトランジスタｎｍ４００及びｎｍ４１０から基本アンプ部Ａmpp が構成される。
【００４４】
Ｐチャネル型のＭＯＳトランジスタｐｍ４２０及びｐｍ４３０とＮチャネル型のＭＯＳトランジスタｎｍ４２０、ｎｍ４３０、ｎｍ４４０及びｎｍ４５０によりドライバ部が構成される。上記ドライバ部の出力信号ｏｕｔが上記基本アンプ部Ａmpp に１００％負帰還されてボルテージフォワ回路が構成され、入力ｉｎに供給された電圧が電流増幅されて出力電圧として出力される。定電流源ｉ４００は基本アンプ部Ａmpp の動作電流を、定電流源ｉ４１０はドライバ部の動作電流決めるものである。
【００４５】
図２０には、この発明に係る半導体集積回路装置に搭載される内部電圧設定回路の一実施例の回路図が示されている。この実施例の内部電圧設定回路ＶＲＥＦＢＵＦは、前記図１１、図１２に用いられる。内部電圧設定回路ＶＲＥＦＢＵＦは、前記図４に示したように温度検出回路ＴＳＥＮＳＥから得られる温度依存性の小さい基準電圧Ｖbgr を元に中央演算処理装置ＣＰＵに動作電圧ＶVintを供給するために必要なレファレンス電圧Ｖref を生成するためのものである。
【００４６】
内部電圧設定回路ＶＲＥＢＵＦの基本回路構成は、基本アンプ部Ａmpn 、ドライバＭＯＳトランジスタｐｍ１０００及び抵抗Ｒ３００〜Ｒ３１３、Ｒ４００，Ｒ５００である。中央演算処理装置ＣＰＵ等からくるレファレンス電圧設定信号vset0、vset1をレベルシフタ回路ＬＵ０、ＬＵ１を介して電源電圧Ｖext レベルに変換したものをインバータ回路ｉｎｖ０〜ｉｎｖ１３及びナンド（ＮＡＮＤ）ゲートｎａｎｄ１〜ｎａｎｄ４等の論理回路により並列形態のＰチャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトランジスタより構成されるパスゲートｎｍ０及びｐｍ０等でレファレンス電圧Ｖref を切り替えることが可能である。
【００４７】
図２１には、この発明に係る半導体集積回路装置に搭載されるレギュレータの一実施例の回路図が示されている。この実施例のレギュレータは、基本アンプ部Ａmpn とドライバＭＯＳトランジスタｐｍ５００、負荷電流源ｉ５００から構成される。シリーズレギュレータは、前記図２０に示した内部電圧設定回路ＶＲＥＦＢＵＦの出力電圧であるレファレンス電圧Ｖref を用いて、外部電源電圧Ｖext から降圧した電圧Ｖint を供給するものである。
【００４８】
図２２は、この発明に係る半導体集積回路装置の一実施例の概略素子断面図が示されている。同図には、前記温度検出回路を構成する第１、第２トランジスタを構成するｎｐｎ型バイポーラトランジスタと、前記差動増幅回路Ａmpnd等を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタとが例示的に示されている。
【００４９】
これらのバイポーラトランジスタ及びＭＯＳトランジスタは、ＣＭＯＳプロセスにより形成される。前記ｎｐｎ型のバイポーラトランジスタｎｐｎ０等は、ＮチャネルＭＯＳトランジスタのソース，ドレイン領域に対応したｎ＋によるエミッタ領域、基板ゲート（チャネル部）に対応したｐ＋とＰウエルＰＷによるベース領域、及び上記ソース，ドレイン領域に対応したｎ＋、分離用のＮウェルＮＷ、及び深いＮウェルＤＮＷからなるコレクタ領域をもつサブストレート型の構造からなる。一般にｐ型基板ＰＳＵＢは接地電位gndが給電されるが、サブストレート型の寄生ｐｎｐバイポーラトランジスタと違いコレクタの電位をｐ型基板ＰＳＵＢ以外の電位を与えることが出来る。つまり、前記図１のように抵抗Ｒ１、Ｒ２に接続する回路構成とすることができる。なお、各ｎ＋、ｐ＋領域はＳＴＩ（Shallow Trench Isolation）により分離されている。特に制限されないが、上記ｎｐｎトランジスタは、エミッタを取り囲むようにベースが形成され、かかるベースを取り囲むようにコレクタが形成される。
【００５０】
ＮチャネルＭＯＳトランジスタは、ＰウェルＰＷに形成されたｎ＋領域をソース，ドレインとし、それらに挟まれた半導体領域上にゲート絶縁膜を介してポリシリコンpolyＳi からなるゲート電極が設けられて構成される。上記ＰウェルＰＷには、ｐ＋が設けられてバイアス電圧（ウェル電圧）が与えられる。ＰチャネルＭＯＳトランジスタは、ＮウェルＮＷに形成されたｐ＋領域をソース，ドレインとし、それらに挟まれた半導体領域上にゲート絶縁膜を介してポリシリコンpolyＳi からなるゲート電極が設けられて構成される。上記ＮウェルＮＷには、ｎ＋が設けられてバイアス電圧（ウェル電圧）が与えられる。
【００５１】
図２３は、この発明に係る半導体集積回路装置の他の一実施例の概略素子断面図が示されている。この実施例は、前記図２２の変形例であり、ＭＯＳトランジスタの形成領域にも深いＮウェルＤＮＷが設けられる。これにより、基板から受けるノイズ低減を行うことができる。そして、ＮチャネルＭＯＳトランジスタのウェルＰＷが電気的に基板ＰＳＵＢから分離される。これにより、例えば、前記図１７のような差動ＭＯＳトランジスタｎｍ１００，ｎｍ１１０として用いるとき、ウェルをソースに接続することによって、基板効果による実効的なしきい値電圧の増加を防ぐことができる。なお、バイポーラトランジスタは、図２２と同様である。
【００５２】
図２４は、この発明に係る半導体集積回路装置の他の一実施例の概略素子断面図が示されている。この実施例は、バイポーラトランジスタは前記同様なｎ＋領域によるエミッタ領域、ｐ＋とＰウェルＰＷからなるベース領域、及びｎ＋領域からなるコレクタ領域をもつラテラル型の構造とされる。一般にＣＭＯＳプロセスでは垂直方向の制御より水平方向の不純物濃度の制御が難しく前記図２２、図２３のサブストレート型に比べバイポーラトランジスタの特性ばらつきが大きくなる傾向にある。
【００５３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記実施例のように第１トランジスタと第２トランジスタには同じ電流を流しておいて面積比により電流密度差を設けるもの他、第１トランジスタと第２トランジスタを同じサイズとし、エミッタ電流を一定の比率で流すようにしてもよい。また、面積比と電流比の組み合わせとしてもよい。この発明は、ＣＭＯＳプロセスで形成される半導体集積回路装置に搭載される温度検出生回路及び基準電圧発生を形成する回路内蔵した各種半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００５４】
【図１】この発明に係る温度検出回路の一実施例を示す回路図である。
【図２】図１の回路の動作を説明するための特性図である。
【図３】この発明に係る温度検出回路の他の一実施例を示す回路図である。
【図４】この発明に係る温度検出回路の他の一実施例を示す回路図である。
【図５】図４の回路の動作を説明するための特性図である。
【図６】この発明に係る温度検出回路を備えた半導体集積回路装置の一実施例を示すブロック図である。
【図７】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示すブロック図である。
【図８】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示すブロック図である。
【図９】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示すブロック図である。
【図１０】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示すブロック図である。
【図１１】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示すブロック図である。
【図１２】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示すブロック図である。
【図１３】この発明に係る温度検出回路を備えた半導体集積回路装置の一実施例を示す概略チップレイアウト図である。
【図１４】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示す概略チップレイアウト図である。
【図１５】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示す概略チップレイアウト図である。
【図１６】この発明に係る温度検出回路を備えた半導体集積回路装置の他の一実施例を示す概略チップレイアウト図である。
【図１７】この発明に係る温度検出回路に用いられる差動増幅回路の一実施例を示す回路図である。
【図１８】この発明に係る温度検出回路に用いられる差動増幅回路の他の一実施例を示す回路図である。
【図１９】この発明に係る半導体集積回路装置に設けられるアナログバッファ回路の一実施例を示す回路図である。
【図２０】この発明に係る半導体集積回路装置に搭載される内部電圧設定回路の一実施例を示す回路図である。
【図２１】この発明に係る半導体集積回路装置に搭載されるレギュレータの一実施例を示す回路図である。
【図２２】この発明に係る半導体集積回路装置の一実施例を示す概略素子断面図である。
【図２３】この発明に係る半導体集積回路装置の他の一実施例を示す概略素子断面図である。
【図２４】この発明に係る半導体集積回路装置の他の一実施例を示す概略素子断面図である。
【符号の説明】
【００５５】
ｎｐｎ０〜ｎｐｎｍ…ｎｐｎ型トランジスタ、ｐｎｐ０ｐｎｐｍ…ｐｎｐ型トランジスタ、Ａmpnd, Ａmppd…差動増幅回路、ｐｍ１０…ＰチャネルＭＯＳトランジスタ、Ｒ１〜Ｒ４…抵抗、ＴＳＥＮＳＥ…温度検出回路、ＣＰＵ…中央処理装置、ＲＡＭ…揮発性メモリ、Ｉ／Ｏ…入出力回路、ＡＢＵＦ…アナログバッファ回路、ＣＬＫＧＥＮ…クロック生成回路、ＡＤＣ…Ａ／Ｄ変換器、ＲＥＲＩ…周辺回路、ＲＥＧ…降圧電源回路、ＶＲＥＦＢＵＦ…内部電圧設定回路、ｎｍ１００〜ｎｍ４５０…Ｎチャネル型ＭＯＳトランジスタ、ｐｍ１００〜ｐｍ１０００…Ｎチャネル型ＭＯＳトランジスタ、Ｒ３００〜Ｒ５００…抵抗、ＬＵ０，ＬＵ１…レベルシフタ、ｉｎｖ０〜ｉｎｖ７…インバータ回路、ｎａｎｄ１〜ｎａｎｄ４…ＮＡＮＤゲート回路、ＰＳＵＢ…基板、ＤＮＷ…深いＮウェル、ＮＷ…Ｎウェル、ＰＷ…Ｐウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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