(57)【要約】【課題】異なる駆動強度を提供しながら、実質的に等しい伝播遅延を有する回路に対するシステム及び方法を開示する。【解決手段】これらシステム及び方法によって、回路は、随意選択的な強度のフル駆動強度回路において、ある比率の駆動強度を有する。さらに、これら回路は、ベースライン駆動回路に対して、実質的に同一の入力キャパシタンス及びフィードバック電流を有する。このような回路の入力は３つのノードに結合される。その１つは、駆動される論理装置に結合された論理回路であり、２つ目はダミー論理装置であり、３つ目は出力が浮遊状態に置かれている論理回路である。【選択図】      図１
2006352886.tif 000002
【特許請求の範囲】
【請求項１】
入力と、
前記入力に結合され、入力信号を第２の論理装置へ駆動するように動作する第１の論理装置と、
前記入力に結合されているダミー論理装置と、
前記入力に結合されている第３の論理装置とを具備し、
前記第３の論理装置の出力は第２の論理装置に結合されていない回路。
【請求項２】
前記第１の論理装置は第１のインバータであり、前記第３の論理装置は第２のインバータである請求項１に記載の回路。
【請求項３】
前記回路は、ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を有する請求項２に記載の回路。
【請求項４】
前記第１のインバータは、前記ベースライン駆動強度の１／ｍの駆動強度を有する請求項３に記載の回路。
【請求項５】
前記ダミー論理装置は、前記ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有する請求項４に記載の回路。
【請求項６】
前記第２のインバータは、前記ベースライン駆動強度の１／ｍｎの駆動強度を有する請求項５に記載の回路。
【請求項７】
【数１】
2006352886.tif 000011
である請求項５に記載の回路。
【請求項８】
前記第２の論理装置は、前記ベースラインキャパシタンスの１／ｍのキャパシタンスを有する請求項６に記載の回路。
【請求項９】
前記入力信号は、クロック信号である請求項８に記載の回路。
【請求項１０】
入力にて受信された入力信号の駆動方法において、
前記入力信号を第１の論理装置に供給して、前記入力信号を第２の論理装置へ駆動し、
前記入力信号をダミー論理装置へ供給し、
前記入力信号を第３の論理装置へ供給するステップを具備し、
前記第２のインバータの出力は前記第２の論理装置に結合されていない駆動方法。
【請求項１１】
前記第１の論理装置は第１のインバータであり、前記第３の論理装置は第２のインバータである請求項１０に記載の方法。
【請求項１２】
ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を与える請求項１１に記載の方法。
【請求項１３】
前記第１のインバータは、前記ベースライン駆動強度の１／ｍの駆動強度を有する請求項１２に記載の方法。
【請求項１４】
前記ダミー論理装置は、前記ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有する請求項１３に記載の方法。
【請求項１５】
前記第２のインバータは、前記ベースライン駆動強度の１／ｍｎの駆動強度を有する請求項１４に記載の方法。
【請求項１６】
【数２】
2006352886.tif 000012
である請求項１５に記載の方法。
【請求項１７】
前記第２の論理装置は、前記ベースラインキャパシタンスの１／ｍのキャパシタンスを有する請求項１５に記載の方法。
【請求項１８】
前記入力信号は、クロック信号である請求項１７に記載の方法。
【請求項１９】
ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を有する回路において、
入力と、
前記入力に結合され、前記入力におけるクロック信号を論理装置へ駆動するように動作する第１のインバータと、
前記入力に結合されているダミー論理装置と、
前記入力に結合されている第２のインバータとを具備し、
前記第１のインバータは、前記ベースライン駆動強度の１／ｍの駆動強度を有し、
前記ダミー論理装置は、前記ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有し、
前記第２のインバータは、前記ベースライン駆動強度の１／ｍｎの駆動強度を有し、前記第２のインバータの出力は前記論理装置に結合されていない回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、汎用回路に関し、特にタイミング感知装置と共に使用する回路のための方法及びシステムに関する。
【背景技術】
【０００２】
コンピュータ時代の到来により、電子システムは現代生活の必需品となっている。この技術の広がりに関する本質的な部分は、これらの電子システムから、より多くの機能性が得られるように、更に推進していることである。この機能増加を追求する縮図は、種々の半導体装置のサイズと容量である。オリジナルアップルＩの８ビットマイクロプロセッサから、オリジナルＩＢＭ ＰＣ ＡＴの１６ビットマイクロプロセッサを経て今日まで、半導体の処理パワーは成長しているが、その一方でこれらの半導体のサイズは、一貫して減少している。実際に、ムーアの法則は、シリコンの所定サイズの部片におけるトランジスタの数が、１８ヶ月毎に倍になっていることを述べている。
【０００３】
半導体は、強力なコンピュータアーキテクチャで利用されている複雑なシステム中に含まれているので、ほぼ全般的に、これらの半導体装置が動作する周波数は増加している。これらの新しい高性能システムは、ターゲットのクロック周波数を有し設計されている。このクロック周波数はシステムの処理速度を決定する。
【０００４】
さらに、高性能な半導体を継続して追求すると、クロック周波数は、ギガヘルツ周波数範囲に突入し、クロック信号の周期は減少してナノ秒を下回るようになる。進歩した半導体システムの動作周波数が、ギガヘルツ領域に入ったので、これらの半導体装置に対するクロック分配ネットワークの設計は、より一層、難しくなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
クロック分配ネットワークは、クロックを必要とする半導体装置内の回路へ、クロック信号を分配するために使用される。クロック分配ツリーとして知られている、半導体装置内でクロック信号を分配する方法の１実施形態が図１に示されている。クロック信号は、半導体装置１００の位相ロックループ（ＰＬＬ）１１０により発生される。半導体装置１００上の領域１２０、１３０は、ＰＬＬ１１０により発生されたクロック信号を利用することができる。したがって、ＰＬＬ１１０により発生されたクロック信号は、クロック分配ツリーにより、領域１２０、１３０へ分配されることができる。クロックが、プロセッサの駆動、または領域１２０、１３０中のゲートまたは回路間におけるデータ分配の同期に使用されるので、これらのクロック分配ネットワークの設計は半導体設計の重要な部分になっている。
【０００６】
特に、システム内のクロック転移間の時間差として規定されるクロックスキューは、半導体の全体的な性能に大きな影響を及ぼす。速度が増加する程、クロック周期は短くなり、したがってスキューはさらに問題となる。それ故、クロック分配ツリーの主要な目的は、位相遅延と、配線の長さと、領域と、パワーの消費とを最小にして、シンクにおける信号スキューを最小にすることである。ＰＬＬ１１０により発生されるクロック信号のターゲット遅延からの偏差によって、不正確なデータが領域１２０または１３０内のレジスタ内でラッチされ、半導体１００の誤動作を生じる。これらターゲット値からの信号の遅延の偏差は、遅延の不確定として説明される。クロック信号の遅延の不確定はクロック分配ツリーに影響する多数の要因によって生じ、その例としては、プロセス及び環境的パラメータの変化が含まれる。ゲート酸化膜の厚さの不均一さと、ポリシリコンエッチングプロセス中の欠陥は、トランジスタ内の電流の流れに変化を生じさせ、それによって、遅延の不確定が生じる。さらに、相互接続配線の形態的パラメータの変化は、信号特性に不確定性を持ち込む。
【０００７】
特に、ＰＬＬ１１０と、領域１２０、１３０との間のクロック分配ツリーの長さは、信号の遅延を発生させる。ＰＬＬ１１０と、領域１２０、１３０との間のクロック分配ツリーにおいて、相互接続ラインに沿ってバッファを挿入することによって、ＰＬＬ１１０と、領域１２０、１３０との間のクロック分配ツリーのラインの長さにおける信号伝播遅延の依存性を軽減し、ＰＬＬ１１０と、領域１２０、１３０との間の相互接続ラインが、さらに単純な容量性ラインと同等なものとして作用することを可能にする。
【０００８】
典型的に、クロックバッファがボトムアップ手法で挿入され、最低レベルにおけるクロック分配ツリーの葉部分（即ち、クロックされたエレメント）から開始して、クロック分配ツリーの根部分へ進む。ツリー中の中間ノードに到達したとき、そのノードからクロック分配ツリーの下部までの総合的な負荷は、相互接続ラインと、そのノードからクロック分配ツリーの下部まで存在するクロックされたエレメントとの容量性負荷の合計である。この下流負荷の大きさは、挿入されたバッファのサイズを決定できる。
【０００９】
図２は、図１の半導体装置において、クロック分配ツリー中にバッファが挿入された１実施形態を示している。バッファ２５０、２６０は、クロック分配ツリーと共に使用され、それによってＰＬＬ２１０により発生されたクロックを、領域２２０、２３０のクロックされたエレメントと、これらの領域２２０、２３０の任意にクロックされたエレメントの下流へ分配する。
【００１０】
バッファ２５０、２６０を構成するのに適した回路の１実施形態が、図３に示されている。クロック信号は、インバータ３１０へ入力され、このインバータ３１０はクロック分配ツリーを経て、下流の論理装置３２０へクロック信号を駆動する。したがって、回路３００は、クロック信号を論理装置３２０のキャパシタンス負荷Ｃへ駆動することができる。しかしながら、バッファ２６０が信号を駆動している論理装置のキャパシタンス負荷Ｃは、バッファ２５０が信号を駆動している論理装置のキャパシタンス負荷の半分であることが想定される。この場合、バッファ２６０のインバータは、バッファ２５０のインバータの駆動強度の半分である。つまり、バッファ２６０の入力インピーダンスは、バッファ２５０の入力インピーダンスのほぼ半分である。しかしながら、バッファ２５０、２６０がさらに効率的であるためには、理想的なバッファ２５０、２６０は、容易に構成でき、パワー消費を最適化するために異なる出力駆動能力を同時にもちながら、同じタイミング信号伝播を実現するために、同じ入力インピーダンスを有する。
【００１１】
したがって、これらの回路が異なる駆動強度を提供する動作が可能であり、実質的に等しい伝播遅延及びタイミングスキューを有する回路が必要とされている。
【課題を解決するための手段】
【００１２】
異なる駆動強度を提供しながら、実質的に等しい伝播遅延を有する回路のためのシステム及び方法が開示されている。これらのシステム及び方法によって、回路が、任意強度が可能なフル駆動強度回路において、ある比率の駆動強度を有することが可能である。さらに、これらの回路は、ベースライン回路と実質的に同一の、入力キャパシタンス及びフィードバック電流を有することができる。このような回路の入力は３つのノードに結合され、そのうちの１つは、駆動される論理装置に結合されたインバータであり、２つ目はダミー論理装置であり、３つ目は出力が浮遊状態に置かれたインバータである。
【００１３】
一実施形態では、回路の入力は、入力信号を駆動するための第１のインバータと、結合されているダミー論理装置と、出力が浮遊状態の第２のインバータとに結合されている。
【００１４】
別の実施形態では、回路は、ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を有するベースラインインバータを具備したベースライン回路と実質的に同一の、入力キャパシタンス及びタイミング遅延を有している。
【００１５】
さらに別の実施形態では、第１のインバータは、ベースライン駆動強度の１／ｍの駆動強度を有する。
【００１６】
さらに別の実施形態では、ダミー論理装置は、ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有する。
【００１７】
別の実施形態では、第２のインバータは、ベースライン駆動強度の１／ｍｎの駆動強度を有する。
【００１８】
さらに別の実施形態では、論理装置は、ベースラインキャパシタンスの１／ｍのキャパシタンスを有する。
【００１９】
本発明の実施形態は、異なる駆動強度を有し、実質的に等しい入力キャパシタンス及びタイミング遅延を有する回路を具備する技術的利点を与える。このような回路は、半導体装置のクロック分配ネットワークにおいて、バッファ回路として使用されるとき、特に有効である。
【００２０】
本発明のこれらおよびその他の特徴は、以下の説明および添付図面と共に考察するとき、さらに良好に認識され、理解されるであろう。以下の説明は、本発明の種々の実施形態およびその多くの特別な詳細を示しているが、例示として与えられているものであり、発明を限定するものではない。多くの置換、変更、付加または再構成が本発明の技術的範囲内で行われることが可能であり、本発明はこのような置換、変形、付加または再構成の全てを含んでいる。
【発明を実施するための最良の形態】
【００２１】
この明細書の一部を形成する添付の図面は、本発明のある特徴を示すために含まれている。本発明と、そのコンポーネントと、本発明により行われるシステムの動作との明瞭な内容は、この図面に示されている例示的で、それ故限定ではない実施形態を参照にすることによって、更に容易に明白になるであろう。同じ参照符号は同じコンポーネントを示している。図面に示されている図形は、必ずしも実寸大で描かれていないことに注意すべきである。
【００２２】
本発明およびその種々の特徴とその効果の詳細を、限定ではない、添付図面に示された実施形態を参照して更に十分に説明し、以下の記述で詳細に述べる。よく知られている出発材料、処理技術、コンポーネント及び装置の説明は、本発明の詳細を不必要に曖昧にしないために省略されている。しかしながら、当業者は、本発明の好ましい実施形態が開示されているが、詳細な説明及び特定の例が、本発明の技術的範囲を限定するためではなく、単なる例示として与えられることを理解すべきである。基礎的な本発明の概念の技術的範囲内にある種々の置換、変形、付加、再構成は、この説明を読んだ後、当業者に明白になるであろう。
【００２３】
本発明の実施形態を詳細に参照すると、幾つかの例が添付図面に示されている、これらの例示的な実施形態を説明するために、ベースライン回路の１実施形態として、図３が使用される。可能である場合には、必ず同一または類似の部品（素子）を示すために図面を通して同じ参照符号が使用されている。
【００２４】
前述したように、しばしば、システム中の別の回路の駆動強度よりも小さい駆動強度を有するバッファの回路を使用し、しかも他の回路と実質的に類似した入力キャパシタンスを提供することが望ましい。これらの問題の幾つかを解決するような状態で典型的に使用されるバッファ回路の１実施形態が、図４に示されている。回路４００は２つのインバータ４１０、４２０を有し、それぞれは図３に示されている回路３００と共に使用されるインバータ３１０の強度の半分である。入力クロック信号はこの両インバータ４１０、４２０に結合される。半分の強度のインバータ４１０の出力は、キャパシタンス負荷Ｃ／２を有する下流の論理装置４３０に結合され、他方の半分の大きさのインバータ４２０の出力は浮遊状態に置かれている。したがって、回路４００は、回路３００の駆動強度のほぼ半分を論理装置４３０に与えながら、回路３００と実質的に同一の入力キャパシタンスを呈することができる。
【００２５】
これらの幾つかの問題を解決するような状態で典型的に使用されるバッファ回路の別の実施形態が、図５に示されている。回路５００はインバータ５１０を有し、これは図３に示されている回路３００と共に使用されるインバータ３１０の強度の半分である。半分の大きさのインバータ５１０の出力は下流の論理装置５２０に結合され、論理装置５２０はキャパシタンス負荷Ｃ／２を有する。入力クロック信号は、インバータ５１０とダミー論理装置５３０の両者に結合され、ダミー論理装置５３０もキャパシタンス負荷Ｃ／２を有する。したがって、回路５００は、回路３００と実質的に同一の入力キャパシタンスを呈するが、回路３００の駆動強度のほぼ半分を論理装置５２０に与えている。
【００２６】
しかしながら、これらのタイプの回路の使用は、その固有の問題を提示する。特に、クロック信号の周波数が上昇するとき、回路内のインバータのミラー効果は、さらに顕著に表われ始めて、それはこれらの回路のタイミング遅延に影響を与える。ミラー効果は、基本的に、キャパシタの両端子を実質的に同時に切換えることが、端子間の実効キャパシタンスを変更することになるということを示している。換言すると、回路中のインバータのノードの入力と出力との間に結合しているキャパシタンスは、フィードバック電流を回路に導入し、このフィードバック電流によって、回路を通るクロック信号の伝播に影響を与えている。
【００２７】
図３に戻ると、キャパシタンス結合（Ｃｍ）は、ベースラインインバータ３１０の入力ノードと出力ノードとを結合したキャパシタンスであり、回路３００のおおよそのフィードバック電流（Ｉｍ）は次式により計算されることが可能である。
【数３】
2006352886.tif 000003
【００２８】
ここで、Ｖｏｕｔはベースラインインバータ３１０の出力ノードの電圧であり、Ｖｉｎはベースラインインバータ３１０の入力ノードの電圧である。
【００２９】
図４に移ると、回路４００が、論理装置４３０に結合されたインバータ４１０の出力ノードから、そのフィードバックキャパシタンスのほぼ半分を受取り、出力が浮遊状態にあるインバータ４２０の出力から、そのフィードバック電流の他方の半分を受取り、各インバータ４１０、４２０はベースラインインバータの駆動強度のほぼ半分であるので、回路４００の近似的なフィードバック電流（Ｉｍ）は次式で計算されることが可能である。
【数４】
2006352886.tif 000004
【００３０】
ここで、Ｖｏｕｔは、半分の強度のインバータ４１０の出力ノードの電圧であり、Ｖｉｎは半分の強度のインバータ４１０、４２０の入力ノードの電圧であり、Ｖｆｌｏａｔは半分の強度のインバータ４２０の浮遊出力ノードの電圧である。
【００３１】
同様に、図５を見ると、回路５００は、論理装置５２０に結合された半分の強度のインバータ５１０の出力ノードから、そのフィードバックキャパシタンスのほぼ半分を受取り、ダミー論理装置５３０に対する結合から、そのフィードバック電流の他方の半分を受取るので、回路５００のフィードバック電流（Ｉｍ）は次式で計算されることが可能である。
【数５】
2006352886.tif 000005
【００３２】
ここで、Ｖｏｕｔは、半分の強度のインバータ５１０の出力ノードの電圧であり、Ｖｉｎは半分の強度のインバータ５１０の入力ノードの電圧である。
【００３３】
回路３００、４００、５００に関して、先の等式から認められるように、これらの各回路３００、４００、５００は異なる量のフィードバック電流を発生することができる。各回路３００、４００、５００により発生されるフィードバック電流が、その回路の遅延タイミングおよびタイミングスキューに影響するので、各回路３００、４００、５００は異なるタイミング遅延およびタイミングスキューを有することができる。特に、回路４００により発生されるフィードバック電流は、回路３００により発生されるフィードバック電流よりも大きいので、回路３００と４００により与えられる入力キャパシタンスが実質的に同じであっても、入力信号は、回路３００よりもゆっくりと回路４００を伝播することができる。反対に、回路５００により発生されるフィードバック電流は、回路３００により発生されるフィードバック電流よりも小さいので、回路３００と５００により与えられる入力キャパシタンスが実質的に同じであっても、入力波形は、回路３００よりも迅速に回路５００を伝播することができる。
【００３４】
これらの回路が異なる駆動強度を提供するように動作可能であり、実質的に等しい伝播遅延を有する回路であるためのシステム及び方法に注目する。これらのシステム及び方法により、回路が、ベースラインキャパシタンス負荷を駆動するのに適切な駆動強度を持つベースラインインバータを備えたベースライン回路の駆動強度の、ある比率の駆動強度を有することが可能である。さらに、これらの駆動回路は、ベースライン回路に対して、実質的に同一の入力キャパシタンス及びタイミング遅延、またはフィードバック電流を有することができる。このような回路の入力は３つのノードに結合され、その１つは、駆動される論理装置に結合されたインバータであり、２つ目はダミー論理装置であり、３つ目は出力が浮遊状態に置かれたインバータである。
【００３５】
図６を参照すると、このような回路の１実施形態が示されている。回路６００はベースライン回路に対して、実質的に同一の入力キャパシタンスと、タイミング遅延またはスキューを与えながら、ベースライン回路の駆動強度よりも小さい駆動強度を与えるのに適している。図３の回路３００（ここでは、以降“ベースライン回路”と呼ぶ）により駆動される論理装置３２０のキャパシタンスＣよりも小さいキャパシタンスを有する論理装置６１０へ、クロック信号を提供することが所望されていると仮定する。論理装置６１０と論理装置３２０との間のキャパシタンスの比はｍにより表され、それは、論理装置６１０のキャパシタンスが論理装置３２０のキャパシタンスの半分であるならば、ｍは２であり、論理装置６１０のキャパシタンスが論理装置３２０のキャパシタンスの３分の１であるならば、ｍは３である等々である。したがって、論理装置６１０のキャパシタンスはＣ／ｍの値であり、回路６００が、ベースライン回路３００の強度の１／ｍの駆動強度によって、論理装置６１０へクロック信号を駆動することが所望されている。
【００３６】
これを実現するため、１実施形態では、回路６００の入力は、３つのノード、即ちクロック駆動ノードと、ダミーキャパシタンスノードと、浮遊ノードとに結合される。クロック駆動ノードはインバータ６２０からなり、その出力は論理装置６１０に結合されている。インバータ６２０は、ベースライン回路３００で使用されているベースラインインバータ３１０の強度の１／ｍの強度であり、回路６００の入力で受信されるクロック信号を論理装置６１０へ駆動するために使用される。ダミーキャパシタンスノードは、回路６００の入力を、ダミーキャパシタンスを有するダミー論理装置６３０へ結合する。１実施形態では、このダミーキャパシタンスは（１／ｍ）＊［１−（１／ｎ）］Ｃであり、ここで、
【数６】
2006352886.tif 000006
【００３７】
である。回路６００の入力は、また浮遊ノードに結合され、これは回路３００で使用されているベースラインインバータ３１０の強度の１／ｍｎの強度のインバータ６４０を有する。インバータ６４０の出力は浮遊状態に置かれている。
【００３８】
結果として、図６に示されたものに類似する本発明の実施形態を利用すると、ベースライン回路の駆動強度のある比率の駆動強度を有する回路が構成されることができる。さらに、これらの回路は、実質的に同じタイミング遅延または入力キャパシタンスを有することができる。この概念は具体的な例を参照して、さらに明白に与えられる。図３で与えられている回路３００の駆動強度の半分の駆動強度を有するが、回路３００と類似の入力キャパシタンス及びタイミング遅延を有する回路が所望されることを仮定している。この目標は、図６で示されている回路の１実施形態を使用して達成される。
【００３９】
図７は、図６を参照して説明した回路の１実施形態を使用して作られた、図３の回路３００の半分の駆動強度を有する回路の１実施形態を示している。回路７００の入力は、３つのノード、即ちクロック駆動ノードと、ダミーキャパシタンスノードと、浮遊状態ノードとに結合されている。クロック駆動ノードはインバータ７２０からなり、その出力は論理装置７１０に結合されている。インバータ７２０は、回路３００で使用されているインバータ３１０の強度の１／２の強度であり、回路７００の入力で受信されるクロック信号を、論理装置７１０へ駆動するために使用される。ダミーキャパシタンスノードは、回路７００の入力を、ダミーキャパシタンスを有するダミー論理装置７３０へ結合する。１実施形態では、このダミーキャパシタンスは１／２＊（１−１／ｎ）Ｃであり、ここで、
【数７】
2006352886.tif 000007
【００４０】
である。回路７００の入力は浮遊ノードにも結合され、これは回路３００で使用されているインバータ３１０の強度の１／２ｎの強度のインバータ７４０を有する。インバータ７４０の出力は浮遊状態に置かれている。
【００４１】
回路７００のフィードバック電流（Ｉｍ）は次式により計算されることができる。
【数８】
2006352886.tif 000008
【００４２】
この式は以下のように簡略化されることができる。
【数９】
2006352886.tif 000009
【００４３】
これは次のように簡略化されることができる。
【数１０】
2006352886.tif 000010
【００４４】
に示されているように、回路７００により発生されたフィードバック電流は、回路３００により発生されたフィードバック電流と、実質的に同一である。したがって、回路７００は、図３の回路３００の駆動強度の半分の駆動強度を提供するように動作し、図３の回路３００に対して、実質的に類似する入力キャパシタンス及びタイミング遅延を有する。
【００４５】
当業者には、この説明を読んだ後、ここで説明された構造及び半導体パッケージを実現するために伝統的な製造プロセスが使用されることができることは明白であろう。本発明のシステム及び方法に関して説明した構造を形成するために、マスク、フォトマスク、Ｘ線マスク、機械的マスク、酸化マスク、リソグラフィ等の使用が含まれている。さらに、提示したシステム及び方法の実施形態は、この実施形態が実行されるシステムのタイプに関係なく使用されることができる。特定のケースで使用する場合の本発明の特定の実施形態は、その場合の特徴にしたがい、半導体のタイプ、周波数またはパワー消費のような要素を含むことができることも明白であろう。使用される本発明の特定の実施形態は、当業者に明白であるように、１以上のこれらの要素を含めた経験的解析またはシミュレーションにしたがって決定されることができる。
【００４６】
実施形態を使用する際に、ベースライン回路またはベースラインインバータの用語がここで使用され、これは任意の強度であってもよく、用語ベースラインが量的含意をもたないことも明白であろう。それ故、ベースライン回路は、その回路に所望される特定の駆動強度に基づいて決定され、ベースライン回路の駆動強度の、ある比率の駆動強度を提供する回路は、本発明のシステム及び方法の実施形態を使用して生成することができる。さらに、本発明のシステム及び方法が、前述の例示的な実施形態で示した以外の広範囲の種々のゲート及び論理装置によって構成できることが明白であろう。
【００４７】
前述の説明では、本発明を特定の実施形態を参照して説明した。しかしながら、当業者は、種々の変形及び変更が、特許請求の範囲に記載されている本発明の技術的範囲を逸脱することなく行えることを認識できるであろう。したがって、明細書及び図面は、本発明を限定するためではなく、例示として考えられるべきものであり、全てのこのような変形は本発明の技術的範囲内に含まれることを意図している。
【００４８】
効果、その他の利点、および問題に対する解決策について特定の特別な実施形態に関して前述した。しかしながら、効果、利点、問題に対する解決策、およびこのような任意の利点、効果または解決策を生じ、或いはより決定的にする任意のコンポーネントは、一部または全ての特許請求の範囲の臨界的な、必要とされるまたは本質的な特徴或いはコンポーネントとして解釈されるべきではない。
【図面の簡単な説明】
【００４９】
【図１】クロック分配ネットワークを有する半導体の１実施形態を示す図である。
【図２】クロック分配ネットワークを有する半導体パッケージの１実施形態を示す図である。
【図３】回路の１実施形態を示す図である。
【図４】回路の１実施形態を示す図である。
【図５】回路の１実施形態を示す図である。
【図６】回路の１実施形態を示す図である。
【図７】回路の１実施形態を示す図である。
【図１】
2006352886.tif 000013
【図２】
2006352886.tif 000014
【図３】
2006352886.tif 000015
【図４】
2006352886.tif 000016
【図５】
2006352886.tif 000017
【図６】
2006352886.tif 000018
【図７】
2006352886.tif 000019
【手続補正書】
【提出日】平成18年8月21日(2006.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力と、
前記入力に結合され、入力信号を第２の論理装置へ駆動するように動作する第１の論理装置と、
前記入力に結合されているダミー論理装置と、
前記入力に結合されている第３の論理装置とを具備し、
前記第３の論理装置の出力は第２の論理装置に結合されていない回路。
【請求項２】
前記第１の論理装置は第１のインバータであり、前記第３の論理装置は第２のインバータである請求項１に記載の回路。
【請求項３】
前記回路は、ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を有する請求項２に記載の回路。
【請求項４】
入力にて受信された入力信号の駆動方法において、
前記入力信号を第１の論理装置に供給して、前記入力信号を第２の論理装置へ駆動し、
前記入力信号をダミー論理装置へ供給し、
前記入力信号を第３の論理装置へ供給するステップを具備し、
前記第３の論理装置の出力は前記第２の論理装置に結合されていない駆動方法。
【請求項５】
ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を有する回路において、
入力と、
前記入力に結合され、前記入力におけるクロック信号を論理装置へ駆動するように動作する第１のインバータと、
前記入力に結合されているダミー論理装置と、
前記入力に結合されている第２のインバータとを具備し、
前記第１のインバータは、前記ベースライン駆動強度の１／ｍの駆動強度を有し、
前記ダミー論理装置は、前記ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有し、
前記第２のインバータは、前記ベースライン駆動強度の１／ｍｎの駆動強度を有し、前記第２のインバータの出力は前記論理装置に結合されていない回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、汎用回路に関し、特にタイミング感知装置と共に使用する回路のための方法及びシステムに関する。
【背景技術】
【０００２】
コンピュータ時代の到来により、電子システムは現代生活の必需品となっている。この技術の広がりに関する本質的な部分は、これらの電子システムから、より多くの機能性が得られるように、更に推進していることである。この機能増加を追求する縮図は、種々の半導体装置のサイズと容量である。オリジナルアップルＩの８ビットマイクロプロセッサから、オリジナルＩＢＭ ＰＣ ＡＴの１６ビットマイクロプロセッサを経て今日まで、半導体の処理パワーは成長しているが、その一方でこれらの半導体のサイズは、一貫して減少している。実際に、ムーアの法則は、シリコンの所定サイズの部片におけるトランジスタの数が、１８ヶ月毎に倍になっていることを述べている。
【０００３】
半導体は、強力なコンピュータアーキテクチャで利用されている複雑なシステム中に含まれているので、ほぼ全般的に、これらの半導体装置が動作する周波数は増加している。これらの新しい高性能システムは、ターゲットのクロック周波数を有し設計されている。このクロック周波数はシステムの処理速度を決定する。
【０００４】
さらに、高性能な半導体を継続して追求すると、クロック周波数は、ギガヘルツ周波数範囲に突入し、クロック信号の周期は減少してナノ秒を下回るようになる。進歩した半導体システムの動作周波数が、ギガヘルツ領域に入ったので、これらの半導体装置に対するクロック分配ネットワークの設計は、より一層、難しくなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
クロック分配ネットワークは、クロックを必要とする半導体装置内の回路へ、クロック信号を分配するために使用される。クロック分配ツリーとして知られている、半導体装置内でクロック信号を分配する方法の１実施形態が図１に示されている。クロック信号は、半導体装置１００の位相ロックループ（ＰＬＬ）１１０により発生される。半導体装置１００上の領域１２０、１３０は、ＰＬＬ１１０により発生されたクロック信号を利用することができる。したがって、ＰＬＬ１１０により発生されたクロック信号は、クロック分配ツリーにより、領域１２０、１３０へ分配されることができる。クロックが、プロセッサの駆動、または領域１２０、１３０中のゲートまたは回路間におけるデータ分配の同期に使用されるので、これらのクロック分配ネットワークの設計は半導体設計の重要な部分になっている。
【０００６】
特に、システム内のクロック転移間の時間差として規定されるクロックスキューは、半導体の全体的な性能に大きな影響を及ぼす。速度が増加する程、クロック周期は短くなり、したがってスキューはさらに問題となる。それ故、クロック分配ツリーの主要な目的は、位相遅延と、配線の長さと、領域と、パワーの消費とを最小にして、シンクにおける信号スキューを最小にすることである。ＰＬＬ１１０により発生されるクロック信号のターゲット遅延からの偏差によって、不正確なデータが領域１２０または１３０内のレジスタ内でラッチされ、半導体１００の誤動作を生じる。これらターゲット値からの信号の遅延の偏差は、遅延の不確定として説明される。クロック信号の遅延の不確定はクロック分配ツリーに影響する多数の要因によって生じ、その例としては、プロセス及び環境的パラメータの変化が含まれる。ゲート酸化膜の厚さの不均一さと、ポリシリコンエッチングプロセス中の欠陥は、トランジスタ内の電流の流れに変化を生じさせ、それによって、遅延の不確定が生じる。さらに、相互接続配線の形態的パラメータの変化は、信号特性に不確定性を持ち込む。
【０００７】
特に、ＰＬＬ１１０と、領域１２０、１３０との間のクロック分配ツリーの長さは、信号の遅延を発生させる。ＰＬＬ１１０と、領域１２０、１３０との間のクロック分配ツリーにおいて、相互接続ラインに沿ってバッファを挿入することによって、ＰＬＬ１１０と、領域１２０、１３０との間のクロック分配ツリーのラインの長さにおける信号伝播遅延の依存性を軽減し、ＰＬＬ１１０と、領域１２０、１３０との間の相互接続ラインが、さらに単純な容量性ラインと同等なものとして作用することを可能にする。
【０００８】
典型的に、クロックバッファがボトムアップ手法で挿入され、最低レベルにおけるクロック分配ツリーの葉部分（即ち、クロックされたエレメント）から開始して、クロック分配ツリーの根部分へ進む。ツリー中の中間ノードに到達したとき、そのノードからクロック分配ツリーの下部までの総合的な負荷は、相互接続ラインと、そのノードからクロック分配ツリーの下部まで存在するクロックされたエレメントとの容量性負荷の合計である。この下流負荷の大きさは、挿入されたバッファのサイズを決定できる。
【０００９】
図２は、図１の半導体装置において、クロック分配ツリー中にバッファが挿入された１実施形態を示している。バッファ２５０、２６０は、クロック分配ツリーと共に使用され、それによってＰＬＬ２１０により発生されたクロックを、領域２２０、２３０のクロックされたエレメントと、これらの領域２２０、２３０の任意にクロックされたエレメントの下流へ分配する。
【００１０】
バッファ２５０、２６０を構成するのに適した回路の１実施形態が、図３に示されている。クロック信号は、インバータ３１０へ入力され、このインバータ３１０はクロック分配ツリーを経て、下流の論理装置３２０へクロック信号を駆動する。したがって、回路３００は、クロック信号を論理装置３２０のキャパシタンス負荷Ｃへ駆動することができる。しかしながら、バッファ２６０が信号を駆動している論理装置のキャパシタンス負荷Ｃは、バッファ２５０が信号を駆動している論理装置のキャパシタンス負荷の半分であることが想定される。この場合、バッファ２６０のインバータは、バッファ２５０のインバータの駆動強度の半分である。つまり、バッファ２６０の入力インピーダンスは、バッファ２５０の入力インピーダンスのほぼ半分である。しかしながら、バッファ２５０、２６０がさらに効率的であるためには、理想的なバッファ２５０、２６０は、容易に構成でき、パワー消費を最適化するために異なる出力駆動能力を同時にもちながら、同じタイミング信号伝播を実現するために、同じ入力インピーダンスを有する。
【００１１】
したがって、これらの回路が異なる駆動強度を提供する動作が可能であり、実質的に等しい伝播遅延及びタイミングスキューを有する回路が必要とされている。
【課題を解決するための手段】
【００１２】
異なる駆動強度を提供しながら、実質的に等しい伝播遅延を有する回路のためのシステム及び方法が開示されている。これらのシステム及び方法によって、回路が、任意強度が可能なフル駆動強度回路において、ある比率の駆動強度を有することが可能である。さらに、これらの回路は、ベースライン回路と実質的に同一の、入力キャパシタンス及びフィードバック電流を有することができる。このような回路の入力は３つのノードに結合され、そのうちの１つは、駆動される論理装置に結合されたインバータであり、２つ目はダミー論理装置であり、３つ目は出力が浮遊状態に置かれたインバータである。
【００１３】
一実施形態では、回路の入力は、入力信号を駆動するための第１のインバータと、結合されているダミー論理装置と、出力が浮遊状態の第２のインバータとに結合されている。
【００１４】
別の実施形態では、回路は、ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を有するベースラインインバータを具備したベースライン回路と実質的に同一の、入力キャパシタンス及びタイミング遅延を有している。
【００１５】
さらに別の実施形態では、第１のインバータは、ベースライン駆動強度の１／ｍの駆動強度を有する。
【００１６】
さらに別の実施形態では、ダミー論理装置は、ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有する。
【００１７】
別の実施形態では、第２のインバータは、ベースライン駆動強度の１／ｍｎの駆動強度を有する。
【００１８】
さらに別の実施形態では、論理装置は、ベースラインキャパシタンスの１／ｍのキャパシタンスを有する。
【００１９】
本発明の実施形態は、異なる駆動強度を有し、実質的に等しい入力キャパシタンス及びタイミング遅延を有する回路を具備する技術的利点を与える。このような回路は、半導体装置のクロック分配ネットワークにおいて、バッファ回路として使用されるとき、特に有効である。
【００２０】
本発明のこれらおよびその他の特徴は、以下の説明および添付図面と共に考察するとき、さらに良好に認識され、理解されるであろう。以下の説明は、本発明の種々の実施形態およびその多くの特別な詳細を示しているが、例示として与えられているものであり、発明を限定するものではない。多くの置換、変更、付加または再構成が本発明の技術的範囲内で行われることが可能であり、本発明はこのような置換、変形、付加または再構成の全てを含んでいる。
【発明を実施するための最良の形態】
【００２１】
この明細書の一部を形成する添付の図面は、本発明のある特徴を示すために含まれている。本発明と、そのコンポーネントと、本発明により行われるシステムの動作との明瞭な内容は、この図面に示されている例示的で、それ故限定ではない実施形態を参照にすることによって、更に容易に明白になるであろう。同じ参照符号は同じコンポーネントを示している。図面に示されている図形は、必ずしも実寸大で描かれていないことに注意すべきである。
【００２２】
本発明およびその種々の特徴とその効果の詳細を、限定ではない、添付図面に示された実施形態を参照して更に十分に説明し、以下の記述で詳細に述べる。よく知られている出発材料、処理技術、コンポーネント及び装置の説明は、本発明の詳細を不必要に曖昧にしないために省略されている。しかしながら、当業者は、本発明の好ましい実施形態が開示されているが、詳細な説明及び特定の例が、本発明の技術的範囲を限定するためではなく、単なる例示として与えられることを理解すべきである。基礎的な本発明の概念の技術的範囲内にある種々の置換、変形、付加、再構成は、この説明を読んだ後、当業者に明白になるであろう。
【００２３】
本発明の実施形態を詳細に参照すると、幾つかの例が添付図面に示されている、これらの例示的な実施形態を説明するために、ベースライン回路の１実施形態として、図３が使用される。可能である場合には、必ず同一または類似の部品（素子）を示すために図面を通して同じ参照符号が使用されている。
【００２４】
前述したように、しばしば、システム中の別の回路の駆動強度よりも小さい駆動強度を有するバッファの回路を使用し、しかも他の回路と実質的に類似した入力キャパシタンスを提供することが望ましい。これらの問題の幾つかを解決するような状態で典型的に使用されるバッファ回路の１実施形態が、図４に示されている。回路４００は２つのインバータ４１０、４２０を有し、それぞれは図３に示されている回路３００と共に使用されるインバータ３１０の強度の半分である。入力クロック信号はこの両インバータ４１０、４２０に結合される。半分の強度のインバータ４１０の出力は、キャパシタンス負荷Ｃ／２を有する下流の論理装置４３０に結合され、他方の半分の大きさのインバータ４２０の出力は浮遊状態に置かれている。したがって、回路４００は、回路３００の駆動強度のほぼ半分を論理装置４３０に与えながら、回路３００と実質的に同一の入力キャパシタンスを呈することができる。
【００２５】
これらの幾つかの問題を解決するような状態で典型的に使用されるバッファ回路の別の実施形態が、図５に示されている。回路５００はインバータ５１０を有し、これは図３に示されている回路３００と共に使用されるインバータ３１０の強度の半分である。半分の大きさのインバータ５１０の出力は下流の論理装置５２０に結合され、論理装置５２０はキャパシタンス負荷Ｃ／２を有する。入力クロック信号は、インバータ５１０とダミー論理装置５３０の両者に結合され、ダミー論理装置５３０もキャパシタンス負荷Ｃ／２を有する。したがって、回路５００は、回路３００と実質的に同一の入力キャパシタンスを呈するが、回路３００の駆動強度のほぼ半分を論理装置５２０に与えている。
【００２６】
しかしながら、これらのタイプの回路の使用は、その固有の問題を提示する。特に、クロック信号の周波数が上昇するとき、回路内のインバータのミラー効果は、さらに顕著に表われ始めて、それはこれらの回路のタイミング遅延に影響を与える。ミラー効果は、基本的に、キャパシタの両端子を実質的に同時に切換えることが、端子間の実効キャパシタンスを変更することになるということを示している。換言すると、回路中のインバータのノードの入力と出力との間に結合しているキャパシタンスは、フィードバック電流を回路に導入し、このフィードバック電流によって、回路を通るクロック信号の伝播に影響を与えている。
【００２７】
図３に戻ると、キャパシタンス結合（Ｃｍ）は、ベースラインインバータ３１０の入力ノードと出力ノードとを結合したキャパシタンスであり、回路３００のおおよそのフィードバック電流（Ｉｍ）は次式により計算されることが可能である。
【数１】
2006352886.tif 000020
【００２８】
ここで、Ｖｏｕｔはベースラインインバータ３１０の出力ノードの電圧であり、Ｖｉｎはベースラインインバータ３１０の入力ノードの電圧である。
【００２９】
図４に移ると、回路４００が、論理装置４３０に結合されたインバータ４１０の出力ノードから、そのフィードバックキャパシタンスのほぼ半分を受取り、出力が浮遊状態にあるインバータ４２０の出力から、そのフィードバック電流の他方の半分を受取り、各インバータ４１０、４２０はベースラインインバータの駆動強度のほぼ半分であるので、回路４００の近似的なフィードバック電流（Ｉｍ）は次式で計算されることが可能である。
【数２】
2006352886.tif 000021
【００３０】
ここで、Ｖｏｕｔは、半分の強度のインバータ４１０の出力ノードの電圧であり、Ｖｉｎは半分の強度のインバータ４１０、４２０の入力ノードの電圧であり、Ｖｆｌｏａｔは半分の強度のインバータ４２０の浮遊出力ノードの電圧である。
【００３１】
同様に、図５を見ると、回路５００は、論理装置５２０に結合された半分の強度のインバータ５１０の出力ノードから、そのフィードバックキャパシタンスのほぼ半分を受取り、ダミー論理装置５３０に対する結合から、そのフィードバック電流の他方の半分を受取るので、回路５００のフィードバック電流（Ｉｍ）は次式で計算されることが可能である。
【数３】
2006352886.tif 000022
【００３２】
ここで、Ｖｏｕｔは、半分の強度のインバータ５１０の出力ノードの電圧であり、Ｖｉｎは半分の強度のインバータ５１０の入力ノードの電圧である。
【００３３】
回路３００、４００、５００に関して、先の等式から認められるように、これらの各回路３００、４００、５００は異なる量のフィードバック電流を発生することができる。各回路３００、４００、５００により発生されるフィードバック電流が、その回路の遅延タイミングおよびタイミングスキューに影響するので、各回路３００、４００、５００は異なるタイミング遅延およびタイミングスキューを有することができる。特に、回路４００により発生されるフィードバック電流は、回路３００により発生されるフィードバック電流よりも大きいので、回路３００と４００により与えられる入力キャパシタンスが実質的に同じであっても、入力信号は、回路３００よりもゆっくりと回路４００を伝播することができる。反対に、回路５００により発生されるフィードバック電流は、回路３００により発生されるフィードバック電流よりも小さいので、回路３００と５００により与えられる入力キャパシタンスが実質的に同じであっても、入力波形は、回路３００よりも迅速に回路５００を伝播することができる。
【００３４】
これらの回路が異なる駆動強度を提供するように動作可能であり、実質的に等しい伝播遅延を有する回路であるためのシステム及び方法に注目する。これらのシステム及び方法により、回路が、ベースラインキャパシタンス負荷を駆動するのに適切な駆動強度を持つベースラインインバータを備えたベースライン回路の駆動強度の、ある比率の駆動強度を有することが可能である。さらに、これらの駆動回路は、ベースライン回路に対して、実質的に同一の入力キャパシタンス及びタイミング遅延、またはフィードバック電流を有することができる。このような回路の入力は３つのノードに結合され、その１つは、駆動される論理装置に結合されたインバータであり、２つ目はダミー論理装置であり、３つ目は出力が浮遊状態に置かれたインバータである。
【００３５】
図６を参照すると、このような回路の１実施形態が示されている。回路６００はベースライン回路に対して、実質的に同一の入力キャパシタンスと、タイミング遅延またはスキューを与えながら、ベースライン回路の駆動強度よりも小さい駆動強度を与えるのに適している。図３の回路３００（ここでは、以降“ベースライン回路”と呼ぶ）により駆動される論理装置３２０のキャパシタンスＣよりも小さいキャパシタンスを有する論理装置６１０へ、クロック信号を提供することが所望されていると仮定する。論理装置６１０と論理装置３２０との間のキャパシタンスの比はｍにより表され、それは、論理装置６１０のキャパシタンスが論理装置３２０のキャパシタンスの半分であるならば、ｍは２であり、論理装置６１０のキャパシタンスが論理装置３２０のキャパシタンスの３分の１であるならば、ｍは３である等々である。したがって、論理装置６１０のキャパシタンスはＣ／ｍの値であり、回路６００が、ベースライン回路３００の強度の１／ｍの駆動強度によって、論理装置６１０へクロック信号を駆動することが所望されている。
【００３６】
これを実現するため、１実施形態では、回路６００の入力は、３つのノード、即ちクロック駆動ノードと、ダミーキャパシタンスノードと、浮遊ノードとに結合される。クロック駆動ノードはインバータ６２０からなり、その出力は論理装置６１０に結合されている。インバータ６２０は、ベースライン回路３００で使用されているベースラインインバータ３１０の強度の１／ｍの強度であり、回路６００の入力で受信されるクロック信号を論理装置６１０へ駆動するために使用される。ダミーキャパシタンスノードは、回路６００の入力を、ダミーキャパシタンスを有するダミー論理装置６３０へ結合する。１実施形態では、このダミーキャパシタンスは（１／ｍ）＊［１−（１／ｎ）］Ｃであり、ここで、
【数４】
2006352886.tif 000023
【００３７】
である。回路６００の入力は、また浮遊ノードに結合され、これは回路３００で使用されているベースラインインバータ３１０の強度の１／ｍｎの強度のインバータ６４０を有する。インバータ６４０の出力は浮遊状態に置かれている。
【００３８】
結果として、図６に示されたものに類似する本発明の実施形態を利用すると、ベースライン回路の駆動強度のある比率の駆動強度を有する回路が構成されることができる。さらに、これらの回路は、実質的に同じタイミング遅延または入力キャパシタンスを有することができる。この概念は具体的な例を参照して、さらに明白に与えられる。図３で与えられている回路３００の駆動強度の半分の駆動強度を有するが、回路３００と類似の入力キャパシタンス及びタイミング遅延を有する回路が所望されることを仮定している。この目標は、図６で示されている回路の１実施形態を使用して達成される。
【００３９】
図７は、図６を参照して説明した回路の１実施形態を使用して作られた、図３の回路３００の半分の駆動強度を有する回路の１実施形態を示している。回路７００の入力は、３つのノード、即ちクロック駆動ノードと、ダミーキャパシタンスノードと、浮遊状態ノードとに結合されている。クロック駆動ノードはインバータ７２０からなり、その出力は論理装置７１０に結合されている。インバータ７２０は、回路３００で使用されているインバータ３１０の強度の１／２の強度であり、回路７００の入力で受信されるクロック信号を、論理装置７１０へ駆動するために使用される。ダミーキャパシタンスノードは、回路７００の入力を、ダミーキャパシタンスを有するダミー論理装置７３０へ結合する。１実施形態では、このダミーキャパシタンスは１／２＊（１−１／ｎ）Ｃであり、ここで、
【数５】
2006352886.tif 000024
【００４０】
である。回路７００の入力は浮遊ノードにも結合され、これは回路３００で使用されているインバータ３１０の強度の１／２ｎの強度のインバータ７４０を有する。インバータ７４０の出力は浮遊状態に置かれている。
【００４１】
回路７００のフィードバック電流（Ｉｍ）は次式により計算されることができる。
【数６】
2006352886.tif 000025
【００４２】
この式は以下のように簡略化されることができる。
【数７】
2006352886.tif 000026
【００４３】
これは次のように簡略化されることができる。
【数８】
2006352886.tif 000027
【００４４】
に示されているように、回路７００により発生されたフィードバック電流は、回路３００により発生されたフィードバック電流と、実質的に同一である。したがって、回路７００は、図３の回路３００の駆動強度の半分の駆動強度を提供するように動作し、図３の回路３００に対して、実質的に類似する入力キャパシタンス及びタイミング遅延を有する。
【００４５】
当業者には、この説明を読んだ後、ここで説明された構造及び半導体パッケージを実現するために伝統的な製造プロセスが使用されることができることは明白であろう。本発明のシステム及び方法に関して説明した構造を形成するために、マスク、フォトマスク、Ｘ線マスク、機械的マスク、酸化マスク、リソグラフィ等の使用が含まれている。さらに、提示したシステム及び方法の実施形態は、この実施形態が実行されるシステムのタイプに関係なく使用されることができる。特定のケースで使用する場合の本発明の特定の実施形態は、その場合の特徴にしたがい、半導体のタイプ、周波数またはパワー消費のような要素を含むことができることも明白であろう。使用される本発明の特定の実施形態は、当業者に明白であるように、１以上のこれらの要素を含めた経験的解析またはシミュレーションにしたがって決定されることができる。
【００４６】
実施形態を使用する際に、ベースライン回路またはベースラインインバータの用語がここで使用され、これは任意の強度であってもよく、用語ベースラインが量的含意をもたないことも明白であろう。それ故、ベースライン回路は、その回路に所望される特定の駆動強度に基づいて決定され、ベースライン回路の駆動強度の、ある比率の駆動強度を提供する回路は、本発明のシステム及び方法の実施形態を使用して生成することができる。さらに、本発明のシステム及び方法が、前述の例示的な実施形態で示した以外の広範囲の種々のゲート及び論理装置によって構成できることが明白であろう。
【００４７】
前述の説明では、本発明を特定の実施形態を参照して説明した。しかしながら、当業者は、種々の変形及び変更が、特許請求の範囲に記載されている本発明の技術的範囲を逸脱することなく行えることを認識できるであろう。したがって、明細書及び図面は、本発明を限定するためではなく、例示として考えられるべきものであり、全てのこのような変形は本発明の技術的範囲内に含まれることを意図している。
【００４８】
効果、その他の利点、および問題に対する解決策について特定の特別な実施形態に関して前述した。しかしながら、効果、利点、問題に対する解決策、およびこのような任意の利点、効果または解決策を生じ、或いはより決定的にする任意のコンポーネントは、一部または全ての特許請求の範囲の臨界的な、必要とされるまたは本質的な特徴或いはコンポーネントとして解釈されるべきではない。
【００４９】
本発明によれば、例えば、以下の視点１乃至１９に記載されるような方法及びシステムが提供可能である。
【００５０】
［視点１］
入力と、
前記入力に結合され、入力信号を第２の論理装置へ駆動するように動作する第１の論理装置と、
前記入力に結合されているダミー論理装置と、
前記入力に結合されている第３の論理装置とを具備し、
前記第３の論理装置の出力は第２の論理装置に結合されていない回路。
【００５１】
［視点２］
前記第１の論理装置は第１のインバータであり、前記第３の論理装置は第２のインバータである視点１に記載の回路。
【００５２】
［視点３］
前記回路は、ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を有する視点２に記載の回路。
【００５３】
［視点４］
前記第１のインバータは、前記ベースライン駆動強度の１／ｍの駆動強度を有する視点３に記載の回路。
【００５４】
［視点５］
前記ダミー論理装置は、前記ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有する視点４に記載の回路。
【００５５】
［視点６］
前記第２のインバータは、前記ベースライン駆動強度の１／ｍｎの駆動強度を有する視点５に記載の回路。
【００５６】
［視点７］
【数９】
2006352886.tif 000028
【００５７】
である視点５に記載の回路。
【００５８】
［視点８］
前記第２の論理装置は、前記ベースラインキャパシタンスの１／ｍのキャパシタンスを有する視点６に記載の回路。
【００５９】
［視点９］
前記入力信号は、クロック信号である視点８に記載の回路。
【００６０】
［視点１０］
入力にて受信された入力信号の駆動方法において、
前記入力信号を第１の論理装置に供給して、前記入力信号を第２の論理装置へ駆動し、
前記入力信号をダミー論理装置へ供給し、
前記入力信号を第３の論理装置へ供給するステップを具備し、
前記第３の論理装置の出力は前記第２の論理装置に結合されていない駆動方法。
【００６１】
［視点１１］
前記第１の論理装置は第１のインバータであり、前記第３の論理装置は第２のインバータである視点１０に記載の方法。
【００６２】
［視点１２］
ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を与える視点１１に記載の方法。
【００６３】
［視点１３］
前記第１のインバータは、前記ベースライン駆動強度の１／ｍの駆動強度を有する視点１２に記載の方法。
【００６４】
［視点１４］
前記ダミー論理装置は、前記ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有する視点１３に記載の方法。
【００６５】
［視点１５］
前記第２のインバータは、前記ベースライン駆動強度の１／ｍｎの駆動強度を有する視点１４に記載の方法。
【００６６】
［視点１６］
【数１０】
2006352886.tif 000029
【００６７】
である視点１５に記載の方法。
【００６８】
［視点１７］
前記第２の論理装置は、前記ベースラインキャパシタンスの１／ｍのキャパシタンスを有する視点１５に記載の方法。
【００６９】
［視点１８］
前記入力信号は、クロック信号である視点１７に記載の方法。
【００７０】
［視点１９］
ベースラインキャパシタンス負荷を駆動するためのベースライン駆動強度を持つベースラインインバータを具備したベースライン回路に対して、前記ベースライン回路と実質的に同一の入力キャパシタンス及びタイミング遅延を有する回路において、
入力と、
前記入力に結合され、前記入力におけるクロック信号を論理装置へ駆動するように動作する第１のインバータと、
前記入力に結合されているダミー論理装置と、
前記入力に結合されている第２のインバータとを具備し、
前記第１のインバータは、前記ベースライン駆動強度の１／ｍの駆動強度を有し、
前記ダミー論理装置は、前記ベースラインキャパシタンス負荷の（１／ｍ）＊［１−（１／ｎ）］のキャパシタンス負荷を有し、
前記第２のインバータは、前記ベースライン駆動強度の１／ｍｎの駆動強度を有し、前記第２のインバータの出力は前記論理装置に結合されていない回路。
【図面の簡単な説明】
【００７１】
【図１】クロック分配ネットワークを有する半導体の１実施形態を示す図である。
【図２】クロック分配ネットワークを有する半導体パッケージの１実施形態を示す図である。
【図３】回路の１実施形態を示す図である。
【図４】回路の１実施形態を示す図である。
【図５】回路の１実施形態を示す図である。
【図６】回路の１実施形態を示す図である。
【図７】回路の１実施形態を示す図である。
【外国語明細書】
2006352886000001.pdf