(57)【要約】      （修正有）【課題】積層型半導体パッケージを薄型化することができるように改良された積層型半導体パッケージ用多層基板を提供する。【解決手段】半導体パッケージ用の多層基板１は、半導体チップが嵌り込む大きさの貫通孔１４を有し、かつ両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第１の配線用基板８と、両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第２の配線用基板７とを備える。第１の配線用基板８と第２の配線用基板７との張り合わせ部でバンプ９を介して電気的接続が行われている。両基板の張り合わせによって生じた、貫通孔１４に由来する凹部１１に半導体チップを配置し、該半導体チップは前記凹部に露出している前記第２の配線用基板の配線パターンの一部である接続端子１２に電気的接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体チップを搭載するための、積層型半導体パッケージ用の多層基板であって、
前記半導体チップが嵌り込む大きさの貫通孔を有し、かつ両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第１の配線用基板と、
両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第２の配線用基板とを備え、
前記第１の配線用基板と前記第２の配線用基板は張り合わされ、かつ両基板は張り合わせ部でバンプを介して電気的接続が行われており、
両基板の張り合わせによって生じた、前記貫通孔に由来する凹部に前記半導体チップを配置し、該半導体チップは前記凹部に露出している前記第２の配線用基板の配線パターンの一部である接続端子に電気的接続されるようにした積層型半導体パッケージ用多層基板。
【請求項２】
前記第２配線用基板の基材の厚みが、１００μｍ以上１５０μｍ以下であることを特徴とする請求項１に記載の積層型半導体パッケージ用多層基板。
【請求項３】
半導体チップを搭載するための、積層型半導体パッケージ用の多層基板の製造方法であって、
前記半導体チップが嵌り込む大きさの貫通孔を有し、かつ両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第１の配線用基板を準備する工程と、
両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第２の配線用基板を準備する工程と、
前記第１の配線用基板と前記第２の配線用基板を、両基板間でバンプを介して電気的接続が行われるように張り合わせる工程とを備えた積層型半導体パッケージ用多層基板の製造方法。
【請求項４】
前記第２配線用基板の基材の厚みが、１００μｍ以上１５０μｍ以下であることを特徴とする請求項３に記載の積層型半導体パッケージ用多層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度実装に適した積層型半導体パッケージ用多層基板およびその製造方法に関する。
【背景技術】
【０００２】
電子機器を小型化するため、電子機器における半導体チップの実装密度を高めることが要求されている。
【０００３】
ここで、半導体チップを搭載した半導体パッケージの表面および裏面に外部端子を設け、それぞれの外部端子を接触させて複数の半導体パッケージを上下に積層することによって半導体チップの実装密度を高めることを目的とした、積層型半導体パッケージの技術がある（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特開２００２−３４３８９９（第２頁）
【０００５】
ところが、この特許文献１に記載の技術を用いた積層型半導体パッケージであっても、電子機器における半導体チップの実装密度をさらに高めるために、未だ改良できる余地が残されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、電子機器における半導体チップの実装密度を高めることを目的とし、より詳しくは、積層型半導体パッケージを薄型化することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る積層型半導体パッケージ用の多層基板は、半導体チップが嵌り込む大きさの貫通孔を有し、かつ両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第１の配線用基板（上層配線基板）と、両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第２の配線用基板（下層配線基板）とを備え、上記第１の配線用基板と上記第２の配線用基板は張り合わされ、かつ両基板は張り合わせ部でバンプを介して電気的接続が行われており、両基板の張り合わせによって生じた、上記貫通孔に由来する凹部に上記半導体チップを配置し、該半導体チップは上記凹部に露出している上記第２の配線用基板の配線パターンの一部である接続端子に電気的接続されるようにされている。
【０００８】
図９は、従来の技術にかかる積層型半導体パッケージを示す断面図である。この従来の技術にかかる積層型半導体パッケージは、片面に金属端子１０８が設けられ、もう一方の面（多層基板の裏面）にこの金属端子１０８と導通した半田バンプ１０３が設けられた下部基板１０１と、この下部基板１０１の片面上に設けられた、貫通孔を有し、かつ下部基板１０１と反対側の面（多層基板の表面）に金属端子１０７を有する上部基板１０２と、からなる多層基板を備えており、さらに、この上部基板１０２の貫通孔内に半導体チップ１０４が搭載され、この半導体チップ１０４と金属端子１０７または金属端子１０８とがそれぞれ接続ワイヤ１０６で接続され、この接続ワイヤ１０６と半導体チップ１０４とが封止樹脂１０５で覆われている。
【０００９】
この従来の技術にかかる積層型半導体パッケージでは、多層基板の表裏間つまり金属端子１０７と半田バンプ１０３との間の電気接続が、間接的に取られている。すなわち、半
導体チップ１０４から下部基板１０１上の金属端子１０８と、上部基板１０２上の金属端子１０７とにそれぞれ半導体チップ１０４を介して接続ワイヤ１０６を接続することによって多層基板の表裏間の電気接続が取られている。このため、半導体チップ搭載時のワイヤレイアウトが複雑である。
【００１０】
さらに、この従来の技術にかかる積層型半導体パッケージでは、半導体チップ１０４から上部基板１０２の表面に向かって接続ワイヤ１０６を延伸させることになるので、接続ワイヤ１０６の盛り上がりが大きくなり、この接続ワイヤ１０６および半導体チップ１０４を保護するのに十分な封止樹脂１０５の厚みや、貫通孔の深さ、すなわち上部基板の厚みも大きくなる。
【００１１】
これに対して、上記構成の本発明にかかる積層型半導体パッケージ用の多層基板であると、上記凹部の底面に相当する下部配線基板の上面部分のみに内部接続端子が設けられているため、多層基板へ半導体チップを搭載した場合に、当該半導体チップの上面から多層基板の凹部の底面に向かってワイヤボンド用の接続ワイヤが延伸することになる。
【００１２】
これにより、接続ワイヤの最上部と多層基板の凹部底面との距離が狭くなる、すなわち半導体チップにワイヤボンドする接続ワイヤの盛り上がりが少なくなり、半導体チップおよび接続ワイヤを収納、保護するのに十分な凹部の深さが浅くなるため、上部配線基板の厚みを薄く設定して、半導体パッケージ用の多層基板を薄型化することができる。
【００１３】
さらに、上記構成であると、上部と下部の配線基板が電気的に接続されているため、半導体チップに接続されたワイヤを片側の基板のみに設けられた内部接続端子に接続するだけで、半導体チップと多層基板の外装に設けられる外部端子とを電気的に接続することができる。これにより、半導体チップ搭載時のワイヤレイアウトを単純化することができる。
【００１４】
上記本発明にかかる積層型半導体パッケージ用の多層基板は、さらに、上記下部配線基板の基材の厚みが１００μｍ以上１５０μｍ以下である構成とすることができる。
【００１５】
半導体パッケージの組立て（パッケージ・アセンブリ時）には、一般に、基板が１５０℃程度に加熱される工程が必須とされる。ここで、積層型半導体パッケージを薄型化する目的からは、基板の厚みは薄いほど好ましいが、基板が薄くなるほど加熱に伴う変形量も増大してしまうため、高いパッケージ・アセンブリ性を得るという側面からは、基板の厚みは厚いほど好ましい。
【００１６】
本発明者らは、半導体チップを多層基板の凹部に安定して搭載できるようなパッケージ・アセンブリ性を得るためには、下部配線基板の熱変形量を２０μｍ以下に抑える必要があることを見出した。そして、下部配線基板の基材を１００μｍ以上１５０μｍ以下の薄さとしても、パッケージ・アセンブリ時における一般的な加熱温度に対する熱変形量を２０μｍ以下に抑えられることを見出した。
【００１７】
すなわち、上記構成であると、薄い下部配線基板を用いながらも、パッケージ・アセンブリ時における下部配線基板の熱変形量を２０μｍ以下に抑えることができるため、多層基板の薄型化を図りつつ、そのパッケージ・アセンブリ性を向上することができる。
【００１８】
本発明にかかる積層型半導体パッケージ用多層基板を用いて積層型半導体パッケージを構成すると、半導体チップにワイヤボンドする接続ワイヤの盛り上がりが少なくなるため、上部配線基板の厚みを薄く設定して半導体パッケージを薄型化させることができる。また、上部と下部の配線基板が電気的に接続されているため、半導体チップ搭載時のワイヤレイアウトを単純化することもできる。
【００１９】
上記積層型半導体パッケージを形成する際に、上記半導体チップおよび上記接続ワイヤを樹脂で覆う樹脂封止部の上面と、上記上部配線基板の上面とが、同一平面上に存在する構成とすることができる。
【００２０】
半導体チップと接続ワイヤを封止した樹脂封止部の上面が上部配線基板の上面よりも飛び出した状態で設けられていると、積層型半導体パッケージを複数積層した場合に、その積層間隔を当該飛び出した樹脂封止部の厚みよりも狭めることができない。他方、樹脂封止部の上面が上部配線基板の上面よりも引っ込んだ状態で設けられているのならば、半導体パッケージを薄型化させるために削減できる厚みが上部配線基板に存在していることになる。
【００２１】
したがって、樹脂封止部の上面と上部配線基板の上面とが同一平面上に存在する上記構成であると、半導体パッケージの積層可能な間隔を狭めつつ、個々の半導体パッケージを薄型化することができるため、電子機器における半導体チップの実装密度が一層高まる。
【００２２】
本発明にかかる積層型半導体パッケージ用の多層基板を用いて積層型半導体パッケージを構成すると、上記半導体チップおよび上記接続ワイヤを樹脂で覆っている樹脂封止部の上面と、上記上部配線基板の上面とが、同一平面に存在し、かつ上記樹脂封止部の上面と、上記半導体チップにワイヤボンドする接続ワイヤの上部との間隔が、３０μｍ以上５０μｍ以下である構成とすることができる。
【００２３】
樹脂で半導体チップおよび接続ワイヤを覆うと、これらを外部衝撃から保護することができる。ここで、外部衝撃に対する保護の側面からは、保護対象を覆う樹脂の厚みをできる限り厚く設定する方が好ましいが、樹脂の覆いを無用に厚くすることは、半導体パッケージを薄型化させるという本発明の目的に反してしまう。
【００２４】
そこで、本発明者らが検討したところ、樹脂封止部の上面と接続ワイヤの上部との間隔が３０μｍ以上５０μｍ以下であれば、半導体チップおよび接続ワイヤを外部衝撃から十分に保護できることが見出された。それゆえ、上記構成であると、半導体チップおよび接続ワイヤを外部衝撃から十分に保護しつつ、半導体パッケージを薄型化させることができる。
【００２５】
本発明にかかる積層型半導体パッケージ用の多層基板を用いて積層型半導体パッケージを構成すると、上記下部配線基板の基材の厚みが１００μｍ以上１５０μｍ以下である構成とすることができる。
【００２６】
この構成であると、上述したように、薄い下部配線基板を用いながらも、パッケージ・アセンブリ時における熱変形量を２０μｍ以下に抑えることができるため、積層型半導体パッケージの薄型化を図りつつ、積層型半導体パッケージのパッケージ・アセンブリ性を向上することができる。
【００２７】
また、上記課題を解決するために、本発明にかかる積層型半導体パッケージ用の多層基板の製造方法は、半導体チップが嵌り込む大きさの貫通孔を有し、かつ両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第１の配線用基板を準備する工程と、両面に配線パターンを有し、これら両面の配線パターンがスルホールにより電気的に接続されている第２の配線用基板を準備する工程と、上記第１の配線用基板と上記第２の配線用基板を、両基板間でバンプを介して電気的接続が行われるように張り合わせる工程と、両基板の張り合わせによって生じた上記貫通孔に由来する凹部に上記半導体チップを配置し、さらに該半導体チップを上記凹部に露出している上記第２の配線用基板の配線パターンの一部である接続端子に電気的接続する工程と、上記半導体チップを樹脂で封止するように、上記凹部に樹脂を充填する工程とを備える。
【００２８】
この構成の製造方法であると、上記本発明にかかる積層型半導体パッケージ用の多層基板を提供することができる。
【００２９】
また、この構成であると、上部配線基板の貫通孔をプレプリグの形成後に形成するため、既に貫通孔が形成されている上部配線基板の下面にプレプリグを形成する場合と比べて、貫通孔を避けるようにしてプレプリグを形成させるという精緻な作業を必要としない。これにより、プレプリグ形成工程の内容を単純化することができる。
【００３０】
上記積層型半導体パッケージ用の多層基板の製造方法は、さらに、上記下部配線基板の基材の厚みが、１００μｍ以上１５０μｍ以下である構成とすることができる。
【００３１】
この構成であると、上述したように、薄型化を図りつつ、そのパッケージ・アセンブリ性を向上させた多層基板を提供することができる。
【発明の効果】
【００３２】
本発明によると、多層基板の凹部の底面に相当する下部配線基板の上面部分のみに内部接続端子を設け、かつ上部と下部の配線基板を電気的に接続することにより、半導体チップにワイヤボンドする接続ワイヤの盛り上がりを少なくしつつ、半導体チップと外部端子との電気的接続をとることができる。
【００３３】
これにより、上部配線基板および樹脂封止部の厚みを薄く設定して、多層基板および半導体パッケージを薄型化することができるため、電子機器における半導体チップの実装密度が向上する。
【発明を実施するための最良の形態】
【００３４】
本発明にかかる積層型半導体パッケージ用多層基板の最良の形態について、以下、実施の形態１を例として説明する。また、本発明にかかる多層基板を用いて作成してなる積層型半導体パッケージについては、実施の形態２を例として後述する。
【００３５】
〔実施の形態１〕
【００３６】
本実施の形態１にかかる積層型半導体パッケージ用の多層基板１は、図１の正面図（ａ）および背面図（ｂ）で示すように、外形が方形板状であってかつ略中央に貫通孔１４が設けられた環状の上部配線基板８と、外形が上部配線基板８のそれと同形である下部配線基板７とを備えている。
【００３７】
さらに、この実施の形態１では、図１のＡ−Ｂ線断面の端面図である図２で示すように、上部配線基板８の両面および下部配線基板７の両面には金属ランド２が設けられており、各配線基板の両面における１対の金属ランド２の間は各基板内部で導通されている。
【００３８】
上部配線基板８と下部配線基板７とは、その間がバンプ９によって導通されており、かつプレプリグ１０を介して貼りあわされている。なお、このプレプリグ１０は、貫通孔１４と同形の貫通孔を有している。
【００３９】
下部配線基板７の上面部分は上部配線基板８の貫通孔１４の下部開口を閉鎖しており、この貫通孔１４と下部配線基板７の上面部分とによって、多層基板１における多層基板凹部１１が形作られている。
【００４０】
半導体チップとワイヤボンドさせるための内部接続端子１２は、下部配線基板７の上面部分、すなわち多層基板凹部１１の底面にのみ設けられている。また、図示しないが、下部配線基板７の上面には、内部接続端子１２と、それに対応する金属ランド２間とを接続するための配線パターンが設けられている。
【００４１】
このような積層型半導体パッケージ用多層基板は、図４で示すように、半導体チップ４を多層基板凹部１１内の下部配線基板７上に搭載し、接続ワイヤ６を介して内部接続端子１２と半導体チップ４とを電気的にかつ機械的に接続して用いることができる。
【００４２】
よって、上記積層型半導体パッケージ用の多層基板では、ワイヤボンド用の接続ワイヤ６が、多層基板凹部１１の底面のみに設けられた内部接続端子１２へ向かって延伸することになるため、接続ワイヤ６の最上部と多層基板の凹部底面との距離が狭くなる。すなわち半導体チップ４とワイヤボンドする接続ワイヤ６の盛り上がりが少なくなるため、半導体チップ４および接続ワイヤ６を十分に収納、保護するために必要とされる多層基板凹部１１の深さは浅くなる。
【００４３】
これにより、上部配線基板８の厚みを薄く設定して、半導体パッケージ用の多層基板を薄型化することができる。
【００４４】
さらに、上記積層型半導体パッケージ用の多層基板では、上部と下部の配線基板が電気的に接続されているため、半導体チップ４に接続された接続ワイヤ６を下部配線基板の上面部分のみに設けられた内部接続端子１２に接続するだけで、多層基板の外装面（表面および裏面）に配された金属ランド２と、半導体チップ４との電気的接続をとることができる。
【００４５】
これにより、半導体チップ搭載時のワイヤレイアウトを単純化することができる。
【００４６】
この実施の形態１にかかる積層型半導体パッケージ用多層基板を、以下のようにして作製した。
【００４７】
〈上部配線基板の作製〉
【００４８】
上部配線基板を作製するため、まず、ガラスエポキシ系樹脂基板に、ドリルまたはレーザ等を用いてスルーホールを形成した。その後、この基板の両面およびスルーホール内を銅箔でラミネートし、エッチングにより金属製パターンを形成後、この金属性パターンを覆うようにして基板の両面にソルダレジストを塗布した。
【００４９】
なお、詳しい内容は後述する実施の形態２にて説明するが、このガラスエポキシ系樹脂基板は、半導体パッケージ用多層基板に搭載する半導体チップの薄さに応じて、その厚みを薄く設定することが好ましい。
【００５０】
続いて、金属ランド２に対応する位置のソルダレジストを除去して開口させた後、この開口部にニッケル／金のメッキを施し、図５（ａ１）で示すような、金属ランド２が両面に設けられた基板を準備した。
【００５１】
なお、後述する貫通孔１４を形成させる箇所には、上記スルーホールおよび金属製パターンを形成させなくてもよい。また、金属ランド２は、０．５ｍｍピッチで、０．２５ｍｍφ（直径）にて形成した。
【００５２】
次に、図５（ａ２）で示すように、基板の下面における金属ランド２の上に、１２０μｍｍ厚の金属バンプ９を形成した。
【００５３】
その後、図５（ａ３）で示すように、この金属バンプ９の先端を露出させつつ、基板の下面に、ノンフロータイプのガラスエポキシ材または変性ポリイミドからなるプレプリグ１０を８０μｍｍ厚で形成した。
【００５４】
続いて、貫通孔１４に対応する部分を、ポリイミド系樹脂基板およびプレプリグ１０の一部を金型で打ち抜いて形成し、貫通孔１４を有する上部配線基板８を作製した。
【００５５】
この貫通孔１４を有する上部配線基板８としては、あらかじめ貫通孔１４を設けたガラスエポキシ系樹脂基板を用いてもよいが、貫通孔１４を避けるようにしてプレプリグ１０を形成するという精緻な作業が必要となるので、上記作製方法の方が、プレプリグ形成工程の内容を単純化できて好ましい。
【００５６】
〈下部配線基板の作製〉
【００５７】
１００μｍ〜１５０μｍ厚のポリイミド系樹脂基板にスルーホールを形成した。その後、この基板の両面およびスルーホール内を銅箔でラミネートし、エッチングにより金属製パターンを形成後、この金属性パターンを覆うようにして基板の両面にソルダレジストを塗布した。
【００５８】
続いて、金属ランド２に対応する位置のソルダレジストを除去つまり開口させた後、この開口部にニッケル／金のメッキを施した。なお、この金属ランド２は、０．５ｍｍピッチで、０．２５ｍｍφ（直径）にて形成した。
【００５９】
また、内部接続端子１２を、半導体チップの搭載領域の近傍に配置されるようにして、基板の上面の一部（上面部分）のみに形成し、図５（ｂ）で示すような、金属ランド２が両面に設けられ、内部接続端子１２が上面部分のみに設けられた下部配線基板７を作製した。
【００６０】
〈多層基板の作製〉
【００６１】
上部配線基板８および下部配線基板７を作製した後、図５（ｃ）で示すように、上部配線基板８と下部配線基板７とをエポキシ系の接着剤を用いて貼り合わせ、半導体パッケージ用の多層基板１を完成させた。
【００６２】
なお、多層基板１の外装面（表面および裏面）を形成する上部配線基板８または下部配線基板７の面に設けられた金属ランド２は、この多層基板１を実装する電子機器のマザーボードにおける外部端子の配置パターンに対応させて配置されている。
【００６３】
このような積層型半導体パッケージ用多層基板は、図４で示すように、半導体チップ４を多層基板凹部１１内の下部配線基板７の上面部分上に搭載し、接続ワイヤ６を介して内部接続端子１２と半導体チップ４とを電気的にかつ機械的に接続して用いるが、半導体チップ４とワイヤボンドする接続ワイヤ６の盛り上がりが少なくなることから、上部配線基板８の厚みを薄く設定できるため、半導体パッケージ用の多層基板が薄型化する。
【００６４】
また、上述したように、上部と下部の配線基板が電気的に接続されているため、下部配線基板の上面部分のみに設けられた内部接続端子１２に半導体チップ４をワイヤボンドさせることで、半導体チップ４と多層基板の外装面（表面および裏面）に配された金属ランド２との電気的接続をとることができ、半導体チップ搭載時のワイヤレイアウトを単純化することもできる。
【００６５】
ところで、半導体パッケージの組立て（パッケージ・アセンブリ時）には、一般に、基板が１５０℃程度に加熱される工程が必須とされる。本発明者らが検討したところ、半導体チップ４を多層基板凹部１１の底部に安定して搭載できるようなパッケージ・アセンブリ性を得るには、下部配線基板７の熱変形量を２０μｍ以下に抑える必要があることを見出した。
【００６６】
そして、基材の厚さ１００μｍ以上１５０μｍ以下の薄い下部配線基板７であっても、パッケージ・アセンブリ時における一般的な加熱温度に対して、下部配線基板の熱変形量を２０μｍ以下に抑えられることも見出した。
【００６７】
これにより、本実施の形態１にかかる積層型半導体パッケージ用の多層基板であると、薄型化を実現しつつ、安定したパッケージ・アセンブリ性を発揮できることが判った。
【００６８】
〔実施の形態２〕
【００６９】
次に、本発明にかかる多層基板を用いて作成した積層型半導体パッケージについて、以下に説明する。
【００７０】
積層型半導体パッケージ１３は、上記実施の形態１に半導体チップをワイヤボンドした半導体パッケージであって、図３の正面図（ａ）および背面図（ｂ）で示すように、外形が方形板状であってかつ略中央に樹脂封止部５が設けられた、１５０μｍ厚の上部配線基板８と、外形が上部配線基板８のそれと同形である、基材の厚さ１００μｍ以上１５０μｍ以下の下部配線基板７とを備えている。
【００７１】
また、この実施の形態２は、図３のＣ−Ｄ線断面の端面図である図４で示すように、多層基板凹部１１の底部である下部配線基板７の上面部分に半導体チップ４が搭載され、金（Ａｕ）からなる接続ワイヤ６を介して内部接続端子１２と半導体チップ４とが電気的にかつ機械的に接続されている。そして、この半導体チップ４および接続ワイヤ６は樹脂封止部５によって覆われている。
【００７２】
なお、上記実施の形態１にかかる多層基板と共通する部材についての説明は省略する。
【００７３】
この実施の形態２にかかる積層用半導体パッケージを、以下のようにして作製した。
【００７４】
図６で示すように、上記実施の形態１にかかる多層基板１を準備し、多層基板凹部１１の底部である下部配線基板７の上面部分に、内部接続端子１２を露出させつつ、７０μｍ厚の半導体チップ４を搭載した（ダイボンド工程）。
【００７５】
なお、搭載にあたっては、半導体チップ４の集合体である半導体ウエハの裏面（回路素子形成面の反対面）に、絶縁性接着シートを貼り付け、この半導体ウエハをダイシングにより個片化した半導体チップ４を搭載した。
【００７６】
続いて、図６で示すように、半導体チップ４の電極パッド部と下部配線基板７の内部接続端子１２とを、導電性の高い金属からなる接続ワイヤ６により接続した（ワイヤボンド工程）。
【００７７】
これらの接続ワイヤ６としては、２５μｍφの金（Ａｕ）ワイヤを用いた。また、各接続ワイヤ６同士が互いに接触しないようにして接続した。なお、半導体チップ４の電極パッド部と接続させた部分は、半導体チップ４の上部から７０μｍ程度盛り上がってしまうが、これはワイヤボンドの構造的に不可避である。
【００７８】
次に、図６で示すように、半導体チップ４、接続ワイヤ６および内部接続端子１２を覆い、かつ樹脂表面が上部配線基板８の上面と同一平面上に存在するようにして、すなわち両者の上面が揃うようにして、エポキシ系樹脂からなる樹脂封止部５を形成し、多層基板凹部１１を封止した（樹脂封止工程）。
【００７９】
また、樹脂封止部５は、その上面が、半導体チップ４にワイヤボンドする接続ワイヤ６の上部との間隔が、３０μｍ以上５０μｍ以下となるように形成した。このような間隔とした理由については後述する。
【００８０】
なお、この樹脂封止部５の形成には、ポッティングによる描画法で行うことができるが、樹脂封止部５の表面が上部配線基板８から突出しない限り、トップゲート方式のトランスファーモールド法や、スクリーンマスクを用いた樹脂印刷法を用いることもできる。
【００８１】
続いて、図６で示すように、下部配線基板７の外装側（下面側）に配された０．２５ｍｍφの金属ランド２の上に、０．３ｍｍφの半田バンプ３を形成し、積層型半導体パッケージ１３を作製した。
【００８２】
なお、この半田パンプ３の形成は、半田ボール搭載法を用いてもよいし、半田ペーストの印刷により形成してもよい。また、この半田バンプ３は、半導体パッケージの用途に応じて、上部配線基板８の外装側に配された金属ランド２の上に形成してもよい。
【００８３】
また、この半導体パッケージは、半田パンプ３を設けず、ランドグリッドアレイ（ＬＧＡ）型の半導体パッケージとしてもよい。
【００８４】
また、多層基板が複数の多層基板凹部１１を有しており、複数の半導体パッケージ用に加工されている場合には、１デバイス部分毎に切断して個別の半導体パッケージとするのは勿論である。
【００８５】
このような本実施の形態２では、上記実施の形態１にかかる多層基板を備えているため、半導体チップ４にワイヤボンドする接続ワイヤ６の盛り上がりが少なくなり、搭載する半導体チップ４の厚さに応じて、上部配線基板８の厚みを薄く設定できるため、半導体パッケージ用の多層基板を薄型化することができる。
【００８６】
さらに、上部と下部の配線基板が電気的に接続されているため、片側の基板のみに設けられた内部接続端子１２に半導体チップ４をワイヤボンドさせることで、半導体チップ４と多層基板の外装に配された金属ランド２との電気的接続をとることができ、半導体チップ搭載時のワイヤレイアウトを単純化することもできる。
【００８７】
また、半導体パッケージの組立て（パッケージ・アセンブリ時）では、一般に、例えば、接続ワイヤのボンディング工程、半導体チップの樹脂封止工程または外部端子の形成工程等の基板が１５０℃程度に加熱される工程が必要となるが、下部配線基板７の基材の厚みを１００μｍ以上１５０μｍ以下としているため、下部配線基板の熱変形量を２０μｍ以下に抑えられることができ、安定したパッケージ・アセンブリ性を発揮することができる。
【００８８】
また、本発明者らが検討したところ、半導体チップおよび接続ワイヤを外部衝撃から保護する側面からは、樹脂封止部５の覆いをできる限り厚くする方が好ましいものの、本実施の形態２のように、樹脂封止部の上面と接続ワイヤの上部との間隔を３０μｍ以上５０μｍ以下とすると、半導体チップおよび接続ワイヤを外部衝撃から十分に保護できることが見出された。
【００８９】
また、本実施の形態２では、樹脂封止部５の上面と、上部配線基板８の上面とを同一平面上に存在させるため、半導体パッケージの積層可能な間隔を狭めつつ、個々の半導体パッケージを薄型化することができる。
【００９０】
これは、樹脂封止部５の上面が上部配線基板８の上面よりも飛び出してしまうと、積層型半導体パッケージを複数個積層する場合に、その積層間隔を、樹脂封止部５の飛び出した厚みよりも狭めることができず、他方、樹脂封止部５の上面が上部配線基板８の上面よりも引っ込んでいる場合には、上部配線基板８をより薄くできる余地が残されていることになるためである。
【００９１】
以上から、本実施の形態２にかかる積層型半導体パッケージでは、上部配線基板および樹脂封止部の厚みを薄く設定して、半導体パッケージの積層可能な間隔を狭めつつ、個々の半導体パッケージが薄型化させることができるため、電子機器における半導体チップの実装密度が向上する。また、安定したパッケージ・アセンブリ性や十分な耐衝撃性を得ることもできる。
【００９２】
〔その他の事項〕
【００９３】
（１）上部配線基板８および下部配線基板７における『上部』および『下部』とは便宜的な呼称であり、マザーボードへの実装時における現実の配置の上下を限定するものではない。つまり、例えば図８で示すように、半導体パッケージの用途に応じて半導体パッケージを反転させ、上部配線基板８の外装側に配された金属ランド２の上に半田パンプ３を形成してマザーボードに実装することもできる。
【００９４】
（２）上記実施の形態１および２では上部配線基板８が１枚である場合を示したが、２枚以上積層してもよいのは勿論である。
【００９５】
（３）上記実施の形態２では、多層基板凹部内に１個の半導体チップ４を搭載した場合を示したが、搭載する半導体チップの数を制限するものではない。すなわち、例えば図７（ａ）で示すように、２個の半導体チップ４を上下に積層して多層基板凹部内に搭載し、それぞれを内部接続端子１２にワイヤボンドした半導体パッケージを作製してもよい。また、例えば図７（ｂ）で示すように、２個の半導体チップ４を並べて多層基板凹部内に搭載してもよい。なお、複数の半導体チップを上下に積層する場合には、最下層の半導体チップについては、ワイヤボンド法に代えてフリップチップ法を用いて搭載してもよい。
【００９６】
（４）本発明の積層型半導体パッケージを複数個積層させると、各パッケージの積層間隔が近接するため、電子機器における半導体チップの実装密度を向上させることができ好ましいが、本発明の積層型半導体パッケージに、従来の技術にかかる積層型半導体パッケージを組み合わせて積層できることは勿論である。
【産業上の利用可能性】
【００９７】
以上説明したように、本発明によると、上部配線基板および樹脂封止部の厚みを薄く設定して、多層基板および半導体パッケージを薄型化することができ、電子機器における半導体チップの実装密度を向上させることにも利用できるので、その産業上の利用可能性は大きい。
【図面の簡単な説明】
【００９８】
【図１】本発明にかかる半導体パッケージ用多層基板を示す正面図および背面図である。
【図２】図１のＡ−Ｂ線断面の一例を示す端面図である。
【図３】本発明にかかる半導体パッケージを示す正面図および背面図である。
【図４】図３のＣ−Ｄ線断面を示す端面図である。
【図５】本発明にかかる半導体パッケージ用多層基板の作製工程を説明する図である。
【図６】本発明にかかる半導体パッケージの作製工程を説明する図である。
【図７】図１のＡ−Ｂ線断面の別例を示す端面図である。
【図８】本発明にかかる半導体パッケージの別例を示す断面図である。
【図９】従来の技術にかかる積層型半導体パッケージを示す矢状断面図である。
【符号の説明】
【００９９】
１    半導体パッケージ用多層基板
２    金属ランド
３    半田バンプ
４    半導体チップ
５    樹脂封止部
６    接続ワイヤ
７    下部配線基板
８    上部配線基板
９    バンプ
１０    プリプレグ
１１    多層基板凹部
１２    内部接続端子
１３    半導体パッケージ
１４    貫通孔
１０１    下部基板
１０２    上部基板
１０３    半田パンプ
１０４    半導体チップ
１０５    封止樹脂
１０６    接続ワイヤ
１０７    金属ランド
１０８    金属ランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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