(57)【要約】      （修正有）【課題】集積回路のパッケージに関し、ＩＣチップ側の同時スイッチングに対する電源やグランドの電位の変動耐力の強化、放熱特性の改善を提供する。【解決手段】ＩＣパッケージ１０であって、ＩＣチップ４を搭載する基板６と、この基板に搭載された前記ＩＣチップを被覆する被覆部８とを備え、前記基板又は前記被覆部の何れか一方又は双方に、積層された単一又は複数の電源層２１、２２、２３、２４、２５とグランド層３１、３２、３３、３４、３５、３６とを有し、前記電源層と前記グランド層とを高誘電体層４１〜４９を挟み込んで対向配置させることにより、単一又は複数のキャパシタＣ１〜Ｃ９を内蔵させた構成である。また、ＩＣパッケージは、ＩＣチップに接触させた内側導体層３５と外側導体層３６とをサーマルビア１０１〜１０６、１１１〜１１６を介在させて結合させた構成であり、更に遮蔽導体部１３１〜１３ｎを備える構成とする。【選択図】図１３
2006344680.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣチップを搭載する基板と、この基板に搭載された前記ＩＣチップを被覆する被覆部とを備え、前記基板又は前記被覆部の何れか一方又は双方に、積層された単一又は複数の電源層とグランド層とを有し、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させたことを特徴とするＩＣパッケージ。
【請求項２】
請求項１に記載のＩＣパッケージにおいて、
前記基板又は前記被覆部の何れか一方又は双方に複数のキャパシタ及び絶縁層を積層させ、前記絶縁層により前記キャパシタを分離させたことを特徴とするＩＣパッケージ。
【請求項３】
基板に搭載されたＩＣチップを被覆する被覆部を備え、該被覆部は、前記ＩＣチップに接触させた内側導体層と、前記被覆部の最外層に設置された外側導体層とを備え、これら前記内側導体層と前記外側導体層との間を熱導体で連結させたことを特徴とするＩＣパッケージ。
【請求項４】
ＩＣチップを搭載する基板と、この基板に搭載された前記ＩＣチップを被覆する被覆部とを備え、前記基板及び前記被覆部に設置された導体層と、これら導体層を連結する複数の遮蔽導体とで、前記ＩＣチップを包囲する遮蔽導体部を構成したことを特徴とするＩＣパッケージ。
【請求項５】
積層された単一又は複数の電源層とグランド層とを有するとともに、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させた、基板を形成する工程と、
前記基板に搭載されたＩＣチップを被覆する被覆部を形成する工程と、
を含むことを特徴とするＩＣパッケージの製造方法。
【請求項６】
請求項１、請求項２、請求項３又は請求項４に記載の前記ＩＣパッケージを備えたことを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ：Integrated Circuit）を内蔵するＩＣパッケージに関し、その内部構造により、同時スイッチングノイズに対する耐性、電磁干渉（ＥＭＩ：Electromagnetic Interference) の防止、又は放熱特性を改善したＩＣパッケージ、その製造方法及び集積回路装置に関する。
【背景技術】
【０００２】
一般に、ＩＣチップをパッケージに内蔵させた集積回路装置では、電源やグランドを強化するため、電源とグランドとの間にキャパシタを配置することにより、同時スイッチングノイズを低減させている。この同時スイッチングノイズは、ＩＣ内部のインターフェース部が同時に動作する、例えば、同時に導通することにより、電源やグランドの電圧レベルを揺らせ、回路を誤動作させる。また、パッケージの熱対策については、ヒートスプレッタ構造が知られている。
【０００３】
ＩＣチップを搭載する基板の関連技術に関し、同時スイッチングノイズ及びＥＭＩノイズを低減するため、絶縁基板の内部に電源層とグランド層とが絶縁層を挟んで対向配置されることにより形成された内蔵キャパシタを備える多層配線基板（例えば、特許文献１）、電源層とグランド層との間に薄膜強誘電体からなるデカップリングキャパシタが内蔵された薄膜多層回路基板用ベース基板（例えば、特許文献２）、電源ノイズを防止するため、半導体基板の配線領域に下部電極と誘電体膜と上部電極とからなるキャパシタを備える半導体集積回路（例えば、特許文献３）、誘電体を挟んで形成された導電層を電源層及びグランド層にしたコンデンサ積層体を備えるプリント配線板（例えば、特許文献４）、高周波ノイズを抑制するため、電源層とグランド層との間に絶縁フィルムを配置した多層配線回路基板（例えば、特許文献５）、キャパシタ素子を得るための基板内蔵用キャパシタシート、このキャパシタシートをキャパシタ層として積層したプリント配線板（特許文献６）、電源層の上下両側に絶縁材層を介在させてグランド層を積層した多層プリント基板（例えば、特許文献７）等がある。
【０００４】
また、ＩＣチップを内蔵するパッケージの関連技術に関し、グランドと電源のベタパターンを誘電部材を挟んで対向配置したもの（例えば、特許文献８）がある。
【特許文献１】特開２００２−２２２８９２号公報（段落番号００５５）
【特許文献２】特開平７−２２７５７号公報（段落番号００１６、図１）
【特許文献３】特開平５−２１１２８４号公報（段落番号００１０、００１１、００１３、図１）
【特許文献４】特開２００３−２３２５７号公報（段落番号００１９、図１）
【特許文献５】特開２００３−１７４２６５号公報（段落番号００２２、図１）
【特許文献６】特開２００４−１７２５３０号公報（段落番号００４５、図７）
【特許文献７】特開２００１−５３４４９号公報（段落番号００３５、図１）
【特許文献８】特開２００３−３４７４９６号公報（段落番号００１５、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＩＣチップの回路規模が大きくなり、動作速度が高速化されると、チップの外部端子からチップまでの配線インダクタンスが増大し、また、チップが大型化したりすることで、同時スイッチングも増大する。また、パッケージは、小型多ピン化に向かっており、配線幅を細くし多くの信号を取り扱う一方で、レジスタンス成分も増大してきている。このような状況においては、従来の対策では十分な同時スイッチングの対策効果が期待できなくなってきている。また、外付けに電源端子毎に多くのキャパシタが必要となり、その実装スペースが確保できない。
【０００６】
そこで、ＩＣパッケージ、集積回路装置及びそのプリント配線板を含む集積回路装置の等価回路について、図１及び図２を参照して説明する。図１は、ＩＣパッケージ及び集積回路装置を示す図、図２はプリント配線板を含む集積回路装置の等価回路を示す図である。
【０００７】
この集積回路装置２では、ＩＣチップ４が多層配線回路基板である基板（サブストレート）６に搭載されるとともに、被覆部８によって被覆されたものである。基板６及び被覆部８により、ＩＣパッケージ１０が構成される。基板６において、各導体層６０２、６０４は、それぞれ信号ライン、電源ライン又はグランド（ＧＮＤ）として用いられ、導体層６０２、６０４には回路パターンや、導体パッドが形成されている。導体層６０２、６０４の間には、両者を絶縁する絶縁層６０６が設置されている。この絶縁層６０６に形成された複数のスルーホールのそれぞれには導体ビア６０８が形成され、各導体ビア６０８により、導体層６０２、６０４間の電源間接続、信号路間接続、グランド間接続が図られる。導体層６０２には基板６の上面に搭載されたＩＣチップ４が複数の半田バンプ６１０を介して電気的に接続され、また、集積回路装置２が搭載される、図示しないプリント配線板との電気的な接続を図るための複数の半田ボール６１２が導体層６０４の下面側に設置されている。
【０００８】
このような集積回路装置２を図示しないプリント配線板に搭載した場合の等価回路２００（図２）において、Ｖｄｄは電源ライン、ＧＮＤはグランドラインを表しており、ＩＣチップ４の内部、基板６、プリント配線板の配線部２０２を表している。ＩＣチップ４の内部にはセル２０４が設置されている。電源ラインＶｄｄ側には、プリント配線板の配線部２０２にインダクタ成分Ｌ１及びレジスタ成分Ｒ１、基板６にインダクタ成分Ｌ２及びレジスタ成分Ｒ２が存在し、グランドラインＧＮＤ側には、プリント配線板の配線部２０２にインダクタ成分Ｌ３及びレジスタ成分Ｒ３、基板６にインダクタ成分Ｌ４及びレジスタ成分Ｒ４が存在している。この集積回路装置２には、電源ラインＶｄｄとグランドラインＧＮＤとの間にキャパシタＣｍが外付けされている。このように、ＩＣチップ４から外付けのキャパシタＣｍの間には、導体ビア６０８、基板６の配線部によるインダクタ成分Ｌ２、Ｌ４及びレジスタ成分Ｒ２、Ｒ４が存在し、プリント配線板側の配線部２０２によるインダクタ成分Ｌ１、Ｌ３及びレジスタ成分Ｒ１、Ｒ３が存在している。インダクタ成分Ｌ１、Ｌ２、Ｌ３、Ｌ４は電流と磁界とにより生じ、レジスタ成分Ｒ１、Ｒ２、Ｒ３、Ｒ４と相俟って、ＩＣパッケージ１０の特性インピーダンスを増加させている。そこで、このキャパシタＣｍは、そのキャパシタンス成分により、特性インピーダンスを低下させ、ＩＣチップ４のセル２０４側の同時スイッチングに起因する電源やグランドの電位変動を吸収するために設置されている。
【０００９】
このようなキャパシタＣｍの設置は、集積回路装置２の規模の増大に伴い、高容量化させることが必要であり、ＩＣパッケージ１０とは別のキャパシタＣｍのための実装スペースを確保しなければならない。同時スイッチングノイズの軽減対策として、回路基板にキャパシタを埋め込むものが提案されてはいるが、ＩＣパッケージとして構成するものはない。また、ＥＭＩの遮蔽については、特許文献１の多層配線基板で対策されているにすぎない。また、半導体デバイスの高速化、微細化によるチップの大型化に伴い、同時スイッチングノイズ対策が必要であり、また、高速化や大型化に伴い、消費電力が増大すると、放熱特性の改善も必要となる。このような課題について、特許文献１〜８にはその開示はなく、また、その課題解決の構造や方法についての開示又は示唆もない。
【００１０】
そこで、本発明の第１の目的は、ＩＣパッケージに関し、パッケージ内に内蔵させたキャパシタにより、ＩＣチップ側の同時スイッチングに対する電源やグランドの電位の変動耐力を強化することにある。
【００１１】
また、本発明の第２の目的は、ＩＣパッケージに関し、パッケージ内に内蔵させた放熱回路により、パッケージの熱抵抗を削減することにある。
【００１２】
また、本発明の第３の目的は、ＩＣパッケージに関し、パッケージ内に遮蔽構造を構築し、電磁ノイズを遮蔽することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の構成は以下の通りである。
【００１４】
上記第１の目的を達成するため、本発明の第１の側面は、ＩＣパッケージであって、ＩＣチップを搭載する基板と、この基板に搭載された前記ＩＣチップを被覆する被覆部とを備え、前記基板又は前記被覆部の何れか一方又は双方に、積層された単一又は複数の電源層とグランド層とを有し、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させた構成である。
【００１５】
斯かる構成によれば、電源層とグランド層とを高誘電体層を挟み込んで対向配置させて高容量のキャパシタが形成される。電源層、高誘電体層及びグランド層からなるサンドイッチ構造を単位としてキャパシタが構成され、サンドイッチ構造の単位数を増加することにより、高容量化が得られる。複数のキャパシタをＩＣパッケージの厚さ方向に内蔵させることができ、高容量化が容易である。このようなキャパシタを内蔵させたＩＣパッケージでは、基板の配線インダクタンスやレジスタンスの影響を軽減でき、ＩＣチップ側の同時スイッチングによる電源やグランドの変動耐力が高められる。ＩＣパッケージにキャパシタを内蔵させることにより、外付けのキャパシタの静電容量を低減させ、外付けのキャパシタの実装スペースの確保が容易になる。外付けのキャパシタの省略も期待できる。
【００１６】
このような単一又は複数のキャパシタは基板又は被覆部に内蔵させ、又は基板及び被覆部の双方に内蔵させてもよい。被覆部にキャパシタを内蔵する構成とすれば、従来の被覆のみの機能を果たしながら、キャパシタの内蔵部として機能させることができる。基板及び被覆部の双方にキャパシタを内蔵すれば、キャパシタの設置数を増加させ、電源やグランドを強化するための静電容量を増加させることができる。
【００１７】
上記第１の目的を達成するためには、請求項１に記載のＩＣパッケージにおいて、前記基板又は前記被覆部の何れか一方又は双方に複数のキャパシタ及び絶縁層を積層させ、前記絶縁層により前記キャパシタを分離させた構成としてもよい。絶縁層を介在させることにより、内蔵される複数のキャパシタを電気的に分離させることができる。
【００１８】
上記第２の目的を達成するため、本発明の第２の側面は、ＩＣパッケージであって、基板に搭載されたＩＣチップを被覆する被覆部を備え、該被覆部は、前記ＩＣチップに接触させた内側導体層と、前記被覆部の最外層に設置された外側導体層とを備え、これら前記内側導体層と前記外側導体層との間を熱導体で連結させた構成である。
【００１９】
斯かる構成とすれば、被覆部に内側導体層、熱導体及び外側導体層からなる熱伝導構造が構築され、ＩＣパッケージの熱抵抗が低減する。ＩＣチップの熱が内側導体層、熱導体及び外側導体層を通して外部に排出され、ＩＣチップの放熱効果が得られる。
【００２０】
上記第３の目的を達成するため、本発明の第３の側面は、ＩＣパッケージであって、ＩＣチップを搭載する基板と、この基板に搭載された前記ＩＣチップを被覆する被覆部とを備え、前記基板及び前記被覆部に設置された導体層と、これら導体層を連結する複数の遮蔽導体とで、前記ＩＣチップを包囲する遮蔽導体部を構成している。
【００２１】
斯かる構成とすれば、ＩＣパッケージに基板側の導体層、被覆部側の導体層及びこれらを連結する遮蔽導体により、ＩＣチップを包囲する遮蔽導体部が構成され、電磁ノイズの遮蔽機能が得られる。ＩＣチップから発生するノイズの遮断効果が得られるので、ＥＭＩが軽減される。
【００２２】
上記第１の目的を達成するため、本発明の第４の側面は、ＩＣパッケージの製造方法であって、積層された単一又は複数の電源層とグランド層とを有するとともに、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させた、基板を形成する工程と、前記基板に搭載されたＩＣチップを被覆する被覆部を形成する工程とを含む構成である。斯かる構成により、ＩＣパッケージに電源層、高誘電体層及びグランド層を積層させることにより、ＩＣパッケージに単一又は複数のキャパシタが形成される。
【００２３】
上記第１の目的を達成するため、本発明の第５の側面は、集積回路装置であって、前記ＩＣパッケージを備えた構成である。既述の通り、電源層とグランド層との間にキャパシタを内蔵したＩＣパッケージを用いれば、配線インダクタンスやレジスタンスの影響を軽減でき、ＩＣチップ側の同時スイッチングによる電源やグランドの変動耐力が高められる。また、ＩＣパッケージが、ＩＣチップを被覆する被覆部を、ＩＣチップに接触する内側導体層を熱導体を介して外側導体層に連結させた構成であれば、熱伝導構造が構築され、熱抵抗の低減とともに、放熱効果が得られる。また、ＩＣパッケージにより、ＩＣチップを包囲する遮蔽導体部を構成すれば、電磁ノイズの遮蔽機能が得られ、ＥＭＩの軽減が図られる。
【発明の効果】
【００２４】
本発明によれば、ＩＣパッケージ内にキャパシタを内蔵させたので、同時スイッチングノイズに対して電源やグランドの電位変動耐力が強化される。
【００２５】
本発明によれば、ＩＣパッケージに内蔵した遮蔽導体部でＩＣチップを包囲したので、遮蔽導体部により電磁遮蔽効果が得られる。
【００２６】
本発明によれば、ＩＣパッケージに内蔵されるＩＣチップの熱を内側導体層から外側導体層に熱導体により導くので、ＩＣパッケージの熱抵抗が低減され、ＩＣチップの放熱効果が得られる。
【発明を実施するための最良の形態】
【００２７】
〔第１の実施の形態〕
【００２８】
本発明の第１の実施の形態について、図３及び図４を参照して説明する。図３は、第１の実施の形態に係るＩＣパッケージを用いた集積回路装置の一例を示す断面図、図４は、キャパシタをシンボル化したＩＣパッケージ及び集積回路装置の構成を示す図である。
【００２９】
この集積回路装置２は、半導体素子等を含むＩＣ（集積回路）チップ４、ＩＣチップ４を搭載する多層配線回路基板（サブストレート）としての基板６、この基板６とともにＩＣチップ４を被覆する被覆部８を含んで構成されている。ＩＣパッケージ１０は、ＩＣチップ４を搭載した基板６及び被覆部８により構成される。ここで、ＩＣチップ４には、ベアチップ、表面実装形式で、バンプを有するボールグリッドアレイ（ＢＧＡ）形成のチップ、バンプのないＬＧＡ形成のチップ、又はリードを有するＱＦＰ形式を用いたものの何れでもよい。ＩＣチップ４には、半導体素子等から構成される半導体チップが含まれる。また、基板６には、ＩＣチップ４等の電子部品を実装するための導体パターンや、導体パッドが形成されている。
【００３０】
基板６の最上層部には第１の信号層１２が設置され、その最下層部には第２の信号層１４が設置されている。信号層１２は導体層として例えば、メタル配線層であって、導体パターンを形成しており、その導体パターン上にはＩＣチップ４の複数の半田パンプ１６が配置されて電気的に接続されている。半田バンプ１６には、導電性が高く、熱伝導の良い金錫等が好適である。また、信号層１４も同様に導体層として例えば、メタル配線層であって、導体パターンを形成しており、その下面部には外部回路との電気的な接続に用いられる複数の半田ボール１８が配置されている。説明を容易にするため、導体パッドや導体パターンが所定の回路パターンを構成している点については省略してある。
【００３１】
この基板６において、信号層１２、１４の間には、複数組の平板状の電源層として例えば、第１、第２及び第３の電源層２１、２２、２３が設置されているとともに、複数層の平板状のグランド層として例えば、第１、第２及び第３のグランド層３１、３２、３３が設置されている。これら電源層２１、２２、２３及びグランド層３１、３２、３３は導体層として例えば、メタル配線層で構成され、その構成材料には、導電性が良く、熱伝導の高い金属材料が用いられる。電源層２１とグランド層３１との間には第１の高誘電体層４１が設置され、電源層２２とグランド層３２との間には第２の高誘電体層４２が設置され、電源層２３とグランド層３３との間には第３の高誘電体層４３が設置されている。各高誘電体層４１、４２、４３は、高い誘電率εを持つ材料で形成されている。
【００３２】
そこで、ＩＣパッケージ１０には、この実施の形態では、基板６側に電源層２１及びグランド層３１は高誘電体層４１を挟んで対向配置されたサンドイッチ構造により、第１のキャパシタＣ１が構成されている。同様に、電源層２２及びグランド層３２は高誘電体層４２を挟んで対向配置されたことにより、第２のキャパシタＣ２が構成され、また、電源層２３及びグランド層３３は高誘電体層４３を挟んで対向配置されたことにより、第３のキャパシタＣ３が構成されている。従って、基板６の多層内には、複数のキャパシタＣ１、Ｃ２、Ｃ３が埋め込まれ、各キャパシタＣ１、Ｃ２、Ｃ３には基板６の全面積又はその一部の面積を用いることができることにより、各キャパシタＣ１、Ｃ２、Ｃ３の対向電極面積が十分に確保される。キャパシタの静電容量Ｃは、誘電率εと面積Ａとの積に比例するので（後述の式(1) ）、各キャパシタＣ１、Ｃ２、Ｃ３は、高誘電体（ε）の採用と、面積Ａの拡大化と相俟って高容量化が図られている。
【００３３】
最上層の信号層１２と電源層２１との間には第１の絶縁層５１が設置され、グランド層３１と電源層２２との間には第２の絶縁層５２が設置され、同様に、グランド層３２と電源層２３との間には第３の絶縁層５３が設置され、また、グランド層３３と最下層の信号層１４との間には第４の絶縁層５４が設置されている。斯かる構成により、各キャパシタＣ１、Ｃ２、Ｃ３は、絶縁層５１、５２、５３、５４によって分離され、独立した構成となっている。このため、それぞれのキャパシタＣ１、Ｃ２、Ｃ３を別個に用いることが可能である。
【００３４】
信号層１２及び絶縁層５１に形成されたスルーホールには導体ビア６１、６２が形成され、高誘電体層４１、グランド層３１及び絶縁層５２に形成されたスルーホールには導体ビア６３が形成され、高誘電体層４２、グランド層３２及び絶縁層５３に形成されたスルーホールには導体ビア６４が形成され、高誘電体層４３、グランド層３３及び絶縁層５４に形成されたスルーホールには導体ビア６５が形成されている。即ち、導体ビア６１、６２、６３、６４、６５は、各キャパシタＣ１、Ｃ２、Ｃ３の電源層２１、２２、２３及びＩＣチップ４の電源端子を電気的に導通させ、同電位化を図っている。基板６内に設置した導体ビア６１、６２、６３、６４、６５により、ＩＣチップ４と各キャパシタＣ１、Ｃ２、Ｃ３の各電源層２１、２２、２３とが半田バンプ１６を介して直接接続されており、斯かる接続構造では接続間距離が短く、接続のためのインダクタ成分が低減されている。
【００３５】
信号層１２、絶縁層５１、電源層２１及び高誘電体層４１に形成されたスルーホールには導体ビア７１、７２が形成され、絶縁層５２、電源層２２及び高誘電体層４２に形成されたスルーホールには導体ビア７３、７４が形成され、絶縁層５３、電源層２３及び高誘電体層４３に形成されたスルーホールには導体ビア７５、７６が形成され、絶縁層５４に形成されたスルーホールには導体ビア７７、７８が形成されている。導体ビア７１、７２、７３、７４、７５、７６、７７、７８は、各キャパシタＣ１、Ｃ２、Ｃ３のグランド層３１、３２、３３及びＩＣチップ４のグランド端子を電気的に導通させ、同電位化を図っている。基板６内に設置した導体ビア７１、７２、７３、７４、７５、７６、７７、７８により、ＩＣチップ４と各キャパシタＣ１、Ｃ２、Ｃ３の各グランド層３１、３２、３３とが半田バンプ１６を介して直接接続されており、斯かる接続構造では接続間距離が短く、グランド側においても、接続のためのインダクタ成分が低減されている。
【００３６】
信号層１２、１４の間の基板６に形成されたスルーホールには導体ビア８１、８２が形成されている。即ち、導体ビア８１、８２は信号層１２、１４間を電気的に導通させている。そして、被覆部８は、基板６及びＩＣチップ４の表面層を覆う絶縁性合成樹脂で形成されている。
【００３７】
このように構成された集積回路装置２の基板６に埋め込み形成されたキャパシタＣ１、Ｃ２、Ｃ３については、図４に示す構成となる。この集積回路装置２（図４）において、１８１、１８２は信号端子、１８３は電源端子、１８４はグランド端子である。
【００３８】
積層化された複数の電源層２１とグランド層３１、電源層２２とグランド層３２、電源層２３とグランド層３３によって形成されたキャパシタＣ１、Ｃ２、Ｃ３は並列化されて存在している。各キャパシタＣ１、Ｃ２、Ｃ３について、電源層２１とグランド層３１、電源層２２とグランド層３２、電源層２３とグランド層３３の対向面積をＡ、高誘電体層４１、４２、４３の厚さ（電極間距離）をｄ、各静電容量をＣ、各高誘電体層４１、４２、４３の誘電率εとすれば、
Ｃ＝ε・Ａ／ｄ                                ・・・(1) 
であるから、並列化されたキャパシタＣ１、Ｃ２、Ｃ３の合成静電容量Ｃ１３は、
Ｃ１３＝３×ε・Ａ／ｄ＝３Ｃ                      ・・・(2) 
となる。高い誘電率εの材料を用いているので、キャパシタＣ１、Ｃ２、Ｃ３が高静電容量であるから、この実施の形態のように、３層構造でしかも、キャパシタＣ１、Ｃ２、Ｃ３を並列化しているので、その合成静電容量Ｃ１３は、積層数に応じた高い静電容量が得られている。
【００３９】
この実施の形態の集積回路装置２又はＩＣパッケージ１０についての特徴事項を列挙すれば次の通りである。
【００４０】
(1) この集積回路装置２又はＩＣパッケージ１０では、電源端子１８３とグランド端子１８４との間に、ＩＣパッケージ１０内に内蔵されたキャパシタＣ１、Ｃ２、Ｃ３で構成される合成静電容量Ｃ１３を介在させているので、この合成静電容量Ｃ１３により、特性インピーダンスの低減が図られ、電源及びグランドの変動耐力の強化が図られている。この結果、ＩＣチップ４側で同時スイッチングが生じても、電源及びグランド側の電位が揺れることはなく、動作の信頼性向上に寄与する。
【００４１】
(2) キャパシタＣ１〜Ｃ３の静電容量は、高誘電体層４１〜４３により、また、基板６の大きさにより設定されるが、その積層数Ｎによっても所望の静電容量を実現することができる。
【００４２】
(3) 電源層２１〜２３及びグランド層３１〜３３には、ＩＣチップ４が半田バンプ１６から導体ビア６１〜６５、７１〜７８によって直接接続されるので、接続間距離の短縮とともに、インダクタ成分の低減が図られる。
【００４３】
(4) 従って、ＩＣパッケージ１０の基板６内にキャパシタＣ１〜Ｃ３が埋め込まれることにより、基板６の配線インダクタンス又はレジスタンスによる影響を低減しながら、ＩＣチップ４の同時スイッチングによる電源、グランドの変動耐力を強化することができる。集積回路装置２に対する外付けキャパシタを低減させ、その実装スペースを縮小させることができる。
【００４４】
次に、この集積回路装置２の等価回路について、図５を参照して説明する。図５は、集積回路装置２をプリント配線板に搭載した場合の等価回路を示す図である。
【００４５】
この等価回路３００は、既述の通り（図２）、Ｖｄｄは電源ライン、ＧＮＤはグランドラインを表しており、ＩＣチップ４の内部、基板６、プリント配線板の配線部３０２を表している。ＩＣチップ４の内部にはセル３０４が設置されている。電源ラインＶｄｄ側には、プリント配線板の配線部３０２にインダクタ成分Ｌ１０、レジスタ成分Ｒ１０、、基板６にインダクタ成分Ｌ２０、ｅ１及びレジスタ成分Ｒ２０、ｒ１が存在し、グランドラインＧＮＤ側には、プリント配線板の配線部３０２にインダクタ成分Ｌ３０及びレジスタ成分Ｒ３０、基板６にインダクタ成分Ｌ４０、ｅ２及びレジスタ成分Ｒ４０、ｒ２が存在している。電源ラインＶｄｄとグランドラインＧＮＤとの間に外付けされていたキャパシタＣｍ（図２）に対し、この実施の形態の集積回路装置２では、基板６の内部にキャパシタＣｎが埋め込まれている。そこで、この等価回路３００では、キャパシタＣｎを中心にして、基板６の上面側にインダクタ成分ｅ１、ｅ２及びレジスタ成分ｒ１、ｒ２、基板６の下面側にインダクタ成分Ｌ２０、Ｌ４０及びレジスタ成分Ｒ２０、Ｒ４０が存在している。この場合、ＩＣチップ４からキャパシタＣ１〜Ｃ３の接続間距離が短縮されるので、インダクタ成分及びレジスタ成分を大幅に低減でき、即ち、ｅ１<<Ｌ２０、ｅ２<<Ｌ４０、ｒ１<<Ｒ２０、ｒ２<<Ｒ４０となる。
【００４６】
このように、基板６の内部に大容量のキャパシタＣｎが埋め込まれ、このキャパシタＣｎは、第１の実施の形態の場合、キャパシタＣｎは合成静電容量Ｃ１３と同一、即ち、Ｃｎ＝Ｃ１３であるから、ＩＣチップ４のセル３０４側の同時スイッチングによる電源やグランドの電位変動を基板６の内部のキャパシタＣｎで吸収することができ、安定した動作が期待できる。即ち、キャパシタＣｎはＩＣチップ４のセル３０４の近傍に設置され、同時スイッチングの影響による電源及びグランドの電位変動の影響からセル３０４の動作が防護される。
【００４７】
〔第２の実施の形態〕
【００４８】
本発明の第２の実施の形態について、図６及び図７を参照して説明する。図６は、第２の実施の形態に係るＩＣパッケージを用いた集積回路装置の一例を示す断面図、図７はキャパシタをシンボル化したＩＣパッケージ及び集積回路装置の構成を示す図である。図６及び図７において、図３及び図４に示す集積回路装置と同一部分には同一符号を付してある。
【００４９】
この実施の形態の集積回路装置２では、第１の実施の形態の集積回路装置２（図３）の第２及び第３の絶縁層５２、５３に代えて第４及び第５の高誘電体層４４、４５で構成したものである。各高誘電体層４４、４５は、既述の通り、高い誘電率εを持つ材料で形成されている。
【００５０】
斯かる構成とすれば、グランド層３１と電源層２２は高誘電体層４４を挟んで対向設置されており、このようなサンドイッチ構造により、第４のキャパシタＣ４が構成され、また、グランド層３２と電源層２３は高誘電体層４５を挟んで対向設置されており、同様の構造により、第５のキャパシタＣ５が構成されている。その他の構成は、第１の実施の形態と同様であって、キャパシタＣ１〜Ｃ３が構成されている。
【００５１】
このように構成された集積回路装置２（図６）の基板６に埋め込み形成されたキャパシタＣ１、Ｃ２、Ｃ３とともに、キャパシタＣ４、Ｃ５については、図７に示す構成となる。これらのキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５は基板６内で並列化されているから、キャパシタＣ１〜Ｃ５の合成静電容量Ｃ１５は、
Ｃ１５＝５Ｃ                            ・・・(3) 
となる。式(3) において、Ｃは、式(1) に示した通りである。
【００５２】
即ち、第２の実施の形態に係る集積回路装置２又はＩＣパッケージ１０（図６、図７）では、第１の実施の形態における絶縁層５２、５３を高誘電体層４４、４５に変更されているので、基板６の厚さを変更することなく、キャパシタＣ４、Ｃ５が追加されている。
【００５３】
このようにキャパシタＣ１〜Ｃ５を並列化した場合の合成静電容量Ｃ１５を用いた場合、既述の等価回路３００（図５）のキャパシタＣｎは、Ｃｎ＝Ｃ１５＝５Ｃとなり、既述の集積回路装置２（図３）の場合に比較し、特性インピーダンスをより低減化することができ、ＩＣチップ４の同時スイッチングに対する電源及びグランドの電位の変動耐力がより高められている。
【００５４】
〔第３の実施の形態〕
【００５５】
本発明の第３の実施の形態について、図８及び図９を参照して説明する。図８は、第３の実施の形態に係るＩＣパッケージを用いた集積回路装置の一例を示す断面図、図９は、キャパシタをシンボル化したＩＣパッケージ及び集積回路装置の構成を示す図である。図８及び図９において、図６に示す集積回路装置２と同一部分には同一符号を付してある。
【００５６】
この実施の形態の集積回路装置２では、基板６の表面部側に形成された被覆部８がＩＣチップ４を覆うとともに、その上面側に第４及び第５の電源層２４、２５、第４及び第５のグランド層３４、３５が交互に設置されており、電源層２４とグランド層３４との間に第６の高誘電体層４６が形成され、グランド層３４と電源層２５との間に第７の高誘電体層４７が形成され、電源層２５とグランド層３５との間に第８の高誘電体層４８が形成されている。これら電源層２４、２５及びグランド層３４、３５は導体層として同様に例えば、メタル配線層で構成されている。各高誘電体層４６、４７、４８は、既述の通り、高い誘電率εを持つ材料層である。即ち、被覆部８は、既述の電源層２４、２５、グランド層３４、３５及び高誘電体層４６、４７、４８とともに、絶縁層からなる被覆樹脂層５０の積層体で構成されている。この実施の形態では、被覆樹脂層５０がＩＣチップ４の側面部及び下面部を覆い、被覆している。
【００５７】
被覆部８を構成する、電源層２４、２５、グランド層３４、３５及び高誘電体層４６、４７、４８の積層部分において、電源層２４及びグランド層３４は高誘電体層４６を挟んで対向配置されたサンドイッチ構造により、第６のキャパシタＣ６が構成され、グランド層３４及び電源層２５は高誘電体層４７を挟んで対向配置されたサンドイッチ構造により、第７のキャパシタＣ７が構成され、電源層２５及びグランド層３５は高誘電体層４８を挟んで対向配置されたサンドイッチ構造により、第８のキャパシタＣ８が構成されている。
【００５８】
高誘電体層４６、グランド層３４及び高誘電体層４７に形成されたスルーホールには導体ビア８３が形成され、また、高誘電体層４７、電源層２５及び高誘電体層４８に形成されたスルーホールには導体ビア８４が形成されている。導体ビア８３は、電源層２４、２５を電気的に導通させて同電位化を図り、導体ビア８４はグランド層３４、３５を電気的に導通させて同電位化を図っている。
【００５９】
また、高誘電体層４８、グランド層３５、被覆樹脂層５０、信号層１２及び絶縁層５１に形成された複数のスルーホールには複数の導体ビアとして例えば、導体ビア８５、８６が形成され、被覆樹脂層５０、信号層１２、絶縁層５１、電源層２１及び高誘電体層４１に形成された複数のスルーホールには複数の導体ビアとして例えば、導体ビア８７、８８が形成されている。導体ビア８５、８６は、電源層２５と電源層２１とを電気的に導通させ、同電位化を図っており、導体ビア８７、８８は、グランド層３５とグランド層３１とを電気的に導通させ、同電位化を図っている。
【００６０】
このように構成された集積回路装置２（図８）の基板６に埋め込み形成されたキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５に対し、被覆部８に埋め込み形成されたキャパシタＣ６、Ｃ７、Ｃ８については、図９に示す構成となり、全てが並列化されている。図９において、図７と同一部分には同一符号を付してある。
【００６１】
積層化された複数の電源層２４とグランド層３４、グランド層３４と電源層２５、電源層２５とグランド層３５によって形成されたキャパシタＣ６、Ｃ７、Ｃ８は並列化されて存在している。各キャパシタＣ６、Ｃ７、Ｃ８についても、既述の通り、式(1) が成立するから、並列化されたキャパシタＣ６、Ｃ７、Ｃ８の合成静電容量Ｃ６８は、
Ｃ６８＝３×ε・Ａ／ｄ＝３Ｃ                      ・・・(4) 
となる。
【００６２】
従って、基板６側のキャパシタＣ１〜Ｃ５と、被覆部８側のキャパシタＣ６〜Ｃ８の各静電容量をＣとすると、合成静電容量Ｃ１８は、
Ｃ１８＝Ｃ１５＋Ｃ６８＝５Ｃ＋３Ｃ＝８Ｃ          ・・・(5) 
となる。即ち、電源端子１８３とグランド端子１８４との間には合成静電容量Ｃ１８が介在しているが、この合成静電容量Ｃ１８は、高誘電体を用いて高容量化された各キャパシタＣ１〜Ｃ８の各静電容量Ｃで構成され、且つこれらキャパシタＣ１〜Ｃ８の並列化即ち、Ｃｎ＝Ｃ１８＝８Ｃにより高容量化されている。斯かる構成によれば、電源及びグランド側の特性インピーダンスの低減化により、ＩＣチップ４側の同時スイッチングに対する電源及びグランドの電位の変動耐力がより強化されている。
【００６３】
〔第４の実施の形態〕
【００６４】
本発明の第４の実施の形態について、図１０等を参照して説明する。図１０は、第４の実施の形態に係るＩＣパッケージ及び集積回路装置の製造方法の一例を工程順に示す断面図である。図１０において、図８に示す集積回路装置２と同一部分には同一符号を付してある。
【００６５】
この製造工程には、（Ａ）基板６の形成工程、（Ｂ）ＩＣチップ４の搭載工程、（Ｃ）被覆部８の形成工程等が含まれている。
【００６６】
（Ａ）基板６の形成工程
【００６７】
この基板６の形成工程では、図１０の（Ａ）に示すように、信号層１２、１４、電源層２１、２２、２３、グランド層３１、３２、３３にアルミニウム、銅、銀等の導電性の良好な導体材料を使用し、また、高誘電体層４１、４２、４３に高誘電体材料を使用することにより、電源層２１、２２、２３とグランド層３１、３２、３３とを高誘電体層４１、４２、４３を挟んで交互に積層形成し、その最外層部に信号層１２、１４を設置して基板６が形成される。この形成方法は、印刷、蒸着等、いずれの方法であってもよい。
【００６８】
この形成工程において、図１０の（Ａ）に示すように、導体ビア６１、６２、６３、６４、６５、７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８５、８６、８７、８８の設置位置にスルーホールが形成され、各スルーホールに対応し、これら導体ビア６１、６２、６３、６４、６５、７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８５、８６、８７、８８が既述の導体材料を用いて形成される。この形成方法は、印刷、蒸着等、いずれの方法であってもよい。各スルーホールは、レーザー加工等により、孔開け加工することにより形成される。各導体ビア６１、６２、６３、６４、６５、７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８５、８６、８７、８８は、スルーホールにメッキ等を施すことにより形成してもよい。
【００６９】
基板６の信号層１２には、ＩＣチップ４の搭載面に対応する導体パッドや所定の回路に対応した導体パターンが形成される。同様に、信号層１４には、半田ボール１８の設置位置に対応して導体パッドや導体パターンが形成される。
【００７０】
（Ｂ）ＩＣチップ４の搭載工程
【００７１】
基板６の信号層１２の上面には、図１０の（Ｂ）に示すように、ＩＣチップ４が半田バンプ１６を介在させて搭載され、信号層１２との電気的な導通が図られる。ＩＣチップ４と導体ビア７１、７２等とは金錫等の導電性の良い材料を用いてボンディングし、電気的な接続を図る。
【００７２】
（Ｃ）被覆部８の形成工程
【００７３】
ＩＣチップ４が搭載された基板６の上面には、図１０の（Ｃ）に示すように、ＩＣチップ４の周囲に露出する基板６の表面部に被覆樹脂層５０が設置され、被覆部８の一部が形成されるとともに、導体ビア８５、８６、８７、８８を設置する位置にスルーホールが形成され、導体ビア８５、８６、８７、８８が設置される。即ち、この工程により、ＩＣチップ４の側面部が被覆樹脂層５０によって被覆されて封止されるとともに、被覆樹脂層５０の表面部はＩＣチップ４の上面と一致させる。被覆樹脂層５０には、ポリイミド樹脂等の封止性の高い樹脂が用いられる。
【００７４】
この被覆部８の形成工程において、図８に示すように、ＩＣチップ４の表面層及び被覆樹脂層５０の表面を覆って被覆部８の残部が形成される。即ち、この被覆部８には、被覆樹脂層５０とともに、電源層２４、２５、グランド層３４、３５及び高誘電体層４６、４７、４８が、電源層２４、２５とグランド層３４、３５との間に高誘電体層４６、４７、４８の一つが挟み込まれてサンドイッチ構造を成し、被覆部８の最外層に電源層２４、ＩＣチップ４に接触する最内層にグランド層３５を配して積層設置される。また、この被覆部８の形成工程において、導体ビア８３、８４、８５、８６、８７、８８の形成位置にはスルーホールが形成されるとともに、導体ビア８３、８４、８５、８６、８７、８８が形成される。これら電源層２４、２５、グランド層３４、３５及び導体ビア８３、８４、８５、８６、８７、８８には、アルミニウム、銅、銀等の導電性の良好な導体材料が使用され、その形成方法は、印刷、蒸着等、いずれの方法であってもよい。高誘電体層４６、４７、４８には高誘電体材料が用いられ、その形成方法は、印刷等の方法による。
【００７５】
このような工程を経て、図８に示すように、ＩＣパッケージ１０及び集積回路装置２が製造される。なお、基板６と被覆部８との間に設置される導体ビア８５、８６、８７、８８には、導体ワイヤを用いてもよい。
【００７６】
〔第５の実施の形態〕
【００７７】
本発明の第５の実施の形態について、図１１及び図１２を参照して説明する。図１１は、第５の実施の形態に係るＩＣパッケージを用いた集積回路装置の一例を示す断面図、図１２は、キャパシタをシンボル化したＩＣパッケージ及び集積回路装置の構成を示す図である。図１１、図１２において、図８、図９に示す集積回路装置２と同一部分には同一符号を付してある。
【００７８】
この実施の形態に係るＩＣパッケージ１０を用いる集積回路装置２（図１１）では、被覆部８は、ＩＣパッケージ１０の最外層部分にグランド層３６及び高誘電体層４９が重ね合わせて形成されている。グランド層３６は、既述の通り、導体層である。グランド層３６及び電源層２４は、高誘電体層４９を挟んで対向配置されたサンドイッチ構造により、第９のキャパシタＣ９が構成されている。即ち、この実施の形態の被覆部８には、４組のキャパシタＣ６、Ｃ７、Ｃ８、Ｃ９が埋め込み形成されている。
【００７９】
この実施の形態にあっては、高誘電体層４６、グランド層３４及び高誘電体層４７に形成された複数のスルーホールには、導体ビア８９、９０、９１、９２、９３が形成され、電源層２４、２５が複数の導体ビア８９、９０、９１、９２、９３で連結され、電気的に接続されている。これらの導体ビア８９、９０、９１、９２、９３の形成により、４組のキャパシタＣ６、Ｃ７、Ｃ８、Ｃ９は並列化されているとともに、これらキャパシタＣ６〜Ｃ９は、基板６側に内蔵されたキャパシタＣ１〜Ｃ５とも並列化されていることから、この場合の合成静電容量Ｃ１９は、キャパシタＣｎ＝Ｃ１９＝９Ｃであり、高容量化が図られている。また、既述の導体ビア８５、８６により、電源層２５と基板６側の電源層２１との電気的な接続が図られている。また、この実施の形態では、基板６側に形成されたスルーホールに導体ビア９４が形成され、この導体ビア９４によっても、基板６の厚さ方向に信号層１２、１４間の信号路が形成されている。
【００８０】
そして、高誘電体層４９、電源層２４及び高誘電体層４６間に形成された複数のスルーホールには、熱導体としてサーマルビア１０１、１０２、１０３、１０４、１０５、１０６が形成され、高誘電体層４７、電源層２５及び高誘電体層４８間に形成された複数のスルーホールには、熱導体としてサーマルビア１１１、１１２、１１３、１１４、１１５、１１６が形成されている。各サーマルビア１０１〜１０６、１１１〜１１６は、熱導体を構成することから、熱伝導性の高い材料で形成すればよい。即ち、被覆部８には、グランド層３６、サーマルビア１０１、１０２、１０３、１０４、１０５、１０６、グランド層３４、サーマルビア１１１、１１２、１１３、１１４、１１５、１１６及びグランド層３５に熱導回路１２０（図１２）が構成されている。この熱導回路１２０により、ＩＣチップ４の熱の被覆部８から外部への放熱効果が高められ、ＩＣチップ４の冷却が図られる。矢印Ｈは、熱導回路１２０における熱の移動を示している。
【００８１】
この実施の形態において、第３の実施の形態における導体ビア８３、８４及びそのスルーホールは図示していないが、これら導体ビア８３、８４及びそのスルーホールを設置してもよく、また、導体ビア８３は導体ビア８９、９０、９１、９２、９３で兼用させてもよく、同様に、導体ビア８４は、サーマルビア１０１、１０２、１０３、１０４、１０５、１０６、１１１、１１２、１１３、１１４、１１５、１１６で兼用させてもよい。
【００８２】
また、電源層２５と電源層２１とは、導体ビア８５、８６等で連結されて、熱導回路１２０が基板６側にも形成されているので、ＩＣチップ４の熱は基板６側にも放熱し、ＩＣチップ４の冷却に寄与する。
【００８３】
そして、この実施の形態においても、図１２に示すように、第３の実施の形態（図８）と同様に、基板６側にはキャパシタＣ１〜Ｃ５、被覆部８側にはキャパシタＣ６〜Ｃ９が内蔵され、これらキャパシタＣ１〜Ｃ９は並列化されて存在しているので、電源及びグランドの特性インピーダンスの低減、ＩＣチップ４の同時スイッチングに対する電源及びグランドの電位の変動耐力が高められている。また、この実施の形態では、熱導回路１２０を構成するサーマルビア１０１、１０２、１０３、１０４、１０５、１０６、１１１、１１２、１１３、１１４、１１５、１１６は、キャパシタＣ６〜Ｃ９の並列配線の一部として機能しており、並列回路の導体抵抗の低減に寄与している。
【００８４】
〔第６の実施の形態〕
【００８５】
本発明の第６の実施の形態について、図１３、図１４及び図１５を参照して説明する。図１３は第６の実施の形態に係るＩＣパッケージを用いた集積回路装置の一例を示す断面図、図１４は遮蔽導体部を示す図、図１５はその基板の概略構成を示す図である。図１３、図１４及び図１５において、図１１及び図１２に示す集積回路装置２と同一部分には同一符号を付してある。  
【００８６】
この実施の形態のＩＣパッケージ１０及び集積回路装置２では、既述した通り（第５の実施の形態：図１１）、被覆部８の最外層には、導体層からなるグランド層３６が設置され、また、基板６の下層部には、同様に導体層からなるグランド層３３が設置されている。即ち、ＩＣチップ４は、ＩＣチップ４の上面側に設置されたグランド層３６と、ＩＣチップ４の下面側に設置されたグランド層３３の間に挟まれて設置されている。
【００８７】
そこで、これらグランド層３３、３６との間の被覆部８及び基板６に跨がって形成された複数のスルーホールには遮蔽導体ビア１３１、１３２・・・１３ｎが設置され、これら複数の遮蔽導体ビア１３１、１３２・・・１３ｎでグランド層３３、３６間を連結するとともに、ＩＣチップ４を包囲させている。即ち、これら遮蔽導体ビア１３１、１３２・・・１３ｎ及びグランド層３３、３６により、図１４に示すように、籠状の遮蔽導体部１３０が形成され、この遮蔽導体部１３０の内部にＩＣチップ４が内蔵されている。遮蔽導体部１３０は、グランド層３３、３６と同電位化されるとともに、接地されている。
【００８８】
斯かる構成とすれば、ＩＣチップ４から放射される電磁波を遮蔽導体部１３０で遮断できるとともに、外部からの電磁波を遮蔽導体部１３０で遮断でき、外部からの電磁波による影響からＩＣチップ４を防護することができる。
【００８９】
そして、この実施の形態では、第５の実施の形態と同様の構成を備えるとともに、遮蔽導体部１３０を備えたことから、図１５に示すように、基板６側にはキャパシタＣ１〜Ｃ５、被覆部８側にはキャパシタＣ６〜Ｃ９が内蔵され、これらキャパシタＣ１〜Ｃ９は並列化されて存在し、その周囲には、遮蔽導体部１３０が形成されて電磁シールドが図られ、電磁遮蔽効果の向上とともに、ＥＭＩの抑制ないし軽減が図られている。この実施の形態では、遮蔽導体ビア１３１、１３２・・・１３ｎは、グランド層３１、３２、３３、３４、３５、３６を連結する接続回路を構成しており、接続間抵抗の低減に寄与している。
【００９０】
〔第７の実施の形態〕
【００９１】
本発明の第７の実施の形態について、図１６等を参照して説明する。図１６は、第７の実施の形態に係るＩＣパッケージ及び集積回路装置の製造方法の一例を工程順に示す断面図である。図１６において、図１３に示す集積回路装置２と同一部分には同一符号を付してある。
【００９２】
この実施の形態の製造工程においても、（Ａ）基板６の形成工程、（Ｂ）ＩＣチップ４の搭載工程、（Ｃ）被覆部８の形成工程等が含まれている。
【００９３】
（Ａ）基板６の形成工程
【００９４】
この基板６の形成工程では、図１６の（Ａ）に示すように、信号層１２、１４、電源層２１、２２、２３、グランド層３１、３２、３３にアルミニウム、銅、銀等の導電性の良好な導体材料を使用し、また、高誘電体層４１、４２、４３に高誘電体材料を使用することにより、電源層２１、２２、２３とグランド層３１、３２、３３とを高誘電体層４１、４２、４３を挟んで交互に積層形成し、その最外層部に信号層１２、１４を設置して基板６が形成される。この形成方法は、印刷、蒸着等、いずれの方法であってもよい。
【００９５】
この形成工程において、図１６の（Ａ）に示すように、導体ビア６１、６２、６３、６４、６５、７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８５、８６、遮蔽導体ビア１３１、１３２・・・１３ｎの設置位置にスルーホールが形成され、各スルーホールに対応し、これら導体ビア６１、６２、６３、６４、６５、７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８５、８６、遮蔽導体ビア１３１、１３２・・・１３ｎが既述の導体材料を用いて形成される。これらの導体ビア及び遮蔽導体ビア１３１、１３２・・・１３ｎの形成方法は、印刷、蒸着等、いずれの方法であってもよい。
【００９６】
基板６の信号層１２には、ＩＣチップ４の搭載面に対応する導体パッドや所定の回路に対応した導体パターンが形成される。同様に、信号層１４には、半田ボール１８の設置位置に対応して導体パッドや導体パターンが形成される。
【００９７】
（Ｂ）ＩＣチップ４の搭載工程
【００９８】
基板６の信号層１２の上面には、図１６の（Ｂ）に示すように、ＩＣチップ４が半田バンプ１６を介在させて搭載され、信号層１２との電気的な導通が図られる。
【００９９】
（Ｃ）被覆部８の形成工程
【０１００】
ＩＣチップ４が搭載された基板６の上面には、図１６の（Ｃ）に示すように、ＩＣチップ４の周囲に露出する基板６の表面部に被覆樹脂層５０が設置され、被覆部８の一部が形成されるとともに、導体ビア８５、８６を設置する位置にスルーホールが形成され、導体ビア８５、８６が設置される。即ち、この工程により、ＩＣチップ４の側面部が被覆樹脂層５０によって被覆されて封止されるとともに、被覆樹脂層５０の表面部はＩＣチップ４の上面と一致させる。被覆樹脂層５０には、ポリイミド樹脂等の封止性の高い樹脂が用いられる。
【０１０１】
この被覆部８の形成工程において、図１３に示すように、ＩＣチップ４の表面層及び被覆樹脂層５０の表面を覆って被覆部８の残部が形成される。即ち、この被覆部８には、被覆樹脂層５０とともに、電源層２４、２５、グランド層３４、３５、３６及び高誘電体層４６、４７、４８、４９が、電源層２４、２５とグランド層３４、３５、３６との間に高誘電体層４６、４７、４８、４９の一つが挟み込まれてサンドイッチ構造を成し、被覆部８の最外層にグランド層３６、ＩＣチップ４に接触する最内層にグランド層３５を配して積層設置される。また、この被覆部８の形成工程において、導体ビア８５、８６、８９〜９３、遮蔽導体ビア１３１、１３２・・・１３ｎの形成位置にはスルーホールが形成されるとともに、導体ビア８５、８６、８９〜９３、遮蔽導体ビア１３１、１３２・・・１３ｎが形成される。これら電源層２４、２５、グランド層３４、３５、３６及び導体ビア８５、８６、８９〜９３及び遮蔽導体ビア１３１、１３２・・・１３ｎには、アルミニウム、銅、銀等の導電性の良好な導体材料が使用され、これらの形成方法は、印刷、蒸着等、いずれの方法であってもよい。高誘電体層４６、４７、４８には高誘電体材料が用いられ、その形成方法は、印刷等の方法による。
【０１０２】
このような処理工程により、図１３に示すように、ＩＣパッケージ１０及び集積回路装置２が得られるとともに、ＩＣパッケージ１０の内部に遮蔽導体部１３０が形成される。なお、基板６と被１部８との間に設置される導体ビア８５、８６又は遮蔽導体ビア１３１、１３２・・・１３ｎには、導体ワイヤを用いてもよい。また、遮蔽導体ビア１３１、１３２・・・１３ｎは、ＩＣパッケージ１０の側面部を覆って単一の遮蔽導体層を形成してもよい。
【０１０３】
〔その他の実施の形態〕
【０１０４】
(1) 上記の各実施の形態では、基板６にキャパシタＣ１〜Ｃ３又はキャパシタＣ１〜Ｃ５を内蔵させているが、被覆部８のみにキャパシタＣ６〜Ｃ８を内蔵させた構成としてもよい。
【０１０５】
(2)   上記の実施の形態では、キャパシタＣ１〜Ｃ３（図３、図４）、Ｃ１〜Ｃ５（図６、図７）、Ｃ１〜Ｃ８（図８、図９）、Ｃ１〜Ｃ９（図１１、図１２、図１３、図１５）を並列接続した構成について説明したが、並列接続に代え、直列化したキャパシタを含んでもよく、キャパシタＣ１〜Ｃ９を直並列接続した構成としてもよい。
【０１０６】
(3)   第１又は第２の実施の形態において、被覆部８に第３の実施の形態（図８）と同様に、複数のキャパシタＣ６〜Ｃ８を内蔵させてもよく、また、基板６側と同様に絶縁層で分離させた複数のキャパシタを内蔵する構成としてもよい。
【０１０７】
(4)   第６の実施の形態において、被覆部８はキャパシタを内蔵しない構成としてもよい。その場合、ＩＣチップ４の上面側の接触位置に第１の導体層としてグランド層を設置し、被覆部８の最外面部に第２の導体層としてグランド層を設置し、これらグランド層間を熱導体ビアで連結することにより、熱導回路を構成しても、ＩＣパッケージ１０の放熱抵抗を低減させることができる。
【０１０８】
次に、以上述べた本発明のＩＣパッケージ、その製造方法及び集積回路装置について、各実施の形態から抽出される技術的思想を請求項の記載形式に準じて付記として列挙する。本発明に係る技術的思想は上位概念から下位概念まで、様々なレベルやバリエーションにより把握できるものであり、以下の付記に本発明が限定されるものではない。
【０１０９】
（付記１）  ＩＣチップを搭載する基板と、この基板に搭載された前記ＩＣチップを被覆する被覆部とを備え、前記基板又は前記被覆部の何れか一方又は双方に、積層された単一又は複数の電源層とグランド層とを有し、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させたことを特徴とするＩＣパッケージ。
【０１１０】
（付記２）  付記１に記載のＩＣパッケージにおいて、
前記基板又は前記被覆部の何れか一方又は双方に複数のキャパシタ及び絶縁層を積層させ、前記絶縁層により前記キャパシタを分離させたことを特徴とするＩＣパッケージ。
【０１１１】
（付記３）  付記１に記載のＩＣパッケージにおいて、
前記基板又は前記被覆部の何れか一方又は双方に複数のキャパシタを内蔵させ、これらキャパシタの前記グランド層間、又は前記電源層間を連結する導体をスルーホールに設置し、前記導体により前記キャパシタを並列接続したことを特徴とするＩＣパッケージ。
【０１１２】
（付記４）  基板に搭載されたＩＣチップを被覆する被覆部を備え、該被覆部は、前記ＩＣチップに接触させた内側導体層と、前記被覆部の最外層に設置された外側導体層とを備え、これら前記内側導体層と前記外側導体層との間を熱導体で連結させたことを特徴とするＩＣパッケージ。
【０１１３】
（付記５）  付記４に記載のＩＣパッケージにおいて、
前記導体層は、グランド層であることを特徴とするＩＣパッケージ。
【０１１４】
（付記６）  ＩＣチップを搭載する基板と、この基板に搭載された前記ＩＣチップを被覆する被覆部とを備え、前記基板及び前記被覆部に設置された導体層と、これら導体層を連結する複数の遮蔽導体とで、前記ＩＣチップを包囲する遮蔽導体部を構成したことを特徴とするＩＣパッケージ。
【０１１５】
（付記７）  前記ＩＣパッケージを備えたことを特徴とする集積回路装置。
【０１１６】
（付記８）  積層された単一又は複数の電源層とグランド層とを有するとともに、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させた、基板を形成する工程と、
前記基板に搭載されたＩＣチップを被覆する被覆部を形成する工程と、
を含むことを特徴とするＩＣパッケージの製造方法。
【０１１７】
（付記９）  ＩＣチップを搭載する基板を形成する工程と、
積層された単一又は複数の電源層とグランド層とを有するとともに、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させた、被覆部を形成し、該被覆部で前記ＩＣチップを被覆する工程と、
を含むことを特徴とするＩＣパッケージの製造方法。
【０１１８】
（付記１０）  付記８に記載のＩＣパッケージの製造方法において、
前記被覆部は、積層された単一又は複数の電源層とグランド層とを有するとともに、前記電源層と前記グランド層とを高誘電体層を挟み込んで対向配置させることにより、単一又は複数のキャパシタを内蔵させ、該キャパシタと前記基板側の前記キャパシタとを並列接続することを特徴とするＩＣパッケージの製造方法。
【０１１９】
（付記１１）  付記８に記載のＩＣパッケージの製造方法において、
前記複数のキャパシタを内蔵させた前記基板を形成する工程に、
前記基板に前記電源層、又は前記グランド層に跨がるスルーホールを形成する工程と、
前記スルーホールに導体を設置し、前記電源層間、又は前記グランド層間を前記導体で橋絡させる工程と、                                                                を含むことを特徴とするＩＣパッケージの製造方法。
【０１２０】
（付記１２）  付記９に記載のＩＣパッケージの製造方法において、
前記複数のキャパシタを内蔵させた前記被覆部を形成する工程に、
前記被覆部に前記電源層、又は前記グランド層に跨がるスルーホールを形成する工程と、
前記スルーホールに導体を設置し、前記電源層間、又は前記グランド層間を前記導体で橋絡させる工程と、
を含むことを特徴とするＩＣパッケージの製造方法。
【０１２１】
（付記１３）  付記１０に記載のＩＣパッケージの製造方法において、
前記複数のキャパシタを内蔵させた前記被覆部及び前記基板を形成する工程に、
前記被覆部及び前記基板を跨がるスルーホールを形成する工程と、
前記スルーホールに導体を設置し、前記被覆部及び前記基板間の前記電源層、又は前記グランド層を前記導体で橋絡させる工程と、
を含むことを特徴とするＩＣパッケージの製造方法。
【０１２２】
（付記１４）  基板を形成する工程と、
前記基板に搭載されたＩＣチップを被覆する被覆部を形成する工程と、
前記被覆部を形成する工程に、前記ＩＣチップに接触する導体層を形成する工程と、
前記被覆部の最外層に導体層を形成する工程と、
前記導体層を連結する熱導体を形成する工程と、
を含むことを特徴とするＩＣパッケージの製造方法。
【０１２３】
（付記１５）  基板を形成する工程と、
前記基板に搭載されたＩＣチップを被覆する被覆部を形成する工程と、
前記基板を形成する工程及び前記被覆部を形成する工程に、前記ＩＣチップを挟む導体層を形成する工程を含むとともに、これら導体層間に連結されて前記ＩＣチップを包囲する複数の導体を形成する工程を含むことを特徴とするＩＣパッケージの製造方法。
【０１２４】
（付記１６）  前記ＩＣパッケージの製造方法を含むことを特徴とする集積回路装置の製造方法。
【０１２５】
以上説明したように、本発明の最も好ましい実施形態等について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【０１２６】
本発明は、ＩＣパッケージに関し、パッケージ内に内蔵させたキャパシタにより、ＩＣチップの同時スイッチングに対する電源やグランドの電位の変動耐力を高めている。また、本発明は、ＩＣパッケージに関し、パッケージ内に内蔵させた放熱回路により、パッケージの熱抵抗を削減させている。また、本発明は、ＩＣパッケージに関し、パッケージ内に遮蔽構造を構築し、電磁ノイズを遮蔽している。従って、本発明は、有益な集積回路技術を提供している。
【図面の簡単な説明】
【０１２７】
【図１】従来のＩＣパッケージ及び集積回路装置の概要を示す図である。
【図２】集積回路装置の等価回路を示す図である。
【図３】第１の実施の形態のＩＣパッケージ及び集積回路装置を示す図である。
【図４】キャパシタをシンボル化したＩＣパッケージ及び集積回路装置を示す図である。
【図５】集積回路装置の等価回路を示す図である。
【図６】第２の実施の形態のＩＣパッケージ及び集積回路装置を示す図である。
【図７】キャパシタをシンボル化したＩＣパッケージ及び集積回路装置を示す図である。
【図８】第３の実施の形態のＩＣパッケージ及び集積回路装置を示す図である。
【図９】キャパシタをシンボル化したＩＣパッケージ及び集積回路装置を示す図である。
【図１０】第４の実施の形態のＩＣパッケージ及び集積回路装置の製造方法を示す図である。
【図１１】第５の実施の形態のＩＣパッケージ及び集積回路装置を示す図である。
【図１２】キャパシタをシンボル化したＩＣパッケージ及び集積回路装置を示す図である。
【図１３】第６の実施の形態のＩＣパッケージ及び集積回路装置を示す図である。
【図１４】遮蔽導体部を示す図である。
【図１５】キャパシタをシンボル化したＩＣパッケージ及び集積回路装置を示す図である。
【図１６】第７の実施の形態のＩＣパッケージ及び集積回路装置の製造方法を示す図である。
【符号の説明】
【０１２８】
２  集積回路装置
４  ＩＣチップ
６  基板
８  被覆部
１０  ＩＣパッケージ
２１、２２、２３、２４、２５  電源層（導体層）
３１、３２、３３、３４、３５、３６  グランド層（導体層）
４１、４２、４３、４４、４５、４６、４７、４８、４９  高誘電体層
５０  被覆樹脂層
５１、５２、５３、５４  絶縁層
６１、６２、６３、６４、６５、７１、７２、７３、７４、７５、７６、７７、７８、８１、８２、８３、８４、８５、８６、８７、８８、８９、９０、９１、９２、９３、９４  導体ビア
１０１、１０２、１０３、１０４、１０５、１０６、１１１、１１２、１１３、１１４、１１５、１１６  サーマルビア（熱導体）
１２０  熱導回路
１３０  遮蔽導体部
１３１、１３２、・・・１３ｎ  遮蔽導体ビア
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９  キャパシタ
【図１】
2006344680.tif 000003
【図２】
2006344680.tif 000004
【図３】
2006344680.tif 000005
【図４】
2006344680.tif 000006
【図５】
2006344680.tif 000007
【図６】
2006344680.tif 000008
【図７】
2006344680.tif 000009
【図８】
2006344680.tif 000010
【図９】
2006344680.tif 000011
【図１０】
2006344680.tif 000012
【図１１】
2006344680.tif 000013
【図１２】
2006344680.tif 000014
【図１３】
2006344680.tif 000015
【図１４】
2006344680.tif 000016
【図１５】
2006344680.tif 000017
【図１６】
2006344680.tif 000018