(57)【要約】【課題】  半導体素子の物性値や挙動を高い精度で評価する。【解決手段】  半導体素子Ｓは、第１電極４１と有機材料からなる半導体層４６とが絶縁層４４を挟んで対向する構造を有する。計測装置Ｄ2は、第１電極４１と半導体層４６に形成された第２電極４２との間に印加される電圧ＶGと、第１電極４１と第２電極４２との間の容量値ＣMIS0との関係を実測する。制御装置２１は、Ｃ-Ｖ論理式によって表現される特性が計測装置Ｄ2による計測の結果に近づくようにＣ-Ｖ論理式の各パラメータを決定することによって半導体素子Ｓの特性を評価する。このＣ-Ｖ論理式は、電圧ＶGと容量値ＣMIS1との関係を表す演算式であり、半導体層４６の容量値Ｃseと抵抗値Ｒseとをパラメータとして含む。【選択図】      図１
2006269734.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価する方法であ
って、
前記第１電極と前記半導体層に形成された第２電極とに印加される電圧と、前記第１電
極と前記第２電極との間の容量との関係を、前記半導体層の容量と当該半導体層の抵抗と
を含む複数のパラメータによって表現するＣ-Ｖ論理式を特定する過程と、
前記第１電極と前記第２電極とに印加される電圧と、前記第１電極と前記第２電極との
間の容量との関係を実測する過程と、
前記Ｃ-Ｖ論理式によって表現される特性が前記実測の結果に近づくように前記Ｃ-Ｖ論
理式の各パラメータを決定することにより前記半導体素子の特性を評価する過程と
を有する半導体素子の評価方法。
【請求項２】
前記第１電極と前記第２電極とに印加される電圧の周波数と、前記第１電極と前記第２
電極との間の容量との関係を、前記半導体層の容量と前記半導体層の抵抗とを含む複数の
パラメータによって表現するＣ-Ｆ論理式を特定する過程と、
前記第１電極と前記第２電極とに印加される電圧の周波数と、前記第１電極と前記第２
電極との間の容量との関係を実測する過程と
を有し、前記半導体素子の特性を評価する過程においては、さらに、前記Ｃ-Ｆ論理式
によって表現される特性が前記実測の結果に近づくように前記Ｃ-Ｆ論理式の各パラメー
タを特定することにより前記半導体素子の特性を評価する
請求項１に記載の半導体素子の評価方法。
【請求項３】
前記半導体層は有機材料からなる
請求項１または請求項２に記載の半導体素子の評価方法。
【請求項４】
第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価する装置であ
って、
前記第１電極と前記半導体層に形成された第２電極とに印加される電圧と、前記第１電
極と前記第２電極との間の容量との関係を、前記半導体層の容量と当該半導体層の抵抗と
を含む複数のパラメータによって表現するＣ-Ｖ論理式を特定する手段と、
前記第１電極と前記第２電極とに印加される電圧と、前記第１電極と前記第２電極との
間の容量との関係を実測した結果を取得する手段と、
前記Ｃ-Ｖ論理式によって表現される特性が前記実測の結果に近づくように前記Ｃ-Ｖ論
理式の各パラメータを決定する手段と
を具備する半導体素子の評価装置。
【請求項５】
第１電極と半導体層とが絶縁層を挟んで対向する半導体素子の特性を評価するために、
前記第１電極と前記半導体層に形成された第２電極とに印加される電圧と、前記第１電
極と前記第２電極との間の容量との関係を、前記半導体層の容量と当該半導体層の抵抗と
を含む複数のパラメータによって表現するＣ-Ｖ論理式を特定する処理と、
前記第１電極と前記第２電極とに印加される電圧と、前記第１電極と前記第２電極との
間の容量との関係を実測した結果を取得する処理と、
前記Ｃ-Ｖ論理式によって表現される特性が前記実測の結果に近づくように前記Ｃ-Ｖ論
理式の各パラメータを決定する処理と
をコンピュータに実行させるプログラム。
【請求項６】
第１電極と半導体層とが絶縁層を挟んで対向する半導体素子を製造する方法であって、
前記第１電極と前記半導体層に形成された第２電極とに印加される電圧と、前記第１電
極と前記第２電極との間の容量との関係を、前記半導体層の容量と当該半導体層の抵抗と
を含む複数のパラメータによって表現するＣ-Ｖ論理式を特定する過程と、
試料となる半導体素子の前記第１電極と前記第２電極とに印加される電圧と、前記第１
電極と前記第２電極との間の容量との関係を実測する過程と、
前記Ｃ-Ｖ論理式によって表現される特性が前記実測の結果に近づくように前記Ｃ-Ｖ論
理式の各パラメータを決定する過程と
この決定したパラメータに基づいて、製造の対象となる半導体素子の材料および各部の
寸法を選定する過程と、
この過程で選定した材料および寸法の半導体素子を形成する過程と
を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極と半導体層とが絶縁層を挟んで対向する構造（絶縁ゲート型）の半導体
素子を評価する技術に関する。
【背景技術】
【０００２】
半導体素子に関する様々な物性値の測定やその挙動の解析は、その半導体素子の実用に
際して材料や寸法を最適化したり製造プロセスを最適化したりするうえで極めて重要であ
る。このような事情を背景として、半導体素子の物性値や挙動を評価するための種々の技
術が従来から提案されてきた。例えば非特許文献１ないし非特許文献３には、シリコンな
どの無機材料によって形成された半導体層を含む半導体素子を評価する方法が開示されて
いる。
【非特許文献１】“Interface statesand depletion-induced threshold voltage instability in organicmetal-insulator-semiconductor structures”,APPLIEDPHYSICS LETTERS VOLUME 85 NUMBER 2,p314-p316
【非特許文献２】“Simple PhysicalModel for the Space-Charge Capacitance of Metal-Oxide-Semiconductor Structures”,JOUNAL OF APPLIED PHYSICS(1964) VOLUME 35 NUMBER 8,p2458-p2460
【非特許文献３】“INVESTIGATION OFTHERMALLY OXIDISED SILICON SURFACES USING METAL-OXIDE-SEMICONDUCTOR STRUCTURES”,Solid-State Electronics(1965) vol.8,p145-p163
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、近年においては、ペンタセンなど有機の半導体材料（以下「有機半導体材料
」という）によって形成された薄膜を半導体層として半導体素子を構成する技術が提案さ
れるに至っている。この種の半導体素子（以下「有機半導体素子」という）は、シリコン
などの無機材料からなる半導体素子と比較すると、印刷法などの低廉な技術によって半導
体層を大量に作成することが可能であり、さらには可撓性の基板（フレキシブル基板）の
表面上にも常温のもとで半導体層を形成することができるといった種々の利点を有する。
【０００４】
しかしながら、有機半導体素子の物性値や挙動を評価するための技術は未だ確立されて
いないのが現状であり、非特許文献１ないし非特許文献３の何れにもそのような技術につ
いては何ら言及されていない。また、非特許文献１ないし非特許文献３の技術を有機半導
体素子の評価にそのまま適用することも一応は考えられるが、有機半導体材料に固有の性
質（すなわち無機の半導体材料にはない性質）が存在することを考慮すると、半導体素子
の最適化に充分な精度の評価を実現するには限界がある。なお、ここでは有機半導体材料
に特に注目して従来の技術の課題に言及したが、シリコンなどの半導体材料と比較して電
気的な特性に劣る他の半導体材料についても同様の事情が妥当し得る。本発明は、以上に
説明した事情に鑑みてなされたものであり、半導体素子（特に有機半導体材料を利用した
半導体素子）の物性値や挙動を高い精度で評価するという課題の解決を目的としている。
【課題を解決するための手段】
【０００５】
この課題を解決するために、本発明は、第１電極と半導体層とが絶縁層を挟んで対向す
る半導体素子（すなわちＭＩＳ（Metal-Insulator-Semiconductor）型に代表される絶縁
ゲート型の半導体素子）の特性を評価する方法であって、第１電極と半導体層に形成され
た第２電極とに印加される電圧（ＶG）と、第１電極と第２電極との間の容量（ＣMIS1）
との関係を、半導体層の容量（Ｃse）と当該半導体層の抵抗（Ｒse）とを含む複数のパラ
メータによって表現するＣ-Ｖ論理式を特定する過程（例えば図３のステップＳ1）と、第
１電極と第２電極とに印加される電圧（ＶG）と、第１電極と第２電極との間の容量（ＣM
IS0）との関係を実測する過程（例えば図３のステップＳ2）と、Ｃ-Ｖ論理式によって表
現される特性が実測の結果に近づくように当該Ｃ-Ｖ論理式の各パラメータを決定するこ
とにより半導体素子の特性を評価する過程（例えば図３のステップＳ3）とを有する。な
お、Ｃ-Ｖ論理式を特定する過程と半導体素子を実測する過程との順序は任意である。ま
た、半導体素子は、電極-絶縁体-半導体という積層構造を含んだ構成の素子であれば足り
、ダイオードであってもトランジスタ（特にＦＥＴ（Field Effect Transistor））であ
ってもよい。
【０００６】
この発明によれば、実測の結果と対比されるＣ-Ｖ論理式が半導体層の容量と半導体層
の抵抗とをパラメータとして含んでいるから、半導体層の容量や抵抗が半導体素子の評価
に際して無視できないほど大きい構成の半導体素子についても高い精度で特性を評価する
ことができる。また、半導体素子を実際に使用した装置においては第１電極と第２電極と
の間の電圧を制御する構成が一般的である。本発明によれば、第１電極と第２電極との間
の電圧と容量との関係に基づいて半導体素子が評価されるから、現実の半導体素子の使用
に近い態様にてその特性を評価できるという利点がある。なお、半導体素子の評価に際し
て無視できないほど半導体層の容量や抵抗が大きい場合としては、半導体層がペンタセン
などの有機材料によって形成された場合がある。
【０００７】
本発明の望ましい態様においては、第１電極と第２電極との間の電圧および容量の関係
に加えて、この電圧が変動するときの周波数と容量との関係を考慮して半導体素子が評価
される。すなわち、この態様においては、第１電極と第２電極とに印加される電圧の周波
数（ｆ）と、第１電極と第２電極との間の容量（ＣMIS1）との関係を、半導体層の容量（
Ｃse）と半導体層の抵抗（Ｒse）とを含む複数のパラメータによって表現するＣ-Ｆ論理
式を特定する過程と、第１電極と第２電極とに印加される電圧の周波数（ｆ）と、第１電
極と第２電極との間の容量（ＣMIS0）との関係を実測する過程と、Ｃ-Ｆ論理式によって
表現される特性が実測の結果に近づくようにＣ-Ｆ論理式の各パラメータを特定すること
により半導体素子の特性を評価する過程とが実施される。この態様によれば、Ｃ-Ｖ論理
式のみが使用される場合と比較して、さらに高い精度で半導体素子を評価することができ
る。なお、Ｃ-Ｆ論理式を特定する過程と半導体素子を実測する過程との順序は任意であ
る。
【０００８】
なお、本発明の評価方法によって評価される半導体素子の特性としては、例えば、絶縁
層と半導体層との界面における電荷量（Ｑs）およびキャリア密度（Ｑs／ｑ）、半導体層
の容量値（Ｃse）、半導体層の抵抗値（Ｒse）、半導体層に形成される空乏層の容量（Ｃ
dip）、空乏層の厚さ（ｄdip）または半導体層のうち空乏層を除いた部分の厚さ（ｄse−
ｄdip）、半導体層の伝導帯における有効状態密度（Ｎc）および有効質量（ｍe）、半導
体層の価電子帯における有効状態密度（Ｎv）および有効質量（ｍh）、伝導帯の電子密度
（ｎ）、価電子帯のホール密度（ｐ）、半導体層のバンドギャップ（Ｅgap）、真性半導
体たる半導体層の真性キャリア密度（ｎi）、半導体層にキャリアが存在するときの誘電
率（εse）および電圧の印加によって空乏層が形成されたとき（すなわちキャリアが出払
ったとき）の半導体層の誘電率（εdip）、半導体層のデバイ長（ＬD）、半導体層におけ
る不純物濃度（アクセプター濃度ＮA、ドナー濃度ＮD）、半導体素子の閾値電圧（Ｖth）
などがある。
【０００９】
本発明は、以上に説明した評価方法を実行する評価装置や、この評価方法をコンピュー
タに実行させるためのプログラムとしても把握される。また、本発明は、以上に説明した
評価方法による評価の結果に基づいて半導体素子を製造する方法としても特定される。す
なわち、この製造方法は、本発明に係る製造方法によって決定したパラメータに基づいて
、製造の対象となる半導体素子の材料および各部の寸法を選定する過程と、この過程で選
定した材料および寸法の半導体素子を形成する過程とを有する。この製造方法によれば、
所望の特性の半導体素子を精度よく製造することができる。
【発明を実施するための最良の形態】
【００１０】
図面を参照しながら本発明の実施の形態を説明する。なお、以下の各図面においては、
各部の寸法の比率を実際のものとは適宜に異ならせている。
【００１１】
＜Ａ：半導体素子および評価装置の構成＞
図１は、半導体素子Ｓの構造とこの半導体素子Ｓの特性を評価するための評価装置Ｄの
構成とを示す説明図である。同図に示されるように、半導体素子Ｓは、シリコンからなる
基板４０の表面上に、第１電極４１（ゲート電極）と絶縁層４４と半導体層４６と第２電
極４２とが、基板４０側からみてこの順番に積層された構成となっている。
【００１２】
第１電極４１は、基板４０の表面上に金（Au）などの金属を蒸着することによって形成
された膜体であり、その膜厚は「300ｎｍ」程度である。絶縁層４４は、第１電極４１と
半導体層４６との間に介在する膜体であり、ＳｉＯ２などの絶縁性の材料によって「200
ｎｍ」程度の膜厚に形成される。
【００１３】
半導体層４６は、半導体材料によって絶縁層４４の表面上に形成された膜体である。本
実施形態における半導体層４６は、ペンタセンなどの有機半導体材料によって形成され、
その膜厚は「300ｎｍ」程度である。この半導体層４６は、例えば真空蒸着法（蒸着速度
：0.01nm/s〜0.02nm/s）によって形成される。このように、本実施形態における半導体素
子Ｓは、金属（第１電極４１）と絶縁体（絶縁層４４）と半導体（半導体層４６）とがこ
の順番に積層されたＭＩＳ構造を含む。第２電極４２は、半導体層４６の表面状に金（Au
）などの金属を蒸着することによって形成される。この第２電極４２は、「縦１ｍｍ×横
２ｍｍ」程度の略矩形状の電極である。なお、半導体層４６や第２電極４２の蒸着は、基
板４０の温度が室温程度とされた環境で実施される。
【００１４】
一方、評価装置Ｄは、半導体素子Ｓの電気的な特性を計測する計測装置（例えばＬＣＲ
メータ）Ｄ1と、この計測装置Ｄ1による計測の結果に基づいて種々の演算を実行する情報
処理装置Ｄ2とを含む。
【００１５】
本実施形態における計測装置Ｄ1は、半導体素子Ｓの第１電極４１および第２電極４２
の間の容量値（以下「実測容量値」という）ＣMIS0と第１電極４１および第２電極４２の
間の抵抗値（以下「実測抵抗値」という）Ｒ0とを測定する（すなわち半導体素子Ｓのイ
ンピーダンスを測定する）。この実測容量値ＣMIS0および実測抵抗値Ｒ0は、図２に示さ
れるように容量と抵抗とが並列に接続された等価回路における容量値および抵抗値に相当
する。すなわち、本実施形態における計測装置Ｄ1は、測定の対象である半導体素子Ｓを
図２の構成の等価回路と仮定したときの容量値を実測容量値ＣMIS0として出力するととも
に抵抗値を実測抵抗値Ｒ0として出力する。なお、図２においては容量と抵抗とが並列に
接続された等価回路を想定したが、容量と抵抗とが直列に接続された等価回路を仮定して
各々の容量値および抵抗値を測定の結果として出力する構成としてもよい。
【００１６】
図１に示されるように、計測装置Ｄ1は、両端間の電圧ＶGが可変である直流電圧源１１
と、正弦波形の電圧信号を生成する発振器１２と、交流電流を計測する電流計１３と、交
流電圧を計測する電圧計１４とを含む。実際の計測に際しては、第１電極４１と第２電極
４２との間の電圧ＶGを直流電圧源１１と発振器１２とによって変動させながら、電流計
１３および電圧計１４とを使用した擬似４端子法によって第１電極４１と第２電極４２と
の間の電流および電圧を測定し、この測定の結果に基づいて実測容量値ＣMIS0と実測抵抗
値Ｒ0とを特定する。計測装置Ｄ1は、ここで特定された実測容量値ＣMIS0および実測抵抗
値Ｒ0の各々を情報処理装置Ｄ2に出力する。なお、有機半導体材料には嫌気性があるため
、計測装置Ｄ1を使用した計測は、例えば圧力が「10-6torr」程度とされた真空中で実施
される。なお、半導体素子Ｓのスイッチング特性（半導体素子Ｓを薄膜トランジスタとし
て使用する場合のスイッチング特性）を重点的に評価する場合、真空中では評価の精度が
低下する可能性がある。これは、有機半導体材料からなる半導体層４６の膜厚が大きいか
らであると考えられる。この事情を考慮すると、計測装置Ｄ1による計測は大気中で実施
されてもよい。
【００１７】
一方、図１に示される情報処理装置Ｄ2は、計測装置Ｄ1による計測の結果に基づいて種
々の処理を実行する手段（例えばパーソナルコンピュータ）であり、プログラムを実行す
ることによって各種の処理を実行する制御装置２１と、この制御装置２１が実行するプロ
グラムやその実行に使用される種々のデータを記憶する記憶装置２２と、利用者が情報処
理装置Ｄ2に指示を入力するための入力装置２３と、制御装置２１による処理の結果を出
力する出力装置２４とを有する。
【００１８】
＜Ｂ：情報処理装置Ｄ2の動作＞
次に、情報処理装置Ｄ2の動作を説明する。制御装置２１は、記憶装置２２に記憶され
たプログラムを入力装置２３への操作を契機として順次に実行することにより、半導体素
子Ｓの物性値や挙動を計測装置Ｄ1による計測の結果に基づいて評価（シミュレート）す
るための処理を実行する。図３は、この処理の概要を示すフローチャートである。同図に
示されるように、この処理を開始すると、制御装置２１はまず、第１電極４１と第２電極
４２とに印加される電圧ＶGと、第１電極４１と第２電極４２との間の容量値（以下「論
理容量値」という）ＣMIS1との理論的な関係を、半導体層４６の容量値Ｃseと半導体層４
６の抵抗Ｒseとを含む複数のパラメータによって表現する演算式（以下「Ｃ-Ｖ論理式」
という）を特定する（ステップＳ1）。本実施形態においては、Ｃ-Ｖ論理式が記憶装置２
２に予め記憶されている場合を想定する。この場合、制御装置２１は、ステップＳ1にお
いてＣ-Ｖ論理式を記憶装置２２から読み出す。
【００１９】
次いで、制御装置２１は、計測装置Ｄ1による実測の結果を取得する（ステップＳ2）。
上述したように、ここで取得される計測の結果は、第１電極４１と第２電極４２とに実際
に印加された電圧ＶGと実測容量値ＣMIS0との関係を含む。
【００２０】
続いて、制御装置２１は、ステップＳ1にて特定したＣ-Ｖ論理式とステップＳ2にて取
得した実測の結果とに基づいて半導体素子Ｓに関する種々の物性値を算定する（ステップ
Ｓ3）。より具体的には、制御装置２１は、ステップＳ1にて特定したＣ-Ｖ論理式によっ
て表現される電圧ＶGと論理容量値ＣMIS1との関係が、ステップＳ2にて取得した実際の電
圧ＶGと実測容量値ＣMIS0との関係に近づくように（理想的には一致するように）、Ｃ-Ｖ
論理式に含まれる各種のパラメータを選定する。ここで選定されたパラメータを解析する
ことによって半導体素子Ｓの物性値や挙動といった様々な特性を評価することができる。
さらに、制御装置２１は、ここで選定した各種のパラメータを出力装置２４から出力（表
示または印刷）する（ステップＳ4）。
【００２１】
＜Ｃ：Ｃ-Ｖ論理式の内容＞
次に、Ｃ-Ｖ論理式の内容について詳述する。図４は、半導体素子Ｓの電気的な構成を
示す等価回路図である。同図に示されるように、本実施形態における半導体素子Ｓは、絶
縁層４４の容量成分（単位面積あたり容量値Ｃin）と、半導体層４６に形成される空乏層
４６１の容量成分（単位面積あたり容量値Ｃdip）とが、第１電極４１と第２電極４２と
の間に介在する回路として把握される。ここで、本実施形態においては、半導体層４６が
ペンタセンなどの有機半導体材料からなる場合を想定している。このような材料からなる
半導体層４６の容量成分や抵抗成分は、半導体素子Ｓの特性の評価に際して無視できない
程度に大きい。そこで、本実施形態においては、図４に示されるように、半導体層４６の
うち空乏層４６１を除外した部分の容量成分（単位面積あたり容量値Ｃse）とこの部分の
抵抗成分（抵抗値Ｒse）とを並列に接続したうえで空乏層４６１と第２電極４２との間に
介在させた等価回路を評価のモデルとして想定する。なお、非特許文献１ないし非特許文
献３で評価の対象とされているのはシリコンなど無機の半導体材料からなる半導体層であ
る。このような構成においては、非特許文献１ないし非特許文献３に開示されているよう
に絶縁層の容量値および空乏層の容量値のみを考慮すれば足りる。
【００２２】
図４に示されるように、半導体層４６の厚さを「ｄse」とし、この半導体層４６のうち
空乏層４６１の厚さを「ｄdip」とする。半導体層４６の容量値Ｃseおよび抵抗値Ｒseと
空乏層４６１の容量値Ｃdipとは、空乏層４６１の厚さｄdip（あるいは空乏層４６１を除
いた半導体層４６の厚さ（ｄse−ｄdip））に依存する。一方、空乏層４６１の厚さｄdip
は、第１電極４１と第２電極４２との間の電圧ＶGに応じて変化する。したがって、半導
体層４６の容量値Ｃseおよび抵抗値Ｒseと空乏層４６１の容量値Ｃdipとは、第１電極４
１と第２電極４２との間の電圧ＶGに依存する。
【００２３】
次に、図５は、半導体素子Ｓの各部に印加される電圧を示す図である。同図に示される
ように、第１電極４１と第２電極４２との間に電圧ＶGが印加されたときに単位面積あた
り電荷量Ｑsが第１電極４１に蓄積されると仮定すると、絶縁層４４の両界面間の電圧は
「Ｑs／Ｃin」と表現される。また、第２電極４２には第１電極４１と等しい電荷量Ｑsが
蓄積されるから、半導体層４６のうち空乏層４６１を除外した部分の電圧は「Ｑs／Ｃse
」となる。さらに、絶縁層４４と半導体層４６との接合に起因したエネルギーバンドの曲
がりを考慮すると、絶縁層４４と空乏層４６１との界面の電位（ポテンシャル）ｕsは、
空乏層４６１に印加される電圧φsを用いて
【数１】
2006269734.tif 000003
と表現される。この式(1)において、「ｑ」は単位電荷量であり、「ｋB」はボルツマン
係数であり、「Ｔ」は絶対温度（Ｋ）である（詳細については非特許文献３参照）。以上
のことから、第１電極４１と第２電極４２との間の電圧ＶG（ｕs）は以下の式(2)によっ
て表現される。
【数２】
2006269734.tif 000004
【００２４】
この式(2)に基づいて任意の電圧ＶGに対する表面電位ｕsが算定される。さらに、こう
して表面電位ｕsが電圧ＶGを変数として表現されると、この表面電位ｕsを変数として表
現される電荷量Ｑs(ｕs）と空乏層４６１の厚さｄdip(ｕs)とが特定される。そして、空
乏層４６１の容量値Ｃdip(ｕs)は、ここで特定された電荷量Ｑsを変数として以下の式(3)
によって表現される。
【数３】
2006269734.tif 000005
以上のように、空乏層４６１の静電容量Ｃdipおよび厚さｄdip、ならびに半導体層４６
と絶縁層４４との界面に蓄積される多数キャリアおよび少数キャリアの総数が、電圧ＶG
を変数として表現される（詳細については非特許文献３参照）。
【００２５】
一方、空乏層４６１を除外した半導体層４６の容量値Ｃseおよび抵抗値Ｒseは、空乏層
４６１の厚さｄdip(ｕs)を変数として以下の式(4a)および式(4b)によって表現される。
【数４】
2006269734.tif 000006
ただし、式(4a)における「εse」はキャリアが存在するときの半導体層４６の誘電率で
あり、式(4b)における「ρse」は半導体層４６の抵抗率（Ω/cm）である。
【００２６】
次に、以上のように特定された容量値（ＣdipやＣse）と抵抗値Ｒseとを考慮すると、
図４に示される等価回路のインピーダンスＺは以下の式(5)によって表現される。なお、
式(5)における「Ｒco」は、半導体層４６と第２電極４２との接触抵抗であり、「ω」は
電圧ＶGの変動の角周波数である。
【数５】
2006269734.tif 000007
この式(5)を変形することにより、実数部Ｒe(Z)および虚数部Ｉm(Z)とインピーダンス
Ｚの絶対値|Ｚ|とは以下の式(6a)ないし式(6c)となる。
【数６】
2006269734.tif 000008
なお、式(6b)において論理容量値を示す「ＣMIS1」は、第１電極４１から第２電極４２
までの合成容量である。
【００２７】
ところで、上述したように、計測装置Ｄ1は、図２の等価回路における実測容量値ＣMIS
0と実測抵抗値Ｒ0とを計測の結果として出力する。したがって、Ｃ-Ｖ論理式によって表
現される論理容量値ＣMIS1と計測装置Ｄ1によって計測された実測容量値ＣMIS0とを図３
のステップＳ3において対比するためには、以上に説明した各演算式を図２の等価回路に
対応した形式に変形する必要がある。この点について詳述すると以下の通りである。
【００２８】
まず、図２の等価回路におけるインピーダンスＺとその実数部Ｒe(Z)および虚数部Ｉm(
Z)とは、以下の式(7a)ないし式(7c)によって表現される。
【数７】
2006269734.tif 000009
したがって、図２の等価回路における実測容量値ＣMIS0および実測抵抗値Ｒ0（あるい
はその逆数であるコンダクタンスＧ）は、以下の式(8a)および式(8b)によって表現される
。
【数８】
2006269734.tif 000010
そして、式(6a)の実数部Ｒe(Z)および式(6b)の虚数部Ｉm(6b)をそれぞれ式(8a)および
式(8b)に代入することによって、計測装置Ｄ1による実測の結果を半導体素子Ｓの評価に
適用することが可能となる。図３のステップＳ1にて特定されるＣ-Ｖ論理式は、式(6a)の
実数部Ｒe(Z)を式(8a)に代入して得られる演算式である。このＣ-Ｖ論理式によって表現
される特性を計測装置Ｄ1による実測値（実測容量値ＣMIS0および実測抵抗値Ｒ0）の特性
に合わせ込むことによって、Ｃ-Ｖ論理式に含まれる物性値およびこの物性値に依存する
他の物性値を評価することができる。
【００２９】
＜Ｄ：評価の具体例＞
次に、半導体素子Ｓの評価の具体例を説明する。
【００３０】
（１）半導体層４６と絶縁層４４との界面に蓄積されるキャリアの総数  
図６は、電圧ＶGと半導体素子Ｓの容量値ＣMIS（実測容量値ＣMIS0および論理容量値Ｃ
MIS1）との関係を示すグラフである。同図においては、第１電極４１と第２電極４２との
間の電圧ＶGが横軸に示され、実測容量値ＣMIS0および論理容量値ＣMIS1を絶縁層４４の
容量値Ｃinで除算することによって規格化した数値が縦軸に示されている。また、図６に
おいては、電圧ＶGの周波数ｆ（発振器１２の発振周波数）が「20Ｈｚ」とされたケース
が示されている。
【００３１】
図６においては、電圧ＶGを「+40Ｖ」から「-40Ｖ」まで変化させた場合の実測容量値
ＣMIS0を示す曲線ａ1と、電圧ＶGを「-40Ｖ」から「+40Ｖ」まで変化させた場合の実測容
量値ＣMIS0を示す曲線ａ2とが併記されている。同図に示されるように、実測容量値ＣMIS
0は、電圧ＶGが変動する方向に応じて変化の態様が相違するヒステリシス特性を呈する。
【００３２】
Ｃ-Ｖ論理式によって表現される曲線（以下「論理Ｃ-Ｖ曲線」という）bは、この曲線
ａ1および曲線ａ2に近づくように平行移動される。このときの移動量は、半導体素子Ｓの
特性のひとつ（以下「シフト量Ｓft」という）である「φMS＋Ｑss／Ｃin」に対応してい
る。ここで、「φMS」は、絶縁層４４を挟んで対向する第１電極４１と半導体層４６との
仕事関数の差分（Ｖ）である。また、「Ｑss」は、半導体層４６と絶縁層４４との界面に
蓄積される電荷量であり、電圧ＶGが「0Ｖ」のときに半導体層４６と絶縁層４４との界面
に蓄積するキャリアの総数と単位電荷量ｑとの積に相当する。図６の例では、シフト量Ｓ
ftを「−2.5Ｖ」に選定することによって論理Ｃ-Ｖ曲線ｂが曲線ａ1に最も近づき、シフ
ト量Ｓftを「−26.5Ｖ」に選定することによって論理Ｃ-Ｖ曲線ｂが曲線ａ2に最も近づく
。したがって、仕事関数差φMSを別個の実験等によって測定しておけば、ここで選定した
シフト量Ｓftとこの仕事関数の差分φMSとから「Ｑss／Ｃin」を算定することができる。
さらに、絶縁層４４の容量値Ｃinを別途に測定すれば、電圧ＶGが「0Ｖ」のときに半導体
層４６と絶縁層４４との界面に蓄積されるキャリアの総数（さらにはこの総数に応じた閾
値電圧Ｖth）を評価することも可能である。
【００３３】
図７は、以上の手順によって算定される電荷量Ｑsを単位電荷量ｑで除算した数値（す
なわち絶縁層４４と半導体層４６との界面におけるキャリア密度（1/cm2））を、図６に
示した電圧ＶGおよび容量値ＣMISの関係に併記したグラフである。図７によれば、電圧Ｖ
Gが「-40Ｖ」程度となったときに、絶縁層４４と半導体層４６との界面におけるキャリア
密度「Ｑs／ｑ」は約「1012 1/cm2」であると評価できる。ここで、アクセプター濃度（
ホール濃度）ＮAが後述する手順によって「1.8×1017 1/cm2」と算定されることを考慮す
ると、総てのキャリアのうち105分の１個のホールが絶縁層４４に蓄積されると考えられ
る。
【００３４】
また、図７に示したキャリア密度「Ｑs／ｑ」から半導体素子Ｓの閾値電圧Ｖthを以下
のように評価することができる。ペンタセンなどの有機半導体材料からなる半導体層４６
においては、この半導体層４６と絶縁層４４との界面にキャリアが蓄積され始める電圧が
閾値電圧Ｖthに相当する。したがって、図７のグラフによれば、半導体素子Ｓの閾値電圧
Ｖthを、論理Ｃ-Ｖ曲線の変曲点である約「1.7Ｖ」と見積もることができる。別の観点か
らすると、閾値電圧Ｃthは、真性半導体のフェルミ準位と不純物半導体のフェルミ準位と
の差分として算定することが可能である。
【００３５】
なお、図８は、電圧ＶGと半導体素子Ｓの実測容量値ＣMIS0との関係を、複数の周波数
ｆのもとで測定した結果を示すグラフである。同図に示されるように、電圧ＶGと実測容
量値ＣMIS0との関係は電圧ＶGの周波数ｆに応じて変化する。また、図９は、電圧ＶGの周
波数ｆと半導体素子Ｓの実測容量値ＣMIS0との関係を、複数の電圧ＶGのもとで測定した
結果を示すグラフである。同図に示されるように、周波数ｆと実測容量値ＣMIS0との関係
は電圧ＶGに応じて変化する。
【００３６】
（２）誘電率および各容量値
有機半導体材料からなる半導体層４６については２種類の誘電率を考慮する必要がある
。ひとつはキャリアが半導体層４６に存在するときの誘電率εse（ペンタセンについては
「4.9」程度）であり、もうひとつは半導体層４６に空乏層４６１が形成されたとき（す
なわち電圧ＶGの印加によってキャリアが完全に出払ったとき）の半導体層４６の誘電率
εdipである。論理Ｃ-Ｖ曲線と実測容量値ＣMIS0との合わせ込みにより、誘電率εdipを
以下のように評価することができる。
【００３７】
いま、半導体層４６の厚さ方向の全部にわたって空乏層４６１が形成された場合（すな
わち、空乏層４６１の厚さｄdipが半導体層４６の厚さｄseに到達した場合）を想定する
。このときの誘電率εdipは、図６のグラフのうち正極性の高電場（より具体的には電圧
ＶGが「10Ｖ」を越える領域）における論理容量値ＣVG>10Vに基づいて見積もることがで
きる。すなわち、「ＣVG>10V＝εdip／ｄse」という関係式と半導体層４６の厚さｄseが
「300ｎｍ」であることとを考慮すると、空乏層４６１が形成されたときの半導体層４６
の誘電率εdipは、
εdip＝4.4
と算定される。この結果から、空乏層４６１が形成された場合と形成されない場合とで
半導体層４６の誘電率に大幅な相違はないと評価することができる。
【００３８】
なお、論理Ｃ-Ｖ曲線と実測容量値ＣMIS0との合わせ込みによって算定される各容量値
は以下の通りである。
(a) 絶縁層４４の容量値Ｃin
Ｃin＝1.74×10-8［F/cm2］
(b) 空乏層４６１が形成されていないとき（ｄdip＝０のとき）の半導体層４６の容量値
Ｃse
Ｃse＝1.45×10-8［F/cm2］
(c) 空乏層４６１が半導体層４６の全膜厚に到達したとき（ｄdip＝ｄseのとき）の半導
体層４６（空乏層４６１）の容量値Ｃdip=dse
Ｃdip=dse＝1.30×10-8［F/cm2］
(d) 空乏層４６１が形成されていないときの絶縁層４４と半導体層４６との合成容量Ｃse
+in
Ｃse+in＝7.91×10-9［F/cm2］
(e) 空乏層４６１が半導体層４６の全膜厚に到達したときの絶縁層４４と半導体層４６と
の合成容量Ｃse(dip)+in
Ｃse(dip)+in＝7.45×10-9［F/cm2］
【００３９】
（３）半導体層４６の抵抗値
論理Ｃ-Ｖ曲線と実測容量値ＣMIS0との合わせ込みにより、半導体層４６の抵抗値Ｒse
および第２電極４２における接触抵抗Ｒcoは以下のように見積もられる。
Ｒse＝100000［kΩ/cm］
Ｒco＝10［Ω］
【００４０】
（４）半導体層４６のエネルギーバンド構造  
本実施形態における半導体層４６の材料であるペンタセンは、室温で蒸着すると分子が
規則的に配向することが知られている。このような性質の材料を利用した半導体素子Ｓの
解析に際しては、半導体層４６の伝導帯における有効質量ｍeおよび価電子帯における有
効質量ｍhと半導体層４６におけるバンドギャップＥgapとを評価することが必要となる。
図６に示されるように論理Ｃ-Ｖ曲線が実測容量値ＣMIS0に近づくようにＣ-Ｖ論理式のパ
ラメータを選定すると、
ｍe＝２
ｍh＝２
であることが判る（ただし温度Ｔを「298Ｋ」程度とした）。また、バンドギャップＥg
apは「3.8ｅＶ」程度と非常に大きい数値となる。この解析の結果から、ペンタセンから
なる半導体層４６はワイドギャップ半導体であると評価することができる。なお、バンド
ギャップＥgapを他の実験によって測定したうえで本実施形態における半導体層４６の評
価に使用してもよい。
【００４１】
さらに、論理Ｃ-Ｖ曲線と実測容量値ＣMIS0との合わせ込みにより、伝導帯における有
効状態密度Ｎcと価電子帯における有効状態密度Ｎvとを評価することができる。本実施形
態においては、
Ｎc＝7.02×1019  ［1/cm3］
Ｎv＝7.02×1019  ［1/cm3］
と算定される。ここで、伝導帯の電子密度ｎと荷電子帯のホール密度ｐとはボルツマン
分布によって記述することができる。より具体的には、
ｎ＝Ｎc・exp｛−（ＥC−ＥF）／ｋBＴ）≒０
ｐ＝Ｎv・exp｛−（ＥF−ＥV）／ｋBＴ）≒０
となる。ここで、「ＥF」は室温（298Ｋ）でのフェルミ準位（0ｅＶ）である。また、
「ＥC」は伝導帯の底部のエネルギー準位であり、「ＥV」は荷電子帯の頂上部のエネルギ
ー準位である。
【００４２】
以上に説明したように有効状態密度（ｎおよびｐ）の数値は非常に小さい。すなわち、
室温では電子もホールも殆ど熱励起されず、この結果としてキャリアは存在しないと評価
することができる。また、先に算定したバンドギャップＥgapの数値を踏まえて考察する
と、キャリアが存在しない理由は、半導体層４６のバンドギャップＥgapが非常に大きい
ためであると推察することができる。
【００４３】
なお、半導体層４６が真性半導体であるときの真性キャリア密度ｎiは、
ｎi＝（ｎｐ）1/2＝5.17×10-13  ［1/cm3］
と非常に小さい数値となり、この観点からしても熱励起が殆ど発生していないと評価で
きる。
【００４４】
次に、絶縁層４４と半導体層４６との界面から半導体層４６に及ぶ界面ポテンシャルの
距離に相当するデバイ長ＬDは、
ＬD＝（εseｋBＴ／2ｑ2ｎi）1/2＝2.46×108［cm］＝2.46×106［ｍ］
と非常に大きい数値となる。これは、真性半導体の状態にあるペンタセンが殆どキャリ
アを含まないために界面ポテンシャルを遮蔽することができないからであると推察される
。すなわち、ペンタセンは、真性半導体の状態において室温では殆どキャリアが存在しな
い絶縁体（ワイドギャップ半導体）であると評価することができる。
【００４５】
（５）アクセプター濃度およびドナー濃度  
無機の半導体材料は、ｎ型であればドナー濃度によってキャリア密度が調整され、ｐ型
であればアクセプター濃度によってキャリア密度が調整される。一方、現段階で有機半導
体材料についてはこのような方法（ドーピング）によるキャリア密度の制御は実施されて
いない。しかしながら、図６に示されるように電圧ＶGに応じて実測容量値ＣMIS0が変動
することを考慮すると、有機半導体材料からなる半導体層４６においても、意図的なドー
ピングに起因したものではないものの、キャリアを提供する不純物（例えば半導体層４６
の不完全性に起因した不純物）が確かに存在していると評価することができる。
【００４６】
本実施形態において半導体層４６を構成するペンタセンはｐ型であるため、その特性は
主にアクセプターによって決定される。論理Ｃ-Ｖ曲線と実測容量値ＣMIS0との合わせ込
みによって算定されるアクセプター濃度ＮAは、ドナー濃度ＮDが「1010［1/cm3］」であ
るのに対して、
ＮA＝1.8×1017［1/cm3］
と算定される。なお、「ＮA−ＮD」は、図６に示した論理Ｃ-Ｖ曲線のうち電圧ＶGに対
して論理容量値ＣMIS1の変化が急峻となる直線部分の傾きに相当する。
【００４７】
また、ペンタセンからなる半導体層４６は、不純物であるアクセプターとホールとがク
ーロン力で束縛された状態にある。ここで、ホールの軌道半径が充分に大きいと仮定すれ
ば、古典電子論的なモデルである水素原子と同様に、誘電率εseの半導体層４６の内部を
有効質量ｍhのホールが周回していると考えることができる。したがって、このホールの
束縛エネルギー（すなわちアクセプターの価電子帯からのエネルギー準位）ΔεAは、こ
れまでの手順で算定された物性値を適用することによって、
【数９】
2006269734.tif 000011
と評価することができる。すなわち、アクセプター準位は価電子帯から「1.4ｅＶ」だ
け高位に位置する。室温（298Ｋ）における熱エネルギーｋBＴが「0.026ｅＶ」であるこ
とを考えると、ペンタセンからなる半導体層４６においては、価電子帯からアクセプター
準位に電子が励起されにくく、束縛から解放されて自由に動き回れるホールは少ないと評
価することができる。すなわち、自由に移動できるホールを増加させるには温度を上昇さ
せる必要がある。
【００４８】
（６）容量値の周波数特性  
Ｃ-Ｖ論理式には電圧ＶGの各周波数ωが変数として含まれている。したがって、以上の
評価によって算定された物性値が代入されたＣ-Ｖ論理式を適宜に変形すれば、電圧ＶGの
周波数ｆ（＝ω/2π）を変数として論理容量値ＣMIS1を表現する演算式（以下「Ｃ-Ｆ論
理式」という）が特定される。図１０は、実測容量値ＣMIS0およびＣ-Ｆ論理式が示す論
理容量値ＣMIS1と周波数ｆとの関係を示すグラフである。同図においては、電圧ＶGの周
波数ｆが横軸に示され、容量値ＣMIS（実測容量値ＣMIS0および論理容量値ＣMIS1）を絶
縁層４４の容量値Ｃinで除算することによって規格化した数値が縦軸に示されている。ま
た、図１０においては、電圧ＶGが「-40Ｖ」に固定されたケースが示されている。
【００４９】
このＣ-Ｆ論理式によって表現される特性が計測装置Ｄ2による計測の結果に近づくよう
に（理想的には一致するように）、Ｃ-Ｆ論理式に含まれる各種のパラメータを選定する
ことによっても、Ｃ-Ｖ論理式を使用した解析と同様に、半導体素子Ｓの特性や挙動を解
析することが可能である。この場合には、制御装置２１は、図３のステップＳ1において
Ｃ-Ｖ論理式とともにＣ-Ｆ論理式を特定し、ステップＳ2において周波数ｆと実測容量値
ＣMIS0との関係を計測装置Ｄ2から取得する。そして、制御装置２１は、ステップＳ1にて
特定したＣ-Ｆ論理式とステップＳ2にて取得した実測の結果との合わせ込みを実施するこ
とによって半導体素子Ｓの特性を評価する（ステップＳ3）。このようにＣ-Ｖ論理式に基
づく解析にＣ-Ｆ論理式による解析を加えることにより、より高い精度で半導体素子Ｓの
特性や挙動を評価することが可能となる。
【００５０】
なお、同図に示される「Ｃin＋Ｃse(ddip=0)」は、空乏層４６１が形成されていないと
きの絶縁層４４と半導体層４６との合成容量であり、「Ｃin＋Ｃse(ddip=dse）」は、空
乏層４６１の厚さｄdipが半導体層４６の厚さｄseに到達したとき（すなわち半導体層４
６の総てのキャリアが出払ったとき）の絶縁層４４と半導体層４６との合成容量である。
「Ｃin＋Ｃse(ddip=0)」と「Ｃin＋Ｃse(ddip=dse）」とが非常に近い数値となるのは、
上述したように、空乏層４６１が形成されていないときの半導体層４６の誘電率εseと空
乏層４６１が半導体層４６の全膜厚に到達したときの半導体層４６の誘電率εdipとが近
い数値であるためである。
【００５１】
（７）トラップ準位
半導体層４６には、絶縁層４４と半導体層４６との界面に形成される不純物に起因した
トラップ準位が存在する。シリコンからなる半導体層４６のトラップ準位については、“
The  Si-SiO2  Interface-Electrical  Properties  as  Determined  By  the  Metal-I
nsulator  Silicon  Conductance  Technique”,E.H.Nicollan  and  A.Goetzberger,THE
BELL  SYSTEM  TECHNICAL  JOURNAL,Number  6,1967 に、以下の手順による解析が詳述
されている。
【００５２】
トラップ準位がひとつのみであると仮定すると、総てのキャリア（ここでは電子とする
）のうちトラップ準位に捕獲されるキャリアの割合Ｒn(t)は以下の式(9)によって表現さ
れる。
Ｒn(t)＝Ｎsｃn｛１−ｆ(t)｝ｎs(t)      ……(9)
この式(9)において、「Ｎs」はトラップの密度（1/cm2）であり、「ｃn」は電子が捕獲
される確率（cm3/s）である。また、「ｆ(t)」は任意の時刻ｔでのフェルミ分布関数であ
り、「ｎs(t)」は任意の時刻ｔにおける半導体層４６の表面での電子密度（1/cm3）であ
る。また、総てのキャリアのうちトラップから解放されるキャリアの割合Ｇn(t)は以下の
式(10)によって表現される。
Ｇn(t)＝Ｎsｅnｆ(t)      ……(10)
なお、式(10)における「ｅn」は、電子が放出されるときの時定数（1/s）である。
【００５３】
このとき、トラップ準位に流れる電流（Net電流）ｉs(t)は、
ｉs(t)＝ｑＮsｃn｛１−ｆ(t)｝ｎs(t)−ｑＮsｅnｆ(t)      ……(11)
として表現される。
【００５４】
以上を踏まえて半導体層４６のアドミタンスＹsを計算すると、以下の式(12）が導出さ
れる。なお、式(12)における「ｎs0」は、時刻ｔがゼロであるときの「ｎs(t)」の数値で
ある。また、式(12）における「ｆ0」は以下の式(12a)によって定義される。なお、式(12
a)における「ｕtr」は、トラップ準位（ｅＶ）である。
【数１０】
2006269734.tif 000012
【００５５】
このアドミタンスＹsは抵抗および容量の直列回路と等価である。したがって、このＲ
Ｃ回路の容量値Ｃsと抵抗値ＲSと時定数τとは、以下の式(13a)ないし式(13c)によって表
現される。
Ｃs＝ｑ2Ｎsｆ0（１−ｆ0）／ｋBＴ      ……(13a)
Ｒs＝ｆ0／ＣsＮsｃn      ……(13b)
τ＝ｆ0／ｃnｎs0＝ＣsＲs      ……(13b)
以上のように、単一のトラップ準位を表現する等価回路は直列のＲＣ回路となる。
【００５６】
次に、ここで想定した単一のトラップ準位の等価回路（容量値Ｃsの容量と抵抗値Ｒsの
抵抗とが直列に接続されたＲＣ回路）を本実施形態における解析に拡張する。トラップ準
位を考慮しない場合の半導体素子Ｓの等価回路は図４に示した構成となるが、絶縁層４４
と半導体層４６との界面の付近におけるトラップ準位を考慮すると、電圧ＶGの印加に伴
なって半導体素子Ｓに流れる交流電流は空乏層４６１の容量成分（容量値Ｃdip）とトラ
ップ準位の部分とで分岐するから、半導体素子Ｓの等価回路は図１１に示す構成となる。
すなわち、半導体素子Ｓの等価回路は、空乏層４６１の容量成分と並列に、上述したよう
に相互に直列に接続された容量（容量値Ｃs）と抵抗（抵抗値Ｒs）とがトラップ準位に起
因した要素として介挿された構成となる。したがって、同図に示される等価回路に基づい
てＣ-Ｖ論理式（あるいはＣ-Ｆ論理式）を算定し、このＣ-Ｖ論理式によって表現される
特性と計測装置Ｄ1による実測値との合わせ込みを実行することにより、半導体層４６に
発生するトラップ準位の特性（例えばトラップの密度Ｎsやキャリアがトラップ準位に捕
獲される確率ｃn）を評価することが可能となる。
【００５７】
なお、図１２は、トラップ準位を考慮したときの半導体素子Ｓの論理容量値ＣMIS1と電
圧ＶGとの関係を、トラップ準位を考慮しないときの論理容量値ＣMIS1と電圧ＶGと対比し
て示すグラフである。同図においては、電圧ＶGが横軸に示され、半導体素子Ｓの論理容
量値ＣMIS1が縦軸に示されている。また、トラップ準位を考慮したときの特性としては、
トラップ密度Ｎtrが「1011cm-3」である場合の特性とトラップ密度Ｎtrが「109cm-3」で
ある場合の特性とが併せて表記されている。図１２に示されるように、Ｃ-Ｖ論理式にト
ラップ準位を反映させた場合には、トラップ準位を反映させない場合の特性と対比すると
、電圧ＶGが特定の範囲内（5Ｖから10Ｖ程度の範囲内）にあるときに半導体素子Ｓの論理
容量値ＣMIS1が不連続に増加することが判る。この論理容量値ＣMIS1の不連続な増加が単
一のトラップ準位による影響である。なお、図１２においては、キャリアが捕獲される確
率ｃnを「10-14［cm3/s］」とし、周波数ｆを「20Ｈｚ」とした場合が想定されている。
【００５８】
＜Ｅ：変形例＞
以上に説明した実施形態には様々な変形を加えることができる。具体的な変形の態様を
例示すれば以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
【００５９】
（１）変形例１  
実施形態においては、絶縁層４４の表面に半導体層４６が形成された構成を例示したが
、本出願人の先願である特開2005-32774号公報に開示されているように、半導体素子Ｓの
特性（特に閾値電圧）を制御するための膜体（以下「特性制御膜」という）を絶縁層４４
と半導体層４６との間に介在させた構成としてもよい。この特性制御膜の典型例は、自己
組織化（ＳＡ：Self-Assembly）法によって形成される自己組織化単分子膜（ＳＡＭs：Se
lf-Assembled Monolayers）である。この自己組織化単分子膜としては、例えば、Ｒ1（Ｃ
Ｈ2）mＳｉＲ2nＸ3-nの一般式で表現されるシラン化合物を利用することができる（ｍは
自然数、ｎ＝１,２）。この化学式のＲ1基は、例えば、水素（-Ｈ）、フッ素（-Ｆ）、メ
チル基（-ＣＨ3）、トリフルオロメチル基（-ＣＦ3）、アミノ基（-ＮＨ2）、あるいはメ
ルカプト基（-ＳＨ）である。この自己組織化単分子膜の材料や膜厚を調整することによ
って半導体素子Ｓの閾値電圧を適宜に制御することが可能となる。
【００６０】
図１３は、特性制御膜を形成したときの電圧ＶGと容量値ＣMISとの関係を示す図である
。同図においては、Ｒ1基をフッ素とした場合の特性（F-SAMs）と、Ｒ1基をアミノ基とし
た場合の特性（NH2-SAMs）と、図１に示したように特性制御膜を形成しない場合の特性（
untreated）とが併せて図示されている。図１３に示されるように、電圧ＶGと容量値ＣMI
Sとの関係は特性制御膜の材料に応じて相違する。したがって、絶縁層４４と半導体層４
６との間に特性制御膜が形成された半導体素子Ｓについて計測装置Ｄ1が測定した結果に
Ｃ-Ｖ論理式を合わせ込むことによって、この特性制御膜の特性についても併せて評価す
ることが可能となる。例えば、キャリアの総数やこれに依存する閾値電圧Ｖthは、半導体
素子Ｓの挙動と電圧ＶGとの関係（ＶG依存性）からも算定することができるが、本実施形
態のように論理Ｃ-Ｖ曲線から閾値電圧Ｖthを評価する方法によれば、閾値電圧Ｖthに対
する電極の影響を受けることなく自己組織化単分子膜などの特性制御膜の本来の特性のみ
を評価することも可能である。
【００６１】
（２）変形例２  
実施形態においては、半導体層４６がペンタセンによって形成された構成を例示したが
、この半導体層４６の材料は任意である。半導体層４６の材料は、例えば、オリゴチオフ
ェンなどの有機低分子材料やポリチオフェンなどの有機高分子材料、フェタロシアニンな
どの金属錯体、Ｃ60、Ｃ70、金属内包フラーレンなどのフラーレン類、およびカーボンナ
ノチューブ類といった種々の有機材料のなかから選択される。ただし、半導体層４６が有
機材料によって形成される必要は必ずしもなく、各種の無機材料によって形成されてもよ
い。もっとも、本発明においては、半導体層４６の容量値Ｃseおよび抵抗値Ｒseを含むＣ
-Ｖ論理式によって半導体素子Ｓの特性が評価されるから、容量値Ｃseや抵抗値Ｒseの影
響が比較的に大きい材料によって半導体層４６が形成された半導体素子Ｓの評価に特に好
適であると言える。新規な材料については物性やキャリアの挙動を制御するための技術が
未だ確立されておらず、したがって材料そのものの抵抗値が高い場合が多い。したがって
、本発明は、有機および無機の何れであるかを問わず新規な材料の評価に特に有用である
と言える。
【００６２】
（３）変形例３  
実施形態においては、第１電極４１と第２電極４２との間隙に絶縁層４４と半導体層４
６とを介在させたダイオード構造の半導体素子Ｓを評価の対象としたが、この構造を含む
トランジスタ（例えば図１に示される構造の２個の半導体素子Ｓを一体に構成した構造の
スイッチング素子）など他の半導体素子Ｓの特性についても実施形態と同様の手順で評価
することが可能である。
【００６３】
（４）変形例４  
以上の実施形態として説明した評価方法は、半導体素子Ｓを製造するときのひとつのプ
ロセスとして実施される。すなわち、試料となる半導体素子Ｓについて以上の評価が実施
されると、実際に製造される半導体素子の性状（材料や寸法）がこの評価の結果に基づい
て決定される。そして、ここで決定された内容に基づいて実際に半導体素子が製造される
。実施形態によれば試料となる半導体素子Ｓの特性を高い精度で評価することができるか
ら、この結果を反映させることによって高品質な半導体素子を製造することができる。
【００６４】
なお、ここでは半導体素子Ｓを製造するときのひとつのプロセスとして本発明に係る評
価方法が実施される場合を例示したが、既に製造された半導体素子Ｓの特性の検査に際し
て本発明の評価方法が実施されてもよい。例えば、過去に製造された半導体素子Ｓを試料
として本発明の評価方法を実施し、この評価の結果（例えば半導体素子Ｓについて算定さ
れた種々のパラメータ）が所期の結果と略一致する場合にはこの半導体素子Ｓを良品と判
定する一方、これらが一致しない場合には半導体素子Ｓを不良品と判定するといった具合
である。また、実際に製品として使用される半導体素子Ｓとともに評価の対象となる半導
体素子Ｓをひとつのウェハに形成すれば、後者の半導体素子Ｓについて評価を実施するこ
とによって他の半導体素子Ｓの特性や良否を判定することができる。
【図面の簡単な説明】
【００６５】
【図１】半導体素子Ｓおよび評価装置Ｄの構成を示す説明図である。
【図２】計測装置Ｄ1による計測を説明するための等価回路図である。
【図３】半導体素子Ｓの特性を評価するための処理の内容を示すフローチャートである。
【図４】半導体素子Ｓの等価回路図である。
【図５】半導体素子Ｓの各部に印加される電圧を示す説明図である。
【図６】半導体素子Ｓの容量値ＣMISと電圧ＶGとの関係を示すグラフである。
【図７】絶縁層と半導体層との界面でのキャリア密度と電圧ＶGとの関係を示すグラフである。
【図８】電圧ＶGと半導体素子の容量値ＣMISとの関係を周波数ｆごとに示すグラフである。
【図９】周波数ｆと半導体素子の容量値ＣMISとの関係を電圧ＶGごとに示すグラフである。
【図１０】電圧ＶGの周波数ｆと半導体素子の容量値ＣMISとの関係を示すグラフである。
【図１１】トラップ準位を考慮したときの半導体素子Ｓの等価回路図である。
【図１２】トラップ準位を考慮したときの容量値ＣMISと電圧ＶGとの関係を示すグラフである。
【図１３】特性制御膜を備えた構成における容量値ＣMISと電圧ＶGとの関係を示すグラフである。
【符号の説明】
【００６６】
Ｓ……半導体素子、Ｄ……評価装置、Ｄ1……計測装置、Ｄ2……情報処理装置、４０……
基板、４１……第１電極、４２……第２電極、４４……絶縁層、４６……半導体層、４６
１……空乏層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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