(57)【要約】【課題】工程数を増加させることなく、浮遊ゲート電極に尖端形状が形成され難い半導体記憶装置を製造する。【解決手段】素子分離溝１０３内に堆積された絶縁材料１０４をエッチングする際に、埋込酸化膜１０５の表面高さを、素子形成領域１０６の表面高さよりも低くなるようにする。これにより、第１トンネル膜１０７上に浮遊ゲート電極用ポリシリコン膜１０８を形成する際に、このポリシリコン膜１０８が埋込酸化膜１０５上で下方に湾曲した形状になる。したがって、浮遊ゲート電極１０９の両端部には、尖端形状が形成されない。尖端形状の無い浮遊ゲートを形成することにより、半導体記憶装置のデータ保存特性を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された素子分離溝内に埋込絶縁膜を形成してなる素子分離領域と、前記半導体基板の素子形成領域上に形成された第１トンネル膜と、当該第１トンネル膜上からその両側の前記素子分離領域の端部上にわたって形成された浮遊ゲート電極と、当該浮遊ゲート電極上に形成された第２トンネル膜と、当該第２トンネル膜上に形成された制御ゲート電極とを有する半導体記憶装置であって、
前記埋込絶縁膜の表面高さが、前記素子形成領域の表面高さよりも低いことを特徴とする半導体記憶装置。
【請求項２】
前記埋込絶縁膜の表面高さと前記素子形成領域の表面高さとの差が６０オングストローム以上であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記埋込絶縁膜の表面高さと前記素子形成領域の表面高さとの差が１７０オングストローム以下であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体基板の表面にストッパ膜および素子分離溝を形成し、当該素子分離溝に埋込絶縁膜を埋め込むことにより素子分離領域を形成した後で、当該半導体基板の表面を研磨する第１工程と、
前記半導体基板の素子形成領域の表面高さよりも低くなるまで、前記埋込絶縁膜をエッチングする第２工程と、
前記ストッパ膜を除去する第３工程と、
前記素子形成領域の表面に第１トンネル膜を形成する第４工程と、
前記第１トンネル膜上からその両側の前記素子分離領域の端部上にわたる領域に浮遊ゲート電極を形成する第５工程と、
前記浮遊ゲート電極上に第２トンネル膜を形成する第６工程と、
前記第２トンネル膜上に制御ゲート電極を形成する第７工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第２工程が、前記埋込絶縁膜の表面高さと前記素子形成領域の表面高さとの差が６０オングストローム以上になるように、前記埋込絶縁膜をエッチングする工程であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記第２工程が、前記埋込絶縁膜の表面高さと前記素子形成領域の表面高さとの差が１７０オングストローム以下になるように、前記埋込絶縁膜をエッチングする工程であることを特徴とする請求項４または５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、浮遊ゲート電極および制御ゲート電極を有し且つ素子分離溝を用いて素子分離を行った半導体記憶装置と、その製造方法に関する。この発明は、例えば、ＯＴＰ−ＲＯＭ(One Time Programable - Read Only Memory) や、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory) 等の半導体記憶装置に適用される。
【背景技術】
【０００２】
従来より、浮遊ゲート電極と制御ゲート電極とを有する半導体記憶装置が知られている。このような構造によれば、不揮発性の半導体記憶装置を得ることができる。
【０００３】
また、従来より、絶縁材料を埋め込んだ溝を半導体基板の表面に設けて素子分離を行う技術が知られており、ＳＴＩ(Shallow Trench Isolation)と称されている。ＳＴＩ構造を用いることにより、選択酸化法(local oxidation of silicon;LOCOS)を使用する場合と比較して素子分離領域の面積を低減させることができるので、半導体記憶装置の集積度を向上させることができる。
【０００４】
従来の半導体記憶装置の構造および製造方法について、図４（Ａ）〜（Ｇ）の工程断面図を用いて説明する。
【０００５】
（１）まず、半導体基板４０１の表面に、ストッパ膜４０２および素子分離溝４０３を形成する。そして、半導体基板４０１の全面に、絶縁材料４０４を堆積する。その後、ＣＭＰ(chemical mechanical polishing) 法を用いて、半導体基板４０１の表面を研磨する（図４（Ａ）参照）。
【０００６】
（２）素子分離溝４０３内に堆積された絶縁材料４０４を、例えば沸酸によるウエットエッチング法でエッチングすることにより、埋込酸化膜４０５を完成させる（図４（Ｂ）参照）。埋込酸化膜４０５の表面高さは、素子形成領域４０６の表面高さと同一またはそれ以上となるように、調整される。
【０００７】
（３）例えばウエットエッチング等により、ストッパ膜４０２を除去する（図４（Ｃ）参照）。
【０００８】
（４）例えば酸化拡散法或いはＣＶＤ(Chemical Vaper Deposition) 法等を用いて、素子形成領域４０６の表面に、第１トンネル膜としての絶縁膜４０７を形成する。さらに、この第１トンネル膜４０７上に、例えば減圧化学気相成長法(Low Pressure Chemical Vapor Deposition;LP-CVD) 等を用いて、浮遊ゲート電極用のポリシリコン膜４０８を形成する（図４（Ｄ）参照）。
【０００９】
（５）フォトリソグラフィー技術やエッチング技術等を用いてポリシリコン膜４０８をパターニングすることにより、浮遊ゲート電極４０９を完成させる（図４（Ｅ）参照）。
【００１０】
（６）例えば酸化拡散法或いはＣＶＤ法等を用いて、浮遊ゲート電極４０９の上面および側面に、第２トンネル膜としての絶縁膜４１０を形成する。さらに、この第２トンネル膜４１０上に、例えば減圧化学気相成長法等を用いて、制御ゲート用のポリシリコン膜４１１を形成する（図４（Ｆ）参照）。
【００１１】
（７）ポリシリコン膜４１１に、低抵抗化のためのタングステンシリサイド膜４１２を形成する。さらに、エッチングストッパ膜としての酸化膜および窒化膜の積層等を行った後に（図示せず）、公知のフォトリソグラフィー工程やエッチング工程等によって膜４１１，４１２をパターニングする。その後、エッチングストッパ膜を除去することにより、制御ゲート電極４１３を完成させる（図４（Ｇ）参照）。
【００１２】
上述のように、従来の半導体記憶装置では、埋込酸化膜４０５の表面高さを、素子形成領域４０６の表面高さと同一またはそれ以上となるように、調整していた（上記工程（２）および図４（Ｂ）参照）。
【００１３】
埋込酸化膜４０５の表面を素子形成領域４０６の表面よりも高く形成した場合、その後の工程で浮遊ゲート電極用ポリシリコン膜４０８を堆積したとき、このポリシリコン膜４０８は、埋込酸化膜４０５上で上方に湾曲した形状になる（図４（Ｄ）参照）。したがって、このポリシリコン膜４０８をエッチングすることによって浮遊ゲート電極４０９を形成すると、この浮遊ゲート電極４０９の両端部（埋込酸化膜４０５上に形成される部分）が鋭角に尖った形状（以下、「尖端形状」と記す）になり易くなる（図４（Ｅ）のα参照）。
【００１４】
この尖端形状部分は、浮遊ゲート電極４０９に高電圧が印加されたときに高電界集中を引き起こす原因になる。この高電界集中は、浮遊ゲート電極４０９の電荷保持特性を悪化させ、したがって、半導体記憶装置のデータ保持特性を悪化させる。
【００１５】
加えて、この尖端形状部分が形成された場合、この尖端形状部分で第２トンネル膜４１０の膜厚が薄くなってしまう場合がある。このため、浮遊ゲート電極４０９と制御ゲート電極４１３との絶縁性が悪化して、半導体記憶装置のデータ保持特性が悪化する場合がある。
【００１６】
このような欠点を解消する技術としては、例えば、下記特許文献１に記載されたものが知られている。特許文献１の技術では、浮遊ゲート電極４０９の端部をラウンド状に加工する工程（すなわち、尖端形状部分を取り除く工程）を設けて、この欠点の解消を図っている（特許文献１の第７カラム第３７行〜第４１行および第２図（ｃ）参照）。しかしながら、特許文献１の技術では、工程数が増加してしまうので半導体記憶装置の製造コストが上昇するという新たな欠点が生じる。
【００１７】
一方、埋込酸化膜４０５の表面高さと素子形成領域４０６の表面高さとを精度良く一致させれば、尖端形状部分の尖り角度が大きくなるので、上述のような欠点も抑制されると考えられる。埋込酸化膜４０５と素子形成領域４０６の高さを一致させる技術としては、例えば下記特許文献２が知られている。しかしながら、特許文献２の技術も、工程数の増加を招き、半導体記憶装置の製造コストを上昇させる。
【特許文献１】特許２６３７１４９号公報
【特許文献２】特開平１１−１６３１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
この発明の課題は、浮遊ゲート電極に尖端形状が形成され難い半導体記憶装置を安価に提供することにある。
【課題を解決するための手段】
【００１９】
（１）第１の発明に係る半導体記憶装置は、半導体基板の表面に形成された素子分離溝内に埋込絶縁膜を形成してなる素子分離領域と、半導体基板の素子形成領域上に形成された第１トンネル膜と、第１トンネル膜上からその両側の素子分離領域の端部上にわたって形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された第２トンネル膜と、第２トンネル膜上に形成された制御ゲート電極とを有することを特徴とする。
【００２０】
そして、埋込絶縁膜の表面高さが、素子形成領域の表面高さよりも低いことを特徴とする。
【００２１】
（２）第２の発明に係る半導体記憶装置の製造方法は、半導体基板の表面にストッパ膜および素子分離溝を形成し、当該素子分離溝に埋込絶縁膜を埋め込むことにより素子分離領域を形成した後で、当該半導体基板の表面を研磨する第１工程と、半導体基板の素子形成領域の表面高さよりも低くなるまで、埋込絶縁膜の表面をエッチングする第２工程と、ストッパ膜を除去する第３工程と、素子形成領域の表面に第１トンネル膜を形成する第４工程と、第１トンネル膜上からその両側の素子分離領域の端部上にわたる領域に浮遊ゲート電極を形成する第５工程と、浮遊ゲート電極上に第２トンネル膜を形成する第６工程と、第２トンネル膜上に制御ゲート電極を形成する第７工程とを含むことを特徴とする。
【発明の効果】
【００２２】
（１）第１の発明に係る半導体記憶装置によれば、素子形成領域よりも表面高さが低くなるように埋込絶縁膜を形成したので、浮遊ゲート電極に尖端形状が形成され難い。
【００２３】
（２）第２の発明に係る半導体記憶装置の製造方法によれば、第２工程におけるエッチング量を調整するだけで上記第１の発明に係る半導体記憶装置を製造することができ、したがって、浮遊ゲート電極に尖端形状を有さない半導体記憶装置を安価に製造することができる。
【発明を実施するための最良の形態】
【００２４】
この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２５】
図１（Ａ）〜（Ｇ）は、この実施形態に係る半導体記憶装置の製造方法を概略的に示す工程断面図である。以下、この実施形態に係る半導体記憶装置の製造工程について、図１（Ａ）〜（Ｇ）を用いて説明する。
【００２６】
（１）従来の製造工程と同様、まず、半導体基板１０１の表面にストッパ膜１０２および素子分離溝１０３を形成し、半導体基板１０１の全面に絶縁材料１０４を堆積し、さらに、ＣＭＰ法を用いて半導体基板１０１の表面を研磨する（図１（Ａ）参照）。
【００２７】
（２）次に、素子分離溝１０３内に堆積された絶縁材料１０４を、沸酸によるウエットエッチング法等を用いてエッチングし、埋込酸化膜１０５を完成させる（図１（Ｂ）参照）。この実施形態では、従来の製造工程（図４（Ｂ）参照）と異なり、埋込酸化膜１０５を、表面高さが素子形成領域１０６の表面高さよりも低くなるように調整する。
【００２８】
（３）例えばウエットエッチング等により、ストッパ膜１０２を除去する（図１（Ｃ）参照）。
【００２９】
（４）従来の製造工程と同様、例えば酸化拡散法或いはＣＶＤ法等を用いて、素子形成領域１０６の表面に第１トンネル膜１０７を形成する。さらに、この第１トンネル膜１０７上に、例えば減圧化学気相成長法等を用いて、浮遊ゲート電極用のポリシリコン膜１０８を形成する（図１（Ｄ）参照）。図１（Ｄ）から解るように、この実施形態では、埋込酸化膜１０５の表面高さが素子形成領域１０６の表面高さよりも低いので、ポリシリコン膜１０８は、埋込酸化膜１０５上で下方に湾曲した形状（或いは平坦な形状）になる。
【００３０】
（５）従来の製造工程と同様、フォトリソグラフィー技術やエッチング技術等を用いてポリシリコン膜１０８をパターニングし、浮遊ゲート電極１０９を完成させる（図１（Ｅ）参照）。図１（Ｅ）から解るように、この実施形態では、ポリシリコン膜１０８が埋込酸化膜１０５上で下方に湾曲しているので、浮遊ゲート電極１０９の両端部（図１（Ｅ）のβ参照）には、尖端形状が形成されない。
【００３１】
（６）従来の製造工程と同様、例えば酸化拡散法或いはＣＶＤ法等を用いて、浮遊ゲート電極１０９の上面および側面に第２トンネル膜としての絶縁膜１１０を形成し、さらに、この第２トンネル膜１１０上に、例えば減圧化学気相成長法等を用いて制御ゲート用のポリシリコン膜１１１を堆積する（図１（Ｆ）参照）。この実施形態では、浮遊ゲート電極１０９の両端部に尖端形状が形成されないので、当該両端部で第２トンネル膜が薄膜化し難い。
【００３２】
（７）従来の製造工程と同様、ポリシリコン膜１１１にタングステンシリサイド膜１１２を形成し、エッチングストッパ膜としての酸化膜および窒化膜の積層等を行い、公知のフォトリソグラフィー工程やエッチング工程等によってポリシリコン膜１１１をパターニングし、その後エッチングストッパ膜を除去して、制御ゲート電極１１３を完成させる（図１（Ｇ）参照）。
【００３３】
このようにして、この実施形態では、上記工程（２）におけるエッチング量を調整するだけで、浮遊ゲート電極に尖端形状を有さず、トンネル膜の膜厚が均一な半導体記憶装置を製造する。
【００３４】
次に、このようにして製造した半導体記憶装置の評価試験結果について、図２および図３を用いて説明する。
【００３５】
本願発明者は、まず、上述のような製造工程により、埋込酸化膜１０５の表面高さと素子形成領域１０６の表面高さとの差（以下、「ＳＴＩ段差」と記す）がそれぞれ１７０Å、４５Å、−６０Å、−１２０Å、−１８０Å、−２５０ÅのＯＴＰ−ＲＯＭ試験サンプル（セルゲート長：０．１６μｍ世代、容量：２５６メガバイト）を作成した。ここでは、ＳＴＩ段差の値を、図２（Ａ）に示したように、素子形成領域１０６の表面高さを「０」としたときの埋込酸化膜１０５の表面高さと定義した。したがって、ＳＴＩ段差は、埋込酸化膜１０５の表面が素子形成領域１０６の表面よりも高いときは正の値になり、素子形成領域１０６の表面よりも低いときは負の値になる。よって、ＳＴＩ段差が１７０Å、４５Åの試験サンプルは従来技術（図４参照）で製造したサンプルであり、ＳＴＩ段差が−６０Å、−１２０Å、−１８０Å、−２５０Åの試験サンプルはこの実施形態（図１参照）を用いて製造したサンプルである。
【００３６】
次に、本願発明者は、これらの試験サンプルを用いて、ＷＨＳ(Word-line High Stress) 評価試験を行った。ＷＨＳ評価試験とは、制御ゲートに高電位が印加されたときの、浮遊ゲートの電荷保持性能を評価する試験である。ＷＨＳ評価試験により、任意のＯＴＰ−ＲＯＭメモリセルにデータ書き込みを行った際に、同一ワード線に接続された他のＯＴＰ−ＲＯＭメモリセルが書き込みデータをそのまま保持することができるか否かを評価することができる。
【００３７】
ＷＨＳ評価試験の具体的な手順について、図２（Ｂ）、（Ｃ）を用いて説明する。
（ａ）まず、各試験サンプルについて、基板電位Ｖｂを０ボルトに設定した後、ソース２０１の電位Ｖｓおよびドレイン２０２の電位Ｖｄを適当に調整して、ソース・ドレイン間にドレイン電流Ｉｄ＝１×１０-6アンペアを流す。そして、このときの制御ゲート電極２０３の電位Ｖｇを測定する。この測定結果Ｖｇは、当該試験サンプルのしきい値電圧Ｖｔを定義する値になる。以下、この測定で得られた制御ゲート電極電位Ｖｇを、「Ｖｔ１」と記す。
【００３８】
（ｂ）次に、基板電位Ｖｂおよびソース電位Ｖｓが０ボルト且つドレイン電位Ｖｄが４．５ボルトの状態で制御ゲート電極２０３の電位Ｖｇを６．０ボルトに設定することにより、各試験サンプルにデータを書き込む。このデータ書き込みにより、各試験サンプルの浮遊ゲート電極２０４には、電荷が蓄積される。
【００３９】
（ｃ）続いて、基板電位Ｖｂ、ソース電位Ｖｓおよびドレイン電位Ｖｄを０ボルトに設定した状態で、制御ゲート電極２０３に７．０ボルトの電位を印加する。この電圧印加が、同一ワード線に接続された他のＯＴＰ−ＲＯＭにデータが書き込まれる動作に相当する。
【００４０】
（ｄ）さらに、再度、ソース・ドレイン間のドレイン電流Ｉｄを１×１０-6アンペアに設定して、制御ゲート電極２０３の電位Ｖｇを測定する。以下、この測定で得られた制御ゲート電極電位Ｖｇを、「Ｖｔ２」と記す。
【００４１】
（ｅ）最後に、上述の試験過程（ａ）で得られた電位Ｖｔ１と、評価ステップ（ｄ）で得られた電位Ｖｔ２とから、ΔＶｔ劣化率σ＝（Ｖｔ１−Ｖｔ２）／Ｖｔ１を算出する。上記評価ステップ（ｃ）の高電位印加によって浮遊ゲート電極２０４から放出される電荷量が多いほど、しきい値電圧の変化量Ｖｔ１−Ｖｔ２が大きくなり、したがってΔＶｔ劣化率σの値も大きくなる。
【００４２】
図３（Ａ）は、ＳＴＩ段差とΔＶｔ劣化率σとの関係を示すグラフである。図３（Ａ）において、横軸は、ＷＨＳ試験サンプルのＳＴＩ段差である。また、縦軸は、１チップ（２５６メガバイト）当たりの不良ビット数（ＷＨＳ試験によって記憶データ値が変化したビットの数）、および、ΔＶｔ劣化率σの平均値である。
【００４３】
図３（Ａ）から解るように、ＳＴＩ段差を−６０Å以下とすれば、１チップ当たりの不良ビット数を０．１個以下とすることができ、且つ、ΔＶｔ劣化率σの平均値を１０パーセント以下とすることができる。
【００４４】
図３（Ｂ）は、ＷＨＳ試験サンプルについて、通常の製品検査工程による歩留まり評価を行った結果を示すグラフである。図３（Ｂ）において、横軸はＷＨＳ試験サンプルのＳＴＩ段差であり、縦軸は１ウエハ（２９０チップ）当たりの良ビット数および不良ビット数の割合である。
【００４５】
図３（Ｂ）から解るように、ＳＴＩ段差が−６０Å以下であれば歩留まりは変化しない。一方、ＳＴＩ段差が−６０Åを超えると、当該ＳＴＩ段差の値に応じて歩留まりが低下していく。
【００４６】
以上の評価結果から、ＳＴＩ段差は−６０Å以下とすることが望ましい。
【００４７】
一方、本願発明者の検討によれば、ＳＴＩ段差を−１７０Å以下にすると、ポリシリコン膜１０８のエッチング工程（上記工程（５）および図１（Ｅ）参照）や、ポリシリコン膜１１１のエッチング工程（上記工程（７）および図１（Ｇ）参照）において、エッチング残渣（エッチングされないポリシリコンが残留する現象）が増大することが分かった。このエッチング残渣は、埋込酸化膜１０５上、特にＳＴＩパタンが疎となる周辺回路部における埋込酸化膜１０５上や、ＣＭＰディッシング領域（ＣＭＰを行った際に凹状になった領域）で、顕著である。これに対して、残渣の発生を抑えるためにエッチング量を増やすと、トンネル酸化膜１０７，１１０がエッチングされてしまう。このため、ＳＴＩ段差は−１７０Å以上とすることが望ましい。
【００４８】
以上説明したように、この実施形態によれば、製造工程数の増大を伴わずに半導体記憶装置の浮遊ゲート電極に尖端形状が形成され難くすることができ、したがって、データ保持特性に優れる半導体記憶装置を安価に提供することができる。
【図面の簡単な説明】
【００４９】
【図１】実施の形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図２】図１の製造工程で製造した半導体記憶装置の評価試験手順を説明する図である。
【図３】図１の製造工程で製造した半導体記憶装置の評価結果を説明する図である。
【図４】従来の半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
【００５０】
１０１  半導体基板
１０２  ストッパ膜
１０３  素子分離溝
１０４  絶縁材料
１０５  埋込酸化膜
１０６  素子形成領域
１０７  第１トンネル膜
１０８  浮遊ゲート用ポリシリコン膜
１０９  浮遊ゲート電極
１１０  第２トンネル膜
１１１  制御ゲート用ポリシリコン膜
１１２  タングステンシリサイド膜
１１３  制御ゲート電極
【図１】
2006237434.tif 000003
【図２】
2006237434.tif 000004
【図３】
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【図４】
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