(57)【要約】【課題】  評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置の提供。【解決手段】  外部クロック端子１３、１４から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成するＤＬＬ回路１０と、外部端子１５から入力されたクロック信号と、ＤＬＬ回路１０からの出力信号とを入力し、テストモード信号に基づき、テスト時には、外部端子１５から入力されたクロック信号を出力し、通常動作時には、ＤＬＬ回路１０からの出力信号を出力するセレクタ１１を備える。【選択図】            図１
2006344279.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック端子から外部クロック信号を入力し前記外部クロック信号に同期した信号を生成する同期回路と、
前記外部クロック端子とは別の外部端子と、前記同期回路の出力とに第１、第２の入力端子が接続され、テストモード信号を選択制御信号として入力し、テスト時には、前記外部端子から入力されたクロック信号を内部クロック信号として選択出力し、通常動作時には、前記同期回路からの信号を内部クロック信号として選択出力する選択回路と、
を備えている、ことを特徴とする半導体装置。
【請求項２】
クロック同期型半導体記憶装置において、
外部クロック端子から外部クロック信号を入力し前記外部クロック信号に同期した信号を生成する同期回路と、
前記外部クロック端子とは別の外部端子と、前記同期回路の出力とに第１、第２の入力端子が接続され、テストモード信号を選択制御信号として入力し、テスト時には、前記外部端子から入力されたクロック信号を選択出力し、通常動作時には、前記同期回路からの信号を選択出力する選択回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項３】
前記外部端子が、テスト時に未使用の端子の中から選ばれたものである、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記選択回路から出力信号を制御クロックとして受け、前記制御クロックに同期して出力イネーブル信号を生成する制御回路と、
内部データを受け、前記出力イネーブル信号が活性状態のとき、出力データを出力するデータ制御回路と、
前記データ制御回路からの出力データを受け、前記制御クロックのタイミングにしたがって出力端子を駆動するバッファ回路と、
を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
請求項２乃至４のいずれか一に記載の半導体記憶装置は、前記外部クロック信号の立ち上がりと立ち下がりに同期して、データの転送が行われる、ことを特徴とする半導体記憶装置。
【請求項６】
外部クロック端子から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成する同期回路を備えた半導体装置のテスト方法であって、
テスト時には、テスタから供給され、前記外部クロック端子とは別の外部端子に入力されたクロック信号を、前記同期回路の出力信号のかわりに選択出力する工程を含む、ことを特徴とする半導体装置のテスト方法。
【請求項７】
前記外部端子は、テスト時には未使用な端子の中から選択されたものである、ことを特徴とする請求項６記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に周波数同期回路を備えたクロック同期型半導体記憶装置に適用して好適な構成及び方法に関する。
【０００２】
ＳＤＲＡＭ（synchronous  DRAM）等のメモリデバイスにおいて、ＳＤＲ(Single Data Rate)−ＳＤＲＡＭから、クロック信号の立ち上がりと立下りの両エッジに同期してデータ転送を行うＤＤＲ(Double Data Rate)I−ＳＤＲＡＭ、ＤＤＲII−ＳＤＲＡＭとなるにしたがい、デバイスの動作周波数は大幅に高くなってきている。ＤＤＲII−ＳＤＲＡＭでは、最高グレードの動作周波数は、例えば８００ＭＨｚとなってきている。このような周波数範囲で評価や解析を行う場合、クロック同期を行うＤＬＬ(Delay Lock Loop)の動作マージン（タイミングマージン）は厳しくなっている。ＤＬＬ以外の回路でも、動作マージンは厳しくなってきている。このため、特性に問題がある場合、原因を分離することは、特段に困難となってきている。
【０００３】
また、ＤＤＲII−ＳＤＲＡＭのように、周波数同期回路を有するデバイスは、低周波数の動作では、周波数同期回路が正常に動作しない。このため、低速でも動作可能となる論理が別途必要となっている。
【０００４】
しかしながら、低速動作は、通常動作とは、動作条件等が全く異なるものとなるため、低速動作によるテストで、デバイスの良品と不良品を厳密に区別することが難しい場合が生じる。
【０００５】
【特許文献１】特開平９−２５１０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＤＲＡＭデバイスの高周波数の評価・解析において、特性に問題があった場合や、不良が生じた場合、ＤＬＬ等の周波数同期回路の出力クロック信号に問題が発生しているのか、DLL以外の回路のマージンがないために問題が起こっているのか分離することは、特段に困難である。
【０００７】
また、周波数同期回路は、その性質から、低周波数では正常に動作しない。例えばＰＬＬ(Phase Locked Loop)のＶＣＯ（Voltage Controlled Oscillator；電圧制御発振器）の発振周波数帯域、ＶＣＯとＰＤ(Phase detector；位相比較器)間の帰還路に配置される分周回路の分周比等に制約される。このため、低速では、通常とは全く異なる動作モードで試験ができるような論理構成が必要とされるか、あるいは、少なくとも、一部の回路は、通常の論理とは異なる論理で動作させる構成とされる。
【０００８】
この結果、低速テスタによるデバイスの選別は、デバイスの通常動作とは異なるモード（低速モード）で、良品・不良品を区別しており、デバイスの通常動作での良否とのコリレーションに問題があった。
【０００９】
なお、特許文献１には、図９に示すように、外部クロック端子から外部クロック信号ＣＬＫを入力とするＤＬＬ回路３１と、ＤＬＬ回路３１の出力４Ａと、外部クロック端子からの外部クロック信号４Ｂを入力とするセレクタ(マルチプレクサ）３３とを備え、切り替え回路３２の出力に基づき、４Ａ、４Ｂの切り替えを行う構成が開示されている。以下では、特許文献１に開示された構成について、その課題を詳細に分析しておく。なお、この課題の分析は、もっぱら本発明者によってなされた研究結果に基づくものである。
【００１０】
図９に示すように、セレクタ３３で切り替えられた信号４Ｃは、外部クロック信号ＣＬＫから作られる信号である。このため、出力回路において、出力データの出力タイミングを決める制御クロックとして、信号４Ｃを用いた場合、出力データを外部クロック信号ＣＬＫに合わせることはできない。この結果、例えば図６のような出力タイミングが製品仕様になっているＤＤＲのようなＳＤＲＡＭに、特許文献１を適用した場合、図６とは、異なる出力タイミングとなってしまう。すなわち、ＤＤＲIおよびＤＤＲII−ＳＤＲＡＭ製品の仕様において、図６に示すように、信号１Ｃ（ＤＬＬ出力）は、外部クロック信号ＣＬＫ、ＣＬＫＢよりも時間“ｆ”分早く出力されるが、特許文献１の構成では、この仕様を実現することはできない。
【００１１】
また特許文献１に記載されたテストモードを使用すると、ＤＬＬ以外の論理回路も、通常動作とは異なる論理構成としなければならず、ＤＬＬだけを分離して、評価・解析、またはテストを行うことができない。以下、典型的なＤＤＲ−ＳＤＲＡＭに基づき説明する。
【００１２】
図７は、図６の出力タイミングを実現する典型的な出力回路の要部を示している。図７に示すように、ＤＬＬ出力１Ｃを制御クロックとして受け出力イネーブル信号ＯＥを生成する出力制御論理回路２１と、内部データを入力し出力イネーブル信号ＯＥにより出力データを出力バッファ回路２３に出力するデータ制御回路（ＦＩＦＯ）２２と、ＤＬＬ出力１Ｃを制御クロックとして受け、出力データに応じたレベルで出力端子を駆動する出力バッファ回路２３とを備えている。なお、後述する本発明は、図７に示す出力回路に供給される信号１Ｃの生成に用いて好適とされる。
【００１３】
ＤＬＬ（不図示）の出力クロックである１Ｃは、出力データを出力する出力バッファ回路２３のタイミングを制御するほか、出力制御論理回路２１にも入力されている。この信号１Ｃは外部クロック信号ＣＬＫよりも早いタイミング（位相が進んでいる）で作成される。
【００１４】
図８は、図７の信号ＣＬＫ、ＯＥ、１Ｃのタイミング関係を示す図である。図８（Ａ）は、出力イネーブル信号ＯＥを、外部クロック信号ＣＬＫから作成する場合のタイミング動作を示している。この場合、出力イネーブル信号ＯＥを活性化（ハイレベルとする）してから、出力データを出力する（１Ｃの立ち上がりエッジに同期）までの期間“ｄ”のマージンが少なくなってしまう。この期間ｄは、周波数が高くなればなるほど厳しくなる。また、信号１Ｃがどれだけ早く出力されるかは、その製品の出力回路の遅延時間によることから、プロセスばらつきや温度、電圧で変わることになる。図８（Ａ）の場合、その製品品質を保証するマージンがなくなってしまう。
【００１５】
一方、図８（Ｂ）は、出力イネーブル信号ＯＥ信号をＤＬＬの出力１Ｃから作成する場合のタイミング波形を示している。図８（Ｂ）の場合、図８（Ａ）との対比からも明らかなように、期間ｄが大幅に長くなっており、タイミングマージンが拡大している。このため、図８（Ｂ）のようなタイミング制御が、実際の製品に用いられている。
【００１６】
そこで、図８（Ｂ）のような構成をとるＤＤＲ−ＳＤＲＡＭにおいて、特許文献１のテストモードを使用した場合の問題点を以下に説明する。
【００１７】
図１１は、出力イネーブル信号ＯＥを作成する従来の出力制御論理回路２１（図７参照）のブロック図である。出力イネーブル信号ＯＥは、ＤＤＲ−ＳＤＲＡＭに外部より入力されるＲＥＡＤコマンドから作成される信号（ＲＥＡＤ）を入力する出力制御論理回路２１で作成される。ＲＥＡＤコマンドは外部クロック信号ＣＬＫの立ち上がりエッジで入力される仕様とされており、出力制御論理回路２１に入力されるＲＥＡＤ信号は、外部クロック信号ＣＬＫのタイミングにしたがって作成される。なお、図１１において、出力制御論理回路２１は、制御クロックＺのタイミングに基づき、出力イネーブル信号ＯＥを生成している。
【００１８】
図１２は、図１１において、制御クロックＺがＤＬＬ出力１Ｃの場合における通常動作時のタイミング波形を示す図である。図１２において、出力イネーブルＯＥ信号は、クロック信号１Ｃで作成される。外部クロック信号ＣＬＫの立ち上がりエッジから作成されるＲＥＡＤ信号を、外部クロック信号ＣＬＫよりも早いタイミングの信号である１Ｃ（１Ｃの立ち上がりエッジはクロックＣＬＫのエッジよりも時間的に先にくる）によって、ラッチすることができる。
【００１９】
信号１Ｃのタイミングは、電圧やプロセス、温度によって変わる。そこで、例えば図７に示した出力回路の遅延時間に合うように、ＤＬＬ（不図示）でタイミング調整して出力する。また、高周波数の動作でも、十分なマージンをとって動作させる構成とされている。
【００２０】
特許文献１の場合、すなわち、図９に示したセレクタ３３の出力４Ｃを、図７の信号１Ｃとして用いた場合、４Ｃは、外部クロック信号ＣＬＫから作成される信号であるため、外部クロック信号ＣＬＫよりも早い信号を作ることはできず、信号１Ｃは、外部クロック信号ＣＬＫから一定の遅延時間を有したタイミングとなる。したがって、この場合、図１１の出力制御論理回路２１の動作は、図１２のようなタイミング波形とはならず、図１３のようなタイミング波形となる。
【００２１】
図１３において、出力イネーブル信号ＯＥを正常に出力するためには、信号ＲＥＡＤと信号４Ｃとは、同じ外部クロック信号ＣＬＫから規定されるタイミングである。図１３に示すように、マージンがないため、図１３に白抜き矢印で示したように、少なくともＲＥＡＤ信号を遅らせ、動作マージンを確保する必要がある。すなわち、ＲＥＡＤ信号を遅延させる回路構成が必要とされる。
【００２２】
実際の出力を制御する回路は、ＣＬ（Cas-Latency）や、８００ＭＨｚのような高周波数でも動作するように微調整がされている。このため、図１１の制御クロック信号Ｚが、信号１Ｃのタイミングから、特許文献１の構成にしたがって信号４Ｃ（図９）のタイミング（図１３参照）に変わると、論理変更の規模は大きくなってしまう。このことは、単に論理設計や規模の問題だけではなく、特許文献１のテストモードを使用すると、ＤＬＬ回路以外の論理も変わることを必要とするため、不良の分離が困難になることを意味している。
【００２３】
また特許文献１に開示される構成は、ＳＤＲ−ＳＤＲＡＭでの低速動作において、ＤＬＬ回路が動作しない問題を回避するものであり、特許文献１におけるＤＬＬの出力４Ｃ（図９参照）は、図６の信号１Ｃのようなタイミングを有する製品を想定していない。図１０の４Ｃのタイミングで動作する製品（外部クロック信号ＣＬＫから遅延した４Ｃに同期して出力データが出力される）を前提としている。
【００２４】
したがって、本発明の目的は、評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置及び方法を提供することにある。
【００２５】
また、本発明の他の目的は、低速テスタで選別した場合にも、通常動作での良否とのコリレーションがとれるようにした装置及び方法を提供することにある。
【課題を解決するための手段】
【００２６】
本願で開示される発明は、概略以下の通りである。
【００２７】
本発明は、周波数同期回路を有する半導体装置において、テストモードにより、周波数同期回路から出力されるクロック信号を、半導体装置のクロック端子とは別の外部端子から入力される信号に切り替え制御する回路を備えている。
【００２８】
本発明に係る方法は、外部クロック端子から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成する同期回路を備えた半導体装置のテスト方法であって、テスト時には、テスタから供給され前記外部端子に入力されたクロック信号を、前記同期回路の出力のかわりに、選択出力する工程を含む。
【発明の効果】
【００２９】
本発明によれば、テストモード時、同期回路から出力されるクロック信号を、テスタ側から入力できるため、同期回路の出力クロック信号の波形は、高周波数でも正常波形となり、同期回路の影響を除外でき、特性の劣化、不良等が同期回路に因るのか否か等、不良原因の特定を容易化することができる。
【００３０】
また、本発明によれば、テストモード時、外部ピンから入力されたクロック信号を用いるため、低周波数の場合も、制約なく期待の波形を、同期回路の出力信号を必要とする回路へ出力することができる。
【発明を実施するための最良の形態】
【００３１】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本実施形態においては、周波数同期回路から生成されるクロック信号を、テストモード信号により、テストモード時に、デバイスの外部ピンから入力する信号に切り替える。外部端子はＣＬＫやＣＬＫＢのクロックピンではなく、例えばＤＤＲIIの場合、ＯＤＴピンを用いる（ＯＤＴ(On-Die Termination)は、入出力ピンを終端するだけの機能であり、内部不良解析においては、関係がない。なお、場合によっては、ＯＤＴ機能はＯＦＦにするようにしてもよい）。
【００３２】
外部ピンには、外部クロックピンからのクロック信号と同等の精度で、テスタ側から入力できるため、周波数同期回路の出力クロック信号の波形は、高周波数でも正常波形となるため、周波数同期回路の影響を除外できる。
【００３３】
また、テストモード時、外部ピンから入力されたクロック信号を用いるため、低周波数の場合も、制約なく期待の波形を、周波数同期回路の出力信号を必要とする回路へ出力することが可能である。以下実施例について説明する。
【実施例】
【００３４】
図１は、本発明の一実施例の構成を示す図である。例えばＤＬＬ回路よりなる周波数同期回路を有するＳＤＲＡＭ等の半導体デバイスである。なお、周波数同期回路は、クロック同期を行うもので、位相同期回路、位相・周波数同期回路であってもよい。図１を参照すると、製品パッケージ１は、ＤＬＬ回路１０と、セレクタ１１と、テストモード用入力初段・バッファ回路１２を備えている。ＤＬＬ回路１０は、外部クロックピン１３、１４から差動入力される外部クロック信号（ＣＬＫ、ＣＬＫＢ）に同期した信号１Ａを作成する。
【００３５】
信号１Ｂは、テストモード使用時、例えばＤＤＲII−ＳＤＲＡＭの場合、オンチップ終端（ＯＤＴ）ピン１５から入力される信号を受けるテストモード用入力初段・バッファ回路１２から出力される信号である。テストモード用入力初段・バッファ回路１２は、テストモード信号TestModeにより活性化される。テストモード信号TestModeは、図示されないコマンドデコーダ等の制御のもと生成される。
【００３６】
なお、図１では、ＤＤＲII−ＳＤＲＡＭにおいて、ＯＤＴピン１５が用いられているが、本発明はかかる構成に制限されるものでなく、外部端子は、外部クロック入力ピン以外のものであれば、目的の評価・解析やテストにおいて使用しなくても済む任意のピンが用いられる。
【００３７】
セレクタ１１は、テストモード信号TestModeを選択制御信号として受け、ノーマル動作時は、信号１Ａを選択出力し、テストモード時は、１Ｂを選択出力する。
【００３８】
図２は、本発明の一実施例の動作を示すタイミング波形図である。１Ａは、図１のＤＬＬ回路１０により、差動の外部クロック信号ＣＬＫ、ＣＬＫＢから作成されるクロックに同期した信号である。１Ｂは、図１のテストモード用入力初段・バッファ回路１２においてテストモード時、ＯＤＴピンから作成される信号である。セレクタ１１は、その出力１Ｃとして、通常動作時は、ＤＬＬ回路１０の出力信号１Ａを選択し、テストモード時は、ＯＤＴピン１５から作成される信号１Ｂを選択する。
【００３９】
本実施例において、信号１Ｂは、テスト時に、テスタ（不図示）からの入力により、周波数、タイミング、振幅等を自由に作成することができる。このため、例えば図３のように、ＤＬＬ回路１０の出力信号１Ａに、何らかの問題（例えば図３の１Ａの波形消失、Ｄｕｔｙ異常）があった場合、テストモードにおいて、信号１Ｂ（テスタから供給される）を用いることで、セレクタ１１の出力信号１Ｃとして、所望の波形を出力することが可能である。
【００４０】
図２のタイミングのずれ“ｆ”について説明しておく。信号１Ｃは、外部クロック信号ＣＬＫ、ＣＬＫＢよりも時間“ｆ”分早く出力されている。これは、ＤＤＲIおよびＤＤＲII−ＳＤＲＡＭの製品仕様（スペック）のために必要となる。
【００４１】
図４に示したように、このタイミング仕様によって出力データは、外部クロック信号ＣＬＫの切り替わりエッジにタイミングを合わせなければならない。このため、出力データのタイミングを決める信号１Ｃは、出力回路の遅延分、早く（位相を進ませて）作成しなければならない。この時間（位相の進み）が、“ｆ”である。
【００４２】
前述したように、特許文献１では、図４等のスペックを実現できないが、本実施例によれば、図４のタイミング仕様の製品を実現することができる。
【００４３】
例えば不良解析において、出力データ異常があった場合、ＤＬＬ回路１０に起因するものであるのか、データパスに問題があるのか、別の箇所に問題があるのか、分離が困難であった場合、本実施例のテストモードによれば、セレクタ１１の１Ｃは、外部から入力される信号に基づく信号１Ｂであるため、精度よく、ＤＬＬ回路出力信号としての所望の波形を作成することができる。セレクタ１１の出力信号１Ｃとして信号１Ｂを選択し、ＯＤＴピン１５にテスタから供給する信号のタイミングを高精度にずらしてマージン試験を行うことで、不良が、ＤＬＬ回路１０に起因するものであるか否かを分離することが容易になる。
【００４４】
図３の１Ａのように、波形が消失したり、Ｄｕｔｙ（デューティ）が異常になったりなどで、散発的な不良ビットが出ていた場合、本実施例によるテストモードにより不良がなくなれば、ＤＬＬ回路１０の解析に専念することができる。
【００４５】
また、本実施例によれば、テスト時、ＯＤＴピン１５等の外部ピンにテスタ等から任意の波形を入力することができる。このため、入力信号のＤｕｔｙを変えて、デバイスの動作マージンを評価することも可能である。
【００４６】
図４に示すように、特定の仕様の測定を行う場合にも有効である。図４（Ａ）には、バンク・アクティブコマンド（ＡＣＴ）からリードコマンド（ＲＥＡＤ）までのタイミングであるｔＲＣＤスペックを測定する場合のタイミングの一例が示されている。図４（Ａ）において、１Ｃは、外部クロック信号ＣＬＫに同期している。ＤＬＬ回路１０は、外部クロック周波数を一定に保たなければならない。このため、本発明のテストモードがないと、ｔＲＣＤを測定する場合、外部クロックの周期ｔＣＫを一律に振ることになる。この場合、ｔＲＣＤ以外の、ＷＲＩＴＥのｔＣＫやＲＥＡＤのｔＣＫも同時に振ってしまうことになるため、ｔＲＣＤだけの実力を評価することが困難であり、場合によっては意味のないデータを取得することになる。
【００４７】
本発明のテストモードを用いた場合、図４（Ｂ）に示すように、ｔＲＣＤ以外のクロック周期ｔＣＫを固定して、ｔＲＣＤだけを振る（タイミングを動かす）ことが可能になる。このテストモードによれば、１Ｃは外部ピンから入力された信号に基づくものであり、時間“ｆ”（１ＣのＣＬＫに対する位相の進み）を守って入力すればよい。また、低周波数での動作も可能となる。このように、本発明は、非同期スペックを測定する際に、その他のスペックに影響を与えずに測定することを可能としており、有効である。
【００４８】
次に、出力データのばらつきの原因を調査したい場合について説明する。その原因としては、ＤＬＬの持つジッタや、出力回路で使用している電源ノイズの影響等（場所依存性も含め）が考えられる。
【００４９】
本実施例では、テストモードおいて、図５に示すように、出力回路バッファ２００〜２０３に供給されるクロック信号１Ｃは、外部ピン１５からの信号であり、外部ピン１５に信号を供給するテスタ（不図示）として、高性能テスタを用いた場合、そのジッタは十分小さく抑えられ、ＤＬＬ回路１０の影響を無視することができる。テストモードを使用する前と後でのばらつき量を比較することで、ＤＬＬ回路１０の影響と、出力回路・バッファ２０の影響を互いに分離することができ、全ばらつき量に占めるＤＬＬ回路１０のジッタの影響を測定することができる。
【００５０】
上記した特許文献１の構成の場合、出力データは、通常動作と異なるタイミングで出力されることになる。したがって、電源ノイズの影響も異なることになってしまう。もし、この測定に用いたとしても、テストモード前後で正確にＤＬＬのジッタだけを取り出すことはできない。この観点からも、特許文献１は、本発明の効果を奏することはできない。
【００５１】
なお、上記実施例において、周波数同期回路としては、ＤＬＬ回路以外にも、ＰＬＬ(Phase Locked Loop)、ＢＤＤ、ＳＭＤ(Synchronous Mirror Delay）であってもよい。
【００５２】
評価や不良解析において、その周波数同期回路に問題があるかどうかを判別するのに有効である。また、Ｐ／Ｗ(ウェハテスト)や選別工程において、周波数同期回路が正常に動作できない低速の周期においても、本実施例を適用することで、低速でも動作するように、周波数同期回路の出力を必要とする回路の論理を変更する必要がないため、回路規模を小さくすることが可能となる。
【００５３】
なお、上記実施例では、ＳＤＲＡＭを例に説明したが、本発明は、ＳＤＲＡＭに限定されるものでなく、外部クロック信号に同期した内部クロック信号を生成し内部回路（レジスタ、ラッチ等の順序回路）に供給するクロック生成回路を備えた任意の半導体装置に適用可能である。
【００５４】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するタイミング波形図である。
【図３】本発明の一実施形態の動作を説明するタイミング波形図である。
【図４】（Ａ）は、テストモード未使用時、（Ｂ）はテストモード使用時のｔＲＣＤ測定を説明するタイミング波形図である。
【図５】本発明の一実施形態における不良解析を説明する図である。
【図６】ＤＲＡＭのタイミング仕様の一例を説明する図である。
【図７】出力回路の構成の一例を示す図である。
【図８】（Ａ）、（Ｂ）は図７の回路のタイミング制御を説明する図である。
【図９】特許文献１の構成を示す図である。
【図１０】図９の回路の動作を説明するタイミング波形図である。
【図１１】図９の出力制御回路を説明する図である。
【図１２】図１１の動作を示すタイミング図である。
【図１３】図１１のクロック（Ｚ）を図９の４Ｃとした場合の動作を示す図である。
【符号の説明】
【００５６】
１  パッケージ
１０  ＤＬＬ回路（周波数同期回路）
１１  セレクタ
１２  テストモード用入力初段バッファ回路
１３、１４  外部クロックピン
１５  ＯＤＴピン
２０  出力回路・バッファ
２１  出力制御論理回路
２２  データ制御回路
２３  出力バッファ回路
３１  ＤＬＬ回路
３２  切り替え回路
３３  セレクタ（マルチプレクサ）  
【図１】
2006344279.tif 000003
【図２】
2006344279.tif 000004
【図３】
2006344279.tif 000005
【図４】
2006344279.tif 000006
【図５】
2006344279.tif 000007
【図６】
2006344279.tif 000008
【図７】
2006344279.tif 000009
【図８】
2006344279.tif 000010
【図９】
2006344279.tif 000011
【図１０】
2006344279.tif 000012
【図１１】
2006344279.tif 000013
【図１２】
2006344279.tif 000014
【図１３】
2006344279.tif 000015