(57)【要約】【課題】  チップ面積の増大を防止しつつリフレッシュ動作に必要な電流を低減可能な半導体記憶装置を提供する。【解決手段】  本発明の半導体記憶装置は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣからなる単位ブロック１０と、複数のセンスアンプＳＡを含む２つのセンスアンプ列１１Ｌ、１１Ｒと、複数のビット線ＢＬとセンスアンプ列１１Ｌ、１１Ｒの間の接続状態を切り替えるスイッチ手段１２Ｌ、１２Ｒと、複数のビット線ＢＬの略中央部に配置され各々のビット線ＢＬを接続又は切断するように切り替えるスイッチ手段１２Ｃと、リフレッシュ動作に際しスイッチ手段１２Ｃにより複数のビット線ＢＬが切り離された状態とし、単位ブロック１０を２つの領域１０Ｌ、１０Ｒに分割し、選択ワード線が含まれる側のスイッチ手段及びセンスアンプ列を用いてリフレッシュ動作を行うように制御するリフレッシュ制御手段を備える。【選択図】  図１
2006286090.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイに配置される複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなる一又は複数の単位ブロックと、
前記単位ブロックに属する前記複数のビット線を介して前記メモリセルのビット情報を増幅する複数のセンスアンプを含み、前記複数のビット線の一端側に配置された第１のセンスアンプ列と、
前記単位ブロックに属する前記複数のビット線を介して前記メモリセルのビット情報を増幅する複数のセンスアンプを含み、前記複数のビット線の他端側に配置された第２のセンスアンプ列と、
前記複数のビット線の一端と前記第１のセンスアンプ列の間の接続状態を切り替える第１のスイッチ手段と、
前記複数のビット線の他端と前記第２のセンスアンプ列の間の接続状態を切り替える第２のスイッチ手段と、
前記複数のビット線の延伸方向における略中央部に配置され、各々のビット線が一端と他端の間で接続された状態又は切り離された状態のいずれかに切り替える第３のスイッチ手段と、
前記単位ブロックのデータを保持するためのリフレッシュ動作に際し、前記第３のスイッチ手段により前記複数のビット線が切り離された状態として、前記単位ブロックを前記複数のビット線の一端側の第１の領域と前記複数のビット線の他端側の第２の領域に分割し、リフレッシュ対象の選択ワード線が前記第１の領域に属する場合は前記第１のスイッチ手段と前記第１のセンスアンプ列を用いて前記リフレッシュ動作を行うとともに、前記選択ワード線が前記第２の領域に属する場合は前記第２のスイッチ手段と前記第２のセンスアンプ列を用いて前記リフレッシュ動作を行うように制御するリフレッシュ制御手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記リフレッシュ制御手段は、前記複数のビット線のプリチャージ動作を行った後、前記第１のセンスアンプ列又は前記第２のセンスアンプ列を用いて前記複数のビット線を半数ずつ２回のリフレッシュサイクルに分けて前記リフレッシュ動作を行うように制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイは、前記第１又は第２のセンスアンプ列を挟んで隣接する前記単位ブロックが当該センスアンプ列を共有する共有センスアンプ方式で構成されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１、第２、第３のスイッチ手段は、それぞれのオン・オフ制御を行う選択制御線がゲートに接続されたトランジスタスイッチから構成されることを特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のセンスアンプ列及び前記第２のセンスアンプ列に含まれる各々の前記センスアンプは、２本の前記ビット線からなるビット線対を入力する２つの入力端子を有し、前記単位ブロックの任意の前記ワード線上における前記ビット線対の２つの交点のうち一方にのみ前記メモリセルが形成されていることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは１／４ピッチセルアレイ方式により構成され、
前記第１のスイッチ手段及び前記第２のスイッチ手段は、前記各々のセンスアンプの前記２つの入力端子に対し、隣接する４本１組のビット線のうちの奇数番目のビット線対の接続状態と偶数番目のビット線対の接続状態とを、それぞれ切り替え可能に構成されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイは１／２ピッチセルアレイ方式により構成され、
前記第１のスイッチ手段及び前記第２のスイッチ手段は、前記各々のセンスアンプの前記２つの入力端子に対し、隣接する４本１組のビット線のうち、一方側で隣接する２本のビット線からなるビット線対の接続状態と、他方側で隣接する２本の前記ビット線からなるビット線対の接続状態とを、それぞれ切り替え可能に構成されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記リフレッシュ制御手段は、前記第１の領域の選択ワード線と前記第２の領域の選択ワード線の双方をリフレッシュ対象とし、前記第１のスイッチ手段と前記第１のセンスアンプ列を用いたリフレッシュ動作と、前記第２のスイッチ手段と前記第２のセンスアンプ列を用いたリフレッシュ動作とを、同一のタイミングで行うように制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記第１の領域と前記第２の領域は、いずれも前記単位ブロックに属する前記複数のワード線のうち半数のワード線が属する領域であることを特徴とする請求項１に記載の半導体記憶装置
【請求項１０】
前記リフレッシュ制御手段は、待機時にデータを保持するために所定の間隔でセルフリフレッシュ動作を実行制御することを特徴とする請求項１に記載の半導体記憶装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルからなるメモリセルアレイのデータを保持するためのリフレッシュ動作を実行する半導体記憶装置に関し、特に、ビット線の接続状態をスイッチ手段を用いて適宜に切り替え制御してリフレッシュ動作を行う半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等の半導体記憶装置においては、メモリセルアレイを複数のバンクに区分し、各バンクをさらに分割した単位ブロックを複数配置して構成されている。各々の単位ブロックにおいては、複数のワード線と複数のビット線の交点に形成されたメモリセルによりビット情報が記憶保持される。従来のＤＲＡＭでは、例えば、単位ブロックの両側に多数のセンスアンプからなるセンスアンプ列が配置されている。また、単位ブロックとセンスアンプ列の間にスイッチを設けた構成も提案されている（特許文献１参照）。
【０００３】
一方、ＤＲＡＭに記憶されるデータを保持するためには、所定の時間間隔でリフレッシュ動作を実行する必要がある。リフレッシュ動作を実行する場合、単位ブロック内の複数のビット線のプリチャージを行った後、リフレッシュ対象となる選択ワード線を活性化し、選択ワード線上のメモリセルからビット線を介して読み出したビット情報を上記のセンスアンプ列で増幅してメモリセルに再書き込みするように制御を行う。携帯用途のＤＲＡＭなどでは低消費電力化の要望が強く、特に待機時のセルフリフレッシュ動作の消費電流を十分に抑えることが課題となっている。そのためには、セルフリフレッシュ動作時のＤＲＡＭの電流を低減するとともに、セルフリフレッシュの間隔を延長することが望ましい。
【０００４】
【特許文献１】特開２００４−１０３６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、各々の単位ブロックに含まれるビット線には多数のメモリセルが形成されているので、その分だけビット線の容量が大きくなり、セルフリフレッシュ時に必要な充放電電量も増大する。また、ビット線の容量によってセンスアンプのセンスマージンを大きくすることができず、セルフリフレッシュの間隔を十分長く設定できなくなる。これらが相まってセルフリフレッシュ動作時の消費電流は大きくなってしまう。一方、単位ブロック自体を小さいサイズで構成すれば、ビット線の容量が小さくなって、セルフリフレッシュ時の電流を低減することができる。しかし、全体のメモリセルアレイを多くの単位ブロックに分割する構成では、センスアンプ列を多く設ける必要が生じることになるので、全体の回路規模が増加し、これによりチップ面積が大きくなることが問題となる。
【０００６】
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置の回路規模の増加に伴うチップ面積のオーバーヘッドの増大を防止しつつ、リフレッシュ動作時にビット線の充放電電流を抑え、かつリフレッシュ間隔の延長を可能として、全体的にリフレッシュ電流の低減を図ることが可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体記憶装置は、メモリセルアレイに配置される複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなる一又は複数の単位ブロックと、前記単位ブロックに属する前記複数のビット線を介して前記メモリセルのビット情報を増幅する複数のセンスアンプを含み、前記複数のビット線の一端側に配置された第１のセンスアンプ列と、前記単位ブロックに属する前記複数のビット線を介して前記メモリセルのビット情報を増幅する複数のセンスアンプを含み、前記複数のビット線の他端側に配置された第２のセンスアンプ列と、前記複数のビット線の一端と前記第１のセンスアンプ列の間の接続状態を切り替える第１のスイッチ手段と、前記複数のビット線の他端と前記第２のセンスアンプ列の間の接続状態を切り替える第２のスイッチ手段と、前記複数のビット線の延伸方向における略中央部に配置され、各々のビット線が一端と他端の間で接続された状態又は切り離された状態のいずれかに切り替える第３のスイッチ手段と、前記単位ブロックのデータを保持するためのリフレッシュ動作に際し、前記第３のスイッチ手段により前記複数のビット線が切り離された状態として、前記単位ブロックを前記複数のビット線の一端側の第１の領域と前記複数のビット線の他端側の第２の領域に分割し、リフレッシュ対象の選択ワード線が前記第１の領域に属する場合は前記第１のスイッチ手段と前記第１のセンスアンプ列を用いて前記リフレッシュ動作を行うとともに、前記選択ワード線が前記第２の領域に属する場合は前記第２のスイッチ手段と前記第２のセンスアンプ列を用いて前記リフレッシュ動作を行うように制御するリフレッシュ制御手段とを備えることを特徴としている。
【０００８】
このように構成された本発明によれば、単位ブロックの両側に第１、第２のセンスアンプ列を配置し、それぞれ第１、第２のスイッチ手段で切り替え可能に構成されるとともに、第３のスイッチ手段で単位ブロックを中央部で分割可能に構成される。そして、リフレッシュ動作を行うときは、第３のスイッチ手段で単位ブロックを２つの領域に分割した状態として、選択ワード線が属する領域の側にあるセンスアンプ列を用いて複数のビット線をリフレッシュするように制御される。これにより、リフレッシュ動作時に各々のセンスアンプ列に接続されるビット線は、単位ブロック中に占める長さに比べて概ね半分の長さになるので、それに応じてビット線の容量を半減することができる。よって、ビット線の充放電電流を減少させるとともに、センスアンプにおけるセンスマージンを増加させ、リフレッシュの間隔を延長することができる。この場合、チップ上に第３のスイッチ手段を設けるだけよく、回路規模の大きいセンスアンプ列を増やす必要はないので、チップ面積のオーバーヘッドを増大させることなく、リフレッシュ電流を有効に低減可能となる。
【０００９】
本発明の半導体記憶装置において、前記リフレッシュ制御手段は、前記複数のビット線のプリチャージ動作を行った後、前記第１のセンスアンプ列又は前記第２のセンスアンプ列を用いて前記複数のビット線を半数ずつ２回のリフレッシュサイクルに分けて前記リフレッシュ動作を行うように制御する。
【００１０】
このような制御に従ってリフレッシュ動作を行うことにより、任意の選択ワード線をリフレッシュ対象とする場合、単位ブロックの一方の側のセンスアンプ列により、ビット線の長さを半分にした状態で、半数ずつのビット線を時系列に沿ってリフレッシュすることができる。この場合、単位ブロックの分割制御をリフレッシュ動作時のみ行うようにすれば、通常動作時の制御には支障を来たすことなくリフレッシュ電流を有効に低減することができる。
【００１１】
また、本発明の半導体記憶装置において、前記メモリセルアレイは、前記第１又は第２のセンスアンプ列を挟んで隣接する前記単位ブロックが当該センスアンプ列を共有する共有（シェアード）センスアンプ方式で構成される。
【００１２】
また、本発明の半導体記憶装置において、前記第１、第２、第３のスイッチ手段は、それぞれのオン・オフ制御を行う選択制御線がゲートに接続されたトランジスタスイッチから構成される。
【００１３】
また、本発明の半導体記憶装置において、前記第１のセンスアンプ列及び前記第２のセンスアンプ列に含まれる各々の前記センスアンプは、２本の前記ビット線からなるビット線対を入力する２つの入力端子を有し、前記単位ブロックの任意の前記ワード線上における前記ビット線対の２つの交点のうち一方にのみ前記メモリセルが形成されている。
【００１４】
また、本発明の半導体記憶装置において、前記メモリセルアレイは１／４ピッチセルアレイ方式により構成され、前記第１のスイッチ手段及び前記第２のスイッチ手段は、前記各々のセンスアンプの前記２つの入力端子に対し、隣接する４本１組のビット線のうちの奇数番目のビット線対の接続状態と偶数番目のビット線対の接続状態とを、それぞれ切り替え可能に構成される。
【００１５】
また、本発明の半導体記憶装置において、前記メモリセルアレイは１／２ピッチセルアレイ方式により構成され、前記第１のスイッチ手段及び前記第２のスイッチ手段は、前記各々のセンスアンプの前記２つの入力端子に対し、隣接する４本１組のビット線のうち、一方側で隣接する２本のビット線からなるビット線対の接続状態と、他方側で隣接する２本の前記ビット線からなるビット線対の接続状態とを、それぞれ切り替え可能に構成される。
【００１６】
以上のように本発明によれば、複数のビット線の配置やメモリセルのパターン、あるいはセンスアンプの構成等に関し、多様な構成のメモリセルアレイに対してリフレッシュ電流の低減を実現することができる。
【００１７】
また、本発明の半導体記憶装置において、前記リフレッシュ制御手段は、前記第１の領域の選択ワード線と前記第２の領域の選択ワード線の双方をリフレッシュ対象とし、前記第１のスイッチ手段と前記第１のセンスアンプ列を用いたリフレッシュ動作と、前記第２のスイッチ手段と前記第２のセンスアンプ列を用いたリフレッシュ動作とを、同一のタイミングで行うように制御する。
【００１８】
このような制御により、単位ブロックを分割した２つ領域に対して同時にリフレッシュ動作を行うことができ、全体的なリフレッシュサイクルを半減することができるので、リフレッシュ動作に伴うビジー率を削減してアクセス効率を高めることができる。
【００１９】
また、本発明の半導体記憶装置において、前記第１の領域と前記第２の領域は、いずれも前記単位ブロックに属する前記複数のワード線のうち半数のワード線が属する領域としてしてもよい。
【００２０】
また、本発明の半導体記憶装置において、前記リフレッシュ制御手段は、待機時にデータを保持するために所定の間隔でセルフリフレッシュ動作を実行制御する。
【００２１】
これにより、携帯用途の半導体記憶装置など、特に消費電流の低減の要望が強いセルフリフレッシュ動作時に、リフレッシュ電流を大幅に低減することが可能となる。
【発明の効果】
【００２２】
本発明によれば、半導体記憶装置において、両側にセンスアンプ列を配置した単位ブロックを中央部で切り離せるように構成し、リフレッシュ動作時に選択ワード線が属する領域の側のセンスアンプ列を用いて各ビット線のリフレッシュを行うように制御するので、リフレッシュの際に各々のセンスアンプに接続されるビット線の長さを概ね半分にすることできる。これにより、ビット線の容量を半減し、その充放電電流を減少させることができるとともに、センスアンプのセンスマージンを増加させてリフレッシュの間隔を延長可能となる。これらの効果が相まって、センスアンプ列などの回路規模の増加によるチップ面積の増大を避けつつ、リフレッシュ電流を大幅に低減させることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対し、本発明を適用する場合の形態を説明する。最初に本実施形態のＤＲＡＭにおける要部構成について図１〜図４を参照しながら説明する。
【００２４】
図１〜図４には、いずれも本実施形態のＤＲＡＭのメモリセルアレイを分割した単位ブロックとしてのマット１０とその周辺部分に関し、４種の異なる構成をそれぞれ示している。図１と図２は、隣接配置されるマット１０がセンスアンプを共有しない構成であり、図３及び図４は隣接配置されるマット１０がセンスアンプを共有する共有センスアンプ方式を採用した構成である。また、図１と図３は１／４ピッチセルアレイ方式と呼ばれる構成であり、図２と図４は１／２ピッチセルアレイ方式と呼ばれる構成である。これら１／４ピッチセルアレイ方式、１／２ピッチセルアレイ方式の詳細については後述する。
【００２５】
まず、図１の構成について説明する。なお、マット１０とその周辺部分に関しては、図１と図３の構成で基本的に共通するので、図３の構成に関しても以下の説明で代用する。図１においては、複数のワード線ＷＬとそれに直交する複数のビット線ＢＬが属する範囲にマット１０が構成されている。ここで、図１〜図４においては説明の便宜上、一のマット１０に１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる例を示しているが、一般にはｍ本のワード線ＷＬとｎ本のビット線ＢＬ数とを配列して、所望の大きさのマット１０を構成することができる。
【００２６】
ここで、図１に示すマット１０は、後述のスイッチ制御部１２Ｃを挟んで、８本のワード線ＷＬからなる一方の領域１０Ｌ（図中、左側）と、８本のワード線からなる他方の領域１０Ｒ（図中、右側）とに区分されている。これら２つの領域１０Ｌ、１０Ｒとスイッチ制御部１２Ｃの役割及び機能については後述する。
【００２７】
マット１０の内部には、ワード線ＷＬとビット線ＢＬの交点のうち半数に相当する交点にメモリセルＭＣが形成されている。つまり、ｍ本のワード線ＷＬとｎ本のビット線ＢＬによりｍ×ｎ個の交点が存在する場合は、ｍ×ｎ／２個のメモリセルＭＣが形成され、マット１０全体でｍ×ｎ／２ビットの情報を担うことになる。それぞれのメモリセルＭＣは、１個のＭＯＳトランジスタと１個のキャパシタを含み、蓄積電荷に応じて１ビットの情報を記憶保持する。マット１０において、メモリセルＭＣが形成される交点と形成されない交点は、所定のパターンに従って規則的な配置となっている。
【００２８】
ワード線ＷＬとビット線ＢＬにおけるメモリセルＭＣの配置は、４本置きの同様のパターンを繰り返す配置になっている。ここで、図１に示すように、４種のパターンに対応するワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３と、４種のパターンに対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３をそれぞれ区別可能に表記している。例えば、４つのビット線ＢＬのうち図１の最上部に位置するビット線ＢＬ０の場合は、メモリセルＭＣが形成される２個の交点とメモリセルＭＣが形成されない２個の交点が繰り返すパターンとなっている。また、２番目に位置するビット線ＢＬ１は、ビット線ＢＬ０のパターンが１個右側にシフトする配置となり、以下、３番目、４番目に位置する各ビット線ＢＬ２、ＢＬ３についても順に１個ずつパターンがシフトしていく配置となる。ワード線ＷＬに関しても同様であり、ワード線ＷＬ０〜ＷＬ３の順に１個ずつパターンがシフトする配置となる。
【００２９】
このように、図１の構成は、４本のワード線ＷＬが繰り返し単位（１ピッチ）となって配置され、隣接するビット線ＢＬが上記１ピッチに対して１／４だけずれた配置となるので、１／４ピッチセルアレイ方式と呼ばれている。なお、図１に示すように、マット１０におけるメモリセルＭＣの配置は、２つの領域１０Ｌ、１０Ｒの間で同一のパターンになっている。
【００３０】
一方、マット１０の周囲には、それぞれ所定数のセンスアンプＳＡからなる２つのセンスアンプ列１１Ｌ、１１Ｒと、５つの選択制御線ＳＬ０〜ＳＬ４と、これらの選択制御線ＳＬ０〜ＳＬ４によってオン・オフを切り替え制御される多数のトランジスタスイッチからなるスイッチ制御部１２Ｌ、１２Ｒ、１２Ｃが設けられている。このうち、マット１０の領域１０Ｌの側(図中、左側)には、一のセンスアンプ列１１Ｌと、選択制御線ＳＬ０、ＳＬ１と、所定数のトランジスタスイッチＴＳ０、ＴＳ１を含むスイッチ制御部１２Ｌが配置され、マット１０の領域１０Ｒの側（図中、右側）には、一のセンスアンプ列１１Ｒと、選択制御線ＳＬ２、ＳＬ３と、所定数のトランジスタスイッチＴＳ２、ＴＳ３を含むスイッチ制御部１２Ｒが配置されている。また、マット１０の中央部には、選択制御線ＳＬ４と、所定数のトランジスタスイッチＴＳ４、ＴＳ５を含むスイッチ制御部１２Ｃが配置されている。このように、マット１０とその周囲は、図１の左右で対称的な配置となっている。
【００３１】
図１の左側においては、スイッチ制御部１２Ｌ（第１のスイッチ手段）が、センスアンプ列１１Ｌ（第１のセンスアンプ列）に含まれる各センスアンプＳＡと領域１０Ｌ（第１の領域）のビット線ＢＬの一端の間に配置される。また、図１の右側においては、スイッチ制御部１２Ｒ（第２のスイッチ手段）が、センスアンプ列１１Ｒ（第２のセンスアンプ列）に含まれる各センスアンプＳＡと領域１０Ｒ（第２の領域）のビット線ＢＬの他端の間に配置される。この場合、図１の左側のセンスアンプ列１１ＬにはトランジスタスイッチＴＳ０又はトランジスタスイッチＴＳ１が接続されるとともに、図１の右側のセンスアンプ列１１にはトランジスタスイッチＴＳ２又はトランジスタスイッチＴＳ３が接続される状態にある。
【００３２】
そして、中央のスイッチ制御部１２Ｃ（第３のスイッチ手段）は、両側の各領域１０Ｌ、１０Ｒの互いに対応するビット線ＢＬの間に配置される。これにより、４本１組のビット線ＢＬのうち、奇数番目のビット線ＢＬ０、ＢＬ２は、トランジスタスイッチＴＳ４を経由して両側のトランジスタトランジスタスイッチＴＳ１、ＴＳ２の間に接続されるとともに、偶数番目のビット線ＢＬ１、ＢＬ３は、トランジスタスイッチＴＳ５を経由して両側のトランジスタＴＳ０、ＴＳ３の間に接続される配置となる。
【００３３】
センスアンプ列１１Ｌ、１１Ｒに含まれるセンスアンプＳＡは、いずれも２つの入力端子を有している。左側のセンスアンプ列１１Ｌの各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ０、ＴＳ１に接続され、右側のセンスアンプ列１１Ｒの各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ２、ＴＳ３に接続されている。これにより、センスアンプ列１１Ｌ、１１Ｒに含まれる全てのセンスアンプＳＡには、４本１組のビット線ＢＬを選択的に接続可能となっている。
【００３４】
それぞれの選択制御線ＳＬ０〜ＳＬ４には、それぞれ異なる制御信号が印加される。両側のスイッチ制御部１２Ｌ、１２Ｒに含まれるトランジスタスイッチＴＳ０〜ＴＳ３の各ゲートには、この順で選択制御線ＳＬ０〜ＳＬ３が印加され、それぞれの制御信号に応じてオン・オフ制御される。また、中央のスイッチ制御部１２Ｃに含まれるトランジスタスイッチＴＳ４、ＴＳ５の各ゲートには、ともに選択制御線ＳＬ４が印加され、共通の制御信号に応じて同時にオン・オフ制御される。各々のトランジスタスイッチＴＳ０〜ＴＳ５はいずれも、選択制御線ＳＬ０〜ＳＬ４を介して印加される制御信号がハイのときにオンとなり、同様の制御信号がローのときにオフとなるように制御される。
【００３５】
次に、図２の構成について説明する。図２においても、図１と同様、複数のワード線ＷＬと複数のビット線ＢＬを含む範囲にマット２０が形成されている。また、ワード線ＷＬとビット線ＢＬの交点のうち半数に相当する交点にメモリセルＭＣが形成される点は、図１と共通であるが、メモリセルＭＣの配置が異なっている。すなわち、図２の構成は、４本のワード線ＷＬが繰り返し単位（１ピッチ）となって配置され、隣接するビット線ＢＬが上記１ピッチに対して１／２（メモリセルＭＣ２個分）だけずれた配置となるので、１／２ピッチセルアレイ方式と呼ばれている。
【００３６】
マット２０は、図１のマット１０と同様、それぞれ８本のワード線ＷＬからなる２つの領域２０Ｌ、２０Ｒに区分されている。マット２０の周囲には、それぞれ所定数のセンスアンプＳＡからなる２つのセンスアンプ列２１Ｌ、２１Ｒと、５つの選択制御線ＳＬ０〜ＳＬ４と、これらの選択制御線ＳＬ０〜ＳＬ４によってオン・オフを切り替え制御される多数のトランジスタスイッチからなるスイッチ制御部２２Ｌ、２２Ｒ、２２Ｃが設けられている。この場合、図２における各構成要素は図１と共通するが、マット２０のメモリセルＭＣの配置の相違を反映して、図１とは異なった接続がなされている。
【００３７】
具体的には、４本１組のビット線ＢＬのうち、隣接するビット線ＢＬ０、ＢＬ１がトランジスタスイッチＴＳ４、ＴＳ５を経由して両側のトランジスタスイッチＴＳ１、ＴＳ２の間に接続されるとともに、隣接するビット線ＢＬ２、ＢＬ３がトランジスタスイッチＴＳ４、ＴＳ５を経由して両側のトランジスタスイッチＴＳ０、ＴＳ３の間に接続されている。そして、左側のセンスアンプ列２１Ｌの各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ０、ＴＳ１に接続され、右側のセンスアンプ列２１Ｒの各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ２、ＴＳ３に接続されている。
【００３８】
このように、図２の構成を図１の構成と比較すると、センスアンプＳＡの２つの入力端子に接続されるビット線ＢＬの組合せが異なっている。このような組合せでビット線対を構成したときも、図１の場合と同様、任意のワード線ＷＬを選択したときにセンスアンプＳＡの一方の入力端子にのみメモリセルＭＣが接続される。
【００３９】
次に、図３及び図４の共有センスアンプ方式を採用した構成について説明する。基本的に、図３における各構成要素は図１と共通し、図４における各構成要素は図２と共通する。この場合の相違は、２つのセンスアンプ列１１Ｌ、１１Ｒが、隣接配置される２つのマット１０に共有される点にある。例えば、図３における左側のセンスアンプ列１１Ｌは、右側の２つの入力端子に加えて左側の２つの入力端子を有し、左側で図示しない他のマット１０の右側に位置するスイッチ制御部１２Ｒを介して接続される。つまり、図３に示す構成の両側において同様の構成を繰り返すパターンとなる。これは図４についても同様である。このように構成することで、センスアンプ列１１Ｌ又は１１Ｒ（２１Ｌ又は２１Ｒ）の両側のスイッチ制御部１２Ｌ、１２Ｒ（２２Ｌ、２２Ｒ）を適宜に制御し、隣接配置される２つのマット１０（２０）が両者の間の一のセンスアンプ列１１Ｌ又は１１Ｒ（２１Ｌ又は２１Ｒ）を使い分けることができる。
【００４０】
次に、本実施形態を半導体チップ上に構成する場合のスイッチ制御部１２Ｌ、１２Ｒ、１２Ｃのレイアウト例を説明する。図５は、図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部１２Ｌの第１のレイアウト例を示している。図５のレイアウトには、スイッチ制御部１２Ｌのうち、図１の左側のセンスアンプ列１１Ｌに含まれる２個のセンスアンプＳＡに接続されるトランジスタスイッチＴＳ０、ＴＳ１とその周辺部が含まれる。一対のトランジスタスイッチスイッチＴＳ０、ＴＳ１は、一体型のＭＯＳトランジスタにより構成される。図５に示す範囲には、ＭＯＳトランジスタに対応して形成された矩形状の４つの拡散層３１が一列に配置され、一対のトランジスタスイッチＴＳ０、ＴＳ１を全部で４組構成することができる。
【００４１】
各々の拡散層３１においては、平行に配置された２本の選択制御線ＳＬ０、ＳＬ１がゲート電極となり、選択制御線ＳＬ０、ＳＬ１の間のソースＳとその両側の２つのドレインＤが形成される。拡散層３１のソースＳには、センスアンプＳＡの一方の入力端子に接続される配線３２がコンタクト３３を介して接続されている。拡散層３１の一方のドレインＤには、奇数番目のビット線ＢＬ０、ＢＬ２がコンタクト３４を介して接続される。また、拡散層３１の他方のドレインＤには、偶数番目のビット線ＢＬ１、ＢＬ３がコンタクト３５を介して接続される。上述したように、１本置きに配置された2本のビット線ＢＬが、一のセンスアンプＳＡに接続されるビット線対を構成する。
【００４２】
図５のレイアウトでは、各々の拡散層３１は、ビット線ＢＬの２本分の間隔で配置できるようなサイズに形成する必要がある。そのため、全体のレイアウト面積を小さくすることができるが、拡散層３１のサイズに依存するＭＯＳトランジスタのチャネル幅は制約を受けることになる。
【００４３】
一方、図６は、図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部１２Ｌの第２のレイアウト例を示している。図６のレイアウトには、スイッチ制御部１２Ｌのうち、図５と同様の構成要素として、４つの拡散層４１（４１ａ、４１ｂ）と、４組の一対のトランジスタスイッチＴＳ０、ＴＳ１を構成するＭＯＳトランジスタが含まれるが、図５と比べて拡散層４１の形状と配置に違いがある。すなわち、各々の拡散層４１が一列に配置されずに、２つの拡散層４１ａと２つの拡散層４１ｂが互いにずれた位置に形成され、２列の配置になっている。
【００４４】
選択制御線ＳＬ０、ＳＬ１は、一方の拡散層４１ａのゲート電極と他方の拡散層４１ｂのゲート電極になるため、それぞれ２本ずつ併せて４本が平行に配置される。それぞれの拡散層４１ａ、４１ｂには、選択制御線ＳＬ０、ＳＬ１の間のソースＳとその両側の２つのドレインＤが形成される。拡散層４１ａ、４１ｂのソースＳには、センスアンプＳＡの一方の入力端子に接続される配線４２がコンタクト４３を介して接続される。拡散層４１ａ、４１ｂの一方のドレインＤには、奇数番目のビット線ＢＬ０、ＢＬ２がコンタクト４４を介して接続される。また、拡散層４１ａ、４１ｂの他方のドレインＤには、偶数番目のビット線ＢＬ１、ＢＬ３がコンタクト４５を介して接続される。このように、図６におけるビット線対は図５と同様の組合せで構成される。
【００４５】
しかし、図６のレイアウトでは、図５のレイアウトとは異なり、各々の拡散層４１ａ、４１ｂをビット線ＢＬの４本置きの間隔で配置できるようなサイズに形成することができる。拡散層４１ａ、４１ｂの配置が２列になった分だけビット線ＢＬの延伸方向で必要なサイズが大きくなり、全体のレイアウト面積は大きくなるが、ＭＯＳトランジスタのチャネル幅を十分大きくすることができる。よって、スイッチ制御部１２ＬのＭＯＳトランジスタに十分な電流を流すことができ、動作速度の面でも有利な構成となる。
【００４６】
次に図７は、図２又は図４の１／２ピッチセルアレイ方式に対応するスイッチ制御部２２Ｌのレイアウト例を示している。図７のレイアウトには、スイッチ制御部２２Ｌのうち、図２の左側のセンスアンプ列２１Ｌに含まれる２個のセンスアンプＳＡに接続されるトランジスタスイッチＴＳ０、ＴＳ１とその周辺部が含まれている。この場合、ＭＯＳトランジスタに対応する拡散層５１ａ、５１ｂの形状と配置及び選択制御線ＳＬ０、ＳＬ１の構成は、図６のレイアウトと共通している。
【００４７】
各々の拡散層５１ａ、５１ｂにおいては、選択制御線ＳＬ０、ＳＬ１がゲート電極となり、選択制御線ＳＬ０、ＳＬ１の間のソースＳとその両側の２つのドレインＤが形成される。拡散層５１ａ、５１ｂのソースＳには、センスアンプＳＡの一方の入力端子に接続される配線５２がコンタクト５３を介して接続される。拡散層５１ａ、５１ｂの両側の２つのドレインＤには、それぞれビット線ＢＬがコンタクト５４、５５を介して接続され、その２本のビット線ＢＬが互いに１本置きに配置される関係にある。このように、図７のレイアウトは、図２の構成を反映して、隣接する２本のビット線ＢＬがビット線対を構成するレイアウトを実現している。
【００４８】
なお、図７のレイアウトにおいて、全体のレイアウト面積を大きくなるが、ＭＯＳトランジスタのチャネル幅を大きくすることができる点に関しては、図６のレイアウトと同様である。
【００４９】
次に図８は、図１〜図４の構成における中央のスイッチ制御部１２Ｃ（２２Ｃ）のレイアウト例を示している。スイッチ制御部１２Ｃ（２２Ｃ）に関しては、１／４ピッチセルアレイ方式と１／２ピッチセルアレイ方式で共通のレイアウトになる。図８のレイアウトには、スイッチ制御部１２Ｃにおける２個のトランジスタスイッチＴＳ４、ＴＳ５とその周辺部が含まれる。トランジスタスイッチＴＳ４、ＴＳ５は、それぞれが独立のＭＯＳトランジスタにより構成される。図８に示す範囲には、トランジスタスイッチＴＳ４のＭＯＳトランジスタに対応する矩形状の拡散層６１ａと、トランジスタスイッチＴＳ５のＭＯＳトランジスタに対応する矩形状の拡散層６１ｂが並んで配置され、全部で８つの拡散層６１ａ、６１ｂが配置されている。
【００５０】
図８に示すように、選択制御線ＳＬ４は２本並列に配置され、一方が拡散層６１ａのゲート電極となり、他方が拡散層６１ｂのゲート電極となる。拡散層６１ａにおいては、選択制御線ＳＬ４の両側のソースドレイン領域にコンタクト６２ａ、６３ａが設けられる。そして、一方のコンタクト６２ａを介して、左側のスイッチ制御部１２Ｌに向かう奇数番目のビット線ＢＬ０、ＢＬ２が接続されるとともに、他方のコンタクト６３ａを介して、右側のスイッチ制御部１２Ｒに向かう奇数番目のビット線ＢＬ０、ＢＬ２が接続される。また、拡散層６１ｂにおいては、選択制御線ＳＬ４の両側のソースドレイン領域にコンタクト６２ｂ、６３ｂが設けられる。そして、一方のコンタクト６２ｂを介して、左側のスイッチ制御部１２Ｌに向かう偶数番目のビット線ＢＬ１、ＢＬ３が接続されるとともに、他方のコンタクト６３ｂを介して、右側のスイッチ制御部１２Ｒに向かう偶数番目のビット線ＢＬ１、ＢＬ３が接続される。
【００５１】
図８のレイアウトでは、各々の拡散層６１ａ、６１ｂは、ビット線ＢＬの２本分の間隔で配置できるようなサイズに形成されるので、ＭＯＳトランジスタのチャネル幅の制約は図５のレイアウトと同様になる。
【００５２】
次に、図９〜図１３を参照して本実施形態のＤＲＡＭのリフレッシュ動作について説明する。以下では、１／４ピッチ方式を採用した図１の構成のＤＲＡＭを前提として、データ保持のために所定の時間間隔でリフレッシュを行うときの制御の流れを説明する。図９は、本実施形態のＤＲＡＭにおけるリフレッシュ動作時の信号波形図であり、図１０は、リフレッシュ動作時のスイッチ制御の状態を表す図であり、図１１〜図１３は、リフレッシュ動作時のスイッチ制御に応じて変化する接続状態図である。
【００５３】
ここで、本実施形態のＤＲＡＭにおける通常動作の際は、一般的な構成のＤＲＡＭと同様の動作となる。つまり、選択制御線ＳＬ４により中央のスイッチ制御部１２Ｃの２つのトランジスタスイッチＴＳ４、ＴＳ５をオンに制御し、マット１０の２つの領域１０Ｌ、１０Ｒのビット線ＢＬ同士が互いに接続される状態にする。同時に左右のスイッチ制御部１２Ｌ、１２ＲにあるトランジスタスイッチＴＳ０〜ＴＳ３のうち、例えばトランジスタスイッチＴＳ１、ＴＳ３をオフに制御する。よって、マット１０の任意のメモリセルＭＣの読み出し動作あるいは書き込み動作は、スイッチ制御部１２ＣとトランジスタスイッチＴＳ１、ＴＳ３がない従来の構成と同様の制御で行うことができる。
【００５４】
これに対し、本実施形態のＤＲＡＭのリフレッシュ動作は、従来の構成とは異なる制御で行われる。本実施形態においては、スイッチ制御部１２Ｃによりマット１０を２つの領域１０Ｌ、１０Ｒに分割した状態とし、各領域１０Ｌ、１０Ｒに対して別々にリフレッシュ動作を実行する。ここでは、図１の構成においてマット１０の左側の領域１０Ｌに対するリフレッシュ動作を例にとって説明する。以下、図９の信号波形図に基づいて、時間経過に応じたリフレッシュ動作の推移を順次説明する。
【００５５】
最初にリフレッシュコマンドが発行されて、行アドレスに基づきマット１０の領域１０Ｌに含まれる所定のワード線ＷＬがリフレッシュ対象として選択される。なお、リフレッシュ対象の選択ワード線ＷＬが領域１０Ｌと領域１０Ｒのいずれに含まれるかは、行アドレスのうちの１ビットを参照することにより判別可能である。そして、図９の初期時点においてリフレッシュ動作に先立つプリチャージ動作が行われる。このとき、選択制御線ＳＬ４をハイからローに切り替えた時点で、選択制御線ＳＬ０、ＳＬ１はともにハイの状態になっている（タイミングｔ０）。図１０に示すように、タイミングｔ０におけるスイッチ制御の状態は、左側のスイッチ制御部１２ＬのトランジスタスイッチＴＳ０、ＴＳ１がともにオンに制御され、中央のスイッチ制御部１２ＣのトランジスタスイッチＴＳ４、ＴＳ５がともにオフに制御される。
【００５６】
なお、図１０には右側のスイッチ制御部１２ＲのトランジスタスイッチＴＳ２、ＴＳ３の状態は示していない。本実施形態では、リフレッシュ対象とされない側のスイッチ制御の状態は特に制約されるものではないが、図１１〜図１３の接続状態図において、便宜上、トランジスタスイッチＴＳ２、ＴＳ３がともにオフに制御される状態を示している。
【００５７】
タイミングｔ０における接続状態は図１１に示される。図１１では、マット１０の２つの領域１０Ｌ、１０Ｒと、その周囲のセンスアンプ列１１Ｌ、１１Ｒ、スイッチ制御部１２Ｌ、１２Ｒ、１２Ｃを含む回路部分を模式的に表している。左側のスイッチ制御部１２Ｌは、左側のセンスアンプ列１１Ｌの各センスアンプＳＡに対し、一方の入力端子にビット線ＢＬ０、ＢＬ１の両方を接続し、他方の入力端子にビット線ＢＬ２、ＢＬ３の両方を接続するように制御される。そして、中央のスイッチ制御部１２Ｃは、マット１０の２つの領域１０Ｌ、１０Ｒのビット線ＢＬ同士を切り離すように制御される。これにより、領域１０Ｌに含まれる全てのビット線ＢＬは、その一端のみが左側のセンスアンプ列１１ＬのいずれかのセンスアンプＳＡに接続された状態になる。
【００５８】
この状態で、領域１０の全てのビット線ＢＬに対して一斉にプリチャージ動作が行われ、各々のセンスアンプＳＡに付随するプリチャージイコライズ回路（不図示）によりプリチャージ電位がスイッチ制御部１２Ｌを通して供給される。このプリチャージ電位は、例えば電源電圧と接地電圧の中間電位とされる。このとき、図９に示すように、タイミングｔ０でプリチャージイコライズ回路から出力されるビット線イコライズ信号がハイになっている。その後、ビット線イコライズ信号をローに切り替えることによりプリチャージ動作が終了する。
【００５９】
続いて、領域１０Ｌにおいて選択されたワード線ＷＬに対するリフレッシュ動作が２回のサイクルに分けて実行される。まず、図９に示すように、プリチャージ動作が終了した時点で選択制御線ＳＬ０をハイからローに切り換えて前半のリフレッシュ動作を開始する（タイミングｔ１）。図１０に示すように、タイミングｔ１におけるスイッチ制御の状態は、トランジスタスイッチＴＳ０がオフで、かつトランジスタスイッチＴＳ１がオンに制御される。なお、中央のスイッチ制御部１２ＣのトランジスタスイッチＴＳ４、ＴＳ５はオフの状態を保つ。
【００６０】
タイミングｔ１において図１１の接続状態から、図１２の接続状態に移行する。図１２において、マット１０中のリフレッシュ対象のワード線ＷＬは左側の領域１０Ｌに含まれることがわかる。スイッチ制御部１２Ｌはセンスアンプ列１１Ｌの各センスアンプＳＡに対し、奇数番目のビット線ＢＬ０、ＢＬ２をビット線対として接続するように制御される。中央のスイッチ制御部１２Ｃは、図１１と同様、２つの領域１０Ｌ、１０Ｒのビット線ＢＬ同士を切り離した状態を保っている。これにより、領域１０Ｌにおける半数のビット線ＢＬは、その一端のみがセンスアンプＳＡに接続された状態になる。
【００６１】
この状態で、図９に示すように、リフレッシュ対象として選択されたワード線ＷＬがハイに立ち上がって活性化される。このワード線ＷＬ上のメモリセルＭＣのうち、奇数番目のビット線ＢＬ０、ＢＬ２に位置するメモリセルＭＣは、そのビット情報がビット線対ごとに左側のセンスアンプ列１１Ｌに読み出される。このとき、図９に示すように、ビット線対の信号レベルは当初の微小レベルからセンスアンプＳＡによって増幅される。その後、各々のセンスアンプＳＡに読み出されたビット情報が元のメモリセルＭＣに再書き込みされる。
【００６２】
続いて、図９に示すように、いったん選択制御線ＳＬ１をハイからローに切り換えて、左側のセンスアンプ列１１Ｌを領域１０Ｌから切り離した状態にして、ビット線イコライズ信号を所定期間ハイにする。これは、センスアンプ列１１Ｌの入力端子の側の配線にプリチャージ電位を供給して、後半のリフレッシュサイクル時にビット線ＢＬを介して読み出すビット情報の破壊を防止するためである。
【００６３】
その後、選択制御線ＳＬ０をローからハイに切り換えて後半のリフレッシュ動作を開始する（タイミングｔ２）。図１０に示すように、タイミングｔ２におけるスイッチ制御の状態は、トランジスタスイッチＴＳ０がオンで、かつトランジスタスイッチＴＳ１がオフに制御され、タイミングｔ１とは状態が反転する。なお、中央のスイッチ制御部１２ＣのトランジスタスイッチＴＳ４、ＴＳ５はオフの状態を保つ。
【００６４】
タイミングｔ２において図１２の接続状態から、図１３の接続状態に移行する。図１３において、スイッチ制御部１２Ｌはセンスアンプ列１１Ｌの各センスアンプＳＡに対し、偶数番目のビット線ＢＬ１、ＢＬ３をビット線対として接続するように制御される。中央のスイッチ制御部１２Ｃは、図１１と同様、２つの領域１０Ｌ、１０Ｒのビット線ＢＬ同士を切り離した状態を保っている。これにより、領域１０Ｌにおいて前半のリフレッシュサイクルで接続されていた半数のビット線ＢＬが切り離される一方、前半のリフレッシュサイクルで未接続であった残りの半数のビット線ＢＬは、その一端のみがセンスアンプＳＡに接続された状態になる。
【００６５】
この状態で、図９に示すように、ハイの状態を保持しているワード線ＷＬのメモリセルＭＣのうち、偶数番目のビット線ＢＬ１、ＢＬ３に位置するメモリセルＭＣは、そのビット情報がビット線対ごとに左側のセンスアンプ列１１Ｌに読み出される。この場合も、前半のリフレッシュサイクルと同様、ビット線対の信号レベルが当初の微小レベルからセンスアンプＳＡにより増幅された後、各々のセンスアンプＳＡに読み出されたビット情報が元のメモリセルＭＣに再書き込みされる。その後、選択されたワード線ＷＬがローに立下ってリフレッシュ動作が完了する。これ以降は、ビット線イコライズ信号と選択制御線ＳＬ１をハイにして、センスアンプＳＡ側のビット線対と領域１０Ｌ側のビット線対にプリチャージ電位を供給し当初の状態に戻すように制御される。
【００６６】
なお、上述の一連の動作は、マット１０の右側の領域１０Ｒに含まれるワード線ＷＬが選択される場合も同様に適用することができる。この場合、左側のセンスアンプ列１１Ｌ及びスイッチ制御部１２Ｌを、右側のセンスアンプ列１１Ｒ及びスイッチ制御部１２Ｒの役割を入れ替えて対称的な動作を想定すればよい。
【００６７】
上述したように２回のサイクルでリフレッシュ動作を行うことにより、リフレッシュ動作時の消費電流を低減する効果を達成することができる。本実施形態では、リフレッシュ動作時に中央のスイッチ制御部１２Ｃでビット線ＢＬを切り離して２つの領域１０Ｌ、１０Ｒを分離する構成を採用するため、通常の構成と比べてビット線ＢＬの長さが半分になる。これにより、各々のビット線ＢＬの容量が半減するため、ビット線ＢＬを介して流れるメモリセルＭＣへの充放電電流も半減することになる。また、ビット線ＢＬの容量が半減すると、センスアンプＳＡにより読み出される信号レベルが増大するので、センスアンプＳＡにおけるセンスマージンを大きくすることができる結果、リフレッシュ動作の間隔を延長可能となる。これらの効果が相まって、ＤＲＡＭにおけるセルフリフレッシュ電流の低減が可能となる。
【００６８】
この場合、当初からマット１０のサイズを半分に構成した場合も、ビット線ＢＬの長さが半分になり、その容量を半減することができる。しかし、かかる構成ではマット１０の数が２倍になるので、センスアンプ列も２倍設ける必要がある。一般にセンスアンプ列の回路規模はかなり大きいので、チップ面積のオーバーヘッドが大幅に増加してしまう。これに対し、本実施形態の構成によれば、中央のスイッチ制御部１２Ｃを設けるだけでよく、回路規模としてはセンスアンプ列を増やす場合に比べて十分小さくなるので、チップ面積のオーバーヘッドを少なく抑えつつ上記の効果を達成することができる。
【００６９】
本実施形態の構成に基づくリフレッシュ動作は、ＤＲＡＭの待機時に所定の間隔で行うセルフリフレッシュに対して特に効果が大きい。通常、モバイル用途の機器に搭載されるＤＲＡＭの場合、データ保持のためのセルフリフレッシュで必要な電流に依存して消費電流が定まる。よって、本実施形態の構成を採用して、ビット線ＢＬの充放電電流の低減とセルフリフレッシュ間隔の長期化を実現することにより、ＤＲＡＭの待機時において消費電流を大幅に低減することができる。
【００７０】
ここで、ＤＲＡＭの通常動作時のオートリフレッシュに関しては、ある程度の消費電流の低減効果に加えて、異なる観点からアクセス性能に関わる効果が期待できる。すなわち、リフレッシュ動作時に、スイッチ制御部１２Ｃにより各々のビット線ＢＬが分離されるので、領域１０Ｌと領域１０Ｒでそれぞれ１本ずつ計２本のワード線ＢＬを選択し、双方の領域１０Ｌ、１０Ｒで同時に上記と同様のリフレッシュ動作をすることも可能である。この場合、マット１０のｍ本のワード線があるとすると、全部でｍ／２回のリフレッシュ動作を実行すればよいので、ビット線ＢＬの充放電電流を増加させることなく、リフレッシュ動作に伴うビジー率を削減することが可能となる。
【００７１】
なお、本実施形態のＤＲＡＭに関し、スイッチ制御部１２Ｃがマット１０の中央部に配置され、それぞれ同数のワード線ＷＬを含む２つの領域１０Ｌ、１０Ｒに分割可能な構成を説明したが、マット１０における各ビット線ＢＬの延伸方向の概ね中央付近にスイッチ制御部１２Ｃを配置して、ワード線ＷＬの本数が若干異なる２つの領域１０Ｌ、１０Ｒに分割可能な構成としてもよい。
【００７２】
また、本実施形態のＤＲＡＭに関し、図１〜図４の構成が適用される複数のマット１０を含む構成を説明したが、図１〜図４に示す構成が、全体のメモリセルアレイに対して適用される場合、あるいは複数の単位ブロック中の一の単位ブロックに対して適用される場合でも実現可能である。
【００７３】
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本実施形態では、例えば、共有センスアンプ方式、１／４ピッチセルアレイ方式、１／２ピッチセルアレイ方式、あるいはセンスアンプ列１１やスイッチ制御部１２の様々な構成を例示したが、これらの方式・構成に限られず、オープンビット線セルアレイ方式等を含む多様な半導体記憶装置に対して本発明を広く適用することができる。
【図面の簡単な説明】
【００７４】
【図１】本実施形態のＤＲＡＭのマットの構成のうち、隣接配置されるマットがセンスアンプを共有せず１／４ピッチセルアレイ方式を採用した構成を示す図である。
【図２】本実施形態のＤＲＡＭのマットの構成のうち、隣接配置されるマットがセンスアンプを共有せず１／２ピッチセルアレイ方式を採用した構成を示す図である。
【図３】本実施形態のＤＲＡＭのマットの構成のうち、共有センスアンプ方式及び１／４ピッチセルアレイ方式を採用した構成を示す図である。
【図４】本実施形態のＤＲＡＭのマットの構成のうち、共有センスアンプ方式及び１／２ピッチセルアレイ方式を採用した構成を示す図である。
【図５】図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部の第１のレイアウト例を示す図である。
【図６】図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部の第２のレイアウト例を示す図である。
【図７】図２又は図４の１／２ピッチセルアレイ方式に対応するスイッチ制御部のレイアウト例を示す図である。
【図８】図１〜図４の構成における中央のスイッチ制御部のレイアウト例を示す図である。
【図９】本実施形態のＤＲＡＭにおけるリフレッシュ動作時の信号波形図である。
【図１０】本実施形態のＤＲＡＭにおけるリフレッシュ動作時のスイッチ制御の状態を示す図である。
【図１１】本実施形態のＤＲＡＭのリフレッシュ動作に先立つプリチャージ動作を行うときの接続状態図である。
【図１２】本実施形態のＤＲＡＭのリフレッシュ動作のうち前半のリフレッシュサイクルの接続状態図である。
【図１３】本実施形態のＤＲＡＭのリフレッシュ動作のうち後半のリフレッシュサイクルの接続状態図である。
【符号の説明】
【００７５】
１０、２０…マット
１０Ｌ、１０Ｒ、２０Ｌ、２０Ｒ…領域（マット）
１１Ｌ、１１Ｒ、２１Ｌ、２１Ｒ…センスアンプ列
１２Ｌ、１２Ｒ、１２Ｃ、２２Ｌ、２２Ｒ、２２Ｃ…スイッチ制御部
３１、４１ａ、４１ｂ、５１ａ、５１ｂ、６１ａ、６１ｂ…拡散層
３２、４２、５２…配線
３３、３４、３５、４３、４４、４５、５３、５４、
５５、６２ａ、６２ｂ、６３ａ、６３ｂ…コンタクト
ＷＬ…ワード線
ＢＬ…ビット線
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４…選択制御線
ＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３、ＴＳ４、ＴＳ５…トランジスタスイッチ
【図１】
2006286090.tif 000003
【図２】
2006286090.tif 000004
【図３】
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【図４】
2006286090.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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