(57)【要約】    【課題】  記憶手段から処理手段に対するプログラムのロード時間を従来よりも短縮することを可能としたプログラム書込装置、情報処理装置、制御方法、及び制御プログラムを提供する。    【解決手段】  プログラムロード回路は、ＣＰＵ１、プログラム１格納領域２１、プログラム２格納領域２２、プログラムＮ格納領域２３を有するメモリ２、バッファ３、プログラムＲＡＭ４１及びレジスタ４２を有するＤＳＰ４を備える。ＣＰＵ１は、互いに異なる第１及び第２の組み合わせＣＰＵアドレス線を有し、第１の組み合わせＣＰＵアドレス線をバッファ３を介してメモリ２に接続し、第２の組み合わせＣＰＵアドレス線をＤＳＰ４に接続し、メモリ２及びＤＳＰ４に対してアドレス制御を行うことで、メモリ２に格納されているプログラムをデータバスを介してＤＳＰ４に書き込む制御を行う。【選択図】      図１
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【特許請求の範囲】
【請求項１】
プログラムに基づいて動作し所定の処理を行う処理手段と、
前記処理手段に信号路を介して接続され、前記処理手段を動作させるプログラムを格納した記憶手段と、
互いに異なる第１及び第２のアドレス線を有し、前記第１のアドレス線を前記記憶手段に接続し、前記第２のアドレス線を前記処理手段に接続し、前記記憶手段及び前記処理手段に対してアドレス制御を行うことで、前記記憶手段に格納されているプログラムを前記信号路を介して前記処理手段に書き込む制御を行う制御手段と、
を備えることを特徴とするプログラム書込装置。
【請求項２】
前記制御手段は、前記プログラムを前記処理手段に書き込む制御を行う際に、前記第１及び第２のアドレス線を介して、前記記憶手段から読み出すプログラムの読み出しアドレスと前記処理手段に対して書き込むプログラムの書き込みアドレスを同時に制御することを特徴とする請求項１記載のプログラム書込装置。
【請求項３】
前記制御手段は、前記記憶手段から前記処理手段に対するプログラムのロード終了に伴い、前記制御手段と前記処理手段との間に配設されている第２の信号路を切り離す制御を行うことを特徴とする請求項１記載のプログラム書込装置。
【請求項４】
前記記憶手段は、記憶内容が書き換え可能に構成され、
前記制御手段は、前記処理手段と前記記憶手段との間の前記信号路に接続された第３の信号路を備えると共に、前記第３の信号路を介して前記記憶手段の記憶内容を書き換え可能であることを特徴とする請求項１記載のプログラム書込装置。
【請求項５】
前記処理手段は、前記記憶手段からプログラムが転送されるレジスタと前記レジスタのプログラムが書き込まれるメモリとを備えるＤＳＰ（Digital Signal Processor）であることを特徴とする請求項１記載のプログラム書込装置。
【請求項６】
前記請求項１乃至５の何れかに記載のプログラム書込装置を備えることを特徴とする情報処理装置。
【請求項７】
プログラムに基づいて動作し所定の処理を行う処理手段と、前記処理手段に信号路を介して接続され前記処理手段を動作させるプログラムを格納した記憶手段とを備えたプログラム書込装置の制御方法であって、
互いに異なる第１及び第２のアドレス線のうち、前記第１のアドレス線を前記記憶手段に接続し、前記第２のアドレス線を前記処理手段に接続し、前記記憶手段及び前記処理手段に対してアドレス制御を行うことで、前記記憶手段に格納されているプログラムを前記信号路を介して前記処理手段に書き込む制御を行うことを特徴とする制御方法。
【請求項８】
プログラムに基づいて動作し所定の処理を行う処理手段と、前記処理手段に信号路を介して接続され前記処理手段を動作させるプログラムを格納した記憶手段とを備えたプログラム書込装置に適用される制御プログラムであって、
互いに異なる第１及び第２のアドレス線のうち、前記第１のアドレス線を前記記憶手段に接続し、前記第２のアドレス線を前記処理手段に接続し、前記記憶手段及び前記処理手段に対してアドレス制御を行うことで、前記記憶手段に格納されているプログラムを前記信号路を介して前記処理手段に書き込む制御を行う制御機能をコンピュータに実現させることを特徴とする制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリからプロセッサに対するプログラムのロード時間を短縮する場合に適用されるプログラム書込装置、情報処理装置、制御方法、及び制御プログラムに関する。
【背景技術】
【０００２】
従来、例えば画像処理や音声処理等の各種用途に使用されるデジタル信号処理専用のマイクロプロセッサとしてＤＳＰ（Digital Signal Processor）がある。ＤＳＰを動作させる場合、ＤＳＰのリセット直後はＤＳＰにはプログラムがロードされていないので、ＤＳＰにプログラムをロードする必要がある。ＤＳＰにプログラムをロードする方法としては、例えば、図３に示す構成を用いた方法や図４に示す構成を用いた方法がある。
【０００３】
図３は、第１の従来例に係るプログラムロード回路の概略構成を示すブロック図である。
【０００４】
図３において、プログラムロード回路は、ＣＰＵ３１と、複数のプログラム格納領域（ＤＳＰプログラム１格納領域３２１、ＤＳＰプログラム２格納領域３２２、・・・ＤＳＰプログラムＮ格納領域３２３）を有するメモリ３２と、バッファ３３、バッファ３５と、プログラムＲＡＭ３４１、レジスタ３４２を有するＤＳＰ３４とを備えている。
【０００５】
図４は、第２の従来例に係るプログラムロード回路の概略構成を示すブロック図である。
【０００６】
プログラムロード回路は、ＲＯＭ等のメモリ４２と、プログラムＲＡＭ４４１、アドレス生成部４４２、レジスタ４４３を有するＤＳＰ４４とを備えている。
【０００７】
図３に示す構成では、非同期でＣＰＵ３１がメモリ３２からＤＳＰ３４にＤＳＰプログラムをロードする方法を用いる。また、図４に示す構成では、ＤＳＰ４４自体がＲＯＭ等のメモリ４２からＤＳＰプログラムをロードする方法を用いる。前記どちらの方法も、ＤＳＰに対するプログラムのロードが終了すると、ＤＳＰはプログラムＲＡＭに書き込まれたプログラムを処理する。
【０００８】
図３では、一般的なＣＰＵ３１がメモリ３２からＤＳＰ３４にプログラムをロードする場合で、ＣＰＵ３１とメモリ３２とＤＳＰ３４との間に２個のバッファ３３、３５を配置した構成となっている。ＣＰＵ３１がＣＰＵアドレス信号をバッファ３３に出力し、ＣＳ２（ＣＳ：Chip Select）信号をメモリ３２の端子に出力することで、ＣＰＵ３１がデータバスを介してメモリ３２のプログラムを読み出す。
【０００９】
次に、ＣＰＵ３１がバッファ３３からアドレス信号をＤＳＰ３４のレジスタ３４２に出力し、ＣＳ１信号をＤＳＰ３４の端子に出力し、プログラムをＤＳＰ４のレジスタ３４２に書き込むことで、該プログラムを内部データバス及び内部アドレスバスを介してプログラムＲＡＭ３４１に書き込む動作を行う。上記一連の動作をプログラムの容量分実行することで、ＤＳＰ３４にプログラムをロードする。
【００１０】
図４では、ＤＳＰ４４自体がメモリ４２に対しアドレス線を介してアドレス信号を出力し、メモリ４２のデータバスを介してプログラムを読み出すことでロード動作を行う。この場合、メモリ４２に対するアドレス信号は決まった番地（プログラムが動作する番地）で初期化されるため、メモリ４２からいくつかのプログラムを選択するような拡張性を持たせることはできない
（例えば、特許文献１参照）。
【特許文献１】特開平０７−１７５７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来例のプログラムロード回路においては、外部から送信されるコマンドなどを基に、メモリ４２に格納されているプログラムを切り替えながら使うケースが多い。ところが、従来のプログラムロード方法では、ＤＳＰにプログラムをロードする時間が、ＤＳＰのプログラムＲＡＭに対する該プログラムの書き込みに要する処理時間の妨げとなっている。また、ＤＳＰの設置数が増えるほど、上記処理時間が増えることになる。そのため、ＤＳＰにプログラムをロードする時間の短縮を図るようにすることで、上記処理時間を少しでも減らさなければならない、という要望がある。
【００１２】
本発明の目的は、記憶手段から処理手段に対するプログラムのロード時間を従来よりも短縮することを可能としたプログラム書込装置、情報処理装置、制御方法、及び制御プログラムを提供することにある。
【課題を解決するための手段】
【００１３】
上述の目的を達成するために、本発明のプログラム書込装置は、プログラムに基づいて動作し所定の処理を行う処理手段と、前記処理手段に信号路を介して接続され、前記処理手段を動作させるプログラムを格納した記憶手段と、互いに異なる第１及び第２のアドレス線を有し、前記第１のアドレス線を前記記憶手段に接続し、前記第２のアドレス線を前記処理手段に接続し、前記記憶手段及び前記処理手段に対してアドレス制御を行うことで、前記記憶手段に格納されているプログラムを前記信号路を介して前記処理手段に書き込む制御を行う制御手段と、を備えることを特徴とする。
【００１４】
上述の目的を達成するために、本発明の制御方法は、プログラムに基づいて動作し所定の処理を行う処理手段と、前記処理手段に信号路を介して接続され、前記処理手段を動作させるプログラムを格納した記憶手段とを備えたプログラム書込装置の制御方法であって、互いに異なる第１及び第２のアドレス線のうち、前記第１のアドレス線を前記記憶手段に接続し、前記第２のアドレス線を前記処理手段に接続し、前記記憶手段及び前記処理手段に対してアドレス制御を行うことで、前記記憶手段に格納されているプログラムを前記信号路を介して前記処理手段に書き込む制御を行うことを特徴とする。
【００１５】
上述の目的を達成するために、本発明の制御プログラムは、プログラムに基づいて動作し所定の処理を行う処理手段と、前記処理手段に信号路を介して接続され、前記処理手段を動作させるプログラムを格納した記憶手段とを備えたプログラム書込装置に適用される制御プログラムであって、互いに異なる第１及び第２のアドレス線のうち、前記第１のアドレス線を前記記憶手段に接続し、前記第２のアドレス線を前記処理手段に接続し、前記記憶手段及び前記処理手段に対してアドレス制御を行うことで、前記記憶手段に格納されているプログラムを前記信号路を介して前記処理手段に書き込む制御を行う制御機能をコンピュータに実現させることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、第１及び第２のアドレス線により記憶手段及び処理手段に対してアドレス制御を行い、記憶手段に格納されているプログラムを信号路を介して処理手段に書き込む制御を行うため、記憶手段からプログラムを一度制御手段に読み出す処理を行う必要がなく、処理手段に対するプログラムのロード時間を従来よりも短縮することが可能となる。これにより、処理手段に対するプログラムの書き込みに要する処理時間を減らすことが可能となる。
【００１７】
また、制御手段から第１のアドレス線を記憶手段に接続し、第２のアドレス線を処理手段に接続しているため、従来のように処理手段からアドレス線を記憶手段に接続する構成が不要となり、回路構成を簡略化することが可能となる。
【００１８】
また、第１及び第２のアドレス線により、記憶手段の読み出しアドレスと処理手段の書き込みアドレスを同時に制御するため、記憶手段に対するアクセスを減らすことが可能となる。
【００１９】
また、記憶手段から処理手段に対するプログラムのロード終了に伴い、制御手段と処理手段との間の第２の信号路を切り離すため、処理手段がプログラム処理中でも、処理手段と他の処理手段（プロセッサ）との間のデータ転送が可能となり、プログラム書込装置を搭載した装置に拡張性を持たせることが可能となる。
【００２０】
また、制御手段により、処理手段と記憶手段との間の信号路に接続された第３の信号路を介して記憶手段の記憶内容を書き換え可能であるため、記憶手段に格納されているプログラムとは異なる種類のプログラムを記憶手段に格納することが可能となり、プログラム書込装置を搭載した装置に拡張性を持たせることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づき説明する。
【００２２】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るプログラム書込装置としてのプログラムロード回路の概略構成を示すブロック図である。
【００２３】
図１において、プログラムロード回路は、ＣＰＵ１と、複数のプログラム格納領域（ＤＳＰプログラム１格納領域２１、ＤＳＰプログラム２格納領域２２、・・・ＤＳＰプログラムＮ格納領域２３）を有するメモリ２と、バッファ３と、プログラムＲＡＭ４１、レジスタ４２を有するＤＳＰ４とを備えている。
【００２４】
ＣＰＵ１は、少なくとも２組に分けられたＣＰＵアドレス線を備えており、本実施の形態の制御プログラムに基づいて図２のフローチャートに示す処理を実行する。ＣＰＵ１は、ＤＳＰ４に対しては書き込み対象のＤＳＰプログラム（以下プログラムと略称）のアドレス信号を出力し、メモリ２に対しては読み出し対象のプログラムのアドレス信号を出力し、２組のＣＰＵアドレス線とＣＳ信号線とＣＰＵ制御線を用いて、以下に示すようなメモリ２からＤＳＰ４に対するプログラムの書き込み制御を行う。
【００２５】
即ち、ＣＰＵ１は、第１の組み合わせＣＰＵアドレス線とＣＳ信号線をメモリ２に接続し、第２の組み合わせＣＰＵアドレス線とＣＰＵ制御線をバッファ３を介してメモリ２に接続し、ＤＳＰ４のレジスタ４２に対してはバッファ３を介してアドレス信号（レジスタ４２における書き込み対象のプログラムの書き込みアドレスを示す信号）を出力し、メモリ２に対してはアドレス信号（メモリ２における読み出し対象のプログラムの読み出しアドレスを示す信号）を出力する制御を行う。これにより、メモリ２に格納されているプログラムをメモリ及びＤＳＰ間のデータバスを介してＤＳＰ４のレジスタ４２に転送し、ＤＳＰ４においてレジスタ４２から内部アドレスバスと内部データバスを介してプログラムＲＡＭ４１にプログラムを書き込む処理を行わせる。
【００２６】
メモリ２は、ＤＳＰ４を動作させる（ＤＳＰ４で処理される）複数のプログラム１〜Ｎを、ＤＳＰプログラム１格納領域２１、ＤＳＰプログラム２格納領域２２、・・・ＤＳＰプログラムＮ格納領域２３にそれぞれ格納している。メモリ２のデータバスは、ＤＳＰ４のレジスタ４２に接続されている。バッファ３は、ＤＳＰ４にプログラムを書き込む制御を切り離す役割を果たすものである。バッファ３とＣＰＵ１との間には、第２のＣＰＵアドレス線とＣＰＵ制御線とＣＳ信号線が接続され、バッファ３とＤＳＰ４との間には、アドレス線とＷＲ（ライト）信号線が接続されている。
【００２７】
ＤＳＰ４には、上記のアドレス線とＷＲ信号線の他に、ＣＰＵ１からＣＳ信号線が接続され、メモリ２からデータバスが接続されている。ＤＳＰ４は、メモリ２からデータバスを介してプログラムがレジスタ４２にロードされ、該プログラムをレジスタ４２からプログラムＲＡＭ４１に書き込む処理を終了した後、プログラムＲＡＭ４１に書き込まれたプログラムに基づいて動作し所定の処理を行うプロセッサである。ＤＳＰ４のレジスタ４２とプログラムＲＡＭ４１との間には、内部アドレスバスと内部データバスが配設されている。
【００２８】
上記構成において、ＤＳＰ４にプログラムをロードする際に、ＣＰＵ１における２組に分けた第１の組み合わせＣＰＵアドレス線及び第２の組み合わせＣＰＵアドレス線を用いて、ＤＳＰ４に対するプログラムの書き込みアドレスとメモリ２から読み出すプログラムの読み出しアドレスを同時に制御する（ＤＳＰ４へのアドレス信号とメモリ２へのアドレス信号を一緒に出力する）ため、メモリ２に対するアクセスを減らすことができると共に、メモリ２からＤＳＰ４に対するプログラムのロード時間を削減することができ、ＤＳＰ４で速やかにプログラムの処理を実行することができる。
【００２９】
例えば、ＤＳＰ４にはＣＰＵ１の上記第２の組み合わせＣＰＵアドレス線として下位アドレス線を接続し、メモリ２にはＣＰＵ１の上記第１の組み合わせＣＰＵアドレス線として上位アドレス線を接続することで、ＣＰＵ１から下位アドレス線で示されるアドレス信号をＤＳＰ４のレジスタ４２に書き込む制御を行うと、メモリ２からはＣＰＵ１の上位アドレス線で示されるプログラムのデータがメモリ及びＤＳＰ間のデータバスに出力される。この場合、ＣＰＵアドレス線の上位下位が入れ替わっても、またＣＰＵアドレス線のランダムな組み合わせでも、上記と同じ動作を行うことができる。
【００３０】
次に、本実施の形態のプログラムロード回路の動作について図２のフローチャートを参照しながら説明する。
【００３１】
図２は、プログラムロード回路の動作を示すフローチャートである。
【００３２】
図２において、ＤＳＰ４は、ＣＰＵ１からのリセット信号の出力または本プログラムロード回路が搭載された装置の電源投入に伴い、リセットがかけられ初期化される（ステップＳ２１）。次に、ＤＳＰ４は、該ＤＳＰ４のクロック動作とは非同期にプログラムをロードできるモードになるようにＣＰＵ１により設定され、ＣＰＵ１からのプログラムの書き込みを待機する（ステップＳ２２）。
【００３３】
例えば、ＣＰＵ１の下位アドレス線を介してＤＳＰ４のレジスタ４２を制御し、ＣＰＵ１の上位アドレス線を介して書き込み対象のプログラムのメモリアドレスをメモリ２に出力し、ＣＰＵ１のＣＳ信号とＷＲ信号により、メモリ２からデータバスを介してＤＳＰ４のレジスタ４２に対し非同期にプログラムの書き込みを行う。
【００３４】
次に、ＤＳＰ４は、メモリ２からレジスタ４２に書き込まれたプログラムを、レジスタ４２で示された内部アドレスバスと内部データバスを介してプログラムＲＡＭ４１に書き込む（ステップＳ２３）。この場合、メモリ２のリード端子は常にアクティブにされており、ＣＰＵ１のＣＳ信号によりメモリ２のデータ出力を制御する。ＤＳＰ４からはＣＰＵ１にＢＵＳＹ信号を出力することで、ＣＰＵ１にウエイトをかけられるようになっているため、メモリ２からＤＳＰ４に書き込むプログラムのデータは取りこぼすことはない。
【００３５】
そして、ＤＳＰ４は、プログラムＲＡＭ４１にプログラムの容量分だけプログラムを書き込む動作を続ける。ＤＳＰ４は、メモリ２からＤＳＰ４に対するプログラムのロード処理が終了すると（ステップＳ２４）、プログラムＲＡＭ４１に書き込まれたプログラムを動作させる（ステップＳ２５）。
【００３６】
以上説明したように、本実施の形態によれば、ＣＰＵ１からメモリ２に格納されているプログラムをＤＳＰ４にロードする際に、メモリ２からプログラムを一度ＣＰＵ１に読み出す処理を行わずに、第１及び第２の組み合わせＣＰＵアドレス線により、メモリ２及びＤＳＰ４に対してアドレス制御を行い、メモリ２に格納されているプログラムをデータバスを介してＤＳＰ４に書き込む制御を行うため、ＤＳＰ４に対するプログラムのロード時間を従来よりも短縮することが可能となる。これにより、ＤＳＰ４のプログラムＲＡＭ４１に対するプログラムの書き込みに要する処理時間を減らすことが可能となる。
【００３７】
また、ＣＰＵ１から第１の組み合わせＣＰＵアドレス線をメモリ２に接続し、第２の組み合わせＣＰＵアドレス線をバッファ３を介してＤＳＰ４に接続しているため、従来のようにＤＳＰからアドレス線をメモリに接続する構成が不要となり、回路構成を簡略化することができる。ＣＰＵ１の制御によりメモリ２内のプログラムをデータバスを介してＤＳＰ４にロードするモードでは、ＣＰＵアドレス線の数は２〜３本程度でよいため、部品点数も少なくて済むという利点がある。
【００３８】
また、ＣＰＵ１の第１の組み合わせＣＰＵアドレス線及び第２の組み合わせＣＰＵアドレス線を用いて、ＤＳＰ４に対するプログラムの書き込みアドレスとメモリ２から読み出すプログラムのアドレスを同時に制御する（ＤＳＰ４へのアドレス信号とメモリ２へのアドレス信号を一緒に出力する）ため、メモリ２に対するアクセスを減らすことが可能となる。
【００３９】
［第２の実施の形態］
本発明の第２の実施の形態は、上述した第１の実施の形態に対して、下記の点において相違する。本実施の形態のその他の要素は、上述した第１の実施の形態（図１）の対応するものと同一なので、説明を省略する。
【００４０】
本実施の形態では、上述した第１の実施の形態に対して、メモリ２からＤＳＰ４に対するプログラムのロードが終了すると、ＣＰＵ１からＤＳＰ４に対するアドレス信号とＷＲ信号をディスエーブルにする構成とした場合を説明する。
【００４１】
上記構成において、メモリ２からＤＳＰ４に対するプログラムのロードが終了してから、ＤＳＰ４がプログラムＲＡＭ４１内のプログラムを処理中の場合でも、ＤＳＰ４と他のプロセッサ（ＣＰＵ１でも他のＤＳＰでもよい）との間のデータ転送が可能となり、本プログラムロード回路を搭載した装置に拡張性を持たせることができる。ＤＳＰは複数個で使用されることが多く、複数のＤＳＰが並列で動作をしながら各々のＤＳＰでデータのやり取りをさせながら処理を分担させる。そのためには、ＤＳＰ４とＣＰＵ１との間のデータバスを切り離す必要があるので、上記のアドレス信号とＷＲ信号をディスエーブルにする。
【００４２】
以上説明したように、本実施の形態によれば、メモリ２からＤＳＰ４に対するプログラムのロードが終了すると、ＣＰＵ１からＤＳＰ４に対するアドレス信号とＷＲ信号をディスエーブルにするため、ＤＳＰ４がプログラム処理中でも、ＤＳＰ４と他のプロセッサとの間のデータ転送が可能となり、本プログラムロード回路を搭載した装置に拡張性を持たせることが可能となる。
【００４３】
［第３の実施の形態］
本発明の第３の実施の形態は、上述した第１の実施の形態に対して、下記の点において相違する。本実施の形態のその他の要素は、上述した第１の実施の形態（図１）の対応するものと同一なので、説明を省略する。
【００４４】
本実施の形態では、上述した第１の実施の形態に対して、図１に点線で示すようにＣＰＵ１のデータバスとメモリ２のデータバスとを接続する構成とした場合を説明する。
【００４５】
上記構成において、ＤＳＰ４がプログラムＲＡＭ４１内のプログラムを処理中に、メモリ２に格納されているプログラムをＣＰＵ１から書き換えることができる。ここで、大抵の装置には外部からコマンドを受け付けるインタフェースが装備されているが、この種のインタフェースを装備したＣＰＵ１が外部からプログラム書き換えコマンドを受信し、該コマンドに基づくプログラムをメモリ２へ格納する。これにより、メモリ２に現在格納されているプログラムとは異なる種類（異なる処理）のプログラムをメモリ２に格納することができ、本プログラムロード回路を搭載した装置に拡張性を持たせることができる。
【００４６】
以上説明したように、本実施の形態によれば、ＣＰＵ１のデータバスとメモリ２のデータバスとを接続する構成とすることで、ＤＳＰ４がプログラム処理中に、メモリ２に格納されているプログラムをＣＰＵ１から書き換えることができるため、メモリ２に格納されているプログラムとは異なる種類のプログラムをメモリ２に格納することが可能となり、本プログラムロード回路を搭載した装置に拡張性を持たせることが可能となる。
【００４７】
［第４の実施の形態］
本発明の第４の実施の形態は、上述した第１の実施の形態に対して、下記の点において相違する。本実施の形態のその他の要素は、上述した第１の実施の形態（図１）の対応するものと同一なので、説明を省略する。
【００４８】
本実施の形態では、上述した第１の実施の形態に対して、メモリ２として記憶内容を書き換え可能なメモリを使用する構成とし、図１に点線で示すようにＣＰＵ１のデータバスとメモリ２のデータバスとを接続する構成とした場合を説明する。
【００４９】
上記構成において、バッファ３に対するＣＰＵ制御線をＣＰＵ１のリード動作とライト動作とで切り替えることで、ＤＳＰ４に格納されているプログラムを書き換え可能とする。ＣＰＵ１からＤＳＰ４に対してリード動作を行うことで、メモリ２に格納されているプログラムの内容をＤＳＰ４に書き込むことができる。メモリ２に格納されているプログラムをＤＳＰ４にロードする場合には、ＣＰＵ１はアドレス信号をメモリ２とＤＳＰ４に出力し、リード動作を行うことで、メモリ２内のプログラムがＤＳＰ４のレジスタ４２に書き込まれるよう制御する。この場合、ＣＰＵ制御線にはＣＰＵ１のＲＤ（リード）信号が出力され、またバッファ３はＤＳＰ４に対するＷＲ信号をアクティブにする。
【００５０】
メモリ２のプログラムを書き換える場合には、ＣＰＵ１はバッファ３をディスエーブルに設定し、メモリ２に書き込むプログラムのデータをＣＰＵ１のデータバスに出力し、ライト動作を行うことで、メモリ２におけるＣＰＵ１からのアドレスで示されるプログラム格納領域にプログラムのデータを書き込む。この場合、メモリ２にもＣＰＵ１からのＷＲ信号を接続する構成にする。
【００５１】
一般のＤＳＰでは、メモリに格納されているプログラムをＣＰＵによりＤＳＰにロードする場合は、プログラムをロードする前にＤＳＰの幾つかのレジスタに値を設定する必要がある。この場合、プログラムの構成は、ＤＳＰを動作させるプログラム本体だけではなく、プログラム動作前に必要なレジスタの設定値（ＤＳＰをプログラム書き込みモードに設定する値）を書き込んでおく構成となる。
【００５２】
以上説明したように、本実施の形態によれば、メモリ２を書き換え可能とし、ＣＰＵ１のデータバスとメモリ２のデータバスとを接続する構成としているため、本プログラムロード回路を搭載した装置に拡張性を持たせることが可能となる。
【００５３】
［他の実施の形態］
上記第１乃至第４の実施の形態では、プログラム書込装置としてのプログラムロード回路について説明したが、本発明はプログラムロード回路のみへの適用に限定されるものではなく、プログラムロード回路を備えた各種情報処理装置（コンピュータ、スキャナ、ファクシミリ、プリンタ、複写機、複合機等）に適用することが可能である。
また、本発明の目的は、上記実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（又は記録媒体）を、システム或いは装置に供給し、そのシステム又は装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。
【００５４】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００５５】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム(ＯＳ)などが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００５６】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００５７】
また、上記プログラムは、上述した実施の形態の機能をコンピュータで実現することができればよく、その形態は、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給されるスクリプトデータ等の形態を有するものでもよい。
【００５８】
プログラムを供給する記録媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＭＯ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムを記憶できるものであればよい。或いは、上記プログラムは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることにより供給される。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態に係るプログラム書込装置としてのプログラムロード回路の概略構成を示すブロック図である。
【図２】プログラムロード回路の動作を示すフローチャートである。
【図３】第１の従来例に係るプログラムロード回路の概略構成を示すブロック図である。
【図４】第２の従来例に係るプログラムロード回路の概略構成を示すブロック図である。
【符号の説明】
【００６０】
１  ＣＰＵ（制御手段）
２  メモリ（記憶手段）
３  バッファ
４  ＤＳＰ（処理手段）
２１  ＤＳＰプログラム１格納領域
２２  ＤＳＰプログラム２格納領域
２３  ＤＳＰプログラムＮ格納領域
４１  プログラムＲＡＭ（メモリ）
４２  レジスタ
【図１】
2006146368.tif 000003
【図２】
2006146368.tif 000004
【図３】
2006146368.tif 000005
【図４】
2006146368.tif 000006