(57)【要約】【課題】トレンチ内に主金属配線材料の占有体積を十分確保すると同時に、Ｆアタック問題およびＷボルカーノ問題を防止することが可能な半導体素子の配線形成方法を提供する。【解決手段】所定の構造物が形成された半導体基板に層間絶縁膜を形成する段階と、前記層間絶縁膜に半導体基板の一定の領域を露出させるトレンチを形成する段階と、前記トレンチを含んだ全表面上に接着層と第１バリア金属膜を順次形成する段階と、前記トレンチの下部に第２バリア金属膜を形成する段階と、前記トレンチ内に配線を形成する段階とを含んでなる。【選択図】図１
2006237549.tif 000002
【特許請求の範囲】
【請求項１】
所定の構造物が形成された半導体基板に層間絶縁膜を形成する段階と、
前記層間絶縁膜に半導体基板の一定の領域を露出させるトレンチを形成する段階と、
前記トレンチを含んだ全表面上に接着層と第１バリア金属膜を順次形成する段階と、
前記トレンチの下部に第２バリア金属膜を形成する段階と、
前記トレンチ内に配線を形成する段階とを含んでなることを特徴とする半導体素子の配線形成方法。
【請求項２】
前記第１バリア金属膜はＣＶＤ工程によって形成することを特徴とする請求項１に記載の半導体素子の配線形成方法。
【請求項３】
前記第１バリア金属膜を２０〜５０Åの厚さに形成することを特徴とする請求項２に記載の半導体素子の配線形成方法。
【請求項４】
前記第１バリア金属膜をＡＬＤ(Atomic Layer Deposition)工程によって形成することを特徴とする請求項１に記載の半導体素子の配線形成方法。
【請求項５】
前記第１バリア金属膜を２０Åより薄い厚さに形成することを特徴とする請求項４に記載の半導体素子の配線形成方法。
【請求項６】
前記第２バリア金属膜はＴｉＮ、ＷＮおよびＴａＮのいずれか一つを材料とすることを特徴とする請求項１に記載の半導体素子の配線形成方法。
【請求項７】
前記トレンチの下部に第２バリア金属膜を形成する段階において、前記第２バリア金属膜をトレンチの下部とトレンチ以外の第１バリア金属膜上に形成し、前記トレンチが埋め立てられるように配線材料を蒸着した後、前記層間絶縁膜が露出するように表面を平坦化して前記トレンチ内に前記配線を形成することを特徴とする請求項１に記載の半導体素子の配線形成方法。
【請求項８】
前記第２バリア金属膜は５０〜１００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の配線形成方法。
【請求項９】
前記配線はＷ、Ｔｉ、ＴｉＮ、Ｗ合金、Ａｌ合金およびＣｕのいずれか一つで形成することを特徴とする請求項１に記載の半導体素子の配線形成方法。
【請求項１０】
前記第２バリア金属膜をＰＶＤ法によって形成することを特徴とする請求項１に記載の半導体素子の配線形成方法。
【請求項１１】
前記第２バリア金属膜をコリメートＰＶＤまたはイオン化ＰＶＤを用いて形成することを特徴とする請求項１０に記載の半導体素子の配線形成方法。
【請求項１２】
前記第２バリア金属膜をコリメートＰＶＤで形成する場合、１０〜５０Ｔｏｒｒの圧力、１０００〜５０００ＷａｔｔのＤＣパワー、５００〜５０００ＷａｔｔのＲＦパワーの条件で前記第２バリア金属膜を形成することを特徴とする請求項１１に記載の半導体素子の配線形成方法。
【請求項１３】
前記第２バリア金属膜をイオン化ＰＶＤで形成する場合、１０〜５０Ｔｏｒｒの圧力、１０００〜５０００ＷａｔｔのＤＣパワー、５００〜５０００ＷａｔｔのＲＦパワー、１００〜５００ＷａｔｔのＡＣパワーの条件で前記第２バリア金属膜を形成することを特徴とする請求項１１に記載の半導体素子の配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の配線形成方法に係り、特に、配線のライン抵抗を減らすことができ、配線埋め込み特性および電気的特性を向上させることが可能な半導体素子の配線形成方法に関するものである。
【背景技術】
【０００２】
半導体素子の線幅微細化および集積度の増加に伴い、既存のＲＩＥ(Reactive Ion Etch)工程を用いた配線形成方法では要求される配線線幅を満足させることができなくなった。したがって、現在ではダマシン方法を用いて配線を形成している。
【０００３】
ダマシン(damascene)法による配線形成方法の場合、ＲＩＥ法の適用時とは異なり、トレンチの形で形成されているパターン地域に金属配線物質の蒸着／埋め込みを行わなければならない。
【０００４】
ＮＡＮＤフラッシュメモリ素子(NAND flash memory device)のソースコンタクト(source contact)も、このようなトレンチパターンの一種であって、既存のコンタクト構造とは異なり３次元構造を持つため、金属配線物質の蒸着／埋め込み時の難しさがある。
【０００５】
一般に、半導体素子では、ＣＶＤ(Chemical Vapor Deposition)法を用いたタングステン（Ｗ）を主金属配線材料として使用しており、タングステン（Ｗ）を蒸着する前に電気的オームコンタクト形成のためのＴｉＳｉｘと接着力の改善のための接着層(Gluelayer)を形成している。前記接着層の材料としては、主にＴｉ膜を使用している。
【０００６】
主金属配線材料であるＣＶＤタングステン（Ｗ）は、蒸着ガスとしてＷＦ６を使用するが、トレンチの下部からＷＦ６のフッ素（Ｆ）が半導体基板内に浸透して配線抵抗を増加させ、激しい場合には短絡させる問題（以下、「Ｆ−アタック」という）が発生し、ＷＦ６のタングステン（Ｗ）と接着層のＴｉ膜とが爆発的に反応する問題（以下、「Ｗボルカーノ」という）が発生するが、主金属配線材料より抵抗が比較的高いＴｉＮ、ＴａＮ、ＴｉＷなどの材料で一定厚さ以上のバリア金属膜(barrier metal layer)を必ず形成しなければならない。７０ｎｍ級フラッシュメモリ素子の場合、前記バリア金属膜を約１００Å以上の厚さに形成している。
【０００７】
現在、バリア金属膜としては、ステップカバレージ(step coverage)に優れたＣＶＤ法によって蒸着されたＴｉＮ膜を主に使用している。ＣＶＤ ＴｉＮ膜は、ステップカバレージに優れるため、トレンチの上、中、下部に関係なく同一の厚さで形成されるが、トレンチの側壁に形成されたＴｉＮ膜は、以後主金属配線材料が埋め込まれる部分の体積減少をもたらし、トレンチの上部に行くほど入り口を狭くしてシーム(seam)またはボイド(void)を誘発させる。このようなシームまたはボイドは、主金属配線材料の体積をさらに減少させてライン抵抗を増加させる。
【０００８】
特に、ダマシン構造の金属配線の場合、ＲＩＥ法とは異なり３次元構造なので、接着層およびバリア金属膜の構造が占める比重がさらに大きい。また、このような現象は、配線構造が微細化されるほどさらに激しくなり、主金属配線材料の蒸着および埋め込み不良をもたらして配線の体積を減少させ、配線内のボイドを形成させて抵抗を増加させるなど電気的特性に悪影響を及ぼす。
【０００９】
主金属配線材料の埋め込み特性および電気的特性を改善するための最も容易で確実な方法は、バリア金属膜の厚さを減少させて主金属配線材料の占有比重を増加させればよいが、バリア金属膜の厚さが臨界厚さ以下になる場合には、バリア金属膜のもともとの目的を失ってＷＦ６ガスによって半導体基板の抵抗が増加しあるいは配線と半導体基板とがお互い短絡するＦアタック問題や、バリア金属膜の下部の接着層ＴｉとＷＦ６とが爆発的な反応をするＷボルカーノ問題などが発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、従来の技術のかかる問題点を解決するためのもので、その目的とするところは、トレンチ内に主金属配線材料の占有体積を十分確保すると同時に、Ｆアタック問題およびＷボルカーノ問題を防止することが可能な半導体素子の配線形成方法を提供することにある。
【００１１】
また、本発明の他の目的は、主金属配線形成の際にボイドまたはシームの発生を防止することが可能な半導体素子の配線形成方法を提供することにある。
【００１２】
また、本発明の別の目的は、配線のライン抵抗を最小化させることが可能な半導体素子の配線形成方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、所定の構造物が形成された半導体基板に層間絶縁膜を形成する段階と、前記層間絶縁膜に半導体基板の一定の領域を露出させるトレンチを形成する段階と、前記トレンチを含んだ全表面上に接着層と第１バリア金属膜を順次形成する段階と、前記トレンチの下部に第２バリア金属膜を形成する段階と、前記トレンチ内に配線を形成する段階とを含んでなることを特徴とする、半導体素子の配線形成方法を提供する。
【００１４】
好ましくは、前記第１バリア金属膜はＣＶＤ工程によって形成することを特徴とする。
【００１５】
好ましくは、前記第１バリア金属膜を２０〜５０Åの厚さに形成することを特徴とする。
【００１６】
好ましくは、前記第１バリア金属膜をＡＬＤ(Atomic Layer Deposition)工程によって形成することを特徴とする。
【００１７】
好ましくは、前記第１バリア金属膜を２０Åより薄い厚さに形成することを特徴とする。
【００１８】
好ましくは、前記第２バリア金属膜をＴｉＮ、ＷＮおよびＴａＮのいずれか一つで形成することを特徴とする。
【００１９】
好ましくは、前記トレンチの下部に第２バリア金属膜を形成する段階において、前記第２バリア金属膜をトレンチの下部とトレンチ以外の第１バリア金属膜上に形成し、前記トレンチが埋め込まれるように配線材料を蒸着した後、前記層間絶縁膜が露出するように表面を平坦化して前記トレンチ内に前記配線を形成することを特徴とする。
【００２０】
好ましくは、前記第２バリア金属膜は５０〜１００Åの厚さに形成することを特徴とする。
【００２１】
好ましくは、前記配線はＷ、Ｔｉ、ＴｉＮ、Ｗ合金、Ａｌ合金およびＣｕのいずれか一つで形成することを特徴とする。
【００２２】
好ましくは、前記第２バリア金属膜をＰＶＤ(Physical Vapor Deposition)法によって形成することを特徴とする。
【００２３】
好ましくは、前記第２バリア金属膜をコリメートＰＶＤ(Collimate Physical Vapor Deposition)またはイオン化ＰＶＤ(Ionized PVD)を用いて形成することを特徴とする。
【００２４】
好ましくは、前記第２バリア金属膜をコリメートＰＶＤで形成する場合、１０〜５０Ｔｏｒｒの圧力、１０００〜５０００ＷａｔｔのＤＣパワー、５００〜５０００ＷａｔｔのＲＦパワーの条件で前記第２バリア金属膜を形成することを特徴とする。
【００２５】
好ましくは、前記第２バリア金属膜をイオン化ＰＶＤで形成する場合、１０〜５０Ｔｏｒｒの圧力、１０００〜５０００ＷａｔｔのＤＣパワー、５００〜５０００ＷａｔｔのＲＦパワー、１００〜５００ＷａｔｔのＡＣパワーの条件で前記第２バリア金属膜を形成することを特徴とする。
【発明の効果】
【００２６】
本発明は、次の効果がある。
１）トレンチの側面におけるバリア金属膜の厚さを減らして配線の体積を十分に確保することができるので、配線のライン抵抗を最小化させることができる。
【００２７】
２）トレンチ側面におけるバリア金属膜の厚さを減らすことができるので、配線材料の蒸着の際にボイドまたはシームの発生を防止することができる。したがって、ボイドまたはシームの発生によるライン抵抗増加現象を防止することができる。
【００２８】
３）比較的工程時間の長いＣＶＤ法によるバリア金属膜の厚さを減らし、その代わりに比較的工程時間の短いＰＶＤ法によるバリア金属膜を形成するので、ＴＡＴ(Turn Around Time)を短縮させることができる。
【００２９】
４）ボイドやシームなどの欠陥要因を防止することができるので、素子の収率を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００３１】
図１（ａ）〜図２（ｂ）は本発明の実施例に係る半導体素子の配線形成工程を示す断面図である。
【００３２】
まず、図１（ａ）に示すように、所定の構造物が形成された半導体基板１０上に層間絶縁膜１１を形成し、半導体基板１０の所望の部位が露出するように前記層間絶縁膜１１をエッチングしてトレンチ１２を形成する。
【００３３】
この際、前記トレンチ１２は、側面が垂直に近いプロファイル(profile)を持つように形成することが好ましい。
【００３４】
前記所定の構造物は素子によって様々な形状を持つ。図面で提示した実施例は、フラッシュメモリ素子であって、前記所定の構造物は、半導体基板１０上にトンネリング酸化膜１０ａ、フローティングゲート１０ｂ、ゲート間絶縁膜１０ｃ、コントロールゲート１０ｄが順次積層されて構成された積層ゲートと、前記積層ゲートの側面のスペーサ１０ｅとから構成されている。
【００３５】
次に、図１（ｂ）に示すように、前記トレンチ１２を含んだ全表面上に、接着層１３とステップカバレージ(step coverage)に優れた第１バリア金属膜１４を順次形成する。
【００３６】
前記接着層１３はＴｉ膜を蒸着して形成し、前記第１バリア金属膜１４はステップカバレージに優れたＣＶＤ法を用いて２０〜５０Åの厚さにＴｉＮ膜を蒸着して形成し、あるいは薄膜の蒸着制御が可能なＡＬＤ法を用いてＴｉＮ膜を２０Åより薄い厚さに蒸着して形成する。
【００３７】
従来の技術では、Ｆアタック問題やＷボルカーノ問題などにより、バリア金属膜が臨界厚さ以下に低くならないように、バリア金属膜を約１００Å程度に厚く形成したが、本発明では、第１バリア金属膜１４の厚さが最小化されるように蒸着可能な最小の厚さに形成することが好ましい。
【００３８】
前記第１バリア金属膜１４の材料として、前記ＴｉＮ膜以外にＷＮ、ＴａＮを用いても構わない。
【００３９】
その後、図１（ｃ）に示すように、前記第１バリア金属膜１４が臨界厚さ以下に減少することにより引き起こされるＦアタックやＷボルカーノを解決するために、直真性の強い蒸着方法を用いて、前記トレンチ１２の側壁を除いた部分、すなわちトレンチ１２の下部とトレンチ１２の外部の第１バリア金属膜１４上に第２バリア金属膜１５を形成する。
【００４０】
前記第２バリア金属膜１５は、ＴｉＮ、ＷＮおよびＴａＮのいずれか一つを材料として５０〜１００Åの厚さに形成する。
【００４１】
第２バリア金属膜１５の蒸着法としては、ＰＶＤ法を使用するが、ＰＶＤ法の中でも直真性に優れたコリメートＰＶＤまたはイオン化ＰＶＤを用いることが良い。特に、直真性に最も優れたイオン化ＰＶＤ法を用いることが最も好ましい。
【００４２】
前記コリメートＰＶＤ法を用いる場合には、１０〜５０ｍＴｏｒｒの圧力、１０００〜５０００ＷａｔｔのＤＣパワー、５００〜５０００ＷａｔｔのＲＦパワーの条件下で工程を行い、イオン化ＰＶＤ法を用いる場合には、１０〜５０ｍＴｏｒｒの圧力、１０００〜５０００ＷａｔｔのＤＣパワー、５００〜５０００ＷａｔｔのＲＦパワー、１００〜５００ＷａｔｔのＡＣパワーの条件下で工程を行う。
【００４３】
このように直真性の強い蒸着方法を使用することにより、前記第２バリア金属膜１５は、トレンチ１２の側壁には形成されず、トレンチ１２の下部とトレンチ１２の外部の平坦面上にのみ形成される。
【００４４】
その結果、トレンチ１２の下部には第１、第２バリア金属膜１４、１５が形成されるので、バリアの役割をする層の厚さが厚く、トレンチ１２の側壁には第１バリア金属膜１４のみが形成されるので、バリアの役割をする層の厚さが薄い。したがって、以後のＷＦ６ガスを用いた主金属配線材料の埋め込みの際にＦアタック問題およびＷボルカーノ問題を防止することができるとともに、配線形成空間を十分確保することができる。
【００４５】
周知の如く、ＰＶＤ法は、ＣＶＤ法に比べて工程所要時間が短い。本発明では、ＣＶＤ法によって形成される第１バリア金属膜１４の厚さを減らし、その代わりにＰＶＤ法によって形成する第２バリア金属膜１５を導入することにより、工程時間を短縮させることができる。
【００４６】
その後、図２（ａ）に示すように、トレンチ１２が完全に埋め立てられるように、前記トレンチ１２を含んだ全面に主配線材料でタングステン膜１６を蒸着する。
【００４７】
この際、前記主配線材料としてタングステン（Ｗ）以外にＴｉ、ＴｉＮ、Ｗ合金、Ａｌ合金およびＣｕのいずれか一つを用いてもよく、その蒸着方法としてはＣＶＤまたはＡＬＤを用いることが良い。
【００４８】
その後、図２（ｂ）に示すように、前記層間絶縁膜１１が露出するように前記タングステン１６と第２バリア金属膜１５と第１バリア金属膜１４と接着層１３をＣＭＰ(Chemical Mechanical Polishing)して前記トレンチ１２内に配線１６ａを形成する。これにより、本発明の実施例に係る半導体素子の配線製造を完了する。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例に係る半導体素子の配線形成工程を示す断面図である。
【図２】本発明の実施例に係る半導体素子の配線形成工程を示す断面図である。
【符号の説明】
【００５０】
１０    半導体基板
１０ａ    トンネリング酸化膜
１０ｂ    フローティングゲート
１０ｃ    ゲート間絶縁膜
１０ｄ    コントロールゲート
１０ｅ    スペーサ
１１    層間絶縁膜
１２    トレンチ
１３    接着層
１４    第１バリア金属膜
１５    第２バリア金属膜
１６    タングステン膜
１６ａ    配線
【図１】
2006237549.tif 000003
【図２】
2006237549.tif 000004