(57)【要約】【課題】  ＦＩＢを行わなくても半導体素子の特性の検査ができるようにする。【解決手段】本発明に係る半導体装置の製造方法は、製品用半導体基板に半導体装置を形成する工程と、モニター用半導体基板１１にモニター用半導体装置を形成し、該モニター用半導体装置の電気的特性を検査する工程とを具備する。モニター用半導体装置の電気的特性を検査する工程は、モニター用半導体素子上に、絶縁膜２０を形成する工程と、絶縁膜２０に、半導体装置の接続孔とは異なるレイアウトで配置され、モニター用半導体素子上に位置する第２の接続孔２０ｄ，２０ｅ，２０ｆを形成する工程と、絶縁膜２０上に、第２の接続孔２０ｄ，２０ｅ，２０ｆを介してモニター用半導体素子に接続する電極２２ｄ，２２ｅ，２２ｆを形成する工程と、電極２２ｄ，２２ｅ，２２ｆに検査用の端子を接続して信号を入力する工程とを有する。【選択図】      図３
2006269479.tif 000002
【特許請求の範囲】
【請求項１】
製品用半導体基板に半導体装置を形成する工程と、
モニター用半導体基板にモニター用半導体装置を形成し、該モニター用半導体装置の電気的特性を検査することにより、前記半導体装置の形成条件を検査する工程と、
を具備し、
前記半導体装置を形成する工程は、
前記製品用半導体基板に半導体素子を形成する工程と、
前記半導体素子上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、第１のレイアウトで配置され、前記半導体素子上に位置する第１の接続孔を形成する工程と、
前記第１の絶縁膜上に、前記第１の接続孔を介して前記半導体素子に接続する配線を形成する工程と、
を具備し、
前記半導体装置の形成条件を検査する工程は、
前記モニター用半導体基板にモニター用半導体素子を形成する工程と、
前記モニター用半導体素子上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第1のレイアウトとは異なる第２のレイアウトで配置され、前記モニター用半導体素子上に位置する複数の第２の接続孔を形成する工程と、
前記第２の絶縁膜上に、前記複数の第２の接続孔それぞれを介して前記モニター用半導体素子に接続する複数の電極を形成する工程と
前記電極に検査用の端子を接続して信号を入力する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記半導体素子を形成する工程は、第１のトランジスタと、前記第１のトランジスタのドレインをソースとして機能させる第２のトランジスタとを形成する工程を具備し、
前記モニター用半導体素子を形成する工程は、第１のモニター用トランジスタと、前記第１のモニター用トランジスタのドレインがソースである第２のモニター用トランジスタとを、前記第１及び第２のトランジスタと同一の条件で形成する工程を具備し、
前記第１の接続孔を形成する工程において、前記第１の接続孔は、前記第１のトランジスタのソース上、及び前記第２のトランジスタのドレイン上に形成され、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記第１のモニター用トランジスタのソース及びドレインそれぞれ上、並びに前記第２のモニター用トランジスタのドレイン上に形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記電極に検査用の端子を接続する工程は、前記第１のモニター用トランジスタのソース及びドレインそれぞれに接続する前記電極に、前記検査用の端子を接続する工程を具備する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記電極に検査用の端子を接続する工程は、前記第１のモニター用トランジスタのドレイン、及び前記第２のモニター用トランジスタのドレインそれぞれに接続する前記電極に、前記検査用の端子を接続する工程を具備する請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体素子を形成する工程は、トランジスタを形成する工程を具備し、
前記モニター用半導体素子を形成する工程は、前記トランジスタと同一条件でモニター用トランジスタを形成する工程を具備し、
前記第１の接続孔を形成する工程において、前記第１の接続孔は、前記トランジスタのソース及びドレインとなる２つの不純物領域それぞれ上に形成され、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記モニター用トランジスタのソース又はドレインとなるモニター用不純物領域上に、２つ互いに離間して形成される請求項１に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子を形成する工程は、トランジスタを形成する工程を具備し、
前記モニター用半導体素子を形成する工程は、前記トランジスタと同一条件でモニター用トランジスタを形成する工程を具備し、
前記第１の接続孔を形成する工程において、前記第１の接続孔は、前記トランジスタのゲート電極上に形成され、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記モニター用トランジスタのモニター用ゲート電極上に、２つ互いに離間して形成される請求項１に記載の半導体装置の製造方法。
【請求項７】
前記モニター用半導体素子を形成する工程は、前記モニター用半導体基板に第１導電型のウェルを形成する工程と、
前記ウェルに第２導電型のモニター用不純物領域を形成する工程と、
を具備し、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記第１の接続孔と同一条件で、前記ウェル上、及び前記モニター用不純物領域上それぞれに形成される請求項１に記載の半導体装置の製造方法。
【請求項８】
前記モニター用不純物領域を形成する工程において、前記モニター用不純物領域を、前記ウェル内に複数互いに離間する位置に形成し、
前記第２の接続孔を形成する工程において、前記第２の接続孔を、前記複数の不純物領域上それぞれ、かつ、前記ウェルからの距離が互いに異なる位置に形成する請求項７に記載の半導体装置。
【請求項９】
前記電極を形成する工程において、前記電極の幅を前記配線の幅より広くする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に本発明は、ＦＩＢ(Focused Ion Beam)による微細加工を行わなくても半導体素子の特性の検査を行うことができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図７（Ａ）は、従来の半導体装置の構造を説明する為の断面図である。本図に示す半導体装置は、第１のトランジスタ１００ａと第２のトランジスタ１００ｂとを有する。第１のトランジスタ１００ａのドレイン１０７ｃは、第２のトランジスタ１００ｂのソースを兼ねている。
【０００３】
第１のトランジスタ１００ａ及び第２のトランジスタ１００ｂそれぞれ上には、第１の層間絶縁膜１０８及び第２の層間絶縁膜１１１が積層されている。第１の層間絶縁膜１０８には、タングステンプラグ１０９ａ，１０９ｂそれぞれが埋め込まれている。タングステンプラグ１０９ａは、第１の層間絶縁膜１０８上に形成されたＡｌ合金配線１１０ａと第１のトランジスタのソース１０７ａとを接続しており、タングステンプラグ１０９ｂは、第１の層間絶縁膜１０８上に形成されたＡｌ合金配線１１０ｂと第２のトランジスタのドレイン１０７ｂとを接続している。
第２の層間絶縁膜１１１上には、Ａｌ合金パッド１１２及びパッシベーション膜１１３が形成されている。
【０００４】
ところで、半導体装置の製造条件が適切であるか否かを検査するためには、製造された半導体装置の特性を測定し、その測定結果が所望の値であるか否かを確認する必要がある。
【０００５】
図７（Ｂ）は、図７（Ａ）の構造を有する半導体装置において、第１のトランジスタ１００ａの特性及び第２のトランジスタ１００ｂの特性それぞれを検査する方法を説明する為の断面図である。第１のトランジスタ１００ａの特性及び第２のトランジスタ１００ｂの特性それぞれを測定するためには、まず、パッシベーション膜１１３、Ａｌ合金パッド１１２、及び第２の層間絶縁膜１１１を研磨除去し、Ａｌ合金配線１１０ａ，１１０ｂそれぞれを露出させる。
【０００６】
次いで、ＦＩＢを用いて、第２の層間絶縁膜１１１の残膜及び第１の層間絶縁膜１０８に、ドレイン１０７ｃ上に位置する接続孔を形成し、この接続孔にタングステンプラグ１０９ｃを埋め込む。次いで、第２の層間絶縁膜１１１の残膜上に、Ａｌ合金配線１１０ａ，１１０ｂそれぞれに接続する電極１１４ａ，１１４ｂを形成するとともに、タングステンプラグ１０９ｃに接続する電極１１４ｃを形成する。
【０００７】
その後、電極１１４ａ，１１４ｃそれぞれに検査用の端子（図示せず）を接続することにより、第１のトランジスタ１００ａの特性を測定し、電極１１４ｂ，１１４ｃそれぞれに端子を接続することにより、第２のトランジスタ１００ｂの特性を測定する。電極１１４ａ，１１４ｂ，１１４ｃそれぞれは、端子を接触させやすくするために、Ａｌ合金配線１１０ａ，１１０ｂより大きく形成されている（特許文献１参照）。
【特許文献１】特開平５−６７６３３号公報（図３及び第１３段落）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記した方法では、半導体装置の特性を検査するためには、ＦＩＢを用いた微細加工を行う必要がある。このため、トランジスタ等の半導体素子にダメージが加わる可能性、及び半導体素子の特性が劣化する可能性（例えば寄生的な容量や抵抗が付加される可能性）があった。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＦＩＢによる微細加工を行わなくても半導体素子の特性の検査を行うことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、製品用半導体基板に半導体装置を形成する工程と、
モニター用半導体基板にモニター用半導体装置を形成し、該モニター用半導体装置の電気的特性を検査することにより、前記半導体装置の形成条件を検査する工程と、
を具備し、
前記半導体装置を形成する工程は、
前記製品用半導体基板に半導体素子を形成する工程と、
前記半導体素子上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、第１のレイアウトで配置され、前記半導体素子上に位置する第１の接続孔を形成する工程と、
前記第１の絶縁膜上に、前記第１の接続孔を介して前記半導体素子に接続する配線を形成する工程と、
を具備し、
前記半導体装置の形成条件を検査する工程は、
前記モニター用半導体基板にモニター用半導体素子を形成する工程と、
前記モニター用半導体素子上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第1のレイアウトとは異なる第２のレイアウトで配置され、前記モニター用半導体素子上に位置する複数の第２の接続孔を形成する工程と、
前記第２の絶縁膜上に、前記複数の第２の接続孔を介して前記モニター用半導体素子に接続する複数の電極を形成する工程と
前記電極に検査用の端子を接続して信号を入力する工程とを有する。
【００１１】
この半導体装置の製造方法によれば、前記第２の絶縁膜に形成された前記第２の接続孔のレイアウトは、前記第１の絶縁膜に形成された前記第１の接続孔のレイアウトとは異なる。このため、前記モニター用半導体装置に対しては、前記半導体装置とは異なる部分の検査を行うことができる。従って、前記モニター用半導体装置を、前記半導体素子の代わりに検査することにより、ＦＩＢによる微細加工を行う必要がなくなる。
【００１２】
前記半導体素子を形成する工程は、第１のトランジスタと、前記第１のトランジスタのドレインをソースとして機能させる第２のトランジスタとを形成する工程を具備し、
前記モニター用半導体素子を形成する工程は、第１のモニター用トランジスタと、前記第１のモニター用トランジスタのドレインがソースである第２のモニター用トランジスタとを、前記第１及び第２のトランジスタと同一の条件で形成する工程を具備し、
前記第１の接続孔を形成する工程において、前記第１の接続孔は、前記第１のトランジスタのソース上、及び前記第２のトランジスタのドレイン上に形成され、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記第１のモニター用トランジスタのソース及びドレインそれぞれ上、並びに前記第２のモニター用トランジスタのドレイン上に形成されてもよい。
【００１３】
この場合、前記第１のトランジスタの特性及び前記第２のトランジスタの特性それぞれを独立して検査できない。しかし、前記第１のモニター用トランジスタのソース及びドレインそれぞれに接続する前記電極に、前記検査用の端子を接続することにより、ＦＩＢによる微細加工を行わなくても、前記第１のモニター用トランジスタの特性を、前記第１のトランジスタの特性の代わりとして検査することができる。
【００１４】
また、第２のトランジスタの特性も、独立して検査できない。しかし、前記電極に検査用の端子を接続する工程は、前記第１のモニター用トランジスタのドレイン、及び前記第２のモニター用トランジスタのドレインそれぞれに接続する前記電極に、前記検査用の端子を接続することにより、ＦＩＢによる微細加工を行わなくても、前記第２のモニター用トランジスタの特性を、第２のトランジスタの特性の代わりとして検査することができる。
【００１５】
前記半導体素子を形成する工程は、トランジスタを形成する工程を具備し、
前記モニター用半導体素子を形成する工程は、前記トランジスタと同一条件でモニター用トランジスタを形成する工程を具備し、
前記第１の接続孔を形成する工程において、前記第１の接続孔は、前記トランジスタのソース及びドレインとなる２つの不純物領域それぞれ上に形成され、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記モニター用トランジスタのソース又はドレインとなるモニター用不純物領域上に、２つ互いに離間して形成されてもよい。
【００１６】
このようにすると、ＦＩＢによる微細加工を行わなくても、前記モニター用不純物領域の特性を、前記不純物領域の特性の代わりとして検査することができる。
【００１７】
前記半導体素子を形成する工程は、トランジスタを形成する工程を具備し、
前記モニター用半導体素子を形成する工程は、前記トランジスタと同一条件でモニター用トランジスタを形成する工程を具備し、
前記第１の接続孔を形成する工程において、前記第１の接続孔は、前記トランジスタのゲート電極上に形成され、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記モニター用トランジスタのモニター用ゲート電極上に、２つ互いに離間して形成されてもよい。
【００１８】
このようにすると、ＦＩＢによる微細加工を行わなくても、前記モニター用ゲート電極の特性を、前記ゲート電極の特性の代わりとして検査することができる。
【００１９】
前記モニター用半導体素子を形成する工程は、前記モニター用半導体基板に第１導電型のウェルを形成する工程と、
前記ウェルに、第２導電型のモニター用不純物領域を形成する工程と、
を具備し、
前記第２の接続孔を形成する工程において、前記第２の接続孔は、前記第１の接続孔と同一条件で、前記ウェル上、及び前記モニター用不純物領域上それぞれに形成されてもよい。
【００２０】
前記第２の接続孔を形成するときにマスクずれが生じた場合、前記モニター用不純物領域上に位置すべき前記第２の接続孔は、前記ウェル上に位置する。この場合、前記複数の電極が、前記ウェルを介して導通する。このため、ＦＩＢによる微細加工を行わなくても、前記第２の接続孔を形成するときのマスクずれを、前記第１の接続孔を形成するときのマスクずれの代わりとして検出することができる。
【００２１】
前記モニター用不純物領域を形成する工程において、前記モニター用不純物領域を、前記ウェル内に複数互いに離間する位置に形成し、
前記第２の接続孔を形成する工程において、前記第２の接続孔を、前記複数の不純物領域上それぞれ、かつ、前記ウェルからの距離が互いに異なる位置に形成してもよい。
このようにすると、いずれの電極間で導通が生じているかを調べることにより、前記ダミー接続孔を形成するときのマスクずれを細かく検査することができる。
【００２２】
なお、上記した半導体装置の製造方法において、前記電極を形成する工程において、前記電極の幅を前記配線の幅より広くするのが好ましい。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態に係る半導体装置の製造方法を説明する為のフローチャートである。まず、製品用のシリコン基板を用いて製品用の半導体装置を製造する（Ｓ２）。製造回数が一定回数以上（又は装置のランニング時間が一定時間以上）になる（Ｓ４：Ｙｅｓ）と、モニター用のシリコン基板を用いてモニター用の半導体素子を製造し、この半導体素子の特性を検査する。そして、特性が規定の範囲外であった場合、半導体装置の製造条件の調整を行う（Ｓ６）。
【００２４】
図２の各図は、製品用の半導体装置の製造工程（図１のＳ２）を詳細に説明する為の断面図である。まず、図２（Ａ）に示すように、シリコン基板１に、第１導電型のウェル４０ａを形成する。次いで、シリコン基板１に溝を形成し、この溝に素子分離膜２を埋め込む。なお、素子分離膜２はＬＯＣＯＳ法により形成されてもよい。
【００２５】
次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１には、第１のトランジスタのゲート絶縁膜３ａ、及び第２のトランジスタのゲート絶縁膜３ｂそれぞれが形成される。
【００２６】
次いで、ゲート絶縁膜３ａ，３ｂそれぞれを含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、レジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート絶縁膜３ａ上には第１のトランジスタのゲート電極４ａが形成され、ゲート絶縁膜３ｂ上には第２のトランジスタのゲート電極４ｂが形成される。その後、レジストパターンを除去する。
【００２７】
次いで、ゲート電極４ａ，４ｂ及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、シリコン基板１には、第１のトランジスタの低濃度不純物領域６ａ、及び第２のトランジスタの低濃度不純物領域６ｂそれぞれが形成される。
【００２８】
次いで、ゲート電極４ａ，４ｂを含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ，４ｂそれぞれの側壁には、サイドウォール５ａ，５ｂが形成される。
【００２９】
次いで、サイドウォール５ａ，５ｂ、ゲート電極４ａ，４ｂ、及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、シリコン基板１には、第１のトランジスタのソース及びドレインとなる不純物領域７ａ、７ｂ、及び第２のトランジスタのドレインとなる不純物領域７ｃそれぞれが形成される。第１のトランジスタの不純物領域７ｂは、第２のトランジスタのソースとしても機能する。
このようにして、シリコン基板１には、第１のトランジスタ及び第２のトランジスタが形成される。
【００３０】
次いで、図２（Ｂ）に示すように、第１及び第２のトランジスタそれぞれを含む全面上に、第１の層間絶縁膜２０をＣＶＤ法により形成する。次いで、第１の層間絶縁膜２０上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を、レチクルを用いて露光及び現像する。これにより、第１の層間絶縁膜２０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、第１の層間絶縁膜２０をエッチングする。これにより、第１の層間絶縁膜２０には、第１のトランジスタの不純物領域７ａ上に位置する接続孔２０ａ、及び第２のトランジスタの不純物領域７ｃ上に位置する接続孔２０ｂが形成される。その後、レジストパターンを除去する。
【００３１】
次いで、上記した接続孔それぞれの中、及び第１の層間絶縁膜２０上に、タングステン膜をＣＶＤ法により形成する。次いで、第１の層間絶縁膜２０上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔２０ａ，２０ｂそれぞれの中には、タングステンプラグ２１ａ，２１ｂが形成される。
【００３２】
次いで、上記したタングステンプラグそれぞれの上、及び第１の層間絶縁膜２０上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、Ａｌ合金膜をエッチングする。これにより、第１の層間絶縁膜２０上には、Ａｌ合金配線２２ａ，２２ｂが形成される。Ａｌ合金配線２２ａ，２２ｂは、それぞれタングステンプラグ２１ａ，２１ｂに接続する。
【００３３】
次いで、第１の層間絶縁膜２０上、及びＡｌ合金配線２２ａ，２２ｂそれぞれ上に、第２の層間絶縁膜２３をＣＶＤ法により形成する。次いで、第２の層間絶縁膜２３に、Ａｌ合金配線２２ａ，２２ｂそれぞれ上に位置する接続孔２３ａ，２３ｂを形成する。これら接続孔の形成方法は、第１の層間絶縁膜２０に接続孔を形成する方法と同一である。
【００３４】
次いで、接続孔２３ａ，２３ｂそれぞれの中にタングステンプラグ２４ａ，２４ｂを埋め込む。これら接続孔にタングステンプラグを埋め込む方法は、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。
【００３５】
次いで、第２の層間絶縁膜２３上及びタングステンプラグ２４ａ，２４ｂそれぞれ上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、第２の層間絶縁膜２３上には、タングステンプラグ２４ａ，２４ｂそれぞれに接続するＡｌ合金パッド２５ａ，２５ｂが形成される。その後、レジストパターンを除去する。
【００３６】
次いで、第２の層間絶縁膜２３上及びＡｌ合金パッド２５ａ，２５ｂそれぞれ上に、酸化シリコン膜及び窒化シリコン膜をこの順に積層したパッシベーション膜２６を形成する。次いで、パッシベーション膜２６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、パッシベーション膜２６上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてパッシベーション膜２６をエッチングする。これにより、パッシベーション膜２６には、Ａｌ合金パッド２５ａ，２５ｂそれぞれ上に位置する開口部が形成される。その後、レジストパターンを除去する。
【００３７】
このようにして形成される半導体装置は、第１のトランジスタ及び第２のトランジスタを有している。第１のトランジスタのドレインとなる不純物領域７ｂは、第２のトランジスタのソースを兼ねている。そして、不純物領域７ｂ上にはタングステンプラグ及び電極が形成されていない。このため、第１のトランジスタの特性と第２のトランジスタの特性それぞれを独立して検査することができない。しかし、以下に示すように、モニター用の半導体素子を製造し、この半導体素子を用いることにより、第１のトランジスタの特性と第２のトランジスタの特性を、独立して検査することができる。
【００３８】
図３（Ａ）及び（Ｂ）は、モニター用のシリコン基板１１に、第１のモニター用の半導体素子を製造する方法、及びこの半導体素子の検査方法（図１のＳ６）を詳細に説明するための断面図である。図３（Ｃ）は、図３（Ｂ）の状態における半導体装置の平面図である。
【００３９】
まず、図３（Ａ）に示すように、モニター用のシリコン基板１１に第２導電型のウェル４０ｂを形成し、さらにシリコン基板１１に素子分離膜１２を埋め込む。これらの形成方法及び形成条件は、図２に示したウェル４０ａ及び素子分離膜２の形成方法及び形成条件と同一である。
【００４０】
次いで、シリコン基板１１に、第１のモニター用トランジスタのゲート絶縁膜１３ａ、及び第２のモニター用トランジスタのゲート絶縁膜１３ｂそれぞれを形成する。次いで、ゲート絶縁膜１３ａ上に、第１のモニター用トランジスタのゲート電極１４ａを形成するとともに、ゲート絶縁膜１３ｂ上に、第２のモニター用トランジスタのゲート電極１４ｂを形成する。これらの形成方法及び形成条件は、図２のゲート絶縁膜３ａ，３ｂ及びゲート電極４ａ，４ｂの形成方法及び形成条件と同一である。
【００４１】
次いで、シリコン基板１１に、第１のモニター用トランジスタの低濃度不純物領域１６ａ、及び第２のモニター用トランジスタの低濃度不純物領域１６ｂそれぞれを形成する。これらの形成方法及び形成条件は、図２の低濃度不純物領域６ａ，６ｂの形成方法及び形成条件と同一である。
【００４２】
次いで、ゲート電極１４ａ，１４ｂそれぞれの側壁に、サイドウォール１５ａ、１５ｂを形成する。これらの形成方法及び形成条件は、図２のサイドウォール５ａ，５ｂの形成方法及び形成条件と同一である。
【００４３】
次いで、シリコン基板１１に、第１のモニター用トランジスタのソース及びドレインとなる不純物領域１７ａ、１７ｂ、及び第２のモニター用トランジスタのドレインとなる不純物領域１７ｃを形成する。第１のモニター用トランジスタの不純物領域１７ｂは、第２のモニター用トランジスタのソースも兼ねている。なお、不純物領域１７ａ，１７ｂ，１７ｃの形成方法及び形成条件は、図２の不純物領域７ａ，７ｂ，７ｃの形成方法及び形成条件と同一である。
【００４４】
このようにして、モニター用のシリコン基板１１には、第１のモニター用トランジスタ及び第２のモニター用トランジスタが形成される。これらモニター用トランジスタは、図２に示した第１のトランジスタ及び第２のトランジスタと構造が同一である。
【００４５】
次いで、図３（Ｂ）に示すように、第１のモニター用トランジスタ及び第２のモニター用トランジスタを含む全面上に、第１の層間絶縁膜２０をＣＶＤ法により形成する。次いで、第１の層間絶縁膜２０上に、不純物領域１７ａ，１７ｂ，１７ｃそれぞれ上に位置する接続孔２０ｄ，２０ｅ，２０ｆを形成する。次いで接続孔２０ｄ，２０ｅ，２０ｆそれぞれの中に、タングステンプラグ２１ｄ，２１ｅ，２１ｆを埋め込む。これらの形成方法及び形成条件は、図２の接続孔２０ａ，２０ｂ、及びタングステンプラグ２１ａ，２１ｂそれぞれの形成方法及び形成条件と同一である。
【００４６】
次いで、上記したタングステンプラグそれぞれの上、及び第１の層間絶縁膜２０上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、Ａｌ合金膜をエッチングする。これにより、第１の層間絶縁膜２０上には、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆが形成される。Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆは、それぞれタングステンプラグ２１ｄ，２１ｅ，２１ｆに接続する。
【００４７】
次いで、Ａｌ合金パッド２２ｄ，２２ｅそれぞれに検査用の端子５０を接続し、信号を入力することにより、第１のモニター用トランジスタの特性を検査する。また、Ａｌ合金パッド２２ｅ，２２ｆそれぞれに検査用の端子５０を接続し、信号を入力することにより、第２のモニター用トランジスタの特性を検査する。そして、第１のモニター用トランジスタの特性、又は第２のモニター用トランジスタの特性が規定の範囲外であった場合、半導体装置の製造条件を調整する。
【００４８】
ここで、図３（Ｃ）に示すように、第１の層間絶縁膜２０上には他の配線等が形成されないため、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆそれぞれを十分に大きくすることができる（例えば図２（Ｂ）に示したＡｌ合金配線２２ａの幅より大きくする）。このため、後述する検査工程において、Ａｌ合金パッド２２ｄ，２２ｅ，２２ｆそれぞれに対して、検査用の端子５０を容易に接続することができる。
【００４９】
以上、第１のモニター用の半導体素子によれば、第１のモニター用トランジスタ及び第２のモニター用トランジスタの不純物領域１７ａ，１７ｂ，１７ｃそれぞれ上には、タングステンプラグ及びこれに接続するＡｌ合金パッドが形成されている。このため、ＦＩＢを用いた微細加工を行わなくても、第１のモニター用トランジスタの特性及び第２のモニター用トランジスタの特性それぞれを、独立して測定することができる。従って、ＦＩＢを用いた微細加工を行わなくても、半導体装置の製造条件が適切であるか否かを判断することができる。
【００５０】
また、ダミートランジスタに接続するＡｌ合金パッド２２ｄ，２２ｅ，２２ｆそれぞれを十分に大きくすることができるため、検査用の端子５０を容易にＡｌ合金パッド２２ｄ，２２ｅ，２２ｆに接続することができる。
【００５１】
図４は、モニター用のシリコン基板１１に、第２のモニター用の半導体素子を製造する方法、及びこの半導体素子の検査方法（図１のＳ６）を詳細に説明するための断面図である。以下、図３に示した例と同一の構成については同一の符号を付し、説明を省略する。本例では、ソース及びドレインとなる不純物領域の形成条件が検査される。
【００５２】
まず、ウェル４０ｂ、素子分離膜２、ゲート絶縁膜１３ａ，１３ｂ、ゲート電極１４ａ，１４ｂ、サイドウォール１５ａ，１５ｂ、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂ，１７ｃを形成することにより、第１のモニター用トランジスタ及び第２のモニター用トランジスタを形成する。次いで、第１のモニター用トランジスタ及び第２のモニター用トランジスタそれぞれを含む全面上に、第１の層間絶縁膜２０を形成する。これらの形成方法及び形成条件は、図３に示した例と同一である。ただし、不純物領域１７ｃは、図３に示した例と比べて広い。
【００５３】
次いで、第１の層間絶縁膜２０に接続孔２０ｆ，２０ｇを形成する。接続孔２０ｆ，２０ｇそれぞれは、不純物領域１７ｃ上に位置しており、かつ互いに離間している。なお、これら接続孔の形成方法及び形成条件は、図３に示した例において、第１の層間絶縁膜２０に接続孔を形成する方法及びこのときの形成条件と同一である。
【００５４】
次いで、接続孔２０ｆ，２０ｇそれぞれに、タングステンプラグ２１ｆ，２１ｇを埋め込む。これらタングステンプラグの埋め込み方法は、図３に示した例において、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。
【００５５】
次いで、第１の層間絶縁膜２０上に、Ａｌ合金パッド２２ｆ，２２ｇを形成する。Ａｌ合金パッド２２ｆ，２２ｇそれぞれは、タングステンプラグ２１ｆ，２１ｇに接続し、かつ十分に大きい。これらの形成方法は、図３に示した例において、第１の層間絶縁膜２０上にＡｌ合金パッドを形成する方法と同一である。
【００５６】
次いで、Ａｌ合金パッド２２ｆ，２２ｇそれぞれに検査用の端子５０を接続し、信号を入力することにより、不純物領域１７ｃの電気特性（例えば抵抗）を検査する。不純物領域１７ｃの電気特性が規定の範囲外であった場合、不純物領域の製造条件を調整する。
【００５７】
以上、第２のモニター用の半導体素子によれば、ＦＩＢを用いた微細加工を行わなくても、不純物領域の電気的特性が規定の範囲内であるか否かを判断することができる。そして規定の範囲外である場合、不純物領域の製造条件（例えば不純物濃度）を調整することができる。また、Ａｌ合金パッド２２ｆ，２２ｇが十分に大きいため、容易に検査用の端子をＡｌ合金パッド２２ｆ，２２ｇそれぞれに接続することができる。
【００５８】
図５は、モニター用のシリコン基板１１に、第３のモニター用の半導体素子を製造する方法、及びこの半導体素子の検査方法（図１のＳ６）を詳細に説明するための断面図である。本例は、ゲート電極の形成条件が検査される。以下、図３に示した例と同一の構成については同一の符号を付し、説明を省略する。なお、図５は、図３の各図に対して直交する方向、すなわちゲート電極が延伸する方向の断面を示している。
【００５９】
まず、シリコン基板１に４０ｂを形成した後、素子分離膜２を埋め込む。次いで、ゲート絶縁膜１３ａ、ゲート電極１４ａ、サイドウォール１５ａ（本図では図示せず）、低濃度不純物領域（本図では図示せず）、不純物領域（本図では図示せず）、及び第１の層間絶縁膜２０を形成する。これらの形成方法及び形成条件は、図３に示した例と同一である。
【００６０】
次いで、第１の層間絶縁膜２０に、接続孔２０ｈ，２０ｉを形成する。接続孔２０ｈ，２０ｉそれぞれは、ゲート電極１４ａ上に位置しており、かつ互いに離間している。これら接続孔の形成方法及び形成条件は、図３に示した例において、第１の層間絶縁膜２０に接続孔を形成する方法及びこの形成条件と同一である。
【００６１】
次いで、接続孔２０ｈ，２０ｉそれぞれに、タングステンプラグ２１ｈ，２１ｉを埋め込む。これらタングステンプラグの埋め込み方法は、図３に示した例において、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。
【００６２】
次いで、第１の層間絶縁膜２０上に、Ａｌ合金パッド２２ｈ，２２ｉを形成する。Ａｌ合金パッド２２ｈ，２２ｉそれぞれは、タングステンプラグ２１ｈ，２１ｉに接続する。これらの形成方法は、図３に示した例において、第１の層間絶縁膜２０上にＡｌ合金パッドを形成する方法と同一である。また、Ａｌ合金パッド２２ｈ，２２ｉそれぞれは十分に大きく形成される。
【００６３】
次いで、Ａｌ合金パッド２２ｈ，２２ｉそれぞれに検査用の端子５０を接続し、信号を入力することにより、ゲート電極１４ａ（例えば抵抗）の電気特性を検査する。ゲート電極１４ａの電気特性が規定の範囲外であった場合、ゲート電極４ａの製造条件を調整する。
【００６４】
以上、第３のモニター用の半導体素子によれば、ＦＩＢを用いた微細加工を行わなくても、ゲート電極の電気的特性が規定の範囲内であるか否かを判断することができる。そして規定の範囲外である場合、ゲート電極の製造条件を調整することができる。また、Ａｌ合金パッド２２ｈ，２２ｉが十分に大きいため、容易に検査用の端子をＡｌ合金パッド２２ｈ，２２ｉそれぞれに接続することができる。
【００６５】
図６（Ａ）及び（Ｂ）は、第４のモニター用の半導体素子を製造する方法、及びこの半導体素子の検査方法（図１のＳ６）を詳細に説明するための断面図である。図６（Ｃ）は、図６（Ｂ）の状態における接続孔のレイアウトを説明する為の平面図である。以下、図３に示した例と同一の構成については同一の符号を付し、説明を省略する。
【００６６】
まず、図６（Ａ）に示すように、シリコン基板１に第１導電型のウェル４０ｂを形成した後、素子分離膜２を埋め込む。次いで、ウェル４０ｂ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１上にはレジストパターン６０が形成される。次いで、レジストパターン６０及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、ウェル４０ｂには、互いに離間した不純物領域１７ｄ，１７ｅ，１７ｆが形成される。これら不純物領域１７ｄ，１７ｅ，１７ｆの形成条件は、例えば図３の不純物領域１７ａ，１７ｂ，１７ｃの形成条件と同一である。
【００６７】
その後、図６（Ｂ）に示すように、レジストパターン６０を除去する。次いで、第１の層間絶縁膜２０をＣＶＤ法により形成する。次いで、第１の層間絶縁膜２０に、接続孔２０ｊ，２０ｋ，２０ｌ，２０ｍを形成する。接続孔２０ｊはウェル４０ｂ上に位置しており、接続孔２０ｋ，２０ｌ，２０ｍは、それぞれ不純物領域１７ｄ，１７ｅ，１７ｆ上に位置している。これら接続孔の形成方法及び形成条件は、図３に示した例において第１の層間絶縁膜２０に接続孔を形成する方法及びこの形成条件と同一である。
【００６８】
次いで、接続孔２０ｊ，２０ｋ，２０ｌ，２０ｍそれぞれに、タングステンプラグ２１ｊ，２１ｋ，２１ｌ，２１ｍを埋め込む。これらタングステンプラグの埋め込み方法は、図３に示した例において、第１の層間絶縁膜２０の接続孔にタングステンプラグを埋め込む方法と同一である。
【００６９】
ここで、図６（Ｃ）を用いて、接続孔２０ｋ，２０ｌ，２０ｍ及びタングステンプラグ２１ｋ，２１ｌ，２１ｍそれぞれのレイアウトについて説明する。これら接続孔及びタングステンプラグは、正方形である不純物領域１７ｄ，１７ｅ，１７ｆそれぞれ上に位置しているが、ウェル４０ｂまでの距離が互いに異なる。詳細には、接続孔２０ｋ及びタングステンプラグ２１ｋは、不純物領域１７ｄの左上の角近傍に位置し、接続孔２０ｌ及びタングステンプラグ２１ｌは、不純物領域１７ｅの中央部に位置し、接続孔２０ｍ及びタングステンプラグ２１ｍは、不純物領域１７ｆの右下の角近傍に位置している。
【００７０】
第１の層間絶縁膜２０に接続孔を形成するときに、図中左方向又は上方向のマスクずれが一定値以上生じた場合、接続孔及びタングステンプラグのすべてが図中左方向又は上方向にずれ、その結果、タングステンプラグ２１ｋがウェル４０ｂ上に位置する。また、そのマスクずれがさらに大きい場合、タングステンプラグ２１ｋ，２１ｌそれぞれが、ウェル４０ｂ上に位置する。
【００７１】
また、第１の層間絶縁膜２０に接続孔を形成するときに、図中右方向又は下方向のマスクずれが一定値以上生じた場合、上記と同様の理由により、タングステンプラグ２１ｍがウェル４０ｂ上に位置する。また、そのマスクずれがさらに大きい場合、タングステンプラグ２１ｌ，２１ｍそれぞれが、ウェル４０ｂ上に位置する。
【００７２】
このため、ダミーエリア１０ｂの電極２２ｊと、他の電極が導通しているか否かを検査することにより、第１の層間絶縁膜２０に接続孔を形成するときのマスクずれを測定することができる。すなわち、Ａｌ合金パッド２２ｋ，２２ｌ，２２ｍのいずれかと、Ａｌ合金パッド２２ｊとに検査用の端子５０を接続し、これらの間が導通しているか否かを検査する。
【００７３】
接続孔２０ａ，２０ｂを形成するときのマスクずれが、図６（Ｃ）中左方向又は上方向であり、かつその大きさが一定値以上である場合、タングステンプラグ２１ｋがウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｋ相互間がウェル４０ｂを介して導通する。また、マスクずれの大きさがさらに大きい場合、タングステンプラグ２１ｌもウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｌ相互間もウェル４０ｂを介して導通する。
【００７４】
また、接続孔２０ａ，２０ｂを形成するときのマスクずれが、図６（Ｃ）中右方向又は下方向であり、かつその大きさが一定値以上である場合、タングステンプラグ２１ｍがウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｍ相互間がウェル４０ｂを介して導通する。また、マスクずれの大きさがさらに大きい場合、タングステンプラグ２１ｌもウェル４０ｂ上に位置するため、Ａｌ合金パッド２２ｊ，２２ｌ相互間もウェル４０ｂを介して導通する。
【００７５】
このように、本実施形態によれば、Ａｌ合金パッド２２ｊが、Ａｌ合金パッド２２ｋ，２２ｌ，２２ｍのいずれと導通しているか、若しくはいずれとも導通していないかを確認することにより、マスクずれの方向及び大きさを推定することができる。そして、マスクずれが検出された場合、第１の層間絶縁膜２０上のフォトレジスト膜を露光するときのレチクルの位置及び露光条件を調整することにより、マスクずれを修正することができる。
【００７６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する為のフローチャート。
【図２】（Ａ）は製品用の半導体装置の製造工程（図１のＳ２）を詳細に説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第１のモニター用の半導体素子を製造する方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の平面図。
【図４】第２のモニター用の半導体素子を製造する方法を説明する為の断面図
【図５】第３のモニター用の半導体素子を製造する方法を説明する為の断面図
【図６】（Ａ）は第４のモニター用の半導体素子を製造する方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の平面図。
【図７】（Ａ）は従来の半導体装置の構造を説明する為の断面図、（Ｂ）は（Ａ）の半導体装置を検査する方法を説明する為の断面図。
【符号の説明】
【００７８】
１…シリコン基板、２…素子分離膜、３ａ，３ｂ，１３ａ，１３ｂ…ゲート絶縁膜、４ａ，４ｂ，１４ａ，１４ｂ…ゲート電極、５ａ，５ｂ，１５ａ，１５ｂ…サイドウォール、６ａ，６ｂ，１６ａ，１６ｂ…低濃度不純物領域、７ａ，７ｂ，７ｃ，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ…不純物領域、２０…第１の層間絶縁膜、２０ａ，２０ｂ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，２０ｊ，２０ｋ，２０ｌ，２０ｍ…接続孔、２１ａ，２１ｂ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉ，２１ｊ，２１ｋ，２１ｌ，２１ｍ…タングステンプラグ、２２ａ，２２ｂ…Ａｌ合金配線、２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ，２２ｊ，２２ｋ，２２ｌ，２２ｍ…Ａｌ合金パッド、２３…第２の層間絶縁膜、２３ａ，２３ｂ…接続孔、２４ａ，２４ｂ…タングステンプラグ、２５ａ，２５ｂ…Ａｌ合金パッド、２６…パッシベーション膜、４０ａ，４０ｂ…ウェル、５０…端子、６０…レジストパターン、１００ａ…第１のトランジスタ、１００ｂ…第２のトランジスタ、１０７ａ…ソース、１０７ｂ，１０７ｃ…ドレイン、１０８…第１の層間絶縁膜、１０９ａ，１０９ｂ，１０９ｃ…タングステンプラグ、１１０ａ，１１０ｂ…Ａｌ合金配線、１１１…第２の層間絶縁膜、１１２…Ａｌ合金パッド、１１３…パッシベーション膜、１１４ａ，１１４ｂ，１１４ｃ…電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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