(57)【要約】      （修正有）【課題】  基板上に高い処理速度で、且つ高解像度で導体パターンを形成する。【解決手段】  導電層を担持する基板を提供し、導電層をレーザーに露光させることによって導体パターンの第１の部分３を形成し、レーザーを制御して第１の部分の所望の導電領域のエッジ周囲の導電材料を除去し、導電層上にエッチング耐性材料２０を配置し、該エッチング耐性材料が導体パターンの第２の部分を画定し、エッチング耐性材料によって被覆されていない第２の部分のそれらの領域から導電材料を除去し、次に、エッチング耐性材料を除去することによって、基板上に導体パターンを形成する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
ａ）導電層を担持する基板を提供することと、
ｂ）導電層をレーザーに露光させることによって、導体パターンの第１の部分を形成し、レーザーを制御して第１の部分の所望の導電領域のエッジ周囲の導電材料を除去することと、
ｃ）導電層上にエッチング耐性材料を配置し、該エッチング耐性材料が導体パターンの第２の部分を画定し、エッチング耐性材料によって被覆されていない第２の部分のそれらの領域から導電材料を除去し、その後エッチング耐性材料を除去すること、
を含む、基板上の導体パターンを形成する方法。
【請求項２】
前記エッチング耐性材料が、ステップｃ）において導体パターンの第１の部分上にも配置される、請求項１に記載の方法。
【請求項３】
前記エッチング耐性材料が、第１の部分の導電領域と重なり合う、請求項２に記載の方法。
【請求項４】
前記エッチング耐性材料が、第１の部分の上に固体ブロックとして配置される、請求項２に記載の方法。
【請求項５】
前記第１の部分が前記第２の部分と重なり合う、請求項１乃至４のいずれか１つに記載の方法。
【請求項６】
前記導体パターンの第１の部分が、導体パターンの第２の部分より高い解像度で形成される、請求項１乃至５のいずれか１つに記載の方法。
【請求項７】
前記導体パターンの第１の部分が、１００μｍ以下の解像度で定義される特徴を有し、第２の部分が１００μｍより高い解像度で定義される特徴を有する、請求項６に記載の方法。
【請求項８】
前記エッチング耐性層が、ステップｃ）において印刷される、請求項１乃至７のいずれか１つに記載の方法。
【請求項９】
前記エッチング抵抗材料がインクジェット方式で印刷される、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電子回路を形成するために、基板上に導体パターンを形成する方法に関する。
【背景技術】
【０００２】
例えばドイツのＬＰＫＦレーザ・エレクトロニクス・アーゲー（LPKF Laser & Electronics AG）によって使用される超高解像度電気回路を形成するための１つの方法では、レーザーが、絶縁基板上の導電材料の層中に細長いラインの切れ目を入れるために使用される。こうした切れ目の完全なループは、次に回路の導電性トレースになる導体の領域を分離するために使用される。このプロセスは、プロトタイプ回路基板を形成するために有用であるが、処理速度が遅く、結果として生じる回路は、不必要な導体が残存する大きな領域を有する。これらの不必要な導体を除去するためにレーザーを使用するには非常に長い時間がかかることになるので、通常は所定の位置に残される。
【０００３】
低解像度回路に使用できる代替的な方法は、化学エッチングに耐えることができるインクを使用する導電層の全面にわたって、一般にはインクジェット・プリンタを用いて印刷される、ラスタ化された画像として必要な回路を定義することである。必要な回路パターンは、インクで被着されていない導電層をエッチングし、次に、溶剤などの他の化学物質を使用してインクを除去することによって生成される。このプロセスは、かなり速く、材料を節約できるので、小量又はプロトタイプ製品を製造するのに適しているが、高解像度の能力はない。これは、ラスタ化プロセス、及び印刷ヘッドと、表面上のインクの予測できない動作によるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、処理速度が速く、且つ、高解像度での導体パターンの形成を可能とする方法を提供することを目的とする。
【０００５】
本発明によると、基板上に導体パターンを形成する方法は、以下のａ）乃至ｂ）から構成される。
ａ）導電層を担持する基板を提供すること。
ｂ）導電層をレーザーに露光させることによって導体パターンの第１の部分を形成し、レーザーを制御して該第１の部分の所望の導電領域のエッジ付近の導電材料を除去すること。
ｃ）導電層上にエッチング耐性材料を配置し、該エッチング耐性材料が導体パターンの第２の部分を定義し、エッチング耐性材料によって被着されていない第２の部分のそれらの領域から導電材料を除去し、次に、エッチング耐性材料を除去すること。
【０００６】
我々発明者らは、代表的な回路が、例えば高密度ボール・グリッド・アレイ（ＢＧＡ）チップ回りのトラックのような高解像度を必要とする一部領域、及びその他の低解像度で十分とされる通常はより大きな領域を有することを認識した。従って、レーザープロセスは高解像度を必要とする領域においてだけ使用され、エッチング・プロセスが残りの低解像度領域において使用されるように、２つの技術の使用を最適化することは可能である。
【０００７】
場合によっては、エッチング耐性材料は、第２の部分に限定されてもよいが、これは、除去化学物質が第１の部分に到達しないようにすることが必要であるという不利な点を有する。このため、好ましくは、エッチング耐性材料は、第１の部分の導電領域に少なくとも重なり合い、第１の部分の全体にわたって固体ブロックとして置かれることが好ましい。
【０００８】
一般的に、例えばインクジェット・プリンタ又は他の従来型プリンタを使用して、エッチング耐性材料が印刷されることになる。
【発明を実施するための最良の形態】
【０００９】
本発明による方法の一例は、添付図面を参照して説明される。
【００１０】
図１Ａ及び図１Ｂは、連続的且つ導電性の、例えば銅の表面層（銅層）２が設けられた絶縁基板１を示している。
【００１１】
プロセスの第１の段階において、銅層２の第１の部分３はレーザー光線（図示せず）に露光される。適切なビームは、ネオジムＹＡＧ又は２倍高調波ＹＡＧレーザーから生成してもよい。レーザー光線は、５Ａ乃至５Ｇに示されるような導電材料の細線を除去し、あるいは切除することによって、所望の導電領域４Ａ乃至４Ｇのエッジを定義するために制御される。基板１の部分は、領域５Ａ乃至５Ｇを通して見ることができる。１００μｍ以上の解像度が達成されるが、２５μｍまでの解像度も得られる。
【００１２】
次のステップ（図３）において、例えばアベイシア・エレクトロニック・マテリアルズ社（Avecia Electronic Materials）によるJetrack Etch Resist 001（商標）などのエッチング・レジスト・インク２０は、インクジェット・プリンタ（図示せず）を使用して銅層２の表面上に塗布される。部分６において、このエッチング・レジスト・インクは、比較的低解像度（例えば少なくとも１００μｍ）で、所望の回路パターンを定義する。部分３において、エッチング・レジスト・インクは、既に定められた導電領域４Ａ乃至４Ｃ上の領域１０Ａ乃至１０Ｃに置かれ、対応するエッチング・ライン５Ａ乃至５Ｃとわずかに重なり合う。さらに、エッチング・レジスト・インク１０Ｄの固体ブロックは、領域４Ｄ乃至４Ｇの全領域にわたって置かれる。最終的に、エッチング・レジスト・インクもまた、接続タブ１１Ａ乃至１１Ｃを定義するように置かれる。
【００１３】
次の段階では、塩化第２鉄などの化学エッチング液が導電材料である銅層２の表面全体に塗布され、これにより、銅の露出領域のすべてが除去され、図４に示すようにエッチング・レジスト・インクのみを残すことになる。（基板１のエッジは、図４において図示が省略される。）
【００１４】
最後に、エッチング・レジスト・インクは、アセトン又は水酸化ナトリウム溶液などの従来の溶剤を使用して除去され、図５に示すようにパターン化された銅だけを残すことになる。図５において、銅の領域１２Ａ乃至１２Ｃの一部が残され、これらが余分であることが分かるであろう。
【００１５】
レーザー画定式パターンがインクジェット画定式パターンを満足させる場合に、２つのプロセス間における位置合わせ誤差に応じるように一部がわずかに重なり合うことが必要となる。例えば、レーザーカットは、インクジェット式によってパターン化される領域内にかなりの距離にわたって延出することもある。別の方法として、導電層、及び該導電層が除去されると現れる絶縁層上のインクを用いてエッチング・レジスト・インクの設置を制御することが可能であり、このことは、レーザーカットを使用してインクジェット式に印刷された材料を重なり領域により正確に配置させ得る可能性を広げる。
【００１６】
レーザー／インクジェット・プリンタは、Ｘ−Ｙベクトル及びラスタ走査ができる単一の機械に取り付けることもでき、あるいは２つの別個の機械を使用することもできる。
【図面の簡単な説明】
【００１７】
【図１】（Ａ）及び（Ｂ）は、導電層を担持する基板の平面概略断面図である。
【図２】プロセス間において連続するステップでの導電層の平面図を示す。
【図３】プロセス間において連続するステップでの導電層の平面図を示す。
【図４】プロセス間において連続するステップでの導電層の平面図を示す。
【図５】プロセス間において連続するステップでの導電層の平面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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