(57)【要約】【課題】多結晶質の下部電極上に、高い比誘電率を有するチタン酸ストロンチウム膜の形成が可能で、且つバリアメタル膜の酸化が抑制された容量素子の製造方法を提供する。【解決手段】多結晶のＲｕ（ルテニウム）から成る下部電極１４上に、非晶質のチタン酸ストロンチウム膜１５ａを堆積し、５００℃以上６５０℃以下の温度でのＲＴＡ熱処理によって、不活性ガスの雰囲気中で、チタン酸ストロンチウム膜１５ａを結晶化させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
チタン酸ストロンチウム膜を容量絶縁膜として用いる容量素子の製造方法において、
シリコン基板上に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上に、多結晶ルテニウムから成る下部電極を形成する工程と、
前記下部電極上に非晶質のチタン酸ストロンチウム膜を堆積する工程と、
前記非晶質のチタン酸ストロンチウム膜を、不活性雰囲気中で、５００〜６５０℃の範囲の温度で熱処理を行い、結晶化する工程と、
前記結晶化されたチタン酸ストロンチウム膜上に上部電極を形成する工程とを
上記の順に有することを特徴とする容量素子の製造方法。
【請求項２】
チタン酸ストロンチウム膜を容量絶縁膜として用いる容量素子の製造方法において、
シリコン基板上に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上に、多結晶ルテニウムから成る下部電極を形成する工程と、
前記下部電極上に非晶質のチタン酸ストロンチウム膜を堆積する工程と、
前記非晶質のチタン酸ストロンチウム膜上に上部電極を形成する工程と、
前記非晶質のチタン酸ストロンチウム膜を、不活性雰囲気中で、５００〜６５０℃の範囲の温度で熱処理を行い、結晶化する工程とを
上記の順に有することを特徴とする容量素子の製造方法。
【請求項３】
前記バリアメタル膜は、窒化チタンから成る、請求項１又は２の何れか１項に記載の容量素子の製造方法。
【請求項４】
前記不活性雰囲気は、アルゴン、ヘリウム及び窒素の何れかから選択されるガスを主成分として含有する、請求項１〜３の何れか１項に記載の容量素子の製造方法。
【請求項５】
前記熱処理工程が、ランプを利用したＲＴＡ（Rapid Thermal Annealing）法により、１５秒〜５分間継続する、請求項１〜４の何れか１項に記載の容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子の製造方法に関し、特に、多結晶の物質から成る下部電極上に、高い比誘電率を有するチタン酸ストロンチウム膜の形成が可能で、且つバリアメタル膜の酸化が抑制された容量素子の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置では、高集積化の実現のために、各メモリセルのキャパシタの占有面積当たりの容量を増大させる要請がある。この要請に応え、容量素子の電極を立体化する方法が提案されてきた。しかし、容量素子の微細化に伴い、酸化膜や窒化膜等のような誘電膜では、容量素子の電極を立体化しても必要なキャパシタンスを得ることが難しくなっている。そこで、容量素子の容量絶縁膜として、例えばチタン酸ストロンチウムなどの高誘電体材料の採用が検討されている。
【０００３】
チタン酸ストロンチウムを高誘電体材料として用いるには、チタン酸ストロンチウムの結晶化が必要となるが、成膜によりこのような膜を得るには、高い成膜温度が必要となる。一方、容量素子が形成される半導体集積回路（エピタキシャル基板）は熱的に不安定である。このため、４００℃以下の温度でチタン酸ストロンチウムを成膜した後、５００℃以下の熱処理を行うことによって、チタン酸ストロンチウムを結晶化させ、半導体集積回路を高温状態に晒すことなく、高い比誘電率を得る製造方法が提案されている（例えば、特許文献１参照。）。
【０００４】
特許文献１に記載の製造方法では、まず、バリアメタル膜で被覆した基板上に、Ｔｉ／Ｐｔ層から成る下部電極を形成する。次いで、下部電極上に堆積温度３００℃で、チタン酸ストロンチウム膜を堆積する。堆積直後のチタン酸ストロンチウム膜が示す比誘電率は１００程度である。続いて、不活性ガス又は酸化性ガスの雰囲気中で、４５０℃の温度で熱処理を行い、チタン酸ストロンチウム膜を結晶化させる。同文献の図４に示されるように、熱処理を５分以上行うことにより、チタン酸ストロンチウム膜は結晶化されて１６０程度の高い比誘電率を有する。続いて、このチタン酸ストロンチウム膜上に上部電極を形成する等の工程を経ることにより、容量素子を完成する。
【０００５】
【特許文献１】特開平１１−２７４４１５号公報（第４−５頁、第３−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、メモリセルが微細化された、１ギガビット以上のＤＲＡＭの容量素子では、その下部電極にＲｕ(ルテニウム)などの多結晶の材料が用いられる。しかし、このように多結晶の下部電極上に堆積されたチタン酸ストロンチウム膜に対して、特許文献１に記載の５００℃以下の温度で熱処理を行っても、温度が十分でないため、結晶化は進行せず、高い比誘電率を得ることができないという問題があった。
【０００７】
一方、このような容量素子では熱処理温度を上げると、雰囲気中の酸化性ガスにより、又はチタン酸ストロンチウム膜中の酸素の拡散により、バリアメタル膜が酸化されてしまうという問題が生じる。バリアメタル膜の酸化は、トランジスタとの導通不良を招き、或いは、導通不良に至らないまでも配線抵抗の上昇によって、等価的に容量素子の容量低下を招く。
【０００８】
本発明は、上記に鑑み、多結晶の物質から成る下部電極上に、高い比誘電率を有するチタン酸ストロンチウム膜の形成が可能で、且つバリアメタル膜の酸化が抑制された容量素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１発明に係る容量素子の製造方法は、チタン酸ストロンチウム膜を容量絶縁膜として用いる容量素子の製造方法において、
シリコン基板上に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上に、多結晶ルテニウムから成る下部電極を形成する工程と、
前記下部電極上に非晶質のチタン酸ストロンチウム膜を堆積する工程と、
前記非晶質のチタン酸ストロンチウム膜を、不活性雰囲気中で、５００〜６５０℃の範囲の温度で熱処理を行い、結晶化する工程と、
前記結晶化されたチタン酸ストロンチウム膜上に上部電極を形成する工程とを
上記の順に有することを特徴とする。
【００１０】
また、本発明の第２発明に係る容量素子の製造方法は、チタン酸ストロンチウム膜を容量絶縁膜として用いる容量素子の製造方法において、
シリコン基板上に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上に、多結晶ルテニウムから成る下部電極を形成する工程と、
前記下部電極上に非晶質のチタン酸ストロンチウム膜を堆積する工程と、
前記非晶質のチタン酸ストロンチウム膜上に上部電極を形成する工程と、
前記非晶質のチタン酸ストロンチウム膜を、不活性雰囲気中で、５００〜６５０℃の範囲の温度で熱処理を行い、結晶化する工程とを
上記の順に有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、熱処理温度を５００〜６５０℃の範囲とすることにより、堆積された非晶質のチタン酸ストロンチウム膜を結晶化させることができ、高い誘電率が得られることによって、高い静電容量の容量素子が製造できる。不活性雰囲気中で熱処理を行うため、雰囲気に含まれるガスによるバリアメタル膜の酸化を抑制することができる。熱処理温度が５００℃以下では、多結晶の下部電極上でチタン酸ストロンチウム膜の結晶化が遅く、高い誘電率の容量絶縁膜が得られない。また、熱処理温度が６５０℃以上となると、チタン酸ストロンチウム中の酸素の拡散によってバリアメタルが酸化され、トランジスタとの導通不良を招き、或いは、配線抵抗の上昇によって等価的に容量素子の容量低下を招き、高い静電容量が得られない。
【００１２】
ここで、前記バリアメタル膜は、窒化チタンで構成してもよい。良好な素子特性を有する下部電極を有する容量素子が得られる。
【００１３】
前記不活性雰囲気は、アルゴン、ヘリウム及び窒素の何れかから選択されるガスを主成分として含有するのが好ましい。この場合、バリアメタル膜の酸化を良好に抑制することができる。
【００１４】
また、前記熱処理工程が、ランプを利用したＲＴＡ（Rapid Thermal Annealing）法により、１５秒〜５分間継続するのが好ましい。継続時間が１５秒以下だと、結晶化が不完全となり、また、継続時間が５分以内では、各膜に対する影響を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１（ａ）〜（ｃ）は、本発明の第１実施形態例に係る容量素子の各製造工程段階を示す断面図である。
【００１６】
まず、図１（ａ）に示すように、半導体集積回路１１上に順次に、ポリシリコン１２、ＴｉＮ（窒化チタン）から成るバリアメタル膜１３、多結晶のルテニウムから成る下部電極１４を形成する。次に、下部電極１４上に非晶質のチタン酸ストロンチウム膜１５ａを堆積する。
【００１７】
続いて、図１（ｂ）に示すように、５００〜６５０℃の温度範囲で、不活性ガスの雰囲気中で熱処理を行い、非晶質のチタン酸ストロンチウム膜１５ａを結晶化させ、単結晶のチタン酸ストロンチウム膜１５を形成する。この結晶化により、チタン酸ストロンチウム膜１５は高い比誘電率を有する誘電体となる。ここで、不活性ガスは、Ａｒ、Ｈｅなどのハロゲンガスの他に、Ｎ2ガスなどのように、容量素子に対して実質的に反応を起こさず、不活性であるガスでもよい。続いて、図１（ｃ）に示すように、チタン酸ストロンチウム膜１５上に上部電極１６を形成する等の工程を経ることにより、容量素子１０を製造することができる。
【００１８】
本実施形態例では、５００℃以上の熱処理によって、多結晶のルテニウムから成る下部電極１４上で、非晶質のチタン酸ストロンチウム膜１５ａが結晶化され、高い比誘電率を有する単結晶のチタン酸ストロンチウム膜１５を得ることができる。また、この熱処理を不活性ガスの雰囲気中で行うことにより、従来のように雰囲気中からバリアメタル膜１３に酸化性ガスが供給されることもなく、バリアメタル膜１３の酸化を抑制することができる。更に、６５０℃以下の温度で熱処理を行うことにより、チタン酸ストロンチウム膜１５中の酸素の拡散に起因する、バリアメタル膜１３の酸化を抑制することができる。
【００１９】
図１（ａ）〜（ｃ）を参照し、本発明の第２実施形態例について説明する。本実施形態例の容量素子の製造方法は、ルテニウムから成る下部電極１４を形成する工程までは、第１実施形態例と同様である。下部電極１４を形成した後、図１（ａ）に示すように、下部電極１４上に、化学気相成長法（ＣＶＤ法）を用いて、４２０℃の温度で膜厚が約２０ｎｍの非晶質のチタン酸ストロンチウム膜１５ａを堆積する。
【００２０】
次いで、図１（ｂ）に示すように、Ｎ2ガスの雰囲気中で５００〜６５０℃の温度範囲で、ＲＴＡ（Rapid Thermal Annealing）法による熱処理を１分間行い、非晶質のチタン酸ストロンチウム膜１５ａを結晶化させ、単結晶のチタン酸ストロンチウム膜１５を形成する。この結晶化により、チタン酸ストロンチウム膜１５は高い比誘電率を有する誘電体となる。続いて、図１（ｃ）に示すように、単結晶のチタン酸ストロンチウム膜１５上に上部電極１６を形成する等の工程を経ることにより、本実施形態例の容量素子を製造することができる。
【００２１】
本実施形態例では、５００〜６５０℃の温度範囲で熱処理を行うことにより、多結晶のルテニウムから成る下部電極１４上で、非晶質のチタン酸ストロンチウム膜１５ａが結晶化され、高い比誘電率を有する単結晶のチタン酸ストロンチウム膜１５を得ることができると共に、チタン酸ストロンチウム膜１５中の酸素の拡散による、バリアメタル膜１３の酸化を抑制することができる。また、この熱処理の際に、不活性ガスであるＮ2ガスの雰囲気中で熱処理を行うことにより、バリアメタル膜１３の酸化を抑制することができる。本実施形態例では、更に、熱処理にＲＴＡ法を用い、熱処理を１分間程度の短時間で行うため、各膜に対する熱処理の影響を最小限に抑えることができる。
【００２２】
第１実施形態例及び第２実施形態例において、チタン酸ストロンチウム膜１５ａを堆積したした後に熱処理を行うのに代えて、上部電極１６の形成後に同様の熱処理を施しても、それぞれ同様の効果が得られる。
【００２３】
図２は、本実施形態例の製造方法で製造された容量素子における熱処理温度と、熱処理後のチタン酸ストロンチウム膜１５の比誘電率との関係を示す。同図から理解できるように、熱処理温度が５００℃以上になると、非晶質のチタン酸ストロンチウム膜１５ａの結晶化が進むことにより、比誘電率は１３０〜１７０程度の高い値をとり、熱処理温度が６５０℃まで高い値を保つ。一方、熱処理温度が６５０℃を超えると、バリアメタル膜１３を構成するＴｉＮの酸化が進み、容量素子の容量が低下し、見かけ上の比誘電率は低くなる。
【００２４】
図３は、本実施形態例の製造方法で製造された容量素子における熱処理温度と、熱処理後のチタン酸ストロンチウム膜１５のＳｉＯ2換算膜厚を示す。同図から理解できるように、熱処理温度が５００〜６５０℃の範囲で、ＳｉＯ2換算膜厚は１ｎｍ以下という低い値となる。即ち、本実施形態例の製造方法によれば、１ギガビット以上のルテニウムを下部電極として用いるＤＲＡＭにも適用が可能で、ＳｉＯ2換算膜厚が１ｎｍ以下という高い比誘電率を有する容量素子を得ることができる。
【００２５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の容量素子の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した容量素子の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）〜（ｃ）は、第１実施形態例及び第２実施形態例に係る容量素子の各製造工程段階を示す断面図である。
【図２】第２実施形態例の容量素子の製造方法における熱処理温度と、熱処理後のチタン酸ストロンチウム膜の比誘電率との関係を示すグラフである。
【図３】第２実施形態例の容量素子の製造方法における熱処理温度と、チタン酸ストロンチウム膜のＳｉＯ2換算膜厚との関係を示すグラフである。
【符号の説明】
【００２７】
１０：第１実施形態例の容量素子
１１：半導体集積回路
１２：ポリシリコン
１３：バリアメタル膜
１４：Ｒｕ（ルテニウム）から成る下部電極
１５ａ：非晶質のチタン酸ストロンチウム膜
１５：単結晶のチタン酸ストロンチウム膜
１６：上部電極
【図１】
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【図２】
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【図３】
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